SiM3L1xx 最大 256 kB フラッシュ付き高性能、低消費電力、32 ビット Precision32™ MCU ファミリ 32 ビット ARM Cortex-M3 CPU - 最大動作周波数 50MHz - シングルサイクル乗算、ハードウエア除算サポート - ネスト型ベクタ割込み制御（NVIC）8 優先度レベル アナログ周辺回路 - 12 ビット・アナログ・デジタル・コンバータ：250 ksps 12 ビット・モードまたは 1 Msps 10 ビット・モード - 10 ビット電流モード・デジタル・アナログ・コンバータ - 2 x 低電流コンパレータ メモリ - 32–256 kB フラッシュ、インシステム・プログラム可能 - 8-32 kB SRAM リテンション容量可変 デジタルおよび通信用周辺回路 - 1 x USART、IrDA および ISO7816 Smartcard サポート付き - 低消費電力モードで動作する 1 x UART - 2 x SPIs、1 x I2C、16/32 ビット CRC - 128/192/256 ビット・ハードウェア AES 暗号化機能 - エンコーダ / デコーダ：マンチェスタ 3 out of 6 - LCD コントローラ内蔵：最大 160 セグメント（40 x 4）、自動 クロック・ソース - PLL 付き内部オシレータ：23–50 MHz - 低消費電力内部オシレータ：20 MHz - 低周波内部オシレータ (LFO)：16.4 kHz - 外部リアルタイム・クロック (RTC) クリスタルオシレータ - 外部オシレータ：クリスタル、RC、C、CMOS クロック コントラストおよび低消費電力動作 タイマ / カウンタ - キャプチャ/ コンペア付き 3 x 32 ビットまたは 6 x 16 ビットの 電源管理 - 3 つの調整可能な低ドロップアウト (LDO) レギュレータ - パワー・オン・リセット回路およびブラウンアウト検出器 - DC-DC バック・コンバータによって、最大効率（250 mW 出 ウンタと、差動出力付きデッドタイム・コントローラ - 超低消費電力モードでの 16 ビット低消費電力タイマ/高度キャ 力）のための動的電圧スケーリングが可能 低消費電力の最適化のためにサポートされている複数の電力 モード プチャ・カウンタの動作 消費電力低減機能： - 75 nA（Typ：PowerMode 8) - 低電流 RTC（LFO 使用時 180 nA、クリスタル使用時 300 nA） - 4 µs ウェイクアップ、レジスタ状態保持および超低消費電力 モードからのリセット不要 175 µA/MHz（3.6 V 電源 フラッシュから動作） 140 µA/MHz（3.6 V 電源 SRAM から動作） 内蔵チャージポンプ（低消費電力モード）で消費電力を低減 プロセス / 電圧 / 温度 (PVT) モニタ データ転送用周辺回路 - 10 チャンネル DMA コントローラ - 3 チャンネルデータ転送マネージャにより、CPU コアの介在 なしで複雑な DMA 転送を管理 オンチップ・デバッグ機能 - シリアル・ワイヤ・ビューワ (SWV) または JTAG（バウンダ 5 V トレラントフレシキブル I/O - 最大 62 ピンの 5 V トレラント GPIO ピンをプライオリティー クロスバーで柔軟にピン配置可能 - リスキャンなし）を使用したシリアル・ワイヤ・デバッグ (SWD) により、デバッグとプログラムが可能 Cortex-M3 エンベデットトレースマクロセル (ETM) 動作電圧範囲：1.8 ～ 3.8 V Power Core / Memory / Support Analog Peripherals Scalable Digital LDO ARM Cortex M3 (50 MHz) SAR ADC (12-bit 250 ksps / 10-bit 1 Msps) Scalable Memory LDO Scalable Analog LDO DC-DC Buck Converter 32/64/128/256 kB Flash Watchdog Current-Source DAC Supply Monitor 2 x Low Current Comparators Serial Wire or JTAG Debug / Programming + ETM 50 MHz PLL Real-Time Clock w/ Dedicated Crystal Oscillator 16 kHz Low Frequency Oscillator 20 MHz Low Power Oscillator External Clock (XTAL / RC / C / CMOS) Advanced Capture Counter Digital Peripherals Clock Selection and Gating Clocking / Oscillators 改訂 1.0 10/13 Voltage Reference 10-Ch DMA Controller + 3x Data Transfer Mgr. Low Power Mode Charge Pump Power Management Unit 8/16/32 kB Retention RAM 1 x I2C 2 x SPI AES CRC 3 x 32-bit Timers (6 x 16-bit) 1 x UART, 1 x USART w/ IrDA/SmartCard Encoder/Decoder Low-Power Timer 6-Channel PWM LCD Controller Copyright © 2013 by Silicon Laboratories 62 Multi-Function 5V-Tolerant I/O Pins パッケージ・オプション - QFN オプション：40 ピン (6 x 6 mm)、64 ピン (9 x 9 mm) - TQFP オプション：64 ピン (10 x 10 mm)、80 ピン (12 x 12 mm) - TFBGA オプション：80 ボール (5.5 x 5.5 mm) 動作周囲温度：–40 ～ +85 °C Flexible Pin Muxing - - 複数アラーム付きの 32 ビットリアルタイム・クロック (RTC) - ウオッチドッグタイマ - 低消費電力モード高度キャプチャ・カウンタ (ACCTR) Priority Crossbar Encoder - タイマ - キャプチャ/ コンペア /PWM 付き 16 ビット、6 チャンネルのカ SiM3L1xx 2 改訂 1.0 SiM3L1xx 目次 1. 関連資料と規則......................................................................................................................5 1.1. 関連資料 .................................................................. 5 1.1.1. SiM3L1xx リファレンス・マニュアル...................................................................5 1.1.2. ハードウェア・アクセス・レイヤ (Hardware Access Layer : HAL) API 説明 ......5 1.1.3. ARM Cortex-M3 リファレンス・マニュアル.........................................................5 1.2. 表記規則 .................................................................. 5 2. 典型的な接続のダイアグラム ................................................................................................6 2.1. 電力 ...................................................................... 6 3. 電気仕様.................................................................................................................................8 3.1. 電気的特性 ................................................................ 8 3.2. 熱条件 ................................................................... 30 3.3. 最大絶対定格 ............................................................. 31 4. Precision32™ SiM3L1xx システムの概要 ......................................................................... 32 4.1. 電力 ..................................................................... 34 4.1.1. DC-DC バック・コンバータ (DCDC0) ................................................................ 34 4.1.2. 3 つの低ドロップアウト LDO レギュレータ (LDO0) .......................................... 35 4.1.3. 電圧電源モニタ (VMON0) ...................................................................................35 4.1.4. 電源管理ユニット (PMU)..................................................................................... 35 4.1.5. デバイスの電力モード......................................................................................... 35 4.1.6. プロセス / 電圧 / 温度モニタ（TIMER2 および PVTOSC0）............................... 38 4.2. I/O................................................................................................................................. 39 4.2.1. 一般的な特徴 ....................................................................................................... 39 4.2.2. クロスバー........................................................................................................... 39 4.3. クロッキング ............................................................. 40 4.3.1. PLL (PLL0)........................................................................................................... 41 4.3.2. 低消費電力オシレータ (LPOSC0) ....................................................................... 41 4.3.3. 低周波オシレータ (LFOSC0)............................................................................... 41 4.3.4. 外部オシレータ (EXTOSC0) ............................................................................... 41 4.4. LCD コントローラ内蔵 (LCD0).................................................................................... 42 4.5. データ周辺回路 ........................................................... 43 4.5.1. 10 チャンネル DMA コントローラ ...................................................................... 43 4.5.2. データ転送マネージャ (DTM0、DTM1、DTM2)................................................. 43 4.5.3. 128/192/256 ビット・ハードウェア AES 暗号化機能 (AES0) ............................ 43 4.5.4. 16/32 ビット拡張型 CRC (ECRC0).....................................................................44 4.5.5. エンコーダ / デコーダ (ENCDEC0) .....................................................................44 4.6. カウンタ / タイマ .......................................................... 45 4.6.1. 32 ビット・タイマ (TIMER0、TIMER1、TIMER2) ............................................ 45 4.6.2. 拡張型プログラム可能カウンタ配列 (EPCA0) .................................................... 45 4.6.3. リアルタイム・クロック (RTC0) ........................................................................ 46 4.6.4. 低消費電力タイマ (LPTIMER0) ........................................................................... 46 4.6.5. ウオッチドッグタイマ (WDTIMER0) .................................................................. 46 4.6.6. 低消費電力モード高度キャプチャ・カウンタ (ACCTR0) ................................... 47 4.7. 通信用周辺回路 ........................................................... 48 4.7.1. USART (USART0) ............................................................................................... 48 改訂 1.0 3 SiM3L1xx 4.7.2. UART (UART0).................................................................................................... 48 4.7.3. SPI (SPI0, SPI1) .................................................................................................. 49 4.7.4. I2C (I2C0) ............................................................................................................ 49 4.8. アナログ ................................................................. 50 4.8.1. 12 ビット・アナログ・デジタル・コンバータ (SARADC0) ............................... 50 4.8.2. 10 ビット・デジタル・アナログ・コンバータ (IDAC0) ..................................... 50 4.8.3. 低電流コンパレータ (CMP0、CMP1) ................................................................. 50 4.9. リセット・ソース ......................................................... 51 4.10.セキュリティ ............................................................. 52 4.11.オンチップ・デバッグ機能 ................................................. 52 5. 注文情報............................................................................................................................... 53 6. ピンの定義 ........................................................................................................................... 55 6.1. SiM3L1x7 ピンの定義 ...................................................... 55 6.2. SiM3L1x6 ピンの定義 ...................................................... 63 6.3. SiM3L1x4 ピンの定義 ...................................................... 70 6.4. TQFP-80 パッケージの仕様................................................. 75 6.4.1. TQFP-80 はんだマスクの設計............................................................................. 78 6.4.2. TQFP-80 ステンシルの設計 ................................................................................ 78 6.4.3. TQFP-80 カード・アセンブリ............................................................................. 78 6.5. TFBGA-80 パッケージの仕様 ............................................... 79 6.5.1. TFBGA-80 はんだマスクの設計 .......................................................................... 82 6.5.2. TFBGA-80 ステンシルの設計.............................................................................. 82 6.5.3. TFBGA-80 カード・アセンブリ .......................................................................... 82 6.6. QFN-64 パッケージの仕様.................................................. 83 6.6.1. QFN-64 はんだマスクの設計............................................................................... 85 6.6.2. QFN-64 ステンシルの設計 .................................................................................. 85 6.6.3. QFN-64 カード・アセンブリ............................................................................... 85 6.7. TQFP-64 パッケージの仕様................................................. 86 6.7.1. TQFP-64 はんだマスクの設計............................................................................. 89 6.7.2. TQFP-64 ステンシルの設計 ................................................................................ 89 6.7.3. TQFP-64 カード・アセンブリ............................................................................. 89 6.8. QFN-40 パッケージの仕様.................................................. 90 6.8.1. QFN-40 はんだマスクの設計............................................................................... 92 6.8.2. QFN-40 ステンシルの設計 .................................................................................. 92 6.8.3. QFN-40 カード・アセンブリ............................................................................... 92 7. リビジョン特有の動作 ......................................................................................................... 93 7.1. リビジョンの識別 ......................................................... 93 文書変更リスト ......................................................................................................................... 95 お問い合わせ.............................................................................................................................96 4 改訂 1.0 SiM3L1xx 1. 関連資料と規則 1.1. 関連資料 このデータシートには、SiM3L1xx デバイスについての完全な説明を提供するために、いくつかのドキュメントが 付属しています。 1.1.1. SiM3L1xx リファレンス・マニュアル Silicon Laboratories SiM3L1xx リファレンス・マニュアルは SiM3L1xx デバイスの各周辺回路についての詳細な説 明を提供します。 1.1.2. ハードウェア・アクセス・レイヤ (Hardware Access Layer : HAL) API 説明 Silicon Laboratories ハードウェア・アクセス・レイヤ (Hardware Access Layer : HAL) API は、SiM3L1xx デバイ スの各ビットを変更し、読み取るために C 言語関数を提供しています。この説明は SiM3xxxx HAL API リファレ ンス・マニュアルに記載されています。 1.1.3. ARM Cortex-M3 リファレンス・マニュアル ネスト型ベクタ割込み制御のような ARM 固有の機能は、ARM Cortex-M3 リファレンス・ドキュメントで説明さ れています。オンライン・リファレンス・マニュアルは、以下でご覧ください。 http://infocenter.arm.com/help/topic/com.arm.doc.subset.cortexm.m3/index.html#cortexm3。 1.2. 表記規則 このドキュメントに記載されているブロック・ダイアグラムでは、以下のような表記を使用しています : Internal Module Other Internal Peripheral Block External Memory Block DMA Block Memory Block Input_Pin External to MCU Block Output_Pin Functional Block Internal_Input_Signal Internal_Output_Signal REGn_NAME / BIT_NAME Figure 1.1. Block Diagram Conventions 改訂 1.0 5 SiM3L1xx 2. 典型的な接続のダイアグラム このセクションでは、SiM3L1xx デバイスの典型的な接続のダイアグラムについて説明します。 2.1. 電力 図 2.1 は、dc-dc バック・コンバータが使用されていない場合の SiM3L1xx デバイスの電源ピンの典型的な接続の ダイアグラムを示しています。 SiM3L1xx Device VIORF VIO DC-DC Converter VBAT/VBATDC VDC VLCD 1 uF and 0.1 uF bypass capacitors required for each power pin placed as close to the pins as possible. IND VDRV Low Dropout Regulator (LDO0) VSSDC VSS 10 uF capacitor required on the VLCD pin Figure 2.1. Connection Diagram with DC-DC Converter Unused 図 2.2 は、内部 dc-dc バック・コンバータが使用されており、I/O がバッテリから直接電力を供給されている場合 の SiM3L1xx デバイスの電源ピンの典型的な接続のダイアグラムを示しています。 SiM3L1xx Device 4.7, 0.1, and 0.01 uF bypass capacitors required on VBAT/VBATDC input VIORF VIO DC-DC Converter 0.56 uH inductor required between the IND and VDC pins VDC VBAT/VBATDC 1 uF and 0.1 uF bypass capacitors required for each power pin placed as close to the pins as possible. IND to external VDRV circuitry VLCD Low Dropout Regulator (LDO0) 2.2, 0.1, and 0.01 uF bypass capacitors required on VDC output VSSDC VSS 10 uF capacitor required on the VLCD pin Figure 2.2. Connection Diagram with DC-DC Converter Used and I/O Powered from Battery 図 2.3 は、Silicon Labs EZRadio® または EZRadioPRO® デバイスのような外部ラジオ・デバイスと共に使用する 場合の SiM3L1xx デバイスの電源ピンの典型的な接続のダイアグラムを示しています。 6 改訂 1.0 SiM3L1xx 1 uF and 0.1 uF bypass capacitors required for each I/O power pin SiM3L1xx Device DC-DC Converter VBAT/VBATDC 0.56 uH inductor required between the IND and VDC pins IND VDC VIO 4.7, 0.1, and 0.01 uF bypass capacitors required on VBAT/VBATDC input to external radio VDRV Low Dropout Regulator (LDO0) 2.2, 0.1, and 0.01 uF bypass capacitors required on VDC output VIORF VLCD VSSDC VSS capacitors must be placed as close to the pins as possible. 10 uF capacitor required on the VLCD pin Figure 2.3. Connection Diagram with External Radio Device 図 2.4 は、dc-dc バック・コンバータが使用されており、I/O が個別に電力を供給されている場合の SiM3L1xx デ バイスの電源ピンの典型的な接続のダイアグラムを示しています。 1 uF and 0.1 uF bypass capacitors required for each I/O power pin SiM3L1xx Device DC-DC Converter 1.8-VBAT V 4.7, 0.1, and 0.01 uF bypass capacitors required on VBAT/VBATDC input VBAT/VBATDC 1.8-VBAT V 0.56 uH inductor required between the IND and VDC pins VDC to external VDRV circuitry VIORF VIO IND Low Dropout Regulator (LDO0) 2.2, 0.1, and 0.01 uF bypass capacitors required on VDC output VLCD VSSDC VSS capacitors must be placed as close to the pins as possible. 10 uF capacitor required on the VLCD pin Figure 2.4. Connection Diagram with DC-DC Converter Used and I/O Powered Separately 改訂 1.0 7 SiM3L1xx 3. 電気仕様 3.1. 電気的特性 すべての表のすべての電気的パラメータは、特に指定のない限り、表 3.1 に記載されている条件の下で定められ ています。 Table 3.1. Recommended Operating Conditions Parameter Symbol Test Condition Min Typ Max Unit Operating Supply Voltage on VBAT/VBATDC VBAT 1.8 — 3.8 V Operating Supply Voltage on VDC VDC 1.25 — 3.8 V Operating Supply Voltage on VDRV VDRV 1.25 — 3.8 V VIO 1.8 — VBAT V Operation Supply Voltage on VIORF VIORF 1.8 — VBAT V Operation Supply Voltage on VLCD VLCD 1.8 — 3.8 V System Clock Frequency (AHB) fAHB 0 — 50 MHz Peripheral Clock Frequency (APB) fAPB 0 — 50 MHz Operating Ambient Temperature TA –40 — +85 °C Operating Junction Temperature TJ –40 — 105 °C Operating Supply Voltage on VIO Note: All voltages with respect to VSS. 8 改訂 1.0 SiM3L1xx Table 3.2. Power Consumption Parameter Symbol Test Condition Min Typ Max Unit IBAT FAHB = 49 MHz, FAPB = 24.5 MHz — 17.5 18.9 mA FAHB = 20 MHz, FAPB = 10 MHz — 6.7 7.2 mA FAHB = 2.5 MHz, FAPB = 1.25 MHz — 1.15 1.4 mA FAHB = 49 MHz, FAPB = 24.5 MHz — 13.3 14.5 mA FAHB = 20 MHz, FAPB = 10 MHz — 5.4 5.9 mA FAHB = 2.5 MHz, FAPB = 1.25 MHz — 980 1.2 µA FAHB = 49 MHz, FAPB = 24.5 MHz VBAT = 3.3 V — 9.7 — mA FAHB = 49 MHz, FAPB = 24.5 MHz VBAT = 3.8 V — 8.65 — mA FAHB = 20 MHz, FAPB = 10 MHz VBAT = 3.3 V — 4.15 — mA FAHB = 20 MHz, FAPB = 10 MHz VBAT = 3.8 V — 3.9 — mA Digital Core Supply Current Normal Mode1,2,3,4—Full speed with code executing from flash, peripheral clocks ON Normal Mode1,2,3,4—Full speed with code executing from flash, peripheral clocks OFF Normal Mode1,2,3,4—Full speed with code executing from flash, LDOs powered by dc-dc at 1.9 V, peripheral clocks OFF IBAT IBAT Notes: 1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the functions increases supply current by the specified amount. 2. Includes all peripherals that cannot have clocks gated in the Clock Control module. 3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current. 4. Internal Digital and Memory LDOs scaled to optimal output voltage. 5. Flash AHB clock turned off. 6. Running from internal LFO, Includes LFO supply current. 7. LCD0 current does not include switching currents for external load. 8. IDAC output current not included. 9. Does not include LC tank circuit. 10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8 production test measurements. 改訂 1.0 9 SiM3L1xx Table 3.2. Power Consumption (Continued) Parameter Power Mode 11,2,3,4—Full speed with code executing from RAM, peripheral clocks ON Power Mode 11,2,3,4—Full speed with code executing from RAM, peripheral clocks OFF Power Mode 11,2,3,4—Full speed with code executing from RAM, LDOs powered by dc-dc at 1.9 V, peripheral clocks OFF Power Mode 21,2,3,4,5—Core halted with peripheral clocks ON Symbol Test Condition Min Typ Max Unit IBAT FAHB = 49 MHz, FAPB = 24.5 MHz — 13.4 16.6 mA FAHB = 20 MHz, FAPB = 10 MHz — 4.7 — mA FAHB = 2.5 MHz, FAPB = 1.25 MHz — 810 — µA FAHB = 49 MHz, FAPB = 24.5 MHz — 9.4 12.5 mA FAHB = 20 MHz, FAPB = 10 MHz — 3.3 — mA FAHB = 2.5 MHz, FAPB = 1.25 MHz — 630 — µA FAHB = 49 MHz, FAPB = 24.5 MHz VBAT = 3.3 V — 7.05 — mA FAHB = 49 MHz, FAPB = 24.5 MHz VBAT = 3.8 V — 6.3 — mA FAHB = 20 MHz, FAPB = 10 MHz VBAT = 3.3 V — 2.75 — mA FAHB = 20 MHz, FAPB = 10 MHz VBAT = 3.8 V — 2.6 — mA FAHB = 49 MHz, FAPB = 24.5 MHz — 7.6 11.3 mA FAHB = 20 MHz, FAPB = 10 MHz — 2.75 — mA FAHB = 2.5 MHz, FAPB = 1.25 MHz — 575 — µA IBAT IBAT IBAT Notes: 1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the functions increases supply current by the specified amount. 2. Includes all peripherals that cannot have clocks gated in the Clock Control module. 3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current. 4. Internal Digital and Memory LDOs scaled to optimal output voltage. 5. Flash AHB clock turned off. 6. Running from internal LFO, Includes LFO supply current. 7. LCD0 current does not include switching currents for external load. 8. IDAC output current not included. 9. Does not include LC tank circuit. 10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8 production test measurements. 10 改訂 1.0 SiM3L1xx Table 3.2. Power Consumption (Continued) Parameter Symbol Test Condition Min Typ Max Unit Power Mode 21,2,3,4,5—Core halted with only Port I/O clocks on (wake from pin). IBAT FAHB = 49 MHz, FAPB = 24.5 MHz — 4 7.2 mA FAHB = 20 MHz, FAPB = 10 MHz — 1.47 — mA FAHB = 2.5 MHz, FAPB = 1.25 MHz — 430 — µA VBAT = 3.8 V — 320 530 µA VBAT = 1.8 V — 225 — µA FAHB = FAPB = 16 kHz, VBAT = 3.8 V — 385 640 µA FAHB = FAPB = 16 kHz, VBAT = 1.8 V — 330 — µA FAHB = FAPB = 16 kHz, VBAT = 3.8 V — 320 490 µA FAHB = FAPB = 16 kHz, VBAT = 1.8 V — 275 — µA FAHB = FAPB = 16 kHz, VBAT = 3.8 V — 315 490 µA FAHB = FAPB = 16 kHz, VBAT = 1.8 V — 270 — µA RTC Disabled, TA = 25 °C — 75 400 nA RTC w/ 16.4 kHz LFO, TA = 25 °C — 360 — nA RTC w/ 32.768 kHz Crystal, TA = 25 °C — 670 — nA Power Mode 31,2,6—Fast-Wake Mode (PM3CLKEN = 1) IBAT Power Mode 41,2,4,6—Slower clock speed with code executing from flash, peripheral clocks ON IBAT Power Mode 51,2,4,6—Slower clock speed with code executing from RAM, peripheral clocks ON IBAT Power Mode 61,2,4,6—Core halted with peripheral clocks ON IBAT Power Mode 81,2—Low Power Sleep, powered through VBAT, VIO, and VIORF at 2.4 V, 32kB of retention RAM IBAT Notes: 1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the functions increases supply current by the specified amount. 2. Includes all peripherals that cannot have clocks gated in the Clock Control module. 3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current. 4. Internal Digital and Memory LDOs scaled to optimal output voltage. 5. Flash AHB clock turned off. 6. Running from internal LFO, Includes LFO supply current. 7. LCD0 current does not include switching currents for external load. 8. IDAC output current not included. 9. Does not include LC tank circuit. 10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8 production test measurements. 改訂 1.0 11 SiM3L1xx Table 3.2. Power Consumption (Continued) Parameter Power Mode 81,2—Low Power Sleep, powered by the low power mode charge pump, 32kB of retention RAM Unloaded VIO and VIORF Current10 Symbol Test Condition Min Typ Max Unit IBAT RTC w/ 16.4 kHz LFO, VBAT = 2.4 V, TA = 25 °C — 180 — nA RTC w/ 32.768 kHz Crystal, VBAT = 2.4 V, TA = 25 °C — 300 — nA RTC w/ 16.4 kHz LFO, VBAT = 3.8 V, TA = 25 °C — 245 — nA RTC w/ 32.768 kHz Crystal, VBAT = 3.8 V, TA = 25 °C — 390 — nA — 2 — nA VBAT = 3.8 V, TA = 25 °C — 195 600 nA VBAT = 2.4 V, TA = 25 °C — 120 — nA VBAT = 3.8 V, TA = 25 °C — 495 660 nA VBAT = 2.4 V, TA = 25 °C — 395 — nA VBAT = 3.8 V, TA = 25 °C — 800 — nA VBAT = 2.4 V, TA = 25 °C — 580 — nA VBAT = 2.4 V, TA = 25 °C, CPMD = 01 — 1.11 — nA/Hz VBAT = 3.8 V, TA = 25 °C, CPMD = 01 — 1.44 — nA/Hz VBAT = 2.4 V, TA = 25 °C, CPMD = 10 — 1.45 — nA/Hz VBAT = 3.8 V, TA = 25 °C, CPMD = 10 — 1.82 — nA/Hz VBAT = 2.4 V, TA = 25 °C, CPMD = 11 — 2.15 — nA/Hz VBAT = 3.8 V, TA = 25 °C, CPMD = 11 — 2.54 — nA/Hz IVIO Power Mode 8 Peripheral Currents UART0 LCD07, No segments active LCD07, All (4 x 40) segments active Advanced Capture Counter (ACCTR0), LC Single-Ended Mode, Relative to Sampling Frequency9 IUART0 ILCD0 ILCD0 IACCTR Notes: 1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the functions increases supply current by the specified amount. 2. Includes all peripherals that cannot have clocks gated in the Clock Control module. 3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current. 4. Internal Digital and Memory LDOs scaled to optimal output voltage. 5. Flash AHB clock turned off. 6. Running from internal LFO, Includes LFO supply current. 7. LCD0 current does not include switching currents for external load. 8. IDAC output current not included. 9. Does not include LC tank circuit. 10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8 production test measurements. 12 改訂 1.0 SiM3L1xx Table 3.2. Power Consumption (Continued) Parameter Symbol Test Condition Min Typ Max Unit Advanced Capture Counter (ACCTR0), LC Dual or Quadrature Mode, Relative to Sampling Frequency9 IACCTR VBAT = 2.4 V, TA = 25 °C, CPMD = 01 — 1.39 — nA/Hz VBAT = 3.8 V, TA = 25 °C, CPMD = 01 — 1.89 — nA/Hz VBAT = 2.4 V, TA = 25 °C, CPMD = 10 — 2.08 — nA/Hz VBAT = 3.8 V, TA = 25 °C, CPMD = 10 — 2.59 — nA/Hz VBAT = 2.4 V, TA = 25 °C, CPMD = 11 — 3.47 — nA/Hz VBAT = 3.8 V, TA = 25 °C, CPMD = 11 — 4.03 — nA/Hz Analog Peripheral Supply Currents PLL0 Oscillator (PLL0OSC) IPLLOSC Operating at 49 MHz — 1.4 1.6 mA Low-Power Oscillator (LPOSC0) ILPOSC Operating at 20 MHz — 25 — µA Operating at 2.5 MHz — 25 — µA ILFOSC Operating at 16.4 kHz — 190 310 nA IEXTOSC FREQCN = 111 — 3.8 4.5 mA FREQCN = 110 — 840 960 µA FREQCN = 101 — 185 230 µA FREQCN = 100 — 65 80 µA FREQCN = 011 — 25 30 µA FREQCN = 010 — 10 13 µA FREQCN = 001 — 5 7 µA FREQCN = 000 — 3 5 µA Low-Frequency Oscillator (LFOSC0) External Oscillator (EXTOSC0) Notes: 1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the functions increases supply current by the specified amount. 2. Includes all peripherals that cannot have clocks gated in the Clock Control module. 3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current. 4. Internal Digital and Memory LDOs scaled to optimal output voltage. 5. Flash AHB clock turned off. 6. Running from internal LFO, Includes LFO supply current. 7. LCD0 current does not include switching currents for external load. 8. IDAC output current not included. 9. Does not include LC tank circuit. 10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8 production test measurements. 改訂 1.0 13 SiM3L1xx Table 3.2. Power Consumption (Continued) Parameter SARADC0 Symbol Test Condition Min Typ Max Unit ISARADC Sampling at 1 Msps, Internal VREF used — 1.2 1.6 mA Sampling at 250 ksps, lowest power mode settings. — 390 540 µA — 75 110 µA Normal Power Mode — 680 — µA Normal Power Mode — 160 — µA — 80 — µA CMPMD = 11 — 0.5 2 µA CMPMD = 10 — 3 8 µA CMPMD = 01 — 10 16 µA CMPMD = 00 — 25 42 µA Temperature Sensor ITSENSE Internal SAR Reference IREFFS VREF0 Comparator 0 (CMP0), Comparator 1 (CMP1) IREFP ICMP IDAC08 IIDAC — 70 100 µA Voltage Supply Monitor (VMON0) IVMON — 10 22 µA Write Operation IFLASH-W — — 8 mA Erase Operation IFLASH-E — — 15 mA Flash Current on VBAT Notes: 1. Currents are additive. For example, where IBAT is specified and the mode is not mutually exclusive, enabling the functions increases supply current by the specified amount. 2. Includes all peripherals that cannot have clocks gated in the Clock Control module. 3. Includes LDO and PLL0OSC (>20 MHz) or LPOSC0 (<20 MHz) supply current. 4. Internal Digital and Memory LDOs scaled to optimal output voltage. 5. Flash AHB clock turned off. 6. Running from internal LFO, Includes LFO supply current. 7. LCD0 current does not include switching currents for external load. 8. IDAC output current not included. 9. Does not include LC tank circuit. 10. Does not include digital drive current or pullup current for active port I/O. Unloaded IVIO is included in all IBAT PM8 production test measurements. 14 改訂 1.0 SiM3L1xx Table 3.3. Power Mode Wake Up Times Parameter Symbol Test Condition Min Typ Max Unit Power Mode 2 or 6 Wake Time tPM2 4 — 5 clocks Power Mode 3 Fast Wake Time (using LFO as clock source) tPM3FW — 425 — µs tPM8 — 3.8 — µs Power Mode 8 Wake Time Notes: 1. Wake times are specified as the time from the wake source to the execution phase of the first instruction following WFI. This includes latency to recognize the wake event and fetch the first instruction (assuming wait states = 0). Table 3.4. Reset and Supply Monitor Parameter Symbol Test Condition Min Typ Max Unit VBAT High Supply Monitor Threshold (VBATHITHEN = 1) VVBATMH Early Warning — 2.20 — V Reset 1.95 2.05 2.1 V VBAT Low Supply Monitor Threshold (VBATHITHEN = 0) VVBATML Early Warning — 1.85 — V Reset 1.70 1.75 1.77 V Rising Voltage on VBAT — 1.4 — V Falling Voltage on VBAT 0.8 1 1.3 V Power-On Reset (POR) Threshold VPOR VBAT Ramp Time tRMP Time to VBAT > 1.8 V 10 — 3000 µs Reset Delay from POR tPOR Relative to VBAT > VPOR 3 — 100 ms Reset Delay from non-POR source tRST Time between release of reset source and code execution — 10 — µs RESET Low Time to Generate Reset tRSTL 50 — — ns Missing Clock Detector Response Time (final rising edge to reset) tMCD — 0.5 1.5 ms Missing Clock Detector Trigger Frequency FMCD — 2.5 10 kHz VBAT Supply Monitor Turn-On Time tMON — 2 — µs FAHB > 1 MHz 改訂 1.0 15 SiM3L1xx Table 3.5. On-Chip Regulators Parameter Symbol Test Condition Min Typ Max Unit VDCIN 1.8 — 3.8 V Input Supply to Output Voltage Differential (for regulation) VDCREG 0.45 — — V Output Voltage Range VDCOUT 1.25 — 3.8 V Output Voltage Accuracy VDCACC — ±25 — mV Output Current IDCOUT — — 90 mA Inductor Value1 LDC 0.47 0.56 0.68 µH Inductor Current Rating ILDC Iload < 50 mA 450 — — mA Iload > 50 mA 550 — — mA DC-DC Buck Converter Input Voltage Range Output Capacitor Value CDCOUT 1 2.2 10 µF Input Capacitor Value2 CDCIN — 4.7 — µF Load Regulation Rload — 0.03 — mV/mA Maximum DC Load Current During Startup IDCMAX — — 5 mA Switching Clock Frequency FDCCLK 1.9 2.9 3.8 MHz Local Oscillator Frequency FDCOSC 2.4 2.9 3.4 MHz Sourced from VBAT 1.8 — 3.8 V Sourced from VDC 1.9 — 3.8 V VLDO 0.8 — 1.9 V VLDOACC — ±25 — mV LDO Regulators Input Voltage Range3 VLDOIN 4 Output Voltage Range LDO Output Voltage Accuracy Output Settings in PM8 (All LDOs) VLDO 1.8 V < VBAT < 2.9 V 1.5 V 1.95 V < VBAT < 3.5 V 1.8 V 2.0 V < VBAT < 3.8 V 1.9 V Notes: 1. See reference manual for recommended inductors. 2. Recommended: X7R or X5R ceramic capacitors with low ESR. Example: Murata GRM21BR71C225K with ESR < 10 m (@ frequency > 1 MHz). 3. Input voltage specification accounts for the internal LDO dropout voltage under the maximum load condition to ensure that the LDO output voltage will remain at a valid level as long as VLDOIN is at or above the specified minimum. 4. The memory LDO output should always be set equal to or lower than the output of the analog LDO. When lowering both LDOs (for example to go into PM8 under low supply conditions), first adjust the memory LDO and then the analog LDO. When raising the output of both LDOs, adjust the analog LDO before adjusting the memory LDO. 5. Output range represents the programmable output range, and does not reflect the minimum voltage under all conditions. Dropout when the input supply is close to the output setting is normal, and accounted for. 6. Analog peripheral specifications assume a 1.8 V output on the analog LDO. 16 改訂 1.0 SiM3L1xx Table 3.5. On-Chip Regulators (Continued) Parameter Memory LDO Output Setting5 Digital LDO Output Setting Analog LDO Output Setting During Normal Operation6 Symbol Test Condition Min Typ Max Unit VLDOMEM During Programming 1.8 — 1.9 V During Normal Operation 1.5 — 1.9 V FAHB < 20 MHz 1.0 — 1.9 V FAHB > 20 MHz 1.2 — 1.9 V VLDODIG VLDOANA 1.8 V Notes: 1. See reference manual for recommended inductors. 2. Recommended: X7R or X5R ceramic capacitors with low ESR. Example: Murata GRM21BR71C225K with ESR < 10 m (@ frequency > 1 MHz). 3. Input voltage specification accounts for the internal LDO dropout voltage under the maximum load condition to ensure that the LDO output voltage will remain at a valid level as long as VLDOIN is at or above the specified minimum. 4. The memory LDO output should always be set equal to or lower than the output of the analog LDO. When lowering both LDOs (for example to go into PM8 under low supply conditions), first adjust the memory LDO and then the analog LDO. When raising the output of both LDOs, adjust the analog LDO before adjusting the memory LDO. 5. Output range represents the programmable output range, and does not reflect the minimum voltage under all conditions. Dropout when the input supply is close to the output setting is normal, and accounted for. 6. Analog peripheral specifications assume a 1.8 V output on the analog LDO. 改訂 1.0 17 SiM3L1xx Table 3.6. Flash Memory Parameter Symbol Test Condition Min Typ Max Unit Write Time1 tWRITE One 16-bit Half Word 20 21 22 µs Erase Time1 tERASE One Page 20 21 22 ms tERALL Full Device 20 21 22 ms 20k 100k — Cycles 10 100 — Years Endurance (Write/Erase Cycles) NWE Retention2 tRET TA = 25 °C, 1k Cycles Notes: 1. Does not include sequencing time before and after the write/erase operation, which may take up to 35 µs. During sequential write operations, this extra time is only taken prior to the first write and after the last write. 2. Additional Data Retention Information is published in the Quarterly Quality and Reliability Report. 18 改訂 1.0 SiM3L1xx Table 3.7. Internal Oscillators Parameter Symbol Test Condition Min Typ Max Unit fPLL0OSC Full Temperature and Supply Range 48.3 49 49.7 MHz Power Supply Sensitivity (Free-running output mode, RANGE = 2) PSSPLL0OSC TA = 25 °C, Fout = 49 MHz — 300 — ppm/V Temperature Sensitivity (Free-running output mode, RANGE = 2) TSPLL0OSC VBAT = 3.3 V, Fout = 49 MHz — 50 — ppm/°C 23 — 50 MHz fREF = 20 MHz, fPLL0OSC = 50 MHz M=39, N=99, LOCKTH = 0 — 2.75 — µs fREF = 2.5 MHz, fPLL0OSC = 50 MHz M=19, N=399, LOCKTH = 0 — 9.45 — µs fREF = 32.768 kHz, fPLL0OSC = 50 MHz M=0, N=1524, LOCKTH = 0 — 92 — µs Phase-Locked Loop (PLL0OSC) Calibrated Output Frequency (Free-running output mode, RANGE = 2) Adjustable Output Frequency Range fPLL0OSC Lock Time tPLL0LOCK Low Power Oscillator (LPOSC0) Oscillator Frequency fLPOSC Full Temperature and Supply Range 19 20 21 MHz Divided Oscillator Frequency fLPOSCD Full Temperature and Supply Range 2.375 2.5 2.625 MHz Power Supply Sensitivity PSSLPOSC TA = 25 °C — 0.5 — %/V Temperature Sensitivity TSLPOSC VBAT = 3.3 V — 55 — ppm/°C Full Temperature and Supply Range 13.4 16.4 19.7 kHz TA = 25 °C, VBAT = 3.3 V 15.8 16.4 17.3 kHz Low Frequency Oscillator (LFOSC0) Oscillator Frequency fLFOSC Power Supply Sensitivity PSSLFOSC TA = 25 °C — 2.4 — %/V Temperature Sensitivity TSLFOSC VBAT = 3.3 V — 0.2 — %/°C 改訂 1.0 19 SiM3L1xx Table 3.7. Internal Oscillators (Continued) Parameter Symbol Test Condition Min Typ Max Unit fRTCMCD — 8 15 kHz fRTCEXTCLK 0 — 40 kHz DCRTC 25 — 55 % Min Typ Max Unit RTC0 Oscillator (RTC0OSC) Missing Clock Detector Trigger Frequency RTC External Input CMOS Clock Frequency RTC Robust Duty Cycle Range Table 3.8. External Oscillator Parameter Symbol Test Condition External Input CMOS Clock Frequency fCMOS 0* — 50 MHz External Crystal Frequency fXTAL 0.01 — 25 MHz External Input CMOS Clock High Time tCMOSH 9 — — ns External Input CMOS Clock Low Time tCMOSL 9 — — ns VBAT 2.4 — 3.8 V Low Power Mode Charge Pump Supply Range (input from VBAT) *Note: Minimum of 10 kHz when debugging. 20 改訂 1.0 SiM3L1xx Table 3.9. SAR ADC Parameter Resolution Supply Voltage Requirements (VBAT) Symbol Test Condition Nbits 12 Bit Mode 12 Bits 10 Bit Mode 10 Bits VADC Throughput Rate (High Speed Mode) fS Throughput Rate (Low Power Mode) fS Tracking Time SAR Clock Frequency tTRK fSAR Min Typ Max Unit High Speed Mode 2.2 — 3.8 V Low Power Mode 1.8 — 3.8 V 12 Bit Mode — — 250 ksps 10 Bit Mode — — 1 Msps 12 Bit Mode — — 62.5 ksps 10 Bit Mode — — 250 ksps High Speed Mode 230 — — ns Low Power Mode 450 — — ns High Speed Mode — — 16.24 MHz Low Power Mode — — 4 MHz Conversion Time tCNV 10-Bit Conversion, SAR Clock = 16 MHz, APB Clock = 40 MHz Sample/Hold Capacitor CSAR Gain = 1 — 5 — pF Gain = 0.5 — 2.5 — pF High Quality Inputs — 18 — pF Normal Inputs — 20 — pF High Quality Inputs — 300 — Normal Inputs — 550 — 1 — VBAT V Gain = 1 0 — VREF V Gain = 0.5 0 — 2xVREF V — 70 — dB 12 Bit Mode — ±1 ±1.9 LSB 10 Bit Mode — ±0.2 ±0.5 LSB 12 Bit Mode –1 ±0.7 1.8 LSB 10 Bit Mode — ±0.2 ±0.5 LSB 12 Bit Mode, VREF = 2.4 V –2 0 2 LSB 10 Bit Mode, VREF = 2.4 V –1 0 1 LSB Input Pin Capacitance Input Mux Impedance Voltage Reference Range Input Voltage Range* Power Supply Rejection Ratio CIN RMUX VREF VIN PSRRADC 762.5 ns DC Performance Integral Nonlinearity INL Differential Nonlinearity (Guaranteed Monotonic) DNL Offset Error (using VREFGND) EOFF 改訂 1.0 21 SiM3L1xx Table 3.9. SAR ADC (Continued) Parameter Offset Temperature Coefficient Slope Error Symbol Test Condition Min Typ Max Unit TCOFF — 0.004 — LSB/°C EM –0.07 –0.02 0.02 % Dynamic Performance (10 kHz Sine Wave Input 1dB below full scale, Max throughput) Signal-to-Noise Signal-to-Noise Plus Distortion SNR SNDR Total Harmonic Distortion (Up to 5th Harmonic) THD Spurious-Free Dynamic Range SFDR 12 Bit Mode 62 66 — dB 10 Bit Mode 58 60 — dB 12 Bit Mode 62 66 — dB 10 Bit Mode 58 60 — dB 12 Bit Mode — 78 — dB 10 Bit Mode — 77 — dB 12 Bit Mode — –79 — dB 10 Bit Mode — –74 — dB *Note: Absolute input pin voltage is limited by the lower of the supply at VBAT and VIO. 22 改訂 1.0 SiM3L1xx Table 3.10. IDAC Parameter Symbol Test Condition Min Typ Max Unit Static Performance Resolution Nbits Integral Nonlinearity INL — ±0.5 ±2 LSB Differential Nonlinearity (Guaranteed Monotonic) DNL — ±0.5 ±1 LSB Output Compliance Range VOCR — — VBAT – 1.0 V Full Scale Output Current IOUT 2 mA Range, TA = 25 °C 1.98 2.046 2.1 mA 1 mA Range, TA = 25 °C 0.99 1.023 1.05 mA 0.5 mA Range, TA = 25 °C 491 511.5 525 µA — 250 — nA 2 mA Range — 100 — ppm/°C 2 mA Range — –220 — ppm/V — 1 — k — 1.2 — µs — 3 — µs Offset Error EOFF Full Scale Error Tempco TCFS VBAT Power Supply Rejection Ratio Test Load Impedance (to VSS) 10 RTEST Bits Dynamic Performance Output Settling Time to 1/2 LSB min output to max output Startup Time 改訂 1.0 23 SiM3L1xx Table 3.11. ACCTR (Advanced Capture Counter) Parameter Symbol Test Condition Min Typ Max Unit LC Comparator Response Time, CMPMD = 11 (Highest Speed) tRESP0 +100 mV Differential — 100 — ns –100 mV Differential — 150 — ns LC Comparator Response Time, CMPMD = 00 (Lowest Power) tRESP3 +100 mV Differential — 1.4 — µs –100 mV Differential — 3.5 — µs CMPHYP = 00 — 0.37 — mV CMPHYP = 01 — 7.9 — mV CMPHYP = 10 — 16.7 — mV CMPHYP = 11 — 32.8 — mV CMPHYN = 00 — 0.37 — mV CMPHYN = 01 — –7.9 — mV CMPHYN = 10 — –16.1 — mV CMPHYN = 11 — –32.7 — mV CMPHYP = 00 — 0.47 — mV CMPHYP = 01 — 5.85 — mV CMPHYP = 10 — 12 — mV CMPHYP = 11 — 24.4 — mV CMPHYN = 00 — 0.47 — mV CMPHYN = 01 — –6.0 — mV CMPHYN = 10 — –12.1 — mV CMPHYN = 11 — –24.6 — mV CMPHYP = 00 — 0.66 — mV CMPHYP = 01 — 4.55 — mV CMPHYP = 10 — 9.3 — mV CMPHYP = 11 — 19 — mV CMPHYN = 00 — 0.6 — mV CMPHYN = 01 — –4.5 — mV CMPHYN = 10 — –9.5 — mV CMPHYN = 11 — –19 — mV LC Comparator Positive Hysteresis Mode 0 (CPMD = 11) LC Comparator Negative Hysteresis Mode 0 (CPMD = 11) LC Comparator Positive Hysteresis Mode 1 (CPMD = 10) LC Comparator Negative Hysteresis Mode 1 (CPMD = 10) LC Comparator Positive Hysteresis Mode 2 (CPMD = 01) LC Comparator Negative Hysteresis Mode 2 (CPMD = 01) 24 HYSCP+ HYSCP- HYSCP+ HYSCP- HYSCP+ HYSCP- 改訂 1.0 SiM3L1xx Table 3.11. ACCTR (Advanced Capture Counter) (Continued) Parameter Symbol Test Condition Min Typ Max Unit HYSCP+ CMPHYP = 00 — 1.37 — mV CMPHYP = 01 — 3.8 — mV CMPHYP = 10 — 7.8 — mV CMPHYP = 11 — 15.6 — mV CMPHYN = 00 — 1.37 — mV CMPHYN = 01 — –3.9 — mV CMPHYN = 10 — –7.9 — mV CMPHYN = 11 — –16 — mV VIN –0.25 — VBAT + 0.25 V LC Comparator Common-Mode Rejection Ratio CMRRCP — 75 — dB LC Comparator Power Supply Rejection Ratio PSRRCP — 72 — dB –10 0 10 mV LC Comparator Positive Hysteresis Mode 3 (CPMD = 00) LC Comparator Negative Hysteresis Mode 3 (CPMD = 00) LC Comparator Input Range (ACCTR0_LCIN pin) HYSCP- LC Comparator Input Offset Voltage VOFF LC Comparator Input Offset Tempco TCOFF — 3.5 — µV/°C DACEOFF –1 — 1 LSB Low Range — VIO/8 — V High Range — VIO — V Low Range (48 steps) — VIO/384 — V High Range (64 steps) — VIO/64 — V — 25 — ns — 1 — k — — 2 mA PUVAL[4:2] = 0 to 6 -15 — 15 % PUVAL[4:2] = 7 -10 — 10 % Reference DAC Offset Error Reference DAC Full Scale Output Reference DAC Step Size DACFS DACLSB LC Oscillator Period TLCOSC LC Bias Output Impedance RLCBIAS LC Bias Drive Strength ILCBIAS Pull-Up Resistor Tolerance RTOL TA = 25 °C 10 µA Load 改訂 1.0 25 SiM3L1xx Table 3.12. Voltage Reference Electrical Characteristics Parameter Symbol Test Condition Min Typ Max Unit 1.6 1.65 1.7 V TCREFFS — 50 — ppm/°C tREFFS — — 1.5 µs PSRRREFFS — 400 — ppm/V VREF2X = 0 1.8 — 3.8 V VREF2X = 1 2.7 — 3.8 V 25 °C ambient, VREF2X = 0 1.17 1.2 1.23 V 25 °C ambient, VREF2X = 1 2.35 2.4 2.45 V Internal Fast Settling Reference Output Voltage Temperature Coefficient VREFFS Turn-on Time Power Supply Rejection –40 to +85 °C, VBAT = 1.8–3.8 V Internal Precision Reference VBAT Valid Supply Range VREFP Output Voltage Short-Circuit Current ISC — — 10 mA Temperature Coefficient TCVREFP — 35 — ppm/°C Load Regulation LRVREFP Load = 0 to 200 µA to VREFGND — 4.5 — ppm/µA Load Capacitor CVREFP Load = 0 to 200 µA to VREFGND 0.1 — — µF tVREFPON 4.7 µF tantalum, 0.1 µF ceramic bypass — 3.8 — ms 0.1 µF ceramic bypass — 200 — µs VREF2X = 0 — 320 — ppm/V VREF2X = 1 — 560 — ppm/V — 5.25 — µA Turn-on Time Power Supply Rejection PSRRVREFP External Reference Input Current IEXTREF Sample Rate = 250 ksps; VREF = 3.0 V Table 3.13. Temperature Sensor Parameter Symbol Test Condition Min Typ Max Unit Offset VOFF TA = 0 °C — 760 — mV Offset Error* EOFF TA = 0 °C — ±14 — mV Slope M — 2.77 — mV/°C Slope Error* EM — ±25 — µV/°C Linearity — 1 — °C Turn-on Time — 1.8 — µs *Note: Absolute input pin voltage is limited by the lower of the supply at VBAT and VIO. 26 改訂 1.0 SiM3L1xx Table 3.14. Comparator Parameter Symbol Test Condition Min Typ Max Unit Response Time, CMPMD = 00 (Highest Speed) tRESP0 +100 mV Differential — 100 — ns –100 mV Differential — 150 — ns Response Time, CMPMD = 11 (Lowest Power) tRESP3 +100 mV Differential — 1.4 — µs –100 mV Differential — 3.5 — µs CMPHYP = 00 — 0.37 — mV CMPHYP = 01 — 7.9 — mV CMPHYP = 10 — 16.7 — mV CMPHYP = 11 — 32.8 — mV CMPHYN = 00 — 0.37 — mV CMPHYN = 01 — –7.9 — mV CMPHYN = 10 — –16.1 — mV CMPHYN = 11 — –32.7 — mV CMPHYP = 00 — 0.47 — mV CMPHYP = 01 — 5.85 — mV CMPHYP = 10 — 12 — mV CMPHYP = 11 — 24.4 — mV CMPHYN = 00 — 0.47 — mV CMPHYN = 01 — –6.0 — mV CMPHYN = 10 — –12.1 — mV CMPHYN = 11 — –24.6 — mV CMPHYP = 00 — 0.66 — mV CMPHYP = 01 — 4.55 — mV CMPHYP = 10 — 9.3 — mV CMPHYP = 11 — 19 — mV CMPHYN = 00 — 0.6 — mV CMPHYN = 01 — –4.5 — mV CMPHYN = 10 — –9.5 — mV CMPHYN = 11 — –19 — mV Positive Hysteresis Mode 0 (CPMD = 00) Negative Hysteresis Mode 0 (CPMD = 00) Positive Hysteresis Mode 1 (CPMD = 01) Negative Hysteresis Mode 1 (CPMD = 01) Positive Hysteresis Mode 2 (CPMD = 10) Negative Hysteresis Mode 2 (CPMD = 10) HYSCP+ HYSCP- HYSCP+ HYSCP- HYSCP+ HYSCP- 改訂 1.0 27 SiM3L1xx Table 3.14. Comparator (Continued) Parameter Positive Hysteresis Mode 3 (CPMD = 11) Negative Hysteresis Mode 3 (CPMD = 11) Symbol Test Condition Min Typ Max Unit HYSCP+ CMPHYP = 00 — 1.37 — mV CMPHYP = 01 — 3.8 — mV CMPHYP = 10 — 7.8 — mV CMPHYP = 11 — 15.6 — mV CMPHYN = 00 — 1.37 — mV CMPHYN = 01 — –3.9 — mV CMPHYN = 10 — –7.9 — mV CMPHYN = 11 — –16 — mV HYSCP- Input Range (CP+ or CP–) VIN –0.25 — VBAT + 0.25 V Input Pin Capacitance CCP — 7.5 — pF Common-Mode Rejection Ratio CMRRCP — 75 — dB Power Supply Rejection Ratio PSRRCP — 72 — dB –10 0 10 mV — 3.5 — µV/°C Input Offset Voltage VOFF Input Offset Tempco TCOFF Reference DAC Resolution TA = 25 °C NBits 6 bits Table 3.15. LCD0 Parameter Min Typ Max Unit Charge Pump Output Voltage Error VCPERR — ±50 — mV LCD Clock Frequency 16 — 33 kHz 28 Symbol Test Condition FLCD 改訂 1.0 SiM3L1xx Table 3.16. Port I/O Parameter Output High Voltage (PB0, PB1, PB3, or PB4) Output High Voltage (PB2) Output Low Voltage (any Port I/O pin or RESET1) Symbol Test Condition Min Typ Max Unit VOH Low Drive, IOH = –1 mA VIO – 0.7 — — V Low Drive, IOH = –10 µA VIO – 0.1 — — V High Drive, IOH = –3 mA VIO – 0.7 — — V High Drive, IOH = –10 µA VIO – 0.1 — — V Low Drive, IOH = –1 mA VIORF – 0.7 — — V Low Drive, IOH = –10 µA VIORF – 0.1 High Drive, IOH = –3 mA VIORF – 0.7 — — V — — V High Drive, IOH = –10 µA VIORF – 0.1 Low Drive, IOL = 1.4 mA — — — V — 0.6 V VOH VOL Low Drive, IOL = 10 µA — — 0.1 V High Drive, IOL = 8.5 mA — — 0.6 V High Drive, IOL = 10 µA — — 0.1 V Input High Voltage (PB0, PB1, PB3, PB4 or RESET) VIH VIO – 0.6 — — V Input High Voltage (PB2) VIH VIORF – 0.6 — — V Input Low Voltage any Port I/O pin or RESET) VIL — — 0.6 V Weak Pull-Up Current2 (per pin) IPU VIO or VIORF = 1.8 -6 -3.5 -2 µA VIO or VIORF = 3.8 -32 -20 -10 µA 0 < VIN < VIO or VIORF -1 — 1 µA Input Leakage (Pullups off or Analog) ILK Notes: 1. Specifications for RESET VOL adhere to the low drive setting. 2. On the SiM3L1x6 and SiM3L1x4 devices, the SWV pin will have double the weak pull-up current specified whenever the device is held in reset. 改訂 1.0 29 SiM3L1xx 3.2. 熱条件 Table 3.17. Thermal Conditions Parameter Thermal Resistance* Symbol Test Condition Min Typ Max Unit JA TQFP-80 Packages — 40 — °C/W TFBGA-80 Packages — 50 — °C/W QFN-64 Packages — 25 — °C/W TQFP-64 Packages — 30 — °C/W QFN-40 Packages — 30 — °C/W *Note: Thermal resistance assumes a multi-layer PCB with the exposed pad soldered to a topside PCB pad. 30 改訂 1.0 SiM3L1xx 3.3. 最大絶対定格 表 3.18 に記載した値を超えるストレスの印加は、デバイスに永久的な損傷を発生させる可能性があります。この 規定はストレス定格のみを指定するものであり、この仕様の動作リストの条件下での、またはそれを超えた条件 下でのデバイスの機能動作を定めたものではありません。長時間最大絶対定格の状態下に置くと、デバイスの信 頼性に影響を与える可能性があります。 Table 3.18. Absolute Maximum Ratings Parameter Symbol Test Condition Min Max Unit Ambient Temperature Under Bias TBIAS –55 125 °C Storage Temperature TSTG –65 150 °C Voltage on VBAT/VBATDC VBAT VSS–0.3 4.2 V Voltage on VDC VDC VSSDC–0.3 4.2 V Voltage on VDRV VDRV VSS–0.3 4.2 V VIO VSS–0.3 4.2 V Voltage on VIORF VIORF VSS–0.3 4.2 V Voltage on VLCD VLCD VSS–0.3 4.2 V VIO > 3.3 V VSS–0.3 5.8 V VIO < 3.3 V VSS–0.3 VIO+2.5 V VIORF > 3.3 V VSS–0.3 5.8 V VIORF < 3.3 V VSS–0.3 VIORF+2.5 V Voltage on VIO Voltage on I/O (PB0, PB1, PB3, PB4) or RESET1 VIN Voltage on PB2 I/O Pins1 VIN Total Current Sunk into Supply Pins ISUPP VBAT/VBATDC, VIO, VIORF, VDRV, VDC, VLCD — 400 mA Total Current Sourced out of Ground Pins2 IVSS VSS, VSSDC 400 — mA Current Sourced or Sunk by any I/O Pin IPIO All I/O and RESET –100 100 mA Power Dissipation at TA = 85 °C PD TQFP-80 Packages — 500 mW TFBGA-80 Packages — 400 mW QFN-64 Packages — 800 mW TQFP-64 Packages — 650 mW QFN-40 Packages — 650 mW Notes: 1. Exceeding the minimum VIO voltage may cause current to flow through adjacent device pins. 2. VSS and VSSDC provide separate return current paths for device supplies, but are not isolated. They must always be connected to the same potential on board. 改訂 1.0 31 SiM3L1xx 4. Precision32™ SiM3L1xx システムの概要 SiM3L1xx Precision32™ デバイスは、完全に統合されたミックスシグナル・システム・オンチップの MCU です。主 な特徴は以下のとおりです。特定製品の機能オプションと部品注文番号については、表 5.1 を参照してください。 コア： 32 ビット ARM Cortex-M3 CPU。 MHz 最大動作周波数。 待機状態を最小限に抑えるための分岐ターゲット・キャッシュとプリフェッチ・バッファ。 50 メモリ：32 ～ 256 kB フラッシュ、インシステム・プログラム可能、4 kB ブロックで保持モードへの設定が 可能な 8 ～ 32 kB SRAM。保持モードに設定されたブロックは、低消費電力 PM8 モードの状態を維持します。 電力： 3 つの調整可能な低ドロップアウト (LDO) レギュレータ。 バック・コンバータにより、最大効率（250 mW 出力）のための動的電圧スケーリングが可能。 パワー・オン・リセット回路およびブラウンアウト検出器。 電源管理ユニット (PMU)。 専門のチャージ・ポンプにより、低消費電力モードでの消費電力量が低減されます。 プロセス / 電圧 / 温度 (PVT) モニタ。 超低消費電力モードでのレジスタ状態の保持。 DC-DC I/O： 最大 62 連続 5 V トレラント I/O ピンおよび 1 つのフレキシブル周辺回路クロスバー。 クロック・ソース： 付き内部オシレータ：23 ～ 50 MHz（フリーランニング・モードで精度 1.5%） MHz。 低周波内部オシレータ：16.4 kHz。 外部 RTC クリスタルオシレータ：32.768 kHz。 外部オシレータ：クリスタル、RC、C、CMOS クロック。 PLL 低消費電力内部オシレータ：20 LCD コントローラ内蔵 (4 x 40)。 データ周辺回路： 10 チャンネル DMA コントローラ。 x データ転送マネージャ。 128/192/256 ビット・ハードウェア AES 暗号化機能。 プログラム可能な 16 ビット多項式、1 つの 32 ビット多項式、およびバス・スヌープ機能を備えた CRC。 エンコーダ / デコーダ。 3 タイマ / カウンタ : 3 x 32 ビット・タイマ。 x 拡張型プログラム可能カウンタ配列 (EPCA)。 リアルタイム・クロック (RTC0)。 低消費電力タイマ。 監視タイマ。 低消費電力モード高度キャプチャ・カウンタ (ACCTR)。 1 通信用周辺回路： 1 x USART、IrDA および ISO7816 Smartcard サポート付き。 (PM8) で動作する 1 x UART。 2 x SPIs。 1 x I2C。 低消費電力モード アナログ： 1 x 12 ビット・アナログ・デジタル・コンバータ (SARADC)。 x 10 ビット・デジタル・アナログ・コンバータ (IDAC)。 2 x 低電流コンパレータ (CMP)。 1 32 改訂 1.0 SiM3L1xx オンチップ・デバッグ機能 オンチップ・パワー・オン・リセット、電圧電源モニタ、監視タイマ、およびクロック発振器によって、SiM3L1xx デバイスは真にスタンドアロンのシステム・オンチップ・ソリューションを提供します。これらフラッシュ・メモ リは回路内でも再プログラミングでき、不揮発性データ・ストレージを提供し、さらにファームウェアのフィール ド・アップグレードを可能にします。ユーザ・ファームウェアはすべての周辺回路を完全に制御しており、電力節 約のために、一部またはすべての周辺回路を個別にシャットダウンしてクロックを無効にすることができます。 オンチップのデバッグ機能インターフェイス (SWJ-DP) では、最終アプリケーションにインストールされた実稼 働 MCU を使用して、非侵入型（オンチップ・リソースを使用しない）でフルスピードの回路内デバッグ機能を利 用できます。このデバッグ・ロジックでは、メモリおよびレジスタの検査と変更、ブレークポイントの設定、シ ングルステップ、そしてコマンドの実行と停止をサポートしています。デバッグの際は、すべてのアナログおよ びデジタル周辺回路が完全に機能します。 各デバイスは工業用動作周囲温度（–40 ～ +85 °C）超において 1.8 ～ 3.8 V の動作に仕様が定められています。 SiM3L1xx デバイスは、40 ピンまたは 64 ピンの QFN、64 ピンまたは 80 ピンの TQFP。および 80 ピンの TFBGA パッケージで入手できます。すべてのパッケージ・オプションが鉛フリーで RoHS に準拠しています。注文情報 については、表 5.1 を参照してください。ブロック・ダイアグラムは図 4.1 に含まれています。 Core ARM Cortex M3 Power On Reset / PMU Analog APB Debug / Programming Hardware AHB Watchdog Timer (WDTIMER0) SARADC0 Memory Voltage Supply Monitor (VMON0) 32/64/128/256 kB Flash Memory LDO Comparator 0 8/16/32 kB configurable retention RAM Power Analog LDO IDAC0 Digital LDO Comparator 1 I/O Crossbar LDO0 DMA DC-DC Buck Converter (DCDC0) 10-Channel Controller Power Management Unit (PMU) Peripheral Crossbar Low Power Mode Charge Pump Data Transfer Manager Standard 5 V Tolerant I/O pins Digital USART0 UART0 SPI0 SPI1 DTM0 DTM1 DTM2 I2C0 Clocking AES0 Real-Time Clock Oscillator (RTC0OSC) ECRC0 Low Frequency Oscillator (LFOSC0) ENCDEC0 Low Power Oscillator (LPOSC0) External Oscillator Control (EXTOSC0) EPCA0 Clock Control Timer 0 Timer 1 Timer 2 Phase-Locked Loop (PLL0OSC) Low Power Timer (LPTIMER0) Peripheral Clock Control (CLKCTRL) Advanced Capture Counter (ACCTR0) 4x40 Segment LCD Controller DMA support available for these peripherals Figure 4.1. Precision32™ SiM3L1xx Family Block Diagram 改訂 1.0 33 SiM3L1xx 4.1. 電力 SiM3L1xx デバイスは、1.8 ～ 3.8 V の入力を受け取り、1.25 ～ 3.8 V の出力を作成できる DC-DC バック・コン バータを含みます。さらに、SiM3L1xx デバイスには、LDO0 モジュールの一部として 3 つの低ドロップアウト・ レギュレータが含まれています。1 つの LDO はアナログ・サブシステムに、もう 1 つの LDO は 1.8 V でフラッ シュおよび SRAM メモリに電力を供給し、最後の LDO はデジタルおよびコア回路に電力を供給します。DC-DC コンバータから個別にまたはバッテリ電圧から直接、これらのレギュレータに電力を供給することができ、出力 はシステム電力を節約するために調節可能です。SiM3L1xx デバイスの PMU モジュールには、デバイスの消費電 力を低減するために低消費モード (PM8) で使用される低消費電力チャージ・ポンプが含まれます。 図 4.2 に、これらのデバイスの電力システム構成を示します。 SiM3L1xx Device VBAT/VBATDC DC-DC Converter IND VDC VDRV Digital LDO LDO0 Memory LDO Analog LDO Low Power Mode Charge Pump to digital and core to memory VSSDC VSS to analog to PM8 peripherals Figure 4.2. SiM3L1xx Power 4.1.1. DC-DC バック・コンバータ (DCDC0) SiM3L1xx デバイスには、オンチップ・ステップダウン DC-DC コンバータが含まれ、バッテリに格納されたエネ ルギーを効率よく利用し、操作耐用期間を延長します。DC-DC コンバータは、プログラム可能な出力電圧を持つ スイッチング・バック・コンバータで、出力電圧は、入力バッテリ電圧より少なくとも 0.45 V 低い必要がありま す。この基準が満たされず、コンバータが動作しなくなると、DC-DC コンバータの出力は自動的にバッテリに接 続されます。DC-DC コンバータは、最大 100 mA まで供給可能で、システムの MCU および / または外部デバイ スへの電力供給に使用できます。 DC-DC コンバータは、内蔵電圧基準とオシレータを備え、インダクタのピーク電流が安全上限を超えた場合、ま たは出力電圧がプログラムされたターゲット値を超えた場合、自動的に切り替え動作を制限またはオフにします。 これにより、DC-DC コンバータの出力が二次電源（使用可能な場合）によって安全にオーバードライブされ、バッ テリ寿命を保持します。DC-DC コンバータが有効な場合、出力コンデンサに電流をソースできますが、電流をシ ンクすることはできません。 DC-DC コンバータには、以下の特徴があります。 バッテリに蓄積されたエネルギーを効率よく利用し、動作寿命を延長します。 入力範囲 :1.8 ～ 3.8 V。 出力範囲 :50 mV (1.25 ～ 1.8 V) または 100 mV (1.8 ～ 3.8 V) ステップで 1.25 ～ 3.8 V。 100 mA まで供給します。 電圧基準およびオシレータを含みます。 34 改訂 1.0 SiM3L1xx システム・クロックと切り替わるレギュレータの同期をサポートします。 負荷電流が安全上限を超えた場合、インダクタのピーク電流を自動的に制限します。 バッテリ電圧が十分な余裕を提供できない場合、自動的にバイパス・モードに切り替わります。 電流をソースできますが、電流をシンクすることはできません。 4.1.2. 3 つの低ドロップアウト LDO レギュレータ (LDO0) SiM3L1xx デバイスには、3 つの低ドロップアウト・レギュレータのある 1 つの LDO0 モジュールが含まれます。 レギュレータにはそれぞれ、各 LDO への入力としてバッテリ電圧または DC-DC コンバータの出力を選択する個 別のスイッチがあり、出力電圧を調節できます。 LDO の消費電力はわずかで、システムの電源選択の際に柔軟性を提供します。各レギュレータは、0.8 ～ 1.9 V 間 で出力を個別に調節できます。 4.1.3. 電圧電源モニタ (VMON0) SiM3L1xx デバイスには、メイン供給電圧をモニタできる電圧供給モニタが含まれます。このモジュールには以下 の特徴があります。 メイン供給電圧の “ 低 VBAT”（早期警告しきい値以下の VBAT）通知。 VBAT 供給電圧が VBAT リセットしきい値より低下した場合、デバイスをリセット状態に維持し ます。 電圧供給モニタを使用すると、外部ハードウェアの必要性なしにデバイスが既知の安全な動作状態で機能します。 メイン 4.1.4. 電源管理ユニット (PMU) SiM3L1xx の電源管理ユニットは、デバイスの電源システムを管理します。電源がオンの間、PM8 の電源投入シー ケンスおよびウェイクアップ・ソースを管理します。PMU は、電源投入時にコアの命令が実行される前に、コア 電圧が適切な値であることを確認します。 VDRV ピンは、VBAT バッテリ入力電圧または VDC で DC-DC コンバータの出力から外部回路に電力を供給しま す。PMU には、VDRV ピンのソースのいずれかを選択する内部スイッチが含まれます。 PMU は、電力を節約するために PM8 中に内部モジュールに電力を供給することができる、専門の VBAT 半減 チャージ・ポンプを備えています。 PMU モジュールには以下の特徴があります。 3 つの LDO レギュレータを含むアナログ電力システムの有効化または無効化を提供します。 最大 14 ピンのウェイク入力は、電力モード 8 からデバイスをウェイクできます。 0、高度キャプチャ・カウン タ、LCD0 VBAT モニタ、UART0、低消費電力モード・チャージ・ポンプ故障、および RESET ピンも、 電力モード 8 のウェイク・ソースとして動作します。 低消費電力タイマ、RTC0（アラームおよびオシレータ故障） 、コンパレータ 電力モード 8 の場合、どの 4 kB RAM ブロックが維持されるかを制御します。 デバイスが PM8 に切り替わっていることの確認として、PMU_Asleep 信号をピンに送信します。 PM8 での消費電力を低減する専門のチャージ・ポンプ。 VBAT と VDC の内部スイッチを制御して、外部回路の VDRV ピンに電力を供給します。 4.1.5. デバイスの電力モード SiM3L1xx デバイスには、通常動作モードのほかに 7 つの低消費電力モードがあります。いくつかの周辺回路は、 これらの低消費電力モードのウェイクアップ・ソースを提供します。低消費電力モードには、低消費電力タイマ (LPTIMER0)、RTC0（アラームおよびオシレータ故障通知）、コンパレータ 0 (CMP0)、高度キャプチャ・カウン タ (ACCTR0)、LCD VBAT モニタ (LCD0)、UART0、低消費電力モード・チャージ・ポンプ故障、および PMU ピ ン・ウェイクが含まれます。 さらに、クロック制御 (CLKCTRL) レジスタで使用されていない場合、すべての周辺回路はいつでもクロックを無 効にして、消費電力量を削減できます。 4.1.5.1. 通常モード（電力モード 0）および電力モード 4 通常モードおよび電力モード 4 は、フラッシュ・メモリからのコード実行を使用したフル動作モードです。PM4 は通常モードと同じですが、クロックは低速で動作します。LDO レギュレータ出力を低減することにより、電力 を節約できます。 改訂 1.0 35 SiM3L1xx 4.1.5.2. 電力モード 1 および 電力モード 5 電力モード 1 および電力モード 5 は、RAM からのコード実行を使用したフル動作モードです。PM5 は PM1 と同 じですが、クロックは低速度で動作します。LDO レギュレータ出力を低減することにより、電力を節約できます。 対応するフラッシュ動作モード（通常または PM4）と比較すると、これらのモードのデバイスのアクティブ消費 電力は低減されます。さらに、RAM には命令をフェッチする速度を低減する追加の待機状態が必要ないため、PM1 での高速コア・スループットも向上します。 4.1.5.3. 電力モード 2 および 電力モード 6 電力モード 2 および 電力モード 6 では、コアは停止し、周辺回路は選択されたクロック速度で動作を継続します。 PM6 は PM2 と同じですが、クロックは低速度で動作します。LDO レギュレータ出力を低減することにより、電 力を節約できます。PM2 または PM6 でデバイスを動作させるには、コアは割り込み待ち (WFI) またはイベント 待ち (WFE) 命令を実行する必要があります。WFI 命令が割り込みサービス・ルーチンから呼び出される場合、PM2 または PM6 からデバイスをウェイクする割り込みは、コアによって認識される優先度であることが必要です。す べてのバス・アクセスが完了するように、WFI の前に DSB（データ同期バリア）および ISB（命令同期バリア） 命令を実行するようお勧めします。LFOSC0 から動作させる場合、PM6 の消費電力は PM3 と同じ程度ですが、 ウェイク時間はより高速で、割り込みをウェイクすることができます。 4.1.5.4. 電力モード 3 電力モード 3 では、コアおよび周辺回路クロックは停止します。PM3 からウェイクできるソースは、電源管理ユ ニット (PMU) によって制御されます。特別の高速ウェイク・オプションを使用すると、LFOSC0 または RTC0 ク ロックをアクティブに維持することにより、コアによる高速ウェイクが可能です。これらのブロックの電流消費 量は最小限に抑えられているので、高速ウェイク・オプションを使用することをお勧めします。 PM3 に切り替わる前に、DMA コントローラを無効にし、目的のウェイク・ソースを PMU で設定する必要があり ます。ARM システム制御レジスタの SLEEPDEEP ビットを設定し、CLKCTRL0_CONFIG レジスタの PMSEL ビットをクリアして、PM3 が目的の電力モードであることを示すことが必要です。高速ウェイクでは、コア・ク ロック（AHB および APB）を LPOSC から実行するように設定し、PM3 高速ウェイク・オプションおよびクロッ ク・ソースを PM3CN レジスタで選択する必要があります。 デバイスは、WFI または WFE 命令で PM3 に切り替わります。WFI 命令が割り込みサービス・ルーチンから呼び 出される場合、PM3 からデバイスをウェイクする割り込みは、コアによって認識される優先度であることが必要 です。すべてのバス・アクセスが完了するように、WFI の前に DSB（データ同期バリア）および ISB（命令同期 バリア）命令を実行するようお勧めします。 4.1.5.5. 電力モード 8 電力モード 8 では、コアおよびほとんどの周辺回路の電源は完全に遮断されますが、すべてのレジスタおよび選 択された RAM ブロックは現状を維持します。すべてのアクティブな回路が VBAT で直接動作するように、LDO レギュレータは無効化されます。PMU は、また、電力を節約するために PM8 中に内部モジュールに電力を提供 することができる、専門の VBAT 半減チャージ・ポンプを備えています。このモードでのフル動作機能は、以下 のとおりです。LPTIMER0、RTC0、RTC0TCLK から実行する UART0、PMU ピン・ウェイク、高度キャプチャ・ カウンタ、および LCD コントローラ。 このモードでは、デバイスの消費電力量が最低になりますが、適切なウェイクアップ・ソースまたはリセットで 終了させることが必要です。PM8 からウェイクする使用可能なウェイクアップ・ソースまたはリセット・ソース は、電源管理ユニット (PMU) によって制御されます。使用可能なウェイクアップ・ソースは、以下のとおりです。 低消費電力タイマ (LPTIMER0)、RTC0（アラームおよびオシレータ故障通知）、コンパレータ 0 (CMP0)、高度 キャプチャ・カウンタ (ACCTR0)、LCD VBAT モニタ (LCD0)、UART0、低消費電力モードのチャージ・ポンプ故 障、および PMU ピン・ウェイク。使用可能なリセット・ソースは、以下のとおりです。RESET ピン、VBAT 供 給モニタ、コンパレータ 0、コンパレータ 1、低電力モードのチャージ・ポンプ故障、RTC0 オシレータ故障、ま たは PMU ウェイク・イベント。 PM8 に切り替える前に、目的のウェイク・ソースを PMU で設定することが必要です。ARM システム制御レジス タの SLEEPDEEP ビットを設定し、CLKCTRL0_CONFIG レジスタの PMSEL ビットを設定して、PM8 が目的の 電力モードであることを示すことが必要です。 このデバイスは、WFI または WFE 命令で PM8 に切り替わり、PMU でリセットが設定されるまで PM8 のままで す。すべてのバス・アクセスが完了するように、WFI の前に DSB（データ同期バリア）および ISB（命令同期バ リア）命令を実行するようお勧めします。 36 改訂 1.0 SiM3L1xx 4.1.5.6. 電力モードの概要 上記で説明された電力モードは表 4.1 にまとめられています。表 3.2 および表 3.3 では、各モードの消費電力量お よびウェイクアップ時間に関して説明しています。 Table 4.1. 部品番号 Power Modes Mode Normal Description Core operating at full speed Code executing from flash Core operating at full speed Code executing from RAM Power Mode 1 (PM1) Fast wakeup from any interrupt source All clocks to core and peripherals stopped Faster wake enabled by keeping LFOSC0 or RTC0TCLK active Wake on any wake source or reset source defined in the PMU Core operating at low speed Code executing from flash Core operating at low speed Code executing from RAM Power Mode 4 (PM4) Power Mode 5 (PM5) Full device operation Higher CPU bandwidth than PM0 (RAM can operate with zero wait states at any frequency) Power Mode 3 (PM3) Full device operation Core halted AHB, APB and all peripherals operational at full speed Power Mode 2 (PM2) Notes Core halted AHB, APB and all peripherals operational at low speed Power Mode 6 (PM6) Same capabilities as PM0, operating at lower speed Lower clock speed enables lower LDO output settings to save power Same capabilities as PM1, operating at lower speed Lower clock speed enables lower LDO output settings to save power Same capabilities as PM2, operating at lower speed Lower clock speed enables lower LDO output settings to save power When running from LFOSC0, power is similar to PM3, but the device wakes much faster Low power sleep Lowest power consumption LDO regulators are disabled and all Wake on any wake source or reset active circuitry operates directly from source defined in the PMU VBAT The following functions are available: ACCTR0, RTC0, UART0 running from RTC0TCLK, LPTIMER0, port match, and the LCD controller Register and RAM state retention Power Mode 8 (PM8) 改訂 1.0 37 SiM3L1xx 4.1.6. プロセス / 電圧 / 温度モニタ（TIMER2 および PVTOSC0） プロセス / 電圧 / 温度モニタは、SiM3L1xx デバイスのデジタル回路性能をモニタするように設計された 2 つのモ ジュール（TIMER2 および PVTOSC0）で構成されています。 PVT オシレータ (PVTOSC0) は、メモリ LDO およびデジタル LDO から動作する 2 つのオシレータで構成されま す。これらのオシレータには、2 つの独立したスピード・オプションがあり、EX 入力を使用した TIMER2 モジュー ルの 2 つの 16 ビットのタイマのクロックを提供します。TIMER2 タイマの最終的なカウントをモニタすることに より、ファームウェアは現在のデバイス性能をモニタし、必要に応じてスケーラブル LDO レギュレータ (LDO0) 出力電圧を上げるか下げて、電力を節約します。 PVT モニタには、以下の特徴があります。 メモリ用およびデジタル・ロジック電圧ドメイン用の 2 2 つの個別オシレータとタイマ。 つのオシレータ出力分周器設定。 LDO レギュレータ出力電圧を可能な限り低いレベルに調整して電力を節 約するための、デジタル性能のモニタ方法を提供します。 ファームウェアがスケーラブル 38 改訂 1.0 SiM3L1xx 4.2. I/O 4.2.1. 一般的な特徴 SiM3L1xx ポートには、以下の特徴があります。 5 V トレラント。 VIO または VIORF 電圧レベルへのプッシュプル・モードまたはオープン・ドレイン出力モード。 アナログ・モードまたはデジタル・モード。 高出力または低出力の駆動強度のオプション。 ポート一致により、デバイスはポート・ピンの値の変化を認識できます。 内部プルアップ・レジスタは、ポートごとに有効化または無効化できます。 それぞれ 最大 16 の入力を持つ 2 つの外部割り込みは、外部信号に、モニタ機能を提供します。 単純な方形波およびパルスを生成する内部パルス・ジェネレータ・タイマ（PB0 のみ）。 4.2.2. クロスバー SiM3L1xx デバイスには、以下の特徴を持つクロスバーがあります。 周辺回路のポート・ピンへの柔軟性のある配置。 設計またはレイアウトでの必要に応じて、ピンを個別に抜かして周辺回路の配置を移動できます。 クロスバーには、各 I/O 機能に対して決まった優先順位があり、これらの機能をポート・ピンに割り当てます。デ ジタル・リソースが選択されると、優先順位が低く、割り当てのないポート・ピンがそのリソースに割り当てら れます。ポート・ピンが割り当てられると、クロスバーは、次に選択されたリソースを割り当てる際にそのピン を抜かします。さらに、クロスバーは、PBSKIPEN レジスタの関連ビットが設定されているポート・ピンも抜か します。これにより、システム設計に柔軟性をもたらします。高感度のアナログ測定に関わるピンは、デジタル I/O から離すことができます。レイアウトの制約を緩和するために、必要に応じて、周辺回路の配置をチップの周 りで移動することができます。 改訂 1.0 39 SiM3L1xx 4.3. クロッキング SiM3L1xx デバイスには、 AHB と APB の 2 つのシステム ・ クロックがあります。 AHB クロックはメモリ周辺 回路としての役割を果たし、 7 つのソース （RTC タイマ ・ クロック (RTC0TCLK)、 低周波オシレータ、 低消 費電力オシレータ、 分割低消費電力オシレータ、 外部オシレータ、 PLL0 オシレータ、 および VIORFCLK ピ ン入力） のいずれかによって決定されます。 さらに、 AHB クロックの分周器によってデバイスのための柔軟な クロック ・ オプションが提供されます。 APB クロックはデータ周辺回路としての役割を果たし、 AHB クロッ クと同期されます。 APB クロックは AHB クロックと同等か、 AHB クロックを 2 で割った値に設定できます。 SiM3L1xx デバイスのクロック制御モジュールは、使用していない周辺回路への AHB および APB クロックをオフ にして電力を節約します。クロックが無効な周辺回路のレジスタには、クロックが有効になるまでアクセスする ことができません。大部分の周辺回路では、パワー・オン・リセット後にデフォルトでクロックがオフになります。 Clock Control RAM RTC0TCLK DMA LFOSC0 AHB clock LPOSC0 DTM0 AHB Clock Divider Flash Controller Registers External Oscillator PLL0 Oscillator PBCFG and PB0/1/2/3/4 APB Clock Divider APB clock USART0 UART0 VIORFCLK SPI0 Figure 4.3. SiM3L1xx Clocking 40 Flash 改訂 1.0 SiM3L1xx 4.3.1. PLL (PLL0) PLL モジュールは、基準周波数なしのフリーランニング・モード、基準周波数への周波数ロック、または基準周 波数への位相ロックで使用できる専用のデジタル制御オシレータ (DCO) で構成されます。周波数ロック・モード および位相ロック・モードの基準周波数は、複数ソース（外部オシレータを含む）のいずれかを使用して、さま ざまなアプリケーションのニーズに対し最大限の柔軟性を提供します。PLL モジュールは独自のクロックを生成 するため、DCO を特定の基準周波数にロックし、その後、フリーランニング・モードに変更して、システムの消 費電力とノイズを低減できます。 PLL モジュールには以下の特徴があります。 23 から 50 MHz の出力周波数を持つ 3 つの出力範囲。 RTC0 オシレータ、低消費電力オシレータ、および外部オシレータを含む複数の基準周波数入力。 3 つの出力モードは、以下のとおりです。フリーランニング・デジタル制御オシレータ、周波数ロック、 および位相ロック。 基準ソースの立ち上がりエッジまたは立ち下がりエッジを感知可能。 安定した出力周波数を提供する DCO 周波数 LSB ディザリング。 生成されたシステム・ノイズを低減するスペクトル拡散。 低ジッタおよび高速ロック時間。\ 出力周波数のすべての更新（ディザリングおよびスペクトル拡散を含む）は、ノイズに敏感な測定時に STALL ビットを使用して、一時的に中断できます。 4.3.2. 低消費電力オシレータ (LPOSC0) 低消費電力オシレータは、SiM3L1xx デバイスのデフォルトの AHB オシレータで、必要に応じて、自動的に有効 または無効になります。 このオシレータのデフォルトの出力周波数は 20 MHz に工場で校正済みで、このクロックの分割 2.5 MHz バー ジョンも AHB クロック・ソースとして利用できます。 低消費電力オシレータには以下の特徴があります。 20 MHz および分割 2.5 MHz 周波数を、AHB クロックとして利用可能。 必要に応じて自動的に開始または停止。 4.3.3. 低周波オシレータ (LFOSC0) 低周波数オシレータ (LFOSC) は、RTC0 タイマとデバイス上のその他の周辺回路用に、低消費電力の内部クロッ ク・ソースを提供します。低周波数オシレータを使用するために外部部品は不要です。また、RTC1 ピンと RTC2 ピンを短絡する必要はありません。 低周波数オシレータには次の特徴があります。 16.4 kHz 出力周波数。 4.3.4. 外部オシレータ (EXTOSC0) EXTOSC0 外部オシレータ回路で、外部クリスタル、セラミック・レゾネータ、キャパシタまたは RC ネットワー クを駆動することができます。CMOS クロックにもクロック入力機能があります。外部オシレータ出力が AHB ク ロックとして選択される場合もあれば、AHB クロック選択とは無関係の他のモジュールのクロックとして使用さ れる場合もあります。 外部オシレータ制御には、以下の特徴があります。 外部クリスタル、レゾネータ、RC、C、または CMOS オシレータをサポート。 10 kHz ～ 50 MHz の外部 CMOS 周波数をサポート。 10 kHz ～ 25 MHz の外部クリスタル周波数をサポート。 柔軟性のあるクリスタルオシレータをサポートするための、さまざまなドライブ強度。 内部周波数の 1 ビット右シフト（2 で割る）オプションを利用可能。 改訂 1.0 41 SiM3L1xx 4.4. LCD コントローラ内蔵 (LCD0) SiM3L1xx デバイスには、LCD セグメント・ドライバ、および、スタティック、2 MUX、3 MUX、および 4 MUX の LCD の 1/2 または 1/3 バイアスをサポートするオンチップ・バイアス生成が含まれています。出力電圧をプロ グラム可能な内蔵チャージポンプにより、供給電圧には無関係なソフトウェア・コントラスト制御が可能になり ます。LCD タイミングは RTC タイマ・クロック (RTC0TCLK) により決定され、リフレッシュ速度の高精度の制 御が可能になります。 SiM3L1xx デバイスはレジスタを使用して、個々の LCD セグメントの有効 / 無効状態を格納します。すべての LCD 波形はこれらのレジスタの内容に基づいてオンチップで生成され、柔軟性のある波形制御により、可能な限り消 費電力を低減します。LCD の点滅機能も、LCD セグメントのサブセットごとにサポートされています。 LCD0 モジュールには以下の特徴があります。 最大 1/2 40 のセグメント・ピンおよび 4 つのコモン・ピン。 または 1/3 バイアスの LCD をサポート。 供給電圧には無関係なファームウェア・コントラスト制御を可能にする、出力をプログラム可能な内蔵 チャージポンプを含む。 RTC タイマ・クロック (RTC0TCLK) が、LCD タイミングとリフレッシュ速度を決定。 LCD 波形は、柔軟性のある波形制御機能を持つ LCD0 レジスタの内容に基づいてオンチップで 生成される。 LCD セグメントは、設定可能な RTC クロック・サイクルの数に合わせて次の状態に切り替える前に放電 状態にでき、表示負荷に起因する消費電力を低減する。 電力モード 8 のウェイクアップ・ソースとして機能する VBAT モニタを含む。 すべての 4 つのハードウェア自動コントラスト ・ モードをサポート ： バイパス、 一定、 最小、 および自 動バイパス。 最大 8 セグメントのハードウェア点滅をサポート。 次の 42 改訂 1.0 SiM3L1xx 4.5. データ周辺回路 4.5.1. 10 チャンネル DMA コントローラ DMA は、周辺回路の自律的な動作を助け、周辺回路が割り込みのためのポーリングや待機に時間を費やすことな く、コアがタスクをより迅速に完了できるようにします。これは、デバイスが低消費電力モードでのタスクによ り多くの時間を割けるため、システム全体の消費電力を低減します。 DMA コントローラには、以下の特徴があります。 ARM 10 PrimeCell uDMA アーキテクチャを活用。 チャンネルを実装。 DMA クロスバーは DTM0、DTM1、DTM2、SARADC0、IDAC0、I2C0、SPI0、SPI1、USART0、 AES0、ENCDEC0、EPCA0、外部ピン・トリガ、およびタイマをサポート。 さまざまなタイプの転送を実装するための、一次、代替、およびスキャッター / ギャザーの各データ構造 をサポート。 AHB および APB メモリ・スペースへのアクセスを許可。 すべての 4.5.2. データ転送マネージャ (DTM0、DTM1、DTM2) データ転送マネージャはさまざまな周辺回路から DMA リクエスト信号を収集するモジュールで、状態により決定され る構成に基づいて一連のマスター DMA リクエストを生成します。このマスター・リクエストは DMA チャンネルのセッ トに、通信パケットをアセンブリして外部デバイスに転送するなどの機能を実行させます。この機能により、複雑な 転送動作中に、コアを低消費電力モードに維持することにより、電力を節約します。単純な DMA 構成と周辺回路のス キャッター / ギャザー DMA 構成の組み合わせを使用して、メモリ要件を低減しながら、複雑な動作を実行できます。 DTM は、周辺回路の DMA 制御信号用のサイド・チャンネルとして動作します。アクティブの場合、DTM は周辺 回路用の DMA 制御信号を管理します。DTMn モジュールがアクティブでない場合、周辺回路は DMA モジュール と直接通信します。 DTMn モジュールには以下の特徴があります。 状態説明を RAM に格納し、1 モジュールあたり最大 15 の状態をサポート。 データ・リクエストを要求しないメモリまたは周辺回路に加えて、1 モジュールあたり最大 15 の送信元 周辺回路、および最大 15 の送信先周辺回路をサポート。 エラー検出と、オプションの転送タイムアウトを含む。 状態遷移の通知機能を含む。 4.5.3. 128/192/256 ビット・ハードウェア AES 暗号化機能 (AES0) 基本 AES ブロック暗号器がハードウェアに実装されています。この統合ハードウェアが暗号ブロック連鎖法 (CBC) アルゴリズムとカウンタ (CTR) アルゴリズムをサポートしているため、最も基本的な電子コードブック (ECB) アルゴリズムとこれらのより複雑なアルゴリズム間で、性能、メモリ帯域、およびメモリ・サイズが同一 になります。このハードウェア・アクセラレータは、その他の機能や省電力の低消費電力アプリケーションで使 用できるように、よりコアな帯域に変換します。 AES モジュールには以下の特徴があります。 4 ワード（16 バイト）ブロックで動作。 暗号化と暗号解読の両方で、128、192、および 256 ビットのキー・サイズをサポート。 暗号解読動作ではラウンド・キーを生成。 4 ワード・ブロック（最大 32 kB）に対して、ファームウェアを介さずに実 行できます。 入力と出力の両方で、XOR パスによるさまざまな連鎖暗号法設定とストリーム暗号法設定をサポート。 すべての暗号動作は、複数の DMA 動作を円滑に実行するための内部 4 ワード FIFO。 統合キー保管。 統合カウンタ・ブロックの生成と以前のブロックのキャッシングを有効活用する、電子コードブック (ECB)、暗号ブロック連鎖法 (CBC)、およびカウンタ (CTR) の各アルゴリズム用のハードウェア・アク セラレーション。 改訂 1.0 43 SiM3L1xx 4.5.4. 16/32 ビット拡張型 CRC (ECRC0) ECRC モジュールは、フラッシュ・メモリの検証と通信プロトコル用のハードウェア計算を目的に設計されてい ます。ファームウェアからの直接書き込みの結果の計算に加えて、ECRC モジュールは APB バスを自動的にス ヌープし、特定の周辺回路との間で読み取り / 書き込みされたデータの結果を計算できます。この機能により、 ECRC モジュール経由でデータを直接供給することなく、自動 CRC 結果が可能になります。 サポートされている 32 ビット多項式は 0x04C11DB7 (IEEE 802.3) です。16 ビット多項式は完全にプログラム可 能です。 ECRC モジュールには以下の特徴があります。 プログラム可能な 16 ビット多項式と 1 個の固定 32 ビット多項式をサポート。 CRC 入力に対するバイト・レベルでのビット反転。 CRC 入力に対するワードのバイト順序の変更。 CRC 結果に対するワードまたは 1/2 ワードのビット反転。 単一のレジスタへの書き込み動作を設定しシードする機能。 32 ビット、16 ビット、または 8 ビットのブロックに対するシングルサイクルの並列（ループ展開） CRC 計算をサポート。 1 周辺回路バス (APB) クロックにつき、データの CRC 32 ビットに対応。 自動 APB バス・スヌープ。 ファームウェア・リクエスト・モードを使用した DMA 書き込みをサポート。 4.5.5. エンコーダ / デコーダ (ENCDEC0) エンコーダ / デコーダ・モジュールは、ファームウェアまたは DMA のいずれかからの操作によるマンチェスタお よび Three-out-of-Six エンコーディングとデコーディングをサポートしています。 このモジュールには以下の特徴があります。 マンチェスタおよび Three-out-of-Six エンコーディングとデコーディングをサポート。 レジスタへの入力データの書き込みまたは出力データの読み取り時にフラッグを自動解除。 入力データをレジスタに書き込むと、エンコード / デコード操作を自動的に初期化。 相補形式による出力（オプション） 。 デコード操作中の、無効入力データに対するハードウェアのエラー検出。これにより、消費電力とパ ケットのターンアラウンド時間を低減。 入力データまたは出力データの、柔軟性のあるバイト・スワップ機能。 44 改訂 1.0 SiM3L1xx 4.6. カウンタ / タイマ 4.6.1. 32 ビット・タイマ (TIMER0、TIMER1、TIMER2) 各タイマ・モジュールは独立型で、以下の機能が含まれます。 1 個の 32 ビットまたは 2 つの独立型 16 ビットのタイマとして動作する。 クロック、8 ビット・プリスケーラでスケーリングされた APB ク ロック、外部オシレータ、または外部入力ピンの立ち下がりエッジが含まれる（APB クロックに同期）。 クロッキング・オプションには、APB 32 ビットおよび 16 ビット、両モードでの自動リロード機能。 TIMER0 および TIMER1 の特徴は、以下のとおりです。 外部入力ピンで制御されるアップ / ダウンカウント機能。 立ち上がりエッジおよび立ち下がりエッジ・キャプチャ・モード。 低パルス・キャプチャ・モードまたは高パルス・キャプチャ・モード。 周期およびデューティ・サイクル・キャプチャ・モード。 50 ％ のデューティ・サイクルで指定されたレートで外部ピンをトグルすることが可能な方形波出力モー ド。 32 ビットまたは 16 ビットのパルス幅変調モード。 TTIMER2 は、TIMER0 と TIMER1 の標準入力 / 出力機能をサポートしていません。TIMER2 EX 信号は PVTOSC0 オシレータの出力に内部的に接続されています。TIMER2 は入力として EX を使用するカウント・モードのいずれ かを使用でき、それらにはアップ / ダウン・モード、エッジ・キャプチャ・モード、パルス・キャプチャ・モード などが含まれます。TIMER2 CT 信号は接続されていません。 4.6.2. 拡張型プログラム可能カウンタ配列 (EPCA0) 拡張プログラマブル・カウンタ・アレイ (EPCA) モジュールは、複雑なタイミングや波形を生成できるタイマ / カ ウンタ・システムです。複数のモジュールを同じメイン・カウンタから実行するため、同期した出力波形を生成 できます。 このモジュールには以下の特徴があります。 相補波形を生成できる 3 つのチャンネル・ペア・セット（合計 6 チャンネル）。 中心と端部を揃えた波形生成。 チャンネル・ペアが同時にアクティブにならないようにする、プログラム可能なデッド・タイム。 プログラム可能なクロック除数と、クロックの送信元を選択するための複数のオプション。 波形更新のスケジュール機能。 コアがアクティブでない間の機能のオプション。 複数の同期トリガ。 パルス幅変調 (PWM) 波形の生成。 改訂 1.0 45 SiM3L1xx 4.6.3. リアルタイム・クロック (RTC0) 32.768 kHz 時計用クリスタルオシレータで使用される場合、RTC モジュールには 32 ビット・タイマが含まれ、 最高 36 時間まで独立した時間管理ができます。RTC はクロック欠落イベントに加えて 、SiM3L1xx デバイスで 割り込み、リセット、ウェイクアップのソースとしても機能する 3 つのアラーム・イベントを提供します。 RTC モジュールには 16 個のディスクリート・レベルにプログラム可能な内部負荷コンデンサが含まれ、広い範 囲のクリスタルオシレータとの互換性を維持します。 RTC タイマ・クロックは、コアが超低消費電力のダウン・モード時に、他のデバイスに正確で低周波数のクロッ クを提供するために、ポート・バンク・ピンにバッファされ、ルートされます。また、このモジュールには、低 消費電力モード時に電流を低減し、他のモジュールをクロック・ソースとして使用できる低消費電力の内部低周 波オシレータが含まれます。 RTC モジュールには以下の特徴があります。 3 つの独立したアラーム付き 32 ビット · タイマ（36 時間までサポート）。 自動的に RTC タイマをリセットする 1 つのアラーム用オプション。 クロック欠落検出器。 または外部 32.768 kHz クリスタルオシレータで使用できる （追加のレジスタ がない、 コンデンサが不要）。 プログラム可能な内部負荷コンデンサは、広範囲の外部 32.768 kHz クリスタルオシレータをサポートする。 内部低周波オシレータ、 RTC タイマ・クロック (RTC0CLK) は、コアが超低消費電力のダウン・モード時に、他のデバイスに正 確で低周波数のクロックを提供するために、I/O ピンにバッファされ、ルートされる。 RTC モジュールは PM8 であっても、 超低消費電力を実現するために低消費電力モード ・ チャージ ・ ポンプから電力を供給できる。 4.6.4. 低消費電力タイマ (LPTIMER0) 低消費電力タイマ (LPTIMER) モジュールは、RTC タイマ・クロック (RTC0CLK) から実行され、AHB クロック と APB クロックが無効の場合でも、LPTIMER を動作させることができます。LPTIMER カウンタは、次の 2 つの クロック・ソースのいずれかを使用してカウントを進めることができます：RTC0 モジュールで選択したクロッ ク、または外部信号の立ち上がりエッジまたは立ち下がりエッジ。 低消費電力タイマには、以下の特徴があります。 低周波数 RTC タイマ・クロック (RTC0TCLK) で実行。 LPTIMER カウンタは、次の 2 つのクロック・ソースのいずれかを使用してカウントを進めることができ る：RTC0TCLK、または外部信号の立ち上がりエッジまたは立ち下がりエッジ。 オーバーフローおよびしきい値一致の検出。 しきい値一致でタイマをリセットすると、可変出力周波数の方形波を生成できる。 期間とデューティ・サイクルを設定可能な PWM をサポート。 LPTIMER モジュールは、PM8 の間に消費電力を可能な限り下げるために、低消費電力モードのチャー ジ・ポンプから電力を供給できる。 4.6.5. ウオッチドッグタイマ (WDTIMER0) WDTIMER モジュールには、16 ビットのタイマ、プログラム可能な早期警告割り込み、およびプログラム可能な リセット期間が含まれています。タイマ・レジスタは、独立ロックとキー・インタフェースにより不注意なアク セスから保護されています。 ウオッチドッグタイマは、低周波オシレータ (LFOSC0) から実行されます。 ウオッチドッグタイマには、以下の機能があります。 プログラム可能なタイムアウト間隔。 ウオッチドッグタイマはリセット・トリップ値に近づくと警告する割り込み（オプション） 。 システムがリセットされるまで、変更を防止するロックアウト機能。 46 改訂 1.0 SiM3L1xx 4.6.6. 低消費電力モード高度キャプチャ・カウンタ (ACCTR0) SiM3L1xx デバイスには、RTC0 クロック・ドメインから実行し、デジタル入力、スイッチ・トポロジ回路（リー ド・スイッチ）、または LC 共振回路とともに使用できる低消費電力の高度キャプチャ・カウンタ・モジュールが 含まれています。スイッチ・トポロジ回路では、このモジュールは内部プルアップ抵抗にパルスを送信し、リー ド・スイッチが開いているか閉じているかを検出することにより、1 本または 2 本の外部配線をチャージします。 LC 共振回路では、一定時間間隔で入力電圧が印加され、減衰した正弦波を生成し、設定可能な弁別器回路がその 結果の減衰時定数を検出します。 この高度キャプチャ・カウンタには、以下の特徴があります。 単一入力または差分入力で、動作のシングル・モード、デュアル・モード、および直交モードをサポート。 さまざまな割り込みソースと PM8 ウェイク・アップ・ソース。 方向履歴、現在と過去の状態、および条件フラッグをフィードバックする機能。 この高度キャプチャ・カウンタには、スイッチ回路トポロジ用の以下の機能があります。 超低消費電力の入力コンパレータ。 セルフ校正エンジンによる、広範囲のプルアップ抵抗値をサポート。 ローパス・フィルターおよびスイッチ・デバウンス用の非対称インテグレータ。 2 個の 24 ビット・カウンタおよび 2 個の 24 ビット・デジタルしきい値コンパレータ。 スイッチのフラッタ検出をサポート。 LC 共振回路トポロジでは、この高度なキャプチャ・カウンタには、以下の機能があります。 別々の最小カウント・レジスタと最大カウント・レジスタ、および極性、パルス、トグルの各制御。 タイミングをゾーンベースでプログラム可能。 VIO を 2 で割ったプラス側入力バイアスをサポートする 2 個の入力コンパレータ。 40 MHz LC オシレータとタイマーまたは外部デジタル停止信号に基づく設定可能な励起幅パルスをサポート。 共振ピーク数を検出するためにフル・スケールで飽和する、2 個の 8 ビット・ピーク・カウンタ。 しきい値をプログラム可能な 2 個の弁別器。 ホイートストン・ブリッジ用のサンプル・モードとホールド・モードをサポート。 SiM3L1xx ファミリのすべてのデバイスには低消費電力モードの高度キャプチャ・カウンタ (ACCTR0) が搭載され ています。表 4.2 は、パッケージごとにサポート対象入出力を一覧にしたものです。 Table 4.2. SiM3L1xx Supported Advanced Capture Counter Inputs and Outputs Input/Output SiM3L1x7 SiM3L1x6 SiM3L1x4 ACCTR0_IN0 ACCTR0_IN1 ACCTR0_LCIN0 ACCTR0_LCIN1 ACCTR0_STOP0 ACCTR0_STOP1 ACCTR0_LCPUL0 ACCTR0_LCPUL1 ACCTR0_LCBIAS0 ACCTR0_LCBIAS1 ACCTR0_DBG0 ACCTR0_DBG1 改訂 1.0 47 SiM3L1xx 4.7. 通信用周辺回路 4.7.1. USART (USART0) USART は、外部デバイスでシリアル通信する 2 つの信号（TX と RX）を使用します。これらの信号に加えて、 USART モジュールは、オプションで、クロック (UCLK) またはハードウェア・ハンドシェイク（RTS と CTS）を 使用することもできます。 USART モジュールは、以下の機能を提供します。 個別の 16 ビット・ボー・レート・ジェネレータ付き独立型トランスミッタとレシーバの構成。 同期または非同期の送信と受信。 プログラム可能な極性とエッジ制御によるクロック・マスターまたはスレーブの動作。 5 Mbaud（同期または非同期、TX または RX、マスタまたはスレーブ）または最大 1 Mbaud スマー トカード（TX または RX） 。 最大 開始、停止、およびアイドルの状態時に生成されるクロックを個別に可能にする。 フラッシュ機能とバイト、ハーフワード、ワードの読み取りと書き込みのサポート付き、内部送受信 5 FIFO。 ～ 9 ビットのデータ・ビット長。～ プログラム可能なパケット間送信遅延。 LIN SYNC バイトのサポート付き自動ボー検出。 自動パリティの生成（イネーブル付き） 。 生成の自動開始および停止（別々のイネーブル付き） 。 ハードウェア・フロー制御の送受信。 TX、RX、RTS、および CTS 信号に対する独立した反転補正。 プログラム可能なパルス幅付き スマートカード IrDA 変調と復調。 ACK / NACK のサポート。 パリティ・エラー、フレーム・エラー、オーバーラン、アンダーラン検出。 マルチ・マスタおよび半二重通信をサポート。 複数のループ・バック・モードをサポート。 マルチ・プロセッサ通信をサポート。 4.7.2. UART (UART0) 低消費電力の UART は、外部デバイスでシリアル通信する 2 つの信号（TX と RX）を使用します。 UART0 のモジュールは、 RTC0 タイム ・ クロック (RTC0TCLK) から直接クロックを受け取り、 低消費電力モー ド ・ チャージ ・ ポンプから実行することで、 PM8 モードで動作できます。 これにより、 UART トラフィック を送信または受信している間、 システムは電力を節約できます。 UART は、 この低消費電力モードでは標準 ボー ・ レート 9600、 4800、 2400、 および 1200 をサポートしています。 UART0 のモジュールは、以下の機能を提供します。 個別の 16 ビット・ボー・レート・ジェネレータ付き独立型トランスミッタとレシーバの構成。 非同期送受信。 最大 5 Mbaud（TX または RX）。 フラッシュ機能とバイト、ハーフワード、ワードの読み取りと書き込みのサポート付き、内部送受信 FIFO。 5 ～ 9 ビットのデータ・ビット長。 プログラム可能なパケット間送信遅延。 LIN SYNC バイトのサポート付き自動ボー検出。 自動パリティの生成（イネーブル付き） 。 生成の自動開始および停止（別々のイネーブル付き） 。 TX 48 と RX 信号に対する独立した反転補正。 改訂 1.0 SiM3L1xx パリティ・エラー、フレーム・エラー、オーバーラン、アンダーラン検出。 半二重通信をサポート。 複数のループ・バック・モードをサポート。 マルチ・プロセッサ通信をサポート。 電力モード 8 では、9600 ボー、4800 ボー、2400 ボー、または 1200 ボーで動作。 4.7.3. SPI (SPI0, SPI1) SPI は 3 または 4 ワイヤの通信インターフェースで、クロック、入力データ、出力データ、およびオプションの 選択信号が含まれます。 SPI0 と SPI1 のモジュールには以下の機能が含まれます。 3 または 4 ワイヤのマスター・モードまたはスレーブ・モードをサポートする。 マスタ・モードでは最高 10 MHz クロックを、スレーブ · モードでは 5 MHz のクロックをサポートする。 すべてのクロックの位相とスレーブ・セレクト 16 (NSS) の極性モードをサポート。 ビットのプログラム可能なクロック・レート。 プログラム可能な MSB ファーストまたは LSB ファーストのシフト。 高速転送をサポートするための送信と受信、両方のデータ・パスの 8 バイト FIFO バッファ。 同じデータ・ライン上での複数のマスタをサポートする。 また、SPI モジュールには自律 DMA 転送をサポートするいくつかの機能が含まれています。 ハードウェア NSS コントロール。 プログラム可能な 設定可能な MISO FIFO しきい値レベル。 FIFO のデータ幅。 と MOSI 信号用のマスタまたはスレーブ・ハードウェア・フロー制御。 SPI1 は固定されたピンの上にあり、固定入力 (SPI1CTS) を使用して、追加のフロー制御オプションをサポートし ています。クロスバーには SPI1 もフロー制御入力もありません。 4.7.4. I2C (I2C0) I2C インターフェイスは、2 線式の双方向シリアル・バスです。クロック信号とデータ信号は、外部プルアップに よりオープン・ドレイン・モードで動作し、自動バス・アービトレーションをサポートします。 インターフェイスとの読み取り、書き込みはバイト方向に行われ、I2C インターフェイスはデータのシリアル転送を 自律的に制御します。データはマスタまたはスレーブとして、最高で APB クロックの 1/8 番目で転送できます。こ のため、使用するクロックの送信元にも依存しますが、I2C の仕様で許容される速度よりも速くなる場合がありま す。異なる速度を持つデバイスを同じバスで対応するために、クロックのロー期間を延長する方法を利用できます。 I2C インターフェイスは、マスタおよび / またはスレーブとして動作し、複数のマスタを持つ 1 つのバス上で機能 します。I2C には、SDA（シリアルデータ）の制御、SCL（シリアルクロック）生成、および同期、アービトレー ション・ロジック、および開始 / 停止制御と生成の機能があります。 I2C0 モジュールには以下の特徴があります。 転送速度は標準（最大 APB 100 kbps）と高速 (400 kbps)。 クロックを 32768 で割った最低速度、または APB クロックを 8 で割った最高速度で動作できます。 マスタ、スレーブ、および複数マスタ・モードをサポート。 複数マスタ・モード用のハードウェア同期とアービトレーション。 高速マスタと通信するためのクロック・ロー延長（クロック・ストレッチング） 。 7 ビット・スレーブおよび一般的な呼び出しアドレス認識に対するハードウェア・サポート。 10 ビット・スレーブ・アドレス・デコーディングに対するファームウェア・サポート。 すべてのスレーブ状態を無効にする機能。 クロックのハイとローの期間をプログラム可能。 データ設定 APB / ホールド時間をプログラム可能。 期間の最大 2 倍までスパイクを抑制。 改訂 1.0 49 SiM3L1xx 4.8. アナログ 4.8.1. 12 ビット・アナログ・デジタル・コンバータ (SARADC0) SiM3L1xx デバイスの SARADC0 モジュールは、逐次比較レジスタ (SAR) ADC アーキテクチャを搭載していま す。モジュールの主な特徴は以下のとおりです。 シングル・エンド 12 ビットおよび 10 ビット・モード。 12 ビット・モードで 250 k サンプル / 秒の、10 ビット・モードで 1 M サンプル / 秒の出力更新速度をサ ポート。 低変換速度で低消費電力モードで動作。 ハードウェア・チャンネルを選択する選択可能な非同期ハードウェア変換トリガ。 DC オフセット・キャンセレーション。 複数のプログラム可能なしきい値での自動結果通知。 プログラム可能なパワー・オン整定およびトラッキング時間で、変換開始トリガにつき一連の蓄積デー タを生成する、バースト・モードをサポートします。 バースト・モード以外の動作でも複数の変換が自動的に蓄積されますが、変換ごとに、変換を開始する 必要があります。 変換完了、複数変換完了、FIFO オーバーフローおよびアンダーフローのフラグ、割り込みがサポートさ れます。 柔軟な出力データ形式。 シーケンサによって、最大 8 つのソースがソフトウェアの介入なしで、4 つのチャンネル特性プロファイ ルのいずれかを使用して自動的にスキャンされます。 DMA 動作のための 8 ワード変換データ FIFO。 2 つの内部基準（1.65 V 高速整定、1.2/2.4 V 精度）を含み、外部基準をサポートし、外部信号グラウン ドをサポートします。 4.8.2. 10 ビット・デジタル・アナログ・コンバータ (IDAC0) IDAC モジュールは入力としてデジタル値を受け入れ、特定のピンの比例した定電流を出力します。IDAC モジュー ルには以下の特徴があります。 4 つのタイマ、最大 7 つの外部 I/O、およびオンデマンド出力更新トリガをサポートする 10 ビット電流 DAC。 I/O トリガ ・ ソースについて、 立ち上がり、 立ち下がり、 または両方のエッジでの更新 機能。 600 k サンプル / 秒以上の出力更新速度をサポート。 すべての外部 次の 3 つのフルスケール出力モード（0.5 mA、1.0 mA、および 2.0 mA）をサポート。 高速の波形生成または 各 DMA 相互作用を支援するための 4 ワード FIFO。 FIFO オーバーラン、アンダーラン、および空の割り込みステータス・ソース。 10 ビット・サンプル / ワード、デュアル 10 ビット・サンプル / ワード、または 4 つの 8 ビット・サンプル / ワードなど）をサポート。 複数のデータ・パッキング形式（シングル 左詰めおよび右詰めデータをサポート。 4.8.3. 低電流コンパレータ (CMP0、CMP1) コンパレータは 2 つのアナログ入力電圧を取り入れ、これらの電圧の関係性（小さいか大きいか）をデジタル信 号形式で出力します。低消費電力のコンパレータモジュールには以下の特徴があります。 VBAT、VREF、8 2 I/O ピンなど、正負入力のための複数のソース。 つの出力（デジタル同期ラッチ出力とデジタル非同期生出力）が使用可能。 プログラム可能なヒステリシスと応答時間。 コンパレータ出力での立ち上がりエッジまたは立ち下がりエッジ割り込みオプション。 6 50 ビットのプログラム可能な基準分周器。 改訂 1.0 SiM3L1xx 4.9. リセット・ソース リセット回路により、コントローラを簡単に所定のデフォルト状態にできます。このリセット状態になると、以 下のイベントが発生します。 コアがプログラム実行を停止する。 ビットがパワー・オン・リセットでリセットされない限り、モジュールのレジスタは所定のリセット値 に初期化される。 外部ポート・ピンは、既知の状態に強制的に設定される。 割り込みとタイマーが無効になる。 フラッシュと RAM への AHB 周辺クロックが有効になる。 ウオッチドッグタイマと DMAXBAR 以外のすべての APB 周辺クロックが無効になる。 ビットがパワー・オン・リセットでリセットされない限り、すべてのレジスタは、レジスタの説明に記載されて いる所定の値にリセットされます。RAM のデータはリセット時に影響を受けません。電源が失われない限り、以 前に格納されたデータは保持されます。 オープン・ドレイン・モードでは、ポート I/O ラッチは 1 にリセットされます。弱プルアップはリセット時とリ セット後に有効になります。VBAT 電源モニタとパワー・オン・リセットについては、リセット・ピンは、デバイ スがリセット状態を終了するまで、低電力で駆動されます。 リセット状態からの終了時に、プログラム · カウンタ (PC) はリセットされ、システム・クロックは内部低消費電 力オシレータにデフォルト設定されます。ウオッチドッグタイマは、そのクロック・ソースとして低周波オシレー タを使って有効になります。プログラムの実行は、アドレス 0x00000000 から始まります。 すべての RSTSRC0 レジスタは LOCK0_PERIPHLOCK0 レジスタの CLKRSTL ビットを 1 に設定することによ り、書き込みができないようにロックすることができます。 リセット・ソースでも、オプションで、低消費電力モードのチャージ・ポンプ、UART0、LCD0、高度キャプチャ・ カウンタ (ACCTR0)、RTC0 などのモジュールを個別でリセットできます。 Reset Sources RESET Supply Monitor Missing Clock Detector Watchdog Timer Software Reset system or module reset Comparator 0 Comparator 1 Low Power Charge Pump Monitor RTC0 Event (Alarm or Osc Fail) Core Reset Figure 4.4. SiM3L1xx Reset Sources Block Diagram 改訂 1.0 51 SiM3L1xx 4.10. セキュリティ SiM3L1xx デバイスの周辺回路には、ファームウェアから周辺回路の望ましくないアクセスを防ぐレジスタ・ロッ クとキー・メカニズムがあります。PERIPHLOCKx レジスタの各ビットは、一連の周辺回路を制御します。キー・ シーケンスは PERIPHLOCKx 内のビットを変更するキー・レジスタに書き込まれる必要があります。キーを介し て再びロックが解除されるまで、キーへの後続のすべての書き込みは、PERIPHLOCKx のアクセスを禁止します。 キー・レジスタを読み取ると、PERIPHLOCKx ロック状態の現在のステータスがわかります 周辺回路のレジスタがロックされている場合は、すべての書き込みが無視されます。周辺回路のロックの状態に 関係なく、レジスタを読み取ることができます。 Peripheral Lock and Key USART0, UART0 SPI0/1 I2C0 EPCA0 PERIPHLOCK0 KEY PERIPHLOCK1 TIMER0/1 SARADC0 CMP0/1 Figure 4.5. SiM3L1xx Security Block Diagram 4.11. オンチップ・デバッグ機能 SiM3L1xx デバイスには、JTAG およびシリアル・ワイヤのプログラミング・インターフェイスとデバッグ・イン ターフェイス、および命令トレース用の ETM が含まれています。JTAG インターフェイスは SiM3L1x7 デバイス のみでサポートされており、バウンダリスキャン機能は含まれていません。ETM インターフェイスは SiM3L1x7 でサポートされており、SiM3L1x6 デバイスのみです。JTAG インターフェイスと ETM インターフェイスは、い くつかのポート I/O ピンを使用する必要がありますが、オプションでデバッグ時の可視性を高めることができま す。さらに、コアが JTAG 用ではなく、シリアル・ワイヤ (SW) モード用に設定されている場合、シリアル・ワ イヤ・ビューワ (SWV) を使用して、単一のピンに TPIU メッセージを送信させることができます。シリアル・ワ イヤ・ビューワはすべての SiM3Lxxx デバイスでサポートされています。 SiM3L1xx デバイスの大半の周辺回路には、コアがデバッグ・モードで停止する場合に機能を停止または続行させ るオプションがあります。 52 改訂 1.0 SiM3L1xx 5. 注文情報 Si M3 L 1 4 4 – B – GM Temperature Grade and Package Type Revision Pin Count – 4 (40 pin), 6 (64 pin), 7 (80 pin) Flash Size – 3 (32 kB), 4 (64 kB), 5 (128 kB), 6 (256 kB) Feature Set – varies by family Family – L (Low Power) Core – M3 (Cortex M3) Silicon Labs Figure 5.1. SiM3L1xx Part Numbering SiM3L1xx ファミリのすべてのデバイスには以下の特徴があります。 コア： 最大動作周波数 50 MHz の ARM Cortex-M3。 PLL。 10 チャンネル DMA コントローラ。 128/192/256 16/32 ビット AES。 ビット CRC。 エンコーダ DC-DC / デコーダ。 バック・コンバータ。 タイマ： 3 x 32 ビット（6 x 16 ビット） リアルタイム・クロック。 低消費電力タイマ。 PCA： 1 x 6 チャンネル（拡張） ADC： 12 ビット 250 ksps（10 ビット 1 Msps）SAR。 DAC： 10 ビット IDAC。 温度センサー。 内部 VREF。 コンパレータ： 2 x 低電流。 シリアル・バス： 2 x USART、2 x SPI、1 x I2C さらに、SiM3L1xx ファミリのすべてのデバイスには、低消費電力モードの高度キャプチャ・カウンタ (ACCTR0) が搭載されています。ただし、サイズの小さいパッケージ (SiM3L1x4) では、一部の外部入出力のみがサポートさ れます。 改訂 1.0 53 SiM3L1xx Digital Port I/Os Digital Port I/Os on the Crossbar Number of SARADC0 Channels Number of PMU Pin Wake Sources Number of ACCTR0 Inputs and Outputs JTAG Debugging Interface ETM Debugging Interface Serial Wire Debugging Interface Lead-free (RoHS Compliant) Package 160 (4x40) 62 38 24 15/15 14 12 TQFP-80 SiM3L167-C-GL 256 32 160 (4x40) 62 38 24 15/15 14 12 TFBGA-80 SiM3L166-C-GM 256 32 128 (4x32) 51 34 23 14/12 11 12 QFN-64 SiM3L166-C-GQ 256 32 128 (4x32) 51 34 23 14/12 11 12 TQFP-64 SiM3L164-C-GM 256 32 28 26 20 11 5 QFN-40 SiM3L157-C-GQ 128 32 160 (4x40) 62 38 24 15/15 14 12 TQFP-80 SiM3L157-C-GL 128 32 160 (4x40) 62 38 24 15/15 14 12 TFBGA-80 SiM3L156-C-GM 128 32 128 (4x32) 51 34 23 14/12 11 12 QFN-64 SiM3L156-C-GQ 128 32 128 (4x32) 51 34 23 14/12 11 12 TQFP-64 SiM3L154-C-GM 128 32 28 26 20 11 5 QFN-40 SiM3L146-C-GM 64 16 128 (4x32) 51 34 23 14/12 11 12 QFN-64 SiM3L146-C-GQ 64 16 128 (4x32) 51 34 23 14/12 11 12 TQFP-64 SiM3L144-C-GM 64 16 28 26 20 11 5 QFN-40 SiM3L136-C-GM 32 8 128 (4x32) 51 34 23 14/12 11 12 QFN-64 SiM3L136-C-GQ 32 8 128 (4x32) 51 34 23 14/12 11 12 TQFP-64 SiM3L134-C-GM 32 8 28 26 20 5 QFN-40 54 改訂 1.0 Number of Comparator 0/1 Inputs (+/-) LCD Segments 32 Flash Memory (kB) SiM3L167-C-GQ 256 Ordering Part Number RAM (kB) Table 5.1. Product Selection Guide 9/10 9/10 9/10 9/10 11 SiM3L1xx 6. ピンの定義 PB0.4 PB0.5 PB0.6 PB0.7 PB0.8 PB0.9 PB0.10 PB0.11 / TDO / SWV RESET VSS RTC1 RTC2 VIO VLCD PB1.0 PB1.1 PB1.2 PB1.3 PB1.4 PB1.5 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 6.1. SiM3L1x7 ピンの定義 PB0.3 PB0.2 PB0.1 1 60 2 59 3 58 PB0.0 TMS / SWDIO 4 57 5 56 TCK / SWCLK VIO VIORF VDRV VBAT / VBATDC IND VSS / VSSDC VDC 6 55 7 54 8 53 9 52 10 51 80-Pin TQFP 11 50 28 29 30 31 32 33 34 35 36 37 38 39 40 PB4.0 VIO VSS PB3.15 PB3.14 PB3.13 PB3.12 PB3.11 PB3.10 PB3.9 PB3.8 PB3.7 41 27 20 PB4.1 42 PB4.2 43 19 26 18 25 44 PB4.3 PB4.12 / ETM2 PB4.11 / ETM3 PB4.10 PB4.9 PB4.4 45 17 24 46 16 PB4.5 15 23 47 PB4.6 PB4.15 / TRACECLK PB4.14 / ETM0 PB4.13 / ETM1 PB4.7 48 14 22 13 21 49 PB4.8 12 PB1.6 / TDI PB1.7 PB1.8 PB1.9 PB1.10 PB1.11 PB2.0 PB2.1 VSS PB2.4 PB2.5 PB2.6 PB2.7 PB3.0 PB3.1 PB3.2 PB3.3 PB3.4 PB3.5 PB3.6 Figure 6.1. SiM3L1x7-GQ Pinout 改訂 1.0 55 SiM3L1xx 1 2 3 4 5 6 7 8 9 10 PB0.3 PB0.5 PB0.7 PB0.9 PB0.11 / TDO / SWV VLCD PB1.1 PB1.3 PB1.5 PB1.6 / TDI PB0.2 PB0.4 PB0.6 PB0.8 PB0.10 PB1.0 PB1.2 PB1.4 PB1.7 PB1.8 VIORF PB0.1 RESET RTC1 RTC2 VSS PB1.9 PB1.10 VDRV PB0.0 VIO VIO PB1.11 PB2.0 VBAT / VBATDC TCK / SWCLK VSS PB2.5 PB2.1 PB2.4 IND TMS / SWDIO PB4.15 / TRACECLK PB2.6 PB3.1 PB2.7 VDC PB4.14 / ETM0 VSS / VSSDC PB3.0 PB3.3 PB3.2 PB4.13 / ETM1 PB4.11 / ETM3 PB3.5 PB3.4 PB4.12 / ETM2 PB4.9 PB4.10 PB4.8 A B C D E 80 pin TFBGA (Top View) F G PB4.5 VSS PB4.0 VIO PB4.7 PB4.4 PB4.2 PB3.14 PB3.12 PB3.10 PB3.7 PB3.6 PB4.6 PB4.3 PB4.1 PB3.15 PB3.13 PB3.11 PB3.9 PB3.8 H J K Figure 6.2. SiM3L1x7-GL Pinout 56 改訂 1.0 SiM3L1xx 12 G3 VIO Power (I/O) 7 30 68 D3 D8 H7 VIORF Power (RF I/O) 8 C1 VBAT/ VBATDC 10 E1 VDRV 9 D1 VDC 13 G1 67 A6 DC-DC Inductor 11 F1 VLCD IND Power (LCD Charge Pump) RESET Active-low Reset 72 C4 TCK/ SWCLK JTAG / Serial Wire 6 E2 TMS/ SWDIO JTAG / Serial Wire 5 F2 RTC1 RTC Oscillator Input 70 C5 RTC2 RTC Oscillator Output 69 C6 改訂 1.0 Analog Functions Ground (DCDC) Digital Functions VSSDC External Trigger Inputs / C7 E3 G3 H5 Output Toggle Logic 12 31 52 71 LCD Interface Ground Port Match Pin Numbers (TFBGA-80) VSS Crossbar Capability Type I/O Voltage Domain Pin Name Pin Numbers (TQFP-80) Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 57 SiM3L1xx VIO INT0.0 WAKE.0 ADC0.20 VREF CMP0P.0 PB0.1 Standard I/O 3 C2 VIO INT0.1 WAKE.1 ADC0.21 VREFGND CMP0N.0 PB0.2 Standard I/O 2 B1 VIO INT0.2 WAKE.2 ADC0.22 CMP1P.0 XTAL2 PB0.3 Standard I/O 1 A1 VIO INT0.3 WAKE.3 ADC0.23 CMP1N.0 XTAL1 PB0.4 Standard I/O 80 B2 VIO INT0.4 WAKE.4 ADC0.0 CMP0P.1 IDAC0 PB0.5 Standard I/O 79 A2 VIO INT0.5 WAKE.5 ACCTR0_STOP0 ACCTR0_IN0 PB0.6 Standard I/O 78 B3 VIO INT0.6 WAKE.6 ACCTR0_STOP1 ACCTR0_IN1 PB0.7 Standard I/O 77 A3 VIO INT0.7 WAKE.7 ACCTR0_LCIN0 PB0.8 Standard I/O 76 B4 VIO LPT0T0 LPT0OUT0 INT0.8 WAKE.8 ACCTR0_LCIN1 58 改訂 1.0 Analog Functions D2 Digital Functions Port Match 4 External Trigger Inputs / Crossbar Capability Standard I/O Output Toggle Logic Pin Numbers (TFBGA-80) PB0.0 LCD Interface Type I/O Voltage Domain Pin Name Pin Numbers (TQFP-80) Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued) SiM3L1xx VIO LPT0T1 INT0.9 WAKE.9 ACCTR0_LCPUL0 ADC0.1 CMP0N.1 PB0.10 Standard I/O 74 B5 VIO LPT0T2 INT0.10 WAKE.10 ACCTR0_LCPUL1 ADC0.2 CMP1P.1 PB0.11/ TDO/SWV Standard I/O / JTAG / Serial Wire Viewer 73 A5 VIO LPT0T3 LPT0OUT1 INT0.11 WAKE.11 ADC0.3 CMP1N.1 PB1.0 Standard I/O 66 B6 VIO LCD0.39 LPT0T4 INT0.12 ACCTR0_LCBIAS0 CMP0P.2 PB1.1 Standard I/O 65 A7 VIO LCD0.38 LPT0T5 INT0.13 ACCTR0_LCBIAS1 CMP0N.2 PB1.2 Standard I/O 64 B7 VIO LCD0.37 LPT0T6 INT0.14 UART0_TX CMP1P.2 PB1.3 Standard I/O 63 A8 VIO LCD0.36 LPT0T7 INT0.15 UART0_RX CMP1N.2 PB1.4 Standard I/O 62 B8 VIO LCD0.35 ACCTR0_DBG0 ADC0.4 PB1.5 Standard I/O 61 A9 VIO LCD0.34 ACCTR0_DBG1 ADC0.5 PB1.6/TDI Standard I/O / JTAG 60 A10 VIO LCD0.33 PB1.7 Standard I/O 59 B9 VIO LCD0.32 改訂 1.0 Analog Functions A4 Digital Functions Port Match 75 External Trigger Inputs / Crossbar Capability Standard I/O Output Toggle Logic Pin Numbers (TFBGA-80) PB0.9 LCD Interface Type I/O Voltage Domain Pin Name Pin Numbers (TQFP-80) Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued) ADC0.6 RTC0TCLK_OUT ADC0.7 59 SiM3L1xx LCD Interface B10 VIO LCD0.31 CMP0P.3 PB1.9 Standard I/O 57 C9 VIO LCD0.30 CMP0N.3 PB1.10 Standard I/O 56 C10 VIO LCD0.29 CMP1P.3 PB1.11 Standard I/O 55 VIO LCD0.28 CMP1N.3 PB2.0 Standard I/O 54 D10 VIORF LPT0T8 INT1.0 WAKE.12 SPI1_CTS ADC0.8 CMP0P.4 PB2.1 Standard I/O 53 E9 VIORF LPT0T9 INT1.1 WAKE.13 VIORFCLK ADC0.9 CMP0N.4 PB2.4 Standard I/O 51 E10 VIORF LPT0T12 INT1.4 SPI1_SCLK ADC0.10 CMP0P.5 PB2.5 Standard I/O 50 E8 VIORF LPT0T13 INT1.5 SPI1_MISO ADC0.11 CMP0N.5 PB2.6 Standard I/O 49 F8 VIORF LPT0T14 INT1.6 SPI1_MOSI ADC0.12 CMP1P.5 PB2.7 Standard I/O 48 F10 VIORF INT1.7 SPI1_NSS ADC0.13 CMP1N.5 PB3.0 Standard I/O 47 G8 VIO LCD0.27 INT1.8 ADC0.14 PB3.1 Standard I/O 46 F9 VIO LCD0.26 INT1.9 ADC0.15 PB3.2 Standard I/O 45 G10 VIO LCD0.25 INT1.10 ADC0.16 60 D9 改訂 1.0 Analog Functions Port Match 58 Digital Functions Crossbar Capability Standard I/O External Trigger Inputs / Pin Numbers (TFBGA-80) PB1.8 Output Toggle Logic Type I/O Voltage Domain Pin Name Pin Numbers (TQFP-80) Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued) SiM3L1xx LCD Interface G9 VIO LCD0.24 INT1.11 ADC0.17 PB3.4 Standard I/O 43 H10 VIO LCD0.23 INT1.12 CMP0P.6 PB3.5 Standard I/O 42 H9 VIO LCD0.22 INT1.13 CMP0N.6 PB3.6 Standard I/O 41 J10 VIO LCD0.21 INT1.14 CMP1P.6 PB3.7 Standard I/O 40 J9 VIO LCD0.20 INT1.15 CMP1N.6 PB3.8 Standard I/O 39 K10 VIO LCD0.19 CMP0P.7 PB3.9 Standard I/O 38 K9 VIO LCD0.18 CMP0N.7 PB3.10 Standard I/O 37 J8 VIO LCD0.17 CMP1P.7 PB3.11 Standard I/O 36 K8 VIO LCD0.16 CMP1N.7 PB3.12 Standard I/O 35 J7 VIO LCD0.15 ADC0.18 PB3.13 Standard I/O 34 K7 VIO LCD0.14 ADC0.19 PB3.14 Standard I/O 33 J6 VIO COM0.3 PB3.15 Standard I/O 32 K6 VIO COM0.2 PB4.0 Standard I/O 29 H6 VIO COM0.1 PB4.1 Standard I/O 28 K5 VIO COM0.0 PB4.2 Standard I/O 27 J5 VIO LCD0.13 PB4.3 Standard I/O 26 K4 VIO LCD0.12 PB4.4 Standard I/O 25 J4 VIO LCD0.11 PB4.5 Standard I/O 24 H4 VIO LCD0.10 PB4.6 Standard I/O 23 K3 VIO LCD0.9 改訂 1.0 Analog Functions Port Match 44 Digital Functions Crossbar Capability Standard I/O External Trigger Inputs / Pin Numbers (TFBGA-80) PB3.3 Output Toggle Logic Type I/O Voltage Domain Pin Name Pin Numbers (TQFP-80) Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued) PMU_Asleep 61 SiM3L1xx VIO LCD0.8 PB4.8 Standard I/O 21 K2 VIO LCD0.7 PB4.9 Standard I/O 20 J2 VIO LCD0.6 PB4.10 Standard I/O 19 K1 VIO LCD0.5 PB4.11/ ETM3 Standard I/O / ETM 18 H2 VIO LCD0.4 PB4.12/ ETM2 Standard I/O / ETM 17 J1 VIO LCD0.3 PB4.13/ ETM1 Standard I/O / ETM 16 H1 VIO LCD0.2 PB4.14/ ETM0 Standard I/O / ETM 15 G2 VIO LCD0.1 PB4.15/ TRACECL K Standard I/O / ETM 14 F3 VIO LCD0.0 62 改訂 1.0 Analog Functions J3 Digital Functions LCD Interface 22 External Trigger Inputs / Port Match Standard I/O Output Toggle Logic Pin Numbers (TFBGA-80) PB4.7 Crossbar Capability Type I/O Voltage Domain Pin Name Pin Numbers (TQFP-80) Table 6.1. Pin Definitions and Alternate Functions for SiM3L1x7 (Continued) SiM3L1xx 49 50 51 52 53 54 55 56 57 58 59 60 61 62 1 48 2 47 3 46 4 45 5 44 6 43 7 42 8 41 64 Pin TQFP 9 40 PB2.0 VSS PB2.4 PB2.5 PB2.6 PB2.7 PB3.0 PB3.1 PB3.2 PB3.3 32 31 30 29 28 33 27 34 16 26 15 25 35 24 14 23 36 22 13 21 37 20 38 12 19 11 18 39 17 10 PB1.5 PB1.6 PB1.7 PB1.8 PB1.9 PB1.10 PB4.7 PB4.6 PB4.5 PB4.4 PB4.3 PB4.2 PB4.1 PB4.0 PB3.11 PB3.10 PB3.9 PB3.8 PB3.7 PB3.6 PB3.5 PB3.4 PB0.2 PB0.1 PB0.0 SWDIO SWCLK VIO VIORF / VDRV VBAT / VBATDC IND VSS / VSSDC VDC PB4.12 / TRACECLK PB4.11 / ETM0 PB4.10 / ETM1 PB4.9 / ETM2 PB4.8 / ETM3 63 64 PB0.3 PB0.4 PB0.5 PB0.6 PB0.7 PB0.8 PB0.9 / SWV RESET RTC1 RTC2 VLCD PB1.0 PB1.1 PB1.2 PB1.3 PB1.4 6.2. SiM3L1x6 ピンの定義 Figure 6.3. SiM3L1x6-GQ Pinout 改訂 1.0 63 PB0.3 PB0.4 PB0.5 PB0.6 PB0.7 PB0.8 PB0.9 / SWV RESET RTC1 RTC2 VLCD PB1.0 PB1.1 PB1.2 PB1.3 PB1.4 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 SiM3L1xx PB0.2 1 48 PB1.5 PB0.1 2 47 PB1.6 PB0.0 3 46 PB1.7 SWDIO 4 45 PB1.8 SWCLK 5 44 PB1.9 VIO 6 43 PB1.10 VIORF / VDRV 7 42 PB2.0 VBAT / VBATDC 8 64 pin QFN 41 VSS IND 9 (TopView) 40 PB2.4 VSS / VSSDC 10 39 PB2.5 VDC 11 38 PB2.6 PB4.12 / TRACECLK 12 37 PB2.7 PB4.11 / ETM0 13 36 PB3.0 PB4.10 / ETM1 14 35 PB3.1 PB4.9 / ETM2 15 34 PB3.2 PB4.8 / ETM3 16 33 PB3.3 25 26 27 28 29 30 31 32 PB3.10 PB3.9 PB3.8 PB3.7 PB3.6 PB3.5 PB3.4 22 PB4.2 PB3.11 21 PB4.3 24 20 PB4.4 PB4.0 19 PB4.5 23 18 PB4.6 PB4.1 17 PB4.7 VSS Figure 6.4. SiM3L1x6-GM Pinout 64 改訂 1.0 SiM3L1xx VSSDC Analog Functions Digital Functions External Trigger Inputs / Output Toggle Logic 10 41 Ground (DC-DC) 10 VIO Power (I/O) 6 VIORF / VDRV Power (RF I/O) 7 VBAT / VBATDC 8 VDC 11 VLCD Power (LCD Charge Pump) 54 IND DC-DC Inductor 9 RESET LCD Interface Ground Port Match VSS Crossbar Capability Type I/O Voltage Domain Pin Name Pin Numbers Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 Active-low Reset 57 SWCLK Serial Wire 5 SWDIO Serial Wire 4 RTC1 RTC Oscillator Input 56 RTC2 RTC Oscillator Output 55 PB0.0 Standard I/O 3 VIO XBR 0 INT0.0 WAKE.0 ADC0.20 VREF CMP0P.0 PB0.1 Standard I/O 2 VIO XBR 0 INT0.1 WAKE.2 ADC0.22 CMP0N.0 CMP1P.0 XTAL2 改訂 1.0 65 SiM3L1xx Analog Functions Digital Functions External Trigger Inputs / Output Toggle Logic LCD Interface Crossbar Capability Type PB0.2 Standard I/O 1 VIO XBR 0 INT0.2 WAKE.3 ADC0.23 CMP1N.0 XTAL1 PB0.3 Standard I/O 64 VIO XBR 0 INT0.3 WAKE.4 ADC0.0 CMP0P.1 IDAC0 PB0.4 Standard I/O 63 VIO XBR 0 INT0.4 WAKE.5 ACCTR0_STOP0 ACCTR0_IN0 PB0.5 Standard I/O 62 VIO XBR 0 INT0.5 WAKE.6 ACCTR0_STOP1 ACCTR0_IN1 PB0.6 Standard I/O 61 VIO XBR 0 INT0.6 WAKE.7 ACCTR0_LCIN0 PB0.7 Standard I/O 60 VIO XBR 0 LPT0T0 LPT0OUT0 INT0.7 WAKE.8 ACCTR0_LCIN1 PB0.8 Standard I/O 59 VIO XBR 0 LPT0T1 INT0.8 WAKE.9 ACCTR0_LCPUL0 ADC0.1 CMP0N.1 PB0.9/SWV Standard I/O /Serial Wire Viewer 58 VIO XBR 0 LPT0T2 INT0.9 WAKE.10 LPT0OUT1 ACCTR0_LCPUL1 ADC0.2 CMP1P.1 PB1.0 Standard I/O 53 VIO XBR 0 LPT0T4 INT0.12 ACCTR0_LCBIAS0 CMP0P.2 66 Port Match Pin Name Pin Numbers I/O Voltage Domain Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued) LCD0.31 改訂 1.0 SiM3L1xx Analog Functions Digital Functions External Trigger Inputs / LCD Interface Output Toggle Logic Type Port Match Crossbar Capability Pin Name Pin Numbers I/O Voltage Domain Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued) PB1.1 Standard I/O 52 VIO XBR 0 LCD0.30 LPT0T5 INT0.13 ACCTR0_LCBIAS1 CMP0N.2 PB1.2 Standard I/O 51 VIO XBR 0 LCD0.29 LPT0T6 INT0.14 UART0_TX CMP1P.2 PB1.3 Standard I/O 50 VIO XBR 0 LCD0.28 LPT0T7 INT0.15 UART0_RX CMP1N.2 PB1.4 Standard I/O 49 VIO XBR 0 LCD0.27 ACCTR0_DBG0 ADC0.3 PB1.5 Standard I/O 48 VIO XBR 0 LCD0.26 ACCTR0_DBG1 ADC0.4 PB1.6 Standard I/O 47 VIO XBR 0 LCD0.25 RTC0TCLK_OUT ADC0.5 PB1.7 Standard I/O 46 VIO XBR 0 LCD0.24 CMP0P.3 PB1.8 Standard I/O 45 VIO XBR 0 LCD0.23 CMP0N.3 PB1.9 Standard I/O 44 VIO XBR 0 LCD0.22 CMP1P.3 PB1.10 Standard I/O 43 VIO XBR 0 LCD0.21 CMP1N.3 PB2.0 Standard I/O 42 VIOR F XBR 0 LPT0T8 INT1.0 WAKE.12 SPI1_CTS ADC0.6 CMP0P.4 PB2.4 Standard I/O 40 VIOR F XBR 0 LPT0T12 INT1.4 SPI1_SCLK ADC0.7 CMP0P.5 改訂 1.0 67 SiM3L1xx Standard I/O 39 VIOR F XBR 0 LPT0T13 INT1.5 SPI1_MISO ADC0.8 CMP0N.5 PB2.6 Standard I/O 38 VIOR F XBR 0 LPT0T14 INT1.6 SPI1_MOSI ADC0.9 CMP1P.5 PB2.7 Standard I/O 37 VIOR F XBR 0 INT1.7 SPI1_NSS ADC0.10 CMP1N.5 PB3.0 Standard I/O 36 VIO XBR 0 LCD0.20 INT1.8 ADC0.11 PB3.1 Standard I/O 35 VIO XBR 0 LCD0.19 INT1.9 ADC0.12 PB3.2 Standard I/O 34 VIO XBR 0 LCD0.18 INT1.10 CMP0P.6 PB3.3 Standard I/O 33 VIO XBR 0 LCD0.17 INT1.11 CMP0N.6 PB3.4 Standard I/O 32 VIO XBR 0 LCD0.16 INT1.12 CMP0P.7 PB3.5 Standard I/O 31 VIO XBR 0 LCD0.15 INT1.13 CMP0N.7 PB3.6 Standard I/O 30 VIO XBR 0 LCD0.14 INT1.14 CMP1P.7 PB3.7 Standard I/O 29 VIO XBR 0 LCD0.13 INT1.15 CMP1N.7 PB3.8 Standard I/O 28 VIO LCD0.12 ADC0.13 PB3.9 Standard I/O 27 VIO LCD0.11 ADC0.14 PB3.10 Standard I/O 26 VIO COM0.3 PB3.11 Standard I/O 25 VIO COM0.2 68 改訂 1.0 Digital Functions Analog Functions Crossbar Capability External Trigger Inputs / I/O Voltage Domain PB2.5 LCD Interface Type Port Match Pin Name Pin Numbers Output Toggle Logic Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued) SiM3L1xx VIO COM0.1 PB4.1 Standard I/O 23 VIO COM0.0 PB4.2 Standard I/O 22 VIO LCD0.10 PB4.3 Standard I/O 21 VIO LCD0.9 PB4.4 Standard I/O 20 VIO LCD0.8 PB4.5 Standard I/O 19 VIO LCD0.7 PB4.6 Standard I/O 18 VIO LCD0.6 PB4.7 Standard I/O 17 VIO LCD0.5 PB4.8/ETM3 Standard I/O / ETM 16 VIO LCD0.4 PB4.9/ETM2 Standard I/O / ETM 15 VIO LCD0.3 PB4.10/ ETM1 Standard I/O / ETM 14 VIO LCD0.2 PB4.11/ ETM0 Standard I/O / ETM 13 VIO LCD0.1 PB4.12/ TRACECLK Standard I/O / ETM 12 VIO LCD0.0 改訂 1.0 Analog Functions 24 Digital Functions Standard I/O External Trigger Inputs / LCD Interface PB4.0 Output Toggle Logic Type Port Match Crossbar Capability Pin Name Pin Numbers I/O Voltage Domain Table 6.2. Pin Definitions and Alternate Functions for SiM3L1x6 (Continued) ADC0.19 PMU_Asleep 69 SiM3L1xx PB0.2 PB0.3 PB0.4 PB0.5 PB0.6 / SWV RESET RTC1 RTC2 PB0.7 PB0.8 40 39 38 37 36 35 34 33 32 31 6.3. SiM3L1x4 ピンの定義 PB0.1 1 30 PB0.9 PB0.0 2 29 PB2.0 SWDIO 3 28 PB2.1 SWCLK 4 27 PB2.2 VIO 5 26 PB2.3 VIORF / VDRV 6 25 VSS VBAT / VBATDC 7 24 PB2.4 IND 8 23 PB2.5 VSS / VSSDC 9 22 PB2.6 21 PB2.7 40 pin QFN (Top View) VSS 11 12 13 14 15 16 17 18 19 20 PB3.8 PB3.7 PB3.6 PB3.5 PB3.4 PB3.3 PB3.2 PB3.1 PB3.0 10 PB3.9 VDC Figure 6.5. SiM3L1x4-GM Pinout 70 改訂 1.0 SiM3L1xx Output Toggle Logic 33 PB0.0 Standard I/O 2 VIO XBR0 INT0.0 WAKE.0 ADC0.20 VREF CMP0P.0 PB0.1 Standard I/O 1 VIO XBR0 INT0.1 WAKE.2 ADC0.22 CMP0N.0 CMP1P.0 XTAL2 VSS Ground 9 25 VSSDC Ground (DC-DC) 9 VIO Power (I/O) 5 VIORF / VDRV Power (RF I/O) 6 VBAT / VBATDC 7 VDC 10 IND DC-DC Inductor 8 RESET Active-low Reset 35 SWCLK Serial Wire 4 SWDIO Serial Wire 3 RTC1 Digital Functions Type Analog Functions Port Match RTC Oscillator Output Pin Name I/O Voltage Domain RTC2 Pin Numbers Crossbar Capability External Trigger Inputs / Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4 RTC Oscillator Input 34 改訂 1.0 71 SiM3L1xx Crossbar Capability Port Match Output Toggle Logic PB0.2 Standard I/O 40 VIO XBR0 INT0.2 WAKE.3 ADC0.23 CMP0N.1 CMP1N.0 XTAL1 PB0.3 Standard I/O 39 VIO XBR0 INT0.3 WAKE.4 ADC0.0 CMP0P.1 IDAC0 PB0.4 Standard I/O 38 VIO XBR0 INT0.4 WAKE.5 ACCTR0_IN0 PB0.5 Standard I/O 37 VIO XBR0 INT0.5 WAKE.6 ACCTR0_IN1 PB0.6/SWV Standard I/O /Serial Wire Viewer 36 VIO XBR0 LPT0T0 LPT0OUT0 INT0.6 WAKE.8 PB0.7 Standard I/O 32 VIO XBR0 LPT0T6 INT0.7 UART0_TX CMP1P.2 PB0.8 Standard I/O 31 VIO XBR0 LPT0T7 INT0.8 UART0_RX CMP1N.2 PB0.9 Standard I/O 30 VIO XBR0 LPT0T1 INT0.9 RTC0TCLK_OUT ADC0.1 PB2.0 Standard I/O 29 VIORF XBR0 LPT0T8 INT1.0 WAKE.12 SPI1_CTS ADC0.2 CMP0P.4 72 改訂 1.0 Digital Functions Analog Functions Type I/O Voltage Domain Pin Name Pin Numbers External Trigger Inputs / Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4 (Continued) SiM3L1xx Analog Functions Digital Functions External Trigger Inputs / Output Toggle Logic Port Match Crossbar Capability I/O Voltage Domain Pin Numbers Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4 (Continued) Pin Name Type PB2.1 Standard I/O 28 VIORF XBR0 LPT0T9 INT1.1 WAKE.13 VIORFCLK ADC0.3 CMP0N.4 PB2.2 Standard I/O 27 VIORF XBR0 LPT0T10 INT1.2 WAKE.14 ADC0.4 CMP1P.4 PB2.3 Standard I/O 26 VIORF XBR0 LPT0T11 INT1.3 WAKE.15 ADC0.5 CMP1N.4 PB2.4 Standard I/O 24 VIORF XBR0 LPT0T12 INT1.4 SPI1_SCLK ADC0.6 CMP0P.5 PB2.5 Standard I/O 23 VIORF XBR0 LPT0T13 INT1.5 SPI1_MISO ADC0.7 CMP0N.5 PB2.6 Standard I/O 22 VIORF XBR0 LPT0T14 INT1.6 SPI1_MOSI ADC0.8 CMP1P.5 PB2.7 Standard I/O 21 VIORF XBR0 INT1.7 SPI1_NSS ADC0.9 CMP1N.5 PB3.0 Standard I/O 20 VIO XBR0 INT1.8 CMP0N.7 PB3.1 Standard I/O 19 VIO XBR0 INT1.9 CMP1P.7 PB3.2 Standard I/O 18 VIO XBR0 INT1.10 CMP1N.7 PB3.3 Standard I/O 17 VIO XBR0 INT1.11 ADC0.10 PB3.4 Standard I/O 16 VIO XBR0 INT1.12 ADC0.11 PB3.5 Standard I/O 15 VIO XBR0 INT1.13 ADC0.12 改訂 1.0 73 SiM3L1xx 74 Port Match PB3.6 Standard I/O 14 VIO XBR0 INT1.14 ADC0.13 PB3.7 Standard I/O 13 VIO XBR0 INT1.15 ADC0.14 PB3.8 Standard I/O 12 VIO ADC0.15 PB3.9 Standard I/O 11 VIO ADC0.16 改訂 1.0 Digital Functions Analog Functions Crossbar Capability External Trigger Inputs / Type I/O Voltage Domain Pin Name Pin Numbers Output Toggle Logic Table 6.3. Pin Definitions and Alternate Functions for SiM3L1x4 (Continued) SiM3L1xx 6.4. TQFP-80 パッケージの仕様 Figure 6.6. TQFP-80 Package Drawing 改訂 1.0 75 SiM3L1xx Table 6.4. TQFP-80 Package Dimensions Dimension Min Nominal Max A — — 1.20 A1 0.05 — 0.15 A2 0.95 1.00 1.05 b 0.17 0.20 0.27 c 0.09 — 0.20 D 14.00 BSC D1 12.00 BSC e 0.50 BSC E 14.00 BSC E1 12.00 BSC L 0.45 0.60 L1 0.75 1.00 Ref 0° 3.5° aaa 0.20 bbb 0.20 ccc 0.08 ddd 0.08 eee 0.05 7° Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. Dimensioning and Tolerancing per ANSI Y14.5M-1994. 3. This package outline conforms to JEDEC MS-026, variant ADD. 4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small Body Components. 76 改訂 1.0 SiM3L1xx Figure 6.7. TQFP-80 Landing Diagram Table 6.5. TQFP-80 Landing Diagram Dimensions Dimension Min Max C1 13.30 13.40 C2 13.30 13.40 E 0.50 BSC X 0.20 0.30 Y 1.40 1.50 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. This land pattern design is based on the IPC-7351 guidelines. 改訂 1.0 77 SiM3L1xx 6.4.1. TQFP-80 はんだマスクの設計 メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・パッドの隙間は、パッドの 全周囲に 60µm 以上必要です。 6.4.2. TQFP-80 ステンシルの設計 1. 台形壁へのステンレス鋼、 レーザーカット、 電解研磨のステンシルは、 はんだペーストの版離れ性を 良くするために使用します。 2. ステンシルの厚さは 0.125mm（5 ミル）です。 3. ステンシル開口部とランド・パッドのサイズの比率は、全パッドで 1:1 としてください。 6.4.3. TQFP-80 カード・アセンブリ 1. 無洗浄のタイプ 3 はんだペーストが推奨されます。 2. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC J-STD-020 規格に 従っています。 78 改訂 1.0 SiM3L1xx 6.5. TFBGA-80 パッケージの仕様 D A2 A c E A1 D1 e Øb E1 Figure 6.8. TFBGA-80 Package Drawing 改訂 1.0 79 SiM3L1xx Table 6.6. TFBGA-80 Package Dimensions Dimension Min Nominal Max A — — 1.20 A1 0.16 0.21 0.26 A2 0.84 0.89 0.94 b 0.25 0.30 0.35 c 0.32 0.36 0.40 D 5.40 5.50 5.60 E 5.40 5.50 5.60 E1 — 4.50 — D1 — 4.50 — e — 0.50 — aaa 0.15 bbb 0.10 ddd 0.08 eee 0.15 fff 0.05 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. Dimensioning and Tolerancing per ANSI Y14.5M-1994. 3. Recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small Body Components. 80 改訂 1.0 SiM3L1xx e1 C1 X C2 Figure 6.9. TFBGA-80 Landing Diagram Table 6.7. TFBGA-80 Landing Diagram Dimensions Dimension Min Nom Max X 0.25 0.30 0.35 C1 4.50 C2 4.50 E1 0.50 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. Dimensioning and Tolerancing is per the ANSI Y14.5M-1994 specification. 3. This land pattern design is based on the IPC-7351 guidelines. 改訂 1.0 81 SiM3L1xx 6.5.1. TFBGA-80 はんだマスクの設計 メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・パッドの隙間は、パッドの 全周囲に 60µm 以上必要です。 6.5.2. TFBGA-80 ステンシルの設計 1. 台形壁へのステンレス鋼、 レーザーカット、 電解研磨のステンシルは、 はんだペーストの版離れ性を 良くするために使用します。 2. ステンシルの厚さは 0.125mm（5 ミル）です。 3. ステンシルの開口とランド・パッドのサイズの比は 1:1 とします。 6.5.3. TFBGA-80 カード・アセンブリ 1. 無洗浄のタイプ 3 はんだペーストが推奨されます。 2. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC J-STD-020 規格に 従っています。 82 改訂 1.0 SiM3L1xx 6.6. QFN-64 パッケージの仕様 Figure 6.10. QFN-64 Package Drawing Table 6.8. QFN-64 Package Dimensions Dimension Min Nominal Max A 0.80 0.85 0.90 A1 0.00 0.02 0.05 b 0.18 0.25 0.30 D D2 9.00 BSC 3.95 4.10 e 0.50 BSC E 9.00 BSC 4.25 E2 3.95 4.10 4.25 L 0.30 0.40 0.50 aaa 0.10 bbb 0.10 ccc 0.08 ddd 0.10 eee 0.05 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. Dimensioning and Tolerancing per ANSI Y14.5M-1994. 3. This package outline conforms to JEDEC MO-220. 4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small Body Components. 改訂 1.0 83 SiM3L1xx Figure 6.11. QFN-64 Landing Diagram Table 6.9. QFN-64 Landing Diagram Dimensions Dimension mm C1 8.90 C2 8.90 E 0.50 X1 0.30 Y1 0.85 X2 4.25 Y2 4.25 Notes: 1. All dimensions shown are in millimeters (mm). 2. This Land Pattern Design is based on the IPC-7351 guidelines. 3. All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm. 84 改訂 1.0 SiM3L1xx 6.6.1. QFN-64 はんだマスクの設計 メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・パッドの隙間は、パッドの 全周囲に 60µm 以上必要です。 6.6.2. QFN-64 ステンシルの設計 1. 台形壁へのステンレス鋼、 レーザーカット、 電解研磨のステンシルは、 はんだペーストの版離れ性を 良くするために使用します。 2. ステンシルの厚さは 0.125mm（5 ミル）です。 3. ステンシル開口部とランド・パッドのサイズの比率は、全パッドで 1:1 としてください。 4. 1.5 mm ピッチの 1.0 mm x 1.0 mm 開口部の 3x3 配列は、 センター ・ グラウンド ・ パッドに使用する 必要があります。 6.6.3. QFN-64 カード・アセンブリ 1. 無洗浄のタイプ 3 はんだペーストが推奨されます。 2. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC J-STD-020 規格に 従っています。 改訂 1.0 85 SiM3L1xx 6.7. TQFP-64 パッケージの仕様 Figure 6.12. TQFP-64 Package Drawing 86 改訂 1.0 SiM3L1xx Table 6.10. TQFP-64 Package Dimensions Dimension Min Nominal Max A — — 1.20 A1 0.05 — 0.15 A2 0.95 1.00 1.05 b 0.17 0.22 0.27 c 0.09 — 0.20 D 12.00 BSC D1 10.00 BSC e 0.50 BSC E 12.00 BSC E1 10.00 BSC L 0.45 0.60 0.75 0° 3.5° 7° aaa — — 0.20 bbb — — 0.20 ccc — — 0.08 ddd — — 0.08 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. Dimensioning and Tolerancing per ANSI Y14.5M-1994. 3. This package outline conforms to JEDEC MS-026, variant ACD. 4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small Body Components. 改訂 1.0 87 SiM3L1xx Figure 6.13. TQFP-64 Landing Diagram Table 6.11. TQFP-64 Landing Diagram Dimensions Dimension Min Max C1 11.30 11.40 C2 11.30 11.40 E 0.50 BSC X 0.20 0.30 Y 1.40 1.50 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. This land pattern design is based on the IPC-7351 guidelines. 88 改訂 1.0 SiM3L1xx 6.7.1. TQFP-64 はんだマスクの設計 メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・パッドの隙間は、パッドの 全周囲に 60µm 以上必要です。 6.7.2. TQFP-64 ステンシルの設計 1. 台形壁へのステンレス鋼、 レーザーカット、 電解研磨のステンシルは、 はんだペーストの版離れ性を 良くするために使用します。 2. ステンシルの厚さは 0.125 mm（5 ミル）です。 3. ステンシル開口部とランド・パッドのサイズの比率は、全パッドで 1:1 としてください。 6.7.3. TQFP-64 カード・アセンブリ 1. 無洗浄のタイプ 3 はんだペーストが推奨されます。 2. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC J-STD-020 規格に 従っています。 改訂 1.0 89 SiM3L1xx 6.8. QFN-40 パッケージの仕様 Figure 6.14. QFN-40 Package Drawing Table 6.12. QFN-40 Package Dimensions Dimension Min Nominal Max A 0.80 0.85 0.90 A1 0.00 0.02 0.05 b 0.18 0.25 0.30 D D2 6.00 BSC 4.35 4.50 e 0.50 BSC E 6.00 BSC 4.65 E2 4.35 4.5 4.65 L 0.30 0.40 0.50 aaa 0.10 bbb 0.10 ccc 0.08 ddd 0.10 eee 0.05 Notes: 1. All dimensions shown are in millimeters (mm) unless otherwise noted. 2. Dimensioning and Tolerancing per ANSI Y14.5M-1994. 3. This package outline conforms to JEDEC MO-220. 4. Recommended card reflow profile is per the JEDEC/IPC J-STD-020 specification for Small Body Components. 90 改訂 1.0 SiM3L1xx Figure 6.15. QFN-40 Landing Diagram Table 6.13. QFN-40 Landing Diagram Dimensions Dimension mm C1 5.90 C2 5.90 E 0.50 X1 0.30 Y1 0.85 X2 4.65 Y2 4.65 Notes: 1. All dimensions shown are in millimeters (mm). 2. This Land Pattern Design is based on the IPC-7351 guidelines. 3. All dimensions shown are at Maximum Material Condition (MMC). Least Material Condition (LMC) is calculated based on a Fabrication Allowance of 0.05 mm. 改訂 1.0 91 SiM3L1xx 6.8.1. QFN-40 はんだマスクの設計 メタル・パッドはすべて非はんだマスク定義 (NSMD) です。はんだマスクとメタル・パッドの隙間は、パッドの 全周囲に 60µm 以上必要です。 6.8.2. QFN-40 ステンシルの設計 1. 台形壁へのステンレス鋼、 レーザーカット、 電解研磨のステンシルは、 はんだペーストの版離れ性を 良くするために使用します。 2. ステンシルの厚さは 0.125 mm（5 ミル）です。 3. ステンシル開口部とランド・パッドのサイズの比率は、全パッドで 1:1 としてください。 4. 1.6 mm ピッチの 1.1 mm x 1.1 mm 開口部の 3x3 配列は、 センター ・ グラウンド ・ パッドに使用する 必要があります。 6.8.3. QFN-40 カード・アセンブリ 1. 無洗浄のタイプ 3 はんだペーストが推奨されます。 2. 推奨カード・リフロー・プロファイルは、小型ボディ・コンポーネントの JEDEC/IPC J-STD-020 規格に 従っています。 92 改訂 1.0 SiM3L1xx 7. リビジョン特有の動作 この章では、リリースされたデバイスのリビジョン間の相違点について説明します。 7.1. リビジョンの識別 デバイス・パッケージ上面のロット ID コードは、復号デバイスのリビジョン情報を示します。図 7.1、7.2、およ び 7.3 では、デバイス・パッケージ上面のロット ID コードを確認する方法が示されています。 また、ファームウェアは、DEVICEID レジスタを確認することにより、デバイスのリビジョンを判断できます。 SiM3L167 C-GQ 1221CCS701 e3 TW These characters identify the device revision Figure 7.1. SiM3L1x7-GQ Revision Information TQFP-64 QFN-64 SiM3L166 C-GQ 1221CCS701 e3 TW SiM3L166 C-GM 1221CCS701 e3 TW These characters identify the device revision Figure 7.2. SiM3L1x6-GM and SiM3L1x6-GQ Revision Information 改訂 1.0 93 SiM3L1xx QFN-40 TFBGA-80 SiM3L 164 CCS701 1221 SiM3L 167 CCS701 1221 This character identifies the device revision Figure 7.3. SiM3L1x7-GL and SiM3L1x4-GM Revision Information 94 改訂 1.0 SiM3L1xx 文書変更リスト 改訂 0.5 から改訂 1.0 最新の特性デ ー タ と 生産 テ ス ト 限界で電気仕様表 を 更新。 欠落していた信号 ACCTR0_LCPUL1 を 65 ページの表 6.2 「Pin Definitions and Alternate Functions for SiM3L1x6」に追加 。 71 ページの表 6.3 「Pin Definitions and Alternate Functions for SiM3L1x4」から ACCTR0_LCIN1 と ACCTR0_STOP0/1 信号を削除。 79 ページの図 6.8 「TFBGA-80 Package Drawing」 を 更新。 改訂 1.0 95 SiM3L1xx お問い合わせ Silicon Laboratories Inc. 400 West Cesar Chavez Austin, TX 78701 Silicon Labs Technical Support Web ページ（ https://www.silabs.com/support/pages/contacttechnicalsupport.aspx） にアクセスしてご登録の上、技術サポート・リクエストを送信してください。 特許権表示 Silicon Labs では研究開発に投資し、革新的で低消費電力の小規模のアナログ集中型ミックスシグナル・ソリューションによって当社のお客 様の市場での差別化をサポートします。Silicon Labs の広範囲に及ぶ特許ポートフォリオは、当社独特のアプローチと世界クラスのエンジニ ア・チームを示すものです。 この文書の情報は、すべての点において発表時点で正確と考えられているものですが、予告なしに変更される可能性があります。Silicon Laboratories は、誤りや脱落について一切の責任を負わないものとします。また、この文書中に含まれている情報の使用によって生じる いかなる結果に対する責任も否認します。加えて、Silicon Laboratories は、未記載の特徴やパラメータの機能についても一切の責任を負 わないものとします。Silicon Laboratories は、さらなる予告なしに変更を行う権利を留保します。Silicon Laboratories は、特定の目的 に対する製品の適合性に関するいかなる保証、表明や保証も行いません。また、アプリケーションや製品あるいは回路の使用に起因する 一切の責任を負わず、法的責任を否認します。これには必然的または偶発的損害が含まれますが、それに限定されるものではありませ ん。Silicon Laboratories の製品は、生命をサポートまたは維持することを意図した用途、あるいは Silicon Laboratories の製品の故障が 人身の傷害または死亡を発生させ得る状況を起こす可能性のあるその他の用途においての使用のために設計されたものでなく、それを意 図してもおらず、それが認可されてもいません。買い手がそのような意図していない、または認可されていない用途のために Silicon Laboratories の製品を購入または使用する場合は、買い手はすべての賠償要求および損害に対して Silicon Laboratories に免責の保証を 与え、同社に損害を与えないものとします。 Silicon Laboratories および Silicon Labs は、Silicon Laboratories Inc. の商標です。 この文書中に示されている他の製品やブランド名は、それぞれの所有者の商標または登録商標です。 96 改訂 1.0 SiM3L1xx 改訂 1.0 97