8通道DAS，内置18位、 双极性、同步采样ADC AD7608 产品特性 应用 8路同步采样输入 真双极性模拟输入范围：±10 V、±5 V 5 V单模拟电源，VDRIVE：2.3 V至5.25 V 完全集成的数据采集解决方案 模拟输入箝位保护 具有1 MΩ模拟输入阻抗的输入缓冲器 二阶抗混叠模拟滤波器 片内精密基准电压及缓冲 18位、200 kSPS ADC(所有通道) 通过数字滤波器提供过采样功能 灵活的并行/串行接口 SPI/QSPI™/MICROWIRE™/DSP兼容 14位至18位的引脚兼容解决方案 性能 模拟输入通道提供7 kV ESD额定值 98 dB SNR，−107 dB THD 低功耗：100 mW 待机模式：25 mW 64引脚LQFP封装 电力线监控和保护系统 多相电机控制 仪表和控制系统 多轴定位系统 数据采集系统(DAS) 配套产品 外部基准电压源：ADR421、ADR431 数字隔离器：ADuM1402、 ADuM5000、ADuM5402 电压调节器设计工具：ADIsimPower、 电源监控器参数搜索 AD7608产品页面上的完整配套产品列表 表1. 高分辨率、双极性输入、同步采样DAS解决方案 分辨率 18 位 16 位 单端输入 AD76081 AD7606 AD7606-6 AD7606-4 AD7607 14 位 真差分输入 AD7609 同步采样通道数 8 8 6 4 8 功能框图 AVCC CLAMP CLAMP V2 CLAMP V2GND CLAMP V3 CLAMP V3GND CLAMP V4 CLAMP V4GND CLAMP V5 CLAMP V5GND V6 V6GND CLAMP CLAMP CLAMP V7 CLAMP V7GND CLAMP V8 CLAMP V8GND CLAMP RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB 1MΩ RFB SECOND ORDER LPF REGCAP REGCAP 2.5V LDO 2.5V LDO T/H REFCAPB REFCAPA REFIN/REFOUT SECOND ORDER LPF T/H 2.5V REF SECOND ORDER LPF T/H REF SELECT AGND OS 2 OS 1 OS 0 SECOND ORDER LPF T/H SERIAL 8:1 MUX SECOND ORDER LPF T/H 18-BIT SAR DIGITAL FILTER PARALLEL/ SERIAL INTERFACE DOUTA DOUTB RD/SCLK CS PAR/SER SEL VDRIVE SECOND ORDER LPF T/H PARALLEL DB[15:0] AD7608 SECOND ORDER LPF SECOND ORDER LPF T/H CLK OSC CONTROL INPUTS T/H AGND CONVST A CONVST B RESET RANGE BUSY FRSTDATA 08938-001 V1 V1GND 1MΩ AVCC 图1 1 专利正在申请中。 Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2011-2012 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD7068 目录 特性.................................................................................................... 1 应用.................................................................................................... 1 配套产品 ........................................................................................... 1 功能框图 ........................................................................................... 1 修订历史 ........................................................................................... 2 概述.................................................................................................... 3 规格.................................................................................................... 4 时序规格 ...................................................................................... 6 绝对最大额定值 ............................................................................ 10 热阻 ............................................................................................. 10 ESD警告 ..................................................................................... 10 引脚配置和功能描述 ................................................................... 11 典型工作特性 ................................................................................ 14 术语 .................................................................................................. 18 工作原理 ......................................................................................... 19 转换器详解 ................................................................................ 19 模拟输入 .................................................................................... 19 ADC传递函数 ........................................................................... 20 内部/外部基准电压 ................................................................. 21 典型连接图 ................................................................................ 22 省电模式 .................................................................................... 22 转换控制 .................................................................................... 23 数字接口 ......................................................................................... 24 并行接口(PAR/SER SEL = 0) .................................................. 24 串行接口(PAR/SER SEL = 1) .................................................. 25 转换期间读取 ............................................................................ 25 数字滤波器 ................................................................................ 26 布局指南 .................................................................................... 30 外形尺寸 ......................................................................................... 32 订购指南 .................................................................................... 32 修订历史 2012年1月—修订版0至修订版A 更改模拟输入范围部分 ............................................................... 19 2011年4月—修订版0：初始版 Rev. A | Page 2 of 32 AD7608 概述 AD7608是一款18位、8通道同步采样模数数据采集系统 速率采样。输入箝位保护电路可以耐受最高达±16.5 V (DAS)，该器件内置模拟输入箝位保护、二阶抗混叠滤波 的 电 压 。 无 论以何种采样频率工作，AD7608的模拟输 器、跟踪保持放大器、18位电荷再分配逐次逼近型模数转 入阻抗均为1 MΩ。它采用单电源工作方式，具有片内 换器(ADC)、灵活的数字滤波器、2.5 V基准电压源、基准 滤波和高输入阻抗，因此无需驱动运算放大器和外部 电压缓冲以及高速串行和并行接口。 双极性电源。AD7608抗混叠滤波器的3 dB截止频率为 AD7608采用5 V单电源供电，可以处理±10 V和±5 V真双极 性输入信号，同时所有通道均能以高达200 kSPS的吞吐 22 kHz；当采样速率为200 kSPS时，它具有40 dB抗混叠抑 制特性。灵活的数字滤波器采用引脚驱动，可以改善信噪 比(SNR)，并降低3 dB带宽。 Rev. A | Page 3 of 32 AD7068 技术规格 除非另有说明，VREF = 2.5 V外部/内部基准电压，AVCC = 4.75 V至5.25 V，VDRIVE = 2.3 V至5.25 V，fSAMPLE = 200 kSPS，TA = TMIN 至TMAX。1 表2. 参数 动态性能 信噪比(SNR)2, 3 2 信纳比(SINAD) - 动态范围 总谐波失真(THD)2 峰值谐波或杂散噪声(SFDR)2 交调失真(IMD)2 二阶项 三阶项 通道间隔离 - -2 模拟输入滤波器 全功率带宽 群延迟时间 直流精度 分辨率 微分非线性2 积分非线性2 总不可调整误差(TUE) 正满量程误差2, 5 正满量程误差漂移 正满量程误差匹配2 双极性零代码误差2, 6 双极性零代码误差漂移 双极性零代码误差匹配2 负满量程误差2, 5 负满量程误差漂移 负满量程误差匹配2 测试条件/注释 fIN = 1 kHz正弦波，除非另有说明 16倍过采样；±10 V范围；fIN= 130 Hz 16倍过采样；±5 V范围；fIN= 130 Hz 无过采样；±10 V范围 无过采样；±5 V范围 无过采样；±10 V范围 无过采样；±5 V范围 无过采样；±10 V范围 无过采样；±5 V范围 最小值 典型值 最大值 单位 98 95.5 89.5 88.5 88.5 88 99.5 97.5 90.9 90 90.5 89.5 91.5 90.5 −107 −108 dB dB dB dB dB dB dB dB dB dB −95 fa = 1 kHz，fb = 1.1 kHz 未选中通道的fIN高达160 kHz −110 −106 −95 dB dB dB −3 dB, ±10 V 范围 −3 dB, ±5 V 范围 −0.1 dB, ±10 V 范围 −0.1 dB, ±5 V 范围 ±10 V 范围 ±5 V 范围 23 15 10 5 11 15 kHz kHz kHz kHz µs µs 18 无失码 ±10 V范围 ±5 V ±10 V范围 外部基准电压源 内部基准电压源 外部基准电压源 内部基准电压源 ±10 V 范围 ±5 V 范围 ±10 V 范围 ± 5 V 范围 ±10 V 范围 ± 5 V 范围 ±10 V 范围 ±5 V 范围 外部基准电压源 内部基准电压源 外部基准电压源 内部基准电压源 ±10 V 范围 ±5 V 范围 Rev. A | Page 4 of 32 ±0.75 ±2.5 ±15 ±40 ±15 ±40 ±2 ±7 12 30 ±3.5 ±3.5 10 5 3 21 ±15 ±40 ±4 ±8 12 30 −0.99/+2.6 ±7.5 ±128 95 128 ±24 ±48 30 65 ±128 95 128 位 LSB 4 LSB LSB LSB LSB LSB ppm/°C ppm/°C LSB LSB LSB LSB µV/°C µV/°C LSB LSB LSB LSB ppm/°C ppm/°C LSB LSB AD7608 参数 模拟输入 输入电压范围 模拟输入电流 输入电容7 输入阻抗 基准电压输入/输出 基准输入电压范围 直流漏电流 输入电容7 基准输出电压 基准源温度系数 逻辑输入 输入高电压(VINH) 输入低电压(VINL) 输入电流(IIN) 输入电容(CIN)7 逻辑输出 输出高电压(VOH) 输出低电压(VOL) 浮空态漏电流 浮空态输出电容7 输出编码 转换速率 转换时间 采样保持器采集时间 吞吐速率 电源要求 AVCC VDRIVE ITOTAL 正常模式(静态) 正常模式(工作状态)8 待机模式 关断模式 功耗 正常模式(静态) 正常模式(工作状态)8 待机模式 待机模式 测试条件/注释 最小值 RANGE = 1 RANGE = 0 10 V; 见图 28 5 V; 见图 28 典型值 最大值 ±10 ±5 V V µA µA pF MΩ 2.525 ±1 V µA pF V 5.4 2.5 5 1 2.475 REF SELECT = 1 REFIN/REFOUT 2.5 7.5 2.49/ 2.505 ±10 ppm/°C 0.9 × VDRIVE 0.1 × VDRIVE ±2 V V µA pF 0.2 ±20 V V µA pF 5 ISOURCE = 100 µA ISINK = 100 µA VDRIVE − 0.2 ±1 5 单位 二进制补码 4 1 包括所有八个通道；见表3 200 µs µs kSPS 5.25 5.25 V V 16 20 5 2 22 27 8 11 mA mA mA µA 80 100 25 10 115.5 142 42 58 mW mW mW µW 每个通道，包括所有8个通道 4.75 2.3 数字输入 = 0 V或VDRIVE fSAMPLE = 200 kSPS fSAMPLE = 200 kSPS 1 B级温度范围为−40°C至+85°C。 参见术语部分。 3 此特性适用于转换期间或转换之后读取时。如果在并行模式下的转换期间读取且VDRIVE = 5 V，则SNR典型值降低1.5 dB，THD典型值降低3 dB。 4 LSB表示最低有效位。±5 V输入范围时，1 LSB = 38.14 μV。±10 V输入范围时，1 LSB = 76.29 μV。 5 这些特性包括全温度范围变化和内部基准电压缓冲的贡献，但不包括外部基准电压源的误差贡献。 6 双极性零代码误差相对于模拟输入电压而计算。 7 样片在初次发布期间均经过测试，以确保符合标准要求。 8 工作功耗/电流数值包括以过采样模式运行时的贡献。 2 Rev. A | Page 5 of 32 AD7068 时序规格 除非另有说明，AVCC = 4.75 V至5.25 V，VDRIVE = 2.3 V至5.25 V，VREF = 2.5V外部/内部基准电压，TA = TMIN至TMAX。1 表3. 参数 并行/串行/字节模式 tCYCLE TMIN、TMAX的限值 最小值 典型值 最大值 单位 5 µs 10.5 µs µs 4.15 9.1 18.8 39 78 158 315 100 µs µs µs µs µs µs µs µs 1/吞吐速率 并行模式，转换期间或之后读取；或者串行模式：VDRIVE =3.3 V至5.25 V， 利用DOUTA和DOUTB线路在转换期间读取 串行模式，转换期间读取；VDRIVE= 2.7 V 串行模式，转换之后读取；VDRIVE= 2.3 V，DOUTA和DOUTB线路 转换时间 过采样关闭 2倍过采样 4倍过采样 8倍过采样 16倍过采样 32倍过采样 64倍过采样 STBY上升沿到CONVST x上升沿；从待机模式上电的时间 - ms STBY上升沿到CONVST x上升沿；从待机模式上电的时间 ms STBY上升沿到CONVST x上升沿；从待机模式上电的时间 - 25 ns ns ns ns ns ns ns ms ns ns RESET高电平脉冲宽度 BUSY到OS x引脚设置时间 BUSY到OS x引脚保持时间 CONVST x高电平到BUSY高电平 最短CONVST x低电平脉冲 最短CONVST x高电平脉冲 BUSY下降沿到CS下降沿设置时间 CONVST A/CONVST B上升沿之间最大容许延迟时间 最后CS上升沿与BUSY下降沿之间的最长时间 RESET低电平到CONVST x高电平之间的最短延迟时间 0 0 ns ns 16 21 25 32 15 22 ns ns ns ns ns ns CS到RD设置时间 CS到RD保持时间 RD低电平脉冲宽度 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V RD高电平脉冲宽度 CS高电平脉冲宽度(见图5)；CS与RD相连 5 tCONV 3.45 7.87 16.05 33 66 133 257 tWAKE-UP STANDBY tWAKE-UP SHUTDOWN 内部基准电压源 13 50 20 20 40 25 25 0 0.5 25 01 9F F t8 t9 t10 t11 t12 4 30 外部基准电压源 tRESET tOS_SETUP tOS_HOLD t1 t2 t3 t4 t5 2 t6 t7 并行/字节读取操作 描述 Rev. A | Page 6 of 32 AD7608 参数 t13 TMIN、TMAX的限值 最小值 典型值 最大值 单位 16 20 25 30 ns ns ns ns 16 21 25 32 22 ns ns ns ns ns ns ns 23.5 17 14.5 11.5 MHz MHz MHz MHz 15 20 30 ns ns ns 17 23 27 34 ns ns ns ns ns ns 22 ns 15 20 25 30 15 20 25 30 ns ns ns ns ns ns ns ns ns 16 20 25 30 ns ns ns ns t143 t15 t16 t17 6 6 A 串行读取操作 fSCLK t18 t19 3 1F t20 t21 t22 t23 0.4 tSCLK 0.4 tSCLK 7 FRSTDATA操作 t24 t25 t26 描述 从CS直到DB[15:0]三态禁用的延迟时间 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V RD下降沿后的数据访问时间 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V RD下降沿后的数据保持时间 CS到DB[15:0]保持时间 从CS上升沿到DB[15:0]三态使能的延迟时间 串行读取时钟频率 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V 从CS直到DOUTA/DOUTB三态禁用的延迟时间/ 从CS直到MSB有效的延迟时间 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE = 2.3 V至2.7 V SCLK上升沿之后的数据访问时间 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V SCLK低电平脉冲宽度 SCLK高电平脉冲宽度 SCLK上升沿到DOUTA/DOUTB有效的保持时间 CS上升沿到DOUTA/DOUTB三态使能 A 从CS下降沿直到FRSTDATA三态禁用的延迟时间 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V 从CS下降沿直到FRSTDATA高电平的延迟时间，串行模式 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V 从RD下降沿到FRSTDATA高电平的延迟时间 VDRIVE高于4.75 V VDRIVE高于3.3 V VDRIVE高于2.7 V VDRIVE高于2.3 V Rev. A | Page 7 of 32 AD7068 TMIN、TMAX的限值 最小值 典型值 最大值 单位 参数 t27 描述 从RD下降沿到FRSTDATA低电平的延迟时间 VDRIVE = 3.3 V至5.25 V VDRIVE = 2.3 V至2.7 V 从第16个SCLK下降沿到FRSTDATA低电平的延迟时间 VDRIVE = 3.3 V至5.25 V VDRIVE = 2.3 V至2.7 V 从CS上升沿直到FRSTDATA三态使能的延迟时间 A 19 24 ns ns 17 22 24 ns ns ns t28 t29 1 样片在初次发布期间均经过测试，以确保符合标准要求。所有输入信号均指定tR = tF = 5 ns(10％到90％的VDD)并从1.6V电平起开始计时。 CONVST x信号之间的延迟用确保通道集之间的性能匹配小于40 LSB时的最大容许时间来衡量。 3 对于这些测量，数据输出引脚上使用了缓冲，它相当于输出引脚上有20 pF的负载。 2 时序图 t5 CONVST A/ CONVST B tCYCLE CONVST A/ CONVST B t2 t3 tCONV t1 BUSY t4 t7 tRESET 08938-002 CS RESET 图2. CONVST x时序—转换之后读取 t5 CONVST A/ CONVST B tCYCLE CONVST A/ CONVST B t2 t3 tCONV t1 BUSY t6 CS t7 08938-003 tRESET RESET 图3. CONVST x时序—转换期间读取 CS t8 DATA: DB[15:0] FRSTDATA t16 t13 t14 V1 [17:2] INVALID t24 t9 t11 t26 V1 [1:0] V2 [17:2] t17 t15 V2 [1:0] t27 图4. 并行模式，独立的CS和RD脉冲 Rev. A | Page 8 of 32 V8 [17:2] V8 [1:0] t29 08938-004 RD t10 AD7608 t12 CS, RD t16 t13 V1 [17:2] V1 [1:0] V2 [17:2] V2 [1:0] V7 [17:2] V7 [1:0] V8 [17:2] t17 V8 [1:0] 08938-005 DATA: DB[15:0] FRSTDATA 图5. CS和RD相连的并行模式 CS t21 SCLK t19 t18 DOUTA, DOUTB t20 DB17 t22 DB16 DB15 t25 DB1 t23 DB0 t29 08938-006 t28 FRSTDATA 图6. 串行读取操作(通道1) Rev. A | Page 9 of 32 AD7068 绝对最大额定值 注意，超出上述绝对最大额定值可能会导致器件永久性损 除非另有说明，TA = 25°C。 坏。这只是额定最值，不表示在这些条件下或者在任何其 表4. 参数 AVCC至AGND VDRIVE至AGND 模拟输入电压至AGND1 数字输入电压至AGND 数字输出电压至AGND REFIN至AGND 输入电流至除电源外的任何引脚1 工作温度范围 B级 存储温度范围 结温 铅锡焊接温度 回流焊(10秒至30秒) 无铅回流焊温度 ESD(除模拟输入外的所有引脚) ESD(仅模拟输入引脚) 1 额定值 −0.3 V 至 +7 V −0.3 V 至 AVCC + 0.3 V ±16.5 V −0.3 V 至 VDRIVE + 0.3 V −0.3 V 至 VDRIVE + 0.3 V −0.3 V 至 AVCC + 0.3 V ±10 mA −40°C 至 +85°C −65°C 至 +150°C 150°C 240 (+0)°C 260 (+0)°C 2 kV 7 kV 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 热阻 θ JA针对最差条件，即器件焊接在电路板上以实现表贴封 装。这些技术规格适用于4层电路板。 表5. 热阻 封装类型 64引脚LQFP θJA 45 θJC 11 单位 °C /W ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下 放电。尽管本产品具有专利或专有保护电路， 但在遇到高能量ESD时，器件可能会损坏。因 此，应当采取适当的ESD防范措施，以避免器 件性能下降或功能丧失。 100 mA以下的瞬态电流不会造成SCR闩锁。 Rev. A | Page 10 of 32 AD7068 64 63 62 61 60 59 58 DECOUPLING CAPACITOR PIN V1GND V1 V2 V3 V2GND V4 V3GND V5 57 56 55 54 53 52 51 50 49 48 AVCC AVCC 1 ANALOG INPUT V4GND V6 V5GND V6GND V7 V7GND V8 V8GND 引脚配置和功能描述 PIN 1 AGND 2 OS 0 3 47 AGND 46 REFGND POWER SUPPLY OS 1 4 45 REFCAPB GROUND PIN OS 2 5 44 REFCAPA PAR/SER SEL 6 DATA OUTPUT REFERENCE INPUT/OUTPUT 42 REFIN/REFOUT TOP VIEW (Not to Scale) RANGE 8 DIGITAL INPUT 43 REFGND AD7608 STBY 7 DIGITAL OUTPUT 41 AGND CONVST A 9 40 AGND CONVST B 10 39 REGCAP RESET 11 38 AVCC RD/SCLK 12 37 AVCC 36 REGCAP CS 13 BUSY 14 35 AGND FRSTDATA 15 DB0 16 34 REF SELECT 33 DB15 08938-007 DB14 DB13 DB12 DB11 DB10 DB9 AGND DB7/DOUTA DB8/DOUTB VDRIVE DB6 DB5 DB4 DB3 DB2 DB1 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 图7. 引脚配置 表6. 引脚功能描述 引脚编号 1, 37, 38, 48 类型1 P 引脚名称 AVCC 2, 26, 35, 40, 41, 47 P AGND 5, 4, 3 DI OS [2: 0] 6 DI 7 DI 8 DI RANGE 9, 10 DI CONVST A, CONVST B PAR/SER SEL E A A STBY E A 描述 模拟电源电压4.75 V至5.25 V，这是内部前端放大器和ADC内核的电源电压。 应将这些电源引脚去耦至AGND。 模拟地。此引脚是AD7608上所有模拟电路的接地基准点。 所有模拟输入信号和外部基准信号都应参考这些引脚。 所有6个AGND引脚都应连到系统的AGND平面。 过采样模式引脚。逻辑输入。这些输入用来选择过采样率。 OS 2为MSB控制位，OS 0则为LSB控制位。 关于过采样工作模式的更多信息，见数字滤波器部分；关于过采样位解码，见表8。 并行/串行接口选择输入。逻辑输入。如果此引脚与逻辑低电平相连，则选择并行接口。 如果此引脚与逻辑高电平相连，则选择串行接口。 串行模式下，RD/SCLK引脚用作串行时钟输入。 DB7/DOUTA引脚和DB8/DOUTB引脚用作串行数据输出。 当选择串行接口时，应将DB[15:9]和DB[6:0]引脚连到GND。 待机模式输入。此引脚用来让AD7608进入两种省电模式之一：待机模式或关断模式。 进入何种省电模式，取决于RANGE引脚的状态，如表7所示。 待机模式下，除片内基准电压、稳压器和稳压器缓冲外的所有其它电路均关断。 关断模式下，所有电路均关断。 模拟输入范围选择。逻辑输入。 此引脚的极性决定模拟输入通道的输入范围。如果此引脚与逻辑高电平相连， 则所有通道的模拟输入范围为±10 V。如果此引脚与逻辑低电平相连， 则所有通道的模拟输入范围为±5 V。此引脚的逻辑状态改变会立即影响模拟输入范围。 转换期间建议不要更改此引脚的逻辑状态。详细信息请参见模拟输入部分。 转换开始输入A和转换开始输入B。逻辑输入。这些逻辑输入用来启动模拟输入通道转换。 要对所有输入通道同时采样，可以将CONVST A和CONVST B短路连在一起， 并施加一个转换开始信号。或者，可以利用CONVST A启动对V1、V2、V3和V4的同时采样， 并利用CONVST B启动对其它模拟输入(V5、V6、V7和V8)的同时采样。 这只有在过采样未开启时才可行。 当CONVST A或CONVST B引脚从低电平变为高电平时， 相应模拟输入的前端采样保持电路被设置为保持。利用此功能， 可以在模拟输入组之间内在地产生相位延迟。 Rev. A | Page 11 of 32 AD7608 引脚编号 11 类型1 DI 12 DI RD/SCLK 13 DI CS 14 DO BUSY 15 DO FRSTDATA 22 至 16 DO DB[6:0] 23 P VDRIVE 24 DO DB7/D 25 DO DB8/DOUTB 31 至 27 DO DB[13:9] 32 DO/DI DB14 引脚名称 RESET 描述 A OUT A 复位输入。当设置为逻辑高电平时，RESET上升沿复位AD7608。经过tWAKE-UP后，器件应该 在上电后收到一个RESET脉冲。RESET高脉冲宽度典型值为100 ns。如果在转换期间施加 RESET脉冲，转换将中断。如果在读取期间施加RESET脉冲，输出寄存器的内容将复位至 全0。 选择并行接口时为并行数据读取控制输入(RD)/选择串行接口时为串行时钟输入(SCLK)。在 并行模式下，如果CS和RD均处于逻辑低电平，则会启用输出总线。 在并行模式下，需要两个RD脉冲来读取每个通道的全部18位转换结果。首个RD脉冲输出 DB[17:2]，第二个RD脉冲输出DB[1:0]。 在串行模式下，此引脚用作数据传输的串行时钟输入。CS下降沿使数据输出线路DOUTA和 DOUTB脱离三态，并逐个输出转换结果的MSB。SCLK上升沿将随后的所有数据位逐个送至 串行数据输出DOUTA和DOUTB。更多信息请参见转换控制部分。 片选。此低电平有效逻辑输入使能数据帧传输。在并行模式下，如果CS和RD均处于逻辑 低电平，则会使能输出总线DB[15:0]，使转换结果输出在并行数据总线上。在串行模式 下，利用CS使能串行数据帧传输，并逐个输出串行输出数据的最高有效位(MSB)。 输出繁忙。CONVST A和CONVST B均达到上升沿之后，此引脚变为逻辑高电平，表示转换 过程已开始。BUSY输出保持高电平，直到所有通道的转换过程完成为止。BUSY下降沿表 示转换数据正被锁存至输出数据寄存器，经过时间t4之后便可供读取。在BUSY为高电平时 执行的数据读取操作应当在BUSY下降沿之前完成。当BUSY信号为高电平时，CONVST A或 CONVST B的上升沿不起作用。 数字输出。FRSTDATA输出信号指示何时在并行或串行接口上回读第一通道V1。当CS输入 为高电平时，FRSTDATA输出引脚处于三态。CS下降沿使FRSTDATA脱离三态。在并行模 式下，与V1结果相对应的RD下降沿随后将FRSTDATA引脚设为高电平，表示输出数据总线 可以提供V1的结果。在RD的下一个下降沿之后，FRSTDATA输出恢复逻辑低电平。在串行 模式下，FRSTDATA在CS下降沿变为高电平，因为此时将在DOUTA上输出V1的MSB。在CS下 降沿之后的第18个SCLK下降沿，它恢复低电平。详情见转换控制部分。 并行输出数据位DB6至DB0。当PAR/SER SEL = 0时，这些引脚充当三态并行数字输出引 脚。当CS和RD均处于低电平时，这些引脚用来在首个RD脉冲期间输出转换结果的DB8至 DB2，在第二个RD脉冲期间输出0。当PAR/SER SEL = 1时，这些引脚应与GND相连。 逻辑电源输入。此引脚的电源电压(2.3 V至5.25 V)决定逻辑接口的工作电压。此引脚的标 称电源与主机接口(即DSP和FPGA)电源相同。 并行输出数据位7(DB7)/串行接口数据输出引脚(DOUTA)。当PAR/SER SEL = 0时，此引脚充当 三态并行数字输出引脚。当CS和RD均处于低电平时，此引脚用来输出转换结果的DB9。 当PAR/SER SEL = 1时，此引脚用作DOUTA，并输出串行转换数据。详情见转换控制部分。 并行输出数据位8(DB8)/串行接口数据输出引脚(DOUTB)。当PAR/SER SEL = 0时，此引脚充当 三态并行数字输出引脚。当CS和RD均处于低电平时，此引脚用来输出转换结果的DB10。 当PAR/SER SEL = 1时，此引脚用作DOUTB，并输出串行转换数据。详情见转换控制部分。 并行输出数据位DB13至DB9。当PAR/SER SEL = 0时，这些引脚充当三态并行数字输出引 脚。当CS和RD均处于低电平时，这些引脚用来在首个RD脉冲期间输出转换结果的DB15至 DB11，在第二个RD脉冲期间输出0。当PAR/SER SEL = 1时，这些引脚应与GND相连。 并行输出数据位14 (DB14)。当PAR/SER SEL = 0时，此引脚充当三态并行数字输出引脚。当 CS和RD均处于低电平时，这些引脚用来在首个CS和RD脉冲期间输出转换结果的DB16，在 第二个CS和RD脉冲期间输出相同转换结果的DB0。当PAR/SER SEL = 1时，此引脚应与GND 相连。 并行输出数据位15(DB15)。当PAR/SER SEL = 0时，此引脚充当三态并行数字输出引脚。此 引脚用来在首个RD脉冲期间输出转换结果的DB17，在第二个RD脉冲期间输出相同转换结 果的DB1。当PAR/SER SEL = 1时，此引脚应与GND相连。 A 33 DO/DI DB15 Rev. A | Page 12 of 32 AD7608 引脚编号 34 类型1 DI 引脚名称 REF SELECT 36, 39 P REGCAP 42 REF REFIN/ REFOUT 43, 46 44, 45 REF REF 49, 51, 53, 55, 57, 59, 61, 63 50, 52, 54, 56, 58, 60, 62, 64 AI REFGND REFCAPA, REFCAPB V1 to V8 AI/ GND V1GND 至 V8GND 1 描述 内部/外部基准电压选择输入。逻辑输入。如果此引脚设置为逻辑高电平， 则选择并使能内部基准电压；如果此引脚设置为逻辑低电平，则禁用内部基准电压， 并且必须将一个外部基准电压施加于REFIN/REFOUT引脚。 内部稳压器电压输出的去耦电容引脚。 应分别将这些输出引脚通过一个1 μF电容去耦至AGND。 这些输出引脚上的电压在2.5 V至2.7 V范围内。 基准电压输入/基准电压输出。 如果REF SELECT引脚设置为逻辑高电平，此引脚将提供2.5 V片内基准电压供外部使用。 或者，可将REF SELECT引脚设置为逻辑低电平以禁用内部基准电压， 并将2.5 V外部基准电压施加到此输入端。参见内部/外部基准电压部分。 无论使用内部还是外部基准电压，都需要对此引脚去耦。 应在此引脚与REFGND引脚附近的地之间连接一个10 μF电容。 基准电压接地引脚。这些引脚应连接到AGND。 基准电压缓冲输出强制/检测引脚。 必须将这些引脚连在一起，并通过低ESR 10 μF陶瓷电容去耦至AGND。 模拟输入。这些引脚是单端模拟输入。 这些通道的模拟输入范围由RANGE引脚决定。 模拟输入接地引脚。 这些引脚与V1至V8模拟输入引脚相对应。 所有模拟输入AGND引脚都连到系统的AGND平面。 指引脚类型的分类：P表示电源，AI表示模拟输入，REF表示基准电压，DI表示数字输入，DO表示数字输出。 Rev. A | Page 13 of 32 AD7068 典型工作特性 4.0 3.5 AVCC, VDRIVE = 5V INTERNAL REFERENCE fSAMPLE = 200 kSPS TA = 25°C ±10V RANGE SNR = 91.23dB SINAD = 91.17dB THD = 108.69dB 16384 POINT FFT fIN = 1kHz 70k 80k 90k 100k 图12. 典型DNL，±10 V范围 –80 –100 –2.0 –2.5 –3.0 –140 –3.5 –4.0 0 –120 –160 0 1k 2k 3k 4k 5k INPUT FREQUENCY (Hz) 6k 08938-109 AMPLITUDE (dB) –60 INL (LSB) AVCC, VDRIVE = 5V INTERNAL REFERENCE fSAMPLE = 12.5 kSPS TA = 25°C ±10V RANGE SNR = 100.26dB SINAD = 100.15dB THD = –115.21dB 16384 POINT FFT fIN = 131Hz 4.0 3.5 3.0 2.5 2.0 1.5 1.0 0.5 0 –0.5 –1.0 –1.5 图10. 16倍过采样FFT曲线图，±10 V范围 AVCC, VDRIVE = 5V INTERNAL REFERENCE fSAMPLE = 200 kSPS TA = 25°C ±5V RANGE 25,000 0 –40 08938-010 CODE 图9. FFT曲线图，±5 V范围 –20 08938-011 60k INPUT FREQUENCY (Hz) CODE 图13. 典型INL，±5 V范围 Rev. A | Page 14 of 32 08938-012 50k 250,000 40k 250,000 262,144 30k 250,000 20k 225,000 10k 200,000 0 08938-009 0 –140 –160 225,000 –120 AVCC, VDRIVE = 5V INTERNAL REFERENCE fSAMPLE = 200 kSPS TA = 25°C ±10V RANGE 175,000 –100 175,000 –80 150,000 AMPLITUDE (dB) –60 DNL (LSB) AVCC, VDRIVE = 5V INTERNAL REFERENCE fSAMPLE = 200 kSPS TA = 25°C ±5V RANGE SNR = 90.46dB SINAD = 90.43dB THD = 110.74dB 16384 POINT FFT fIN = 1kHz 1.0 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 –0.1 –0.2 –0.3 –0.4 –0.5 –0.6 –0.7 –0.8 –0.9 –1.0 25,000 0 –40 225,000 CODE 图11. 典型INL，±10 V范围 图8. FFT曲线图，±10 V范围 –20 200,000 100k 200,000 90k 175,000 80k 150,000 70k 125,000 60k 125,000 50k 100,000 40k INPUT FREQUENCY (Hz) 100,000 30k 75,000 20k 75,000 10k 25,000 0 0 08938-008 –160 150,000 –3.5 –4.0 125,000 –140 100,000 –120 –2.0 –2.5 –3.0 –100 75,000 –1.0 –1.5 50,000 –80 0 –0.5 50,000 SNR (dB) –60 1.0 0.5 50,000 –40 2.0 1.5 INL (LSB) –20 AVCC, VDRIVE = 5V INTERNAL REFERENCE fSAMPLE = 200 kSPS TA = 25°C ±10V RANGE 3.0 2.5 0 1.0 0.9 0.8 0.7 0.6 0.5 0.4 0.3 0.2 0.1 0 –0.1 –0.2 –0.3 –0.4 –0.5 –0.6 –0.7 –0.8 –0.9 –1.0 CODE 08938-013 250,000 262,144 225,000 200,000 175,000 150,000 125,000 100,000 75,000 50,000 AVCC, VDRIVE = 5V INTERNAL REFERENCE fSAMPLE = 200 kSPS TA = 25°C ±5V RANGE 32 PFS ERROR 24 16 8 NFS ERROR 0 –8 –16 –24 ±10V RANGE AVCC, VDRIVE = 5V EXTERNAL REFERENCE –32 –40 –40 –25 20 35 50 65 80 图17. NFS/PFS误差匹配 10 80 60 8 PFS/NFS ERROR (%FS) ±10V RANGE 20 ±5V RANGE 0 –20 –40 –10 5 20 35 50 65 80 TEMPERATURE (°C) AVCC, VDRIVE = 5V fSAMPLE = 200 kSPS TA = 25°C EXTERNAL REFERENCE SOURCE RESISTANCE IS MATCHED ON THE VxGND INPUT ±10V AND ±5V RANGE 2 –2 08938-017 –25 4 0 200kSPS AVCC, VDRIVE = 5V EXTERNAL REFERENCE –60 6 0 20k 40k 60k 80k 100k 120k SOURCE RESISTANCE (Ω) 08938-019 40 NFS ERROR (LSB) 5 TEMPERATURE (°C) 图14. 典型DNL，±5 V范围 –80 –40 –10 08938-018 NFS/PFS CHANNEL MATCHING (LSB) 40 25,000 0 DNL (LSB) AD7608 图18. PFS/NFS误差与信号源电阻的关系 图15. NFS误差与温度的关系 80 105 60 100 ±5V RANGE –20 ±10V RANGE 95 90 –40 200kSPS AVCC, VDRIVE = 5V EXTERNAL REFERENCE –60 –80 –40 –25 –10 5 20 35 50 TEMPERATURE (°C) 65 80 OS × 64 OS × 32 OS × 16 OS × 8 OS × 4 OS × 2 NO OS 85 80 10 AVCC, VDRIVE = 5V fSAMPLE CHANGES WITH OS RATE TA = 25°C INTERNAL REFERENCE ±10V RANGE 100 1k INPUT FREQUENCY (Hz) 图16. PFS误差与温度的关系 10k 100k 08938-119 0 SNR (dB) 20 08938-118 PFS ERROR (LSB) 40 图19. 不同过采样倍率下SNR与输入频率的关系，±10 V范围 Rev. A | Page 15 of 32 AD7068 105 4.0 3.2 90 10 100 1k 10k 0.8 0 –1.6 100k –4.0 –40 BIPOLAR ZERO CODE ERROR MATCHING (LSB) ±10V RANGE AVCC, VDRIVE = 5V –50 f SAMPLE = 200kSPS RSOURCE MATCHED ON Vx AND VxGND INPUTS –60 –80 105kΩ 48.7kΩ 23.7kΩ 10kΩ 5kΩ 1.2kΩ 100Ω 51Ω 0Ω 10k 100k INPUT FREQUENCY (Hz) 08938-021 THD (dB) –70 –120 1k CHANNEL-TO-CHANNEL ISOLATION (dB) –80 105kΩ 48.7kΩ 23.7kΩ 10kΩ 5kΩ 1.2kΩ 100Ω 51Ω 0Ω 100k INPUT FREQUENCY (Hz) 08938-122 THD (dB) –70 10k 35 50 65 80 12 ±5V RANGE 8 4 ±10V RANGE 0 –4 –8 200kSPS AVCC, VDRIVE = 5V EXTERNAL REFERENCE –12 –16 –40 –25 –10 5 20 35 50 65 80 –50 –60 –120 1k 20 图24. 通道间的双极性零代码误差匹配 ±5V RANGE AVCC, VDRIVE = 5V –50 f SAMPLE = 200kSPS RSOURCE MATCHED ON Vx AND VxGND INPUTS –110 5 TEMPERATURE (°C) –40 –100 –10 16 图21. 各种源阻抗下THD与输入频率的关系，±10 V范围 –90 –25 图23. 双极性零代码误差与温度的关系 –40 –110 200kSPS AVCC, VDRIVE = 5V EXTERNAL REFERENCE TEMPERATURE (°C) 图20. 不同过采样倍率下SNR与输入频率的关系，±5 V范围 –100 ±10V RANGE –2.4 –3.2 INPUT FREQUENCY (Hz) –90 ±5V RANGE –0.8 08938-024 80 AVCC, VDRIVE = 5V fSAMPLE CHANGES WITH OS RATE TA = 25°C INTERNAL REFERENCE ±5V RANGE 1.6 图22. 各种源阻抗下THD与输入频率的关系，±5 V范围 AVCC, VDRIVE = 5V INTERNAL REFERENCE AD7608 RECOMMENDED DECOUPLING USED fSAMPLE = 150kSPS –70 T = 25°C A INTERFERER ON ALL UNSELECTED CHANNELS –80 –60 –90 ±10V RANGE –100 ±5V RANGE –110 –120 –130 –140 0 20 40 60 80 100 NOISE FREQUENCY (kHz) 图25. 通道间隔离 Rev. A | Page 16 of 32 120 140 160 08938-025 OS × 64 OS × 32 OS × 16 OS × 8 OS × 4 OS × 2 NO OS 85 2.4 08938-023 BIPOLAR ZERO CODE ERROR (LSB) 95 08938-120 SNR (dB) 100 AD7608 110 22 20 ±5V RANGE 95 90 AVCC, VDRIVE = 5V TA = 25 °C INTERNAL REFERENCE fSAMPLE SCALES WITH OS RATIO fIN SCALES WITH OS RATIO 85 NO OS OS × 2 OS × 4 OS × 8 OS × 16 OS × 32 OS × 64 OVERSAMPLING RATIO 16 14 12 AVCC, VDRIVE = 5V 10 TA = 25°C INTERNAL REFERENCE fSAMPLE VARIES WITH OS RATE 8 NO OS OS2 OS4 OS8 POWER SUPPLY REJECTION RATIO (dB) REFOUT VOLTAGE (V) AVCC = 5.25V AVCC = 5V 2.5000 2.4995 AVCC = 4.75V 2.4990 2.4980 –40 –25 –10 5 20 35 50 65 80 TEMPERATURE (°C) 08938-129 2.4985 8 AVCC, VDRIVE = 5V 6 fSAMPLE = 200kSPS 4 2 0 –2 –4 –6 –8 –6 –4 –2 0 2 4 6 8 INPUT VOLTAGE (V) 10 08938-028 +85°C +25°C –40°C –8 130 120 ±10V RANGE 110 ±5V RANGE 100 90 80 AVCC, VDRIVE = 5V INTERNAL REFERENCE AD7608 RECOMMENDED DECOUPLING USED fSAMPLE = 200kSPS TA = 25°C 70 60 0 100 200 300 400 500 600 700 800 AVCC NOISE FREQUENCY (kHz) 图30. 电源抑制比(PSRR) 图27. 不同电源电压下基准输出电压与温度的关系 INPUT CURRENT (µA) OS64 140 2.5010 –10 –10 OS32 图29. 电源电流与过采样倍率的关系 图26. 动态范围与过采样率的关系 2.5005 OS16 OVERSAMPLING RATIO 图28. 不同温度的模拟输入电流与输入电压的关系 Rev. A | Page 17 of 32 900 1000 1100 08938-130 80 18 08938-027 AVCC SUPPLY CURRENT (mA) ±10V RANGE 100 08938-026 DYNAMIC RANGE (dB) 105 AD7068 术语 积分非线性 总谐波失真(THD) ADC传递函数与一条通过ADC传递函数端点的直线的最大 所有谐波均方根和与基波均方根之比。对于 偏差。传递函数的两个端点，起点在低于第一个码转换的 AD7608，其定义为 1/2 LSB处的零电平，终点在高于最后一个码转换的1/2 LSB THD (dB) = 处的满量程。 20log 微分非线性 V2 2 + V3 2 + V4 2 + V5 2 + V6 2 + V7 2 + V8 2 + V9 2 V1 ADC中任意两个相邻码之间所测得变化值与理想的1 LSB变 其中： 化值之间的差异。 V1是基波幅度的均方根值。 双极性零代码误差 V2至V9是二次到九次谐波幅值的均方根值。 半量程转换(全1到全0)与理想值，即0 V − ½ LSB的偏差。 峰值谐波或杂散噪声 双极性零代码误差匹配 在ADC输出频谱(最高达fS/2，直流信号除外)中，下一个最 任何两个输入通道之间双极性零代码误差的绝对差。 大分量的均方根值与基波均方根值的比。通常情况下，此 参数值由频谱内的最大谐波决定，但对于谐波淹没于噪底 正满量程误差 校正双极性零代码误差之后，实际的最后一个码转换与理 内的ADC，则由噪声峰值决定。 想的最后一个码转换(10 V − 1½ LSB (9.99988)和5 V − 1½ 交调失真(IMD) LSB (4.99994))的偏差。正满量程误差包括内部基准电压缓 当输入由两个频率分别为fa和fb的正弦波组成时，任何非 冲的贡献。 线性有源器件都会以和与差频率mfa ± nfb(其中m, n = 0, 1, 正满量程误差匹配 2, 3)的形式产生失真产物。交调失真项的m和n都不等于 任何两个输入通道之间正满量程误差的绝对差。 0。例如，二阶项包括(fa + fb)和(fa − fb)，而三阶项包括 负满量程误差 交调失真根据THD参数来计算，它是个别失真积的均方根 (2fa + fb)、(2fa − fb)、(fa + 2fb)和(fa − 2fb)。 校正双极性零代码误差之后，第一个码转换与理想的第一 个码转换(−10 V + ½ LSB (-9.99996)和−5 V + ½ LSB (-4.99998))的偏差。负满量程误差包括内部基准电压缓冲 的贡献。 和与基波和的幅值均方根的比值，用分贝(dB)表示。 电源抑制比(PSRR) 电源变化会影响转换器的满量程转换，但不会影响其 线性。电源抑制是由于电源电压偏离标称值所引起的 负满量程误差匹配 最大满量程转换点变化。电源抑制比(PSRR)定义为满 任何两个输入通道之间负满量程误差的绝对差。 量程频率f下ADC输出功率与频率fS下施加于ADC V DD 信纳比(SINAD) 和V SS电源的100 mV峰峰值正弦波功率的比值： 在 ADC输 出 端 测 得 的信号对噪声及失真比。这里的信 号是基波幅值的均方根值。噪声为所有达到采样频率 一半(f S/2，直流信号除外)的非基波信号之和。 在数字化过程中，这个比值的大小取决于量化级数； 量化级数越多，量化噪声就越小。 对于一个正弦波输入的理想N位转换器，信纳比值理 论值计算公式为： 信纳比 = (6.02 N + 1.76) dB 因此，18位转换器的信纳比理论值为110.12 dB。 PSRR (dB) = 10 log (P f/Pf S) 其中： P f是在频率f下ADC的输出功率。 P fS是在频率f S下耦合到AV CC电源的功率。 通道间隔离 通道间隔离衡量所有输入通道之间的串扰水平。通过向所 有未选定的输入通道施加一个满量程、最高160 kHz正弦波 信号，然后决定该信号在选定通道内随所施加的1 kHz正弦 波信号的衰减程度来测量(见图25)。 Rev. A | Page 18 of 32 AD7608 工作原理 转换器详解 模拟输入箝位保护 AD7608是一款采用高速、低功耗、电荷再分配逐次逼近型 图31显示了AD7608的模拟输入结构。每个AD7608模拟输 模数转换器(ADC)的数据采集系统，可以对8个模拟输入通 入均包含箝位保护电路。虽然采用5 道进行同步采样。其模拟输入可以接受真双极性输入信 模拟输入箝位保护允许输入过压达到±16.5 V。 号。使用RANGE引脚可以选择±10 V或±5 V的输入范围。 RFB 该器件内置输入箝位保护、输入信号调整放大器、二阶抗 Vx CLAMP VxGND CLAMP 1MΩ 1MΩ SECONDORDER LPF 混叠滤波器、采样保持放大器、片内基准电压源、基准电 RFB 压缓冲、高速ADC、数字滤波器以及高速并行和串行接 08938-029 AD7608采用5 V单电源供电。 口。AD7608的采样通过CONVST x信号进行控制。 V单电源供电，但此 图31. 模拟输入电路 图32显示了箝位电路电压与电流的关系。当输入电压不超 模拟输入 过±16.5 V时，箝位电路中无电流。当输入电压超过±16.5 V AD7608可处理真双极性、单端输入电压。RANGE引脚的 时，AD7608箝位电路开启。 30 逻辑电平决定所有模拟输入通道的模拟输入范围。如果此引 脚与逻辑高电平相连，则所有通道的模拟输入范围为±10 V。 为±5 V。RANGE引脚的逻辑状态改变会立即影响模拟输入 范围，但是，除正常采集时间要求外，还有典型值约为80 μs的建立时间要求。建议根据系统信号所需的输入范围， 通过硬连线设置RANGE引脚。 INPUT CLAMP CURRENT 如果此引脚与逻辑低电平相连，则所有通道的模拟输入范围 20 在正常操作期间，所施加的模拟输入电压应保持在通过 10 0 –10 –20 AVCC, VDRIVE = 5V TA = 25 °C –30 RANGE引脚选择的模拟输入范围内。上电后必须施加 RESET脉冲，以确保将模拟输入通道配置为所选范围。 –40 –25 –20 –15 期保持活动状态。在上述条件以外对模拟输入施加应力可 能降低AD7608的双极性零代码误差和THD性能。 –5 0 5 10 15 20 25 SOURCE VOLTAGE (V) 在省电模式下，建议将模拟输入连到GND。依据输入箝位 保护部分，过压箝位保护推荐用于瞬变过压条件，不应长 –10 08938-030 模拟输入范围 图32. 输入箝位保护特性 模拟输入通道上应放置一个串联电阻，以将输入电压超过 ±16.5 V时的电流限制在±10 mA以下。如果模拟输入通道Vx上 有一个串联电阻，则模拟输入GND通道VxGND上也需要 AD7608的模拟输入阻抗为1 MΩ。这是固定输入阻抗，不 随 AD7608采 样 频 率 而 变 化 。 高 模 拟 输 入 阻 抗 可 免 除 一个与之对应相等的电阻(见图33)。如果VxGND通道上没 有对应的电阻，该通道将出现失调误差。 AD7608前端的驱动放大器，允许其与信号源或传感器直接 相连。由于无需驱动放大器，因此可去掉信号链中的双极 性电源(它通常是系统中的噪声源)。 模拟输入箝位保护 图31显示了AD7608的模拟输入结构。每个AD7608模拟输 入均包含箝位保护电路。虽然采用5 V单电源供电，但此模 拟输入箝位保护允许输入过压达到±16.5 V。 Rev. A | Page 19 of 32 RFB AD7608 ANALOG INPUT SIGNAL R R C Vx VxGND CLAMP CLAMP 1MΩ 1MΩ RFB 图33. 模拟输入端的输入电阻匹配 08938-031 模拟输入阻抗 AD7068 模拟输入抗混叠滤波器 配。此匹配允许对一个系统中的一个以上AD7608进行同步 AD7608还提供了模拟抗混叠滤波器(二阶巴特沃兹滤波 采样。 器)。图34和图35分别显示了模拟抗混叠滤波器的频率和相 BUSY下降沿表示所有8个通道的转换过程均已结束，此时 位响应。在±5 V范围内，-3dB带宽典型值为15 kHz。在±10 V范围内，-3dB带宽典型值为23 kHz。 时。 5 转换采用内部时钟，AD7608所有通道的转换时间为4 µs。 0 –10 8个通道均完成转换后，BUSY信号恢复低电平，表示转换 ±10V RANGE AVCC, VDRIVE = 5V fSAMPLE = 200kSPS TA = 25°C 过程结束。在BUSY下降沿时，采样保持放大器返回跟踪 ±5V RANGE 模式。BUSY变为低电平后，可以通过并行、并行字节或 –15 –20 –25 –30 –35 –40 100 串行接口从输出寄存器中读取新数据。或者，当BUSY为 ±10V RANGE –40 +25 +85 0.1dB 10,303Hz 9619Hz 9326Hz 3dB 24,365Hz 23,389Hz 22,607Hz ±5V RANGE –40 +25 +85 0.1dB 5225Hz 5225Hz 4932Hz 3dB 16,162Hz 15,478Hz 14,990Hz 1k 高电平时，可以读取前一次转换的数据。在转换期间从 AD7608读取数据对性能几乎没有影响，可以实现更快的吞 吐速率。在并行模式且VDRIVE > 3.3 V时，如果在转换期间读 取，信噪比(SNR)将降低约1.5 dB。 10k 100k INPUT FREQUENCY (Hz) 08938-135 ATTENUATION (dB) –5 采样保持器返回跟踪模式，下一批转换的采集时间开始计 图34. 模拟抗混叠滤波器频率响应 ADC传递函数 AD7608的输出编码方式为二进制补码。所设计的码转换在 连续LSB整数值的中间(即1/2 LSB、3/2 LSB)进行。AD7608 18 的LSB大小为FSR/262,144。其理想传递特性如图36所示。 16 ±5V RANGE 12 011...111 011...110 ±10V RANGE ADC CODE 8 6 4 2 0 000...001 000...000 111...111 REF 2.5V REF 2.5V LSB = +FS – (–FS) 218 100...010 100...001 100...000 AVCC, VDRIVE = 5V fSAMPLE = 200kSPS TA = 25°C –FS + 1/2LSB 0V – 1LSB +FS – 3/2LSB ANALOG INPUT –2 100 1k 10k INPUT FREQUENCY (Hz) 100k +FS ±10V RANGE +10V ±5V RANGE +5V 图35. 模拟抗混叠滤波器相位响应 MIDSCALE 0V 0V –FS –10V –5V LSB 76.29µV 38.15µV 08938-034 10 VIN × 131,072 × 10V VIN ±5V CODE = × 131,072 × 5V ±10V CODE = 08938-033 PHASE DELAY (µs) 14 图36. AD7608传递特性 采样保持放大器 利用采样保持放大器，AD7608 ADC可以用18位分辨率精 LSB大小取决于所选的模拟输入范围。 确采集满量程幅度的输入正弦波。采样保持放大器在 CONVST x上升沿时对其各自输入进行同步采样。一个器 件的所有八个采样保持放大器以及不同器件的采样保持放 大器的孔径时间(即从外部CONVST x信号上升沿到采样保 持器实际进入保持模式的延迟时间)通过设计保证严格匹 Rev. A | Page 20 of 32 . AD7608 内部/外部基准电压 内部基准电压模式 AD7608内置一个2.5 V片内带隙基准电压源。REFIN/REFOUT 配置为内部基准电压工作模式的一个AD7608器件，可以用 引脚既可使用该2.5V基准电压，以在内部产生4.5V片内基准电 来驱动配置为外部基准电压工作模式的其余AD7608器件 压，也允许施加一个2.5 V外部基准电压。所施加的2.5 V外部 (见图39)。配置为内部基准电压模式的AD7608应利用10 μF 基准电压也会被内部缓冲的放大至4.5 V。此4.5 V缓冲的基准 陶瓷去耦电容对其REFIN/REFOUT引脚去耦。配置为外部 电压是SAR ADC所用的基准电压。 基准电压模式的其它AD7608器件应各利用至少一个100 nF REF SELECT引脚是一个逻辑输入引脚，允许用户选择内部 的去耦电容对其REFIN/REFOUT引脚去耦。 基准电压或外部基准电压。如果此引脚设为逻辑高电平， REFIN/REFOUT 则选择并使能内部基准电压模式。如果此引脚设为逻辑低 SAR 电平，则内部基准电压禁用，必须将外部基准电压施加到 REFCAPB BUF REFIN/REFOUT引脚。内部基准电压缓冲始终使能。复位 REFCAPA 之后，AD7608工作在REF SELECT引脚所选择的基准电压 REFIN/REFOUT引脚去耦。REFIN/REFOUT引脚需要10 μF 08938-035 2.5V REF 模式。无论使用内部还是外部基准电压，都需要对 10µF 图37. 基准电压电路 陶瓷去耦电容。 AD7608内置一个基准电压缓冲，缓冲配置为将REF电压放 AD7608 大至约4.5 V，如图37所示。REFCAPA和REFCAPB引脚必 须在外部短路连在一起，并通过一个10μF陶瓷电容连接至 AD7608 AD7608 REF SELECT REF SELECT REF SELECT REFIN/REFOUT REFIN/REFOUT REFIN/REFOUT REFGND， 以 确 保 基 准 电 压 缓 冲 工 作 在 闭 环 中 。 REFIN/REFOUT引脚提供的基准电压为2.5 V。 100nF 100nF ADR421 脚为高输入阻抗引脚。对于使用多个AD7608器件的应用， 08938-037 当AD7608配置为外部基准电压模式时，REFIN/REFOUT引 100nF 0.1µF 图38. 驱动多个AD7608 REFIN引脚的单个外部基准电压源 建议根据应用要求采取下列配置。 外部基准电压模式 VDRIVE 的REFIN/REFOUT引脚(见图38)。此配置中，AD7608的每 一个REFIN/REFOUT引脚都应该使用至少一个100 nF的去 耦电容。 AD7608 AD7608 AD7608 REF SELECT REF SELECT REF SELECT REFIN/REFOUT REFIN/REFOUT REFIN/REFOUT + 10µF 100nF 100nF 图39. 驱动多个AD7608 REFIN引脚的内部基准电压源 Rev. A | Page 21 of 32 08938-036 可以用一个外部基准电压源ADR421驱动所有AD7608器件 AD7068 典型连接图 种省电模式。表7显示了选择不同省电模式所需的配置。 图40显示了AD7608的典型连接图。器件有四个AVCC电源. 引脚。这四个电源引脚应各使用一个100 nF去耦电容。在电 当AD7608处于待机模式时，最大功耗为8 mA，上电时间约 为100 μs，因为REFCAPA和REFCAPB引脚上的电容必须充电。 源侧使用一个10 μF电容去耦。AD7608既可在内部基准电压 待机模式下，片内基准电压源和稳压器仍然上电，放大器和 下工作，也可在外部施加的基准电压下工作。在此配置 ADC内核则关断。 中，AD7608被配置为在内部基准电压下工作。当电路板上只有 当AD7608处于关断模式时，最大功耗为11 μA，上电时间约为 一个AD7608器件时，应利用一个10 μF电容对其REFIN/REFOUT 13 ms(外部基准电压模式)。关断模式下，所有电路均关断。 引脚去耦。当应用中使用多个AD7608器件时，请参阅内部/ 当AD7608从关断模式上电时，经过所需的上电时间后，必 外部基准电压部分。REFCAPA和REFCAPB引脚短路连在 须对AD7608施加RESET信号。 一起，并通过一个10 μF陶瓷电容来去耦。 表7. 省电模式选择 VDRIVE电源连接到为处理器供电的同一电源。VDRIVE电压控制 STBY 省电模式 待机 关断 输出逻辑信号的电压值。关于布局、去耦和接地提示，请 参考布局指南部分。 0 为AD7608提供电源后，对器件应用RESET信号，以确保将 其配置为正确工作模式。 省电模式 AD7608提供两种省电模式：待机模式和关断模式。STBY 引脚控制AD7608是处在正常模式还是两种省电模式之一。 当STBY引脚为低电平时，RANGE引脚的状态决定选择何 ANALOG SUPPLY VOLTAGE 5V1 1µF REFIN/REFOUT 100nF 100nF REGCAP2 AVCC VDRIVE REFCAPA 10µF + DB0 TO DB15 REFCAPB REFGND EIGHT ANALOG INPUTS V1 TO V8 V1 V1GND V2 V2GND V3 V3GND V4 V4GND V5 V5GND V6 V6GND V7 V7GND V8 V8GND AD7608 CONVST A, B CS RD BUSY RESET OS 2 OS 1 OS 0 REF SELECT PARALLEL INTERFACE OVERSAMPLING VDRIVE PAR/SER SEL RANGE STBY VDRIVE AGND 1DECOUPLING SHOWN ON THE AV CC PIN APPLIES TO EACH AVCC PIN (PIN 1, PIN 37, PIN 38, PIN 48). DECOUPLING CAPACITOR CAN BE SHARED BETWEEN AV CC PIN 37 AND PIN 38. 2DECOUPLING SHOWN ON THE REGCAP PIN APPLIES TO EACH REGCAP PIN (PIN 36, PIN 39). 图40. 典型连接图 Rev. A | Page 22 of 32 08938-038 + MICROPROCESSOR/ MICROCONVERTER/ DSP 10µF DIGITAL SUPPLY VOLTAGE +2.3V TO +5V RANGE 1 0 AD7068 转换控制 两组通道同步采样 所有模拟输入通道同步采样 AD7608还允许模拟输入通道分两组进行同步采样。这可以 AD7608可以对所有模拟输入通道进行同步采样。当两个 用在电力线保护和测量系统中，以补偿PT和CT变压器所 CONVST x引脚(CONVST A和CONVST B)连在一起时，所 引入的相位差。在50 Hz系统，它可以提供最多9°的相位补 有通道同步采样。使用一个CONVST x信号便可控制两个 偿；在60 Hz系统中，它可以提供最多10°的相位补偿。 CONVST x输入。此公用CONVST x信号的上升沿启动对 通过脉冲独立激活两个CONVST x引脚，并且只有在不使用 所有模拟输入通道的同步采样。 过采样时，才可实现这种采样方式。CONVST A用来启动对 AD7608内置一个片内振荡器用于转换。所有ADC通道的 第一组通道的同步采样(V1至V4)；CONVST B用来启动对 转换时间为tCONV。BUSY信号告知用户正在进行转换，因此 第 二 组 模 拟 输 入 通 道 的 同 步 采 样 (V5至 V8) ， 如图41所 当施加CONVST x上升沿时，BUSY变为逻辑高电平，在整 示。在CONVST A上升沿时，第一组通道的采样保持放大器 个转换过程结束时变为低电平。BUSY信号下降沿用来使 进入保持模式。在CONVST B上升沿时，第二组通道的采 所有八个采样保持放大器返回跟踪模式。BUSY下降沿还 样保持放大器进入保持模式。当两个CONVST x均已达到 表示，现在可以从并行总线(DB[15:0])或DOUTA和DOUTB串行 上升沿时，转换过程开始，因此在后一CONVST x信号的 数据线路读取新数据。 上 升 沿 时 ， BUSY变 为 高 电 平 。 在 表 3中 ， 时 间 t5表 示 CONVST x采样点之间的最大容许时间。 使用两个独立的CONVST x信号时，数据读取过程不变。 将所有不使用的模拟输入通道接AGND。不使用通道的结 果仍会包括在所读取的数据中，因为始终会转换所有通 道。 V1 TO V4 TRACK-AND-HOLD ENTER HOLD V5 TO V8 TRACK-AND-HOLD ENTER HOLD CONVST A t5 CONVST B AD7608 CONVERTS ON ALL 8 CHANNELS BUSY tCONV CS, RD V1 V2 V8 08938-039 DATA: DB[15:0] FRSTDATA 图41.通道分组进行同步采样，使用独立的CONVST A/CONVST B信号—并行模式 Rev. A | Page 23 of 32 AD7068 数字接口 AD7608提供两种接口选项：并行接口和高速串行接口。所 CS信号可永久性地接低电平，而RD信号可用来获取转换 需接口模式可通过PAR/SER SEL引脚来选择。 结果，如图4所示。BUSY信号变为低电平后，可以读取新 数据(图2)；或者，在BUSY为高电平时，可以读取前一次 下面几节讨论这些接口模式的工作原理。 转换的数据(图3)。 并行接口(PAR/SER SEL = 0) 可以用标准CS和RD信号通过并行数据总线从AD7608读取 数据。通过并行总线读取数据时，需将PAR/SER SEL引脚和 低电平相连。通过内部选通CS和RD输入信号，可以将转 换结果输出到数据总线。当CS和RD同时处于逻辑低电平 时，数据线DB15至DB0不再呈高阻态。 AD7608 BUSY 14 升序逐个输出到16位并行输出总线。BUSY变为低电平后 的第一个RD下降沿输出V1的转换结果DB[17:2]，下一个 上，RD的第16个下降沿输出通道V8的转换结果DB[1:0]。 DIGITAL HOST 当RD信号为逻辑低电平时，可将各通道的数据转换结果传 08938-040 [22:16] RD引脚施加一个16 RD脉冲序列，可使各通道的转换结果按 RD脉冲以读取AD7608的8个18位转换结果。在AD7608 CS 13 DB[15:0] [33:24] RD脉冲以读取每个通道的全部18位转换结果。对AD7608 RD下降沿则用V1的转换结果DB[1:0]更新总线。需要16个 INTERRUPT RD/SCLK 12 RD引脚用来从输出转换结果寄存器读取数据。需要两个 输到数字主机(DSP、FPGA)。 图42. AD7608接口图—一个AD7608使用并行总线， CS和RD短路连在一起 当系统/板上只有一个AD7608且它不共享并行总线时，可 CS输入信号的上升沿使总线进入三态，其下降沿使总线脱 号可以连在一起，如图5所示。这种情况下，数据总线在 离高阻抗状态。CS是使能数据线的控制信号，利用该功能 CS/RD的下降沿时脱离三态。利用CS和RD合并信号，可以 可以让多个AD7608共享同一并行数据总线。 从AD7608输出数据，并由数字主机读取。这种情况下， 以仅用数字主机的一个控制信号来读取数据。CS和RD信 CS用来使能各数据通道的数据帧传输。本例中需要16个CS 脉冲以读取8个通道的数据。 Rev. A | Page 24 of 32 AD7068 串行接口(PAR/SER SEL = 1) SCLK输入信号为串行读取操作提供时钟源。CS变为低电 若要通过串行接口从AD7608回读数据，PAR/SER SEL引脚 平，以从AD7608访问数据。CS下降沿使总线脱离三态， 并逐个输出18位转换结果的MSB。此MSB在CS下降沿后的 应连接高电平。CS和SCLK信号用来传输AD7608的数据。 第一个SCLK下降沿有效。后续17个数据位在SCLK的上升 AD7608有两个串行数据输出引脚：DOUTA和DOUTB。可通过 沿逐个输出。数据在SCLK下降沿有效。要访问各转换结 单或双DOUT线路从AD7608回读数据。对于AD7608，通道 V1至V4的转换结果首先出现在DOUTA上，通道V5至V8的 果，必须提供18个时钟周期。 转换结果则首先出现在DOUTB上。 FRSTDATA输出信号指示何时回读第一通道V1。当CS输入 CS下降沿使数据输出线路(DOUTA和DOUTB)脱离三态，并逐 为高电平时，FRSTDATA输出引脚处于三态。在串行模式 下，CS下降沿使FRSTDATA脱离三态，并将FRSTDATA引 个输出转换结果的MSB。SCLK上升沿将随后的所有数据位 逐个送至串行数据输出DOUTA和DOUTB。可以使CS输入在整 个串行读取过程中保持低电平，也可以通过脉冲激活它， 以使能各通道的18个SCLK周期帧读取。 脚设为高电平，表示D OUT A输出数据线可以提供V1的结 果。在第18个SCLK下降沿之后，FRSTDATA输出恢复逻辑 A 低电平。如果所有通道都在DOUTB上读取，则当V1输出到 串行数据输出引脚时，FRSTDATA输出不会变为高电平。 图43显示采用双DOUT线路在AD7608上读取8个同步转换结 只有当DOUTA提供V1结果时(此时DOUTB提供V5结果)，它才 果。这种情况下，使用72个SCLK传输来访问AD7608的数 会变为高电平。 据，并且CS保持低电平，以使能全部72个SCLK周期帧。 也可以仅用一路DOUT线逐个输出数据；这种情况下，建议 用DOUTA访问所有转换数据，因为通道数据以升序输出。 对于AD7608，通过一路DOUT线访问所有8个转换结果时， 总共需要144个SCLK周期。可以通过一个CS信号使能这 144个SCLK周期帧，也可以通过CS信号独立使能各组的18 个SCLK周期帧。只用一路DOUT线的缺点是：如果在转换后 读取，则吞吐速率会下降。串行模式下，不用的DOUT线应 转换期间读取 当BUSY为高电平，转换正在进行时，也可以从AD7608读 取数据。这几乎不会影响转换器的性能，而且可以实现更 快的吞吐速率。转换期间可以执行并行或串行读取，可以 使用或不用过采样。图3显示并行或串行模式下BUSY为高 电平时读取操作的时序图。使用串行接口及3.3 V至5.25 V 的VDRIVE时，转换期间执行读取可以实现最高吞吐速率。 保持不连接。对于AD7608，如果D OUT B用作一路DOUT 在BUSY下降沿时，输出数据寄存器会被新转换数据更 线，通道结果将以V5、V6、V7、V8、V1、V2、V3、V4 新，除此之外的任何时候都可以从AD7608读取数据，这种 的顺序输出；不过，在DOUTB上读取V5后，FRSTDATA指 情况下应满足表3所示的时间t6要求。 示就会恢复低电平。 图6显示串行模式下从AD7608读取一个通道的数据(由CS信 号使能帧传输)的时序图。 CS 72 DOUTA V1 V2 V3 V4 DOUTB V5 V6 V7 V8 图43. 采用双DOUT线路的AD7608串行接口 Rev. A | Page 25 of 32 08938-041 SCLK AD7068 数字滤波器 图44显示转换时间和BUSY信号宽度随着过采样倍率提高 AD7608内置一个可选的数字一阶sinc滤波器，在使用较低 而延长。例如，当采样速率为10 kSPS时，周期时间为100 μs。 吞吐速率或需要更高信噪比或更宽动态范围的应用中，应 图44显示了OS × 2和OS × 4的情况；对于10 kSPS采样速 使用该滤波器。数字滤波器的过采样倍率由过采样引脚OS 率，仍有足够的周期时间来进一步提高过采样倍率，使 [2:0]控制(见表8)。OS 2为MSB控制位，OS 0则为LSB控制位。 SNR性能得到更大的改善。例如，在初始采样或吞吐速率 表8提供了用来选择不同过采样倍率的过采样位解码。OS 为200 kSPS的应用中，如果开启过采样，则必须降低吞吐 引脚在BUSY的下降沿锁存，从而设置下一个转换的过采 速率，以满足较长的转换时间要求，并顾及到读取操作。 样倍率(见图45)。除过采样功能外，输出结果被抽取为18 当开启过采样时，为实现最快吞吐速率，可以在BUSY高 位分辨率。 电平期间执行读取操作。BUSY下降沿用于以新转换数据 如果OS引脚选择过采样率8，则下一个CONVST x上升沿采 更新输出数据寄存器，因此转换数据的读取不应发生在此 边沿上。 集各通道的第一个样点，一个内部产生的采样信号采集所 有通道的其余7个样点。然后对这些样点求平均值，以改 tCYCLE 进SNR性能。表8显示了±10 V范围和±5 V范围的典型SNR tCONV CONVST A, CONVST B 性能。如表8所示，SNR性能随着过采样率提高而改善。随 19µs 着过采样率提高，3 dB带宽降低，容许的采样频率也降低。 9µs 在所需采样频率为10 kSPS的应用中，过采样率最高可以为 4µs 16。此时，应用的SNR性能会有改善，但输入3 dB带宽在约 BUSY OS = 0 OS = 2 OS = 4 6 kHz以下。 t4 开启过采样时，CONVST A和CONVST B引脚必须连在一起驱 t4 t4 CS 动，转换过程中BUSY保持高电平的时间会延长。BUSY保 持高电平的实际时间取决于所选的过采样倍率；过采样倍 率越高，则BUSY保持高电平的时间或总转换时间越长(见 08938-043 RD DATA: DB[15:0] 表3)。 图44. 无过采样、2倍过采样和4倍过采样，转换之后读取 CONVST A, CONVST B CONVERSION N OVERSAMPLE RATE LATCHED FOR CONVERSION N + 1 CONVERSION N + 1 BUSY tOS_HOLD 08938-042 tOS_SETUP OS x 图45. OS引脚时序 表8. 过采样位解码 OS [2:0] 000 001 010 011 100 101 110 111 1 过采样率 无过采样 2 4 8 16 32 64 无效 ±5 V范围 SNR(dB)1 90.5 92.5 94.45 96.5 99.1 101.7 103 ±10 V范围 SNR(dB)1 91.2 93.4 95.7 98 100.4 102.8 103.5 ±5 V范围 3 dB带宽(kHz) 15 15 13.7 10.3 6 3 1.5 SNR值使用满量程100 Hz输入信号。 Rev. A | Page 26 of 32 ±10 V范围 3 dB带宽(kHz) 22 22 18.5 11.9 6 3 1.5 最大吞吐量 CONVST x频率(kHz) 200 100 50 25 12.5 6.25 3.125 AD7068 图46至图52以直流统计直方图形式显示了过采样对输出码 3500 字分布的影响。随着过采样倍率提高，码字分布缩小。(图 3000 1600 1377 1170 1208 1200 1001 708 188 146 82 66 –9 –8 –7 –6 –5 –4 –3 –2 –1 0 1 CODE 2 3 4 5 21 5 6 7 0 8 9 1759 1600 1524 1397 1400 1200 1065 902 165 15 54 –8 –7 –6 –5 –4 –3 –2 –1 0 CODE 1 2 3 4 5 6 2224 1913 2000 1551 1072 385 69 –2 7 –1 0 1 2 3 5403 4000 3000 2000 1460 1301 199 1 2 3 4 14 5 08938-046 64 0 CODE 17 11 –2 –1 0 CODE 1 图51. 码直方图：32倍过采样(5个码) 427 –1 1081 1000 0 684 500 –2 1500 1000 1000 –3 2000 5000 1500 –4 2703 2500 OVERSAMPLING BY 32 9 2500 –5 4 6000 57 图47. 码直方图：2倍过采样(14个码) 40 2 3 图50. 码直方图：16倍过采样(6个码) NUMBER OF OCCURENCES 208 4 2 OVERSAMPLING BY 16 3947 3000 498 400 OVERSAMPLING BY 4 1 CODE 538 1 0 CODE 3500 0 800 0 –1 500 1000 600 –2 4000 08938-045 NUMBER OF OCCURENCES OVERSAMPLING BY 2 200 NUMBER OF OCCURENCES –3 图49. 码直方图：8倍过采样(9个码) 2000 0 –4 44 4500 NUMBER OF OCCURENCES 3 3 35 457 78 4 328 图46. 码直方图：无过采样(18个码) 0 648 411 200 1800 1000 588 400 0 1500 0 600 1756 500 852 800 2176 2000 08938-148 1000 08938-044 NUMBER OF OCCURENCES 1400 2500 图48. 码直方图：4倍过采样(11个码) Rev. A | Page 27 of 32 2 08938-149 NO OVERSAMPLING 3027 08938-047 比例关系。) NUMBER OF OCCURENCES 46至图52中，AVCC = VDRIVE = 5 V，采样倍率与过采样率呈 OVERSAMPLING BY 8 AD7068 7000 OVERSAMPLING BY 64 0 6489 6000 –20 ATTENUATION (dB) 5000 4000 3000 2000 1238 0 –30 –40 –50 –60 –70 –80 465 –90 –1 0 CODE –100 100 1 1k 10k 100k 1M 10M FREQUENCY (Hz) 图52. 码直方图：64倍过采样(3个码) 08938-152 1000 08938-150 NUMBER OF OCCURENCES AVCC = 5V VDRIVE = 5V TA = 25°C ±10V RANGE OS BY 4 –10 图54. 4倍过采样的数字滤波器响应 0 器功能。不同的过采样倍率和CONVST x采样频率将产生 –10 不同的数字滤波器频率曲线。 –20 图53至图58显示了2倍过采样至64倍过采样的数字滤波器频 率曲线。模拟抗混叠滤波器和过采样数字滤波器组合可以 简化AD7608之前的滤波器设计。该数字滤波同时提供陡峭 滚降的幅频响应与线性的相频响应。 ATTENUATION (dB) 当选择过采样模式时，其效果是在ADC之后增加数字滤波 AVCC = 5V VDRIVE = 5V TA = 25°C ±10V RANGE OS BY 8 –30 –40 –50 –60 –70 –80 –10 –20 –100 100 1k 10k 100k 10M 图55. 8倍过采样的数字滤波器响应 –30 0 –40 AVCC = 5V VDRIVE = 5V TA = 25°C ±10V RANGE OS BY 16 –10 –50 –20 –70 –80 10k 100k FREQUENCY (Hz) 1M 10M 图53. 2倍过采样的数字滤波器 –30 –40 –50 –60 –70 –80 –90 –100 100 1k 10k 100k 1M FREQUENCY (Hz) 图56. 16倍过采样的数字滤波器响应 Rev. A | Page 28 of 32 10M 08938-154 1k ATTENUATION (dB) –60 –90 100 1M FREQUENCY (Hz) 08938-151 ATTENUATION (dB) –90 AVCC = 5V VDRIVE = 5V TA = 25°C ±10V RANGE OS BY 2 08938-153 0 AD7068 0 –20 –20 ATTENUATION (dB) –30 –40 –50 –60 –70 –80 –30 –40 –50 –60 –70 –80 –90 1k 10k 100k 1M FREQUENCY (Hz) 10M –100 100 1k 10k 100k 1M FREQUENCY (Hz) 图58. 64倍过采样的数字滤波器响应 图57. 32倍过采样的数字滤波器响应 Rev. A | Page 29 of 32 10M 08938-156 –90 –100 100 AVCC = 5V VDRIVE = 5V TA = 25°C ±10V RANGE OS BY 64 –10 08938-155 ATTENUATION (dB) 0 AVCC = 5V VDRIVE = 5V TA = 25°C ±10V RANGE OS BY 32 –10 AD7068 布局指南 安装AD7608所用的印刷电路板应采用模拟部分与数字部分 分离设计，并限制在电路板的不同区域内。 至少使用一个接地层。数字和模拟部分可以共用或分割使 用接地层。在使用分割的地层时，数字地和模拟地应单点 连接。单点接地点最好尽可能靠近AD7608。 如果AD7608系统内有多个器件要求模数接地，仍应坚持单 点接地，把接地点放置在尽可能靠近AD7608的一个星型接 地点。确保每个接地引脚与地层的良好连接。避免多个接 08938-051 地引脚共用一个到地层的连接的情况。每个接地引脚应使 用单个过孔或多个过孔接入接地层。 应避免在器件下方布设数字线路，否则会将噪声耦合至芯 图59. REFIN/REFOUT、REFCAPA、REFCAPB和REGCAP引脚的顶层去耦 片。应允许模拟接地层布设在AD7608下方，以避免噪声耦 合。如CONVST A、CONVST B或时钟等快速切换信号要 使用数字地加以屏蔽，以免将噪声辐射到电路板的其他部 分，而且快速切换信号绝不能靠近模拟信号路径。避免数 字信号与模拟信号交叠。电路板邻近层上的走线应彼此垂 直，以减小电路板的馈通效应。 AD7608上AVCC和VDRIVE引脚的电源线路应采用尽可能宽的 走线，以提供低阻抗路径，并减小电源线路上的毛刺噪声 影响。可能的话，应使用电源层，并在AD7608电源引脚与 电路板的电源走线之间建立良好连接。各电源引脚应使用 单个过孔或多个过孔。 08938-052 良好的去耦也很重要，以便降低AD7608的电源阻抗，并减 少电源尖峰幅度。去耦电容应靠近(理想情况是紧靠)这些 引 脚 及 其 对 应 接 地 引 脚 放 置 。 REFIN/REFOUT引 脚 和 REFCAPA、REFCAPB引脚的去耦电容应尽可能靠近相应 的AD7608引脚。可能的话，应将这些电容放在电路板上与 AD7608器件相同的一侧。图59显示AD7608电路板顶层的 建议去耦配置。图60显示底层去耦配置，它用于四个AVCC 引脚和VDRIVE引脚的去耦。 Rev. A | Page 30 of 32 图60. 底层去耦 AD7068 在内置多个AD7608器件的系统中，为确保器件之间的性能 AVCC 匹配良好，这些器件必须采用对称布局。 图61显示采用两个AD7608器件的布局。AVCC电压平面沿两 个器件的右侧布设，VDRIVE电源走线沿两个AD7608器件的 左侧布设。基准电压芯片位于两个器件之间，基准电压走 U2 线向北布设到U1的引脚42，向南布设到U2的引脚42。使用 不分割的、连续的接地层。 这些对称布局原则适用于含有两个以上AD7608器件的系 统。AD7608器件可以沿南北方向放置，基准电压位于 AD7608器件的中间，基准电压走线则沿南北方向布设，类 似于图61。 08938-053 U1 图61. 多个AD7608器件的布局—顶层和电源层 Rev. A | Page 31 of 32 AD7068 外形尺寸 0.75 0.60 0.45 12.20 12.00 SQ 11.80 1.60 MAX 64 49 1 48 PIN 1 10.20 10.00 SQ 9.80 TOP VIEW (PINS DOWN) 0.15 0.05 SEATING PLANE 0.20 0.09 7° 3.5° 0° 16 0.08 COPLANARITY VIEW A ROTATED 90° CCW 33 32 17 VIEW A 0.50 BSC LEAD PITCH COMPLIANT TO JEDEC STANDARDS MS-026-BCD 0.27 0.22 0.17 051706-A 1.45 1.40 1.35 图62. 64引脚薄型四方扁平封装[LQFP] (ST-64-2) 尺寸单位：mm 订购指南 型号1 AD7608BSTZ AD7608BSTZ-RL EVAL-AD7608EDZ CED1Z 1 温度范围 −40°C 至 +85°C −40°C 至 +85°C −40°C 至 +85°C 封装描述 64引脚薄型四方扁平封装[LQFP] 64引脚薄型四方扁平封装[LQFP] AD7608评估板 转换器评估开发板 Z = 符合RoHS标准的器件。 ©2011-2012 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D08938sc-0-1/12(A) Rev. A | Page 32 of 32 封装选项 ST-64-2 ST-64-2