ゲイン設定可能(G=1、2、5、10)な 10MHz、20V/µsのiCMOS®計装アンプ AD8250 機能ブロック図 特長 小型パッケージ:10ピンMSOP ゲイン設定可能:1、2、5、10 ゲインをデジタルまたはピンにより設定 広い電源電圧範囲:±5∼±15V 優れたDC性能 高CMRR:最小98dB、G=10 低ゲイン・ドリフト:最大10ppm/℃ 低オフセット・ドリフト:最大1.7µV/℃、G=10 優れたAC性能 高速セトリング時間:0.001%までで最大615ns 高スルーレート:最小20V/µs 低歪み:1kHzでTHD=−110dB 周波数全域で高CMRR:50kHzまで最小80dB 低ノイズ:最大18nV/ Hz 、G=10 低消費電力:4mA DGD WR A1 A0 2 6 5 4 LOGIC –IN 1 7 OUT +IN 10 8 3 9 +V S –V S REF 06288-001 AD8250 図1 25 アプリケーション G = 10 データ・アクイジション バイオメディカル分析 テストおよび計測 20 G=5 15 G A I N ( d B) 概要 AD8250 は、GΩ 入力インピーダンス、低出力ノイズ、低歪み G=1 0 –5 –10 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 図2. 表1. AD8250のユーザ・インターフェースはパラレル・ポートから 構成されており、ユーザは2 種類の方法でゲインを設定するこ とができます(図1の機能ブロック図を参照) 。バスを介して送 ___ 信される2ビット・ワードは、WR入力を使ってラッチできます。 また、トランスペアレント・ゲイン・モードを使用して、ゲイ ン・ポートのロジック・レベルの状態でゲインを決めることも できます G=2 5 1 06288-023 の特性を持つデジタル・プログラマブル・ゲイン計装アンプ (PGIA)であるため、センサとのインターフェースや高速サン プリング・レートのA/Dコンバータ(ADC)の駆動に最適です。 このデバイスは、 10MHz の広帯域幅、− 110dB の低 THD 、 615nsの高速セトリング時間(0.001%)を持っています。オフ セット・ドリフトおよびゲイン・ドリフトは、G=10でそれぞ れ1.7µ V/℃および10ppm/℃です。本製品は広い入力同相電圧 範囲だけではなく、DCから50kHzまで80dB(G=1)という優 れたCMRR(同相ノイズ除去)性能も持っています。高精度の DC 性能と高速機能の組み合わせにより、データ・アクイジ ション向けの最適な選択肢になっています。また、このモノリ シック・ソリューションは、設計および製造を簡素化し、内部 抵抗と内部アンプとの高い整合性を維持することにより計測性 能を向上させます。 10 ゲインの周波数特性 計装/差動アンプの分類 High Low Performance Cost High Mil Low Voltage Grade Power AD82201 AD6231 AD628 AD8221 AD85531 AD629 Digital Gain AD620 AD6271 AD82311 AD621 AD8251 AD8222 AD524 AD85551 AD82241 AD526 AD85561 AD624 AD85571 レールtoレール出力 AD8250 は 10 ピン MSOP パッケージを採用しており、− 40 ∼ +85℃の温度範囲で仕様が規定されています。本製品は、サイ ズや集積度が重視されるアプリケーションの優れたソリュー ションとなります。 REV. 0 アナログ・デバイセズ株式会社 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2007 Analog Devices, Inc. All rights reserved. 本 社/ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03(5402)8200 大阪営業所/ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06(6350)6868 AD8250 目次 特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 最大消費電力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ピン配置とピン機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 ゲインの選択. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 電源レギュレーションとバイパス. . . . . . . . . . . . . . . . . . . . . 17 入力バイアス電流のリターン・パス. . . . . . . . . . . . . . . . . . . 17 入力保護. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 リファレンス・ピン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 同相入力電圧範囲. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 レイアウト. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 RF干渉 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 A/Dコンバータの駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 差動出力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 マイクロコントローラによるゲインの設定. . . . . . . . . . . . . 20 データ・アクイジション. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 改訂履歴 ―Revision 0: Initial Version 1/07― ―2― REV. 0 AD8250 仕様 特に指定のない限り、+VS=+15V、−VS=−15 V、VREF=0V@TA=25℃、G=1、RL=2kΩ。 表2 Parameter COMMON-MODE REJECTION RATIO (CMRR) CMRR to 60 Hz with 1 kΩ Source Imbalance G=1 G=2 G=5 G = 10 CMRR to 50 kHz G=1 G=2 G=5 G = 10 Conditions Min Typ 80 86 94 98 94 104 106 106 INPUT CURRENT Input Bias Current Over Temperature Average TC Input Offset Current Over Temperature Average TC DYNAMIC RESPONSE Small Signal –3 dB Bandwidth G=1 G=2 G=5 G = 10 Settling Time 0.01% G=1 G=2 G=5 G = 10 REV. 0 Unit +IN = –IN = –10 V to +10 V dB dB dB dB +IN = –IN = –10 V to +10 V 80 86 90 90 NOISE Voltage Noise, 1 kHz, RTI G=1 G=2 G=5 G = 10 0.1 Hz to 10 Hz, RTI G=1 G=2 G=5 G = 10 Current Noise, 1 kHz Current Noise, 0.1 Hz to 10 Hz VOLTAGE OFFSET Offset RTI VOS Over Temperature Average TC Offset Referred to the Input vs. Supply (PSR) Max dB dB dB dB nV/ nV/ nV/ nV/ 2.5 2.5 1.5 1.0 µV p-p µV p-p µV p-p µV p-p pA/ Hz pA p-p ±200 + 600/G ±260 + 900/G ±1.2 + 5/G ±6 + 20/G µV µV µV/℃ µV/V 30 40 400 30 30 160 nA nA pA/℃ nA nA pA/℃ 5 60 G = 1, 2, 5, 10 T = –40℃ to +85℃ T = –40℃ to +85℃ VS = ±5 V to ±15 V 5 T = –40℃ to +85℃ 5 T = –40℃ to +85℃ 10 10 10 3 Hz Hz Hz MHz MHz MHz MHz ΔOUT = 10 V step 585 605 605 648 ―3― Hz 40 27 21 18 ns ns ns ns AD8250 Parameter Max Unit G=1 615 ns G=2 635 ns G=5 635 ns G = 10 685 ns Settling Time 0.001% Conditions Min Typ ΔOUT = 10 V step Slew Rate G=1 20 V/µs G=2 25 V/µs G=5 25 V/µs G = 10 Total Harmonic Distortion 25 f = 1 kHz, RL = 10 kΩ, G = 1 V/µs –110 dB GAIN Gain Range G = 1, 2, 5, 10 Gain Error OUT = ±10 V 10 V/V G=1 0.03 % G = 2, 5, 10 0.04 % Gain Nonlinearity 1 OUT = –10 V to +10 V G=1 RL = 10 kΩ, 2 kΩ, 600 Ω 6 ppm G=2 RL = 10 kΩ, 2 kΩ, 600 Ω 8 ppm G=5 RL = 10 kΩ, 2 kΩ, 600 Ω 8 ppm G = 10 RL = 10 kΩ, 2 kΩ, 600 Ω 10 ppm All gains 10 ppm/℃ Gain vs. Temperature INPUT Input Impedance Differential 1 GΩ||pF Common Mode 1 GΩ||pF Input Operating Voltage Range VS = ±5 V to ±15 V –VS + 1.0 +VS – 1.1 V Over Temperature T = –40℃ to +85℃ –VS + 1.1 +VS – 1.4 V –13.5 +13.5 V –13.5 +13.5 V OUTPUT Output Swing Over Temperature T = –40℃ to +85℃ Short-Circuit Current 37 mA 20 kΩ REFERENCE INPUT RIN IIN +IN, –IN, REF = 0 Voltage Range –VS Gain to Output 1 µA +VS V 1 ± 0.0001 V/V DIGITAL LOGIC Digital Ground Voltage, DGND Referred to GND –VS + 4.25 0 +VS – 2.7 V Digital Input Voltage Low Referred to GND DGND 2.1 V Digital Input Voltage High Referred to GND 2.8 +VS V 325 ns Digital Input Current 1 Gain Switching Time1 tSU See Figure 3 timing diagram µA 20 ns tHD t__ 10 ns WR-LOW 20 ns __ tWR -HIGH 40 ns ―4― REV. 0 AD8250 Parameter Conditions Min Typ Max Unit ±15 V 4.1 4.5 mA 3.7 4.5 mA 4.5 mA +85 ℃ POWER SUPPLY Operating Range ±5 Quiescent Current, +IS Quescent Current, –IS Over Temperature T = –40℃ to +85℃ TEMPERATURE RANGE Specified Performance 1 –40 ゲイン変化の全時間は、出力が変化する時間とセトリングする時間を加算したものです。 タイミング図 tWR-HIGH tWR-LOW WR tHD 06288-057 tSU A0, A1 図3. REV. 0 ラッチ・ゲイン・モードのタイミング図(「ラッチ・ゲイン・モードのタイミング」を参照) ―5― AD8250 絶対最大定格 表3 合計駆動電力と負荷電力の差が、パッケージ内で消費される駆 動電力です。 Parameter Rating Supply Voltage ±17 V Power Dissipation See Figure 2 PD = Quiescent Power+( Total Drive Power−Load Power ) PD = (VS × I S ) + 1 Output Short-Circuit Current Indefinite Common-Mode Input Voltage ±VS Differential Input Voltage ±VS Digital Logic Inputs ±VS Storage Temperature Range –65℃ to +125℃ Operating Temperature Range2 –40℃ to +85℃ Lead Temperature (Soldering 10 sec) 300℃ Junction Temperature 140℃ θJA (4-Layer JEDEC Standard Board) 112℃/W VS 2 × VOUT VOUT 2 − RL RL RLが−VSを基準とする単電源動作の場合、最悪時はVOUT=V S /2 となります。 空気流があると放熱効果が良くなりθJAが小さくなります。また、 メタル・パターン、スルー・ホール、グラウンド・プレーン、 電源プレーンからパッケージ・ピンへ直接接続されるメタルが 増えた場合にも、θJAが小さくなります。 図 4 は、 JEDEC 規格 4 層ボードにおける、パッケージ内での安 全な最大消費電力と周辺温度の関係です。 Package Glass Transition Temperature 140℃ 2.00 上記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 最大消費電力 AD8250パッケージでの安全な最大消費電力は、チップのジャ ンクション温度(TJ)の上昇によって制限されます。チップを 1.75 1.50 1.25 1.00 0.75 0.50 0.25 0 –40 プラスチック封止すると、局所的にジャンクション温度に到達 します。約140℃のガラス転移温度で、プラスチックの属性が 変わります。この温度規定値を一時的にせよ超えた場合は、 パッケージからチップに加えられる応力が変化し、AD8250の パラメータ性能が永久的に変化することがあります。140℃の ジャンクション温度を長時間超えると、シリコン・デバイス内 に変化が発生し、故障の原因になることがあります。 パッケージとPCボードの自然空冷時の熱特性(θJA)、周辺温度 (TA)、パッケージ内の合計消費電力(PD)によって、チップの ジャンクション温度が決定されます。ジャンクション温度は次 式で計算されます。 TJ=TA+(PD×θJA) パッケージ内の消費電力(PD)は、静止消費電力と、全出力で の負荷駆動により発生するパッケージ内の消費電力との和にな ります。静止電力は、電源ピン間の電圧(VS)に静止電流(IS) を乗算して計算されます。負荷(RL)は電源中央値を基準にす ると、合計駆動電力はVS/2×IOUTになり、この電力がパッケー ジ内と負荷(VOUT×IOUT)とで消費されます。 ―6― –20 0 20 40 60 80 AMBIENT TEMPERATURE (°C) 図4. 100 120 06288-004 負荷は電源中央値を基準とします。 2 規定の性能は−40∼+85℃の温度範囲の場合です。+125℃までの性能については、 「代表的な性能特性」を参照してください。 MA XIMUM POWE R DISSIPA TION ( W) 1 周辺温度 対 最大消費電力 ESDに関する注意 ESD(静電放電)の影響を受けやすいデバイス です。電荷を帯びたデバイスや回路ボードは、 検知されないまま放電することがあります。本 製品は当社独自の特許技術であるESD保護回路 を内蔵してはいますが、デバイスで高エネル ギーの静電放電が発生した場合、損傷を生じる 可能性があります。性能劣化や機能低下を防止 するため、ESDに対して適切な予防措置をとる ことが推奨されます。 REV. 0 AD8250 ピン配置とピン機能の説明 –IN 1 10 +IN AD8250 9 REF TOP VIEW A0 4 (Not to Scale) 8 +V S 7 OUT A1 5 6 WR –V S 3 06288-005 DGND 2 図5. 10ピンMSOP(RM-10)のピン配置 表4. ピン機能の説明 ピン番号 記号 説明 1 –IN 反転入力端子。真の差動入力 2 DGND デジタル・グラウンド 3 –VS 負電源端子 4 A0 ゲイン設定ピン(LSB) 5 ゲイン設定ピン(MSB) 6 A1 ___ WR 7 OUT 出力端子 8 +VS 正電源端子 9 REF リファレンス電圧端子 10 +IN 非反転入力端子。真の差動入力 REV. 0 書込みイネーブル ―7― AD8250 代表的な性能特性 特に指定のない限り、TA@25℃、+VS=+15V、−VS=−15V、RL=10kΩ。 1400 500 1200 NUMBE R O F UNIT S NUMBE R OF UNIT S 400 1000 800 600 300 200 400 100 –120 –90 –60 –30 0 30 60 90 120 CMRR (µV/V) 図6. 0 06288-006 0 –30 –20 –10 0 10 20 30 INPUT BIAS (nA) 代表的なCMRR分布(G=1) 図9. 350 90 300 80 06288-009 200 代表的な入力オフセット電流分布 70 NO ISE ( n V / Hz) NUMBE R OF UNIT S 250 200 150 60 50 G=1 40 G=2 30 100 G=5 20 06288-010 G = 10 50 10 –200 –150 –100 –50 0 50 100 150 200 OFFSET VOLTAGE RTI (µV) 図7. 0 06288-007 0 1 10 100 1000 10000 100000 FREQUENCY (Hz) 代表的なオフセット電圧分布(VOSI) 図10. 電圧スペクトル密度の周波数特性 600 400 300 200 2µV/DIV 0 –30 –20 –10 0 10 20 INPUT BIAS (nA) 図8. 30 図11. 代表的な入力バイアス電流分布 ―8― 1s/DIV 06288-011 100 06288-008 NUMBE R OF UNIT S 500 0.1∼10Hz時の入力換算電圧ノイズ(G=1) REV. 0 AD8250 150 G = 10 130 G=5 PS R R ( d B ) 110 G=2 90 G=1 70 50 1s/DIV 10 1 10 100 1k 10k 100k 1M FREQUENCY (Hz) 図12. 0.1∼10Hz時の入力換算電圧ノイズ(G=10) 図15. 正電源PSRRの周波数特性(RTI) 150 18 16 130 G = 10 14 110 12 PS R R ( d B ) G=5 10 8 90 G=2 70 G=1 6 50 4 2 0 1 10 100 1000 10000 10 100000 1 10 100 FREQUENCY (Hz) 図13. 1k 10k 100k 1M FREQUENCY (Hz) 図16. 電流ノイズ・スペクトル密度の周波数特性 06288-017 30 06288-013 CURRE NT NO ISE ( pA / Hz) 06288-016 1µV/DIV 06288-012 30 負電源PSRRの周波数特性(RTI) 15 BIA S CURRE NT ( n A ) 10 IB – 5 0 IB + –5 IOS 1s/DIV –15 –40 –25 –10 5 20 35 50 65 80 85 110 125 TEMPERATURE (°C) 図14. REV. 0 0.1∼10Hz時の電流ノイズ 図17. ―9― 入力バイアス電流とオフセット電流の温度特性 06288-019 140pA/DIV 06288-014 –10 AD8250 25 140 G = 10 G = 10 G=5 20 120 G=5 15 G=1 G=2 G A I N ( d B) CMRR ( dB) 100 80 10 G=2 5 G=1 60 0 40 1 10 100 1k 10k 100k 1M FREQUENCY (Hz) –10 06288-020 20 1k 10k 100k 1M 10M 100M FREQUENCY (Hz) 図18. CMRRの周波数特性 図21. 140 06288-023 –5 ゲインの周波数特性 4 f = 1kHz G = 10 3 120 NO NL INE A RIT Y ( 10ppm/DIV ) G=5 CMRR ( dB) 100 G=2 G=1 80 60 2 1 0 –1 –2 40 1 10 100 1k 10k 100k 1M FREQUENCY (Hz) –4 –10 06288-021 20 –8 –6 –4 –2 0 2 4 6 8 10 OUTPUT VOLTAGE (V) 図19. CMRRの周波数特性(1kΩ信号源不平衡) 図22. 10 4 8 3 ゲイン非直線性(G=1、RL=10kΩ、2kΩ、600Ω) f = 1kHz NO NL INE A RIT Y ( 10ppm/DIV ) 6 4 2 0 –2 –4 2 1 0 –1 –2 –6 –30 –10 10 30 50 70 90 110 –4 –10 130 06288-025 –8 –10 –50 –3 06288-049 ∆ CMRR ( µV /V ) 06288-024 –3 –8 –6 –4 –2 0 2 4 6 8 10 OUTPUT VOLTAGE (V) TEMPERATURE (°C) 図20. CMRRの温度特性(G=1) 図23. ― 10 ― ゲイン非直線性(G=2、RL=10kΩ、2kΩ、600Ω) REV. 0 AD8250 16 4 f = 1kHz INPUT COMMON-MODE V OL T A G E ( V ) 1 0 –1 –2 –4 –10 –8 –6 –4 –2 0 2 4 6 8 +0V, +3.5V 4 –4.2V, +2.2V 0V, –4.1V –8 –12 –14.1V, –13.6V –16 –16 –12 –8 10 ゲイン非直線性(G=5、RL=10kΩ、2kΩ、600Ω) 図27. 0 4 8 12 16 出力電圧 対 入力同相電圧範囲(G=10) +V S f = 1kHz 3 –1 INPUT V O L T A G E RE FF ERE D TO SUPPL Y V OL TA G E S ( V ) NONL INE A RIT Y ( 10ppm/DIV ) +13.6V, –13.1V 0V, –14V –4 OUTPUT VOLTAGE (V) 4 2 1 0 –1 –2 –4 –10 –8 –6 –4 –2 0 2 4 6 8 +85°C +125°C +25°C –40°C –2 +2 +85°C –40°C +25°C +1 06288-027 –3 +125°C –V S 10 4 6 8 OUTPUT VOLTAGE (V) 図25. +4.3V, –2.1V –4.2V, –2.0V –4 OUTPUT VOLTAGE (V) 図24. +4.3V, +2.1V V S = ±5V 0 06288-026 –3 8 06288-029 2 +13.6V, +13.1V V S = ±15V 10 12 14 16 SUPPLY VOLTAGE (±VS ) ゲイン非直線性(G=1、RL=10kΩ、2kΩ、600Ω) 図28. 06288-030 NONL INEA RIT Y ( 10ppm/DIV ) 3 0V, +13.8V –14.1V, +13.6V 12 電源電圧 対 入力電圧限界値 (G=1、VREF=0V、RL=10kΩ) 15 16 0V, +13.8V V S = ±15V –13.8V, +6.9V 10 +13.8V, +6.9V 8 –3.8V, +1.9V CURRE NT ( mA ) 0V, +3.7V 4 +3.9V, +1.9V V S = ±5V 0 –3.8V, –1.9V –4 +3.8V, –2.1V 0V, –4.0V 5 +IN 0 –IN –5 –8 –13.8V, –6.9V +13.8V, –6.9V –5 –12 –V S 0V, –14V –12 –8 –4 0 4 8 12 16 OUTPUT VOLTAGE (V) 図26. REV. 0 –10 –16 –12 –8 –4 0 4 8 12 16 DIFFERENTIAL INPUT VOLTAGE (V) 出力電圧 対 入力同相電圧範囲(G=1) 図29. 入力電圧 対 故障電流(G=10、RL=10kΩ) ― 11 ― 06288-031 –16 –16 06288-028 INPUT COMMON-MODE V OL T A G E ( V ) +V S 12 +V S –0.4 +85°C +125°C –0.6 –0.8 –1.0 +25°C +85°C –40°C +25°C –40°C +85°C +1.0 +0.8 +0.6 +125°C +0.4 +125°C –0.8 –1.2 +25°C –1.6 –40°C –2.0 +2.0 +1.6 +0.8 +0.4 +0.2 –V S 4 6 8 10 12 14 16 SUPPLY VOLTAGE (±V S ) 図30. +25°C –40°C +1.2 –V S +125°C +85°C 0 2 4 06288-035 –0.4 OUT PUT V OL T A G E SWING RE F ERRE D T O SUPPL Y V OL TA G ES ( V ) +V S –0.2 06288-032 O UT PUT V OL T A G E SWING RE FF ERE D T O SUPPL Y V O L T A G E S ( V ) AD8250 6 8 10 12 14 16 OUTPUT CURRENT (mA) 電源電圧 対 出力電圧振幅(G=10、RL=2kΩ) 図33. 出力電流 対 出力電圧振幅 +V S NO LOAD +125°C –0.4 100pF –0.6 –0.8 –1.0 +25°C –40°C +25°C –40°C V O UT ( V ) +85°C +1.0 +0.8 +0.6 +0.4 4 6 8 10 12 14 16 SUPPLY VOLTAGE (±VS ) 図31. 06288-033 20mV/DIV TIME (µs) 電源電圧 対 出力電圧振幅(G=10、RL=10kΩ) 15 2µs/DIV 図34. 06288-036 +85°C +125°C +0.2 –V S 各種容量負荷の小信号パルス応答 +25°C 10 –40°C 5V/DIV 5 +85°C +125°C 0 +85°C 585ns TO 0.01% 615ns TO 0.001% –5 0.002%/DIV +125°C –10 –40°C +25°C –15 100 2µs/DIV 1k LOAD RSISTANCE ( Ω ) 図32. 10k TIME (µs) 図35. 負荷抵抗 対 出力電圧振幅 ― 12 ― 06288-037 O UTPUT V O L TA G E SWING ( V ) 47pF 06288-034 O UT PUT V OL T A G E SWING RE FF ERE D T O SUPPL Y V OL T A G E S ( V ) –0.2 大信号パルス応答とセトリング時間 (G=1、RL=10kΩ) REV. 0 AD8250 V O UT ( V ) 5V/DIV 605ns TO 0.01% 635ns TO 0.001% TIME (µs) 図36. 20mV/DIV 06288-038 2µs/DIV 2µs/DIV TIME (µs) 図39. 大信号パルス応答とセトリング時間 (G=2、RL=10kΩ) 06288-042 0.002%/DIV 小信号応答(G=1、RL=2kΩ、CL=100pF) V O UT ( V ) 5V/DIV 605ns TO 0.01% 635ns TO 0.001% TIME (µs) 図37. 20mV/DIV 06288-039 2µs/DIV 2µs/DIV TIME (µs) 図40. 大信号パルス応答とセトリング時間 (G=5、RL=10kΩ) 06288-043 0.002%/DIV 小信号応答(G=2、RL=2kΩ、CL=100pF) V O UT ( V ) 5V/DIV 648ns TO 0.01% 685ns TO 0.001% TIME (µs) 図38. REV. 0 20mV/DIV 06288-040 2µs/DIV 2µs/DIV TIME (µs) 図41. 大信号パルス応答とセトリング時間 (G=10、RL=10kΩ) ― 13 ― 06288-044 0.002%/DIV 小信号応答(G=5、RL=2kΩ、CL=100pF) AD8250 1200 1000 V O UT ( V ) T IME ( n s) 800 SETTLED TO 0.001% 600 SETTLED TO 0.01% 400 2µs/DIV 06288-045 20mV/DIV TIME (µs) 06288-050 200 0 2 4 6 8 10 12 14 16 18 20 STEP SIZE (V) 小信号応答(G=10、RL=2kΩ、CL=100pF) 1200 1200 1000 1000 800 800 600 TIME ( n s) SETTLED TO 0.001% SETTLED TO 0.01% 400 200 200 0 2 4 6 8 10 12 14 16 18 SETTLED TO 0.001% SETTLED TO 0.01% 0 20 2 4 6 8 10 12 14 16 18 20 STEP SIZE (V) STEP SIZE (V) 図43. ステップ・サイズ 対 セトリング時間 (G=5、RL=10kΩ) 600 400 06288-048 T IME ( n s) 図45. 06288-046 図42. 図46. ステップ・サイズ 対 セトリング時間 (G=1、RL=10kΩ) ステップ・サイズ 対 セトリング時間 (G=10、RL=10kΩ) 1200 1000 SETTLED TO 0.001% 600 SETTLED TO 0.01% 400 200 06288-047 T IME ( n s) 800 0 2 4 6 8 10 12 14 16 18 20 STEP SIZE (V) 図44. ステップ・サイズ 対 セトリング時間 (G=2、RL=10kΩ) ― 14 ― REV. 0 AD8250 動作原理 +V S +V S A0 A1 2.2kΩ +V S –V S –V S 2.2kΩ –IN 10kΩ A1 10kΩ –V S +V S DIGITAL GAIN CONTROL OUTPUT A3 –V S +V S +V S 10kΩ 10kΩ A2 REF +IN 2.2kΩ –V S +V S –V S +V S 2.2kΩ –V S 06288-054 DGND WR –V S 図47. AD8250は従来型の3オペアンプ構成を採用したモノリシック計 装アンプです(図47)。本製品は、高精度、直線性性能、堅牢 なデジタル・インターフェースを可能とするアナログ・デバイ セズ独自の iCMOS プロセスで製造されています。パラレル・ インターフェースにより、1、2、5、10倍のゲイン設定を行う ことができます。ゲインは、内部の高精度抵抗アレイ内の抵抗 を切り替えて制御します(図 47 )。 AD8250 は電圧帰還回路を 備えていますが、ゲイン帯域幅積はゲイン1、2、5に対して増 加します。 これは、各ゲインでそれぞれ別々の周波数補償が行 われるためです。これにより、高いゲインで、帯域幅を最大に しています。 簡略回路図 トランスペアレント・ゲイン・モード ゲインを設定する最も簡単な方法は、A0およびA1に入力され るロジック・ハイ電圧またはロジック・ロー電圧によって直接 ゲインを設定する方法です。図48は、トランスペアレント・ゲ イン・モード(このデータシートではすべてのこの名前で統一) ___ によるゲイン設定方法の1例です。WRを負電源に接続すると トランスペアレント・ゲイン・モードになります。このモード では、 A0 および A1 に入力する電圧をロジック・ローからロ ジック・ハイ(またはその逆)に変化させると、ゲインが直ち に変わります。表 5 にこのモードの真理値表を、図 48 にこの モードに設定されたAD8250を、それぞれ示します。 すべての内部アンプは、歪みキャンセル回路を使って高直線性 と超低THDを達成しています。レーザートリムされた薄膜抵抗 により、G=1で0.03%未満の最大ゲイン誤差、G=10で98dB の最小CMRRを実現しています。ピン配置は全周波数範囲で高 CMRRを可能にするよう最適化されているため、50kHzで最小 80dB(G=1)のCMRRを可能にしています。バランスのとれ た入力により、これまでCMRR性能に悪影響を与えていた寄生 を減少させています。 +15V 10µF 0.1µF WR –15V +5V A1 A0 +IN +5V G = 10 AD8250 REF ゲインの選択 –IN DGND 10µF –15V NOTE: 1. IN TRANSPARENT GAIN MODE, WR IS TIED TO −VS. THE VOLTAGE LEVELS ON A0 AND A1 DETERMINE THE GAIN. IN THIS EXAMPLE, BOTH A0 AND A1 ARE SET TO LOGIC HIGH, RESULTING IN A GAIN OF 10. 図48. REV. 0 ― 15 ― DGND 0.1µF トランスペアレント・ゲイン・モード (A0およびA1=ハイレベル、G=10) 06288 -055 ここでは、AD8250の基本動作の設定方法について説明します。 ロジック・ローとロジック・ハイの電圧規定値は「仕様」に記 載します。ロジック・ローの代表値は 0V 、ロジック・ハイは 5Vであり、 両電圧ともDGNDを基準に測定されます。DGND の許容電圧範囲については、表 2 の仕様を参照してください。 AD8250のゲインは、次の2つの方法で設定できます。 AD8250 表5. 表6. ロジック・レベル真理値表 (トランスペアレント・ゲイン・モード) ロジック・レベル真理値表(ラッチ・ゲイン・モード) ___ WR A1 A0 Gain Change to 1 ___ WR A1 A0 Gain High to Low Low Low –VS Low Low 1 High to Low Low High Change to 2 –VS Low High 2 High to Low High Low –VS High Low 5 High to Low High High Change to 10 –VS High High 10 Low to Low X1 X1 No Change Low to High 1 X1 No Change 1 1 No Change ラッチ・ゲイン・モード アプリケーションには、同じPCB上にマルチプレクサ/その他 のプログラマブル・ゲイン計装アンプなど、複数のデバイスを 備えているものがあります。このような場合、デバイスはデー タ・バスを共有できます。 AD8250のゲインはラッチ機能を持 ___ つ WR を使って設定できるため、他のデバイスは A0 と A1 を共 用できます。図 49 に、この方法を使用する回路図、すなわち ラッチ・ゲイン・モードを示します。 AD8250がこのモードに ___ なるのは、 WR がロジック・ハイ(代表値 5V )またはロジッ ク・ロー(代表値 0V)に保持されているときです。A0とA1の ___ 電圧は、WR信号がロジック・ハイからロジック・ローに変化 するときの立下がりエッジで読み出されます。これによってA0 とA1のロジック・レベルがラッチ入力され、ゲインが変更され ます。このゲインの変更については、表6 の真理値表を参照し てください。 +15V WR +5V 0V +5V 0V WR 10µF 0.1µF A1 A1 A0 +IN + A0 G = PREVIOUS STATE +5V 0V G = 10 AD8250 –IN DGND DGND 0.1µF –15V NOTE: 1. ON THE DOWNWARD EDGE OF WR, AS IT TRANSITIONS FROM LOGIC HIGH TO LOGIC LOW, THE VOLTAGES ON A0 AND A1 ARE READ AND LATCHED IN, RESULTING IN A GAIN CHANGE. IN THIS EXAMPLE, THE GAIN SWITCHES TO G = 10. パワーアップ時にAD8250がラッチ・ゲイン・モードになった ときは、デフォルトのゲイン値1が使用されます。一方、 AD8250 がトランスペアレント・ゲイン・モードに設定されて いるときは、パワーアップ時にA0とA1の電圧レベルで選択さ れたゲインが使用されます。 ラッチ・ゲイン・モードのタイミング ___ ラッチ・ゲイン・モードの場合は、WRの立下がりエッジで ゲ )の間、 インをラッチ入力する前の最小セットアップ時間(tSU___ A0 とA1 のロジック・レベルを保持します。同様に、WR の立 下がりエッジ後の最小ホールド時間( t HD )の間もそのロジッ ク・レベルを保持して、ゲインが正しくラッチ入力されるよう にします。 tHD後に A0とA1でロジック・レベルを変更しても、 ___ ___ WRの次の立下がりエッジまでゲインは変わりません。 WRが ___ __-HIGHで、WRがローレベ ハイレベルを維持できる最小時間はtWR __-LOWです。表2に、デジタル・タ ルを維持できる最小時間はtWR イミング仕様を示します。アンプのセトリング時間は、ゲイン 変更に必要な時間より長くなります。図50にタイミング図を示 します。 ラッチ・ゲイン・モード(G=10) tWR-HIGH tWR-LOW WR tSU tHD 06288-057 図49. X 06288-056 10µF X X=ドント・ケア データ・バスを他のデバイスと共有する場合には、これらのデ バイスに入力されるロジック・レベルがAD8250の出力に混入 する可能性があります。混入は、ロジック信号のエッジ・レー トを下げて最小限に抑えることができます。また、PCBの優れ たレイアウトにより、ボードのデジタル部とアナログ部との結 合を削減することもできます。 REF – High to High 1 X Change to 5 A0, A1 図50. ラッチ・ゲイン・モードのタイミング図 ― 16 ― REV. 0 AD8250 電源レギュレーションとバイパス INCORRECT CORRECT +V S +V S AD8250は高いPSRRを備えていますが、最適な性能を達成す るには、安定した DC 電圧で計装アンプに電源を供給する必要 があります。電源ピンのノイズは性能に悪影響を与えることが あります。すべてのリニア回路の場合と同様、バイパス・コン デンサを使ってアンプをデカップリングします。 AD8250 AD8250 REF REF 0.1µFのコンデンサは、各電源ピンの近くに接続します。10µF のタンタル・コンデンサはデバイスから離れたところに接続で きます(図51を参照)。多くの場合、これらのコンデンサは他 の高精度ICと共用できます。 –V S 10µF AD8250 A0 AD8250 REF V OUT AD8250 10MΩ LOAD –V S THERMOCOUPLE DGND THERMOCOUPLE +V S 10µF –V S +V S C C 06288-058 0.1µF REF –V S REF –IN 図51. +V S 1 fHIGH-PASS = 2 πRC AD8250 電源デカップリング(REFと出力はグラウンドを基準) C REF R AD8250 C REF R 入力バイアス電流のリターン・パス AD8250の入力バイアス電流には、ローカル・アナログ・グラ –V S –V S CAPACITIVELY COUPLED ウンドへのリターン・パスが必要です。熱電対のように信号源 がリターン電流パスを持っていない場合には、図52のように接 続します。 CAPACITIVELY COUPLED 06288-059 0.1µF WR A1 DGND TRANSFORMER +V S +V S +IN –V S TRANSFORMER 図52. IBIASパスの構成 入力保護 AD8250のすべてのピンは、ESD保護されています。図47に示 すように、ESDダイオードの前に2.2kΩの直列抵抗が接続され ています。この抵抗によってダイオードに流れる電流が制限さ れるため、正電源の13V上、また負電源の13V下までのDC過負 荷状態が許容されています。各電源レールを超える13V以上の 電圧に対しては、各入力に直列に外付け抵抗を接続して電流を 制限します。いずれの場合でも、AD8250は室温で連続6mAの 電流を安全に処理できます。AD8250に非常に大きな過負荷電 圧が入力されるアプリケーションでは、外付け直列抵抗と、 BAV199L 、 FJH1100 、 SP720 のような低リーク・ダイオー ド・クランプを使う必要があります。 REV. 0 ― 17 ― AD8250 カップリング・ノイズ リファレンス・ピン リファレンス・ピン( REF )には 10kΩ の抵抗を接続します (図47を参照)。計装アンプの出力は、REFピンの電圧を基準に しています。これは、出力信号をローカル・アナログ・グラウ ンド以外の電圧にオフセットさせる場合に便利です。たとえば、 AD8250が単電源ADCとインターフェースできるように、電圧 源をREFピンに接続して出力をレベル・シフトさせることがで きます。許容リファレンス電圧範囲は、ゲイン、同相入力、電 源電圧の関数になります。 REF ピンは、+ V S または− V S を 0.5V以上超えることはできません。 最適な性能を得るためには、特に出力がREFピンを基準に測定 されない場合はREFピンへのソース・インピーダンスを小さく 維持して、寄生抵抗がCMRRとゲイン精度に悪影響を与えない ようにします。 INCORRECT 次のガイドラインに従って、AD8250へのカップリング・ノイ ズを防止します。 • デジタル・ラインがデバイスの真下を通らないようにしま す。 • アナログ・グラウンド・プレーンは AD8250 の下を通しま す。 • ボードの他の部分へのノイズの拡散を防ぐため、高速ス イッチング信号はデジタル・グラウンドでシールドして、 アナログ信号パスの近くを通らないようにします。 • デジタル信号とアナログ信号が交差しないようにします。 • 電源ラインはできるだけ太いパターンにして、低インピー ダンス・パスとなるようにします。必要なデカップリング については、「電源レギュレーションとバイパス」のガイド ラインに従ってください。 CORRECT 同相ノイズ除去 AD8250 全周波数範囲で高いCMRRを持つAD8250は、電源ノイズとそ の高調波のような外乱に対する耐性が、一般的な計装アンプ (200HzでCMRRが低下する)より優れています。これらの計 装アンプは、多くの場合、この不足を補償するために入力側に コモン・モード・フィルタを必要とします。しかし、AD8250 は広い周波数範囲でCMRRを阻止できるため、フィルタは不要 になります。 AD8250 V REF V REF + – 図53. 06288-060 OP1177 リファレンス・ピンの駆動 同相入力電圧範囲 3オペアンプ構成のAD8250では、増幅後に同相電圧を除去しま す。したがって、AD8250の内部ノードでは増幅信号と同相信 号の組み合わせが生じます。これらの組み合わせ信号は、入力 信号や出力信号で制限されないときでも、電源電圧で制限する ことができます。図26と図27に、各種の出力電圧、電源電圧、 ゲインに対する許容同相入力電圧範囲を示します。 レイアウト グラウンディング ミックスド・シグナル回路では、低レベルのアナログ信号をノ イズの多いデジタル環境から分離する必要があります。 AD8250を使用するデザインも例外ではありません。このデバ イスの電源電圧は、アナログ・グラウンドを基準とし、デジタ ル回路はデジタル・グラウンドを基準とします。両グラウンド を 1 つのグラウンド・プレーンに接続することは便利ですが、 グラウンド配線とPCボードを流れる電流が大きな誤差を発生さ せることがあります。このため、アナログとデジタルのグラウ ンド・プレーンは別々に使用します。アナログ・グラウンドと デジタル・グラウンドの接続は、グラウンド・ポイントの1 箇 所でのみ行いスター結線にしてください。 適切なボード・レイアウトを行えばシステム性能を最大化でき ます。周波数全体で高い CMRR を維持するためには、入力パ ターンを対称に配置します。このパターンでは、抵抗や容量の バランスを維持します。これは、入力ピンおよびパターンの下 に位置する他の PCB メタル層にも当てはまります。さらに、 ソース抵抗と容量は可能な限り入力の近くに配置しておきま す。パターンが他の層からの入力と交差する場合は、入力パ ターンに対して直角に配線します。 RF干渉 強い RF 信号が存在するアプリケーションでアンプを使用する と、多くの場合、RF整流の問題が生じます。これらの外乱は小 さい DC オフセット電圧として現れることがあります。高周波 信号は、図54に示すように計装アンプの入力に接続されたロー パスR-C回路で除去できます。このフィルタは、次式に従って 入力信号の帯域幅を制限します。 FilterFreq DIFF = FilterFreqCM = 1 2πR (2CD +CC ) 1 2πRCC ここで、CD≧10CC AD8250の出力電圧は、リファレンス・ピンの電位を基準にし ています。REFは適切なローカル・アナログ・グラウンドに接 続するか、ローカル・アナログ・グラウンドを基準とする電圧 に接続するようにしてください。 ― 18 ― REV. 0 AD8250 下図の例では、1nFのコンデンサと49.9Ωの抵抗がAD7612用の 折り返し防止フィルタとして機能します。また、1nFのコンデ ンサは、ADCのスイッチド・キャパシタ入力に必要な電荷を保 存/供給する働きもあります。49.9Ωの直列抵抗はアンプから の1nF負荷の負担を減らし、AD7612のスイッチド・キャパシタ 入力から流出するキックバック電流がアンプに流れないように します。小さい抵抗を選択すると、 AD8250 の出力電圧と AD7612 の入力電圧との相関を良くすることができますが、 AD8250が不安定になることがあります。精度を維持するため に小さい抵抗を使用するか、安定性を維持するために大きな抵 抗を使用するかは適正に選択する必要があります。 +15V 0.1µF 10µF CC R +IN V OUT AD8250 CD R REF –IN CC –15V +15V 06288-061 10µF 0.1µF 10µF 0.1µF WR 図54. RFIの除去 +12V A1 RとCCの値は、RFIを最小化するように選択します。正側入力 のR×CCと負側入力のR×CCとの不一致は、AD8250のCMRR の性能を低下させます。C C の値より10 倍大きいC D の値を使う と、不一致の影響は小さくなるため、性能が改善されます。 +IN 49.9Ω AD8250 REF –12V 0.1µF 0.1µF AD7612 1nF +5V –IN A/Dコンバータの駆動 ADR435 ― 19 ― DGND 10µF DGND 0.1µF 06288-062 計装アンプは、優れたCMRRが可能であるためにA/Dコンバー タの前に使用されることがよくあります。一般に、計装アンプ はADCを駆動するためのバッファを必要とします。しかし、低 出力ノイズ、低歪み、短いセトリング時間の特性を持つ AD8250は優れたADCドライバとして機能します。 REV. 0 A0 –15V 図55. ADCの駆動 AD8250 この回路を使用して差動 ADC を駆動する場合は、 ADC のリ ファレンスから抵抗分圧器を使用してVREFを設定することによ り、出力をADCとレシオメトリックにできます。 アプリケーション 差動出力 マイクロコントローラによるゲインの設定 アプリケーションによっては、差動信号の発生が必要となりま す。多くの場合、高分解能ADCは差動入力を必要とします。ま た、長距離伝送で干渉の影響を少なくするために差動信号が必 要になる場合もあります。 +15V 10µF 0.1µF WR A1 図 57 に、差動信号を出力する AD8250 の構成方法を示します。 オペアンプAD817は、差動電圧を発生するために反転回路とし て使用します。VREFは、図中の計算式に従って出力の中点を設 定します。オペアンプからの誤差は両出力に共通であるため同 相です。同様に、不一致抵抗使用による誤差により、同相 DC オフセット誤差が発生します。このような誤差は、差動入力 ADCまたは計装アンプによる差動信号処理で除去されます。 A0 +IN MICROCONTROLLER + AD8250 REF – –IN DGND DGND 0.1µF 06288-063 10µF –15V 図56. マイクロコントローラを使用したゲインの設定 +12V 0.1µF AMPLITUDE WR +5V A1 A0 +IN –5V AMPLITUDE + V OUT A = V IN + VREF 2 AD8250 V IN G=1 – 0.1µF +2.5V 0V –2.5V REF TIME 4.99kΩ DGND – + –12V –12V 4.99kΩ AD817 +12V V REF 0V 10pF AMPLITUDE 10µF 0.1µF –12V 0.1µF 10µF DGND V OUT B = –V IN + VREF 2 図33. +2.5V 0V –2.5V TIME 06288-064 +12V レベル・シフトによる差動出力 ― 20 ― REV. 0 AD8250 0 データ・アクイジション –10 AD8250 は、優れた計装アンプとしてデータ・アクイジショ –20 ン・システムで力を発揮します。このデバイスは広帯域幅、低 歪み、短いセトリング時間の特性を持っているため、各種 16 ビットADCの信号コンディショニングを行うことができます。 –30 A MPL ITUDE ( dB) –40 図59に、デモ用のAD825xデータ・アクイジション・ボードの 回路図を示します。高速スルーレートのAD8250により、マル チプレクサ入力からの急激に変化する信号に対してコンディ ショニングを行うことができます。FPGAは、AD7612、 AD8250 、ADG1209 を制御します。また、トランスペアレン ト・ゲイン・モードのときは、機械的スイッチやジャンパ線を 使ってゲインをピン設定することができます。 –50 –60 –70 –80 –90 –100 –110 –120 –140 このシステムは、テスト中に1kHzで−111dBのTHD、91dBの S/N比を達成しています(図58を参照)。 0 5 10 15 20 25 30 35 40 45 FREQUENCY (kHz) 図58. AD8250を使用したAD825x DAQデモ・ボードのFFT (1kHz信号) JMP 0.1µF +CH1 +CH2 +CH3 +CH4 –CH4 –CH3 –CH2 –CH1 V DD 4 S1A DGND EN DGND JMP +5V DGND 2kΩ 2 ALTERA EPF6010ATC144-3 DGND 6 0Ω 7 S4A 0Ω CC +IN 8 10 ADG1209 10 S4B 0Ω 0Ω 806Ω –IN CC 15 12 S2B + 1 – S1B A1 V SS 16 +V S –V S 9 3 DGND VOUT +IN 7 0Ω 49.9Ω AD7612 1nF ADR435 8 A0 806Ω 5 WR A1 4 A0 AD8250 VREF CD 9 11 S3B 13 –V S 2kΩ 10µF 6 S3A 806Ω 806Ω +5V GND 5 S2A 806Ω –12V 2 806Ω 806Ω + 10µF 14 806Ω JMP +12V + +12V 1 C4 0.1µF C3 0.1µF 3 +12V –12V JMP 0.1µF –12V +5V 2kΩ DGND +5V R8 2kΩ 06288-065 JMP DGND 図59. REV. 0 AD825x DAQデモ・ボードのADG1209、AD8250、AD7612の回路図 ― 21 ― 50 06288-066 –130 AD8250 外形寸法 3.10 3.00 2.90 1 6 5.15 4.90 4.65 5 D06288-0-1/07(0)-J 10 3.10 3.00 2.90 PIN 1 0.50 BSC 0.95 0.85 0.75 0.15 0.05 1.10 MAX 0.33 0.17 SEATING PLANE 0.23 0.08 0.80 0.60 0.40 8° 0° COPLANARITY 0.10 COMPLIANT TO JEDEC STANDARDS MO-187-BA 図60. 10ピン・ミニ・スモール・アウトライン・パッケージ[MSOP] (RM-10) 寸法単位:mm オーダー・ガイド Model 1 Package Description Package Option Branding AD8250ARMZ –40℃ to +85℃ 10-Lead MSOP RM-10 H00 AD8250ARMZ-RL1 –40℃ to +85℃ 10-Lead MSOP RM-10 H00 1 –40℃ to +85℃ 10-Lead MSOP RM-10 H00 AD8250ARMZ-R7 AD8250-EVALZ1 1 Temperature Range Evaluation Board Z=鉛フリー製品 ― 22 ― REV. 0