日本語参考資料 最新版英語データシートはこちら 80 MSPS/125 MSPS、シリアルLVDS 1.8 V 14ビット・デュアルA/Dコンバータ AD9645 データシート 機能ブロック図 特長 AVDD 電源動作: 1.8 V 低消費電力: 125 MSPS でチャンネルあたり 122 mW、消費電 力調整オプション付き。 SNR = 74 dBFS (ナイキスト周波数まで) 70 MHz で SFDR = 91 dBc DNL = ±0.65 LSB (typ); INL = ±1.5 LSB (typ) シリアル LVDS (ANSI-644、デフォルト)および低消費電力の縮 小レンジ・オプション(IEEE 1596.3 と同じ) 650 MHz のフル・パワー・アナログ帯域幅 入力電圧範囲: 2 V p-p シリアル・ポート制御 フルチップおよび個別のチャンネル・パワーダウン・モード 柔軟なビット指向 組込みおよびカスタムのデジタル・テスト・パターン生成 クロック分周器 プログラマブルな出力クロックとデータ・アライメント 出力分解能が設定可能 スタンバイ・モード DRVDD AD9645 VINA– PLL, SERIALIZER AND DDR LVDS DRIVERS VINA+ D0A+ D0A– 14 14-BIT PIPELINE ADC 14 VCM 14 VINB+ VINB– 14-BIT PIPELINE ADC 14 REFERENCE D1A+ D1A– D0B+ D0B– D1B+ D1B– DCO+ DCO– FCO+ SERIAL PORT INTERFACE 1 TO 8 CLOCK DIVIDER SCLK/ SDIO/ CSB DFS PDWN CLK+ CLK– 10537-001 FCO– 図 1. この ADC は該当する LVDS シリアル・データレートを得るた めに、サンプル・レート・クロックを自動的に逓倍します。こ のデバイスには、出力でデータを取り込むためのデータ・クロ ック出力(DCO)と新しい出力バイトを通知するためのフレー ム・クロック出力(FCO)が設けてあります。個別チャンネル・ パワーダウンをサポートしており、フル・パワーダウン状態で の AD9645 消費電力は 2 mW (typ)以下です。ADC は、柔軟性を 高め、システム・コストを下げるためにデザインされた、プロ グラマブルな出力クロック、データ・アライメント、デジタ ル・テスト・パターンの生成などの複数の機能を持っています。 使用可能なデジタル・テスト・パターンとしては、決定論的パ ターン、疑似ランダム・パターン、ユーザー定義のテスト・パ ターン (シリアル・ポート・インターフェース(SPI)を介して入 力)などがあります。 アプリケーション 通信 ダイバーシティー無線システム マルチモード・デジタル・レシーバ GSM、EDGE、W-CDMA、LTE、 CDMA2000、WiMAX、TD-SCDMA I/Q 復調システム スマート・アンテナ・システム ブロードバンド・データ・アプリケーション バッテリ駆動の計装機器 ハンドヘルド型スコープ・メータ 携帯型の医用画像および超音波 レーダー／LIDAR 概要 AD9645 は、80/125 MSPS の 14 ビット・デュアル A/D コンバー タ(ADC)で、サンプル・アンド・ホールド回路を内蔵し、低価 格、低消費電力、小型、使い易くなるようにデザインされてい ます。このデバイスは、最大 125 MSPS の変換レートで動作し、 小型パッケージが重要となるアプリケーションで優れたダイナ ミック性能と低消費電力を持つように最適化されています。 この ADC は、フル性能動作のために 1.8 V の単電源と LVPECL/ CMOS/LVDS 互換のサンプル・レート・クロックを必要としま す。多くのアプリケーションに対して、外付けのリファレンス 電圧またはドライバなしで済みます。 AD9645 は、RoHS 準拠の 32 ピン LFCSP パッケージを採用して います。仕様は−40°C～+85°C の工業用温度範囲で規定されてい ます。このデバイスは、米国特許により保護されています。 製品のハイライト 1. 2. 3. 4. 5. Rev. 0 AGND 小型フットプリント。2 個の ADC が小型省スペース・パッ ケージに内蔵されています。 低消費電力。125 MSPS でチャンネルあたり 122 mW の低消 費電力、消費電力調整オプション付き。 12 ビット・デュアル ADC の AD9635 とピン・コンパチブ ルです。 使い易い。最大 500 MHz の周波数で動作するデータ・クロ ック出力(DCO)を持ち、ダブル・データレート(DDR)動作 をサポート。 柔軟性。SPI 制御は、特定のシステム条件を満たすように 広範囲で柔軟な機能を提供します。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。 ※日本語版資料は REVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 ©2012 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9645 データシート 目次 特長 ................................................................................................... 1 消費電力とパワーダウン・モード ........................................... 22 アプリケーション ............................................................................ 1 デジタル出力とタイミング ....................................................... 23 概要 ................................................................................................... 1 出力テスト・モード .................................................................. 26 機能ブロック図 ................................................................................ 1 シリアル・ポート・インターフェース(SPI)................................ 27 製品のハイライト ............................................................................ 1 SPI を使う設定............................................................................ 27 改訂履歴 ........................................................................................... 2 ハードウェア・インターフェース ........................................... 28 仕様 ................................................................................................... 3 SPI を使わない設定 .................................................................... 28 DC 仕様 ......................................................................................... 3 SPI からアクセス可能な機能 .................................................... 28 AC 仕様 ......................................................................................... 4 メモリ・マップ .............................................................................. 29 デジタル仕様................................................................................ 5 メモリ・マップ・レジスタ・テーブルの読出し .................... 29 スイッチング仕様 ........................................................................ 6 メモリ・マップ・レジスタ・テーブル.................................... 30 タイミング仕様............................................................................ 6 メモリ・マップ・レジスタの説明 ........................................... 33 絶対最大定格.................................................................................. 10 アプリケーション情報................................................................... 35 熱抵抗 ......................................................................................... 10 デザイン・ガイドライン........................................................... 35 ESD の注意 ................................................................................. 10 電源とグラウンドのガイドライン ........................................... 35 ピン配置およびピン機能説明....................................................... 11 エクスポーズド・パッド・サーマル・ヒート・スラグの推奨 事項.............................................................................................. 35 代表的な性能特性 .......................................................................... 12 AD9645-80 ................................................................................... 12 AD9645-125 ................................................................................. 15 VCM ............................................................................................ 35 等価回路 ......................................................................................... 18 SPI ポート ................................................................................... 35 動作原理 ......................................................................................... 19 外形寸法 .......................................................................................... 36 アナログ入力に対する考慮 ...................................................... 19 オーダー・ガイド ...................................................................... 36 リファレンス電圧のデカップリング ....................................... 35 リファレンス電圧 ...................................................................... 20 クロック入力の考慮事項 .......................................................... 21 改訂履歴 6/12—Revision 0: Initial Version Rev. 0 － 2/36 － AD9645 データシート 仕様 DC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS。 表 1. AD9645-80 Parameter1 RESOLUTION ACCURACY No Missing Codes Offset Error Offset Matching Gain Error Gain Matching Differential Nonlinearity (DNL) Integral Nonlinearity (INL) Temp Full Full Full Full Full Full 25°C Full 25°C Min 14 −0.6 −0.2 −4.3 −0.6 −2.6 Typ AD9645-125 Max Min Typ Max 14 Guaranteed −0.2 +0.1 +0.1 +0.4 −1.0 +2.2 0.5 2.2 +1.3 ±0.65 +2.8 ±1.1 −0.6 −0.2 −5.1 Unit Bits Guaranteed −0.2 +0.1 −1.5 0.6 ±1.5 % FSR % FSR % FSR % FSR LSB LSB LSB LSB 3.3 ppm/°C −0.6 +0.2 +0.4 +2.3 2.6 +1.3 ±0.65 −3.6 +3.4 TEMPERATURE DRIFT Offset Error Full INTERNAL VOLTAGE REFERENCE Output Voltage (1 V Mode) Load Regulation at 1.0 mA (VREF = 1 V) Input Resistance Full 25°C 25°C INPUT-REFERRED NOISE VREF = 1.0 V 25°C 0.95 1.0 LSB rms ANALOG INPUTS Differential Input Voltage (VREF = 1 V) Common-Mode Voltage Common-Mode Range Differential Input Resistance Differential Input Capacitance Full Full 25°C 25°C 25°C 2 0.9 2 0.9 V p-p V V kΩ pF POWER SUPPLY AVDD DRVDD IAVDD2 IDRVDD (ANSI-644 Mode)2 IDRVDD (Reduced Range Mode)2 Full Full Full Full 25°C TOTAL POWER CONSUMPTION DC Input Sine Wave Input (Two Channels; Includes Output Drivers in ANSI-644 Mode) Sine Wave Input (Two Channels; Includes Output Drivers in Reduced Range Mode) Power-Down Standby3 2.7 0.98 1.0 2 7.5 0.5 1.02 1.3 0.98 0.5 5.2 3.5 1.7 1.7 1.0 2 7.5 1.02 1.3 5.2 3.5 1.8 1.8 56 48 39 1.9 1.9 61 50 Full Full 178 187 191 200 25°C 171 25°C Full 2 92 1.7 1.7 1.8 1.8 78 57 48 1.9 1.9 83 60 V V mA mA mA 227 243 244 257 mW mW 227 101 V mV kΩ 2 115 mW 126 mW mW 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新 版は英文をご覧ください）を参照してください。 2 両チャンネルに低周波数のフルスケール正弦波を入力して測定。 3 SPI 経由で制御可能。 Rev. 0 － 3/36 － AD9645 データシート AC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内部リファレンス電圧、AIN = −1.0 dBFS。 表 2. AD9645-80 Parameter1 SIGNAL-TO-NOISE RATIO (SNR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz Temp 25°C 25°C Full 25°C 25°C Min Typ 73.1 75.6 75.4 74.5 72.1 70.0 72.7 75.6 75.2 74.4 71.7 69.7 11.8 12.3 12.2 12.1 11.6 11.3 82 96 91 96 82 82 AD9645-125 Max Min Typ Max Unit 72.8 75.2 75.0 74.3 72.5 70.3 dBFS dBFS dBFS dBFS dBFS 72.4 75.1 75.0 74.2 72.4 70.0 dBFS dBFS dBFS dBFS dBFS 11.7 12.2 12.2 12.0 11.7 11.3 Bits Bits Bits Bits Bits 82 93 97 91 91 81 dBc dBc dBc dBc dBc −83 −93 −97 −91 −93 −81 −82 dBc dBc dBc dBc dBc −82 −96 −99 −96 −91 −87 −84 dBc dBc dBc dBc dBc SIGNAL-TO-NOISE-AND-DISTORTION RATIO (SINAD) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 25°C 25°C Full 25°C 25°C EFFECTIVE NUMBER OF BITS (ENOB) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 25°C 25°C Full 25°C 25°C SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 25°C 25°C Full 25°C 25°C WORST HARMONIC (SECOND OR THIRD) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 25°C 25°C Full 25°C 25°C −96 −91 −96 −82 −82 WORST OTHER HARMONIC OR SPUR fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 139.5 MHz fIN = 200.5 MHz 25°C 25°C Full 25°C 25°C −99 −97 −99 −93 −91 TWO-TONE INTERMODULATION DISTORTION (IMD)—AIN1 AND AIN2 = −7.0 dBFS fIN1 = 70.5 MHz, fIN2 = 72.5 MHz 25°C −93 −93 dBc CROSSTALK2 25°C −97 −97 dB 25°C −97 −97 dB POWER SUPPLY REJECTION RATIO (PSRR)4 AVDD DRVDD 25°C 25°C 42 67 42 67 dB dB ANALOG INPUT BANDWIDTH, FULL POWER 25°C 650 650 MHz CROSSTALK (OVERRANGE CONDITION) 3 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新 版は英文をご覧ください）を参照してください。 2 クロストークは、片方のアナログ・チャンネルに-1.0 dBFS を入力し、隣接チャンネルは入力なしで、70 MHz で測定。 3 オーバーレンジ状態は、フルスケール入力レンジの 3 dB により定義されます。 4 PSRR は、10 MHz の正弦波を電源ピンに加えて、FFT で出力スプリアスを測定することにより測定します。 PSRR は、ピン電圧に対するスプリアス電圧振幅の比とし て計算され、dB で表示されます。 Rev. 0 － 4/36 － AD9645 データシート デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内部リファレンス電圧、AIN = −1.0 dBFS。 表 3. Parameter1 Temp Min CLOCK INPUTS (CLK+, CLK−) Logic Compliance Differential Input Voltage2 Input Voltage Range Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance Full Full Full 25°C 25°C 0.2 AGND − 0.2 LOGIC INPUT (SCLK/DFS) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC INPUT (CSB) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC INPUT (SDIO/PDWN) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC OUTPUT (SDIO/PDWN)3 Logic 1 Voltage (IOH = 800 μA) Logic 0 Voltage (IOL = 50 μA) Full Full DIGITAL OUTPUTS (D0x±, D1x±), ANSI-644 Logic Compliance Differential Output Voltage Magnitude (VOD) Output Offset Voltage (VOS) Output Coding (Default) DIGITAL OUTPUTS (D0x±, D1x±), LOW POWER, REDUCED SIGNAL OPTION Logic Compliance Differential Output Voltage Magnitude (VOD) Output Offset Voltage (VOS) Output Coding (Default) Typ Max Unit 3.6 AVDD + 0.2 V p-p V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF CMOS/LVDS/LVPECL 0.9 15 4 30 2 26 2 26 5 1.79 0.05 V V Full Full 290 1.15 LVDS 345 1.25 Twos complement 400 1.35 mV V Full Full 160 1.15 LVDS 200 1.25 Twos complement 230 1.35 mV V 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新 版は英文をご覧ください）を参照してください。 2 LVDS と LVPECL に対してのみ規定。 3 これは、同じ接続を共用する 13 本の SDIO/PDWN ピンに対して規定。 Rev. 0 － 5/36 － AD9645 データシート スイッチング仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内部リファレンス電圧、AIN = −1.0 dBFS。 表 4. Parameter1, 2 Temp Min CLOCK3 Input Clock Rate Conversion Rate Clock Pulse Width High (tEH) Clock Pulse Width Low (tEL) Full Full Full Full 10 10 OUTPUT PARAMETERS3 Propagation Delay (tPD) Rise Time (tR) (20% to 80%) Fall Time (tF) (20% to 80%) FCO Propagation Delay (tFCO) DCO Propagation Delay (tCPD)4 DCO to Data Delay (tDATA)4 DCO to FCO Delay (tFRAME)4 Lane Delay (tLD) Data-to-Data Skew (tDATA-MAX − tDATA-MIN) Wake-Up Time (Standby) Wake-Up Time (Power-Down)5 Pipeline Latency APERTURE Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Out-of-Range Recovery Time Full Full Full Full Full Full Full Typ Max Unit 1000 80/125 MHz MSPS ns ns 6.25/4.00 6.25/4.00 Full 25°C 25°C Full 2.3 300 300 2.3 tFCO + (tSAMPLE/16) tSAMPLE/16 tSAMPLE/16 90 ±50 250 375 16 25°C 25°C 25°C 1 174 1 1.5 (tSAMPLE/16) − 300 (tSAMPLE/16) − 300 ns ps ps ns ns ps ps ps ps ns μs Clock cycles 3.1 (tSAMPLE/16) + 300 (tSAMPLE/16) + 300 ±200 ns fs rms Clock cycles 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0／最新 版は英文をご覧ください）を参照してください。 2 標準 FR-4 材上で測定。 3 SPI 経由で制御可能。 変換レートは分周後のクロック・レートです。 4 tSAMPLE/16 は 2 つの LVDS データ・レーン内のビット数に基づきます。tSAMPLE = 1/fS。 5 ウェイクアップ時間は、パワーダウン・モードから通常動作へ戻るために要する時間として定義されます。 タイミング仕様 表 5. Parameter SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO Rev. 0 Description See Figure 68 Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK SCLK pulse width high SCLK pulse width low Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge (not shown in Figure 68) Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 68) － 6/36 － Limit Unit 2 2 40 2 2 10 10 10 ns min ns min ns min ns min ns min ns min ns min ns min 10 ns min AD9645 データシート タイミング図 SPI レジスタ設定値については、メモリ・マップ・レジスタの説明のセクションと表 20 を参照してください。 N–1 VINx± N tA tEL tEH CLK– N+1 CLK+ tCPD DCO– DDR DCO+ DCO– SDR DCO+ tFRAME tFCO FCO– FCO+ tPD D0A– BITWISE MODE tDATA D0A+ D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 0 N – 16 MSB N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 0 N – 16 0 N – 17 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 0 N – 16 0 N – 16 D06 N – 17 MSB N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 0 N – 17 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D12 N – 16 tLD D1A– D1A+ FCO– FCO+ D0A– D0A+ D1A– D1A+ 図 2.16 ビット DDR/SDR、2 レーン、1×フレーム・モード(デフォルト) N–1 VINx± N+1 tA N tEH CLK– CLK+ tEL tCPD DCO– DDR DCO+ DCO– SDR DCO+ tFCO FCO– FCO+ BITWISE MODE tDATA tPD D0A– D0A+ tFRAME D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 D10 N – 16 D08 N – 16 D06 N – 16 MSB N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 MSB N – 16 D09 N – 16 D07 N – 16 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 D05 N – 16 D04 N – 16 MSB N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D06 N – 17 MSB N – 16 D10 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 D05 N – 16 D03 N – 16 D01 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1A– D1A+ FCO– FCO+ D0A– BYTEWISE MODE D1A– D1A+ 図 3.12 ビット DDR/SDR、2 レーン、1×フレーム・モード Rev. 0 － 7/36 － 10537-003 D0A+ 10537-002 BYTEWISE MODE AD9645 データシート N–1 VINx± N tA tEL tEH CLK– N+1 CLK+ tCPD DCO– DDR DCO+ DCO– SDR DCO+ tFRAME tFCO FCO– FCO+ tPD D0A– BITWISE MODE tDATA D0A+ D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 0 N – 16 MSB N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 0 N – 16 0 N – 17 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 0 N – 16 0 N – 16 D06 N – 17 MSB N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 0 N – 17 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D12 N – 16 tLD D1A– D1A+ FCO– FCO+ D0A– D0A+ D1A– D1A+ 図 4.16 ビット DDR/SDR、2 レーン、2×フレーム・モード N–1 VINx± N+1 tA N tEH CLK– CLK+ tEL tCPD DCO– DDR DCO+ DCO– SDR DCO+ tFCO FCO– FCO+ BITWISE MODE tDATA tPD D0A– D0A+ tFRAME D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 D10 N – 16 D08 N – 16 D06 N – 16 MSB N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 MSB N – 16 D09 N – 16 D07 N – 16 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 D05 N – 16 D04 N – 16 MSB N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D06 N – 17 MSB N – 16 D10 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 D05 N – 16 D03 N – 16 D01 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1A– D1A+ FCO– FCO+ BYTEWISE MODE D0A– D1A– D1A+ 図 5.12 ビット DDR/SDR、2 レーン、2×フレーム・モード Rev. 0 － 8/36 － 10537-005 D0A+ 10537-004 BYTEWISE MODE AD9645 データシート N–1 VINx± tA N tEH CLK– tEL CLK+ tCPD DCO– DCO+ tFCO FCO– tFRAME FCO+ MSB N – 17 D0x+ D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 LSB 0 0 MSB D14 D13 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 N – 16 N – 16 図 6.ワード幅 DDR、1 レーン、1×フレーム、16 ビット出力モード N–1 VINx± tA N tEL tEH CLK– CLK+ DCO– tCPD DCO+ FCO– tFCO tFRAME FCO+ D0x+ tDATA tPD MSB N – 17 D10 D9 D8 D7 D6 D5 D4 D3 D2 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 D1 N – 17 図 7.ワード幅 DDR、1 レーン、1×フレーム、12 ビット出力モード Rev. 0 － 9/36 － D0 MSB N – 17 N – 16 D10 N – 16 10537-007 D0x– 10537-006 tDATA tPD D0x– AD9645 データシート 絶対最大定格 表 6. Parameter Electrical AVDD to AGND DRVDD to AGND Digital Outputs to AGND (D0x±, D1x±, DCO+, DCO−, FCO+, FCO−) CLK+, CLK− to AGND VINx+, VINx− to AGND SCLK/DFS, SDIO/PDWN, CSB to AGND RBIAS to AGND VREF to AGND VCM to AGND Environmental Operating Temperature Range (Ambient) Maximum Junction Temperature Lead Temperature (Soldering, 10 sec) Storage Temperature Range (Ambient) Rating 熱抵抗 −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V エクスポーズド・パッドは、チップの唯一のグラウンド接続で す。エクスポーズド・パッドは、回路ボードの AGND プレーン にハンダ付けする必要があります。エクスポーズド・パッドを ボードにハンダ付けすると、ハンダ接続の信頼性が高くなり、 パッケージの最大熱能力が得られます。 −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V 表 7.熱抵抗 Airflow Velocity (m/sec) 0 1.0 2.5 Package Type 32-Lead LFCSP, 5 mm × 5 mm −40°C to +85°C 150°C 300°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 θJA1, 2 37.1 32.4 29.1 θJC1, 3 3.1 θJB1, 4 20.7 ΨJT1, 2 0.3 0.5 0.8 Unit °C/W °C/W °C/W 1 JEDEC JESD51-7、および JEDEC JESD51-5 2S2P テスト・ボードに準拠。 2 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 3 MIL-STD 883, Method 1012.1 に準拠。 4 JEDEC JESD51-8 (自然空冷)に準拠。 θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層 PCB に対し て規定します。表 7 に示すように、空気流を与えると熱放散が大 きくなるので、θJA が小さくなります。また、メタル・パターン、 スルー・ホール、グラウンド・プレーン、電源プレーンとパッ ケージ・ピンが直接接触する場合、これらのメタルによっても θJA が小さくなります。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 Rev. 0 － 10/36 － AD9645 データシート 32 31 30 29 28 27 26 25 AVDD VINB– VINB+ AVDD AVDD VINA+ VINA– AVDD ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 AD9645 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 AVDD RBIAS VCM VREF CSB DRVDD D0A+ D0A– NOTES 1. THE EXPOSED PADDLE IS THE ONLY GROUND CONNECTION ON THE CHIP. IT MUST BE SOLDERED TO THE ANALOG GROUND OF THE PCB TO ENSURE PROPER FUNCTIONALITY AND HEAT DISSIPATION, NOISE, AND MECHANICAL STRENGTH BENEFITS. 10537-008 D0B– D0B+ DCO– DCO+ FCO– FCO+ D1A– D1A+ 9 10 11 12 13 14 15 16 AVDD CLK+ CLK– SDIO/PDWN SCLK/DFS DRVDD D1B– D1B+ 図 8.ピン配置(上面図) 表 8.ピン機能の説明 ピン番号 記号 説明 0 AGND、エク スポーズド・ パッド エクスポーズド・パッドは、チップの唯一のグラウンド接続です。正常な機能、熱放散、ノイズ、機械的 強度を確保するため、PCB のアナログ・グラウンドへハンダ付けする必要があります。 1、24、25、28、 29、32 AVDD ADC アナログ・コア用の 1.8 V 電源ピン。 2、3 CLK+、CLK− LVPECL 入力、LVDS 入力、または 1.8 V CMOS 入力用の差動エンコード・クロック。 4 SDIO/PDWN SPI モード (SDIO)でのデータ入力／出力。30 kΩ プルダウン付きの双方向 SPI データ I/O。 非 SPI モード (PDWN)でのパワーダウン。30 kΩ 内蔵プルダウンによるチップ・パワーダウンのスタティック制御。 5 SCLK/DFS SPI モードでの SPI クロック入力 (SCLK)。30 kΩ 内蔵プルダウン。非 SPI モードでのデータ・フォーマッ ト・セレクト (DFS)。30 kΩ 内蔵プルダウンによるデータ出力フォーマットのスタティック制御。DFS ハ イ・レベル = 2 の補数出力、DFS ロー・レベル = オフセット・バイナリ出力。 6、19 DRVDD 出力ドライバ用の 1.8 V 電源ピン。 7、8 D1B−、D1B+ チャンネル B デジタル出力。 9、10 D0B−、D0B+ チャンネル B デジタル出力。 11、12 DCO−、DCO+ データ・クロック出力。 13、14 FCO−、FCO+ フレーム・クロック出力。 15、16 D1A−、D1A+ チャンネル A デジタル出力。 17、18 D0A−、D0A+ チャンネル A デジタル出力。 20 CSB SPI チップ・セレクト。15 kΩ プルアップ内蔵のアクティブ・ロー・イネーブル。 21 VREF 1.0 V 電圧リファレンス入力／出力。 22 VCM AVDD 電源中心のアナログ出力電圧。アナログ入力の同相モード電圧を設定します。 23 RBIAS アナログ電流バイアスを設定します。このピンとグラウンドとの間に 10 kΩ (1%許容誤差)抵抗を接続して ください。 26、27 VINA−、 VINA+ チャンネル A ADC のアナログ入力。 30、31 VINB+、 VINB− チャンネル B ADC のアナログ入力。 Rev. 0 － 11/36 － AD9645 データシート 代表的な性能特性 AD9645-80 0 0 80MSPS 9.7MHz AT –1dBFS SNR = 74.6dB (75.6dBFS) SFDR = 95.2dBc 80MSPS 139.5MHz AT –1dBFS SNR = 71dB (72dBFS) SFDR = 80.8dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –120 –40 –60 –80 –100 –120 0 10 20 30 40 FREQUENCY (MHz) –140 10537-009 –140 0 20 30 40 FREQUENCY (MHz) 図 9.シングル・トーン 16k FFT、fIN = 9.7 MHz fSAMPLE = 80 MSPS 図 12.シングル・トーン 16k FFT、fIN = 139.5 MHz fSAMPLE = 80 MSPS 0 0 80MSPS 30.5MHz AT –1dBFS SNR = 74.3dB (75.3dBFS) SFDR = 90.9dBc –20 80MSPS 200.5MHz AT –1dBFS SNR = 68.9dB (69.9dBFS) SFDR = 81.7dBc –20 –40 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 10 10537-012 AMPLITUDE (dBFS) –20 –60 –80 –40 –60 –80 –100 –100 –120 –120 10 20 30 40 FREQUENCY (MHz) 10 20 10537-010 0 0 30 10537-013 –140 –140 40 FREQUENCY (MHz) 図 13.シングル・トーン 16k FFT、fIN = 200.5 MHz fSAMPLE = 80 MSPS 図 10.シングル・トーン 16k FFT、fIN = 30.5 MHz fSAMPLE = 80 MSPS 0 0 –30 AMPLITUDE (dBFS) –20 –40 –60 –80 –45 –60 –75 –90 –105 –100 –120 –120 –135 0 10 20 30 40 FREQUENCY (MHz) 10537-011 0 –140 8 12 16 20 24 28 32 36 40 FREQUENCY (MHz) 図 14.シングル・トーン 16k FFT、fIN = 200.5 MHz fSAMPLE = 80 MSPS、クロック＝8 分周 図 11.シングル・トーン 16k FFT、fIN = 70.2 MHz fSAMPLE = 80 MSPS Rev. 0 4 － 12/36 － 10537-014 AMPLITUDE (dBFS) 80MSPS 200.5MHz AT –1dBFS SNR = 70.8dB (71.8dBFS) SFDR = 81.5dBc –15 80MSPS 70.2MHz AT –1dBFS SNR = 73.4dB (74.4dBFS) SFDR = 95.3dBc AD9645 データシート 120 110 SFDRFS 100 SFDR 100 90 SNR/SFDR (dBFS/dBc) 60 SNR/SFDR (dBFS/dBc) SNRFS 80 SFDR 40 SNR 20 80 SNR 70 60 50 40 30 20 0 –70 –60 –50 –40 –30 –20 0 –10 0 10537-015 –80 INPUT AMPLITUDE (dBFS) 0 20 40 80 100 120 140 160 180 200 220 240 260 INPUT FREQUENCY (MHz) 図 15.アナログ入力レベル対 SNR/SFDR、fIN = 9.7 MHz fSAMPLE = 80 MSPS 図 18.fIN 対 SNR/SFDR fSAMPLE = 80 MSPS 0 120 AIN1 AND AIN2 = –7dBFS SFDR = 90.8dBc IMD2 = –94.2dBc IMD3 = –92.7dBc –20 110 100 SFDR 90 –40 SNR/SFDR (dBFS/dBc) AMPLITUDE (dBFS) 60 10537-018 10 –20 –90 –60 –80 –100 SNR 80 70 60 50 40 30 20 –120 10 20 30 40 FREQUENCY (MHz) 0 –40 10537-016 0 –20 0 20 40 60 80 TEMPERATURE (°C) 図 16.2 トーン 16k FFT、fIN1 = 70.5 MHz、fIN2 = 72.5 MHz fSAMPLE = 80 MSPS 10537-019 10 –140 図 19.SNR/SFDR の温度特性、fIN = 9.7 MHz fSAMPLE = 80 MSPS 0 1.0 0.8 –20 0.4 IMD3 (dBc) INL (LSB) SFDR/IMD3 (dBc/dBFS) 0.6 SFDR (dBc) –40 –60 –80 0.2 0 –0.2 SFDR (dBFS) –0.4 –100 –0.6 IMD3 (dBFS) 図 17.入力振幅 (AIN)対 2 トーン SFDR/IMD3、 fIN1 = 70.5 MHz、 fIN2 = 72.5 MHz fSAMPLE = 80 MSPS Rev. 0 図 20.INL、fIN = 9.7 MHz fSAMPLE = 80 MSPS － 13/36 － 16393 15027 13661 10537-020 OUTPUT CODE 12295 10929 9563 8197 6831 5465 INPUT AMPLITUDE (dBFS) –0.8 4099 –10 2733 –30 1367 –50 1 –70 10537-017 –120 –90 AD9645 データシート 110 0.6 SFDR 100 0.4 SNR/SFDR (dBFS/dBc) 90 DNL (LSB) 0.2 0 –0.2 SNRFS 80 70 60 50 40 30 20 –0.4 0 10 16393 OUTPUT CODE 30 10537-021 15027 13661 12295 9563 10929 8197 6831 5465 4099 2733 1 1367 –0.6 50 70 90 SAMPLE RATE (MSPS) 10537-024 10 図 24.サンプル・レート対 SNR/SFDR、fIN = 9.7 MHz fSAMPLE = 80 MSPS 図 21.DNL、fIN = 9.7 MHz fSAMPLE = 80 MSPS 110 900,000 100 0.95LSB rms 800,000 SFDR 90 600,000 500,000 400,000 300,000 70 60 50 40 30 200,000 20 100,000 10 N–5N–4N–3N–2N–1 N 0 10 10537-022 0 N+1N+2N+3N+4N+5 CODE DRVDD 70 PSRR (dB) 60 50 AVDD 40 30 20 10 FREQUENCY (MHz) 10537-023 10 1 図 23.PSRR の周波数特性、 fCLK = 125 MHz fSAMPLE = 80 MSPS Rev. 0 50 70 90 図 25.サンプル・レート対 SNR/SFDR、fIN = 70 MHz fSAMPLE = 80 MSPS 90 0 30 SAMPLE RATE (MSPS) 図 22.入力換算ノイズ・ヒストグラム fSAMPLE = 80 MSPS 80 SNRFS 80 － 14/36 － 10537-025 SNR/SFDR (dBFS/dBc) NUMBER OF HITS 700,000 AD9645 データシート AD9645-125 0 0 125MSPS 9.7MHz AT –1dBFS SNR = 74.2dB (75.2dBFS) SFDR = 93.7dBc –40 –60 –80 –100 –60 –80 –100 –120 0 10 20 30 40 50 60 FREQUENCY (MHz) –140 10537-026 –140 0 20 40 60 FREQUENCY (MHz) 図 26.シングル・トーン 16k FFT、fIN = 9.7 MHz fSAMPLE = 125 MSPS 図 29.シングル・トーン 16k FFT、fIN = 139.5 MHz fSAMPLE = 125 MSPS 0 0 125MSPS 30.5MHz AT –1dBFS SNR = 73.9dB (74.9dBFS) SFDR = 96.8dBc –20 125MSPS 200.5MHz AT –1dBFS SNR = 69.4dB (70.4dBFS) SFDR = 81.5dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –120 –40 –60 –80 –100 –120 0 20 40 60 FREQUENCY (MHz) –140 10537-027 –140 0 20 40 60 FREQUENCY (MHz) 図 27.シングル・トーン 16k FFT、fIN = 30.5 MHz fSAMPLE = 125 MSPS 10537-030 AMPLITUDE (dBFS) –40 10537-029 –120 図 30.シングル・トーン 16k FFT、fIN = 200.5 MHz fSAMPLE = 125 MSPS 0 0 125MSPS 70.2MHz AT –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 92.1dBc –20 125MSPS 200.5MHz AT –1dBFS SNR = 70.6dB (71.6dBFS) SFDR = 81.3dBc –15 –30 –40 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 125MSPS 139.5MHz AT –1dBFS SNR = 71.2dB (72.2dBFS) SFDR = 90.7dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 –60 –80 –100 –45 –60 –75 –90 –105 –120 0 20 40 60 FREQUENCY (MHz) –135 10537-028 –140 0 12 18 24 30 36 42 48 54 60 FREQUENCY (MHz) 図 28.シングル・トーン 16k FFT、fIN = 70.2 MHz fSAMPLE = 125 MSPS Rev. 0 6 図 31.シングル・トーン 16k FFT、fIN = 200.5 MHz fSAMPLE = 125 MSPS、クロック＝8 分周 － 15/36 － 10537-031 –120 AD9645 データシート 120 110 SFDRFS 100 SFDR 100 90 SNR/SFDR (dBFS/dBc) 60 SNR/SFDR (dBFS/dBc) SNRFS 80 SFDR 40 SNR 20 80 70 SNR 60 50 40 30 20 0 –70 –60 –50 –40 –30 –20 0 –10 0 10537-032 –80 INPUT AMPLITUDE (dBFS) 0 40 60 80 100 120 140 160 180 200 220 240 260 INPUT FREQUENCY (MHz) 図 32.アナログ入力レベル対 SNR/SFDR、fIN = 9.7 MHz fSAMPLE = 125 MSPS 図 35.fIN 対 SNR/SFDR、fSAMPLE = 125 MSPS 0 120 AIN1 AND AIN2 = –7dBFS SFDR = 89.6dBc IMD2 = –96.4dBc IMD3 = –90.8dBc –20 110 100 SFDR 90 –40 SNR/SFDR (dBFS/dBc) AMPLITUDE (dBFS) 20 10537-035 10 –20 –90 –60 –80 –100 80 70 SNR 60 50 40 30 20 –120 10 20 30 40 50 60 FREQUENCY (MHz) 0 –40 0 20 40 60 80 TEMPERATURE (°C) 図 33.2 トーン 16k FFT、fIN1 = 70.5 MHz、fIN2 = 72.5 MHz fSAMPLE = 125 MSPS 図 36.SNR/SFDR の温度特性、fIN = 9.7 MHz fSAMPLE = 125 MSPS 0 1.5 –20 1.0 SFDR (dBc) –40 0.5 IMD3 (dBc) INL (LSB) SFDR/IMD3 (dBc/dBFS) –20 10537-071 0 10537-033 10 –140 –60 –80 0 –0.5 SFDR (dBFS) –100 –1.0 IMD3 (dBFS) OUTPUT CODE 図 34.入力振幅 (AIN)対 2 トーン SFDR/IMD3、 fIN1 = 70.5 MHz、 fIN2 = 72.5 MHz、fSAMPLE = 125 MSPS Rev. 0 図 37.INL、fIN = 9.7 MHz、fSAMPLE = 125 MSPS － 16/36 － 16393 10537-072 15027 13661 12295 10929 9563 8197 6831 5465 INPUT AMPLITUDE (dBFS) –1.5 4099 –10 2733 –30 1367 –50 1 –70 10537-034 –120 –90 AD9645 データシート 0.6 110 0.5 100 0.4 90 0.3 80 DNL (LSB) 0.2 0.1 0 –0.1 –0.2 60 50 40 30 –0.3 20 –0.4 10 16393 OUTPUT CODE 0 10 10537-073 15027 13661 12295 10929 9563 8197 6831 5465 4099 2733 1 1367 –0.5 SNRFS 70 30 50 70 90 110 130 SAMPLE RATE (MSPS) 10537-074 SNR/SFDR (dBFS/dBc) SFDR 図 41.サンプル・レート対 SNR/SFDR、fIN = 9.7 MHz fSAMPLE = 125 MSPS 図 38.DNL、fIN = 9.7 MHz、fSAMPLE = 125 MSPS 110 900,000 100 1LSB rms 800,000 SFDR 90 SNR/SFDR (dBFS/dBc) 600,000 500,000 400,000 300,000 200,000 N 50 40 30 0 10 10537-076 N–5N–4N–3N–2N–1 N+1N+2N+3N+4N+5 CODE DRVDD 80 70 60 50 AVDD 40 30 20 10 10537-077 10 FREQUENCY (MHz) 50 70 90 110 130 図 42.サンプル・レート対 SNR/SFDR、fIN = 70 MHz fSAMPLE = 125 MSPS 90 0 30 SAMPLE RATE (MSPS) 図 39.入力換算ノイズ・ヒストグラム、fSAMPLE = 125 MSPS PSRR (dB) 60 10 0 図 40.PSRR の周波数特性、 fCLK = 125 MHz fSAMPLE = 125 MSPS Rev. 0 SNRFS 70 20 100,000 1 80 － 17/36 － 10537-075 NUMBER OF HITS 700,000 AD9645 データシート 等価回路 DRVDD AVDD VINx± 400Ω SCLK/DFS 10537-040 10537-036 30kΩ 図 43.アナログ入力の等価回路 図 47.SCLK/DFS 入力の等価回路 AVDD 10Ω CLK+ AVDD 15kΩ 0.9V AVDD 400Ω RBIAS AND VCM 15kΩ 10537-037 10537-041 10Ω CLK– 図 48. RBIAS と VCM の等価回路 図 44.クロック入力の等価回路 DRVDD DRVDD 15kΩ 400Ω SDIO/PDWN CSB 400Ω 10537-038 10537-042 31kΩ 図 49.CSB 入力の等価回路 図 45. SDIO/PDWN 入力の等価回路 DRVDD AVDD VREF D0x+, D1x+ 400Ω 図 50.VREF の等価回路 図 46.デジタル出力の等価回路 Rev. 0 10Ω 7.5kΩ V 10537-039 V V 10537-043 V D0x–, D1x– － 18/36 － AD9645 データシート 動作原理 AD9645 は、マルチステージのパイプライン化 ADC です。各ス テージは、前ステージのフラッシュ誤差を訂正するように十分 重なるようになっています。各ステージからの量子化された出 力は、デジタル補正ロジックで結合されて最終的に 14 ビットに なります。シリアライザは、この変換したデータを 16 ビット出 力で送信します。パイプライン化されたアーキテクチャにより、 新しい入力サンプルに対して最初のステージが動作すると同時 に、残りのステージは先行しているサンプルに対して動作する ことができます。サンプリングはクロックの立上がりエッジで 行われます。 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残留アンプ(例えば乗算 D/A コンバータ(MDAC))に より構成されています。この残留アンプは、再生された DAC 出力とパイプライン内の次のステージに対するフラッシュ入力 の差を増幅します。各ステージ内で冗長な 1 ビットを使って、 フラッシュ誤差のデジタル補正を可能にしています。最終ステ ージはフラッシュ ADC で構成されています。 出力ステージのブロックで、データの整列、誤差補正、出力バ ッファへの出力が行われます。その後、データはシリアル化さ れ、フレーム・クロックとデータ・クロックに整列されます。 アナログ入力に対する考慮 各入力に小さい抵抗を直列に接続すると、駆動源側の出力ステ ージから発生するピーク過渡電流を減少させることに役立ちま す。さらに、 Q の小さいインダクタまたはフェライト・ビーズ を各入力に接続して、アナログ入力の大きな差動容量を小さく することにより、ADC の最大帯域幅を実現することができます。 このような低 Q インダクタまたはフェライト・ビーズの使用は、 コンバータのフロント・エンドを高い IF 周波数で駆動する際に 必要となります。差動コンデンサまたは 2 個のシングルエンド・ コンデンサを入力に接続して、受動整合回路を設けることがで きます。これにより入力に最終的にローパス・フィルタが形成 されて、不要な広帯域幅ノイズが制限されます。詳細について は、AN-742 アプリケーション・ノート、AN-827 アプリケーショ ン・ノート、技術情報誌 Analog Dialogue「Transformer-Coupled Front-End for Wideband A/D Converters」(ボリューム 39、2005 年 4 月)を参照してください。一般に、正確な値はアプリケーション に依存します。 入力同相モード AD9645 のアナログ入力は内部で DC バイアスされていません。 そのため、AC 結合のアプリケーションでは、ユーザーが外部 からこのバイアスを与える必要があります。最適性能を得るた めには VCM = AVDD/2 となるようにデバイスを設定することが 推奨されますが、デバイスは広い範囲で適切な性能で機能しま す(図 52 参照)。 AD9645 のアナログ入力は、差動入力信号処理用にデザインされ た差動のスイッチド・キャパシタ回路になっています。この回 路は広い同相モード範囲をサポートすると同時に、優れた性能 を維持することができます。電源電圧の 1/2 での入力同相モー ド電圧は信号依存誤差を最小化するため、最適性能を提供しま す。 100 SFDR 90 SNR/SFDR (dBFS/dBc) 80 H 60 50 40 CPAR H VINx+ 30 CSAMPLE S S 20 0.5 S CSAMPLE VINx– 0.6 0.7 0.8 0.9 1.0 INPUT COMMON MODE (V) 1.1 1.2 1.3 10537-078 S H H 図 52.入力同相モード電圧対 SNR/SFDR、fIN = 9.7 MHz、 fSAMPLE = 125 MSPS 10537-044 CPAR 図 51.スイッチド・キャパシタ入力回路 クロック信号により、入力回路がサンプル・モードとホール ド・モードの間で交互に切り替えられます(図 51 参照)。入力回 路がサンプル・モードになったとき、信号ソースはサンプル・ コンデンサを充電して、クロック・サイクルの 1/2 以内に安定 する必要があります。 Rev. 0 SNRFS 70 同相モード・リファレンス電圧が内蔵されており、VCM ピンに 出力されています。VCM ピンは、0.1μF のコンデンサにより GND にデカップリングする必要があります(アプリケーション 情報参照)。 最大 SNR 性能は、ADC を差動構成で最大スパンに設定したと きに得られます。AD9645 の場合、最大有効入力振幅は 2 V p-p です。 － 19/36 － AD9645 データシート 0 差動入力構成 AD9645 を能動的または受動的に駆動する方法は複数あります が、最適性能は、アナログ入力を差動で駆動したときに得られ ます。差動ダブル・バラン構成で AD9645 を駆動すると、優れた 性能とベースバンド・アプリケーションで ADC に対する柔軟な インターフェースが実現できます(図 55 参照)。 –0.5 –1.0 INTERNAL VREF = 1V VREF ERROR (%) –1.5 SNR が重要なパラメータとなるアプリケーションでは、差動トラ ンス結合が推奨される入力構成です(図 56 参照)。これは、大部 分のアンプのノイズ性能は、AD9645 の真の性能を実現するた めに不十分であるためです。 –2.0 –2.5 –3.0 –3.5 –4.0 どの構成でも、シャント・コンデンサ C の値は入力周波数に依 存するため、小さくするか、削除する必要があります。 –5.0 0 AD9645 入力をシングルエンドで駆動することは推奨できません。 0.5 1.0 1.5 2.0 2.5 3.0 LOAD CURRENT (mA) リファレンス電圧 10537-048 –4.5 図 53.負荷電流対 VREF 誤差 AD9645 には、安定かつ正確な 1.0 V リファレンス電圧が内蔵さ れています。VREF ピンは、ESR の小さい 1.0 μF のコンデンサ と ESR の小さい 0.1 μF のセラミック・コンデンサとの並列接続 により外部でグラウンドにデカップリングする必要があります。 4 2 0 VREF ERROR (mV) ゲイン・マッチングを改善するために、AD9645 の内蔵リファレ ンス電圧を使って複数のコンバータを駆動する場合、他のコン バータによるリファレンス電圧への負荷を考慮する必要があり ます。図 53 に、内蔵リファレンス電圧が受ける負荷の影響を示 します。図 54 に、1.0 V モードについて、代表的な内部リファ レンスのドリフト特性を示します。 内蔵バッファは、ADC コアに対して正側と負側のフルスケー ル・リファレンスを発生します。 –2 –4 –8 –40 –15 10 35 TEMPERATURE (°C) 図 54.代表的な VREF ドリフト 0.1µF 0.1µF R C *C1 VINx+ 33Ω 33Ω 2V p-p C ADC 5pF 33Ω 0.1µF R VCM VINx– ET1-1-I3 33Ω C *C1 200Ω 0.1µF C 0.1µF *C1 IS OPTIONAL 図 55.ベースバンド・アプリケーション向けの差動ダブル・バラン入力構成 ADT1-1WT 1:1 Z RATIO R *C1 VINx+ 33Ω 2V p-p 49.9Ω C ADC 5pF R 33Ω VINx– VCM *C1 0.1µF 0.1μF *C1 IS OPTIONAL 10537-047 200Ω 図 56.ベースバンド・アプリケーション向けの差動トランス結合構成 Rev. 0 － 20/36 － 10537-046 R 60 85 10537-049 –6 AD9645 データシート 最適性能を得るためには、AD9645 のサンプル・クロック入力 CLK+と CLK-を差動信号で駆動する必要があります。信号は、 一般にトランスまたはコンデンサを介して CLK+ピンと CLK-ピ ンに AC 結合されます。これらのピンは内部でバイアスされる ため(図 44 参照)、外付けバイアスは不要です。 クロック入力オプション AD9645 は非常に柔軟なクロック入力構造を持っています。クロ ック入力としては、CMOS、LVDS、LVPECL、または正弦波信 号が可能です。使用する信号タイプによらず、クロック・ソー ス・ジッタは、ジッタについての考慮事項のセクションで説明 するように、最も大きな問題です。 図 57 と図 58 に、AD9645 をクロック駆動する 2 つの望ましい方 法を示します(CLK ドライバの前で最大 1 GHz のクロック・レー ト)。ジッタの少ないクロック・ソースは、RF バランまたは RF トランスを使ってシングルエンド信号から差動信号に変換され ます。 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合 す る こ と で す ( 図 59 参 照 ) 。 AD9510/AD9511/AD9512/ AD9513/AD9514/AD9515/AD9516/AD9517 クロック・ドライバ は、優れたジッタ性能を提供します。 0.1µF 0.1µF CLOCK INPUT CLK+ 0.1µF CLOCK INPUT AD951x PECL DRIVER 100Ω ADC 0.1µF CLK– 50kΩ 50kΩ 240Ω 10537-053 クロック入力の考慮事項 240Ω 図 59.差動 PECL サンプル・クロック(最大 1 GHz) 3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック 入 力 ピ ン へ AC 結 合 す る 方 法 で す ( 図 60 参 照 ) 。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD95 17 クロック・ドライバは、優れたジッタ性能を提供します。 Mini-Circuits® ADT1-1WT, 1:1 Z 0.1µF 0.1µF 100Ω 50Ω 0.1µF CLK– CLOCK INPUT 10537-050 SCHOTTKY DIODES: HSMS2822 0.1µF 図 57.トランス結合の差動クロック(最大 200 MHz) 0.1µF 100Ω 0.1µF CLK– 50kΩ 50kΩ ADC 0.1µF 0.1µF VCC CLK– SCHOTTKY DIODES: HSMS2822 0.1µF CLOCK INPUT 50Ω1 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ CLK+ ADC 図 58.バラン結合の差動クロック(最大 1 GHz) CLK– 0.1µF RF バラン構成は 125 MHz～1 GHz のクロック周波数に、RF トラ ンス構成は 10 MHz～200 MHz のクロック周波数に、それぞれ推 奨されます。トランス／バランの 2 次側に互いに逆向きに接続 されたショットキ・ダイオードが、AD9645 に入力されるクロ ックを約 0.8 Vp-p 差動に制限します。 この機能は、クロックの大きな電圧振幅が AD9645 の別の部分 に混入することを防止すると同時に、低ジッタ性能にとって重 要な、信号の高速な立上がり時間と立下がり時間を維持します。 ただし、ダイオード容量は 500 MHz より上の周波数で効いてきま す。適切な信号制限ダイオードの選択には注意が必要です。 Rev. 0 ADC 0.1µF アプリケーションによっては、サンプル・クロック入力をシン グルエンド 1.8 V CMOS 信号で駆動できる場合があります。こ のようなアプリケーションでは、CLK+ピンを CMOS ゲートで 直接駆動し、CLK-ピンは 0.1 μF コンデンサによりグラウンドへ バイパスします( 図 61 参照)。 CLK+ 50Ω AD951x LVDS DRIVER 図 60.差動 LVDS サンプル・クロック(最大 1 GHz) 10537-051 CLOCK INPUT CLK+ ADC 0.1µF 0.1µF CLOCK INPUT CLK+ 10537-054 XFMR 150Ω RESISTOR IS OPTIONAL. 10537-055 0.1µF CLOCK INPUT 図 61.シングルエンド 1.8 V CMOS 入力クロック (最大 200 MHz) 入力クロック・ドライバ AD9645 は、入力クロックを 1～8 分周できる入力クロック分周 器を内蔵しています。与えられたサンプル・レートを実現する ときは、外部入力クロック周波数を分周比倍する必要があります。 外部クロックのレートを増やすと、通常、クロック・ジッタが 小さくなるため、IF アンダーサンプリング・アプリケーション に有効です。 － 21/36 － AD9645 データシート AD9645 は、非サンプリング・エッジ(立下がり)の再タイミング を行って、公称 50%のデューティ・サイクルを持つ内部クロッ ク信号を発生するデューティ・サイクル・スタビライザ(DCS) を内蔵しています。この回路により、AD9645 の性能に影響を与 えずに広範囲なクロック入力のデューティ・サイクルを許容す ることができます。DCS をオンにすると、ノイズ性能と歪み性 能はデューティ・サイクルの広い範囲でほぼ平坦になります。 それでも、入力での立上がりエッジのジッタは問題であり、内 部安定化回路で容易に減少させることはできません。デューテ ィ・サイクル制御ループは、公称 20 MHz 以下のクロック・レ ートでは機能しません。このループは時定数を持っているため、 クロック・レートがダイナミックに変わるときは、これをアプ リケーションで考慮する必要があります。ダイナミックにクロ ック周波数が増減した後に、DCS ループが入力信号に再ロック するまで、1.5 µs～5 µs の待ち時間が必要です。 ジッタについての考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与 えられた入力周波数(fA)でアパーチャ・ジッタ(tJ)のみにより発 生する SNR 性能の低下は次式で計算されます。 1 SNR の低下= 20 log10 2π × I × W $ アパーチャ・ジッタが AD9645 のダイナミックレンジに影響を 与えるケースでは、クロック入力はアナログ信号として扱う必 要があります。クロック・ドライバの電源は ADC 出力ドライ バの電源と分離して、クロック信号がデジタル・ノイズから変 調を受けないようにする必要があります。低ジッタの水晶制御 オシレータは最適なクロック源です。クロックが別のタイプの ソース(ゲーティング、分周、またはその他の方法)から発生さ れる場合、最終ステップで元のクロックを使って再タイミング する必要があります。 ジッタ性能については ADC に関係するため、AN-501 アプリケ ーション・ノートと AN-756 アプリケーション・ノート を参照 してください。 消費電力とパワーダウン・モード 図 63 に示すように、AD9645 で消費される電力はサンプル・レ ートに比例します。SPI ポートによるか、または PDWN ピンを ハイ・レベルにすると、AD9645 はパワーダウン・モードにな ります。この状態で、ADC の消費電力は 2 mW (typ)になります。 パワーダウン時は、出力ドライバはハイ・インピーダンス状態 になります。PDWN ピンをロー・レベルにすると、AD9645 は 通常動作モードに戻ります。PDWN はデジタル出力ドライバ電 源(DRVDD)を基準にしているため、この電源電圧を超えること はできません。 240 TOTAL POWER DISSIPATION (mW) クロック・デューティ・サイクル 代表的な高速 ADC では両クロック・エッジを使って、様々な 内部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、ダイナミック 性能特性を維持するためにはクロック・デューティ・サイクル の許容誤差は±5%以内である必要があります。 この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ ースの 2 乗和平方根を表します。IF アンダーサンプリング・ア プリケーションは、特にジッタに敏感です(図 62)。 130 RMS CLOCK JITTER REQUIREMENT 220 125MSPS 200 105MSPS 180 80MSPS 65MSPS 160 50MSPS 140 40MSPS 120 100 10 110 16 BITS 90 14 BITS SNR (dB) 100 80 10 BITS 60 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 30 1 10 100 ANALOG INPUT FREQUENCY (MHz) 図 62.入力周波数およびジッタ対理論 SNR Rev. 0 1000 10537-056 40 70 90 110 130 図 63.fSAMPLE 対総合消費電力、fIN = 9.7 MHz 12 BITS 8 BITS 50 SAMPLE RATE (MSPS) 70 50 30 10537-079 20MSPS 120 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。パワーダウン・モ ードに入ると、内蔵コンデンサは放電するため、通常動作に戻 るときには再充電する必要があります。このため、ウェイクア ップ時間はパワーダウン・モードに留まる時間に関係し、パワ ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな ります。SPI ポート・インターフェースを使うときは、ADC を パワーダウン・モードまたはスタンバイ・モードにする必要が あります。スタンバイ・モードにすると、高速なウェイクアッ プ時間が必要な場合に内蔵リファレンス回路を動作させたまま にしておくことができます。これらの機能の詳細については、 メモリ・マップのセクションを参照してください。 － 22/36 － AD9645 データシート 図 65 に縮小レンジ・モードでの LVDS 出力タイミング例を示し ます。 デジタル出力とタイミング AD9645 の差動出力は、デフォルトのパワーアップ時に ANSI644 LVDS 規格に準拠します。このデフォルト設定値は、SPI を 介して低消費電力(IEEE 1596.3 規格と同様の縮小信号オプショ ン)に変更することができます。LVDS ドライバの電流は内部で 発生され、各出力での出力電流公称値は 3.5 mA に設定されます。 LVDS レシーバ入力に接続される 100 Ω の差動終端抵抗は、レ シーバ側で公称 350 mV (差動 700 mV p-p)の振幅を発生させます。 LVDS 出力によりカスタム ASIC や FPGA 内にある LVDS レシー バとのインターフェースが可能になり、ノイズの多い環境で優 れたスイッチング性能を得ることができます。100 Ω の終端抵 抗をできるだけレシーバの近くに接続した 1 対１回路の使用が 推奨されます。遠端でレシーバ終端がない場合、または差動パ ターン配線が良くない場合には、タイミング誤差が発生します。 このようなタイミング誤差を防止するため、パターン長を 24 イ ンチ以下に抑え、差動出力パターンを同じ長さで互いに近い配 置にしてください。 図 64 に、適切なパターン長と配置の FCO とデータ・ストリー ムの例を示します。 D0 400mV/DIV D1 400mV/DIV DCO 400mV/DIV FCO 400mV/DIV 4ns/DIV 10537-059 縮小レンジ・モードで動作する場合、出力電流は 2 mA に減少し ます。これにより、レシーバの 100 Ω 終端での振幅は 200 mV (差動 400 mV p-p )になります。 図 65.AD9645-125 の縮小レンジ・モードでの LVDS 出力タイミング例 図 66 に ANSI-644 規格(デフォルト)データ・アイを使用した LVDS 出力例と、標準 FR-4 材上でパターン長を 24 インチ以下と した場合のタイム・インターバル誤差(TIE)ジッタのヒストグラ ム例を示します。 500 EYE: ALL BITS ULS: 7000/400354 EYE DIAGRAM VOLTAGE (mV) 400 300 200 100 0 –100 –200 –300 4ns/DIV 10537-058 –400 D0 500mV/DIV D1 500mV/DIV DCO 500mV/DIV FCO 500mV/DIV –500 –0.8ns 図 64.AD9645-125 の ANSI-644 モード(デフォルト)での LVDS 出力タイミング例 –0.4ns 0ns 0.4ns 0.8ns 7k TIE JITTER HISTOGRAM (Hits) 6k 5k 4k 3k 2k 0 200ps 250ps 300ps 350ps 400ps 450ps 500ps 10537-060 1k 図 66.標準 FR-4 材料上でパターン長を 24 インチ以下にした ANSI-644 モードの LVDS 出力のデータ・アイ 外付け 100 Ω 遠端終端のみ Rev. 0 － 23/36 － AD9645 データシート 図 67 には、標準 FR-4 材上でパターン長を 24 インチ以上にした 場合の例を示します。TIE ジッタ・ヒストグラムに、エッジが 理想位置からずれることによるデータ・アイ開口の減少が反映 されていることに注意してください。 500 EYE: ALL BITS ULS: 8000/414024 EYE DIAGRAM VOLTAGE (mV) 400 300 出力データのデフォルト・フォーマットは 2 の補数です。出力 コーディング・フォーマットの例を表 9 に示します。出力デー タ・フォーマットをオフセット・バイナリへ変更するときは、 メモリ・マップのセクションを参照してください。 各 ADC からのデータはシリアル化されて、DDR モードで 2 レ ーンの別々のチャンネルから出力されます。各シリアル・スト リームのデータレートは等しく(16 ビット×サンプル・クロッ ク・レート)/2 レーンで、最大 1 Gbps/レーンです[(16 ビット ×125 MSPS)/(2 レーン) = 1 Gbps/レーン]。最小変換レートは 10 MSPS(typ)です。20 MSPS より小さい変換レートの場合、SPI を 使って内蔵 PLL を再構成する必要があります。この機能のイネ ーブルについては、メモリ・マップのセクションのレジスタ 0x21 を参照してください。 200 100 0 –100 –200 –300 –400 –500 –0.8ns –0.4ns 0ns 0.4ns AD9645 からのデータのキャプチャに役立てるため、2 個の出力 クロックが用意されています。DCO は出力データのクロックと して使われ、デフォルトの動作モードに対してサンプリング・ クロック(CLK)レートの 4 倍です。データは AD9645 からクロッ ク駆動により出力され、ダブル・データレート(DDR)でのキャ プチャをサポートする DCO の立上がりエッジと立下がりエッ ジでキャプチャすることができます。FCO は新しい出力バイト の開始を知らせるために使い、1×フレーム・モードではサンプ リング・クロック・レートに一致します。詳細については、タ イミング図のセクションを参照してください。 0.8ns 12k 10k TIE JITTER HISTOGRAM (Hits) がり時間がシャープになり、ビット・エラーが少なくなります が、このオプションを使うと DRVDD 電源の消費電力が大きくな ります。 8k 6k SPI を使用する場合、DCO の位相をデータ・エッジに対して 60°単位で増加させることができます。この機能を使うと、必要 に応じてシステムのタイミング・マージンを調整することがで きます。図 2 に示すデフォルトの DCO+と DCO−のタイミング は、出力データ・エッジに対して 180°です。 4k 0 –800ps –600ps –400ps –200ps 0ps 200ps 400ps 600ps 10537-061 2k 図 67.標準 FR-4 材料上でパターン長を 24 インチ以上にした ANSI-644 モードの LVDS 出力のデータ・アイ 外付け 100 Ω 遠端終端のみ パターン長が 24 インチを超える場合に、波形がデザイン上のタ イミング条件を満たすか否かはユーザーの判断によります。追 加の SPI オプションを使うと、両出力の内部終端を大きくして (電流を増やして)、長いパターンを駆動することができます。こ の電流の増加は、レジスタ 0x15 を設定して実現することができ ます。この電流増より、データ・エッジの立上がり時間と立下 また、SPI から 12 ビットのシリアル・ストリームを開始するこ ともできます。この機能を使うと、低分解能のシステムに対す る互換性を実現してテストすることができます。分解能を 12 ビ ット・シリアル・ストリームに変更すると、データ・ストリー ムは短くなります。12 ビットの例については、図 3 を参照して ください。シリアル出力ビット数が 16 のデフォルト・オプショ ンでは、データ・ストリームの 14 ビット・シリアル・データの 後ろに 2 個の 0 が詰め込まれます。 図 2 に示すデフォルト・モードでは、データ出力シリアル・ス トリーム内で MSB が先頭です。データ出力シリアル・ストリ ーム内で LSB が先頭になるように SPI を使って変更することが できます。 表 9.デジタル出力コーディング Input (V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− Rev. 0 Condition (V) <−VREF − 0.5 LSB −VREF 0V +VREF − 1.0 LSB >+VREF − 0.5 LSB Offset Binary Output Mode 0000 0000 0000 0000 0000 0000 0000 0000 1000 0000 0000 0000 1111 1111 1111 1100 1111 1111 1111 1100 － 24/36 － Twos Complement Mode 1000 0000 0000 0000 1000 0000 0000 0000 0000 0000 0000 0000 0111 1111 1111 1100 0111 1111 1111 1100 AD9645 データシート 表 10.柔軟な出力テスト・モード Output Test Mode Bit Sequence 0000 0001 Pattern Name Off (default) Midscale short 0010 +Full-scale short 0011 −Full-scale short 0100 Checkerboard 0101 PN sequence long1 Digital Output Word 1 N/A 1000 0000 0000 (12-bit) 1000 0000 0000 0000 (16-bit) 1111 1111 1111 (12-bit) 0000 0000 0000 0000 (16-bit) 0000 0000 0000 (12-bit) 0000 0000 0000 0000 (16-bit) 1010 1010 1010 (12-bit) 1010 1010 1010 1010 (16-bit) N/A 0110 PN sequence short1 0111 One-/zero-word toggle 1000 1001 User input 1-/0-bit toggle 1010 1× sync 1011 One bit high 1100 Mixed frequency Subject to Data Format Select Digital Output Word 2 N/A N/A N/A Yes N/A Yes N/A Yes 0101 0101 0101 (12-bit) 0101 0101 0101 0100 (16-bit) N/A No N/A N/A Yes 1111 1111 1111 (12-bit) 111 1111 1111 1100 (16-bit) Register 0x19 and Register 0x1A 1010 1010 1010 (12-bit) 1010 1010 1010 1000 (16-bit) 0000 0011 1111 (12-bit) 0000 0001 1111 1100 (16-bit) 1000 0000 0000 (12-bit) 1000 0000 0000 0000 (16-bit) 0000 0000 0000 (12-bit) 0000 0000 0000 0000 (16-bit) Register 0x1B and Register 0x1C N/A No N/A No N/A No 1010 0011 0011 (12-bit) 1010 0001 1001 1100 (16-bit) N/A No Yes Notes Offset binary code shown Offset binary code shown Offset binary code shown PN23 ITU 0.150 X23 + X18 + 1 PN9 ITU 0.150 X9 + X5 + 1 No No Pattern associated with the external pin 11 PN シーケンス・ショートと PN シーケンス・ロングを除くすべてのテスト・モード・オプションでは、レシーバのデータ・キャプチャを確認するために 12 ビット ～16 ビットのワード長をサポートすることができます。 12 種類のデジタル出力テスト・パターン・オプションがあり、 これらは SPI を使って開始させることができます。この機能は、 レシーバ・キャプチャとタイミングを確認する際に便利です。 出力ビット・シーケンシング・オプションについては、表 10 を 参照してください。幾つかのテスト・パターンは、2 種類のシ リアル・シーケンシャル・ワードを持っているため、選択した テスト・パターンに応じて種々の方法で切り替えることができ ます。 幾つかのパターンはデータ・フォーマット選択オプションに準 拠していないことに注意してください。さらに、カスタムのユ ーザー定義テスト・パターンを 0x19、0x1A、0x1B、0x1C の各レ ジスタ・アドレスへ割り当てることができます。 PN シーケンス・ショート・パターンは、各 29 − 1 すなわち 511 ビットごとに繰り返す擬似ランダム・ビット・シーケンスを発 生します。PN シーケンスの説明と発生方法は、ITU-T 0.150 (05/96)規格のセクション 5.1 に記載されています。シード値は 全ビット 1 です(初期値については表 11 を参照)。出力は、MSB ファースト・フォーマットのシリアル PN9 シーケンスをパラレ ル表現したものです。先頭の出力ワードは、MSB に位置合わせ した PN9 シーケンスの先頭 14 ビットです。 Rev. 0 表 11.PN シーケンス Sequence PN Sequence Short PN Sequence Long Initial Value First Three Output Samples (MSB First), Twos Complement 0x1FE0 0x1FFF 0x1DF1, 0x3CC8, 0x294E 0x1FE0, 0x2001, 0x1C00 PN シーケンス・ロング・パターンは、各 223 − 1 すなわち 8,388,607 ビットごとに繰り返す擬似ランダム・ビット・シーケ ンスを発生します。PN シーケンスの説明と発生方法は、ITU-T 0.150 (05/96)規格のセクション 5.6 に記載されています。シード 値は全ビット 1 であり(初期値については表 11 を参照)、AD9645 では ITU 規格に対してビット・ストリームを逆にしています。出 力は、MSB ファースト・フォーマットのシリアル PN23 シーケン スをパラレル表現したものです。先頭の出力ワードは、MSB に 位置合わせした PN23 シーケンスの先頭 14 ビットです。 これらの追加デジタル出力タイミング機能の、SPI を介する変 更方法については、メモリ・マップのセクションを参照してく ださい。 － 25/36 － AD9645 データシート SDIO/PDWN ピン SPI 動作モードが不要なアプリケーションでは、CSB ピンを DRVDD に接続し、SDIO/PDWN ピンにより表 12 に従ってパワ ーダウン・モードを制御します。 CSB ピン SPI 動作モードが不要なアプリケーションでは、CSB ピンを DRVDD へ接続する必要があります。CSB をハイ・レベルに接 続すると、SCLK と SDIO のすべての情報が無視されます。 表 12.パワーダウン・モード・ピン設定 非 SPI モード (CSB を DRVDD へ接続)では、電源とグラウンド のガイドライン のセクションに示すパワーアップ・シーケンス に従う必要があります。パワーアップ・シーケンスに従わない 場合は、SPI を使用したソフト・リセットが必要になりますが、 これは非 SPI モードでは使用できません。 PDWN Pin Voltage AGND (Default) DRVDD Device Mode Run device, normal operation Power down device 非 SPI モード (CSB を DRVDD へ接続)では、電源とグラウンド のガイドライン のセクションに示すパワーアップ・シーケンス に従う必要があります。パワーアップ・シーケンスに従わない 場合は、SPI を使用したソフト・リセットが必要になりますが、 これは非 SPI モードでは使用できません。 SCLK/DFS ピン SCLK/DFS ピンを使って、SPI 動作モードを必要としないアプリ ケーションに対して出力フォーマットを選択します。デバイス のパワーアップ時に CSB ピンをハイ・レベルにすると、このピ ンによりデジタル出力フォーマットが決定されます。SCLK/DFS を DRVDD に接続すると ADC 出力フォーマットは 2 の補数にな り、SCLK/DFS を AGND に接続すると、ADC 出力フォーマット はオフセット・バイナリになります。 表 13.デジタル出力フォーマット DFS Voltage AGND DRVDD Rev. 0 Output Format Offset binary Twos complement RBIAS ピン ADC の内部コア・バイアス電流を設定するときは、グラウンド と RBIAS ピンとの間に 1%許容誤差の 10.0 kΩ 抵抗を接続して ください。 出力テスト・モード 出力テスト・オプションを表 10 に示します。これらは、アドレ ス 0x0D の出力テスト・モード・ビットから制御されます。出 力テスト・モードをイネーブルすると、ADC のアナログ・セク ションがデジタル・バックエンド・ブロックから切り離され、テ スト・パターンが出力フォーマッティング・ブロックを通して実 行されます。テスト・パターンのいくつかは出力フォーマッテ ィングが行われ、行われないものもあります。レジスタ 0x0D のビット 4 またはビット 5 をセットすることにより、PN シーケ ンス・テストの PN ジェネレータをリセットすることができま す。これらのテストはアナログ信号の有無によらず(有りの場合、 アナログ信号は無視されます)実行することができますが、エン コード・クロックは必要です。詳細については、アプリケーシ ョン・ノート AN-877「SPI を使った高速 ADC へのインターフェ ース」を参照してください。 － 26/36 － AD9645 データシート シリアル・ポート・インターフェース(SPI) AD9645 シリアル・ポート・インターフェース(SPI)を使うと、 ADC 内部に用意されている構造化されたレジスタ・スペースを 介してコンバータの特定の機能または動作を設定することがで きます。SPI を使うと、アプリケーションに応じて、柔軟性と カスタマイズ性が向上します。シリアル・ポートを介してアド レスがアクセスされ、ポートを介して読み書きすることができ ます。メモリは、バイトで構成されており、さらにフィールド に分割できます。これについてはメモリ・マップのセクション に記載してあります。詳細については、AN-877 アプリケーショ ン・ノート「SPI を使った高速 ADC へのインターフェース」を参 照してください。 CSB の立下がりエッジと SCLK/DFS の立上がりエッジの組み合 わせにより、フレームの開始が指定されます。シリアル・タイ ミングの例を図 68 に示します。タイミング・パラメータの定義 については表 5 を参照してください。 CSB を使用するその他のモードもあります。CSB はロー・レベ ルに固定することができ、これによりデバイスが常時イネーブ ルされます。これはストリーミングと呼ばれます。CSB をバイ ト間でハイ・レベルに維持して外部タイミングを延ばすことが できます。CSB ピンをハイ・レベルに固定すると、SPI 機能は ハイ・インピーダンス・モードになります。このモードでは SPI ピンは 2 つ目の機能になります。 SPI 動作の命令フェーズでは、16 ビット命令が送信されます。 命令フェーズの後ろにはデータが続き、長さは W0 ビットと W1 ビットにより指定されます。 SPI を使う設定 この ADC の SPI は、SCLK/DFS ピン、SDIO/PDWN ピン、CSB ピンの 3 本のピンにより定義されます( 表 14 参照)。SCLK/DFS (CSB がロー・レベルのときシリアル・クロック)ピンは、ADC に対する読出し／書込みデータの同期に使用されます。 SDIO/PDWN (CSB がロー・レベルのときシリアル・データ入力 ／出力)ピンは 2 つの機能で共用されるピンであり、内部 ADC メモリ・マップ・レジスタに対するデータの送受信に使われま す。CSB (チップ・セレクト・バー)はアクティブ・ローのコン トロール信号であり、SPI の読出しサイクルと書込みサイクルを イネーブル／ディスエーブルします。 命令フェーズでは、ワード長の他に、シリアル・フレームが読 出し動作または書込み動作のいずれであるかを指定します。こ れにより、シリアル・ポートをチップへの書込みまたは内蔵メ モリ値の読出しに使うことができます。マルチバイト・シリア ル・データの先頭バイトの先頭ビットは、発行されているのが読 出しコマンドまたは書込みコマンドのいずれであるかを表示しま す。命令がリードバック動作の場合、リードバックを実行する と、シリアル・データ入力／出力(SDIO)ピンの方向がシリア ル・フレーム内の該当するポイントで入力から出力へ変わりま す。 表 14.シリアル・ポート・インターフェース・ピン Pin SCLK/DFS SDIO/PDWN CSB すべてのデータは 8 ビット・ワードで構成されます。データは、 MSB ファースト・モードまたは LSB ファースト・モードで送信 することができます。MSB ファースト・モードはパワーアップ 時のデフォルトであり、SPI ポート設定レジスタを使って変え ることができます。この機能およびその他の詳細については、 AN-877 アプリケーション・ノート「SPI を使った高速 ADC への インターフェース」を参照してください。 Function Serial clock when CSB is low. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial data input/output when CSB is low. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active low control that enables the SPI mode read and write cycles. tHIGH tDS tS tDH tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 68.シリアル・ポート・インターフェースのタイミング図 Rev. 0 － 27/36 － D2 D1 D0 DON’T CARE 10537-062 SCLK DON’T CARE AD9645 データシート ハードウェア・インターフェース SPI を使わない設定 表 14 に示すピンにより、ユーザーの書込みデバイスと AD9645 のシリアル・ポートとの間の物理インターフェースが構成され ています。SCLK/DFS ピンと CSB ピンは、SPI インターフェー スを使用するときは入力として機能します。SDIO/PDWN ピン は双方向で、書込みフェーズでは入力として、リードバック時 は出力として、それぞれ機能します。 SPI コントロール・レジスタにインターフェースしないアプリ ケーションでは、SCLK/DFS ピンと SDIO/PDWN ピンは、独立し た CMOS 互換のコントロール・ピンとして機能します。デバイ スがパワーアップすると、ピンは出力データ・フォーマットと パワーダウン機能制御用のスタティック・コントロール・ライ ンとして使用されるものと見なされます。このモードでは、 CSB ピンを DRVDD に接続する必要があります。この接続によ り、シリアル・ポート・インターフェースがディスエーブルさ れます。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、AN-812 アプリケーション・ノート「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK/DFS 信号、CSB 信号、SDIO/PDWN 信号は一般に ADC ク ロックに同期しているため、これらの信号からのノイズがコン バータ性能を低下させることがあります。内蔵 SPI バスを他のデ バイスに対して使うことが便利な場合には、この バスと と AD9645 の間にバッファを設けて、クリティカルなサンプリング 区間にコンバータ入力でこれらの信号が変化することを防止す ることが必要になります。 SPI インターフェースを使用しない場合には、SCLK/DFS ピンと SDIO/PDWN ピンは共用ピンとして機能します。デバイス・パ ワーオン時にピンを DRVDD またはグラウンドに接続すると、 それらのピンは特定の機能として使われます。表 12 と表 13 に、 AD9645 でサポートしているストラップ接続可能な機能を示し ます。 非 SPI モード (CSB を DRVDD へ接続)では、電源とグラウンド のガイドライン のセクションに示すパワーアップ・シーケンス に従う必要があります。パワーアップ・シーケンスに従わない 場合は、SPI を使用したソフト・リセットが必要になりますが、 これは非 SPI モードでは使用できません。 SPI からアクセス可能な機能 表 15 に、SPI からアクセスできる一般的な機能の簡単な説明を 示します。これらの機能は、AN-877 アプリケーション・ノート 「SPI を使った高速 ADC へのインターフェース」で詳しく説明し ています。AD9645 デバイスに固有な機能は次の外部メモリ・マ ップ・レジスタ・テーブルに説明します。 表 15.SPI を使ってアクセスできる機能 Feature Name Power Mode Clock Offset Test I/O Output Mode Output Phase ADC Resolution Rev. 0 － 28/36 － Description Allows the user to set either power-down mode or standby mode Allows the user to access the DCS, set the clock divider, and set the clock divider phase Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set the output mode Allows the user to set the output clock polarity Allows for power consumption scaling with respect to sample rate AD9645 データシート メモリ・マップ メモリ・マップ・レジスタ・テーブルの読出し メモリ・マップ・レジスタ・テーブル(表 16)内の各行には 8 個 のビット・ロケーションがあります。メモリ・マップは大まか に、チップ設定レジスタ(アドレス 0x00～アドレス 0x02)、デバイ ス・インデックス・レジスタと転送レジスタ(アドレス 0x05 とア ドレス 0xFF)、セットアップ、コントロール、テストなどのグロ ーバル ADC ファンクション・レジスタ(アドレス 0x08～アドレ ス 0x102)の 3 つのセクションに分かれています。 メモリ・マップ・レジスタ・テーブルには、各 16 進アドレスに 対するデフォルトの 16 進値が記載してあります。先頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になります。例えば、 アドレス 0x05 のデバイス・インデックス・レジスタは、16 進デ フォルト値 0x33 を持ちます。これは、アドレス 0x05 で、ビッ ト[7:6] = 00、ビット[5:4] = 11、ビット[3:2] = 00、ビット[1:0] = 11 (バイナリ)を意味します。この設定は、デフォルトのチャンネ ル・インデックス設定です。デフォルト値により、両 ADC チャ ンネルは次の書込みコマンド受信になります。この機能および その他の詳細については、AN-877 アプリケーション・ノート 「SPI を使った高速 ADC へのインターフェース」を参照してくだ さい。このアプリケーション・ノートでは、レジスタ 0x00～レ ジスタ 0xFF により制御される機能を詳しく説明しています。残 りのレジスタは、メモリ・マップ・レジスタの説明のセクショ ンに記載してあります。 未使用ロケーション 表 16 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスでは現在サポートされていません。有効 アドレス・ロケーションの未使用ビットには 0 を書込む必要があ ります。アドレス・ロケーションの一部が未使用の場合にのみ、 これらのロケーションへの書込みが必要です(例えばアドレス 0x05)。アドレス・ロケーション全体が未使用で表 16 に記載さ れていない場合(たとえばアドレス 0x13)、このアドレス・ロケー ションに対しては書込みを行わないでください。 Rev. 0 デフォルト値 AD9645 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブル(表 16)に記載してあります。 ロジック・レベル ロジック・レベルは次のように定義します。 • • 「ビットをセットする」は、「ビットをロジック 1 に設定す る」または「ビットにロジック 1 を書込む」と同じ意味で す。 「ビットをクリアする」は、「ビットをロジック 0 に設定す る」または「ビットにロジック 0 を書込む」と同じ意味で す。 チャンネル固有のレジスタ 信号モニタ・スレッショールドのような幾つかのチャンネル・ セットアップ機能は、各チャンネルごとに異なる設定が可能で す。これらの場合、チャンネル・アドレス・ロケーションは、 内部で各チャンネルにコピーされます。これらのレジスタとビ ットは、表 16 でローカルと表示されています。これらのローカ ル・レジスタとビットをアクセスするときは、該当するデー タ・チャンネル・ビット(A または B)、レジスタ 0x05 のクロッ ク・チャンネル DCO ビット(ビット 5)と FCO ビット (ビット 4) をセットします。すべてのビットがセットされると、後続の書 込みが両チャンネルのレジスタと DCO/FCO クロック・チャン ネルに対して有効になります。読出しサイクルでは、チャンネ ル A または B の一方のみをセットして、2 つのレジスタの内の 1 つを読出す必要があります。SPI 読出しサイクルで全ビットが セットされると、デバイスはチャンネル A の値を返します。表 16 でグローバルと表示されているレジスタとビットは、デバイス 全体またはチャンネル間で独立な設定が許容されていないチャン ネル機能に対して有効です。レジスタ 0x05 内の設定は、グロー バルなレジスタとビットに影響を与えません。 － 29/36 － AD9645 データシート メモリ・マップ・レジスタ・テーブル AD9645 では 3 線式インターフェースと 16 ビット・アドレッシ ングを採用しているため、レジスタ 0x00 のビット 0 とビット 7 は 0 に、ビット 3 とビット 4 は 1 に、それぞれ設定されます。 レジスタ 0x00 のビット 5 がハイ・レベルに設定されると、SPI はソフト・リセットを開始し、すべてのユーザー・レジスタが デフォルト値に戻され、ビット 2 は自動的にクリアされます。 表 16. Addr Bit 7 . (MSB) (Hex) Parameter Name Chip Configuration Registers Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 0x00 SPI port configuration LSB first Soft reset 1 = 16-bit address 1 = 16-bit address Soft reset LSB first 0x01 Chip ID (global) 0 = SDO active Bit 0 (LSB) 0 = SDO active Default Value (Hex) 0x18 0x8B 8-bit chip ID, Bits[7:0] AD9645 0x8B = dual, 14-bit, 80 MSPS/125 MSPS, serial LVDS 0x02 Chip grade (global) Open Speed grade ID, Bits[6:4] 100 = 80 MSPS 110 = 125 MSPS Open Open Open Open Comments Nibbles are mirrored to allow a given register value to perform the same function for either MSB-first or LSB-first mode. Unique chip ID used to differentiate devices; read only. Unique speed grade ID used to differentiate graded devices; read only. Device Index and Transfer Registers 0x05 Device index Open Open Clock Channel DCO Clock Channel FCO Open Open Data Channel B Data Channel A 0x33 Bits are set to determine which device on chip receives the next write command. Default is all devices on chip. 0xFF Transfer Open Open Open Open Open Open Open Initiate override 0x00 Set resolution/ sample rate override. Power mode 00 = chip run 01 = full power-down 10 = standby 11 = reset 0x00 Determines various generic modes of chip operation. 0x00 Turns duty cycle stabilizer on or off. Global ADC Function Registers 0x08 Power modes (global) Open Open Open Open Open Open 0x09 Clock (global) Open Open Open Open Open Open 0x0B Clock divide (global) Open Open Open Open Open 0x0C Enhancement control Open Open Open Open Open Rev. 0 － 30/36 － Open Duty cycle stabilizer 0 = off 1 = on Clock divide ratio[2:0] 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 Chop mode 0 = off 1 = on Open Open 0x00 0x00 Enables/ disables chop mode. AD9645 データシート Addr . (Hex) 0x0D Parameter Name Test mode (local except for PN sequence resets) Bit 7 (MSB) Bit 6 User input test mode 00 = single 01 = alternate 10 = single once 11 = alternate once (affects user input test mode only, Bits[3:0] = 1000) Bit 5 Reset PN long gen Bit 4 Reset PN short gen Bit 3 Bit 0 Bit 2 Bit 1 (LSB) Output test mode, Bits[3:0] (local) 0000 = off (default) 0001 = midscale short 0010 = positive FS 0011 = negative FS 0100 = alternating checkerboard 0101 = PN23 sequence 0110 = PN9 sequence 0111 = one-/zero-word toggle 1000 = user input 1001 = 1-/0-bit toggle 1010 = 1× sync 1011 = one bit high 1100 = mixed bit frequency Comments When set, the test data is placed on the output pins in place of normal data. 0x10 Offset adjust (local) 0x14 Output mode Open LVDS-ANSI/ LVDS-IEEE option 0 = LVDSANSI 1 = LVDSIEEE reduced range link (global); see Table 17 Open 0x15 Output adjust Open Open Output driver termination, Bits[1:0] 00 = none 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω 0x16 Output phase Open 0x18 VREF Open Open Open Open Open 0x19 USER_PATT1_LS B (global) B7 B6 B5 B4 B3 B2 B1 B0 0x00 User Defined Pattern 1 LSB. 0x1A USER_PATT1_M SB (global) B15 B14 B13 B12 B11 B10 B9 B8 0x00 User Defined Pattern 1 MSB. 0x1B USER_PATT2_LS B (global) B7 B6 B5 B4 B3 B2 B1 B0 0x00 0x1C USER_PATT2_M SB (global) B15 B14 B13 B12 B11 B10 B9 B8 0x00 User Defined Pattern 2 LSB. User Defined Pattern 2 MSB. Rev. 0 8-bit device offset adjustment, Bits[7:0] (local) Offset adjust in LSBs from +127 to −128 (twos complement format) Default Value (Hex) 0x00 Open 0x00 Device offset trim. Open Output invert (local) Open Output format 0 = offset binary 1 = twos complement (global) 0x01 Configures the outputs and format of the data. Open Open Open Output drive 0 = 1× drive 1 = 2× drive 0x00 Determines LVDS or other output properties. 0x03 On devices using global clock divide, determines which phase of the divider output is used to supply the output clock. Internal latching is unaffected. Selects and/or adjusts VREF. Input clock phase adjust, Bits[6:4] (value is number of input clock cycles of phase delay); see Table 18 Output clock phase adjust, Bits[3:0] (0000 through 1011); see Table 19 － 31/36 － Internal VREF adjustment digital scheme, Bits[2:0] 000 = 1.0 V p-p 001 = 1.14 V p-p 010 = 1.33 V p-p 011 = 1.6 V p-p 100 = 2.0 V p-p 0x04 AD9645 データシート Addr . (Hex) 0x21 Parameter Name Serial output data control (global) Bit 7 (MSB) LVDS output 0 = MSB first (default) 1 = LSB first Bit 6 Bit 5 Bit 4 SDR/DDR one-lane/two-lane, bitwise/bytewise, Bits[6:4] 000 = SDR two-lane, bitwise 001 = SDR two-lane, bytewise 010 = DDR two-lane, bitwise 011 = DDR two-lane, bytewise (default) 100 = DDR one-lane, wordwise Open Bit 2 0 = 1× frame (default) 1 = 2× frame Open Open Serial channel status (local) Open Open 0x100 Resolution/ sample rate override Open Resolution/ sample rate override enable 0x101 User I/O Control 2 Open Open Open Open Open Open Open SDIO pull-down 0x00 0x102 User I/O Control 3 Open Open Open Open VCM powerdown Open Open Open 0x00 Resolution 01 = 14 bits 10 = 12 bits Open － 32/36 － Channel output reset Channel powerdown Default Value (Hex) 0x30 0x22 Rev. 0 Open Bit 3 Encode mode 0= normal encode rate mode (default) 1 = low encode mode for sample rate of <20 MSP S Bit 0 Bit 1 (LSB) Serial output number of bits 00 = 16 bits (default) 10 = 12 bits Sample rate 000 = 20 MSPS 001 = 40 MSPS 010 = 50 MSPS 011 = 65 MSPS 100 = 80 MSPS 101 = 105 MSPS 110 = 125 MSPS 0x00 0x00 Comments Serial stream control. Sample rate of <20 MSPS requires that Bits[6:4] = 100 (DDR onelane) and Bit 3 = 1 (low encode mode). Used to power down individual sections of a converter. Resolution/ sample rate override (requires writing to the transfer register, 0xFF). Disables SDIO pulldown. VCM control. AD9645 データシート 表 17.LVDS-ANSI/LVDS-IEEE オプション メモリ・マップ・レジスタの説明 レジスタ 0x00～レジスタ 0xFF で制御される機能の詳細につい ては、アプリケーション・ノート AN-877「SPI を使った高速 ADC へのインターフェース」を参照してください。 デバイス・インデックス(レジスタ 0x05) マップ内には、各チャンネルに対して独立に設定可能な機能が ある一方で、すべてのチャンネルに対して、選択に無関係にグ ローバルに適用される機能もあります(コンテキストに依存)。 レジスタ 0x05 のビット[1:0]を使って、対象となるデータ・チャ ンネルを選択することができます。出力クロック・チャンネル も、レジスタ 0x05 で選択することができます。独立な機能リス トの一部をこれらのデバイスに使用することができます。 転送(レジスタ 0xFF) レジスタ 0x100 以外の全レジスタは、書込まれたときに更新さ れます。レジスタ 0xFF のビット 0 をハイ・レベルにセットする と、 ADC サンプル・レート・オーバーライド・レジスタ (アド レス 0x100)内の設定値が初期化されます。 パワー・モード(レジスタ 0x08) Output Mode, Bit 6 0 1 Output Driver Termination LVDSANSI LVDSIEEE reduced range link User selectable User selectable Output Driver Current Automatically selected to give proper swing Automatically selected to give proper swing ビット[5:3]—オープン ビット 2—出力の反転 このビットをセットすると、出力ビット・ストリームが逆にな ります。 ビット 1—オープン ビット 0—出力フォーマット デフォルトでは、このビットがセットされて、データ出力が 2 の補数フォーマットになります。このビットを 0 にクリアする と、出力モードがオフセット・バイナリに変更されます。 出力調整(レジスタ 0x15) ビット[7:2]—オープン ビット[7:6]—オープン ビット[1:0]—パワー・モード 通常の動作 (ビット[1:0] = 00)では、両 ADC チャンネルがアクテ ィブになります。 パワーダウン・モード(ビット[1:0] = 01)では、デジタル・デー タ・パス・クロックがディスエーブルされ、デジタル・デー タ・パスがリセットされます。出力はディスエーブルされます。 スタンバイ・モード(ビット[1:0] = 10)では、デジタル・デー タ・パス・クロックと出力がディスエーブルされます。 デジタル・リセット(ビット[1:0] = 11)時、SPI ポート以外の全デ ジタル・データ・パス・クロックとチップ上の出力(該当する場 合)がリセットされます。SPI は常にユーザー制御下にあること に注意してください。すなわち、パワーオン・リセット以外に リセットで自動的にディスエーブルされることはありません。 エンハンスメント・コントロール(レジスタ 0x0C) ビット[5:4]—出力ドライバ終端 これらのビットを使うと、内部終端抵抗を選択することができま す。 ビット[3:1]—オープン ビット 0—出力駆動 出力調整レジスタのビット 0 は、FCO 出力と DCO 出力の LVDS ドライバの駆動強度を制御します。デフォルト値では駆動強度 1×が設定されます。レジスタ 0x05 の該当するチャンネル・ビッ トをセットし、次にビット 0 をセットすると、駆動強度を 2×に 設定することができます。これらの機能は、出力ドライバ終端 の選択と一緒に使用することはできません。終端の選択は、出 力ドライバ終端と出力駆動を選択した場合の FCO と DCO の 2× ドライバ強度より優先します。 出力位相(レジスタ 0x16) ビット[7:3]—オープン ビット 2—チョップ・モード ホモダインやダイレクト・コンバージョン・レシーバのような オフセット電圧と他の低周波ノイズに敏感なアプリケーション の場合、AD9645 の初段ステージでのチョッピングは、ビット 2 をセットしてイネーブルできる機能です。 周波数領域では、チ ョッピングはオフセットと他の低周波ノイズを fCLK/2 に変換す るので、これをフィルタで除去することができます。 ビット[1:0]—オープン 出力モード(レジスタ 0x14) ビット 7—オープン ビット 6—LVDS-ANSI/LVDS-IEEE オプション このビットをセットすると、LVDS-IEEE (縮小レンジ)オプショ ンが選択されます。 ビット 7—オープン ビット[6:4]—入力クロック位相調整 詳細については、表 18 を参照。 表 18.入力クロック位相調整オプション Input Clock Phase Adjust, Bits[6:4] 000 (Default) 001 010 011 100 101 110 111 デフォルト設定値は LVDS-ANSI です。表 17 に示すように、 LVDS-ANSI または LVDS-IEEE 縮小レンジ・リンクを選択すると、 ドライバ終端を選択することができます。ドライバ電流が自動 的に選択されて、適切な出力振幅が得られます。 Rev. 0 Output Mode － 33/36 － Number of Input Clock Cycles of Phase Delay 0 1 2 3 4 5 6 7 AD9645 データシート ビット[3:0]—出力クロック位相調整 詳細については、表 19 を参照。 分解能／サンプル・レート・オーバーライド (レジスタ 0x100) このレジスタは、ユーザーがデバイスをダウングレードさせるこ とができるようにデザインされています。デフォルトの速度グレ ードをアップグレードしようとすると、チップはパワーダウン します。転送レジスタ(レジスタ 0xFF)のビット 0 にハイ・レベ ルが書込まれるまで、このレジスタ内の設定値は初期化されま せん。 表 19.出力クロック位相調整オプション Output Clock (DCO), Phase Adjust, Bits[3:0] 0000 0001 0010 0011 (Default) 0100 0101 0110 0111 1000 1001 1010 1011 DCO Phase Adjustment (Degrees Relative to D0x±/D1x± Edge) 0 60 120 180 240 300 360 420 480 540 600 660 ユーザーI/O コントロール 2 (レジスタ 0x101) ビット[7:1]—オープン ビット 0—SDIO プルダウン ビット 0 をセットして、SDIO ピンの内部 30 kΩ プルダウンをデ ィスエーブルすることができます。この機能を使うと、多くの デバイスが SPI バスに接続されているとき、負荷を制限するこ とができます。 ユーザーI/O コントロール 3 (レジスタ 0x102) シリアル出力データ・コントロール(レジスタ 0x21) シリアル出力データ・コントロール・レジスタを使って、デー タ・キャプチャ・ソリューションに応じて AD9645 の種々の出 力データ・モードを設定します。表 20 に、AD9645 で使用可能 な種々のシリアル化オプションを示します。 ビット[7:4]—オープン ビット 3—VCM パワーダウン ビット 3 をハイ・レベルにすると、内蔵 VCM ジェネレータをパ ワーダウンさせることができます。この機能は、外部リファレ ンスを供給する際に使います。 ビット[2:0]—オープン 表 20.SPI レジスタ・オプション Serialization Options Selected Register 0x21 Contents Serial Output Number of Bits (SONB) 0x30 0x20 0x10 0x00 0x34 0x24 0x14 0x04 0x40 0x32 0x22 0x12 0x02 0x36 0x26 0x16 0x06 0x42 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit Rev. 0 Frame Mode 1× 1× 1× 1× 2× 2× 2× 2× 1× 1× 1× 1× 1× 2× 2× 2× 2× 1× Serial Data Mode DDR two-lane bytewise DDR two-lane bitwise SDR two-lane bytewise SDR two-lane bitwise DDR two-lane bytewise DDR two-lane bitwise SDR two-lane bytewise SDR two-lane bitwise DDR one-lane wordwise DDR two-lane bytewise DDR two-lane bitwise SDR two-lane bytewise SDR two-lane bitwise DDR two-lane bytewise DDR two-lane bitwise SDR two-lane bytewise SDR two-lane bitwise DDR one-lane wordwise － 34/36 － DCO Multiplier 4 × fS 4 × fS 8 × fS 8 × fS 4 × fS 4 × fS 8 × fS 8 × fS 8 × fS 3 × fS 3 × fS 6 × fS 6 × fS 3 × fS 3 × fS 6 × fS 6 × fS 6 × fS Timing Diagram See Figure 2 (default setting) See Figure 2 See Figure 2 See Figure 2 See Figure 4 See Figure 4 See Figure 4 See Figure 4 See Figure 6 See Figure 3 See Figure 3 See Figure 3 See Figure 3 See Figure 5 See Figure 5 See Figure 5 See Figure 5 See Figure 7 AD9645 データシート アプリケーション情報 システムとして AD9645 のデザインとレイアウトを開始する前 に、特定のピンに必要とされる特別な回路接続とレイアウト条 件についての次のガイドラインをお読みください。 電源とグラウンドのガイドライン 電源を AD9645 に接続する際、2 個の 1.8 V 電源を使うことが推 奨されます。1 つはアナログ用電源 (AVDD)、もう 1 つはデジタ ル出力用電源(DRVDD)です。AVDD と DRVDD には、複数の異 なるデカップリング・コンデンサを使って高周波と低周波をカ バーする必要があります。これらコンデンサは PCB レベルの入 り口の近くで、かつ最短パターンでデバイス・ピンの近くに配 置してください。 2 個の電源を使う場合、DRVDD の前に AVDD をパワーアップさ せないでください。 DRVDD は、AVDD より前または同時にパ ワーアップする必要があります。このシーケンスに違反した場 合には、デバイスを正常動作に戻すため、SPI レジスタ 0x00 (ビ ット[7:0] = 0x3C)を使ったソフト・リセットと、それに続く SPI レジスタ 0x08 (ビット[7:0] = 0x03 その後でビット[7:0] = 0x00)を 使ったデジタル・リセットが必要です。 非 SPI モードでは、この電源シーケンスが必須です。この場合、 電源シーケンスに違反すると回復できません。 AD9645 を使うときは、1 枚の PC ボード・グラウンド・プレー ンで十分です。適切なデカップリングと PCB のアナログ、デジ タル、クロックの各セクションの適切な分割により、最適性能 を容易に実現することができます。 エクスポーズド・パッド・サーマル・ヒート・ス ラグの推奨事項 AD9645の最適な電気性能と熱性能を得るためには、ADCの下側 のエクスポーズド・パッドをアナログ・グラウンド(AGND)に接 続することが必要です。AD9645のエクスポーズド・パッド(ピ ン0)をPCBの連続した銅プレーンに直接接触させる必要があり ます。銅プレーンには、PCB裏面を通しての最小熱抵抗パスを 実現するために複数のビァを設ける必要があります。これらの ビァは、ハンダで埋めるかプラグを挿入する必要があります。 ADC と PCB との接触面積と接着を最大にするため、PCB をシ Rev. 0 ルクスクリーンで覆い、PCB の連続な銅プレーンを複数の均一 なセクションに分割してください。これにより、リフロー処理 時に ADC と PCB の間に複数の接続ポイントができます。これ に対して分割のない 1 つの連続プレーンを使うと接続ポイント が 1 箇所になってしまいます。PCB レイアウト例については、 図 69 を参照してください。チップ・スケール・パッケージのパ ッケージと PCB レイアウトの詳細については、 アプリケーショ ン・ノート AN-772「リード・フレーム・チップ・スケール・パ ッケージ（LFCSP）の設計および製造ガイド」を参照してくだ さい。 SILKSCREEN PARTITION PIN 1 INDICATOR 10537-063 デザイン・ガイドライン 図 69.代表的な PCB レイアウト VCM VCM ピンは、0.1 μF のコンデンサでグラウンドへデカップリン グする必要があります。 リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ い 0.1 μF のセラミック・コンデンサとの並列接続により外部で グラウンドにデカップリングする必要があります。 SPI ポート コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9645 との間に バッファを設けて、クリティカルなサンプリング区間にコンバ ータ入力でこれらの信号が変化することを防止することが必要 になります。 － 35/36 － AD9645 データシート 外形寸法 0.30 0.25 0.18 32 25 1 24 0.50 BSC *3.75 3.60 SQ 3.55 EXPOSED PAD 17 TOP VIEW 0.80 0.75 0.70 0.50 0.40 0.30 8 16 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE PIN 1 INDICATOR 9 BOTTOM VIEW 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5 WITH EXCEPTION TO EXPOSED PAD DIMENSION. 08-16-2010-B PIN 1 INDICATOR 5.10 5.00 SQ 4.90 図 70.32 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ] 5 mm × 5 mm ボディ、超極薄クワッド (CP-32-12) 寸法: mm オーダー・ガイド Model1 AD9645BCPZ-80 AD9645BCPZRL7-80 AD9645BCPZ-125 AD9645BCPZRL7-125 AD9645-125EBZ 1 Temperature Range −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C Package Description 32-Lead Lead Frame Chip Scale Package (LFCSP_WQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_WQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_WQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_WQ) Evaluation Board Z = RoHS 準拠製品。 Rev. 0 － 36/36 － Package Option CP-32-12 CP-32-12 CP-32-12 CP-32-12