日本語版

日本語参考資料
最新版英語データシートはこちら
±2 (16ビット) LSB INL、2 ppm/°Cリファレンス内蔵
小型16/14/12ビットSPI nanoDAC+
AD5683R/AD5682R/AD5681R/AD5683
機能ブロック図
特長
超小型パッケージ: 2 mm × 2 mm、8 ピン LFCSP
高い相対精度(INL): 16 ビットで最大±2 LSB
AD5683R/AD5682R/AD5681R
2 ppm/°C (typ)の低ドリフト 2.5 V リファレンスを内蔵
2.5 V または 5 V の出力振幅を選択可能
AD5683
外付けリファレンスのみ
選択可能な振幅出力: VREF または 2 × VREF
総合未調整誤差(TUE): FSR の最大 0.06%
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.05%
低グリッチ: 0.1 nV-sec
高い駆動能力: 20 mA
低消費電力: 3.3 V で 1.2 mW
独立したロジック電源: 1.8 V～5.5 V
広い動作温度範囲: −40°C～+105℃
4 kV の HBM ESD 保護
VLOGIC*
POWER-ON
RESET
LDAC
DAC
REGISTER
RESET
VDD
VREF
AD5683R/
AD5682R/
AD5681R
2.5V
REF
REF
16-/14-/12-BIT
DAC
INPUT
CONTROL LOGIC
OUTPUT
BUFFER
POWER-DOWN
CONTROL LOGIC
VOUT
RESISTOR
NETWORK
*NOT AVAILABLE IN ALL THE MODELS
SYNC SCLK SDI SDO*
11955-001
データシート
GND
図 1.AD5683R/AD5682R/AD5681R MSOP
(詳細については、機能ブロック図—LFCSP のセクションを参照
してください。)
アプリケーション
プロセス制御
データ・アクイジション・システム
ゲインとオフセットのデジタル調整
プログラマブル電圧源
概要
nanoDAC+® フ ァ ミ リ ー に 属 す る AD5683R/AD5682R/AD5681R/
AD5683 は、低消費電力、1 チャンネル、16/14/12 ビットのバッフ
ァ付き電圧出力 DAC です。AD5683 以外のデバイスは、デフォル
トでイネーブルされている 2 ppm/°C ドリフトの 2.5 V リファレン
ス電圧を内蔵しています。出力振幅は、0 V～VREF または 0 V～2 ×
VREF に設定することができます。すべてのデバイスは 2.7 V～5.5 V
の単電源で動作し、単調性はデザインにより保証されています。こ
れらのデバイスは、2.00 mm × 2.00 mm の 8 ピン LFCSP パッケー
ジまたは 10 ピン MSOP パッケージを採用しています。
内蔵のパワーオン・リセット回路により、内蔵出力バッファを通
常モードに設定した場合、パワーアップ時に DAC レジスタにゼ
ロ ス ケ ー ル が 書 込 ま れ ま す 。 AD5683R/AD5682R/
AD5681R/AD5683 には消費電流を 5 V で最大 2 µA まで削減するパ
ワーダウン・モードがあり、さらにパワーダウン・モードでソフ
トウェアから出力負荷を選択することができます。
表 1.シングル・チャンネル nanoDAC+
Interface
Reference
16-Bit
14-Bit
12-Bit
SPI
SPI
Internal
External
AD5683R
AD5683
AD5682R
AD5681R
製品のハイライト
1.
2.
3.
高い相対精度(INL)。
AD5683R/AD5683 (16 ビット): 最大±2 LSB。
低ドリフトの 2.5 V リファレンス電圧を内蔵。
温度係数: 2 ppm/°C (typ)
最大温度係数: 5 ppm/°C
2 種類のパッケージ・オプション。
2.00 mm × 2.00 mm の 8 ピン LFCSP。
10 ピン MSOP。
AD5683R/AD5682R/AD5681R/AD5683 は、最大 50 MHz のクロッ
ク・レートで動作する 3 線式シリアル・インターフェースを採用
しています。幾つかのデバイスは非同期の RESET ピンと VLOGIC
ピンのオプションを持ち、1.8 V との互換性があります。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. A
©2013–2014 Analog Devices, Inc. All rights reserved.
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD5683R/AD5682R/AD5681R/AD5683
データシート
目次
特長 ......................................................................................................... 1
D/A コンバータ ............................................................................... 19
アプリケーション ................................................................................. 1
伝達関数 ........................................................................................... 19
機能ブロック図 ..................................................................................... 1
DAC アーキテクチャ ...................................................................... 19
概要 ......................................................................................................... 1
シリアル・インターフェース............................................................ 21
製品のハイライト ................................................................................. 1
SPI シリアル・データ・インターフェース ................................. 21
改訂履歴 ................................................................................................. 2
ショート書込み動作 (AD5681R の場合) ....................................... 21
機能ブロック図—LFCSP...................................................................... 3
内部レジスタ ................................................................................... 23
仕様 ......................................................................................................... 4
コマンド ........................................................................................... 23
AC 特性 .............................................................................................. 6
ハードウェア LDAC ....................................................................... 25
タイミング特性 ................................................................................. 6
ハードウェア RESET ...................................................................... 25
絶対最大定格 ......................................................................................... 8
熱ヒステリシス ............................................................................... 26
熱抵抗................................................................................................. 8
パワーアップ・シーケンス ........................................................... 26
ESD の注意 ........................................................................................ 8
レイアウトのガイドライン ........................................................... 26
ピン配置およびピン機能説明 ............................................................. 9
外形寸法 ............................................................................................... 27
代表的な性能特性 ............................................................................... 11
オーダー・ガイド ........................................................................... 28
用語 ....................................................................................................... 17
動作原理 ............................................................................................... 19
改訂履歴
1/14—Rev. 0 to Rev. A
Change to Features Section .................................................................. 1
Removed Endnote 2, Endnote 3, Endnote 5, and Endnote 6,
Table 2; Renumbered Sequentially ....................................................... 5
Removed Endnote 2, Table 3; Renumbered Sequentially ..................... 6
Removed Endnote 1, Table 4; Renumbered Sequentially ..................... 6
Changes to Table 5 ............................................................................... 8
Removed Solder Heat Reflow Section and Figure 53;
Renumbered Sequentially ................................................................... 25
12/13—Revision 0: Initial Version
Rev. A
－ 2/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
機能ブロック図—LFCSP
VLOGIC*
LDAC*
VREF
VDD
POWER-ON
RESET
DAC
REGISTER
RESET*
AD5683R/
AD5682R/
AD5681R
2.5V
REF
REF
16-/14-/12-BIT
DAC
INPUT
CONTROL LOGIC
OUTPUT
BUFFER
POWER-DOWN
CONTROL LOGIC
VOUT
RESISTOR
NETWORK
11955-002
*NOT AVAILABLE IN ALL THE MODELS
GND
SYNC SCLK SDI
図 2.AD5683R/AD5682R/AD5681R LFCSP
VREF
VDD
AD5683
POWER-ON
RESET
DAC
REGISTER
REF
16-BIT
DAC
OUTPUT
BUFFER
INPUT
CONTROL LOGIC
POWER-DOWN
CONTROL LOGIC
SYNC SCLK SDI
GND
図 3.AD5683 LFCSP
Rev. A
－ 3/28 －
VOUT
RESISTOR
NETWORK
11955-003
LDAC*
AD5683R/AD5682R/AD5681R/AD5683
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、VREF = 2.5 V、VLOGIC = 1.8V～5.5V、−40°C
< TA < +105°C。
表 2.
Parameter
STATIC PERFORMANCE 1
AD5683R
Resolution
Relative Accuracy, INL
A Grade
B Grade
Differential Nonlinearity, DNL
AD5683
Resolution
Relative Accuracy, INL
Differential Nonlinearity, DNL
AD5682R
Resolution
Relative Accuracy, INL
Differential Nonlinearity, DNL
AD5681R
Resolution
Relative Accuracy, INL
Differential Nonlinearity, DNL
Zero-Code Error
Offset Error
Full-Scale Error
Gain Error
Total Unadjusted Error, TUE
Min
±8
±2
±3
±1
Bits
LSB
LSB
LSB
Gain = 2
Gain =1
Guaranteed monotonic by design
±1
±1
Bits
LSB
LSB
Guaranteed monotonic by design
±1
±1
1.25
±1.5
±0.075
±0.05
±0.16
±0.14
±0.075
±0.06
±1
±1
±1
0.2
VREF
2 × VREF
2
10
1
Short-Circuit Current
20
Rev. A
±2
±3
±1
12
Resistive Load
Load Regulation
10
10
30
Bits
LSB
LSB
LSB
Test Conditions/Comments
LSB
14
0
0
Unit
Gain = 2
Gain = 1
Guaranteed monotonic by design
16
Capacitive Load Stability
Load Impedance at Rails 2
Max
16
Zero-Code Error Drift
Offset Error Drift
Gain Temperature Coefficient
DC Power Supply Rejection Ratio, PSRR
OUTPUT CHARACTERISTICS
Output Voltage Range
Typ
50
Bits
LSB
LSB
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
µV/°C
ppm/°C
mV/V
V
V
nF
nF
kΩ
µV/mA
µV/mA
mA
Ω
20
－ 4/28 －
Guaranteed monotonic by design
All 0s loaded to DAC register
All 1s loaded to DAC register
Internal reference, gain = 1
Internal reference, gain = 2
External reference, gain = 1
External reference, gain = 2
DAC code = midscale; VDD = 5 V ± 10%
Gain = 1
Gain = 2
RL = ∞
RL = 2 kΩ
CL = 0 µF
5 V, DAC code = midscale; −30 mA ≤ IOUT ≤ +30 mA
3 V, DAC code = midscale; −20 mA ≤ IOUT ≤ +20 mA
AD5683R/AD5682R/AD5681R/AD5683
データシート
Parameter
REFERENCE OUTPUT
Output Voltage
Voltage Reference TC 3
A-Grade
B-Grade
Output Impedance
Output Voltage Noise
Output Voltage Noise Density
Capacitive Load Stability
Load Regulation Sourcing
Min
2.4975
5
2
0.05
16.5
250
5
REFERENCE INPUT
Reference Current
1
2.5025
V
At ambient
See the Terminology section
20
5
ppm/°C
ppm/°C
Ω
µV p-p
nV/√Hz
µF
µV/mA
0.1 Hz to 10 Hz
At ambient; f = 10 kHz, CL = 10 nF
RL = 2 kΩ
At ambient; VDD ≥ 3 V
µV/mA
mA
At ambient
VDD ≥ 3 V
µV/V
ppm
ppm
At ambient
First cycle
Additional cycles
µA
µA
V
kΩ
kΩ
VREF = VDD = VLOGIC = 5.5 V, gain = 1
VREF = VDD = VLOGIC = 5.5 V, gain = 2
±1
0.3 × VDD
µA
V
V
pF
Per pin
0.4
V
ISINK = 200 μA
V
ISOURCE = 200 μA
VDD
120
60
0.7 × VDD
2
VDD − 0.4
Pin Capacitance
POWER REQUIREMENTS
VLOGIC5
ILOGIC5
VDD
Test Conditions/Comments
26
47
LOGIC OUTPUTS (SDO) 5
Output Low Voltage, VOL
Output High Voltage, VOH
Unit
±5
80
125
25
Line Regulation
Thermal Hysteresis
LOGIC INPUTS
IIN, Input Current
VINL, Input Low Voltage 4
VINH, Input High Voltage5
CIN, Pin Capacitance
Max
50
30
Load Regulation Sinking
Output Current Load Capability
Reference Input Range
Reference Input Impedance
Typ
4
1.8
0.25
2.7
VREF + 1.5
IDD 6
Normal Mode 7
350
110
Power-Down Modes 8
Gain = 1
Gain = 2
pF
5.5
3
5.5
5.5
V
µA
V
V
500
180
2
µA
µA
µA
VIH = VLOGIC or VIL = GND
Gain = 1
Gain = 2
VIH = VDD, VIL = GND
Internal reference enabled
Internal reference disabled
1
直線性はコード範囲を縮小して計算: AD5683R と AD5683 (コード 512 ～コード 65,535)、AD5682R (コード 128～コード 16,384)、AD5681R (コード 32 ～コード 4096)。
出力は無負荷。
2
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 20 Ω (typ)により制限され
ます。例えば、1 mA シンクの場合、 20 Ω、1 mA での最小出力電圧は 20 mV になります。 図 38 の負荷電流対ヘッドルーム／フットルームを参照。
3
リファレンス電圧の温度係数はボックス法に準拠して計算します。 詳細については、用語のセクションを参照してください。
4
VLOGIC ピンを持つデバイス上では VLOGIC を VDD で置き換えてください。
5
VLOGIC ピンと SDO ピンは全モードで使用できません。
6
VLOGIC ピンを使用できない場合は、IDD = IDD + ILOGIC となります。
7
インターフェースは非アクティブ状態。 DAC はアクティブ。 DAC 出力は無負荷。
8
DAC はパワーダウン。
Rev. A
－ 5/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、VREF = 2.5 V、VLOGIC = 1.8 V～5.5 V、
−40°C < TA < +105°C。 1
表 3.
Parameter
Typ
Max
Unit
Conditions/Comments
Output Voltage Settling Time 2, 3
Slew Rate
Digital-to-Analog Glitch Impulse2
Digital Feedthrough2
Total Harmonic Distortion2
Output Noise Spectral Density
Output Noise
SNR
SFDR
SINAD
5
0.7
0.1
0.1
−83
200
6
90
88
82
7
µs
V/µs
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
Gain = 1
1
温度範囲 = −40°C～+105°C、typ 値は 25°C での値。
2
用語のセクションを参照してください。
3
AD5683R/AD5683 は±2 LSB へ、AD5682R は±1 LSB へ、AD5681R は±0.5 LSB へ。
±1 LSB change around major carry, gain = 2
VREF = 2 V ± 0.1 V p-p, frequency = 10 kHz
DAC code = midscale, 10 kHz
0.1 Hz to 10 Hz; internal reference, DAC = zero scale
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
タイミング特性
特に指定がない限り、VDD = 2.7 V～5.5 V、VLOGIC = 1.8 V～5.5 V、−40°C < TA < +105°C。
表 4.
1.8 V ≤ VLOGIC ≤ 2.7 V
2.7 V ≤ VLOGIC ≤ 5.5 V
Symbol
Min
Min
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge Setup Time
t1
t2
t3
t4
33
16
16
15
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t5
t6
t7
5
5
15
Minimum SYNC High Time
t8
20
20
40
ns
SYNC Falling Edge to SCLK Fall Ignore
t9
16
10
10
ns
SDO Data Valid from SCLK Rising Edge
SYNC Rising Edge to SCLK Falling Edge
t10
t11
SYNC Rising Edge to SDO Disabled
t12
SYNC Rising Edge to LDAC Falling Edge
t13
25
25
25
LDAC Pulse Width Low
t14
20
15
15
ns
RESET Minimum Pulse Width Low
t15
75
75
75
ns
RESET Pulse Activation Time
t16
150
Reference Power-Up 3
Exit Shutdown3
tREF_POWER_UP 4
tSHUTDOWN 5
Parameter
1
Typ
Max
2
Typ
Max
20
10
10
10
5
5
10
Daisy Chain and Readback
Min
Typ
Max
ns
ns
ns
ns
5
5
10
ns
ns
ns
35
ns
ns
60
ns
10
600
6
ns
150
150
600
ns
600
6
Unit
40
20
20
20
6
µs
µs
1
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。
2
VLOGIC ピンを持たないデバイス上では VDD を VLOGIC で置き換えてください。
3
図 4 には示してありません。
4
VDD = 2.7 V の後にデバイス電源を投入する際、同じタイミングが期待されます。
5
AD5683R/AD5682R/AD5681R 動作がパワーダウン・モードから通常モードに移行するために要する時間。出力無負荷でSYNCの立上がりエッジから DAC ミツドスケ
ール値の 90%まで。
Rev. A
－ 6/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
タイミングおよび回路図
t4
t9
t7
t1
t2
SCLK
t11
t3
t8
SYNC
t5
t6
SDI
DB23
DB22
DB21
DB20
SDO
DB23
DB22
DB21
DB20
DB2
DB1
DB0
t12
t10
DB2
DB1
DB0
t13
t14
LDAC
t15
RESET
11955-004
t16
VOUT
図 4.SPI のタイミング図、モード 1 およびモード 2 と互換 (AN-1248 アプリケーション・ノート参照)
200µA
VOH (MIN)
CL
90pF
200µA
IOH
11955-005
TO OUTPUT
PIN
IOL
図 5.デジタル出力(SDO)タイミング仕様の負荷回路
Rev. A
－ 7/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 5.
Parameter
Rating
VDD to GND
VLOGIC to GND
VOUT to GND
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V or +7 V
(whichever is less)
−0.3 V to VDD + 0.3 V or +7 V
(whichever is less)
−0.3 V to VDD + 0.3 V or +7 V
(whichever is less)
VREF to GND
Digital Input Voltage to GND1
Operating Temperature Range
Industrial
Storage Temperature Range
Junction Temperature (TJ max)
Power Dissipation
ESD2
FICDM3
−40°C to +105°C
−65°C to +150°C
135°C
(TJ max − TA)/θJA
4 kV
1.25 kV
1
VLOGIC ピンを持つデバイス上では VDD を VLOGIC で置き換えてください。
2
人体モデル (HBM)。
3
Field-Induced Charged Device Model の分類。
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久
的な損傷を与えることがあります。この規定はストレス定格の規
定のみを目的とするものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼
性に影響を与えます。
熱抵抗
θJA は JEDEC JESD51 規格により定義され、値はテスト・ボードと
テスト環境に依存します。
表 6.熱抵抗 1
Package Type
θJA
θJC
Unit
8-Lead LFCSP
10-Lead MSOP
90
135
25
N/A
°C/W
°C/W
1
JEDEC 2S2P テスト・ボード、自然空冷(0 m/sec の空気流)。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
Rev. A
－ 8/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
ピン配置およびピン機能説明
GND 3
TOP VIEW
(Not to Scale)
8 VOUT
VDD 1
7 VREF
RESET 2
AD5683R-2
6 SDI
GND 3
5 SYNC
SCLK 4
NOTES
1. CONNECT THE EXPOSED PAD TO GND.
GND 3
7 VREF
6 SDI
5 SYNC
NOTES
1. CONNECT THE EXPOSED PAD TO GND.
図 8.ピン配置、8 ピン LFCSP、RESET オプション
8 VOUT
AD5683R-1/
AD5681R-1
TOP VIEW
(Not to Scale)
7 VREF
6 SDI
5 SYNC
SCLK 4
NOTES
1. CONNECT THE EXPOSED PAD TO GND.
11955-007
VLOGIC 2
TOP VIEW
(Not to Scale)
SCLK 4
図 6.ピン配置、8 ピン LFCSP、LDACオプション
VDD 1
8 VOUT
11955-008
LDAC 2
AD5681R/
AD5682R/
AD5683R/
AD5683
11955-006
VDD 1
図 7.ピン配置、8 ピン LFCSP、VLOGIC オプション
表 7.ピン機能説明、8 ピン LFCSP
ピン番号
LDAC
VLOGIC
RESET
記号
説明
1
1
1
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作することができます。電源は GND へデカップリング
してください。
2
N/A
N/A
LDAC
LDAC は、非同期モードで動作することができます (図 4 参照)。入力レジスタに新しいデータがある場
合、このピンにロー・レベルのパルスを入力すると、DAC レジスタが更新されます。このピンはロ
ー・レベルに固定することができます。この場合、新しいデータが入力レジスタに書込まれると、DAC
は自動的に更新されます。
N/A
2
N/A
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。
N/A
N/A
2
RESET
非同期リセット入力。RESET 入力はロー・レベル検出です。RESETをロー・レベルにすると、すべて
の LDAC パルスが無視され、入力レジスタと DAC レジスタはデフォルト値になり、出力は GND に接
続されます。AD5683R に書込まれたデータは無視されます。使用しないとき、このピンは VLOGIC に接
続しておくことができます。
3
3
3
GND
デバイス上の全回路に対するグラウンド基準電圧ポイント。
4
4
4
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに
入力されます。データは最大 50 MHz のレートで転送できます。
5
5
5
SYNC
アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号です。SYNCが
ロー・レベルになると、SCLK バッファと SDI バッファがパワーオンし、入力シフトレジスタがイネー
ブルされます。データは、次の 24 個のクロックの立下がりエッジで転送されます。
6
6
6
SDI
シリアル・データ入力。このデバイスは、24 ビットのシフトレジスタを内蔵しています。データは、
シリアル・クロック入力の立下がりエッジでレジスタに入力されます。
7
7
7
VREF
AD5683R/AD5682R/AD5681R のリファレンス電圧出力。内蔵リファレンス電圧を使用する場合、この
ピンがリファレンス出力ピンになります。このピンは、デフォルトでリファレンス出力になります。
このピンは 10 nF のコンデンサで GND へデカップリングすることが推奨されます。
8
8
8
VOUT
DAC からのアナログ出力電圧。出力アンプはレール to レールで動作します。
0
0
0
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは GND へ接続してください。
Rev. A
－ 9/28 －
RESET 3
AD5683R/
AD5681R
LDAC 4
TOP VIEW
(Not to Scale)
GND 5
10
VOUT
VDD 1
9
VREF
RESET 2
8
SDI
7
SYNC
6
SCLK
AD5683R-3
SDO 3
LDAC 4
11955-009
VDD 1
VLOGIC 2
TOP VIEW
(Not to Scale)
GND 5
図 9.ピン配置、10 ピン MSOP、VLOGIC オプション
10
VOUT
9
VREF
8
SDI
7
SYNC
6
SCLK
11955-010
AD5683R/AD5682R/AD5681R/AD5683
データシート
図 10.ピン配置、10 ピン MSOP、SDO オプション
表 8.ピン機能説明、10 ピン MSOP
VLOGIC
SDO
記号
説明
1
1
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作することができます。このピンは GND へデカップリン
グしてください。
2
N/A
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。このピンは GND へデカップリングしてください。
3
2
RESET
ハードウェア ・リセット・ピン。RESET 入力はロー・レベル検出です。RESET がロー・レベルになると、
デバイスがリセットされ、外部ピンは無視されます。入力レジスタと DAC レジスタにはゼロスケール値が
ロードされ、書込みコントロール・レジスタにはデフォルト値がロードされます。このピンを使用しない場
合は、VLOGIC へ接続してください。
N/A
3
SDO
シリアル・データ出力。デイジーチェーンまたはリードバック・コマンドとして使用することができます。
4
4
LDAC
DAC のロード。入力レジスタ値を DAC レジスタへ転送します。非同期モードで動作することができます
(図 4 参照)。このピンはロー・レベルに固定することができます。この場合、新しいデータが入力レジスタ
に書込まれると、DAC レジスタは自動的に更新されます。
5
5
GND
グラウンド基準。
6
6
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入力さ
れます。データは最大 50 MHz のレートで転送できます。
7
7
SYNC
同期データ入力。SYNCがロー・レベルになると、SCLK バッファ、SDI バッファ、入力シフトレジスタがイ
ネーブルされます。
8
8
SDI
シリアル・データ入力。データは、SCLK の立下がりエッジでサンプルされます。
9
9
VREF
リファレンス電圧入力／出力。内蔵リファレンス電圧を使用する場合、このピンがリファレンス出力ピンに
なります。このピンは、デフォルトでリファレンス出力になります。このピンは 10 nF のコンデンサで GND
へデカップリングすることが推奨されます。
10
10
VOUT
DAC からのアナログ出力電圧。出力アンプはレール to レールで動作します。
Rev. A
－ 10/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
代表的な性能特性
2
2
VDD = 5V
TA = 25°C
VREF = 2.5V
1
DNL (LSB)
1
0
0
–1
–1
20000
10000
0
30000
50000
40000
60000 65535
CODE
11955-011
–2
–2
0
20000
10000
30000
40000
50000
11955-014
INL (LSB)
VDD = 5V
TA = 25°C
VREF = 2.5V
60000 65535
CODE
8
図 14.AD5683R/AD5683 DNL
図 11.AD5683R/AD5683 INL
1.0
2
VDD = 5V
TA = 25°C
VREF = 2.5V
VDD = 5V
0.8 TA = 25°C
VREF = 2.5V
0.6
1
DNL (LSB)
INL (LSB)
0.4
0
0.2
0
–0.2
–0.4
–1
–0.6
0
2000
4000
6000
8000
10000
12000
14000
16383
CODE
–1.0
11955-012
–2
0
2000
4000
6000
8000
10000
12000
14000
16383
CODE
11955-015
–0.8
図 15.AD5682R DNL
図 12.AD5682R INL
1.0
2.0
VDD = 5V
0.8 TA = 25°C
VREF = 2.5V
0.6
VDD = 5V
TA = 25°C
VREF = 2.5V
1.5
1.0
0.4
DNL (LSB)
INL (LSB)
0.5
0
–0.5
0.2
0
–0.2
–0.4
–1.0
–0.6
–1.5
0
500
1000
1500
2000
2500
CODE
3000
3500
4000
–1.0
11955-013
–2.0
0
1000
1500
2000
2500
3000
CODE
図 16.AD5681R DNL
図 13.AD5681R INL
Rev. A
500
－ 11/28 －
3500
4000
11955-016
–0.8
AD5683R/AD5682R/AD5681R/AD5683
データシート
1.4
VDD = 5V
VREF = 2.5V
1.2
INL AND DNL ERROR (LSB)
0.8
0.6
U1_DNL_INT
U3_DNL_INT
U2_DNL_EXT
U1_INL_INT
U3_INL_INT
U2_INL_EXT
0.4
0.2
U2_DNL_INT
U1_DNL_EXT
U3_DNL_EXT
U2_INL_INT
U1_INL_EXT
U3_INL_EXT
1.0
0.8
0.6
0.4
0.2
0
0
–40
–20
0
20
40
60
80
105
TEMPERATURE (°C)
–0.2
11955-017
–0.2
2
4
5
VREF (V)
図 20.VREF 対 INL 誤差および DNL 誤差 (AD5683R/AD5683)
図 17.INL 誤差および DNL 誤差の温度特性 (AD5683R/AD5683)
0.02
1.4
U1_DNL_INT
U3_DNL_INT
U2_DNL_EXT
U1_INL_INT
U3_INL_INT
U2_INL_EXT
1.2
1.0
U2_DNL_INT
U1_DNL_EXT
U3_DNL_EXT
U2_INL_INT
U1_INL_EXT
U3_INL_EXT
TA = 25°C
0.01
0
TUE (% FSR)
0.8
0.6
–0.01
–0.02
0.4
–0.03
0.2
–0.04
0
0
0
0
2.70
3.30
3.75
4.25
4.75
5.25
VDD (V)
20000
4000
1000
11955-018
–0.2
10000
2000
500
40000
30000
8000
6000
2000
1500
CODE
50000
10000
2500
60000 65535 (AD5683/AD5683R)
12000 16383 (AD5682R)
3000 4095 (AD5681R)
図 21.コード対 TUE
図 18.電源電圧対 INL 誤差および DNL 誤差
0.04
TA = 25°C
GAIN = 1
VREF = 2.5V
0.06
0.03
0.02
TUE (% FSR)
0.04
TUE (% FSR)
VDD = 5V
GAIN = 1
VREF = 2.5V
U1_EXT
U2_EXT
U3_EXT
U1_INT
U2_INT
U3_INT
0.02
0.01
0
0
–0.02
–0.01
U1_INT
U2_INT
U3_INT
U1_EXT
U2_EXT
U3_EXT
–0.02
–40
0
40
TEMPERATURE (°C)
80
2.70
11955-019
–0.04
3.75
4.25
VDD (V)
図 22.電源対 TUE
図 19.TUE の温度特性
Rev. A
3.30
－ 12/28 －
4.75
5.25
11955-021
INL AND DNL ERROR (LSB)
3
11955-022
INL AND DNL ERROR (LSB)
1.0
VDD = 5V
TA = 25°C
U2_DNL
U1_INL
U3_INL
U1_DNL
U3_DNL
U2_INL
11955-020
1.2
AD5683R/AD5682R/AD5681R/AD5683
データシート
0.030
0.03
TA = 25°C
GAIN = 1
VREF = 2.5V
0.025
0.02
0.020
0.015
ERROR (% FSR)
0
–0.01
U1_INT
U2_INT
U3_INT
U1_EXT
U2_EXT
U3_EXT
–0.04
0
–0.005
–0.010
–0.015
VDD = 5V
GAIN = 1
VREF = 2.5V
0
–40
0.005
40
80
TEMPERATURE (°C)
–0.025
2.70
4.75
U1_INT
U2_INT
U3_INT
U1_EXT
U2_EXT
U3_EXT
400
ERROR (µV)
250
200
150
U1_INT
U2_INT
U3_INT
U1_EXT
U2_EXT
U3_EXT
100
50
5.25
5.50
0
0
20
40
60
80
105
TEMPERATURE (°C)
300
200
0
2.70
3.30
3.75
4.25
4.75
5.25
5.50
VDD (V)
図 24.ゼロ・コード誤差およびオフセット誤差の温度特性
図 27.電源対ゼロ・コード誤差およびオフセット誤差
2.505
4.5
VDD = 5V
U1
U2
U3
TA = 25°C
GAIN = 1
VREF = 2.5V
100
11955-024
ERROR (µV)
4.25
500
VDD = 5V
GAIN = 1
VREF = 2.5V
–20
3.75
図 26.電源対ゲイン誤差およびフルスケール誤差
350
–40
3.30
U1_EXT
U2_EXT
U3_EXT
VDD (V)
図 23.ゲイン誤差とフルスケール誤差の温度特性
300
U1_INT
U2_INT
U3_INT
–0.020
11955-026
–0.03
0.010
11955-027
–0.02
11955-023
ERROR (% FSR)
0.01
4.0
2.503
VDD = 5V
TA = 25°C
GAIN = 1
NUMBER OF HITS
VREF (V)
3.5
2.501
2.499
2.497
3.0
2.5
2.0
1.5
1.0
0
VREF (V)
図 25.内蔵リファレンス電圧の温度特性(グレード B)
図 28.リファレンス出力の広がり
Rev. A
－ 13/28 －
11955-028
60
TEMPERATURE (°C)
2.50001
2.50004
2.50007
2.50010
2.50013
2.50016
2.50019
2.50022
2.50025
2.50028
2.50031
2.50034
2.50037
2.50040
2.50043
2.50046
2.50049
2.50052
2.50055
2.50058
2.50061
2.50064
2.50067
2.50070
2.50073
2.50076
2.50079
2.50082
2.50085
2.50088
2.50091
2.50094
2.50097
2.50100
10
11955-025
0.5
2.495
–40
AD5683R/AD5682R/AD5681R/AD5683
データシート
2.5009
2.50015
TA = 25°C
5.5V
5.0V
3.0V
2.7V
TA = 25°C
2.50010
2.5008
2.50005
2.50000
VREF (V)
VREF (V)
2.5007
2.49995
2.5006
2.5005
2.49990
2.5004
D11
2.49985
D13
4.5
5.5
2.5003
–0.005
VDD (V)
–0.003
–0.001
0.001
0.003
図 32.負荷電流対内蔵リファレンス電圧
図 29.電源電圧対内蔵リファレンス電圧
1800
TA = 25°C
VDD = 5V
INTERNAL REFERENCE NSD (nV/√Hz)
T
M1.00s
A CH1
2.00µV
VDD = 5V
TA = 25°C
1600
1400
1200
1000
800
600
400
200
11955-030
1
CH1 10µV
0.005
LOAD CURRENT (A)
0
10
100
1k
10k
100k
1M
FREQUENCY (Hz)
図 33.内蔵リファレンス・ノイズ・スペクトル密度の
周波数特性
図 30.内蔵リファレンスのノイズ、0.1 Hz～10 Hz
T
TA = 25°C
VDD = 5V
T
TA = 25°C
VDD = 5V
1
M1.00s
A CH1
2.00µV
CH1 10µV
A CH1
2.00µV
図 34.0.1 Hz～10 Hz での出力ノイズ・プロット
外付けリファレンス電圧使用
図 31.0.1 Hz～10 Hz での出力ノイズ・プロット
内蔵リファレンス電圧使用
Rev. A
M1.00s
－ 14/28 －
11955-034
CH1 10µV
11955-031
1
11955-033
3.5
11955-029
2.49980
2.5
11955-032
D12
AD5683R/AD5682R/AD5681R/AD5683
データシート
1200
1.4
VDD = 5V
TA = 25°C
GAIN = 1
FULL-SCALE
MIDSCALE
ZEROSCALE
1000
SINKING, VDD = 3V
SOURCING, VDD = 5V
SINKING, VDD = 5V
SOURCING, VDD = 3V
1.0
TA = 25°C
0.6
ΔVOUT (V)
NSD (nV/√Hz)
800
600
0.2
–0.2
400
–0.6
200
–1.0
1k
10k
100k
1M
–1.4
FREQUENCY (Hz)
0
5
0.03
図 38.負荷電流対ヘッドルーム／フットルーム
7
VDD = 5V
TA = 25°C
GAIN = 1
0xFFFF
0xC000
0x8000
0x4000
0x0000
0.02
LOAD CURRENT (A)
図 35.ノイズ・スペクトル密度の周波数特性、ゲイン = 1
6
0.01
11955-038
100
11955-035
0
10
VDD = 5V
TA = 25°C
GAIN = 2
0xFFFF
0xC000
0x8000
0x4000
0x0000
6
5
4
4
VOUT (V)
VOUT (V)
3
2
3
2
1
1
0
0
0
–2
–50
11955-036
–1
–50
50
LOAD CURRENT (mA)
50
LOAD CURRENT (mA)
図 36.ソース能力とシンク能力、ゲイン = 1
500
0
11955-039
–1
図 39.ソース能力とシンク能力、ゲイン = 2
0.0015
VDD = 5V
450
GAIN = 1
GAIN = 2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
CODE = 0x7FFF TO 0x8000
0.0010
400
0.0005
350
0
ZS_INT_GAIN = 1
FS_EXT_GAIN = 2
FS_INT_GAIN = 2
250
VOUT (V)
IDD (µA)
300
ZS_INT_GAIN = 2
FS_INT_GAIN = 1
FS_EXT_GAIN = 1
200
–0.0005
–0.0010
150
–0.0015
100
–40
–20
0
20
40
60
TEMPERATURE (°C)
80
105
–0.0025
11955-037
0
0
2
3
4
5
6
7
TIME (µs)
図 37.電源電流の温度特性
Rev. A
1
図 40.デジタルからアナログへのグリッチ・インパルス
－ 15/28 －
11955-040
–0.0020
50
AD5683R/AD5682R/AD5681R/AD5683
データシート
2.5
4.5
0nF
0.2nF
1nF
4.7nF
10nF
2.0
0nF
0.2nF
1nF
4.7nF
10nF
4.0
3.5
3.0
VOUT (V)
VOUT (V)
1.5
1.0
2.5
2.0
1.5
VDD = 5V
TA = 25°C
GAIN = 1
RL = 2kΩ
INTERNAL REFERENCE = 2.5V
0.5
0.01
0
11955-041
0
0
0.02
TIME (ms)
0
0.01
0.02
TIME (ms)
図 41.セトリング・タイム対容量負荷、ゲイン = 1
図 44.セトリング・タイム対容量負荷、ゲイン = 2
20
0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
GAIN = 2
GAIN = 1
–10
–20
–30
BANDWIDTH (dB)
–80
–30
–40
–50
–60
–130
–70
0
5
10
15
20
FREQUENCY (kHz)
–80
11955-042
–180
VDD = 5V
TA = 25°C
VOUT = MIDSCALE
EXTERNAL REFERENCE = 2.5V, ±0.1V p-p
1k
10k
100k
1M
10M
FREQUENCY (Hz)
図 45.乗算帯域幅
外付けリファレンス電圧 = 2.5 V ± 0.1 V p-p、10 kHz～10 MHz
図 42.全高調波歪み、1 kHz
0.06
6
3
VDD = 5V
TA = 25°C
0.05
5
VDD
2
0.03
2
0.02
1
0.01
VOUT (V)
3
VOUT (V)
VDD (V)
MIDSCALE, GAIN = 2
0.04
4
SYNC
MIDSCALE, GAIN = 1
1
VOUT
1
2
3
4
5
6
7
TIME (ms)
8
0
–5
0
5
10
TIME (µs)
図 46.パワーダウン終了時のミドスケール出力
図 43.0 V へのパワーオン・リセット
Rev. A
－ 16/28 －
15
11955-046
–0.01
–1
11955-043
0
0
0
11955-045
HARMONIC DISTORTION (dBV)
VDD = 5V
TA = 25°C
GAIN = 2
RL = 2kΩ
INTERNAL REFERENCE = 2.5V
1.0
11955-044
0.5
AD5683R/AD5682R/AD5681R/AD5683
データシート
用語
相対精度または積分非直線性(INL)
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関数
の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表します。
INL (typ)対コードのプロットについては、図 11、図 12、図 13 を
参照してください。
DC 電源除去比(PSRR)
PSRR は、電源電圧変化の DAC 出力に対する影響を表します。
PSRR は、DAC ミッドスケール出力での、VOUT 変化の VDD 変化に
対する比で、dB 値で表示します。VREF を 2 V に固定して、VDD を
±10%変化させます。
微分非直線性(DNL)
微分非直線性(DNL)は、隣接する 2 つのコードの間における測定
された変化と理論的な 1 LSB 変化との差をいいます。最大±1 LSB
の微分非直線性の規定により、単調性が保証されます。この DAC
はデザインにより単調性を保証しています。DNL (typ)対コードの
プロットについては、図 14、図 15、図 16 を参照してください。
出力電圧セトリング・タイム
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタにロ
ードしたときの出力誤差として測定されます。理論的には、出力
が 0 V である必要があります。ゼロ・コード誤差は
AD5683R/AD5682R/AD5681R では常に正です。これは、DAC と出
力アンプのオフセット誤差の組み合わせによって DAC 出力が 0 V
より低くなることができないためです。ゼロ・コード誤差は mV
で表します。ゼロ・コード誤差の温度特性を図 24 に示します。
フルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レジ
スタにロードしたときの出力誤差として測定されます。理論的に
は、出力は(ゲイン×VREF) − 1 LSB である必要があります。フルス
ケール誤差はフルスケール範囲のパーセント値( FSR の%)で表し
ます。フルスケール誤差のプロットについては、図 23 と図 26 を参
照してください。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表します。理論 DAC 伝達特性
傾斜からの変位を表し、FSR の%で表示されます。
ゼロ・コード誤差ドリフト
ゼロ・コード誤差ドリフトは、温度変化によるゼロ・コード誤差
の変化を表し、µV/°C で表されます。
ゲイン温度係数
ゲイン温度係数は、温度変化に対するゲイン誤差の変化を表し、
FSR/°C の ppm で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。オフセット誤差は、
AD5683R の DAC レジスタにコード 512 をロードして測定されて
います。この誤差は正または負になります。
Rev. A
1/4 スケールから 3/4 スケールへの入力変化に対して、DAC 出力
が規定のレベルまでに安定するために要する時間を表します。
デジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DAC レジス
タ内の入力コードが変化したときに、アナログ出力に混入するイ
ンパルスを表します。通常、nV-sec で表すグリッチの面積として
規定され、主要キャリ変化 (0x7FFF から 0x8000)時に、デジタル
入力コードが 1 LSB だけ変化したときに測定されます(図 40 参照)。
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていない
ときに、DAC のデジタル入力から DAC のアナログ出力に注入さ
れるインパルスを表します。nV-sec で規定され、データ・バス上
でのフルスケール・コード変化時、すなわち全ビット 0 から全ビ
ット 1 への変化、またはその逆の変化のときに測定されます。
リファレンス・フィードスルー
DAC 出力に変化がない時の DAC 出力における信号振幅のリファ
レンス入力に対する比であり、dB で表されます。
出力ノイズ・スペクトル密度
ノイズ・スペクトル密度は、内部で発生するランダム・ノイズの
大きさを表します。ランダム・ノイズは、スペクトル密度
(nV/√Hz)としてキャラクタライズされます。DAC にミッドスケー
ルを入力し、出力のノイズを測定して nV/√Hz で表します。ノイ
ズ・スペクトル密度のプロットについては、図 31、図 34、図 35
を参照してください。内蔵リファレンスのノイズ・スペクトル密
度を図 30 と図 33 に示します。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅は、
この有限帯域幅を表します。リファレンス上の正弦波 (DAC にフ
ルスケール・コードをロード)は、出力に現われます。乗算帯域幅
は、出力振幅が入力より 3 dB 小さくなる周波数で表します。
全高調波歪み(THD)
THD は、理論正弦波と DAC を使ったために減衰したその正弦波
との差を表します。DAC に対してリファレンスとして正弦波を使
ったときに、DAC 出力に現われる高調波が THD になります。dB
値で表示します。
－ 17/28 －
データシート
AD5683R/AD5682R/AD5681R/AD5683
リファレンス電圧温度係数 (TC)
温度変化に対するリファレンス出力電圧の変化を意味し、リファ
レンス TC はボックス法を使って計算されます。この方法では、
与えられた温度範囲でのリファレンス出力の最大変化として TC
を定義し、次式のように ppm/°C で表わします。
熱ヒステリシス
熱ヒステリシスは、周囲温度→低温→高温→周囲温度で温度変化
させた場合にリファレンス電圧に発生する電圧差です。
 VREFmax − VREFmin 
6
TC = 
 × 10
 VREFnom × TempRange
ここで、
VREFmax は全温度範囲で測定した最大リファレンス出力。
VREFmin は全温度範囲で測定した最小リファレンス出力。
VREFnom は公称リファレンス出力電圧、2.5 V。
TempRange は規定の温度範囲、−40°C～+105°C。
Rev. A
－ 18/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
動作原理
D/A コンバータ
AD5683R/AD5682R/AD5681R は、シングル 16 ビット、14 ビット、
12 ビット、シリアル入力の電圧出力 DAC で、2.5 V のリファレン
ス電圧を内蔵しています。これらのデバイスは 2.7 V～5.5 V の電
源電圧で動作します。データは、3 線式シリアル・インターフェー
スを使用して 24 ビット・ワード・フォーマットで AD5683R/
AD5682R/AD5681R へ 書 込 ま れ ま す 。 AD5683R/AD5682R/
AD5681R は、パワーオン・リセット回路を内蔵しており、この回
路により、パワーアップ時に DAC 出力をゼロスケールにするこ
とができます。これらのデバイスは、消費電流を最大 2 µA まで減
少させるソフトウェア・パワーダウン・モードも持っています。
セグメント化抵抗ストリング DAC の簡略化した構造を図 48 に示
します。DAC レジスタにロードされるコードにより、出力バッフ
ァに接続されたストリングのオンになるスイッチが決定されます。
ストリングの各抵抗は同じ値 R を持つため、ストリング DAC の
単調性が保証されます。
VREF
R
R
R
伝達関数
内蔵リファレンスはデフォルトでオンになっています。外付けリ
ファレンス電圧を必要とする場合は、AD5683 を使用することがで
きます。DAC の入力コーディングはストレート・バイナリです。
理論出力電圧は次式で与えられます。
TO OUTPUT
BUFFER
R
AD5683R の場合、
 D 


 65 , 536 
R
11955-048
VOUT(D) = ゲイン × VREF ×
AD5682R の場合、
VOUT(D) = ゲイン × VREF ×
図 48.簡略化した抵抗ストリング構造
 D 


 16 , 384 
内蔵リファレンス電圧
AD5683R/AD5682R/AD5681R の内蔵リファレンスはパワーアップ
時にオンになりますが、書込みコントロール・レジスタへの書込
みによりディスエーブルすることができます。
AD5681R の場合、
VOUT(D) = ゲイン × VREF ×  D 


 4096 
ここで、
D は DAC レジスタにロードされるバイナリ・コードの 10 進数表
示。
Gain は出力アンプのゲイン。デフォルトで、ゲインは×1 に設定。
書込みコントロール・レジスタのゲイン・ビットを使って、ゲイ
ンを ×2 設定することもできます。
DAC アーキテクチャ
AD5683R/AD5682R/AD5681R/AD5683 ではセグメント化したスト
リング DAC アーキテクチャを採用し、出力バッファを内蔵して
います。 図 47 に内部ブロック図を示します。
VREF
2.5V
REF
INPUT
REGISTER
DAC
REGISTER
REF (+)
RESISTOR
STRING
AD5683R/AD5682R/AD5681R は 2.5 V、2 ppm/°C のリファレンス電
圧を内蔵し、ゲイン・ビットの状態に応じて 2.5 V または 5 V の
フルスケール出力になります。
内蔵リファレンス電圧は VREF ピンに出力されます。このバッファ
付きリファレンス電圧は、最大 50 mA の外部負荷を駆動すること
ができます。
外付けリファレンス電圧
VREF ピンは、AD5683 では入力ピンになります。
AD5683R/AD5682R/AD5681R の VREF ピンは入力ピンに設定する
こともできるため、アプリケーションで外付けリファレンスが必
要な場合これを使用することができます。
AD5683R/AD5682R/AD5681R の内蔵リファレンスは、デフォルト
でパワーアップ時にオンになっています。外付けリファレンスを
ピンに接続する前に、書込みコントロール・レジスタの REF ビッ
ト (ビット DB16)に書込みを行って、内蔵リファレンスをディス
エーブルしてください。
VOUT
GND
11955-047
REF (–)
図 47.DAC チャンネル・アーキテクチャのブロック図
Rev. A
－ 19/28 －
データシート
AD5683R/AD5682R/AD5681R/AD5683
出力バッファ
出力バッファは、10 nF の容量と 2 kΩ の抵抗の並列接続を駆動す
ることができます(図 41 と図 44 参照)。容量負荷を大きくする場
合は、スナバ方式またはシャント抵抗を使って出力アンプから負
荷をアイソレーションしてください。スルーレートは 0.7 V/µs で
あり、1/4 スケールから 3/4 スケールまでのセトリング・タイムは
5 µs です。
出力バッファは入力／出力レール to レール・バッファとしてデザ
インされており、最大出力電圧範囲は VDD までです。ゲイン・ビ
ットにより、セグメント化ストリング DAC のゲインを×1 または
×2 に設定します(表 12 参照)。
出力バッファ電圧は、VREF、ゲイン・ビット、オフセット誤差、
ゲイン誤差により決定されます。
Rev. A
－ 20/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
シリアル・インターフェース
AD5683R/AD5682R/AD5681R/AD5683 は、3 線式シリアル・インタ
ーフェースを採用しています。このインターフェースは、SPI モー
ドのモード 1 およびモード 2 と互換で、さらに SPORT のような同
期インターフェースと完全に互換です。図 4 に、代表的な書込み
シーケンスのタイミング図を示します。SPI インターフェースの
詳細については、AN-1248 アプリケーション・ノートを参照して
ください。
SPI シリアル・データ・インターフェース
SYNC ピンをロー・レベルにすると、内部入力シフトレジスタが
イネーブルされ、 SCLK の立下がりエッジで SDI ピンのデータが
サンプルされて、入力シフトレジスタへ入力されます。データ・
ワード(24 ビット)全体が SDI ピンからロードされるまで、SYNC
ピンをロー・レベルに維持する必要があります(図 4 参照)。SYNC
がハイ・レベルに戻ると、シリアル・データ・ワードが表 9 の命
令に従ってデコードされます。
連続したデータワードの間で、最小 20 µs 間 SYNCをハイ・レベ
ルに維持する必要があります。
24 個の立下がりクロック・エッジの後に SYNCをハイ・レベルに
すると、有効な書込みと見なされて、最初の 24 ビットが入力シ
フトレジスタへロードされます。
消費電力を小さくするため、すべてのシリアル・インターフェー
ス・ピンを電源レール近くで動作させることが推奨されます。
ショート書込み動作 (AD5681R の場合)
AD5681R の SPI シリアル・インターフェースでは、必要に応じて、
少ない数のクロックでデータを転送することができます。入力レ
ジスタまたは DAC レジスタが表 9 に示すように書込まれる場合、
最後の 8 ビットは don’t care ビットになります。 DAC 更新レート
を高くする場合は、データワードのサイズを小さくすることがで
きます。
16 個と 24 個のクロック・エッジの間に SYNCをハイ・レベルに
すると、有効な書込みと見なされて、最初の 16 ビットのみがデ
コードされます(図 49 参照)。16 個の立下がりクロック・エッジの
前に SYNC をハイ・レベルにすると、シリアル書込みが無視され
て、この書込みシーケンスは無効と見なされます。DCEN ビット
をイネーブルすると、この機能は使用できません (表 11 参照)。
SDO ピン
AD5683R にのみ存在するシリアル・データ出力ピン (SDO)は、
DAC レジスタ値のリードバックとデイジーチェーン・モードでの
デバイス接続の 2 つの目的に使用されます。
SDO ピンは、内部で弱いプルダウン抵抗を持つプッシュ・プル出
力を内蔵しています。データは SCLK の立上がりエッジで SDO か
ら出力され (図 4 参照)、書込みコントロール・レジスタで DCEN
ビットをイネーブルした場合、またはリードバック・コマンド時
に自動的にイネーブルされた場合に、ピンはアクティブになりま
す。スタンバイ・モードでは、内部プルダウン抵抗によりバスに
ロジック 0 が出力されます。内部プルダウン抵抗の値が大きいた
め、並列接続の場合、他のデバイスが SDO ラインを制御するこ
とができます。
SCLK
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
SYNC
図 49. AD5681R でのショート書込み
Rev. A
－ 21/28 －
X
X
X
X
X
X
X
X
11955-049
SDI
データシート
AD5683R/AD5682R/AD5681R/AD5683
デイジーチェーン接続
ーチェーン動作をイネーブルするときは、書込みコントロール・
レジスタの DCEN ビットをセットする必要があります(表 10 参照)。
デイジーチェーン接続は、最小のピン数で IC の制御を可能にしま
す。図 50 に示すように、前のパッケージの SDO ピンを次のパッ
ケージの SDI ピンに接続する必要があります。後続デバイス間の
ライン伝搬遅延のため、クロック周期を大きくする必要がありま
す(表 4 参照)。
デイジーチェーン・モードをイネーブルすると (DCEN = 1)、
AD5683R/AD5682R/AD5681R/AD5683 は有効なフレームとして 24
ビットより長いすべてのデータワードを受け付けて、受信した最
後の 24 ビットをデコードします(図 51 参照)。
デフォルトで、SDO ピンはディスエーブルされています。デイジ
AD5683R
U1
CONTROLLER
SDI
MOSI
SCLK
SCLK
SS
SYNC
SDO
MISO
SDI
AD5683R
U2
SCLK
SDO
11955-050
SYNC
図 50.デイジーチェーン接続
SCLK
24
48
SYNC
DB23
DB0
DB23
INPUT WORD FOR DAC 2
DB0
INPUT WORD FOR DAC 1
DB23
SDO_U1
UNDEFINED
DB0
INPUT WORD FOR DAC 2
図 51.デイジーチェーンのタイミング図
Rev. A
－ 22/28 －
11955-051
MOSI
データシート
AD5683R/AD5682R/AD5681R/AD5683
内部レジスタ
コマンド
入力シフトレジスタ
入力レジスタの書込み
AD5683R/AD5682R/AD5681R/AD5683 のシフトレジスタは 24 ビッ
ト幅です。シリアル・データは MSB ファースト (DB23)でロード
され、先頭の 4 ビットはコマンド・ビットの C3～C0 で、その後
ろにデータビットが続きます。
この入力レジスタを使って、DAC レジスタの新しい値を予めロー
ドしておくことができます。入力レジスタから DAC レジスタへ
の転送は、 LDAC ピンでハードウェアから、またはコマンド 2 を
使ってソフトウェアから開始することができます。
データビットは、20 ビット、18 ビット、または 16 ビットの入力
コードで、その後ろに複数の don’t care ビットが続きます(表 9 参
照)。コマンドは、 SYNCの立上がりエッジでデコードされます。
コマンド 3 を使って新しいデータを DAC レジスタへ直接ロード
すると、この DAC レジスタは自動的に入力レジスタを上書きしま
す。
入力レジスタ
DAC レジスタを更新
入力レジスタは、新しいデータをプリロードするバッファとして
機能します。このレジスタは、VOUT ピンの電圧を制御しません。
入力レジスタ値の DAC レジスタへの転送には、ソフトウェアま
たはハードウェアによる 2 つの方法があります。
このコマンドは入力レジスタ値を DAC レジスタへ転送し、これ
により VOUT ピンが更新されます。
この動作は、ソフトウェア LDACと同じです。
DAC レジスタの書込み
DAC レジスタ
DAC レジスタは、VOUT ピンの電圧を制御します。このレジスタ
の更新は、コマンドを発行することにより、または入力レジスタ
値を DAC レジスタへ転送することにより行うことができます。
DAC レジスタは、DAC の出力電圧を制御します。このコマンド
は、書込み動作の完了時に DAC レジスタを更新します。入力レ
ジスタは、DAC レジスタ値で自動的に更新されます。
表 9.コマンド動作
Command
[DB23:DB20]
Data Bits [DB19:DB0] 1
C3
C2
C1
C0
DB19
DB18
DB17
DB16
DB15
DB14
[DB13:DB8]
DB7
DB6
DB5
DB4
[DB3:DB0]
0
0
0
0
X
X
X
X
X
X
X…X
X
X
X
X
X…X
Operation
Do nothing
0
0
0
1
DB15
DB14
DB13
DB12
DB11
DB10
DB9…DB4
DB3 2
DB22
DB12, 3
DB02,
X…X
Write input register
3
0
0
1
0
X
X
X
X
X
X
X…X
X
X
X
X
X…X
Update DAC register
(software LDAC)
0
0
1
1
DB15
DB14
DB13
DB12
DB11
DB10
DB9…DB4
DB32
DB22
DB12, 3
DB02,
X…X
Write DAC and input
register
3
0
1
0
0
DB19
DB18
DB17
DB16
DB15
DB14
0…0
0
0
0
0
0…0
Write control register
0
1
0
1
X
X
X
X
X
X
X…X
X
X
X
X
X…X
Readback input
register
1
X = don’t care.
2
AD5681R の場合このビットは don’t care ビット。
3
AD5682R の場合このビットは don’t care ビット。
Rev. A
－ 23/28 －
データシート
AD5683R/AD5682R/AD5681R/AD5683
コントロール・レジスタへの書込み
パワーダウン・モードでは、出力バッファは内部でディスエーブ
ルされ、VOUT ピンの出力インピーダンスは既知の値に選択するこ
とができます(表 14 参照)。
書込みコントロール・レジスタは、パワーダウン機能とゲイン機
能を設定するときに使います。また、内蔵リファレンス電圧のイ
ネーブル／ディスエーブルとソフトウェア・リセットの実行にも
使います。書込みコントロール・レジスタ機能については、表 10
を参照してください。
表 10.書込みコントロール・レジスタ・ビット
DB19
DB18
DB17
DB16
DB15
DB14
Reset
PD1
PD0
REF
Gain
DCEN
表 14.動作モード
Operating Mode
PD1
PD0
Normal Mode
Power-Down Modes
1 kΩ Output Impedance
100 kΩ Output Impedance
Three-State Output Impedance
0
0
0
1
1
1
0
1
DCEN ビット
デイジーチェーン・イネーブル・ビット (DCEN、ビット DB14) は
SDO ピンをイネーブルして、デバイスがデイジーチェーン・モー
ドで動作できるようにします。このビットは、リードバック・コ
マンドが実行されると、自動的にディスエーブルされます。この
ビットをイネーブルすると、AD5681R の書込みショート・コマン
ド機能がディスエーブルされます。
パワーダウン・モードでは、このデバイスは出力バッファをディ
スエーブルしますが、内蔵リファレンス電圧はディスエーブルし
ません。最大の消費電力削減を実現するためには、可能な場合
REF ビットをディスエーブルすることが推奨されます。
表 11.デイジーチェーン・イネーブル・ビット (DCEN)
出力ステージを図 52 に示します。
DB0
Mode
0
1
Standalone mode (default)
DCEN mode
内蔵リファレンス電圧と出力バッファをディスエーブルすると、
電源電流は 5 V で 2 μA まで削減されます。
DAC
AMPLIFIER
VOUT
POWER-DOWN
CIRCUITRY
ゲイン・ビットは出力アンプのゲインを選択します。表 12 に、出
力電圧範囲と対応するゲイン・ビットの状態を示します。
RESISTOR
NETWORK
表 12.ゲイン・ビット
Gain
Output Voltage Range
0
1
0 V to VREF (default)
0 V to 2 × VREF
図 52.パワーダウン時の出力ステージ
REF ビット
内蔵リファレンスはパワーアップ時にデフォルトでオンになってい
ます。ソフトウェアから書込みコントロール・レジスタのソフト
ウェア設定ビット DB16 を設定することにより、このリファレン
スをターンオン／オフさせることができます。表 13 に、ビットの
状態と動作モードの対応を示します。
消費電力を削減するため、デバイスをパワーダウン・モードにす
る場合、内蔵リファレンスをディスエーブルすることが推奨され
ます。
表 13.リファレンス・ビット (REF)
REF
Reference Function
0
1
Reference enabled (default)
Reference disabled
PD0 ビットと PD1 ビット
パワーダウン・モードになると、出力アンプはシャットダウンし
ますが、内蔵リファレンス電圧がパワーダウンされないかぎり(書
込みコントロール・レジスタのビット DB16 を使用)、バイアス・
ジェネレータ、リファレンス、抵抗ストリングは動作を続けます。
パワーダウン・モードでは、弱い SDO 抵抗も切り離されます。
電源電流は 5 V で 2 μA に減少します。DAC レジスタ値はパワー
ダウン・モードで影響を受けないため、DAC レジスタの更新を続
けることができます。パワーダウンから抜け出すために要する時
間は、VDD = 5 V で 4 µs (typ)です。また、リファレンスがディスエ
ーブルされている場合は 600 µs です。
リセット・ビット
AD5683R/AD5682R/AD5681R の書込みコントロール・レジスタに
はソフトウェア・リセット機能があります。この機能は、入力レ
ジスタと DAC レジスタをゼロスケールへリセットし、書込みコ
ントロール・レジスタをデフォルト値へリセットします。書込み
コントロール・レジスタのリセット・ビット(ビット DB19)に 1 を
設定すると、ソフトウェア・リセットが開始されます。ソフトウ
ェア・リセットが完了すると、リセット・ビットは自動的に 0 に
クリアされます。
AD5683R/AD5682R/AD5681R には、書込みコントロール・レジス
タへの書込みによりアクセスされる 2 つの動作モードがあります。
通常モードでは、出力バッファは直接 VOUT ピンへ接続されます。
Rev. A
11955-052
ゲイン・ビット
－ 24/28 －
データシート
AD5683R/AD5682R/AD5681R/AD5683
リードバック入力レジスタ
ハードウェアRESET
AD5683R では、コマンド 5 (表 9 参照)を使って SDO ピンから入力
レジスタ値をリードバックすることができます(図 53 参照)。
読出し動作の間 SDO ピンが自動的にイネーブルされ、その後再
度ディスエーブルされます(表 15 参照)。読出し動作の前に DCEN
ビットをイネーブルすると、このビットはリードバック動作の後
にリセットされます。AD5683R がデイジーチェーン・モードで動
作する場合は、ユーザーが DCEN ビットを再度イネーブルする必
要があります。
パワーアップ時に RESET をロー・レベルに維持すると、 RESET
ピンが解除されるまで、内蔵リファレンス電圧が正しく初期化さ
れません。
表 15.書込みおよびリードバック・シーケンス
SDI
SDO
Action
0x180000
0x500000
0x000000
0x000000
0x000000
0xX8000X1
Write 0x8000 to the input register
Prepare data read from the input register
Clock out the data
1
RESET はアクティブ・ロー信号で、入力レジスタと DAC レジス
タをゼロスケールへリセットし、コントロール・レジスタにデフ
ォルト値を設定します。動作を完了するためには、RESETを 75 ns
間ロー・レベルに維持する必要があります。RESET 信号がハイ・
レベルに戻っても、新しい値が設定されるまで出力はゼロスケー
ル を 維 持 し ま す 。 RESET ピ ン が ロ ー ・ レ ベ ル の 間 、
AD5683R/AD5681R は新しいコマンドを無視します。
X = don’t care
ハードウェアLDAC
AD5683R/AD5682R/AD5681R/AD5683 の DAC は、入力レジスタと
DAC レジスタから構成されるダブル・バッファ化されたインター
フェースを内蔵しています。LDAC により、データは入力レジス
タから DAC レジスタへ転送され、出力が更新されます。
データの入力シフトレジスタへの入力中に、 LDAC をハイ・レベ
ルにします。 SYNC をハイ・レベルにした後に LDAC をロー・レ
ベルにすることにより、DAC 出力が更新されます。出力 DAC
は、LDACの立下がりエッジで更新されます。
データのアクセス中に LDAC にパルスが入力されても、このパル
スは無視されます。
SCLK
24
1
24
1
SYNC
DB23
DB0
DB23
READBACK COMMAND
DB0
NOP CONDITION
DB23
SDO
DB0
DATA
図 53.リードバック動作
Rev. A
－ 25/28 －
11955-054
SDI
AD5683R/AD5682R/AD5681R/AD5683
データシート
熱ヒステリシス
レイアウトのガイドライン
熱ヒステリシスは、周囲温度→低温→高温→周囲温度で温度変化
させた場合にリファレンス電圧に発生する電圧差です。
高精度が重要となる回路では、電源とグラウンド・リターンのレ
イアウトを注意深く行うことが、定格性能の保証に役立ちます。
ADC を 実 装 す る プ リ ン ト 回 路 ボ ー ド (PCB) は 、 AD5683R/
AD5682R/ AD5681R/ AD5683 をアナログ・プレーン上に配置する
ようにデザインする必要があります。
熱ヒステリシス・データを図 54 に示します。このデータは、周囲
温度→−40°C→+105°C→周囲温度で温度変化させて測定したもの
です。次に、VREF の変化分を 2 つの周囲温度の間で測定し、結果
を図 54 の実線で示します。同じ温度変化と測定を直ちに繰り返し、
その結果を図 54 にパターン化した線で示します。
6
FIRST TEMPERATURE SWEEP
SUBSEQUENT…
NUMBER OF HITS
5
4
3
1 枚のボード上に多くのデバイスを実装するシステムでは、ヒー
ト・シンク能力を設けて電力の消費を容易にすることが有効であ
ることがあります。
2
AD5683R/AD5682R/AD5681R/AD5683 には、デバイスの底にエクス
ポーズド・パッドが設けてあります。このパッドをデバイスの
GND へ接続してください。最適性能を得るためには、マザーボー
ドのデザインに特別な注意を払って、パッケージを実装してくだ
さい。熱的性能、電気的性能、ボード・レベルの性能を強化する
ため、パッケージ底面のエクスポーズド・パッドは対応する PCB
のサーマル・ランド・パッドにハンダ付けしてください。PCB ラ
ンド・パッド領域にサーマル・ビアを配置するようにデザインし
てさらに熱放散を強化してください。
–80
–60
–40
–20
0
DISTORTION (ppm)
20
40
60
11955-055
1
0
–100
AD5683R/AD5682R/AD5681R/AD5683 に対しては、10 µF と 0.1 µF
の並列接続により十分な電源バイパスをパッケージのできるだけ
近くに、理想的にはデバイスに直接に、接続する必要があります。
10μF コンデンサはタンタルのビーズ型を使います。0.1μF コンデ
ンサは、高周波でグラウンドに対する低インピーダンス・パスを
提供する一般的なセラミック型のような実効直列抵抗(ESR)が小
さく、かつ実効直列インダクタンス(ESI)が小さいものを使って、
内部ロジックのスイッチングに起因する過渡電流を処理する必要
があります。
図 54.熱ヒステリシス
パワーアップ・シーケンス
ダイオードがデジタル・ピンとアナログ・ピンでの電圧コンプラ
イアンスを制限しているため、VDD、VOUT、VLOGIC の各電圧 を加え
る前に GND を接続することが重要です。そうしないと、ダイオ
ードが順方向バイアスされて、意図せずに VDD に電源が接続され
てしまいます。最適なパワーアップ・シーケンスは、GND、VDD、
VLOGIC、VREF 続いてデジタル入力の順序です。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 55 参照)。
AD5683R/
AD5682R/
AD5681R/
AD5683
BOARD
図 55.パッドとボードの接続
Rev. A
－ 26/28 －
11955-056
GND
PLANE
AD5683R/AD5682R/AD5681R/AD5683
データシート
外形寸法
1.70
1.60
1.50
2.10
2.00 SQ
1.90
0.50 BSC
8
5
PIN 1 INDEX
AREA
0.15 REF
1.10
1.00
0.90
EXPOSED
PAD
0.425
0.350
0.275
BOTTOM VIEW
0.05 MAX
0.02 NOM
0.30
0.25
0.20
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
01-14-2013-C
0.60
0.55
0.50
SEATING
PLANE
PIN 1
INDICATOR
(R 0.15)
1
4
TOP VIEW
0.20 REF
図 56.8 ピン・リードフレーム・チップ・スケール・パッケージ [LFCSP_UD]
2.00 mm × 2.00 mm ボディ、極薄、デュアル・リード
(CP-8-10)
寸法: mm
3.10
3.00
2.90
10
3.10
3.00
2.90
1
5.15
4.90
4.65
6
5
PIN 1
IDENTIFIER
0.50 BSC
0.95
0.85
0.75
15° MAX
1.10 MAX
0.30
0.15
6°
0°
0.23
0.13
COMPLIANT TO JEDEC STANDARDS MO-187-BA
0.70
0.55
0.40
091709-A
0.15
0.05
COPLANARITY
0.10
図 57.10 ピン・ミニ・スモール・アウトライン・パッケージ[MSOP]
(RM-10)
寸法: mm
Rev. A
－ 27/28 －
AD5683R/AD5682R/AD5681R/AD5683
データシート
オーダー・ガイド
Model 1
Resolution
(Bits)
Pinout
Temperature Range
Performance
Package
Description
Package
Option
Branding
AD5683RACPZ-RL7
16
LDAC
−40°C to +105°C
A-Grade
8-Lead LFCSP_UD
CP-8-10
94
AD5683RACPZ-1RL7
AD5683RACPZ-2RL7
16
16
VLOGIC
RESET
−40°C to +105°C
−40°C to +105°C
A-Grade
A-Grade
8-Lead LFCSP_UD
8-Lead LFCSP_UD
CP-8-10
CP-8-10
95
96
AD5683RARMZ
AD5683RARMZ-RL7
AD5683RBRMZ
AD5683RBRMZ-RL7
AD5683RBRMZ-3
AD5683RBRMZ-3-RL7
16
16
16
16
16
16
VLOGIC
VLOGIC
VLOGIC
VLOGIC
SDO
SDO
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
A-Grade
A-Grade
B-Grade
B-Grade
B-Grade
B-Grade
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
RM-10
RM-10
RM-10
RM-10
RM-10
RM-10
DHY
DHY
DHZ
DHZ
DJ0
DJ0
AD5683BCPZ-RL7
16
LDAC
−40°C to +105°C
B-Grade
8-Lead LFCSP_UD
CP-8-10
9A
AD5682RBCPZ-RL
14
LDAC
−40°C to +105°C
B-Grade
8-Lead LFCSP_UD
CP-8-10
9B
AD5682RBCPZ-RL7
14
LDAC
−40°C to +105°C
B-Grade
8-Lead LFCSP_UD
CP-8-10
9B
AD5681RBCPZ-RL
12
LDAC
−40°C to +105°C
B-Grade
8-Lead LFCSP_UD
CP-8-10
98
AD5681RBCPZ-RL7
12
LDAC
−40°C to +105°C
B-Grade
8-Lead LFCSP_UD
CP-8-10
98
AD5681RBCPZ-1RL
AD5681RBCPZ-1RL7
AD5681RBRMZ
AD5681RBRMZ-RL7
12
12
12
12
VLOGIC
VLOGIC
VLOGIC
VLOGIC
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
B-Grade
B-Grade
B-Grade
B-Grade
8-Lead LFCSP_UD
8-Lead LFCSP_UD
10-Lead MSOP
10-Lead MSOP
CP-8-10
CP-8-10
RM-10
RM-10
99
99
DHX
DHX
1
Z = RoHS 準拠製品。
Rev. A
－ 28/28 －