TSSOPパッケージ、SPIインターフェース、4.5～5.5Vの 高精度12/14/16ビットVOUT 4チャンネルnanoDAC AD5024/AD5044/AD5064 特長 概要 INL ±1 LSB の低消費電力クワッド 12/14/16 ビット DAC AD5024/AD5044/AD5064 は、INL1 LSB の相対精度仕様と個別リ ファレンス・ピンを持ち、4.5 V～5.5 V の単電源で動作できる 低消費電力のクワッド 12/14/16 ビット・バッファ付き電圧出力 nanoDAC® DAC です。また、AD5024/AD5044/AD5064 デバイス は±1 LSB の差動精度仕様を持っています。このデバイスは、最 大 50 MHz のクロック・レートで動作し、かつ標準 SPI、QSPI™、 MICROWIRE™、DSP インターフェースの各規格と互換性を持 つ多機能の低消費電力 3 線式シリアル・インターフェースを内 蔵しています。リファレンス・バッファも内蔵しています。 AD5024/AD5044/AD5064 は、パワーオン・リセット回路を内蔵し ており、この回路により、パワーアップ時に DAC 出力を０Vま たはミッドスケールにし、デバイスに対する有効な書き込みが行 われるまでこの出力電圧を維持することができます。 AD5024/ AD5044/AD5064 は消費電流を 5 V で 400μA (typ)まで削減するパ ワーダウン機能を内蔵し、さらにパワーダウン・モ ードではソ フトウェアから選択可能な出力負荷を提供します。 デバイスの未調整総合誤差は、2 mV 以下です。 リファレンス電圧ピンが個別 /共通使用可能 レール to レール動作 電源電圧: 4.5 V～5.5 V パワーオン時にゼロ/ミッド・スケールにリセット 3 種類のパワーダウン機能 チャンネルごとのパワーダウン機能 パワーアップ時に低グリッチ ハードウェア LDAC、LDAC優先機能 プログラマブルなコードのCLR機能 16 ピンの TSSOP を採用 リファレンス電圧バッファと出力アンプを内蔵 アプリケーション プロセス制御 データ・アクイジッション・システム 携帯型バッテリ駆動の計装機器 製品のハイライト ゲインとオフセットのデジタル調整 プログラマブルな電圧源と電流源 1. 2. 3. 4. プログラマブルな減衰器 表 1.関連デバイス Part No. Description AD5666 AD5063/AD5062 AD5061 AD5060/AD5040 Quad,16-bit buffered DAC,16 LSB INL, TSSOP 16-bit nanoDAC, 1 LSB INL 16-/14-bit nanoDAC, 4 LSB INL, SOT-23 16-/14-bit nanoDAC, 1 LSB INL, SOT-23 5. 16 ピン TSSOP パッケージで 4 チャンネルを提供。 16 ビット精度、INL: 1 LSB 。 パワーアップ時に低グリッチ 最大 50 MHz のクロック速度を持つ高速シリア ル・インターフェースを内蔵。 出力電圧をゼロスケールまたはミッドスケールに リセット。 機能ブロック図 図 1. Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 AD5024/AD5044/AD5064 目次 特長 ...................................................................................................... 1 出力アンプ.................................................................................... 18 アプリケーション .............................................................................. 1 シリアル・インターフェース .................................................... 18 概要 ...................................................................................................... 1 スタンドアロン・モード ............................................................ 18 製品のハイライト .............................................................................. 1 入力シフトレジスタ .................................................................... 18 機能ブロック図 .................................................................................. 1 SYNC 割り込み ............................................................................ 19 改訂履歴 .............................................................................................. 2 パワーオン・リセット ................................................................ 20 仕様 ...................................................................................................... 3 パワーダウン・モード ................................................................ 20 AC 特性 ........................................................................................... 5 クリア・コード・レジスタ ........................................................ 21 タイミング特性 .............................................................................. 6 LDAC 機能.................................................................................... 21 絶対最大定格 ...................................................................................... 7 電源のバイパスとグラウンド接続 ............................................ 21 ESD の注意 ..................................................................................... 7 マイクロプロセッサ・インターフェース ................................ 23 ピン配置およびピン機能説明........................................................... 8 アプリケーション ............................................................................ 24 代表的な性能特性 .............................................................................. 9 リファレンス電圧の電源としての使用 .................................... 24 用語 .................................................................................................... 16 バイポーラ動作 ............................................................................ 24 動作原理 ............................................................................................ 18 DAC セクション ........................................................................... 18 AD5024/AD5044/AD5064 の電流絶縁型インターフェースでの 使用 ............................................................................................... 24 DAC アーキテクチャ ................................................................... 18 外形寸法 ............................................................................................ 25 リファレンス電圧バッファ ........................................................ 18 オーダー・ガイド ........................................................................ 25 改訂履歴 8/08—Revision 0: Initial Version Rev. 0 － 2/25 － AD5024/AD5044/AD5064 仕様 特に指定のない限り、VDD = 4.5 V～5.5 V、RL = 5 kΩ (GND に接続)、CL = 200 pF (GND に接続)、2.5 V ≤ VREFIN ≤ VDD。特に指定のない限り、 すへての仕様は TMIN～TMAX で規定。 表 2. Parameter STATIC PERFORMANCE 3 Resolution Min B Grade 1 Typ Max 16 14 12 Relative Accuracy Min 16 Differential Nonlinearity Offset Error ±0.5 +0.5 ±0.25 ±0.25 ±0.12 ±0.12 ±0.2 ±0.2 ±1 ±2 ±0.5 ±1 ±0.25 ±0.5 ±1 ±1.8 Offset Error Drift 4 Full-Scale Error ±2 ±0.01 ±0.07 Gain Error Gain Temperature Coefficient4 DC Crosstalk ±0.005 ±1 40 ±0.5 ±0.5 Bits AD5064 AD5044 AD5024 AD5064; T A = −40°C to +105°C AD5064; T A = −40°C to +125°C AD5044; T A = −40°C to +105°C AD5044; T A = −40°C to +125°C AD5024; T A = −40°C to +105°C AD5024; T A = −40°C to +125°C LSB LSB ±0.05 ±0.2 ±0.2 ±1 ±1.8 LSB mV ±2 ±0.01 ±0.07 µV/°C % FSR ±0.005 ±1 40 ±0.05 40 40 µV/mA µV Of FSR/°C Due to single channel full-scale output change, R L = 5 kΩ to GND or VDD Due to load current change Due to powering down (per channel) RL = 5 kΩ, RL =100 kΩ, and R L = ∞ 0.5 0.5 Ω 100 100 kΩ Output impedance tolerance ± 400 Ω 1 1 kΩ Output impedance tolerance ± 20 Ω Power-Up Time 60 45 4.5 60 45 4.5 mA mA µs DAC = full scale, output shorted to GND DAC = zero-scale, output shorted to VDD Time to exit power-down mode to normal mode of AD5024/AD5044/AD5064, 32nd clock edge to 90% of DAC midscale value, output unloaded DC PSRR −92 −92 dB VDD ± 10%, DAC = full scale. VREF < VDD VDD 50 V µA kΩ Per DAC channel Individual reference option ±1 0.8 µA V V pF 5.5 V 6 2 30 mA µA µA POWER REQUIREMENTS VDD IDD6 Normal Mode All Power-Down Modes7 Rev. 0 35 120 VDD 50 VDD All 1s loaded to DAC register. VREF < VDD V nF 2.5 0 % FSR ppm µV Code 512 (AD5064), Code 128 (AD5044), Code 32 (AD5024) loaded to DAC register 1 LOGIC INPUTS Input Current 5 Input Low Voltage, VINL Input High Voltage, VINH Pin Capacitance4 VDD Conditions/Comments 1 REFERENCE INPUTS Reference Input Range Reference Current Reference Input Impedance 0 ±4 ±4 Unit LSB 40 0.5 OUTPUT CHARACTERISTICS4 Output Voltage Range Capacitive Load Stability DC Output Impedance Normal Mode Power-Down Mode Output Connected to 100 kΩ Network Output Connected to 1 kΩ Network Short-Circuit Current A Grade, 2 Typ Max 2.5 35 120 ±1 0.8 2.2 2.2 4 4.5 4 5.5 3 0.4 6 2 30 4.5 3 0.4 － 3/25 － DAC active, excludes load current VIH = VDD and VIL = GND TA = −40°C to +105°C TA = −40°C to +125°C AD5024/AD5044/AD5064 1 25℃での温度範囲(typ)は、−40℃～+125℃。 2 A グレードは AD5064 のみ提供。 3 直線性はコード範囲を縮小して計算―AD5064:コード 512～コード 65,024、AD5044:コード 128～コード 16,256、AD5024:コード 32～コード 4064。出力は 無負荷。 4 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 5 個々のデジタル・ピンに流入する電流。 6 インターフェースは非アクティブ状態。すべての DAC はアクティブ状態。DAC 出力は無負荷。 7 4 個すべての DAC がパワーダウン。 Rev. 0 － 4/25 － AD5024/AD5044/AD5064 AC 特性 VDD = 4.5 V～5.5 V、RL = 5 kΩ (GND に接続)、CL = 200 pF (GND に接続)、2.5 V ≤ VREFIN ≤ VDD。特に指定のない限り、すへての仕様は TMIN～TMAX で規定。 表 3. Parameter 1, 2 Min Output Voltage Settling Time Slew Rate Digital-to-Analog Glitch Impulse Reference Feedthrough Digital Feedthrough Digital Crosstalk Analog Crosstalk DAC-to-DAC Crosstalk AC Crosstalk Multiplying Bandwidth Total Harmonic Distortion Output Noise Spectral Density Output Noise Typ Max Unit Conditions/Comments 3 5.8 8 µs 10.7 13 µs ¼ to ¾ scale and ¾ to ¼ scale settling to ±1 LSB, R L = 5 kΩ, single channel update including DAC calibration sequence ¼ to ¾ scale and ¾ to ¼ scale settling to ±1 LSB, R L = 5 kΩ, all channel update including DAC calibration sequence 1.5 3 −90 0.1 1.9 2 3.5 6 340 −80 64 60 6 V/µs nV-s dB nV-s nV-s nV-s nV-s nV-s kHz dB nV/√Hz nV/√Hz μV p-p 1 LSB change around major carry VREF = 3 V ± 0.86 V p-p, frequency = 100 Hz to 100 kHz VREF = 3 V ± 0.86 V p-p VREF = 3 V ± 0.2 V p-p, frequency = 10 kHz DAC code = 0x8400, 1 kHz DAC code = 0x8400, 10 kHz 0.1 Hz to 10 Hz 1 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 2 用語のセクション参照。 3 25℃での温度範囲(typ)は、−40℃～+125℃。 Rev. 0 － 5/25 － AD5024/AD5044/AD5064 タイミング特性 すべての入力信号は tr = tf = 1 ns (VDD の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。図 2 を参照してください。 VDD = 4.5～5.5 V。特に指定のない限り、すべての仕様は TMIN～TMAX で規定。 表 4. Parameter 1 Limit at T MIN, T MAX; VDD = 4.5 V to 5.5 V Unit Conditions/Comments t1 t2 t3 t4 20 10 10 16.5 ns min ns min ns min ns min SCLK cycle time SCLK high time SCLK low time t5 t6 t7 5 5 0 ns min ns min ns min Data setup time Data hold time t8 1.9 μs min Minimum SYNC high time (single channel update) SYNC to SCLK falling edge setup time SCLK falling edge to SYNC rising edge 10.5 μs min Minimum SYNC high time (all channel update) t9 17 ns min SYNC rising edge to SCLK fall ignore t10 20 ns min LDAC pulse width low t11 20 ns min SCLK falling edge to LDAC rising edge t12 10 ns min CLR pulse width low t13 10 ns min SCLK falling edge to LDAC falling edge t14 10.6 μs min CLR pulse activation time 1 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 t1 t9 SCLK t8 t3 t4 t2 t7 SYNC t6 t5 DIN DB23 DB0 t13 t10 LDAC1 t11 LDAC2 VOUT t12 t14 06803-003 CLR 1ASYNCHRONOUS LDAC UPDATE MODE. 2SYNCHRONOUS LDAC UPDATE MODE. 図 2.シリアル書き込み動作 Rev. 0 － 6/25 － AD5024/AD5044/AD5064 絶対最大定格 特に指定のない限り、TA = 25℃。 表 5. Parameter Rating VDD to GND Digital Input Voltage to GND VOUT to GND VREF to GND Operating Temperature Range Industrial Storage Temperature Range Junction Temperature (T J MAX) TSSOP Package Power Dissipation θJA Thermal Impedance Reflow Soldering Peak Temperature Pb Free −0.3 V to +7 V −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V Rev. 0 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作の節に記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信 頼性に影響を与えます。 ESD の注意 −40°C to +125°C −65°C to +150°C 150°C ESD（静電放電）の影響を受けやすいデバイスで す。 電荷を帯びたデバイスや回路ボードは、検知 されないまま放電することがあります。本製品は 当社独自の特許技術である ESD 保護回路を内蔵 してはいますが、デバイスが高エネルギーの静電 放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止する ため、ESD に対する適切な予防措置を講じるこ とをお勧めします。 (TJ MAX − TA)/θJA 113°C/W 260°C － 7/25 － AD5024/AD5044/AD5064 ピン配置およびピン機能説明 LDAC 1 16 SCLK SYNC 2 15 DIN VREFB 4 AD5024/ AD5044/ AD5064 14 GND 13 VOUTB 12 VOUTD 11 VREF D VOUTC 7 10 CLR 8 9 VREFA 5 VOUTA 6 POR TOP VIEW (Not to Scale) VREF C 06803-005 VDD 3 図 3.16 ピン TSSOP (RU-16)のピン配置 表 6.ピン機能の説明 ピン番号 記号 説明 1 LDAC このピンにロー・レベルのパルスを入力すると、入力レジスタに新しいデータが存在する場合、任意または すべての DAC レジスタを更新することができます。この信号を使うと、全 DAC 出力を同時に更新すること ができます。あるいは、外部でロー・レベルに固定することもできます。 2 SYNC アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号です。SYNCがロ ー・レベルになると、SCLK バッファと DIN バッファがパワーオンし、入力シフトレジスタがイネーブル されます。データは、次のクロックの 32 個の立ち下がりエッジで転送されます。32 番目の立下がりエッジ の前にSYNCをハイ・レベルにすると、SYNCの立上がりエッジは割り込みとして機能するため、デバイス は書き込みシーケンスを無視します。 3 VDD 電源入力。これらのデバイスは 4.5 V～5.5 V で動作し、電源は 10 μF のコンデンサと 0.1 μF のコンデンサと の並列接続により GND へデカップリングする必要があります。 4 VREFB DAC B のリファレンス電圧入力。これは、DAC B のリファレンス電圧入力ピンです。 5 VREFA DAC A のリファレンス電圧入力。これは、DAC A のリファレンス電圧入力ピンです。 6 VOUTA DAC A のアナログ電圧出力。出力アンプはレール to レールの動作を行います。 7 VOUTC DAC C のアナログ電圧出力。出力アンプはレール to レールの動作を行います。 8 POR パワーオン・リセット。このピンを GND に接続すると 0 V から、VDD に接続するとミッドスケールから、 それぞれデバイスがパワーアップします。 9 VREFC DAC C のリファレンス電圧入力。これは、DAC C のリファレンス電圧入力ピンです。 10 CLR 非同期のクリア入力。CLR入力は、立ち下がりエッジで検出されます。CLRがロー・レベルの間、すべて のLDACパルスは無視されます。CLRが入力されると、入力レジスタと DAC レジスタは、CLRコード・レ ジスタに格納されているデータ(ゼロ、ミッドスケール、またはフルスケール)で更新されます。デフォルト 設定では、出力は 0 V にクリアされます。 11 VREFD DAC D のリファレンス電圧入力。これは DAC D のリファレンス電圧入力ピンです。 12 VOUTD DAC D のアナログ電圧出力。出力アンプはレール to レールの動作を行います。 13 VOUTB DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。 14 GND デバイス上の全回路に対するグラウンドリファレンス電圧ポイント。 15 DIN シリアル・データ入力。このデバイスは、32 ビットのシフト・レジスタを内蔵しています。データは、シ リアル・クロック入力の立下がりエッジでレジスタに入力されます。 16 SCLK シリアル・データ入力。データは、シリアル・クロック入力の立下がりエッジでシフト・レジスタに入力 されます。データは最大 50 MHz のレートで転送できます。 Rev. 0 － 8/25 － AD5024/AD5044/AD5064 1.0 0.8 0.8 0.6 0.6 0.4 0.4 0.2 0.2 0 –0.2 0 –0.2 –0.4 –0.4 –0.6 –0.6 –0.8 –1.0 512 16,640 32,768 48,896 06803-022 DNL (LSB) 1.0 06803-019 INL (LSB) 代表的な性能特性 –0.8 –1.0 512 65,024 16,640 DAC CODE 0.8 0.8 0.6 0.6 0.4 0.4 0.2 0.2 0 –0.2 –0.6 –0.6 –0.8 –1.0 2048 2560 16,384 12,288 16,384 –0.2 –0.4 1536 12,288 0 –0.4 1024 65,024 3072 3584 06803-023 DNL (LSB) 1.0 06803-020 INL (LSB) 1.0 512 48,896 図 7.AD5064 の DNL 図 4.AD5064 の INL 0 32,768 DAC CODE –0.8 –1.0 0 4096 4096 8192 DAC CODE DAC CODE 図 8.AD5044 の DNL 図 5.AD5044 の INL 1.0 1.00 0.8 0.75 0.6 0.50 0.25 0.2 DNL (LSB) INL (LSB) 0.4 0 –0.2 0 –0.25 –0.4 –0.50 –0.6 –1.0 0 512 1024 1536 2048 2560 3072 3584 –1.00 4096 0 4096 8192 DAC CODE DAC CODE 図 9.AD5024 の DNL 図 6.AD5024 の INL Rev. 0 06803-024 –0.75 06803-021 –0.8 － 9/25 － AD5024/AD5044/AD5064 0.20 1.2 1.0 0.15 TA = 25°C 0.8 0.10 0 –0.05 0.4 0 –0.4 –0.15 –0.8 06803-025 –0.6 16,640 32,768 48,896 MIN TUE ERROR @ VDD = 5.5V –0.2 –0.10 –1.0 –1.2 2.0 65,024 2.5 3.0 DAC CODE 5.5 GAIN ERROR (%FSR) DAC A MAX INL ERROR @ VDD = 5.5V MIN INL ERROR @ VDD = 5.5V 0.005 DAC B 0 DAC D DAC C –0.005 –0.010 3.0 3.5 4.0 4.5 5.0 VDD = 5.5V VREF = 4.096V –0.015 –60 5.5 –40 –20 0 20 40 60 80 100 120 140 TEMPERATURE (°C) 図 14.ゲイン誤差の温度特性 0.6 VDD = 5.5V VREF = 4.096V 0.5 DAC C OFFSET ERROR (mV) 0.4 MAX DNL ERROR @ VDD = 5.5V MIN DNL ERROR @ V DD = 5.5V 0.3 0.2 0.1 DAC D 0 –0.1 DAC A –0.2 DAC B 06803-027 DNL ERROR (LSB) 5.0 0.010 図 11.INL 対リファレンス入力電圧 3.0 3.5 4.0 4.5 5.0 –0.3 –0.4 –60 5.5 –40 –20 0 20 40 60 80 TEMPERATURE (ºC) REFERENCE VOLTAGE (V) 図 12.DNL 対リファレンス入力電圧 Rev. 0 4.5 0.015 REFERENCE VOLTAGE (V) 1.6 1.4 TA = 25°C 1.2 1.0 0.8 0.6 0.4 0.2 0 –0.2 –0.4 –0.6 –0.8 –1.0 –1.2 –1.4 –1.6 2.0 2.5 4.0 図 13.TUE 対リファレンス入力電圧 06803-026 INL ERROR (LSB) 図 10.総合未調整誤差(TUE) 1.6 1.4 TA = 25°C 1.2 1.0 0.8 0.6 0.4 0.2 0 –0.2 –0.4 –0.6 –0.8 –1.0 –1.2 –1.4 –1.6 2.0 2.5 3.5 REFERENCE VOLTAGE (V) 06803-029 –0.20 512 MAX TUE ERROR @ VDD = 5.5V 0.2 06803-030 TUE (mV) 0.05 06803-028 TUE ERROR (mV) 0.6 図 15.オフセット誤差の温度特性 － 10/25 － 100 120 140 AD5024/AD5044/AD5064 0.010 0.2 0.009 0.008 0.1 IDD (mA) ERROR (%FSR) 0.007 GAIN ERROR 0 0.006 0.005 0.004 FULL-SCALE ERROR 0.003 –0.1 –0.2 4.50 4.75 5.00 5.25 06803-034 06803-031 0.002 0.001 0 512 5.50 16,640 48,896 65,024 図 19.電源電流対コード 図 16.ゲイン誤差およびフル・スケール誤差対電源電圧 0.12 10.0 0.09 7.5 IDD (mA) 0.06 5.0 2.5 06803-032 0.03 0 4.50 4.75 5.00 5.25 06803-035 OFFSET ERROR (mV) 32,768 DAC CODE VDD (V) 0 –40 5.50 10 60 110 125 TEMPERATURE (°C) VDD (V) 図 20.電源電流の温度特性 図 17.オフセット誤差電圧対電源電圧 10.0 7 6 7.5 IDD (mA) 4 5.0 3 2.5 2 06803-036 FREQUENCY 5 1 2.85 2.90 2.95 3.00 3.05 IDD (mA) 3.10 0 4.50 06803-033 0 2.80 5.00 VDD (V) 図 21.電源電流対電源電圧 図 18.IDD のヒストグラム、VDD = 5.0 V Rev. 0 4.75 － 11/25 － 5.25 5.50 AD5024/AD5044/AD5064 10.0 1 2.5 3 06803-040 5.0 06803-037 IDD (mA) 7.5 0 1 0 3 2 4 DIGITAL INPUT VOLTAGE (V) CH1 2V 5 CH3 2V M2ms T 20.4% A CH1 2.52V 図 25.ミッドスケールへのパワーオン・リセット 図 22.電源電流対デジタル入力電圧 5.0 CH1 = SCLK 4.5 1 OUTPUT VOLTAGE (V) 4.0 3.5 VDD = 5V, VREF = 4.096V TA = 25ºC 1/4 SCALE TO 3/4 SCALE 3/4 SCALE TO 1/4 SCALE OUTPUT LOADED WITH 5kΩ AND 200pF TO GND 3.0 2.5 2.0 CH2 = VOUT 1.5 VDD = 5V POWER-UP TO MIDSCALE 2 06803-038 0.5 0 06803-041 1.0 0 2 4 6 8 10 12 CH1 5V 14 CH2 500mV TIME (µs) M2µs T 55% A CH2 1.2V 図 26.ミドスケールへのパワーダウン終了 図 23.セトリング・タイム 6 GLITCH AMPLITUDE (mV) 5 1 3 CH3 2V M2ms T 20.4% A CH1 2 1 0 –1 06803-042 –3 2.52V 0 2.5 5.0 7.5 10.0 TIME (μs) 図 27.デジタルからアナログへのグリッチ・インパルス 図 24.0 V へのパワーオン・リセット Rev. 0 3 –2 06803-039 CH1 2V 4 － 12/25 － AD5024/AD5044/AD5064 0 7 VDD = 5V, VREF = 4.096V TA = 25ºC 6 –20 4 VOUT LEVEL (dB) –30 3 2 1 0 –40 –50 –60 –70 –1 –80 06803-043 –2 –3 0 2.5 5.0 7.5 06803-046 GLITCH AMPLITUDE (mV) 5 –4 VDD = 5V, TA = 25ºC DAC LOADED WITH MIDSCALE VREF = 3.0V ± 200mV p-p –10 –90 –100 10.0 5 10 20 TIME (μs) 図 28.アナログ・クロストーク 55 9 10 24 VDD = 5V, VREF = 4.096V TA = 25°C 6 VDD = 5V, VREF = 3.0V TA = 25°C 22 5 20 4 18 SETTLING TIME (μs) 3 2 1 0 –1 16 14 12 10 –2 06803-044 8 –3 0 2.5 5.0 7.5 06803-047 GLITCH AMPLITUDE (mV) 50 図 31.総合高調波歪み 7 –4 30 40 FREQUENCY (kHz) 6 4 10.0 0 1 2 TIME (μs) 3 4 5 6 7 8 CAPACITANCE (nF) 図 29.DAC 間クロストーク 図 32.セトリング・タイム対容量負荷 VDD = 5V, VREF = 4.096V TA = 25ºC DAC LOADED WITH MIDSCALE 1μV/DIV 1 06803-045 06803-048 2 4s/DIV CH1 5V CH2 2V M2µs T 11% 図 30.0.1 Hz～10 Hz 出力ノイズのプロット 図 33.ハードウェア CLR Rev. 0 － 13/25 － A CH1 2.5V AD5024/AD5044/AD5064 0.10 0.08 CODE = MIDSCALE VDD = 5V, VREF = 4.096V 0.06 ΔVOUT (V) 0.04 0.02 0 –0.02 –0.04 06803-052 –0.06 –0.08 –0.10 –25 –20 –15 –10 –5 0 5 10 15 20 25 30 IOUT (mA) 図 34.乗算帯域幅 図 37.電流制限機能のプロット(Typ) 5.0 4.5 CH1 295mV p-p OUTPUT VOLTAGE (V) 4.0 3.5 3.0 VDD = 5V, VREF = 4.096V TA = 25°C 1/4 SCALE TO 3/4 SCALE 3/4 SCALE TO 1/4 SCALE OUTPUT LOADED WITH 5kΩ AND 200pF TO GND 2.5 2.0 1.5 0.5 0 0 2 4 6 8 10 12 06803-053 06803-050 1.0 14 CH1 50mV CH2 5V TIME (µs) 図 35.出力スルーレート(Typ) M4µs T 8.6% A CH2 1.2V 図 38.ゼロ・スケールへのパワーダウン開始時のグリッチ 無負荷 0.0010 0.0008 CODE = MIDSCALE VDD = 5V, VREF = 4.096V CH1 200mV p-p 0.0006 ΔVOLTAGE (V) 0.0004 0.0002 0 –0.0002 VDD = 5.5V –0.0008 –25 06803-051 –0.0006 06803-054 –0.0004 –20 –15 –10 –5 0 5 10 15 20 25 CH1 50mV 30 CURRENT (mA) M4µs T 8.6% A CH2 1.2V 図 39.ゼロ・スケールへのパワーダウン開始時のグリッチ 5 kΩ/200 pF 負荷 図 36.負荷レギュレーション(Typ) Rev. 0 CH2 5V － 14/25 － AD5024/AD5044/AD5064 CH1 170mV p-p 06803-055 06803-056 CH1 129mV p-p CH1 20mV CH2 5V M4µs T 8.6% A CH2 1.2V CH1 20mV 図 40.ゼロ・スケールからのパワーダウン終了時のグリッチ 無負荷 Rev. 0 CH2 5V M4µs T 8.6% A CH2 1.2V 図 41.ゼロ・スケールからのパワーダウン終了時のグリッチ 5 kΩ/200 pF 負荷 － 15/25 － AD5024/AD5044/AD5064 用語 相対精度 DAC の場合、相対精度すなわち積分非直線性(INL)は、DAC 伝 達関数の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を 表します。図 4、図 5、図 6 に、INL 対コードのプロットを示し ます。 DC 電源除去比 (PSRR) 電源電圧変化の DAC 出力に対する影響を表します。PSRR は、 DAC フルスケール出力での、VOUT 変化の VDD 変化に対する比で す。dB 値で表示します。VREF を 2.5 V に固定して、VDD を± 10%変化させます。VREF < VDD で測定します。 微分非直線性(DNL) DNL は、隣接する 2 つのコードの間における測定された変化と 理論的な 1 LSB 変化との差をいいます。最大 1 LSB の微分非直 線性の仕様は、単調性を保証するものです。この DAC はデザイ ンにより単調性を保証しています。図 7、図 8 、図 9 に、DNL 対コードのプロットを示します。 DC クロストーク 別の DAC 出力変化に起因する 1 つの DAC の出力レベルでの DC 変化。ミッドスケールに維持した別の DAC をモニターしな がら、1 つの DAC 上 (またはソフト・パワーダウンとパワーアッ プ)でのフル・スケール出力変化を測定します。μV で表されま す。 オフセット誤差 オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と VOUT (理論)の差を表し、mV で表示されます。オフセット誤差 は、DAC レジスタにコード 512 (AD5064)、コード 128 (AD5044)、 コード 32 (AD5024)をロードしたデバイスで測定。mV で表され、 正または負の値になります。 負荷電流変化に起因する DC クロストークは、1 つの DAC 上の 負荷電流変化がミッドスケールに維持された別の DAC へ及ぼす 影響を表します。μV/mA で表されます。 ゲイン誤差 ゲイン誤差は DAC のスパン誤差を表します。理論値からの DAC 伝達特性の傾きの差をフルスケール範囲のパーセント値で 表したものです。 オフセット誤差ドリフト オフセット誤差ドリフトは、温度変化によるオフセット誤差の 変化を表し、μV /℃で表示されます。 ゲイン温度係数 ゲイン誤差ドリフトは、温度変化によるゲイン誤差の変化を表 し、(フルスケール範囲の ppm)/℃で表示します。 フル・スケール誤差 フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レ ジスタにロードしたときの出力誤差として測定されます。理論 的には出力は VREF － 1 LSB である必要があります。フルスケ ール範囲のパーセント値で表示します。VREF < VDD で測定します。 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスは、DAC レジ スタ内の入力コードが変化したときに、アナログ出力に混入す るインパルスを表します。通常、nV-sec で表すグリッチの面積 として規定され、主要なキャリ変化(0x7FFF から 0x8000)時に、 デジタル・コードが 1 LSB だけ変化したときに測定されます。 図 27 を参照してください。 Rev. 0 リファレンス・フィードスルー DAC 出力が更新されない(すなわちLDACがハイ・レベル)とき の DAC 出力における信号振幅のリファレンス電圧入力に対する 比。dB 値で表示します。 デジタル・フィードスルー DAC 出力に書き込みが行われていない(SYNCがハイ・レベル) ときの、デバイスのデジタル入力ピンから DAC のアナログ出力 に注入されるインパルスを表します。nV-sec で規定され、1 個 のデータとクロック・パルスを同時に DAC に与えて測定します。 デジタル・クロストーク 1 の DAC の入力レジスタにおけるフルスケール・コード変化(全 ビット 0 から全ビット 1 への変化、およびその逆変化)から、ミ ッドスケール・レベルにある別の DAC の出力に混入するグリッ チ・インパルスを意味します。スタンドアロン・モードで測定 し、nV-sec で表します。 アナログ・クロストーク DAC の出力変化に起因して、別の DAC 出力に混入するグリッ チ・インパルス。LDACピンのハイ・レベル中に、入力レジス タの 1 つにフルスケール・コード変化(全ビット 0 から全ビット 1 への変化、およびその逆変化)をロードして、LDACピンにロ ー・レベル・パルスを入力し、デジタル・コードに変化のない DAC 出力をモニタすることにより測定します。グリッチの面積 は nV-sec で表示します。 － 16/25 － AD5024/AD5044/AD5064 DAC 間クロストーク デジタル・コードの変化とそれに続く DAC の出力変化に起因し て、別の DAC 出力に混入するグリッチ・インパルス。これには、 デジタル・クロストークとアナログ・クロストークの両方が含 まれます。LDACピンをロー・レベルにして、DAC の 1 つにフ ルスケール・コード変化(全ビット 0 から全ビット 1 への変化、 およびその逆変化)をロードして、別の DAC 出力をモニタする ことにより測定します。グリッチのエネルギは nV-sec で表示し ます。 Rev. 0 乗算帯域幅 DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅は これを表します。入力された基準正弦波(DAC にフルスケー ル・コードをロード)は、出力に現われます。乗算帯帯域幅は、 出力振幅が入力より 3 dB 小さくなる周波数で表します。 総合高調波歪み(THD) 理論正弦波と DAC を使ったために減衰したその正弦波との差。 DAC に対してリファレンスとして正弦波を使ったときに、DAC 出力に現われる高調波が THD になります。dB 値で表示します。 － 17/25 － AD5024/AD5044/AD5064 動作原理 DAC セクション シリアル・インターフェース AD5024/AD5044/AD5064 は、12/14/16 ビット、シリアル入力の 電圧出力 DAC です。このデバイスは、4.5 V～5.5 V の電源電圧 で動作します。データは、3 線式シリアル・インターフェースを 経 由 し て 32 ビ ッ ト ・ ワ ー ド ・ フ ォ ー マ ッ ト で AD5024/AD5044/AD5064 に 書 き 込 ま れ ま す 。 AD5024/AD5044/AD5064 は、DAC 出力が既知の出力状態でパワ ーアップするようにするパワーオン・リセット回路を内蔵してい ます。このデバイスには、消費電流を 2μA 未満に減少させるソ フトウェア・パワーダウン・モードがあります。 AD5024/AD5044/AD5064 は、SPI、QSPI、MICROWIRE の各イ ンターフェース規格、および大部分の DSP インターフェース規 格と互換性を持つ 3 線式シリアル・インターフェース(SYNC、 SCLK、DIN)を内蔵しています。代表的な書込みシーケンスの タイミング図については、図 2 を参照してください。 DAC への入力コーディングはストレート・バイナリを使ってい るため、外部リファレンスを使ったときの理論出力電圧は次式 で与えられます。 D VOUT VREFIN N 2 ここで、D は DAC レジスタにロードされるバイナリ・コードの 10 進数表示であり、0～65,535 の値。N は、DAC の解像度。 DAC アーキテクチャ AD5064 の DAC アーキテクチャは、2 つの一致した DAC セクシ ョンから構成されています。簡略化した回路図を図 42 に示しま す。16 ビット・データ・ワードの上位 4 ビットは、デコードさ れて 15 個のスイッチ E1～E15 を駆動します。これらの各スイ ッチは、GND または VREF バッファ出力に接続された、15 個の 一致した抵抗の 1 つに接続されます。データ・ワードの残りの 12 ビットは、12 ビット電圧モード R-2R ラダー回路のスイッチ S0～S11 を駆動します。 2R S0 2R S1 2R 2R S11 E1 2R E2 Command 2R E15 FOUR MSBs DECODED INTO 15 EQUAL SEGMENTS 06803-006 VREF 12-BIT R-2R LADDER SYNC ラインをロー・レベルにすると、書込みシーケンスが開 始されます。DIN ラインからのデータは、SCLK の立ち下がり エッジで 32 ビット・シフトレジスタに入力されます。シリア ル・クロック周波数は 50 MHz まで上げることができるので、 AD5024/AD5044/AD5064 は高速 DSP と互換性を持つことができ ます。32 番目の立ち下がりクロック・エッジで最後のデータ・ ビットが入力されて、プログラムされた機能が実行されます (DAC レジスタ値の変更および/または動作モードの変更)。この 時点で、 SYNC ラインをロー・レベルに維持するか、ハイ・レ ベルにすることができます。いずれの場合でも、SYNC の立ち 下がりエッジが次の書込みシーケンスを確実に開始できるよう にするため、次の書込みシーケンスの前に最小 1.9 ns 間(シング ル・チャンネル)SYNC をハイ・レベルにする必要があります。 VIN = 0.8 V の場合よりは VIN = 2.2 V の場合の方がSYNCバッフ ァを流れる電流が大きくなるため、各書込みシーケンスの間も SYNC をアイドル・ロー・レベルに維持して、前述のようにさ らにデバイス消費電力を削減するようにします。ただし、前述 のように、次の書込みシーケンスの開始前に SYNC を 1 度ハ イ・レベルに戻す必要があります。 表 7.コマンドの定義 VOUT 2R スタンドアロン・モード 図 42.DAC ラダーの構造 リファレンス電圧バッファ AD5024/AD5044/AD5064 は、外付けのリファレンス電圧を使用 して動作します。各 DAC には専用のリファレンス電圧ピンがあ ります。リファレンス入力ピンの入力範囲は 2.5 V～VDD です。 この入力電圧は、DAC コアに対するバッファされたリファレン ス電圧の発生に使用されます。 C3 0 0 0 C2 0 0 0 C1 0 0 1 C0 0 1 0 Description Write to Input Register n Update DAC Register n Write to Input Register n, update all (software LDAC) 0 0 0 0 0 1 1 1 1 0 0 1 1 0 1 0 Write to and update DAC Channel n Power down/power up DAC Load clear code register Load LDAC register 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 1 Reset (power-on reset) Reserved Reserved Reserved 表 8.アドレス・コマンド 出力アンプ Address (n) 出力バッファ・アンプは、出力でレール to レール電圧を発生す ることができ、0 V～VDD の出力範囲を発生します。GND に接 続された 5 kΩと、これに並列接続された 200 pF の負荷を駆動 することができます。スルーレートは 1.5 V/μs で、¼スケール から ¾ スケールへのセトリング・タイムは 13μs です。 A3 0 0 0 0 1 A2 0 0 0 0 1 A1 0 0 1 1 1 A0 0 1 0 1 1 Selected DAC Channel DAC A DAC B DAC C DAC D All DACs 入力シフトレジスタ AD5024/AD5044/AD5064 の入力シフト・レジスタ幅は、32 ビッ トです。最初の 4 ビットは don’t care です。次の 4 ビットはコマ Rev. 0 － 18/25 － AD5024/AD5044/AD5064 SYNC 割り込み ンド・ビット C3～C0 (表 7 参照)で、その後ろに 4 ビットの DAC アドレス・ビット A3～A0 (表 8 と)とビットのデータ・ワー ドが続きます。データ・ワードは AD5024/AD5044/AD5064 に対 して、それぞれ 12、14、または 16 ビットの入力コード、その 後ろに 8、6、4 ビットの don’t care が続きます (図 43、図 44、図 45 参照)。これらのデータ・ビットは、SCLK の 32 番目の立ち 下がりエッジで DAC レジスタに転送されます。 通常の書込みシーケンスでは、 SYNC ラインは SCLK の少なく とも 32 個の立ち下がりエッジ間ロー・レベルに維持され、DAC は 32 番目の立ち下がりエッジで更新されます。ただし、32 番 目の立ち下がりエッジの前に SYNC をハイ・レベルにすると、 これは書き込みシーケンスへの割り込みとして機能します。シ フトレジスタがリセットされて、書込みシーケンスは無効と見 なされます。DAC レジスタ値の更新も、動作モードの変更も行 われません(図 46 参照)。 DB31 (MSB) X X DB0 (LSB) X X C3 C2 C1 C0 A3 A2 A1 A0 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X X X X X X X COMMAND BITS 06803-009 DATA BITS ADDRESS BITS 図 43.AD5024 入力レジスタの値 DB31 (MSB) X X DB0 (LSB) X X C3 C2 C1 C0 A3 A2 A1 A0 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X X X X X COMMAND BITS 06803-008 DATA BITS ADDRESS BITS 図 44.AD5044 入力レジスタの値 DB31 (MSB) X X DB0 (LSB) X X C3 C2 C1 C0 A3 A2 A1 A0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X X X COMMAND BITS 06803-007 DATA BITS ADDRESS BITS 図 45.AD5064 入力レジスタの値 SCLK SYNC DB31 DB31 DB0 INVALID WRITE SEQUENCE: SYNC HIGH BEFORE 32ND FALLING EDGE VALID WRITE SEQUENCE, OUTPUT UPDATES ON THE 32ND FALLING EDGE 図 46.SYNC の割り込み機能 Rev. 0 DB0 － 19/25 － 06803-010 DIN AD5024/AD5044/AD5064 もあります。コマンド 0111 はこのリセット機能用に指定されて います (表 7 参照)。パワーオン・リセット時には、LDACまたは CLR の動作は無視されます。 パワーオン・リセット AD5024/AD5044/AD5064 は、パワーアップ時に出力電圧を制御 するパワーオン・リセット回路を内蔵しています。POR ピンを ロー・レベルに接続すると、AD5024/AD5044/AD5064 出力はゼ ロスケールでパワーアップします。これは DAC のリニア領域外 であることに注意してください。POR ピンをハイ・レベルに接 続すると、AD5024/AD5044/AD5064 出力はミッドスケールでパ ワーアップします。デバイスに有効な書き込みシーケンスが実 行されるまで出力のこの状態が維持されます。この機能は、デ バイスのパワーアップ時の DAC 出力状態が既知である必要のあ るアプリケーションで特に便利です。DAC をパワーオン・リセ ット・コードへリセットするソフトウェアからのリセット機能 パワーダウン・モード AD5024/AD5044/AD5064 には 4 つの動作モードがあります。コ マンド 0100 はこのパワーダウン機能用に指定されています (表 7 参照)。これらのモードは、コントロール・レジスタの 2 ビッ ト(DB9 と DB8)を設定することによりソフトウェアから設定可 能です( 表 9)。 表 9 に、ビットの状態と対応するデバイスの動作モードを示し ます。該当する 4 ビット (DB3、DB2、DB1、DB0)を 1 に設定す ると、対応する DAC (DAC D～DAC A)を選択したモードへパワ ーダウンさせることができます。パワーダウン/パワーアップ動 作時の入力シフト・レジスタ値については、表 10 を参照してく ださい。 スが既知であると同時にデバイスがパワーダウン・モードにな るという利点があります。次の 3 つのオプションがあります。 出力が内部で 1 kΩの抵抗または 100 kΩの抵抗を経由して GND に接続されるか、または出力がオープン(スリー・ステート)に なります。図 47 に、出力ステージを示します。 パワーダウン・モードのときは、バイアス・ジェネレータ、出 力アンプ、抵抗ストリング、およびその他の関係するすべての リニア回路はすべてシャットダウンされます。ただし、DAC レ ジスタの値はパワーダウン・モードで影響を受けることはあり ません。パワーダウン・モードから抜け出す時間は、VDD =5 V のとき 4.5 μs (typ)です(図 26 参照)。 コントロール・レジスタのビット DB9 とビット D8 がともに 0 に設定されると、デバイスは通常の消費電力(3 mA、5 V)で通常 動作しますが、3 つのパワーダウン・モードでは、電源電流は 5 V で 0.4 μA に削減されます。電源電流が削減されるだけでなく、 出力ステージも内部でアンプ出力から既知の値の抵抗回路へ切 り替えられます。この方法には、デバイスの出力インピーダン 表 9.動作モード DB9 DB8 Operating Mode 0 0 0 1 1 1 0 1 Normal operation Power-down modes: 1 kΩ to GND 100 kΩ to GND Three-state 表 10.パワーアップ/パワーダウン機能に対する 32 ビット入力シフトレジスタの値 MSB LSB DB31 to DB28 DB2 7 DB2 6 DB2 5 DB2 4 DB2 3 DB2 2 DB2 1 DB2 0 DB10 to DB19 DB9 X 0 1 0 0 X X X X X PD1 Command bits (C2 to C0) Address bits (A3 to A0)— don’t cares DAC Don’t cares DB2 DB1 DB0 X DAC D DAC C DAC B DAC A Power-down mode AMPLIFIER POWER-DOWN CIRCUITRY － 20/25 － Don’t cares VOUT RESISTOR NETWORK 図 47.パワーダウン時の出力ステージ Rev. 0 DB3 PD0 06803-011 Don’t cares DB8 DB4 to DB7 Power-down/power-up channel selection—set bit to 1 to select AD5024/AD5044/AD5064 クリア・コード・レジスタ AD5024/AD5044/AD5064 には、非同期クリア入力のハードウェ ア CLR ピンがあります。CLR 入力は、立ち下がりエッジで検出 されます。 CLR ラインをロー・レベルにすると、入力レジスタ 値がクリアされ、各 DAC レジスタにユーザ設定可能なCLRレジ スタ内のデータがロードされて、この値に基づきアナログ出力 が設定されます(表 11 参照)。この機能は、ゼロ・スケール、ミ ッド・スケールまたはフル・スケールを全チャンネルにロード するイン・システム・キャリブレーションで使うことができま す。ゼロ・スケールとフルスケールは DAC リニア領域外である ことに注意してください。これらクリア・コード値は、コント ロール・レジスタの 2 ビット(DB1 と DB0)を設定することによ りユーザーから設定可能です(表 11 参照)。デフォルト設定では 出力が 0 V にクリアされます。コマンド 0101 はクリア・コー ド・レジスタのロード用に割り当てられています (表 7 参照)。 デバイスは、デバイスに対する次の書き込みの 32 番目の立ち下 がりエッジでクリア・コード・モードから抜け出します。書き 込みシーケンス中に CLR がアクティブになると、書き込みが中 止されます。 CLR のパルス・アクチベーション・タイム (CLRの立ち下がりエ ッジから出力変化が開始されるまでの時間)は、10.6 μs (typ)です。 DAC リニア領域の外側の場合には、CLR の実行から出力変化が 開始されるまでの時間としては 10.6 μs (typ)を要します (図 33 参 照)。 クリア・コード・レジスタのロード動作時の入力シフト・レジ スタ値については、表 12 を参照してください。 LDAC 機能 ハードウェア LDAC ピン すべての DAC 出力は、ハードウェアLDACピンを使って同時に 更新することができます(図 2 参照)。 同期 LDAC: 新しいデータを読み出した後、DAC レジスタが 32 番 目 の SCLK パ ル ス の 立 ち 下 がり エ ッジ で 更 新さ れ ます 。 LDAC はロー・レベルに固定するか、ロー・パルスで駆動する ことができます。 非同期 LDAC: 出力は入力レジスタへの書き込みと同時に更新さ れません。LDAC がロー・レベルになると、DAC レジスタは入 力レジスタ値で更新されます。 ソフトウェア LDAC機能 ソフトウェア LDAC 機能を使って、入力レジスタ n に書き込み を行いすべての DAC レジスタを更新すると、すべての DAC 出 力を同時に更新することができます。コマンド 0010 はこのソフ トウェアLDAC機能用に割り当てられています。 LDAC レジスタを使うと、ハードウェア LDAC ピンを柔軟に制 御することができます (表 14 参照)。DAC チャンネルに対して LDAC ビット・レジスタ (DB0～DB3)を 0 設定することは、こ Rev. 0 のチャンネルの更新がハードウェア LDAC ピンから制御される ことを意味します。このビットを 1 に設定すると、このチャン ネルが同期的に更新されます。すなわち、DAC レジスタが新し いデータを読み出した後に、ハードウェア LDAC ピンの状態に 無関係に更新されます。 これは、ハードウェア LDAC ピンがロー・レベルに固定されて いるのと実質的に同じです(LDAC レジスタの動作モードについ ては表 13 を参照してください)。この柔軟性は、選択したチャ ンネルを更新すると同時に残りのチャンネルも同期的に更新す ることが必要なアプリケーションで便利です。 コマンド 0110 を使って DAC へ書き込みを行うと、 4 ビットの LDAC レジスタ (DB3～DB0)がロードされます。各チャンネル のデフォルト値は 0 です。すなわち、LDAC ピンは通常の動作 を行います。これらのビットを 1 に設定することは、 LDAC ピ ンの状態に無関係に DAC チャンネルを更新することを意味しま す。 電源のバイパスとグラウンド接続 高精度が重要な回路では、ボード上の電源とグラウンド・リタ ーンのレイアウトを注意深く行うことが役立ちます。 AD5024/AD5044/AD5064 を実装するプリント回路ボードでは、 アナログ部とデジタル部を分離する必要があります。複数のデ バイスが AGND と DGND の接続を必要とするシステム内で AD5024/AD5044/AD5064 を使用する場合は、この接続は 1 ヵ所 行 う 必 要 が あ り ま す 。 グラ ウ ン ド ・ ポ イン ト は AD5024/AD5044/AD5064 のできるだけ近くに配置する必要があ ります。 AD5024/AD5044/AD5064 の電源は、10 μF と 0.1 μF のコンデ ンサでバイパスする必要があります。コンデンサはデバイスの できるだけ近くに配置し、0.1μF のコンデンサは理想的にはデ バイスの近くに配置することが望まれます。10μF コンデンサ はタンタルのビーズ型を使います。0.1μF コンデンサは、セラ ミック型コンデンサのような実効直列抵抗(ESR)が小さく、かつ 実効直列インダクタンス(ESI)が小さいものを使う必要がありま す。この 0.1 μF のコンデンサは、内部ロジックのスイッチング により発生する過渡電流に起因する高周波に対してグラウンド への低インピーダンス・パスを提供します。 電源ラインはできるだけ太いパターンにしてインピーダンスを 小さくし、電源ライン上のグリッチによる影響を軽減させるよ うにします。クロックとその他の高速スイッチング・デジタル 信号は、デジタル・グラウンドを使ってボード上の他の部分か らシールドする必要があります。デジタル信号とアナログ信号 の交差は、できるだけ回避する必要があります。ボードの反対 側のパターンは、互いに右角度となるように配置してボードを 通過するフィードスルー効果を減少させます。最適なボード・ レイアウト技術は、ボードの部品側をグラウンド・プレーン専 用として使い、信号パターンはハンダ面に配置するマイクロス トリップ技術ですが、2 層ボードでは常に可能とは限りません。 － 21/25 － AD5024/AD5044/AD5064 表 11.クリア・コード・レジスタ Clear Code Register DB1 DB0 CR1 CR0 Clears to Code 0 0 1 1 0 1 0 1 0x0000 0x8000 0xFFFF No operation 表 12.クリア・コード機能に対する 32 ビット入力シフトレジスタ値 MSB LSB DB31 to DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB2 to DB19 DB1 DB0 X 0 1 0 1 X X X X X 1/0 1/0 Don’t cares Command bits (C3 to C0) Address bits (A3 to A0) Don’t cares Clear code register (CR1 to CR0) 表 13.LDAC 優先定義 Load DAC Register LDAC Bits (DB3 to DB0) LDAC Pin LDAC Operation 0 1 or 0 Determined by the LDAC pin 1 X—don’t care DAC channels update, overrides the LDAC pin. DAC channels see LDAC as 0. 表 14.LDAC優先機能に対する 32 ビット入力シフトレジスタ値 MSB LSB DB31 to DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 X 0 1 1 0 X X X Don’t cares Rev. 0 Command bits (C3 to C0) DB20 DB4 to DB19 DB3 DB2 DB1 DB0 X X DAC D DAC C DAC B DAC A Address bits (A3 to A0)— don’t cares － 22/25 － Don’t cares Setting LDAC bits to 1 overrides LDAC pin AD5024/AD5044/AD5064 AD5024/AD5044/AD5064 と 80C51/80L51 とのインターフ ェース AD5024/AD5044/AD5064 と Blackfin ADSP-BF53x とのイ ンターフェース 図 48 に、AD5024/AD5044/AD5064 と Blackfin® ADSP-BF53x マイ クロプロセッサとの間のシリアル・インターフェースを示しま す。ADSP-BF53x ファミリは、シリアル通信とマルチプロセッ サ通信用に 2 個のデュアル・チャンネル同期シリアル・ポート (SPORT0 と SPORT1) を 内 蔵 し て い ま す 。 SPORT0 を 使 っ て AD5024/AD5044/AD5064 に 接 続 し 、 DT0PRI が AD5024/AD5044/AD5064 の DIN ピンを駆動し、TSCLK0 がデバ イスの SCLK を駆動するようにインターフェースを構成します。 SYNCピンは TFS0 で駆動します。 DT0PRI TSCLK0 SYNC DIN SCLK *ADDITIONAL PINS OMITTED FOR CLARITY. 80C51/80L51* 図 48.AD5024/AD5044/AD5064 と Blackfin ADSP-BF53x とのイン ターフェース AD5024/AD5044/AD5064 と 68HC11/68L11 とのインター フェース 図 49 に、AD5024/AD5044/AD5064 と 68HC11/68L11 マイクロコ ントローラとの間のシリアル・インターフェースを示します。 68HC11/68L11 の SCK が AD5024/AD5044/AD5064 の SCLK を駆 動し、MOSI 出力が DAC のシリアル・データ・ラインを駆動し ます。 AD5024/ AD5044/ AD5064* PC7 SYNC SCK SCLK MOSI DIN *ADDITIONAL PINS OMITTED FOR CLARITY. SYNC TxD SCLK RxD DIN 図 50.AD5024/AD5044/AD5064 to 80C512/80L51 インターフェース AD5024/AD5044/AD5064 と MICROWIRE とのインターフ ェース 図 51 に、AD5024/AD5044/AD5064 と任意の MICROWIRE 互換 デバイスとの間のインターフェースを示します。シリアル・デ ータはシリアル・クロックの立下がりエッジで出力され、 SCLK の立上がりエッジで AD5024/AD5044/AD5064 に入力され ます。 MICROWIRE* 図 49.AD5024/AD5044/AD5064 と 68HC11/68L11 とのインターフ ェース SYNC 信号は、ポート・ライン(PC7)から発生されます。このイ ンターフェースの正常動作のためには、68HC11/68L11 で CPOL ビット = 0 かつ CPHA ビット = 1 の設定を行う必要があります。 データを DAC に転送するときは、SYNCラインをロー・レベル にします(PC7)。68HC11/68L11 が上記のように設定された場合 には、MOSI に出力されるデータは SCK の立下がりエッジで有 効になります。シリアル・データは 68HC11/68L11 から 8 ビッ ト・バイトで転送され、送信サイクル内の 8 個の立ち下がりク ロック・エッジが使用されます。データは MSB ファーストで転 送されます。データを AD5024/AD5044/AD5064 にロードすると きは、最初の 8 ビットが転送された後にも PC7 をロー・レベル のままにして、DAC に対して 2 番目のシリアル書き込み動作を 実行します。このプロシージャの終わりに、PC7 をハイ・レベ ルにします。 Rev. 0 P3.3 *ADDITIONAL PINS OMITTED FOR CLARITY. 06803-013 68HC11/68L11* AD5024/ AD5044/ AD5064* AD5024/ AD5044/ AD5064* CS SYNC SK DIN SO SCLK *ADDITIONAL PINS OMITTED FOR CLARITY. 06803-015 TFS0 AD5024/ AD5044/ AD5064* 06803-012 ADSP-BF53x* 図 50 に、AD5024/AD5044/AD5064 と 80C51/80L51 マイクロコン トローラとの間のシリアル・インターフェースを示します。こ の イ ン タ ー フ ェ ー ス で は 、 80C51/80L51 の TxD が AD5024/AD5044/AD5064 の SCLK を駆動し、RxD がこのデバイ スのシリアル・データ・ラインを駆動します。 SYNC 信号は、 この場合もポートのビット・プログラマブルなピンから発生さ れます。このケースではポート・ライン P3.3 を使用しています。 データを AD5024/AD5044/AD5064 に転送するときは、P3.3 をロ ー・レベルにします。80C51/80L51 はデータを 8 ビット・バイ トとして転送するため、送信サイクル内の 8 個の立ち下がりク ロック・エッジを使います。データを DAC にロードするときは、 最初の 8 ビットが転送された後にも P3.3 をロー・レベルのまま にして、2 番目の書き込みサイクルを実行すると、データの 2 番目のバイトの転送が開始されます。このサイクルの完了後に P3.3 をハイ・レベルにします。80C51/80L51 は、LSB ファース トのフォーマットでシリアル・データを出力します。 AD5024/AD5044/AD5064 は、MSB ファーストでデータを受信す る必要があります。80C51/80L51 の送信ルーチンでは、このこ とを考慮しておく必要があります。 06803-014 マイクロプロセッサ・インターフェース 図 51.AD5024/AD5044/AD5064 と MICROWIRE とのインターフェ ース － 23/25 － AD5024/AD5044/AD5064 アプリケーション R2 = 10kΩ リファレンス電圧の電源としての使用 +5V +5V R1 = 10kΩ AD820/ OP295 VDD 10µF 5V VDD SCLK VOUT = 0V TO 5V 06803-016 DIN AD5024/ AD5044/ AD5064 AD5024/AD5044/AD5064 の電流絶縁型インター フェースでの使用 工業用環境のプロセス制御アプリケーションでは、光アイソレ ーション・インターフェースを使って、DAC が動作している領 域で発生する有害な同相モード電圧から制御回路を保護するた め電流によりアイソレーションすることが必要となることがあ ります。iCoupler®は 2.5 kV を超えるアイソレーションを提供し ます。AD5024/AD5044/AD5064 は 3 線式シリアル・ロジック・ インターフェースを使っているので、 3 チャンネル・デジタ ル・アイソレータ ADuM1300 は必要なアイソレーションを提供 します(図 54 参照)。デバイスの電源もトランスを使ってアイソ レーションする必要があります。トランスの DAC 側では、5 V のレギュレータが 5 V 電源を AD5024/AD5044/AD5064 に供給し ています。 15V SYNC –5V 図 53.バイポーラ動作 REF195 の負荷レギュレーションは 2 ppm/mA(typ)であるため、4 mA の電流出力に対して 3ppm (27μV)の誤差になります。この 値は、0.196 LSB の誤差に対応します。 3-WIRE SERIAL INTERFACE VOUT AD5024/ AD5044/ AD5064 3-WIRE SERIAL INTERFACE 3 mA + (5 V/5 kΩ) = 4 mA REF195 0.1µF ±5V 06803-017 AD5024/AD5044/AD5064 で要求される電源電流は極めて小さい ため、リファレンス電圧をデバイスの電源として使うオプション があります (図 52 参照)。この機能は、電源のノイズが多い場 合 またはシステム電源電圧値が 5 V 以外の値である場合 (たと え ば 15 V) に 特 に 便 利 で す 。 リ フ ァ レ ン ス 電 圧 出 力 は 、 AD5024/AD5044/AD5064 に対する安定した電源電圧になります。 低ドロップアウトの REF195 を使用する場合、DAC 出力負荷な しで 3 mA の電流を AD5024/AD5044/AD5064 に供給する必要が あります。 DAC 出力に負荷がある場合は、REF195 は負荷にも 電流を供給する必要があります。必要な合計電流は次のように なります (DAC 出力に 5 kΩの負荷)。 図 52. AD5024/AD5044/AD5064 の電源としての REF195 5V REGULATOR バイポーラ動作 AD5024/AD5044/AD5064 は単電源動作用にデザインされていま すが、に示す回路を使うと、バイポーラ出力範囲も可能です。 こ の回路 は ±5 V の出 力範囲 を可能 にしま す。 AD820 ま た は OP295 を出力アンプとして使うと、アンプ出力でのレール to レ ール動作が可能です。 10µF POWER VDD SCLK VIA VDD = VREF の場合、任意の入力コードに対する出力電圧 は次の ように計算されます。 VOA SCLK AD5024/ AD5044/ AD5064 ADuM1300 SDI VIB VOB SYNC DATA VIC VOC DIN D R1 R2 R2 V OUT V DD V DD R1 65,536 R1 ここで、D は入力コードに等価な 10 進値(0～65,535)を表します。 0.1µF VOUT GND 06803-018 VDD = 5 V、R1 = R2 = 10 kΩのときは、 10 D VOUT 5V 65,536 ±5 V の出力電圧範囲になり、0x0000 は-5 V の出力に、0xFFFF は+5 V の出力に、それぞれ対応します。 Rev. 0 図 54.AD5024/AD5044/AD5064 の電流絶縁型インターフェースでの 使用 － 24/25 － AD5024/AD5044/AD5064 外形寸法 5.10 5.00 4.90 16 4.50 4.40 4.30 D06803-0-8/08(0)-J 9 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.20 0.09 0.30 0.19 0.65 BSC COPLANARITY 0.10 SEATING PLANE 0.75 0.60 0.45 8° 0° COMPLIANT TO JEDEC STANDARDS MO-153-AB 図 55.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-16) 寸法: mm オーダー・ガイド Model Temperature Range Accuracy Resolution Package Description Package Option AD5064BRUZ 1 AD5064BRUZ-REEL71 AD5044BRUZ1 AD5044BRUZ-REEL71 AD5024BRUZ1 AD5024BRUZ-REEL71 −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C ±1 LSB INL ±1 LSB INL ±1 LSB INL ±1 LSB INL ±1 LSB INL ±1 LSB INL 16 Bits 16 Bits 14 Bits 14 Bits 12 Bits 12 Bits 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP RU-16 RU-16 RU-16 RU-16 RU-16 RU-16 1 Z = RoHS 準拠製品 Rev. 0 － 25/25 －