中文数据手册

四通道、16/14/12位nanoDAC+，
内置2 ppm/°C基准电压源和SPI接口
AD5686R/AD5685R/AD5684R
功能框图
产品特性
VDD
GND
VREF
AD5686R/AD5685R/AD5684R
VLOGIC
INPUT
REGISTER
DAC
REGISTER
2.5V
REFERENCE
STRING
DAC A
SCLK
VOUTA
BUFFER
INTERFACE LOGIC
SYNC
SDIN
SDO
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
VOUTB
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC C
VOUTC
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC D
VOUTD
BUFFER
LDAC RESET
POWER-ON
RESET
GAIN
×1/×2
RSTSEL
GAIN
POWERDOWN
LOGIC
10485-001
高相对精度(INL)：16位时最大±2 LSB
低漂移2.5 V基准电压源：2 ppm/°C(典型值)
小型封装：3 mm × 3 mm、16引脚LFCSP
总不可调整误差(TUE)：±0.1% FSR(最大值)
失调误差：±1.5 mV(最大值)
增益误差：±0.1% FSR(最大值)
高驱动能力：20 mA，0.5 V(供电轨)
用户可选增益：1或2(GAIN引脚)
复位到零电平或中间电平(RSTSEL引脚)
1.8 V逻辑兼容
带回读或菊花链的50 MHz SPI
低毛刺：0.5 nV-s
鲁棒的HBM(额定值为4 kV)和FICDM ESD(额定值为1.5 kV)性
能
低功耗：3.3 mW (3 V)
2.7 V至5.5 V电源供电
温度范围：−40°C至+105°C
图1.
应用
光收发器
基站功率放大器
过程控制(PLC I/O卡)
工业自动化
数据采集系统
表1. 四通道nanoDAC+器件
概述
AD5686R/AD5685R/AD5684R均属于nanoDAC+®系列，分
接口
SPI
代号
内部
外部
内部
外部
别是低功耗、四通道、16/14/12位缓冲电压输出DAC，内
置2.5 V、2 ppm/˚C内部基准电压源(默认使能和增益选择引
I2 C
脚，满量程输出为2.5 V(增益=1或5 V(增益=2。这些器件均
采用2.7 V至5.5 V单电源供电，通过设计保证单调性，并具
有小于0.1% FSR的增益误差和1.5 mV的失调误差性能。提
供3 mm × 3 mm LFCSP和TSSOP封装。
16位
AD5686R
AD5686
AD5696R
AD5696
14位
AD5685R
AD5695R
产品特色
1. 高相对精度(INL)。
AD5686R(16位)：±2 LSB(最大值)
AD5686R/AD5685R/AD5684R还内置一个上电复位电路和
AD5685R(14位)：±1 LSB(最大值)
一个RSTSEL引脚，确保DAC输出上电至零电平或中间电
AD5684R(12位)：±1 LSB(最大值)
平，直到执行一次有效的写操作为止。此外所有器件均具
2. 低漂移2.5 V片内基准电压源。
有各通道独立掉电特性，在掉电模式下，器件在3 V时的功
典型温度系数为2 ppm/°C
耗降至4 μA。
最大温度系数为5 ppm/°C
AD5686R/AD5685R/AD5684R采用多功能SPI接口，时钟速
率最高达50 MHz，并均包含一个为1.8 V/3 V/5 V逻辑电平
准备的VLOGIC引脚。
Rev. A
12位
AD5684R
AD5684
AD5694R
AD5694
3. 两种封装选择。
3 mm × 3 mm、16引脚LFCSP
16引脚TSSOP
Document Feedback
Information furnished by Analog Devices is believed to be accurate and reliable. However, no
responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other
rights of third parties that may result from its use. Specifications subject to change without notice. No
license is granted by implication or otherwise under any patent or patent rights of Analog Devices.
Trademarks and registered trademarks are the property of their respective owners.
One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.
Tel: 781.329.4700
©2012 Analog Devices, Inc. All rights reserved.
Technical Support
www.analog.com
ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供
的最新英文版数据手册。
AD5686R/AD5685R/AD5684R
目录
特性....................................................................................................1
写命令和更新命令 ................................................................. 22
应用....................................................................................................1
菊花链操作 .............................................................................. 23
功能框图 ...........................................................................................1
回读操作................................................................................... 23
概述....................................................................................................1
掉电工作模式 .......................................................................... 24
产品特色 ...........................................................................................1
加载DAC(硬件LDAC引脚)................................................... 25
修订历史 ...........................................................................................2
LDAC 屏蔽寄存器 .................................................................. 25
技术规格 ...........................................................................................3
硬件复位(RESET) .................................................................. 26
交流特性......................................................................................5
复位选择引脚(RSTSEL) ........................................................ 26
时序特性......................................................................................6
内部基准电压源设置............................................................. 26
菊花链和回读时序特性 ...........................................................7
回流焊 ....................................................................................... 26
绝对最大额定值..............................................................................9
长期温度漂移 .......................................................................... 26
ESD警告.......................................................................................9
热滞 ........................................................................................... 27
引脚配置和功能描述 .................................................................. 10
应用信息 ........................................................................................ 28
典型性能参数 ............................................................................... 11
微处理器接口 .......................................................................... 28
术语................................................................................................. 18
AD5686R/AD5685R/AD5684R与ADSP-BF531的接口 .... 28
工作原理 ........................................................................................ 20
AD5686R/AD5685R/AD5684R与SPORT的接口............... 28
数模转换器 .............................................................................. 20
布局指南................................................................................... 28
传递函数................................................................................... 20
电流隔离接口 .......................................................................... 29
DAC架构................................................................................... 20
外形尺寸 ........................................................................................ 30
串行接口................................................................................... 21
订购指南................................................................................... 31
独立操作................................................................................... 22
修订历史
2012年9月—修订版0至修订版A
更改表1 .............................................................................................1
更改图13 ........................................................................................ 11
更改图36 ........................................................................................ 15
2012年4月—修订版0：初始版
Rev. A | Page 2 of 32
AD5686R/AD5685R/AD5684R
技术规格
除非另有说明，VDD = 2.7 V至5.5 V；1.8 V ≤ VLOGIC ≤ 5.5 V；所有规格均相对于TMIN至TMAX而言。RL = 2 kΩ；CL = 200 pF。
表2.
参数
静态性能2
AD5686R
分辨率
相对精度
差分非线性
AD5685R
分辨率
相对精度
差分非线性
AD5684R
分辨率
相对精度
差分非线性
零代码误差
失调误差
满量程误差
最小值
A级1
典型值 最大值
16
最小值
B级1
典型值 最大值
16
±2
±2
±8
±8
±1
14
±1
±1
±2
±3
±1
14
±0.5
±4
±1
12
±0.5
±1
±1
12
Bits
LSB
测试条件/注释
LSB
增益 = 2
增益 = 1
通过设计保证单调性
Bits
LSB
LSB
通过设计保证单调性
±1
±1
Bits
LSB
LSB
mV
mV
% of
FSR
% of
FSR
% of
FSR
% of
FSR
µV/°C
±1
±1
ppm
用FSR/°C表示
0.15
0.15
mV/V
DAC代码 = 中间电平；VDD = 5 V ± 10%
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
单通道、满量程输出
变化引起
负载电流变化引起
(各通道)掉电引起
±0.12
0.4
+0.1
+0.01
±2
±1
4
±4
±0.2
0.4
+0.1
+0.01
±1
±1
1.5
±1.5
±0.1
增益误差
±0.02
±0.2
±0.02
±0.1
总不可调整误差
±0.01
±0.25
±0.01
±0.1
±0.12
±0.25
失调误差漂移3
增益温度
系数3
直流电源
抑制比3
单位
±0.2
通过设计保证单调性
DAC寄存器载入全0
DAC寄存器载入全1
外部基准电压源；增益 = 2；TSSOP
内部基准电压源；增益 = 1；TSSOP
直流串扰3
输出特性3
输出电压范围
0
0
VREF
2 × VREF
0
0
2
10
VREF
2 × VREF
80
80
nF
nF
kΩ
µV/mA
80
80
µV/mA
短路电流5
供电轨上的负载阻抗6
40
25
40
25
mA
Ω
上电时间
2.5
2.5
µs
容性负载稳定性
阻性负载4
负载调整率
1
2
10
V
V
1
Rev. A | Page 3 of 32
增益 = 1
增益 = 2，参见图34
RL = ∞
RL = 1 kΩ
5 V ± 10%，DAC代码 = 中间电平；
−30 mA ≤ IOUT ≤ 30 mA
3 V ± 10%，DAC代码 = 中间电平；
−20 mA ≤ IOUT ≤ 20 mA
参见图34
退出掉电模式；
VDD = 5 V
AD5686R/AD5685R/AD5684R
参数
基准输出
输出电压7
基准电压源TC8, 9
最小值
A级1
典型值 最大值
2.4975
5
2.5025
20
最小值
B级1
典型值 最大值
2.4975
2
2.5025
5
单位
测试条件/注释
V
ppm/°C
环境温度
参见“术语”部分
输出阻抗3
0.04
0.04
Ω
输出电压噪声3
输出电压噪声
密度3
12
12
240
240
µV p-p
nV/√Hz
0.1 Hz至10 Hz
环境温度下；f = 10 kHz，CL = 10 nF
负载调整率(源电流)3
20
20
µV/mA
环境温度
3
40
40
环境温度
±5
±5
µV/mA
mA
负载调整率(吸电流)
输出电流负载
能力3
VDD ≥ 3 V
电压调整率3
100
100
µV/V
环境温度
长期稳定性/漂移3
12
12
ppm
处于125°C下1000小时后
热滞3
125
125
ppm
第一个周期
25
25
ppm
其它周期
±2
0.3 × VLOGIC
µA
V
V
pF
每引脚
0.4
V
V
pF
ISINK = 200 μA
ISOURCE = 200 μA
5.5
3
5.5
5.5
V
µA
V
V
0.7
1.3
4
6
mA
mA
µA
µA
逻辑输入3
输入电流
输入低电压VINL
输入高电压引脚VINH
电容
逻辑输出(SDO)3
输出低电压VOL
输出高电压VOH
悬空态输出
电容
电源要求
VLOGIC
ILOGIC
VDD
VDD
IDD
正常模式10
全掉电模式11
±2
0.3 × VLOGIC
0.7 × V LOGIC
0.7 × VLOGIC
2
2
0.4
VLOGIC − 0.4
VLOGIC − 0.4
4
1.8
4
5.5
3
5.5
5.5
2.7
VREF + 1.5
0.59
1.1
1
0.7
1.3
4
6
1.8
2.7
VREF + 1.5
0.59
1.1
1
1
增益 = 1
增益 = 2
VIH = VDD，VIL = GND，VDD = 2.7 V至5.5 V
内部基准电压源关闭
内部基准电压源开启，满量程
−40°C至+85°C
−40°C至+105°C
温度范围：A和B级：−40°C至+105°C。
除非另有说明，直流规格均在输出端无负载的情况下测得。上行死区 = 10 mV，并仅存在于VREF = VDD且增益 = 1时或VREF/2 = VDD且增益 = 2时。线性度计算使用
缩减的代码范围：256至65,280 (AD5686R)、64至16,320 (AD5685R)和12至4080 (AD5684R)。
3
通过设计和特性保证，但未经生产测试。
4
通道A和通道B的合并输出电流最高达30 mA。类似地，在结温高达110°C下，通道C和通道D的合并输出电流最高达30 mA。
5
VDD = 5 V。器件包含限流功能，旨在保护器件免受暂时性过载条件影响。限流期间可能会超过结温。在规定的最大结温以上工作可能会影响器件的可靠性。
6
从任一供电轨吸取负载电流时，相对于该供电轨的输出电压裕量受输出器件的25 Ω典型通道电阻限制。例如，当吸电流为1 mA时，最小输出电压 = 25 Ω× 1 mA =
25 mV(见图34)。
7
初始精度预焊回流为±750 μV；输出电压包括预调理漂移的影响。参见“内部基准电压源设置”部分。
8
基准电压源在两个温度上进行调整和测试，且表征温度范围为−40°C至+105°C。
9
基准电压源温度系数采用黑盒法计算。详情见“术语”部分。
10
接口未启用。所有DAC启用。DAC输出端无负载。
11
所有DAC掉电。
2
Rev. A | Page 4 of 32
AD5686R/AD5685R/AD5684R
交流特性
除非另有说明，VDD = 2.7 V至5.5 V；RL = 2 kΩ至GND；CL = 200 pF至GND；1.8 V ≤ VLOGIC ≤ 5.5 V；所有规格均相对于
TMIN至TMAX而言。1
表3.
参数2
输出电压建立时间
AD5686R
AD5685R
AD5684R
压摆率
数模转换毛刺脉冲
数字馈通
数字串扰
模拟串扰
DAC间串扰
总谐波失真4
输出噪声频谱密度
输出噪声
SNR
无杂散动态范围(SFDR)
信纳比(SINAD)
最小值
典型值
最大值
单位
测试条件/注释3
5
5
5
0.8
0.5
0.13
0.1
0.2
0.3
−80
300
6
90
83
80
8
8
7
µs
µs
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
¼到¾量程建立到±2 LSB
¼到¾量程建立到±2 LSB
¼到¾量程建立到±2 LSB
1
通过设计和特性保证，但未经生产测试。
参见术语部分。
3
温度范围：−40°C至+105°C，典型值25°C。
4
以数字方式生成频率为1 kHz的正弦波。
2
Rev. A | Page 5 of 32
主进位1 LSB变化
环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
DAC代码 = 中间电平，10 kHz；增益 = 2
0.1 Hz至10 Hz
环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
AD5686R/AD5685R/AD5684R
时序特性
所有输入信号均在tR = tF = 1 ns/V(10%到90%的VDD)情况下标定并从(VIL + VIH)/2电平起开始计时(见图2)。VDD = 2.7 V至
5.5 V；1.8 V ≤ VLOGIC ≤ 5.5 V；VREFIN = 2.5 V。除非另有说明，所有规格均相对于TMIN至TMAX而言。
表4.
参数1
SCLK周期时间
SCLK高电平时间
SCLK低电平时间
SYNC 到SCLK下降沿建立时间
数据建立时间
数据保持时间
SCLK下降沿到SYNC上升沿
最小SYNC高电平时间(单通道、组合通道或所有通道更新)
SYNC 下降沿到SCLK下降沿忽略
LDAC 低电平脉冲宽度
SCLK下降沿到LDAC上升沿
SCLK下降沿到LDAC下降沿
RESET 低电平最小脉冲宽度
RESET 脉冲启动时间
上电时间2
2
2.7 V ≤ VLOGIC ≤ 5.5 V
最小值
最大值
20
10
10
10
5
5
10
20
10
15
20
20
30
30
4.5
VDD = 2.7 V至5.5 V且1.8 V ≤ VLOGIC ≤ VDD时，最大SCLK频率为50 MHz。通过设计和特性保证，未经生产测试。
AD5686R/AD5685R/AD5684R退出掉电模式进入正常工作模式所需的时间，第32个时钟沿到DAC中间值的90%，且输出端无负载。
t9
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t5
SDIN
t6
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
RESET
VOUT
t13
t14
10485-002
1
1.8 V ≤ VLOGIC < 2.7 V
最小值
最大值
33
16
16
15
5
5
15
20
16
25
30
20
30
30
4.5
符号
t1
t2
t3
t4
t5
t6
t7
t8
t9
t10
t11
t12
t13
t14
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
图2. 串行写入操作
Rev. A | Page 6 of 32
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
µs
AD5686R/AD5685R/AD5684R
菊花链和回读时序特性
所有规格均为TMIN至TMAX，除非另有说明。所有输入信号均在tR = tF = 1 ns/V (10% to 90% of VDD)情况下标定并从(VIL + VIH)/2
点评器开始计时。见图4和图5。VDD = 2.7 V至5.5 V，1.8 V ≤ VLOGIC ≤ 5.5 V；VREF = 2.5 V。VDD = 2.7 V至5.5 V。
表5.
参数
SCLK周期时间
SCLK高电平时间
SCLK低电平时间
SYNC 到SCLK下降沿
数据建立时间
数据保持时间
SCLK下降沿到SYNC上升沿
最小SYNC高电平时间
最小SYNC高电平时间
SCLK上升沿到SDO数据有效时间
SCLK下降沿到SYNC上升沿
符号
t1
t2
t3
t4
t5
t6
t7
t8
t9
t10
t115
1.8 V ≤ VLOGIC < 2.7 V
最小值
最大值
66
33
33
33
5
5
15
60
60
36
15
SYNC 上升沿到SCLK上升沿
t125
15
1
1
2.7 V ≤ VLOGIC ≤ 5.5 V
最小值
最大值
40
20
20
20
5
5
10
30
30
25
10
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
10
ns
VDD = 2.7 V至5.5 V且1.8 V ≤ VLOGIC ≤ VDD时，最大SCLK频率为25 MHz或15 MHz。通过设计和特性保证，未经生产测试。
电路图和时序图
200µA
VOH (MIN)
CL
20pF
200µA
10485-003
TO OUTPUT
PIN
IOL
IOH
图3.数字输出(SDO)时序规格的负载电路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDIN
t6
DB23
DB0
INPUT WORD FOR DAC N
DB23
DB0
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
DB0
INPUT WORD FOR DAC N
图4.菊花链时序图
Rev. A | Page 7 of 32
10485-004
t5
AD5686R/AD5685R/AD5684R
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
t9
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
DB0
NOP CONDITION
t10
DB0
UNDEFINED
DB23
DB0
SELECTED REGISTER DATA
CLOCKED OUT
图5. 回读时序图
Rev. A | Page 8 of 32
10485-005
SDIN
AD5686R/AD5685R/AD5684R
绝对最大额定值
除非另有说明，TA = 25°C。
注意，超出上述绝对最大额定值可能会导致器件永久性损
表5.
坏。这只是额定最值，并不能以这些条件或者在任何其它
参数
VDD至GND
VLOGIC至GND
VOUT至GND
VREF至GND
数字输入电压至GND
工作温度范围
存储温度范围
结温
16引脚TSSOP，θJA热阻，
0气流(4层板)
16引脚LFCSP，θJA热阻，
0气流(4层板)
回流焊峰值温度，
无铅(J-STD-020)
ESD1
FICDM
1
额定值
−0.3 V至+7 V
−0.3 V至+7 V
−0.3 V至VDD + 0.3 V
−0.3 V至VDD + 0.3 V
−0.3 V至VLOGIC + 0.3 V
−40°C至+105°C
−65°C至+150°C
125°C
112.6°C/W
超出本技术规范操作章节中所示规格的条件下，推断器件
能否正常工作。长期在绝对最大额定值条件下工作会影响
器件的可靠性。
ESD警告
ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高
能量ESD时，器件可能会损坏。因此，应当采取适当
的ESD防范措施，以避免器件性能下降或功能丧失。
70°C/W
260°C
4 kV
1.5 kV
人体模型(HBM)分类。
Rev. A | Page 9 of 32
AD5686R/AD5685R/AD5684R
引脚配置和功能描述
13 RESET
14 RSTSEL
16 VOUTB
15 VREF
AD5686R/AD5685R/AD5684R
VOUTA 1
12 SDIN
11 SYNC
VDD 3
10 SCLK
9 VLOGIC
10485-006
TOP VIEW
(Not to Scale)
NOTES
1. THE EXPOSED PAD MUST BE TIED TO GND.
GND 4
AD5686R/
AD5685R/
AD5684R
VDD 5
TOP VIEW
(Not to Scale)
VOUTA 3
GAIN 8
LDAC 7
SDO 6
VOUTD 5
VOUTC 4
16 RSTSEL
VREF 1
VOUTB 2
图6. 16引脚LFCSP的引脚配置
15
RESET
14
SDIN
13
SYNC
12
SCLK
VOUTC 6
11
VLOGIC
VOUTD 7
10
GAIN
SDO 8
9
LDAC
10485-007
GND 2
图7. 16引脚TSSOP引脚配置
表6. 引脚功能描述
引脚编号
LFCSP
TSSOP
1
3
2
4
3
5
引脚名称
VOUTA
GND
VDD
4
5
6
6
7
8
VOUTC
VOUTD
SDO
7
9
LDAC
8
10
GAIN
9
10
11
12
VLOGIC
SCLK
11
13
SYNC
12
14
SDIN
13
15
RESET
14
16
RSTSEL
15
1
VREF
16
17
2
不适用
VOUTB
EPAD
描述
DAC A的模拟输出电压。输出放大器能以轨到轨方式工作。
器件上所有电路的接地基准点。
电源输入引脚。这些器件可以采用2.7 V至5.5 V电源供电，电源应通过并联的10 μF电容和
0.1 μF电容去耦至GND。
DAC C的模拟输出电压。输出放大器能以轨到轨方式工作。
DAC D的模拟输出电压。输出放大器能以轨到轨方式工作。
串行数据输出。可用于以菊花链形式将多个AD5686R/AD5685R/AD5684R器件连接在一起
或用于回读。串行数据在SCLK上升沿传输，而且在该时钟下降沿有效。
LDAC 支持两种工作模式：异步和同步。发送脉冲使该引脚变为低电平后，当输入寄存器
有新数据时，可以更新任意或全部DAC寄存器。因此，所有DAC输出可以同时更新。也
可以将该引脚永久接为低电平。
范围设置引脚。当该引脚与GND相连时，所有四个DAC的输出范围均为0 V至VREF。如果该
引脚与VDD相连，则所有四个DAC的输出范围为0 V至2 × VREF。
数字电源。电压范围为1.8 V至5.5 V。
串行时钟输入。数据在串行时钟输入的下降沿读入移位寄存器。数据能够以最高50 MHz
的速率传输。
低电平有效控制输入。这是输入数据的帧同步信号。当SYNC变为低电平时，数据在后续24
个时钟的下降沿读入。
串行数据输入。该器件有一个24位输入移位寄存器。数据在串行时钟输入的下降沿读入
寄存器。
异步复位输入。RESET输入对下降沿敏感。当RESET为低电平时，所有LDAC脉冲都被忽略。
当RESET有效时，输入寄存器和DAC寄存器更新为零电平或中间电平，具体取决于RSTSEL
引脚的状态。
上电复位引脚。将该引脚连接至GND时，可将所有四个DAC上电至零电平。将该引脚连接
至VDD时，则可将所有四个DAC上电至中间电平。
基准电压。AD5686R/AD5685R/AD5684R有一个公用基准引脚。使用内部基准电压源时，
此引脚为基准输出。使用外部基准电压源时，此引脚为基准输入。此引脚默认用作基准
输出。
DAC B的模拟输出电压。输出放大器能以轨到轨方式工作。
裸露焊盘。裸露焊盘必须连接到GND。
Rev. A | Page 10 of 32
AD5686R/AD5685R/AD5684R
典型性能参数
2.5020
VDD = 5V
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
2.5015
2.5010
50
2.5005
40
HITS
VREF (V)
VDD = 5.5V
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
60
2.5000
30
2.4995
20
2.4990
10
2.4985
0
20
40
60
80
100
120
TEMPERATURE (°C)
0
2.498
2.5010
1600
1400
VDD = 5V
TA = 25°C
1000
NSD (nV/ Hz)
2.5000
2.4995
800
600
400
2.4990
200
2.4985
VDD = 5V
0
20
40
60
80
100
120
TEMPERATURE (°C)
0
10
10485-109
–20
1k
10k
100k
1M
FREQUENCY (MHz)
图9. 内部基准电压与温度的关系(A级)
90
100
图12. 内部基准电压源噪声谱密度与频率的关系
VDD = 5V
VDD = 5V
TA = 25°C
80
T
60
50
1
40
30
20
0
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
TEMPERATURE DRIFT (ppm/°C)
4.5
5.0
CH1 2µV
M1.0s
A CH1
160mV
图13. 内部基准电压源噪声(0.1 Hz至10 Hz)
图10. 基准电压输出温度漂移直方图
Rev. A | Page 11 of 32
10485-112
10
10485-250
NUMBER OF UNITS
70
10485-111
VREF (V)
2.502
1200
2.5005
2.4980
–40
2.501
图11. 基准电压源长期稳定性/漂移
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
2.5015
2.500
VREF (V)
图8. 内部基准电压与温度的关系(B级)
2.5020
2.499
10485-251
–20
10485-212
2.4980
–40
AD5686R/AD5685R/AD5684R
2.5000
2.4999
10
VDD = 5V
TA = 25°C
8
6
4
2.4997
2
INL (LSB)
2.4996
0
–2
–4
2.4995
–6
2.4994
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
–0.003
–0.001
0.001
0.003
–10
10485-113
2.4993
–0.005
0.005
ILOAD (A)
0
2500
5000
7500
12500
15000 16348
CODE
图17. AD5685R INL
图14. 内部基准电压与负载电流的关系
2.5002
10000
10485-119
VREF (V)
2.4998
10
TA = 25°C
D1
8
2.5000
6
4
D3
INL (LSB)
VREF (V)
2.4998
2.4996
2.4994
2
0
–2
–4
–6
D2
3.5
4.0
4.5
5.0
5.5
VDD (V)
–10
0
625
0.8
6
0.6
4
0.4
2
0.2
DNL (LSB)
8
0
–2
–6
–0.6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.8
CODE
3750 4096
–0.2
–0.4
60000
3125
0
–4
10485-118
INL (LSB)
1.0
50000
2500
图18. AD5684R INL
10
40000
1875
CODE
图15. 内部基准电压与电源电压的关系
V = 5V
–8 DD
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
0
10000
20000
30000
1250
–1.0
0
10000
20000
30000
40000
CODE
图19. AD5686R DNL
图16. AD5686R INL
Rev. A | Page 12 of 32
50000
60000
10485-121
3.0
10485-117
2.4990
2.5
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
10485-120
2.4992
10
0.8
8
0.6
6
0.4
4
0.2
0
–0.2
2
–4
–0.6
–6
V = 5V
–0.8 DD
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.0
0
2500
5000
7500
–8
12500
15000 16383
CODE
DNL
–2
–0.4
10000
INL
0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
0
0.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
图23. INL误差和DNL误差与VREF 的关系
1.0
10
0.8
8
0.6
6
0.4
4
ERROR (LSB)
0.2
0
–0.2
2
INL
0
DNL
–2
–4
–0.4
–6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.0
0
625
1250
1875
–8
2500
3125
3750 4096
CODE
0.08
6
0.06
4
0.04
ERROR (% of FSR)
0.10
8
INL
DNL
–2
–4
–6
4.2
4.7
5.2
0.02
0
FULL-SCALE ERROR
GAIN ERROR
–0.02
–0.04
–0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
–40
10
60
TEMPERATURE (°C)
110
10485-124
–8
3.7
图24. INL误差和DNL误差与电源电压的关系
10
0
3.2
SUPPLY VOLTAGE (V)
图21. AD5684R DNL
2
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
2.7
10485-123
–0.8
10485-126
–0.6
图22. INL误差和DNL误差与温度的关系
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
–40
–20
0
20
40
60
80
100
TEMPERATURE (°C)
图25. 增益误差和满量程误差与温度的关系
Rev. A | Page 13 of 32
120
10485-127
DNL (LSB)
1.5
VREF (V)
图20. AD5685R DNL
ERROR (LSB)
1.0
10485-125
ERROR (LSB)
1.0
10485-122
DNL (LSB)
AD5686R/AD5685R/AD5684R
AD5686R/AD5685R/AD5684R
0.10
1.2
0.8
0.6
ZERO-CODE ERROR
0.2
OFFSET ERROR
0
–40
–20
0
20
40
60
80
100
120
TEMPERATURE (°C)
0.06
0.05
0.04
0.03
0.02
0.01
0
–40
0.08
0.08
TOTAL UNADJUSTED ERROR (% of FSR)
0.10
ERROR (% of FSR)
0.06
0.04
GAIN ERROR
0
FULL-SCALE ERROR
–0.04
4.7
5.2
SUPPLY VOLTAGE (V)
10485-129
–0.06
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
20
40
60
80
100
120
图29. TUE与温度的关系
0.10
–0.02
0
TEMPERATURE (°C)
图26. 零代码误差和失调误差与温度的关系
0.02
–20
0.06
0.04
0.02
0
–0.02
–0.04
–0.06
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
SUPPLY VOLTAGE (V)
5.2
10485-132
0.4
0.07
10485-128
ERROR (mV)
1.0
VDD = 5V
0.09 TA = 25°C
INTERNAL REFERENCE = 2.5V
0.08
10485-131
TOTAL UNADJUSTED ERROR (% of FSR)
VDD = 5V
1.4 T = 25°C
A
INTERNAL REFERENCE = 2.5V
图30. TUE与电源的关系(增益=1)
图27. 增益误差和满量程误差与电源的关系
1.5
0
0
OFFSET ERROR
–0.5
–1.0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.5
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
–0.01
–0.02
–0.03
–0.04
–0.05
–0.06
–0.07
–0.08
VDD = 5V
–0.09 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
0
10000
20000
30000
40000
CODE
图28. 零代码误差和失调误差与电源的关系
图31. TUE与代码的关系
Rev. A | Page 14 of 32
50000
60000 65535
10485-133
ZERO-CODE ERROR
10485-130
ERROR (mV)
0.5
TOTAL UNADJUSTED ERROR (% of FSR)
1.0
AD5686R/AD5685R/AD5684R
7
VDD = 5V
TA = 25°C
EXTERNAL
REFERENCE = 2.5V
25
VDD = 5V
6 TA = 25°C
GAIN = 2
INTERNAL
5 REFERENCE = 2.5V
20
0xFFFF
15
VOUT (V)
HITS
4
10
0xC000
3
0x8000
2
0x4000
1
0x0000
0
5
560
580
600
620
640
IDD (V)
–2
–0.06
10485-135
540
–0.04
–0.02
图32. 采用外部基准电压源时的IDD 直方图(5 V)
0.02
0.04
0.06
图35. 5 V时的源电流和吸电流能力
5
VDD = 5V
30 T = 25°C
A
INTERNAL
REFERENCE = 2.5V
25
VDD = 3V
TA = 25°C
4 EXTERNAL REFERENCE = 2.5V
GAIN = 1
0xFFFF
3
0xC000
VOUT (V)
20
15
2
0x8000
1
0x4000
10
0
5
0x0000
–1
1000
1020
1040
1060
1080
1100
1120
1140
IDD FULLSCALE (V)
–2
–0.06
10485-136
0
–0.04
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
10485-139
HITS
0
LOAD CURRENT (A)
10485-138
–1
0
图36. 3 V时的源电流和吸电流能力
图33. 采用内部基准电压源时的IDD 直方图(VREFOUT = 2.5 V，增益 = 2)
1.0
1.4
0.8
0.6
1.2
CURRENT (mA)
SINKING 2.7V
0.2
SINKING 5V
0
–0.2
SOURCING 5V
–0.4
1.0
FULL-SCALE
ZERO CODE
0.8
0.6
EXTERNAL REFERENCE, FULL-SCALE
0.4
–0.6
SOURCING 2.7V
0.2
–1.0
0
5
10
15
20
25
LOAD CURRENT (mA)
30
0
–40
10
60
TEMPERATURE (°C)
图37. 电源电流与温度的关系
图34. 上裕量/下裕量与负载电流的关系
Rev. A | Page 15 of 32
110
10485-140
–0.8
10485-200
ΔVOUT (V)
0.4
AD5686R/AD5685R/AD5684R
4.0
2.5008
DAC A
DAC B
DAC C
DAC D
3.5
3.0
2.5003
VOUT (V)
VOUT (V)
2.5
2.0
2.4998
1.5
160
320
2.4988
TIME (µs)
0
2
4
图38. 建立时间(5.25 V)
0.03
3
0.02
2
0.01
1
0
0
5
10
–1
15
TIME (µs)
VOUT AC-COUPLED (V)
0.002
4
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.01
–10
–5
0
0.001
0
–0.001
–0.002
0
5
10
15
20
25
TIME (µs)
图39. 上电复位至0 V
CH A
CH B
CH C
CH D
SYNC
12
CH B
CH C
CH D
5
0.04
3
10
0.003
VDD (V)
VOUT (V)
6
CH A
CH B
CH C
CH D
VDD
0.05
8
图41. 数模转换毛刺脉冲
10485-142
0.06
6
TIME (µs)
10485-145
80
10485-141
VDD = 5V
0.5 TA = 25°C
INTERNAL REFERENCE = 2.5V
¼ TO ¾ SCALE
0
10
20
40
10485-144
CHANNEL B
TA = 25°C
VDD = 5.25V
INTERNAL REFERENCE
CODE = 7FFF TO 8000
ENERGY = 0.227206nV-sec
2.4993
1.0
图42. 模拟串扰(通道A)
T
GAIN = 2
VOUT (V)
2
GAIN = 1
1
0
5
TIME (µs)
10
10485-143
0
–5
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
图40. 退出掉电模式进入中间电平
VDD = 5V
TA = 25°C
EXTERNAL REFERENCE = 2.5V
CH1 10µV
M1.0s
A CH1
802mV
图43. 0.1 Hz至10 Hz输出噪声图，外部基准电压源
Rev. A | Page 16 of 32
10485-146
1
AD5686R/AD5685R/AD5684R
4.0
0nF
0.1nF
10nF
0.22nF
4.7nF
3.9
T
3.8
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
VOUT (V)
3.7
1
3.6
3.5
3.4
3.3
3.2
M1.0s
A CH1
10485-147
CH1 10µV
3.0
1.590
802mV
FULL-SCALE
MIDSCALE
ZERO-SCALE
BANDWIDTH (dB)
NSD (nV/ Hz)
800
600
400
1.625
1.630
–20
–30
–40
–50
100
1k
10k
100k
1M
FREQUENCY (Hz)
10485-148
200
图45. 噪声频谱密度
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
–40
–60
–80
–100
–120
–140
–160
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
FREQUENCY (Hz)
10485-149
THD (dBV)
1.620
–10
1000
0
1.615
图47. 建立时间与容性负载的关系
1200
–180
1.610
图46. 1 kHz时的总谐波失真
Rev. A | Page 17 of 32
VDD = 5V
TA = 25°C
EXTERNAL REFERENCE = 2.5V, ±0.1V p-p
–60
10k
100k
1M
10M
FREQUENCY (Hz)
图48. 乘法带宽(外部基准电压源 = 2.5 V，±0.1 V p-p，
10 kHz至10 MHz)
10485-151
VDD = 5V
TA = 25°C
1400 INTERNAL REFERENCE = 2.5V
0
1.605
0
1600
20
1.600
TIME (ms)
图44. 0.1 Hz至10 Hz输出噪声图，2.5 V内部基准电压源
0
10
1.595
10485-150
3.1
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
AD5686R/AD5685R/AD5684R
术语
相对精度或积分非线性(INL)
输出电压建立时间
对于DAC，相对精度或积分非线性是指DAC输出与通过
输出电压建立时间是指对于一个¼至¾满量程输入变化，
DAC传递函数的两个端点的直线之间的最大偏差，单位为
DAC输出建立为指定电平所需的时间。该时间从SYNC上
LSB。图16给出了典型的INL与代码的关系图。
升沿开始测量。
差分非线性(DNL)
数模转换毛刺脉冲
微分非线性是指任意两个相邻编码之间所测得变化值与理
数模转换毛刺脉冲是DAC寄存器中的输入代码变化时注入
想的1 LSB变化值之间的差异。最大±1 LSB的额定差分非线
到模拟输出的脉冲。在数字输入代码主进位发生1 LSB转换
性可确保单调性。本DAC通过设计保证单调性。图19所示
(0x7FFF到0x8000)时测量，它一般定义为以nV-sec为单位的
为典型DNL与代码的关系图。
毛刺面积(见图41)。
零代码误差
数字馈通
零代码误差衡量将零电平码(0x0000)载入DAC寄存器时的
数字馈通衡量从DAC的数字输入注入到DAC的模拟输出的
输出误差。理想情况下，输出应为0 V。在AD5686R中，零
脉冲，但在DAC输出未更新时进行测量。单位为nV-sec，
代码误差始终为正值，因为在DAC和输出放大器中的失调
测量数据总线上发生满量程编码变化时的情况，即全0至
误差的共同作用下，DAC输出不能低于0 V。零代码误差用
全1，反之亦然。
mV表示。图26所示为零代码误差与温度的关系图。
基准馈通
满量程误差
基准馈通是指DAC输出未更新时的DAC输出端的信号幅度
满量程误差衡量将满量程代码(0xFFFF)载入DAC寄存器时
与基准输入之比，用dB表示。
的输出误差。理想情况下，输出应为VDD − 1 LSB。满量程
噪声频谱密度
误差用满量程范围的百分比(% FSR)表示。图25所示为满量
程误差与温度的关系图。
噪声频谱密度衡量内部产生的随机噪音。随机噪声表示为
频谱密度(nV/√Hz)。测量方法是将DAC加载到中间电平，
增益误差
然后测量输出端噪声。单位为nV/√Hz。噪声频谱密度曲线
增益误差是衡量DAC量程误差的指标，是指DAC传递特性
图如图45所示。
的斜率与理想值之间的偏差，用% FSR表示。
直流串扰
失调误差漂移
直流串扰是一个DAC输出电平因响应另一个DAC输出变化
失调误差漂移衡量失调误差随温度的变化，用μV/°C表示。
而发生的直流变化。其测量方法是让一个DAC发生满量程
输出变化(或软件关断并上电)，同时监控另一个保持中间
增益温度系数
增益温度系数衡量增益误差随温度的变化，用ppm FSR/°C
电平的DAC。单位为μV。
表示。
负载电流变化引起的直流串扰用来衡量一个DAC的负载电
失调误差
μV/mA。
流 变 化 对 另 一 个 保 持 中 间 电 平 的 DAC的 影 响 。 单 位 为
失调误差是指传递函数线性区内VOUT(实际)和VOUT(理想)之
间的差值，用mV表示。失调误差在AD5686R上是通过将
数字串扰
代码512载入DAC寄存器测得的。该值可以为正，也可
数字串扰是指一个输出为中间电平的DAC，其输出因响应
为负。
另一个DAC的输入寄存器中满量程编码变化(全0至全1，或
相反)而引起的毛刺脉冲。该值在独立模式下进行测量，用
直流电源抑制比(PSRR)
PSRR表示电源电压变化对DAC输出的影响大小。是指DAC
nV-sec表示。
满量程输出的条件下V OUT 变化量与V DD 变化量之比，用
mV/V表示。VREF保持在2 V，而VDD的变化范围为±10%。
Rev. A | Page 18 of 32
AD5686R/AD5685R/AD5684R
模拟串扰
总谐波失真(THD)
模拟串扰指一个DAC的输出因响应另一个DAC输出的变化
总谐波失真是指理想正弦波与使用DAC时其衰减形式的差
而引起的毛刺脉冲。它的测量方法是，向一个DAC加载满
别。正弦波用作DAC的参考，而THD用来衡量DAC输出端
刻度代码变化(全0至全1或相反)，然后执行软件LDAC并监
存在的谐波。单位为dB。
控数字编码未改变的DAC的输出。毛刺面积用nV-sec表示。
基准电压源TC
DAC间串扰
基准电压源TC衡量基准输出电压随温度的变化。基准电压
DAC间串扰是指一个DAC的输出因响应另一个DAC的数字
源TC利用黑盒法计算，该方法将温度系数(TC)定义为基准
编码变化和后续的模拟输出变化，而引起的毛刺脉冲。其
电压输出在给定温度范围内的最大变化，用ppm/°C表示，
测量方法是使用写入和更新命令让一个通道发生满量程编
计算公式如下：
码变化(全0到全1，或相反)，同时监控处于中间量程的另
 VREFmax − VREFmin 
6
TC = 
 × 10
 VREFnom × TempRange 
一个通道的输出。毛刺的能量用nV-sec表示。
乘法带宽
DAC内部的放大器具有有限的带宽，乘法带宽即是衡量该
带宽。参考端的正弦波(DAC加载满量程编码)出现在输出
端。乘法带宽指输出幅度降至输入幅度以下3 dB时的频率。
其中：
VREFmax是在整个温度范围内测量的最大基准电压输出。
VREFmin是在整个温度范围内测量的最小基准电压输出。
VREFnom是标称基准输出电压2.5 V。
TempRange为额定温度范围：−40°C至+105°C。
Rev. A | Page 19 of 32
AD5686R/AD5685R/AD5684R
工作原理
数模转换器
VREF
AD5686R/AD5685R/AD5684R分别为四通道、16/14/12位、
R
串行输入、电压输出DAC，内置基准电压源。采用2.7 V至
5.5 V电源供电。数据通过三线式串行接口以24位字格式写
R
入 AD5686R/AD5685R/AD5684R。 AD5686R/AD5685R/
TO OUTPUT
AMPLIFIER
R
AD5684R内置一个上电复位电路，确保DAC输出上电至已
知的输出状态。它们也有软件掉电模式，可以将典型功耗
降至4 µA。
传递函数
R
内部基准电压源默认使能。若要使用外部基准电压源，只
需不含基准电压源的选项。DAC的输入编码为直接二进
R
10485-053
制，使用外部基准电压源时的理想输出电压为：
D
VOUT = VREF × Gain  N 
 2 
图50. 电阻串结构
内部基准电压
其中：
AD5686R/AD5685R/AD5684R的片内基准电压源在上电时
D是载入DAC寄存器的二进制编码的十进制等效值：
开启，可以通过写入控制寄存器予以禁用。详见“内部基
12位器件：0至4,095。
准电压源设置”部分。
14位器件：0至16,383。
AD5686R/AD5685R/AD5684R内置一个2.5 V、2 ppm/°C基准
16位器件：0至65,535。
电压源，满量程输出为2.5 V或5 V，具体取决于GAIN引脚
N为DAC分辨率。
Gain是输出放大器的增益，默认设置为1。可使用增益选
择引脚将其设置为×1或×2。当该引脚与GND相连时，所有
的状态。器件的内部基准电压通过VREF引脚提供。该经过
缓冲的基准电压源能够驱动高达10 mA的外部负载。
四个DAC的输出范围均为0 V至VREF。如果该引脚与VDD相
输出放大器
连，则所有四个DAC的输出范围为0 V至2 × VREF。
输出缓冲放大器可以在其输出端产生轨到轨电压，输出范
围为0 V至VDD。实际范围取决于VREF的值、GAIN引脚、失
DAC架构
DAC架构由一个电阻串DAC和一个输出放大器构成。图49
为DAC架构框图。
• 如果此引脚连接到VLOGIC，则所有四个输出的增益均为
2.5V
REF
2，且输出范围为0 V至2 × VREF。
REF (+)
RESISTOR
STRING
REF (–)
GND
这些放大器能驱动连接至GND的一个与2 nF电容并联的1 kΩ
VOUTX
负载。压摆率为0.8 V/μs，¼到¾量程建立时间为5 μs。
GAIN
(GAIN = 1 OR 2)
10485-052
DAC
REGISTER
• 如果此引脚连接到GND，所有四个输出的增益均为1，
且输出范围为0 V至VREF。
VREF
INPUT
REGISTER
调误差和增益误差。GAIN引脚选择输出的增益。
图49. DAC单通道架构框图
电阻串结构如图50所示。它只是一串电阻，各电阻的值为
R。载入DAC寄存器的代码决定抽取电阻串上哪一个节点
的电压，以馈入输出放大器。抽取电压的方法是将连接电
阻串与放大器的开关之一闭合。由于它是一串电阻，因此
可以保证单调性。
Rev. A | Page 20 of 32
AD5686R/AD5685R/AD5684R
串行接口
表7. 命令定义
多数DSP兼容。典型写序列的时序图参见图2。AD5686R/
C3
0
0
命令
C2
C1
0
0
0
0
C0
0
1
AD5685R/AD5684R带有一个SDO引脚，允许用户以菊花链
0
0
1
0
形式将多个器件连接在一起(参见“菊花链操作”部分)或进
0
0
0
0
1
1
1
0
0
1
0
1
DAC C和DAC D，见表8)，最后是数据字位。
0
0
1
1
1
…
1
1
1
0
0
0
…
1
1
1
0
0
1
…
1
0
1
0
1
0
…
1
AD5686R、AD5685R和AD5684R的数据字分别包括16、
表8. 地址命令
AD5686R/AD5685R/AD5684R的三线式串行接口(SYNC、
SCLK和SDIN)与SPI、QSPI和MICROWIRE接口标准以及大
行回读。
输入移位寄存器
AD5686R/AD5685R/AD5684R的输入移位寄存器为24位
宽。数据以MSB (DB23)优先方式载入，并且前四位为命令
位C3至C0(见表7)，然后是4位DAC地址位(DAC A、DAC B、
14、12位输入代码和0、2、4个无关位(参见图51、图52和
DAC D
0
0
0
1
0
1
图53)。这些数据位在SCLK的24个下降沿传送至输入寄存
器，并在SYNC上升沿进行更新。
命令可以在单DAC通道、多DAC通道或全DAC通道上执
行，具体取决于所选的地址位。
1
描述
无操作
写入输入寄存器n(取决于LDAC)
以输入寄存器n的内容更新DAC
寄存器n
写入并更新DAC通道n
DAC掉电/上电
硬件LDAC屏蔽寄存器
软件复位(上电复位)
内部基准电压源设置寄存器
设置DCEN寄存器(菊花链使能)
设置回读寄存器(回读使能)
保留
保留
保留
地址(n)
DAC C DAC B
0
0
0
1
1
0
0
0
0
1
1
1
DAC A
1
0
0
0
1
1
可使用地址位来选择任意组合的DAC通道。
DB23 (MSB)
C3
C2
选定的DAC通道1
DAC A
DAC B
DAC C
DAC D
DAC A和DAC B
所有DAC
DB0 (LSB)
C1
C0 DAC DAC DAC DAC D15 D14 D13 D12 D11 D10
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
COMMAND BITS
10485-054
DATA BITS
ADDRESS BITS
图51. AD5686R输入移位寄存器内容
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0 DAC DAC DAC DAC D13 D12 D11 D10
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
COMMAND BITS
10485-055
DATA BITS
ADDRESS BITS
图52. AD5685R输入移位寄存器内容
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0 DAC DAC DAC DAC D11 D10
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
COMMAND BITS
10485-056
DATA BITS
ADDRESS BITS
图53. AD5684R输入移位寄存器内容
Rev. A | Page 21 of 32
AD5686R/AD5685R/AD5684R
独立操作
写命令和更新命令
写序列通过将SYNC线置为低电平来启动。来自SDIN线的
写入输入寄存器n(取决于LDAC)
数据在SCLK的下降沿进入24位输入移位寄存器。输入24个
命令0001允许用户逐个写入各个DAC的专用输入寄存器。
数据位的最后一位后，应将SYNC拉高。接着执行编程功
当 LDAC为 低 电 平 时 ， 输 入 寄 存 器 是 透 明 的 ( 如 果 不 由
能，即DAC寄存器内容会根据LDAC发生变化和/或工作模
LDAC屏蔽寄存器控制)。
式会改变。如果在第24个时钟周期之前SYNC变为高电
平，则认为是有效的帧信号，而无效的数据将可能载入
DAC。SYNC必须在下一个写序列之前保持至少20 ns(单通
道，参见图2中的t8)的高电平，这样才能通过SYNC下降沿
以输入寄存器n的内容更新DAC寄存器n
命令0010会在DAC寄存器/输出中加载选定输入寄存器的内
容并直接更新DAC输出。
启动下一个写序列。在写序列之间，供电轨处的SYNC应
写入和更新DAC通道n(与LDAC无关)
为低电平，以进一步降低器件功耗。SYNC保持24个SCLK
命令0011允许用户写入DAC寄存器并直接更新DAC输出。
下降沿的低电平，在SYNC的上升沿DAC将更新。
当数据传送至寻址DAC的输入寄存器后，所有DAC寄存器
和输出端可以通过将LDAC置为低电平并使SYNC线保持高
电平来更新。
Rev. A | Page 22 of 32
AD5686R/AD5685R/AD5684R
菊花链操作
有器件的串行传输结束时，SYNC变为高电平，这样可以
对于包含数个DAC的系统，可使用SDO引脚来将多个器件
锁存菊花链中各器件的输入数据，防止额外的数据进入输
以菊花链形式连接在一起；该功能通过软件可执行菊花链
入移位寄存器。串行时钟可以是连续时钟或选通时钟。只
使能(DCEN)命令来使能。命令1000保留用于该DCEN功能
有当SYNC可以在正确的时钟周期数内保持为低电平时，
(见表7)。通过将DCEN寄存器的位DB0置1可以使能菊花链
才能使用连续的SCLK时钟源。在选通时钟模式下，必须采
模式。默认设置为独立模式，其中DB0 = 0。表9列出了该
用包含确切时钟周期数的突发时钟，在时钟周期结束后必
位的状态与器件工作模式的对应关系。
须将SYNC置为高电平来锁存数据。
表9. 菊花链使能(DCEN)寄存器
回读操作
DB0
0
1
描述
独立模式(默认)
DCEN模式
回读模式通过软件可执行回读命令来调用。如果通过控制
寄存器中的菊花链模式禁用位禁用了SDO输出，则读操作
期间会自动启用该输出，之后再次禁用。命令1001保留用
AD5686R/
AD5685R/
AD5684R
68HC11*
于回读功能。该命令与DAC A至DAC D地址位之一配合使
MOSI
SDIN
用来选择要读取的寄存器。注意，回读期间只能选择一个
SCK
SCLK
DAC寄存器。余下的三个地址位必须设为逻辑0。写序列
PC7
SYNC
中的余下数据位都是无关位。如果选择了多个位或未选择
PC6
LDAC
任何位，则默认回读DAC通道A。在下一次SPI写操作期
SDO
MISO
间，SDO输出端的数据包含之前寻址寄存器的数据。
例如，要回读通道A的DAC寄存器，应当实施如下操作
SDIN
AD5686R/
AD5685R/
AD5684R
序列：
SCLK
1. 将0x900000写入AD5686R/AD5685R/AD5684R输入寄存
SYNC
器。这会将器件配置为读取模式，同时选中通道A的
DAC寄存器。注意，从DB15至DB0的所有数据位都是无
LDAC
SDO
关位。
2. 然后执行第二个写操作，写入NOP条件0x000000。在此
SDIN
写入期间，来自寄存器的数据在SDO线路上逐个输出。
AD5686R/
AD5685R/
AD5684R
DB23至DB20包含未定义的数据，后16位则包含DB19至
DB4 DAC寄存器内容。
SCLK
SYNC
LDAC
*ADDITIONAL PINS OMITTED FOR CLARITY.
10485-057
SDO
图54. 以菊花链方式连接AD5686R/AD5685R/AD5684R
当SYNC为低电平时，SCLK引脚不断施加到输入移位寄存
器。如果施加24个以上的时钟脉冲，数据将溢出输入移位
寄存器，而出现在SDO线上。此数据在SCLK上升沿逐个输
出，并在SCLK的下降沿有效。通过将该线路连接到菊花链
中下一个DAC的SDIN输入，即可构成菊花链接口。系统中
的每个DAC都需要24个时钟脉冲，因此总时钟周期数必须
等于24 × N，其中N为要更新的器件总数。
如果SYNC在并非24倍数的时钟周期上变为高电平，则会
被视为有效帧，进而可能向DAC中载入无效数据。当对所
Rev. A | Page 23 of 32
AD5686R/AD5685R/AD5684R
掉电工作模式
络，这是有好处的，因为在掉电模式下器件的输出阻抗是
AD5686R/AD5685R/AD5684R支持三种独立的掉电模式。
已知的。有三种不同的掉电选项：输出通过1 kΩ电阻或
命令0100用于掉电功能(见表7)。这些掉电模式可通过软件
100 kΩ电阻内部连接到GND，或者保持开路状态(三态)。
编程，方法是设置输入移位寄存器中的八个位(位DB7至位
图55显示了此输出级。
DB0)。每个DAC通道对应两个位。表10列出了这两个位的
状态与器件工作模式的对应关系。
AMPLIFIER
DAC
VOUTX
PDx1
0
工作模式
正常工作
关断模式
1 kΩ接GND
100 kΩ接GND
三态
0
1
1
PDx0
0
POWER-DOWN
CIRCUITRY
1
0
1
RESISTOR
NETWORK
10485-058
表10. 工作模式
图55. 关断模式下的输出级
在掉电模式有效时，偏置发生器、输出放大器、电阻串以
通过设置相应位，可以关断任意或所有DAC(DAC A至DAC
及其它相关线性电路全部关断。然而，关断期间DAC寄存
D)，使其进入选定模式。表11列出了掉电/上电期间输入移
器的内容不受影响。可在器件处于掉电模式下时更新DAC
位寄存器的内容。
寄存器。当V DD = 5 V时，退出掉电模式所需时间通常为
当输入移位寄存器中的位PDx1和位PDx0(其中x为选定的通
4.5 µs。
道)均设为0时，器件正常工作，5 V时正常模式功耗为4 mA。
要进一步降低功耗，可以关闭片上基准电压源。参见“内
在三种掉电模式下，5 V时电源电流降至4 μA。不仅是供电
部基准电压源设置”部分。
电流下降，输出级也从放大器输出切换为已知值的电阻网
表11. 掉电/上电操作的24位输入移位寄存器内容1
DB23
0
DB22
1
DB21
0
命令位(C3至C0)
1
DB20
0
DB19至DB16
X
地址位
无关位
DB15
至
DB8
X
DB7
PDD1
DB6
PDD0
掉电
选择DAC D
X = 无关位。
Rev. A | Page 24 of 32
DB5
PDC1
DB4
PDC0
掉电
选择DAC C
DB3
PDB1
DB2
PDB0
掉电
选择DAC B
DB1
PDA1
DB0
(LSB)
PDA0
掉电
选择DAC A
AD5686R/AD5685R/AD5684R
加载DAC(硬件LDAC引脚)
LDAC 屏蔽寄存器
AD5686R/AD5685R/AD5684R DAC具有由两个寄存器库组
命令0101用于该软件LDAC功能。地址位被忽略。使用命
成的双缓冲接口：输入寄存器和DAC寄存器。用户可以写
令0101写入DAC将加载4位LDAC寄存器(DB3至DB0)。各通
入任意组合的输入寄存器。DAC寄存器更新由LDAC引脚
道的默认值为0，即LDAC引脚正常工作。将这些位设为1
控制。
时，可强制该DAC通道忽略LDAC引脚上发生的高低跃
迁，不管硬件LDAC引脚的状态如何。在用户希望选择由
OUTPUT
AMPLIFIER
VREF
16-/14-/12-BIT
DAC
LDAC
DAC
REGISTER
哪个通道来响应LDAC引脚的应用中，这种灵活性非常有
VOUTX
用。
表12. LDAC覆写定义
加载LDAC寄存器
LDAC 位
(DB3至DB0)
0
1
SCLK
SYNC
SDIN
INTERFACE
LOGIC
SDO
10485-059
INPUT
REGISTER
1
图56. 单个DAC的输入加载电路示意图
LDAC 引脚 LDAC 操作
1或0
由LDAC引脚决定。
X1
DAC通道更新并覆盖LDAC引脚。
DAC通道视LDAC为1。
X = 无关位。
利用LDAC寄存器，用户可以更加灵活地控制硬件LDAC引
DAC同步更新(LDAC保持低电平)
脚(见表12)。如果将某一DAC通道的LDAC位(DB0至DB3)
LDAC 利用命令0001将数据输入输入寄存器时，SYNC保持
设为0，则意味着该通道的更新受硬件LDAC引脚的控制。
低电平。被寻址的输入寄存器和DAC寄存器均会在SYNC
的上升沿更新，并且输出开始发生变化(见表13)。
DAC迟延更新(LDAC变为低电平)
利用命令0001将数据输入输入寄存器时，LDAC保持高电
平。在LDAC变为高电平后通过拉低SYNC，异步更新所有
DAC输出。此时在LDAC的下降沿进行更新。
表13. 写命令和LDAC引脚真值表1
命令
0001
描述
写入输入寄存器n(取决于LDAC)
0010
以输入寄存器n的内容更新
DAC寄存器n
0011
1
2
写入并更新DAC通道n
硬件LDAC
引脚状态
VLOGIC
GND 2
VLOGIC
输入寄存器
内容
数据更新
数据更新
无变化
GND
无变化
VLOGIC
GND
数据更新
数据更新
DAC寄存器内容
无变化(无更新)
数据更新
用输入寄存器
内容更新
用输入寄存器
内容更新
数据更新
数据更新
当硬件LDAC引脚上发生高电平至低电平转换时，始终会以LDAC屏蔽寄存器未屏蔽(阻止)的通道上输入寄存器的内容来更新DAC寄存器的内容。
当LDAC永久接为低电平时，LDAC屏蔽位会被忽略。
Rev. A | Page 25 of 32
AD5686R/AD5685R/AD5684R
硬件复位(RESET)
回流焊
RESET 是低电平有效复位引脚，可用于将输出清零至零电
与所有IC基准电压电路一样，基准电压值存在焊接工艺引
平或中间电平。用户可通过RESET选择引脚来选择清零代
入的偏移。ADI公司执行称为预调理的可靠性测试，以最
码值。RESET必须至少保持一段时间的低电平才能完成该
大程度地减少将器件焊接到电路板而造成的影响。上文引
操作(见图2)。当RESET信号变回高电平后，输出会保持为
用的输出电压规格包含此可靠性测试的影响。
清零值，直到设置新值。当RESET引脚为低电平时，无法
用新值更新输出。还有一个软件可执行的复位功能，它可
将DAC复位至上电复位代码。命令0110用于该软件复位功
图57显示了通过可靠性测试(预调理)测得的回流焊(SHR)影
响。
能(见表7)。上电复位期间，LDAC或RESET上的所有事件
都会被忽略。
60
POSTSOLDER
HEAT REFLOW
复位选择引脚(RSTSEL)
50
PRESOLDER
HEAT REFLOW
AD5686R/AD5685R/AD5684R具有上电复位电路，可以在
HITS
输出会上电至零电平。请注意，这在DAC的线性区域之
外；通过将RSTSEL引脚与高电平相连，VOUT会上电至中间
30
20
电平。输出一直保持该电平，直到对DAC执行有效的写序
10
列。
0
内部基准电压源设置
2.498
源。表14列出了该位的状态与工作模式的对应关系。命令
0111用于设置内部基准电压源(见表9)。表14列出了内部基
准电压源设置期间输入移位寄存器中各位的状态与器件工
2.502
长期温度漂移
图58显示在150°下经过1000小时使用寿命测试后VREF值的
变化情况。
60
表14. 基准电压源设置寄存器
50
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
40
HITS
30
20
10
0
2.498
2.499
2.500
2.501
VREF (V)
图58. 1000小时后的基准电压漂移
Rev. A | Page 26 of 32
2.502
10485-061
操作
基准电压源开启(默认)
基准电压源关闭
2.501
图57. SHR基准电压偏移
作模式的对应关系。
内部基准电压源
设置寄存器(DB0)
0
1
2.500
VREF (V)
片内基准电压源在上电时默认开启。要降低功耗，可通过
设置控制寄存器中的软件可编程位DB0来关闭此基准电压
2.499
10485-060
上电时控制输出电压。通过将RSTSEL引脚与低电平相连，
40
AD5686R/AD5685R/AD5684R
热滞
9
热滞是指当温度从环境温度变冷再变热之后回到环境温度
8
时基准电压上出现的电压差。
7
FIRST TEMPERATURE SWEEP
SUBSEQUENT TEMPERATURE SWEEPS
6
热滞数据如图59所示。其测量条件是从环境温度变为−
HITS
40°C，然后变为+105°C，再回到环境温度。然后，测得两
次环境温度下测量结果之间的偏差VREF，如图59中的蓝色
5
4
部分所示。接着，立即重复相同的温度切换和测量，其结
3
果如图59中的红色部分所示。
2
0
–200
–150
–100
–50
0
DISTORTION (ppm)
图59. 热滞
表15. 内部基准电压源设置命令的24位输入移位寄存器内容1
DB23
(MSB)
0
DB22
1
DB21
1
命令位(C3至C0)
1
DB20
1
DB19
X
DB18
X
DB17
X
DB16
X
地址位(A2至A0)
X = 无关位。
Rev. A | Page 27 of 32
DB15至DB1
X
DB0 (LSB)
1/0
无关
基准电压源设置寄存器
50
10485-062
1
AD5686R/AD5685R/AD5684R
应用信息
微处理器接口
布局布线指南
微处理器与AD5686R/AD5685R/AD5684R的接口通过串行
在任何注重精度的电路中，精心考虑电源和接地回路布局
总线实现，使用与DSP处理器和微控制器兼容的协议。通
都有助于确保达到规定的性能。安装AD5686R/AD5685R/
信通道需要一个三线/四线接口，该接口包含一个时钟信
AD5684R所 用 的 PCB应 经 过 专 门 设 计 ， 使 AD5686R/
号、一个数据信号和一个同步信号。这些器件需要24位数
AD5685R/AD5684R位于模拟平面。
据字，数据在SYNC的上升沿有效。
AD5686R/AD5685R/AD5684R的每个电源上都应当具有10 μF和
AD5686R/AD5685R/AD5684R与ADSP-BF531的
接口
0.1 μF并联的旁路电容并且尽可能靠近封装，最好是正对着
AD5686R/AD5685R/AD5684R的SPI接口用于轻松连接符合
有效串联电阻(ESR)和低有效串联电感(ESL)，如高频时提
工业标准的DSP和微控制器。图60显示AD5686R/AD5685R/
供低阻抗接地路径的普通陶瓷型电容，以便处理内部逻辑
AD5684R连接到ADI公司的Blackfin® DSP。Blackfin处理器
开关所引起的瞬态电流。
集成了一个SPI端口，可直接与AD5686R/AD5685R/AD5684R
在一个电路板上使用多个器件的系统中，提供一定的散热
的SPI引脚相连。
能力通常有助于功率耗散。
该器件。10 μF电容应为钽珠型电容。0.1 μF电容应具有低
AD5686R/AD5685R/AD5684R在器件底部具有裸露焊盘，
AD5686R/
AD5685R/
AD5684R
该焊盘与器件的GND电源相连。为了获得最佳性能，在设
计母板和安装器件封装时需要有一些特殊考虑。为了改善
ADSP-BF531
PF9
PF8
散热、电气和板级性能，需将封装底部的裸露焊盘焊接到
SYNC
SCLK
SDIN
LDAC
RESET
PCB上相应的散热焊盘上。为进一步改善散热性能，PCB
焊盘区可以设计一些散热通孔。
10485-164
SPISELx
SCK
MOSI
可以扩大器件上的GND平面(如图62所示)，以提供自然散
图60. ADSP-BF531接口
热效应。
AD5686R/AD5685R/AD5684R与SPORT的接口
Analog Devices的ADSP-BF527有一个SPORT串行端口。
图 61显 示 如 何 利 用 一 个 SPORT接 口 来 控 制 AD5686R/
AD5685R/AD5684R。
AD5686R/
AD5685R/
AD5684R
AD5686R/
AD5685R/
AD5684R
GND
PLANE
GPIO0
GPIO1
SYNC
SCLK
SDIN
LDAC
RESET
BOARD
图62. 焊盘与电路板的连接
10485-165
SPORT_TFS
SPORT_TSCK
SPORT_DTO
图61. SPORT接口
Rev. A | Page 28 of 32
10485-166
ADSP-BF527
AD5686R/AD5685R/AD5684R
CONTROLLER
在很多过程控制应用中，都需要在控制器和被控制单元之
SERIAL
CLOCK IN
间放置一个隔栅，以保护和隔离控制电路，防止危险的共
模电压破坏电路。ADI公司的iCoupler®产品可隔离高于
SERIAL
DATA OUT
2.5 kV的电压。AD5686R/AD5685R/AD5684R具有串行负载
结构，其接口线保持在最低数量，因此非常适合做隔离接
SYNC OUT
ADuM14001
VIA
VIB
VIC
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VOA
VOB
VOC
口。 图 63显 示 使 用ADuM1400时与AD5686R/AD5685R/
AD5684R的4通道隔离接口。欲了解更多信息，请访问
LOAD DAC
OUT
http://www.analog.com/zh/icouplers。
1
VID
ADDITIONAL PINS OMITTED FOR CLARITY.
图63. 隔离接口
Rev. A | Page 29 of 32
VOD
TO
SCLK
TO
SDIN
TO
SYNC
TO
LDAC
10485-167
电流隔离接口
AD5686R/AD5685R/AD5684R
外形尺寸
PIN 1
INDICATOR
0.30
0.23
0.18
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
1.75
1.60 SQ
1.45
EXPOSED
PAD
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
BOTTOM VIEW
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
08-16-2010-E
3.10
3.00 SQ
2.90
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
图64. 16引脚引脚架构芯片级封装[LFCSP_WQ]
3 mm x 3 mm超薄体
(CP-16-22)
尺寸单位：mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.65
BSC
0.30
0.19
COPLANARITY
0.10
0.20
0.09
SEATING
PLANE
8°
0°
COMPLIANT TO JEDEC STANDARDS MO-153-AB
图65. 16引脚超薄紧缩小型封装[TSSOP]
(RU-16)
尺寸单位：mm
Rev. A | Page 30 of 32
0.75
0.60
0.45
AD5686R/AD5685R/AD5684R
订购指南
型号1
AD5686RACPZ-RL7
AD5686RBCPZ-RL7
AD5686RARUZ
AD5686RARUZ-RL7
AD5686RBRUZ
AD5686RBRUZ-RL7
AD5685RBCPZ-RL7
AD5685RARUZ
AD5685RARUZ-RL7
AD5685RBRUZ
AD5685RBRUZ-RL7
AD5684RBCPZ-RL7
AD5684RARUZ
AD5684RARUZ-RL7
AD5684RBRUZ
AD5684RBRUZ-RL7
EVAL-AD5686RSDZ
分辨率
16位
16位
16位
16位
16位
16位
14位
14位
14位
14位
14位
12位
12位
12位
12位
12位
温度
范围
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
精度
±8 LSB INL
±2 LSB INL
±8 LSB INL
±8 LSB INL
±2 LSB INL
±2 LSB INL
±1 LSB INL
±4 LSB INL
±4 LSB INL
±1 LSB INL
±1 LSB INL
±1 LSB INL
±2 LSB INL
±2 LSB INL
±1 LSB INL
±1 LSB INL
基准电压
源温度系数
(ppm/°C)
±5(典型值)
±5(最大值)
±5(典型值)
±5(典型值)
±5(最大值)
±5(最大值)
±5(最大值)
±5(典型值)
±5(典型值)
±5(最大值)
±5(最大值)
±5(最大值)
±5(典型值)
±5(典型值)
±5(最大值)
±5(最大值)
EVAL-AD5684RSDZ
1
Z = 符合RoHS标准的器件。
Rev. A | Page 31 of 32
封装
描述
16引脚 LFCSP_WQ
16引脚 LFCSP_WQ
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
16引脚 LFCSP_WQ
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
16引脚 LFCSP_WQ
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
AD5686R TSSOP
评估板
AD5686R TSSOP
评估板
封装
选项
CP-16-22
CP-16-22
RU-16
RU-16
RU-16
RU-16
CP-16-22
RU-16
RU-16
RU-16
RU-16
CP-16-22
RU-16
RU-16
RU-16
RU-16
标识
DJM
DJN
DJK
DJG
AD5686R/AD5685R/AD5684R
注释
©2012 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D10485sc-0-9/12(A)
Rev. A | Page 32 of 32