双通道、16/12位nanoDAC+， 集成SPI接口 AD5689/AD5687 产品特性 功能框图 高相对精度(INL)：16位时最大±2 LSB VDD 小型封装：3 mm × 3 mm、16引脚LFCSP VLOGIC 总不可调整误差(TUE)：±0.1% FSR(最大值) VREF GND AD5689/AD5687 偏置误差：±1.5 mV(最大值) INTERFACE LOGIC SCLK SYNC 增益误差：±0.1% FSR(最大值) SDIN 高驱动能力：20 mA，0.5 V(供电轨) INPUT REGISTER DAC REGISTER STRING DAC A VOUTA BUFFER INPUT REGISTER DAC REGISTER STRING DAC B VOUTB BUFFER 用户可选增益：1或2(GAIN引脚) 复位到零电平或中间电平(RSTSEL引脚) 1.8 V逻辑兼容 POWER-ON RESET GAIN = ×1/×2 RSTSEL GAIN 带回读或菊花链的50 MHz SPI 低毛刺：0.5 nV-sec LDAC RESET POWERDOWN LOGIC 11255-001 SDO 图1. 鲁棒的HBM(额定值为4 kV)和FICDM ESD(额定值为1.5 kV)性能 低功耗：3.3 mW (3 V) 2.7 V至5.5 V电源 温度范围：−40°C至+105°C 应用 光收发器 基站功率放大器 过程控制(PLC I/O卡) 工业自动化 表1. 相关器件 数据采集系统 接口 SPI 概述 AD5689/AD5687属于nanoDAC+™系列，分别是低功耗、双 基准电压源 内部 外部 内部 外部 I2 C 通道、16/12位缓冲电压输出模数转换器(DAC)。器件内置 16位 AD5689R AD5689 N/A N/A 12位 AD5687R AD5687 AD5697R N/A 增益选择引脚，满量程输出为2.5 V(增益 = 1)或5 V(增益 = 2)。 AD5689/AD5687采用2.7 V至5.5 V单电源供电，通过设计保 证单调性，并具有小于0.1% FSR的增益误差和1.5 mV的偏置 误差性能。两款器件均提供3 mm × 3 mm LFCSP和TSSOP封装。 AD5689/AD5687还内置一个上电复位电路和一个RSTSEL引 脚，确保DAC输出上电至零电平或中间电平，直到执行一 产品特色 1. 高相对精度(INL)。 AD5689(16位)：±2 LSB(最大值) AD5687(12位)：±1 LSB(最大值) 2. 出色的直流性能。 次有效的写操作为止。每个器件都具有各通道独立掉电特 总不可调整误差：±0.1% FSR(最大值) 性，在掉电模式下，器件在3 V时的功耗降至4 µA。 偏置误差：±1.5 mV(最大值) AD5689/AD5687采用多功能串行外设接口，时钟速率最高 达50 MHz，并均包含一个为1.8 V/3 V/5 V逻辑电平准备的 VLOGIC引脚。 Rev. 0 增益误差：±0.1% FSR(最大值) 3. 两种封装选择。 3 mm × 3 mm、16引脚LFCSP 16引脚TSSOP Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD5689/AD5687 目录 产品特性 ............................................................................................. 1 串行接口...................................................................................... 18 应用...................................................................................................... 1 独立操作...................................................................................... 19 功能框图 ............................................................................................. 1 写命令和更新命令 .................................................................... 19 概述...................................................................................................... 1 菊花链操作 ................................................................................. 19 产品特色 ............................................................................................. 1 回读操作...................................................................................... 20 修订历史 ............................................................................................. 2 掉电工作模式 ............................................................................. 20 技术规格 ............................................................................................. 3 加载DAC(硬件LDAC引脚)...................................................... 21 交流特性........................................................................................ 4 LDAC 屏蔽寄存器 ..................................................................... 21 时序特性........................................................................................ 5 硬件复位(RESET) ...................................................................... 22 菊花链和回读时序特性 ............................................................. 6 复位选择引脚(RSTSEL)............................................................ 22 绝对最大额定值................................................................................ 8 应用信息 ........................................................................................... 23 ESD警告......................................................................................... 8 微处理器接口 ............................................................................. 23 引脚配置和功能描述 ....................................................................... 9 AD5689/AD5687与ADSP-BF531的接口................................ 23 典型性能参数 .................................................................................. 10 AD5689/AD5687与SPORT的接口.......................................... 23 术语.................................................................................................... 15 布局布线指南 ............................................................................. 23 工作原理 ........................................................................................... 17 电流隔离接口 ............................................................................. 23 数模转换器(DAC) ..................................................................... 17 外形尺寸 ........................................................................................... 24 传递函数...................................................................................... 17 订购指南...................................................................................... 24 DAC架构...................................................................................... 17 修订历史 2013年2月—修订版0：初始版 Rev. 0 | Page 2 of 24 AD5689/AD5687 技术规格 除非另有说明，VDD = 2.7 V至5.5 V；1.8 V ≤ VLOGIC ≤ 5.5 V；所有规格均相对于TMIN至TMAX而言。RL = 2 kΩ；CL = 200 pF。 表2. 参数 静态性能1 AD5689 分辨率 相对精度 差分非线性 AD5687 分辨率 相对精度 差分非线性 零代码误差 偏置误差 满量程误差 增益误差 总不可调整误差 最小值 位 LSB LSB 测试条件/注释 增益 = 2 增益 = 1 通过设计保证单调性 ±1 ±1 0.15 ±2 ±3 ±2 µV µV/mA µV 单通道、满量程输出变化引起 负载电流变化引起 (各通道)掉电引起 增益 = 1 增益 = 2；参见图23 RL = ∞ RL = 1 kΩ 80 V V nF nF kΩ µV/mA 80 µV/mA 40 25 2.5 mA Ω µs 90 180 µA µA V V kΩ kΩ VREF = VDD = VLOGIC=5.5 V，增益 = 1 VREF = VDD = VLOGIC=5.5 V，增益 = 2 增益 = 1 增益 = 2 增益 = 1 增益 = 2 µA V V pF 每引脚 0 0 ±1 ±1 1.5 ±1.5 ±0.1 ±0.1 ±0.1 ±0.2 VREF 2 × VREF 2 10 1 1 1 VDD VDD/2 16 32 基准输入阻抗 单位 位 LSB LSB mV mV % of FSR % of FSR % of FSR % of FSR µV/°C ppm mV/V 0.4 +0.1 +0.01 ±0.02 ±0.01 基准输入 基准电流6 逻辑输入2 输入电流 输入低电压(VINL) 输入高电压(VINH) 引脚电容 ±2 ±3 ±1 ±0.12 短路电流4 供电轨上的负载阻抗5 上电时间 基准输入范围 ±1 ±1 12 容性负载稳定性 阻性负载3 负载调整率 最大值 16 偏置误差漂移2 增益温度系数2 直流电源抑制比2 直流串扰2 输出特性2 输出电压范围 典型值 ±2 0.3 × VLOGIC 0.7 × VLOGIC 2 Rev. 0 | Page 3 of 24 通过设计保证单调性 DAC寄存器载入全0 DAC寄存器载入全1 增益 = 2；TSSOP 增益 = 1；TSSOP 用FSR/°C表示 DAC代码 = 中间电平；VDD = 5 V ± 10% 5 V ± 10%，DAC代码 = 中间电平； −30 mA ≤ IOUT ≤ 30 mA 3 V ± 10%，DAC代码 = 中间电平； −20 mA ≤ IOUT ≤ 20 mA 参见图23 退出掉电模式；VDD = 5 V AD5689/AD5687 参数 逻辑输出(SDO)2 输出低电压(VOL) 输出高电压(VOH) 悬空态输出电容 电源要求 VLOGIC ILOGIC VDD VDD IDD 正常模式7 全掉电模式8 1 2 3 4 5 6 7 8 最小值 典型值 最大值 单位 测试条件/注释 0.4 V V pF ISINK = 200 μA ISOURCE = 200 μA 5.5 3 5.5 5.5 V µA V V 0.7 4 6 mA µA µA VLOGIC − 0.4 4 1.8 2.7 VREF + 1.5 0.59 1 增益 = 1 增益 = 2 VIH = VDD，VIL = GND，VDD = 2.7 V至5.5 V −40°C至+85°C −40°C至+105°C 除非另有说明，直流规格均在输出端无负载的情况下测得。上行死区 = 10 mV，它仅存在于VREF = VDD且增益 = 1时或VREF/2 = VDD且增益 = 2时。线性 度计算使用缩减的代码范围：256至65,280 (AD5689)和12至4080 (AD5687)。 通过设计和特性保证，但未经生产测试。 通道A的输出电流最高可达30 mA。类似地，在结温高达110°C下，通道B的输出电流最高可达30 mA。 VDD = 5 V。器件包含限流功能，旨在保护器件免受暂时性过载条件影响。限流期间结温可以超过最大值，但在额定最大结温以上的温度下工作时， 器件可靠性会受影响。 从任一供电轨吸取负载电流时，相对于该供电轨的输出电压裕量受输出器件的25 Ω典型通道电阻限制。例如，当吸电流为1 mA时，最小输出电压 = 25 Ω × 1 mA = 25 mV(见图23)。 初始精度预焊回流为±750 µV；输出电压包括预调理漂移的影响。 接口未启用。两个DAC启用。DAC输出端无负载。 两个DAC掉电。 交流特性 除非另有说明，VDD = 2.7 V至5.5 V；RL = 2 kΩ至GND；CL = 200 pF至GND；1.8 V ≤ VLOGIC ≤ 5.5 V；所有规格均相对于 TMIN至TMAX而言。温度范围为−40°C至+105°C，典型值25°C。通过设计和特性保证，未经生产测试。 表3. 参数1 输出电压建立时间 AD5689 AD5687 压摆率 数模转换毛刺脉冲 数字馈通 数字串扰 模拟串扰 DAC间串扰 总谐波失真(THD)2 输出噪声谱密度(NSD) 输出噪声 信噪比(SNR) 无杂散动态范围(SFDR) 信纳比(SINAD) 1 2 最小值 典型值 最大值 单位 测试条件/注释 5 5 0.8 0.5 0.13 0.1 0.2 0.3 −80 300 6 90 83 80 8 7 µs µs V/µs nV-sec nV-sec nV-sec nV-sec nV-sec dB nV/√Hz µV p-p dB dB dB ¼到¾量程建立到±2 LSB ¼到¾量程建立到±2 LSB 参见术语部分。 以数字方式生成频率为1 kHz的正弦波。 Rev. 0 | Page 4 of 24 主进位1 LSB变化 环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz DAC代码 = 中间电平，10 kHz，增益 = 2 0.1 Hz至10 Hz 环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz 环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz 环境温度下；BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz AD5689/AD5687 时序特性 所有输入信号均在tR = tF = 1 ns/V(10%到90%的VDD)情况下标定并从(VIL + VIH)/2电平起开始计时(见图2)。VDD = 2.7 V至5.5 V； 1.8 V ≤ VLOGIC ≤ 5.5 V；VREF = 2.5 V。除非另有说明，所有规格均相对于TMIN至TMAX而言。 表4. 参数1 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 t14 上电时间 2.7 V ≤ VLOGIC ≤ 5.5 V 最小值 最大值 20 10 10 10 5 5 10 20 10 15 20 20 30 30 4.5 单位 ns ns ns ns ns ns ns ns ns ns ns ns ns ns µs 描述 SCLK周期时间 SCLK高电平时间 SCLK低电平时间 SYNC 到SCLK下降沿建立时间 数据建立时间 数据保持时间 SCLK下降沿到SYNC上升沿 最小SYNC高电平时间(更新单通道或双通道) SYNC 下降沿到SCLK下降沿忽略 LDAC 低电平脉冲宽度 SCLK下降沿到LDAC上升沿 SCLK下降沿到LDAC下降沿 RESET 低电平最小脉冲宽度 RESET 脉冲启动时间 退出掉电模式并进入正常工作模式所需的时间； 第24个时钟沿到DAC中间电平值的90%，且输出端无负载 VDD = 2.7 V至5.5 V且2.7 V ≤ VLOGIC ≤ VDD时，最大SCLK频率为50 MHz。通过设计和特性保证，未经生产测试。 t9 t1 SCLK t8 t3 t4 t2 t7 SYNC t5 SDIN t6 DB23 DB0 t12 t10 LDAC1 t11 LDAC2 RESET VOUTX t13 t14 11255-002 1 1.8 V ≤ VLOGIC < 2.7 V 最小值 最大值 33 16 16 15 5 5 15 20 16 25 30 20 30 30 4.5 1ASYNCHRONOUS LDAC UPDATE MODE. 2SYNCHRONOUS LDAC UPDATE MODE. 图2. 串行写入操作 Rev. 0 | Page 5 of 24 AD5689/AD5687 菊花链和回读时序特性 所有输入信号均在tR = tF = 1 ns/V(10%到90%的VDD)情况下标定并从(VIL + VIH)/2电平起开始计时(见图4和图5)。VDD = 2.7 V至 5.5 V，1.8 V ≤ VLOGIC ≤ 5.5 V，VREF = 2.5 V。除非另有说明，所有规格均相对于TMIN至TMAX而言。VDD = 2.7 V至5.5 V。 表5. 参数1 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 1.8 V ≤ VLOGIC < 2.7 V 最小值 最大值 66 33 33 33 5 5 15 60 60 36 15 2.7 V ≤ VLOGIC ≤ 5.5 V 最小值 最大值 40 20 20 20 5 5 10 30 30 25 10 单位 ns ns ns ns ns ns ns ns ns ns ns 描述 SCLK周期时间 SCLK高电平时间 SCLK低电平时间 SYNC 到SCLK下降沿 数据建立时间 数据保持时间 SCLK下降沿到SYNC上升沿 最小SYNC高电平时间 最小SYNC高电平时间 SCLK上升沿到SDO数据有效时间 SCLK下降沿到SYNC上升沿 t12 15 10 ns SYNC 上升沿到SCLK上升沿 1 VDD = 2.7 V至5.5 V且1.8 V ≤ VLOGIC ≤ VDD时，最大SCLK频率为25 MHz或15 MHz。通过设计和特性保证，未经生产测试。 电路图和时序图 200µA VOH (MIN) CL 20pF 200µA 11255-003 TO OUTPUT PIN IOL IOH 图3.数字输出(SDO)时序规格的负载电路 SCLK 24 48 t11 t8 t12 t4 SYNC SDIN t6 DB23 DB0 INPUT WORD FOR DAC N DB23 DB0 t10 INPUT WORD FOR DAC N + 1 DB23 SDO UNDEFINED DB0 INPUT WORD FOR DAC N 图4.菊花链时序图 Rev. 0 | Page 6 of 24 11255-004 t5 AD5689/AD5687 t1 SCLK 24 1 t8 t4 t3 24 1 t7 t2 t9 SYNC t6 t5 DB23 DB0 DB23 INPUT WORD SPECIFIES REGISTER TO BE READ SDO DB23 DB0 NOP CONDITION t10 DB0 UNDEFINED DB23 DB0 SELECTED REGISTER DATA CLOCKED OUT 图5. 回读时序图 Rev. 0 | Page 7 of 24 11255-005 SDIN AD5689/AD5687 绝对最大额定值 除非另有说明，TA = 25°C。 注意，超出上述绝对最大额定值可能会导致器件永久性损 表6. 参数 VDD至GND VLOGIC至GND VOUT至GND VREF至GND 数字输入电压至GND 工作温度范围 存储温度范围 结温 16引脚TSSOP，θJA热阻， 0气流(4层板) 16引脚LFCSP，θJA热阻， 0气流(4层板) 回流焊峰值温度， 无铅(J-STD-020) ESD1 FICDM 1 额定值 −0.3 V至+7 V −0.3 V至+7 V −0.3 V至VDD + 0.3 V −0.3 V至VDD + 0.3 V −0.3 V至VLOGIC + 0.3 V −40°C至+105°C −65°C至+150°C 125°C 112.6°C/W 坏。这只是额定最值，并不能以这些条件或者在任何其它 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 70°C/W 的ESD防范措施，以避免器件性能下降或功能丧失。 260°C 4 kV 1.5 kV 人体模型(HBM)分类。 Rev. 0 | Page 8 of 24 AD5689/AD5687 VOUTA 1 GND 2 VDD 3 12 SDIN AD5689/ AD5687 10 SCLK GAIN 8 LDAC 7 SDO 6 VOUTB 5 RSTSEL 15 RESET VOUTA 3 14 SDIN NC 9 VLOGIC NC 4 16 2 VREF 1 11 SYNC GND 4 AD5689/ AD5687 VDD 5 TOP VIEW (Not to Scale) SCLK 11 VLOGIC 10 GAIN SDO 8 9 LDAC NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 11255-006 NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PAD MUST BE TIED TO GND. SYNC 12 VOUTB 7 NC 6 TOP VIEW (Not to Scale) 13 图6. 16引脚LFCSP的引脚配置 11255-007 13 RESET 14 RSTSEL 16 NC 15 VREF 引脚配置和功能描述 图7. 16引脚TSSOP引脚配置 表7. 引脚功能描述 引脚编号 LFCSP TSSOP 1 3 2 4 3 5 引脚名称 VOUTA GND VDD 4 5 6 2 7 8 NC VOUTB SDO 7 9 LDAC 8 10 GAIN 9 10 11 12 VLOGIC SCLK 11 13 SYNC 12 14 SDIN 13 15 RESET 14 16 RSTSEL 15 16 17 1 6 N/A VREF NC EPAD 描述 DAC A的模拟输出电压。输出放大器能以轨到轨方式工作。 AD5689/AD5687上所有电路的接地基准点。 电源输入引脚。AD5689/AD5687可以采用2.7 V至5.5 V电源供电， 电源应通过并联的10 µF电容和0.1 µF电容去耦至GND。 不连接。请勿连接该引脚。 DAC B的模拟输出电压。输出放大器能以轨到轨方式工作。 串行数据输出。SDO可用于以菊花链形式将多个AD5689/AD5687器件连接在一起或用于回读。 串行数据在SCLK上升沿传输，而且在该时钟下降沿有效。 LDAC 支持两种工作模式：异步和同步。发送脉冲使该引脚变为低电平后， 当输入寄存器有新数据时，可以更新任意或全部DAC寄存器；两个DAC输出可以同时更新。 也可以将该引脚永久接为低电平。 增益选择。当该引脚与GND相连时，两个DAC的输出范围均为0 V至VREF。 如果该引脚与VLOGIC相连，则两个DAC的输出范围为0 V至2 × VREF。 数字电源。电压范围为1.8 V至5.5 V。 串行时钟输入。数据在串行时钟输入的下降沿读入移位寄存器。 数据能够以最高50 MHz的速率传输。 低电平有效控制输入。这是输入数据的帧同步信号。当SYNC变为低电平时， 数据在后续24个时钟的下降沿读入。 串行数据输入。该器件有一个24位输入移位寄存器。 数据在串行时钟输入的下降沿读入寄存器。 异步复位输入。RESET输入对下降沿敏感。当RESET为低电平时，所有LDAC脉冲都被忽略。 当RESET有效时，输入寄存器和DAC寄存器更新为零电平或中间电平， 具体取决于RSTSEL引脚的状态。 上电复位选择。将该引脚连接至GND时，可将两个DAC上电至零电平。 将该引脚连接至VLOGIC时，可将两个DAC上电至中间电平。 基准输入电压。 不连接。请勿连接该引脚。 裸露焊盘。裸露焊盘必须连接到GND。 Rev. 0 | Page 9 of 24 AD5689/AD5687 10 10 8 8 6 6 4 4 2 2 INL (LSB) 0 –2 –4 0 –2 –4 –6 –6 10000 20000 30000 40000 50000 60000 CODE –10 0 625 0.8 0.6 0.6 0.4 0.4 0.2 0.2 DNL (LSB) 0.8 0 –0.2 –0.4 –0.6 VDD = 5V TA = 25°C REFERENCE = 2.5V –0.8 50000 60000 –1.0 0 625 8 6 6 4 4 ERROR (LSB) 8 INL DNL –2 –4 2500 3125 3750 4096 2 INL 0 DNL –2 –4 –6 –6 VDD = 5V TA = 25°C REFERENCE = 2.5V –10 –40 10 VDD = 5V TA = 25°C REFERENCE = 2.5V –8 60 TEMPERATURE (°C) 110 11255-012 ERROR (LSB) 10 –8 1875 图12. AD5687 DNL与代码的关系 10 0 1250 CODE 图9. AD5689差分非线性(DNL)与代码的关系 2 3750 4096 0 –0.6 40000 3125 –0.2 –0.4 11255-010 DNL (LSB) 1.0 CODE 2500 图11. AD5687 INL与代码的关系 1.0 30000 1875 CODE 图8. AD5689积分非线性(INL)与代码的关系 V = 5V –0.8 DD TA = 25°C REFERENCE = 2.5V –1.0 0 10000 20000 1250 11255-011 0 11255-008 –10 VDD = 5V TA = 25°C REFERENCE = 2.5V –8 11255-009 VDD = 5V TA = 25°C REFERENCE = 2.5V –8 –10 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 VREF (V) 图13. INL误差和DNL误差与VREF 的关系 图10. INL误差和DNL误差与温度的关系 Rev. 0 | Page 10 of 24 4.5 5.0 11255-013 INL (LSB) 典型性能参数 10 0.10 8 0.08 6 0.06 4 0.04 ERROR (% of FSR) 2 INL 0 DNL –2 –4 –6 GAIN ERROR 0 FULL-SCALE ERROR –0.02 –0.04 –0.06 VDD = 5V –0.08 T = 25°C A REFERENCE = 2.5V –0.10 2.7 3.2 3.7 VDD = 5V TA = 25°C REFERENCE = 2.5V –10 2.7 3.2 3.7 4.2 4.7 11255-014 –8 0.02 5.2 SUPPLY VOLTAGE (V) 4.2 4.7 11255-017 ERROR (LSB) AD5689/AD5687 5.2 SUPPLY VOLTAGE (V) 图14. INL误差和DNL误差与电源电压的关系 图17. 增益误差和满量程误差与电源电压的关系 1.5 0.10 0.08 1.0 0.04 0.5 FULL-SCALE ERROR 0.02 0 ERROR (mV) GAIN ERROR –0.02 0 OFFSET ERROR –0.5 –0.06 –1.0 40 60 80 100 120 TEMPERATURE (°C) TOTAL UNADJUSTED ERROR (% of FSR) 1.0 0.8 0.6 ZERO-CODE ERROR 0.2 OFFSET ERROR 20 40 60 80 100 TEMPERATURE (°C) 120 11255-016 ERROR (mV) 4.2 4.7 5.2 0.10 1.2 0 3.7 图18. 零编码误差和偏置误差与电源电压的关系 VDD = 5V 1.4 T = 25°C A REFERENCE = 2.5V –20 3.2 SUPPLY VOLTAGE (V) 图15. 增益误差和满量程误差与温度的关系 0.4 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –1.5 2.7 11255-015 VDD = 5V –0.08 T = 25°C A REFERENCE = 2.5V –0.10 –40 –20 0 20 11255-018 –0.04 0 –40 ZERO-CODE ERROR VDD = 5V 0.09 TA = 25°C INTERNAL REFERENCE = 2.5V 0.08 0.07 0.06 0.05 0.04 0.03 0.02 0.01 0 –40 –20 0 20 40 60 80 100 TEMPERATURE (°C) 图19. 总不可调整误差(TUE)与温度的关系 图16. 零代码误差和偏置误差与温度的关系 Rev. 0 | Page 11 of 24 120 11255-019 ERROR (% of FSR) 0.06 1.0 0.08 0.8 0.06 0.6 0.04 0.4 0.02 0.2 0 –0.02 SINKING 5V 0 –0.2 –0.04 –0.4 –0.06 –0.6 V = 5V –0.08 T DD= 25°C A INTERNAL REFERENCE = 2.5V –0.10 2.7 3.2 3.7 4.2 SINKING 2.7V SOURCING 5V SOURCING 2.7V –0.8 4.7 5.2 –1.0 SUPPLY VOLTAGE (V) 0 0 20 25 30 7 VDD = 5V 6 TA = 25°C GAIN = 2 INTERNAL 5 REFERENCE = 2.5V –0.02 –0.03 4 VOUT (V) –0.04 –0.05 –0.06 FULL SCALE THREE-QUARTER SCALE 3 MIDSCALE 2 ONE-QUARTER SCALE 1 –0.07 ZERO SCALE 0 –0.08 –1 40000 50000 60000 65535 –2 –0.06 CODE –0.04 –0.02 0 0.02 0.04 0.06 0.04 0.06 LOAD CURRENT (A) 图21. TUE与代码的关系 11255-024 VDD = 5V –0.09 T = 25°C A INTERNAL REFERENCE = 2.5V –0.10 0 10000 20000 30000 11255-021 图24. 5 V时的源电流和吸电流能力 5 VDD = 5V TA = 25°C EXTERNAL REFERENCE = 2.5V VDD = 3V TA = 25°C 4 EXTERNAL REFERENCE = 2.5V GAIN = 1 20 FULL SCALE 3 VOUT (V) 15 10 2 THREE-QUARTER SCALE MIDSCALE 1 ONE-QUARTER SCALE 0 ZERO SCALE 5 –1 540 560 580 600 IDD FULL SCALE (V) 620 640 –2 –0.06 11255-022 0 –0.04 –0.02 0 0.02 LOAD CURRENT (A) 图25. 3 V时的源电流和吸电流能力 图22. IDD 直方图 Rev. 0 | Page 12 of 24 11255-025 TOTAL UNADJUSTED ERROR (% of FSR) 15 图23. 上裕量/下裕量与负载电流的关系 –0.01 HITS 10 LOAD CURRENT (mA) 图20. TUE与电源电压的关系(增益=1) 25 5 11255-023 ΔVOUT (V) 0.10 11255-020 TOTAL UNADJUSTED ERROR (% of FSR) AD5689/AD5687 AD5689/AD5687 3 1.4 CHANNEL A CHANNEL B SYNC 1.0 2 0.8 FULL SCALE GAIN = 1 1 0.4 0 –40 10 60 11255-026 0.2 110 TEMPERATURE (°C) 0 –5 3.5 0 5 10 TIME (µs) 图26. 电源电流与温度的关系 4.0 VDD = 5V TA = 25°C REFERENCE = 2.5V 11255-029 0.6 GAIN = 2 VOUT (V) SUPPLY CURRENT (mA) 1.2 图29. 退出掉电模式进入中间电平 2.5008 DAC A DAC B 3.0 2.5003 VOUT (V) VOUT (V) 2.5 2.0 2.4998 1.5 CHANNEL B TA = 25°C VDD = 5.25V REFERENCE = 2.5V POSITIVE MAJOR CODE TRANSITION ENERGY = 0.227206nV-sec 2.4993 40 80 160 320 TIME (µs) 2.4988 11255-027 VDD = 5V 0.5 TA = 25°C REFERENCE = 2.5V ¼ TO ¾ SCALE 0 10 20 0 2 4 图27. 建立时间(5 V) 0.003 6 CHANNEL A CHANNEL B VDD 5 4 10 12 0.03 3 0.02 2 0.01 1 0 0 CHANNEL B 0.002 VOUT AC-COUPLED (V) 0.04 0.001 0 TA = 25°C REFERENCE = 2.5V –0.01 –10 –5 0 5 TIME (µs) 10 –1 15 图28. 上电复位至0 V –0.002 0 5 10 15 TIME (µs) 图31. 模拟串扰(通道A) Rev. 0 | Page 13 of 24 20 25 11255-031 –0.001 11255-028 VOUT (V) 0.05 8 图30. 数模转换毛刺脉冲 VDD (V) 0.06 6 TIME (µs) 11255-030 1.0 AD5689/AD5687 4.0 T 0nF 0.1nF 10nF 0.22nF 4.7nF 3.9 3.8 VDD = 5V TA = 25°C REFERENCE = 2.5V VOUT (V) 3.7 1 3.6 3.5 3.4 3.3 3.2 VDD = 5V TA = 25°C REFERENCE = 2.5V 802mV BANDWIDTH (dB) –80 –100 –120 –140 FREQUENCY (Hz) 1.620 1.625 1.630 –20 –30 –40 –50 –160 11255-033 THD (dBV) –60 2000 4000 6000 8000 10000 12000 14000 16000 18000 20000 1.615 –10 –40 0 1.610 0 –20 –180 1.605 图34. 建立时间与容性负载的关系 VDD = 5V TA = 25°C REFERENCE = 2.5V 0 1.600 TIME (ms) 图32. 0.1 Hz至10 Hz输出噪声曲线 20 1.595 11255-034 A CH1 图33. 1 kHz时的总谐波失真 VDD = 5V TA = 25°C REFERENCE = 2.5V, ±0.1V p-p –60 10k 100k 1M FREQUENCY (Hz) 图35. 乘法带宽(基准电压源 = 2.5 V，±0.1 V p-p， 10 kHz至10 MHz) Rev. 0 | Page 14 of 24 10M 11255-035 M1.0s 3.0 1.590 11255-032 CH1 10µV 3.1 AD5689/AD5687 术语 相对精度或积分非线性(INL) 输出电压建立时间 对于DAC，相对精度或积分非线性是指DAC输出与通过 DAC传递函数的两个端点的直线之间的最大偏差，单位为 LSB。图8和图11显示典型的INL与代码关系曲线图。 输出电压建立时间是指对于一个¼至¾满量程输入变化， DAC输出建立为指定电平所需的时间。该时间从SYNC上 升沿开始测量。 差分非线性(DNL) 数模转换毛刺脉冲 差分非线性是指任意两个相邻编码之间所测得变化值与理 想的1 LSB变化值之间的差异。最大±1 LSB的额定差分非线 性可确保单调性。本DAC通过设计保证单调性。图9和图 12显示典型的DNL与代码关系曲线图。 数模转换毛刺脉冲是DAC寄存器中的编码输入变化时注入 到模拟输出的脉冲。在数字输入代码主进位发生1 LSB转换 (0x7FFF到0x8000)时测量，它一般定义为以nV-sec为单位的 毛刺面积(见图30)。 零代码误差 数字馈通 零代码误差衡量将零电平码(0x0000)载入DAC寄存器时的 输出误差。理想情况下，输出应为0 V。器件的零代码误差 始终为正值，因为在DAC和输出放大器中的偏置误差的共 同作用下，DAC输出不能低于0 V。零代码误差用mV表示。 从图16可以看出零代码误差与温度的关系。 数字馈通衡量从DAC的数字输入注入DAC的模拟输出的脉 冲，但在DAC输出未更新时进行测量。单位为nV-sec，测 量数据总线上发生满量程编码变化时的情况，即全0至全 1，反之亦然。 满量程误差 基准馈通是指DAC输出未更新时的DAC输出端的信号幅度 与基准输入之比，用dB表示。 满量程误差衡量将满量程代码(0xFFFF)载入DAC寄存器时 的输出误差。理想情况下，输出应为VDD − 1 LSB。满量程 误差用满量程范围的百分比(% FSR)表示。从图15可以看出 满量程误差与温度的关系。 增益误差 增益误差衡量DAC的量程误差，表示DAC传递特性的斜率 与理想值之间的偏差，用% FSR表示。 偏置误差漂移 偏置误差漂移衡量偏置误差随温度的变化，用µV/°C表示。 增益温度系数 增益温度系数用来衡量增益误差随温度的变化，用ppm FSR/°C表示。 基准馈通 噪声谱密度(NSD) NSD衡量内部产生的随机噪声。随机噪声表示为频谱密 度，单位为nV/√Hz，测量方法是将DAC加载到中间电平， 然后测量输出端噪声。 直流串扰 直流串扰是一个DAC输出电平因响应另一个DAC输出变化 而发生的直流变化。其测量方法是让一个DAC发生满量程 输出变化(或软件关断并上电)，同时监控另一个保持中间 电平的DAC。单位为μV。 负载电流变化引起的直流串扰用来衡量一个DAC的负载电流 变化对另一个保持中间电平的DAC的影响。单位为μV/mA。 数字串扰 偏置误差 偏置误差是指传递函数线性区内VOUT(实际)和VOUT(理想)之 间的差值，用mV表示。偏置误差是在器件上通过将代码 512载入DAC寄存器测得的。该值可以为正，也可为负。 直流电源抑制比(PSRR) PSRR表示电源电压变化对DAC输出的影响大小，是指DAC 满量程输出的条件下V OUT 变化量与V DD 变化量之比，用 mV/V表示。VREF保持在2 V，而VDD的变化范围为±10%。 数字串扰是指一个输出为中间电平的DAC，其输出因响应 另一个DAC的输入寄存器的满量程编码变化(全0至全1或相 反)而引起的毛刺脉冲，该值在独立模式下进行测量，用 nV-sec表示。 模拟串扰 模拟串扰是指一个DAC的输出因响应另一个DAC输出的变 化引起毛刺脉冲，它的测量方法是，向一个DAC加载满量 程代码变化(全0至全1或相反)，然后执行软件LDAC并监控 数字编码未改变的DAC的输出。毛刺面积用nV-sec表示。 Rev. 0 | Page 15 of 24 AD5689/AD5687 DAC间串扰 总谐波失真(THD) DAC间串扰是指一个DAC的输出因响应另一个DAC的数字 总谐波失真(THD)是指理想正弦波与使用DAC时其衰减形 编码变化和后续的模拟输出变化，而引起的毛刺脉冲，其 式的差别。正弦波用作DAC的参考，而THD用来衡量DAC 测量方法是使用写入和更新命令让一个通道发生满量程编 输出端存在的谐波。单位为dB。 码变化(全0到全1，或相反)，同时监控处于中间量程的另 一个通道的输出。毛刺的能量用nV-sec表示。 乘法带宽 DAC内部的放大器具有有限的带宽，乘法带宽即是衡量该 带宽。参考端的正弦波(DAC加载满量程编码)出现在输出 端。乘法带宽指输出幅度降至输入幅度以下3 dB时的频率。 Rev. 0 | Page 16 of 24 AD5689/AD5687 工作原理 电阻串结构如图37所示。它是一串电阻，各电阻的值为 数模转换器(DAC) AD5689/AD5687分别为双通道、16/12位、串行输入、电压输 R。载入DAC寄存器的编码决定抽取电阻串上哪一个节点 出DAC，采用2.7 V至5.5 V电源供电。数据通过三线式串行接 的电压，以馈入输出放大器。抽取电压的方法是将连接电 口以24位字格式写入AD5689/AD5687。http://www.analog.com/ 阻串与放大器的开关之一闭合。由于它是一串电阻，因此 AD5317R器件内置一个上电复位电路，确保DAC输出上电 可以保证单调性。 至已知的输出状态。AD5689/AD5687也有软件掉电模式， VREF 可以将典型功耗降至4 µA。 R 传递函数 R DAC的输入编码为直接二进制，使用外部基准电压源时的 理想输出电压为： VOUT R D = VREF × Gain N 2 TO OUTPUT AMPLIFIER 其中： Gain是输出放大器的增益，默认设置为1。可使用增益选 R 择引脚将其设置为×1或×2。当GAIN引脚与GND相连时， 两个DAC的输出范围均为0 V至VREF。如果GAIN引脚与VLOGIC R 11255-037 相连，则两个DAC的输出范围为0 V至2 × VREF。 D是载入DAC寄存器的二进制编码的十进制等效值：0至 图37. 电阻串结构 4,095(12位器件)；0至65,535(16位器件)。 输出放大器 N为DAC分辨率。 输出缓冲放大器可以在其输出端产生轨到轨电压，输出范 DAC架构 围为0 V至VDD。实际范围取决于VREF的值、GAIN引脚、 DAC架构由一个电阻串DAC和一个输出放大器构成。图36 偏置误差和增益误差。GAIN引脚选择输出的增益，如下 为DAC架构框图。 所述： VREF • 如果GAIN引脚连接到GND，则两个DAC输出的增益均 为1，且输出范围为0 V至VREF。 REF (+) DAC REGISTER RESISTOR STRING REF (–) GND • 如果GAIN引脚连接到VLOGIC，则两个DAC输出的增益均 VOUTX GAIN (GAIN = 1 OR 2) 图36. DAC单通道架构框图 11255-036 INPUT REGISTER 为2，且输出范围为0 V至2 × VREF。 这些放大器能驱动连接至GND的一个与2 nF电容并联的1 kΩ 负载。压摆率为0.8 V/µs，¼到¾量程建立时间为5 µs。 Rev. 0 | Page 17 of 24 AD5689/AD5687 串行接口 数 据 字 包 括 16位 或 12位 输 入 编 码 ， 之 后 是 0个 无 关 位 AD5689/AD5687的三线式串行接口(SYNC、SCLK和SDIN) (AD5689)或4个无关位(AD5687)，如图图38和图39所示。 与SPI、QSPI™和MICROWIRE®接口标准以及大多数DSP兼 这些数据位在SCLK的24个下降沿传送至输入移位寄存器， 容。典型写序列的时序图参见图2。AD5689/AD5687带有 并在SYNC上升沿进行更新。 一个SDO引脚，允许用户以菊花链形式将多个器件连接在 命令可以在个别DAC通道或两个DAC通道上执行，具体取 一起(参见“菊花链操作”部分)或回读数据。 决于所选的地址位。 输入移位寄存器 表8. 地址命令 AD5689/AD5687的输入移位寄存器为24位宽，数据以MSB 优先(DB23)方式加载。前四位是命令位C3至C0(参见表 9)，然后是由DAC B、DAC A和两个无关位(设为0)组成的4 位DAC地址(参见表8)，最后是数据字。 DAC B 0 地址(n) 0 0 1 1 0 0 0 0 0 0 DAC A 选定的DAC通道 1 0 1 DAC A DAC B DAC A和DAC B 表9. 命令定义 命令 C2 0 0 0 0 1 1 1 1 0 0 0 … 1 C1 0 0 1 1 0 0 1 1 0 0 1 … 1 C0 0 1 0 1 0 1 0 1 0 1 0 … 1 描述 无操作 写入输入寄存器n(取决于LDAC) 以输入寄存器n的内容更新DAC寄存器n 写入并更新DAC通道n DAC掉电/上电 硬件LDAC屏蔽寄存器 软件复位(上电复位) 保留 设置DCEN寄存器(菊花链使能) 设置回读寄存器(回读使能) 保留 保留 保留 DB23 (MSB) C3 C2 DB0 (LSB) C1 C0 DAC B 0 0 DAC D15 D14 D13 D12 D11 D10 A D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 COMMAND BITS 11255-038 DATA BITS ADDRESS BITS 图38. AD5689输入移位寄存器内容 DB23 (MSB) C3 C2 DB0 (LSB) C1 C0 DAC B 0 0 DAC D11 D10 A D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X X X DATA BITS COMMAND BITS 11255-039 C3 0 0 0 0 0 0 0 0 1 1 1 … 1 ADDRESS BITS 图39. AD5687输入移位寄存器内容 Rev. 0 | Page 18 of 24 AD5689/AD5687 独立操作 AD5689/ AD5687 68HC11* 写序列通过将SYNC线置为低电平来启动。来自SDIN线的 MOSI 数据在SCLK的下降沿进入24位输入移位寄存器。输入24个 数据位的最后一位后，应将SYNC拉高。接着执行编程功 能，即DAC寄存器内容会根据LDAC发生变化，以及/或者 工作模式会改变。如果在第24个时钟周期之前SYNC变为 SDIN SCK SCLK PC7 SYNC PC6 LDAC SDO MISO 高电平，则会被视为有效帧，进而可能向DAC中载入无效 数据。SYNC必须在下一个写序列之前保持至少20 ns(单通 SDIN AD5689/ AD5687 道，参见图2中的t8)的高电平，这样才能通过SYNC下降沿 启动下一个写序列。在写序列之间，供电轨处SYNC应为 SCLK 低电平，以进一步降低器件功耗。SYNC线在24个SCLK的 SYNC 下降沿保持为低电平，DAC则会在SYNC的上升沿更新。 LDAC SDO 当数据传送至寻址DAC的输入寄存器后，两个DAC寄存器 和输出端可以通过将LDAC置为低电平并使SYNC线保持高 SDIN AD5689/ AD5687 电平来更新。 写命令和更新命令 SCLK SYNC 写入输入寄存器n(取决于LDAC) LDAC 命令0001允许用户逐个写入各个DAC的专用输入寄存器。 SDO LDAC屏蔽寄存器控制)。 *ADDITIONAL PINS OMITTED FOR CLARITY. 以输入寄存器n的内容更新DAC寄存器n 11255-040 当 LDAC为 低 电 平 时 ， 输 入 寄 存 器 是 透 明 的 (如 果 不 由 图40. 以菊花链方式连接多个AD5689/AD5687器件 命令0010会在DAC寄存器/输出中加载选定输入寄存器的内 当SYNC为低电平时，SCLK引脚不断施加到输入移位寄存 容并直接更新DAC输出。 器。如果施加24个以上的时钟脉冲，数据将溢出输入移位 寄存器，而出现在SDO线上。此数据在SCLK上升沿逐个输 写入和更新DAC通道n(与LDAC无关) 命令0011允许用户写入DAC寄存器并直接更新DAC输出。 出，并在SCLK的下降沿有效。通过将该线路连接到菊花链 中下一个DAC的SDIN输入，即可构成菊花链接口。系统中 菊花链操作 的每个DAC都需要24个时钟脉冲，因此总时钟周期数必须 对于包含数个DAC的系统，可利用SDO引脚通过菊花链方 等于24 × N，其中N为要更新的器件总数。如果SYNC在并 式将多个器件连接起来。SDO通过软件可执行菊花链使能 非24倍数的时钟周期上变为高电平，则会被视为有效帧， (DCEN)命令来使能。命令1000保留用于该DCEN功能(见 进而可能向DAC中载入无效数据。当对所有器件的串行传 表9)。通过将DCEN寄存器的位DB0置1可以使能菊花链模 输结束时，SYNC变为高电平，这样可以锁存菊花链中各 式。默认设置为独立模式，其中DB0 (LSB) = 0。表10列出了 器件的输入数据，防止额外的数据进入输入移位寄存器。 该位的状态与器件工作模式的对应关系。 串行时钟可以是连续时钟或选通时钟。只有当SYNC可以 表10. 菊花链使能(DCEN)寄存器 DB0 (LSB) 0 1 描述 独立模式(默认) DCEN模式 在正确的时钟周期数内保持为低电平时，才能使用连续的 SCLK时钟源。在选通时钟模式下，必须采用包含确切时钟 周期数的突发时钟，在时钟周期结束后必须将SYNC置为 高电平来锁存数据。 Rev. 0 | Page 19 of 24 AD5689/AD5687 回读操作 表11. 工作模式 回读模式通过软件可执行回读命令来调用。如果通过控制 择要读取的寄存器。注意，回读期间只能选择一个DAC寄 工作模式 正常工作模式 掉电模式 1 kΩ接GND 100 kΩ接GND 三态 存器。余下的三个地址位(包括两个无关位)必须设为逻辑 当输入移位寄存器中的位PDx1和位PDx0(其中x为选定的通 寄存器中的菊花链模式禁用位禁用了SDO输出，则读操作 期间会自动启用该输出，之后再次禁用。命令1001保留用 于回读功能。该命令与地址位DAC B或DAC A配合使用来选 0。写序列中的余下数据位都被忽略。如果选择了多个地 址位或未选择任何地址位，则默认回读DAC通道A。在下 一次SPI写操作期间，SDO输出端的数据包含之前寻址寄存 器的数据。 PDx1 0 PDx0 0 0 1 1 1 0 1 道)均设为0时，器件正常工作，5 V时正常模式功耗为4 mA。 在AD5689/AD5687的三种掉电模式下，5 V时电源电流降至 4 μA。不仅是供电电流下降，输出级也从放大器输出切换为 已知值的电阻网络，这种切换是有好处的，因为在掉电模 例如，回读通道A的DAC寄存器时，执行以下序列： 式下器件的输出阻抗是已知的。三个掉电选项如下： 1. 将0x900000写入AD5689/AD5687输入寄存器。此设置会 • 输出通过1 kΩ电阻内部连接到GND。 将器件配置为读取模式，同时选中通道A的DAC寄存 • 输出通过100 kΩ电阻内部连接到GND。 器。注意，从DB15至DB0的所有数据位都是无关位。 • 输出保持开路(三态)。 2. 然后执行第二个写操作，写入NOP条件0x000000。在此 图41显示了此输出级。 写入期间，来自寄存器的数据在SDO线路上逐个输出。 DB23至DB20包含未定义的数据，后16位则包含DB19至 DB4 DAC寄存器内容。 AMPLIFIER DAC VOUTX 掉电工作模式 POWER-DOWN CIRCUITRY RESISTOR NETWORK 掉电功能(见表9)。这些掉电模式可通过软件编程，方法是 设置输入移位寄存器中的八个位(位DB7至位DB0)。每个 DAC通道对应两个位。表11列出了这两个位的状态与器件 工作模式的对应关系。 11255-041 AD5689/AD5687支持三种独立的掉电模式。命令0100控制 图41. 掉电模式下的输出级 在掉电模式有效时，偏置发生器、输出放大器、电阻串以 及其它相关线性电路全部关断。然而，DAC寄存器的内容 通过设置相应位，可以关断任意或所有DAC(DAC B和DAC 不受掉电模式的影响，且掉电模式下可更新DAC寄存器。 A)，使其进入选定模式。表12列出了掉电/上电期间输入移 当VDD = 5 V时，退出掉电模式所需时间通常为4.5 µs。 位寄存器的内容。 表12. 掉电/上电操作的24位输入移位寄存器内容1 DB23 (MSB) 0 DB22 1 DB21 0 命令位(C3至C0) 1 DB20 0 DB19至DB16 X DB15至DB8 X 地址位(无关位) DB7 PDB1 DB6 PDB0 掉电， 选择DAC B X = 无关位。 Rev. 0 | Page 20 of 24 DB5 1 置1 DB4 1 DB3 1 置1 DB2 1 DB1 PDA1 DB0 (LSB) PDA0 掉电， 选择DAC A AD5689/AD5687 加载DAC(硬件LDAC引脚) DAC迟延更新(LDAC变为低电平) AD5689/AD5687 DAC具有由两个寄存器库组成的双缓冲接 利用命令0001将数据输入输入寄存器时，LDAC保持高电 口：输入寄存器和DAC寄存器。用户可以写入任意组合的 平。在SYNC变为高电平后通过拉低LDAC，异步更新两个 输入寄存器。DAC寄存器更新由LDAC引脚控制。 DAC输出。此时在LDAC的下降沿进行更新。 LDAC 屏蔽寄存器 OUTPUT AMPLIFIER VREF 16-/12-BIT DAC 命令0101保留用于软件LDAC屏蔽功能，它允许忽略地址 VOUTX 位。使用命令0101写入DAC将加载4位LDAC屏蔽寄存器 (DB3至DB0)。各通道的默认设置为0，即LDAC引脚正常工 DAC REGISTER LDAC 作。将选定的位设为1时，可强制DAC通道忽略LDAC引脚 上发生的高低跃迁，不管硬件LDAC引脚的状态如何。在 INPUT REGISTER 用户希望选择由哪个通道来响应LDAC引脚的应用中，这 INTERFACE LOGIC 11255-042 种灵活性非常有用。 SCLK SYNC SDIN SDO 利用LDAC屏蔽寄存器，用户可以更加灵活地控制硬件 LDAC引脚(参见表13)。如果将某一DAC通道的LDAC位 图42. 单个DAC的输入加载电路示意图 (DB3、DB0)设为0，则意味着此通道的更新受硬件LDAC引 DAC同步更新(LDAC保持低电平) 利用命令0001将数据输入输入寄存器时，LDAC保持低电 平。被寻址的输入寄存器和DAC寄存器均会在SYNC的上 脚的控制。 表13. LDAC覆写定义 加载LDAC寄存器 升沿更新，并且输出开始发生变化(见表14和表15)。 LDAC 位 (DB3, DB0) 0 1 1 LDAC 引脚 LDAC 操作 1或0 X1 由LDAC引脚决定。 DAC通道更新 并覆盖LDAC引脚。 DAC通道视LDAC引脚设置为1。 X = 无关位。 表14. 用于LDAC操作的24位输入移位寄存器内容1 DB23 (MSB) 0 DB22 0 DB21 0 DB20 1 命令位(C3至C0) 1 DB19 X DB18 X DB17 X 地址位(无关位) DB16 X DB15 to DB4 X DB3 DAC B DB2 0 DB1 0 无关 LDAC位设为1将覆盖LDAC引脚 X = 无关位。 表15. 写命令和LDAC引脚真值表1 命令 0001 描述 写入输入寄存器n (取决于LDAC) 0010 以输入寄存器n的内容 更新DAC寄存器n 0011 写入并更新DAC通道n 硬件LDAC 引脚状态 VLOGIC GND 2 VLOGIC GND VLOGIC GND 输入寄存器内容 数据更新 数据更新 无变化 无变化 数据更新 数据更新 DAC寄存器内容 无变化(无更新) 数据更新 用输入寄存器内容更新 用输入寄存器内容更新 数据更新 数据更新 1 当硬件LDAC引脚上发生高电平至低电平转换时，始终会以未被LDAC屏蔽寄存器屏蔽(阻止)的通道上输入寄存器的内容来更新DAC寄存器的内容。 2 当LDAC引脚永久接为低电平时，LDAC屏蔽位会被忽略。 Rev. 0 | Page 21 of 24 DB0 (LSB) DAC A AD5689/AD5687 硬件复位(RESET) 复位选择引脚(RESET) RESET是低电平有效复位引脚，可用于将输出清零至零电 AD5689/AD5687具有上电复位电路，可以在上电时控制输 平或中间电平。用户可通过上电复位选择(RSTSEL)引脚来 出电压。当RSTSEL引脚与低电平相连(至GND)时，输出上 选择清零代码值。RESET必须至少保持一段时间的低电平 电至零电平。注意，这超出了DAC的线性区域范围。当 才能完成该操作(见图2)。当RESET信号变回高电平后，输 RSTSEL引脚与高电平相连(至VLOGIC)时，VOUTX上电至中间 出会保持为清零值，直到设置新值。当RESET引脚为低电 电平。输出一直保持该电平，直到向DAC发送有效的写序列。 平时，无法用新值更新输出。还有一个软件可执行的复位 功能，它可将DAC复位至上电复位代码。命令0110用于该 软件复位功能(见表9)。上电复位期间，LDAC或RESET上 的所有事件都会被忽略。 Rev. 0 | Page 22 of 24 AD5689/AD5687 应用信息 微处理器接口 部逻辑开关所引起的瞬态电流。 AD5689/AD5687的微处理器接口是通过串行总线实现的， 在一个电路板上使用多个器件的系统中，提供一定的散热 使用与DSP处理器和微控制器兼容的标准协议。通信通道 能力通常有助于功率耗散。 需要一个三线或四线接口，该接口包含一个时钟信号、一 个数据信号和一个同步信号。每个器件需要24位数据字， 数据在SYNC 的上升沿有效。 每个AD5689或AD5687在器件底部具有裸露焊盘，该焊盘 与器件的GND电源相连。为了获得最佳性能，在设计母板 和安装器件封装时需要有一些特殊考虑。为了改善散热、 AD5689/AD5687与ADSP-BF531的接口 电气和板级性能，需将封装底部的裸露焊盘焊接到PCB上 AD5689/AD5687的SPI接口用于连接符合工业标准的DSP和 相应的散热焊盘上。为进一步改善散热性能，PCB焊盘区 微控制器。图43显示AD5689/AD5687连接到ADI公司的 可以设计一些散热通孔。 Blackfin® DSP。该Blackfin处理器集成了一个SPI端口，可直 接与AD5689/AD5687的SPI引脚相连。 可以扩大器件上的GND平面(如图45所示)，以提供自然散 热效应。 AD5689/ AD5687 AD5689/ AD5687 ADSP-BF531 LDAC RESET GND PLANE 图43. ADSP-BF531与AD5689/AD5687接口 BOARD AD5689/AD5687与SPORT的接口 图45. 焊盘与电路板的连接 ADI公司的ADSP-BF527有一个SPORT串行端口。图44显示 如何利用一个SPORT接口来控制AD5689/AD5687。 供一个隔离栅，以保护和隔离控制电路遭受可能发生的任 何危险的共模电压。ADI公司iCoupler®产品可提供超过2.5 kV ADSP-BF527 的电压隔离。AD5689/AD5687采用串行加载结构，使接口 SYNC SCLK SDIN 46显示使用ADuM1400时与AD5689/AD5687的4通道隔离接 口。欲了解更多信息，请访问www.analog.com/icouplers。 图44. AD5689/AD5687与SPORT接口 CONTROLLER SERIAL CLOCK IN 布局布线指南 在任何注重精度的电路中，精心考虑电源和接地回路布局 SERIAL DATA OUT 都有助于确保达到规定的性能。安装AD5689/AD5687所用 的PCB应经过专门设计，使AD5689/AD5687位于模拟平面。 SYNC OUT AD5689/AD5687应当具有足够大的10 µF电源旁路电容，与 每个电源上的0.1 µF电容并联，并且尽可能靠近封装，最好 LOAD DAC OUT 是正对着该器件。10 µF电容应为钽珠型电容。0.1 μF电容应 具有低有效串联电阻(ESR)和低有效串联电感(ESI)，如高 1 ADuM14001 VIA VIB VIC VID ENCODE DECODE ENCODE DECODE ENCODE DECODE ENCODE DECODE ADDITIONAL PINS OMITTED FOR CLARITY. 频时提供低阻抗接地路径的普通陶瓷型电容，以便处理内 Rev. 0 | Page 23 of 24 图46. 隔离接口 VOA VOB VOC VOD TO SCLK TO SDIN TO SYNC TO LDAC 11255-046 LDAC RESET 线路数量保持在最小值，因此成为隔离接口的理想选择。图 11255-044 GPIO0 GPIO1 电流隔离接口 在许多过程控制应用中，需要在控制器与受控单元之间提 AD5689/ AD5687 SPORT_TFS SPORT_TSCK SPORT_DTO 11255-045 PF9 PF8 SYNC SCLK SDIN 11255-043 SPISELx SCK MOSI AD5689/AD5687 3.10 3.00 SQ 2.90 PIN 1 INDICATOR 0.30 0.23 0.18 0.50 BSC 13 PIN 1 INDICATOR 16 1 12 1.75 1.60 SQ 1.45 EXPOSED PAD 9 TOP VIEW 0.80 0.75 0.70 4 5 8 0.50 0.40 0.30 BOTTOM VIEW FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 0.25 MIN 08-16-2010-E 外形尺寸 COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6. 图47. 16引脚引脚架构芯片级封装[LFCSP_WQ] 3 mm x 3 mm，超薄体 (CP-16-22) 尺寸单位：mm 5.10 5.00 4.90 16 9 4.50 4.40 4.30 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.30 0.19 0.65 BSC COPLANARITY 0.10 0.20 0.09 8° 0° SEATING PLANE 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AB 图48. 16引脚超薄紧缩小型封装[TSSOP] (RU-16) 尺寸单位：mm 订购指南 型号1 AD5689BCPZ-RL7 AD5689BRUZ AD5689BRUZ-RL7 AD5687BCPZ-RL7 AD5687BRUZ AD5687BRUZ-RL7 1 分辨率 16位 16位 16位 12位 12位 12位 温度范围 −40°C至+105°C −40°C至+105°C −40°C至+105°C −40°C至+105°C −40°C至+105°C −40°C至+105°C 精度 ±2 LSB INL ±2 LSB INL ±2 LSB INL ±1 LSB INL ±1 LSB INL ±1 LSB INL 封装描述 16引脚 LFCSP_WQ 16引脚 TSSOP 16引脚 TSSOP 16引脚 LFCSP_WQ 16引脚 TSSOP 16引脚 TSSOP Z = 符合RoHS标准的器件。 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11255sc-0-2/13(0) Rev. 0 | Page 24 of 24 封装选项 CP-16-22 RU-16 RU-16 CP-16-22 RU-16 RU-16 标识 DKW DL0