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双通道、16/12位nanoDAC+
内置2 ppm/°C基准电压源和SPI接口
AD5689R/AD5687R
产品特性
功能框图
高相对精度(INL)：16位时最大±2 LSB
低漂移2.5 V基准电压源：2 ppm/°C(典型值)
小型封装：3 mm × 3 mm、16引脚LFCSP
总不可调整误差(TUE)：±0.1% FSR(最大值)
失调误差：±1.5 mV(最大值)
增益误差：±0.1% FSR(最大值)
高驱动能力：20 mA，0.5 V(供电轨)
用户可选增益：1或2(GAIN引脚)
复位到零电平或中间电平(RSTSEL引脚)
1.8 V逻辑兼容
带回读或菊花链的50 MHz SPI
低毛刺：0.5 nV-sec
鲁棒的HBM(额定值为4 kV)和FICDM ESD(额定值为1.5 kV)性能
低功耗：3.3 mW (3 V)
2.7 V至5.5 V电源
温度范围：−40°C至+105°C
VDD
VLOGIC
GND
AD5689R/AD5687R
2.5V
REFERENCE
INTERFACE LOGIC
SCLK
SYNC
SDIN
INPUT
REGISTER
DAC
REGISTER
INPUT
REGISTER
DAC
REGISTER
VOUT B
BUFFER
POWER-ON
RESET
GAIN =
×1/×2
RSTSEL
GAIN
POWERDOWN
LOGIC
图1.
接口
SPI
I2C
基准电压源
内部
外部
内部
外部
概述
产品特色
AD5689R/AD5687R属于nanoDAC+™系列，分别是低功耗、
1. 高相对精度(INL)。
16位
AD5689R
AD5689
N/A
N/A
双通道、16/12位缓冲电压输出模数转换器(DAC)。内置
AD5689R(16位)：±2 LSB(最大值)
2.5 V、2 ppm/˚C内部基准电压源(默认使能)和增益选择引
AD5687R(12位)：±1 LSB(最大值)
12位
AD5687R
AD5687
AD5697R
N/A
2. 低漂移2.5 V片内基准电压源。
采用2.7 V至5.5 V单电源供电，通过设计保证单调性，并具
典型温度系数为2 ppm/°C
有小于0.1% FSR的增益误差和1.5 mV的失调误差性能。两款
最大温度系数为5 ppm/°C
RSTSEL引脚，确保DAC输出上电至零电平或中间电平，直
STRING
DAC B
11256-001
LDAC RESET
光收发器
基站功率放大器
过程控制(PLC I/O卡)
工业自动化
数据采集系统
AD5689R/AD5687R还 内 置 一 个 上 电 复 位 电 路 和 一 个
VOUT A
SDO
表1. 双通道nanoDAC+器件
器件均提供3 mm × 3 mm LFCSP和TSSOP封装。
STRING
DAC A
BUFFER
应用
脚，满量程输出为2.5 V(增益=1)或5 V(增益=2)。这些器件
VREF
3. 两种封装选择。
3 mm × 3 mm、16引脚LFCSP
16引脚TSSOP
到执行一次有效的写操作为止。每个器件都具有各通道独
立掉电特性，在掉电模式下，器件在3 V时的功耗降至4 µA。
AD5689R/AD5687R采用多功能串行外设接口(SPI)，时钟速
率最高达50 MHz，并均包含一个为1.8 V/3 V/5 V逻辑电平
准备的VLOGIC引脚。
Rev. A
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AD5689R/AD5687R
目录
特性....................................................................................................1
独立操作................................................................................... 21
应用....................................................................................................1
写命令和更新命令 ................................................................. 21
功能框图 ...........................................................................................1
菊花链操作 .............................................................................. 21
概述....................................................................................................1
回读操作................................................................................... 22
产品特色 ...........................................................................................1
掉电工作模式 .......................................................................... 22
修订历史 ...........................................................................................2
加载DAC(硬件LDAC引脚)................................................... 23
技术规格 ...........................................................................................3
LDAC 屏蔽寄存器 .................................................................. 23
交流特性......................................................................................5
硬件复位(RESET) .................................................................. 24
时序特性......................................................................................6
复位选择引脚(RSTSEL) ........................................................ 24
菊花链和回读时序特性 ...........................................................7
内部基准电压源设置............................................................. 24
绝对最大额定值..............................................................................9
回流焊 ....................................................................................... 24
ESD警告.......................................................................................9
热滞 ........................................................................................... 25
引脚配置和功能描述 .................................................................. 10
应用信息 ........................................................................................ 26
典型性能参数 ............................................................................... 11
微处理器接口 .......................................................................... 26
术语................................................................................................. 17
AD5689R/AD5687R与ADSP-BF531的接口 ....................... 26
工作原理 ........................................................................................ 19
AD5689R/AD5687R与SPORT的接口 ................................. 26
数模转换器 .............................................................................. 19
布局指南................................................................................... 26
传递函数................................................................................... 19
电流隔离接口 .......................................................................... 26
DAC架构................................................................................... 19
外形尺寸 ........................................................................................ 27
串行接口................................................................................... 20
订购指南................................................................................... 28
修订历史
2014年5月 — 修订版0至修订版A
删除表1中的长期稳定性/漂移参数............................................4
删除图11；重新排序 .................................................................. 11
删除“长期温度漂移”部分 .......................................................... 24
2013年2月 — 修订版0：初始版
Rev. A | Page 2 of 28
AD5689R/AD5687R
技术规格
除非另有说明，VDD = 2.7 V至5.5 V；1.8 V ≤ VLOGIC ≤ 5.5 V；所有规格均相对于TMIN至TMAX而言。RL = 2 kΩ；CL = 200 pF。
表2.
参数
静态性能2
AD5689R
分辨率
相对精度
差分非线性
AD5687R
分辨率
相对精度
差分非线性
零代码误差
失调误差
满量程误差
增益误差
总不可调整误差
最小值
A级1
典型值 最大值
16
16
±2
±2
±8
±8
±1
12
±1
±1
±2
±3
±1
12
单位
位
LSB
LSB
±1
±1
0.15
±1
±1
0.15
位
LSB
LSB
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
ppm
mV/V
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
±0.12
0.4
+0.1
+0.01
±0.02
±0.01
失调误差漂移3
增益温度系数3
直流电源抑制比3
最小值
B级1
典型值 最大值
±2
±1
4
±4
±0.2
±0.2
±0.25
±0.25
±0.12
0.4
+0.1
+0.01
±0.02
±0.01
±1
±1
1.5
±1.5
±0.1
±0.1
±0.1
±0.2
直流串扰3
输出特性3
输出电压范围
0
0
短路电流5
供电轨上的负载阻抗6
上电时间
0
0
80
80
V
V
nF
nF
kΩ
µV/mA
80
80
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
2
10
容性负载稳定性
阻性负载4
负载调整率
VREF
2 × VREF
1
VREF
2 × VREF
2
10
1
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测试条件/注释
增益 = 2
增益 = 1
通过设计保证单调性
通过设计保证单调性
DAC寄存器载入全0
DAC寄存器载入全1
外部基准电压源；增益 = 2；TSSOP
内部基准电压源；增益 = 1；TSSOP
用FSR/°C表示
DAC编码 = 中间量程；
VDD = 5 V ± 10%
单通道、
满量程输出变化引起
负载电流变化引起
(各通道)掉电引起
增益 = 1
增益 = 2；参见图31
RL = ∞
RL = 1 kΩ
5 V ± 10%，DAC代码 = 中间电平；
−30 mA ≤ IOUT ≤ 30 mA
3 V ± 10%，DAC代码 = 中间电平；
−20 mA ≤ IOUT ≤ 20 mA
见图31
退出掉电模式；
VDD = 5 V
AD5689R/AD5687R
参数
基准输出
输出电压7
基准电压温度系数8, 9
输出阻抗3
输出电压噪声3
输出电压噪声密度3
最小值
A级1
典型值 最大值
2.4975
5
0.04
12
240
2.5025
20
最小值
B级1
典型值 最大值
2.4975
2
0.04
12
240
2.5025
5
单位
测试条件/注释
V
ppm/°C
Ω
µV p-p
nV/√Hz
环境温度
参见“术语”部分
负载调整率(源电流)3
负载调整率(吸电流)3
输出电流负载能力3
20
40
±5
20
40
±5
µV/mA
µV/mA
mA
0.1 Hz至10 Hz
环境温度下；f = 10 kHz，
CL = 10 nF
环境温度
环境温度
VDD ≥ 3 V
电压调整率3
热滞3
100
125
25
100
125
25
µV/V
ppm
ppm
环境温度
第一个周期
其它周期
±2
0.3 × VLOGIC
µA
V
V
pF
每引脚
0.4
V
V
pF
ISINK = 200 μA
ISOURCE = 200 μA
5.5
3
5.5
5.5
V
µA
V
V
逻辑输入3
输入电流
输入低电压(VINL)
输入高电压(VINH)
引脚电容
逻辑输出(SDO)3
输出低电压(VOL)
输出高电压(VOH)
悬空态输出电容
电源要求
VLOGIC
ILOGIC
VDD
VDD
IDD
±2
0.3 × VLOGIC
0.7 × VLOGIC
0.7 × VLOGIC
2
2
0.4
VLOGIC − 0.4
VLOGIC − 0.4
4
1.8
4
5.5
3
5.5
5.5
2.7
VREF + 1.5
1.8
2.7
VREF + 1.5
正常模式10
0.59
1.1
0.7
1.3
0.59
1.1
0.7
1.3
mA
mA
全掉电模式11
1
4
6
1
4
6
µA
µA
增益 = 1
增益 = 2
VIH = VDD，V IL = GND，
VDD = 2.7 V至5.5 V
内部基准电压源关闭
内部基准电压源开启，
满量程
−40°C至+85°C
−40°C至+105°C
A级和B级温度范围为−40°C至+105°C。
除非另有说明，直流规格均在输出端无负载的情况下测得。上行死区 = 10 mV，它仅存在于VREF = VDD且增益 = 1时或VREF/2 = VDD且增益 = 2时。线性度计算
使用缩减的代码范围：256至65,280 (AD5689R)和12至4080 (AD5687R)。
3
通过设计和特性保证，但未经生产测试。
4
通道A的输出电流最高可达30 mA。类似地，在结温高达110°C下，通道B的输出电流最高可达30 mA。
5
VDD = 5 V。器件包含限流功能，旨在保护器件免受暂时性过载条件影响。限流期间结温可以超过最大值，但在额定最大结温以上的温度下工作时，器件
可靠性会受影响。
6
从任一供电轨吸取负载电流时，相对于该供电轨的输出电压裕量受输出器件的25 Ω典型通道电阻限制。例如，当吸电流为1 mA时，最小输出电压 = 25 Ω
× 1 mA = 25 mV(见图31)。
7
初始精度预焊回流为±750 µV；输出电压包括预调理漂移的影响。参见“内部基准电压源设置”部分。
8
基准电压源在两个温度上进行调整和测试，且表征温度范围为−40°C至+105°C。
9
基准电压源温度系数采用黑盒法计算。详情见“术语”部分。
10
接口未启用。两个DAC启用。DAC输出端无负载。
11
两个DAC掉电。
1
2
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AD5689R/AD5687R
交流特性
除非另有说明，VDD = 2.7 V至5.5 V；RL = 2 kΩ至GND；CL = 200 pF至GND；1.8 V ≤ VLOGIC ≤ 5.5 V；所有规格均相对于TMIN至
TMAX而言。通过设计和特性保证，未经生产测试。
表3.
参数1
输出电压建立时间
AD5689
AD5687R
压摆率
数模转换毛刺脉冲
数字馈通
数字串扰
模拟串扰
DAC间串扰
总谐波失真(THD)3
最小值
典型值
最大值
单位
测试条件/备注2
5
5
0.8
0.5
0.13
0.1
0.2
0.3
−80
8
7
µs
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
¼到¾量程建立到±2 LSB
¼到¾量程建立到±2 LSB
输出噪声谱密度(NSD)
输出噪声
信噪比(SNR)
300
6
90
nV/√Hz
µV p-p
dB
无杂散动态范围(SFDR)
83
dB
信纳比(SINAD)
80
dB
1
参见术语部分。
温度范围：−40°C至+105°C，典型值在25°C。
3
以数字方式生成频率为1 kHz的正弦波。
2
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主进位1 LSB变化
环境温度下；
BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
DAC代码 = 中间电平，10 kHz；增益 = 2
0.1 Hz至10 Hz
环境温度下；
BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
环境温度下；
BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
环境温度下；
BW = 20 kHz，VDD = 5 V，fOUT = 1 kHz
AD5689R/AD5687R
时序特性
所有规格均为TMIN至TMAX，除非另有说明。所有输入信号均在tR = tF = 1 ns/V (10% to 90% of VDD)情况下标定并从(VIL + VIH)/2
点评器开始计时。见图2。VDD = 2.7 V至5.5 V，1.8 V ≤ VLOGIC ≤ 5.5 V；VREF = 2.5 V。
表4.
参数1
t1
t2
t3
t4
t5
t6
t7
t8
1.8 V ≤ VLOGIC < 2.7 V
最小值
最大值
33
16
16
15
5
5
15
20
2.7 V ≤ VLOGIC ≤ 5.5 V
最小值
最大值
20
10
10
10
5
5
10
20
单位
ns
ns
ns
ns
ns
ns
ns
ns
说明
SCLK周期时间
SCLK高电平时间
SCLK低电平时间
SYNC 到SCLK下降沿建立时间
数据建立时间
数据保持时间
SCLK下降沿到SYNC上升沿
最小SYNC高电平时间(更新单通道或双通道)
t9
t10
t11
t12
t13
t14
上电时间
16
25
30
20
30
30
4.5
10
15
20
20
30
30
4.5
ns
ns
ns
ns
ns
ns
µs
SYNC 下降沿到SCLK下降沿忽略
LDAC 低电平脉冲宽度
SCLK下降沿到LDAC上升沿
SCLK下降沿到LDAC下降沿
RESET 低电平最小脉冲宽度
RESET 脉冲启动时间
退出掉电模式并进入正常工作模式所需的时间；
第24个时钟沿到DAC中间电平值的90%，
且输出端无负载
VDD = 2.7 V至5.5 V且2.7 V ≤ VLOGIC ≤ VDD时，最大SCLK频率为50 MHz。通过设计和特性保证，未经生产测试。
t9
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t5
SDIN
t6
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
RESET
VOUTX
t13
t14
11256-003
1
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
图2. 串行写入操作
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AD5689R/AD5687R
菊花链和回读时序特性
所有规格均为TMIN至TMAX，除非另有说明。所有输入信号均在tR = tF = 1 ns/V (10% to 90% of VDD)情况下标定并从(VIL + VIH)/2
点评器开始计时。见图4和图5。VDD = 2.7 V至5.5 V，1.8 V ≤ VLOGIC ≤ 5.5 V；VREF = 2.5 V。VDD = 2.7 V至5.5 V。
表5.
参数1
t1
t2
t3
t4
t5
t6
t7
t8
t9
t10
t115
1.8 V ≤ VLOGIC < 2.7 V
最小值
最大值
66
33
33
33
5
5
15
60
60
36
15
2.7 V ≤ VLOGIC ≤ 5.5 V
最小值
最大值
40
20
20
20
5
5
10
30
30
25
10
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
说明
SCLK周期时间
SCLK高电平时间
SCLK低电平时间
SYNC 到SCLK下降沿
数据建立时间
数据保持时间
SCLK下降沿到SYNC上升沿
最小SYNC高电平时间
最小SYNC高电平时间
SCLK上升沿到SDO数据有效时间
SCLK下降沿到SYNC上升沿
t125
15
10
ns
SYNC 上升沿到SCLK上升沿
1
VDD = 2.7 V至5.5 V且1.8 V ≤ VLOGIC ≤ VDD时，最大SCLK频率为25 MHz或15 MHz。通过设计和特性保证，未经生产测试。
电路图和时序图
200µA
VOH (MIN)
CL
20pF
200µA
11256-004
TO OUTPUT
PIN
IOL
IOH
图3. 数字输出(SDO)时序规格的负载电路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDIN
t6
DB23
DB0
INPUT WORD FOR DAC N
DB23
DB0
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
DB0
INPUT WORD FOR DAC N
图4. 菊花链时序图
Rev. A | Page 7 of 28
11256-005
t5
AD5689R/AD5687R
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
t9
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
DB0
NOP CONDITION
t10
DB0
DB23
UNDEFINED
DB0
SELECTED REGISTER DATA
CLOCKED OUT
图5. 回读时序图
Rev. A | Page 8 of 28
11256-006
SDIN
AD5689R/AD5687R
绝对最大额定值
除非另有说明，TA = 25℃。
注意，超出上述绝对最大额定值可能会导致器件永久性损
表6.
参数
VDD至GND
VLOGIC至GND
VOUT至GND
VREF至GND
数字输入电压至GND
工作温度范围
存储温度范围
结温
16引脚TSSOP，θJA热阻，
0气流(4层板)
16引脚LFCSP，θJA热阻，
0气流(4层板)
回流焊峰值温度，
无铅(J-STD-020)
ESD1
FICDM
1
额定值
−0.3 V至+7 V
−0.3 V至+7 V
−0.3 V至VDD + 0.3 V
−0.3 V至VDD + 0.3 V
−0.3 V至VLOGIC + 0.3 V
−40°C至+105°C
−65°C至+150°C
125°C
112.6°C/W
坏。这只是额定最值，并不能以这些条件或者在任何其它
超出本技术规范操作章节中所示规格的条件下，推断器件
能否正常工作。长期在绝对最大额定值条件下工作会影响
器件的可靠性。
ESD警告
70°C/W
260°C
4 kV
1.5 kV
人体模型(HBM)分类。
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ESD(静电放电)敏感器件。
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高能
量ESD时，器件可能会损坏。因此，应当采取适当的
ESD防范措施，以避免器件性能下降或功能丧失。
AD5689R/AD5687R
13 RESET
14 RSTSEL
16 NC
15 VREF
引脚配置和功能描述
VOUTA 1
VDD 3
12 SDIN
AD5689R/
AD5687R
11 SYNC
VREF 1
10 SCLK
NC
VOUTA 3
9 VLOGIC
NC 4
VOUTB 7
NC 6
SDO 8
15 RESET
AD5689R/
AD5687R
TOP VIEW
(Not to Scale)
14 SDIN
13 SYNC
12 SCLK
11 VLOGIC
10 GAIN
9
LDAC
NOTES
1. NC = NO CONNECT. DO NOT CONNECT
TO THIS PIN.
11256-007
LDAC 7
TOP VIEW
(Not to Scale)
SDO 6
VDD 5
VOUTB 5
GAIN 8
GND 4
NOTES
1. THE EXPOSED PAD MUST BE TIED TO GND.
2. NC = NO CONNECT. DO NOT CONNECT TO
THIS PIN.
16 RSTSEL
2
图6. 16引脚LFCSP的引脚配置
11256-008
GND 2
图7. 16引脚TSSOP引脚配置
表7. 引脚功能描述
引脚编号
LFCSP
TSSOP
1
3
2
4
3
5
引脚名称
VOUTA
GND
VDD
4
5
6
6
7
8
NC
VOUTB
SDO
7
9
LDAC
8
10
GAIN
9
10
11
12
VLOGIC
SCLK
11
13
SYNC
12
14
SDIN
13
15
RESET
14
16
RSTSEL
15
1
VREF
16
17
2
N/A
NC
EPAD
说明
DAC A的模拟输出电压。输出放大器能以轨到轨方式工作。
AD5689R/AD5687R上所有电路的接地基准点。
电源输入引脚。AD5689R/AD5687R可以采用2.7 V至5.5 V电源供电，
电源应通过并联的10 µF电容和0.1 µF电容去耦至GND。
不连接。请勿连接该引脚。
DAC B的模拟输出电压。输出放大器能以轨到轨方式工作。
串行数据输出。SDO可用于以菊花链形式将多个AD5689R/AD5687R器件连接在一起或用于回读。
串行数据在SCLK上升沿传输，而且在该时钟下降沿有效。
LDAC 支持两种工作模式：异步和同步。发送脉冲使该引脚变为低电平后，
当输入寄存器有新数据时，可以更新任意或全部DAC寄存器；两个DAC输出可以同时更新。
也可以将该引脚永久接为低电平。
增益选择。当该引脚与GND相连时，两个DAC的输出范围均为0 V至VREF。
如果该引脚与VLOGIC相连，则两个DAC的输出范围为0 V至2 × VREF。
数字电源。电压范围为1.8 V至5.5 V。
串行时钟输入。数据在串行时钟输入的下降沿读入移位寄存器。
数据能够以最高50 MHz的速率传输。
低电平有效控制输入。这是输入数据的帧同步信号。
当SYNC变为低电平时，数据在后续24个时钟的下降沿读入。
串行数据输入。该器件有一个24位输入移位寄存器。
数据在串行时钟输入的下降沿读入寄存器。
异步复位输入。RESET输入对下降沿敏感。当RESET为低电平时，所有LDAC脉冲都被忽略。
当RESET有效时，输入寄存器和DAC寄存器更新为零电平或中间电平，
具体取决于RSTSEL引脚的状态。
上电复位选择。将该引脚连接至GND时，可将两个DAC上电至零电平。
将该引脚连接至VLOGIC时，可将两个DAC上电至中间电平。
基准电压。AD5689R/AD5687R有一个公用基准引脚。
使用内部基准电压源时，此引脚为基准输出。
使用外部基准电压源时，此引脚为基准输入。此引脚默认用作基准输出。
不连接。请勿连接该引脚。
裸露焊盘。裸露焊盘必须连接到GND。
Rev. A | Page 10 of 28
AD5689R/AD5687R
典型性能参数
2.5015
2.5010
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
1600
VDD = 5V
1400
1200
1000
NSD (nV/ Hz)
VREF (V)
2.5005
2.5000
2.4995
800
600
2.4990
400
2.4985
200
–20
0
20
40
60
80
100
120
TEMPERATURE (°C)
0
10
11256-009
2.4980
–40
2.5015
2.5010
100
1k
10k
100k
1M
FREQUENCY (MHz)
图11. 内部基准电压源噪声谱密度与频率的关系
图8. 内部基准电压与温度的关系(B级)
2.5020
VDD = 5V
TA = 25°C
11256-013
2.5020
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
VDD = 5V
TA = 25°C
T
VREF (V)
2.5005
2.5000
1
2.4995
2.4990
2.4985
0
20
40
60
80
100
120
TEMPERATURE (°C)
CH1 10µV
A CH1
160mV
图12. 内部基准电压源噪声(0.1 Hz至10 Hz)
图9. 内部基准电压与温度的关系(A级)
90
M1.0s
11256-014
VDD = 5V
–20
11256-010
2.4980
–40
2.5000
VDD = 5V
80
2.4999
VDD = 5V
TA = 25°C
70
VREF (V)
50
40
30
2.4997
2.4996
2.4995
20
0
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
TEMPERATURE DRIFT (ppm/°C)
4.5
5.0
图10. 基准电压输出温度漂移直方图
2.4993
–0.005
–0.003
–0.001
0.001
0.003
ILOAD (A)
图13. 内部基准电压与负载电流的关系
Rev. A | Page 11 of 28
0.005
11256-015
2.4994
10
11256-011
NUMBER OF UNITS
2.4998
60
10
10
8
8
6
6
4
4
2
2
INL (LSB)
0
–2
0
–2
–4
–4
–6
–6
10000
20000
30000
40000
50000
60000
CODE
–10
0
625
0.6
0.6
0.4
0.4
0.2
0.2
DNL (LSB)
0.8
0
–0.2
–0.4
–0.6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.8
60000
CODE
–1.0
0
625
2500
3125
3750 4096
10
TA = 25°C
8
2.5000
6
4
ERROR (LSB)
2.4998
D3
2.4996
2.4994
2
INL
0
DNL
–2
–4
–6
2.4992
D2
3.0
3.5
4.0
–8
4.5
5.0
VDD (V)
5.5
11256-016
VREF (V)
1875
图18. AD5687R DNL与代码的关系
D1
2.4990
2.5
1250
CODE
图15. AD5689R差分非线性(DNL)与代码的关系
2.5002
3750 4096
0
–0.6
50000
3125
–0.2
–0.4
11256-019
DNL (LSB)
1.0
0.8
40000
2500
图17. AD5687R INL与代码的关系
1.0
30000
1875
CODE
图14. AD5689R积分非线性(INL)与代码的关系
V = 5V
–0.8 DD
TA = 25°C
REFERENCE = 2.5V
–1.0
0
10000
20000
1250
11256-020
0
11256-017
–10
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
11256-018
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–8
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
–40
10
60
TEMPERATURE (°C)
图19. INL误差和DNL误差与温度的关系
图16. 内部基准电压与电源电压的关系
Rev. A | Page 12 of 28
110
11256-021
INL (LSB)
AD5689R/AD5687R
AD5689R/AD5687R
8
VDD = 5V
1.4 T = 25°C
A
REFERENCE = 2.5V
6
1.2
4
1.0
INL
0
DNL
–2
–4
0.8
0.6
0.4
–6
0.2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
VREF (V)
8
0.08
6
0.06
4
0.04
ERROR (% of FSR)
ERROR (LSB)
0.10
2
INL
DNL
–4
–6
40
60
80
100
120
0.02
GAIN ERROR
0
FULL-SCALE ERROR
–0.02
–0.04
–0.06
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
2.7
3.2
3.7
4.2
4.7
11256-023
–8
20
图23 零代码误差和偏置误差与温度的关系
10
–2
0
TEMPERATURE (°C)
图20. INL误差和DNL误差与VREF 的关系
0
–20
5.2
SUPPLY VOLTAGE (V)
4.7
5.2
SUPPLY VOLTAGE (V)
图21. INL误差和DNL误差与电源电压的关系
11256-026
–10
OFFSET ERROR
0
–40
11256-022
–8
ZERO-CODE ERROR
11256-025
2
ERROR (mV)
ERROR (LSB)
10
图24 增益误差和满量程误差与电源的关系
1.5
0.10
0.08
1.0
0.04
GAIN ERROR
–0.02
ZERO-CODE ERROR
0
OFFSET ERROR
–0.5
–0.04
–0.06
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
–40
–20
0
20
–1.0
40
60
80
100
TEMPERATURE (°C)
120
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.5
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
图25. 零编码误差和偏置误差与电源电压的关系
图22. 增益误差和满量程误差与温度的关系
Rev. A | Page 13 of 28
11256-027
0
0.5
FULL-SCALE ERROR
ERROR (mV)
0.02
11256-024
ERROR (% of FSR)
0.06
AD5689R/AD5687R
VDD = 5V
0.09 TA = 25°C
INTERNAL REFERENCE = 2.5V
0.08
25
20
HITS
0.06
0.05
0.04
15
10
0.03
5
0.02
0.01
0
–20
0
20
40
60
80
100
TEMPERATURE (°C)
120
540
580
600
620
640
IDD FULL SCALE (V)
图29. 采用外部基准电压源时的IDD 直方图(VDD = 5 V)
图26. 总不可调整误差(TUE)与温度的关系
0.10
VDD = 5V
30 T = 25°C
A
INTERNAL
REFERENCE = 2.5V
25
0.08
0.06
0.04
20
HITS
0.02
0
15
–0.02
10
–0.04
–0.06
5
0
5.2
SUPPLY VOLTAGE (V)
1000
1040
1060
1080
1100
1120
1140
IDD FULL SCALE (V)
图27. TUE与电源的关系(增益=1)
图30. 采用内部基准电压源时的IDD 直方图(VREF = 2.5 V，增益 = 2)
1.0
–0.01
0.8
–0.02
0.6
–0.03
0.4
–0.04
0.2
∆ VOUT (V)
0
–0.05
–0.06
SINKING 2.7V
SINKING 5V
0
–0.2
–0.07
–0.4
–0.08
–0.6
SOURCING 5V
SOURCING 2.7V
–0.8
–1.0
40000
50000
CODE
60000 65535
11256-030
VDD = 5V
–0.09 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
0
10000
20000
30000
1020
11256-032
4.7
图28 TUE与代码的关系
0
5
10
15
20
25
LOAD CURRENT (mA)
图31. 上裕量/下裕量与负载电流的关系
Rev. A | Page 14 of 28
30
11256-033
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
11256-029
TOTAL UNADJUSTED ERROR (% of FSR)
560
11256-031
0
–40
TOTAL UNADJUSTED ERROR (% of FSR)
VDD = 5V
TA = 25°C
EXTERNAL
REFERENCE = 2.5V
0.07
11256-028
TOTAL UNADJUSTED ERROR (% of FSR)
0.10
AD5689R/AD5687R
2.5008
7
VDD = 5V
6 TA = 25°C
GAIN = 2
REFERENCE = 2.5V
5
2.5003
THREE-QUARTER SCALE
3
VOUT (V)
VOUT (V)
4
FULL SCALE
MIDSCALE
2
ONE-QUARTER SCALE
2.4998
1
CHANNEL B
TA = 25°C
VDD = 5.25V
INTERNAL REFERENCE
POSITIVE MAJOR CODE TRANSITION
ENERGY = 0.227206nV-sec
2.4993
–1
–0.04
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
2.4988
11256-034
–2
–0.06
0
2
4
6
8
10
11256-037
ZERO SCALE
0
12
TIME (µs)
图32. 5 V时的源电流和吸电流能力(增益 = 2)
图35. 数模转换毛刺脉冲
5
VDD = 3V
TA = 25°C
4 REFERENCE = 2.5V
GAIN = 1
T
VOUT (V)
3
FULL SCALE
2
THREE-QUARTER SCALE
1
MIDSCALE
1
ONE-QUARTER SCALE
0
–0.04
–0.02
0
0.02
0.04
11256-035
–2
–0.06
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0.06
LOAD CURRENT (A)
CH1 10µV
802mV
T
FULL SCALE
ZERO CODE
0.8
0.6
1
EXTERNAL REFERENCE, FULL SCALE
0.4
0.2
10
60
TEMPERATURE (°C)
110
CH1 10µV
M1.0s
A CH1
802mV
图37. 0.1 Hz至10 Hz输出噪声图，2.5 V内部基准电压源
图34. 电源电流与温度的关系
Rev. A | Page 15 of 28
11256-039
0
–40
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
11256-036
SUPPLY CURRENT (mA)
1.4
1.0
A CH1
图36. 0.1 Hz至10 Hz输出噪声图，外部基准电压源
图33. 3 V时的源电流和吸电流能力(增益 = 1)
1.2
M1.0s
11256-038
ZERO SCALE
–1
AD5689R/AD5687R
0
1600
VDD = 5V
TA = 25°C
1400 INTERNAL REFERENCE = 2.5V
FULL SCALE
MIDSCALE
ZERO SCALE
–10
BANDWIDTH (dB)
NSD (nV/ Hz)
1200
1000
800
600
–20
–30
–40
400
100
1k
10k
100k
1M
FREQUENCY (Hz)
11256-040
0
10
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0
–20
–60
–80
–100
–120
–140
–160
0
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
FREQUENCY (Hz)
11256-041
THD (dBV)
–40
–180
–60
10k
100k
1M
10M
FREQUENCY (Hz)
图40. 乘法带宽(外部基准电压源 = 2.5 V，±0.1 V p-p，
10 kHz至10 MHz)
图38. 噪声频谱密度(NSD)
20
VDD = 5V
TA = 25°C
REFERENCE = 2.5V, ±0.1V p-p
图39. 1 kHz时的总谐波失真
Rev. A | Page 16 of 28
11256-042
–50
200
AD5689R/AD5687R
术语
相对精度或积分非线性(INL)
DAC输出建立为指定电平所需的时间。该时间从SYNC上
对于DAC，相对精度或积分非线性是指DAC输出与通过
升沿开始测量。
DAC传递函数的两个端点的直线之间的最大偏差，单位为
数模转换毛刺脉冲
LSB。图14和图17显示典型的INL与代码关系曲线图。
数模转换毛刺脉冲是DAC寄存器中的编码输入变化时注入
差分非线性(DNL)
到模拟输出的脉冲。在数字输入代码主进位发生1LSB转换
差分非线性是指任意两个相邻编码之间所测得变化值与理
(0x7FFF到0x8000)时测量，它一般定义为以nV-sec为单位的
想的1 LSB变化值之间的差异。最大±1 LSB的额定差分非线
毛刺面积(见图35)。
性可确保单调性。本DAC通过设计保证单调性。图15和图
数字馈通
18显示典型的DNL与代码关系曲线图。
数字馈通衡量从DAC的数字输入注入DAC的模拟输出的脉
零代码误差
冲，但在DAC输出未更新时进行测量。单位为nV-sec，测
零代码误差衡量将零电平码(0x0000)载入DAC寄存器时的
量数据总线上发生满量程编码变化时的情况，即全0至全
输出误差。理想情况下，输出应为0 V。器件的零代码误差
1，反之亦然。
始终为正值，因为在DAC和输出放大器中的偏置误差的共
基准馈通
同作用下，DAC输出不能低于0 V。零代码误差用mV表示。
基准馈通是指DAC输出未更新时的DAC输出端的信号幅度
从图23可以看出零代码误差与温度的关系。
与基准输入之比，用dB表示。
满量程误差
噪声谱密度(NSD)
满量程误差衡量将满量程代码(0xFFFF)载入DAC寄存器时
NSD衡量内部产生的随机噪声。随机噪声表示为频谱密度
的输出误差。理想情况下，输出应为VDD − 1 LSB。满量程
误差用满量程范围的百分比(% FSR)表示。从图22可以看出
(nV/√Hz)。单位为nV/√Hz，测量方法是将DAC加载到中间
电平，然后测量输出端噪声。噪声频谱密度曲线图如图38
满量程误差与温度的关系。
所示。
增益误差
直流串扰
增益误差衡量DAC的量程误差，表示DAC传递特性的斜率
直流串扰是一个DAC输出电平因响应另一个DAC输出变化
与理想值之间的偏差，用% FSR表示。
而发生的直流变化。其测量方法是让一个DAC发生满量程
偏置误差漂移
输出变化(或软件关断并上电)，同时监控另一个保持中间
偏置误差漂移衡量偏置误差随温度的变化，用µV/°C表示。
电平的DAC。单位为μV。
负载电流变化引起的直流串扰用来衡量一个DAC的负载电
增益温度系数
增益温度系数用来衡量增益误差随温度的变化，用ppm
FSR/°C表示。
流 变 化 对 另 一 个 保 持 中 间 电 平 的 DAC的 影 响 。 单 位 为
μV/mA。
数字串扰
失调误差
偏置误差是指传递函数线性区内VOUT(实际)和VOUT(理想)之
间的差值，用mV表示。偏置误差是在器件上通过将代码
512载入DAC寄存器测得的。该值可以为正，也可为负。
直流电源抑制比(PSRR)
PSRR表示电源电压变化对DAC输出的影响大小，是指DAC
满量程输出的条件下V OUT 变化量与V DD 变化量之比，用
数字串扰是指一个输出为中间电平的DAC，其输出因响应
另一个DAC的输入寄存器的满量程编码变化(全0至全1或相
反)而引起的毛刺脉冲，该值在独立模式下进行测量，用
nV-sec表示。
模拟串扰
模拟串扰是指一个DAC的输出因响应另一个DAC输出的变
化引起毛刺脉冲，它的测量方法是，向一个DAC加载满量
mV/V表示。VREF保持在2 V，而VDD的变化范围为±10%。
程代码变化(全0至全1或相反)，然后执行软件LDAC并监控
输出电压建立时间
数字编码未改变的DAC的输出。毛刺面积用nV-sec表示。
输出电压建立时间是指对于一个¼至¾满量程输入变化，
Rev. A | Page 17 of 28
AD5689R/AD5687R
DAC间串扰
基准电压温度系数
DAC间串扰是指一个DAC的输出因响应另一个DAC的数字
基准电压源TC衡量基准输出电压随温度的变化。基准电压
编码变化和后续的模拟输出变化，而引起的毛刺脉冲，其
源TC利用黑盒法计算，该方法将温度系数(TC)定义为基准
测量方法是使用写入和更新命令让一个通道发生满量程编
电压输出在给定温度范围内的最大变化，用ppm/°C表示，
码变化(全0到全1，或相反)，同时监控处于中间量程的另
计算公式如下：
一个通道的输出。毛刺的能量用nV-sec表示。
 VREFmax − VREFmin 
6
TC = 
 × 10
 VREFnom × TempRange 
乘法带宽
DAC内部的放大器具有有限的带宽，乘法带宽即是衡量该
其中：
带宽。参考端的正弦波(DAC加载满量程编码)出现在输出
VREFmax是在整个温度范围内测量的最大基准电压输出。
端。乘法带宽指输出幅度降至输入幅度以下3 dB时的频率。
VREFmin是在整个温度范围内测量的最小基准电压输出。
总谐波失真(THD)
VREFnom是标称基准输出电压2.5 V。
总谐波失真(THD)是指理想正弦波与使用DAC时其衰减形
TempRange为额定温度范围：−40°C至+105°C。
式的差别。正弦波用作DAC的参考，而THD用来衡量DAC
输出端存在的谐波。单位为dB。
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AD5689R/AD5687R
工作原理
数模转换器
抽取电压的方法是将连接电阻串与放大器的开关之一闭
AD5689R/AD5687R分别为双通道、16/12位、串行输入、
合。由于它是一串电阻，因此可以保证单调性。
电压输出DAC，内置基准电压源，采用2.7 V至5.5 V电源供
VREF
电 。 数 据 通 过 三 线 式 串 行 接 口 以 24位 字 格 式 写 入
R
AD5689R/AD5687R。器件内置一个上电复位电路，确保
DAC输出上电至已知的输出状态。AD5689R/AD5687R也有
R
软件掉电模式，可以将典型功耗降至4 µA。
R
传递函数
TO OUTPUT
AMPLIFIER
内部基准电压源默认使能。若要使用外部基准电压源，只
需不含基准电压源的选项。DAC的输入编码为直接二进
制，使用外部基准电压源时的理想输出电压为：
R
D
VOUT = VREF × Gain  N 
 2 
其中：
11256-044
R
Gain是输出放大器的增益，默认设置为1。可使用增益选
图42. 电阻串结构
择引脚将其设置为×1或×2。当GAIN引脚与GND相连时，
两个DAC的输出范围均为0 V至VREF。如果GAIN引脚与VLOGIC
内部基准电压源
相连，则两个DAC的输出范围为0 V至2 × VREF。
AD5689R/AD5687R的片内基准电压源在上电时开启，可以
D是载入DAC寄存器的二进制编码的十进制等效值：0至
通过写入控制寄存器予以禁用。详见“内部基准电压源设
4,095(12位器件)；0至65,535(16位器件)。
置”部分。
N为DAC分辨率。
AD5689R/AD5687R内置一个2.5 V、2 ppm/°C基准电压源，
DAC架构
满量程输出为2.5 V或5 V，具体取决于GAIN引脚的状态。
DAC架构由一个电阻串DAC和一个输出放大器构成。图41
器件的内部基准电压通过VREF引脚提供。该经过缓冲的基
为DAC架构框图。
输出放大器
VREF
输出缓冲放大器可以在其输出端产生轨到轨电压，输出范
2.5V
REF
围为0 V至VDD。实际范围取决于VREF的值、GAIN引脚、偏
REF (+)
DAC
REGISTER
RESISTOR
STRING
REF (–)
GND
置误差和增益误差。GAIN引脚选择输出的增益，如下
VOUTX
所述：
GAIN
(GAIN = 1 OR 2)
11256-043
INPUT
REGISTER
准电压源能够驱动高达10 mA的外部负载。
• 如果GAIN引脚连接到GND，则两个DAC输出的增益均
为1，且输出范围为0 V至VREF。
图41. DAC单通道架构框图
电阻串结构如图42所示。它只是一串电阻，各电阻的值为
R。载入DAC寄存器的代码决定抽取电阻串上哪一个节点
的电压，以馈入输出放大器。
• 如果GAIN引脚连接到VLOGIC，则两个DAC输出的增益均
为2，且输出范围为0 V至2 × VREF。
这些放大器能驱动连接至GND的一个与2 nF电容并联的1 kΩ
负载。压摆率为0.8 V/µs，¼到¾量程建立时间为5 µs。
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AD5689R/AD5687R
串行接口
数 据 字 包 括 16位 或 12位 输 入 编 码 ， 之 后 是 0个 无 关 位
AD5689R/AD5687R的三线式串行接口(SYNC、SCLK和
(AD5689R)或4个无关位(AD5687R)，如图43和图44所示。
SDIN)与SPI、QSPI™和MICROWIRE®接口标准以及大多数
这些数据位在SCLK的24个下降沿传送至输入移位寄存器，
DSP兼 容 。 典 型 写 序 列 的 时 序 图 参 见 图 2。
并在SYNC上升沿进行更新。
AD5689R/AD5687R带有一个SDO引脚，允许用户以菊花链
命令可以在个别DAC通道或两个DAC通道上执行，具体取
形式将多个器件连接在一起(参见“菊花链操作”部分)或回
决于所选的地址位。
读数据。
表8. 地址命令
输入移位寄存器
地址(n)
AD5689R/AD5687R的输入移位寄存器为24位宽，数据以
DAC B
0
1
1
MSB优先(DB23)方式加载。前四位是命令位C3至C0(参见
表9)，然后是由DAC B、DAC A和两个无关位(必须设为0)
组成的4位DAC地址(参见表8)，最后是数据字。
0
0
0
0
0
0
0
0
DAC A
1
0
1
选定的DAC通道
DAC A
DAC B
DAC A和DAC B
表9. 命令定义
命令
C2
0
0
0
0
1
1
1
1
0
0
0
…
1
C1
0
0
1
1
0
0
1
1
0
0
1
…
1
C0
0
1
0
1
0
1
0
1
0
1
0
…
1
说明
无操作
写入输入寄存器n(取决于LDAC)
以输入寄存器n的内容更新DAC寄存器n
写入并更新DAC通道n
DAC掉电/上电
硬件LDAC屏蔽寄存器
软件复位(上电复位)
内部基准电压源设置寄存器
设置DCEN寄存器(菊花链使能)
设置回读寄存器(回读使能)
保留
保留
保留
DB23 (MSB)
C3
C2
DB0 (LSB)
C0 DAC
B
C1
0
0
DAC D15 D14 D13 D12 D11 D10
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
COMMAND BITS
11256-045
DATA BITS
ADDRESS BITS
图43. AD5689R输入移位寄存器内容
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0
DAC
B
0
0
DAC
D11 D10
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
DATA BITS
COMM AND BITS
11256-046
C3
0
0
0
0
0
0
0
0
1
1
1
…
1
ADDRESS BITS
图44. AD5687R输入移位寄存器内容
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AD5689R/AD5687R
独立操作
AD5689R/
AD5687R
68HC11*
写序列通过将SYNC线置为低电平来启动。来自SDIN线的
数据在SCLK的下降沿进入24位输入移位寄存器。输入24个
数据位的最后一位后，应将SYNC拉高。接着执行编程功
能，即DAC寄存器内容会根据LDAC发生变化，以及/或者
工作模式会改变。如果在第24个时钟周期之前SYNC变为
MOSI
SDIN
SCK
SCLK
PC7
SYNC
PC6
LDAC
SDO
MISO
高电平，则会被视为有效帧，进而可能向DAC中载入无效
数据。SYNC必须在下一个写序列之前保持至少20 ns(单通
SDIN
AD5689R/
AD5687R
道，参见图2中的t8)的高电平，这样才能通过SYNC下降沿
启动下一个写序列。在写序列之间空闲时，SYNC应处于
SCLK
电轨电平，以进一步降低器件功耗。SYNC线在24个SCLK
SYNC
的下降沿保持为低电平，DAC则会在SYNC的上升沿更新。
LDAC
SDO
当数据传送至寻址DAC的输入寄存器后，两个DAC寄存器
和输出端可以通过将LDAC置为低电平并使SYNC线保持高
SDIN
AD5689R/
AD5687R
电平来更新。
写命令和更新命令
SCLK
SYNC
写入输入寄存器n(取决于LDAC)
LDAC
命令0001允许用户逐个写入各个DAC的专用输入寄存器。
SDO
LDAC屏蔽寄存器控制)。
*ADDITIONAL PINS OMITTED FOR CLARITY.
以输入寄存器n的内容更新DAC寄存器n
11256-047
当 LDAC为 低 电 平 时 ， 输 入 寄 存 器 是 透 明 的 (如 果 不 由
图45. 以菊花链方式连接多个AD5689R/AD5687R器件
命令0010会在DAC寄存器/输出中加载选定输入寄存器的内
器。如果施加24个以上的时钟脉冲，数据将溢出输入移位
容并直接更新DAC输出。
寄存器，而出现在SDO线上。此数据在SCLK上升沿逐个输
出，并在SCLK的下降沿有效。通过将该线路连接到菊花链
写入和更新DAC通道n(与LDAC无关)
命令0011允许用户写入DAC寄存器并直接更新DAC输出。
中下一个DAC的SDIN输入，即可构成菊花链接口。系统中
的每个DAC都需要24个时钟脉冲，因此总时钟周期数必须
菊花链操作
等于24 × N，其中N为要更新的器件总数。如果SYNC在并
对于包含数个DAC的系统，可利用SDO引脚通过菊花链方
非24倍数的时钟周期上变为高电平，则会被视为有效帧，
式将多个器件连接起来。SDO通过软件可执行菊花链使能
进而可能向DAC中载入无效数据。当对所有器件的串行传
(DCEN)命令来使能。命令1000保留用于该DCEN功能(见
输结束时，SYNC变为高电平，这样可以锁存菊花链中各
表9)。通过将DCEN寄存器的位DB0置1可以使能菊花链模
器件的输入数据，防止额外的数据进入输入移位寄存器。
式。默认设置为独立模式，其中DB0 (LSB) = 0。表10列出
串行时钟可以是连续时钟或选通时钟。只有当SYNC可以
了该位的状态与器件工作模式的对应关系。
在正确的时钟周期数内保持为低电平时，才能使用连续的
当SYNC为低电平时，SCLK引脚不断施加到输入移位寄存
SCLK时钟源。在选通时钟模式下，必须采用包含确切时钟
表10. 菊花链使能(DCEN)寄存器
DB0 (LSB)
0
1
说明
独立模式(默认)
DCEN模式
周期数的突发时钟，在时钟周期结束后必须将SYNC置为
高电平来锁存数据。
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AD5689R/AD5687R
回读操作
表11. 工作模式
回读模式通过软件可执行回读命令来调用。如果通过控制
选择要读取的寄存器。注意，回读期间只能选择一个DAC
工作模式
正常工作模式
掉电模式
1 kΩ接GND
100 kΩ接GND
三态
寄存器。余下的三个地址位(包括两个无关位)必须设为逻
当输入移位寄存器中的位PDx1和位PDx0(其中x为选定的通
辑0。写序列中的余下数据位都被忽略。如果选择了多个
道)均设为0时，器件正常工作，5 V时正常模式功耗为4 mA。
地址位或未选择任何地址位，则默认回读DAC通道A。在
在AD5689R/AD5687R的三种掉电模式下，5 V时电源电流
下一次SPI写操作期间，SDO输出端的数据包含之前寻址寄
降至4 μA。不仅是供电电流下降，输出级也从放大器输出切
存器的数据。
换为已知值的电阻网络，这种切换是有好处的，因为在掉
例如，回读通道A的DAC寄存器时，执行以下序列：
电模式下器件的输出阻抗是已知的。三个掉电选项如下：
1. 将0x900000写入AD5689R/AD5687R输入寄存器。此设置
• 输出通过1 kΩ电阻内部连接到GND。
寄存器中的菊花链模式禁用位禁用了SDO输出，则读操作
期间会自动启用该输出，之后再次禁用。命令1001保留用
于回读功能。该命令与地址位DAC B或DAC A配合使用来
PDx1
0
PDx0
0
0
1
1
1
0
1
会将器件配置为读取模式，同时选中通道A的DAC寄存
• 输出通过100 kΩ电阻内部连接到GND。
器。注意，从DB15至DB0的所有数据位都是无关位。
• 输出保持开路(三态)。
2. 然后执行第二个写操作，写入NOP条件0x000000。在此
图46显示了此输出级。
写入期间，来自寄存器的数据在SDO线路上逐个输出。
DB23至DB20包含未定义的数据，后16位则包含DB19至
AMPLIFIER
DAC
DB4 DAC寄存器内容。
VOUTX
AD5689R/AD5687R支持三种独立的掉电模式。命令0100控
POWER-DOWN
CIRCUITRY
RESISTOR
NETWORK
制掉电功能(见表9)。这些掉电模式可通过软件编程，方法
是设置输入移位寄存器中的八个位(位DB7至位DB0)。每个
DAC通道对应两个位。表11列出了这两个位的状态与器件
工作模式的对应关系。
11256-048
掉电工作模式
图46. 掉电模式下的输出级
在掉电模式有效时，偏置发生器、输出放大器、电阻串以
及其它相关线性电路全部关断。然而，DAC寄存器的内容
通过设置相应位，可以关断任意或所有DAC(DAC B和DAC
不受掉电模式的影响，且掉电模式下可更新DAC寄存器。
A)，使其进入选定模式。表12列出了掉电/上电期间输入移
当VDD = 5 V时，退出掉电模式所需时间通常为4.5 µs。
位寄存器的内容。
要进一步降低功耗，可以关闭片上基准电压源(见内部基准
电压源设置部分)。
表12. 掉电/上电操作的24位输入移位寄存器内容1
DB23
(MSB)
0
DB22
1
DB21
0
命令位(C3至C0)
1
DB20
0
DB19至DB16
X
DB15至DB8
X
地址位(无关位)
DB7
DB6
PDB1
PDB0
掉电，
选择DAC B
X = 无关位。
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DB0
(LSB)
DB5
DB4
DB3
DB2
DB1
1
1
1
1
PDA1 PDA0
掉电，
选择DAC A
置1
置1
AD5689R/AD5687R
加载DAC(硬件LDAC引脚)
DAC迟延更新(LDAC变为低电平)
AD5689R/AD5687R
DAC具有由两个寄存器库组成的双缓
LDAC 利用命令0001将数据输入输入寄存器时，LDAC保持
冲接口：输入寄存器和DAC寄存器。用户可以写入任意组
高电平。在SYNC变为高电平后通过拉低，异步更新两个
合的输入寄存器。DAC寄存器更新由LDAC引脚控制。
DAC输出。此时在LDAC的下降沿进行更新。
LDAC 屏蔽寄存器
OUTPUT
AMPLIFIER
VREF
16-/12-BIT
DAC
命令0101保留用于软件LDAC屏蔽功能，它允许忽略地址
VOUTX
位。使用命令0101写入DAC将加载4位LDAC屏蔽寄存器
(DB3至DB0)。各通道的默认设置为0，即LDAC引脚正常工
作。将选定的位设为1时，可强制DAC通道忽略LDAC引脚
DAC
REGISTER
LDAC
上发生的高低跃迁，不管硬件LDAC引脚的状态如何。在
用户希望选择由哪个通道来响应LDAC引脚的应用中，这
INPUT
REGISTER
种灵活性非常有用。
利用LDAC屏蔽寄存器，用户可以更加灵活地控制硬件
LDAC引脚(参见表13)。如果将某一DAC通道的LDAC位
INTERFACE
LOGIC
SDIN
SDO
(DB3、DB0)设为0，则意味着此通道的更新受硬件LDAC引
11256-049
SCLK
SYNC
脚的控制。
图47 单个DAC的输入加载电路示意图
表13. LDAC覆写定义
DAC同步更新(LDAC保持低电平)
LDAC 利用命令0001将数据输入输入寄存器时，SYNC保持
低电平。被寻址的输入寄存器和DAC寄存器均会在的上升
沿更新，并且输出开始发生变化(见表14和表15)。
加载LDAC寄存器
LDAC 位
(DB3、DB0) LDAC 引脚 LDAC 操作
0
1 or 0
由LDAC引脚决定。
1
X1
DAC通道更新并覆盖LDAC引脚。
DAC通道视LDAC引脚设置为1。
1
X = 无关位。
表14. 用于LDAC操作的24位输入移位寄存器内容1
DB23
(MSB)
0
DB22
0
DB21
0
DB20
1
DB19
X
命令位(C3至C0)
1
DB18
X
DB17
X
DB16
X
地址位(无关位)
DB15至DB4
X
DB3
DAC B
无关
DB2
0
DB1
0
LDAC位设为1将覆盖LDAC引脚
X = 无关位。
表15. 写命令和LDAC引脚真值表1
命令
0001
说明
写入输入寄存器n(取决于LDAC)
0010
以输入寄存器n的内容更新DAC
寄存器n
0011
写入并更新DAC通道n
1
2
硬件LDAC
引脚状态
VLOGIC
GND 2
VLOGIC
GND
VLOGIC
GND
输入寄存器内容
数据更新
数据更新
无变化
无变化
数据更新
数据更新
DAC寄存器内容
无变化(无更新)
数据更新
用输入寄存器内容更新
用输入寄存器内容更新
数据更新
数据更新
当硬件LDAC引脚上发生高电平至低电平转换时，始终会以未被LDAC屏蔽寄存器屏蔽(阻止)的通道上输入寄存器的内容来更新DAC寄存器的内容。
当LDAC引脚永久接为低电平时，LDAC屏蔽位会被忽略。
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DB0
(LSB)
DAC A
AD5689R/AD5687R
硬件复位(RESET)
回流焊
RESET是低电平有效复位引脚，可用于将输出清零至零电
与所有IC基准电压电路一样，基准电压值存在焊接工艺引
平或中间电平。用户可通过上电复位选择(RSTSEL)引脚来
入的偏移。ADI公司执行称为预调理的可靠性测试，以模
选择清零代码值。RESET必须至少保持一段时间的低电平
拟将器件焊接到电路板而造成的影响。表2所列的输出电
才能完成该操作(见图2)。当RESET信号变回高电平后，输
压规格包含此可靠性测试的影响。
出会保持为清零值，直到设置新值。当RESET引脚为低电
平时，无法用新值更新输出。还有一个软件可执行的复位
图48显示了通过可靠性测试(预调理)测得的回流焊(SHR)
影响。
功能，它可将DAC复位至上电复位代码。命令0110用于该
软件复位功能(见表9)。上电复位期间，LDAC或RESET上
60
的所有事件都会被忽略。
POSTSOLDER
HEAT REFLOW
PRESOLDER
HEAT REFLOW
50
复位选择引脚(RSTSEL)
AD5689R/AD5687R具有上电复位电路，可以在上电时控制
HITS
输出电压。当RSTSEL引脚与低电平相连(至GND)时，输出
40
30
上电至零电平。注意，这超出了DAC的线性区域范围。当
RSTSEL引脚与高电平相连(至VLOGIC)时，VOUTX上电至中间
电平。输出一直保持该电平，直到向DAC发送有效的写
20
10
序列。
2.498
2.499
2.500
2.501
VREF (V)
命令0111用于内部基准电压源的设置(参见表9)。片内基准
2.502
11256-050
0
内部基准电压源设置
图48. SHR基准电压偏移
电压源在上电时默认开启。要降低功耗，可通过设置控制
寄存器中的软件可编程位DB0来关闭此基准电压源，如表
17所示。表16列出了这些位的状态与工作模式的对应关系。
表16. 基准电压源设置寄存器
内部基准电压源
设置寄存器(DB0)
0
1
操作
基准电压源开启(默认)
基准电压源关闭
表17. 内部基准电压源设置命令的24位输入移位寄存器内容1
DB23
(MSB)
0
1
DB22
DB21
1
1
命令位(C3至C0)
DB20
1
DB19
X
DB18
DB17
X
X
地址位(A3至A0)
X = 无关位。
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DB16
X
DB15至DB1
X
无关
DB0 (LSB)
1或0
基准电压源设置寄存器
AD5689R/AD5687R
9
热滞
8
热滞是指当温度从环境温度变冷再变热之后回到环境温度
FIRST TEMPERATURE SWEEP
SUBSEQUENT TEMPERATURE SWEEPS
7
时基准电压上出现的电压差。
6
−40°C，再变为+105°C，然后回到环境温度。然后，测得
HITS
热 滞 数 据 如 图 49所 示 。 其 测 量 条 件 是 从 环 境 温 度 变 为
两次环境温度下测量结果之间的偏差VREF，如图51中的蓝
色部分所示。接着，立即重复相同的温度切换和测量，其
结果如图51中的红色部分所示。
5
4
3
2
0
–200
–150
–100
–50
DISTORTION (ppm)
图49. 热滞
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0
50
11256-052
1
AD5689R/AD5687R
应用信息
微处理器接口
如高频时提供低阻抗接地路径的普通陶瓷型电容，以便处
AD5689R/AD5687R的微处理器接口是通过串行总线实现
理内部逻辑开关所引起的瞬态电流。
的，使用与DSP处理器和微控制器兼容的标准协议。通信
在一个电路板上使用多个器件的系统中，提供一定的散热
通道需要一个三线或四线接口，该接口包含一个时钟信
能力通常有助于功率耗散。
号、一个数据信号和一个同步信号。每个器件需要24位数
据字，数据在SYNC的上升沿有效。
每个AD5689R或AD5687R在器件底部具有裸露焊盘，该焊
盘与器件的GND电源相连。为了获得最佳性能，在设计母
AD5689R/AD5687R与ADSP-BF531的接口
板和安装器件封装时需要有一些特殊考虑。为了改善散
AD5689R/AD5687R的SPI接口用于连接符合工业标准的
热、电气和板级性能，需将封装底部的裸露焊盘焊接到
DSP和微控制器。图50显示AD5689R/AD5687R连接到ADI
PCB上相应的散热焊盘上。为进一步改善散热性能，PCB
公司的Blackfin® DSP。该Blackfin处理器集成了一个SPI端口，
焊盘区可以设计一些散热通孔。
可直接与AD5689R/AD5687R的SPI引脚相连。
可以扩大器件上的GND平面(如图52所示)，以提供自然散
热效应。
AD5689R/
AD5687R
AD5689R/
AD5687R
ADSP-BF531
LDAC
RESET
GND
PLANE
图50. ADSP-BF531与AD5689R/AD5687R接口
11256-055
PF9
PF8
SYNC
SCLK
SDIN
11256-053
SPISELx
SCK
MOSI
BOARD
AD5689R/AD5687R与SPORT的接口
图52. 焊盘与电路板的连接
ADI公司的ADSP-BF527有一个SPORT串行端口。图51显示
电流隔离接口
如何利用一个SPORT接口来控制AD5689R/AD5687R。
在许多过程控制应用中，需要在控制器与受控单元之间提
AD5689R/
AD5687R
供一个隔离栅，以保护和隔离控制电路遭受可能发生的任
何危险的共模电压。ADI公司iCoupler®产品可提供超过2.5 kV
ADSP-BF527
口线路数量保持在最小值，因此成为隔离接口的理想选
LDAC
RESET
通 道 隔 离 接 口 。 欲 了 解 更 多 信 息 ， 请 访 问 www.ana-
择。图53显示使用ADuM1400时与AD5689R/AD5687R的4
log.com/icouplers。
图51. AD5689R/AD5687R与SPORT接
CONTROLLER
布局布线指南
SERIAL
CLOCK IN
在任何注重精度的电路中，精心考虑电源和接地回路布局
都有助于确保达到规定的性能。安装AD5689R/AD5687R所
SERIAL
DATA OUT
用的PCB应经过专门设计，使AD5689R/AD5687R位于模拟
平面。
SYNC OUT
ADuM14001
VIA
VIB
VIC
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VOA
VOB
VOC
AD5689R/AD5687R应当具有足够大的10 µF电源旁路电容，
与每个电源上的0.1 µF电容并联，并且尽可能靠近封装，最
LOAD DAC
OUT
好是正对着该器件。10 µF电容应为钽珠型电容。0.1 µF电
容应具有低有效串联电阻(ESR)和低有效串联电感(ESI)，
VID
1
ADDITIONAL PINS OMITTED FOR CLARITY.
图53. 隔离接口
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VOD
TO
SCLK
TO
SDIN
TO
SYNC
TO
LDAC
11256-056
GPIO0
GPIO1
SYNC
SCLK
SDIN
11256-054
SPORT_TFS
SPORT_TSCK
SPORT_DTO
的电压隔离。AD5689R/AD5687R采用串行加载结构，使接
AD5689R/AD5687R
外形尺寸
PIN 1
INDICATOR
0.30
0.23
0.18
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
1.75
1.60 SQ
1.45
EXPOSED
PAD
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
BOTTOM VIEW
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
08-16-2010-E
3.10
3.00 SQ
2.90
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
图54. 16引脚引线框芯片级封装[LFCSP_WQ]
3 mm x 3 mm超薄体
(CP-16-22)
图示尺寸单位：mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.65
BSC
0.30
0.19
COPLANARITY
0.10
0.20
0.09
SEATING
PLANE
8°
0°
COMPLIANT TO JEDEC STANDARDS MO-153-AB
图55. 16引脚超薄紧缩小型封装[TSSOP]
(RU-16)
图示尺寸单位：mm
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0.75
0.60
0.45
AD5689R/AD5687R
订购指南
型号1
AD5689RACPZ-RL7
AD5689RBCPZ-RL7
AD5689RARUZ
AD5689RARUZ-RL7
AD5689RBRUZ
AD5689RBRUZ-RL7
EVAL-AD5689RSDZ
AD5687RBCPZ-RL7
AD5687RBRUZ
AD5687RBRUZ-RL7
EVAL-AD5687RSDZ
1
分辨率
16位
16位
16位
16位
16位
16位
温度范围
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
精度
±8 LSB INL
±2 LSB INL
±8 LSB INL
±8 LSB INL
±2 LSB INL
±2 LSB INL
基准电压源
温度系数
(ppm/°C)
±5(典型值)
±5(最大值)
±5(典型值)
±5(典型值)
±5(最大值)
±5(最大值)
12位
12位
12位
−40°C至+105°C
−40°C至+105°C
−40°C至+105°C
±1 LSB INL
±1 LSB INL
±1 LSB INL
±5(最大值)
±5(最大值)
±5(最大值)
Z = 符合RoHS标准的器件。
©2013–2014 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D11256sc-0-5/14(A)
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封装描述
16引脚 LFCSP_WQ
16引脚 LFCSP_WQ
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
16引脚 TSSOP
评估板
16引脚 LFCSP_WQ
16引脚 TSSOP
16引脚 TSSOP
评估板
封装选项
CP-16-22
CP-16-22
RU-16
RU-16
RU-16
RU-16
标识
DLU
DL2
CP-16-22
RU-16
RU-16
DL1