日本語版

250MSPSの8/10/12/14/16ビット・
デュアルD/Aコンバータ
AD9741/AD9743/AD9745/AD9746/AD9747
概要
特長
AD9741/AD9743/AD9745/AD9746/AD9747は、それぞれピン
互換で8/10/12/14/16ビット分解能を持ち、最大サンプリング・
レート250MSPS および広いダイナミック・レンジを持つデュ
アルD/Aコンバータ（DAC）です。各デバイスは、ゲインおよ
びオフセット補正を内蔵し、ダイレクト・コンバージョン送信
アプリケーションに特化した機能を持ち、 ADL5370 などのア
ナログ直交変調器とシームレスに接続します。
広いダイナミック・レンジ、デュアルDAC
低いノイズと相互変調歪み
シングル・キャリアWCDMA ACLR＝80dBc＠61.44MHz IF
技術革新的なスイッチング出力段により、ナイキスト周波数を
超える有効出力を実現
デュアルポートまたはシングルポート（インターリーブ）動作
が可能なLVCMOS入力
8.6 ∼31.7mA フルスケールの設定が可能な差動アナログ電流
出力
外部オフセットをゼロにする電流ソース／シンク能力を備えた
10ビット補助電流DAC
1.2Vの高精度リファレンス電圧源を内蔵
1.8Vおよび3.3V電源動作
315mWの消費電力
小型フットプリント、鉛フリーの72ピンLFCSP
独自開発のダイナミック出力アーキテクチャにより、基本周波
数からイメージ周波数にエネルギーをシフトすることによっ
て、ナイキスト周波数を超えたアナログ出力でも再生が可能で
す。
シリアル・ペリフェラル・インターフェース（SPI）ポートを
介してすべての設定が可能です。また、コントローラを使用し
ないアプリケーション向けに、ピン設定によるプログラマブル
な機能も用意されています。
アプリケーション
製品のハイライト
ワイヤレス・インフラ：
WCDMA、CDMA2000、TD-SCDMA、WiMAX
広帯域通信：
LMDS/MMDS、ポイントtoポイント
計測機器：
RF信号発生器、任意波形発生器
1. ノイズと相互変調歪み（IMD ）が低いため、広帯域信号の
高品質再生が可能
2. 独自のスイッチング出力により、動的性能が向上
3. プログラマブルな電流出力とデュアル補助DACにより、柔
軟性とシステム性能を向上
機能ブロック図
CLKP
CLKN
16-BIT
DAC1
IOUT1P
16-BIT
DAC2
IOUT2P
IOUT1N
INTERFACE LOGIC
PID<15:0>
IOUT2N
GAIN
DAC
10
CMOS
INTERFACE
GAIN
DAC
OFFSET
DAC
AUX1P
AUX1N
AUX2P
AUX2N
06569-001
OFFSET
DAC
FSA DJ
CSB
SCL K
SDO
SDIO
SERIAL
PERIPHERAL
INTERFACE
INTERNAL
REFERENCE
AND
BIAS
RE F I O
P2D<15:0>
図1
REV. 0
アナログ・デバイセズ株式会社
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
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AD9741/AD9743/AD9745/AD9746/AD9747
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
DC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
AC仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
デジタルおよびタイミング仕様. . . . . . . . . . . . . . . . . . . . . . . . 7
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
熱抵抗. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
シリアル・ペリフェラル・インターフェース. . . . . . . . . . . 18
シリアル・インターフェースの一般的な動作. . . . . . . . . . . 18
命令バイト. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
MSB/LSBの転送 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
シリアル・インターフェース・ポート・ピンの説明. . . . . 19
SPIレジスタ・マップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
SPIレジスタの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
デジタル入出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
入力データのタイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
デュアルポート・モードのタイミング. . . . . . . . . . . . . . . . . 22
シングルポート・モードのタイミング. . . . . . . . . . . . . . . . . 22
SPIポート、リセット、ピン・モード . . . . . . . . . . . . . . . . . . 22
DACクロック入力の駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
フルスケール電流の発生. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
DACの伝達関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
アナログ動作モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
補助DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
消費電力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
改訂履歴
―Revision 0: Initial Version
5/07―
―2―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
仕様
DC仕様
特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IFS＝20mA、フルス
ケール・デジタル入力、最大サンプリング・レート。
表1. AD9741、AD9743、AD9745
AD9741
Parameter
Min
RESOLUTION
Typ
AD9743
Max
Min
Typ
AD9745
Max
Min
Typ
Max
Unit
8
10
12
Bits
Differential Nonlinearity (DNL)
±0.03
±0.05
±0.13
LSB
Integral Nonlinearity (INL)
±0.05
±0.10
±0.25
LSB
±0.001
±0.001
±0.001
%FSR
ACCURACY
MAIN DAC OUTPUTS
Offset Error
Offset Error Temperature Coefficient
1.0
1.0
1.0
ppm/℃
Gain Error
±2.0
±2.0
±2.0
%FSR
Gain Error Temperature Coefficient
100
100
100
ppm/℃
Gain Matching (DAC1 to DAC2)
±1.0
Full-Scale Output Current
8.6
Output Compliance Voltage
–1.0
Output Resistance
±1.0
31.7
8.6
+1.0
–1.0
10
±1.0
31.7
8.6
+1.0
–1.0
10
%FSR
31.7
mA
+1.0
V
10
MΩ
AUXILIARY DAC OUTPUTS
Resolution
10
10
10
Bits
Full-Scale Output Current
–2.0
+2.0
–2.0
+2.0
–2.0
+2.0
mA
Output Compliance Voltage Range―Sink Current
0.8
1.6
0.8
1.6
0.8
1.6
V
1.6
0
1.6
0
1.6
V
Output Compliance Voltage Range―Source Current 0
Output Resistance
Monotonicity
1
1
10
1
10
MΩ
10
Bits
REFERENCE INPUT/OUTPUT
Output Voltage
1.2
1.2
1.2
V
Output Voltage Temperature Coefficient
10
10
10
ppm/℃
External Input Voltage Range
1.15
Input or Output Resistance
1.3
1.15
5
1.3
1.15
5
1.3
5
V
kΩ
POWER SUPPLY VOLTAGES
AVDD33, DVDD33
3.13
3.47
3.13
3.47
3.13
3.47
V
CVDD18, DVDD18
1.70
1.90
1.70
1.90
1.70
1.90
V
POWER SUPPLY CURRENTS
IAVDD33
56
60
56
60
56
60
mA
IDVDD33
10
14
10
14
11
15
mA
ICVDD18
18
22
18
22
18
22
mA
IDVDD18
28
32
29
33
30
34
mA
345
300
345
305
350
mW
POWER DISSIPATION
fDAC = 250 MSPS, fOUT = 20 MHz
300
DAC Outputs Disabled
115
115
120
mW
Full Device Power-Down
3
3
3
mW
OPERATING TEMPERATURE
REV. 0
–40
+85
―3―
–40
+85
–40
+85
℃
AD9741/AD9743/AD9745/AD9746/AD9747
特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IFS＝20mA、フルス
ケール・デジタル入力、最大サンプリング・レート。他の製品と比較できるようにAD9745の仕様を表2に再掲します。
表2. AD9745、AD9746、AD9747
AD9745
Parameter
Min
RESOLUTION
Typ
AD9746
Max
Min
Typ
AD9747
Max
Min
Typ
Max
Unit
12
14
16
Bits
Differential Nonlinearity (DNL)
±0.13
±0.5
±2.0
LSB
Integral Nonlinearity (INL)
±0.25
±1.0
±4.0
LSB
Offset Error
±0.001
±0.001
±0.001
%FSR
Offset Error Temperature Coefficient
0.1
0.1
0.1
ppm/℃
Gain Error
±2.0
±2.0
±2.0
%FSR
ACCURACY
MAIN DAC OUTPUTS
Gain Error Temperature Coefficient
100
100
100
ppm/℃
Gain Matching (DAC1 to DAC2)
±1.0
±1.0
±1.0
%FSR
Full-Scale Output Current
8.6
31.7
8.6
31.7
8.6
31.7
mA
Output Compliance Voltage
–1.0
+1.0
–1.0
+1.0
–1.0
+1.0
V
Output Resistance
10
10
10
MΩ
10
10
10
Bits
AUXILIARY DAC OUTPUTS
Resolution
Full-Scale Output Current
–2.0
+2.0
–2.0
+2.0
–2.0
+2.0
mA
Output Compliance Voltage Range―Sink Current
0.8
1.6
0.8
1.6
0.8
1.6
V
1.6
0
1.6
0
1.6
V
Output Compliance Voltage Range―Source Current 0
Output Resistance
Monotonicity
1
1
10
1
10
MΩ
10
Bits
REFERENCE INPUT/OUTPUT
Output Voltage
1.2
Output Voltage Temperature Coefficient
External Input Voltage Range
1.2
10
1.15
Input or Output Resistance
1.2
10
1.3
1.15
5
V
10
1.3
1.15
5
ppm/℃
1.3
5
V
kΩ
POWER SUPPLY VOLTAGES
AVDD33, DVDD33
3.13
3.47
3.13
3.47
3.13
3.47
V
CVDD18, DVDD18
1.70
1.90
1.70
1.90
1.70
1.90
V
POWER SUPPLY CURRENTS
IAVDD33
56
60
56
60
56
60
mA
IDVDD33
11
15
12
16
12
16
mA
ICVDD18
18
22
18
22
18
22
mA
IDVDD18
30
34
31
35
32
36
mA
fDAC = 250 MSPS, fOUT = 20 MHz
305
350
310
355
310
355
mW
DAC Outputs Disabled
120
125
125
mW
Full Device Power-Down
3
3
3
mW
POWER DISSIPATION
OPERATING TEMPERATURE
–40
+85
―4―
–40
+85
–40
+85
℃
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
AC仕様
特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IFS＝20mA、フルス
ケール・デジタル入力、最大サンプリング・レート。
表3. AD9741、AD9743、AD9745
AD9741
Parameter
Min
Typ
AD9743
Max
Min
Typ
AD9745
Max
Min
Typ
Max Unit
SPURIOUS FREE DYNAMIC RANGE (SFDR)
fDAC = 250 MSPS, fOUT = 20 MHz
70
80
82
dBc
fDAC = 250 MSPS, fOUT = 70 MHz
70
70
70
dBc
64
64
66
dBc
80
80
86
dBc
1
fDAC = 250 MSPS, fOUT = 180 MHz
INTERMODULATION DISTORTION (IMD)
fDAC = 250 MSPS, fOUT = 20 MHz
fDAC = 250 MSPS, fOUT = 70 MHz
80
80
80
dBc
fDAC = 250 MSPS, fOUT = 180 MHz1
72
72
74
dBc
fDAC = 250 MSPS, fOUT = 20 MHz
80
80
80
dBc
fDAC = 250 MSPS, fOUT = 70 MHz
80
80
80
dBc
80
80
80
dBc
54
66
76
dBc
CROSSTALK
1
fDAC = 250 MSPS, fOUT = 180 MHz
ADJACENT CHANNEL LEAKAGE RATIO
(ACLR) SINGLE CARRIER WCDMA
fDAC = 245.76 MSPS, fOUT = 15.36 MHz
fDAC = 245.76 MSPS, fOUT = 61.44 MHz
54
66
76
dBc
fDAC = 245.76 MSPS, fOUT = 184.32 MHz1
54
64
72
dBc
fDAC = 245.76 MSPS, fOUT = 15.36 MHz
–132
–144
–155
dBm/Hz
fDAC = 245.76 MSPS, fOUT = 61.44 MHz
–132
–144
–155
dBm/Hz
–135
–147
–155
dBm/Hz
NOISE SPECTRAL DENSITY (NSD)
1
fDAC= 245.76 MSPS, fOUT = 184.32 MHz
1
ミックス・モード
REV. 0
―5―
AD9741/AD9743/AD9745/AD9746/AD9747
特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IFS＝20mA、フルス
ケール・デジタル入力、最大サンプリング・レート。他の製品と比較できるようにAD9745の仕様を表4に再掲します。
表4. AD9745、AD9746、AD9747
AD9745
Parameter
Min
Typ
AD9746
Max
Min
Typ
AD9747
Max
Min
Typ
Max Unit
SPURIOUS FREE DYNAMIC RANGE (SFDR)
fDAC = 250 MSPS, fOUT = 20 MHz
82
82
82
dBc
fDAC = 250 MSPS, fOUT = 70 MHz
70
70
70
dBc
fDAC = 250 MSPS, fOUT = 180 MHz1
66
66
66
dBc
fDAC = 250 MSPS, fOUT = 20 MHz
86
86
86
dBc
fDAC = 250 MSPS, fOUT = 70 MHz
80
80
80
dBc
74
74
74
dBc
80
80
80
dBc
INTERMODULATION DISTORTION (IMD)
1
fDAC = 250 MSPS, fOUT = 180 MHz
CROSSTALK
fDAC = 250 MSPS, fOUT = 20 MHz
fDAC = 250 MSPS, fOUT = 70 MHz
80
80
80
dBc
fDAC = 250 MSPS, fOUT = 180 MHz1
80
80
80
dBc
fDAC = 245.76 MSPS, fOUT = 15.36 MHz
76
78
82
dBc
fDAC = 245.76 MSPS, fOUT = 61.44 MHz
76
78
80
dBc
72
74
74
dBc
–155
–163
–165
dBm/Hz
ADJACENT CHANNEL LEAKAGE RATIO
(ACLR) SINGLE CARRIER WCDMA
1
fDAC = 245.76 MSPS, fOUT = 184.32 MHz
NOISE SPECTRAL DENSITY (NSD)
fDAC = 245.76 MSPS, fOUT = 15.36 MHz
1
fDAC = 245.76 MSPS, fOUT = 61.44 MHz
–155
–160
–162
dBm/Hz
fDAC= 245.76 MSPS, fOUT = 184.32 MHz1
–155
–158
–160
dBm/Hz
ミックス・モード
―6―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
デジタルおよびタイミング仕様
特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IFS＝20mA、フルス
ケール・デジタル入力、最大サンプリング・レート。
表5. AD9741/AD9743/AD9745/AD9746/AD9747
Parameter
Min
Typ
Max
Unit
400
800
1600
mV
800
mV
300
400
500
mV
DAC CLOCK INPUTS (CLKP, CLKN)
Differential Peak-to-Peak Voltage
Single-Ended Peak-to-Peak Voltage
Common-Mode Voltage
Input Current
1
µA
Input Frequency
250
MHz
DATA CLOCK OUTPUT (DCO)
Output Voltage High
2.4
V
Output Voltage Low
Output Current
DAC Clock to Data Clock Output Delay (tDCO)
2.0
2.2
0.4
V
10
mA
2.8
ns
DATA PORT INPUTS
Input Voltage High
2.0
V
Input Voltage Low
Input Current
Data to DAC Clock Setup Time (tDBS Dual-Port Mode)
400
Data to DAC Clock Hold Time (tDBH Dual-Port Mode)
1200
0.8
V
1
µA
ps
ps
DAC Clock to Analog Output Data Latency (Dual-Port Mode)
7
Cycles
Data or IQSEL Input to DAC Clock Setup Time (tDBS Single-Port Mode)
400
ps
Data or IQSEL Input to DAC Clock Hold Time (tDBH Single-Port Mode)
1200
ps
DAC Clock to Analog Output Data Latency (Single-Port Mode)
8
Cycles
40
MHz
SERIAL PERIPHERAL INTERFACE
SCLK Frequency (fSCLK)
SCLK Pulse Width High (tPWH)
10
ns
SCLK Pulse Width Low (tPWL)
10
ns
CSB to SCLK Setup Time (tS)
1
ns
CSB to SCLK Hold Time (tH)
0
ns
SDIO to SCLK Setup Time (tDS)
1
ns
SDIO to SCLK Hold Time (tDH)
0
ns
SCLK to SDIO/SDO Data Valid Time (tDV)
1
RESET Pulse Width High
10
ns
ns
WAKE-UP TIME AND OUTPUT LATENCY
From DAC Outputs Disabled
200
µs
From Full Device Power-Down
1200
µs
DAC Clock to Analog Output Latency (Dual-Port Mode)
7
Cycles
DAC Clock to Analog Output Latency (Single-Port Mode)
8
Cycles
REV. 0
―7―
AD9741/AD9743/AD9745/AD9746/AD9747
絶対最大定格
熱抵抗
表6
Parameter
JEDEC規格4層サーマル・テスト用ボードを使用し、自然空冷
状態で熱抵抗のテストを実施。
With
Respect to Rating
表7
AVDD33, DVDD33 AVSS DVSS –0.3 V to +3.6 V
CVSS
DVDD18, CVDD18 AVSS DVSS –0.3 V to +1.98 V
CVSS
AVSS
DVSS CVSS
–0.3 V to +0.3 V
DVSS
AVSS CVSS
–0.3 V to +0.3 V
CVSS
AVSS DVSS –0.3 V to +0.3 V
REFIO
AVSS
–0.3 V to AVDD33 + 0.3 V
IOUT1P, IOUT1N,
IOUT2P, IOUT2P,
AUX1P, AUX1N,
AUX2P, AUX2N
AVSS
–1.0 V to AVDD33 + 0.3 V
P1D15 to P1D0,
P2D15 to P2D0
DVSS
–0.3 V to DVDD33 + 0.3 V
CLKP, CLKN
CVSS
–0.3 V to CVDD18 + 0.3 V
RESET, CSB,
SCLK, SDIO, SDO
DVSS
–0.3 V to DVDD33 + 0.3 V
Package Type
θJA
Unit
CP-72-1 (Exposed Pad Soldered to PCB)
25
℃/W
左記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
ESDに関する注意
Junction
Temperature
125℃
Storage
Temperature
–65℃ to +150℃
ESD（静電放電）の影響を受けやすいデバイス
です。電荷を帯びたデバイスや回路ボードは、
検知されないまま放電することがあります。本
製品は当社独自の特許技術であるESD保護回路
を内蔵してはいますが、デバイスで高エネル
ギーの静電放電が発生した場合、損傷を生じる
可能性があります。性能劣化や機能低下を防止
するため、ESDに対して適切な予防措置をとる
ことが推奨されます。
―8―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AV DD33
AV DD33
AV SS
IO UT1P
IO UT1N
AV SS
A UX1 P
A UX1N
AV SS
A UX2N
A UX2 P
AV SS
IO UT2N
IO UT2P
AV SS
AV DD33
AV DD33
RE F I O
ピン配置と機能の説明
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
AD9741
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FSADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
NC
NC
NC
NC
NC
NC
NC
NC
P2D0
P2D1
06569-006
NC
NC
NC
NC
NC
NC
DCO
NC
DV DD33
DV SS
IQ S EL
NC
P2D7
P2D6
P2D5
P2D4
P2D3
P2D2
NC = NO CONNECT
PIN 1
INDICATOR
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
P1D7
P1D6
P1D5
P1D4
P1D3
P1D2
P1D1
P1D0
NC
NC
図2. AD9741のピン配置
表8. AD9741のピン機能の説明
ピン番号
記号
説明
1, 6
2, 5
3
4
7, 28, 48
8, 47
9 to 16
17 to 24, 26, 30, 39 to 46
25
27
29
31 to 38
49
50
51
52
53
54
55
56, 57, 71, 72
58, 61, 64, 67, 70
59
60
62
63
65
66
68
CVDD18
CVSS
CLKP
CLKN
DVSS
DVDD18
P1D<7:0>
NC
DCO
DVDD33
IQSEL
P2D<7:0>
SDO
SDIO
SCLK
CSB
RESET
FSADJ
REFIO
AVDD33
AVSS
IOUT2P
IOUT2N
AUX2P
AUX2N
AUX1N
AUX1P
IOUT1N
クロック電源電圧（1.8V）
コモン・アナログ電源（0V）
DAC2の電流出力（＋）。入力データ・ビットが全「1」のときにフルスケール電流を出力
DAC2の電流出力（−）。データ・ビットが全「0」のときにフルスケール電流を出力
補助DAC2のデフォルト電流出力ピン
補助DAC2のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のデフォルト電流出力ピン
DAC1の電流出力（＋）。データ・ビットが全「0」のときにフルスケール電流を出力
69
IOUT1P
DAC1の電流出力（−）。データ・ビットが全「1」のときにフルスケール電流を出力
EPAD
AVSS
露出サーマル・パッド。PCボード上面の銅被覆面にハンダ付けして機械的な安定性を確
保し、低インピーダンスのGNDプレーンに電気的接続することで低ノイズ性能を実現
REV. 0
コモン・クロック電源（0V）
差動DACクロック入力
相補差動DACクロック入力
コモン・デジタル電源（0V）
デジタル・コア電源電圧（1.8V）
ポート1のデータ・ビット入力
無接続
データ・クロック出力。データ・ソースのクロック出力に使用してください。
デジタルI/O電源電圧（3.3V）
シングルポート・モード動作時のI/Qフレーミング信号
ポート2のデータ・ビット入力
シリアル・ペリフェラル・インターフェースのデータ出力
シリアル・ペリフェラル・インターフェースのデータ入力およびオプションのデータ出力
シリアル・ペリフェラル・インターフェースのクロック入力
シリアル・ペリフェラル・インターフェースのチップ・セレクト入力。アクティブ・ロー
ハードウェア・リセット。アクティブ・ハイ
フルスケール電流出力調整。10kΩの抵抗をAVSSに接続してください。
リファレンス入力／出力。0.1µFのコンデンサをAVSSに接続してください。
アナログ電源電圧（3.3V）
―9―
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AV DD33
AV DD33
AV SS
IO UT1P
IO UT1N
AV SS
A UX1 P
A UX1N
AV SS
A UX2N
A UX2 P
AV SS
IO UT2N
IO UT2P
AV SS
AV DD33
AV DD33
RE F I O
AD9741/AD9743/AD9745/AD9746/AD9747
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
AD9743
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FSADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
NC
NC
NC
NC
NC
NC
P2D0
P2D1
P2D2
P2D3
06569-005
NC
NC
NC
NC
NC
NC
DCO
NC
DV DD33
DV SS
IQ S EL
NC
P2D9
P2D8
P2D7
P2D6
P2D5
P2D4
NC = NO CONNECT
PIN 1
INDICATOR
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
P1D9
P1D8
P1D7
P1D6
P1D5
P1D4
P1D3
P1D2
P1D1
P1D0
図3. AD9743のピン配置
表9. AD9743のピン機能の説明
ピン番号
記号
説明
1, 6
2, 5
3
4
7, 28, 48
8, 47
9 to 18
19 to 24, 26, 30, 41 to 46
25
27
29
31 to 40
49
50
51
52
53
54
55
56, 57, 71, 72
58, 61, 64, 67, 70
59
60
62
63
65
66
68
CVDD18
CVSS
CLKP
CLKN
DVSS
DVDD18
P1D<9:0>
NC
DCO
DVDD33
IQSEL
P2D<9:0>
SDO
SDIO
SCLK
CSB
RESET
FSADJ
REFIO
AVDD33
AVSS
IOUT2P
IOUT2N
AUX2P
AUX2N
AUX1N
AUX1P
IOUT1N
クロック電源電圧（1.8V）
コモン・アナログ電源（0V）
DAC2の電流出力（＋）。入力データ・ビットが全「1」のときにフルスケール電流を出力
DAC2の電流出力（−）。データ・ビットが全「0」のときにフルスケール電流を出力
補助DAC2のデフォルト電流出力ピン
補助DAC2のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のデフォルト電流出力ピン
DAC1の電流出力（＋）。データ・ビットが全「0」のときにフルスケール電流を出力
69
IOUT1P
DAC1の電流出力（−）。データ・ビットが全「1」のときにフルスケール電流を出力
EPAD
AVSS
露出サーマル・パッド。PCボード上面の銅被覆面にハンダ付けして機械的な安定性を確
保し、低インピーダンスのGNDプレーンに電気的接続することで低ノイズ性能を実現
コモン・クロック電源（0V）
差動DACクロック入力
相補差動DACクロック入力
コモン・デジタル電源（0V）
デジタル・コア電源電圧（1.8V）
ポート1のデータ・ビット入力
無接続
データ・クロック出力。データ・ソースのクロック出力に使用してください。
デジタルI/O電源電圧（3.3V）
シングルポート・モード動作時のI/Qフレーミング信号
ポート2のデータ・ビット入力
シリアル・ペリフェラル・インターフェースのデータ出力
シリアル・ペリフェラル・インターフェースのデータ入力およびオプションのデータ出力
シリアル・ペリフェラル・インターフェースのクロック入力
シリアル・ペリフェラル・インターフェースのチップ・セレクト入力。アクティブ・ロー
ハードウェア・リセット。アクティブ・ハイ
フルスケール電流出力調整。10kΩの抵抗をAVSSに接続してください。
リファレンス入力／出力。0.1µFのコンデンサをAVSSに接続してください。
アナログ電源電圧（3.3V）
― 10 ―
REV. 0
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AV DD33
AV DD33
AV SS
IO UT1P
IO UT1N
AV SS
A UX1 P
A UX1N
AV SS
A UX2N
A UX2 P
AV SS
IO UT2N
IO UT2P
AV SS
AV DD33
AV DD33
RE F I O
AD9741/AD9743/AD9745/AD9746/AD9747
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
AD9745
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FSADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
NC
NC
NC
NC
P2D0
P2D1
P2D2
P2D3
P2D4
P2D5
06569-004
P1D1
P1D0
NC
NC
NC
NC
DCO
NC
DV DD33
DV SS
IQ S EL
NC
P2D11
P2D10
P2D9
P2D8
P2D7
P2D6
NC = NO CONNECT
PIN 1
INDICATOR
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
P1D11
P1D10
P1D9
P1D8
P1D7
P1D6
P1D5
P1D4
P1D3
P1D2
図4. AD9745のピン配置
表10. AD9745のピン機能の説明
ピン番号
記号
説明
1, 6
2, 5
3
4
7, 28, 48
8, 47
9 to 20
21 to 24, 26, 30, 43 to 46
25
27
29
31 to 42
49
50
51
52
53
54
55
56, 57, 71, 72
58, 61, 64, 67, 70
59
60
62
63
65
66
68
CVDD18
CVSS
CLKP
CLKN
DVSS
DVDD18
P1D<11:0>
NC
DCO
DVDD33
IQSEL
P2D<11:0>
SDO
SDIO
SCLK
CSB
RESET
FSADJ
REFIO
AVDD33
AVSS
IOUT2P
IOUT2N
AUX2P
AUX2N
AUX1N
AUX1P
IOUT1N
クロック電源電圧（1.8V）
コモン・アナログ電源（0V）
DAC2の電流出力（＋）。入力データ・ビットが全「1」のときにフルスケール電流を出力
DAC2の電流出力（−）。データ・ビットが全「0」のときにフルスケール電流を出力
補助DAC2のデフォルト電流出力ピン
補助DAC2のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のデフォルト電流出力ピン
DAC1の電流出力（＋）。データ・ビットが全「0」のときにフルスケール電流を出力
69
IOUT1P
DAC1の電流出力（−）。データ・ビットが全「1」のときにフルスケール電流を出力
EPAD
AVSS
露出サーマル・パッド。PCボード上面の銅被覆面にハンダ付けして機械的な安定性を確
保し、低インピーダンスのGNDプレーンに電気的接続することで低ノイズ性能を実現
REV. 0
コモン・クロック電源（0V）
差動DACクロック入力
相補差動DACクロック入力
コモン・デジタル電源（0V）
デジタル・コア電源電圧（1.8V）
ポート1のデータ・ビット入力
無接続
データ・クロック出力。データ・ソースのクロック出力に使用してください。
デジタルI/O電源電圧（3.3V）
シングルポート・モード動作時のI/Qフレーミング信号
ポート2のデータ・ビット入力
シリアル・ペリフェラル・インターフェースのデータ出力
シリアル・ペリフェラル・インターフェースのデータ入力およびオプションのデータ出力
シリアル・ペリフェラル・インターフェースのクロック入力
シリアル・ペリフェラル・インターフェースのチップ・セレクト入力。アクティブ・ロー
ハードウェア・リセット。アクティブ・ハイ
フルスケール電流出力調整。10kΩの抵抗をAVSSに接続してください。
リファレンス入力／出力。0.1µFのコンデンサをAVSSに接続してください。
アナログ電源電圧（3.3V）
― 11 ―
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AV DD33
AV DD33
AV SS
IO UT1P
IO UT1N
AV SS
A UX1 P
A UX1N
AV SS
A UX2N
A UX2 P
AV SS
IO UT2N
IO UT2P
AV SS
AV DD33
AV DD33
RE F I O
AD9741/AD9743/AD9745/AD9746/AD9747
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
AD9746
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FSADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
NC
NC
P2D0
P2D1
P2D2
P2D3
P2D4
P2D5
P2D6
P2D7
06569-003
P1D3
P1D2
P1D1
P1D0
NC
NC
DCO
NC
DV DD33
DV SS
IQ S EL
NC
P2D13
P2D12
P2D11
P2D10
P2D9
P2D8
NC = NO CONNECT
PIN 1
INDICATOR
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
P1D13
P1D12
P1D11
P1D10
P1D9
P1D8
P1D7
P1D6
P1D5
P1D4
図5. AD9746のピン配置
表11. AD9746のピン機能の説明
ピン番号
記号
説明
1, 6
2, 5
3
4
7, 28, 48
8, 47
9 to 22
23, 24, 26, 30, 45, 46
25
27
29
31 to 44
49
50
51
52
53
54
55
56, 57, 71, 72
58, 61, 64, 67, 70
59
60
62
63
65
66
68
CVDD18
CVSS
CLKP
CLKN
DVSS
DVDD18
P1D<13:0>
NC
DCO
DVDD33
IQSEL
P2D<13:0>
SDO
SDIO
SCLK
CSB
RESET
FSADJ
REFIO
AVDD33
AVSS
IOUT2P
IOUT2N
AUX2P
AUX2N
AUX1N
AUX1P
IOUT1N
クロック電源電圧（1.8V）
コモン・アナログ電源（0V）
DAC2の電流出力（＋）。入力データ・ビットが全「1」のときにフルスケール電流を出力
DAC2の電流出力（−）。データ・ビットが全「0」のときにフルスケール電流を出力
補助DAC2のデフォルト電流出力ピン
補助DAC2のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のデフォルト電流出力ピン
DAC1の電流出力（＋）。データ・ビットが全「0」のときにフルスケール電流を出力
69
IOUT1P
DAC1の電流出力（−）。データ・ビットが全「1」のときにフルスケール電流を出力
EPAD
AVSS
露出サーマル・パッド。PCボード上面の銅被覆面にハンダ付けして機械的な安定性を確
保し、低インピーダンスのGNDプレーンに電気的接続することで低ノイズ性能を実現
コモン・クロック電源（0V）
差動DACクロック入力
相補差動DACクロック入力
コモン・デジタル電源（0V）
デジタル・コア電源電圧（1.8V）
ポート1のデータ・ビット入力
無接続
データ・クロック出力。データ・ソースのクロック出力に使用してください。
デジタルI/O電源電圧（3.3V）
シングルポート・モード動作時のI/Qフレーミング信号
ポート2のデータ・ビット入力
シリアル・ペリフェラル・インターフェースのデータ出力
シリアル・ペリフェラル・インターフェースのデータ入力およびオプションのデータ出力
シリアル・ペリフェラル・インターフェースのクロック入力
シリアル・ペリフェラル・インターフェースのチップ・セレクト入力。アクティブ・ロー
ハードウェア・リセット。アクティブ・ハイ
フルスケール電流出力調整。10kΩの抵抗をAVSSに接続してください。
リファレンス入力／出力。0.1µFのコンデンサをAVSSに接続してください。
アナログ電源電圧（3.3V）
― 12 ―
REV. 0
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AV DD33
AV DD33
AV SS
IO UT 1P
IO UT 1N
AV SS
A UX1P
A UX1N
AV SS
A UX2N
A UX2P
AV SS
IO UT 2N
IO UT 2P
AV SS
AV DD33
AV DD33
RE F I O
AD9741/AD9743/AD9745/AD9746/AD9747
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
AD9747
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FSADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
P2D0
P2D1
P2D2
P2D3
P2D4
P2D5
P2D6
P2D7
P2D8
P2D9
06569-002
P1D5
P1D4
P1D3
P1D2
P1D1
P1D0
DCO
NC
DV DD33
DV SS
IQ S EL
NC
P2D15
P2D14
P2D13
P2D12
P2D11
P2D10
NC = NO CONNECT
PIN 1
INDICATOR
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
P1D15
P1D14
P1D13
P1D12
P1D11
P1D10
P1D9
P1D8
P1D7
P1D6
図6. AD9747のピン配置
表12. AD9747のピン機能の説明
ピン番号
記号
説明
1, 6
2, 5
3
4
7, 28, 48
8, 47
9 to 24
25
26, 30
27
29
31 to 46
49
50
51
52
53
54
55
56, 57, 71, 72
58, 61, 64, 67, 70
59
60
62
63
65
66
68
CVDD18
CVSS
CLKP
CLKN
DVSS
DVDD18
P1D<15:0>
DCO
NC
DVDD33
IQSEL
P2D<15:0>
SDO
SDIO
SCLK
CSB
RESET
FSADJ
REFIO
AVDD33
AVSS
IOUT2P
IOUT2N
AUX2P
AUX2N
AUX1N
AUX1P
IOUT1N
クロック電源電圧（1.8V）
コモン・アナログ電源（0V）
DAC2の電流出力（＋）。入力データ・ビットが全「1」のときにフルスケール電流を出力
DAC2の電流出力（−）。データ・ビットが全「0」のときにフルスケール電流を出力
補助DAC2のデフォルト電流出力ピン
補助DAC2のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のオプション出力ピン。SPIを使用してイネーブルしてください。
補助DAC1のデフォルト電流出力ピン
DAC1の電流出力（＋）。データ・ビットが全「0」のときにフルスケール電流を出力
69
IOUT1P
DAC1の電流出力（−）。データ・ビットが全「1」のときにフルスケール電流を出力
EPAD
AVSS
露出サーマル・パッド。PCボード上面の銅被覆面にハンダ付けして機械的な安定性を確
保し、低インピーダンスのGNDプレーンに電気的接続することで低ノイズ性能を実現
REV. 0
コモン・クロック電源（0V）
差動DACクロック入力
相補差動DACクロック入力
コモン・デジタル電源（0V）
デジタル・コア電源電圧（1.8V）
ポート1のデータ・ビット入力
データ・クロック出力。データ・ソースのクロック出力に使用してください。
無接続
デジタルI/O電源電圧（3.3V）
シングルポート・モード動作時のI/Qフレーミング信号
ポート2のデータ・ビット入力
シリアル・ペリフェラル・インターフェースのデータ出力
シリアル・ペリフェラル・インターフェースのデータ入力およびオプションのデータ出力
シリアル・ペリフェラル・インターフェースのクロック入力
シリアル・ペリフェラル・インターフェースのチップ・セレクト入力。アクティブ・ロー
ハードウェア・リセット。アクティブ・ハイ
フルスケール電流出力調整。10kΩの抵抗をAVSSに接続してください。
リファレンス入力／出力。0.1µFのコンデンサをAVSSに接続してください。
アナログ電源電圧（3.3V）
― 13 ―
AD9741/AD9743/AD9745/AD9746/AD9747
代表的な性能特性
100
100
90
90
80
70
125MSPS
70
60
60
50
50
0
20
40
60
80
100
120
fOUT (MHz)
40
0
90
80
80
IMD ( dBc)
90
70
60
50
50
200
225
250
fOUT (MHz)
図8.
80
100
120
70
60
40
125
06569-008
SFDR ( dBc)
100
175
60
図10. AD9747のfOUT 対 IMD（ノーマル・モード）
100
150
40
fOUT (MHz)
図7. AD9747のfOUT 対 SFDR（ノーマル・モード）
40
125
20
150
175
200
225
250
fOUT (MHz)
AD9747のfOUT 対 SFDR（ミックス・モード、
250MSPS）
図11.
90
06569-011
40
06569-010
IMD ( dBc)
250MSPS
06569-007
SFDR ( dBc)
250MSPS
125MSPS
80
AD9747のfOUT 対 IMD（ミックス・モード、
250MSPS）
–152
–154
85
NORMAL MODE
–156
MIX MODE
NSD ( dBm/Hz)
MIX MODE
75
70
–158
NORMAL MODE
–160
–162
–164
65
60
0
50
100
150
200
250
fOUT (MHz)
図9.
–168
0
50
100
150
200
250
fOUT (MHz)
AD9747のfOUT 対 ACLR（シングル・キャリア
WCDMA、245.76MSPS）
図12.
― 14 ―
06569-012
–166
06569-009
A CL R ( dBc)
80
AD9747のfOUT 対 NSD（シングル・キャリア
WCDMA、245.76MSPS）
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
100
100
90
90
10mAFS
20mAFS
IMD ( dBc)
80
70
30mAFS
20mAFS
60
60
50
50
40
0
20
40
60
80
100
120
fOUT (MHz)
30mAFS
70
40
0
20
40
60
80
100
06569-039
10mAFS
06569-036
SFDR ( dBc)
80
120
fOUT (MHz)
図13. AD9747のアナログ出力 対 SFDR（250MSPS）
図16. AD9747のアナログ出力 対 IMD（250MSPS）
100
100
90
90
0dBFS
0dBFS
IMD ( dBc)
80
–3dBFS
70
–6dBFS
60
50
50
0
20
40
60
80
100
120
fIN (MHz)
40
0
85
85
80
80
IMD ( dBc)
60
80
100
120
70
75
70
RANGE OF POSSIBLE SFDR
PERFORMANCE IS DEPENDENT ON
INPUT DATA TIMING RELATIVE TO
THE DAC CLOCK. SEE INPUT DATA
TIMING SECTION.
65
10
20
30
40
50
60
70
80
90
100
110
fOUT (MHz)
図15.
60
06569-038
60
RANGE OF IMD PERFORMANCE IS
ESSENTIALLY INDEPENDENT OF
INPUT DATA TIMING RELATIVE TO
THE DAC CLOCK. SEE INPUT DATA
TIMING SECTION.
10
20
30
40
50
60
70
80
90
100
110
fOUT (MHz)
図18.
入力データのタイミングに関連する
AD9747のfOUT 対 SFDR
― 15 ―
入力データのタイミングに関連する
AD9747のfOUT 対 IMD
06569-041
SFDR ( dBc)
90
REV. 0
40
図17. AD9747のデジタル入力 対 IMD（250MSPS）
90
65
20
fIN (MHz)
図14. AD9747のデジタル入力 対 SFDR（250MSPS）
75
–6dBFS
06569-040
40
–3dBFS
70
60
06569-037
SFDR ( dBc)
80
AD9741/AD9743/AD9745/AD9746/AD9747
–130
1
–135
0
–140
NSD ( dBm/Hz)
A OUT ( dBm)
–1
NORMAL MODE
–2
MIX MODE
–3
–145
–150
–155
–4
0
25
50
75
100
125
150
175
200
225
250
fOUT (MHz)
図19.
–165
06569-042
–5
AD9741
基本周波数の公称パワー（IFS＝20mA）
図21.
AD9743
AD9745
AD9746
AD9747
06569-044
–160
ビット分解能 対 NSD（シングル・キャリアWCDMA、
245.76MSPS、fCARRIER＝61.44MHz）
85
80
A CL R ( dBc)
75
70
65
60
50
AD9741
図20.
AD9743
AD9745
AD9746
AD9747
06569-043
55
ビット分解能 対 ACLR（シングル・キャリアWCDMA、
245.76MSPS、fCARRIER＝61.44MHz）
― 16 ―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
用語の説明
積分非直線性（INL）
ゼロスケールとフルスケールを結ぶ直線で表される理論的な出
力に対する実際のアナログ出力の最大偏差です。
微分非直線性（DNL）
理論的なLSB を基準としてデジタル入力コードが1 だけ値を変
えたときに発生するアナログ出力の最大偏差の測定値です。
単調性
デジタル入力の増加に対応してアナログ出力が増加するか、ま
たは一定のレベルを維持する場合、そのDACは単調であるとい
います。
オフセット誤差
ゼロスケール電流の理論値に対する出力電流の偏差です。差動
出力の場合、すべての入力がローレベルのときにIOUTPで0mAが
期待され、すべての入力がハイレベルのときに I OUTN で 0mA が
期待されます。
ゲイン誤差
フルスケール電流の理論値に対する出力電流の偏差です。実際
のフルスケール出力電流は、（すべての入力がハイレベルのと
きの）出力から（すべての入力がローレベルのときの）出力を
減算することによって求めます。
温度ドリフト
温度ドリフトは、周囲温度（25℃）からTMINまたはTMAXに変化
するときのパラメータの最大変化と定義されます。通常は、
ppm/℃単位で表します。
スプリアスフリー・ダイナミック・レンジ（SFDR）
テスト・トーンのピーク振幅と規定された帯域幅における最大
スプリアス信号のピーク振幅との差をdB単位で表した値です。
相互変調歪み（IMD）
2つのテスト・トーンの最大ピーク振幅と、テスト・トーンの
整数倍の和または差から発生された歪み積の最大ピーク振幅と
の差をdB単位で表した値です。
隣接チャンネル漏れ率（ACLR）
隣接空チャンネルのパワー測定値に対するチャンネル内の広帯
域信号のパワー測定値の比です。
ノイズ・スペクトル密度（NSD）
アナログ出力で発生する1Hz帯域幅内のノイズ・パワーの測定
値です。
出力コンプライアンス範囲
電流出力DACのアナログ出力での許容される電圧範囲です。動
作がコンプライアンス範囲を超えると、出力段の飽和やブレー
クダウンが生じ、性能が非線形になることがあります。
REV. 0
― 17 ―
AD9741/AD9743/AD9745/AD9746/AD9747
動作原理
AD9741/AD9743/AD9745/AD9746/AD9747は、有線および無
線通信システムに最適な機能を数多く備えています。シング
ル・サイドバンドのトランスミッタをデザインする場合、デュ
アルDACアーキテクチャを使うと、一般的な直交変調器と簡単
に接続できます。また、これらの各デバイスは高速性と高性能
を備えているため、従来の製品よりも広い帯域幅と多くのキャ
リアを合成できます。
すべての機能とオプションは、SPIポートを介してソフトウェ
アから設定できます。
シリアル・ペリフェラル・インターフェース
SDO
SCLK
CSB
AD9747
SPI
PORT
06569-013
SDIO
図22. SPIポート
SPIポートは、柔軟性に優れた同期シリアル通信ポートであり、
業界標準の数多くのマイクロコントローラやマイクロプロセッ
サに簡単に接続できます。このポートは、MotorolaのSPIプロ
トコルや Intel ® の SSR プロトコルなど、大部分の同期転送
フォーマットと互換です。
このインターフェースを介して、AD9741/AD9743/AD9745/
AD9746/AD9747の設定に使用するすべてのレジスタに対し読
出し／書込みが可能です。シングルバイトまたはマルチバイト
の転送のほか、 MSB ファーストまたは LSB ファーストの転送
フォーマットをサポートします。シリアル・データの入出力は、
1本の双方向ピン（SDIO）もしくは2本の単方向ピン
（SDIO/SDO）で構成できます。
シリアル・ポートの設定は、レジスタ0x00のビット<7:6>を使
用して制御します。シリアル・ポートの設定は、このバイトの
最終ビットへの書込みが終了した直後に変更されますので注意
してください。このため、マルチバイト転送の場合には、この
レジスタに書込みを行って通信サイクルの実行中に設定を変更
できます。実行中の通信サイクル中の残っているバイトで、新
しい設定の補償を行うように注意してください。
SCLK の残りのエッジは、通信サイクルのフェーズ 2 で使用さ
れます。フェーズ2 では、シリアル・ポート・コントローラと
システム・コントローラの間のデータ転送が行われます。
フェーズ2では、命令バイトの指定によって1、2、3、4のデー
タバイトを転送できます。一般にはマルチバイト転送が好まれ
ますが、シングルバイトのデータ転送のほうがCPUのオーバー
ヘッドを軽減する場合、またはレジスタへのアクセスを1 回の
みにする場合に役立ちます。
すべてのシリアル・ポート・データは、SCLKピンと同期して
デバイス間で転送されます。入力データは常にSCLKの立上が
りエッジでラッチされますが、出力データはSCLKの立下がり
エッジの後で有効になります。各転送バイトの最後のビットに
書込みが行われると、ただちにレジスタの内容が変更されま
す。
同期が失われた場合は、CSBピンがロジック・ハイレベルにな
るとデバイスはI/O動作を非同期的に終了します。I/O動作が中
止されると、書込みが行われていないレジスタのデータ値はす
べて消失します。この後、CSBをローレベルにすると、シリア
ル・ポート・コントローラがリセットされて、通信サイクルが
再開されます。
命令バイト
命令バイトには、次のビット・マップに示す情報が含まれてい
ます。
MSB
B6
B5
B4
B3
B2
B1
B0
R/W
N1
N0
A4
A3
A2
A1
A0
ビット<6:5>のN1とN0は、データ転送サイクルで転送されるバ
イト数を指定します。このビット・デコードを表 13 に示しま
す。
表13.
シリアル・インターフェースの一般的な動作
フェーズ1 の命令バイトは、これから実行されるデータ転送が
読出しまたは書込みのどちらであるかを指定するほか、転送
データのバイト数、データ転送の先頭バイトの参照レジスタ・
アドレスを指定します。 CSB ピンがロジック・ハイレベルに
なってからロジック・ローレベルに変化すると、SPIポートが
初期状態にリセットされ、命令サイクルが開始されます。この
時点から次の 8 個の SCLK 立上がりエッジで、現在の通信サイ
クルで使用される命令バイトの8個のビットが定義されます。
B7
ビット7のR/Wは、書込み命令バイトの後で読出しまたは書込
みのどちらのデータ転送を実行するかを指定します。ロジッ
ク・ハイレベルは読出し、ロジック0 は書込み動作を指示しま
す。
デバイスの予期しない動作を防ぐために、シリアル・ポートの
設定を変更する場合はシングルバイト転送を使用することを推
奨します。
AD9741/AD9743/AD9745/AD9746/AD9747の通信サイクルに
は、フェーズ1とフェーズ2の2つの段階があります。フェーズ1
は、各デバイスに命令バイトを書き込む命令サイクルです。こ
のバイトによって、通信サイクルのフェーズ2 となるデータ転
送サイクルに関する情報がシリアル・ポート・コントローラに
通知されます。
LSB
バイト転送数
N1
N0
Description
0
0
Transfer one byte
0
1
Transfer two bytes
1
0
Transfer three bytes
1
1
Transfer four bytes
ビット <4:0> の A4 、 A3 、 A2 、 A1 、 A0 は、通信サイクルの
データ転送時にアクセスされるレジスタを指定します。マルチ
バイト転送の場合は、現在のデータ転送モードに応じて開始ア
ドレスか終了アドレスになります。 MSB ファーストのフォー
マットでは、指定されたアドレスが現在のサイクルの終了アド
レスまたは最上位アドレスになります。マルチバイト転送のそ
の他のレジスタ・アドレスは、指定されたアドレスからのデク
リメントによってシリアル・ポート・コントローラが内部で発
生します。LSBファーストのフォーマットでは、指定されたア
ドレスが現在のサイクルの開始アドレスまたは最下位アドレス
になります。マルチバイト転送のその他のレジスタ・アドレス
は、指定されたアドレスからのインクリメントによってシリア
ル・ポート・コントローラが内部で発生します。
― 18 ―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
MSB/LSBの転送
シリアル・データ出力（SDO）
シリアル・ポートは、MSBファーストとLSBファーストの両方
のデータ・フォーマットをサポートします。この機能は、レジ
スタ0x00のビット6で制御します。デフォルト設定はロジック0
で、MSBファーストのフォーマットです。
プロトコルでデータの送受信に異なるラインを使用する場合
に、このピンからデータが読み出されます。このピンの設定は、
レジスタ0x00のビット7で制御します。このビットがロジック1
に設定されていると、データが出力されず、SDOピンはハイ・
インピーダンス状態になります。
INSTRUCTION CYCLE
SDIO
R/W N1
N0
A4 A3
A2 A1
A0
SDO
図23.
タ転送は、最下位データ・バイトのレジスタ・アドレスがある
命令バイトから開始されます。その後に続くデータ・バイトは、
下位アドレスから上位アドレスの順番にロードされます。LSB
ファースト・モードでは、マルチバイト・データ転送の各バイ
トでシリアル・ポートの内部アドレス発生器がインクリメント
します。
D7 D6 N D5N
D30 D20 D10 D00
D7 D6N D5N
D30 D20 D10 D00
06569-014
SCLK
LSBファースト・フォーマット（LSBFIRST＝1）では、命令
バイトとデータバイトをLSBからMSBの順に書き込む必要があ
ります。LSBファースト・フォーマットのマルチバイト・デー
シリアル・レジスタ・インターフェース―
MSBファースト
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CSB
SDIO
A0
A1
A2
A3 A4
N0 N1 R/W D0 0 D10 D20
D4N D5 N D6N D7N
D00 D10 D2 0
D4N D5N D6N D7 N
SDO
図24.
シリアル・インターフェース・ポート・ピン
の説明
チップ・セレクト・バー（CSB）
シリアル・レジスタ・インターフェースのタイミング―
LSBファースト
tS
アクティブ・ロー入力で、通信サイクルの開始とゲーティング
を行います。このピンにより、同じシリアル通信ライン上で複
数のデバイスを使用できます。通信サイクルの間は、 CSB を
ローレベルに保持する必要があります。CSBピンがハイレベル
になると不完全なデータ転送がアボートされます。この入力が
ハイレベルのとき、SDOとSDIOはハイ・インピーダンス状態
になります。
06569-015
SCLK
デバイスの予期しない動作を防ぐために、シリアル・ポートの
データ・フォーマットを変更する場合はシングルバイト転送を
使用することを推奨します。
fSCLK –1
CSB
tPWH
tPWL
SCLK
tDS
SDIO
tDH
INSTRUCTION BIT 7
INSTRUCTION BIT 6
図25. SPIレジスタ書込みのタイミング図
シリアル・クロック（SCLK）
CSB
SCLK
tDV
シリアル・データI/O（SDIO）
データは必ずこのピンからデバイスに書き込まれます。ただし、
SDIOは双方向のデータ出力ラインにもなります。このピンの
設定は、レジスタ0x00のビット7で制御します。デフォルトは
ロジック0で、単方向のデータ・ラインに設定されています。
― 19 ―
SDIO
SDO
DATA BIT N
DATA BIT N – 1
図26. SPIレジスタ読出しのタイミング図
06569-017
シリアル・クロック・ピンを使用して、デバイスの入出力を同
期化し、内部ステート・マシーンを実行します。SCLKの最大
周波数は40MHzです。データ入力はすべて、SCLKの立上がり
エッジでレジスタに格納されます。SCLKの立下がりエッジで
すべてのデータが出力されます。
REV. 0
DATA TRANSFER CYCLE
CSB
06569-016
MSBファーストのフォーマット（LSBFIRST＝0）では、命令
バイトとデータバイトをMSBからLSBの順に書き込む必要があ
ります。MSBファースト・フォーマットのマルチバイト・デー
タ転送は、最上位データ・バイトのレジスタ・アドレスがある
命令バイトから開始されます。その後に続くデータ・バイトは、
上位アドレスから下位アドレスの順番にロードされます。MSB
ファースト・モードでは、マルチバイト・データ転送の各バイ
トでシリアル・ポートの内部アドレス発生器がデクリメントし
ます。
AD9741/AD9743/AD9745/AD9746/AD9747
SPIレジスタ・マップ
特に指定のない限り、レジスタを読み出すと、定義済みレジスタ・ビットに書き込んである値が返されます。デバイスの予期しない動
作を防止するために、シリアル・ポートの設定の変更やソフトウェアのリセットはシングルバイト命令で実行してください。
表14.
レジスタ0x00
Register Name Address Default Bit 7
Bit 6
Bit 5
SPI Control
0x00
0x00
SDIODIR
LSBFIRST SWRESET
Data Control
0x02
0x00
DATTYPE
ONEPORT
Power Down
0x03
0x00
PD_DCO
DAC Mode Select 0x0A
0x00
DAC1 Gain LSB 0x0B
0xF9
DAC1 Gain MSB 0x0C
0x01
AUX DAC1 LSB 0x0D
0x00
AUX DAC1 MSB 0x0E
0x00
DAC2 Gain LSB 0x0F
0xF9
DAC2 Gain MSB 0x10
0x01
AUX DAC2 LSB 0x11
0x00
AUX DAC2 MSB 0x12
0x00
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
PD_DAC2
PD_DAC1
INVDCO
PD_AUX2
PD_AUX1 PD_BIAS PC_CLK
DAC1MOD<1:0>
DAC2MOD<1:0>
DAC1FSC<7:0>
DAC1FSC<9:8>
AUXDAC1<7:0>
AUX1PIN
AUX1DIR
AUXDAC1<9:8>
DAC2FSC<7:0>
DAC2FSC<9:8>
AUXDAC2<7:0>
AUX2PIN
AUX2DIR
AUXDAC2<9:8>
― 20 ―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
SPIレジスタの説明
表15
Register
Address Bit Name
Description
SPI Control
0x000
0, operate SPI in 4-wire mode, SDIO pin operates as an input only
1, operate SPI in 3-wire mode, SDIO pin operates as a bidirectional
0, LSBFIRST off, SPI serial data mode is MSB to LSB
1, LSBFIRST on, SPI serial data mode is LSB to MSB
0, resume normal operation following software RESET
1, software RESET; loads default values to all registers (except Register x00)
Data Control
Power Down
0x02
0x03
DAC Mode Select 0x0A
7
SDIODIR
6
LSBFIRST
5
SWRESET
7
DATTYPE
6
ONEPORT
4
INVDCO
0, DAC input data is twos complement binary format
1, DAC input data is unsigned binary format
0, normal two port input mode
1, optional single port input mode, interleaved data received on Port 1 only
1, inverts data clock output signal
7
5
4
3
2
1
0
PD_DCO
PD_AUX2
PD_AUX1
PD_BIAS
PD_CLK
PD_DAC2
PD_DAC1
1, power down data clock output
1, power down AUX2 DAC
1, power down AUX1 DAC
1, power down reference voltage bias circuit
1, power down DAC clock input circuit
1, power down DAC2 analog output
1, power down DAC1 analog output
3:2 DAC1MOD<1:0>
1:0 DAC2MOD<1:0>
00, selects normal mode, DAC1
01, selects mix mode, DAC1
10, selects return-to-zero mode, DAC1
00, selects normal mode, DAC2
01, selects mix mode, DAC2
10, selects return-to-zero mode, DAC2
DAC1 Gain
0x0B
0x0C
7:0 DAC1FSC<7:0>
1:0 DAC1FSC<9:8>
DAC1 full-scale 10-bit adjustment word
0x03FF, sets full-scale current to the maximum value of 31.66 mA
0x01F9, sets full-scale current to the nominal value of 20.0 mA
0x0000, sets full-scale current to the minimum value of 8.64 mA
AUX DAC1
0x0D
0x0E
7:0 AUXDAC1<7:0>
1:0 AUXDAC1<9:8>
Auxiliary DAC1 10-bit output current adjustment word
0x03FF, sets output current magnitude to 2.0 mA
0x0200, sets output current magnitude to 1.0 mA
0x0000, sets output current magnitude to 0.0 mA
0, AUX1P output pin is active
1, AUX1N output pin is active
0, configures AUX1 DAC output to source current
1, configures AUX1 DAC output to sink current
7
AUX1PIN
6
AUX1DIR
DAC2 Gain
0x0F
0x10
7:0 DAC2FSC<7:0>
1:0 DAC2FSC<9:8>
DAC2 full-scale 10-bit adjustment word
0x03FF, sets full-scale current to the maximum value of 31.66 mA
0x01F9, sets full-scale current to the nominal value of 20.0 mA
0x0000, sets full-scale current to the minimum value of 8.64 mA
AUX DAC2
0x11
0x12
7:0 AUXDAC2<7:0>
1:0 AUXDAC2<9:8>
Auxiliary DAC2 10-bit output current adjustment word
0x03FF, sets output current magnitude to 2.0 mA
0x0200, sets output current to 1.0 mA
0x0000, sets output current to 0.0 mA
0, AUX2P output pin is active
1, AUX2N output pin is active
0, configures AUX2 DAC output to source current
1, configures AUX2 DAC output to sink current
REV. 0
7
AUX2PIN
6
AUX2DIR
― 21 ―
AD9741/AD9743/AD9745/AD9746/AD9747
デジタル入出力
シングルポート・モードでは、IQSEL入力がハイレベルのとき
にポート1のデータがDAC1に送られ、IQSEL入力がローレベ
ルのときには DAC2 に送られます。 IQSEL 入力は、他のデー
タ・バス信号に必ず対応し、発生のタイミングが一致する必要
があります。シングルポート・モードでは、最小のセットアッ
プ時間とホールド時間がIQSEL入力のほか、入力データ信号に
も適用されます。デュアルポート・モードでは、IQSEL入力は
無視されます。
デュアルポート・モードでは、データをサンプリング・レート
（最大 250MSPS ）で転送する必要があります。シングルポー
ト・モードでは、サンプリング・レートの2 倍の速度でデータ
を転送する必要があります。データ入力は最大250MSPS まで
であるため、シングルポート・モードではDACクロックを最大
125MHzとするのが適切です。
デュアルポート・モードでもシングルポート・モードでも、
データ・クロック出力（DCO）信号はFPGAからデータを転送
するときの固定タイム・ベースとしてのみ使用できます。この
出力信号は常にサンプリング・レートで動作します。INVDCO
ビットをアサートして、この信号を反転することができます。
入力データのタイミング
大部分のDACでは、S/N比（SNR）はクロック・エッジの位置
と入力データが変化するポイントの間の関係に応じて変化しま
す。AD9741/AD9743/AD9745/AD9746/AD9747は、立上がり
エッジでトリガされるため、データ変化がこのエッジに近づく
とS/N比への影響が大きくなります。
セットアップ時間とホールド時間の最小規定値に基づき、各
データ周期内の正しいサンプリングが行われる時間ウィンドウ
が決まります。一般に、DACクロックを基準にして、最小セッ
トアップ時間と最小ホールド時間を十分に上回るタイミングで
データが入力されるようにする必要があります。サンプリン
グ・レートが高速になるほど、このような配慮が重要になりま
す。
デュアルポート・モードのタイミング
図27では、DAC1のデータ・サンプルをIx、DAC2のデータ・
サンプルをQxとしています。差動のDACクロック入力は、論
理値（CLKP/CLKN）で表しています。データ・クロック出力
はDCOとしています。
セットアップ時間とホールド時間は、DACクロックの立上がり
変化を基準にします。セットアップ時間とホールド時間の最小
値を満たすようにデータを入力ピンに転送する必要がありま
す。データ・クロック出力はDACクロックからの遅延時間が固
定されているため、タイミングを確認するには便利な信号にな
ります。
シングルポート・モードのタイミング
シングルポート・モードのタイミングを図28に示します。
CLKP/CLKN
tDCO
DCO
tDBS
tDBH
P1D<15:0>
I1
I2
I3
I4
P2D<15:0>
Q1
Q2
Q3
Q4
図28.
06569-018
AD9741/AD9743/AD9745/AD9746/AD9747は、デュアルポー
ト・モードまたはシングルポート・モードの2 つのデータ入力
モードで動作します。デフォルトのデュアルポート・モード
（ONEPORT ＝0 ）の場合、各DAC はそれぞれ専用の入力ポー
トからデータを受信します。シングルポート・モード
（ONEPORT＝1）では、ポート1から両方のDACがデータを受
信します。シングルポート・モードでは、 DAC1 と DAC2 の
データがインターリーブされ、IQSEL入力によってデータが該
当するDACへ切り替えられます。
シングルポート・モードのデータ・インターフェース・
タイミング
シングルポート・モードでは、 2 つの DAC のデータをポート 1
の入力バスから受信します。IxとQxのデータ・サンプルがイン
ターリーブされ、デュアルポート・モードの2 倍の速度で入力
されます。データに付随するIQSEL入力信号が、入力データを
該当する DAC へ切り替えます。 IQSEL がハイレベルのとき、
データはDAC1に、IQSELがローレベルのときはDAC2に渡し
ます。IQSELは、入力データとタイミングが一致している必要
があります。
SPIポート、リセット、ピン・モード
一般に、AD9741/AD9743/AD9745/AD9746/AD9747がパワー
アップすると、 RESET ピンにアクティブ・ハイのパルスが加
えられます。これにより、コントロール・レジスタのすべての
ビットがデフォルト状態になります。また、 RESET ピンを
ローレベルにすると、 SPI ポートをアクティブにできるため、
CSBをハイレベルに保持する必要があります。
コントローラを使用しないアプリケーションのために、
AD9741/AD9743/AD9745/AD9746/AD9747は、SPIポートを
使用しないとき、ピンを使用して一部のオプション機能を選択
できるピン・モード動作も持っています。 RESET ピンをハイ
レベルにすると、ピン・モードがイネーブルされます。ピン・
モードでは、4本のSPIポート・ピンは表16に示す2つ目の機能
を持ちます。
デュアルポート・モードのタイミングを図27に示します。
表16. SPIピンの機能（ピン・モード）
CLKP/CLKN
tDCO
tDBS
tDBH
P1D<15:0>
I1
I2
I3
I4
P2D<15:0>
Q1
Q2
Q3
Q4
図27.
06569-018
DCO
デュアルポート・モードのデータ・インターフェース・
タイミング
― 22 ―
Pin Name
Pin Mode Description
SCLK
ONEPORT (Register 0x02, Bit 6), bit value
(1/0) equals pin state (high/low)
SDIO
DATTYPE (Register 0x02, Bit 7), bit value
(1/0) equals pin state (high/low)
CSB
Enable Mix Mode, if CSB is high, Register
0x0A is set to 0x05 putting both DAC1 and
DAC2 into mix mode
SDO
Enable full power-down, if SDO is high,
Register 0x03 is set to 0xFF
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
ピン・モードでは、 SPI ピンによって制御されるレジスタ・
ビットを除くすべてのレジスタ・ビットがそれぞれのデフォル
ト値にリセットされます。
別の電源からクロックに混入するノイズは、DACの入力信号に
よって乗算され、DACの性能を劣化させるため、クロック・バ
イアス回路にCVDD18とCVSSを使用することが大切です。
RESET ピンのフローティングを可能にして、ローレベルにプ
ルダウンする必要があります。10kΩの外部抵抗をDVSSに接続
フルスケール電流の発生
DACクロック入力の駆動
DACクロック入力には、ジッタの低い駆動信号が必要です。こ
のピンは、CVDD18電源で動作するPMOS入力差動ペアです。
各入力ピンでは、約400mVの同相電圧を基準に最大800mVp-p
まで安全な振幅が可能です。これらのレベルはLVDSと直接互
換性がありませんが、図29に示すようにAC結合のDCオフセッ
トLVDS信号によってCLKPとCLKNを駆動できます。
DAC1とDAC2のフルスケール電流は、FSADJピン（54番ピン）
に接続される外部抵抗を流れる電流に応じて変化します。この
抵抗に必要な値は10kΩ です。内部アンプが抵抗を流れる電流
を、電圧が1.2Vのバンドギャップ電圧に等しくなるように設定
します。この動作により、抵抗を流れる120µAのリファレンス
電流が発生します。
AD9747
1.2V BANDGAP
0.1µF
DAC1
CLKP
DAC FULL SCALE
REFERENCE CURRENT
CURRENT
SCALING
FSADJ
0.1µF
LVDS_P_IN
DAC1 GAIN
REFIO
06569-024
してください。このようにすることで、ノイズの多い環境での
予想外の誤動作を防止できます。
DAC2
10kΩ
DAC2 GAIN
50Ω
V CM = 400mV
50Ω
図33.
06569-021
LVDS_N_IN
CLKN
0.1µF
図29. LVDSのDACクロック駆動回路
サンプリング・レートが低い場合は、CMOSまたはTTLクロッ
クの使用も可能です。クロックをLVDS変換器を介して接続し
たあと、すでに説明したように AC 結合が可能です。また、図
30に示すように、クロックに対しトランス結合およびクランプ
も行うことができます。
0.1µF
50Ω
TTL OR CMOS
CLK INPUT
CLKP
V CM = 400mV
0.1µFのコンデンサを使用して、REFIO（55番ピン）をグラウ
ンドへバイパスする必要があります。このピンにはバンド
ギャップ電圧が存在するため、バッファして外部回路で使用す
ることができます。出力インピーダンスの代表値は約5kΩです。
必要に応じて、外部リファレンスを REFIO に接続し、内部リ
ファレンスをオーバードライブしてください。
内部電流ミラーを使って、DACのフルスケール電流を調整でき
ます。DAC1FSC<9:0>とDAC2FSC<9:0>の各レジスタ・ビッ
トに書込みを行って、DAC1とDAC2のゲインを個別に調整す
ることができます。DACゲイン・レジスタの0x01F9のデフォ
ルト値を使用すると、20mAのIFSが得られます。ここで、IFSは
次の式で表すことができます。
IFS ＝
06569-022
CLKN
50Ω BAV99ZXCT
HIGH SPEED
DUAL DIODE
正弦波を使用できる場合は、図 31 に示すように DAC クロック
入力に直接トランス結合できます。
3
16
× DAC n FSC
35
CLKP
50Ω
25
06569-034
IFS ( mA )
CLKN
正弦波によるDACクロック駆動回路
20
15
図 32 に示すような単純なデバイダ回路を使用して、 400mV の
同相バイアス電圧をCVDD18電源から発生できます。
V CM = 400mV
10
5
0
CVDD18
1kΩ
256
512
DAC GAIN CODE
768
0.1µF
1nF
CVSS
06569-023
図34. DACゲイン・コード 対 IFS
図32. DACクロックのVCM発生回路
― 23 ―
1024
06569-025
V CM = 400mV
REV. 0
× 72＋
30
SINE WAVE
INPUT
287Ω
1.2 V
10,000
0x000から0x3FFまでのレジスタ値に対応するフルスケール出
力電流範囲は8.6∼31.7mAです。
図30. TTLまたはCMOSのDACクロック駆動回路
図31.
リファレンス回路
AD9741/AD9743/AD9745/AD9746/AD9747
AD9741/AD9743/AD9745/AD9746/AD9747の各DAC出力は、
IOUTPとIOUTNの相補電流出力を駆動します。全ビットがハイレベ
ルのときに、フルスケール電流出力（IFS）に近い電流がIOUTPか
ら供給されます。たとえば、次のようになります。
DAC CODE＝2N−1
ここで、
N＝8/10/12/14/16ビット（それぞれAD9741/AD9743/AD9745/
AD9746/AD9747の分解能）で、IOUTNからの電流出力はありま
せん。
IOUTPとIOUTNの電流出力は入力コードとIFSの関数であり、次の
式で表すことができます。
IOUTP＝(DAC DATA/2N)×IFS
(1)
IOUTN＝((2N−1)−DAC DATA)/2N×IFS
(2)
ここで、DAC DATA＝0∼2 −1（10進値）です。
N
この2 つの電流出力は通常、抵抗負荷を直接またはトランスを
介して駆動します。DC結合が必要な場合は、IOUTPとIOUTNを一
致する抵抗負荷（ R L O A D ）に接続して、各抵抗負荷はアナロ
グ・コモン（AVSS）に接続してください。IOUTPピンとIOUTNピ
ンのシングルエンド電圧出力は、次の式から求めることができ
ます。
VOUTP＝IOUTP×RLOAD
(3)
VOUTN＝IOUTN×RLOAD
(4)
クワッドスイッチ・アーキテクチャは、ミックス・モードとゼ
ロ・リターン（RZ）モードの2つの追加動作モードもサポート
します。この 2 つのモードの波形を図 35 に示します。ミック
ス・モード時は、 1/2 クロック・サイクルおきに出力が反転し
ます。これによって、サンプリング・レートで DAC 出力が
チョッピングされます。このチョッピングは、sincロールオフ
をDCからfDACに周波数シフトさせることができます。さらに、
出力スペクトルに対するもう1 つの小さい効果もあります。シ
フトされたスペクトルは、2×fDACのときに最初のゼロになる2
番目の sinc 関数によって成形されます。これは、データがク
ロック・レートの2 倍で連続的に変化するのではなく、単に繰
り返されるためです。
RZモードのときは、1/2クロック・サイクルおきに出力がミッ
ドスケールに設定されます。出力はノーマル・モード時のDAC
出力と同じですが、出力パルスの幅と領域が 1/2 になる点だけ
が異なります。出力パルス幅が1/2であるため、sinc関数は2だ
け周波数スケーリングされ、2×fDACのときに最初のゼロになり
ます。パルス領域がノーマル・モード時のパルス領域の 1/2 に
なるため、出力パワーはノーマル・モード時の出力パワーの
1/2になります。
INPUT DATA
(5)
アナログ動作モード
AD9741/AD9743/AD9745/AD9746/AD9747は、DAC出力の
歪みを削減する独自のクワッドスイッチ・アーキテクチャを採
用しており、従来型のデュアルスイッチ・アーキテクチャで発
生するコード依存のグリッチがありません。ただし、コード依
存のグリッチはなくなるものの、このアーキテクチャでは2 ×
fDACのレートで一定のグリッチが発生します。周波数領域で十
分な性能が求められる通信システムやその他のアプリケーショ
ンでは、これはほとんど問題になりません。
D3
D4
D5
D6
D7
D8
D9 D10
t
4-SWITCH
DAC OUTPUT
(RETURN TO
ZERO MODE)
範囲を超えないようにし、規定の歪みおよび直線性の性能を維
持してください。
VDIFF＝(IOUTP−IOUTN)×RLOAD
D2
4-SWITCH
DAC OUTPUT
( fS MIX MODE)
20mAの公称出力電流で1Vの最大出力コンプライアンスを達成
するには、 R L O A D を 50Ω に設定する必要があります。また、
VOUTPとVOUTNのフルスケール値が出力コンプライアンスの規定
AD9741/AD9743/AD9745/AD9746/AD9747を差動で動作させ
ることによって、2つの利点が得られます。第1に、差動動作は
ノイズや歪み、DCオフセットなどのIOUTPとIOUTNに関連した同
相誤差発生源をキャンセルするために役に立ちます。第2には、
コードに依存する差動電流と、後段の出力電圧（VDIFF）が、シ
ングルエンド電圧出力（VOUTPまたはVOUTN）の2倍になるため、
負荷に対して2倍の信号パワーを出力できます。
D1
DAC CLK
図35.
t
06569-026
DACの伝達関数
ミックス・モードとRZモード時のDAC波形
ノーマル・モード、ミックス・モード、 RZ モードのときに出
力スペクトルを成形する関数を図36に示します。モードを切り
替えると、DAC出力で固有のsincロールオフが再成形されます。
このモード変更機能を持つため、AD9741/AD9743/AD9745/
AD9746/AD9747はダイレクトIFアプリケーションに適してい
ます。選択した動作モードに応じて、最初の 3 つのナイキス
ト・ゾーンのどこにでもキャリアを配置することができます。
図36に示すように、3つのゾーンすべてにおける性能と最大振
幅は、キャリアをどこに配置するかによってsincロールオフの
影響を受けます。
― 24 ―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
0
QUADRATURE
MODULATOR V+
MIX
RZ
AD9747
AUX
DAC1 OR
DAC2
NORMAL
QUAD MOD
I OR Q INPUTS
–20
AD9747
–30
OPTIONAL
PASSIVE
FILTERING
DAC1 OR
DAC2
0.5
1.5
2
FS
図36.
25Ω TO 50Ω
06569-027
–40
図38.
25Ω TO 50Ω
06569-029
T ( f ) ( d B)
–10
受動DCシフトによるDACと直交変調器のDC結合
各アナログ動作モードでの伝達関数
消費電力
AD9741/AD9743/AD9745/AD9746/AD9747には、2個の補助
DACが備わっています。図37に機能図を示します。補助DAC
は、AUXPとAUXNの2本の出力ピンを備えた電流出力デバイ
スです。アクティブ・ピンは、電流ソースまたは電流シンクに
設定できます。電流シンクまたはソースのいずれの場合も、フ
ルスケール電流レベルは2mA です。補助DAC 出力の有効コン
プライアンス範囲は、出力をシンク電流またはソース電流のど
ちらに設定するかに応じて異なります。電流ソース時のコンプ
ライアンス電圧は0∼1.6Vですが、電流シンク時の出力コンプ
ライアンス電圧は0.8∼1.6Vになります。どちらの出力も使用
できますが、アクティブにできるのは補助 DAC の出力の 1 つ
（PまたはN）のみです。非アクティブのピンは、常にハイ・イ
ンピーダンス状態になります（＞100kΩ）。
310
fOUT = NYQUIST
230
06569-035
0
25
50
75
100
125
150
175
200
225
250
225
250
fDAC (MHz)
図39. fDAC 対 AD9747の消費電力
補助DACの機能図
シングル・サイドバンド・トランスミッタのアプリケーション
では、直交変調器の入力基準DCオフセット電圧とDACの出力
オフセット電圧の組合わせにより、変調器の出力でローカル発
振器（ LO ）の混入が発生し、システム性能が低下することが
あります。補助DACを使用することで、このDCオフセットと
それに伴って発生するLO混入をなくすことができます。DCオ
フセット補正を行うために補助 DAC を使用する回路構成は、
DACと変調器のインターフェースの詳細に応じて異なります。
ローパス・フィルタ処理を使用するDC 結合構成の例を「消費
電力」で概説します。
15
12
IDV DD33 ( mA )
図37.
POSITIVE
OR
NEGATIVE
fOUT = DC
150
AUXN
SINK
OR
SOURCE
270
190
AUXP
V BIAS
0mA
TO
2mA
350
06569-030
0mA
TO
2mA
AD9741/AD9743/AD9745/AD9746/AD9747の消費電力と消費
電流を図39に示します。この図で、各デバイスの無負荷時の消
費電力は約190mWです。その大部分はADVV33電源で消費さ
れています。クロック・レートが最大値250MHzに増加すると、
合計消費電力は約50％増加します。
PTO TA L ( mW)
補助DAC
9
AD9747
6
AD9741
0
0
25
50
75
100
125
150
175
fDAC (MHz)
図40. fDAC 対 DVDD33電流
REV. 0
― 25 ―
200
06569-031
3
AD9741/AD9743/AD9745/AD9746/AD9747
30
図43に各電源領域別の消費電力と合計消費電力を示します。各
グループの棒グラフでは、完全なアクティブ・モード時の消費
電力（青色）と5 つのレベルのパワーダウン状態における消費
電力を比較しています。
24
300
12
250
PDISS ( mW)
AD9741
0
0
25
50
75
100
125
150
175
200
225
250
fDAC (MHz)
図41.
06569-032
6
FULL ACTIVE
DCO OFF
AUX OFF
DAC OFF
CLK OFF
BIAS OFF
200
150
100
fDAC 対 DVDD18電流
50
0
AVDD33
DVDD18
CVDD18
DVDD33
TOT PWR
06569-045
IDV DD18 ( mA )
350
AD9747
18
15
図43.
電力の大部分はAVDD33で消費されるため、DAC出力をディ
スエーブルするだけで、消費電力を大幅に節約できます。また、
DAC出力をディスエーブルすることで、電力を節約しながら、
高速のウェークアップ時間を維持することができます。フルパ
ワーダウンに設定すると、すべての回路がディスエーブルされ、
消費電力が最小になります。ただし、フルパワーダウン状態で
も、入力データ動作によって、わずかながら消費電力（25mW）
が発生します。消費電力をほぼゼロになるまで削減するには、
すべての入力データ動作を停止する必要があります。
13
11
9
7
5
0
25
50
75
100
125
150
175
200
fDAC (MHz)
図42.
225
250
06569-033
ICV DD18 ( mA )
パワーダウン・モードと消費電力
fDAC 対 CVDD18電流
― 26 ―
REV. 0
AD9741/AD9743/AD9745/AD9746/AD9747
外形寸法
0.60 MAX
55
54
PIN 1
INDICATOR
0.50
BSC
9.75
BSC SQ
TOP VIEW
72 1
PIN 1
INDICATOR
D06569-0-5/07(0)-J
0.30
0.23
0.18
0.60 MAX
10.00
BSC SQ
4.70
BSC SQ
EXPOSED
PAD
(BOTTOM VIEW)
0.50
0.40
0.30
0.80 MAX
0.65 TYP
12° MAX
9.00 REF
0.05 MAX
0.02 NOM
SEATING
PLANE
EXPOSED PAD MUST BE
SOLDERED TO PCB AND
CONNECTED TO AVSS.
0.20 REF
042407-0
1.00
0.85
0.80
18
19
37
36
COMPLIANT TO JEDEC STANDARDS MO-220-VNND-3
図44. 72ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
10mm×10mmボディ、極薄クワッド
（CP-72-1）
寸法単位：mm
オーダー・ガイド
Model
1
Package Description
Package Option
AD9741BCPZ
−40℃ to +85℃
72-Lead LFCSP_VQ
CP-72-1
AD9741BCPZRL1
−40℃ to +85℃
72-Lead LFCSP_VQ
CP-72-1
AD9743BCPZ1
−40℃ to +85℃
72-Lead LFCSP_VQ
CP-72-1
AD9743BCPZRL1
−40℃ to +85℃
72-Lead LFCSP_VQ
CP-72-1
AD9745BCPZ1
−40℃ to +85℃
72-Lead LFCSP_VQ
CP-72-1
−40℃ to +85℃
72-Lead LFCSP_VQ
CP-72-1
1
AD9745BCPZRL
1
AD9746BCPZ
−40℃ to +85℃
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