日本語版

正誤表
この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。
この正誤表は、2010 年 1 月 12 日現在、アナログ・デバイセズ株式会社で確認した誤りを
記したものです。
なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。
正誤表作成年月日： 2010 年 1 月 12 日
製品名：AD9742
対象となるデータシートのリビジョン(Rev)：Rev.B
訂正箇所：
P.15
英文データシートの Sleep Mode Operation の部分で、equal to 0.5 Ω AVDD と記述があ
ります。このうち“Ω”はタイプミスにより混入してしまっているもので、正しくは equal
to 0.5 AVDD となります。
本件は明らかな間違いですので、日本語データシートの当該部分（P.16）「スリープ・
モード動作」については、不要な混乱を生じさせないためにも「0.5 AVDD です。」と修
正しております。
本
社／〒105-6891 東京都港区海岸 1-16-1
ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36
新大阪トラストタワー
電話 06（6350）6868
12ビット、210 MSPS TxDAC®
D/Aコンバータ
AD9742
特長
アプリケーション
ピン互換 TxDAC 製品ファミリーの高性能デバイス
広帯域通信の送信チャンネル
優れた SFDR 性能
ダイレクト IF
SNR：70 dB @ 5 MHz 出力、125 MSPS
基地局
2 の補数またはストレート・バイナリのデータ・フォーマット
ワイヤレス・ローカル・ループ
差動電流出力：2～20 mA
デジタル無線リンク
消費電力：135 mW @ 3.3 V
ダイレクト・デジタル信号合成（DDS）
パワーダウン・モード：15 mW @ 3.3 V
計測機器
1.2 V リファレンス内蔵
機能ブロック図
CMOS 互換デジタル・インターフェース
パッケージ：28 ピン SOIC、28 ピン TSSOP、32 ピン LFCSP
3.3V
エッジ・トリガ方式のラッチ
REFLO
1.2V REF
REFIO
FS ADJ
RSET
3.3V
CURRENT
SOURCE
ARRAY
DVDD
DCOM
CLOCK
AVDD
150pF
ACOM
AD9742
IOUTA
SEGMENTED
SWITCHES
CLOCK
LSB
SWITCHES
IOUTB
LATCHES
MODE
DIGITAL DATA INPUTS (DB11–DB0)
SLEEP
02913-B-001
0.1μF
図 1.
概要
1
AD9742 は高性能、低消費電力CMOS D/Aコンバータ（DAC）
TxDACシリーズの第三世代製品であり、12 ビット分解能の広帯域
デバイスです。TxDACファミリーはピン互換の 8 ビット、10 ビッ
ト、12 ビット、14 ビットのDACで構成され、特に通信システムの
送信信号系で使用するのに最適化されています。これらのデバイ
スはすべて同じインターフェース・オプション、小さいパッケー
ジ、ピン配置を採用しており、性能、分解能、価格に応じて上位
から下位の部品のうちより適宜選択できます。
AD9742 は優れたAC
およびDC性能を備え、最大 210 MSPSの更新レートに対応します。
AD9742 は低消費電力デバイスであるため、携帯用機器や低消費電
力アプリケーションに最適です。フルスケール電流出力を小さく
すると、性能は多少劣化しますが、消費電力を 60 mW まで抑える
ことができます。また、パワーダウン・モードに設定すると、ス
タンバイ時の消費電力を約 15 mW まで低減できます。独自開発の
スイッチング技術が組み込まれたセグメント方式の電流ソース・
アーキテクチャにより、スプリアス成分を低減され、ダイナミッ
ク性能が改善されています。
エッジ・トリガ方式の入力ラッチと 1.2 V の温度補償バンドギャッ
プ・リファレンスが集積化されているため、AD9742 は完全なモノ
リシック DAC ソリューションを実現できます。デジタル入力は、
3V CMOS ロジック・ファミリーに対応します。
製品のハイライト
1.
2.
3.
4.
5.
6.
1
Rev. B
AD9742 は、ピン互換の TxDAC ファミリーの 12 ビット DAC
であり、優れた INL および DNL 性能を備えています。
データ入力は、2 の補数またはストレート・バイナリのデータ
形式に対応しています。
高速のシングルエンド CMOS クロック入力は、210 MSPS の変
換レートに対応します。
低消費電力：フル装備された CMOS DAC 機能は 2.7～3.6V の
単電源で動作し、消費電流は 135 mW です。DAC のフルスケー
ル出力電流を小さくして、消費電力をさらに低減することも
可能です。低消費電力でのアイドル状態を設定するスリー
プ・モードも用意しています。
電圧リファレンス内蔵：AD9742 は、温度補償された 1.2 V バ
ンドギャップ・リファレンスを内蔵しています。
業界標準の 28 ピン SOIC、28 ピン TSSOP、32 ピン LFCSP パッ
ケージ。
米国特許番号 5568145、5689257、5703519 によって保護されています。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関
して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナ
ログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予
告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
©2004 Analog Devices, Inc. All rights reserved.
本
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電話 06（6350）6868
AD9742
目次
特長......................................................................................................... 1
アプリケーション ................................................................................. 1
機能ブロック図 ..................................................................................... 1
概要......................................................................................................... 1
製品のハイライト ................................................................................. 1
改訂履歴................................................................................................. 2
仕様......................................................................................................... 3
DC 仕様 .............................................................................................. 3
動的特性............................................................................................. 4
改訂履歴
6/04—Data Sheet Changed from Rev. A to Rev. B
Changes to the Title ..............................................................................1
Changes to General Description ...........................................................1
Changes to Product Highlights .............................................................1
Changes to Dynamic Specifications......................................................4
Changes to Figures 6 and 10.................................................................9
Changes to Figures 12 to 15................................................................10
Changes to the Functional Description Section ..................................12
Changes to the Digital Inputs Section.................................................14
Changes to Figure 29 ..........................................................................15
Changes to Figure 30 ..........................................................................16
デジタル仕様..................................................................................... 5
絶対最大定格 ......................................................................................... 6
熱特性................................................................................................. 6
ESD に関する注意............................................................................. 6
ピン配置と機能の説明 ......................................................................... 7
用語の説明............................................................................................. 8
代表的な性能特性 ................................................................................. 9
動作説明............................................................................................... 12
リファレンス動作........................................................................... 12
リファレンス制御アンプ ............................................................... 13
DAC の伝達関数.............................................................................. 13
アナログ出力................................................................................... 13
デジタル入力................................................................................... 14
クロック入力................................................................................... 14
DAC のタイミング.......................................................................... 14
消費電力........................................................................................... 15
AD9742 のアプリケーション......................................................... 16
トランスを使用した差動結合 ....................................................... 16
オペアンプを使用した差動結合 ................................................... 16
シングルエンドの非バッファ電圧出力 ....................................... 17
5/03—Data Sheet Changed from Rev. 0 to Rev. A
Added 32-Lead LFCSP Package............................................ Universal
Edits to Features ................................................................................. 1
Edits to Product Highlights................................................................. 1
Edits to DC Specifications .................................................................. 2
Edits to Dynamic Specifications ......................................................... 3
Edits to Digital Specifications ............................................................ 4
Edits to Absolute Maximum Ratings .................................................. 5
Edits to Thermal Characteristics ......................................................... 5
Edits to Ordering Guide...................................................................... 5
Edits to Pin Configuration .................................................................. 6
Edits to Pin Function Descriptions...................................................... 6
Edits to Figure 2 ................................................................................. 7
Replaced TPCs 1, 4, 7, and 8 .............................................................. 8
Edits to Figure 3 ............................................................................... 10
Edits to Functional Description Section............................................ 10
Added Clock Input Section............................................................... 12
Added Figure 7 ................................................................................. 12
Edits to DAC Timing Section ........................................................... 12
Edits to Sleep Mode Operation Section ............................................ 13
Edits to Power Dissipation Section ................................................... 13
Renumbered Figures 8 to 26 ............................................................. 13
Added Figure 11 ............................................................................... 13
Added Figures 27 to 35..................................................................... 21
Updated Outline Dimensions............................................................ 26
5/02—Revision 0: Initial Version
シングルエンドのバッファ電圧出力構成.................................... 17
電源とグラウンディングに関する留意事項、
電源電圧変動除去比 ....................................................................... 17
評価用ボード ....................................................................................... 19
概要................................................................................................... 19
外形寸法............................................................................................... 29
オーダー・ガイド........................................................................... 30
Rev. B
－ 2/30 －
AD9742
仕様
DC仕様
特に指定のない限り、TMIN～TMAX、AVDD = 3.3 V、DVDD = 3.3 V、CLKVDD = 3.3 V、IOUTFS = 20 mA。
表 1.
Parameter
Min
RESOLUTION
12
DC ACCURACY 1
Integral Linearity Error (INL)
Differential Nonlinearity (DNL)
−2.5
−1.3
ANALOG OUTPUT
Offset Error
Gain Error (Without Internal Reference)
Gain Error (With Internal Reference)
Full-Scale Output Current 2
Output Compliance Range
Output Resistance
Output Capacitance
−0.02
−0.5
−0.5
2
−1
Typ
Max
±0.5
±0.4
+2.5
+1.3
LSB
LSB
+0.02
+0.5
+0.5
20
+1.25
% of FSR
% of FSR
% of FSR
mA
V
kΩ
pF
1.26
V
nA
1.25
1
0.5
V
MΩ
MHz
0
±50
±100
±50
ppm of FSR/°C
ppm of FSR/°C
ppm of FSR/°C
ppm/°C
±0.1
±0.1
100
5
REFERENCE OUTPUT
Reference Voltage
Reference Output Current 3
1.14
REFERENCE INPUT
Input Compliance Range
Reference Input Resistance (Ext. Reference)
Small Signal Bandwidth
1.20
100
0.1
TEMPERATURE COEFFICIENTS
Offset Drift
Gain Drift (Without Internal Reference)
Gain Drift (With Internal Reference)
Reference Voltage Drift
Unit
Bits
POWER SUPPLY
Supply Voltages
AVDD
DVDD
CLKVDD
Analog Supply Current (IAVDD)
Digital Supply Current (IDVDD) 4
Clock Supply Current (ICLKVDD)
Supply Current Sleep Mode (IAVDD)
Power Dissipation4
Power Dissipation 5
Power Supply Rejection Ratio—AVDD 6
Power Supply Rejection Ratio—DVDD6
−1
−0.04
+1
+0.04
V
V
V
mA
mA
mA
mA
mW
mW
% of FSR/V
% of FSR/V
OPERATING RANGE
−40
+85
°C
1
2
3
4
5
6
2.7
2.7
2.7
3.3
3.3
3.3
33
8
5
5
135
145
3.6
3.6
3.6
36
9
6
6
145
IOUTA で測定し、仮想グラウンドを駆動しています。
フルスケール電流 IOUTFS の定格値は、IREF 電流の 32 倍です。
入力バイアス電流が 100 nA よりも低いバッファ・アンプを外付けして、外部負荷を駆動する必要があります。
fCLOCK = 25 MSPS および fOUT = 1 MHz の条件下で測定しています。
IOUTA と IOUTB において 20 mA の IOUTFS と 50 Ω の RLOAD を適用し、fCLOCK = 100 MSPS、 fOUT = 40 MHz の条件下で非バッファ電圧出力として測定しています。
±5%の電源変動率。
Rev. B
－ 3/30 －
AD9742
動的特性
特に指定のない限り、TMIN～TMAX、AVDD = 3.3 V、DVDD = 3.3 V、CLKVDD = 3.3 V、IOUTFS = 20 mA、差動トランス結合出力、50 Ω の二
重終端。
表 2.
Parameter
Min
DYNAMIC PERFORMANCE
Maximum Output Update Rate (fCLOCK)
Output Settling Time (tST) (to 0.1%) 1
Output Propagation Delay (tPD)
Glitch Impulse
Output Rise Time (10% to 90%)1
Output Fall Time (10% to 90%)1
Output Noise (IOUTFS = 20 mA) 2
Output Noise (IOUTFS = 2 mA)2
Noise Spectral Density 3
Max
210
AC LINEARITY
Spurious-Free Dynamic Range to Nyquist
fCLOCK = 25 MSPS; fOUT = 1.00 MHz
0 dBFS Output
−6 dBFS Output
−12 dBFS Output
−18 dBFS Output
fCLOCK = 65 MSPS; fOUT = 1.00 MHz
fCLOCK = 65 MSPS; fOUT = 2.51 MHz
fCLOCK = 65 MSPS; fOUT = 10 MHz
fCLOCK = 65 MSPS; fOUT = 15 MHz
fCLOCK = 65 MSPS; fOUT = 25 MHz
fCLOCK = 165 MSPS; fOUT = 21 MHz
fCLOCK = 165 MSPS; fOUT = 41 MHz
fCLOCK = 210 MSPS; fOUT = 40 MHz
fCLOCK = 210 MSPS; fOUT = 69 MHz
Spurious-Free Dynamic Range within a Window
fCLOCK = 25 MSPS; fOUT = 1.00 MHz; 2 MHz Span
fCLOCK = 50 MSPS; fOUT = 5.02 MHz; 2 MHz Span
fCLOCK = 65 MSPS; fOUT = 5.03 MHz; 2.5 MHz Span
fCLOCK = 125 MSPS; fOUT = 5.04 MHz; 4 MHz Span
Total Harmonic Distortion
fCLOCK = 25 MSPS; fOUT = 1.00 MHz
fCLOCK = 50 MSPS; fOUT = 2.00 MHz
fCLOCK = 65 MSPS; fOUT = 2.00 MHz
fCLOCK = 125 MSPS; fOUT = 2.00 MHz
Signal-to-Noise Ratio
fCLOCK = 65 MSPS; fOUT = 5 MHz; IOUTFS = 20 mA
fCLOCK = 65 MSPS; fOUT = 5 MHz; IOUTFS = 5 mA
fCLOCK = 125 MSPS; fOUT = 5 MHz; IOUTFS = 20 mA
fCLOCK = 125 MSPS; fOUT = 5 MHz; IOUTFS = 5 mA
fCLOCK = 165 MSPS; fOUT = 5 MHz; IOUTFS = 20 mA
fCLOCK = 165 MSPS; fOUT = 5 MHz; IOUTFS = 5 mA
fCLOCK = 210 MSPS; fOUT = 5 MHz; IOUTFS = 20 mA
fCLOCK = 210 MSPS; fOUT = 5 MHz; IOUTFS = 5 mA
Rev. B
Typ
74
11
1
5
2.5
2.5
50
30
−152
MSPS
ns
ns
pV-s
ns
ns
pA/√Hz
pA/√Hz
dBm/Hz
84
85
82
76
85
83
80
75
74
72
60
67
60
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
90
90
90
dBc
dBc
dBc
dBc
80
−82
−77
−77
−77
78
86
73
78
69
71
69
66
－ 4/30 －
Unit
−74
dBc
dBc
dBc
dBc
dB
dB
dB
dB
dB
dB
dB
dB
AD9742
Parameter
Min
Multitone Power Ratio (8 Tones at 400 kHz Spacing)
fCLOCK = 78 MSPS; fOUT = 15.0 MHz to 18.2 MHz
0 dBFS Output
−6 dBFS Output
−12 dBFS Output
−18 dBFS Output
1
2
3
Typ
Max
65
67
65
63
Unit
dBc
dBc
dBc
dBc
50 Ω 負荷に対してシングルエンドで測定しています。
出力ノイズの測定は、変換動作をまったく行わずにフルスケール出力を 20 mA に設定した状態で実施しています。これはサーマル・ノイズのみの測定値です。
ノイズ・スペクトル密度は、DAC が変換動作を実行して出力波形を発生するときの、1 Hz 帯域幅に正規化されたノイズ・パワー平均値です。
デジタル仕様
特に指定のない限り、TMIN～TMAX、AVDD = 3.3 V、DVDD = 3.3 V、CLKVDD = 3.3 V、IOUTFS = 20 mA。
表 3.
Parameter
DIGITAL INPUTS 1
Logic 1 Voltage
Logic 0 Voltage
Logic 1 Current
Logic 0 Current
Input Capacitance
Input Setup Time (tS)
Input Hold Time (tH)
Latch Pulse Width (tLPW)
2
Typ
2.1
3
0
Max
0.9
+10
+10
−10
−10
5
2.0
1.5
1.5
CLK INPUTS 2
Input Voltage Range
Common-Mode Voltage
Differential Voltage
1
Min
0
0.75
0.5
3
2.25
1.5
1.5
シングルエンド・クロック入力モードの SOIC/TSSOP パッケージの CLOCK ピンと LFCSP パッケージの CLK+ピンが含まれます。
差動または PECL クロック入力モードに設定した場合の CLK+入力と CLK–入力に適用されます。
DB0–DB11
tS
tH
CLOCK
tLPW
IOUTA
OR
IOUTB
0.1%
図 2.
Rev. B
tST
タイミング図
－ 5/30 －
0.1%
02912-B-002
tPD
Unit
V
V
µA
µA
pF
ns
ns
ns
V
V
V
AD9742
絶対最大定格
熱特性 1
表 4.
Parameter
AVDD
DVDD
CLKVDD
ACOM
ACOM
DCOM
AVDD
AVDD
DVDD
CLOCK, SLEEP
Digital Inputs, MODE
IOUTA, IOUTB
REFIO, REFLO, FS
ADJ
CLK+, CLK−, MODE
Junction
Temperature
Storage
Temperature
Lead Temperature
(10 sec)
With
Respect to
Min
Max
Unit
ACOM
DCOM
CLKCOM
DCOM
CLKCOM
CLKCOM
DVDD
CLKVDD
CLKVDD
DCOM
DCOM
ACOM
ACOM
−0.3
−0.3
−0.3
−0.3
−0.3
−0.3
−3.9
−3.9
−3.9
−0.3
−0.3
−1.0
−0.3
+3.9
+3.9
+3.9
+0.3
+0.3
+0.3
+3.9
+3.9
+3.9
DVDD + 0.3
DVDD + 0.3
AVDD + 0.3
AVDD + 0.3
V
V
V
V
V
V
V
V
V
V
V
V
V
CLKCOM
−0.3
CLKVDD +
0.3
150
V
+150
°C
300
°C
−65
熱抵抗
28 ピン 300 ミル SOIC
θJA = 55.9°C/W
28 ピン TSSOP
θJA = 67.7°C/W
32 ピン LFCSP
θJA = 32.5°C/W
1
熱抵抗の測定は、EIA/JESD51-7 に従い、自然空冷で 4 層ボードを使って実施。
°C
上記の絶対最大定格を超えるストレスを加えると、デバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格の
みを指定するものであり、この仕様の動作セクションに記載する
規定値以上でのデバイス動作を定めたものではありません。デバ
イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影
響を与えることがあります。
ESDに関する注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には 4,000V もの高圧の静電気が容易に蓄積され、
検知されないまま放電されることがあります。本製品は当社独自の ESD 保護回路を内蔵してはいますが、デバイスが
高エネルギーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣化や機能低
下を防止するため、ESD に対する適切な予防措置を講じることをお勧めします。
Rev. B
－ 6/30 －
AD9742
28
CLOCK
DB10 2
27
DVDD
DB9 3
26
DCOM
DB8 4
25
MODE
DB7 5
24
AVDD
AD9742
DB5 1
DB4 2
DVDD 3
DB3 4
DB2 5
DB1 6
(LSB) DB0 7
NC 8
RESERVED
TOP VIEW
DB5 7 (Not to Scale) 22 IOUTA
DB4 8
21
IOUTB
DB3 9
20
ACOM
DB2 10
19
NC
DB1 11
18
FS ADJ
(LSB) DB0 12
17
REFIO
NC 13
16
REFLO
NC 14
15
SLEEP
NC = NO CONNECT
図 3.
PIN 1
INDICATOR
AD9742
TOP VIEW
(Not to Scale)
24 FS ADJ
23 REFIO
22 ACOM
21 IOUTA
20 IOUTB
19 ACOM
18 AVDD
17 AVDD
NC 9
DCOM 10
CLKVDD 11
CLK+ 12
CLK– 13
CLKCOM 14
CMODE 15
MODE 16
23
02912-B-003
DB6 6
NC = NO CONNECT
28 ピン SOIC および TSSOP のピン配置
図 4.
02912-B-004
(MSB) DB11 1
32 DB6
31 DB7
30 DB8
29 DB9
28 DB10
27 DB11 (MSB)
26 DCOM
25 SLEEP
ピン配置と機能の説明
32 ピン LFCSP のピン配置
表 5. ピン機能の説明
SOIC/TSSOP
ピン番号
LFCSP
ピン番号
記号
説明
1
27
DB11
最上位データビット（MSB）
2 to 11
DB10 to DB1
データビット 10～1
12
28 to 32, 1, 2, 4
to 6
7
DB0
最下位データビット（LSB）
13, 14
8, 9
N/C
内部接続なし
15
25
SLEEP
パワーダウン制御入力。アクティブ・ハイ。アクティブ・プルダウン回路を内蔵していま
す。このピンを使用しないときは、未接続でもかまいません。
16
N/A
REFLO
内部 1.2 V リファレンスを使用する場合のリファレンス・グラウンド。内部リファレンスを無効
にするときは、AVDD に接続してください。
17
23
REFIO
リファレンス入出力。内部リファレンスが無効のとき（REFLO を AVDD に接続）は、リファレ
ンス入力になり、内部リファレンスが有効のとき（REFLO を ACOM に接続）は、1.2 V リファ
レンス出力になります。内部リファレンスを有効にする場合は、ACOM に 0.1 µF コンデンサを
接続する必要があります。
18
24
FS ADJ
フルスケール電流出力調整
19
N/A
NC
内部接続なし
20
19, 22
ACOM
アナログ・コモン
21
20
IOUTB
相補 DAC 電流出力。データビットがすべて 0 のときに、フルスケール電流になります。
22
21
IOUTA
DAC 電流出力。データビットがすべて 1 のときに、フルスケール電流になります。
23
N/A
RESERVED
予備。コモンや電源に接続しないでください。
24
17, 18
AVDD
アナログ電源電圧（3.3 V）
25
16
MODE
入力データ・フォーマット選択。ストレート・バイナリを選択するときは DCOM に接続し、2
の補数を選択するときは DVDD に接続してください。
N/A
15
CMODE
クロック・モード選択。シングルエンド・クロック・レシーバの場合は CLKCOM に（CLK+を
駆動、CLK−はオープン）、差動レシーバの場合は CLKVDD に接続してください。PECL レシー
バの場合は、オープンにします（終端回路内蔵）。
26
10, 26
DCOM
デジタル・コモン
27
3
DVDD
デジタル電源（3.3 V）
28
N/A
CLOCK
クロック入力。データは、クロックの立上がりエッジでラッチされます。
N/A
12
CLK+
差動クロック入力
N/A
13
CLK−
差動クロック入力
N/A
11
CLKVDD
クロック電源電圧（3.3 V）
N/A
14
CLKCOM
クロック・コモン
Rev. B
－ 7/30 －
AD9742
用語の説明
直線性誤差（積分非直線性もしくは INL）
電源電圧変動除去比
INL は、ゼロとフルスケールを結ぶ直線により表される理論上の出
力と実際のアナログ出力との最大誤差です。
電源が公称値から最小規定電圧値または最大規定電圧値へ変化し
たときのフルスケール出力の最大変化を意味します。
微分非直線性（DNL）
セトリング時間
DNL は、デジタル入力コードの 1 LSB の変化に対応するアナログ
値の変化を表しており、フルスケールで正規化されています。
出力が最終値を中心とする規定誤差範囲内に収束するまでに要す
る時間で、出力変化の開始から測定します。
単調性
グリッチ・インパルス
デジタル入力が増加したとき出力が増加するか不変である場合に、
D/A コンバータ（DAC）は単調であるといいます。
DAC 内の非対称なスイッチング時間は望ましくない出力過渡電圧
を発生させますが、この過渡電圧をグリッチ・インパルスによっ
て表します。グリッチ内の正味面積を表す単位 pV-s を使って規定
します。
オフセット誤差
出力電流と理論上のゼロとの差をオフセット誤差といいます。
IOUTA では、全入力ビットが 0 の場合に 0 mA 出力が得られます。
IOUTB では、全入力ビットが 1 の場合に 0 mA 出力が得られます。
SFDR
出力信号の RMS 振幅値と規定帯域内のピーク・スプリアス信号と
の差をいい、dB 値で表します。
ゲイン誤差
全高調波歪み（THD）
理論上の出力スパンと実際の出力スパンの差を意味します。実際
の出力スパンは、全入力ビットが 1 に設定されたときの出力から、
全入力ビットが 0 に設定されたときの出力を引いたときの差にな
ります。
THD は入力信号測定値（RMS 値）と 6 次までの高調波成分の RMS
値総和との比をいい、パーセント値またはデシベル値（dB）で表
されます。
出力コンプライアンス・レンジ
マルチトーン・パワー比
出力コンプライアンス・レンジは、電流出力型 DAC の出力におけ
る許容電圧範囲です。最大コンプライアンス値を超えて動作させ
ると、出力段の飽和かブレークダウンによって非直線性が発生す
ることがあります。
等振幅の複数キャリア信号を含んだときのスプリアス・フリー・
ダイナミック・レンジ。
キャリア信号の RMS 振幅値と帯域内のピー
ク・スプリアス信号との差として測定されます。
温度ドリフト
温度ドリフトとは、周囲温度（25℃）から TMIN または TMAX の値ま
での最大変化になります。オフセットとゲイン・ドリフトの場合、
1℃当たりに対してフルスケール範囲（FSR）の ppm 値で表されま
す。リファレンス・ドリフトの場合、ドリフトは 1℃当たりの ppm
値で表されます。
3.3V
REFLO
AVDD
150pF
REFIO
PMOS
CURRENT SOURCE
ARRAY
FS ADJ
RSET
2kΩ
3.3V
DVDD
DCOM
50Ω
RETIMED
CLOCK
OUTPUT*
LECROY 9210
PULSE GENERATOR
LSB
SWITCHES
IOUTB
MODE
LATCHES
50Ω
SLEEP
50Ω
CLOCK
OUTPUT
図 5.
Rev. B
ROHDE & SCHWARZ
FSEA30
SPECTRUM
ANALYZER
IOUTA
SEGMENTED SWITCHES
FOR DB11–DB3
CLOCK
DVDD
DCOM
MINI-CIRCUITS
T1-1T
DIGITAL
DATA
TEKTRONIX AWG-2021
WITH OPTION 4
*AWG2021 CLOCK RETIMED
SO THAT THE DIGITAL DATA
TRANSITIONS ON FALLING EDGE
OF 50% DUTY CYCLE CLOCK.
基本的な AC 特性評価テストの構成（SOIC/TSSOP パッケージ）
－ 8/30 －
02912-B-005
0.1μF
ACOM
AD9742
1.2V REF
AD9742
代表的な性能特性
95
95
125MSPS
90
85
SFDR (dBc)
SFDR (dBc)
80
65MSPS
75
210MSPS
70
–6dBFS (LFCSP)
85
165MSPS (LFCSP)
80
0dBFS
90
210MSPS (LFCSP)
165MSPS
65
75
–12dBFS
70
65
125MSPS (LFCSP)
–12dBFS (LFCSP)
60
60
0dBFS (LFCSP)
55
55
50
50
10
100
fOUT (MHz)
90
90
85
85
SFDR (dBc)
75
–6dBFS
70
65
50
45
45
20
25
fOUT (MHz)
02912-B-009
50
85
85
80
80
70
–6dBFS
65
–12dBFS
60
0dBFS
SFDR (dBc)
75
0dBFS
50
30
35
fOUT (MHz)
40
40
50
60
70
fOUT 対 SFDR @ 210 MSPS
20mA
10mA
5mA
60
45
25
30
65
50
20
20
70
55
15
10
75
55
Rev. B
–12dBFS (LFCSP)
図 10.
90
図 8.
–12dBFS
fOUT 対 SFDR @ 65 MSPS
90
10
–6dBFS
fOUT (MHz)
95
5
0dBFS (LFCSP)
0
95
0
fOUT 対 SFDR @ 165 MSPS
65
55
図 7.
60
–6dBFS (LFCSP)
55
15
50
70
60
10
40
75
60
5
30
80
0dBFS
45
45
02912-B-012
SFDR (dBc)
図 9.
95
–12dBFS
20
fOUT (MHz)
95
0
10
fOUT 対 SFDR @ 0 dBFS
80
SFDR (dBc)
0
02912-B-054
図 6.
45
0
5
10
15
fOUT (MHz)
図 11.
fOUT 対 SFDR @ 125 MSPS
－ 9/30 －
20
25
02912-B-010
1
02912-B-006
45
02912-B-007
–6dBFS
各種 IOUTFS の fOUT 対 SFDR @ 65 MSPS および 0 dBFS
AD9742
95
95
90
90
85
78MSPS (10.1,12.1)
85
65MSPS (8.3,10.3)
65MSPS
80
80
SFDR (dBc)
165MSPS
65
210MSPS
60
75
65
55
55
50
50
–20
–15
–10
–5
0
AOUT (dBFS)
図 12.
210MSPS (29, 31)
165MSPS (22.6, 24.6)
210MSPS (29, 31)
60
210MSPS (LFCSP)
45
–25
125MSPS (16.9, 18.9)
70
45
–25
–20
–15
–10
–5
0
AOUT (dBFS)
図 15.
AOUT 対 シングルトーン SFDR @ fOUT = fCLOCK/11
02912-B-014
70
02912-B-013
SFDR (dBc)
125MSPS
75
AOUT 対 デュアルトーン IMD @ fOUT = fCLOCK/7
1.0
95
90
85
0.5
ERROR (LSB)
SFDR (dBc)
125MSPS (LFCSP)
65MSPS
80
75
165MSPS (LFCSP)
70
65
60
0
165MSPS
125MSPS
–0.5
55
210MSPS (LFCSP)
–20
–15
–10
–5
0
AOUT (dBFS)
図 13.
–1.0
02912-B-008
45
–25
0
1024
2048
3072
4096
3072
4096
CODE
図 16.
AOUT 対 シングルトーン SFDR @ fOUT = fCLOCK/5
02912-B-015
210MSPS
50
INL
1.0
80
0.8
75
20mA
0.6
0.4
ERROR (LSB)
SNR
70
65
5mA
10mA
60
0.2
0
–0.2
–0.4
–0.6
55
25
45
65
85
105
125
fCLOCK (MHz)
図 14.
Rev. B
145
165
185
205
各種 IOUTFS の fCLOCK 対 SNR @ fOUT = 5 MHz および 0 dBFS
－ 10/30 －
–1.0
0
1024
2048
CODE
図 17.
DNL
02912-B-017
50
02912-B-011
–0.8
AD9742
0
90
–20
fCLOCK = 78MSPS
fOUT1 = 15.0MHz
fOUT2 = 15.4MHz
–30
SFDR = 77dBc
AMPLITUDE = 0dBFS
–10
85
4MHz
MAGNITUDE (dBm)
SFDR (dBc)
80
75
19MHz
70
65
49MHz
–40
–50
–60
–70
60
–80
34MHz
55
–20
0
20
40
60
80
TEMPERATURE (°C)
図 18.
–100
02912-B-019
50
–40
1
11
16
21
26
31
SFDR の温度特性 @ 165 MSPS、0 dBFS
図 20.
デュアルトーン SFDR
0
fCLOCK = 78MSPS
–10
fCLOCK = 78MSPS
fOUT = 15.0MHz
–10
–20
SFDR = 79dBc
AMPLITUDE = 0dBFS
–20
fOUT2 = 15.4MHz
–30
fOUT3 = 15.8MHz
–40
–50
–60
–70
–60
–70
–80
–90
11
16
21
26
31
36
FREQUENCY (MHz)
図 19.
–100
02912-B-016
6
SFDR = 75dBc
AMPLITUDE = 0dBFS
–50
–90
1
fOUT4 = 16.2MHz
–40
–80
–100
fOUT1 = 15.0MHz
1
6
11
16
21
26
31
FREQUENCY (MHz)
シングルトーン SFDR
図 21.
4 トーン SFDR
3.3V
REFLO
AVDD
150pF
1.2V REF
REFIO
IREF
0.1μF
RSET
2kΩ
3.3V
FS ADJ
DVDD
DCOM
CLOCK
AD9742
PMOS
CURRENT SOURCE
ARRAY
CLOCK
VDIFF = VOUTA – VOUTB
IOUTA
SEGMENTED SWITCHES
FOR DB11–DB3
LSB
SWITCHES
LATCHES
IOUTB
IOUTA
IOUTB
MODE
SLEEP
DIGITAL DATA INPUTS (DB11–DB0)
図 22.
簡略ブロック図（SOIC/TSSOP パッケージ）
－ 11/30 －
VOUTA
VOUTB
RLOAD
50Ω
RLOAD
50Ω
02912-B-021
VREFIO
ACOM
36
02912-B-020
MAGNITUDE (dBm)
–30
Rev. B
36
FREQUENCY (MHz)
0
MAGNITUDE (dBm)
6
02912-B-018
–90
AD9742
動作説明
これらの電流源はすべて、PMOS 差動電流スイッチを経由して 2
つの出力ノードのどちらか一方（IOUTA または IOUTB）に切り替
えられます。この PMOS 差動電流スイッチは、AD9764 ファミリー
で初めて採用されたアーキテクチャをベースにしています。ス
イッチング時の過渡電圧で発生する歪みを低減するために、さら
に改良が加えられたものです。このスイッチ・アーキテクチャに
よって、各種タイミング誤差も低減でき、差動電流スイッチの入
力に対してマッチングした相補駆動信号を供給します。
AD9742 のアナログとデジタルの各回路部には、それぞれ独立して
2.7～3.6 V の電圧範囲で動作する電源入力（AVDD と DVDD）を用
意しています。最大 210 MSPS のクロック・レートで動作するデジ
タル回路部は、エッジ・トリガ・ラッチとセグメント・デコード・
ロジック回路で構成されています。アナログ回路部は、PMOS 電流
源、付随する差動スイッチ、1.2 V のバンドギャップ電圧リファレ
ンス、リファレンス制御アンプで構成されています。
DAC のフルスケール出力電流は、リファレンス制御アンプによっ
て安定化させますが、外部抵抗 RSET をフルスケール調整（FS ADJ）
ピンに接続することによって、2～20 mA の範囲内に設定できます。
この外部抵抗とリファレンス制御アンプおよび電圧リファレンス
VREFIO により、リファレンス電流 IREF が設定され、それが適切なス
ケーリング・ファクタでセグメント化された電流源に複製されま
す。フルスケール電流 IOUTFS は、IREF の 32 倍になります。
リファレンス動作
AD9742は、1.2 Vのバンドギャップ・リファレンスを内蔵していま
す。内部リファレンスを無効にするには、REFLOをAVDDに接続
します。また、外部リファレンスを使って、性能に影響を及ぼす
ことなく簡単に無効にすることができます。内部または外部リ
ファレンスのどちらを使用するかに応じて、REFIOが入力または出
力として動作します。内部リファレンスを使用するのは簡単です。
REFIOとACOMの各ピン間に0.1 µFのコンデンサを接続してデ
カップリングし、さらにREFLOとACOMとの間を5 Ω未満の抵抗で
接続します。内部リファレンス電圧は、REFIOピンから取ります。
REFIOの電圧を回路内の他の個所で使用する場合は、入力バイアス
電流が100 nAよりも低いバッファ・アンプを外付けしてください。
内部リファレンスを使用する例を図 23に示します。
3.3V
OPTIONAL
EXTERNAL
REF BUFFER
REFLO
AVDD
150pF
1.2V REF
REFIO
ADDITIONAL
LOAD
0.1μF
2kΩ
図 23.
CURRENT
SOURCE
ARRAY
FS ADJ
02912-B-022
図 22にAD9742 の簡略化したブロック図を示します。AD9742 は
DAC、デジタル制御ロジック、フルスケール出力電流制御回路で
構成されます。DACは最大 20 mAのフルスケール電流（IOUTFS）を
供給できるPMOS電流ソース・アレイから構成されています。この
アレイは、上位 5 ビット（MSB）を構成する 31 の等しい電流に分
割されます。次の 4 ビット、すなわち中央のビットは、MSB電流
ソースの 1/16 に相当する 15 の等しい電流源で構成されています。
残りのLSBは、中央ビットの電流源をバイナリで重み付けしたもの
になります。R-2Rラダー方式ではなく、電流源を使用して中央ビッ
トと下位ビットを構成する手法を用いることで、マルチトーンま
たは低振幅信号に対するダイナミック性能を改善でき、高出力イ
ンピーダンス（すなわち 100 kΩ以上）を維持することができます。
AD9742
内部リファレンスの回路構成
図 24に示すように、外部リファレンスをREFIOに入力できます。
外部リファレンスは、固定リファレンス電圧にすれば精度とドリ
フト性能が改善でき、可変リファレンス電圧にすればゲインの制
御が可能になります。このとき内部リファレンスは無効になるた
め、0.1 µFの補償用コンデンサを接続する必要はなく、またREFIO
の入力インピーダンスが比較的高いため、外部リファレンスの負
荷を最小限に抑えることができます。
3.3V
REFLO
AVDD
150pF
AVDD
1.2V REF
VREFIO
FS ADJ
RSET
IREF =
VREFIO/RSET
図 24.
Rev. B
－ 12/30 －
REFIO
AD9742
CURRENT
SOURCE
ARRAY
REFERENCE
CONTROL
AMPLIFIER
外部リファレンスの回路構成
02912-B-023
EXTERNAL
REF
AD9742
リファレンス制御アンプ
AD9742は、フルスケール出力電流IOUTFSを安定化させるための制御
アンプを内蔵しています。この制御アンプは図 24 に示すようにV/I
コンバータ構成になるため、その電流出力IREFは式4に示すように
VREFIOと外部抵抗RSETの比になります。IREFはセグメント化された電
流源に適切なスケール・ファクタで複製され、これによって式3に
示すIOUTFSが設定されます。
IREF を 62.5～625 µA の範囲に設定すると、
制御アンプによって IOUTFS
の調整スパンが広くなり（10:1）、この電流の調整範囲が 2～
20 mA になります。IOUTFS が広い調整スパンを持つことで、いくつ
かの利点が得られます。ひとつは AD9742 の消費電力に直接関係し
ており、これが IOUTFS に比例するということです（「消費電力」を
参照）。もうひとつは 20 dB の調整が可能ということで、システム
のゲインを調整する場合に便利です。
リファレンス制御アンプは約500 kHzの小信号帯域幅ですが、これ
を低周波小信号の乗算アプリケーションとしても利用できます。
DACの伝達関数
AD9742 は IOUTA と IOUTB の相補電流を出力します。ビットがす
べてハイレベルのときは（DAC コード＝4095）、IOUTA がフルス
ケールに近い電流出力 IOUTFS を出力しますが、このとき相補出力の
IOUTB は電流を出力しません。IOUTA と IOUTB に現れる電流出力
は、入力コードと IOUTFS の関数であり、以下の式で求めることがで
きます。
IOUTA = (DAC CODE / 4096)× I OUTFS
(1)
IOUTB = (4095 − DAC CODE)/4096 × I OUTFS
(2)
ここで、DAC CODE = 0～4095（10 進数値）です。
前述したように、IOUTFS はリファレンス電圧 VREFIO と外部抵抗 RSET
によって決まるリファレンス電流 IREF の関数です。これを以下の式
で表すことができます。
IOUTFS = 32 × IREF
(3)
ここで
IREF = VREFIO/RSET
(4)
一般的に 2 つの電流出力から抵抗性負荷を直接もしくはトランス
を介して駆動します。DC 結合が必要な場合は、アナログ・コモン
ACOM に接続したマッチング抵抗性負荷 RLOAD に、IOUTA と
IOUTB を直接接続してください。これは両端を終端した 50 Ω また
は 75 Ω ケーブルのように、RLOAD は IOUTA または IOUTB から見
ると等価な負荷抵抗値に相当します。IOUTA と IOUTB の各ノード
に現れるシングルエンドの電圧出力は、以下のように簡単に表す
ことができます。
VOUTA = IOUTA × RLOAD
(5)
VOUTB = IOUTB × RLOAD
(6)
ここでは、歪みや線形性に関して規定の性能を得るために、VOUTA
とVOUTBのフルスケール値が規定の出力コンプライアンス・レンジ
内に収まるように注意してください。
(7)
VDIFF = (IOUTA − IOUTB) × RLOAD
IOUTA、IOUTB、IREFの値を代入すると、VDIFFは以下のようになり
ます。
V DIFF = {(2 × DAC CODE − 4095)/ 4096}
(8)
(32 × RLOAD / RSET )× V REFIO
Rev. B
式 7 と式 8 から、AD9742 を差動で動作させる利点がわかります。
ひとつは、差動動作によってノイズや歪み、DC オフセットなど、
IOUTA と IOUTB の同相誤差となる要因を除去できることです。も
うひとつは、コードに依存した差動電流とそれにより生じる電圧
VDIFF はシングルエンドの電圧出力（VOUTA または VOUTB）の 2 倍に
なるため、負荷に対して 2 倍の信号パワーを得ることができます。
式 8 に示すレシオメトリックの関係を考慮して、温度にトラッキン
グする抵抗を RLOAD と RSET に選択すれば、AD9742 のシングルエン
ド出力（VOUTA と VOUTB）または差動出力（VDIFF）のゲイン・ドリ
フト温度性能が改善できます。
アナログ出力
DACの相補電流出力であるIOUTAとIOUTBはシングルエンドまた
は差動動作として設定することができます。「DACの伝達関数」
の式 5 ～ 8 で示したように、負荷抵抗 RLOAD を使用して IOUTA と
IOUTBをシングルエンドの相補電圧出力VOUTAとVOUTBに変換でき
ます。トランスや差動アンプを用いた回路構成によって、VOUTAと
VOUTBの間に生じる差動電圧 VDIFF をシングルエンド電圧に変換す
ることもできます。AD9742のAC性能は、IOUTAとIOUTBの電圧
振幅レベルを±0.5 Vに制限したうえで差動トランス結合出力を使
用することで、最適値として規定されています。
AD9742を差動動作に構成すると、歪みとノイズ性能を改善できま
す。トランスまたは差動アンプの同相ノイズ除去性能によって、
IOUTAとIOUTBの同相誤差要因が大幅に低減されます。この同相
誤差発生要因としては、偶数次歪み積やノイズなどがあります。
再構成された信号波形の周波数成分が増加したり、その振幅が減
少すればするほど、歪み性能が大きく改善します。これはさまざ
まかつダイナミックな同相歪みのメカニズムやデジタル・フィー
ドスルー、ノイズが一次的に打ち消されるためです。
トランスにより差動／シングルエンド変換すると、負荷に対して
再構成信号を 2 倍のパワーで供給できます（ソース終端がないもの
と仮定）。IOUTA と IOUTB の出力電流は相補的であるため、差動
で処理すると足し合わされるようになります。トランスを正しく
選択すれば、AD9742 はさまざまな負荷に対して必要なパワーおよ
び電圧レベルを供給できます。
IOUTA と IOUTB の出力インピーダンスは、電流源が接続された
PMOS スイッチが等価的に並列接続で組み合わされた回路によっ
て決定され、その代表値は 5 pF との並列接続時で 100 kΩ です。
PMOS デバイスの特性により、出力インピーダンスは出力電圧
（VOUTA と VOUTB）にも多少依存します。そのため I/V オペアンプの
回路構成を使って、IOUTA と IOUTB またはそのいずれかを仮想グ
ラウンド・レベルに維持すれば、DC 直線性が最適化できます。な
お AD9742 の INL/DNL 仕様は、オペアンプを使い IOUTA を仮想グ
ラウンド・レベルに維持した状態で測定しています。
最適な性能を実現するために、IOUTA と IOUTB にも順守すべき正
と負の電圧コンプライアンス範囲があります。CMOS プロセスの
ブレークダウン限界に基づき、−1 V の負出力コンプライアンス範
囲が設定されています。この最大制限値を超える動作は、出力段
のブレークダウンを引き起こし、AD9742 の信頼性を損なうことが
あります。
正の出力コンプライアンス範囲は、フルスケール出力電流 IOUTFS
に多少依存します。IOUTFS = 20 mA 時の 1.2 V の定格値は、IOUTFS = 2
mA のとき 1 V と、やや劣化します。IOUTA と IOUTB の最大フル
スケール信号が 0.5 V を超えない限り、シングルエンドまたは差動
出力で最適な歪み性能が得られます。
－ 13/30 －
AD9742
表 6. クロック・モードの選択
デジタル入力
AD9742 のデジタル回路部は、12 ビットの入力チャンネルと 1 本の
クロック入力で構成されています。12 ビットのパラレル・データ
入力は、DB11 を最上位ビット（MSB）とし、DB0 を最下位ビット
（LSB）とする標準的な正のバイナリ・コーディングに従います。
すべてのデータビットがロジック 1 のとき、IOUTA がフルスケー
ル電流を出力します。IOUTB は相補出力を提供し、フルスケール
電流は入力コードの関数により 2 つの出力に分割されます。
Clock Input Mode
CLKCOM
CLKVDD
Float
Single-Ended
Differential
PECL
前述したように、シングルエンド入力モードは 28 ピン・パッケー
ジのクロック入力と同様の動作をします。
差動入力モードでは、クロック入力は高インピーダンスの差動ペ
アとして機能します。CLK+入力と CLK−入力の同相電圧レベルは
0.75～2.25 V の範囲で変えられ、差動電圧は最小 0.5 V p-p になりま
す。このモードを使うと、クロックを差動サイン波で駆動するこ
とができます。広いゲイン帯域幅を持つ差動入力によりサイン波
をシングルエンドの方形波に内部で変換できるためです。
02912-B-024
DIGITAL
INPUT
デジタル入力の等価回路
デジタル・インターフェースは、エッジ・トリガ方式のマスター／
スレーブ・ラッチになっています。DAC出力はクロックの立上が
りエッジで更新され、210 MSPSのクロック・レートに対応してい
ます。このクロックは、規定のパルス幅を満たせば任意のデュー
ティ・サイクルで動作させることができます。規定の最小時間を
満たす限り、セットアップおよびホールド時間をクロック・サイ
クルの範囲内で変化させることもできますが、これらの遷移エッ
ジの場所によってデジタル信号の漏れ出しや歪み性能が劣化する
ことがあります。一般的にデューティ・サイクルが50%のクロック
の立下がりエッジで入力データが遷移するとき、最高の性能が得
られます。
3 番目のクロック・モードでは、PECLロジックを使ってDACクロッ
クを基板上で分配すれば、外付け部品数を低減できます。内部終
端回路構成を図 26に示します。これらの終端抵抗はトリミングさ
れていないため、最大±20%の違いがあります。ただし、抵抗間の
マッチングは一般に±1%以下です。
AD9742
CLK+
CLOCK
RECEIVER
CLK–
50Ω
TO DAC CORE
50Ω
VTT = 1.3V NOM
図 26.
02912-B-025
DVDD
図 25.
CMODE Pin
PECL モードのクロック終端
クロック入力
DACのタイミング
SOIC/TSSOPパッケージ
28 ピン・パッケージ品のシングルエンド・クロック入力（CLOCK）
は、レール to レール CMOS レベルに駆動してください。DAC 出力
の品質はクロックの品質と直接関係しており、ジッタが重要な問
題になります。クロック内のノイズやジッタはすべて、DAC 出力
に直接現れてしまいます。DAC ラッチは立上がりエッジでトリガ
されるため、CLOCK 入力の立上がりエッジが急峻であればあるほ
ど、良好な性能が得られます。
LFCSPパッケージ
LFCSP パッケージ品ではクロック入力を設定することができます。
シングルエンド・クロック・モードのほか、2 つの差動クロック・
モードでの動作が可能になります。モードの選択は表 6 に示すよう
CMODE を CLKCOM に接続すると、
に CMODE 入力で制御します。
シングルエンド・クロック入力が選択されます。このモードでは、
CLK+入力をレール to レール振幅で駆動し、CLK−入力はオープン
のままにします。CMODE を CLKVDD に接続すると、差動レシー
バ・モードが選択されます。このモードでは、どちらの入力も高
インピーダンスになります。第 3 のモードは CMODE をオープン
（Float）のままにします。このモードも差動ですが、正エミッタ結
合ロジック（PECL）対応の内部終端回路が有効になります。性能
の点で、この 3 つのクロック・モードに大きな差はありません。
Rev. B
入力クロックとデータのタイミング関係
DACのダイナミック性能は、クロック・エッジの位置と入力デー
タが変化するタイミングとの関係に依存します。AD9742 は立上が
りエッジでトリガされるため、データの変化がこのエッジに近い
とき、ダイナミック性能が影響を受けやすくなります。一般に、
AD9742 を使用するときの目標は、データ変化をクロックの立下が
りエッジ付近にすることです。これはサンプル・レートが大きく
なるほど重要になります。図 27に、サンプル・レートごとのクロッ
ク位置とSFDRとの関係を示します。サンプル・レートを低くすれ
ばするほど、クロックの位置を設定できる範囲が広くなりますが、
サンプル・レートが高くなるほど、注意が必要になります。
－ 14/30 －
AD9742
75
20
70
18
16
210MSPS
65
14
dB
IDVDD (mA)
20MHz SFDR
60
55
50MHz SFDR
50
12
165MSPS
10
125MSPS
8
6
45
4
65MSPS
40
–1
–2
0
1
3
2
ns
02912-B-026
50MHz SFDR
35
–3
0
0.01
図 27. クロック位置 対 SFDR @ fOUT = 20 MHz および 50 MHz
図 29.
スリープ・モード動作
0.1
RATIO (fOUT/fCLOCK)
1
02912-B-028
2
フルスケール・サイン波出力比 対 IDVDD @ DVDD = 3.3 V
12
10
DIFF
ICLKVDD (mA)
AD9742 は出力電流をオフにして、2.7～3.6V の規定電源範囲と温
度範囲で電源電流を 6 mA 以下まで低減するパワーダウン機能を備
えています。SLEEP ピンをロジック・レベル 1 に設定すると、こ
のモードがアクティブになります。SLEEP ピンのロジック・スレッ
ショルドは、0.5 AVDD です。このデジタル入力はアクティブ・プ
ルダウン回路も内蔵しており、入力が未接続のままでも AD9742
をイネーブルの状態に維持できます。
AD9742 は 50 ns 未満でパワー
ダウン・モードに入り、約 5 µs で復帰します。
8
PECL
6
4
SE
消費電力
•
•
•
•
0
電源電圧（AVDD、CLKVDD、DVDD）
フルスケール電流出力（IOUTFS）
更新レート（fCLOCK）
再生されたデジタル入力信号波形
図 30.
35
30
IAVDD (mA)
25
20
15
4
6
8
図 28.
Rev. B
10
12
IOUTFS (mA)
14
16
18
20
02912-B-027
10
2
50
100
150
200
250
fCLOCK (MSPS)
消費電力はアナログ電源電流IAVDDおよびデジタル電源電流IDVDDに
正比例します。IAVDDは図 28に示すようにIOUTFSに正比例し、fCLOCK
とは無関係です。これに対して、 IDVDD はデジタル入力信号波形
fCLOCKとデジタル電源DVDDの両方に依存します。図 29に、DVDD =
3.3 Vで各種の更新レートを適用した場合、IDVDD特性がフルスケー
ル・サイン波出力比（fOUT/fCLOCK）の関数として変化する様子を示
します。
0
0
IOUTFS 対 IAVDD
－ 15/30 －
各種クロック・モードでの fCLOCK 対 ICLKVDD
02912-B-029
2
AD9742 の消費電力 PD は、以下のようないくつかの要素に依存し
ています。
AD9742
AD9742 のアプリケーション
オペアンプを使用した差動結合
出力構成
図 32に示すように、オペアンプを使用して差動／シングルエンド
信号変換を行うこともできます。同じ 25 Ωの 2 本の負荷抵抗RLOAD
をAD9742 に外付けします。IOUTAとIOUTB間で生成された差動電
圧は、差動オペアンプ回路によってシングルエンド信号に変換さ
れます。コンデンサをIOUTAとIOUTBの間に必要に応じて挿入し、
ローパス・フィルタを形成できます。このコンデンサを追加すれ
ば、DACの高スルー出力によるオペアンプの入力過負荷を生じる
ことがなくなり、オペアンプの歪み性能も改善されます。
以下ではAD9742の代表的な出力回路構成を、いくつか例を挙げて
説明します。特に記載しない限り、IOUTFSは公称値20 mAに設定さ
れているものとします。最適なダイナミック性能が要求されるア
プリケーションの場合は、差動出力構成を推奨します。差動出力
回路は、RFトランスまたは差動オペアンプを用いて構成すること
ができます。AC結合が可能なすべてのアプリケーションに対し、
最適な高周波数性能を得るため、トランスによる回路構成を推奨
します。差動オペアンプによる回路構成は、DC結合、バイポーラ
出力、信号ゲイン、レベル・シフトが必要なアプリケーションに
選択したオペアンプの帯域幅範囲において良好に使えます。
500Ω
AD9742
225Ω
IOUTA 22
トランスを使用した差動結合
図 31に示すように、RFトランスを使用して、差動／シングルエン
ド信号変換が可能です。差動結合トランス出力は、出力信号のス
ペクトル成分がトランスの通過帯域内である場合、最適な歪み性
能を示します。Mini-Circuits T1–1TなどのRFトランスは、幅広い周
波数範囲で同相歪み（つまり偶数次高調波）とノイズに対して優
れた除去性能を示します。さらに、電気的な絶縁機能を持ってい
るほか、負荷に対して 2 倍のパワーが得られます。インピーダンス
をマッチングさせるために、インピーダンス比の異なるトランス
も使用可能です。なお、トランスはAC結合のみで使用可能である
ことを忘れないでください。
AD8047
225Ω
IOUTB 21
COPT
500Ω
25Ω
図 32.
02912-B-031
シングルエンド出力は、ユニポーラ電圧出力を必要とするアプリ
ケーションに適しています。IOUTAとIOUTBの両方またはいずれ
かを、ACOMを基準とし、適切な値の負荷抵抗RLOADに接続すると、
正極性のユニポーラ電圧が得られます。この構成は、グラウンド
基準の出力電圧が必要な、DC結合単電源システムに最適です。こ
れとは別に、アンプをI/Vコンバータとして構成し、IOUTAまたは
IOUTBを負極性のユニポーラ電圧に変換することも可能です。こ
の構成であれば、IOUTAまたはIOUTBが仮想グラウンドのレベル
に維持されるため、最良のDC直線性が得られます。
25Ω
オペアンプを使用した DC 差動結合
この回路構成での同相ノイズ除去性能は、一般に抵抗のマッチン
グによって決まります。この回路ではAD8047を利用して差動オペ
アンプ回路を構成し、信号ゲインをある程度持たせています。オ
ペアンプの出力は約±1 Vなので、両電源で動作させる必要があり
ます。AD9742の差動性能を維持しながら、システム・レベルのそ
の他の目標値（コスト、電力）を満たすことのできる高速アンプ
を選択しなければなりません。この回路を最適化する際には、オ
ペアンプの差動ゲイン、ゲイン設定抵抗の値、要求されるフルス
ケール出力振幅が可能かどうかを考慮してください。
図 33に示す差動回路は、単電源システムで必要なレベル・シフト
動作が可能です。この場合、AD9742 とオペアンプ用の正のアナロ
グ 電 源 で あ る AVDD も 、 AD9742 の 差 動 出 力 を 中 間 電 源 電 圧
（AVDD/2）にレベル・シフトするために使用しています。AD8041
は、このアプリケーションに適したオペアンプです。
MINI-CIRCUITS
T1-1T
500Ω
IOUTA 22
AD9742
RLOAD
AD9742
225Ω
OPTIONAL RDIFF
図 31.
トランスを使用した差動出力
COPT
25Ω
IOUTA と IOUTB の両方に必要な DC 電流経路を確保するために、
IOUTA
トランス一次側のセンター・タップは ACOM に接続します。
と IOUTB に現れる相補電圧（VOUTA と VOUTB）は、ACOM を中心
とする対称な振幅を得られますが、AD9742 規定の出力コンプライ
アンス範囲に維持しなければなりません。トランスの出力が受動
素子による再構成フィルタやケーブルを通して抵抗負荷 RLOAD に
接続しているアプリケーションでは、差動抵抗 RDIFF を挿入できま
す。RDIFF の値はトランスのインピーダンス比によって決まります
が、適切に信号源終端をすることで、低い VSWR が維持できます。
この場合、信号パワーの約半分は RDIFF で消費されます。
Rev. B
AD8041
225Ω
IOUTB 21
－ 16/30 －
図 33.
1kΩ
25Ω
1kΩ
単電源の DC 差動結合回路
AVDD
02912-B-032
IOUTB 21
02912-B-030
IOUTA 22
AD9742
シングルエンドの非バッファ電圧出力
図 34の回路は、50 Ω のケーブルの両端を終端したことで、20 mA
の定格フルスケール電流IOUTFSが等価的に 25 Ω の等価抵抗RLOAD
を流れ、約 0～0.5 Vの範囲のユニポーラ出力が得られるように、
AD9742 が設定されています。この場合RLOAD は、 IOUTA または
IOUTB から見て等しい負荷抵抗値になります。使用しない出力
（IOUTAまたはIOUTB）はACOMに直接、またはマッチング抵抗
RLOAD を介してACOMに接続します。正のコンプライアンス範囲
を順守していれば、異なる値の IOUTFS と RLOAD も選択可能です。
「アナログ出力」で説明したように、このモードでは積分非直線
性（ INL ）についても配慮する必要があります。最適な INL 性能
を確保するために、シングルエンドのバッファ電圧出力の回路構
成を推奨します。
アナログ／デジタルDC電源分配に重畳した、DC変動やACノイズ
を除去できるDAC出力の性能は、システム性能を大きく左右する
要素の 1 つです。これは電源電圧変動除去比（PSRR）と呼ばれま
す。電源の DC変動の影響を受けると、 DAC のフルスケール電流
IOUTFSに関連して生じるゲイン誤差として、DACの性能がそのまま
現れてきます。スイッチング電源により電力分配するアプリケー
ションでは、DC電源にACノイズが乗る現象がよく見られます。ス
イッチング電源ノイズは、通常、数十キロヘルツから数メガヘル
ツのスペクトルに発生します。この周波数範囲におけるAD9742 の
AVDD電源周波数とPSRRの関係を図 36に示します。
85
80
IOUTFS = 20mA
AD9742
プリント基板の推奨グラウンド層、電源層、信号のレイアウトを
示します。
VOUTA = 0V TO 0.5V
75
IOUTA 22
50Ω
25Ω
図 34.
70
02912-B-033
IOUTB 21
PSRR (dB)
50Ω
非バッファの 0～0.5 V 電圧出力
65
60
55
50
シングルエンドのバッファ電圧出力構成
COPT
IOUTFS = 10mA
IOUTA 22
U1
VOUT = IOUTFS × RFB
200Ω
02912-B-034
IOUTB 21
図 35.
ユニポーラのバッファ電圧出力
電源とグラウンディングに関する留意事項、電源電
圧変動除去比
多くのアプリケーションにおいて、理想的とはいえない動作条件
で高速性と高性能を追求されています。このようなアプリケー
ションでは、プリント基板の設計と実装が回路設計と同じくらい
重要になります。最適な性能を実現するには、デバイスの選択、
配置、配線方法、さらには電源のバイパス処理、グラウンディン
グに対して、正しい高周波回路技術を適用しなければなりません。
図 40～図 43に、AD9742 評価用ボードで実際に使用されている、
Rev. B
0
6
8
FREQUENCY (MHz)
10
2
4
図 36.
電源電圧除去比（PSRR）
12
図 36の電源電圧除去比は、（電流出力／電圧入力）の単位で表記
しています。アナログ電源に乗るノイズが内部スイッチ動作を変
調させてしまうため、出力電流に悪影響を及ぼします。したがっ
て、使用するIOUT出力にAVDD上の電圧ノイズが非線形的に乗っ
てきます。これらのスイッチは相対的に異なるサイズであるため、
PSRRのコード依存性が非常に高くなります。これが原因で、低周
波数の電源ノイズが、高い周波数に変調されるミキシング効果と
して現れます。差動DAC出力のいずれかについて、PSRRが最悪に
なるのは、フルスケール電流がその出力に対して流れるときです。
このため図 36に示すPSRR測定値は、最悪状態を示しています。つ
まりデジタル入力がスタティック状態で、20 mAのフルスケール出
力電流が測定対象のDAC出力に対して流れている場合です。
RFB
200Ω
AD9742
40
02912-B-035
45
図 35は、オペアンプU1 がAD9742 の出力電流をI/V変換する、シン
グルエンド・バッファ出力の回路構成です。U1 でIOUTA（または
IOUTB）を仮想グラウンド・レベルに維持しているため、「アナ
ログ出力」で説明したように、DACのINL性能に影響を与える出力
インピーダンスの非線形性の影響を抑制できます。このシングル
エンド構成で、最良の DC 直線性性能が一般的に得られますが、
DACの更新レートが速くなると、U1 のスルーレートによってAC
歪み性能が制限されてしまうことがあります。U1 からは負のユニ
ポーラ出力電圧が得られ、そのフルスケール出力電圧はRFBとIOUTFS
の積になります。IOUTFSとRFBまたはそのいずれかをスケーリングし
て、U1 の電圧出力振幅レベルの範囲内にフルスケール出力が収ま
るように設定します。IOUTFSを低減すると、U1 がシンクする信号電
流が少なくなるため、AC歪み性能が改善できます。
次に、アナログ電源に混入するノイズの影響について説明します。
まず、スイッチング周波数 250 kHzのスイッチング・レギュレータ
が 10 mVのノイズを発生するものとします。単純化するために（高
調波を無視することにして）、このノイズがすべて 250 kHzに集中
しているとしましょう。この不要ノイズがDACのフルスケール電
流IOUTFSに重畳されて、どれだけの量の電流ノイズになるかを計算
するには、図 36から 250 kHz時のPSRR（dB）を求める必要があり
ます。任意の値のRLOADに対して、PSRRを計算するには、PSRRの
単位をA/VからV/Vに変換されるように、20 Ω×log（RLOAD）のス
ケーリング係数を用いて図 36の曲線を調整してください。たとえ
ばRLOADが 50 Ωの場合、PSRRは 34 dB低下します（すなわち図 36で、
250 kHz時のDACのPSRRが 85 dBであるものが、51 dB VOUT/VINにな
ります）。
－ 17/30 －
AD9742
すべての高速、高分解能システムでは、正しいグラウンディング
とデカップリングを行うことが設計で肝要です。AD9742 では、シ
ステム内のアナログおよびデジタルのグラウンド電流を最適に制
御できるように、電源ピンおよびグラウンド・ピンをアナログと
デジタルで別々に用意しています。通常は、アナログ電源 AVDD
とアナログ・コモン ACOM の間をデカップリングし、デカップリ
ング用コンデンサを可能な限りチップの近くに配置してください。
これと同様に、デジタル電源 DVDD と DCOM の間もできる限り
チップの近くでデカップリングしてください。
アナログとデジタル両方の電源として 3.3 Vの単電源が必要なアプ
リケーションでは、図 37に示す回路を使用してクリーンなアナロ
グ電源を生成できます。この回路は差動のLCフィルタ、個別の電
源、リターン・ラインで構成されています。低ESRタイプの電解コ
ンデンサとタンタル・コンデンサを利用することで、ノイズを低
減できます。
FERRITE
BEADS
AVDD
TTL/CMOS
LOGIC
CIRCUITS
100μF
ELECT.
10μF–22μF
TANT.
0.1μF
CER.
3.3V
POWER SUPPLY
図 37.
Rev. B
02912-B-036
ACOM
単電源 3.3 V アプリケーション用の差動 LC フィルタ
－ 18/30 －
AD9742
評価用ボード
概要
TxDAC ファミリー評価用ボードを利用することで、SOIC および
LFCSP パッケージの TxDAC 製品のセットアップとテストが容易に
なります。レイアウトと回路設計に細心の注意が払われているほ
か、プロトタイプ実装領域もあるため、高分解能、高速変換が必
要なすべてのアプリケーションで AD9742 の的確に評価できます。
この評価用ボードにより、さまざまな構成で AD9742 を柔軟に動作
させることができます。可能な出力回路構成として、トランス結
合、抵抗終端、シングルエンドや差動出力などがあります。デジ
タル入力は、各種のワード生成器から駆動できるように設計され
ているほか、負荷終端が正しくできるように抵抗ネットワークを
基板上に追加することもできます。AD9742 を内部あるいは外部リ
ファレンスで動作させたり、パワーダウン機能を動作させること
もできます。
CKEXTX
BEAD
RED
TP2
DVDD
TB1 1
BLK
TP4
+ C4
10μF
25V
C6
0.1μF
BLK
TP7
RP3
RP3
RP3
RP3
RP3
RP3
RP3
RP3
RP4
RP4
RP4
RP4
RP4
RP4
RP4
8 RP4
CKEXTX
RIBBON
C7
0.1μF
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
DB13X
DB12X
DB11X
DB10X
DB9X
DB8X
DB7X
DB6X
DB5X
DB4X
DB3X
DB2X
DB1X
DB0X
JP3
L2
RP5
OPT
1
2
3
4
5
6
7
8
9
10
DCOM
R1
R2
R3
R4
R5
R6
R7
R8
R9
DB13X
DB12X
DB11X
DB10X
DB9X
DB8X
DB7X
DB6X
DB5X
DB4X
DB3X
DB2X
DB1X
DB0X
RP1
OPT
22Ω 16
22Ω 15
22Ω 14
22Ω 13
22Ω 12
22Ω 11
22Ω 10
22Ω 9
22Ω 16
22Ω 15
22Ω 14
22Ω 13
22Ω 12
22Ω 11
22Ω 10
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
22Ω 9
RP6
OPT
CKEXT
DCOM 1
R1 2
R2 3
R3 4
R4 5
R5 6
R6 7
R7 8
R8 9
R9 10
1
3
5
7
9
11
13
15
17
19
21
23
25
27
29
31
33
35
37
39
DCOM 1
R1 2
R2 3
R3 4
R4 5
R5 6
R6 7
R7 8
R8 9
R9 10
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
1 DCOM
2 R1
3 R2
4 R3
5 R4
6 R5
7 R6
8 R7
9 R8
10 R9
J1
RP2
OPT
BLK
TP8
TB1 2
L3
BEAD
RED
TP5
C9
0.1μF
BLK
TP6
+ C5
10μF
25V
C8
0.1μF
BLK
TP10
BLK
TP9
TB1 4
図 38.
Rev. B
SOIC 評価用ボード：電源およびデジタル入力
－ 19/30 －
02912-B-037
AVDD
TB1 3
AD9742
AVDD
+ C14
10μF
16V
C16
0.1μF
CUT
UNDER DUT
C17
0.1μF
JP6
DVDD
C18
0.1μF
DVDD
C19
0.1μF
R5
OPT
CKEXT
1
2
3
4
5
6
7
8
9
10
11
12
13
14
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
CLOCK
DVDD
DCOM
MODE
AVDD
RESERVED
IOUTA
U1
AD9742 IOUTB
ACOM
NC
FS ADJ
REFIO
REFLO
SLEEP
2
A B
3
1
EXT JP5 INT
REF
28
27
26
25
24
23
22
21
20
19
18
17
16
15
CLOCK
TP1
WHT
R11
50Ω
DVDD
R4
50Ω
R2
10kΩ
C13
OPT
DVDD
JP8
JP2
IOUT
MODE
AVDD
3
T1
2
R6
OPT
4
5
1
S3
6
T1-1T
REF
R1
2kΩ
TP3
WHT
C11
0.1μF
C1
0.1μF
C2
0.1μF
C12
OPT
SLEEP
TP11
WHT
R10
50Ω
S1
IOUTB
図 39.
JP9
AVDD
R3
10kΩ
Rev. B
3
S5
JP4
AVDD
JP10
A B
2
S2
IOUTA
CLOCK
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
1
IX
IY
SOIC 評価用ボード：出力信号コンディショニング
－ 20/30 －
1
2
A B
3
JP11
02912-B-038
+ C15
10μF
16V
02912-B-039
AD9742
SOIC 評価用ボード：表面
図 41.
SOIC 評価用ボード：裏面
02912-B-040
図 40.
Rev. B
－ 21/30 －
02912-B-041
AD9742
SOIC 評価用ボード：グラウンド・プレーン
02912-B-042
図 42.
図 43.
Rev. B
SOIC 評価用ボード：電源プレーン
－ 22/30 －
02912-B-043
AD9742
SOIC 評価用ボード・アセンブリ：表面
図 45.
SOIC 評価用ボード・アセンブリ：裏面
02912-B-044
図 44.
Rev. B
－ 23/30 －
AD9742
RED
TP12
TB1
CVDD
1
C3
0.1μF
TB1
BLK
C2
10μF
6.3V
TP2
C10
0.1μF
2
2
4
1
3
6
5
8
7
DB10X
10
9
DB9X
11
DB8X
13
DB7X
15
DB6X
17
DB5X
19
DB4X
21
DB3X
23
DB2X
25
DB1X
27
DB0X
12
L2 BEAD
TB3
16
DVDD
1
C7
0.1μF
TB3
14
RED
TP13
18
20
BLK
C4
10μF
6.3V
TP4
C6
0.1μF
22
24
26
2
28
RED
TP5
L3 BEAD
TB4
32
AVDD
1
C9
0.1μF
TB4
30
BLK
C5
10μF
6.3V
TP6
34
36
C8
0.1μF
HEADER STRAIGHT UP MALE NO SHROUD
L1 BEAD
38
40
2
DB13X
DB12X
DB11X
29
31
33
35
JP3
CKEXTX
37
39
J1
R3
100Ω
R4
100Ω
R15
100Ω
R16
100Ω
R17
100Ω
R18
100Ω
R19
100Ω
DB13X
DB12X
DB11X
DB10X
DB9X
DB8X
DB7X
DB6X
DB5X
DB4X
DB3X
DB2X
DB1X
DB0X
CKEXTX
R26
100Ω
R27
100Ω
1 RP3
22Ω 16
2 RP3
22Ω 15
3 RP3
22Ω 14
4 RP3
22Ω 13
5 RP3
22Ω 12
6 RP3
7 RP3
22Ω 11
22Ω 10
8 RP3
22Ω 9
1 RP4
22Ω 16
2 RP4
22Ω 15
3 RP4
22Ω 14
4 RP4
22Ω 13
5 RP4
22Ω 12
6 RP4
7 RP4
22Ω 11
22Ω 10
8 RP4
22Ω 9
R24
100Ω
R25
100Ω
図 46.
LFCSP 評価用ボードの回路図：電源およびデジタル入力
DB13
DB12
DB11
DB10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
CKEXT
R28
100Ω
02912-B-045
R21
100Ω
R20
100Ω
Rev. B
－ 24/30 －
AD9742
AVDD
DVDD
CVDD
C19
0.1μF
0.1
C17
0.1μF
C32
0.1μF
SLEEP
TP11
WHT
R29
10kΩ
DB7
DB6
DVDD
DB5
DB4
DB3
DB2
DB1
DB0
CVDD
CLK
CLKB
CMODE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
DB7
DB6
DVDD
DB5
DB4
DB3
DB2
DB1
DB0
DCOM
U1
CVDD
CLK
CLKB
CCOM
CMODE
MODE
DB8
DB9
DB10
DB11
DB12
DB13
DCOM1
SLEEP
FS ADJ
REFIO
ACOM
IA
IB
ACOM1
AVDD
AVDD1
32
31
30
29
28
27
DB8
DB9
DB10
DB11
DB12
DB13
R11
50Ω
DNP
C13
26
25
24
23
22
TP3
TP1
WHT
WHT
JP8
IOUT
3
21
20
19
18
17
TP7
4
S3
AGND: 3, 4, 5
5
2
6
1
AVDD
T1 – 1T
C11
0.1μF
JP9
AD9744LFCSP
WHT
T1
DNP
C12
R30
10kΩ
R10
50Ω
CVDD
R1
2kΩ
0.1%
JP1
02912-B-046
MODE
図 47.
LFCSP 評価用ボードの回路図：出力信号コンディショニング
CVDD
1
7
U4
C20
10μF
16V
2
AGND: 5
CVDD: 8
C35
0.1μF
CVDD
R5
120Ω
3
CLKB
U4
JP2
6
S5
AGND: 3, 4, 5
4
CKEXT
AGND: 5
CVDD: 8
R2
120Ω
R6
50Ω
02912-B-047
CLK
C34
0.1μF
図 48.
Rev. B
LFCSP 評価用ボード：クロック入力
－ 25/30 －
02912-B-048
AD9742
LFCSP 評価用ボード：表面
図 50.
LFCSP 評価用ボード：裏面
02912-B-049
図 49.
Rev. B
－ 26/30 －
02912-B-050
AD9742
LFCSP 評価用ボード：グラウンド・プレーン
02912-B-051
図 51.
図 52.
Rev. B
LFCSP 評価用ボードのレイアウト：電源プレーン
－ 27/30 －
02912-B-052
AD9742
LFCSP 評価用ボード・レイアウト・アセンブリ：表面
図 54.
LFCSP 評価用ボード・レイアウト・アセンブリ：裏面
02912-B-053
図 53.
Rev. B
－ 28/30 －
AD9742
外形寸法
9.80
9.70
9.60
28
15
4.50
4.40
4.30
6.40 BSC
1
14
PIN 1
0.65
BSC
0.15
0.05
COPLANARITY
0.10
0.30
0.19
1.20 MAX
8°
0°
0.20
0.09
SEATING
PLANE
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153AE
図 55.
28 ピン薄型シュリンク・スモール・アウトライン・パッケージ［TSSOP］
（RU-28）
寸法単位：mm
18.10 (0.7126)
17.70 (0.6969)
28
15
7.60 (0.2992)
7.40 (0.2913)
1
14
10.65 (0.4193)
10.00 (0.3937)
2.65 (0.1043)
2.35 (0.0925)
0.75 (0.0295)
× 45°
0.25 (0.0098)
0.30 (0.0118)
0.10 (0.0039)
COPLANARITY
0.10
8°
1.27 (0.0500) 0.51 (0.0201) SEATING
0°
0.32 (0.0126)
BSC
0.33 (0.0130) PLANE
0.23 (0.0091)
1.27 (0.0500)
0.40 (0.0157)
COMPLIANT TO JEDEC STANDARDS MS-013AE
CONTROLLING DIMENSIONS ARE IN MILLIMETERS; INCH DIMENSIONS
(IN PARENTHESES) ARE ROUNDED-OFF MILLIMETER EQUIVALENTS FOR
REFERENCE ONLY AND ARE NOT APPROPRIATE FOR USE IN DESIGN
図 56.
Rev. B
28 ピン標準スモール・アウトライン・パッケージ［SOIC］
ワイドボディ（R-28）
寸法単位：mm（インチ）
－ 29/30 －
AD9742
5.00
BSC SQ
0.60 MAX
PIN 1
INDICATOR
0.60 MAX
PIN 1
INDICATOR
0.50
BSC
4.75
BSC SQ
TOP
VIEW
0.50
0.40
0.30
32
3.25
3.10 SQ
2.95
BOTTOM
VIEW
17
16
9
8
0.25 MIN
3.50 REF
0.80 MAX
0.65 TYP
12° MAX
1
C02912–0–6/04(B)-J
25
24
0.05 MAX
0.02 NOM
1.00
0.85
0.80
SEATING
PLANE
0.30
0.23
0.18
0.20 REF
COPLANARITY
0.08
COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2
図 57.
32 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP］
5 mm × 5 mm ボディ
（CP-32-2）
寸法単位：mm
オーダー・ガイド
Models
Temperature Range
Package Description
Package Options
AD9742AR
AD9742ARRL
AD9742ARZ 2
AD9742ARZRL2
AD9742ARU
AD9742ARURL7
AD9742ARUZ2
AD9742ARUZRL72
AD9742ACP
AD9742ACPRL7
AD9742ACPZ2
AD9742ACPZRL72
AD9742-EB
AD9742ACP-PCB
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
28-Lead 300-Mil SOIC
28-Lead 300-Mil SOIC
28-Lead 300-Mil SOIC
28-Lead 300-Mil SOIC
28-Lead TSSOP
28-Lead TSSOP
28-Lead TSSOP
28-Lead TSSOP
32-Lead LFCSP
32-Lead LFCSP
32-Lead LFCSP
32-Lead LFCSP
Evaluation Board (SOIC)
Evaluation Board (LFCSP)
R-28
R-28
R-28
R-28
RU-28
RU-28
RU-28
RU-28
CP-32-2
CP-32-2
CP-32-2
CP-32-2
1
2
1
R = スモール・アウトライン IC、RU = 薄型シュリンク・スモール・アウトライン・パッケージ、CP = リード・フレーム・チップ・スケール・パッケージ。
Z = 鉛フリー製品。
Rev. B
－ 30/30 －