1 GSPS、12/14/16ビットの デュアルD/Aコンバータ AD9776A/AD9778A/AD9779A 特長 概要 低消費電力：1.0 W @ 1 GSPS、600 mW @ 500 MSPS、フル動作 条件 AD9776A（12 ビット）／AD9778A（14 ビット）／AD9779A（16 ビット）は、1 GSPS のサンプル・レートを提供する、高ダイナ ミック・レンジのデュアル D/A コンバータ（DAC）で、ナイキ スト周波数までのマルチキャリアの生成が可能です。これらのデ バイスは、複雑なデジタル変調やゲイン／オフセット補償など、 ダイレクト・コンバージョン方式の送信アプリケーションに最適 な機能を備えています。DAC 出力は、アナログ・デバイセズの ADL537x FMOD シリーズなどのアナログ直交変調器とのシーム レスなインターフェースを実現できるように最適化されていま す。シリアル・ペリフェラル・インターフェース（SPI）によっ て、多くの内部パラメータの設定／読出しが可能です。出力フル スケール電流は、10～30 mA の範囲で設定できます。高度な 0.18 μm CMOS プロセスで製造され、1.8 V 電源と 3.3 V 電源で動 作し、総消費電力は 1.0 W です。100 ピン TQFP パッケージで提 供しています。 SFDR = 78 dBc（fOUT = 100 MHz まで） シングル・キャリア WCDMA ACLR = 79 dBc @ 80 MHz IF アナログ出力：フルスケール電流 8.7～31.7 mA で調節可能、 RL = 25～50 Ω 新方式の 2/4/8×インターポレータ／複素変調器、DAC 帯域幅のどこ にでもキャリアを配置可能 補助 DAC により外付け VGA の制御とオフセット制御が可能 マルチチップ同期インターフェース 高性能、低ノイズの PLL クロック逓倍器 デジタル反転 sinc フィルタ 100 ピン、露出パドル型 TQFP パッケージ アプリケーション 無線インフラストラクチャ 製品のハイライト WCDMA、CDMA2000、TD-SCDMA、WiMax、GSM デジタル高／低 IF 合成 1. 超低ノイズと優れた相互変調歪み（IMD）性能により、ベー スバンドから中間周波数までのワイドバンド信号の高品質 合成が可能です。 2. 独自の DAC 出力スイッチング技術により、動的性能を高め ます。 3. 電流出力は、さまざまなシングルエンド回路または差動回 路トポロジ用に簡単に設定できます。 4. 調整可能なセットアップ／ホールドを備えた CMOS データ 入力インターフェース。 5. 新方式の 2/4/8×インターポレータ／複素変調器により、 DAC 帯域幅のどこにでもキャリアを配置可能です。 内部デジタル・アップコンバージョン機能 送信ダイバーシティ ワイドバンド通信：LMDS/MMDS、ポイント to ポイント 代表的なシグナル・チェーン QUADRATURE MODULATOR/ MIXER/ AMPLIFIER COMPLEX I AND Q DC LO DC DIGITAL INTERPOLATION FILTERS I DAC POST DAC ANALOG FILTER Q DAC AD9779A A 06452-114 FPGA/ASIC/DSP 図 1. Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関 して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナ ログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予 告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 本 AD9776A/AD9778A/AD9779A 目次 特長 ...................................................................................................... 1 内部 PLL クロック逓倍器／クロック分配 ............................... 36 アプリケーション .............................................................................. 1 PLL のループ・フィルタ帯域幅 ................................................ 38 概要 ...................................................................................................... 1 AD9776A/AD9778A/AD9779A の PLL 自動検索機能 ............... 38 製品のハイライト .............................................................................. 1 フルスケール電流の生成 ............................................................ 38 代表的なシグナル・チェーン .......................................................... 1 改訂履歴 .............................................................................................. 2 AD9776A/AD9778A/AD9779A による、IF/RF 変換での 直交変調器の非理想的な性能の補正 ........................................ 40 機能ブロック図 .................................................................................. 3 I/Q チャンネルのゲイン・マッチング ...................................... 40 仕様 ...................................................................................................... 4 LO フィードスルー補償 .............................................................. 40 DC 仕様 ........................................................................................... 4 ゲイン／オフセット補正の結果 ................................................ 40 デジタル仕様 .................................................................................. 5 消費電力 ....................................................................................... 41 デジタル入力データのタイミング仕様 ...................................... 6 パワーダウン・モードとスリープ・モード ............................ 43 AC 仕様 ........................................................................................... 6 インターリーブ・データ・モード ............................................ 43 絶対最大定格 ...................................................................................... 7 タイミング情報............................................................................ 43 熱抵抗.............................................................................................. 7 デジタル入力データ・バスのタイミング確認 ........................ 45 ESD に関する注意.......................................................................... 7 PLL のイネーブル／ディスエーブルによる入力データと REFCLK 入力（ピン 5 とピン 6）の同期化 ............................. 45 ピン配置と機能の説明 ...................................................................... 8 有効なタイミング・ウィンドウ、SYNC_I から REFCLK および内部 DACCLK へ .............................................. 46 代表的な性能特性 ............................................................................ 14 用語の説明 ........................................................................................ 23 データ遅延ライン、誤差補正、手動モード ............................ 47 動作原理 ............................................................................................ 24 データ遅延ライン、誤差補正、自動モード ............................ 48 AD9776/AD9778/AD9779 と AD9776A/AD9778A/ AD9779A の差 .............................................................................. 24 マルチ DAC 同期 ......................................................................... 48 評価用ボードの動作 ........................................................................ 49 シリアル・ペリフェラル・インターフェース ......................... 25 実装された直交変調器 ADL5372 を使用するための AD9776A/AD9778A/AD9779A 評価用ボードの変更................ 51 MSB/LSB 転送 .............................................................................. 26 SPI レジスタのマップ...................................................................... 27 評価用ボードの回路図 ................................................................ 52 インターポレーション・フィルタのアーキテクチャ ................. 31 外形寸法............................................................................................ 66 インターポレーション・フィルタの 最小／最大帯域幅仕様 ................................................................ 35 オーダー・ガイド ........................................................................ 66 REFCLK 入力の駆動 .................................................................... 36 改訂履歴 8/07—Revision 0: Initial Version Rev. 0 －2－ AD9776A/AD9778A/AD9779A 機能ブロック図 DELAY LINE CLOCK GENERATION/DISTRIBUTION SYNC_I DATACLK CLOCK MULTIPLIER 2×/4×/8× DELAY LINE DATA ASSEMBLER 2× 2× 2× n × fDAC /8 n = 0, 1, 2 ... 7 P2D(15:0) Q LATCH 2× 2× 2× SYNC1 DIGITAL CONTROLLER 10 10 SERIAL PERIPHERAL INTERFACE AD9779A GAIN 16-BIT QDAC OUT1_P OUT1_N OUT2_P OUT2_N VREF I120 GAIN GAIN AUX1_P AUX1_N GAIN AUX2_P AUX2_N 06452-001 10 SDO SDIO SCLK CSB Rev. 0 16-BIT IDAC POWER-ON RESET 10 図 2. REFCLK– COMPLEX MODULATOR P1D(15:0) I LATCH SYNC1 REFCLK+ REFERENCE AND BIAS SYNC_O AD9776A/AD9778A/AD9779A の機能ブロック図 －3－ AD9776A/AD9778A/AD9779A 仕様 DC 仕様 特に指定のない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFs = 20 mA、最大サンプル・ レート。 表 1. Parameter Min AD9776A Typ Max Min AD9778A Typ Max Min AD9779A Typ Max Unit RESOLUTION 12 14 16 Bits ACCURACY Differential Nonlinearity (DNL) Integral Nonlinearity (INL) ±0.1 ±0.6 ±0.65 ±1 ±2.1 ±3.7 LSB LSB MAIN DAC OUTPUTS Offset Error Gain Error (with Internal Reference) Full-Scale Output Current1 Output Compliance Range Output Resistance Gain DAC Monotonicity −0.001 8.66 −1.0 +0.001 −0.001 31.66 +1.0 8.66 −1.0 10 Guaranteed MAIN DAC TEMPERATURE DRIFT Offset Gain Reference Voltage AUX DAC OUTPUTS Resolution Full-Scale Output Current1 Output Compliance Range (Source) Output Compliance Range (Sink) Output Resistance AUX DAC Monotonicity 0 ±2 20.2 −0.001 31.66 +1.0 8.66 −1.0 −1.998 0 0.8 1 Guaranteed 31.66 +1.0 −1.998 0 0.8 +1.998 1.6 1.6 1 Guaranteed 1.2 5 % FSR % FSR mA V MΩ ppm/°C ppm/°C ppm/°C 10 +1.998 1.6 1.6 1 Guaranteed 1.2 5 +0.001 0.04 100 30 10 +1.998 1.6 1.6 0 ±2 20.2 10 Guaranteed 0.04 100 30 10 REFERENCE Internal Reference Voltage Output Resistance +0.001 10 Guaranteed 0.04 100 30 −1.998 0 0.8 0 ±2 20.2 1.2 5 Bits mA V V MΩ V kΩ ANALOG SUPPLY VOLTAGES AVDD33 CVDD18 3.13 1.70 3.3 1.8 3.47 2.05 3.13 1.70 3.3 1.8 3.47 2.05 3.13 1.70 3.3 1.8 3.47 2.05 V V DIGITAL SUPPLY VOLTAGES DVDD33 DVDD18 3.13 1.70 3.3 1.8 3.47 2.05 3.13 1.70 3.3 1.8 3.47 2.05 3.13 1.70 3.3 1.8 3.47 2.05 V V 250 300 250 300 250 300 mW POWER CONSUMPTION 1× Mode, fDAC = 100 MSPS, IF = 1 MHz 2× Mode, fDAC = 320 MSPS, IF = 16 MHz, PLL Off 2× Mode, fDAC = 320 MSPS, IF = 16 MHz, PLL On 4× Mode, fDAC/4 Modulation, fDAC = 500 MSPS, IF = 137.5 MHz, Q DAC Off 8× Mode, fDAC/4 Modulation, fDAC = 1 GSPS, IF = 262.5 MHz Power-Down Mode Power Supply Rejection Ratio, AVDD33 OPERATING RANGE 1 498 498 498 mW 588 588 588 mW 572 572 572 mW 980 980 980 mW 2.5 −0.3 −40 +25 9.8 +0.3 −0.3 +85 −40 10 kΩ の外付け抵抗に基づく。 Rev. 0 －4－ 2.5 +25 9.8 +0.3 −0.3 +85 −40 2.5 9.8 +0.3 mW % FSR/V +25 +85 °C AD9776A/AD9778A/AD9779A デジタル仕様 特に指定のない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFs = 20 mA、最大サンプル・ レート。特に指定のない限り、LVDS ドライバとレシーバは、IEEE-1596 reduced range link（縮小範囲リンク）に準拠しています。 表 2. Parameter CMOS INPUT LOGIC LEVEL Input VIN Logic High Input VIN Logic Low Maximum Input Data Rate at Interpolation 1× 2× 4× 8× 8× 8× Conditions Min Max Unit 0.8 V V 2.0 DVDD18, CVDD18 = 1.8 V ± 5% DVDD18, CVDD18 = 1.9 V ± 5% DVDD18, CVDD18 = 2.0 V ± 2% CMOS OUTPUT LOGIC LEVEL (DATACLK, PIN 37)1 Output VOUT Logic High Output VOUT Logic Low 300 250 200 112.5 125 137.5 MSPS MSPS MSPS MSPS MSPS MSPS 2.4 0.4 LVDS RECEIVER INPUTS (SYNC_I+, SYNC_I−) Input Voltage Range, VIA or VIB Input Differential Threshold, VIDTH Input Differential Hysteresis, VIDTHH − VIDTHL Receiver Differential Input Impedance, RIN LVDS Input Rate Set-Up Time, SYNC_I to DAC Clock Hold Time, SYNC_I to DAC Clock SYNC_I+ = VIA, SYNC_I− = VIB LVDS DRIVER OUTPUTS (SYNC_O+, SYNC_O−) Output Voltage High, VOA or VOB Output Voltage Low, VOA or VOB Output Differential Voltage, |VOD| Output Offset Voltage, VOS Output Impedance, RO Maximum Clock Rate SYNC_O+ = VOA, SYNC_O− = VOB, 100 Ω termination 825 −100 1575 +100 20 80 120 125 0.3 0.9 1375 Single-ended DVDD18, CVDD18 = 1.8 V ± 5% DVDD18, CVDD18 = 1.9 V ± 5% DVDD18, CVDD18 = 2.0 V ± 2% DAC CLOCK INPUT (REFCLK+, REFCLK−) Differential Peak-to-Peak Voltage Common-Mode Voltage Maximum Clock Rate 1025 150 1150 80 0.9 1.0 1.1 400 300 1 SERIAL PERIPHERAL INTERFACE Maximum Clock Rate (SCLK) Minimum Pulse Width High Minimum Pulse Width Low Set-Up Time, SDI to SCLK Hold Time, SDI to SCLK Data Valid, SDO to SCLK 1 Typ 200 100 250 1250 120 800 400 2000 500 40 12.5 12.5 1.6 0.0 2.0 V V mV mV mV Ω MSPS ns ns mV mV mV mV Ω GHz GHz GHz mV mV GSPS MHz ns ns ns ns ns 仕様は、1 kΩ 負荷に 100 MHz の DATACLK 周波数を供給し、最大駆動能力が 8 mA の場合です。速度や負荷がこれより大きい場合は、この信号に対して外付けバッ ファの使用を推奨します。 Rev. 0 －5－ AD9776A/AD9778A/AD9779A デジタル入力データのタイミング仕様 表 3. Parameter Min INPUT DATA (ALL MODES, −40°C to +85°C)1 Setup Time, Input Data to DATACLK Hold Time, Input Data to DATACLK Setup Time, Input Data to REFCLK Hold Time, Input Data to REFCLK 3.0 −0.05 −0.8 3.8 1 Typ Max Unit ns ns ns ns タイミングと温度の関係、およびデータ有効のキープアウト・ウィンドウについては、表 20 を参照してください。 AC 仕様 特に指定のない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFs = 20 mA、最大サンプル・ レート。 表4. Parameter Min AD9776A Typ Max Min AD9778A Typ Max Min AD9779A Typ Max Unit SPURIOUS FREE DYNAMIC RANGE (SFDR) fDAC = 100 MSPS, fOUT = 20 MHz fDAC = 200 MSPS, fOUT = 50 MHz fDAC = 400 MSPS, fOUT = 70 MHz fDAC = 800 MSPS, fOUT = 70 MHz 82 81 80 85 82 81 80 85 82 82 80 87 dBc dBc dBc dBc TWO-TONE INTERMODULATION DISTORTION (IMD) fDAC = 200 MSPS, fOUT = 50 MHz fDAC = 400 MSPS, fOUT = 60 MHz fDAC = 400 MSPS, fOUT = 80 MHz fDAC = 800 MSPS, fOUT = 100 MHz 87 80 75 75 87 85 81 80 91 85 81 81 dBc dBc dBc dBc NOISE SPECTRAL DENSITY (NSD) EIGHT-TONE, 500 kHz TONE SPACING fDAC = 200 MSPS, fOUT = 80 MHz fDAC = 400 MSPS, fOUT = 80 MHz fDAC = 800 MSPS, fOUT = 80 MHz −152 −155 −157.5 −155 −159 −160 −158 −160 −161 dBm/Hz dBm/Hz dBm/Hz WCDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR), SINGLE CARRIER fDAC = 491.52 MSPS, fOUT = 100 MHz fDAC = 491.52 MSPS, fOUT = 200 MHz 76 69 78 73 79 74 dBc dBc WCDMA SECOND ADJACENT CHANNEL LEAKAGE RATIO (ACLR), SINGLE CARRIER fDAC = 491.52 MSPS, fOUT = 100 MHz fDAC = 491.52 MSPS, fOUT = 200 MHz 77.5 76 80 78 81 78 dBc dBc Rev. 0 －6－ AD9776A/AD9778A/AD9779A 絶対最大定格 表 5. Parameter AVDD33, DVDD33 DVDD18, CVDD18 AGND DGND CGND I120, VREF, IPTAT OUT1_P, OUT1_N, OUT2_P, OUT2_N, AUX1_P, AUX1_N, AUX2_P, AUX2_N P1D<15> to P1D<0>, P2D<15> to P2D<0> DATACLK, TXENABLE REFCLK+, REFCLK− RESET, IRQ, PLL_LOCK, SYNC_O+, SYNC_O−, SYNC_I+, SYNC_I−, CSB, SCLK, SDIO, SDO Junction Temperature Storage Temperature Range Rev. 0 With Respect To 左記の絶対最大定格を超えるストレスを加えると、デバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格の みを指定するものであり、この仕様の動作セクションに記載する 規定値以上でのデバイス動作を定めたものではありません。デバ イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影 響を与えることがあります。 Rating AGND, DGND, CGND AGND, DGND, CGND DGND, CGND AGND, CGND AGND, DGND AGND AGND −0.3 V to +3.6 V DGND −0.3 V to DVDD33 + 0.3 V DGND CGND DGND −0.3 V to DVDD33 + 0.3 V −0.3 V to CVDD18 + 0.3 V −0.3 V to DVDD33 + 0.3 V −0.3 V to +2.1 V 熱抵抗 100 ピン、熱特性強化型 TQFP_EP パッケージ、θJA = 19.1°C/W（底 部 EPAD を PC ボードにハンダ付け）。底部 EPAD を PC ボードに ハンダ付けしない場合は、θJA = 27.4°C/W。θJC = 7.08°C/W。これ らの仕様は自然空冷で有効です。 −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to +0.3 V ESD に関する注意 −0.3 V to AVDD33 + 0.3 V −1.0 V to AVDD33 + 0.3 V ESD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検知されな いまま放電することがあります。本製品は当社独自 の特許技術である ESD 保護回路を内蔵してはいます が、デバイスが高エネルギーの静電放電を被った場 合、損傷を生じる可能性があります。したがって、 性能劣化や機能低下を防止するため、ESD に対する 適切な予防措置を講じることをお勧めします。 +125°C −65°C to +150°C －7－ AD9776A/AD9778A/AD9779A AVDD33 AGND AVDD33 AGND AVDD33 AGND AGND OUT2_P OUT2_N AGND AUX2_P AUX2_N AGND AUX1_N AUX1_P AGND OUT1_N OUT1_P AGND AGND AVDD33 AGND AVDD33 AGND AVDD33 ピン配置と機能の説明 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 I120 74 VREF 73 IPTAT 4 72 AGND REFCLK+ 5 71 IRQ REFCLK– 6 70 RESET CGND 7 69 CSB CGND 8 68 SCLK CVDD18 9 67 SDIO 66 SDO 65 PLL_LOCK AGND 12 64 DGND SYNC_I+ 13 63 SYNC_O+ SYNC_I– 14 62 SYNC_O– DGND 15 61 DVDD33 DVDD18 16 60 DVDD18 P1D<11> 17 59 NC P1D<10> 18 58 NC P1D<9> 19 57 NC P1D<8> 20 56 NC P1D<7> 21 55 P2D<0> DGND 22 54 DGND DVDD18 23 53 DVDD18 P1D<6> 24 52 P2D<1> P1D<5> 25 51 P2D<2> DIGITAL DOMAIN AD9776A CVDD18 10 TOP VIEW (Not to Scale) CGND 11 図 3. 06452-002 P2D<3> P2D<4> P2D<5> P2D<6> P2D<7> P2D<8> DGND DVDD18 P2D<9> NC NC DVDD18 DGND NC P1D<0> P1D<1> P1D<2> P1D<3> 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 P1D<4> NC = NO CONNECT P2D<10> CGND ANALOG DOMAIN P2D<11> 3 TXENABLE CGND PIN 1 DVDD33 2 DATACLK 1 CVDD18 NC CVDD18 AD9776A のピン配置 表 6. AD9776A のピン機能の説明 ピン 番号 記号 機能 ピン 番号 記号 機能 1 CVDD18 1.8 V クロック電源 19 P1D<9> ポート 1、データ入力 D9 2 CVDD18 1.8 V クロック電源 20 P1D<8> ポート 1、データ入力 D8 3 CGND クロック・コモン 21 P1D<7> ポート 1、データ入力 D7 4 CGND クロック・コモン 22 DGND デジタル・コモン 5 REFCLK+ 差動クロック入力 23 DVDD18 1.8 V デジタル電源 6 REFCLK− 差動クロック入力 24 P1D<6> ポート 1、データ入力 D6 7 CGND クロック・コモン 25 P1D<5> ポート 1、データ入力 D5 8 CGND クロック・コモン 26 P1D<4> ポート 1、データ入力 D4 9 CVDD18 1.8 V クロック電源 27 P1D<3> ポート 1、データ入力 D3 10 CVDD18 1.8 V クロック電源 28 P1D<2> ポート 1、データ入力 D2 11 CGND クロック・コモン 29 P1D<1> ポート 1、データ入力 D1 12 AGND アナログ・コモン 30 P1D<0> ポート 1、データ入力 D0（LSB） 13 SYNC_I+ 差動同期入力 31 NC 無接続 14 SYNC_I− 差動同期入力 32 DGND デジタル・コモン 15 DGND デジタル・コモン 33 DVDD18 1.8 V デジタル電源 16 DVDD18 1.8 V デジタル電源 34 NC 無接続 17 P1D<11> ポート 1、データ入力 D11（MSB） 35 NC 無接続 18 P1D<10> ポート 1、データ入力 D10 36 NC 無接続 Rev. 0 －8－ AD9776A/AD9778A/AD9779A ピン 番号 記号 機能 ピン 番号 記号 機能 37 DATACLK データ・クロック出力 71 IRQ 割込み要求 38 DVDD33 3.3 V デジタル電源 72 AGND アナログ・コモン 39 TXENABLE 送信イネーブル 73 IPTAT 40 P2D<11> ポート 2、データ入力 D11（MSB） 41 P2D<10> ポート 2、データ入力 D10 42 P2D<9> ポート 2、データ入力 D9 工場テスト・ピン。出力電流は、絶対温度に 比例し、25°C で約 14 μA です（約 20 nA/°C の スロープ）。このピンはフロート状態にしま す。 43 DVDD18 1.8 V デジタル電源 74 VREF 電圧リファレンス出力 44 DGND デジタル・コモン 75 I120 120 μA リファレンス電流 45 P2D<8> ポート 2、データ入力 D8 76 AVDD33 3.3 V アナログ電源 46 P2D<7> ポート 2、データ入力 D7 77 AGND アナログ・コモン 47 P2D<6> ポート 2、データ入力 D6 78 AVDD33 3.3 V アナログ電源 48 P2D<5> ポート 2、データ入力 D5 79 AGND アナログ・コモン 49 P2D<4> ポート 2、データ入力 D4 80 AVDD33 3.3 V アナログ電源 50 P2D<3> ポート 2、データ入力 D3 81 AGND アナログ・コモン 51 P2D<2> ポート 2、データ入力 D2 82 AGND アナログ・コモン 52 P2D<1> ポート 2、データ入力 D1 83 OUT2_P 差動 DAC 電流出力、チャンネル 2 53 DVDD18 1.8 V デジタル電源 84 OUT2_N 差動 DAC 電流出力、チャンネル 2 54 DGND デジタル・コモン 85 AGND アナログ・コモン 55 P2D<0> ポート 2、データ入力 D0（LSB） 86 AUX2_P 補助 DAC 電圧出力、チャンネル 2 56 NC 無接続 87 AUX2_N 補助 DAC 電圧出力、チャンネル 2 57 NC 無接続 88 AGND アナログ・コモン 58 NC 無接続 89 AUX1_N 補助 DAC 電圧出力、チャンネル 1 59 NC 無接続 90 AUX1_P 補助 DAC 電圧出力、チャンネル 1 60 DVDD18 1.8 V デジタル電源 91 AGND アナログ・コモン 61 DVDD33 3.3 V デジタル電源 92 OUT1_N 差動 DAC 電流出力、チャンネル 1 62 SYNC_O− 差動同期出力 93 OUT1_P 差動 DAC 電流出力、チャンネル 1 63 SYNC_O+ 差動同期出力 94 AGND アナログ・コモン 64 DGND デジタル・コモン 95 AGND アナログ・コモン 65 PLL_LOCK PLL ロック・インジケータ 96 AVDD33 3.3 V アナログ電源 66 SDO SPI ポート・データ出力 97 AGND アナログ・コモン 67 SDIO SPI ポート・データ入出力 98 AVDD33 3.3 V アナログ電源 68 SCLK SPI ポート・クロック 99 AGND アナログ・コモン 69 CSB SPI ポート・チップ・セレクト・バー 100 AVDD33 3.3 V アナログ電源 70 RESET リセット、アクティブ・ハイ Rev. 0 －9－ AVDD33 AGND AVDD33 AGND AVDD33 AGND AGND OUT2_P OUT2_N AGND AUX2_P AUX2_N AGND AUX1_N AUX1_P AGND OUT1_N OUT1_P AGND AGND AVDD33 AGND AVDD33 AGND AVDD33 AD9776A/AD9778A/AD9779A 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 I120 74 VREF 73 IPTAT 4 72 AGND REFCLK+ 5 71 IRQ REFCLK– 6 70 RESET CGND 7 69 CSB CGND 8 68 SCLK CVDD18 9 AD9778A 67 SDIO TOP VIEW (Not to Scale) 66 SDO 65 PLL_LOCK AGND 12 64 DGND SYNC_I+ 13 63 SYNC_O+ SYNC_I– 14 62 SYNC_O– DGND 15 61 DVDD33 DVDD18 16 60 DVDD18 P1D<13> 17 59 NC P1D<12> 18 58 NC P1D<11> 19 57 P2D<0> P1D<10> 20 56 P2D<1> P1D<9> 21 55 P2D<2> DGND 22 54 DGND DVDD18 23 53 DVDD18 P1D<8> 24 52 P2D<3> P1D<7> 25 51 P2D<4> DIGITAL DOMAIN CVDD18 10 CGND 11 図 4. 06452-003 P2D<5> P2D<6> P2D<7> P2D<8> P2D<9> P2D<10> DGND DVDD18 P2D<11> NC P1D<0> DVDD18 DGND P1D<1> P1D<2> P1D<3> P1D<4> P1D<5> 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 P1D<6> NC = NO CONNECT P2D<12> CGND ANALOG DOMAIN P2D<13> 3 TXENABLE CGND PIN 1 DVDD33 2 DATACLK 1 CVDD18 NC CVDD18 AD9778A のピン配置 表 7. AD9778A のピン機能の説明 ピン 番号 記号 機能 ピン 番号 記号 機能 1 CVDD18 1.8 V クロック電源 21 P1D<9> ポート 1、データ入力 D9 2 CVDD18 1.8 V クロック電源 22 DGND デジタル・コモン 3 CGND クロック・コモン 23 DVDD18 1.8 V デジタル電源 4 CGND クロック・コモン 24 P1D<8> ポート 1、データ入力 D8 5 REFCLK+ 差動クロック入力 25 P1D<7> ポート 1、データ入力 D7 6 REFCLK− 差動クロック入力 26 P1D<6> ポート 1、データ入力 D6 7 CGND クロック・コモン 27 P1D<5> ポート 1、データ入力 D5 8 CGND クロック・コモン 28 P1D<4> ポート 1、データ入力 D4 9 CVDD18 1.8 V クロック電源 29 P1D<3> ポート 1、データ入力 D3 10 CVDD18 1.8 V クロック電源 30 P1D<2> ポート 1、データ入力 D2 11 CGND クロック・コモン 31 P1D<1> ポート 1、データ入力 D1 12 AGND アナログ・コモン 32 DGND デジタル・コモン 13 SYNC_I+ 差動同期入力 33 DVDD18 1.8 V デジタル電源 14 SYNC_I− 差動同期入力 34 P1D<0> ポート 1、データ入力 D0（LSB） 15 DGND デジタル・コモン 35 NC 無接続 16 DVDD18 1.8 V デジタル電源 36 NC 無接続 17 P1D<13> ポート 1、データ入力 D13（MSB） 37 DATACLK データ・クロック出力 18 P1D<12> ポート 1、データ入力 D12 38 DVDD33 3.3 V デジタル電源 19 P1D<11> ポート 1、データ入力 D11 39 TXENABLE 送信イネーブル 20 P1D<10> ポート 1、データ入力 D10 40 P2D<13> ポート 2、データ入力 D13（MSB） Rev. 0 － 10 － AD9776A/AD9778A/AD9779A ピン 番号 記号 機能 ピン 番号 記号 機能 41 P2D<12> ポート 2、データ入力 D12 73 IPTAT 42 P2D<11> ポート 2、データ入力 D11 43 DVDD18 1.8 V デジタル電源 44 DGND デジタル・コモン 工場テスト・ピン。出力電流は、絶対温度 に比例し、25°C で約 14 μA です（約 20 nA/°C のスロープ）。このピンはフロート状態に します。 45 P2D<10> ポート 2、データ入力 D10 74 VREF 電圧リファレンス出力 46 P2D<9> ポート 2、データ入力 D9 75 I120 120 μA リファレンス電流 47 P2D<8> ポート 2、データ入力 D8 76 AVDD33 3.3 V アナログ電源 48 P2D<7> ポート 2、データ入力 D7 77 AGND アナログ・コモン 49 P2D<6> ポート 2、データ入力 D6 78 AVDD33 3.3 V アナログ電源 50 P2D<5> ポート 2、データ入力 D5 79 AGND アナログ・コモン 51 P2D<4> ポート 2、データ入力 D4 80 AVDD33 3.3 V アナログ電源 52 P2D<3> ポート 2、データ入力 D3 81 AGND アナログ・コモン 53 DVDD18 1.8 V デジタル電源 82 AGND アナログ・コモン 54 DGND デジタル・コモン 83 OUT2_P 差動 DAC 電流出力、チャンネル 2 55 P2D<2> ポート 2、データ入力 D2 84 OUT2_N 差動 DAC 電流出力、チャンネル 2 56 P2D<1> ポート 2、データ入力 D1 85 AGND アナログ・コモン 57 P2D<0> ポート 2、データ入力 D0（LSB） 86 AUX2_P 補助 DAC 電圧出力、チャンネル 2 58 NC 無接続 87 AUX2_N 補助 DAC 電圧出力、チャンネル 2 59 NC 無接続 88 AGND アナログ・コモン 60 DVDD18 1.8 V デジタル電源 89 AUX1_N 補助 DAC 電圧出力、チャンネル 1 61 DVDD33 3.3 V デジタル電源 90 AUX1_P 補助 DAC 電圧出力、チャンネル 1 62 SYNC_O− 差動同期出力 91 AGND アナログ・コモン 63 SYNC_O+ 差動同期出力 92 OUT1_N 差動 DAC 電流出力、チャンネル 1 64 DGND デジタル・コモン 93 OUT1_P 差動 DAC 電流出力、チャンネル 1 65 PLL_LOCK PLL ロック・インジケータ 94 AGND アナログ・コモン 66 SDO SPI ポート・データ出力 95 AGND アナログ・コモン 67 SDIO SPI ポート・データ入出力 96 AVDD33 3.3 V アナログ電源 68 SCLK SPI ポート・クロック 97 AGND アナログ・コモン 69 CSB SPI ポート・チップ・セレクト・バー 98 AVDD33 3.3 V アナログ電源 70 RESET リセット、アクティブ・ハイ 99 AGND アナログ・コモン 71 IRQ 割込み要求 100 AVDD33 3.3 V アナログ電源 72 AGND アナログ・コモン Rev. 0 － 11 － AVDD33 AGND AVDD33 AGND AVDD33 AGND AGND OUT2_P OUT2_N AGND AUX2_P AUX2_N AGND AUX1_N AUX1_P AGND OUT1_N OUT1_P AGND AGND AVDD33 AGND AVDD33 AGND AVDD33 AD9776A/AD9778A/AD9779A 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 CVDD18 1 CVDD18 2 75 I120 74 CGND 3 VREF 73 CGND IPTAT 4 72 AGND REFCLK+ 5 71 IRQ REFCLK– 6 70 RESET CGND 7 69 CSB CGND 8 68 SCLK CVDD18 9 AD9779A 67 SDIO TOP VIEW (Not to Scale) 66 SDO 65 PLL_LOCK AGND 12 64 DGND SYNC_I+ 13 63 SYNC_O+ SYNC_I– 14 62 SYNC_O– DGND 15 61 DVDD33 DVDD18 16 60 DVDD18 P1D<15> 17 59 P2D<0> P1D<14> 18 58 P2D<1> P1D<13> 19 57 P2D<2> P1D<12> 20 56 P2D<3> P1D<11> 21 55 P2D<4> DGND 22 54 DGND DVDD18 23 53 DVDD18 P1D<10> 24 52 P2D<5> P1D<9> 25 51 P2D<6> PIN 1 ANALOG DOMAIN DIGITAL DOMAIN CVDD18 10 CGND 11 図 5. 06452-004 P2D<7> P2D<8> P2D<9> P2D<10> P2D<11> P2D<12> DGND DVDD18 P2D<13> P2D<14> P2D<15> TXENABLE DVDD33 DATACLK P1D<0> P1D<1> P1D<2> DVDD18 DGND P1D<3> P1D<4> P1D<5> P1D<6> P1D<7> P1D<8> 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 AD9779A のピン配置 表 8. AD9779A のピン機能の説明 ピン 番号 記号 機能 ピン 番号 記号 機能 1 CVDD18 1.8 V クロック電源. 22 DGND デジタル・コモン 2 CVDD18 1.8 V クロック電源 23 DVDD18 1.8 V デジタル電源 3 CGND クロック・コモン 24 P1D<10> ポート 1、データ入力 D10 4 CGND クロック・コモン 25 P1D<9> ポート 1、データ入力 D9 5 REFCLK+ 差動クロック入力 26 P1D<8> ポート 1、データ入力 D8 6 REFCLK− 差動クロック入力 27 P1D<7> ポート 1、データ入力 D7 7 CGND クロック・コモン 28 P1D<6> ポート 1、データ入力 D6 8 CGND クロック・コモン 29 P1D<5> ポート 1、データ入力 D5 9 CVDD18 1.8 V クロック電源 30 P1D<4> ポート 1、データ入力 D4 10 CVDD18 1.8 V クロック電源 31 P1D<3> ポート 1、データ入力 D3 11 CGND クロック・コモン 32 DGND デジタル・コモン 12 AGND アナログ・コモン 33 DVDD18 1.8 V デジタル電源 13 SYNC_I+ 差動同期入力 34 P1D<2> ポート 1、データ入力 D2 14 SYNC_I− 差動同期入力 35 P1D<1> ポート 1、データ入力 D1 15 DGND デジタル・コモン 36 P1D<0> ポート 1、データ入力 D0（LSB） 16 DVDD18 1.8 V デジタル電源 37 DATACLK データ・クロック出力 17 P1D<15> ポート 1、データ入力 D15（MSB） 38 DVDD33 3.3 V デジタル電源 18 P1D<14> ポート 1、データ入力 D14 39 TXENABLE 送信イネーブル 19 P1D<13> ポート 1、データ入力 D13 40 P2D<15> ポート 2、データ入力 D15（MSB） 20 P1D<12> ポート 1、データ入力 D12 41 P2D<14> ポート 2、データ入力 D14 21 P1D<11> ポート 1、データ入力 D11 42 P2D<13> ポート 2、データ入力 D13 Rev. 0 － 12 － AD9776A/AD9778A/AD9779A ピン 番号 記号 機能 ピン 番号 記号 機能 43 DVDD18 1.8 V デジタル電源 73 IPTAT 44 DGND デジタル・コモン 45 P2D<12> ポート 2、データ入力 D12 46 P2D<11> ポート 2、データ入力 D11 工場テスト・ピン。出力電流は、絶対温度に 比例し、25°C で約 14 μA です（約 20 nA/°C の スロープ）。このピンはフロート状態にしま す。 47 P2D<10> ポート 2、データ入力 D10 74 VREF 電圧リファレンス出力 48 P2D<9> ポート 2、データ入力 D9 75 I120 120 μA リファレンス電流 49 P2D<8> ポート 2、データ入力 D8 76 AVDD33 3.3 V アナログ電源 50 P2D<7> ポート 2、データ入力 D7 77 AGND アナログ・コモン 51 P2D<6> ポート 2、データ入力 D6 78 AVDD33 3.3 V アナログ電源 52 P2D<5> ポート 2、データ入力 D5 79 AGND アナログ・コモン 53 DVDD18 1.8 V デジタル電源 80 AVDD33 3.3 V アナログ電源 54 DGND デジタル・コモン 81 AGND アナログ・コモン 55 P2D<4> ポート 2、データ入力 D4 82 AGND アナログ・コモン 56 P2D<3> ポート 2、データ入力 D3 83 OUT2_P 差動 DAC 電流出力、チャンネル 2 57 P2D<2> ポート 2、データ入力 D2 84 OUT2_N 差動 DAC 電流出力、チャンネル 2 58 P2D<1> ポート 2、データ入力 D1 85 AGND アナログ・コモン 59 P2D<0> ポート 2、データ入力 D0（LSB） 86 AUX2_P 補助 DAC 電圧出力、チャンネル 2 60 DVDD18 1.8 V デジタル電源 87 AUX2_N 補助 DAC 電圧出力、チャンネル 2 61 DVDD33 3.3 V デジタル電源 88 AGND アナログ・コモン 62 SYNC_O− 差動同期出力 89 AUX1_N 補助 DAC 電圧出力、チャンネル 1 63 SYNC_O+ 差動同期出力 90 AUX1_P 補助 DAC 電圧出力、チャンネル 1 64 DGND デジタル・コモン 91 AGND アナログ・コモン 65 PLL_LOCK PLL ロック・インジケータ 92 OUT1_N 差動 DAC 電流出力、チャンネル 1 66 SDO SPI ポート・データ出力 93 OUT1_P 差動 DAC 電流出力、チャンネル 1 67 SDIO SPI ポート・データ入出力 94 AGND アナログ・コモン 68 SCLK SPI ポート・クロック 95 AGND アナログ・コモン 69 CSB SPI ポート・チップ・セレクト・バー 96 AVDD33 3.3 V アナログ電源 70 RESET リセット、アクティブ・ハイ 97 AGND アナログ・コモン 71 IRQ 割込み要求 98 AVDD33 3.3 V アナログ電源 72 AGND アナログ・コモン 99 AGND アナログ・コモン 100 AVDD33 3.3 V アナログ電源 Rev. 0 － 13 － AD9776A/AD9778A/AD9779A 代表的な性能特性 100 4 3 fDATA = 160MSPS 90 2 fDATA = 200MSPS SFDR (dBc) INL (16-BIT LSB) 1 0 –1 –2 80 70 fDATA = 250MSPS –3 60 –4 50 0 10k 20k 30k 40k 50k 06452-005 –6 60k CODE 図 6. 0 20 40 60 80 100 fOUT (MHz) 代表的な INL（AD9779A） 図 9. 06452-008 –5 fOUT 対 帯域内 SFDR（AD9779A、2×インターポレーション） 100 1.5 fDATA = 200MSPS fDATA = 100MSPS 1.0 90 SFDR (dBc) DNL (16-BIT LSB) 0.5 0 –0.5 80 fDATA = 150MSPS 70 –1.0 60 50 0 10k 20k 30k 40k 50k 06452-006 –2.0 60k CODE 図 7. 0 40 60 80 100 fOUT (MHz) 図 10. 代表的な DNL（AD9779A） fOUT 対 帯域内 SFDR（AD9779A、4×インターポレーション） 100 100 90 20 06452-009 –1.5 fDATA = 100MSPS fDATA = 50MSPS 90 fDATA = 160MSPS 80 SFDR (dBc) fDATA = 200MSPS 70 20 40 60 Rev. 0 80 100 70 50 06452-007 0 fOUT (MHz) 図 8. fDATA = 125MSPS 60 60 50 80 0 10 20 30 fOUT (MHz) 図 11. fOUT 対 帯域内 SFDR（AD9779A、1×インターポレーション） － 14 － 40 50 06452-010 SFDR (dBc) fDATA = 250MSPS fOUT 対 帯域内 SFDR（AD9779A、8×インターポレーション） AD9776A/AD9778A/AD9779A 100 100 90 90 PLL OFF fDATA = 160MSPS PLL ON 70 fDATA = 250MSPS 50 0 20 40 60 80 60 100 fOUT (MHz) 図 12. 70 50 06452-011 60 80 0 10 20 30 40 fOUT (MHz) fOUT 対 帯域外 SFDR（AD9779A、2×インターポレーション） 図 15. 06452-014 SFDR (dBc) SFDR (dBc) fDATA = 200MSPS 80 帯域内 SFDR（AD9779A、4×インターポレーション、 fDATA = 100 MSPS、PLL オン／オフ） 100 100 0dBFS –3dBFS 90 SFDR (dBc) SFDR (dBc) 90 80 fDATA = 150MSPS 70 80 –6dBFS 70 fDATA = 100MSPS 50 0 20 40 60 80 100 fOUT (MHz) 図 13. 06452-012 50 60 fDATA = 200MSPS 0 20 40 60 80 fOUT (MHz) fOUT 対 帯域外 SFDR（AD9779A、4×インターポレーション） 図 16. 100 06452-015 60 fOUT 対 帯域内 SFDR、デジタル・フルスケール（AD9779A） 100 10mA 90 90 fDATA = 50MSPS 80 SFDR (dBc) SFDR (dBc) 20mA fDATA = 100MSPS 70 80 70 30mA fDATA = 125MSPS 0 10 20 30 fOUT (MHz) 図 14. Rev. 0 40 50 50 0 20 40 fOUT (MHz) fOUT 対 帯域外 SFDR（AD9779A、8×インターポレーション） － 15 － 図 17. 60 80 06452-016 50 60 06452-013 60 fOUT 対 帯域内 SFDR、出力フルスケール電流（AD9779A） AD9776A/AD9778A/AD9779A 100 100 fDATA = 160MSPS fDATA = 200MSPS 90 80 IMD (dBc) fDATA = 250MSPS 80 IMD (dBc) 90 70 fDATA = 75MSPS 70 fDATA = 100MSPS 図 18. 450 fOUT (MHz) 図 21. fOUT 対 3 次 IMD（AD9779A、1×インターポレーション） 06452-020 425 400 375 350 325 300 275 250 225 200 175 fOUT (MHz) fDATA = 125MSPS 50 150 120 125 100 75 80 100 60 50 40 0 20 25 0 06452-017 50 fDATA = 50MSPS 60 60 fOUT 対 3 次 IMD（AD9779A、8×インターポレーション） 100 100 90 90 80 80 IMD (dBc) IMD (dBc) fDATA = 160MSPS fDATA = 200MSPS 70 PLL OFF 70 PLL ON fDATA = 250MSPS 0 20 40 60 80 100 120 140 160 180 200 220 fOUT (MHz) 図 19. 50 0 20 40 60 80 100 120 140 160 180 200 fOUT (MHz) 図 22. fOUT 対 3 次 IMD（AD9779A、2×インターポレーション） 100 06452-021 50 60 06452-018 60 fOUT 対 3 次 IMD（AD9779A、4×インターポレーション、 fDATA = 100 MSPS、PLL オン 対 PLL オフ） 100 95 90 90 IMD (dBc) IMD (dBc) 85 80 fDATA = 150MSPS 70 fDATA = 100MSPS 80 75 70 65 60 60 fDATA = 200MSPS 40 80 120 160 200 240 fOUT (MHz) 図 20. Rev. 0 280 320 360 400 50 0 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) fOUT 対 3 次 IMD（AD9779A、4×インターポレーション） 図 23. － 16 － fOUT 対 3 次 IMD （AD9779A、50 超のデバイス、 4×インターポレーション、fDATA = 200 MSPS） 06452-022 0 55 06452-019 50 AD9776A/AD9778A/AD9779A REF 0dBm *PEAK Log 10dB/ 100 95 90 *ATTEN 20dB EXT REF DC-COUPLED 0dBFS 85 –3dBFS 75 LGAV 51 W1 S2 S3 FC AA £(f): FTUN SWP –6dBFS 70 65 60 50 0 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) 図 24. 06452-117 55 START 1.0MHz *RES BW 20kHz 図 27. IMD 性能、デジタル・フルスケール入力、出力周波数の 関係（AD9779A、4×インターポレーション、fDATA = 200 MSPS） STOP 400.0MHz SWEEP 1.203s (601 pts) VBW 20kHz 06452-024 IMD (dBc) 80 ツートーン・スペクトル（AD9779A、4×インターポ レーション、fDATA = 100 MSPS、fOUT = 30 MHz、 35 MHz） 100 –142 95 90 –146 20mA 10mA 80 NSD (dBm/Hz) IMD (dBc) 85 75 30mA 70 65 –150 –3dBFS –154 0dBFS –158 –6dBFS –162 60 –166 0 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) 図 25. –170 06452-118 50 20 40 60 80 fOUT (MHz) IMD 性能、フルスケール出力電流、出力周波数の関係 （AD9779A、4×インターポレーション、fDATA = 200 MSPS） REF 0dBm *PEAK Log 10dB/ 0 06452-025 55 図 28. シングル・トーン入力のデジタル・フルスケール 対 ノイズ・スペクトル密度（AD9779A、fDATA = 200 MSPS、 2×インターポレーション） –150 *ATTEN 20dB EXT REF DC COUPLED –154 NSD (dBm/Hz) fDAC = 400MSPS LGAV 51 W1 S2 S3 FC AA £(f): FTUN SWP –162 fDAC = 800MSPS Rev. 0 VBW 20kHz 06452-023 –170 STOP 400.0MHz SWEEP 1.203s (601 pts) 0 20 40 60 80 100 fOUT (MHz) 図 29. シングル・トーン（AD9779A、4×インターポレーション、 fDATA = 100 MSPS、fOUT = 30 MHz） － 17 － ノイズ・スペクトル密度、fDAC、出力周波数の関係 （AD9779A、500 kHz 間隔による 8 トーン入力、 fDATA = 200 MSPS） 06452-026 –166 START 1.0MHz *RES BW 20kHz 図 26. fDAC = 200MSPS –158 AD9776A/AD9778A/AD9779A –55 –150 –60 –154 –158 ACLR (dBc) NSD (dBm/Hz) –65 fDAC = 200MSPS fDAC = 400MSPS –162 fDAC = 800MSPS 0dBFS, PLL ENABLED –70 –6dBFS, PLL DISABLED –75 –80 –166 0 20 40 60 80 100 fOUT (MHz) 図 30. –90 06452-027 –170 0dBFS, PLL DISABLED –3dBFS, PLL DISABLED 0 20 40 60 80 100 120 140 160 180 200 220 240 260 fOUT (MHz) 図 32. ノイズ・スペクトル密度、fDAC、出力周波数の関係 （AD9779A、−6 dBFS でのシングル・トーン入力） –55 06452-301 –85 第 2 隣接帯域 WCDMA に対する ACLR（AD9779A、 4×インターポレーション、fDATA = 122.88 MSPS、 内部変調でベースバンド信号を IF に変換） –55 –60 –60 0dBFS, PLL ENABLED –65 0dBFS, PLL DISABLED ACLR (dBc) ACLR (dBc) –65 –70 –75 –70 –6dBFS, PLL DISABLED –75 0dBFS, PLL ENABLED –3dBFS, PLL DISABLED –80 –80 –6dBFS, PLL DISABLED 0 20 40 60 80 100 120 140 160 180 200 220 240 260 fOUT (MHz) 図 31. Rev. 0 –90 06452-300 –90 –85 –3dBFS, PLL DISABLED 0 20 40 60 80 100 120 140 160 180 200 220 240 260 fOUT (MHz) 第 1 隣接帯域 WCDMA に対する ACLR（AD9779A、 4×インターポレーション、fDATA = 122.88 MSPS、 内部変調でベースバンド信号を IF に変換） 図 33. － 18 － 0dBFS, PLL DISABLED 06452-302 –85 第 3 隣接帯域 WCDMA に対する ACLR（AD9779A、 4×インターポレーション、fDATA = 122.88 MSPS、 内部変調でベースバンド信号を IF に変換） AD9776A/AD9778A/AD9779A *ATTEN 4dB REF –25.28dBm *AVG Log 10dB/ 1.5 EXT REF INL (14-BIT LSB) 1.0 PAVG 10 W1 S2 図 34. 3.840MHz 3.840MHz 3.840MHz LOWER dBc dBm –76.75 –89.23 –80.94 –93.43 –79.95 –92.44 UPPER dBc dBm –77.42 –89.91 –80.47 –92.96 –78.96 –91.45 –1.5 2k 0 4k 6k 8k 10k 06452-033 CARRIER POWER 5.000MHz –12.49dBm/ 10.00MHz 3.84000MHz 15.00MHz –0.5 16k 06452-034 RMS RESULTS FREQ OFFSET REF BW 0 –1.0 SPAN 50MHz SWEEP 162.2ms (601 pts) VBW 300kHz 06452-031 CENTER 143.88MHz *RES BW 30kHz 0.5 CODE 図 36. WCDMA 信号（AD9779A、4×インターポレーション、 fDATA = 122.88 MSPS、fDAC/4 の変調） 代表的な INL（AD9778A） *ATTEN 4dB REF –30.28dBm *AVG Log 10dB/ EXT REF 0.6 0.4 DNL (14-BIT LSB) 0.2 PAVG 10 W1 S2 VBW 300kHz TOTAL CARRIER POWER –12.61dBm/15.3600MHz REF CARRIER POWER –17.87dBm/3.84000MHz 1 –17.87dBm 2 –20.65dBm 3 –18.26dBm 4 –18.23dBm 図 35. Rev. 0 FREQ OFFSET 5.000MHz 10.00MHz 15.00MHz INTEG BW 3.840MHz 3.840MHz 3.840MHz SPAN 50MHz SWEEP 162.2ms (601 pts) LOWER dBc dBm –67.70 –85.57 –70.00 –97.87 –71.65 –99.52 UPPER dBc dBm –67.70 –85.57 –69.32 –87.19 –71.00 –88.88 –0.2 –0.4 –0.6 –0.8 –1.0 06452-032 CENTER 151.38MHz *RES BW 30kHz 0 0 2k 4k 6k 8k 10k 12k CODE 図 37. マルチキャリア WCDMA 信号（AD9779A、4×インター ポレーション、fDAC = 122.88 MSPS、fDAC/4 の変調） － 19 － 代表的な DNL（AD9778A） 14k AD9776A/AD9778A/AD9779A REF –25.39dBm *AVG Log 10dB/ *ATTEN 4dB 100 90 4× 150MSPS 4× 200MSPS 70 4× 100MSPS PAVG 10 W1 S2 CENTER 143.88MHz *RES BW 30kHz 0 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) 図 38. RMS RESULTS FREQ OFFSET REF BW 06452-035 50 CARRIER POWER 5.000MHz –12.74dBm/ 10.00MHz 3.84000MHz 15.00MHz 図 41. fOUT 対 IMD（AD9778A、4×インターポレーション） 100 UPPER dBc dBm –76.89 –89.63 –80.02 –92.76 –79.53 –92.27 WCDMA（AD9778A、fDATA = 122.88 MSPS、 4×インターポレーション、fDAC/4 の変調） NSD (dBm/Hz) fDAC = 200MSPS 80 SFDR (dBc) LOWER dBc dBm –76.49 –89.23 –80.13 –92.87 –80.90 –93.64 –154 fDATA = 200MSPS fDATA = 160MSPS fDATA = 250MSPS 70 60 –158 fDAC = 400MSPS –162 fDAC = 800MSPS –166 20 40 60 80 100 –170 06452-036 0 fOUT (MHz) 図 39. 3.884MHz 3.840MHz 3.840MHz –150 90 50 SPAN 50MHz SWEEP 162.2ms (601 pts) VBW 300kHz 06452-038 60 0 20 40 60 80 100 fOUT (MHz) fOUT 対 帯域内 SFDR（AD9778A、2×インターポレーション） 図 42. 06452-039 IMD (dBc) 80 fOUT 対 ノイズ・スペクトル密度（AD9778A、500 kHz 間隔による 8 トーン入力、fDATA = 200 MSPS） –150 –60 –154 –70 NSD (dBm/Hz) ACLR (dBc) fDAC = 200MSPS 1ST ADJ CHAN 3RD ADJ CHAN fDAC = 400MSPS –158 –162 fDAC = 800MSPS –80 –166 0 25 50 75 100 125 150 fOUT (MHz) 図 40. Rev. 0 175 200 225 250 –170 06452-037 –90 0 20 40 60 fOUT (MHz) ACLR（AD9778A、シングル・キャリア WCDMA、4×イン ターポレーション、fDATA = 122.88 MSPS、振幅 =–3 dBFS） － 20 － 図 43. 80 100 06452-040 2ND ADJ CHAN fOUT 対 ノイズ・スペクトル密度（AD9778A、–6 dBFS で のシングル・トーン入力、fDATA = 200 MSPS） AD9776A/AD9778A/AD9779A 100 0.4 0.3 90 fDATA = 160MSPS 0.1 80 SFDR (dBc) INL (12-BIT LSB) 0.2 0 fDATA = 250MSPS 70 –0.1 –0.2 fDATA = 200MSPS 60 50 0 512 1024 1536 2048 2560 3072 3584 4096 CODE 図 44. 06452-041 –0.4 代表的な INL（AD9776A） 図 47. 40 60 80 100 fOUT 対 帯域内 SFDR（AD9776A、2×インターポレーション） –55 0.15 –60 0.10 –65 1ST ADJ CHAN 0.05 ACLR (dBc) 0 –0.05 –70 3RD ADJ CHAN –75 –80 –0.10 2ND ADJ CHAN –85 –0.15 512 1024 1536 2048 2560 3072 3584 4096 CODE 図 45. –90 06452-042 0 0 25 50 75 100 125 150 175 200 225 250 FOUT (MHz) 代表的な DNL（AD9776A） 図 48. ACLR（AD9776A、fDATA = 122.88 MSPS、4×インターポレー ション、fDAC/4 の変調） REF –25.29dBm *AVG Log 10dB/ 100 95 06452-045 DNL (12-BIT LSB) 20 fOUT (MHz) 0.20 –0.20 0 06452-044 –0.3 *ATTEN 4dB 90 IMD (dBc) 85 80 75 4× 100MSPS 4× 200MSPS 70 65 60 40 80 120 160 200 240 fOUT (MHz) 図 46. Rev. 0 280 320 360 400 CENTER 143.88MHz *RES BW 30kHz 06452-043 0 VBW 300kHz RMS RESULTS FREQ OFFSET REF BW CARRIER POWER 5.000MHz 10.00MHz –12.67dBm/ 15.00MHz 3.84000MHz fOUT 対 IMD（AD9776A、4×インターポレーション） 図 49. － 21 － 3.884MHz 3.840MHz 3.840MHz SPAN 50MHz SWEEP 162.2ms (601 pts) LOWER dBm dBc –75.00 –87.67 –78.05 –90.73 –77.73 –90.41 UPPER dBm dBc –75.30 –87.97 –77.99 –90.66 –77.50 –90.17 06452-046 4× 150MSPS 55 50 PAVG 10 W1 S2 AD9776A、シングル・キャリア WCDMA、4×インターポレー ション、fDATA = 122.88 MSPS、振幅 = –3 dBFS AD9776A/AD9778A/AD9779A –150 –150 fDAC = 200MSPS fDAC = 200MSPS fDAC = 400MSPS –154 –154 NSD (dBm/Hz) –158 fDAC = 800MSPS –162 10 20 30 40 50 60 Rev. 0 70 80 90 100 –170 06452-047 0 fOUT (MHz) 図 50. fDAC = 800MSPS –162 –166 –166 –170 –158 0 10 20 30 40 50 60 fOUT (MHz) fOUT 対 ノイズ・スペクトル密度（AD9776A、500 kHz 間隔による 8 トーン入力、fDATA = 200 MSPS） 図 51. － 22 － 70 80 90 100 06452-048 NSD (dBm/Hz) fDAC = 400MSPS fOUT 対 ノイズ・スペクトル密度（AD9776A、–6 dBFS での シングル・トーン入力、fDATA = 200 MSPS） AD9776A/AD9778A/AD9779A 用語の説明 積分非直線性（INL） 帯域内スプリアス・フリー・ダイナミック・レンジ（SFDR） 実際のアナログ出力と、ゼロスケールとフルスケールを結ぶ直線 で示される理論的な出力との最大偏差です。 入力データレートの半分の周波数と DC との間のピーク・スプリ アス信号と、出力信号のピーク振幅との差であり、dB の単位で 表します。 微分非直線性（DNL） デジタル入力コードの 1 LSB の変化に伴って発生するアナログ 値（フルスケールに対して正規化）の変動を測定したものです。 単調増加性 デジタル入力が増加したとき、出力が増加するか一定の値に維持 される場合に、D/A コンバータは単調増加性を備えていることに なります。 帯域外スプリアス・フリー・ダイナミック・レンジ（SFDR） 入力データレートの周波数で始まり DAC 出力サンプル・レート のナイキスト周波数で終わる帯域内のピーク・スプリアス信号と、 出力信号のピーク振幅との差であり、dB の単位で表します。通 常、この帯域内のエネルギーは、インターポレーション・フィル タによって除去されます。したがってこの仕様は、インターポ レーション・フィルタの効果と、他の寄生カップリング・パスが DAC 出力に与える影響を規定します。 オフセット誤差 全高調波歪み（THD） 理論値ゼロからのコード 0 の出力電流の偏差をオフセット誤差 と呼びます。IOUTA の場合、入力がオール 0 のときに 0 mA の出力 が予想されます。IOUTB の場合は、入力がオール 1 に設定される ときに 0 mA の出力が予想されます。 最初の 6 つの高調波成分の rms 値の総和と、測定された基本波の rms 値との比で、%または dB の単位で表します。 S/N 比（SNR） ゲイン誤差 測定された出力信号の rms 値と、ナイキスト周波数より下の全ス ペクトル成分の rms 値総和から最初の 6 つの高調波成分と DC 成 分を除いた値との比です。S/N 比は dB の単位で表します。 出力スパンの実際の値と理論値との差です。実際のスパンは、フ ルスケール出力とボトムスケール出力の差によって求められま す。 インターポレーション・フィルタ 出力コンプライアンス電圧範囲 DAC へのデジタル入力が fDATA（インターポレーション・レート） の複数レートでサンプリングされる場合、fDATA/2 の近くに急峻 な遷移帯域を持つデジタル・フィルタを構築できます。一般的に fDAC（出力データ・レート）の周囲に現われるイメージを大幅に 抑制できます。 電流出力 DAC の出力において許容可能な電圧範囲です。最大コ ンプライアンス制限値を超えた動作は、出力段の飽和またはブ レークダウンを引き起こし、直線性性能が劣化します。 温度ドリフト 隣接チャンネル漏れ率（ACLR） 周囲温度（25℃）時の値から TMIN または TMAX 時の値までの最大 変化量として規定されます。オフセットおよびゲイン・ドリフト は、フルスケール範囲（FSR）の ppm/℃の単位で表します。リファ レンスのドリフトは ppm/℃の単位で表します。 隣接チャンネルを基準にして、チャンネル内で測定したパワーの 比（単位は dBc）。 複素のイメージ除去 電源電圧変動除去比（PSR） 従来の 2 部アップコンバージョンでは、第 2IF 周波数の周りに 2 つのイメージが作成されます。これらのイメージには、送信パ ワーとシステム帯域幅を浪費する作用があります。第 1 複素変調 器と直列に第 2 複素変調器の実数部を配置することによって、第 2IF の近くの高／低周波数イメージを除去できます。 電源が最小から最大の規定電圧に変化するときのフルスケール 出力の最大変動です。 セトリング時間 出力がその最終値について規定された誤差帯域に到達し、その帯 域範囲内に収まるまでの所要時間のことであり、出力遷移の開始 時点から測定します。 Rev. 0 － 23 － AD9776A/AD9778A/AD9779A 動作原理 AD9776A/AD9778A/AD9779A は、多くの機能を兼ね備えており、 有線／無線通信システムにとって非常に魅力的な DAC となって います。シングル・サイドバンド・トランスミッタの設計に際し ては、デュアル・デジタル信号経路とデュアル DAC 構造により、 一般的な直交変調器とのインターフェースが容易になります。こ れらのデバイスの速度と性能により、これまでの DAC に比べて 広い帯域幅と多くのキャリアを合成できます。デジタル・エンジ ンでは、インターポレーションとデジタル直交変調器を組み合わ せた、画期的なフィルタ・アーキテクチャを採用しています。し たがって、これらのデバイスでは、直交周波数のデジタル・アッ プコンバージョンが可能になります。また、着信データとの同期 や複数のデバイス間の同期を簡単にする機能も備えています。 AD9776/AD9778/AD9779 と AD9776A/AD9778A/AD9779A の違い よりも広い温度範囲にわたって、所定のレンジでロック状態にと どまることになります。 PLL の最適設定 これらの製品の最適な PLL 設定については、表 17、 「PLL のルー プ・フィルタ帯域幅」、「AD9776A/AD9778A/AD9779A の PLL 自動検索機能」を参照してください。表 9 は、AD9776/AD9778/ AD9779 と AD9779A の最適な PLL 設定を示します。 入力データ遅延ライン、手動／自動補正モード AD9776A/AD9778A/AD9779A は、入力データでのタイミング・ マージンがプリセットされたスレッショールドを下回ると、それ を感知して対処するようにプログラムできます。デバイスは、 IRQ（ピンとレジスタ）を設定するか、タイミング入力のデータ・ タイミングを自動的に最適化し直すようにプログラムできます。 入力データのタイミング REFCLK の最大周波数と電源の関係 DVDD18 電源と CVDD18 電源は、一定の制約のもとで 1100 MHz の最大サンプル・レートに対応します。表 1 は、有効な動作周波 数と電源電圧の関係を示します。 タイミング仕様と温度の関係については、表 20 を参照してくだ さい。AD9776A/AD9778A/AD9779A では、入力データのタイミ ング仕様（セットアップ／ホールド）が変化しました。 AD9776/AD9778/AD9779 のタイミング仕様とは異なります。 REFCLK の振幅 データ・クロックの遅延レンジが 2 倍になりました REFCLK にサイン波差動クロックを印加した場合は、REFCLK 差動振幅が 2 V p-p に増やされない限り、 AD9776/AD9778/AD9779 の PLL は 最 適 な ノ イ ズ 性 能 を 発 揮 し ま せ ん 。 な お 、 AD9776/AD9778/AD9779 で LVPECL ドライバを使用すると、 REFCLK 振幅が十分に LVPECL 仕様（<1.6 V p-p 差動）の範囲内 である場合に、PLL は最適性能を発揮します。AD9779A では PLL の設計改善によって、たとえサイン波クロックを印加しても、 PLL は最適な振幅を達成します（振幅 = 1.6 V p-p）。 AD9776/AD9778/AD9779 では、入力データ遅延はレジスタ 4 の ビット<7:4>によって制御されました。25°C では、遅延のステッ プは約 180 ps／インクリメントでした。AD9779A では、ビット の追加によって、遅延レンジが実質的に倍増しました。このビッ トは、現在ではレジスタ 1 のビット 1 です。AD9776A/AD9778A/ AD9779A でのインクリメント／ステップは、約 180 ps のままで す。 PLL のロック・レンジ AD9776A/AD9778A/AD9779A のバージョン・レジスタ（レジスタ 0x1F）からは、0x03 という値が読み出されます。AD9776/AD9778/ AD9779 のバージョン・レジスタからは、0x02 という値が読み出さ れます。 バージョン・レジスタ AD9776A/AD9778A/AD9779A での PLL のロック・レンジについ ては、表 19 と図 75 を参照してください。AD9776A/AD9778A/ AD9779A の PLL の個々のロック・レンジは、AD9776/AD9778/ AD9779 の場合に比べて広くなっています。つまり、AD9776A/ AD9778A/AD9779A の PLL は、AD9776/AD9778/AD9779 の場合 表9. Part No. BW Adjustment Register 0x0A<4:0> PLL Bias Setting Register 0x09<2:0> Optimal PLL Readback Value Register 0x0A <7:5> AD9779 AD9776A/AD9778A/AD9779A 11111 01111 111 011 010 011 Rev. 0 － 24 － AD9776A/AD9778A/AD9779A 令バイトによって決定されるデータバイト 1、2、3 または 4 の転 送を行います。1 回でのマルチバイト転送を推奨します。レジス タ・アクセスが 1 つのバイトのみを必要とするときは、CPU オー バーヘッドの削減のためにシングルバイトのデータ転送を使用 します。レジスタの変更は、各転送バイトの最終ビットへの書込 みの直後に行われます。 シリアル・ペリフェラル・インターフェース SPI ポートは、フレキシブルで同期式のシリアル通信ポートであ るため、業界標準の多くのマイクロコントローラやマイクロプロ セッサとのインターフェースが容易です。SPI ポートは、Motorola SPI プロトコルや Intel® SSR プロトコルなど、多くの同期転送 フォーマットと互換性があります。 こ の イ ン タ ー フ ェ ー ス を 使 用 す る と 、 AD9776A/AD9778A/ AD9779A を設定する全レジスタとの間で読出し／書込みが可能 になります。MSB ファーストや LSB ファーストの転送フォー マットのみでなく、シングルバイト転送やマルチバイト転送にも 対応しています。シリアル・データの入出力は、1 本の双方向ピ ン（SDIO）または 2 本の単方向ピン（SDIO/SDO）を介して行い ます。 命令バイト 命令バイトに含まれる情報については、表 10 を参照してくださ い。 表 10. SPI の命令バイト MSB シリアル・ポート設定は、レジスタ 0x00 のビット<7:6>によって 制御されます。なお、シリアル・ポート設定への変更は、このバ イトの最終ビットへの書込み直後に行われることに注意してく ださい。したがって、マルチバイト転送では、通信サイクルの途 中でこのレジスタに書き込んで設定を変更できます。現在の通信 サイクルの残りのバイトの範囲内で、新しい設定の補償を行うよ う注意してください。 I4 I3 I2 I1 I0 R/W N1 N0 A4 A3 A2 A1 A0 A4、A3、A2、A1、A0（それぞれ、命令バイトのビット 4、3、2、 1、0）は、通信サイクルのデータ転送部分でアクセスするレジス タを決定します。マルチバイト転送では、このアドレスは開始バ イト・アドレスです。残りのレジスタ・アドレスは、LSB ファー スト・ビット（レジスタ 0x00、ビット 6）に基づいて、デバイス によって生成されます。 表 11. バイト転送数 SPI_SDO 66 SPI PORT SPI_CSB 69 06452-049 SPI_SCLK 68 SPI ポート シリアル・インターフェースの一般的な動作 AD9776A/AD9778A/AD9779A の通信サイクルには 2 つのフェー ズがあります。 フェーズ 1 は命令サイクルで、 先頭の 8 個の SCLK 立上がりエッジでデバイスに命令バイトを書き込みます。命令バ イトは、シリアル・ポート・コントローラにデータ転送サイクル に関する情報を提供します。このデータ転送サイクルが、通信サ イクルのフェーズ 2 になります。フェーズ 1 の命令バイトでは、 次のデータ転送が読出しであるか書込みであるか、データ転送の バイト数、データ転送の最初のバイトの開始レジスタ・アドレス を規定します。各通信サイクルの先頭の 8 個の SCLK 立上がり エ ッジ を使って 、デ バイスに 命令 バイトを 書き 込みます 。 CSB ピンがロジック・ハイに続いてロジック・ローになると、 SPI ポートのタイミングは、命令サイクルの初期状態にリセット されます。この状態からは、内部レジスタの状態や SPI ポートに 入力される他の信号レベルとは無関係に、次の 8 個の SCLK 立上 がりエッジは、現在の I/O 動作の命令ビットを表します。SPI ポー トが命令サイクルやデータ転送サイクルの途中にある場合は、現 在のデータは書き込まれません。 残りの SCLK エッジは、通信サイクルのフェーズ 2 で使います。 フェーズ 2 では、デバイスとシステム・コントローラの間で実際 のデータ転送が行われます。通信サイクルのフェーズ 2 では、命 Rev. 0 I5 N1 と N0（命令バイトのビット 6 と 5）では、データ転送サイク ル中に転送されるバイト数を決定します。表 11 は、転送される バイト数を示します。 ここで説明するように、デバイス間でのシリアル・ポート・デー タ転送は、すべて SCLK ピンに同期して行われます。同期が失わ れた場合、デバイスは I/O 動作を非同期に終了させて、シリアル・ ポート・コントローラを既知の状態にすることで、同期を取り戻 す機能を持っています。 図 52. I6 R/W（命令バイトのビット 7）では、命令バイトの書込みの後で 行われるデータ転送が読出しであるか書込みであるかを決定し ます。ロジック 1 は読出し動作を示します。ロジック 0 は書込み 動作を示します。 シリアル・ポート設定の変更に際しては、予期しないデバイス動 作を防止するために、シングルバイト転送のみを使用するように してください。 SPI_SDI 67 LSB I7 － 25 － N1 N0 説明 0 0 1 バイトを転送 0 1 3 バイトを転送 1 0 2 バイトを転送 1 1 4 バイトを転送 AD9776A/AD9778A/AD9779A MSB ファースト・モードがアクティブの場合、マルチバイト I/O 動作では、シリアル・ポート・コントローラのデータ・アドレス は、書き込まれたデータ・アドレスから 0x00 に向けてデクリメ ントされます。LSB ファースト・モードがアクティブの場合、マ ルチバイト I/O 動作では、シリアル・ポート・コントローラのア ドレスは、書き込まれたデータ・アドレスから 0x1F に向けてイ ンクリメントされます。 シリアル・クロック（SCLK） シリアル・クロック・ピンは、デバイスとの間のデータ転送の同 期と、内部ステート・マシンの動作に使われます。SCLK の最大 周波数は 40 MHz です。すべてのデータ入力は、SCLK の立上が りエッジでレジスタに格納されます。すべてのデータは、SCLK の立下がりエッジで出力されます。 INSTRUCTION CYCLE チップ・セレクト（CSB） アクティブ・ローの入力によって、通信サイクルが開始および ゲーティングされます。これにより、同じシリアル通信ラインで 複数のデバイスを使用できます。この入力がハイレベルになると、 SDO ピンと SDIO ピンは高インピーダンス状態になります。チッ プ・セレクトは、通信サイクルの全体にわたってローレベルのま まにしておきます。 DATA TRANSFER CYCLE CSB SCLK SDIO R/W N1 N0 A4 A3 A2 A1 A0 SDO D7 D6 N D5 N D30 D2 0 D1 0 D00 D7 D6 N D5N D30 D20 D1 0 D00 シリアル・データ I/O（SDIO） このピン上のデータは、常にデバイスに書き込まれます。ただし、 このピンは双方向データ・ラインとして使用できます。このピン の設定は、レジスタ 0x00 のビット 7 によって制御されます。デ フォルトはロジック 0 で、SDIO ピンは単方向として設定されま す。 シリアル・データ出力（SDO） シリアル・レジスタ・インターフェースのタイミング （MSB ファースト） INSTRUCTION CYCLE DATA TRANSFER CYCLE CSB SDIO シリアル・ポートは、MSB ファーストと LSB ファーストの両方 のデータ・フォーマットに対応できます。この機能は、レジスタ・ ビット LSB ファースト（レジスタ 0x00、ビット 6）によって制 御されます。デフォルトは MSB ファースト（LSB/MSB ファース ト = 0）です。 A1 A2 A3 A4 N0 N1 R/W D00 D10 D20 D4N D5N D6N D7 N D00 D10 D20 D4N D5 N D6N D7N SDO 図 54. MSB/LSB 転送 A0 06452-051 SCLK データの送信と受信に別のラインを使用するプロトコルでは、 データはこのピンから読み込まれます。デバイスがシングル双方 向 I/O モードで動作する場合、このピンはデータを出力せずに、 高インピーダンス状態に設定されます。 シリアル・レジスタ・インターフェースのタイミング （LSB ファースト） tDS tSCLK CSB tPWH LSB/MSB ファースト = 0（MSB ファースト）のとき、命令とデー タビットは、MSB から LSB に向けて書き込んでください。MSB ファースト・フォーマットでのマルチバイト・データ転送は、最 上位データバイトのレジスタ・アドレスを含む命令バイトから始 まります。それ以降のデータバイトは、高位アドレスから低位ア ドレスの順に続けてください。MSB ファースト・モードでは、 シリアル・ポートの内部バイト・アドレス・ジェネレータは、マ ルチバイト通信サイクルのデータバイトごとにデクリメントし ます。 tPWL tDS SDIO tDH INSTRUCTION BIT 7 図 55. INSTRUCTION BIT 6 06452-052 SCLK SPI レジスタ書込みのタイミング図 CSB LSB/MSB ファースト = 1（LSB ファースト）のとき、命令とデー タビットは、LSB から MSB に向けて書き込んでください。LSB ファースト・フォーマットでのマルチバイト・データ転送は、最 下位データバイトのレジスタ・アドレスを含む命令バイトで始ま り、その後に複数のデータバイトが続きます。シリアル・ポート の内部バイト・アドレス・ジェネレータは、マルチバイト通信サ イクルのバイトごとにインクリメントします。 Rev. 0 図 53. 06452-050 シリアル・インターフェース・ポートのピンの説明 tDV SDIO SDO DATA BIT n 図 56. － 26 － DATA BIT n–1 SPI レジスタ読出しのタイミング図 06452-053 SCLK AD9776A/AD9778A/AD9779A SPIレジスタのマップ 表 12. Register Name Address Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Comm 0x00 00 SDIO Bidirectional LSB/MSB First Software Reset Power-Down Mode Auto Power-Down Enable PLL Lock Indicator (Read Only) Digital Control 0x01 01 Filter Interpolation Factor<1:0> Filter Modulation Mode<3:0> Data Clock Delay MSB<4> Zero Stuffing Enable 0x00 0x02 02 Data Format Dual/Interleaved Data Bus Mode Real Mode TxEnable Invert Q First 0x00 0x03 03 Data Clock Delay Mode Reserved, Should Always Be Set High Data Clock Divide Ratio<1:0> 0x04 04 Data Clock Delay LSBs<3:0> Output Sync Pulse Divide<2:0> Sync Out Delay<4> 0x00 0x05 05 Sync Out Delay<3:0> Input Sync Pulse Frequency Ratio<2:0> Sync Input Delay<4> 0x00 0x06 06 0x07 07 0x08 08 0x09 09 Misc Control 0x0A 10 I DAC Control Register 0x0B 11 0x0C 12 AUX DAC1 Control Register 0x0D 13 0x0E 14 Q DAC Control Register 0x0F 15 0x10 16 0x11 17 0x12 18 0x13 to 0x18 19 to 24 Interrupt Register 0x19 25 Version Register 0x1F 31 Sync Control PLL Control AUX DAC2 Control Register Rev. 0 Data Clock Delay Enable Inverse Sinc Enable Sync Driver Enable DATACLK Invert Bit 0 0x00 DAC Clock Offset<4:0> PLL VCO Divider Ratio<1:0> PLL Control Voltage Range<2:0> (Read-Only) PLL Bias Setting<2:0> I DAC Power Down Auxiliary DAC1 Sign Auxiliary DAC1 Current Direction PLL Loop Bandwidth Adjustment<4:0> 0x1F 0xF9 I DAC Gain Adjustment<9:8> 0x01 Auxiliary DAC1 Data<9:8> 0x00 Auxiliary DAC1 Data <7:0> 0x00 Auxiliary DAC1 Power-Down Q DAC Gain Adjustment<7:0> Q DAC Sleep 0xF9 Q DAC Power-Down Q DAC Gain Adjustment<9:8> Auxiliary DAC2 Data<7:0> Auxiliary DAC2 Sign Auxiliary DAC2 Current Direction 0xE7 0x52 I DAC Gain Adjustment<7:0> I DAC Sleep 0x00 0x00 PLL VCO AGC Gain<1:0> PLL Loop Divide Ratio<1:0> Def. 0x00 Input Sync Pulse Timing Error Tolerance<3:0> Sync Triggering Edge PLL Band Select<5:0> PLL Enable Bit 1 Data Delay Timing Margin<3:0> Sync Input Delay<3:0> Sync Receiver Enable Bit 2 0x01 0x00 Auxiliary DAC2 Power-Down Auxiliary DAC2 Data<9:8> 0x00 Reserved Data Delay IRQ Sync Delay IRQ Setup Status IRQ Version<7:0> － 27 － Data Delay IRQ Enable Sync Delay IRQ Enable Internal Sync Loopback 0x00 0x03 AD9776A/AD9778A/AD9779A 表 13. SPI レジスタの説明 Address Register Name Hex Decimal Description Function Default Comm Register 00 7 SDIO bidirectional 0 00 6 LSB/MSB first 00 5 Software reset 00 4 Power-down mode 00 3 Auto power-down enable 00 1 PLL lock indicator (read only) 0: use SDIO pin as input data only 1: use SDIO as both input and output data 0: first bit of serial data is MSB of data byte 1: first bit of serial data is LSB of data byte Bit must be written with a 1, then 0 to soft reset SPI register map 0: all circuitry is active 1: disable all digital and analog circuitry, only SPI port is active Controls auto power-down mode, see the Power-Down and Sleep Modes section 0: PLL is not locked 1: PLL is locked 01 7:6 Filter interpolation factor<1:0> 01 01 01 5:2 1 0 Filter modulation mode Data Clock Delay MSB<4> Zero stuffing enable 02 7 Data format 02 6 Dual/interleaved data bus mode 02 5 Real mode 02 4 data clock delay enable 02 3 Inverse sinc enable 02 2 DATACLK invert 02 1 TxEnable invert 02 0 Q first 03 7 Data clock delay mode 03 03 6 5:4 Reserved Data clock divide ratio<1:0> 03 04 04 3:0 7:4 3:1 Data delay timing margin<3:0> Data clock delay LSBs<3:0> Output SYNC pulse divide<2:0> Digital Control Register Sync Control Register Rev. 0 － 28 － 00: 1× interpolation 01: 2× interpolation 10: 4× interpolation 11: 8× interpolation See Table 18 for filter modes Sets delay of REFCLK in to DATACLK out 0: zero stuffing off 1: zero stuffing on 0: signed binary 1: unsigned binary 0: both input data ports receive data 1: Data Port 1 only receives data 0: enable Q path for signal processing 1: disable Q path data (internal Q channel clocks disabled, I and Q modulators disabled) Enables the DATACLK delay feature. More details on this feature are shown in the Using Data Delay to Meet Timing Requirements section 0: inverse sinc filter disabled 1: inverse sinc filter enabled 0: output DATACLK same phase as internal capture clock 1: output DATACLK opposite phase as internal capture clock Inverts the function of TxEnable Pin 39, see the Interleaved Data Mode section 0: first byte of data is always I data at the beginning of transmit 1: first byte of data is always Q data at the beginning of transmit 0: manual error detect mode 1: auto error correct mode Should always be set to 1 DATACLK output divider value 00: divide by 1 01: divide by 2 10: divide by 4 11: divide by 1 See Table 21 Sets delay of REFCLK in to DATACLK out The frequency of the SYNC_O signal is equal to fDAC/N, where N is set as follows: 000: N = 32 001: N = 16 010: N = 8 011: N = 4 0 0 0 0 00 0000 0 0 0 0 0 0 0 0 0 0 00 0000 0000 000 AD9776A/AD9778A/AD9779A Address Register Name PLL Control Misc Control I DAC Control Register AUX DAC1 Control Register Rev. 0 Hex Decimal Description 04 05 0 7:4 Sync out delay<4> Sync out delay<3:0> 05 3:1 05 06 0 7:4 Input sync pulse frequency ratio<2:0> Sync input delay<4> Sync input delay<3:0> 06 3:0 07 07 07 7 6 5 Input sync pulse timing error tolerance<3:0> SYNC receiver enable Sync driver enable Sync triggering edge 07 4:0 Data clock offset<4:0> 08 7:2 PLL band select<5:0> 08 09 1:0 7 PLL VCO AGC gain<10> PLL enable 09 6:5 PLL VCO divider ratio<1:0> 09 4:3 PLL loop divide ratio<1:0> Function Default 100: N = 2 101: N = 1 110: N = undefined 111: N = undefined Sync output delay, Bit 4 Sync output delay, Bits<3:0> The delay line resolution is 180 ps per step Input sync pulse frequency divider, see the AN-822 application note Sync input delay, Bit 4 See the Multiple DAC synchronization section for details on using these registers to synchronize multiple DACs 0000 000 0 0 0 0: SYNC_O changes on REFCLK falling edge 1: SYNC_O changes on REFCLK rising edge 0 0 0 0 VCO frequency range vs. PLL band select value (see Table 19) Leave at default value for optimal performance 0: PLL off, DAC rate clock supplied by outside source 1: PLL on, DAC rate clock synthesized internally from external reference clock via PLL clock multiplier FVCO/fDAC 00 × 1 01 × 2 10 × 4 11 × 8 fDAC/fREF 00 × 2 01 × 4 10 × 8 11 × 16 Set to 011 for optimal performance 111001 000 to 111, proportional to voltage at PLL loop filter output, readback only See PLL Loop Filter Bandwidth section for details, optimally set at 0x0F 000 11111001 0 09 2:0 PLL bias setting<2:0> 0A 7:5 PLL control voltage range<2:0> 0A 4:0 PLL loop bandwidth adjustment<4:0> 0B 0C 7:0 7 I DAC gain adjustment<7:0> I DAC sleep 0C 6 I DAC power-down 0C 1:0 I DAC gain adjustment LSB I DAC 10-bit gain setting word 0: I DAC on 1: I DAC off 0: I DAC on 1: I DAC off MSB I DAC 10-bit gain setting word 0D 7:0 Auxiliary DAC1 data<7:0> LSB AUX DAC1 10-bit gain setting word 0E 7 Auxiliary DAC1 sign 0E 6 Auxiliary DAC1 current direction 0E 5 Auxiliary DAC1 power-down 0E 1:0 Auxiliary DAC1 data<9:8> 0: AUX1_P active 1: AUX1_N active 0: source 1: sink 0: AUX DAC1 on 1: AUX DAC1 off MSB AUX DAC1 10-bit gain setting word － 29 － 11 0 10 10 010 11111 0 01 00000000 0 0 00 AD9776A/AD9778A/AD9779A Address Register Name Hex Decimal Description Function Default Q DAC Control Register 0F 10 7:0 7 Q DAC gain adjustment<7:0> Q DAC sleep 11111001 0 10 6 Q DAC power-down 00000000 AUX DAC2 Control Register Interrupt Register Version Register Rev. 0 10 1:0 Q DAC gain adjustment<9:8> LSB Q DAC 10-bit gain setting word 0: Q DAC on 1: Q DAC off 0: Q DAC on 1: Q DAC off MSB Q DAC 10-bit gain setting word 11 7:0 Auxiliary DAC2 data<7:0> LSB AUX DAC2 10-bit gain setting word 12 7 Auxiliary DAC2 Sign 12 6 Auxiliary DAC2 current direction 12 5 Auxiliary DAC2 power-down 12 1:0 Auxiliary DAC2 data<9:8> 0: AUX2_P active 1: AUX2_N active 0: source 1: sink 0: AUX DAC2 on 1: AUX DAC2 off MSB AUX DAC2 10-bit gain setting word 19 19 19 19 7 6 5 4 Data delay IRQ Sync delay IRQ Readback, must write 0 to clear Readback, must write 0 to clear Setup status IRQ When DATA DELAY IRQ is set, this bit represents the following: 0: hold error 1: set up error Enabled when DATA DELAY IRQ is enabled 19 19 19 3 2 0 Data delay IRQ enable Sync delay IRQ enable Internal sync loopback 1F 7:0 Version<7:0> 0 0 0 00 0 0 0 0 0 0 Indicates device hardware revision number － 30 － AD9776A/AD9778A/AD9779A インターポレーション・フィルタのアーキテクチャ AD9776A/AD9778A/AD9779A では、最高 8×のインターポレー ションを提供したり、インターポレーション・フィルタを完全に ディスエーブルにしたりできます。インターポレーション・フィ ルタのオーバーフローを回避するには、入力信号をフルスケール から約 0.01 dB 小さくしてください。表 14、表 15、表 16、表 17 に、ローパス・フィルタと反転 sinc フィルタの係数を示します。 図 57、図 58、図 59 は、フィルタ応答のスペクトル・プロットを 示します。 表 14. ハーフバンド・フィルタ 1 Lower Coefficient H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(9) H(10) H(11) H(12) H(13) H(14) H(15) H(16) H(17) H(18) H(19) H(20) H(21) H(22) H(23) H(24) H(25) H(26) H(27) H(28) Upper Coefficient H(55) H(54) H(53) H(52) H(51) H(50) H(49) H(48) H(47) H(46) H(45) H(44) H(43) H(42) H(41) H(40) H(39) H(38) H(37) H(36) H(35) H(34) H(33) H(32) H(31) H(30) H(29) Integer Value −4 0 +13 0 −34 0 +72 0 −138 0 +245 0 −408 0 +650 0 −1003 0 +1521 0 −2315 0 +3671 0 −6642 0 +20,755 +32,768 表 15. ハーフバンド・フィルタ 2 Lower Coefficient Upper Coefficient Integer Value H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(9) H(10) H(11) H(12) H(23) H(22) H(21) H(20) H(19) H(18) H(17) H(16) H(15) H(14) H(13) −2 0 +17 0 −75 0 +238 0 −660 0 +2530 +4096 表 16. ハーフバンド・フィルタ 3 Lower Coefficient Upper Coefficient Integer Value H(1) H(2) H(3) H(4) H(5) H(6) H(7) H(8) H(15) H(14) H(13) H(12) H(11) H(10) H(9) −39 0 +273 0 −1102 0 +4964 +8192 表 17. 反転 sinc フィルタ Lower Coefficient Upper Coefficient Integer Value H(1) H(2) H(3) H(4) H(5) H(9) H(8) H(7) H(6) +2 −4 +10 −35 +401 10 0 –10 ATTENUATION (dB) –20 –30 –40 –50 –60 –70 –80 –3 –2 –1 0 1 fOUT (× Input Data Rate) 図 57. Rev. 0 － 31 － 2 3 4 06452-054 –90 –100 –4 2×インターポレーション、±4×入力データレートへの ローパス応答（点線は 1 dB のロールオフを示す） 10 10 0 0 –10 –10 –20 –20 ATTENUATION (dB) –40 –50 –60 –30 –40 –50 –60 –70 –70 –80 –80 –90 –100 –4 –3 –2 –1 0 1 2 3 4 fOUT (× Input Data Rate) 4×インターポレーション、±4×入力データレートへの ローパス応答（点線は 1 dB のロールオフを示す） 図 61. 0 0 –10 –20 –20 ATTENUATION (dB) ATTENUATION (dB) 0 1 2 3 4 10 –30 –40 –50 –60 –30 –40 –50 –60 –70 –70 –80 –80 –90 –100 –4 –100 –4 –3 –2 –1 0 1 2 3 4 fOUT (× Input Data Rate) 06452-056 –90 図 62. 8×インターポレーション、±4×入力データレートへの ローパス応答（点線は 1 dB のロールオフを示す） –2× –1× 図 60. DC 1× 4 5 2× 6 3× 7 1 2 3 4 –3fDAC/8 フィルタのインターポレーション／変調組合わせ –20 8 4× 0 0 ATTENUATION (dB) 3 –1 –10 –30 –40 –50 –60 06452-057 –3× 2 –2 10 図 60 は、入力データレートの 4 倍までのナイキスト領域を示し ます。 –8 –7 –6 –5 –4 –3 –2 –1 1 –3 fOUT (× Input Data Rate) インターポレーション・フィルタと変調器を組み合わせることに より、着信信号は DAC 出力サンプル・レートのナイキスト領域 内のどこにでも配置できます。入力信号が複素数である場合、こ のアーキテクチャにより、入力信号を正または負のナイキスト領 域に変調できます（表 18 を参照）。 –70 –80 –90 ナイキスト領域 –100 –4 図 57、図 58、図 59 は、変調を使用しないデジタル・フィルタの ローパス応答を示します。変調機能をオンにすることにより、デ ジタル・フィルタの応答は、DAC 帯域幅内のどこにでも調整で きます。一例として、図 61～67 に非シフト・モードのフィルタ 応答を示します（シフト／非シフト・モードのフィルタ応答につ いては表 18 を参照）。 Rev. 0 –1 4fDAC/8 フィルタのインターポレーション／変調組合わせ –10 –4× –2 fOUT (× Input Data Rate) 10 図 59. –3 06452-059 図 58. 06452-055 –90 –100 –4 06452-058 –30 –3 –2 –1 0 1 fOUT (× Input Data Rate) 図 63. － 32 － 2 3 4 06452-060 ATTENUATION (dB) AD9776A/AD9778A/AD9779A –2fDAC/8 フィルタのインターポレーション／変調組合わせ 10 10 0 0 –10 –10 –20 –20 –30 –40 –50 –60 –30 –40 –50 –60 –70 –70 –80 –80 –90 –100 –4 –3 –2 –1 0 1 2 3 4 fOUT (× Input Data Rate) 図 64. 06452-061 –90 –100 –4 図 67. 0 –10 ATTENUATION (dB) –20 –30 –40 –50 –60 –70 –3 –2 –1 0 1 2 3 4 fOUT (× Input Data Rate) 06452-062 –90 fDAC/8 フィルタのインターポレーション／変調組み合わせ 0 –10 ATTENUATION (dB) –20 2 3 4 奇数モードでの 3fDAC/8 フィルタのインターポレーション／ 変調組み合わせ レジスタ 0x02 のビット 5（実数モード）をセットすると、Q チャ ンネルに加えて、 内部の I と Q のデジタル変調もオフになります。 これにより、I DAC での出力スペクトルは、1×、2×、4×、8×の いずれかに補間された、デジタル入力ポート 1 での信号を表しま す。 –30 –40 –50 –60 –70 一般に、所望の信号が±0.4 × fDATA の範囲内である場合は、フィ ルタの非シフト・モードの使用を推奨します。この範囲外なら偶 数フィルタ・モードを使用することを推奨します。いずれの場合 も、信号の合計帯域幅は、0.8 × fDATA 未満にしてください。 –80 –3 –2 –1 0 1 fOUT (× Input Data Rate) 2 3 4 06452-063 –90 Rev. 0 1 レジスタ 2 のビット 6 をセットすると、デバイスは I、Q、I、Q... の順序でポート 1 からインターリーブされたデータを受け付け ます。なおインターリーブ・モードでは、インターリーブが行わ れるため、I と Q のデータ・パスの最初のチャンネル・データレー トは、入力データレートの半分になります。最大入力データレー トは、デバイスの最大仕様に左右されます。このため、インター リーブ・モードでは入力における合成帯域幅が制限されます。 10 図 66. 0 AD9776A/AD9778A/AD9779A は、内部複素変調器をインターポ レーション・フィルタ応答に組み込んだデュアル DAC です。デュ アル・チャンネル・モードでは、デバイスは、デジタル入力ポー ト 1 とデジタル入力ポート 2（それぞれ I と Q）において複素数 信号の実数成分と虚数成分を期待します。これにより、DAC 出 力は、複素キャリア（fDAC/2、fDAC/4、または fDAC/8）によって変 調された入力信号の実数成分と虚数成分を表すことになります。 –80 –100 –4 –1 シフト・モードのフィルタ応答により、通過帯域の中心を±0.5、 ±1.5、±2.5、±3.5 fDATA とすることができます。シフト・モードの 応答に切り替えると、信号は変調されず、代わりに通過帯域がそ のままシフトされます。たとえば、図 67 に示す応答で、信号帯 域内が 3.2～3.3 fDATA の帯域幅にわたって複素数信号であると想 定します。ここで偶数モードのフィルタ応答が選択された場合、 通過帯域の中心は 3.5 fDATA になります。しかし、信号はスペクト ル内の同じ場所にとどまります。シフト・モードの機能により、 フィルタの通過帯域は、DAC ナイキスト帯域幅内のどこにでも 置くことができます。 10 図 65. –2 fOUT (× Input Data Rate) –1fDAC/8 フィルタのインターポレーション／変調組合わせ –100 –4 –3 06452-064 ATTENUATION (dB) ATTENUATION (dB) AD9776A/AD9778A/AD9779A 奇数モードでの 2fDAC/8 フィルタのインターポレーション／ 変調組み合わせ － 33 － AD9776A/AD9778A/AD9779A 表 18. インターポレーション・フィルタのモード、（レジスタ 0x01、ビット<5:2>） Interpolation Factor<7:6> Filter Mode<5:2> Modulation Nyquist Zone Pass Band F_Low Center 1 F_High 8 8 8 8 8 8 8 8 8 8 8 8 8 8 8 8 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B 0x0C 0x0D 0x0E 0x0F DC DC shifted F/8 F/8 shifted F/4 F/4 shifted 3F/8 3F/8 shifted F/2 F/2 shifted −3F/8 −3F/8 shifted −F/4 −F/4 shifted −F/8 −F/8 shifted +1 +2 +3 +4 +5 +6 +7 +8 −8 −7 −6 −5 −4 −3 −2 −1 −0.05 +0.0125 +0.075 +0.1375 +0.2 +0.2625 +0.325 +0.3875 −0.55 −0.4875 −0.425 −0.3625 −0.3 −0.2375 −0.175 −0.1125 0 +0.0625 +0.125 +0.1875 +0.25 +0.3125 +0.375 +0.4375 −0.5 −0.4375 −0.375 −0.3125 −0.25 −0.1875 −0.125 −0.0625 +0.05 +0.1125 +0.175 +0.2375 +0.3 +0.3625 +0.425 +0.4875 −0.45 −0.3875 −0.343 −0.2625 −0.2 −0.1375 −0.075 −0.0125 In 8× interpolation; BW (min) = 0.0375 × fDAC BW (max) = 0.1 × fDAC 4 4 4 4 4 4 4 4 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07 DC DC shifted F/4 F/4 shifted F/2 F/2 shifted −F/4 −F/4 shifted +1 +2 +3 +4 −4 −3 −2 −1 −0.1 +0.025 +0.15 +0.275 −0.6 −0.475 −0.35 −0.225 0 +0.125 +0.25 0.375 −0.5 −0.375 −0.25 −0.125 +0.1 +0.225 +0.35 0.475 −0.4 −0.275 −0.15 −0.025 In 4× interpolation; BW (min) = 0.075 × fDAC BW (max) = 0.2 × fDAC 2 2 2 2 0x00 0x01 0x02 0x03 DC DC shifted F/2 F/2 shifted +1 +2 −2 −1 −0.2 +0.05 −0.7 −0.45 0 +0.25 −0.5 −0.25 +0.2 +0.45 −0.3 −0.05 In 2× interpolation; BW (min) = 0.15 × fDAC BW (max) = 0.4 × fDAC 1 周波数は fDAC に正規化。 Rev. 0 － 34 － 1 1 Comments –50 0 1 SHIFTED –3 × fDAC /8 SHIFTED –fDAC /4 2 –3 –2 –1 0 1 2 4 3 fOUT (× Input Data Rate), ASSUMING 8× INTERPOLATION 図 68. TxDAC 出力 IF 用の従来の帯域幅オプション 10 +fDAC /8 +fDAC /4 +3 × fDAC /8 –1 0 1 2 3 +fDAC /2 BASEBAND –fDAC /4 –2 –fDAC /8 –3 × fDAC /8 –fDAC /2 0 –3 –30 –40 –50 –60 –70 ASSUMING 8× INTERPOLATION 4 06452-066 fOUT (× Input Data Rate), 4 フィルタ・アーキテクチャで使用できるシフト帯域幅 キャリアが 1 つのフィルタ通過帯域の中心に直接配置された場 合は、最大帯域幅条件が存在します。この場合、インターポレー ション・フィルタの合計 0.1 dB 帯域幅は、0.8 × fDATA に等しくな ります。表 18 に示すように、インターポレーション・レートが 倍増するたびに、DAC 出力サンプル・レートの分数としての合 成帯域幅は 1/2 低下します。たとえば、キャリアが 0.25 × fDATA に配置された場合は、最小帯域幅条件が存在します。この状況で、 フィルタの非シフト応答がイネーブルになった場合、フィルタ応 答のハイエンドが 0.4 × fDATA でカットオフされるため、信号帯域 幅のハイエンドが制限されます。フィルタのシフト応答がイネー ブルになった場合は、フィルタ応答のローエンドが 0.1 × fDATA で カットオフされるため、信号帯域幅のローエンドが制限されます。 したがって、0.25 × fDATA でキャリアに適用される最小帯域幅仕様 は 0.3 × fDATA となります。(±n ± 0.25) × fDATA に配置されたキャリ アについては、スペクトルの全域でこの最小帯域幅動作が繰り返 されます（ここで、n は任意の整数）。 このフィルタ・アーキテクチャでは、すでに説明したように、イ ンターポレーション・フィルタの通過帯域の中心を入力ナイキス ト・ゾーンの中央に置けるだけでなく、3 × fDAC/8 変調モードも 可能になります。これらすべてのフィルタの組合わせにより、特 定帯域幅のキャリアはスペクトル内のどこにでも配置でき、イン ターポレーション・フィルタを 1 つの可能な通過帯域に設定しま す。図 69 と図 70 に、フィルタ・アーキテクチャでアクセス可能 な帯域幅を示します。なお、特定のインターポレーション・レー トに合わせてフィルタ・モードを書き込むことにより、フィルタ のシフト・モードと非シフト・モードをすべて使用できます。 –80 –4 3 このフィルタ・アーキテクチャでは、信号をスペクトル内のどこ にでも配置できます。しかし、信号帯域幅は、DAC の入力サン プル・レートとスペクトル内のキャリアの配置によって制限され ます。フィルタ応答と入力サンプル・レートの組合わせによって 生じる帯域幅制約は、DAC が合成できる最大の帯域幅であるた め、一般に合成帯域幅と呼ばれます。 06452-065 –80 –4 図 69. –1 06452-067 +fDAC /2 +fDAC /4 図 70. –40 –20 –2 ASSUMING 8× INTERPOLATION –30 –10 –3 fOUT (× Input Data Rate), –70 ATTENUATION (dB) –50 –80 –4 –60 Rev. 0 –40 –70 +fDAC /8 BASEBAND –fDAC /8 –fDAC /4 –fDAC /2 ATTENUATION (dB) –20 –30 –60 0 –10 SHIFTED –3 × fDAC /8 ATTENUATION (dB) 10 –20 SHIFTED –fDAC /8 –10 SHIFTED –DC AD9776A/AD9778A/AD9779A は、新しいインターポレーショ ン・フィルタ・アーキテクチャの採用により、DAC IF 周波数を スペクトルのどこにでも生成できるようになっています。図 68 に、DAC IF 出力帯域幅配置の従来の選択を示します。なお、キャ リアを 0.5 × fDATA、1.5 × fDATA、2.5 × fDATA などの近くに配置でき るフィルタ・モードはありません。 0 SHIFTED –DC 10 SHIFTED –fDAC /4 インターポレーション・フィルタの最小／最大帯 域幅仕様 SHIFTED –fDAC /8 AD9776A/AD9778A/AD9779A フィルタ・アーキテクチャで使用できる非シフト帯域幅 － 35 － AD9776A/AD9778A/AD9779A REFCLK 入力の駆動 内部 PLL クロック逓倍器／クロック分配 REFCLK 入力は、低ジッタの差動駆動信号を必要とします。入力 段は 1.8 V 電源に接続された PMOS 入力差動ペアであるため、仕 様規定されている 400 mV の入力コモンモード電圧を維持するこ とが重要です。各入力ピンの信号振幅は、400 mV のコモンモー ド電圧を中心として 200 mV p-p から 1 V p-p まで可能です。これ らの入力レベルは直接的には LVDS 互換ではありませんが、図 71 に示すように、REFCLK は AC カップリングされた LVDS 信 号をオフセットすることによって駆動できます。 デバイスの内部クロック構造を使用すれば、入力データレートの 1 倍または整数倍のクロック、あるいは DAC 出力サンプル・レー トのクロックにより、差動クロック入力を駆動できます。内部 PLL は入力クロック逓倍を実現し、インターポレーション・フィ ルタとデータ同期に必要なすべての内部クロックを提供します。 図 74 に内部クロック・アーキテクチャを示します。基準クロッ クは、5 番ピンと 6 番ピンでの差動クロックです。このクロック 入力を差動またはシングルエンドで実行するには、クロック信号 で 5 番ピンを駆動し、5 番ピンでの信号のミッドスイング・ポイ ントに 6 番ピンをバイアスさせます。クロック・アーキテクチャ は、以下の設定で実行できます。 0.1µF LVDS_P_IN REFCLK+ 50Ω VCM = 400mV PLL イネーブル（レジスタ 0x09、ビット 7 = 1） REFCLK– 0.1µF 図 71. 図 74 に示す PLL イネーブル・スイッチは、N1 デバイダ（PLL VCO 分周比）と N2 デバイダ（PLL ループ分周比）のジャンクション に接続されます。デバイダ N3 は DAC のインターポレーション・ レートを決定し、比率 N3/N2 は基準クロック／入力データレート の比率を決定します。VCO は 1.0～2.0 GHz の範囲にわたって最 適に動作するため、N1 は VCO の速度をこの範囲内に保持します が、DAC のサンプル・レートはさらに低くできます。ループ・ フィルタ部品は完全に内部にあり、外部補償は必要ありません。 LVDS REFCLK 駆動回路 クリーンなサイン・クロックを使用できる場合、図 71 に示すよ うに、そのクロックを REFCLK にトランス・カップリングする ことができます。サンプル・レートが低い場合、CMOS クロック や TTL クロックも使用できます。すでに説明したように、 CMOS/LVDS トランスレータを通してから AC カップリングでき ます。あるいは、図 72 に示すように、トランス・カップリング してクランプすることもできます。 0.1µF TTL OR CMOS CLK INPUT 50Ω PLL ディスエーブル（レジスタ 0x09、ビット 7 = 0） 図 74 に示す PLL イネーブル・スイッチは、基準クロック入力に 接続されます。差動基準クロック入力は、DAC の出力サンプル・ レートと同じです。N3 はインターポレーション・レートを決定 します。 REFCLK+ REFCLK– 50Ω BAV99ZXCT HIGH SPEED DUAL DIODE 06452-069 VCM = 400mV 図 72. 0x0A <7:5> PLL CONTROL VOLTAGE RANGE ADC 0x0A <4:0> LOOP FILTER BANDWIDTH REFERENCE CLOCK (PIN 5 AND PIN 6) INTERNAL LOOP FILTER PHASE DETECTION TTL または CMOS REFCLK 駆動回路 図 73 に、VCM を生成するための簡単なバイアス・ネットワーク を示します。クロック・バイアス回路には CVDD18 と CGND を 使用することが重要です。クロックに混入したノイズやその他の 信号が DAC デジタル入力信号によって逓倍されて、DAC の性能 を低下させることがあります。 0x08 <7:2> VCO RANGE VCO ÷N2 ÷N1 0x09 <4:3> PLL LOOP DIVIDE RATIO 0x09 <6:5> PLL VCO DIVIDE RATIO ÷N3 DAC INTERPOLATION RATE DATACLK OUT (PIN 37) 0x01 <7:6> 0x09 <7> PLL ENABLE VCM = 400mV INTERNAL DAC SAMPLE RATE CLOCK CVDD18 1kΩ 1nF CGND 図 73. Rev. 0 図 74. 06452-070 1nF 0.1µF 287Ω REFCLK VCM ジェネレータ回路 － 36 － 内部クロック・アーキテクチャ 06452-071 LVDS_N_IN 06452-068 50Ω AD9776A/AD9778A/AD9779A 表 19. VCO 周波数範囲と PLL 帯域選択値の関係 PLL Lock Ranges over Temp, −40°C to at +85°C VCO Frequency Range in MHz PLL Lock Ranges over Temp, −40°C to at +85°C PLL Band Select VCO Frequency Range in MHz PLL Band Select 111111 (63) 111110 (62) 111101 (61) 111100 (60) 111011 (59) 111010 (58) 111001 (57) 111000 (56) 110111 (55) 110110 (54) 110101 (53) 110100 (52) 110011 (51) 110010 (50) 110001 (49) 110000 (48) 101111 (47) 101110 (46) 101101 (45) 101100 (44) 101011 (43) 101010 (42) 101001 (41) 101000 (40) 100111 (39) 100110 (38) 100101 (37) 100100 (36) 100011 (35) 100010 (34) 100001 (33) 100000 (32) 011111 (31) 011110 (30) 011101 (29) 011100 (28) 011011 (27) 011010 (26) 011001 (25) 011000 (24) 010111 (23) 010110 (22) 010101 (21) 010100 (20) 010011 (19) 010010 (18) 010001 (17) 010000 (16) 001111 (15) 001110 (14) 001101 (13) 001100 (12) 001011 (11) 001010 (10) Rev. 0 fLOW 1975 1956 1938 1923 1902 1883 1870 1848 1830 1822 1794 1779 1774 1748 1729 1730 1699 1685 1684 1651 1640 1604 1596 1564 1555 1521 1514 1480 1475 1439 1435 1402 1397 1361 1356 1324 1317 1287 1282 1250 1245 1215 1210 1182 1174 1149 1141 1115 1109 1086 1078 1055 1047 001001 (9) 001000 (8) 000111 (7) 000110 (6) 000101 (5) 000100 (4) 000011 (3) 000010 (2) 000001 (1) 000000 (0) fHIGH Auto mode 2026 2008 1992 1977 1961 1942 1931 1915 1897 1885 1869 1853 1840 1825 1810 1794 1780 1766 1748 1729 1702 1681 1658 1639 1606 1600 1575 1553 1529 1505 1489 1468 1451 1427 1412 1389 1375 1352 1336 1313 1299 1277 1264 1242 1231 1210 1198 1178 1166 1145 1135 1106 1103 fLOW 1026 1019 998 991 976 963 950 935 922 911 fHIGH 1067 1072 1049 1041 1026 1011 996 981 966 951 VCO 周波数範囲 PLL 帯域では 2 倍を超える周波数範囲をカバーするため、PLL 帯 域の選択には、範囲のローエンドとハイエンドの合計 2 つのオプ ションがあります。このような条件のもとでは、ユーザが周波数 範囲のハイエンドに対応する帯域値を選択するときは、VCO 位 相ノイズが最適です。図 75 は、VCO 帯域幅と最適な VCO 周波 数が帯域選択値によってどう変化するかを示します。 VCO 周波数範囲と温度の関係 表 19 に示す温度仕様は、単一ロットの単一製品の場合です。こ れらの仕様は、製品やロットが異なると、一部のレジスタ設定に 厄介な変化が生じることがあります。最適な PLL 性能を維持す るには、この潜在的な変化を考慮に入れてシステムを設計する必 要があります。 大きな温度変化が予想されるシステムでは、ユーザは、現在使用 されているロック・レンジのエッジを感知する必要があるかもし れません。これにより、ユーザは次のロック・レンジにスイッチ して、PLLのロックを失う可能性を回避します。 － 37 － AD9776A/AD9778A/AD9779A PLL のループ・フィルタ帯域幅 PLL のループ・フィルタ帯域幅は、SPI レジスタ 0x0A のビット <4:0>を介して設定されます。これらの値を変更すると、内部ルー プ・フィルタのコンデンサが切り替えられます。外付けのルー プ・フィルタ部品は必要ありません。このループ・フィルタには 0（P1）に極があり、続いてゼロ-（Z1）極（P2）組合わせがあり ます。Z1 と P2 は、互いの 1 ディケードの範囲内で発生します。 ゼロ極の位置は、ビット<4:0>によって決定されます。00000 の 設定の場合、ゼロ極は 10 MHz の近くに発生します。ビット<4:0> を 11111 に設定すると、Z1/P2 の組合わせで約 1 MHz まで下げら れます。1～10 MHz の間で、ビット<4:0>と Z1/P2 の位置との関 係は直線的です。しかし、内部部品は許容値が低くないため、 ±30%ものドリフトが生じることがあります。 最適性能を得るには、PLL をイネーブルにして、すべての動作 モードで帯域幅調整（レジスタ 0x0A、ビット<4:0>）を 01111 に 設定してください。PLL バイアス設定（レジスタ 0x09、ビット <2:0>）は 111 に設定します。PLL 制御電圧（レジスタ 0x0A、ビッ ト<7:5>）が読み出されますが、それは内部ループ・フィルタ出 力での DC 電圧に比例します。ここで指定した PLL バイアス設定 では、PLL 制御電圧からの読出しは理論上は 010 ですが、100 や 010 の可能性もあります。この範囲を外れる場合は PLL が正しく 動作していないことを示します。 I DAC と Q DAC のフルスケール電流は、8.66～31.66 mA の範囲 で設定できます。最初に、1.2 V のバンド・ギャップ・リファレ ンスを使用し、I120（75 番ピン）に接続する外付け抵抗で電流を 設定します。図 76 に、リファレンス回路の簡略ブロック図を示 します。外付け抵抗の推奨値は 10 kΩ です。これにより 120 μA の抵抗に IREFERENCE が設定されますが、これはさらに 20 mA の DAC 出力フルスケール電流を提供します。ゲイン誤差はこの抵 抗の一次関数であるため、抵抗が高精度であればデバイスの内部 マッチング仕様へのゲイン・マッチングが向上します。内部カレ ント・ミラーが提供する電流ゲイン・スケーリングでは、I DAC または Q DACのゲインは、SPIポート・レジスタ（レジスタ 0x0B、 0x0C、0x0F、0x10）の 10 ビット・ワードです。DAC ゲイン・レ ジスタのデフォルト値は、約 20 mA の IFS を与えます。ここで、 IFS は次式で表すことができます。 43 37 31 25 19 13 7 2150 2050 1950 1850 06452-072 fVCO (MHz) 1750 1650 1550 1450 1350 1250 1150 950 1050 1 850 この保存された 25°C 値がユニットの起動時に必ずプログラムさ れる限り、AD9776A/AD9778A/AD9779A の PLL は、製品の温度 範囲の全域でロックされたままであることが保証されます。これ は、ユニットの起動温度とは無関係に当てはまります。 内部リファレンス 49 PLL BAND 自動検索モードをイネーブルにして、ロック・レンジ・レジスタ から最適値を読み出します。この値をシステム・メモリ（RAM、 FPGA、ASIC）に保存します。 フルスケール電流の生成 55 温度変化に対する代表的な PLL 帯域選択値と周波数の関係 I FS = AD9776A/AD9778A/AD9779A の PLL 自動検索 機能 AD9776A/AD9778A/AD9779A の自動検索機能を使用すれば、 PLL の最適な帯域を決定できます。自動検索モードをイネーブ ルにするには、レジスタ 0x08、ビット<7:2>を 11111b（63）に設 定し、レジスタ 0x08、ビット<7:2>から値を読み出します。自動 検索モードは最適な PLL の帯域を検出することが目的ですから、 その後同じ設定を手動モードで適用してください。通常の動作時 は、PLL を自動検索モードに設定しないようにしてください。 自動検索機能を使用するには 2 つの方法があります。最初の方法 は、ユニットが常に 25°C 前後で起動する環境にある場合に使用 します。この場合は、自動検索機能を使用して最適なロック・レ ンジ値を読み出し、この値を直ちにロック・レンジ・レジスタに プログラムすることができます。この条件の下で起動およびプロ グラムされた AD9776A/AD9778A/AD9779A は、動作温度範囲の 全域で PLL ロックを保持することが保証されます。この状況で は、自動検索は、ユニットのパワーオン時にのみイネーブルにす Rev. 0 ユニットをさらに極端な温度変化の下で起動すると想定される 場合は、2 番目の方法を使用して AD9776A/AD9778A/AD9779A の PLL ロック・レンジをプログラムする必要があります。 AD9776A/AD9778A/AD9779A の PLL が動作温度範囲の全域で ロック状態を保つには、ユーザは、25°C の工場で次のテストを 行う必要があります。 なお、自動検索モードによって温度範囲の全域で有効な正しい ロック・レンジが与えられるのは、自動検索モードが 25°C でイ ネーブルにされた場合です。25°C でのロック・レンジが決定さ れて値が保存されたら、自動検索モードをディスエーブルしてく だ さい 。温度に 対す る有効な ロッ ク・レン ジに ついては 、 www.analog.com にある AN-919 を参照してください。 61 図 75. る必要があります。最初の読出しとロック・レンジ・レジスタへ のプログラムの後で、自動検索をディスエーブルにします。 － 38 － 1.2 V ⎛ 27 ⎛ 6 ⎞ ×⎜ + ⎜ × DAC gain⎞⎟ ⎟ × 32 R ⎠⎠ ⎝ 12 ⎝ 1024 AD9776A/AD9778A/AD9779A AD9779A I DAC GAIN I DAC 1.2V BAND GAP VREF 10kΩ 06452-073 DAC FULL-SCALE REFERENCE CURRENT CURRENT SCALING I120 Q DAC Q DAC GAIN 図 76. リファレンス回路 DAC 出力の後に直交変調器がある場合は、補助 DAC を局部発振 器（LO）のキャンセルに使用できます。この LO フィードスルー は、直交変調器の入力換算 DC オフセット電圧（および DAC 出力 オフセット電圧のミスマッチ）によって発生し、システム性能を 低下させることがあります。図 79 と図 80 は、DAC／直交変調器 の代表的なインターフェースを示します。通常、変調器の入力コ モンモード電圧は DAC の出力コンプライアンス電圧範囲よりは るかに高いため、AC 結合または DC レベル・シフトが必要です。 直交変調器の必要なコモンモード入力電圧が DAC のコモンモー ド入力電圧と一致する場合は、図 79 の DC ブロッキング・コンデ ンサを除去できます。直交変調器の入力において DAC からのス プリアス信号（歪みと DAC イメージ）がシステム性能に影響を 与える場合は、ローパス・フィルタまたはバンドパス受動フィル タの使用を推奨します。図 79 と図 80 に示す位置にフィルタを配 置すると、ソース・インピーダンスと負荷インピーダンスを 50 Ω に近い値に簡単に設計できるため、フィルタの設計が簡単になり ます。 35 30 IFS (mA) 25 20 15 10 0 0 200 400 600 800 DAC GAIN CODE 図 77. 1000 06452-074 5 QUADRATURE MODULATOR V+ DAC ゲイン・コード 対 IFS AD9779A AUX DAC1 シングル・サイドバンド・トランスミッタでの補助 DAC の利用 図 78 は、補助 DAC の構造を示します。補助 DAC の 2 本の出力 ピンのうち、一度にアクティブにできるのは 1 本のみです。非ア クティブ側は、ハイ・インピーダンス状態（>100 kΩ）になりま す。アクティブ出力ピンを選択するには、レジスタ 0x0E とレジ スタ 0x10 のビット 7 に書き込みます。 QUADRATURE MODULATOR V+ 0.1µF OPTIONAL PASSIVE FILTERING AD9779A I DAC 25Ω TO 50Ω 0.1µF QUAD MOD Q INPUTS 0.1µF 25Ω TO 50Ω 図 79. 補助 DAC の代表的な使い方（直交変調器への AC 結合） QUADRATURE MODULATOR V+ AD9779A AUX DAC1 OR DAC2 AD9779A I OR Q DAC 0 TO 2mA (SINK) QUAD MOD I OR Q INPUTS OPTIONAL PASSIVE FILTERING AUXN 25Ω TO 50Ω 06452-303 P/N SOURCE/ SINC Rev. 0 OPTIONAL PASSIVE FILTERING AD9779A Q DAC AUXP VBIAS 図 78. AD9779A AUX DAC2 0.1µF アクティブ出力は、電流源または電流シンクとして機能できます。 電流をソースするとき、出力コンプライアンス電圧は 0～1.6 V で す。電流をシンクするとき、出力コンプライアンス電圧は 0.8～ 1.6 V です。出力ピンを電流源または電流シンクとして選択する には、レジスタ 0x0E とレジスタ 0x10 のビット 6 に書き込みます。 0 TO 2mA (SOURCE) QUAD MOD I INPUTS 06452-115 AD9776A/AD9778A/AD9779A には 2 つの補助 DAC があります。 これらの DAC のフルスケール出力電流は、1.2 V のバンド・ ギャップ・リファレンスと I120 ピンとグラウンドの間の外付け 抵抗から得られます。補助 DAC ゲインをフルスケール（10 ビッ ト値、SPI レジスタ 0x0D および 0x11）に設定したとき、リファ レンス・アンプ電流 IREFERENCE から補助 DAC リファレンス電流ま でのゲイン・スケールは 16.67 です。これにより、補助 DAC1 と 補助 DAC2 に関しては、約 2 mA のフルスケール電流が与えられ ます。 図 80. AD9776A/AD9778A/AD97779A の補助 DAC の構造 － 39 － 25Ω TO 50Ω 06452-116 0.1µF 補助 DAC1 電流の大きさは、補助 DAC1 コントロール・レジス タ 0x06 によって制御されます。補助 DAC2 電流の大きさは、補 助 DAC2 コントロール・レジスタ 0x08 によって制御されます。 これらの補助 DAC には、電流をソースまたはシンクする能力が あります。これをプログラムするには、いずれかの補助 DAC コ ントロール・レジスタのビット 14 を使用します。シンク／ソー スの選択は、回路の設計時に行う必要があります。回路を配置し てから電流のソース／シンクを切り替えるメリットはありませ ん。 補助 DAC の代表的な使い方（DC シフトによる直交変調器 への DC 結合） AD9776A/AD9778A/AD9779A AD9776A/AD9778A/AD9779A による、IF/RF 変換での直交変調器の非理想的な性能の補正 LO フィードスルー補償 アナログ直交変調器を使用すれば、非常に簡単にシングル・サイ ドバンド無線を実現できます。しかし、直交変調器の性能には、 非理想的な側面もいくつかあります。これらのアナログ劣化のう ち、主なものは次のとおりです。 • ゲイン・ミスマッチ—直交変調器の実数と虚数の信号経路 のゲインは、完全にマッチしないことがあります。この場 合は、負の周波数イメージのキャンセルが完全ではないた め、最適でないイメージ除去につながります。 • LO フィードスルー—直交変調器では、DC 換算オフセット が有限であるだけでなく、その LO ポートから信号入力への 結合も有限です。そのため、直交変調器 LO の周波数におい て大きなスペクトル・スプリアスにつながることがありま す。 LO フィードスルーの補償を行うには、ユーザは、まず補助 DAC 符号レジスタのデフォルト状態から始めて、次にいずれか一方の 補助 DAC 出力電流の大きさをインクリメントします。この間に、 直交変調器出力における LO フィードスルーの振幅を感知します。 LO フィードスルーの振幅が増加した場合は、調整中の補助 DAC の符号を変更するか、もう一方の補助 DAC の出力電流を調整し てみます。効果的なアルゴリズムを実現するには、練習を必要と する場合があります。AD9776A/AD9778A/AD9779A 評価用ボー ドを使用すれば、一般的に LO フィードスルーをノイズ・フロア まで調整できます。しかし、これは温度に対して安定していませ ん。 AD9776A/AD9778A/AD9779A には、この 2 つのアナログ劣化を 補正する能力があります。これらの劣化は温度とともにドリフト するため、最適に近いシングル・サイドバンド性能が求められる 場合は、温度に対するこれらの劣化を感知して補正するための方 法が必要なこともあります。 I/Q チャンネルのゲイン・マッチング ゲイン／オフセット補正の結果 ゲイン・マッチングを行うには、DAC ゲイン・レジスタの値を 調整します。I DAC では、これらの値は I DAC コントロール・レ ジスタ 0x05 にあります。Q DAC では、これらの値は Q DAC コ ントロール・レジスタ 0x07 にあります。これらは 10 ビット値で す。ゲイン補償を行うには、これらのいずれかのレジスタの値を 固定のステップ・サイズだけ上げ下げし、望ましくないイメージ の振幅を確認します。望ましくないイメージの振幅が増加してい る場合は、この手順を停止して、もう一方の DAC コントロール・ レジスタで同じ調整を試みます。この操作は、これらのレジスタ を調整してもイメージ除去を改善できなくなるまで続けます。 図 81 と図 82 は、ゲイン／オフセット補正の結果を示します。図 81 は、ゲイン／オフセット補正前の直交復調器の出力スペクト ルを示します。図 82 は、補正後の出力スペクトルを示します。 2.1 GHz での LO フィードスルー・スプリアスは、ノイズ・レベ ルまで抑制されました。この結果は補正の適用によって実現でき ます。しかし、温度が大きく変化した後では、補正を繰り返す必 要があります。 なお、ゲイン・マッチングによって負の周波数イメージ除去は改 善されましたが、まだ相当なイメージが存在します。残りのイ メージは、直交変調器での位相ミスマッチによるものです。位相 ミスマッチは、イメージの形状によってゲイン・ミスマッチと区 別できます。図 81 のイメージは比較的平坦ですが、 図 82 のイメー ジは周波数とともに傾斜しています。位相ミスマッチは周波数に 依存するため、位相ミスマッチによって支配されるイメージには、 このような傾斜特性があります。 LO フィードスルー補償は、位相補償とは無関係であることに注 意してください。しかし、ゲイン補償は LO 補償に影響を与える ことがあります。なぜなら、ゲイン補償によって信号のコモン・ モード・レベルが変化することがあるからです。一部の変調器で は、DC オフセットがコモン・モード・レベルに依存します。し たがって、ゲイン調整を行ってから、LO 補償を行うとよいでしょ う。 Rev. 0 LO フィードスルー補償は、3 つの操作の中で最も複雑です。こ れは、図 78 に示すように、オフセット補助 DAC の構造に起因し ます。回路内で LO フィードスルー補償を行うには、これらの補 助 DAC の 4 つの出力のそれぞれを、50 Ω 抵抗を介してグラウン ドに接続し、250 Ω 抵抗を介して 4 つの直交変調器信号入力の 1 つに接続する必要があります。これらの接続の目的は、直交変調 器の入力において非常に小さな電流量をノードに駆動して、直交 変調器の信号入力のいずれか一方にわずかな DC バイアスを追 加することです。これを AD9776A/AD9778A/AD9779A 評価用 ボードの回路図でご覧ください（図 107 を参照）。 － 40 － AD9776A/AD9778A/AD9779A 0 REF LVL 0dBm RBW VBW SWT 3kHz 3kHz 56s REF ATT MIXER UNIT 30dB –40dBm dBm 0.7 8× INTERPOLATION 0.6 –10 –20 4× INTERPOLATION 4× INTERPOLATION, ZERO STUFFING 8× INTERPOLATION, ZERO STUFFING 0.5 POWER (W) –30 –40 –50 2× INTERPOLATION, ZERO STUFFING 0.4 2× INTERPOLATION 0.3 1× INTERPOLATION, ZERO STUFFING –60 0.2 –70 1× INTERPOLATION –80 –90 図 81. 0 CENTER 2.1GHz 20MHz/ SPAN 200MHz 0 06452-304 –100 RBW VBW SWT 20kHz 20kHz 1.25s REF ATT MIXER UNIT 25 50 75 100 125 150 175 200 225 250 fDATA (MSPS) 2.1 GHz でのマルチトーン信号のある AD9779A と ADL5372（ゲイン／LO 補償なし） REF LVL 0dBm 0 図 83. 20dB –40dBm dBm 06452-076 0.1 消費電力（I データのみ、リアル・モード） 0.4 –10 8× INTERPOLATION –20 4× INTERPOLATION 0.3 POWER (W) –30 –40 –50 –60 –70 0.2 2× INTERPOLATION 0.1 –80 1× INTERPOLATION 図 82. CENTER 2.1GHz 20MHz/ SPAN 200MHz 0 0 25 50 75 100 125 150 175 200 225 250 fDATA (MSPS) 2.1 GHz でのマルチトーン信号のある AD9779A と ADL5372 （ゲイン／LO 補償を最適化） 図 84. 消費電力 06452-078 –100 06452-305 –90 消費電力（デジタル 1.8 V 電源、I データのみ、リアル・ モード、ゼロ充填を含まない） 0.08 図 83～91 に、シングル DAC モードとデュアル DAC モードにお ける、1.8 V と 3.3 V のデジタル／クロック電源の消費電力を示し ます。これに加えて、シングル DAC モードでの 3.3 V アナログ 電源（モードおよび速度独立） の消費電力／電流は 102 mW/31 mA です。デュアル DAC モードでは 182 mW/51 mA です。PLL がイ ネーブルになると、1.8 V のクロック電源に 50 mA/90 mW が加わ ります。 POWER (W) 0.06 8× INTERPOLATION 4× INTERPOLATION 0.04 2× INTERPOLATION 0.02 0 0 25 50 75 100 125 150 fDATA (MSPS) 図 85. Rev. 0 － 41 － 175 200 225 250 06452-079 1× INTERPOLATION 消費電力（クロック 1.8 V 電源、I データのみ、リアル・ モード、変調モードあり、ゼロ充填を含まない） AD9776A/AD9778A/AD9779A 0.075 0.125 8× INTERPOLATION, fDAC /8, fDAC /4, fDAC /2, NO MODULATION 0.100 4× INTERPOLATION ALL INTERPOLATION MODES 0.075 POWER (W) POWER (W) 0.050 2× INTERPOLATION 0.050 0.025 0.025 25 50 75 100 125 150 175 200 225 250 fDATA (MSPS) 図 86. 0.9 図 89. 50 75 100 125 150 175 200 225 250 消費電力（クロック 1.8 V 電源、I および Q データ、 デュアル DAC モード、ゼロ充填なし） 4× INTERPOLATION, ALL MODULATION MODES 0.8 0.7 ALL INTERPOLATION MODES 0.050 0.6 POWER (W) POWER (W) 25 0.075 8× INTERPOLATION, ALL MODULATION MODES 8× INTERPOLATION, ZERO STUFFING 0 fDATA (MSPS) 消費電力（デジタル 3.3 V 電源、I データのみ、リアル・ モード、変調モードとゼロ充填あり） 1.0 1× INTERPOLATION, NO MODULATION 06452-082 0 0 06452-080 0 2× INTERPOLATION, ALL MODULATION MODES 0.5 0.4 0.025 0.3 0.2 2× INTERPOLATION, ZERO STUFFING 4× INTERPOLATION, ZERO STUFFING 0.1 1× INTERPOLATION, ZERO STUFFING 25 50 75 100 125 150 175 200 225 250 275 300 fDATA (MSPS) 図 87. 0 06452-077 0 図 90. 8× INTERPOLATION, fDAC /8, fDAC /4, 0.7 fDAC /2, NO MODULATION 4× INTERPOLATION 0.4 POWER (W) 125 150 175 200 225 250 消費電力（デジタル 3.3 V 電源、I および Q データ、 デュアル DAC モード） 2× INTERPOLATION 0.3 0.10 0.08 0.06 0.04 1× INTERPOLATION, NO MODULATION 0.1 0.02 25 50 75 100 125 150 fDATA (MSPS) 175 200 225 250 06452-081 0 0 0 200 400 600 800 1000 fDAC (MSPS) 図 91. 消費電力（デジタル 1.8 V 電源、I および Q データ、 デュアル DAC モード、ゼロ充填なし） － 42 － DVDD18 反転 sinc フィルタの消費電力 1200 06452-084 POWER (W) 100 0.12 0.2 Rev. 0 75 0.14 0.5 図 88. 50 0.16 0.8 0 25 fDATA (MSPS) 総消費電力（デュアル DAC モード） 0.6 0 06452-083 1× INTERPOLATION 0 AD9776A/AD9778A/AD9779A パワーダウン・モードとスリープ・モード インターリーブ・データ・モード AD9776A/AD9778A/AD9779A にはさまざまなパワーダウン・ モードがあり、デジタル・エンジンやメイン TxDAC、補助 DAC を個々にあるいは一緒にパワーダウンできます。メイン TxDAC は、SPI ポートを介してスリープ・モードやパワーダウン・モー ドにできます。スリープ・モードでは、TxDAC の出力がオフに なり消費電力が減少します。ただしリファレンスはパワーオン状 態のため、スリープ・モードからの回復はきわめて迅速です。パ ワーダウン・モード・ビット（レジスタ 0x00、ビット 4）をセッ トすると、リファレンスも含めてすべてのアナログ／デジタル回 路がパワーダウンになります。パワーダウン・モードでは、SPI ポートがアクティブ状態を維持します。このモードは、スリー プ・モードに比べて大幅な節電になりますが、ターンオン時間が 長くなります。補助 DAC も、SPI ポートを介してスリープ・モー ドに設定できます。自動パワーダウン・イネーブル・ビット（レ ジスタ 0x00、ビット 3）では、デバイスのデジタル部のパワーダ ウン機能を制御します。自動パワーダウン機能は、次の条件に基 づいて、TXENABLE ピン（39 番ピン）と連携して働きます。 TxEnable ビットには 2 つの機能があります。デュアル・ポート・ モードでは、これはデバイスのデジタル部のパワーダウンにのみ 使 用 され ます。 イ ンタ ーリー ブ ・モ ードで は 、TxEnable は IQSELECT 信号として機能し、P1D データのターゲットとなる DAC を示します。IQSELECT 信号は、入力データとタイムアラ インしてください。IQSELECT がハイレベルの場合は、対応する データ・ワードは I DAC に送られます。IQSELECT がローレベル の場合は、対応するデータは Q DAC に送られます。図 93 は、イ ンターリーブ・モードでのデジタル・インターフェースのタイミ ングを示します。 Q ファースト・ビット（レジスタ 0x02、ビット 0）は、入力デー タのペアリング順序を制御します。Q ファースト・ビットをデ フォルトの 0 に設定すると、 DAC に送信される IQ ペアリングは、 IQSELECT のローレベルとそれに続く IQSELECT のハイレベル に対応する 2 つの入力データ・ワードです。Q ファーストを 1 に 設定すると、DAC に送信される IQ ペアリングは、IQSELECT の ハイレベルとそれに続く IQSELECT のローレベルに対応する 2 つの入力データ・ワードです。なお、Q ファーストをセットする と、I データは依然として IQSELECT の上位ワードに、Q データ は IQSELECT の下位ワードに対応し、ペアリングのみが変化し ます。 TXENABLE（39 番ピン） = 0：自動パワーダウン・イネーブル = 0：データ・パスを 0 でフラッシュ 1：データを複数の REFCLK サイクルにわたってフラッ シュしてから、デジタル・エンジンを自動的にパワー ダウン状態にします。DAC、リファレンス、SPI ポート は影響を受けません。 DATACLK P1D<15:0> P1D(2) PID(3) PID(4) PID(5) PID(6) PID(7) PID(8) SMP_CLK または TXENABLE（39 番ピン） = P1D_SMP<15:0> 1：通常動作 P1D(1) P1D(2) PID(3) PID(4) PID(5) PID(6) PID(7) PID(8) 0.9 2× INT fDATA 2× INT fDATA 4× INT fDATA 4× INT fDATA 8× INT fDATA 8× INT fDATA 0.8 0.7 0.6 = 50MSPS = 200MSPS = 50MSPS = 200MSPS = 50MSPS = 200MSPS IDAC<15:0> QFIRST = 0 QDAC<15:0> P1D(1) PID(3) PID(5) P1D(2) PID(4) PID(6) IDAC<15:0> QFIRST = 1 QDAC<15:0> P1D(1) PID(3) PID(5) PID(4) PID(6) 図 93. インターリーブ・モードでのデジタル・インターフェースの タイミング TXENABLE がローレベルにされ、複数の REFCLK サイクルにわ たってローレベルに保持された場合は、デバイスはインターポ レーション・フィルタ内のデータをフラッシュし、フィルタがフ ラッシュされた後でデジタル・エンジンをシャット・ダウンしま す。このパワーダウン・モードに入るために必要な REFCLK サ イクル数は、等価な 2×、4×、8×インターポレーション・フィル タの長さの関数です。 0.5 0.4 0.3 0.2 0.1 タイミング情報 0 20 40 60 80 100 DUTY CYCLE (%) 図 92. 06452-119 0 図 94～97 に、PLL がイネーブルの場合に可能な、いくつかのタ イミングを示します。図 74 の N2 と N3 の設定の組合わせは、基 準クロック周波数（fREFCLK）を実際の入力データレートの倍数に できることを意味します。図 94～97 はそれぞれ、N2/N3 = 1（N2 = N3 = インターポレーション・レート）のときのタイミングを示 します。 TXENABLE のデューティサイクルに基づく節電 TXENABLE 反転ビット（レジスタ 0x02、ビット 1）がセットさ れた場合、この TXENABLE ピンの機能が反転されます。 インターリーブ・モードでは、データ入力を基準にした DATACLK 出力のセットアップ時間とホールド時間は、図 94～ 図 97 に示す時間と同じです。TXENABLE のトグルは、デジタ ル・データ入力の遷移と同時に行うことを推奨します。このよう にして、DATACLK、TXENABLE、デジタル入力データ間のタイ ミング・マージンが最適化されます。 Rev. 0 － 43 － 06452-306 IQSEL_SMP 図 92 に示すように、パワーダウン・モードを用いて節約される 消費電力は、TXENABLE ピンでの信号のデューティサイクルに ほぼ比例します。 POWER SAVINGS P1D(1) IQSELECT AD9776A/AD9778A/AD9779A REFCLK tSREFCLK tSDATACLK tHREFCLK tHDATACLK INPUT DATA 図 94. 06452-120 DATACLK タイミング仕様（PLL イネーブル／ディスエーブル、インターポレーション = 1×） SYNC_I tH_SYNC tS_SYNC REFCLK DATACLK tSDATACLK tHREFCLK tHDATACLK INPUT DATA 図 95. 06452-121 tSREFCLK タイミング仕様（PLL イネーブル／ディスエーブル、インターポレーション = 2×） SYNC_I tH_SYNC tS_SYNC REFCLK tSREFCLK tSDATACLK tHREFCLK tHDATACLK INPUT DATA 図 96. 06452-122 DATACLK タイミング仕様（PLL イネーブル／ディスエーブル、インターポレーション = 4×） SYNC_I tH_SYNC tS_SYNC REFCLK tSREFCLK tSDATACLK INPUT DATA 図 97. Rev. 0 tHREFCLK tHDATACLK 06452-123 DATACLK タイミング仕様（PLL イネーブル／ディスエーブル、インターポレーション = 8×） － 44 － AD9776A/AD9778A/AD9779A 表 20 は、入力データのセットアップ／ホールド時間の温度に対 するドリフト仕様と、データのキープアウト・ウィンドウ（KOW） を示します。なお、これらの仕様はドリフトしますが、入力デー タが無効であるキープアウト・ウィンドウの長さは、温度に対し てほとんど変化しません。 表 20. AD9776A/AD9778A/AD9779A の温度に対するタイミング 仕様 Timing Parameter Temperature Min tS (ns) DATA with respect to REFCLK± −40°C +25°C +85°C −40°C to +85°C −0.8 −1.0 −1.1 −0.8 3.35 3.5 3.8 3.8 2.55 2.5 2.7 3.0 DATA with respect to DATACLK −40°C +25°C +85°C −40°C to +85°C 2.5 2.7 3.0 3.0 −0.05 −0.2 −0.4 −0.05 2.45 2.5 2.6 2.95 SYNC_I± to REFCLK± −40°C +25°C +85°C −40°C to +85°C 0.3 0.25 0.15 0.3 0.65 0.75 0.90 0.90 0.95 1.0 1.05 1.2 Min tH (ns) Max KOW (ns) デジタル入力データ・バスのタイミング確認 入力データ・バスを同期化して有効なタイミングを得るには、 REFCLK へのデジタル入力データと表 20 で指定された DATA 出 力とのタイミング関係を満たす必要があります。ユーザが入力 データを DATACLK（ピン 37）に同期化している場合は、SYNC_I 入力信号は、印加する必要がなく、無視できます（GND に接続）。 Rev. 0 PLL のイネーブル／ディスエーブルによる入力 データと REFCLK 入力（ピン 5 とピン 6）の 同期化 入力データ・バスを REFCLK 入力に同期させるには、SYNC_I 入力ピン （ピン 13 とピン 14） を使用する必要があります。 SYNC_I 入力を使用しない場合は、DATACLK 出力と REFCLK 入力の間 に位相アンビギュイティが存在します。このアンビギュイティ （曖昧性）は、AD9776A/AD9778A/AD9779A が現在動作している インターポレーション・レートに直接関係します。入力データは DATACLK の立上がりエッジでラッチされるため、ユーザは、複 数ある内部 DACCLK エッジ（一例として、 4×インターポレーショ ンでは 4 つのエッジ）のどれで入力データが実際にラッチされる か を判 定できま せん 。ユーザ がデ ータのラ ッチ される内 部 DACCLK の正確なエッジを明確に判定するには、SYNC_I に対し て立上がりエッジを定期的に印加する必要があります。適切な同 期をとるには、SYNC_I 信号の周波数は fDAC/2N（N は整数）と等 しく、DATACLK の周波数を超えない必要があります。SYNC_I 信号の駆動に関しては、いくら低速でもかまいません。表 20 に 示す SYNC_I と REFCLK とのセットアップ／ホールドのタイミ ング関係が満たされる限り、入力データは、REFCLK のすぐ次の 立上がりエッジでラッチされます。なお、DATACLK の立上がり エッジは、短い伝搬遅延の後、次の REFCLK 立上がりエッジと 同時に発生します。この伝搬遅延は指定されませんが、図 94～ 図 97 は、REFCLK と DATACLK を基準にした入力データのセッ トアップ／ホールドのタイミング情報を示します。また、1×イン ターポレーションでは、位相アンビギュイティがないため、 SYNC_I 信号を使用する必要はありません。 － 45 － AD9776A/AD9778A/AD9779A REFCLK tS tH 06452-124 tDAC_SAMPLE tDAC_SAMPLE SYNC_I SYNC_I から REFCLK への有効なタイミング関係 有効なタイミング・ウィンドウ、SYNC_I から REFCLK および内部 DACCLK へ TEK RUN: 5.00GS/s SAMPLE Δ: 4.48ns @: 40.28ns REFCLK を基準とした SYNC_I のタイミング条件に加えて、 SYNC_I の有効なタイミング・ウィンドウは、内部 DAC のサン プル・レートによって制限されることを理解することが重要です （図 98 を参照）。tS と tH の条件が満たされると、SYNC_I の有効 なタイミング・ウィンドウは、内部 DAC のサンプル・レートの 1 周期（から tS と tH を減算した値）まで拡張されます。このタイ ミング仕様を満たさない場合は、AD9776A/AD9778A/AD9779A のデジタル入力に誤ったデータがラッチされる可能性がありま す。 2 一例として、AD9776A/AD9778A/AD9779A の入力データレート が 122.88 MSPS で、REFCLK も同じである場合は、AD9776A/ AD9778A/AD9779A を 4×インターポレーションで使用すると、 tDAC_SAMPLE は 1/491.52 MHz（約 2 ns）です。tS が−0.2 ns、tH が+1.0 ns の場合は、SYNC_I の有効なタイミング・ウィンドウは次のよう になります。 06452-089 図 98. 1 CH1 1.00VΩ 図 99. CH2 500mVΩ M2.00ns CH1 420mV REFCLK から DATACLK 出力までの遅延 （DATACLK 遅延をディスエーブル） 2 ns − 0.8 ns = 1.2 ns TEK RUN: 5.00GS/s また、REFCLK へのデジタル入力データのタイミング・ウィンド ウを内部 DACCLK の 1 サイクルのインクリメントで移動するに は、DAC のクロック・オフセット・レジスタ（レジスタ 0x07、 ビット<4:0>）を使用します。 Δ: 4.76ns @: 35.52ns PLL がイネーブルにされると、SYNC_I は REFCLK と同じ周波数 で実行できるため、この条件では、REFCLK と SYNC_I を同じ ソースから発生させることを強く推奨します。これによって、こ れら 2 つの信号間の時間変動が制限され、全体的なタイミング・ バジェットの達成が容易になります。この構成では、REFCLK と SYNC_I の間のタイミング・マージンを増やすために、REFCLK パス上にわずかな遅延が必要な場合もあります（タイミング関係 については表 20 を参照）。 1 最高 300 MSPS という入力データレートで厳密なタイミング条件 を満たすため、AD9776A/AD9778A/AD9779A には微細なタイミ ング機能があります。微細なタイミング調整を行うには、デー タ・クロック遅延レジスタ（レジスタ 0x04、ビット<7:4>）に値 を書き込みます。このレジスタを使用すれば、REFCLK 入力と DATACLK 出力の間に遅延を追加できます。図 99 に、DATACLK 遅延がディスエーブルの場合のデフォルト遅延を示します。 DATACLK 遅延イネーブルビットは、レジスタ 0x02、ビット 4 にあります。図 100 は、DATACLK 遅延がイネーブルで 00000 に 設定された場合の遅延を示します。図 101 は、DATACLK 遅延が イネーブルで 01111 に設定された場合の遅延を示します。なお、 データから DATACLK に対して指定されるセットアップ時間と ホールド時間は、DATACLK 遅延をディスエーブルにして仕様規 定されています。 － 46 － CH1 1.00VΩ 図 100. CH2 500mVΩ M2.00ns CH1 420mV REFCLK から DATACLK 出力までの遅延 （DATACLK 遅延 = 00000） 06452-090 2 データ遅延によりタイミング条件を満たす方法 Rev. 0 SAMPLE AD9776A/AD9778A/AD9779A TEK RUN: 5.00GS/s SAMPLE この約数関数に加えて、DATACLK は、DATACLK 分周レジスタ （レジスタ 0x03、ビット<5:4>）の状態に応じて、さらに 4 まで の係数で分周できます。詳細については、表 23 を参照してくだ さい。 Δ: 7.84ns @: 32.44ns 表 22 の値と DATACLK 分周レジスタを組み合わせて得られる最 大約数は 32 です。 2 06452-091 表 23. 1 CH1 1.00VΩ 図 101. CH2 500mVΩ M2.00ns CH1 420mV 図 100 に示す最小遅延から図 101 に示す最大遅延までの範囲は、 DATACLK 遅延レジスタを介して設定できます。0000 と 1111 の 間で DATACLK 遅延を設定する際の遅延（絶対時間）は、この 2 つの数値の間を線形とみなして得られます。表 21 に、温度に対 するインクリメントごとの代表的な遅延を示します。 表 21. 温度に対するデータ遅延ラインの代表的な遅延 −40°C +25°C +85°C Unit Delay Between Disabled and Enabled Average Delay per Increment 630 700 740 ps 175 190 210 ps 表 22. REFCLK と DATACLK の約数比 Zero Stuffing Input Mode Divisor 1 2 4 8 1 2 4 8 1 2 4 8 1 2 4 8 Disabled Disabled Disabled Disabled Disabled Disabled Disabled Disabled Enabled Enabled Enabled Enabled Enabled Enabled Enabled Enabled Dual port Dual port Dual port Dual port Interleaved Interleaved Interleaved Interleaved Dual port Dual port Dual port Dual port Interleaved Interleaved Interleaved Interleaved 1 2 4 8 Invalid 1 2 4 2 4 8 16 1 2 4 8 Rev. 0 Divider Ratio 00 01 10 11 1 2 4 1 図 99、図 100、図 101 に示すように、DATACLK 遅延設定によっ て、ユーザは、DATACLK 出力と入力データの間のタイミング関 係を調整できます。この方法では、DATACLK 出力に対する入力 データのタイミング関係を、SPI ポートを介してプログラムでき るため、ユーザ・フレキシビリティが得られます。AD9776A/ AD9778A/AD9779A では、単に所定の値に合わせてデータ・ク ロック遅延をプログラムできるだけでなく、SPI リードバックと プログラム可能なタイミング・マージンを利用して、現在のタイ ミングが無効領域にどれくらい近づいているかを高い精度で ユーザが判断できます。なお、この機能によって（入力データパ スではなく）DATACLK 出力信号の遅延が増えるため、入力デー タと REFCLK の間のタイミング関係には影響がありません。 手動モードで誤差補正をイネーブルにすると（レジスタ 3、ビッ ト 7 = 0）、ユーザは、タイミング・マージン・ウィンドウを設 定してから、前述の DATACLK 遅延を掃引できます。遅延のフ ル・スパンは、32 のインクリメントで約 5.6 ns に等しいため、表 21 に示すように、約 180 ps／インクリメントになります。設定で きるタイミング・マージンの量は、わずか 4 ビット（レジスタ 3、 ビット<3:0>）ですが、インクリメント当たりの量は DATACLK 遅延と同じく、約 180 ps／インクリメントになります。内部的に、 サンプリング・クロックはデジタル入力データをサンプリングし て、データ入力での遷移を感知できます。DATACLK のラッチン グ・エッジに近いデータ遷移が感知された場合は、SPI ポート・ レジスタ 19 のビット 7 から読み出せるデータ遅延 IRQ が生成さ れます。 DATACLK 出力の周波数は、いくつかのプログラマブルな設定に 依存します。REFCLK 周波数は、インターポレーション、ゼロ充 填、入力モード（表 22 を参照）の影響を受けます。REFCLK と DATACLK との間の約数関数は、表 22 に示す値に等しくなりま す。 Interpolation Register 0x03, Bits<5:4> データ遅延ライン、誤差補正、手動モード REFCLK から DATACLK 出力までの遅延 （DATACLK 遅延 = 01111） Delay DATACLK の分周比 このビットは、レジスタ 0x19 のビット 3 によってイネーブルに する必要があります。これと同じレジスタのビット 4 を読み出す ことで、IRQ がセットアップ違反を示すのか、ホールド違反を示 すのかを判定できます。データ遅延 IRQ は、外部ピン（ピン 71） からも読み出すことができます。ピン 71 で内部の同期 IRQ 機能 とデータ遅延 IRQ 機能の OR をとることによって、いずれのソー スの IRQ からでも、このピンをローレベルに設定できます。IRQ ではセットアップ／ホールド・エラーを区別しないため、いずれ が IRQ 生成の原因であったかを判断するには、DATACLK 遅延 のフル掃引が必要な場合があります。内部回路が感知するデータ 遷移まわりのマージンを調整するには、SPI レジスタのウィンド ウ検出設定（レジスタ 3、ビット<3:0>）を利用します。入力デー タと DATACLK 出力の間のタイミング・マージン（からプログ ラマブル・マージンを減算した値）が表 20 に示すセットアップ ／ホールド時間に違反した場合は、IRQ がセットされます。した がって、セットアップ時間を改善するには DATACLK 遅延を減 らし、ホールド時間を改善するには DATACLK 遅延を増やしま す。また、IRQ がセットされた場合は、たとえ IRQ 障害が解決さ れても、自動的にリセットされないことに注意してください。 － 47 － AD9776A/AD9778A/AD9779A IRQ をリセットするには、IRQ レジスタに 0 を書き込む必要があ ります。 マルチ DAC 同期 AD9776A/AD9778A/AD9779A のプログラマブル機能を使用すれ ば、CMOS デジタル・データ・バスの入力と複数のデバイス上の 内部ファイラとの同期をとることができます。つまり、 AD9776A/AD9778A/AD9779A 上の DATACLK 出力信号を使用し て、複数の AD9776A/AD9778A/AD9779A にデータを配信する データ・バス用に出力データを登録できます。この操作の詳細に ついては、アナログ・デバイセズのアプリケーション・ノート AN-822 を参照してください。 データ遅延ライン、誤差補正、自動モード データ遅延の誤差補正は、自動モードでも実行できます。その場 合は、AD9776A/AD9778A/AD9779A が最適なタイミングを決定 し、それに応じてデータ遅延を設定します。ユーザは、必要なら ば、データ遅延レジスタの値を読み出すことができます。自動 モードでは、ユーザは、依然としてタイミング・マージン・ウィ ンドウをプログラムする必要があります。 実行中には、自動タイミング・モードを常にオンにしておくこと ができ、他のユーザの介入なしに温度を追跡します。 Rev. 0 － 48 － AD9776A/AD9778A/AD9779A 評価用ボードの動作 AD9776A/AD9778A/AD9779A の評価用ボードは、使いやすさを 損なうことなく、DAC 性能とデジタル・インターフェースの速 度を最適化するように設計されています。ボードを動作させるに は、電源、クロック源、デジタル・データ・ソースが必要です。 DAC 出力を調べるには、スペクトル・アナライザやオシロスコー プも必要です。図 102 に、テスト・セットアップを示します。サ イン波や方形波のクロックは、クロック源として有効です。ク ロックは、評価用ボード上で AC カップリングされてから REFCLK 入力に送られるため、クロック上の DC オフセットは問 題になりません。図 103 に、評価用ボードに必要なすべての接続 の詳細図を示します。 CLOCK GENERATOR ADAPTER CABLES CLKIN DIGITAL PATTERN GENERATOR SPI PORT SPECTRUM ANALYZER AD9779A EVALUATION BOARD CLOCK IN 3.3V POWER SUPPLY 図 102. AUX33 06452-097 1.8V POWER SUPPLY DATACLK OUT 代表的なテスト・セットアップ DVDD18 DVDD33 P4 Digital Input Connector CVDD18 J1 CLOCK IN AD9779A JP4 JP15 JP8 JP14 JP3 JP16 JP2 JP17 S7 DCLKOUT J2 5V Supply MODULATOR OUTPUT S5 OUTPUT 1 ADL537x +5V GND S6 OUTPUT 2 LOCAL OSC INPUT ANALOG DEVICES AD9776A/ AD9788A/ AD9779A 06452-098 SPI PORT AVDD33 図 103. Rev. 0 すべての接続を示した AD9776A/AD9778A/AD9779A 評価用ボード － 49 － AD9776A/AD9778A/AD9779A 1. SET INTERPOLATION RATE 2. SET INTERPOLATION FILTER MODE 3. SET INPUT DATA FORMAT 06452-099 4. SET DATACLK POLARITY TO MATCH INPUT TIMING 図 104. SPI ポートのソフトウェア・ウィンドウ 評価用ボードに付属のソフトウェアを使用すれば、SPI ポートを 設定できます。この SPI ポートを介して、デバイスはさまざまな 動作モードに設定できます。評価用ボードを初めて動作させると きは、簡単な設定（SPI ポートの設定値をデフォルト設定値にで きるだけ近づける）で始めるとよいでしょう。図 104 に、デフォ ルトのソフトウェア・ウィンドウを示します。矢印は、初回の簡 単な評価のために変更しなければならない設定値を示していま す。つまり、ここでは PLL は使用せず、クロックは DAC 出力の サンプル・レートの速度を使用することになります。PLL の使い 方の詳細については、「PLL のループ・フィルタ帯域幅」を参照 してください。 Rev. 0 評価用ボードのデフォルト設定値を使用すれば、DAC 出力信号 をシングルエンド信号に変換するトランスを通じて、差動出力を 確認できます。評価用ボードでは、これらのトランスは T1A、 T2A、T3A、T4A として示されています。ボード上には T1B、T2B、 T3B、T4B という 4 つの同相トランスもあります。トランスと同 相トランスは直列に配置することを推奨します。各 DAC 出力に はトランスと同相トランスのペアが設置されるため、これらのペ アはいずれの順序でもセットアップできます。一例として、DC から 30 MHz の周波数範囲では、トランスは DAC の直後に配置 するとよいでしょう。30 MHz の DAC 出力周波数を上回る場合は、 DAC 出力の直後に同相トランスを配置し、その後にトランスを 配置することを推奨します。 － 50 － AD9776A/AD9778A/AD9779A JP2、JP3、JP4、JP8（ハンダ付けなし） JP14、JP15、JP16、JP17（ハンダ付け） 実装された直交変調器 ADL5372 を使用するため の AD9776A/AD9778A/AD9779A 評価用ボードの 変更 JP2、JP3、JP4、JP8（ハンダ付け） JP14、JP15、JP16、JP17（ハンダ付けなし） なお、ADL5372 は、評価用ボード上に専用の+5 V 接続と GND 接続も必要とします。 06452-307 評価用ボードには、アナログ・デバイセズの ADL5372 直交変調器 が実装されています。AD9776A/AD9778A/AD9779A と ADL5372 は インターフェースの容易な DAC／変調器の組合わせとなってお り、評価用ボードで簡単に評価できます。ハンダ付け可能ジャン パの設定によって、AD9776A/AD9778A/AD9779A のシングルエ ンド出力または差動出力を評価できます。これは、工場出荷時の デフォルト設定であり、以下のジャンパ位置で構成されています。 このボード上の ADL5372 を評価するには、上のジャンパ位置を 入れ替えて、以下の位置にする必要があります。 図 105. Rev. 0 AD9776A/AD9778A/AD9779A 評価用ボード － 51 － 図 106. － 52 － 16V 22UF DVDD33_IN C20 C76 C77 C21 RED TP6 16V 22UF AVDD33_IN RED 16V 22UF DVDD18_IN 16V 22UF CVDD18_IN ACASE ACASE ACASE RED TP3 ACASE TP20 RED TP19 RED TP18 RED TP17 RED .1UF LC1812 .1UF C45 CC0603 .1UF LC1812 L4 EXC-CL4532U1 C28 CC0603 LC1812 L3 EXC-CL4532U1 C71 CC0603 .1UF L2 EXC-CL4532U1 C68 CC0603 LC1812 L1 EXC-CL4532U1 .1UF C42 CC0603 .1UF C26 CC0603 .1UF TP9 C70 CC0603 .1UF C69 CC0603 BLK DVDD33 BLK TP8 AVDD33 BLK TP4 DVDD18 BLK TP2 CVDD18 SPI_SDO SPI_SDI SPI_CLK SPI_CSB 10K R55 BLACK TP15 C46 RED TP14 RC0805 RED GND VDDM_IN ACASE RC0805 Rev. 0 評価用ボード（リビジョン A、電源とデカップリング） 2 10K R52 12 SO14 U5 SO14 U5 74AC14 SO14 5 1 CC0402 SO14 U5 U6 74AC14 6 74AC14 43 74AC14 16V 22UF 1213 13 SO14 U5 SO14 U5 SO14 U5 12 11 CC0402 74AC14 SO14 U6 74AC14 89 74AC14 10 74AC14 .1UF C67 LC1812 L12 EXC-CL4532U1 R549K R53 R519K .1UF C66 TP13 GND RC0805 RC0805 9K RC0805 RED RED TP16 VDDM U6 56 9 4 74AC14 SO14 8 P1 FCI-6889 8 TJAK06RAP CLASS=IO 6 5 4 3 2 1 74AC14 SO14 U6 74AC14 SO14 U6 74AC14 U6 1110 SO14 3 06452-203 TP1 AD9776A/AD9778A/AD9779A 評価用ボードの回路図 － 53 － 評価用ボード（リビジョン A、TxDAC へのアナログ／デジタル・インターフェース） AUX2_N AUX2_P AUX1_N AUX1_P S8 IOUT-IOUT_P IOUT_N 2 1 R12 R15 R3 RC 06 0 3 RC 0 60 3 RC06 03 RC06 03 RC06 03 RC06 03 500 R19 RC 0 60 3 0 R16 250 250 R14 R4 250 R2 250 RC 06 0 3 DNP 4 6 JP11 JP6 JP5 JP1 T2A TC1-1T ADTL1-12 S 3 2 1 4 6 QN QP IN IP 2 1 1 S12 2 S15 CVDD18 .1UF C14 1NF C31 .1UF C55 C56 1NF C57 3 2 1 4 6 .1UF C58 S 1NF C59 1NF .1UF C60 1NF C61 C62 .1UF T1A T1B ADTL1-12 P TC1-1T 4 6 3 CC 04 0 2 CC 04 0 2 1 CC 04 0 2 CC 04 0 2 AVDD33 CC 0 40 2 CC 0 40 2 CC 0 40 2 CC 0 40 2 CC 0 40 2 SE IP C1 .1UF C9 1NF C24 .1UF CC 0 40 2 CC 0 40 2 CC 04 0 2 1NF C7 C78 R5 VOLT 1 D1P 2 4.7UF RC06 03 S7 98 0 C15 4.7UF 4.7UF CLK_P CLK_N CC 04 0 2 C37 SE 1NF ACA C33 100 99 97 96 .1UF C32 R32 DVDD33 JP4 IOU T1_P 50 R1 95 94 93 92 91 IOU T1_N 90 AUX1_P RC0 60 3 JP8 25 AUX1_N 87 AUX2_N D2N 89 88 86 AUX2_P 5 4 D1N IOU T2_N 84 JP3 85 IOU T2_P NC A GND JP2 RC 06 0 3 RC 06 0 3 1 2 3 U11 DVDD33 R56 10K 10UF 6.3V C8 0 C18 QP D2P 1NF 50 R11 R8 0 TP11 R26 100 R18 100 JP17 JP16 1K RC0 60 3 RC 0 80 5 RED RED RC 12 0 6 R64 RC0 60 3 78 76 CC 06 0 3 TP12 CR1 71 70 R7 SN74LVC1G34 VCC Y 83 82 81 80 79 77 75 74 73 72 69 VAL SPI _CSB SPI_CLK 6 4 1 T3B C84 S ADTL1-12 2 1 P TC1-1T 4 3 R65 2 SW1 SPI _SDI SPI _SDO RC 12 0 6 1 3 GND;5 R63 10K 6 62 1 2 P2D1 2 S 74LCX112 2 3 1 U10 15 K J 4 CLR PRE JP7 CLK 4 3 6PINCONN 5 2 1 3 6 P 6 52 4 1 T4B ADTL1-12 TC1-1T 53 T4A S11 1 6 4 1 2 P2D2 P2D3 P2D4 3 57 56 55 54 DVDD33 JP18 S14 P2D0 4 RC12 06 1K 63 3 .1UF 68 67 66 65 64 61 60 59 58 T3A VDDD33_61 P2D15 QN VDDD18_60 P2D14 50 R9 VSSA_85 VDDD33_16 SPI_SDI P1D2 P2D0 P2D13 50 IOUT2_P P1D15 SPI_SDO P1D1 P2D1 VDD18_43 RC06 03 VDDA33_96 CLK_P IOUT2_N P1D14 VDDA33_76 P1D9 PLL_LOCK P1D0 P2D2 R6 VSSA_95 CLK_N VSSA_88 SYNC_1P VSSA_82 P1D13 VSSA_77 I120 P1D8 IRQ VSS_72 P1D5 VSSD_64 DCLK P2D3 P2D12 VSSD_44 VDDD18_53 P2D9 0 VDDA33_100 VDDC18_1 VSSA_97 VDDA33_98 VSSC_3 VSSA_94 VSSC_7 IOUT1_N VDDC18_9 AUX1_N VSSC_11 AUX2_P SYNC_1N VSSA_81 P1D12 VSSA_79 VDDA33_78 VDDD18_23 P1D10 VREF_74 P1D7 RESET P1D4 SPI_CSB SYNC_OP VDDD33_38 P2D4 P2D11 P2D5 P2D8 JP15 VSSA_99 VDDC18_2 VSSC_4 IOUT1_P VSSC_8 VSSA_91 VDDC18_10 AUX1_P VSS_12 AUX2_N VSSD_15 VDDA33_80 P1D11 VSSD_22 IPTAT P1D6 P1D3 SPI_CLK VDDD18_33 VSSD_32 SYNC_ON TX VSSD_54 P2D10 P2D6 PAD P2D7 R10 27 29 30 31 36 37 38 39 40 41 45 46 47 50 P2D5 51 P2D6 PAD Q Q_ 9779TQFP U1 IN JP14 VOLT 7 13 14 17 18 19 20 22 24 25 26 P1D8 P1D7 28 P1D6 P1D5 P1D4 P1D3 34 35 P1D1 R20 1 500 2 RC 06 0 3 500 S5 R17 RC 0 60 3 500 C6 CC 0 40 2 ACA 4.7UF 1 2 3 4 5 6 CC 04 0 2 8 9 10 11 12 15 16 P1D15 P1D14 P1D13 P1D12 21 P1D11 23 P1D10 P1D9 RC 06 0 3 RC 0 60 3 32 33 P1D2 CC 0 60 3 T2B VOLT SE P1D0 P ACA P2D15 3 SE P2D14 42 P2D13 43 44 P2D12 P2D11 P2D10 48 P2D9 49 P2D8 P2D7 1 VOLT ACA CC 04 0 2 Rev. 0 図 107. RC 0 60 3 RC 0 60 3 ACASE VAL CR2 R21 6 5 RC 0 60 3 DVDD33 22 RC08 05 R58 RC0 80 5 R59 22 4.7UF C4 DVDD33 P2D15 2 2 S16 1 DVDD33 1NF .1UF C10 C25 .1UF C38 .1UF CC 0 40 2 1NF C34 1NF C12 C29 C2 QOUT-QOUT_P CC 0 40 2 R22 RC 06 0 3 0 QOUT_N CC 04 0 2 VOLT S9 CC 04 0 2 SE 2 12 13 11 C27 CLR GND U10 14 K Q Q_ 4.7UF 1NF .1UF PRE CC 0 40 2 CC 04 0 2 1NF 1NF VOLT CC 0 40 2 1NF C13 CC 04 0 2 SE .1UF C30 C5 10 CLK J C3 C36 VOLT C35 74LCX112 CC 04 0 2 SE CC 0 40 2 C40 DVDD18 CC 0 40 2 S6 DVDD18 DNP 1 SE CC 0 40 2 1 ACA VOLT ACA 4.7UF CC 0 40 2 ACA CC 0 40 2 ACA 7 9 .1UF C11 .1UF C39 4.7UF 06452-204 AD9776A/AD9778A/AD9779A D2P D2N D1N GND 10UF 10V C43 VDDM C65 CC 060 3 VAL C7 4 CC 060 3 VAL C80 CC 060 3 VAL C81 L10 GND ACA S E JP12 L9 VAL L C 080 5 VAL L C 080 5 L8 L11 VAL L C 080 5 VAL L C 080 5 100PF CC 040 2 C50 C64 CC 060 3 VAL C7 5 CC 060 3 VAL C79 CC 060 3 VAL C82 R C 06 03 D1P VAL CC 040 2 .1UF C47 10K R25 VDDM J4 6 5 4 3 2 1 評価用ボード（リビジョン A、ADL5372（FMOD2）直交変調器） T4 ETC1-1-13 P 2 S GND CC 040 2 9 8 3 1 RC 0603 7 MOD_QP MOD_QN PAD C53 CC 060 3 100PF DNP MOD_IN MOD_IP CC 040 2 GND 20 11 R24 1 24 R23 23 RC 0603 21 10 DNP 22 2 100PF 19 12 C54 VAL FMOD 13 14 15 16 17 18 U9 MOD_IP MOD_IN MOD_QP MOD_QN CC 040 2 100PF － 54 － C73 図 108. 1 2 GND CC 040 2 CC 040 2 J3 .1UF C72 CC 040 2 C51 100PF 100PF OUTPUT MODULATED C63 CC 040 2 L18 VAL L C 080 5 VAL L C 080 5 L17 100PF 100PF CC 040 2 CC 040 2 C87 C83 .1UF C52 .1UF ACA S E GND CC 040 2 C90 GND ACA S E 10UF 10V C41 VDDM VDDM 10UF 10V C44 VDDM 06452-205 Rev. 0 CC 060 3 AD9776A/AD9778A/AD9779A 4 5 J1 2 1 R13 VAL 5 4 P T2 － 55 － 1 2 ETC1-1-13 S 3 .1UF C19 CC0402 C23 .1UF CC0402 Rev. 0 25 R29 25 R28 RC0402 RC0402 図 109. RC0402 RC0402 300 R31 R30 1K CC0402 CC0402 .1UF C17 DNP C16 CLK_N CVDD18 CLK_P AD9776A/AD9778A/AD9779A 評価用ボード（リビジョン A、Tx DAC のクロック・インターフェース） 06452-206 RC0402 図 110. － 56 － C25 B22 B23 B24 B25 A22 A23 A24 PKG_TYPE=MOLEX110 VAL PKG_TYPE=MOLEX110 VAL B21 A21 A25 C24 B20 評価用ボード（リビジョン A、デジタル入力データライン） BLK GND PKG_TYPE=MOLEX110 VAL C23 C22 C21 C20 C19 C18 C17 C16 A20 C15 C11 B19 B11 A11 C10 A19 B10 A10 C9 B18 B9 A9 C8 A18 B8 A8 C7 B17 B7 A7 C6 C5 A17 B6 A6 B16 B5 A5 C4 B15 B4 A4 C3 C2 A16 B3 A3 P4 C1 A15 B2 A2 P4 B1 P4 TP7 BLK P1D14 P1D12 P1D10 P1D8 P1D6 P1D4 P1D2 P1D0 P2D14 P2D12 P2D10 P2D8 P2D6 P2D4 P2D2 P2D0 E18 E19 E20 E21 E22 E23 E24 E25 D19 D20 D21 D22 D23 D24 D25 PKG_TYPE=MOLEX110 VAL E17 D18 PKG_TYPE=MOLEX110 VAL E16 D17 E11 D11 E15 E10 D10 D16 E9 D9 D15 E8 D8 E6 D6 E7 E5 D5 D7 E4 E3 D3 D4 E2 D2 P4 E1 P4 D1 P1D15 P1D13 P1D11 P1D9 P1D7 P1D5 P1D3 P1D1 P2D1 P2D15 P2D13 P2D11 P2D9 P2D7 P2D5 P2D3 06452-207 Rev. 0 A1 AD9776A/AD9778A/AD9779A 図 111. Rev. 0 評価用ボード（リビジョン A、オンボード電源） － 57 － VAL CNTERM_2P 2 1 P2 2 1 1UF C93 C94 CC0603 1UF CC0603 C91 CC0603 1UF C88 CC0603 1UF C85 CC0603 1UF C92 CC0603 1UF C89 CC0603 1UF C86 CC0603 1UF 3 2 1 3 2 3 2 1 ADP3339-3-3 4 U4 4 U3 4 U2 ADP3339-3-3 ADP3339-1-8 ADP3339-1-8 1 3 2 1 4 U7 JP22 JP21 JP20 JP19 AVDD33_IN DVDD33_IN DVDD18_IN CVDD18_IN 06452-208 J2 AD9776A/AD9778A/AD9779A 06452-209 AD9776A/AD9778A/AD9779A 図 112. Rev. 0 評価用ボード（リビジョン A、上面シルク・スクリーン） － 58 － 06452-210 AD9776A/AD9778A/AD9779A 図 113. Rev. 0 評価用ボード（リビジョン A、レイヤ 1（最上層）） － 59 － 06452-211 AD9776A/AD9778A/AD9779A 図 114. Rev. 0 評価用ボード（リビジョン A、レイヤ 2（グラウンド）） － 60 － 06452-212 AD9776A/AD9778A/AD9779A 図 115. Rev. 0 評価用ボード（リビジョン A、レイヤ 3（電源）） － 61 － 06452-213 AD9776A/AD9778A/AD9779A 図 116. Rev. 0 評価用ボード（リビジョン A、レイヤ 4（電源）） － 62 － 06452-214 AD9776A/AD9778A/AD9779A 図 117. Rev. 0 評価用ボード（リビジョン A、レイヤ 5（グラウンド）） － 63 － 06452-215 AD9776A/AD9778A/AD9779A 図 118. Rev. 0 評価用ボード（リビジョン A、レイヤ 6（底面）） － 64 － 06452-216 AD9776A/AD9778A/AD9779A 図 119. Rev. 0 評価用ボード（リビジョン A、底面シルク・スクリーン） － 65 － AD9776A/AD9778A/AD9779A 外形寸法 16.00 BSC SQ 1.20 MAX 0.75 0.60 0.45 14.00 BSC SQ 100 1 SEATING PLANE 76 76 75 100 1 75 PIN 1 BOTTOM VIEW (PINS UP) D06452-0-8/07(0)-J TOP VIEW (PINS DOWN) CONDUCTIVE HEAT SINK 51 51 50 25 50 1.05 1.00 0.95 7° 3.5° 0° 0.50 BSC 0.27 0.22 0.17 0.15 0.05 26 6.50 NOM COPLANARITY 0.08 COMPLIANT TO JEDEC STANDARDS MS-026-AED-HD NOTES 1. CENTER FIGURES ARE TYPICAL UNLESS OTHERWISE NOTED. 2. THE PACKAGE HAS A CONDUCTIVE HEAT SLUG TO HELP DISSIPATE HEAT AND ENSURE RELIABLE OPERATION OF THE DEVICE OVER THE FULL INDUSTRIAL TEMPERATURE RANGE. THE SLUG IS EXPOSED ON THE BOTTOM OF THE PACKAGE AND ELECTRICALLY CONNECTED TO CHIP GROUND. IT IS RECOMMENDED THAT NO PCB SIGNAL TRACES OR VIAS BE LOCATED UNDER THE PACKAGE THAT COULD COME IN CONTACT WITH THE CONDUCTIVE SLUG. ATTACHING THE SLUG TO A GROUND PLANE WILL REDUCE THE JUNCTION TEMPERATURE OF THE DEVICE WHICH MAY BE BENEFICIAL IN HIGH TEMPERATURE ENVIRONMENTS. 図 120. 040506-A 25 26 0.20 0.09 100 ピン薄型クワッド・フラット・パッケージ、露出パッド［TQFP_EP］ （SV-100-1） 寸法単位：mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9776ABSVZ1 AD9776ABSVZRL1 –40°C to +85°C –40°C to +85°C 100-lead TQFP_EP 100-lead TQFP_EP SV-100-1 SV-100-1 AD9778ABSVZ1 AD9778ABSVZRL1 –40°C to +85°C –40°C to +85°C 100-lead TQFP_EP 100-lead TQFP_EP SV-100-1 SV-100-1 AD9779ABSVZ1 AD9779ABSVZRL1 –40°C to +85°C –40°C to +85°C 100-lead TQFP_EP 100-lead TQFP_EP SV-100-1 SV-100-1 AD9776A-EBZ1 AD9778A-EBZ1 AD9779A-EBZ1 1 Evaluation Board Evaluation Board Evaluation Board Z = RoHS 準拠製品 Rev. 0 － 66 －