日本語版

正誤表
この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。
この正誤表は、2009 年 10 月 27 日現在、アナログ・デバイセズ株式会社で確認した誤りを
記したものです。
なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。
正誤表作成年月日：2009 年 10 月 27 日
製品名：AD9780/9781/9783
対象となるデータシートのリビジョン(Rev)：Rev.A
訂正（補足説明）箇所：
１）P.17 ページ右下 「複素イメージ除去」の部分
この説明は適切ではないので、この部分は無視してください。
２）P.25 表 14 および本文右欄部分
「600MHz」での説明がありますが、製品としては 500MHz が性能上限周波数となってお
り、この「600MHz」は誤記でありますので、この部分は無視してください。表 14 の右列
の fDACCLK = 600MHz の部分も同様に無視してください。
３）P.25 ページ右欄 「SMP 値の決定」の部分
項目 1. から項目 4. それぞれで 600MHz の例が示されており、かつ数字も適切ではないた
めに、この 600MHz を例にした数字の部分は無視してください。項目 4. の「600 MHz の
場合、SMP の最適値は 7 です。
」の説明も無視してください。
また項目 3. の説明が適切ではないため、この項目 3. は削除いただいたうえで、項目 4. を
あらたに項目 3. として読みかえてください。
本
社／〒105-6891 東京都港区海岸 1-16-1
ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36
新大阪トラストタワー
電話 06（6350）6868
12/14/16ビット、LVDS インターフェース、
500 MSPS デュアルD/Aコンバータ
AD9780/AD9781/AD9783
特長
概要
広いダイナミック・レンジ、デュアル DAC 製品
AD9780／AD9781／AD9783 は、それぞれピン互換で 12/14/16
ビット分解能を持ち、最大サンプリング・レート 500 MSPS およ
び広いダイナミック・レンジを持つデュアル D/A コンバータ
（DAC）です。各デバイスは、ゲインおよびオフセット補正機能
を内蔵し、ダイレクト・コンバージョン送信アプリケーションに
特化した機能を持ち、ADL5370 などのアナログ直交変調器と
シームレスに接続できます。
低いノイズと相互変調歪み
シングル・キャリア W-CDMA ACLR = 80 dBc @ 61.44 MHz IF
技術革新的なスイッチング出力段により、ナイキスト周波数を超え
る有効出力を実現
デュアル・ポートまたはオプションのシングル・ポート（インター
リーブ）動作による LVDS 入力
8.6～31.7 mA フルスケールの設定が可能な差動アナログ電流出力
独自開発のダイナミック出力アーキテクチャにより、基本周波数
からイメージ周波数にエネルギーをシフトすることによって、ナ
イキスト周波数を超えたアナログ出力でも生成が可能です。
外部オフセット調整用として電流ソース／シンク能力を備えた 10
ビット電流出力補助 DAC
1.2 V の高精度リファレンス電圧源を内蔵
シリアル・ペリフェラル・インターフェース（SPI）ポートを介
してすべての設定が可能です。また、コントローラを使用しない
アプリケーション向けに、ピン設定によるプログラム機能も用意
されています。
1.8 V および 3.3 V 電源動作
315 mW の消費電力
小型フットプリント、RoHS 準拠の 72 ピン LFCSP
アプリケーション
製品のハイライト
無線インフラストラクチャ
1.
ノイズと相互変調歪み（IMD）が低いため、広帯域信号を高
品質に生成可能
LMDS/MMDS、ポイント to ポイント
2.
独自のスイッチング出力により、動的性能が向上
RF 信号発生器、任意波形発生器
3.
プログラマブルな電流出力とデュアル補助 DAC により、柔
軟性とシステム性能が向上
W-CDMA、CDMA2000、TD-SCDMA、WiMAX
ワイドバンド通信
機能ブロック図
AD9783 DUAL LVDS DAC
CLKP
16-BIT
I DAC
IOUT1P
16-BIT
Q DAC
IOUT2P
INTERFACE LOGIC
GAIN
DAC
IOUT1N
IOUT2N
GAIN
DAC
OFFSET
DAC
AUX1P
OFFSET
DAC
AUX2P
AUX1N
AUX2N
06936-001
INTERNAL
REFERENCE
AND
BIAS
REFIO
CSB
SCLK
SDO
SDIO
SERIAL
PERIPHERAL
INTERFACE
RESET
LVDS
INTERFACE
D(15:0)
VIA, VIB
DEINTERLEAVING
LOGIC
CLKN
図1
Rev. A
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関
して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナ
ログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予
告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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本
AD9780/AD9781/AD9783
目次
特長......................................................................................................1
シリアル・インターフェースの一般的な動作 ........................ 18
アプリケーション ..............................................................................1
命令バイト.................................................................................... 18
概要......................................................................................................1
MSB/LSB 転送.............................................................................. 19
製品のハイライト ..............................................................................1
シリアル・インターフェース・ポート・ピンの説明.................. 19
機能ブロック図 ..................................................................................1
SPI レジスタ・マップ ..................................................................... 20
改訂履歴..............................................................................................2
SPI レジスタの説明 ......................................................................... 21
仕様......................................................................................................3
SPI ポート、リセット、およびピン・モード.......................... 23
DC 仕様 ...........................................................................................3
パラレル・データ・ポート・インターフェース......................... 24
デジタル仕様..................................................................................4
パラレル・ポート・タイミングの最適化 ................................ 24
AC 仕様 ...........................................................................................4
CLK 入力の駆動........................................................................... 26
絶対最大定格 ......................................................................................5
フルスケール電流の生成............................................................ 26
熱抵抗..............................................................................................5
DAC の伝達関数 .......................................................................... 27
ESD に関する注意..........................................................................5
アナログ動作モード.................................................................... 27
ピン配置とピン機能の説明 ..............................................................6
消費電力 ....................................................................................... 29
代表的な性能特性 ..............................................................................9
評価用ボードの回路図 .................................................................... 30
用語の説明........................................................................................17
外形寸法............................................................................................ 35
動作原理............................................................................................18
オーダー・ガイド........................................................................ 35
シリアル・ペリフェラル・インターフェース.........................18
改訂履歴
6/08—Rev. 0 to Rev. A
Changed Maximum Sample Rate to 500 MHz Throughout..................1
Changes to Table 3 ...............................................................................4
Changes to Building the Array Section...............................................25
Changes to Determining the SMP Value Section ................................25
Added Evaluation Board Schematics Section.....................................30
Updated Outline Dimensions..............................................................35
11/07—Revision 0: Initial Version
Rev. A
－ 2/30 －
AD9780/AD9781/AD9783
仕様
DC仕様
特に指定のない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプリ
ング・レート。
表 1.
Parameter
Min
AD9780
Typ
Max
Min
AD9781
Typ
Max
Min
AD9783
Typ
Max
Unit
RESOLUTION
12
14
16
Bits
ACCURACY
Differential Nonlinearity (DNL)
Integral Nonlinearity (INL)
±0.13
±0.25
±0.5
±1
±2
±4
LSB
LSB
MAIN DAC OUTPUTS
Offset Error
Gain Error (with Internal Reference)
Full-Scale Output Current 1
Output Compliance Range
Output Resistance
Main DAC Monotonicity Guaranteed
–0.001
8.66
–1.0
MAIN DAC TEMPERATURE DRIFT
Offset
Gain
Reference Voltage
AUX DAC OUTPUTS
Resolution
Full-Scale Output Current
Output Compliance Range (Source)
Output Compliance Range (Sink)
Output Resistance
AUX DAC Monotonicity Guaranteed
0
±2
20.2
+0.001
–0.001
31.66
+1.0
8.66
–1.0
10
10
10
% FSR
% FSR
mA
V
MΩ
0.04
100
30
0.04
100
30
0.04
100
30
ppm/°C
ppm/°C
ppm/°C
10
+0.001
–0.001
31.66
+1.0
8.66
–1.0
10
0
±2
20.2
+0.001
31.66
+1.0
1
1
1
Bits
mA
V
V
MΩ
1.2
5
1.2
5
1.2
5
V
kΩ
–2
0
0.8
REFERENCE
Internal Reference Voltage
Output Resistance
0
±2
20.2
+2
1.6
1.6
–2
0
0.8
10
+2
1.6
1.6
–2
0
0.8
+2
1.6
1.6
ANALOG SUPPLY VOLTAGES
AVDD33
CVDD18
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
V
V
DIGITAL SUPPLY VOLTAGES
DVDD33
DVDD18
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
V
V
V×I
440
3
V×I
V×I
5
V×I
440
3
V×I
5
V×I
440
3
35
mW
mW
mW
55
34
13
68
58
38
15
85
55
34
13
68
58
38
15
85
55
34
13
68
58
38
15
85
mA
mA
mA
mA
POWER CONSUMPTION
fDAC = 500 MSPS, IF = 20 MHz
fDAC = 500 MSPS, IF = 10 MHz
Power-Down Mode
SUPPLY CURRENTS
AVDD33
CVDD18
DVDD33
DVDD18
1
2
2
10 kΩ 外部抵抗に基づく。
fDAC = 500 MSPS、fOUT = 20 MHz
Rev. A
－ 3/35 －
AD9780/AD9781/AD9783
デジタル仕様
特に指定のない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプリ
ング・レート。
表 2.
Parameter
Min
Typ
Max
Unit
DAC CLOCK INPUT (CLKP, CLKN)
Peak-to-Peak Voltage at CLKP and CLKN
Common-Mode Voltage
Maximum Clock Rate
400
300
500
800
400
1600
500
mV
mV
MSPS
40
12.5
12.5
MHz
ns
ns
1600
+100
mV
mV
mV
Ω
MSPS
SERIAL PERIPHERAL INTERFACE (CMOS INTERFACE)
Maximum Clock Rate (SCLK)
Minimum Pulse Width High
Minimum Pulse Width Low
DIGITAL INPUT DATA (LVDS INTERFACE)
Input Voltage Range, VIA or VIB
Input Differential Threshold, VIDTH
Input Differential Hysteresis, VIDTHH to VIDTHL
Input Differential Input Impedance, RIN
Maximum LVDS Input Rate (per DAC)
800
−100
20
80
500
120
AC仕様
特に指定のない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプリ
ング・レート。
表 3.
AD9780
Parameter
Min
Typ
AD9781
Max
Min
Typ
AD9783
Max
Min
Typ
Max
Unit
SPURIOUS FREE DYNAMIC RANGE (SFDR)
fDAC = 500 MSPS, fOUT = 20 MHz
fDAC = 500 MSPS, fOUT = 120 MHz
fDAC = 500 MSPS, fOUT = 380 MHz (Mix Mode)
fDAC = 500 MSPS, fOUT = 480 MHz (Mix Mode)
79
67
55
58
78
66
58
62
80
68
62
59
dBc
dBc
dBc
dBc
TWO-TONE INTERMODULATION DISTORTION (IMD)
fDAC = 500 MSPS, fOUT = 20 MHz
fDAC = 500 MSPS, fOUT = 120 MHz
fDAC = 500 MSPS, fOUT = 380 MHz (Mix Mode)
fDAC = 500 MSPS, fOUT = 480 MHz (Mix Mode)
91
80
69
60.5
93
75
70
61.5
86
79
64
66
dBc
dBc
dBc
dBc
ONE-TONE NOISE SPECTRAL DENSITY (NSD)
fDAC = 500 MSPS, fOUT = 40 MHz
fDAC = 500 MSPS, fOUT = 120 MHz
fDAC = 500 MSPS, fOUT = 380 MHz (Mix Mode)
fDAC = 500 MSPS, fOUT = 480 MHz (Mix Mode)
−157
−154.5
−153
−152
−162
−156.5
−153
−152
−165
−157
−154
−153
dBc
dBc
dBc
dBc
W-CDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR),
SINGLE CARRIER
fDAC = 491.52 MSPS, fOUT = 20 MHz
fDAC = 491.52 MSPS, fOUT = 80 MHz
fDAC = 491.52 MSPS, fOUT = 411.52 MHz
fDAC = 491.52 MSPS, fOUT = 471.52 MHz
−81
−80
−71
−69
−82.5
−82.5
−68
−69
−82
−81
−69
−70
dBc
dBc
dBc
dBc
Rev. A
－ 4/35 －
AD9780/AD9781/AD9783
絶対最大定格
熱抵抗
表 4.
Parameter
AVDD33, DVDD33
DVDD18, CVDD18
AGND
DGND
CGND
REFIO
With
Respect to
AGND, DGND,
CGND
AGND, DGND,
CGND
DGND, CGND
AGND, CGND
AGND, DGND
AGND
AGND
IOUT1P, IOUT1N, IOUT2P,
IOUT2N, AUX1P, AUX1N,
AUX2P, AUX2N
D15 to D0
DGND
CLKP, CLKN
CGND
CSB, SCLK, SDIO, SDO
DGND
Junction Temperature
Storage Temperature
Rev. A
Rating
−0.3 V to +3.6 V
−0.3 V to +1.98 V
−0.3 V to +0.3 V
−0.3 V to +0.3 V
−0.3 V to +0.3 V
−0.3 V to
AVDD33 + 0.3 V
−1.0 V to
AVDD33 + 0.3 V
−0.3 V to
DVDD33 + 0.3 V
−0.3 V to
CVDD18 + 0.3 V
–0.3 V to
DVDD33 + 0.3 V
+125°C
−65°C to +150°C
熱抵抗のテストは、気流のない状態で JEDEC 規格の 4 層サーマ
ル・テスト用ボードを使用して実施しました。
表 5.
Package Type
θJA
Unit
CP-72-1 (Exposed Pad Soldered to PCB)
25
°C/W
左記の絶対最大定格を超えるストレスを加えると、デバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格の
みを指定するものであり、この仕様の動作セクションに記載する
規定値以上でのデバイス動作を定めたものではありません。デバ
イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影
響を与えることがあります。
ESDに関する注意
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されな
いまま放電することがあります。本製品は当社独自
の特許技術である ESD 保護回路を内蔵してはいます
が、デバイスが高エネルギーの静電放電を被った場
合、損傷を生じる可能性があります。したがって、
性能劣化や機能低下を防止するため、ESD に対する
適切な予防措置を講じることをお勧めします。
－ 5/35 －
AD9780/AD9781/AD9783
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AVDD33
AVDD33
AVSS
IOUT1P
IOUT1N
AVSS
AUX1P
AUX1N
AVSS
AUX2N
AUX2P
AVSS
IOUT2N
IOUT2P
AVSS
AVDD33
AVDD33
REFIO
ピン配置とピン機能の説明
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
PIN 1
INDICATOR
AD9780
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FS ADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
NC
NC
NC
NC
NC
NC
NC
NC
D0N
D0P
D6P
D6N
D5P
D5N
D4P
D4N
DCOP
DCON
DVDD33
DVSS
DCIP
DCIN
D3P
D3N
D2P
D2N
D1P
D1N
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
D11P
D11N
D10P
D10N
D9P
D9N
D8P
D8N
D7P
D7N
図 2.
06936-002
NOTES
1. NC = NO CONNECT
2. EXPOSED PAD MUST BE
SOLDERED TO PCB AND
CONNECTED TO AVSS.
AD9780 のピン配置
表 6. AD9780 のピン機能説明
ピン番号
記号
説明
1, 6
CVDD18
クロック電源電圧（1.8 V）
2, 5
CVSS
クロック電源リターン
3, 4
CLKP, CLKN
差動 DAC サンプリング・クロック入力
7, 28, 48
DVSS
デジタル・コモン
8, 47
DVDD18
デジタル電源電圧（1.8 V）
9 to 24, 31 to 38
D11P, D11N to D0P, D0N
LVDS データ入力。D11 は MSB、D0 は LSB です。
25, 26
DCOP, DCON
差動データ・クロック出力。DAC サンプリング・レートの LVDS クロック
27
DVDD33
デジタル入力および出力パッド電源電圧（3.3 V）
29, 30
DCIP, DCIN
差動データ・クロック入力。入力データと同期した LVDS クロック
39 to 46
NC
無接続。これらのピンは、フローティング状態にしてください。
49
SDO
シリアル・ポート・データ出力
50
SDIO
シリアル・ポート・データ入力（4 線式モード）または、双方向シリアル・データ・ライン（3 線式
モード）
51
SCLK
シリアル・ポート・クロック入力
52
CSB
シリアル・ポート・チップ・セレクト（アクティブ・ロー）
53
RESET
チップ・リセット（アクティブ・ハイ）
54
FS ADJ
フルスケール電流出力調整
55
REFIO
アナログ・リファレンス入出力（公称値 1.2 V）
56, 57, 71, 72
AVDD33
アナログ電源電圧（3.3 V）
58, 61, 64, 67, 70
AVSS
アナログ・コモン
59
IOUT2P
DAC 電流出力。データビットがすべて 1 のときに、フルスケール電流を出力します。
60
IOUT2N
相補 DAC 電流出力。データビットがすべて 0 のときに、フルスケール電流を出力します。
62, 63
AUX2P, AUX2N
差動補助 DAC 電流出力（チャンネル 2）
65, 66
AUX1N, AUX1P
差動補助 DAC 電流出力（チャンネル 1）
68
IOUT1N
相補 DAC 電流出力。データビットがすべて 0 のときに、フルスケール電流を出力します。
69
IOUT1P
DAC 電流出力。データビットがすべて 1 のときに、フルスケール電流を出力します。
ヒート・シンク・
パッド
N/A
パッケージ底面のヒート・シンク・パッドは、AVSS の電位が接続される PCB 上のパターンに
ハンダ付けしてください。
Rev. A
－ 6/35 －
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AVDD33
AVDD33
AVSS
IOUT1P
IOUT1N
AVSS
AUX1P
AUX1N
AVSS
AUX2N
AUX2P
AVSS
IOUT2N
IOUT2P
AVSS
AVDD33
AVDD33
REFIO
AD9780/AD9781/AD9783
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
PIN 1
INDICATOR
AD9781
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FS ADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
NC
NC
NC
NC
D0N
D0P
D1N
D1P
D2N
D2P
D8P
D8N
D7P
D7N
D6P
D6N
DCOP
DCON
DVDD33
DVSS
DCIP
DCIN
D5P
D5N
D4P
D4N
D3P
D3N
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
D13P
D13N
D12P
D12N
D11P
D11N
D10P
D10N
D9P
D9N
図 3.
06936-003
NOTES
1. NC = NO CONNECT
2. EXPOSED PAD MUST BE
SOLDERED TO PCB AND
CONNECTED TO AVSS.
AD9781 のピン配置
表 7. AD9781 のピン機能説明
ピン番号
記号
説明
1, 6
CVDD18
クロック電源電圧（1.8 V）
2, 5
CVSS
クロック電源リターン
3, 4
CLKP, CLKN
差動 DAC サンプリング・クロック入力
7, 28, 48
DVSS
デジタル・コモン
8, 47
DVDD18
デジタル電源電圧（1.8 V）
9 to 24, 31 to 42
D13P, D13N to D0P, D0N
LVDS データ入力。D13 は MSB、D0 は LSB です。
25, 26
DCOP, DCON
差動データ・クロック出力。DAC サンプリング・レートの LVDS クロック
27
DVDD33
デジタル入力および出力パッド電源電圧（3.3 V）
29, 30
DCIP, DCIN
差動データ・クロック入力。入力データと同期した LVDS クロック
43 to 46
NC
無接続。これらのピンは、フローティング状態にしてください。
49
SDO
シリアル・ポート・データ出力
50
SDIO
シリアル・ポート・データ入力（4 線式モードまたは、双方向シリアル・データ・ライン（3 線式モー
ド）
51
SCLK
シリアル・ポート・クロック入力
52
CSB
シリアル・ポート・チップ・セレクト（アクティブ・ロー）
53
RESET
チップ・リセット（アクティブ・ハイ）
54
FS ADJ
フルスケール電流出力調整
55
REFIO
アナログ・リファレンス入出力（公称値 1.2 V）
56, 57, 71, 72
AVDD33
アナログ電源電圧（3.3 V）
58, 61, 64, 67, 70
AVSS
アナログ・コモン
59
IOUT2P
DAC 電流出力。データビットがすべて 1 のときに、フルスケール電流を出力します。
60
IOUT2N
相補 DAC 電流出力。データビットがすべて 0 のときに、フルスケール電流を出力します。
62, 63
AUX2P, AUX2N
差動補助 DAC 電流出力（チャンネル 2）
65, 66
AUX1N, AUX1P
差動補助 DAC 電流出力（チャンネル 1）
68
IOUT1N
相補 DAC 電流出力。データビットがすべて 0 のときに、フルスケール電流を出力します。
69
IOUT1P
DAC 電流出力。データビットがすべて 1 のときに、フルスケール電流を出力します。
ヒート・シンク・
パッド
N/A
パッケージ底面のヒート・シンク・パッドは、AVSS の電位が接続される PCB 上のパターンにハ
ンダ付けしてください。
Rev. A
－ 7/35 －
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
AVDD33
AVDD33
AVSS
IOUT1P
IOUT1N
AVSS
AUX1P
AUX1N
AVSS
AUX2N
AUX2P
AVSS
IOUT2N
IOUT2P
AVSS
AVDD33
AVDD33
REFIO
AD9780/AD9781/AD9783
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
PIN 1
INDICATOR
AD9783
(TOP VIEW)
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
FS ADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
D0N
D0P
D1N
D1P
D2N
D2P
D3N
D3P
D4N
D4P
D10P
D10N
D9P
D9N
D8P
D8N
DCOP
DCON
DVDD33
DVSS
DCIP
DCIN
D7P
D7N
D6P
D6N
D5P
D5N
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
D15P
D15N
D14P
D14N
D13P
D13N
D12P
D12N
D11P
D11N
図 4.
06936-004
NOTES
1. EXPOSED PAD MUST BE
SOLDERED TO PCB AND
CONNECTED TO AVSS.
AD9783 のピン配置
表 8. AD9783 のピン機能説明
ピン番号
記号
説明
1, 6
CVDD18
クロック電源電圧（1.8 V）
2, 5
CVSS
クロック電源リターン
3, 4
CLKP, CLKN
差動 DAC サンプリング・クロック入力
7, 28, 48
DVSS
デジタル・コモン
8, 47
DVDD18
デジタル電源電圧（1.8 V）
9 to 24, 31 to 46
D15P, D15N to D0P, D0N
LVDS データ入力。D15 は MSB、D0 は LSB です。
25, 26
DCOP, DCON
差動データ・クロック出力。DAC サンプリング・レートの LVDS クロック
27
DVDD33
デジタル入力および出力パッド電源電圧（3.3 V）
29, 30
DCIP, DCIN
差動データ・クロック入力。入力データと同期した LVDS クロック
49
SDO
シリアル・ポート・データ出力
50
SDIO
シリアル・ポート・データ入力（4 線式モード）または、双方向シリアル・データ・ライン（3 線式モー
ド）
51
SCLK
シリアル・ポート・クロック入力
52
CSB
シリアル・ポート・チップ・セレクト（アクティブ・ロー）
53
RESET
チップ・リセット（アクティブ・ハイ）
54
FS ADJ
フルスケール電流出力調整
55
REFIO
アナログ・リファレンス入出力（公称値 1.2 V）
56, 57, 71, 72
AVDD33
アナログ電源電圧（3.3 V）
58, 61, 64, 67, 70
AVSS
アナログ・コモン
59
IOUT2P
DAC 電流出力。データビットがすべて 1 のときに、フルスケール電流を出力します。
60
IOUT2N
相補 DAC 電流出力。データビットがすべて 0 のときに、フルスケール電流を出力します。
62, 63
AUX2P, AUX2N
差動補助 DAC 電流出力（チャンネル 2）
65, 66
AUX1N, AUX1P
差動補助 DAC 電流出力（チャンネル 1）
68
IOUT1N
相補 DAC 電流出力。データビットがすべて 0 のときに、フルスケール電流を出力します。
69
IOUT1P
DAC 電流出力。データビットがすべて 1 のときに、フルスケール電流を出力します。
ヒート・シンク・
パッド
N/A
パッケージ底面のヒート・シンク・パッドは、AVSS の電位が接続される PCB 上のパターンにハ
ンダ付けしてください。
Rev. A
－ 8/35 －
AD9780/AD9781/AD9783
代表的な性能特性
0.4
1.5
0.2
1.0
0
0.5
–0.2
–0.4
LSB
LSB
0
–0.5
–0.6
–0.8
–1.0
–1.0
–1.5
–1.2
–2.0
16384
32768
49152
65535
CODE
図 5.
–1.6
0
16384
32768
49152
65535
CODE
AD9783 の INL（TA = 85°C、FS = 20 mA）
図 8.
5
0.4
4
0.2
06936-008
0
06936-005
–2.5
–1.4
AD9783 の DNL（TA = 85°C、FS = 20 mA）
0
3
–0.2
–0.4
LSB
LSB
2
1
–0.6
–0.8
0
–1.0
–1
–1.2
–2
0
16384
32768
49152
65535
CODE
図 6.
–1.6
0
16384
32768
49152
65535
CODE
AD9783 の INL（TA = 25°C、FS = 20 mA）
図 9.
5
1.0
4
0.8
06936-009
–1.4
06936-006
–3
AD9783 の DNL（TA = 25°C、FS = 20 mA）
0.6
3
0.4
0.2
LSB
LSB
2
1
0
–0.2
0
–0.4
–1
–0.6
–2
0
16384
32768
49152
65535
CODE
図 7.
Rev. A
–1.0
0
16384
32768
49152
65535
CODE
AD9783 の INL（TA = −40°C、FS = 20 mA）
図 10.
－ 9/35 －
AD9783 の DNL（TA = −40°C、FS = 20 mA）
06936-010
–0.8
06936-007
–3
AD9780/AD9781/AD9783
0.059
0.4
0.3
0.2
–0.060
0.1
LSB
LSB
0
–0.1
–0.179
–0.2
–0.3
–0.297
–0.4
0
4096
8192
12288
16383
CODE
図 11.
–0.416
06936-011
–0.6
0
4096
8192
12288
16383
CODE
AD9781 の INL（TA = 85°C、FS = 20 mA）
図 14.
06936-014
–0.5
AD9781 の DNL（TA = 85°C、FS = 20 mA）
0.1
0.6
0.4
0
0.2
–0.1
LSB
LSB
0
–0.2
–0.4
–0.2
–0.3
–0.6
4096
8192
12288
16383
CODE
AD9781 の INL（TA = −40°C、FS = 20 mA）
図 15.
0.2
0.1
0.1
0
0
–0.1
–0.1
LSB
0.2
–0.2
–0.3
–0.4
–0.4
–0.5
–0.5
0
1024
2048
3072
4096
CODE
図 13.
Rev. A
4096
8192
12288
16383
AD9781 の DNL（TA = −40°C、FS = 20 mA）
–0.2
–0.3
–0.6
0
CODE
–0.6
06936-013
LSB
図 12.
–0.5
0
1024
2048
3072
4096
CODE
AD9780 の INL（TA = −40°C、FS = 20 mA）
図 16.
－ 10/35 －
AD9780 の INL（TA = 85°C、FS = 20 mA）
06936-016
0
06936-012
–1.0
06936-015
–0.4
–0.8
AD9780/AD9781/AD9783
90
100
85
95
80
90
250MSPS
85
400MSPS
75
SFDR (dBc)
65
60
70
65
500MSPS
55
50
50
45
50
100
150
200
250
300
350
400
450
500
40
06936-017
0
100
95
95
90
90
125
150
175
200
225
250
75
IMD (dBc)
70
65
70
400MSPS
65
60
60
55
55
10mA
50
50
45
45
25
50
75
100
125
150
175
200
225
250
fOUT (MHz)
40
06936-018
0
0
50
100
150
図 21.
100
100
95
95
90
90
–3dBFS
IMD (dBc)
70
–6dBFS
60
50
45
45
125
150
fOUT (MHz)
図 19.
175
200
225
250
40
06936-019
100
500
30mA
65
55
75
450
20mA
70
50
50
400
60
0dBFS
25
350
75
55
0
300
10mA
80
75
65
250
AD9783 の fOUT 対 IMD（fDAC ごとの特性、ベースバンドお
よびミックス・モード、FS = 20 mA）
85
85
80
200
fOUT (MHz)
AD9783 の fOUT 対 SFDR（アナログ出力電流ごとの特
性、TA = 25°C、500 MSPS）
図 18.
500MSPS
06936-021
SFDR (dBc)
100
80
30mA
75
SFDR (dBc)
75
250MSPS
85
20mA
80
Rev. A
50
AD9783 の fOUT 対 SFDR（温度ごとの特性、500 MSPS、
FS = 20 mA）
図 20.
100
40
25
fOUT (MHz)
AD9783 の fOUT 対 SFDR（fDAC ごとの特性、ベースバンド
およびミックス・モード、FS = 20 mA）
85
0
06936-020
45
fOUT (MHz)
40
+85°C
60
55
図 17
–40°C
75
0
25
50
75
100
125
150
fOUT (MHz)
AD9783 の fOUT 対 SFDR（デジタル入力レベルごと
の特性、TA = 25°C、 500 MSPS、FS = 20 mA）
図 22.
－ 11/35 －
175
200
225
250
06936-022
SFDR (dBc)
70
40
+25°C
80
AD9783 の fOUT 対 IMD（アナログ出力電流ごとの特
性、TA = 25°C、 500 MSPS）
AD9780/AD9781/AD9783
100
–140
95
–143
–6dBFS
90
–146
–3dBFS
85
–149
NSD (dBm/Hz)
80
70
0dBFS
65
60
60
90
120
150
180
210
240
fOUT (MHz)
–170
–140
95
–143
90
+85°C
NSD (dBm/Hz)
250
300
350
400
450
500
+25°C
70
–40°C
65
+85°C
–152
+25°C
–155
–158
–40°C
–161
55
–164
50
–167
45
30
60
90
120
150
180
210
240
fOUT (MHz)
–170
06936-024
0
–140
–143
–143
–146
–146
NSD (dBm/Hz)
500MSPS
–158
–158
–164
–167
200
250
300
fOUT (MHz)
350
400
450
500
–170
06936-025
150
150
175
200
225
250
–155
–167
100
125
+85°C
–161
400MSPS
50
100
–152
–164
0
75
–149
250MSPS
–152
–161
50
AD9783 の fOUT 対 シングルトーン NSD（温度ごとの
特性、500 MSPS、FS = 20 mA）
図 27.
–140
–155
25
fOUT (MHz)
AD9783 の fOUT 対 IMD（温度ごとの特性、500 MSPS、
FS = 20 mA）
–149
0
06936-027
IMD (dBc)
75
60
NSD (dBm/Hz)
200
–149
80
Rev. A
150
–146
85
図 25.
100
AD9783 の fOUT 対 8 トーン NSD（fDAC ごとの特性、
ベースバンドおよびミックス・モード、FS = 20 mA）
図 26.
100
–170
50
fOUT (MHz)
AD9783 の fOUT 対 IMD（デジタル入力レベルごとの特性、
TA = 25°C、 500 MSPS、FS = 20 mA）
図 24.
0
06936-026
30
06936-023
0
500MSPS
400MSPS
–167
45
40
250MSPS
–158
–164
50
図 23.
–155
–161
55
40
–152
+25°C
–40°C
0
25
50
75
100
125
150
fOUT (MHz)
AD9783 の fOUT 対 シングルトーン NSD（fDAC ごとの特性、
ベースバンドおよびミックス・モード、 FS = 20 mA）
－ 12/35 －
図 28.
175
200
225
250
06936-028
IMD (dBc)
75
AD9783 の fOUT 対 8 トーン NSD（温度ごとの特性、
500 MSPS、FS = 20 mA）
–50
–50
–55
–55
–60
–60
245.76MSPS
–70
–75
–85
–85
200
300
400
500
図 32.
–55
–55
–60
–60
–65
–65
ACLR (dBc)
–50
–70
491.52MSPS
–75
–70
300
400
500
–3dB
–75
–80
–80
–85
–85
0dB
0
100
200
300
400
500
fOUT (MHz)
図 30.
200
AD9783 の第 1 隣接チャンネル ACLR（2 キャリア
W-CDMA、デジタル入力レベルごとの特性、ベースバン
ドおよびミックス・モード、491.52 MSPS、FS = 20 mA）
–50
–90
100
fOUT (MHz)
AD9783 の第 1 隣接帯域 ACLR（シングル・キャリア
W-CDMA、ベースバンドおよびミックス・モード、
FS = 20 mA）
245.76MSPS
0
–90
0
200
300
400
500
fOUT (MHz)
AD9783 の第 2 隣接帯域 ACLR（シングル・キャリア
W-CDMA、ベースバンドおよびミックス・モード、
FS = 20 mA）
図 33.
AD9783 の第 2 隣接チャンネル ACLR（2 キャリア
W-CDMA、デジタル入力レベルごとの特性、ベースバン
ドおよびミックス・モード、491.52 MSPS、FS = 20 mA）
–50
–55
–55
–60
–60
–65
–65
ACLR (dBc)
–50
245.76MSPS
–70
100
06936-033
図 29.
–90
06936-029
100
fOUT (MHz)
ACLR (dBc)
–3dB
–75
–80
0
0dB
–70
–80
–90
ACLR (dBc)
–65
06936-032
ACLR (dBc)
491.52MSPS
–65
06936-030
ACLR (dBc)
AD9780/AD9781/AD9783
491.52MSPS
–75
–70
–3dB
–75
–80
–80
–85
–85
0
100
200
300
400
500
fOUT (MHz)
図 31.
Rev. A
–90
06936-031
–90
06936-034
0dB
0
100
200
300
400
500
fOUT (MHz)
AD9783 の第 3 隣接帯域 ACLR（シングル・キャリア
W-CDMA、ベースバンドおよびミックス・モード、
FS = 20 mA）
図 34.
－ 13/35 －
AD9783 の第 3 隣接チャンネル ACLR（2 キャリア
W-CDMA、デジタル入力レベルごとの特性、ベースバン
ドおよびミックス・モード、491.52 MSPS、FS = 20 mA）
AD9780/AD9781/AD9783
–50
1.0
0.5
–55
0
–0.5
0dB
AMPLITUDE (dBm)
–65
–70
–3dB
–75
–80
–2.5
–3.0
200
300
400
500
–5.0
図 38.
0.8
–55
0.6
–60
0.4
LSB
–70
0dB
–75
240
300
360
420
480
540
600
基本周波数の公称パワー（500 MSPS、FS = 20 mA）
–0.2
–0.4
–85
–0.6
–0.8
200
300
400
500
fOUT (MHz)
図 36.
180
0
–80
100
120
0.2
–3dB
0
60
fOUT (MHz)
–50
–65
0
06936-038
100
06936-035
0
AD9783 の第 1 隣接チャンネル ACLR（4 キャリア
W-CDMA、デジタル入力レベルごとの特性、ベースバン
ドおよびミックス・モード、491.52 MSPS、FS = 20 mA）
–90
MIX MODE
–4.5
06936-036
ACLR (dBc)
–2.0
–4.0
fOUT (MHz)
図 35.
NORMAL MODE
–1.5
–3.5
–85
–90
–1.0
0
4096
8192
12288
16383
CODE
図 39.
AD9783 の第 2 隣接チャンネル ACLR（4 キャリア
W-CDMA、デジタル入力レベルごとの特性、ベースバン
ドおよびミックス・モード、491.52 MSPS、FS = 20 mA）
06936-039
ACLR (dBc)
–60
AD9781 の INL（FS = 20 mA）
0.1
–50
–55
0
–60
–3dB
LSB
ACLR (dBc)
–0.1
–65
–70
–75
0dB
–0.2
–0.3
–80
0
100
200
300
fOUT (MHz)
図 37.
Rev. A
400
500
–0.5
06936-037
–90
0
4096
8192
12288
CODE
AD9783 の第 3 隣接チャンネル ACLR（4 キャリア
W-CDMA、デジタル入力レベルごとの特性、ベースバン
ドおよびミックス・モード、491.52 MSPS、FS = 20 mA）
－ 14/35 －
図 40.
AD9781 の DNL（FS = 20 mA）
16383
06936-040
–0.4
–85
AD9780/AD9781/AD9783
100
–50
95
–55
90
85
–60
75
70
65
60
55
FIRST
ADJACENT
CHANNEL
–65
–70
–75
SECOND
ADJACENT
CHANNEL
–85
45
0
50
100
150
200
250
300
350
400
450
500
fOUT (MHz)
–90
06936-041
図 44.
100
500
AD9781 の ACLR（シングル・キャリア W-CDMA、
ベースバンドおよびミックス・モード、 491.52 MSPS、
FS = 20 mA）
0
80
–0.1
LSB
75
IMD (dBc)
400
0.1
85
70
65
–0.2
–0.3
60
–0.4
55
50
–0.5
45
60
120
180
240
300
360
420
480
540
600
–0.6
06936-042
0
fOUT (MHz)
0
1024
2048
3072
4096
CODE
AD9781 の fOUT 対 IMD（ベースバンドおよびミックス・
モード、500 MSPS、FS = 20 mA）
図 45.
AD9780 の INL（FS = 20 mA）
0.04
–140
–142
0.02
–144
–146
0
–148
1-TONE
–150
–0.02
–152
–154
LSB
NSD (dBm/Hz)
300
0.2
90
図 42.
200
IMD @ 500MSPS
95
40
100
fOUT (MHz)
AD9781 の fOUT 対 SFDR（ベースバンドおよびミックス・
モード、500 MSPS、FS = 20 mA）
図 41.
0
06936-045
40
THIRD
ADJACENT
CHANNEL
–80
50
06936-044
ACLR (dBc)
SFDR (dBc)
80
–156
8-TONE
–158
–0.04
–0.06
–160
–0.08
–162
–164
–0.10
–166
0
50
100
150
200
250
300
fOUT (MHz)
図 43.
Rev. A
350
400
450
500
–0.12
06936-043
–170
0
1024
2048
3072
CODE
図 46.
AD9781 の fOUT 対 シングルトーン、8 トーン NSD
（ベースバンドおよびミックス・モード、500 MSPS、
FS = 20 mA）
－ 15/35 －
AD9780 の DNL（FS = 20 mA）
4096
06936-046
–168
AD9780/AD9781/AD9783
100
–140
95
–142
–144
–146
85
–148
80
–150
NSD (dBm/Hz)
75
70
65
60
–156
–158
8-TONE
–162
–164
50
–166
45
–168
50
100
150
200
250
300
350
400
450
500
–170
06936-047
0
fOUT (MHz)
0
50
100
150
200
250
300
350
400
450
500
fOUT (MHz)
AD9780 の fOUT 対 SFDR（ベースバンドおよびミックス・
モード、500 MSPS、FS = 20 mA）
図 47.
–154
–160
55
40
1-TONE
–152
図 49.
100
06936-049
SFDR (dBc)
90
AD9780 の fOUT 対 シングルトーン、8 トーン NSD
（ベースバンドおよびミックス・モード、500 MSPS、
FS = 20 mA）
–50
95
90
–55
85
–60
80
70
ACLR (dBc)
IMD (dBc)
75
65
60
55
FIRST
ADJACENT
CHANNEL
–65
–70
–75
50
40
–85
30
0
50
100
150
200
250
300
fOUT (MHz)
図 48.
Rev. A
350
400
450
500
06936-048
35
–90
0
100
200
300
fOUT (MHz)
AD9780 の fOUT 対 IMD（ベースバンドおよびミックス・
モード、500 MSPS、FS = 20 mA）
図 50.
－ 16/35 －
THIRD
ADJACENT
CHANNEL
400
500
06936-050
SECOND
ADJACENT
CHANNEL
–80
45
AD9780 の ACLR（シングル・キャリア W-CDMA、
ベースバンドおよびミックス・モード、491.52 MSPS、
FS = 20 mA）
AD9780/AD9781/AD9783
用語の説明
直線性誤差または積分非直線性（INL）
電源電圧変動除去比
ゼロスケールとフルスケールを結ぶ直線で表される理論的な出
力に対する実際のアナログ出力の最大偏差です。
電源が規定電圧の最小から最大に変化するときのフルスケール
出力の最大変動です。
微分非直線性（DNL）
セトリング時間
理論的な LSB を基準としてデジタル入力コードが 1 だけ値を変
えたときに発生するアナログ出力の最大偏差の測定値です。
出力がその最終値について規定された誤差範囲に到達し、その帯
域範囲内に収まるまでの所要時間のことであり、出力の遷移開始
時点から測定します。
単調性
デジタル入力の増加に対応してアナログ出力が増加するか、また
は一定のレベルを維持する場合、その DAC は単調であるといい
ます。
オフセット誤差
スプリアスフリー・ダイナミック・レンジ（SFDR）
入力データレートの 1/2 の周波数と DC の間に生じるスプリアス
信号のピークと、出力信号のピーク振幅との差であり、dB の単
位で表します。
ゼロスケール電流の理論値に対する出力電流の偏差です。差動出
力の場合、すべての入力がローレベルのときに IOUTA で 0 mA が
期待され、すべての入力がハイレベルのときに IOUTB で 0 mA が
期待されます。
全高調波歪み（THD）
ゲイン誤差
測定された出力信号の rms 値と、ナイキスト周波数より下の、出
力信号以外の全スペクトル成分の rms 値の総和から、6 次までの
高調波成分と DC 成分を除いた値との比です。S/N 比は dB の単
位で表します。
フルスケール出力の理論値に対する実際の出力の偏差です。実際
のフルスケール出力は、すべての入力がハイレベルのときの出力
から、すべての入力がローレベルのときの出力を減算することに
よって求めます。
出力コンプライアンス範囲
電流出力 DAC のアナログ出力で許容される電圧範囲です。動作
がコンプライアンス範囲を超えると、出力段の飽和やブレークダ
ウンが生じ、性能が非線形になることがあります。
温度ドリフト
温度ドリフトは、周囲温度（25°C）から TMIN または TMAX に変化
するときのパラメータの最大変化と定義されます。オフセットお
よびゲイン・ドリフトは、フルスケール範囲（FSR）での ppm/°C
単位で表します。リファレンスのドリフトは ppm/°C 単位で表し
ます。
Rev. A
6 次までの高調波成分の rms 値の総和と、測定された基本波の rms
値との比で、%または dB の単位で表します。
S/N 比（SNR）
隣接チャンネル漏れ率（ACLR）
目的のチャンネル電力を基準にして、隣接チャンネル内で測定し
た電力との比で、dBc の単位で表します。
複素イメージ除去
従来の 2 段階のアップ・コンバージョンでは、2 番目の IF 周波数
の周囲に 2 つのイメージが生成されます。通常これらのイメージ
は、送信機の電力とシステム帯域幅を浪費してしまいます。1 段
目の複素変調器と直列に 2 段目の複素変調器の実数部を配置す
ることにより、2 番目の IF 周波数付近の上側／下側周波数のイ
メージを除去できます。
－ 17/35 －
AD9780/AD9781/AD9783
動作原理
AD9780/AD9781/AD9783 は、有線および無線通信システムに最適
な機能を数多く備えています。シングル・サイドバンドの送信機
を設計する場合、このデュアル DAC アーキテクチャを使うと、
一般的な直交変調器と簡単に接続ができます。また、これらの各
デバイスは高速性と高性能を備えているため、従来の製品よりも
広い帯域幅と多くのキャリアを合成できます。
すべての機能とオプションは、SPI ポートを介してソフトウェア
から設定できます。
それ以降の SCLK のエッジは、通信サイクルのフェーズ 2 で使用
されます。フェーズ 2 では、シリアル・ポート・コントローラと
システム・コントローラの間のデータ転送を行ないます。フェー
ズ 2 では、命令バイトの指定によって 1、2、3、4 バイトのデー
タを転送できます。一般にはマルチバイトが適していますが、シ
ングル・バイトでのデータ転送のほうが CPU のオーバーヘッド
を軽減する場合や、単一のレジスタへアクセスする場合に便利で
す。
シリアル・ペリフェラル・インターフェース
SDO
SCLK
AD9783
SPI
PORT
06936-051
SDIO
CSB
図 51.
SPI ポート
SPI ポートは、柔軟性に優れた同期シリアル通信ポートであり、
業界標準の数多くのマイクロコントローラやマイクロプロセッ
サと簡単に接続できます。このポートは、Motorola の SPI プロト
コルや Intel® SSR プロトコルなど、多くの同期転送フォーマット
と互換性があります。
このインターフェースを介して、AD9780/AD9781/AD9783 の設定
に使用するすべてのレジスタに対し読出し／書込みが可能です。
シングル・バイト転送やマルチバイト転送のほか、MSB ファー
ストや LSB ファーストの転送フォーマットにも対応しています。
シリアル・データの入出力は、1 本の双方向ピン（SDIO）、もし
くは 2 本の単方向ピン（SDIO/SDO）を使用して行います。
シリアル・ポート設定は、レジスタ 0x00 のビット[7:6]を使用し
ます。このバイトの最終ビットへの書込み直後にシリアル・ポー
ト設定が変更されます。したがって、マルチバイト転送の場合、
このレジスタへの書込みによる設定変更が通信サイクルの途中
で生じることがあります。現在の通信サイクルの残りのバイトに
対しては、この新しい設定で通信してください。
デバイスの予期しない動作を防ぐために、シリアル・ポートの設
定を変更する場合は、シングル・バイト転送を使用することを推
奨します。
シリアル・インターフェースの一般的な動作
AD9780/AD9781/AD9783 の通信サイクルには、フェーズ 1 と
フェーズ 2 の 2 つの段階があります。フェーズ 1 は、各デバイス
に命令バイトを書き込む命令サイクルです。このバイトによって、
通信サイクルのフェーズ 2 となるデータ転送サイクルに関する
情報がシリアル・ポート・コントローラに通知されます。
Rev. A
フェーズ 1 の命令バイトは、次に実行されるデータ転送が、読出
しか書込みのどちらであるかを指定するほか、転送データのバイ
ト数、データ転送の先頭のバイトが参照するレジスタのアドレス
を指定します。CSB ピンがロジック・ハイレベルになってからロ
ジック・ローレベルに変化すると、SPI ポートが初期状態にリセッ
トされ、命令サイクルが開始されます。この時点から次の 8 個の
SCLK 立上がりエッジで、この回の通信サイクルで使用される命
令バイトの 8 ビットが設定されます。
すべてのシリアル・ポート・データは、SCLK ピンに同期してデ
バイス間で転送されます。入力データは常に SCLK の立上がり
エッジでラッチされ、出力データは SCLK の立下がりエッジの後
で有効になります。各転送バイトの最後のビットが書込まれると、
ただちにレジスタの内容が変更されます。
同期が失われた場合は、CSB ピンをロジック・ハイレベルにする
とデバイスは I/O 動作を非同期に中止できます。I/O 動作が中止
されると、書込みが行われていないレジスタのデータ値はすべて
消失します。この後、CSB をローレベルにすると、シリアル・ポー
ト・コントローラがリセットされ、通信サイクルが再開されます。
命令バイト
命令バイトには、表 9 に示す情報が含まれます。
表 9.
MSB
LSB
B7
B6
B5
B4
B3
B2
B1
B0
R/W
N1
N0
A4
A3
A2
A1
A0
ビット 7 の R/W は、命令バイトが書込まれた後でデータ転送を
読出しまたは書込みのどちらで実行するかを指定します。ロジッ
ク・ハイレベルは読出し、ロジック 0 は書込み動作を指示します。
ビット[6:5]の N1 と N0 は、データ転送サイクルで転送されるバ
イト数を指定します。このビットの意味合いを表 10 に示します。
表 10. バイト転送数
N1
N0
Description
0
0
1
1
0
1
0
1
Transfer one byte
Transfer two bytes
Transfer three bytes
Transfer four bytes
－ 18/35 －
AD9780/AD9781/AD9783
ビット[4:0]の A4、A3、A2、A1、A0 で、通信サイクルのデータ
転送時にアクセスされるレジスタを指定します。マルチバイト転
送の場合は、設定されたデータ転送モードに応じて開始アドレス
か終了アドレスになります。MSB ファーストのフォーマットで
は、指定されたアドレスがそのサイクルの終了アドレスまたは最
上位アドレスになります。マルチバイト転送での残りのレジス
タ・アドレスは、シリアル・ポート・コントローラ内部で指定ア
ドレスからデクリメントして生成されます。LSB ファーストの
フォーマットでは、指定されたアドレスがそのサイクルの開始ア
ドレスまたは最下位アドレスになります。マルチバイト転送での
残りのレジスタ・アドレスは、シリアル・ポート・コントローラ
内部で指定アドレスからインクリメントして生成されます。
定は、レジスタ 0x00 のビット 7 で制御します。デフォルトはロ
ジック 0 で、単方向のデータ・ラインに設定されています。
シリアル・ポート・データ出力（SDO）
データ送受信に異なるラインを使用するプロトコルの場合に、こ
のピンからデータを読み出します。このピンの設定は、レジスタ
0x00 のビット 7 で制御します。このビットがロジック 1 に設定
されていると、データは出力されず、SDO ピンはハイ・インピー
ダンス状態になります。
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CSB
MSB ファーストのフォーマット（LSBFIRST＝0）では、命令バ
イトとデータ・バイトは MSB から LSB の順に書き込む必要があ
ります。MSB ファーストのフォーマットでのマルチバイト転送
は、最上位データ・バイトのレジスタ・アドレスが指定された命
令バイトから開始されます。その後に続くデータ・バイトは、上
位アドレスから下位アドレスの順番でロードされます。MSB
ファースト・モードでは、シリアル・ポートの内部アドレス生成
器はマルチバイト転送のバイトごとにデクリメントします。
LSB ファーストのフォーマット（LSBFIRST＝1）では、命令バイ
トとデータ・バイトは LSB から MSB の順に書き込む必要があり
ます。LSB ファーストのフォーマットでのマルチバイト転送は、
最下位データ・バイトのレジスタ・アドレスが指定された、命令
バイトから開始されます。その後に続くデータ・バイトは、下位
アドレスから上位アドレスの順番でロードされます。LSB ファー
スト・モードでは、シリアル・ポートの内部アドレス生成器はマ
ルチバイト転送のバイトごとにインクリメントします。
SCLK
SDIO
R/W N1
N0
A4 A3
A2 A1
A0
SDO
図 52.
D7 D6N D5N
D3 0 D20 D10 D00
D7 D6N D5N
D3 0 D2 0 D10 D00
06936-052
シリアル・ポートは、MSB ファーストと LSB ファーストの両方
のデータ・フォーマットをサポートしています。この機能は、レ
ジスタ 0x00 のビット 6 で制御します。デフォルトはロジック 0
で、MSB ファーストのフォーマットです。
シリアル・レジスタ・インターフェースのタイミング図
（MSB ファースト）
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CSB
SCLK
SDIO
A0
A1
A2
A3 A4
N0 N1 R/W D00 D10 D20
D4 N D5N D6N D7N
D00 D10 D2 0
D4 N D5N D6N D7N
SDO
図 53.
デバイスの予期しない動作を防ぐために、シリアル・ポートの
データ・フォーマットを変更する場合はシングル・バイト転送を
使用することを推奨します。
06936-053
MSB/LSB転送
シリアル・レジスタ・インターフェースのタイミング図
（LSB ファースト）
tS
fSCLK –1
CSB
tPWH
シリアル・インターフェース・ポート・ピンの説明
tPWL
アクティブ・ロー入力で、通信サイクルの開始とゲーティングを
行います。このピンにより、同じシリアル通信ライン上で複数の
デバイスを使用できます。通信サイクルの間は、CSB をローレベ
ルに保持する必要があります。CSB ピンをハイレベルにすると不
完全なデータ転送を強制終了できます。この入力がハイレベルの
とき、SDO と SDIO はハイ・インピーダンス状態になります。
tDS
SDIO
tDH
INSTRUCTION BIT 7
図 54.
INSTRUCTION BIT 6
06936-054
SCLK
チップ・セレクト・バー（CSB）
SPI レジスタの書込みタイミング図
CSB
シリアル・クロック（SCLK）
tDV
SDIO
SDO
DATA BIT N
図 55.
シリアル・ポート・データ I/O（SDIO）
データは必ずこのピンからデバイスに書き込みます。ただし、
SDIO は双方向のデータ出力ラインにもなります。このピンの設
Rev. A
SCLK
－ 19/35 －
DATA BIT N – 1
SPI レジスタの読出しタイミング図
06936-055
シリアル・クロック・ピンを使用して、デバイスの入出力データ
を同期させ、内部ステート・マシンを実行します。SCLK の最大
周波数は 40MHz です。入力データはすべて、SCLK の立上がり
エッジでレジスタに格納されます。すべての出力データは SCLK
の立下がりエッジで出力されます。
AD9780/AD9781/AD9783
SPIレジスタ・マップ
表 11.
Register Name
Addr
Default
Bit 7
Bit 6
Bit 5
SPI Control
0x00
0x00
SDIO_DIR
LSBFIRST
RESET
Data Control
0x02
0x00
DATA
Power-Down
0x03
0x00
PD_DCO
PD_INPT
PD_AUX2
Setup and Hold
0x04
0x00
SET[3:0]
Timing Adjust
0x05
0x00
Seek
0x06
0x00
Mix Mode
0x0A
0x00
DAC1 FSC
0x0B
0xF9
DAC1 FSC MSBs
0x0C
0x01
AUXDAC1
0x0D
0x00
AUXDAC1[7:0]
AUXDAC1 MSB
0x0E
0x00
AUX1SGN
DAC2 FSC
0x0F
0xF9
DAC2FSC[7:0]
DAC2 FSC MSBs
0x10
0x01
AUXDAC2
0x11
0x00
AUXDAC2[7:0]
AUXDAC2 MSB
0x12
0x00
AUX2SGN
AUX2DIR
BIST Control
0x1A
0x00
BISTEN
BISTRD
BIST Result 1 Low
0x1B
0x00
BISTRES1[7:0]
BIST Result 1 High
0x1C
0x00
BISTRES1[15:8]
BIST Result 2 Low
0x1D
0x00
BISTRES2[7:0]
BIST Result 2 High
0x1E
0x00
BISTRES2[15:8]
Hardware Version
0x1F
N/A
VERSION[3:0]
Rev. A
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
PD_BIAS
PD_CLK
PD_DAC2
PD_DAC1
LVDS low
LVDS high
SEEK
INVDCO
PD_AUX1
HLD[3:0]
SAMP_DLY[4:0]
DAC1MIX[1:0]
DAC2MIX[1:0]
DAC1FSC[7:0]
DAC1FSC[9:8]
AUX1DIR
AUXDAC1[9:8]
DAC2FSC[9:8]
AUXDAC2[9:8]
BISTCLR
DEVICE[3:0]
－ 20/35 －
AD9780/AD9781/AD9783
SPIレジスタの説明
特に指定のない限り、これらのレジスタを読み出すと、すべての定義されたレジスタ・ビットにすでに書き込まれた値が返されます。
表 12.
Register
Address
Bit
Name
Function
SPI Control
0x00
7
SDIO_DIR
0, operate SPI in 4-wire mode. The SDIO pin operates as an input only pin.
1, operate SPI in 3-wire mode. The SDIO pin operates as a bidirectional data line.
6
LSBFIRST
0, MSB first per SPI standard.
1, LSB first per SPI standard.
Only change LSB/MSB order in single-byte instructions to avoid erratic behavior due to bit order
errors.
5
RESET
0, execute software reset of SPI and controllers, reload default register values except Register 0x00.
DATA
0, DAC input data is twos complement binary format.
1, DAC input data is unsigned binary format.
1, set software reset, write 0 on the next (or any following) cycle to release the reset.
Data Control
0x02
7
4
INVDCO
1, inverts the data clock output. Used for adjusting timing of input data.
Power-Down
0x03
7
PD_DCO
1, power down data clock output driver circuit.
6
PD_INPT
1, power down input.
5
PD_AUX2
1, power down AUX2 DAC
4
PD_AUX1
1, power down AUX1 DAC.
3
PD_BIAS
1, power down voltage reference bias circuit.
2
PD_CLK
1, power down DAC clock input circuit.
1
PD_DAC2
1, power down DAC2.
0
PD_DAC1
1, power down DAC1.
SET[3:0]
4-bit value used to determine input data setup timing.
Setup and
Hold
0x04
7:4
3:0
HLD[3:0]
4-bit value used to determine input data hold timing.
Timing
Adjust
0x05
4:0
SAMP_DLY[4:0]
5-bit value used to optimally position input data relative to internal sampling clock.
Seek
0x06
2
LVDS low
One of the LVDS inputs is above the input voltage limits of the IEEE reduced link specification.
1
LVDS high
One of the LVDS inputs is below the input voltage limits of the IEEE reduced link specification.
0
SEEK
Indicator bit used with LVDS_SET and LVDS_HLD to determine input data timing margin.
3:2
DAC1MIX[1:0]
00, selects normal mode, DAC1.
01, selects return-to-zero mode, DAC1.
10, selects return-to-zero mode, DAC1.
11, selects mix mode, DAC1.
1:0
DAC2MIX[1:0]
00, selects normal mode, DAC2.
01, selects return-to-zero mode, DAC2.
10, selects return-to-zero mode, DAC2.
11, selects mix mode, DAC2.
7:0
1:0
DAC1FSC[9:0]
DAC1 full-scale 10-bit adjustment word.
0x3FF, sets DAC full-scale output current to the maximum value of 31.66 mA.
0x200, sets DAC full-scale output current to the nominal value of 20.0 mA.
0x000, sets DAC full-scale output current to the minimum value of 8.66 mA.
Mix Mode
DAC1 FSC
Rev. A
0x0A
0x0B
0x0C
－ 21/35 －
AD9780/AD9781/AD9783
Register
Address
Bit
Name
Function
AUXDAC1
0x0D
0x0E
7:0
1:0
AUXDAC1[9:0]
AUXDAC1 output current adjustment word.
0x3FF, sets AUXDAC1 output current to 2.0 mA.
0x200, sets AUXDAC1 output current to 1.0 mA.
0x000, sets AUXDAC1 output current to 0.0 mA.
0x0E
7
AUX1SGN
0, AUX1P output pin is active.
1, AUX1N output pin is active.
6
AUX1DIR
0, configures AUXDAC1 output to source current.
1, configures AUXDAC1 output to sink current.
DAC2 FSC
0x0F
0x10
7:0
1:0
DAC2FSC[9:0]
DAC2 full-scale 10-bit adjustment word.
0x3FF, sets DAC full-scale output current to the maximum value of 31.66 mA.
0x200, sets DAC full-scale output current to the nominal value of 20.0 mA.
0x000, sets DAC full-scale output current to the minimum value of 8.66 mA.
AUXDAC2
0x11
0x12
7:0
1:0
AUXDAC2[9:0]
AUXDAC2 output current adjustment word.
0x3FF, sets AUXDAC2 output current to 2.0 mA.
0x200, sets AUXDAC2 output current to 1.0 mA.
0x000, sets AUXDAC2 output current to 0.0 mA.
0x12
7
AUX2SGN
0, AUX2P output pin is active.
1, AUX2N output pin is active
6
AUX2DIR
0, configures AUXDAC2 output to source current.
1, configures AUXDAC2 output to sink current.
7
BISTEN
1, enables and starts built-in self-test.
6
BISTRD
1, transfers BIST result registers to SPI for readback.
5
BISTCLR
1, reset BIST logic and clear BIST result registers.
BIST Control
0x1A
BIST Result 1
0x1B
0x1C
7:0
7:0
BISTRES1[15:0]
16-bit result generated by BIST 1.
BIST Result 2
0x1D
0x1E
7:0
7:0
BISTRES2[15:0]
16-bit result generated by BIST 2.
Hardware
Version
0x1F
7:4
VERSION[3:0]
Read only register; indicates the version of the chip.
3:0
DEVICE[3:0]
Read only register; indicates the device type.
Rev. A
－ 22/35 －
AD9780/AD9781/AD9783
SPIポート、リセット、およびピン・モード
通常は AD9780/AD9781/AD9783 がパワーアップした後に RESET
ピンにアクティブ・ハイのパルスを加えます。これにより、コン
トロール・レジスタのすべてのビットがデフォルト状態になりま
す。また、RESET ピンをローレベルにすると、SPI ポートがアク
ティブになるため、CSB をハイレベルに保持する必要があります。
AD9780/AD9781/ AD9783 ではコントローラを使用しないアプリ
ケーションのために、SPI ポートを使用しなくても、ピンを使用
して一部のオプション機能を選択できるピン・モード動作が可能
です。RESET ピンをハイレベルにすると、ピン・モードが有効
Rev. A
になります。ピン・モードでは、表 13 に示すように 4 本の SPI
ポート・ピンは 2 つ目の機能になります。
表 13. SPI ピンの機能（ピン・モード）
Pin
Name
SDIO
CSB
SDO
－ 23/35 －
Pin Mode Function
DATA (Register 0x02, Bit 7), bit value (1/0) equals pin state
(high/low).
Enable mix mode. If CSB is high, Register 0x0A is set to 0x05,
putting both DAC1 and DAC2 into mix mode.
Enable full power-down. If SDO is high, Register 0x03 is set to
0xFF.
AD9780/AD9781/AD9783
パラレル・データ・ポート・インターフェース
図 56 に示すように、パラレル・ポート・データ・インターフェー
スは最大 18 本の差動 LVDS 信号、DCO、DCI、最大 16 本のデー
タ ・ ラ イ ン (D[15:0]) で 構 成 さ れ て い ま す 。 DCO は
AD9780/AD9781/AD9783 が生成する出力クロックで、デジタル・
データ・エンジンからデータをクロックに合わせて出力させるた
めに使用されます。DATA ラインは、I DAC および Q DAC に対
してマルチプレクスされた I および Q データ・ワードをそれぞれ
伝送します。DCI はパラレル・データに関するタイミング情報と、
データの I/Q 状態を示す信号になります。
図 56 に示すように、LVDS 入力データはデータ・サンプリング
信号（DSS）と呼ばれる、内部で生成されたクロックによってラッ
チされます。
DSS はメイン DAC クロック信号である CLKP/CLKN
を遅延した信号です。DATA 入力信号を基準とする DSS の立上
がりおよび立下がりエッジの位置決めを最適化すると、最も信頼
性の高い DAC データの伝送が可能になります。DATA 入力信号
を基準とする DSS のエッジの位置決めは、プログラマブル遅延
要素 SMP の値を選定して行います。SMP の最適値を決定する手
順は、「パラレル・ポート・タイミングの最適化」で説明してい
ます。
DSS エ ッ ジ の 正 し い 位 置 決 め に 加 え て 、 ク ロ ッ ク 入 力
（DCIP/DCIN）およびデータ信号のアイ・パターンが最大限に開
けば、データ・ポートのインターフェースの信頼性が向上します。
クロック入力およびデータ信号のジッタと信号間スキューはア
イを狭くする 2 つの性能劣化要因になります。そのため、DATA
信号と同じ出力ドライバとデータ・ラインの配線を用いて、同じ
方法でこのクロック入力信号を構成することを推奨します。つま
り、この信号を（010101…）の繰り返しビット・シーケンスを持
つ 17 番目の DATA ラインとして設定してください。
SMP での遅延量（つまり DATA 信号を基準とする DSS の位置決
め）の決定手順を説明する前に、デジタル・データ・ポートの簡
略ブロック図を示します。図 57 に示すように、DATA 信号は DSS
の立上がりおよび立下がりエッジでサンプリングされます。次に、
データのデマルチプレクシングとタイミング補正が行われた後
に各 DAC に送られます。
クロック入力信号は、パラレル・データのタイミング情報を与え
ると同時に、データの送り先（つまり、I DAC または Q DAC）
を与えます。DCI の遅延信号が遅延要素 SET により生成されま
すが、この信号を DDCI と表記しています。DDCI は、図 56 で
DDSS と表記されている DSS を遅延した信号によってサンプリ
ングされます。DDSS は、DSS を HLD の時間だけ遅延した信号
です。SET と HLD の 2 つの遅延信号の組合せによって、クロッ
ク入力から正確なタイミング情報を抽出することができます。
HLD ブロックの遅延を長くすると、クロック入力がそのサイク
ルの後半でサンプリングされます。SET ブロックの遅延を長くす
ると、クロック入力がそのサイクルの前半でサンプリングされま
す。このサンプリング結果は、SEEK ビットを読出すことにより
保存された結果を参照できます。DSS とクロック入力は周波数が
同じであるため、SEEK ビットは一定値になります。SET および
HLD 遅延ブロックの値を変更し、これに伴う SEEK ビットの変
化を確認することにより、クロック入力（および同様に DATA）
を基準とする DSS のセットアップおよびホールド・タイミング
を測定できます。
I0
DATA
Q0
RETIMING
AND
DEMUX
FF
DSS
Q DAC
HLD_DLY
DSS
図 57.
DDCI
FF
SEEK
DDSS
SMP_DLY
CLK
CLOCK
DISTRIBUTION
DCO_P/N
図 56.
デジタル・データ・ポートのブロック図
Q2
tHLD0
06936-071
SET_DLY
I2
tHLD0
SAMPLE 1
DCI_P/N
Q1
DCLK_IN
I DAC
FF
I1
SAMPLE 2
SAMPLE 3
SAMPLE 4
SAMPLE 5
SAMPLE 6
06936-072
DATA<15:0>
パラレル・ポート・タイミングの最適化
パラレル・インターフェースのタイミング図
SET、HLD、SMP の時間インクリメント量はクロック・サイクル
比ではなく、実時間の単位です。SET と HLD の公称ステップ・
サイズは 80 ps です。SMP の公称ステップ・サイズは 160 ps です。
SMP の値はレジスタ 0x05 のビット[4:0]、SET の値はレジスタ
0x04 のビット[7:4]、HLD の値はレジスタ 0x04 のビット[3:0]にな
ります。
DATA 信号が有効にサンプリングされることを確保するために、
次のような手順でデバイスを設定します。一般的なやりかたとし
ては、まず一連のセットアップ値とホールド値の配列を設定しま
す。これは数値の範囲内でサンプリング遅延量がスイープ（まん
べんなく変化）するかたちにします。この情報に基づき、最適な
サンプリング・ポイントが得られるように、SMP の値を変えて
いきます。その後、最適な設定になっているかを確認するために、
この新しいサンプリング・ポイントを再度チェックします。
Rev. A
－ 24/35 －
AD9780/AD9781/AD9783
配列の作成
以下の手順で配列を作成します。
1.
2.
3.
4.
5.
6.
SMP、SET、HLD の値を 0 に設定します。SEEK ビットの値
を読み出して、記録しておきます。
SMP と SET を 0 に設定した状態にして、SEEK ビットがト
グルするまで HLD 値をインクリメントし、そのときの HLD
値を記録します。この手順によって、図 57 に示すホールド
時間を測定できます。
SMP と HLD を 0 に設定した状態にして、SEEK ビットがト
グルするまで SET 値をインクリメントし、そのときの SET
値を記録します。この手順によって、図 57 に示すセットアッ
プ時間を測定できます。
SET と HLD の値を 0 に設定します。SMP の値をインクリメ
ントし、SEEK ビット値を記録しておきます。
SEEK ビットがトグルするまで HLD をインクリメントし、
そのときの HLD 値を記録します。HLD を 0 に設定し、SEEK
ビットがトグルするまで SET 値をインクリメントし、その
ときの SET 値を記録します。
上記のステップ 4 と 5 の手順を、SMP の値が 0 から 31 まで
完了するまで、繰り返します。
表を作成している最中に SEEK ビットがトグルする SET または
HLD の値が見つからない場合があります。この場合は、値を 15
と想定してください。
表 14 に DAC サンプリング・レートが 200 MHz、400 MHz、
600 MHz
のときに作成された配列の例を示します。データ・ソース（エン
ジン）の DCO 入力から DCI 出力までの遅延が、SMP 値の範囲に
対して SEEK ビットがトグルするタイミングに大きく影響を及
ぼします。そのため、ある特定のシステムで作成した表は、表
14 に示すタイミング・データ配列とは必ずしも一致しません。
表 14 から明らかなように、600 MHz 時のデバイスの SMP 動作設
定は 2 つのみです。タイミング・マージンをリアルタイムでモニ
タする方法がないため、タイミング誤差をチェックあるいは補正
するためには、出力を中断させる必要があります。したがって、
100%の連続動作が要求されるアプリケーションでは、500 MHz
を越えるクロックでデバイスを動作させないでください。
SMP 値の決定
タイミング・データ配列の作成が完了すると、以下の手順に従っ
て SMP 値を決定できます。
1.
表から SEEK ビットが 0 から 1 へ遷移するところの SMP 値
を見つけます。表 14 から 600 MHz の場合、SMP 値は 6 にな
ります。
2.
表から SEEK ビットが 1 から 0 へ遷移するところの SMP 値
を見つけます。表 14 から 600 MHz の場合、SMP 値は 11 に
なります。
3.
ステップ 1 と 2 で見つけた 2 つの値が同じであれば、サンプ
リング・ウィンドウが有効であることを示します。500 MHz
の場合、11 の SMP 値がこれに相当します。
4.
有効なサンプリング・ウィンドウで、最適な SMP 値は、SET
< HLD かつ|HLD-SET|が最小値であるという、2 つの条件が
満たされる場合の数値です。
表 14. タイミング・データ・配列
fDACCLK = 200 MHz
fDACCLK = 400 MHz
fDACCLK = 600 MHz
SMP
SEEK
SET
HLD
SEEK
SET
HLD
SEEK
SET
HLD
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
6
8
10
12
15
15
15
15
15
15
15
15
15
1
4
6
8
10
12
13
15
15
15
15
15
15
15
15
1
1
1
1
15
15
15
15
15
13
11
9
7
5
3
1
0
15
15
15
15
15
15
15
13
11
9
7
5
3
1
0
15
15
15
15
0
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
2
4
6
8
10
12
14
1
3
4
6
8
10
12
0
2
4
6
7
9
11
13
15
2
4
6
8
9
11
11
11
11
13
11
9
7
4
2
1
13
11
9
7
5
3
1
15
13
11
9
7
5
3
1
0
11
9
7
5
3
2
2
2
2
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
0
2
3
5
8
10
1
2
4
7
9
1
2
4
6
9
11
1
3
5
7
9
1
2
4
7
9
10
1
1
1
1
11
9
7
5
2
1
9
7
4
2
1
10
8
7
4
2
0
8
7
5
2
1
10
8
6
4
2
0
8
8
8
8
Rev. A
600 MHz の場合、SMP の最適値は 7 です。
SMP の計算値（以降、SMPOPTIMAL と表記）をデバイスに設定し
た後で、十分なタイミング・マージンが確保されているかを確認
するために、設定のテストを行う必要があります。これは、SMP
値を SMPOPTIMAL + 1 および SMPOPTIMAL − 1 とし、SEEK ビットが
1 として読み出されることを確認する方法で行うことができま
す。さらに、SET と HLD を足し算したときの最小値を 8 とする
点にも注意が必要です。この合計値が 8 よりも小さければ、ク
ロック入力ラインのジッタが過大になっていないか、またクロッ
ク入力の周波数がデータシートで規定される最大値の 500 MHz
（または 1000 Mbps）を超えていないことを確認する必要があり
ます。
前述のように、入力最大データレートで信頼性の高い動作を確保
するには、ジッタおよび入力データビットと DCI 間のスキュー
を低減することがきわめて重要です。表 14 のデータを得るため
に使用された入力データ信号のアイ・ダイヤグラムを図 58 に示
します。
－ 25/35 －
AD9780/AD9781/AD9783
す。あるいは図 60 に示すように、トランス結合してクランプす
ることもできます。
50Ω
V1: 296mV
V2: –228mV
ΔV: –524mV
1
CLKP
CLKN
50Ω BAV99ZXCT
HIGH SPEED
DUAL DIODE
VCM = 400mV
06936-076
図 60.
図 58.
125ps/DIV 2.12ns
20GSPS IT 2.5ps/PT
A CH1
図 61 に、400 mV の同相電圧を生成する単純な構成のバイアス・
ネットワークを示します。このクロック・バイアス回路には、
CVDD18 と CGND を使用することが重要です。クロックに混入
したノイズやその他の信号が、DAC のデジタル入力信号と掛け
算されて、DAC の性能を低下させることがあります。
58mV
表 14 の 600 MHz タイミング・データ配列の作成で
使用されたデータ・ソースのアイ・ダイヤグラム
有効なサンプリング・ウィンドウは、温度変化によってシフトし
ます。そのためデバイスを 500 MHz を超える周波数で動作させ
ようとするとき、デバイスが 20℃以上の温度変化を受ける場合
は、必ずタイミングの最適化を再度行ってください。もう 1 つの
デジタル・データ・ポートのタイミングに関する留意点は、クロッ
ク出力（DCOP/DCON）とクロック入力間の伝播遅延変動です。
温度変化やその他の影響により、この時間変動が大きくなる場合
は（SET または HLD の 25%を超える変化）、このタイミング・
キャリブレーション手順を繰り返してください。
サンプリング・レートが 400 MSPS 以下のときは、簡単な手順で
インターフェースのタイミング・マージンを十分に確保できます。
この場合は、0 から 31 までの範囲で SMP をスイープ（まんべん
なく変化）させて、SEEK ビットの状態を記録します。その後に、
最初の有効サンプリング・ウィンドウの中心値を SMP の最適値
として選択します。表 14 に示す 400 MHz のケースを例に挙げる
と、SMP 値が 7 から 13 のときが最初の有効サンプリング・ウィ
ンドウになります。このウィンドウの中心値は 10 であるため、
SMP の最適値として 10 を設定できます。
CLK入力の駆動
CLK 入力には低ジッタの駆動用差動信号が必要です。この端子
は、1.8 V 電源で動作する PMOS 入力差動ペアであるため、仕様
で規定された入力同相電圧 400 mV を維持することが重要です。
各入力ピンは、この 400 mV の同相電圧を中心として 200 mV p-p
から 1 V p-p までの範囲で安全に振幅させることが可能です。こ
れらの入力レベルは LVDS と直接の互換性はありませんが、図
59 に示すように AC 結合のオフセット LVDS 信号によって CLK
を駆動できます。
VCM = 400mV
CVDD18
1kΩ
1nF
0.1µF
287Ω
1nF
CGND
図 61.
DAC CLK の VCM 発生器回路
フルスケール電流の生成
内部リファレンス
8.66～31.66 mA の範囲で I DAC と Q DAC のフルスケール電流を
設定できます。最初に 1.2 V のバンドギャップ・リファレンスを
使用して、FS ADJ（54 番ピン）に接続された外部抵抗の電流を
設定します。図 62 にリファレンス回路の簡略ブロック図を示し
ます。外部抵抗の推奨値は 10 kΩですが、これにより 120 μA の
IREFERENCE が抵抗を流れるように設定され、これで 20 mA の DAC
出力フルスケール電流が生じます。ゲイン誤差はこの抵抗に比例
して変化するので、高精度の抵抗を使用することによって、この
各デバイスの内部マッチング仕様にまでゲイン・マッチングが改
善されます。内部電流ミラー回路で電流ゲインのスケーリングが
行なわれます。I DAC または Q DAC ゲインは SPI ポート・レジ
スタの 10 ビット・ワードで設定します。この DAC ゲイン・レジ
スタのデフォルト値では、約 20 mA のフルスケール電流出力（IFS）
が発生します。IFS は以下の式から求められます。
IFS = (86.6 + (0.220 × DAC gain)) × 1000/R
AD9783
0.1µF
LVDS_P_IN
TTL または CMOS の DAC CLK 駆動回路
06936-058
CH1 100mV
06936-057
0.1µF
TTL OR CMOS
CLK INPUT
1.2V BAND GAP
CLKP
I DAC GAIN
I DAC
REFIO
50Ω
0.1µF
VCM = 400mV
DAC FULL SCALE
REFERENCE CURRENT
CURRENT
SCALING
FS ADJ
0.1µF
図 59.
10kΩ
06936-056
CLKN
図 62.
LVDS の DAC CLK 駆動回路
きれいなサイン波のクロックを使用できる場合は、図 60 に示す
ようにこのクロックを CLKP と CLKN にトランス結合で供給で
きます。サンプリング・レートが低い場合は、CMOS クロックや
TTL クロックも使用できます。すでに説明したように、このク
ロックは CMOS/LVDS トランスレータを通して AC 結合もできま
Rev. A
Q DAC GAIN
－ 26/35 －
Q DAC
リファレンス回路
06936-059
50Ω
LVDS_N_IN
AD9780/AD9781/AD9783
35
アナログ動作モード
AD9780/AD9781/AD9783 は、DAC 出力の歪みを低減する独自の
クワッドスイッチ・アーキテクチャを採用しており、従来型の
デュアルスイッチ・アーキテクチャで発生するコード依存のグ
リッチがありません。ただし、コード依存のグリッチはなくなる
ものの、このアーキテクチャでは 2 × fDAC のレートで一定のグ
リッチが発生します。しかし周波数領域で十分な性能が要求され
る通信システムやその他のアプリケーションでは、これはほとん
ど問題になりません。
30
IFS (mA)
25
20
15
5
0
256
図 63.
512
DAC GAIN CODE
768
1024
06936-060
10
DAC ゲイン・コード 対 IFS
DACの伝達関数
AD9780/AD9781/AD9783 の各 DAC 出力は、IOUTP と IOUTN の相補
電流出力を駆動します。全ビットがハイレベルのときに、フルス
ケール電流出力（IFS）に近い電流が IOUTP から供給されます。た
とえば次のようになります。
DAC CODE = 2N − 1
ここで、N = 12/14/16 ビット（それぞれ AD9780/AD9781/AD9783
の分解能）で、IOUTN からは電流が出力されません。
IOUTP と IOUTN の電流出力は、入力コードと IFS の関数であり、次の
式で表すことができます。
IOUTP = (DAC DATA/2N) × IFS
(1)
IOUTN = ((2N − 1) − DAC DATA)/2N × IFS
(2)
クワッドスイッチ・アーキテクチャは、ミックス・モードとゼロ・
リターン（RZ）モードの 2 つの動作モードを追加でサポートし
ています。この 2 つのモードの波形を図 64 に示します。ミック
ス・モード時は半クロック・サイクルおきに出力が反転します。
これにより、サンプリング・レートで DAC 出力がチョッピング
されます。このチョッピングにより、sinc ロールオフを DC から
fDAC に周波数シフトできます。さらに出力スペクトルに対するも
う 1 つのちょっとした効果もあります。シフトされたスペクトル
は、2 × fDAC が最初のヌル点となる 2 番目の sinc 関数を形成しま
す。これは、データがクロック・レートの 2 倍でランダムに変化
するのではなく、単に繰り返されるためです。
RZ モードでは、半クロック・サイクルおきに出力がミッドスケー
ルに戻ります。出力はノーマル・モード時の DAC 出力と同じで
すが、出力パルスの幅と領域が半分になる点だけが異なります。
出力パルス幅が半分であるため、sinc 関数は 2 倍に周波数スケー
リングされ、最初のヌル点が 2 × fDAC になります。ノーマル・モー
ド時と比べパルス領域が半分になるため、出力パワーはノーマ
ル・モード時の 1/2 になります。
INPUT DATA
D1
D2
D3
D4
D5
D6
D7
D8
D9 D10
DAC CLK
ここで、DAC DATA = 0 to 2N − 1（10 進表記）です。
VOUTP = IOUTP × RLOAD
(3)
VOUTN = IOUTN × RLOAD
(4)
20 mA の公称出力電流で 1 V の最大出力コンプライアンスを達成
するには、RLOAD を 50 Ω に設定する必要があります。また VOUTP
と VOUTN のフルスケール値が出力コンプライアンスの規定範囲
を超えないようにして、規定の歪みおよび直線性を維持できるよ
うにしてください。
AD9780/ AD9781/AD9783 を差動で動作させることによって、2
つの利点が得られます。第 1 に差動動作により、ノイズや歪み、
DC オフセットなど IOUTP と IOUTN に関連した同相誤差発生要因を
キャンセルできます。第 2 には、コードに対応した差動電流レベ
ルと、後段の出力電圧（VDIFF）が、シングルエンド電圧出力（VOUTP
または VOUTN）
の 2 倍になるため、負荷に対して 2 倍の信号パワー
が得られます。
VDIFF = (IOUTP – IOUTN) × RLOAD
Rev. A
(5)
4-SWITCH
DAC OUTPUT
(fS MIX MODE)
4-SWITCH
DAC OUTPUT
(RETURN-TOZERO MODE)
図 64.
t
t
06936-061
通常この 2 つの電流出力で、直接またはトランスを介して抵抗負
荷を駆動します。DC 結合が必要な場合は、一致した抵抗負荷
（RLOAD）を IOUTP と IOUTN に接続し、各抵抗負荷をアナログ・コモ
ン（AVSS）に接続してください。IOUTP ピンと IOUTN ピンのシング
ルエンド電圧出力は、次の式から求めることができます。
ミックス・モードとゼロ復帰モードでの DAC 波形
ノーマル・モード、ミックス・モード、RZ モードそれぞれの出
力スペクトル形状を示す関数を図 65 に示します。モードを切り
替えると、モード固有の sinc ロールオフが DAC 出力で再形成さ
れます。このモード変更機能により、AD9780/AD9781/ AD9783
はダイレクト IF アプリケーションに適しています。選択した動
作モードに応じて、最初の 3 つのナイキスト・ゾーンのどこにで
もキャリアを配置することができます。図 65 に示すように、3
つのゾーンすべてにおける性能と最大振幅レベルは、キャリアを
どこに配置するかによって、sinc ロールオフの形状により決まり
ます。
－ 27/35 －
AD9780/AD9781/AD9783
0
MIX
0mA
TO
2mA
RETURN-TO-ZERO
AUXP
VBIAS
NORMAL
–20
AUXN
SINK
OR
SOURCE
図 66.
–40
0
0.5
図 65.
1.0
(fS)
1.5
2.0
06936-062
–30
各アナログ動作モードの伝達関数
補助 DAC
AD9780/AD9781/ AD9783 には、2 個の補助 DAC が備わっていま
す。図 66 に機能図を示します。補助 DAC は、AUXP と AUXN
の 2 本の出力ピンをもつ電流出力デバイスです。アクティブ・ピ
ンは、電流ソースまたは電流シンクのどちらにも設定できます。
電流シンクまたはソースのいずれの場合も、フルスケール電流レ
ベルは 2 mA です。この補助 DAC 出力の有効コンプライアンス
範囲は、出力をシンク電流またはソース電流のどちらに設定する
かによって異なります。電流ソース時のコンプライアンス電圧は
0～1.6 V ですが、電流シンク時の出力コンプライアンス電圧は
0.8～1.6 V になります。
どちらの出力も使用できますが、アクティ
ブにできるのは補助 DAC の出力の 1 つ（P または N）のみです。
非アクティブのピンは、常にハイ・インピーダンス状態になりま
す（>100 kΩ）。
POSITIVE
OR
NEGATIVE
補助 DAC の機能図
シングル・サイドバンド送信機のアプリケーションでは、直交変
調器の入力換算 DC オフセット電圧と DAC 出力のオフセット電
圧の組合せにより、変調器の出力でローカル発振器（LO）の
フィード・スルーが発生し、システム性能が低下することがあり
ます。補助 DAC を使用することで、この DC オフセットとそれ
に伴って発生する LO フィード・スルーをなくすことができます。
DC オフセット補正を行うために補助 DAC を使用する回路構成
は、DAC と変調器とのインターフェース回路の詳細によって異
なります。図 67 に、ローパス・フィルタを使用した DC 結合構
成の例を示します。
QUADRATURE
MODULATOR V+
AD9783
AUX
DAC1 OR
DAC2
AD9783
DAC1 OR
DAC2
25Ω TO 50Ω
図 67.
Rev. A
06936-063
0mA
TO
2mA
－ 28/35 －
QUAD MOD
I OR Q INPUTS
OPTIONAL
PASSIVE
FILTERING
25Ω TO 50Ω
06936-064
T(f) (dB)
–10
受動 DC シフトを用いた DAC と直交変調器の DC 結合
AD9780/AD9781/AD9783
消費電力
0.50
0.45
0.45
0.40
0.40
0.35
0.35
0.30
0.30
0.25
0.20
0.20
0.15
0.15
0.10
0.10
0.05
0.05
0
0
100
200
300
400
500
CLOCK SPEED (MSPS)
図 68.
0
0
100
200
300
400
500
CLOCK SPEED (MSPS)
消費電力、I データのみ、シングル DAC モード
図 71.
0.200
0.200
0.175
0.175
0.150
0.150
0.125
0.125
POWER (W)
POWER (W)
0.25
0.100
0.075
06936-068
POWER (W)
0.50
06936-065
POWER (W)
シングル DAC モードとデュアル DAC モードのデバイスの消費電力を図 68～図 73 に示します。
消費電力、I および Q データ、デュアル DAC モード
0.100
DVDD18
0.075
DVDD18
CVDD
200
300
400
500
CLOCK SPEED (MSPS)
消費電力、1.8 V デジタル電源、1.8 V クロック電源、
I データのみ
図 72.
0.200
0.175
0.175
0.150
0.150
0.125
AVDD33
0.100
0.075
100
200
Rev. A
400
500
0.125
0.100
0.075
300
400
500
0
06936-067
0
300
AVDD33
DVDD33
0.025
CLOCK SPEED (MSPS)
図 70.
200
0.050
DVDD33
0.025
0
100
消費電力、1.8 V デジタル電源、1.8 V クロック電源、
I および Q データ、デュアル DAC モード
0.200
0.050
0
CLOCK SPEED (MSPS)
POWER (W)
POWER (W)
図 69.
0
0
100
200
300
CLOCK SPEED (MSPS)
消費電力、3.3 V デジタル電源、3.3 V アナログ電源、
I データのみ
図 73.
－ 29/35 －
400
500
06936-070
100
06936-066
0
06936-069
0.025
0.025
0
CVDD
0.050
0.050
消費電力、3.3 V デジタル電源、3.3 V アナログ電源、
I および Q データ、デュアル DAC モード
Rev. A
B2
B1
図 74.
電源分配
－ 30/35 －
5VIN
5VIN
5VIN
5VIN
5VIN
J587
CCASE
J587
C48
0.1UF
C47
0.1UF
C46
0.1UF
C50
0.1UF
C49
0.1UF
10V
C66
100UF
5VIN
3
3
IN
2
1
GND
3
SD
7
OUT
1
ADP3333ARM-3.3
GND
7
OUT
SD
VR3
IN
2
1
ADP3333ARM-3.3
3
7
OUT
GND
SD
VR2
IN
2
1
ADP3333ARM-3.3
3
7
OUT
GND
SD
VR1
IN
2
ADP3333ARM-1.8
GND
7
1
OUT
ADP3333ARM-1.8
SD
VR5
2IN
VR4
R28
R19
R18
R29
R30
J587
J587
J587
J587
J587
R0805
DNP
J6
R0805
DNP
J4
R0805
DNP
J3
R0805
DNP
J2
R0805
DNP
J1
CCASE
CCASE
CCASE
CCASE
CCASE
C26
100UF
10V
C24
100UF
10V
C23
100UF
10V
C22
100UF
10V
10V
C21
100UF
C41
0.1UF
C40
0.1UF
C39
0.1UF
C38
0.1UF
C36
0.1UF
EXC-CL4532U1
L1812
L6
EXC-CL4532U1
L1812
L4
EXC-CL4532U1
L1812
L3
EXC-CL4532U1
L1812
L2
EXC-CL4532U1
L1812
L1
10UF
C19
10UF
C18
10UF
C17
10UF
C16
10UF
C15
C45
0.1UF
C44
0.1UF
C43
0.1UF
C42
0.1UF
C37
0.1UF
TP6
RED
TP4
RED
TP3
RED
TP2
RED
TP1
RED
J587
DVCC33
AVDD33
DVDD33
DVDD18
CVDD18
J8
J587
TP8
BLACK
06936-077
J7
TP7
BLACK
AD9780/AD9781/AD9783
評価用ボードの回路図
－ 31/35 －
SPI インターフェース
C0402
RESET
2
3
7
14
6
U1
DVDD33
DVDD33
SW5
C51
0.1UF
1
U1
5
4
2
3
VCC
4
GND
1
3
2
2
3
2
3
2
3
2
3
1
2
SW4
SW3
SW2
SW1
1
1
1
1
1
DVDD33
MR
U1
RST
A1
SPI_SDO
SPI_SDI
SPI_CLK
SPI_CSB
SW6
11
U8
3
4
U9
U9
6
R27
10K
12
13
R0805
8
5
3
1
R26
10K
74HC125
U8
DVDD33
74HC14
U9
74HC14
4
74HC14
2
R17 10K
74HC125
R0805
Rev. A
R0805
図 75.
2
1
U9
U9
8
3
10
6
9
11
13
74HC125
U8
9
74HC125
U8
74HC14
U9
74HC14
10
74HC14
12
5
4
DVDD33
R0805
DVDD33
R14
20K
R15
20K
R16
20K
R13
R12
R11
C0402
C9
0.1UF
R0805
7.5K
R0805
7.5K
R0805
7.5K
DVDD33
6
C0402
C10
0.1UF
10UH
L1210
L7
5
4
3
2
1
P1
AD9780/AD9781/AD9783
06936-078
R0805
R0805
図 76.
メイン回路図
－ 32/35 －
DVSS
DVDD33
1000PF
C0402
C65
C64
100PF
C0402
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
U7
1000PF
C0402
D8P
D8N
D7P
D7N
D6P
D6N
DCOP
DCON
DVDD33
DVSS
IDCIP
DCIN
D5P
D5N
D4P
D4N
D3P
D3N
0.1UF
C0402
C4
DVDD33
C53
100PF
C0402
C52
C63
DVSS
1000PF
C0402
DVDD18
0.1UF
C0402
C3
CVDD18
1000PF
C0402
C60
CVDD18
CVSS
CLKP
CLKN
CVSS
CVDD18
DVSS
DVDD18
D13P
D13N
D12P
D12N
D11P
D11N
D10P
D10N
D9P
D9N
FS ADJ
RESET
CSB
SCLK
SDIO
SDO
DVSS
DVDD18
NC
NC
NC
NC
D0N
D0P
D1N
DIP
D2N
D2P
DVDD18
DVSS
C55 C0402 C54
100PF
1000PF
C61
R5
R0603
C5
0.1UF
C2
C0402
C6
0.1UF
R3
49.9-0.5%
AUX2N
AUX2P
AUX1P
AUX1N
R1
49.9-0.5%
0.1UF
10UF
C28
10UF
C20
DVDD18
S8
R4
49.9-0.5%
C27
4.7UF
16V
C56
1000PF
C0402
R2
49.9-0.5%
CVDD18 CVDD18
C0402
DVDD18
C0402
10K-0.1%
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
0.1UF
C0402
C1
AVDD33
100PF
C0402
C0402
AVDD33
AVDD33
AVSS
IOUT1P
IOUT1N
AVSS
AUX1P
AUX1N
AVSS
AUX2N
AUX2P
AVSS
IOUT2N
IOUT2P
AVSS
AVDD33
AVDD33
REFIO
100PF
C0402
C62
SDO
SDIO
SCLK
CSB
RESET
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
D2P
D2N
D1P
D1N
D0P
D0N
NC
NC
NC
NC
D5P
D5N
D4P
D4N
D3P
D3N
DCIP
DCIN
D8P
D8N
D7P
D7N
D6P
D6N
DCOP
DCON
D13P
D13N
D12P
D12N
D11P
D11N
D10P
D10N
D9P
D9N
10UF
R0402
DVDD18
R0402
DVDD33
R0402
CLKP
CLKN
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
R0402
Rev. A
C25
C59
S
2:1
0.1UF
4
S
4
TC1-1-13M
3
2
TC2-1T
2:1
T11
2:1
T8
1
5
T10
5
1
4
3
T7
P
P
2
4
5
1
2
ADT2-1T-1P
2:1
ADTL1-12
3
5
1
2
TC2-1T
4
T6
2
1
5
4
3
T3
5
C8
C0402
ADT2-1T-1P
0.1UF
T5
1
C7
C0402
T2
P
P
2
C58
100PF
C0402
TC1-1-13M
1
2
S
3
5
4
3
C57
100PF
C0402
ADTL1-12
1
2
S
3
5
4
3
1000PF
C0402
AVDD33
S7
S4
10UF
C29
AVDD33
AD9780/AD9781/AD9783
06936-079
－ 33/35 －
データ入力の詳細
D15_P
D14_P
D13_P
D12_P
Jack
G2
S2
D12_N
D13_N
D14_N
D15_N
G1
S1
G3
Rev. A
図 77.
G4
S3
S4
G5
G6
S5
S6
G7
G8
S7
S8
G9
G10
S9
S10
G11
G12
S11
S12
G13
G14
S13
S14
G15
G16
S15
S16
G17
G18
S17
S18
G19
G20
S19
S20
G21
G22
S21
S22
G23
G24
S23
S24
G25
G26
S25
S26
G27
G28
S27
S28
G29
G30
S29
S30
G31
G32
S31
S32
G33
G34
S33
S34
G35
G36
S35
S36
G37
G38
S37
S38
G39
G40
S39
S40
G41
G42
S41
S42
G43
G44
S43
S44
G45
G46
S45
S46
G47
G48
S47
S48
G49
G50
Jack
FCN-268 F024-G/0 D
J9
L9
DCLKI_P
DCLKO_P
D08_P
D09_P
D10_P
D11_P
D06_P
D07_P
D00_P
D01_P
D02_P
D03_P
D04_P
D05_P
10UH
L1210
10UH
L1210
L8
D05_N
D04_N
D03_N
D02_N
D01_N
D00_N
D07_N
D06_N
D11_N
D10_N
D09_N
D08_N
DCLKO_N
DCLKI_N
06936-080
AD9780/AD9781/AD9783
S1
R9
VAL
5
4
P
T1
S
TC1-1-13M
3
2
1
R0402
R0402
R7
300
R6
1K
－ 34/35 －
C0402
C12
0.1UF
C0402
C11
DNP
C13
0.1UF
C0402
Rev. A
C14
0.1UF
C0402
図 78.
R0402
R0402
CVDD18
R8
25
R10
25
CLK_P
CLK_N
AUX2_P
AUX1_P
S12
S9
AUX2_N
AUX1_N
S11
S10
AD9780/AD9781/AD9783
AUX DAC およびクロック入力回路の詳細
06936-081
R0402
AD9780/AD9781/AD9783
外形寸法
0.60
0.42
0.24
0.60
0.42
0.24
55
54
PIN 1
INDICATOR
9.75
BSC SQ
1.00
0.85
0.80
(BOTTOM VIEW)
0.50
BSC
8.50 REF
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
0.30
0.23
0.18
SEATING
PLANE
18
19
37
36
0.80 MAX
0.65 TYP
12° MAX
4.70
BSC SQ
EXPOSED
PAD
0.50
0.40
0.30
PIN 1
INDICATOR
EXPOSED PAD MUST BE
SOLDERED TO PCB AND
CONNECTED TO AVSS.
111507-A
TOP VIEW
72 1
COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4
図 79.
D06936-0-6/08(A)-J
10.00
BSC SQ
72 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
10 mm × 10 mm、極薄クワッド
（CP-72-1）
寸法単位：mm
オーダー・ガイド
Model
Temperature Range
Package Description
Package Option
AD9780BCPZ 1
AD9780BCPZRL1
−40°C to +85°C
−40°C to +85°C
72-Lead LFCSP_VQ
72-Lead LFCSP_VQ
CP-72-1
CP-72-1
AD9781BCPZ1
AD9781BCPZRL1
−40°C to +85°C
−40°C to +85°C
72-Lead LFCSP_VQ
72-Lead LFCSP_VQ
CP-72-1
CP-72-1
AD9783BCPZ1
AD9783BCPZRL1
−40°C to +85°C
−40°C to +85°C
72-Lead LFCSP_VQ
72-Lead LFCSP_VQ
CP-72-1
CP-72-1
AD9780-EBZ1
AD9781-EBZ1
AD9783-EBZ1
1
Evaluation Board
Evaluation Board
Evaluation Board
Z = RoHS 準拠製品
Rev. A
－ 35/35 －