日本語版

低消費電力複素型32ビットNCOを内蔵する
800 MSPSのデュアル12/14/16ビットDAC
AD9785/AD9787/AD9788
概要
特長
AD9785/AD9787/AD9788 は、それぞれ 12/14/16 ビットの
TxDAC®デバイスであり、ナイキスト周波数までのマルチキャリ
アを発生できる 800 MSPS のサンプル・レートと広いダイナミ
ック・レンジを持っています。複素デジタル変調や、ゲイン、
位相、オフセットの補償などの、ダイレクト・コンバージョン
送信アプリケーションを最適化する機能が内蔵されています。
DAC 出力は、アナログ・デバイセズの ADL537x ファミリーの
ようなアナログ直交変調器とシームレスにインターフェースす
るように最適化されています。シリアル・ペリフェラル・イン
ターフェース(SPI)を内蔵しているため、多くの内部パラメータ
の書き込みと読み出しを行うことができます。フル・スケール
出力電流は、10 mA～30 mA の範囲で設定することができます。
AD978x ファミリーは 0.18 μm の CMOS プロセスで製造され、
1.8 V と 3.3 V の電源で動作します。このデバイスは 100 ピンの
TQFP パッケージを採用しています。
アナログ出力が 8.7 mA～31.7 mA および RL = 25 Ω～50 Ω で調整可
能
低消費電力の複素 NCO により、DAC 帯域内でのキャリア任意配置
が可能、これによる電力増は 300 mW 以下
補助 DAC により、I と Q のゲイン・マッチングとオフセット制御が
可能
I と Q の位相補償が設定可能
デジタル・アップ・コンバージョン機能を内蔵
複数チップ同期インターフェース
高性能低ノイズの PLL クロック逓倍器を内蔵
デジタル逆 sinc フィルタ
100 ピン露出パドル TQFP パッケージを採用
アプリケーション
ワイヤレス・インフラストラクチャ
WCDMA、CDMA2000、TD-SCDMA、WiMAX、GSM
製品のハイライト
ハイまたはローIF のデジタル・シンセシス
ベースバンドから高い中間周波数までの広帯域信号の高品質な
シンセシスを可能にする低いノイズと低い相互変調歪み(IMD)。
送信ダイバーシティー
広帯域通信
LMDS/MMDS、1 対 1
ダイナミック性能を強化する当社独自の DAC 出力スイッチング
技術
調整可能なセットアップとホールドを持つ CMOS データ入力イ
ンターフェース
低消費電力の複素型 32 ビット数値制御発振器(NCO)。
一般的なシグナル・チェイン
QUADRATURE
MODULATOR/
MIXER/
AMPLIFIER
COMPLEX I AND Q
DC
LO
DC
DIGITAL INTERPOLATION FILTERS
I DAC
POST DAC
ANALOG FILTER
FPGA/ASIC/DSP
A
07098-001
Q DAC
図 1.
Rev. 0
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AD9785/AD9787/AD9788
目次
特長 ...................................................................................................... 1
入力データ RAM.......................................................................... 37
アプリケーション .............................................................................. 1
デジタル・データパス .................................................................... 38
概要 ...................................................................................................... 1
インターポレーション・フィルタ ............................................ 38
製品のハイライト .............................................................................. 1
直交変調器.................................................................................... 40
一般的なシグナル・チェイン .......................................................... 1
数値制御発振器............................................................................ 40
改訂履歴 .............................................................................................. 2
逆 Sinc フィルタ ........................................................................... 40
仕様 ...................................................................................................... 3
振幅とオフセットのデジタル制御 ............................................ 41
DC 仕様 ........................................................................................... 3
位相のデジタル補正 .................................................................... 41
デジタル仕様 .................................................................................. 4
デバイスの同期 ................................................................................ 42
AC 仕様 ........................................................................................... 5
同期ロジックの概要 .................................................................... 42
絶対最大定格 ...................................................................................... 6
デバイスのシステム・クロックへの同期 ................................ 44
熱抵抗.............................................................................................. 6
複数デバイス間の相互同期 ........................................................ 45
ESD の注意 ..................................................................................... 6
割り込み要求動作 ........................................................................ 46
ピン配置およびピン機能説明 .......................................................... 7
REFCLK 入力の駆動 ........................................................................ 47
代表的な性能特性 ............................................................................ 13
DAC REFCLK の設定 .................................................................. 47
用語 .................................................................................................... 20
アナログ出力 .................................................................................... 50
動作原理 ............................................................................................ 21
振幅のデジタル・スケーリング ................................................ 50
シリアル・ポート・インターフェース .................................... 21
消費電力............................................................................................ 52
SPI レジスタ・マップ...................................................................... 24
AD9785/AD9787/AD9788 の評価ボード ........................................ 54
SPI レジスタの説明 ..................................................................... 25
出力の設定.................................................................................... 54
入力データ・ポート ........................................................................ 33
評価ボードの写真 ........................................................................ 54
シングル・ポート・モード ........................................................ 33
評価ボード・ソフトウェア ........................................................ 55
デュアル・ポート・モード ........................................................ 33
評価ボードの回路図 .................................................................... 56
DATACLK を基準とする入力データ ......................................... 33
外形寸法............................................................................................ 62
REFCLK を基準とする入力データ ............................................ 35
オーダー・ガイド ........................................................................ 62
データ入力タイミングの最適化 ................................................ 36
改訂履歴
1/08—Revision 0: Initial Version
Rev. 0
－ 2/62 －
AD9785/AD9787/AD9788
仕様
DC 仕様
特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプ
ル・レート。特に指定がない限り、LVDS ドライバとレシーバは IEEE 1596 短距離回線に準拠。
表 1.
Parameter
AD9785
Min
Typ
AD9787
Min
Max
Typ
Max
AD9788
Min
Typ
Max
Unit
RESOLUTION
12
14
16
Bits
ACCURACY
Differential Nonlinearity (DNL)
Integral Nonlinearity (INL)
±0.2
±0.3
±0.5
±1.0
±2.1
±3.7
LSB
LSB
MAIN DAC OUTPUTS
Offset Error
Gain Error (with Internal Reference)
Full-Scale Output Current
Output Compliance Range
Output Resistance
Gain DAC Monotonicity Guaranteed
–0.001
8.66
–1.0
MAIN DAC TEMPERATURE DRIFT
Offset
Gain
Reference Voltage
AUX DAC OUTPUTS
Resolution
Full-Scale Output Current1
Output Compliance Range (Source)
Output Compliance Range (Sink)
Output Resistance
Aux DAC Monotonicity Guaranteed
0
±2
20.2
+0.001
−0.001
31.66
+1.0
8.66
–1.0
−0.001
31.66
+1.0
8.66
–1.0
10
10
10
10
10
10
0.04
100
30
0.04
100
30
0.04
100
30
ppm/°C
ppm/°C
ppm/°C
10
0
±2
20.2
+0.001
31.66
+1.0
1
10
1
10
1
10
Bits
mA
V
V
MΩ
Bits
1.2
5
1.2
5
1.2
5
V
kΩ
–1.998
0
0.8
REFERENCE
Internal Reference Voltage
Output Resistance
+0.001
% FSR
% FSR
mA
V
MΩ
Bits
10
0
±2
20.2
+1.998
1.6
1.6
–1.998
0
0.8
10
+1.998
1.6
1.6
–1.998
0
0.8
+1.998
1.6
1.6
ANALOG SUPPLY VOLTAGES
AVDD33
CVDD18
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
V
V
DIGITAL SUPPLY VOLTAGES
DVDD33
DVDD18
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
3.13
1.70
3.3
1.8
3.47
1.90
V
V
375
450
375
450
375
450
mW
POWER CONSUMPTION
1× Mode, fDATA = 100 MSPS,
PLL Off, IF = 2 MHz
2× Mode, fDATA = 100 MSPS,
Inverse Sinc Off, PLL Off
4× Mode, fDATA = 100 MSPS,
Inverse Sinc Off, PLL Off
8× Mode, fDATA = 100 MSPS,
Inverse Sinc Off, PLL Off
Power-Down Mode
OPERATING RANGE
1
–40
533
533
533
mW
754
754
754
mW
1054
1054
1054
mW
2.5
9.0
+25
+85
–40
10 Ωの外付け抵抗を使用。
Rev. 0
－ 3/62 －
2.5
9.0
+25
+85
–40
2.5
9.0
mW
+25
+85
°C
AD9785/AD9787/AD9788
デジタル仕様
特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプ
ル・レート。
表 2.
Parameter
Test Conditions/Comments
CMOS INPUT LOGIC LEVEL
Input VIN Logic High
Input VIN Logic Low
SYNC_I+ = V1A, SYNC_I− = V1B
LVDS DRIVER OUTPUTS (SYNC_O+, SYNC_O−)
Output Voltage High, VOA or VOB
Output Voltage Low, VOA or VOB
Output Differential Voltage, |VOD|
Output Offset Voltage, VOS
Output Impedance, Single-Ended, RO
SYNC_O+ = VOA, SYNC_O− = VOB, 100 Ω termination
825
–100
Unit
0.8
V
V
1575
+100
80
30
0.45
0.25
120
825
1025
150
1150
80
1575
200
400
300
100
250
1250
120
800
400
1600
500
mV
mV
MHz
MHz
250
250
SERIAL PERIPHERAL INTERFACE
Maximum Clock Rate (SCLK)
Minimum Pulse Width High
Minimum Pulse Width Low
Setup Time, SPI_SDIO to SCLK
Hold Time, SPI_SDIO to SCLK
Setup Time, SPI_CSB to SCLK
Data Valid, SPI_SDO to SCLK
mV
mV
mV
Ω
MHz
ns
ns
mV
mV
mV
mV
Ω
800
900
MAXIMUM INPUT DATA RATE
1× Interpolation
2× Interpolation
4× Interpolation
DVDD18 = 1.8 V ± 5%
DVDD18 = 1.9 V ± 5%
8× Interpolation
DVDD18 = 1.8 V ±5%
DVDD18 = 1.9 V ± 5%
MSPS
MSPS
200
225
MSPS
MSPS
100
112.5
MSPS
MSPS
40
12.5
12.5
2.8
0.0
3.0
10.0
MHz
ns
ns
ns
ns
ns
ns
460
−1.5
−0.25
2.4
ns
ns
ns
ns
All modes, −40°C to +85°C1
With or without modulation
With or without modulation
With or without modulation
With or without modulation
POWER-UP TIME2
Rev. 0
Max
20
DAC CLOCK INPUT (REFCLK+, REFCLK–)
Differential Peak-to-Peak Voltage
Common-Mode Voltage
Maximum Clock Rate
DVDD18 = 1.8 V ± 5%
DVDD18 = 1.9 V ± 5%
LATENCY (DACCLK CYCLES)
1× Interpolation
2× Interpolation
4× Interpolation
8× Interpolation
Inverse Sinc
Typ
2.0
LVDS INPUT (SYNC_I+, SYNC_I−)
Input Voltage Range, VIA or VIB
Input Differential Threshold, VIDTH
Input Differential Hysteresis, VIDTHH − VIDTHL
Receiver Differential Input Impedance, RIN
LVDS Input Rate (fSYNC_I = fDATA)
Setup Time, SYNC_I to DAC Clock
Hold Time, SYNC _I to DAC Clock
INPUT DATA
Setup Time, Input Data to DATACLK
Hold Time, Input Data to DATACLK
Setup Time, Input Data to REFCLK
Hold Time, Input Data to REFCLK
Min
－ 4/62 －
40
83
155
294
18
Cycles
Cycles
Cycles
Cycles
Cycles
260
ms
AD9785/AD9787/AD9788
Parameter
Test Conditions/Comments
DAC Wake-Up Time3
DAC Sleep Time4
IOUT current settling to 1%
IOUT current to less than 1% of full scale
Min
Typ
Max
22
22
Unit
ms
ms
1
タイミングの温度特性とデータ有効ウインドウは、表 25 に示します。
2
レジスタ 0x00 の SPI_CSB の立ち上がりエッジから測定。ビット 4 を 0 から 1 へトグル。 VREF デカップリング・コンデンサ = 0.1 µF。
3
レジスタ 0x05 またはレジスタ 0x07 の SPI_CSB の立ち上がりエッジから測定。ビット 15 またはビット 14 を 0 から 1 へトグル。
4
レジスタ 1x05 またはレジスタ 0x07 の SPI_CSB の立ち上がりエッジから測定。ビット 15 またはビット 14 を 0 から 0 へトグル。
AC 仕様
特に指定がない限り、TMIN～TMAX、AVDD33 = 3.3 V、DVDD33 = 3.3 V、DVDD18 = 1.8 V、CVDD18 = 1.8 V、IOUTFS = 20 mA、最大サンプ
ル・レート。
表 3.
Parameter
AD9785
Min
Typ
Max
AD9787
Min
Typ
Max
AD9788
Min
Typ
Max
Unit
SPURIOUS-FREE DYNAMIC RANGE (IN-BAND SFDR)
fDACCLK = 200 MSPS, fOUT = 70 MHz 1× Interpolation
fDACCLK = 200 MSPS, fOUT = 70 MHz 2× Interpolation
fDACCLK = 200 MSPS, fOUT = 70 MHz 4× Interpolation
fDACCLK = 800 MSPS, fOUT = 40 MHz 8× Interpolation
80
80
78
85
82
82
80
87
83
83
81
90
dBc
dBc
dBc
dBc
TWO-TONE INTERMODULATION DISTORTION (IMD)
fDATA = 200 MSPS, fOUT = 50 MHz 1× Interpolation
fDATA = 200 MSPS, fOUT = 50 MHz 2× Interpolation
fDATA = 200 MSPS, fOUT = 100 MHz 4× Interpolation
fDATA = 100 MSPS, fOUT = 100 MHz 8× Interpolation
80
78
78
70
82
79
79
70
83
80
80
70
dBc
dBc
dBc
dBc
NOISE SPECTRAL DENSITY (NSD), EIGHT TONE, 500 kHz TONE
SPACING
fDACCLK = 200 MSPS, fOUT = 80 MHz
fDACCLK = 400 MSPS, fOUT = 80 MHz
fDACCLK = 800 MSPS, fOUT = 80 MHz
−154
−154
−154
−157
−158
−159
−158
−161
−162
dBm/Hz
dBm/Hz
dBm/Hz
WCDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR),
SINGLE CARRIER
fDACCLK = 491.52 MSPS, fOUT = 100 MHz 4× Interpolation
fDACCLK = 491.52 MSPS, fOUT = 200 MHz 4× Interpolation
78
72
80
74
82
76
dBc
dBc
WCDMA SECOND ADJACENT CHANNEL LEAKAGE RATIO
(ACLR), SINGLE CARRIER
fDACCLK = 491.52 MSPS, fOUT = 100 MHz 4× Interpolation
fDACCLK = 491.52 MSPS, fOUT = 200 MHz 4× Interpolation
80
78
82
80
88
82
dBc
dBc
Rev. 0
－ 5/62 －
AD9785/AD9787/AD9788
絶対最大定格
表 4.
Parameter
Rating
AVDD33 to AGND, DGND, CGND
DVDD33, DVDD18, CVDD18
to AGND, DGND, CGND
AGND to DGND, CGND
DGND to AGND, CGND
CGND to AGND, DGND
I120, VREF, IPTAT to AGND
OUT1_P, OUT1_N, OUT2_P, OUT2_N,
AUX1_P, AUX1_N, AUX2_P, AUX2_N
to AGND
P1D[15] to P1D[0], P2D[15] to P2D[0] to
DGND
DATACLK, TXENABLE to DGND
REFCLK+, REFCLK−, RESET, IRQ,
PLL_LOCK, SYNC_O+, SYNC_O−,
SYNC_I+, SYNC_I− to CGND
RESET, IRQ, PLL_LOCK, SYNC_O+,
SYNC_O−, SYNC_I+, SYNC_I−,
SPI_CSB, SCLK, SPI_SDIO, SPI_SDO
to DGND
Junction Temperature
Storage Temperature Range
−0.3 V to +3.6 V
−0.3 V to +2.1 V
熱抵抗
この 100 ピンの熱強化型 TQFP では、露出パドル(EPAD)をグラ
ウンド・プレーンへハンダ付けする必要があります。これらの
仕様は自然空冷を対象としていることに注意してください。
−0.3 V to +0.3 V
−0.3 V to +0.3 V
−0.3 V to +0.3 V
−0.3 V to AVDD33 + 0.3 V
−1.0 V to AVDD33 + 0.3 V
表 5.熱抵抗
Resistance
Unit
Conditions
θJA
θJB
θJC
19.1°C/W
12.4°C/W
7.1°C/W
EPAD soldered. No airflow.
EPAD soldered. No airflow.
EPAD soldered. No airflow.
−0.3 V to DVDD33 + 0.3 V
−0.3 V to DVDD33 + 0.3 V
−0.3 V to CVDD18 + 0.3 V
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
−0.3 V to DVDD33 + 0.3 V
125°C
−65°C to +150°C
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作の節に記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信
頼性に影響を与えます。
Rev. 0
－ 6/62 －
AD9785/AD9787/AD9788
ピン配置およびピン機能説明
図 2.AD9785 のピン配置
表 6.AD9785 のピン機能説明
ピン番号
記号
説明
1、2、9、10
CVDD18
1.8 V クロック電源。
3、4、7、8、11
CGND
クロック・コモン。
5
REFCLK+
差動クロック入力―正。
6
REFCLK−
差動クロック入力―負。
12、72、77、79、81、
82、85、88、91、94、
95、97、99
AGND
アナログ・コモン。
13
SYNC_I+
差動同期入力―正。
14
SYNC_I−
差動同期入力―負。
15、22、32、44、54、64
DGND
デジタル・コモン。
16、23、33、43、53、60
DVDD18
1.8 V デジタル電源。
17
P1D[11]
ポート 1 のデータ入力 D11 (MSB)。
18
P1D[10]
ポート 1 のデータ入力 D10。
19
P1D[9]
ポート 1 のデータ入力 D9。
20
P1D[8]
ポート 1 のデータ入力 D8。
21
P1D[7]
ポート 1 のデータ入力 D7。
24
P1D[6]
ポート 1 のデータ入力 D6。
25
P1D[5]
ポート 1 のデータ入力 D5。
26
P1D[4]
ポート 1 のデータ入力 D4。
27
P1D[3]
ポート 1 のデータ入力 D3。
Rev. 0
－ 7/62 －
AD9785/AD9787/AD9788
ピン番号
記号
説明
28
P1D[2]
ポート 1 のデータ入力 D2。
29
P1D[1]
ポート 1 のデータ入力 D1。
30
P1D[0]
ポート 1 のデータ入力 D0 (LSB)。
31、34 to 36、56 to 59
NC
接続不要。
37
DATACLK
データ・クロック出力。
38、61
DVDD33
3.3 V のデジタル電源。
39
TXENABLE
送信イネーブル。
40
P2D[11]
ポート 2 のデータ入力 D11 (MSB)。
41
P2D[10]
ポート 2 のデータ入力 D10。
42
P2D[9]
ポート 2 のデータ入力 D9。
45
P2D[8]
ポート 2 のデータ入力 D8。
46
P2D[7]
ポート 2 のデータ入力 D7。
47
P2D[6]
ポート 2 のデータ入力 D6。
48
P2D[5]
ポート 2 のデータ入力 D5。
49
P2D[4]
ポート 2 のデータ入力 D4。
50
P2D[3]
ポート 2 のデータ入力 D3。
51
P2D[2]
ポート 2 のデータ入力 D2。
52
P2D[1]
ポート 2 のデータ入力 D1。
55
P2D[0]
ポート 2 のデータ入力 D0 (LSB)。
62
SYNC_O−
差動同期出力―負。
63
SYNC_O+
差動同期出力―正。
65
PLL_LOCK
PLL のロック表示。
66
SPI_SDO
SPI ポート・データ出力。
67
SPI_SDIO
SPI ポート・データ入力/出力。
68
SCLK
SPI ポート・クロック。
69
SPI_CSB
SPI ポート・チップ・セレクト・バー。
70
RESET
リセット、アクティブ・ハイ。
71
IRQ
割り込み要求。
73
IPTAT
出荷テスト・ピン。出力電流は絶対温度に比例し、25°C で約 10 μA、傾き約 20 nA/°C。このピンはフ
ローティング状態のままにしておく必要があります。
74
VREF
リファレンス電圧出力。
75
I120
120 μA のリファレンス電流。
76、78、80、96、98、
100
83
AVDD33
3.3 V のアナログ電源。
OUT2_P
差動 DAC 電流出力―正、チャンネル 2。
84
OUT2_N
差動 DAC 電流出力―負、チャンネル 2。
86
AUX2_P
補助 DAC 電流出力―正、チャンネル 2。
87
AUX2_N
補助 DAC 電流出力―負、チャンネル 2。
89
AUX1_N
補助 DAC 電流出力―負、チャンネル 1。
90
AUX1_P
補助 DAC 電流出力―正、チャンネル 1。
92
OUT1_N
差動 DAC 電流出力―負、チャンネル 1。
93
OUT1_P
差動 DAC 電流出力―正、チャンネル 1。
露出パドル
EPAD
ヒート・シンク。アナログ・コモン(AGND)に接続。
Rev. 0
－ 8/62 －
AD9785/AD9787/AD9788
図 3.AD9787 のピン配置
表 7.AD9787 のピン機能説明
ピン番号
記号
説明
1、2、9、10
CVDD18
1.8 V のクロック電源。
3、4、7、8、11
CGND
クロック・コモン。
5
REFCLK+
差動クロック入力―正。
6
REFCLK−
差動クロック入力―負。
12、72、77、79、81、
82、85、88、91、94、
95、97、99
AGND
アナログ・コモン。
13
SYNC_I+
差動同期入力―正。
14
SYNC_I−
差動同期入力―負。
15、22、32、44、54、64
DGND
デジタル・コモン。
16、23、33、43、53、60
DVDD18
1.8 V デジタル電源。
17
P1D[13]
ポート 1 のデータ入力 D13 (MSB)。
18
P1D[12]
ポート 1 のデータ入力 D12。
19
P1D[11]
ポート 1 のデータ入力 D11。
20
P1D[10]
ポート 1 のデータ入力 D10。
21
P1D[9]
ポート 1 のデータ入力 D9。
24
P1D[8]
ポート 1 のデータ入力 D8。
25
P1D[7]
ポート 1 のデータ入力 D7。
26
P1D[6]
ポート 1 のデータ入力 D6。
27
P1D[5]
ポート 1 のデータ入力 D5。
28
P1D[4]
ポート 1 のデータ入力 D4。
29
P1D[3]
ポート 1 のデータ入力 D3。
Rev. 0
－ 9/62 －
AD9785/AD9787/AD9788
ピン番号
記号
説明
30
P1D[2]
ポート 1 のデータ入力 D2。
31
P1D[1]
ポート 1 のデータ入力 D1。
34
P1D[0]
ポート 1 のデータ入力 D0 (LSB)。
35、36、58、59
NC
接続不要。
37
DATACLK
データ・クロック出力。
38、61
DVDD33
3.3 V のデジタル電源。
39
TXENABLE
送信イネーブル。
40
P2D[13]
ポート 2 のデータ入力 D13 (MSB)。
41
P2D[12]
ポート 2 のデータ入力 D12。
42
P2D[11]
ポート 2 のデータ入力 D11。
45
P2D[10]
ポート 2 のデータ入力 D10。
46
P2D[9]
ポート 2 のデータ入力 D9。
47
P2D[8]
ポート 2 のデータ入力 D8。
48
P2D[7]
ポート 2 のデータ入力 D7。
49
P2D[6]
ポート 2 のデータ入力 D6。
50
P2D[5]
ポート 2 のデータ入力 D5。
51
P2D[4]
ポート 2 のデータ入力 D4。
52
P2D[3]
ポート 2 のデータ入力 D3。
55
P2D[2]
ポート 2 のデータ入力 D2。
56
P2D[1]
ポート 2 のデータ入力 D1。
57
P2D[0]
ポート 2 のデータ入力 D0 (LSB)。
62
SYNC_O−
差動同期出力―負。
63
SYNC_O+
差動同期出力―正。
65
PLL_LOCK
PLL のロック表示。
66
SPI_SDO
SPI ポート・データ出力。
67
SPI_SDIO
SPI ポート・データ入力/出力。
68
SCLK
SPI ポート・クロック。
69
SPI_CSB
SPI ポート・チップ・セレクト・バー。
70
RESET
リセット、アクティブ・ハイ。
71
IRQ
割り込み要求。
73
IPTAT
出荷テスト・ピン。出力電流は絶対温度に比例し、25°C で約 10 μA、傾き約 20 nA/°C。このピンは
フローティング状態のままにしておく必要があります。
74
VREF
リファレンス電圧出力。
75
I120
120 μA のリファレンス電流。
76、78、80、96、98、100
AVDD33
3.3 V のアナログ電源。
83
OUT2_P
差動 DAC 電流出力―正、チャンネル 2。
84
OUT2_N
差動 DAC 電流出力―負、チャンネル 2。
86
AUX2_P
補助 DAC 電流出力―正、チャンネル 2。
87
AUX2_N
補助 DAC 電流出力―負、チャンネル 2。
89
AUX1_N
補助 DAC 電流出力―負、チャンネル 1。
90
AUX1_P
補助 DAC 電流出力―正、チャンネル 1。
92
OUT1_N
差動 DAC 電流出力―負、チャンネル 1。
93
OUT1_P
差動 DAC 電流出力―正、チャンネル 1。
露出パドル
EPAD
ヒート・シンク。アナログ・コモン(AGND)に接続。
Rev. 0
－ 10/62 －
AD9785/AD9787/AD9788
図 4.AD9788 のピン配置
表 8.AD9788 ピン機能説明 s
ピン番号
記号
説明
1、2、9、10
CVDD18
1.8 V のクロック電源。
3、4、7、8、11
CGND
クロック・コモン。
5
REFCLK+
差動クロック入力―正。
6
REFCLK−
差動クロック入力―負。
12、72、77、79、81、
82、85、88、91、94、
95、97、99
AGND
アナログ・コモン。
13
SYNC_I+
差動同期入力―正。
14
SYNC_I−
差動同期入力―負。
15、22、32、44、54、64
DGND
デジタル・コモン。
16、23、33、43、53、60
DVDD18
1.8 V デジタル電源。
17
P1D[15]
ポート 1 のデータ入力 D15 (MSB)。
18
P1D[14]
ポート 1 のデータ入力 D14。
19
P1D[13]
ポート 1 のデータ入力 D13。
20
P1D[12]
ポート 1 のデータ入力 D12。
21
P1D[11]
ポート 1 のデータ入力 D11。
24
P1D[10]
ポート 1 のデータ入力 D10。
25
P1D[9]
ポート 1 のデータ入力 D9。
26
P1D[8]
ポート 1 のデータ入力 D8。
27
P1D[7]
ポート 1 のデータ入力 D7。
28
P1D[6]
ポート 1 のデータ入力 D6。
29
P1D[5]
ポート 1 のデータ入力 D5。
Rev. 0
－ 11/62 －
AD9785/AD9787/AD9788
ピン番号
記号
説明
30
P1D[4]
ポート 1 のデータ入力 D4。
31
P1D[3]
ポート 1 のデータ入力 D3。
34
P1D[2]
ポート 1 のデータ入力 D2。
35
P1D[1]
ポート 1 のデータ入力 D1。
36
P1D[0]
ポート 1 のデータ入力 D0 (LSB)。
37
DATACLK
データ・クロック出力。
38、61
DVDD33
3.3 V のデジタル電源。
39
TXENABLE
送信イネーブル。
40
P2D[15]
ポート 2 のデータ入力 D15 (MSB)。
41
P2D[14]
ポート 2 のデータ入力 D14。
42
P2D[13]
ポート 2 のデータ入力 D13。
45
P2D[12]
ポート 2 のデータ入力 D12。
46
P2D[11]
ポート 2 のデータ入力 D11。
47
P2D[10]
ポート 2 のデータ入力 D10。
48
P2D[9]
ポート 2 のデータ入力 D9。
49
P2D[8]
ポート 2 のデータ入力 D8。
50
P2D[7]
ポート 2 のデータ入力 D7。
51
P2D[6]
ポート 2 のデータ入力 D6。
52
P2D[5]
ポート 2 のデータ入力 D5。
55
P2D[4]
ポート 2 のデータ入力 D4。
56
P2D[3]
ポート 2 のデータ入力 D3。
57
P2D[2]
ポート 2 のデータ入力 D2。
58
P2D[1]
ポート 2 のデータ入力 D1。
59
P2D[0]
ポート 2 のデータ入力 D0 (LSB)。
62
SYNC_O−
差動同期出力―負。
63
SYNC_O+
差動同期出力―正。
65
PLL_LOCK
PLL のロック表示。
66
SPI_SDO
SPI ポート・データ出力。
67
SPI_SDIO
SPI ポート・データ入力/出力。
68
SCLK
SPI ポート・クロック。
69
SPI_CSB
SPI ポート・チップ・セレクト・バー。
70
RESET
リセット、アクティブ・ハイ。
71
IRQ
割り込み要求。
73
IPTAT
出荷テスト・ピン。出力電流は絶対温度に比例し、25°C で約 10 μA、傾き約 20 nA/°C。このピンは
フローティング状態のままにしておく必要があります。
74
VREF
リファレンス電圧出力。
75
I120
120 μA のリファレンス電流。
76、78、80、96、98、100
AVDD33
3.3 V のアナログ電源。
83
OUT2_P
差動 DAC 電流出力―正、チャンネル 2。
84
OUT2_N
差動 DAC 電流出力―負、チャンネル 2。
86
AUX2_P
補助 DAC 電流出力―正、チャンネル 2。
87
AUX2_N
補助 DAC 電流出力―負、チャンネル 2。
89
AUX1_N
補助 DAC 電流出力―負、チャンネル 1。
90
AUX1_P
補助 DAC 電流出力―正、チャンネル 1。
92
OUT1_N
差動 DAC 電流出力―負、チャンネル 1。
93
OUT1_P
差動 DAC 電流出力―正、チャンネル 1。
露出パドル
EPAD
ヒート・シンク。アナログ・コモン(AGND)に接続。
Rev. 0
－ 12/62 －
AD9785/AD9787/AD9788
代表的な性能特性
–142
100
95
–146
4×
250 MSPS
85
2×
–154
1×
160 MSPS
80
SFDR (dB)
NSD (dBm/Hz)
–150
–158
200 MSPS
90
75
70
–162
65
60
–166
55
–170
80
100
50
20
0
40
60
80
100
07098-067
60
fOUT (MHz)
400
07098-068
40
07098-064
20
0
fOUT (MHz)
図 5.AD9785 ノイズ・スペクトル密度対 fOUT
マルチトーン入力
fDATA = 200 MSPS
図 8.AD9785 帯域内 SFDR 対 fOUT
2×インターポレーション
100
–142
–146
90
2×
150 MSPS
4×
–154
–158
80
IMD (dBc)
NSD (dBm/Hz)
–150
1×
70
–162
100 MSPS
60
–166
200 MSPS
–170
40
60
80
100
fOUT (MHz)
50
07098-065
20
0
40
0
80
120
160
200
240
280
320
360
fOUT (MHz)
図 6.AD9785 ノイズ・スペクトル密度対 fOUT
シングル・トーン入力
fDATA = 200 MSPS
図 9.AD9785 IMD 対 fOUT
4×インターポレーション
–55
–55
–60
–60
–65
ACLR (dBc)
ACLR (dBc)
–65
FIRST ADJ CHAN
–70
–75
SECOND ADJ CHAN
–70
FIRST ADJ CHAN
–75
SECOND ADJ CHAN
–80
–80
–85
THIRD ADJ CHAN
–90
–90
20
40
60
80 100 120 140 160 180 200 220 240 260
fOUT (MHz)
20
40
60
80 100 120 140 160 180 200 220 240 260
図 10.AD9787 ACLR、4×インターポレーション
fDATA = 122.88 MSPS
図 7.AD9785 ACLR、4×インターポレーション
fDATA = 122.88 MSPS
Rev. 0
0
fOUT (MHz)
07098-066
0
THIRD ADJ CHAN
－ 13/62 －
07098-069
–85
–142
–60
–146
–65
–150
NSD (dBm/Hz)
–55
–70
FIRST ADJ CHAN
–75
SECOND ADJ CHAN
–85
–90
20
40
60
–158
1×
2×
4×
–162
–166
THIRD ADJ CHAN
0
–154
80 100 120 140 160 180 200 220 240 260
fOUT (MHz)
–170
0
20
40
60
80
100
fOUT (MHz)
07098-073
–80
07098-070
ACLR (dBc)
AD9785/AD9787/AD9788
図 14.AD9787 ノイズ・スペクトル密度対 fOUT
マルチトーン入力での出力周波数
fDATA = 200 MSPS
図 11.AD9787 ACLR、4×インターポレーション
fDATA = 122.88 MSPS
振幅= −3 dB
–142
100
–146
90
NSD (dBm/Hz)
–150
IMD (dBc)
80
200MSPS
100MSPS
70
–154
1×
–158
2×
4×
–162
150MSPS
60
40
80
120
160
200
240
280
320
360
400
fOUT (MHz)
0
20
100
07098-074
–170
0
07098-071
50
80 100 120 140 160 180 200 220 240 260
07098-076
–166
40
60
80
fOUT (MHz)
図 15.AD9787 ノイズ・スペクトル密度対 fOUT
シングル・トーン入力
fDATA = 200 MSPS
図 12.AD9787 IMD 対 fOUT
4×インターポレーション
100
–55
95
–60
90
160MSPS
0 dBFS PLL ON
85
200MSPS
ACLR (dBc)
SFDR (dB)
–65
250MSPS
80
75
70
–70
0 dBFS PLL OFF
–3 dBFS PLL OFF
–75
65
–80
60
55
–85
0
20
40
60
80
fOUT (MHz)
100
07098-072
50
–6 dBFS PLL OFF
–90
0
20
40
60
fOUT (MHz)
図 13.AD9787 帯域内 SFDR 対 fOUT
2×インターポレーション
Rev. 0
図 16.最初の隣接帯域 WCDMA に対する AD9788 の ACLR
4×インターポレーション、fDATA = 122.88 MSPS
NCO はベースバンド信号から IF へ変換
－ 14/62 －
AD9785/AD9787/AD9788
–55
100
–60
200MSPS
90
0 dBFS PLL ON
–70
IMD (dBc)
ACLR (dBc)
–65
–6 dBFS PLL OFF
–75
80
160MSPS
250MSPS
70
–80
60
–85
–3 dBFS PLL OFF
20
40
60
80 100 120 140 160 180 200 220 240 260
fOUT (MHz)
07098-077
50
0
0
50
100
150
07098-080
0 dBFS PLL OFF
–90
200
fOUT (MHz)
図 20.AD9788 IMD 対 fOUT
2×インターポレーション
図 17.2 番目の隣接帯域 WCDMA に対する AD9788 の ACLR
4×インターポレーション、fDATA = 122.88 MSPS
NCO はベースバンド信号から IF へ変換
100
–70
90
–75
IMD (dBc)
ACLR (dBc)
0 dBFS PLL ON
–6 dBFS PLL OFF
–80
80
150MSPS
70
200MSPS
100MSPS
60
–3 dBFS PLL OFF
50
0
40
80
120
–90
20
40
60
80 100 120 140 160 180 200 220 240 260
fOUT (MHz)
160
200
240
280
320
360
400
160
180
200
fOUT (MHz)
07098-078
0
07098-081
0 dBFS PLL OFF
07098-082
–85
図 21.AD9788 IMD 対 fOUT
4×インターポレーション
図 18.3 番目の隣接帯域 WCDMA に対する AD9788 の ACLR
4×インターポレーション、fDATA = 122.88 MSPS
NCO はベースバンド信号から IF へ変換
100
100
90
160MSPS
250MSPS
IMD (dBc)
IMD (dBc)
90
80
80
PLL ON
70
PLL OFF
200MSPS
70
60
60
50
0
20
40
60
80
100
120
140
50
0
20
40
60
80
fOUT (MHz)
100
120
07098-079
fOUT (MHz)
図 22.AD9788 IMD 対 fOUT
8×インターポレーション、fDATA = 100 MSPS、
PLL On/PLL Off
図 19.AD9788 IMD 対 fOUT
1×インターポレーション
Rev. 0
－ 15/62 －
AD9785/AD9787/AD9788
100
100
95
90
90
85
IMD (dBc)
IMD (dBc)
80
75MSPS
70
50MSPS
100MSPS
80
75
70
65
60
60
50
100
150
200
250
300
350
400
450
fOUT (MHz)
50
07098-083
0
0
40
80
120
160
200
240
280
320
360
400
fOUT (MHz)
図 23.AD9788 IMD 対 fOUT
8×インターポレーション
07098-086
55
50
図 26.デバイス 50 個についての AD9788 IMD 対 fOUT
4×インターポレーション
fDATA = 200 MSPS
100
–142
–146
90
–150
IMD (dBc)
NSD (dBm/Hz)
–6dBFS
80
0dBFS
–3dBFS
70
–154
–3dBFS
–158
0dBFS
–162
60
–6dBFS
40
80
120
160
200
240
280
320
360
400
fOUT (MHz)
–170
0
20
40
60
80
100
07098-087
0
50
07098-088
50
07098-084
–166
fOUT (MHz)
図 24.AD9788 IMD 性能対デジタル・フル・スケール入力
4×インターポレーション、fDATA = 200 MSPS
図 27.AD9788 ノイズ・スペクトル密度対
デジタル・フル・スケール・シングル・トーン入力
fDATA = 200 MSPS、2×インターポレーション
100
–142
90
–146
80
–150
30mA
NSD (dBm/Hz)
IMD (dBc)
20mA
70
10mA
–154
–158
2×
60
–162
4×
8×
0
40
80
120
160
200
240
280
320
360
400
fOUT (MHz)
–166
07098-085
50
–170
0
10
20
30
40
fOUT (MHz)
図 25.AD9788 IMD 性能対フル・スケール出力電流
4×インターポレーション、fDATA = 200 MSPS
図 28.AD9788 ノイズ・スペクトル密度対 fOUT
マルチトーン入力、fDATA = 100 MSPS
Rev. 0
－ 16/62 －
AD9785/AD9787/AD9788
–142
90
–146
85
200MSPS
80
160MSPS
75
SFDR (dB)
–154
–158
2×
70
250MSPS
65
4×
–162
60
8×
–166
55
0
10
20
30
40
50
fOUT (MHz)
50
07098-089
–170
0
20
40
60
図 29.AD9788 ノイズ・スペクトル密度対 fOUT
シングル・トーン入力、fDATA = 100 MSPS
100
図 32.AD9788 帯域内 SFDR 対 fOUT
1×インターポレーション
–142
80
–146
75
250MSPS
–150
200MSPS
SFDR (dB)
70
NSD (dBm/Hz)
80
fOUT (MHz)
07098-092
NSD (dBm/Hz)
–150
–154
–158
1×
2×
160MSPS
65
60
–162
4×
55
–166
40
60
80
100
fOUT (MHz)
50
0
10
20
30
40
50
60
70
80
90
100
07098-093
20
80
07098-094
0
07098-090
–170
fOUT (MHz)
図 30.AD9788 ノイズ・スペクトル密度対 fDAC
8 トーン入力、500 kHz 間隔、fDATA = 200 MSPS
図 33.AD9788 帯域外 SFDR 対 fOUT
2×インターポレーション
–142
95
90
–146
10mA
85
20mA
–150
SFDR (dB)
NSD (dBm/Hz)
80
–154
1×
–158
2×
75
30mA
70
65
–162
4×
60
–166
55
0
20
40
60
80
fOUT (MHz)
100
50
07098-091
–170
0
20
30
40
50
60
70
fOUT (MHz)
図 31.AD9788 ノイズ・スペクトル密度対 fDAC
−6 dB のフル・スケール・シングル・トーン入力
fDATA = 200 MSPS
Rev. 0
10
図 34.AD9788 帯域内 SFDR 対フル・スケール出力電流
2×インターポレーション
fDATA = 200 MSPS
－ 17/62 －
AD9785/AD9787/AD9788
110
100
100MSPS
95
160MSPS
100
90
250MSPS
150MSPS
85
SFDR (dB)
SFDR (dB)
90
200MSPS
80
70
200MSPS
80
75
70
65
60
60
10
20
30
40
50
60
70
80
90
fOUT (MHz)
50
07098-095
0
0
20
40
60
80
100
fOUT (MHz)
図 35.AD9788 帯域内 SFDR 対 fOUT
4×インターポレーション
07098-098
55
50
図 38.AD9788 帯域内 SFDR 対 fOUT
2×インターポレーション
80
110
100MSPS
75
100MSPS
100
50MSPS
150MSPS
90
SFDR (dB)
200MSPS
65
80
60
70
55
60
10
20
30
40
50
60
70
80
90
fOUT (MHz)
50
0
50
45
50MSPS
85
85
80
80
–6dBFS
100MSPS
75
SFDR (dB)
SFDR (dB)
40
90
75
70
65
70
65
60
60
55
55
0
10
20
30
40
fOUT (MHz)
50
60
70
80
50
07098-097
50
0
5
10
15
20
25
30
35
fOUT (MHz)
図 37.AD9788 帯域内 SFDR 対デジタル・フル・スケール入力
2×インターポレーション、fDATA = 200 MSPS
Rev. 0
30
図 39.AD9788 帯域内 SFDR 対 fOUT
8×インターポレーション
–3dBFS
0dBFS
20
fOUT (MHz)
図 36.AD9788 帯域外 SFDR 対 fOUT
4×インターポレーション
90
10
07098-099
0
07098-100
50
07098-096
SFDR (dB)
70
図 40.AD9788 帯域外 SFDR 対 fOUT
8×インターポレーション
－ 18/62 －
40
AD9785/AD9787/AD9788
110
PLL OFF
100
PLL ON
SFDR (dB)
90
80
70
50
0
10
20
30
40
fOUT (MHz)
50
07098-101
60
図 41.AD9788 帯域内 SFDR 対 fOUT
4×インターポレーション
fDATA = 100 MSPS
PLL On/PLL Off
Rev. 0
－ 19/62 －
AD9785/AD9787/AD9788
用語
積分非直線性(INL)
INL は、ゼロとフル・スケールを結ぶ直線により決定される理
論出力と実際のアナログ出力との最大誤差として定義されます。
微分非直線性(DNL)
DNL は、デジタル入力コードでの 1 LSB の変化に対応するアナ
ログ値の変化の測定値で、フル・スケールで正規化したもので
す。
単調性
入力が増加したとき、出力が増加するか不変である場合に、
DAC は単調であるといいます。
総合高調波歪み(THD)
THD は、基本波測定値(rms 値)と最初の 6 種類の高調波成分の
rms 値の和との比をいい、パーセント値またはデシベル値(dB)で
表されます。
ノイズ・スペクトル密度(NSD)
1 Hz 帯域幅で測定されたアナログ出力のノイズ電力。
オフセット誤差
出力電流と理論ゼロとの差をオフセット誤差と呼びます。IOUTA
に対しては、全入力ビットが 0 の場合に 0 mA 出力が期待され
ます。IOUTB に対しては、全入力ビットが 1 の場合に 0 mA 出力
が期待されます。
インターポレーション・フィルタ
DAC へのデジタル入力を fDATA (インターポレーション・レー
ト)の倍数でサンプルすると、fDATA/2 付近で急峻な変化帯域を持
つデジタル・フィルタが構成されます。fDAC (出力データ・レー
ト)の付近に発生するイメージを大幅に減衰させることができま
す。
ゲイン誤差
理論出力スパンと実際の出力スパンの差をいいます。実際の出
力スパンは、全入力ビットが 1 に設定されたときの出力から全
入力ビットが 0 に設定されたときの出力を減算したときの差と
して定義されます。
出力コンプライアンス・レンジ
出力コンプライアンス・レンジとは、電流出力 DAC の出力での
許容電圧範囲を意味します。最大コンプライアンス値を超えて
動作させると、出力段の飽和またはブレークダウンにより非直
線性性能が発生することがあります。
温度ドリフト
温度ドリフトは、周囲温度(+25℃)での値から TMIN または TMAX
での値までの最大変化として規定されます。オフセットとゲイ
ン・ドリフトの場合、ドリフトは 1℃当たりのフル・スケール
範囲(FSR)に対する ppm 値で表されます。リファレンス電圧ド
リフトの場合は、ドリフトは 1℃当たりの ppm 値で表されます。
電源除去比(PSR)
電源が最小規定電圧値から最大規定電圧値へ変化したときのフ
ル・スケール出力の最大変化をいいます。
SFDR (スプリアス・フリー・ダイナミック・レンジ)
出力信号のピーク振幅値と規定帯域内の最大スプリアス信号の
ピーク振幅値との差をいい、dB 値で表します。帯域外 SFDR の
場合、周波数帯域は 0～DAC サンプル・レート×1/2 です。帯域
内 SFDR の場合、周波数帯域は 0 ～入力データ・レート×1/2 で
す。
隣接チャンネル・リーク比(ACLR)
チャンネル内とその隣接チャンネル内の電力測定値間の比を
dBc で表した値。
複素イメージ除去比
従来型両側波帯アップ・コンバージョンでは、2 次 IF 周波数の
周辺に 2 個のイメージが発生します。これらのイメージは、送
信電力とシステム帯域幅を浪費させる効果を持っています。2
番目の複素変調器の実数部を最初の複素変調器に直列に配置す
ることにより、2 次 IF 周辺の上側または下側の周波数イメージ
を除去することができます。
Sinc
Sinc は数学関数です。
sinc(x) = sin(x)/x
この関数は、デジタル信号処理で便利なツールです。ここでは
正規化した sinc 関数を使い、次のように定義します。
sinc(x) = sin(π × x)/(π × x)
セトリング・タイム
出力が最終値の規定誤差範囲内に入るまでに要する時間で、出
力変化の開始から測定します。
Rev. 0
－ 20/62 －
AD9785/AD9787/AD9788
動作原理
AD9785/AD9787/AD9788 デバイスでは、有線と無線の通信シス
テムで使用する DAC にとって便利な多くの機能を内蔵していま
す。デュアル・デジタル信号パスとデュアル DAC 構造の採用に
より、シングル・サイドバンド・トランスミッタをデザインす
る際に広く採用されている直交変調器に対するインターフェー
スが容易になります。AD9785/AD9787/AD9788 の速度と性能に
より、これまでの DAC に比べて広い帯域幅と多くのキャリア数
を合成することができます。さらに、これらのデバイスには周
波数配置を大幅に簡素化する技術革新的な低消費電力 32 ビット
複素型 NCO が内蔵されています。
クロコントローラやマイクロプロセッサとのインターフェース
を容易に行うことができます。このシリアル I/O は、Motorola®
6905/11 SPI プロトコルや Intel® 8051 SSR プロトコルなどの大部
分の同期転送フォーマットと互換性を持っています。
このインタフェースを使うと、AD9785/AD9787/AD9788 の内部
パラメータを設定するすべてのレジスタに対してリード/ライ
ト・アクセスが可能になります。MSB ファーストと LSB ファー
ストの転送フォーマットをサポートしています。さらに、シリ
アル・インターフェース・ポートは、シングル・ピン I/O
(SDIO)として構成することもできます。この構成を使うと、3
線式インターフェースが可能になります。あるいは入力/出力
(SDIO/SDO)として 2 本の単方向ピンを使うことができます(これ
により 4 線式インターフェースが可能になります)。オプション
の SPI_CSB (チップ・セレクト)ピンを使うと、1 本のバスに複
数のデバイスを接続することができます。
AD9785/AD9787/AD9788 は、着信データとの容易な同期、複数
のデバイス間での容易な同期、さらに複数のデバイス上にある
各 NCO との位相同期を可能にする機能を提供します。また、出
力 DC オフセット補償(SSB トランスミッタでの LO 補償)とゲイ
ン・マッチング(SSB トランスミッタでのイメージ除去の最適
化)に使える補助 DAC も内蔵しています。その他の技術革新的
な内蔵機能としては、デジタル的に設定可能な出力位相補償な
どがあります。この機能は SSB (シングル・サイドバンド)トラ
ンスミッタでのイメージ相殺能力を強化します。
AD9785/AD9787/AD9788 では、命令バイトでリード/ライト動作
とレジスタ・アドレスを指定します。AD9785/AD9787/AD9788
のシリアル動作は、命令バイト内のバイト・アドレス・スペー
スが不足しているため、バイト・レベルではなくレジスタ・レ
ベルでのみ行われます。
シリアル・ポート・インターフェース
AD9785/AD9787/AD9788 のシリアル・コントロール・ポートは
柔軟な同期シリアル通信ポートであり、多くの業界標準のマイ
×
SIN(×)
+
FREQUENCY
16-BIT
DAC2
OUT2_P
16
1
PHASE
CORRECTION
10
AUX1
INTERNAL CLOCK TIMING AND CONTROL LOGIC
LVDS
1
0
DELAY
LINE
MULTICHIP
SYNCHRONIZATION
PROGRAMMING
REGISTERS
SERIAL
I/O
PORT
SPI_SDO
SPI_SDIO
SCLK
SPI_CSB
SYNC_I
LVDS
DELAY
LINE
POWER-ON
RESET
図 42.機能ブロック図
Rev. 0
－ 21/62 －
DAC_CLK
OUT2_N
VREF
RESET
AUX1_P
AUX1_N
AUX2_P
AUX2
AUX2_N
0
1
CLOCK
MULTIPLIER
(2× – 16×)
PLL_LOCK
SYNC_O
10
PLL CONTROL
DELAY
LINE
IRQ
RESET
DATACLK
OUT1_N
CLK
RCVR
REFCLK+
REFCLK–
07098-002
0
+
Q-OFFSET
REFERENCE
AND BIAS
Q-SCALE
GAIN2
2
1
0
OUT1_P
10
32
GAIN1
16 SIN
16
θ
NCO
ω
10
3
16 COS
10
3
16-BIT
DAC1
I-OFFSET
I-SCALE
INV_SINC_EN
QUAD
HB
FILTER
(2×)
16
0
1
PHASE
QUAD
HB
FILTER
(2×)
INTERPOLATION
FACTOR
16
HB1_CLK
P2D[15:0]
QUAD
HB
FILTER
(2×)
HB3_CLK
16
P1D[15:0]
×
SIN(×)
+
0
1
2
HB2_CLK
TXENABLE
DATA ASSEMBLER
+
AD9785/AD9787/AD9788
たとえば、周波数チューニング・ワード(FTW)レジスタ(4 バイ
ト幅)をアクセスするときは、フェーズ 2 では 4 バイトの転送が
必要です。振幅スケール・ファクタ(ASF)レジスタ(3 バイト幅)
をアクセスするときは、フェーズ 2 では 3 バイトの転送が必要
です。命令バイトのすべてのデータ・バイトを転送すると、通
信サイクルが完了します。
通信サイクルが完了すると、AD9785/ AD9787/AD9788 シリア
ル・ポート・コントローラは、次の通信サイクルの命令バイト
となる SCLK の次の 8 個の立ち上がりエッジを待ちます。
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
SPI_CSB
SCLK
R/W N1
SPI_SDIO
N0
A4 A3
A2 A1
A0
SPI_SDO
D7 D6N D5N
D30 D20 D10 D00
D7 D6N D5N
D30 D20 D10 D00
07098-006
各通信サイクルでは、SCLK の最初の 8 個の立ち上がりエッジ
を使って、命令バイトを AD9785/AD9787/ AD9788 に書き込みま
す。残りの SCLK エッジが、通信サイクルのフェーズ 2 に該当
します。フェーズ 2 では、AD9785/AD9787/AD9788 とシステ
ム・コントローラとの間で実際にデータが転送されます。通信
サイクルのフェーズ 2 で転送されるバイト数は、アクセスされ
るレジスタによって決まります。
図 43 ～図 46 に、AD9785/AD9787/AD9788 シリアル・ポートの
全体的な動作を示します。
図 43.シリアル・レジスタ・インターフェース・タイミング、MSB
ファースト
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
SPI_CSB
SCLK
SPI_SDIO
A0
A1
A2
A3 A4
N0 N1 R/W D00 D10 D20
D4N D5N D6N D7N
D00 D10 D20
D4N D5N D6N D7N
SPI_SDO
07098-007
AD9785/AD9787/AD9788 との通信サイクルには 2 つのフェーズ
があります。フェーズ 1 は、AD9785/ AD9787/AD9788 へ命令バ
イトを書き込む命令サイクルであり、SCLK の最初の 8 個の立
ち上がりエッジに該当します。命令バイトは AD9785/AD9787/
AD9788 シリアル・ポート・コントローラにデータ転送サイク
ルに関する情報を提供します。このデータ転送サイクルが通信
サイクルのフェーズ 2 になります。この命令バイトは、次に実
行されるデータ転送の識別(読み出し/書き込み)とアクセス対象
レジスタのシリアル・アドレスを指定します。
図 44.シリアル・レジスタ・インターフェース・タイミング、LSB
ファースト
すべての入力データは、SCLK の立ち上がりエッジでレジスタ
に入力されます。すべてのデータは、SCLK の立ち下がりエッ
ジで AD9785/AD9787/AD9788 から出力されます。
tDS
tSCLK
SPI_CSB
tPWH
tPWL
tDS
SPI_SDIO
tDH
INSTRUCTION BIT 7
INSTRUCTION BIT 6
07098-008
SCLK
図 45.SPI レジスタ書き込みタイミング
SPI_CSB
tDV
SPI_SDIO
SPI_SDO
DATA BIT n
DATA BIT n–1
図 46.SPI レジスタ読み出しタイミング、命令バイト
Rev. 0
－ 22/62 －
07098-009
SCLK
AD9785/AD9787/AD9788
命令バイト
命令バイトは次に示す情報から構成されています。
SPI_SDO—シリアル・データ出力
命令バイト情報ビット・マップ
データの送信と受信に別々のラインを使用するプロトコルでは、
このピンからデータが読み出されます。
AD9785/AD9787/AD9788 がシングル双方向 I/O モードで動作す
る場合、このピンはデータを出力せず、高インピーダンス状態
に設定されます。
MSB
LSB
D7
D6
D5
D4
D3
D2
D1
D0
R/W
X
X
A4
A3
A2
A1
A0
MSB/LSB の転送
R/W—命令バイトのビット 7 は、命令バイト書き込みの後に、
読み出しまたは書き込みのいずれのデータ転送が行われるかを
指定します。ロジック 1 は読み出し動作を指定します。ロジッ
ク 0 は書き込み動作を指定します。
X、X —命令バイトのビット 6 とビット 5 は don’t care です。
AD9779 などのこれまでの TxDAC では、これらのビットが SPI
リード/ライト動作で書き込み/読み出し対象となるレジスタ数を
指定していました。AD9785/AD9787/AD9788 では、レジスタ自
体が読み書きするバイト数を決めるようになりました。
A4、A3、A2、A1、A0—命令バイトのビット 4、ビット 3、ビ
ット 2、ビット 1、ビット 0 は、通信サイクルのデータ転送部分
でアクセスされるレジスタを指定します。
シリアル・インタフェース・ポート・ピンの説明
SCLK—シリアル・クロック
シリアル・クロック・ピンは、AD9785/AD9787/AD9788 との間
のデータ転送の同期と内部ステート・マシンの動作に使われま
す。SCLK の最大周波数は 40 MHz です。
SPI_CSB—チップ・セレクト
同じシリアル通信ラインに複数のデバイスを接続できるように
するアクティブ・ローの入力。SPI_SDO ピンと SPI_SDIO ピン
は、この入力がハイ・レベルのとき高インピーダンス状態にな
ります。通信サイクル中にこの信号をハイ・レベルにすると、
SPI_CSB が再度ロー・レベルになるまでそのサイクルが停止さ
れます。SCLK の制御権を常に持つシステムでは、チップ・セ
レクトをロー・レベルに固定しておくことができます。
AD9785/AD9787/AD978 シリアル・ポートでは、MSB ファース
トまたは LSB ファーストのデータ・フォーマットをサポートす
ることができます。この機能は、通信(COMM)レジスタのビッ
ト 6 により制御されます。COMM レジスタのビット 6 のデフォ
ルト値はロー・レベルです(MSB ファースト)。COMM レジスタ
のビット 6 がハイ・レベルに設定されると、シリアル・ポート
は LSB ファーストのフォーマットになります。命令バイトは、
COMM レジスタのビット 6 で指定されたフォーマットで書き込
む必要があります。すなわち、デバイスが LSB ファースト・モ
ードの場合、命令バイトは最下位ビットから最上位ビットへの
順に書き込む必要があります。
MSB ファースト動作の場合、シリアル・ポート・コントローラ
は指定されたレジスタの最上位バイト・アドレスを先に生成し、
この後に下位バイト・アドレスの生成を I/O 動作が完了するま
で続けます。AD9785/AD9787/AD9788 に対するすべての読み書
きデータは MSB ファーストである必要があります。
LSB モードの場合、シリアル・ポート・コントローラは最下位
バイト・アドレスを先に生成し、これに続いて上位バイト・ア
ドレスの生成を I/O 動作が完了するまで続けます。
AD9785/AD9787/AD9788 に対するすべての読み書きデータは
LSB ファーストである必要があります。
SPI 再同期機能
SPI ポートの同期が外れた場合には、SPI_CSB をハイ・レベル
にして SCLK を 8 回以上トグルさせると、SPI ポートのステー
ト・マシンがリセットされます。これにより、デバイスは次の
レジスタ読み出しまたは書き込みアクセスが可能になります。
SPI_SDIO—シリアル・データ I/O
このピンを使って常にデータが AD9785/AD9787/AD9788 に書き
込まれます。ただし、このピンは双方向データ・ラインとして
使うこともできます。このピンの構成は、レジスタ 0x00 のビッ
ト 7 により制御されます。デフォルトではロジック 0 に設定さ
れ、SPI_SDIO ピンは双方向として構成されます。
Rev. 0
－ 23/62 －
AD9785/AD9787/AD9788
SPIレジスタ・マップ
AD9785/AD9787/AD9788 は 32 ビット・デバイスです。表 9 の 4～11 列目は 8 ビットのセットを表しています(先頭は MSB で、終わりが
LSB)。説明されている実際のビット位置については Bit Range の列を参照してください。
表 9.
Register
Name
Bit
Range
MSB
MSB − 1
MSB − 2
MSB − 3
MSB − 4
MSB − 5
MSB − 6
LSB
Default
0x00
Comm.
(COMM)
Register
[7:0]
SPI_SDIO
bidirectional
(active high,
3-wire)
LSB first
Software
reset
Powerdown
mode
Auto
powerdown
enable
I/O
transfer
(selfreset)
Automatic
I/O
transfer
enable
Open
0x02
0x01
Digital
Control
Register
[7:0]
Interpolation Factor [1:0]
Data
format
Singleport
mode
Real
mode
IQ select
invert
Q first
Modulator
gain
control
0x00
[15:8]
Reserved
Clear phase
accumulator
PN code
sync
enable
Sync
mode
select
Pulse
sync
enable
Spectral
inversion
Inverse
sinc enable
DATACL
K
output
enable
0x31
[7:0]
Data Timing
Margin [0]
LVDS data
clock enable
DATACL
K
invert
DATAC
LK
delay
enable
Data
timing
mode
Set low
Data sync
polarity
Reserved
0x00
[15:8]
DATACLK Delay [4:0]
[7:0]
Clock State [3:0]
[15:8]
SYNC _O Delay [4:0]
Set high
SYNC_O
polarity
Sync
loopback
enable
0x00
[23:16
]
SYNC_I Delay [4:0]
Sync
error
check
mode
Set low
DATACL
K input
0x00
[31:24
]
Correlate Threshold [4:0]
SYNC _I
enable
SYNC _O
enable
Set low
0x80
[7:0]
PLL Band Select [5:0]
PLL VCO Drive [1:0]
0xCF
[15:8]
PLL enable
[23:16
]
VCO Control Voltage [2:0]
I DAC
Control
Register
[7:0]
I DAC Gain Adjustment [7:0]
[15:8]
I DAC sleep
Auxiliary
DAC 1
Control
Register
[7:0]
Auxiliary DAC 1 Data [7:0]
[15:8]
Auxiliary
DAC 1 sign
Q DAC
Control
Register
[7:0]
Q DAC Gain Adjustment [7:0]
[15:8]
Q DAC sleep
Auxiliary
DAC 2
Control
Register
[7:0]
Auxiliary DAC 2 Data [7:0]
[15:8]
Auxiliary
DAC 2 sign
Auxiliary
DAC 2
current
direction
Auxiliary
DAC 2
powerdown
Reserved
Interrupt
Control
Register
[7:0]
Data timing
error IRQ
Sync timing
error IRQ
Data
timing
error type
Sync
timing
error type
PLL lock
indicator
[15:8]
Reserved
Clear
lock
indicator
(selfreset)
Sync
lock
lost
status
[31:0]
Frequency Tuning Word [31:0]
Address
0x02
Data Sync
Control
Register
0x03
Multichip
Sync
Control
Register
0x04
0x05
0x06
0x07
0x08
0x09
0x0A
Rev. 0
PLL
Control
Register
Frequency
Tuning
Data Timing Margin [3:1]
0x00
Sync Timing Margin [3:0]
PLL VCO Divisor [1:0]
I DAC
power-down
Auxiliary
DAC 1
current
direction
Q DAC
power-down
PLL Loop Divisor
[1:0]
0x00
PLL Bias [2:0]
0x37
PLL Loop Bandwidth [4:0]
0x38
0xF9
Reserved
I DAC Gain Adjustment
[9:8]
0x01
0x00
Auxiliary
DAC 1
powerdown
Reserved
Auxiliary DAC 1 Data
[9:8]
0x00
0xF9
Reserved
Q DAC Gain Adjustment
[9:8]
0x01
0x00
Auxiliary DAC 2 Data
[9:8]
0x00
Reserved
Data port
IRQ enable
0x00
Sync lock
status
Reserved
Sync port
IRQ
enable
0x00
0x00
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AD9785/AD9787/AD9788
Register
Name
Word
Register
Bit
Range
MSB
Phase
Control
Register
[15:0]
NCO Phase Offset Word [15:0]
0x00
[23:16
]
Phase Correction Word [7:0]
0x00
[31:24
]
Reserved
[7:0]
I DAC Amplitude Scale Factor [7:0]
[15:8]
Q DAC Amplitude Scale Factor [6:0]
[23:16
]
Reserved
Output
Offset
Register
[15:0]
I DAC Offset [15:0]
0x00
[31:16
]
Q DAC Offset [15:0]
0x00
Version
Register
[7:0]
Version ID
[15:8]
Reserved
0x1D
RAM
[31:0]
RAM
0x1E
Test
Register
[31:0]
Test
Address
0x0B
0x0C
0x0D
0x0E1
1
Amplitude
Scale
Factor
Register
MSB − 1
MSB − 2
MSB − 3
MSB − 4
MSB − 5
MSB − 6
LSB
Phase Correction Word
[9:8]
Default
0x00
0x80
I DAC
Amplitude
Scale
Factor [8]
0x00
Q DAC Amplitude Scale
Factor [8:7]
0x01
アドレス 0x0E とアドレス 0x1D の間のアドレス空間は意図的にオープンにしてあります。
SPI レジスタの説明
通信(COMM)レジスタは、アドレス 0x00 にある 1 バイトで構成されています。
表 10.通信(COMM)レジスタ
Address
Bit
Name
Description
0x00
[7]
SPI_SDIO
bidirectional
0: Default. Use the SPI_SDIO pin for input data only, 4-wire serial mode.
1: Use SPI_SDIO as a read/write pin, 3-wire serial mode.
[6]
LSB first
0: Default. MSB first format is active.
1: Serial interface accepts serial data in LSB first format.
[5]
Software reset
0: Default. Bit is in the inactive state.
1: In the AD9785/AD9787/AD9788, all programmable bits return to their power-up state except for the
COMM register bits, which are unaffected by the software reset. The software reset remains in effect until
this bit is set to 0 (inactive state).
[4]
Power-down mode
0: Default. The full chip power-down is not active.
1: The AD9785/AD9787/AD9788 enter a power-down mode in which all functions are powered down. This
power-down puts the part into its lowest possible power dissipation state. The part remains in this low
power state until the user sets this bit to a Logic 0. The analog circuitry requires 250 ms to become
operational.
[3]
Auto power-down
enable
0: Default. Inactive state, automatic power-down feature is not enabled.
1: The device automatically switches into its low power mode whenever TXENABLE is deasserted for a
sufficiently long period of time.
[2]
I/O transfer
(self-reset)
0: Default. Inactive state.
1: The contents of the frequency tuning word memory buffer, phase control memory buffer, amplitude scale
factor memory buffer, and the output offset memory buffer are moved to a memory location that affects
operation of the device. The one-word memory buffer is employed to simultaneously update the NCO
frequency, phase, amplitude, and offset control. Note that this bit automatically clears itself after the I/O
transfer occurs. For this reason, unless the reference clock is stopped, it is difficult to read back a Logic 1 on
this bit.
[1]
Automatic I/O
transfer enable
0: Automatic I/O transfer disabled. The I/O transfer bit (Bit 2) must be set to update the device in the event
that changes have been made to Register 0x0A, Register 0x0B, Register 0x0C, or Register 0x0D. This
allows the user to change important operating modes of the device all at once, rather than one at a time with
individual SPI writes.
1: Default. Automatic I/O transfer enabled. The device updates its operation immediately when SPI writes
are completed to Register 0x0A, Register 0x0B, Register 0x0C, or Register 0x0D.
Rev. 0
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AD9785/AD9787/AD9788
デジタル・コントロール(DCTL)レジスタは、アドレス 0x01 にある 2 バイトで構成されています。
表 11.デジタル・コントロール(DCTL)レジスタ
Address
Bit
Name
Description
0x01
[15]
Reserved
Reserved for future use.
[14]
Clear phase
accumulator
0: Default. The feature that clears the NCO phase accumulator is inactive. The phase accumulator operates as
normal.
1: The NCO phase accumulator is held in the reset state until this bit is cleared.
[13]
PN code sync
enable
0: PN code synchronization mode is disabled.
1: PN code synchronization mode is enabled. See the Device Synchronization section for details.
[12]
Sync mode select
0: Selects pulse mode synchronization.
1: Selects PN code synchronization. See the Device Synchronization section for details.
[11]
Pulse sync enable
0: Pulse mode synchronization is disabled.
1: Pulse mode synchronization is enabled. See the Device Synchronization section for details.
[10]
Spectral inversion
0: The modulator outputs high-side image.
1: The modulator outputs low-side image. The image is spectrally inverted compared to the input data.
[9]
Inverse sinc enable
0: Default. The inverse sinc filter is bypassed.
1: The inverse sinc filter is enabled and operational.
[8]
DATACLK
output enable
0: Data clock pin is disabled.
1: Default. The output data clock pin is active (configured as an output).
[7:6]
Interpolation Factor
[1:0]
Specifies the filter interpolation rate where:
00: 1× interpolation
01: 2× interpolation
10: 4× interpolation
11: 8× interpolation
[5]
Data format
0: Default. The incoming data is expected to be twos complement.
1: The incoming data is expected to be offset binary.
[4]
Single-port mode
0: Default. When the single-port bit is cleared, I/Q data is sampled simultaneously on the P1D and P2D input
ports. Specifically, I data is registered from the P1D[15:0] pins and Q data is registered from the P2D[15:0]
pins.
1: When the single-port bit is set, I/Q data is sampled in a serial word fashion on the P1D input port. In this
mode, the I/Q data is sampled into the part at twice the I/Q sample rate.
[3]
Real mode
0: Default. Logic 0 is the inactive state for this bit.
1: When the real mode bit is set, the Q path logic after modulation and phase compensation is disabled.
[2]
IQ select invert
0: Default. When the IQ Select Invert bit is cleared, a Logic 1 on the TXENABLE pin indicates I data, and a
Logic 0 on the TXENABLE pin indicates Q data, if the user is employing a continuous timing style on the
TXENABLE pin.
1: When the IQ Select Invert bit is set, a Logic 1 on the TXENABLE pin indicates Q data, and a Logic 0 on
the TXENABLE pin indicates I data, if the user is employing a continuous timing style on the TXENABLE
pin.
[1]
Q first (data pairing)
0: Default. When the Q first bit is cleared, the I/Q data pairing is nominal, that is, the I data precedes the Q
data in the assembly of the I/Q data pair. As such, data input to the device as I0, Q0, I1, Q1 . . . In, Qn is
paired as follows: (I0/Q0), (I1/Q1) … (In/Qn).
1: When the Q first bit is set, the I/Q data pairing is altered such that the I data is paired with the previous Q
data. As such, data input to the device as I0, Q0, I1, Q1, I2, Q2, I3, Q3 . . . In, Qn is paired as follows:
(I1/Q0), (I2/Q1), (I3/Q2) … (In + 1/Qn).
[0]
Modulator gain
control
0: Default. No gain scaling is applied to the NCO input to the internal digital modulator.
1: Gain scaling of 0.5 is applied to the NCO input to the modulator. This can eliminate saturation of the
modulator output for some combinations of data inputs and NCO signals.
Rev. 0
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AD9785/AD9787/AD9788
データ同期コントロール・レジスタ(DSCR)は、アドレス 0x02 にある 2 バイトで構成されています。
表 12.データ同期コントロール・レジスタ(DSCR)
Address
Bit
Name
Description
0x02
[15:11]
DATACLK Delay [4:0]
Controls the amount of delay applied to the output data clock signal. The minimum delay corresponds to
the 00000 state, and the maximum delay corresponds to the 11111 state. The minimum delay is 0.7 ns
and the maximum delay is 6.5 ns. The incremental delay is 190 ps and corresponds to an incremental
change in the data clock delay bits.
[10:7]
Data Timing Margin [3:0]
The data timing margin bits control the amount of delay applied to the data and clock signals used for
checking setup and hold times, respectively, on the input data ports, with respect to the internal data
assembler clock. The minimum delay corresponds to the 0000 state, and the maximum delay
corresponds to the 1111 state. The delays are 190 ps.
[6]
LVDS data clock enable
0: Default. When the LVDS data clock enable bit is cleared, the SYNC_O+ and SYNC_O− LVDS pad
cells are driven by the multichip synchronization logic.
1: When the LVDS data clock enable bit is set, the SYNC_O+ and SYNC_O− LVDS pad cells are
driven by the signal that drives the CMOS DATACLK output pad.
[5]
DATACLK invert
0: Default. When the data clock invert bit is cleared, the DATACLK signal is in phase with the clock
that samples the data into the part.
1: When the DATACLK invert bit is set, the DATACLK signal is inverted from the clock that samples
the data into the part.
[4]
DATACLK delay enable
0: Default. When the DATACLK delay enable bit is cleared, the data port input synchronization
function is effectively inactive and the delay is bypassed.
1: When the DATACLK delay enable bit is set, the data port input synchronization function is active
and controlled by the data delay mode bits. The data output clock is routed through the delay cell.
[3]
Data timing mode
[2]
Set low
This bit should always be set low.
[1]
Data sync polarity
0: Default. The digital input data sampling edge is aligned with the falling edge of DCI.
1: The digital input data sampling edge is aligned with the rising edge of DCI.
Used only in slave mode (see the MSCR register, Address 0x03, Bit 16).
[0]
Reserved
Reserved for future use.
Determines the timing optimization mode. See the Optimizing the Data Input Timing section for details.
0: Manual timing optimization mode
1: Automatic timing optimization mode
Rev. 0
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AD9785/AD9787/AD9788
マルチチップ同期化レジスタ(MSCR)は、アドレス 0x03 にある 4 バイトで構成されています。
表 13.マルチチップ同期レジスタ(MSCR)
Address
Bit
Name
Description
0x03
[31:27]
Correlate Threshold [4:0]
Sets the threshold for determining if the received synchronization data can be demodulated accurately. A
smaller threshold value makes the demodulator more noise immune; however, the system becomes more
susceptible to false locks (or demodulation errors).
[26]
SYNC_I enable
0: Default. The synchronization receive logic is disabled.
[25]
SYNC_O enable
[24]
Set low
This bit should always be set low.
[23:19]
SYNC_I Delay [4:0]
These bits are the input synchronization pulse delay word. These bits are don’t care if the synchronization
driver enable bit is cleared.
[18]
Sync error check mode
Specifies the synchronization pulse error check mode.
0: Manual error check
1: Automatic continuous error check
[17]
Set low
This bit should always be set low.
[16]
DATACLK input
0: Default. Slave mode is disabled.
1: The synchronization receive logic is enabled.
0: Default. The output synchronization pulse generation logic is disabled.
1: The output synchronization pulse generation logic is enabled.
1: Slave mode is enabled. Pin 37 functions as an input for the DATACLK signal, called DCI (DATACLK
input) in this mode. Depending on the state of Bit 1 in the DSCR register (Address 0x02), the sampling
edge (where the data is latched into the AD9785/AD9787/AD9788) can be programmed to be aligned with
either the rising or falling edge of DCI. This mode can only be used with 4× or 8× interpolation.
[15:11]
SYNC_O Delay [4:0]
These bits are the output synchronization pulse delay word. These bits control the DAC sample rate clock to
output the delay time of the synchronization pulse. These bits are
don’t care if the synchronization driver enable bit is cleared.
[10]
Set high
This bit should always be set high.
[9]
SYNC_O polarity
0: Default. SYNC_O changes state on the rising edge of DACCLK.
[8]
Sync loopback enable
1: SYNC_O is generated on the falling edge of DACCLK.
0: Default. The AD9785/AD9787/AD9788 are not operating in internal loopback mode.
1: If the SYNC_O enable and Sync loopback enable bits are set, the AD9785/AD9787/AD9788 are
operating in a mode in which the internal synchronization pulse of the device is used at the multichip
receiver logic and the SYNC_I+ and SYNC_I− input pins are ignored. For proper operation of the loopback
synchronization mode, the synchronization driver enable and sync enable bits must be set.
Rev. 0
[7:4]
Clock State [3:0]
This value determines the state of the internal clock generation state machine upon synchronization.
[3:0]
Sync Timing Margin
[3:0]
These bits are the synchronization window delay word. These bits are don’t care if the synchronization
driver enable bit is cleared.
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AD9785/AD9787/AD9788
PLL コントロール(PLLCTL)レジスタは、アドレス 0x04 にある 3 バイトで構成されています。これらのビットは、デジタル・ロジックの
周辺に直接配線されます。メイン・デジタル・ブロック内でデジタル機能は不要です。
表 14.PLL コントロール(PLLCTL)レジスタ
Address
Bit
Name
Description
0x04
[23:21]
VCO Control Voltage
[2:0]
000 to 111, proportional to voltage at VCO, control voltage input (readback only). A value of 011
indicates that the VCO control voltage is centered.
[20:16]
PLL Loop Bandwidth
[4:0]
These bits control the bandwidth of the PLL filter. Increasing the value lowers the loop bandwidth. Set to
01111 for optimal performance.
[15]
PLL enable
0: Default. With PLL off, the DAC sample clock is sourced directly by the REFCLK input.
1: With PLL on, the DAC clock is synthesized internally from the REFCLK input via the PLL clock
multiplier. See the Clock Multiplication section for details.
[14:13]
PLL VCO Divisor [1:0]
Sets the value of the VCO output divider, which determines the ratio of the VCO output frequency to the
DAC sample clock frequency, fVCO/fDACCLK.
00: fVCO/fDACCLK = 1
01: fVCO/fDACCLK = 2
10: fVCO/fDACCLK = 4
11: fVCO/fDACCLK = 8
[12:11]
PLL Loop Divisor [1:0]
Sets the value of the DACCLK divider, which determines the ratio of the DAC sample clock frequency to
the REFCLK frequency, fDACCLK/fREFCLK.
00: fDACCLK/fREFCLK = 2
01: fDACCLK/fREFCLK = 4
10: fDACCLK/fREFCLK = 8
11: fDACCLK/fREFCLK = 16
[10:8]
PLL Bias [2:0]
These bits control the VCO bias current. Set to 011 for optimal performance.
[7:2]
PLL Band Select [5:0]
These bits set the operating frequency of the VCO. For further details, refer to Table 35.
[1:0]
PLL VCO Drive [1:0]
These bits control the signal strength of the VCO output. Set to 11 for optimal performance.
I DAC コントロール・レジスタは、アドレス 0x05 にある 2 バイトで構成されています。これらのビットは、デジタル・ロジックの周辺に
直接配線されます。メイン・デジタル・ブロック内でデジタル機能は不要です。
表 15.I DAC コントロール・レジスタ
Address
Bit
Name
Description
0x05
[15]
I DAC sleep
0: Default. If the I DAC sleep bit is cleared, the I DAC is active.
1: If the I DAC sleep bit is set, the I DAC is inactive and enters a low power state.
[14]
I DAC power-down
0: Default. If the I DAC power-down bit is cleared, the I DAC is active.
1: If the I DAC power-down bit is set, the I DAC is inactive and enters a low power state.
[13:10]
Reserved
Reserved for future use.
[9:0]
I DAC gain adjustment
These bits are the I DAC gain adjustment bits.
Rev. 0
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AD9785/AD9787/AD9788
補助 DAC 1 コントロール・レジスタは、アドレス 0x06 にある 2 バイトで構成されています。これらのビットは、デジタル・ロジックの
周辺に直接配線されます。メイン・デジタル・ブロック内でデジタル機能は不要です。
表 16.補助 DAC 1 コントロール・レジスタ
Address
Bit
Name
Description
0x06
[15]
Auxiliary DAC 1 sign
0: Default. If the Auxiliary DAC 1 sign bit is cleared, the Aux DAC 1 sign is positive.
Pin 90 is the active pin.
1: If the Auxiliary DAC 1 sign bit is set, the Aux DAC 1 sign is negative. Pin 89 is the
active pin.
[14]
Auxiliary DAC 1
current direction
0: Default. If the Auxiliary DAC 1 current direction bit is cleared, the Aux DAC 1 sources current.
1: If the Auxiliary DAC 1 current direction bit is set, the Aux DAC 1 sinks current.
[13]
Auxiliary DAC 1
power-down
0: Default. If the Auxiliary DAC 1 power-down bit is cleared, the Aux DAC 1 is active.
1: If the Auxiliary DAC 1 power-down bit is set, the Aux DAC 1 is inactive and enters a low power
state.
[12:10]
Reserved
Reserved for future use.
[9:0]
Auxiliary DAC 1 data
These bits are the Auxiliary DAC 1 gain adjustment bits.
Q DAC コントロール・レジスタは、アドレス 0x07 にある 2 バイトで構成されています。これらのビットは、デジタル・ロジックの周辺
に直接配線されます。メイン・デジタル・ブロック内でデジタル機能は不要です。
表 17.Q DAC コントロール・レジスタ
Address
Bit
Name
Description
0x07
[15]
Q DAC sleep
0: Default. If the Q DAC sleep bit is cleared, the Q DAC is active.
1: If the Q DAC sleep bit is set, the Q DAC is inactive and enters a low power state.
[14]
Q DAC power-down
0: Default. If the Q DAC power-down bit is cleared, the Q DAC is active.
1: If the Q DAC power-down bit is set, the Q DAC is inactive and enters a low power state.
[13:10]
Reserved
Reserved for future use.
[9:0]
Q DAC gain adjustment
These bits are the Q DAC gain adjustment bits.
補助 DAC 2 コントロール・レジスタは、アドレス 0x08 にある 2 バイトで構成されています。これらのビットは、デジタル・ロジックの
周辺に直接配線されます。メイン・デジタル・ブロック内でデジタル機能は不要です。
表 18.補助 DAC 2 コントロール・レジスタ
Address
Bit
Name
Description
0x08
[15]
Auxiliary DAC 2 sign
0: Default. If the Auxiliary DAC 2 sign bit is cleared, the Aux DAC 2 sign is positive.
Pin 86 is the active pin.
[14]
Auxiliary DAC 2
current direction
0: Default. If the Auxiliary DAC 2 current direction bit is cleared, the Aux DAC 2 sources current.
[13]
Auxiliary DAC 2
power-down
0: Default. If the Auxiliary DAC 2 power-down bit is cleared, the Aux DAC 2 is active.
[12:10]
Reserved
Reserved for future use.
[9:0]
Auxiliary DAC 2 data
These bits are the Auxiliary DAC 2 gain adjustment bits.
1: If the Auxiliary DAC 2 sign bit is set, the Aux DAC 2 sign is negative. Pin 87 is the active pin.
Rev. 0
1: If the Auxiliary DAC 2 current direction bit is set, the Aux DAC 2 sinks current.
1: If the Auxiliary DAC 2 power-down bit is set, the Aux DAC 2 is inactive and enters
a low power state.
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AD9785/AD9787/AD9788
割り込みコントロール・レジスタは、アドレス 0x09 にある 2 バイトで構成されています。ビット[11:10]とビット[7:3]は読み出し専用ビッ
トであり、割り込み要求(IRQ ピンのアクティブ・ロー)を発生するイベントの現在のステータスを表示します。これらのビットは、デジ
タル・ロジックから制御され、シリアル・ポート経由でのみ読み出されます。ビット[1:0]は IRQ マスク(すなわちイネーブル)ビットであ
り、ユーザーから読み書き可能です。
表 19.割り込みコントロール・レジスタ
Address
Bit
Name
Description
0x09
[15:13]
Reserved
Reserved for future use.
[12]
Clear lock indicator
Writing a 1 to this bit clears the sync lock lost status bit. This bit does not automatically reset itself to
0 when the reset is complete.
[11]
Sync lock lost status
When high, this bit indicates that the device has lost synchronization. This bit is latched and does not
reset automatically after the device regains synchronization. To reset this bit to 0, a 1 must be written
to the clear lock indicator bit.
[10]
Sync lock status
When this bit is low, the device is not synchronized. When this bit is high, the device is synchronized.
[9:8]
Reserved
Reserved for future use.
[7]
Data timing error IRQ
0: Default. No setup or hold time error has been detected via the input data port setup/hold error
checking logic.
1: A setup or hold time error has been detected via the input data port setup/hold error checking logic.
[6]
Sync timing error IRQ
0: Default. No setup or hold time error has been detected via the multichip synchronization receive
pulse setup/hold error checking logic.
1: A setup or hold time error has been detected via the multichip synchronization receive pulse
setup/hold error checking logic.
[5]
Data timing error type
0: Default. A hold error has been detected via the input data port setup/hold error checking logic. This
bit is valid only if the data timing error IRQ bit (Bit 7) is set.
1: A setup error has been detected via the input data port setup/hold error checking logic. This bit is
valid only if the data timing error IRQ bit (Bit 7) bit is set.
[4]
Sync timing error type
0: Default. A hold error has been detected via the multichip synchronization receive pulse setup/hold
error checking logic. This bit is valid only if the sync timing error IRQ bit (Bit 6) is set.
1: A setup error has been detected via the multichip synchronization receive pulse setup/hold error
checking logic. This bit is valid only if the sync timing error IRQ bit
(Bit 6) is set.
[3]
PLL lock indicator
0: Default. The PLL clock multiplier is not locked to the input reference clock.
1: The PLL clock multiplier is locked to the input reference clock.
[2]
Reserved
Reserved for future use.
[1]
Data port IRQ enable
0: Default. The data IRQ bit (and the IRQ pin) are not enabled (masked) for any errors that may be
detected via the input data port setup/hold error checking logic.
1: The data IRQ bit (and the IRQ pin) are enabled and go active if a setup or hold error is detected via
the input data port setup/hold error checking logic.
[0]
Sync port IRQ enable
0: Default. The sync IRQ bit (and the IRQ pin) are not enabled (masked) for any errors that may be
detected via the multichip synchronization receive pulse setup/hold error checking logic.
1: The sync IRQ bit (and the IRQ pin) are enabled and go active if a setup or hold error
is detected via the multichip synchronization receive pulse setup/hold error checking logic.
Rev. 0
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AD9785/AD9787/AD9788
周波数チューニング・ワード(FTW)レジスタは、アドレス 0x0A にある 4 バイトで構成されています。
表 20.周波数チューニング・ワード(FTW)レジスタ
Address
Bit
Name
Description
0x0A
[31:0]
Frequency Tuning
Word [31:0]
These bits make up the frequency tuning word applied to the NCO phase accumulator.
See the Numerically Controlled Oscillator section for details.
位相コントロール・レジスタ(PCR)は、アドレス 0x0B にある 4 バイトで構成されています。
表 21.位相コントロール・レジスタ(PCR)
Address
Bit
Name
Description
0x0B
[31:26]
Reserved
Reserved for future use.
[25:16]
Phase Correction
Word [9:0]
These bits are the 10-bit phase correction word.
[15:0]
NCO Phase Offset
Word [15:0]
These bits are the 16-bit NCO phase offset word. See the Numerically Controlled Oscillator section for
details.
振幅スケール・ファクタ(ASF)レジスタは、アドレス 0x0C にある 3 バイトで構成されています。
表 22.振幅スケール・ファクタ(ASF)レジスタ
Address
Bit
Name
Description
0x0C
[23:18]
Reserved
Reserved for future use.
[17:9]
Q DAC Amplitude
Scale Factor [8:0]
These bits are the 9-bit Q DAC amplitude scale factor. The bit weighting is MSB = 21,
LSB = 2−7, which yields a multiplier range of 0 to 3.9921875.
[8:0]
I DAC Amplitude
Scale Factor [8:0]
These bits are the 9-bit I DAC amplitude scale factor. The bit weighting is MSB = 21,
LSB = 2−7, which yields a multiplier range of 0 to 3.9921875.
出力オフセット(OOF)レジスタは、アドレス 0x0D にある 4 バイトで構成されています。
表 23.出力オフセット(OOF)レジスタ
Address
Bit
Name
Description
0x0D
[31:16]
Q DAC Offset [15:0]
These bits are the 16-bit Q DAC offset factor. The LSB bit weight is 20.
[15:0]
I DAC Offset [15:0]
These bits are the 16-bit I DAC offset factor. The LSB bit weight is 20.
バージョン・レジスタ(VR)は、アドレス 0x0E にある 2 バイトで構成され、読み出し専用です。
表 24.バージョン・レジスタ(VR)
Address
Bit
Name
Description
0x0E
[15:8]
Reserved
Reserved for future use.
[7:0]
Version ID
These bits read back the current version of the product.
Rev. 0
－ 32/62 －
AD9785/AD9787/AD9788
入力データ・ポート
AD9785/AD9787/AD9788 は、デュアル・ポート・モードとシン
グル・ポート・モードの 2 つのデータ入力モードで動作するこ
とができます。デフォルトのデュアル・ポート・モード(シング
ル・ポート・モード= 0)では、各 DAC が専用入力ポートからデ
ータを受信します。シングル・ポート・モード(シングル・ポー
ト・モード= 1)では、両 DAC がポート 1 からデータを受信しま
す。シングル・ポート・モードでは、DAC 1 と DAC 2 のデータ
はインターリーブされ、TXENABLE 入力を使って、データを入
力する DAC を選択します。デュアル・ポート・モードでは、
TXENABLE 入力を使って、デジタル・データパスをパワーダウ
ンさせます。
デュアル・ポート・モードでは、データは入力データ・レート
で渡される必要があります。シングル・ポート・モードでは、
データは各 DAC の入力データ・レートの 2 倍で渡される必要が
あります。データ入力は最大 300 MSPS まで動作できるため、
シングル・ポート・モードでは DAC あたり最大 150 MHz の入
力データ・レートで動作することができます。
デュアル・ポート・モードとシングル・ポート・モードでは、
データ・クロック出力(DATACLK)信号は、FPGA (フィールド・
プログラマブル・ゲート・アレイ)や、その他のデータ・ソース
からデータが出力されるときの固定タイムベースとして提供さ
れます。この出力信号は、入力データ・レートで動作します。
DATACLK ピンは、入力または出力として動作することができ
ます。
シングル・ポート・モード
シングル・ポート・モードでは、両 DAC のデータはポート 1 入
力バス(P1D[15:0])で受信されます。I データ・サンプルと Q デー
タ・サンプルはインターリーブされ、DATACLK の立ち上がり
エッジでラッチされます。データには TXENABLE 入力信号(ピ
ン 39)が付いているため、これを使って着信データを該当する
DAC へ接続します。TXENABLE がハイ・レベルの場合には、
対応するデータワードは I DAC へ、TXENABLE がロー・レベル
の場合には、対応するデータは Q DAC へ、それぞれ送られます。
インターリーブ・モードでのデジタル・インターフェースのタイ
ミングを図 48 に示します。
Rev. 0
Q ファースト・ビット(レジスタ 0x01、ビット 1)は、入力データ
対の順序を制御します。Q ファースト・ビットをデフォルトの
0 に設定すると、DAC へ送られる I/Q 対は、TXENABLE のロ
ー・レベルとそれに続く TXENABLE のハイ・レベルに対応す
る 2 つの入力データワードになります。
Q ファースト・ビットを 1 に設定すると、DAC へ送られる I/Q
対は、TXENABLE のハイ・レベルとそれに続く TXENABLE の
ロー・レベルに対応する 2 つの入力データワードになります。
Q ファーストをセットした場合、I データは TXENABLE ハイ・
ワードに、Q データは TXENABLE ロー・ワードに、それぞれ
対応したままで、対の順序のみが変ることに注意してください。
デュアル・ポート・モード
デュアル・ポート・モードでは、各 DAC のデータは、それぞれ
の入力バス(P1D[15:0]または P2D[15:0])で受信されます。I と Q
データは同時に到着し、DATACLK に同期している内部サンプ
リング・クロック(SMP_CLK)の立ち上がりエッジでサンプルさ
れます。
DATACLK を基準とする入力データ
入力データが DATACLK 出力を基準とする場合は、
AD9785/AD9787/ AD9788 へのインターフェースが最もシンプル
になります。DATACLK 出力は、入力データのラッチに使う内
部クロックに位相ロックされています(ただしオフセットはあり
ます)。したがって、DATACLK に対して入力データのセットア
ップとホールド・タイムが満たされると、インターフェースで
データは正しくラッチされます。
表 25 に、デバイスの全動作温度範囲での入力データのセットア
ップとホールド・タイム条件を示します。また、表 25 に、デー
タ有効ウインドウ(DVW)を示します。データ有効ウインドウは、
インターフェースのセットアップとホールド・タイムの和を意
味し、サンプリングが正しく行われるためにデバイスへ入力さ
れる必要のあるデータの最小有効時間です。
－ 33/62 －
AD9785/AD9787/AD9788
DATACLK
tHDATACLK
07098-112
tSDATACLK
INPUT
DATA
図 47.DATACLK のタイミング
図 48.シングル・ポート(インターリーブ)モード・デジタル・インターフェースのタイミング
表 25.データ・タイミング仕様の温度特性
Timing Parameter
Temperature
Min tS (ns)
Min tH (ns)
Min DVW (ns)
Data with respect to REFCLK
−40°C
+25°C
+85°C
−40°C to +85°C
−0.25
−0.45
−0.6
−0.25
1.7
2.1
2.4
2.4
1.45
1.65
1.8
2.15
Data with respect to DATACLK
−40°C
+25°C
+85°C
−40°C to +85°C
3.7
4.2
4.6
4.6
−1.5
−1.8
−2.0
−1.5
2.2
2.4
2.6
3.1
SYNC_I with respect to REFCLK
−40°C
+25°C
+85°C
−40°C to +85°C
0.45
0.3
0.2
0.45
−0.1
0.1
0.25
0.25
0.35
0.4
0.45
0.7
Rev. 0
－ 34/62 －
AD9785/AD9787/AD9788
DATACLK 周波数の設定
REFCLK を基準とする入力データ
DATACLK 信号は、内部 DAC サンプル・クロック DACCLK か
ら発生されます。DATACLK 出力の周波数は、複数の設定によ
り決定されます。DACCLK 周波数と DATACLK 周波数との間の
関係は、
f DATACLK 
システムによっては、DATACLK 出力の代わりに REFCLK 入力
を入力データのタイミング基準として使った方が便利な場合が
あります。DACCLK 周波数がデータ入力周波数に一致する場合
(PLL をバイパスし、インターポレーションを不使用の場合)、
表 25 に示す「Data with respect to REFCLK」のタイミング・パラ
メータが直接使用できます。DACCLK 周波数がデータ入力周波
数より大きい場合、分周器を使って内部データ・サンプリン
グ・クロック(DCLK_SMP)を発生します。この分周器により
REFCLK と DCLK_SMP との間に位相の不確定性が発生するた
め、サンプリング時間が不確定になります。データ・インター
フェースのセットアップとホールド・タイムを一定にするため
には、この位相の不確定性を除去する必要があります。
f DACCLK
IF  P
ここで、変数は表 26 の値をとります。
表 26.DACCLK 対 DATACLK の分周比
Variable
Value
IF
P
Interpolation factor
0.5 (if single port is enabled)
1 (if dual port is selected)
Address
Register
Bits
0x01
0x01
[7:6]
[4]
位相の不確定性をなくするために、SYNC_I 入力ピン(ピン 13 と
ピン 14)を使ってデータを特定の DCLK_SMP 位相に同期させる
必要があります。これを実施する各ステップをデバイスの同期
のセクションに示します。SYNC_I、DACCLK、REFCLK、入力
データとの間のタイミング関係を図 49～図 51 に示します。
SYNC_I
tH_SYNC
tS_SYNC
DACCLK
REFCLK
tHREFCLK
07098-113
tSREFCLK
INPUT
DATA
図 49.REFCLK 2×
SYNC_I
tH_SYNC
tS_SYNC
DACCLK
REFCLK
INPUT
DATA
図 50.REFCLK 4×
Rev. 0
tHREFCLK
07098-114
tSREFCLK
－ 35/62 －
AD9785/AD9787/AD9788
SYNC_I
tH_SYNC
tS_SYNC
DACCLK
REFCLK
tSREFCLK
07098-111
tHREFCLK
INPUT
DATA
図 51.REFCLK 8×
データ入力タイミングの最適化
AD9785/AD9787/AD9788 は、DATACLK 出力、DCLK_SMP、入
力データをサンプルする内部クロックとの間の関係を調整する
ことにより、入力データのタイミングを最適化する回路を内蔵
しています。この最適化は、SPI レジスタの読み出し動作と書
き込み動作のシーケンスにより行われます。タイミングの最適
化はユーザーによる厳密な制御により行うか、あるいはタイミ
ング・マージンを自動的に維持するようにデバイスを設定する
こともできます。
図 52 に、サンプル・タイミング・エラーを検出してデータ・イ
ンターフェース・タイミングを調節する回路を示します。
DCLK_SMP 信号は、入力データをラッチするときに使う内部ク
ロックです。最終的には、入力データの有効なサンプリング周
期の中央にこの信号の立ち上がりエッジをもってくるようにし
ます。これは遅延時間 tD を調節することにより行われ、これに
より DATACLK タイミングが変わるため、DCLK_SMP を基準
とする入力データの到着時間が変わります。
ΔtM
DATA
TIMING MARGIN[3:0]
D
CLK
PD1[0]
D
ΔtM
TIMING
ERROR
IRQ
Q
TIMING
ERROR
DETECTION
データ・タイミング・マージン[3:0]変数(レジスタ 0x02、ビット
[10:7])は、マージン・テスト・データがラッチされる実際のデ
ータ・サンプリング・ポイントの前後の時間長を指定します。
すなわち、このデータ・タイミング・マージン[3:0]変数は、デ
ータ・タイミング・エラーIRQ が発生しない(エラなし状態)よう
にするために、インターフェースで必要とされるセットアップ
とホールド・マージンの大きさを指定します。したがって、セ
ットアップとホールド・マージンがデータ・タイミング・マー
ジン[3:0]値を下回るごとに、データ・タイミング・エラーIRQ
が発生します。これは、必ずしもデバイスにラッチされたデー
タが正しくないことを表示するものではありません。
エラー発生時に、データ・タイミング・エラーIRQ の設定の他
に、データ・タイミング・エラー・タイプ・ビット(レジスタ
0x09、ビット 5)が設定されます。このデータ・タイミング・エ
ラー・ビットがロー・レベルの場合にはホールドエラーを、ハ
イ・レベルの場合にはセットアップ・エラーを、それぞれ示し
ます。図 53 に、データ・インターフェースとデータ・タイミン
グ・エラー・タイプ・ビットのステータスのタイミング図を示し
ます。
DATA
TIMING
ERROR
TYPE
TIMING ERROR = 0
Q
DATA
CLK
TIMING ERROR = 1,
DATA TIMING ERROR TYPE = 1
ΔtD
DATACLK
DATA
図 52.タイミング・エラーの検出と最適化回路
ΔtM
エラー検出回路は、サンプル・データ(マージン・テスト・デー
タと呼びます)とデバイス・データパスで実際にサンプルしたデ
ータの 2 つのデータ・セットを生成します。一方のセットのサ
ンプル・データは、実際のデータ・サンプリング・ポイントの
前にラッチします。他方のセットのサンプル・データは、実際
のデータ・サンプリング・ポイントの後でラッチします。マー
ジン・テスト・データが実際のデータに一致する場合、サンプ
リングが有効と見なされエラーなしと判断されます。実際のデ
ータとマージン・テスト・データが一致しない場合には、エラ
ーありと判断されます。
Rev. 0
DELAYED
DATA
SAMPLING
ΔtM
ACTUAL
SAMPLING
INSTANT
DATA TIMING ERROR = 1,
DATA TIMING ERROR TYPE = 0
DELAYED
CLOCK
SAMPLING
07098-062
DCLK_SMP
07098-061
DATACLK DELAY[4:0]
図 53.マージン・テスト・データのタイミング図
自動タイミング最適化モード
自動タイミング最適化モードをイネーブルすると(レジスタ 0x02、
ビット 3 = 1)、デバイスはタイミング・エラーIRQ ビットとタイ
ミング・エラー・タイプ・ビットを連続的にモニターします。
セットアップ・エラーが検出されると、DATACLK 遅延[4:0]値
(レジスタ 0x02、ビット[4:0])が増え、ホールド・エラーが検出
されると、この値が減ります。現在使用中の DATACLK 遅延
[4:0]の設定値はユーザーから読み出すことができます。
－ 36/62 －
AD9785/AD9787/AD9788
手動タイミング最適化モード
デバイスが手動タイミング最適化モード(レジスタ 0x02、ビット
3 = 0)で動作している場合、デバイスはユーザーが設定した
DATACLK 遅延 [4:0] 値を変更しません。デフォルトでは、
DATACLK 遅延がディスエーブルされています。DATACLK 遅
延[4:0]値を使うときはこのビットをハイ・レベルに設定する必
要があります。
DATACLK 遅延を 00000～11111 に設定すると、遅延(絶対時間)
は約 700 ps～約 6.5 ns で変化します。温度に対する代表的な遅延
増加を表 27 に示します。
表 27.温度に対するデータ遅延ラインの代表的な遅延
Delay
−40°C
+25°C
+85°C
Unit
Zero code delay (delay upon
enabling delay line)
Average unit delay
630
700
740
ps
175
190
210
ps
手動モードでは、エラー・チェック・ロジックが起動されるた
め、セットアップ/ホールド違反が検出されると、割り込みが発
生します。デバイスを設定するごとにエラー・チェック動作が
1 回行われます。データ・タイミング・マージン [3:0]または
DATACLK 遅延[4:0]値への変更が発生すると、新しいエラー・
チェック動作が開始されます。
入力データ RAM
AD9785/AD9787/AD9788 は、入力データ・ピンの代わりに入力
データ・ソースとして使える RAM を内蔵しています。入力デ
ータ RAM は SPI ポートを使ってロードされます。入力データ
をメモリに保存すると、入力データ・ピンからデータを受信す
る代わりに、保存したデータを送信するようにデバイスを設定
することができます。このテスト・モードは、工場出荷または
イン・システム・テストで便利です。
データは LSB ファーストまたは MSB ファーストのフォーマッ
トで RAM に書き込むことができます。
MSB ファースト・フォーマットで RAM に書き込むときは、次
のステップを実行します。
1.
2.
命令バイト(レジスタ 0x1D への書き込み)が受信されると、デバ
イスは RAM の書き込みに必要なアドレス(最上位アドレスから
開始)を自動的に発生します。命令バイトに続く 32 個の立ち上
がり SCLK エッジにより、先頭 RAM ワードが書き込まれます。
この時点で、内部アドレス・ジェネレータがデクリメントし、
SCLK の次の 32 個の立ち上がりエッジで 2 番目の RAM ワード
に書き込まれます。この RAM アドレスのデクリメントと 32 ビ
ット・ワードの書き込みのサイクルが、最終ワードが書き込ま
れるまで繰り返されます。64 番目のワードが書き込まれると、
通信サイクルが完了します。
LSB ファースト・フォーマットで RAM に書き込むときは、次
のステップを実行します。
1.
2.
レジスタ 0x00 のビット 6 を 1 に設定します。
命令バイト 0xEE とその後ろに保存するデータを入力しま
す。
すべてのメモリ・エレメントをアクセスして通信サイクルを完
了させます。RAM はデュアル・ポート・メモリ素子でないため、
RAM を使って信号処理パスへデータを出力中に I/O 動作が開始
されると、I/O 動作が優先されます。
RAM を内部データ・ジェネレータとして使うときは、レジスタ
0x1E (テスト・レジスタ)に値 0x0C0 を設定します。これらの 24
ビットを書き込むと、DAC はメモリに保存されている波形の出
力を開始します。
RAM は、32 ビット幅で 64 ワード長です。上位 16 ビットが I デ
ータパスを駆動し、下位 16 ビットが Q データパスを駆動しま
す。RAM の構成を図 54 に示します。
図 54.入力データ RAM の構成
Rev. 0
レジスタ 0x00 のビット 6 を 0 に設定します。
命令バイト 0xEE とその後ろに保存するデータを入力しま
す。
－ 37/62 －
AD9785/AD9787/AD9788
デジタル・データパス
10
AD9785/AD9787/AD9788 のデジタル・データパスは、3 個の 2×
ハーフバンド・インターポレーション・フィルタ、直交変調器、
逆 sinc フィルタで構成されています。32 ビットの NCO は、直
交変調器に必要な sine と cosine のキャリア信号を発生します。
0
–10
ATTENUATION (dB)
–20
インターポレーション・フィルタ
AD9785/AD9787/AD9788 は、3 個のハーフバンド・フィルタ(バ
イパス可能)を内蔵しています。この機能を使うと、デバイスは
2×、4×、または 8×のインターポレーション・レートで、あるい
はインターポレーションなしで、動作することができます。イ
ンターポレーション・フィルタは、リニア位相応答を持ってい
ます。ローパス・フィルタの係数を表 28、表 29、表 30 に示し
ます。フィルタ応答のスペクトル・プロットを図 55、図 56、図
57 に示します。
–40
–50
–60
–70
–80
–90
–100
–4
–3
–2
–1
0
1
2
3
4
fOUT (× Input Data Rate)
07098-011
2×、4×、または 8×のインターポレーション・モードでは、イン
ターポレーション・フィルタの有効帯域幅は複素入力データ・
レートの 80%です。有効帯域には、0.0005 dB 以下の通過帯域リ
ップルと 85 dB 以上の阻止帯域減衰があります。インターポレ
ーション・フィルタの中心周波数は、NCO 周波数チューニン
グ・ワード(レジスタ 0x0A、ビット[31:0])で設定されるため、ベ
ースバンド入力信号は常にインターポレーション・フィルタ通
過帯域の中央にあります。
–30
図 56.±4×入力データレートに対する 4×インターポレーション、ロ
ーパス応答(点線は 1 dB ロールオフ)
10
0
–10
ATTENUATION (dB)
–20
10
0
–10
–60
–80
–40
–90
–50
–100
–4
–60
–3
–2
–1
0
1
fOUT (× Input Data Rate)
–70
–80
2
3
4
図 57.±4×入力データレートに対する 8×インターポレーション、ロ
ーパス応答(点線は 1 dB ロールオフ)
–3
–2
–1
0
1
fOUT (× Input Data Rate)
2
3
4
07098-010
–90
図 55.±4×入力データレートに対する 2×インターポレーション、ロ
ーパス応答(点線は 1 dB ロールオフ)
Rev. 0
–50
–70
–30
–100
–4
–40
07098-012
ATTENUATION (dB)
–20
–30
－ 38/62 －
AD9785/AD9787/AD9788
表 28.ハーフバンド・フィルタ 1
表 29.ハーフバンド・フィルタ 2
Lower Coefficient
Upper Coefficient
Integer Value
Lower Coefficient
Upper Coefficient
Integer Value
H(1)
H(2)
H(3)
H(4)
H(5)
H(6)
H(7)
H(8)
H(9)
H(10)
H(11)
H(12)
H(13)
H(14)
H(15)
H(16)
H(17)
H(18)
H(19)
H(20)
H(21)
H(22)
H(23)
H(24)
H(25)
H(26)
H(27)
H(28)
H(55)
H(54)
H(53)
H(52)
H(51)
H(50)
H(49)
H(48)
H(47)
H(46)
H(45)
H(44)
H(43)
H(42)
H(41)
H(40)
H(39)
H(38)
H(37)
H(36)
H(35)
H(34)
H(33)
H(32)
H(31)
H(30)
H(29)
−4
0
+13
0
−34
0
+72
0
−138
0
+245
0
−408
0
+650
0
−1003
0
+1521
0
−2315
0
+3671
0
−6642
0
+20,755
+32,768
H(1)
H(2)
H(3)
H(4)
H(5)
H(6)
H(7)
H(8)
H(9)
H(10)
H(11)
H(12)
H(23)
H(22)
H(21)
H(20)
H(19)
H(18)
H(17)
H(16)
H(15)
H(14)
H(13)
−2
0
+17
0
−75
0
+238
0
−660
0
+2530
+4096
Rev. 0
表 30.ハーフバンド・フィルタ 3
Lower Coefficient
Upper Coefficient
Integer Value
H(1)
H(2)
H(3)
H(4)
H(5)
H(6)
H(7)
H(8)
H(15)
H(14)
H(13)
H(12)
H(11)
H(10)
H(9)
−39
0
+273
0
−1102
0
+4964
+8192
－ 39/62 －
AD9785/AD9787/AD9788
このスタティック位相調整により、公称信号に対して一定角度
だけオフセットした出力信号が発生されます。この機能を使う
と、ユーザーは必要に応じて NCO 出力と外部信号の位相を一致
させることができます。この機能は、特に複数の AD9785/
AD9787/AD9788 デバイスの NCO が同期するように設定される
場合に便利です。この位相オフセットにより、デバイス間の出
力タイミングの調整が可能になります。スタティック位相調整
値は、レジスタ 0x0B の NCO 位相オフセット・ワード[15:0]値
から得られます。
直交変調器
直交変調器は、NCO から発生されたキャリア信号とデバイスの
16 ビット並列入力ポートに入力される、アップサンプルされた
I と Q データをミックスする際に使われます。図 58 に、直交変
調器の詳しいブロック図を示します。
NCO は、レジスタ 0x0A のビット[31:0]で設定された 32 ビット
の周波数チューニング・ワード(FTW)で指定される周波数を持
つ直交キャリア信号を発生します。NCO は、アップサンプルさ
れた I データと Q データに一致するレートで動作します。発生
されたキャリア信号は、乗算器を使って I データおよび Q デー
タとミックスされます。次に直交積が加算されます。
デフォルトでは、周波数チューニング・ワード、位相制御、
DAC ゲイン・スケーリング、または DAC オフセット・レジス
タ(レジスタ 0x0A～レジスタ 0x0D)に対する SPI 書き込みが完了
すると、AD9785/AD9787/AD9788 の動作はこれらの変更を反映
するように直ちに更新されます。ただし、多くのアプリケーシ
ョンで、これらすべての機能を 1 回で更新するまではデバイス
動作を変更しないでこれらのレジスタを更新する方が便利なこ
とがあります。COMM レジスタ(レジスタ 0x00、ビット 1)で自
動 I/O 転送イネーブル・ビットをロー・レベルに設定すると、
初期 SPI 書き込み後に、これらすべての機能の値がバッファに
保存されます。これらすべての機能を同時に更新するときは、
COMM レジスタのビット 2 を設定する必要があります。このビ
ットはセルフ・リセット機能を持つため、後続の SPI 書き込み
でリセットする必要はありません。
NCO の sine 出力にはデータの反転を可能にするマルチプレクサ
が付いていることに注意してください。このマルチプレクサは、
ユーザが I/O レジスタ(レジスタ 0x01、ビット 10)に格納したス
ペクトル反転ビットにより制御されます。デフォルトでは sine
データの反転に設定されます。
数値制御発振器
NCO は、入力信号を新しい中心周波数に変換する複素キャリア
信号を発生します。複素キャリア信号は、互いに 90°オフセッ
トした同じ周波数の正弦波形の対です。複素キャリア信号の周
波数は、レジスタ 0x0A の周波数チューニング・ワード[31:0]値
を使って設定します。複素キャリア信号の周波数は次のように
計算されます。
逆 Sinc フィルタ
逆 sinc フィルタは、9 タップの FIR フィルタとして構成されて
います。0.4 × fDACCLK までの周波数で±0.05 dB 以下の通過帯域リ
ップルを持つようにデザインされています。通過帯域の上端で
必要なピーキングを持たせるため、逆 sinc フィルタは 3.4 dB の
固有挿入損失を持ちます。タップ係数を表 31 に示します。
{0 ≤ FTW ≤ 231}の場合、fCENTER = (FTW) (fDACCLK)/232 を使用
{231 < FTW < 232 − 1}の場合、fCENTER = fDACCLK × (1 − (FTW/232))
を使用
16 ビットの位相オフセットをシリアル・ポートを経由して位相
アキュムレータの出力に加算することができます。
I
DATA
INTERPOLATION
COSINE
FTW [31:0]
NCO
NCO PHASE OFFSET
WORD [15:0]
OUT_I
SINE
OUT_Q
–
+
–1
SPECTRAL
INVERSION
1
INTERPOLATION
07098-107
Q
DATA
0
図 58 .直交変調器ブロック図
Rev. 0
－ 40/62 －
AD9785/AD9787/AD9788
Integer Value
H(1)
H(2)
H(3)
H(4)
H(5)
H(9)
H(8)
H(7)
H(6)
–
+2
−4
+10
−35
+401
逆 sinc フィルタはデフォルトでディスエーブルされています。
レジスタ 0x01 の逆 sinc イネーブル・ビット(ビット 9)を設定す
ると、イネーブルすることができます。
I データパスと Q データパスのゲインは、レジスタ 0x0C の I
DAC 振幅スケール・ファクタ[8:0]または Q DAC 振幅スケー
ル・ファクタ[8:0]値を調整することにより、独立にスケールす
ることができます。これらの値は、デジタル乗算器への入力を
制御します。スケール・ファクタ値の範囲は 0 ～3.9921875 で、
次のように計算されます。
ScaleFactor[8 : 0]
128
15
5
10
10
5
15
0x4000
0x8000
0xC000
20
0xFFFF
DAC OFFSET VALUE
図 59.DAC 出力電流対 DAC オフセット値
DAC オフセット・パラメータにより発生されるオフセット電流
は、オフセットが 0 から 0x7FFF へ変化すると、0 mA から 10
mA に増えます。オフセット電流は、オフセットが 0x8000 から
0xFFFF へ変化すると、−10 mA から 0 mA へ増えます。
位相のデジタル補正
デジタル・スケール・ファクタは、デジタル変調器や逆 sinc フ
ィルタまたはその他のファクタによって発生する減衰を補償す
るときに使うことができます。
I データパスと Q データパスの DC 値は、独立に制御することが
できます。これは、レジスタ 0x0D の I DAC オフセット[15:0]値
と Q DAC オフセット[15:0]値を調整することにより行われます。
これらの値は、データパス値に直接加算されます。送信値が範
囲外にならないように注意してください。
図 59 に、I DAC オフセット[15:0]値と Q DAC オフセット[15:0]値
の関数としての DAC オフセット電流の変化を示します。デジタ
ル入力をミッドスケール(0x0000、2 の補数データ・フォーマッ
ト)に固定して、DAC オフセット値を 0～65535 で変化させたと
きの IOUTx_P と IOUTx_N の公称電流値を示しています。IOUTx_P と
IOUTx_N は相補電流出力であるため、IOUTx_P と IOUTx_N の和は常に
20 mA になります。
Rev. 0
0
0
0x0000
振幅とオフセットのデジタル制御
ScaleFactorValue 
20
IOUTx_N (mA)
Upper Coefficient
07098-108
Lower Coefficient
IOUTx_P (mA)
表 31.逆 Sinc フィルタ
位相補正ブロックは、DAC の後ろのアナログ直交変調器の位相
のアンバランスを補正するために設けてあります。直交変調器
の位相がバランスしていないと、大きなエネルギを持つサイド
バンドが発生します。位相補正ワードを調整すると、シング
ル・サイドバンド無線でイメージ除去を最適化することができ
ます。
I チャンネルと Q チャンネルは精確に 90°ずれている必要があり
ます。位相補正ワード[9:0] (レジスタ 0x0B)を使って、I チャンネ
ルと Q チャンネルとの間の位相角を変更することができます。
位相補正ワード[9:0]を 1000000000b に設定すると、Q DAC 出力
が I DAC 出力から約 14°離れて、チャンネル間の位相角が 104°
になります。位相補正ワード[9:0]を 0111111111b に設定すると、
Q DAC 出力が I DAC 出力から約 14°近づき、チャンネル間の位
相角が 76°になります。これらの 2 ポイントに基づくと、位相
補正レジスタの分解能は、約 28°/1024 すなわちコードあたり
0.027°になります。
－ 41/62 －
AD9785/AD9787/AD9788
デバイスの同期
システムには 2 つの異なる同期条件が要求されることがありま
す。複数の DAC を互いに同期させることが必要なシステムがあ
ります。たとえば、送信ダイバーシティーまたはビーム形成を
サポートするシステムでは、相関した信号を送信するために複
数のアンテナを使います。この場合、DAC 出力の位相は互いに
一致している必要がありますが、DAC 出力がシステム・レベル
のリファレンス・クロックに一致する要求はありません。時間
領域多重送信チェインを持つシステムでは、1 個または複数の
DAC がシステム・レベルのリファレンス・クロックに同期する
ことが要求されます。
クロック発生ステート・マシンの状態がすべてのデバイスで一
致し、かつ NCO 位相アキュムレータがすべてのデバイスで一致
しているとき、複数のデバイスは互いに同期しているものと見
なされます。システム・クロックの特定のクロック・エッジに
ついてクロック発生ステート・マシンとデバイスの NCO 位相ア
キュムレータとの間に既知の固定な関係がある場合に、デバイ
スはシステム・クロックに同期しているものと見なされます。
AD9785/AD9787/AD9788 は、これらの 2 つの条件でのデバイス
の同期に対して、パルス・モードと PN コード・モードの 2 つ
の動作モードをサポートしています。
同期ロジックの概要
図 60 に、内蔵同期受信ロジックのブロック図を示します。マル
チチップ同期機能としては、パルス・モードと疑似ランダム・ノ
イズ・コード(PN コード)変調/復調モードの 2 つの動作モードが
あります。これらの 2 つのモードの基本機能は、外部信号がデ
バイスに加えられたときに、内部クロック発生ステート・マシ
ンと NCO 位相アキュムレータを初期化することです。
クロック発生ステート・マシンの初期化を行う受信ロジックが、
DACCLK で 1 サイクル幅の初期化パルスを発生して、これがク
ロック発生ステート・マシン・ロジックを既知状態に設定しま
Rev. 0
す。パルス・モードでは、このパルスが SYNC_I 入力の各立ち
上がりエッジで発生されます。PN コード・モードでは、このパ
ルスが SYNC_I 入力で正しいコード・シーケンスが受信される
ごとに発生されます。
この初期化パルスによって、クロック発生ステート・マシンに
次の状態としてクロック状態[3:0]値(レジスタ 0x03、ビット
[7:4])がロードされます。同期ロジックからの初期化パルスが正
しく発生されると、DAC クロックで 32 (または 32 の倍数)サイ
クルごとに、DAC クロックの 1 サイクル間アクティブになりま
す。クロック発生ステート・マシンは DACCLK レートで動作す
る 32 個の状態を持つため、最初のパルスの後に受信する各初期
化パルスごとに現在の状態(ステート・マシンが既に設定済みの
状態)をロードして、デバイスの正しいクロック動作を維持しま
す。
クロック状態[3:0]値は、クロック発生ステート・マシンが初期
化時にリセットする状態です。この値を変更すると、SYNC_I
信号に対する内部クロックのタイミングを調整することができ
ます。クロック状態[3:0]値をインクリメントするごとに、内部
クロックが DACCLK の 1 周期分進みます。
NCO 位相アキュムレータは、パルス・モードまたは PN コー
ド・モードで初期化することができます。パルス・モードでは、
DATACLK 信号に同期されるすべてのデバイスの TXENABLE
ピンに同時ストローブ信号を送る必要があります。この信号が
すべてのデバイスの NCO の位相アキュムレータをリセットして、
NCO を同期化します。
PN コード・モードでは、マスター・デバイスの位相情報が
SYNC_I 信号を使ってスレーブ・デバイスに送られます。スレ
ーブ・デバイスはこの位相情報をデコードして、マスター・デ
バイスに一致するように NCO 位相アキュムレータを自動的に初
期化します。
－ 42/62 －
AD9785/AD9787/AD9788
DACCLK
CLOCK
GENERATION
NCO PHASE
ACCUMULATOR
RESET
STATE
•
•
•
INTERNAL
CLOCKS
LD-STATE
CLOCK
STATE [3:0]
NCO
RESET
GENERATOR
TXENABLE
(PIN 39)
TRANSMIT
PATH
PULSE MODE
ENABLE
0
1
SYNC MODE
SELECT
EDGE
DETECTOR
Δt
CODE
DEMODULATOR
SYNC_I
DELAY [4:0]
SYNC_I
ENABLE
SYNC ERROR
DETECTOR
PN CODE MODE ENABLE
CORRELATE
THRESHOLD [4:0]
SYNC TIMING
ERROR IRQ
07098-104
SYNC_I
(PIN 13, PIN 14)
図 60.同期受信回路のブロック図
MATCHED
LENGTH TRACES
REFCLK
TXENABLE
OUT
SYNC_I
SYSTEM CLOCK
LOW SKEW
CLOCK DRIVER
REFCLK
TXENABLE
PULSE
GENERATOR
OUT
LOW SKEW
CLOCK DRIVER
MATCHED
LENGTH TRACES
図 61.パルス・モードでのマルチチップ同期
Rev. 0
－ 43/62 －
07098-102
SYNC_I
AD9785/AD9787/AD9788
イのロジック・レベル・ピンであるため、TXENABLE 反転ビッ
トが SPI 内でセットされるまで、ストローブ信号はロー・ロジ
ック・レベルのパルスである必要があります。
デバイスのシステム・クロックへの同期
AD9785/AD9787/AD9788 は、システム内の複数のデバイスの
DAC 出力を同じ DAC クロック・エッジに一致させるパルス・
モード同期方式( 図 61 参照)を提供します。このパルス・モード
同期方式は 2 つの部分からなる動作です。最初の部分では、ワ
ンタイム・パルスまたは周期的信号を SYNC_I
(SYNC_I+/SYNC_I−)に入力することにより内部クロックが同期
化されます。SYNC_I 信号は、内部 DACCLK サンプル・レー
ト・クロックでサンプルされます。
この同期方式では、すべてのデバイスがスレーブ・デバイスで
あり、システム・クロック発生/分配チップがマスターとし機能
します。外部 LVDS 信号は、制約に従いすべてのスレーブ・デ
バイスの SYNC_I 入力に接続する必要があります。DAC クロッ
ク入力と SYNC_I 入力は、すべてのデバイスで長さが一致する
必要があります。
ここで、N は整数です。
SYNC_I 信号は複数の DAC に低スキューで分配されることが不
可欠です。同様に、REFCLK 信号も低スキューで分配される必
要があります。複数の DAC 間のこれらの信号のすべてのスキュ
ーは、タイミング条件として考慮する必要があります。SYNC_I
信号は DACCLK レートでサンプルされるため、SYNC_I パルス
のデータ有効ウインドウは同じ DACCLK 周期内にすべての
DAC で使用される必要があります。
内部クロックが同期化されると、データ・サンプリング・クロ
ックはすべてのデバイス間で位相が一致します。次のステップ
では、 DATACLK 信号に同期するすべてのデバイスの
TXENABLE ピンに同時ストローブ信号が必要になります。この
信号がすべてのデバイスの NCO の位相アキュムレータをリセッ
トして、NCO を同期化します。ストローブ信号は fDATACLK でサ
ンプルされ、入力データと同じセットアップとホールド・タイ
ムを満たす必要があります。TXENABLE ピンはアクティブ・ハ
図 62 に、REFCLK 入力に対する SYNC_I 入力のタイミングを示
します。タイミングは REFCLK 信号に対して相対的ですが、
SYNC_I は DACCLK レートでサンプルされることに注意してく
ださい。これは、SYNC_I 信号の立ち上がりエッジは、先行す
る REFCLK の立ち上がりエッジではなく、先行する DACCLK
の立ち上がりエッジのホールド・タイムの後で発生する必要が
あることを意味します。図 63 に、TXENABLE 入力のタイミン
グ図を示します。
SYNC_I 入力周波数には次の 2 つの制約があります。
f SYNC_ IN  f DATACLK
f SYNC_ IN 
f DAC
16  N
SYNC_I
tH_SYNC
tS_SYNC
07098-106
REFCLK
DACCLK
図 62.REFCLK に対する SYNC_I のタイミング図
REFCLK
DATACLK
tHREFCLK
tHDATACLK
07098-105
tSREFCLK
tSDATACLK
TXENABLE
図 63.TXENABLE 対 DATACLK および REFCLK のタイミング図
Rev. 0
－ 44/62 －
AD9785/AD9787/AD9788
表 32 に、パルス・モード同期機能をイネーブルするときに必要
とされるレジスタ設定を示します。
3.
4.
表 32.パルス同期モードのイネーブルに必要なレジスタ設定
Register
Bit
Parameter
Value
5.
0x01
[13]
[12]
[11]
PN code sync enable
Sync mode select
Pulse sync enable
0
0
1
6.
[26]
[25]
[10]
SYNC_I enable
SYNC_O enable
Set high
1
0
1
0x03
7.
同期タイミング・エラーの検出
同期ロジックは、入力データ・タイミングと同じエラー検出回
路を持っています。同期タイミング・マージン[3:0]変数(レジス
タ 0x03)は、同期インターフェースで SYNC タイミング・エラ
ーIRQ を発生させない(すなわちエラーなし状態を表示する)よう
にするために必要なセットアップとホールド・マージンを指定
します。したがって、セットアップとホールド・マージンが同
期タイミング・マージン[3:0]値を下回るごとに SYNC タイミン
グ・エラーIRQ が発生されますが、必ずしも SYNC_I 入力が誤
ってラッチされたことを示すものではありません。
SYNC タイミング・エラーIRQ がセットされると、補正動作に
よりタイミング・マージンを復元することができます。デバイ
スを手動モード同期エラー・モニターとエラー補正を行うよう
に設定することができます。
手動モードで、SYNC_I のセットアップとホールド・タイミン
グ・マージンをモニターするときは、次のステップを実行しま
す。
1.
2.
同期エラー・チェック・モード(レジスタ 0x03、ビット 18)
= 0 を設定します(マニュアル・チェック・モード)。
同期タイミング・マージン[3:0] (レジスタ 0x03、ビット
[3:0]) = 0000 (タイミング・マージンを最小値に)を設定しま
す。
SYNC_I 遅延[4:0] (レジスタ 0x03、ビット[23:19]) = 00000
(SYNC_I 遅延ラインを最小値に)を設定します。
同期ポート IRQ イネーブル(レジスタ 0x09、ビット 0) = 1
を設定します。
同期タイミング・エラーIRQ (レジスタ 0x09、ビット 6)に 1
の書を込んでクリアします。
同期タイミング・エラーIRQ と同期タイミング・エラー・
タイプ(レジスタ 0x09、ビット 4)を読み出します。同期タ
イミング・エラーIRQ がハイ・レベルの場合、サンプリン
グ・エラーが発生し、同期タイミング・エラー・タイプは、
サンプリング・エラーがセットアップ・タイム違反、また
はホールド・タイム違反のいずれによるかを表示します。
同期タイミング・エラーIRQ が発生しなくなるように、
SYNC_I 遅延[4:0]値を調整します。
複数デバイス間の相互同期
AD9785/AD9787/AD9788 同期エンジンは、PN コード同期方式を
使って、システム内の複数デバイスを同じ DAC クロック・エッ
ジに一致させます。PN コード方式は、すべての内部クロック、
およびすべてのデバイスの NCO の位相アキュムレータを同期さ
せます。この方式では、1 個のデバイスがマスターとして機能
し、残りのデバイスはスレーブとして構成されます。
マスター・デバイスは PN 符号化された信号を発生して、
SYNC_O (SYNC_O+/SYNC_O−)ピンから出力します。この信号
は、すべてのスレーブ・デバイスと自分自身の SYNC_I
(SYNC_I+/ SYNC_I−)入力に接続されます。スレーブ・デバイス
はマスターからのコードを受信し、有効なコードが受信される
たびに、信号を復調して同期パルスを発生します。各デバイス
の符号化された信号は、同期対象の各デバイスと同じ DAC クロ
ック・エッジでサンプルする必要があります。したがって、
REFCLK 信号が可能な限り少ないスキューですべてのデバイス
に届くことが極めて重要です。さらに、SYNC_I 信号も少ない
スキューですべてのデバイスに届くことが必要です。高い
DACCLK 周波数では、スキューの少ないクロック分配デバイス
を使って REFCLK 信号と SYNC_I 信号を分配し、これらの信号
のパターン長を一致させるようにプリント回路ボード・デザイ
ンに注意する必要があります。
MATCHED
LENGTH TRACES
REFCLK
TXENABLE
OUT
SYNC_I
SYSTEM CLOCK
LOW SKEW
CLOCK DRIVER
REFCLK
TXENABLE
SYNC_I
SYNC_O
MATCHED
LENGTH TRACES
07098-103
LOW SKEW
CLOCK DRIVER
OUT
図 64.PN コード・モードでのマルチチップ同期
Rev. 0
－ 45/62 －
AD9785/AD9787/AD9788
表 33 に、PN コード・モード同期機能をイネーブルするときに
必要とされるレジスタ設定を示します。
表 33.PN コード・モードのイネーブルに必要なレジスタ設定
Register
Bit
Parameter
Value
0x01
[13]
[12]
[11]
PN code sync enable
Sync mode select
Pulse sync enable
1
1
0
[31:27]
10000
[26]
[25]
Correlate Threshold
[4:0]
SYNC_I enable
SYNC_O enable
[10]
Set high
0x03
相関スレッショールド[4:0]値を大きくすると、デバイスは誤同
期し難くなりますが、ロック状態を維持するためには SYNC_I
入力でのビット・エラー・レートが低い必要があります。相関
スレッショールド[4:0]値を小さくすると、デバイスは誤同期し
易くなりますが、SYNC_I 入力でのビット・エラー・レートが
高くなってもロック状態を維持します(すなわち、ノイズに強く
なります)。相関スレッショールド[4:0]の推奨値は、デフォルト
で 16 です。
1
0 (slave devices)
1 (master device)
1
デバイスが正常に同期したことを確認するときは、すべてのデ
バイスの同期ロック・ステータス・ビット(レジスタ 0x09、ビッ
ト 10)を読み出します。読み出した同期ロック・ステータス・ビ
ットは、すべてのデバイスで 1 である必要があります。次に、
すべてのデバイスの同期ロック喪失ステータス・ビット(レジス
タ 0x09、ビット 11)を読み出します。読み出した同期ロック喪
失ステータス・ビットは、すべてのデバイスで 0 である必要が
あります。同期ロック喪失ステータス・ビットをクリアすると
きは、クリア・ロック・インジケータ・ビットを 1 に設定し、
続いて 0 に設定します(レジスタ 0x09、ビット 12)。
マスターによって発生される SYNC_O 信号は多くのビットに分
散しているため、この方法による同期は非常に強固です。壊れ
たビットまたはスレーブ・デバイスが誤読するビットがあって
も、通常、デバイスの同期には影響を与えません。デバイス同
期の信頼性が低い場合、複数の対策オプションがあります。マ
スター・デバイスの SYNC_O 遅延[4:0]値(レジスタ 0x03、ビッ
ト[15:11])を使って、すべてのデバイスについて 80 ps ステップ
でタイミングを調整することができます。さらに、マスター・
デバイスの SYNC_O 極性ビット(レジスタ 0x03、ビット 9)を
DACCLK 周期の 1/2 の遅延を提供するように設定することがで
きます。SYNC_I 遅延[4:0]ビット(レジスタ 0x03、ビット[23:19])
を使って、1 個のスレーブ・デバイスのタイミングを 80 ps ステ
ップで調整することができます。
Rev. 0
相関スレッショールド[4:0]値(レジスタ 0x03、Bits [31:27])は、
受信した SYNC_I 信号のコードと期待コードとの一致度を表示
します。同期ロック・ステータス・ビットをセットするために
は、スレッショールドが高いほど符号化された信号の高い一致
度が要求されます。スレッショールドが低い場合は低い一致度
で同期ロック・ステータス・ビットがセットされます。
割り込み要求動作
IRQ ピン(ピン 71)は警報として機能し、デバイスでタイミン
グ・エラーが発生したこと、および詳しい故障状態はレジスタ
0x09 を読み出すことによって得られることを知らせます。この
IRQ ピンはオープン・ドレインの、アクティブ・ロー出力です。
この IRQ ピンは、デバイスの外部でプルアップする必要があり
ます。このピンは、他のデバイスの IRQ ピンと接続(オープン・
ドレイン出力のワイヤード OR 接続)することができます。
割り込み要求を発生するエラー・フラグとしては、データ・タ
イミング・エラーと同期タイミング・エラーの 2 種類がありま
す。デフォルトでは、これらのエラー・フラグはセットされ、
IRQ ピンはアクティブ・ローになっています。これらのエラ
ー・フラグは、IRQ ピンの割り込みが発生しないようにマスク
することができます。
エラー・フラグはラッチされ、フラグ・ビットが上書きされる
までアクティブを維持します。
－ 46/62 －
AD9785/AD9787/AD9788
REFCLK入力の駆動
REFCLK 入力には低ジッタの差動駆動信号が必要です。
REFCLK は 1.8 V の電源を使う PMOS 入力差動対であるため、規
定の 400 mV の入力コモン・モード電圧を維持することは重要で
す。各入力ピンでは、400 mV のコモン・モード電圧を中心に
200 mV p-p～1 V p-p の振幅が可能です。これらの入力レベルは
LVDS に直接互換ではありませんが、REFCLK をオフセットし
た AC 結合 LVDS 信号から駆動することができます(図 65 参照)。
0.1µF
LVDS_P_IN
REFCLK+
50Ω
VCM = 400mV
07098-024
REFCLK–
0.1µF
クロックの直接駆動
図 65.LVDS の REFCLK 駆動回路
クリーンな sine クロックが使用可能な場合、REFCLK へトラン
ス結合することができます(図 66 参照)。低いサンプル・レート
に対しては、CMOS または TTL のクロックの使用も可能です。
CMOS から LVDS への変換の後に AC 結合することができます。
TTL OR CMOS
CLK INPUT
0.1µF
2 つ目のモードでは、クロック逓倍器回路をバイパスして、
DACCLK を直接 REFCLK ピンから入力します。このモードでは、
非常に高品質のクロックを DAC コアへ直接入力することができ
ます。REFCLK ピンを使って DACCLK を直接入力することは、
高い出力周波数で DAC 出力ノイズが小さいことが要求されるア
プリケーションで必要になります。
内蔵のクロック逓倍器の使用または REFCLK ピンからの
DACCLK の直接入力では、REFCLK 信号のジッタを小さくして
DAC ノイズ性能を最大化することが必要です。
50Ω
LVDS_N_IN
このクロック逓倍器は、大部分のアプリケーションの性能要求
を満たす高品質なクロックを提供します。内蔵のクロック逓倍
器を使うと、高速な DACCLK を発生して分配する負担がなくな
ります。
50Ω
REFCLK+
PLL をディスエーブルした場合(レジスタ 0x04、ビット 15 = 0)、
REFCLK 入力が直接 DAC サンプル・クロック(DACCLK)として
使われます。DATACLK 出力ピンの出力周波数は、
fDATACLK = fDACCLK ÷ IF
ここで、IF はインターポレーション・ファクタ(レジスタ 0x01、
ビット[7:6]で設定)。
クロックの逓倍
VCM = 400mV
07098-025
REFCLK–
50Ω BAV99ZXCT
HIGH SPEED
DUAL DIODE
PLL をイネーブルした場合(レジスタ 0x04、ビット 15 = 1)、ク
ロック逓倍回路が低レートの REFCLK 入力から DAC サンプ
ル・クロックを発生します。クロック逓倍器の機能ブロック図
を図 68 に示します。
クロック逓倍回路は、VCO 出力周波数 fVCO が REFCLK 入力信
号周波数の N1 × N2 倍になるように動作します。
図 66.TTL または CMOS の REFCLK 駆動回路
VCM を発生するシンプルなバイアス回路を図 67 に示します。ク
ロック・バイアス回路に対しては CVDD18 と CGND を使うこと
が重要です。クロックに混入するノイズやその他の信号は DAC
デジタル入力信号により増幅され、DAC 性能を低下させます。
CVDD18
1nF
1nF
CGND
07098-026
1kΩ
0.1µF
fDACCLK = fREFCLK × N2
PLL のバイアス設定
PLL 回路には 3 つのバイアス設定があり、公称値を設定する必
要があります。表 34 に示す PLL 値は、これらのパラメータの
推奨設定です。
図 67.REFCLK の VCM 発生回路
DAC REFCLK の設定
AD9785/AD9787/AD9788 には、 DAC サンプル・クロック
(DACCLK)を提供する 2 つのモードがあります。1 つ目のモード
では、低い入力周波数で動作するリファレンス・クロック、最
も一般的にはデータ入力周波数を入力する内蔵クロック逓倍器
を採用しています。内蔵フェーズ・ロック・ループ(PLL)を使っ
てリファレンス・クロックを高い周波数に上げ、これを DAC で
必要とされるすべての内部クロックの発生に使用します。
Rev. 0
DAC サンプル・クロック周波数 fDACCLK は、次のようになりま
す。
N1 と N2 の値は、fVCO が 1.0 GHz～2.0 GHz の最適動作範囲内を
維持するように選択する必要があります。VCO 出力周波数が既
知の場合、該当する PLL バンド・セレクト値(レジスタ 0x04、
ビット[7:2])を選択することができます。
VCM = 400mV
287Ω
fVCO = fREFCLK × (N1 × N2)
表 34.PLL の設定
Address
PLL SPI Control
Register
Bit
Optimal
Setting
PLL Loop Bandwidth
PLL VCO Drive
PLL Bias
0x04
0x04
0x04
[20:16]
[1:0]
[10:8]
01111
11
011
－ 47/62 －
AD9785/AD9787/AD9788
REFCLK
(PIN 5 AND PIN 6)
PHASE
DETECTION
0x04 [23:21]
VCO CONTROL
VOLTAGE
ADC
PLL_LOCK (PIN 65)
0x09 [3]
LOOP
FILTER
VCO
÷N2
÷N1
0x04 [12:11]
PLL LOOP
DIVISOR
0x04 [14:13]
PLL VCO
DIVISOR
DAC
INTERPOLATION
RATE
÷IF
DATACLK (PIN 37)
0x01 [7:6]
07098-027
0x04 [15]
PLL ENABLE
DAC CLOCK
図 68.クロック逓倍回路
表 35.代表的な VCO 周波数範囲対 PLL バンド・セレクト値
PLL Lock Ranges over Temperature, −40°C to +85°C
PLL Lock Ranges over Temperature, −40°C to +85°C
VCO Frequency Range in MHz11
VCO Frequency Range in MHz1
PLL Band Select
fLOW
fHIGH
PLL Band Select
fLOW
fHIGH
111111 (63)
111110 (62)
111101 (61)
111100 (60)
111011 (59)
111010 (58)
111001 (57)
111000 (56)
110111 (55)
110110 (54)
110101 (53)
110100 (52)
110011 (51)
110010 (50)
110001 (49)
110000 (48)
101111 (47)
101110 (46)
101101 (45)
101100 (44)
101011 (43)
101010 (42)
101001 (41)
101000 (40)
100111 (39)
100110 (38)
100101 (37)
100100 (36)
100011 (35)
100010 (34)
100001 (33)
100000 (32)
Auto mode
1975
1956
1938
1923
1902
1883
1870
1848
1830
1822
1794
1779
1774
1748
1729
1730
1699
1685
1684
1651
1640
1604
1596
1564
1555
1521
1514
1480
1475
1439
1435
Auto mode
2026
2008
1992
1977
1961
1942
1931
1915
1897
1885
1869
1853
1840
1825
1810
1794
1780
1766
1748
1729
1702
1681
1658
1639
1606
1600
1575
1553
1529
1505
1489
011111 (31)
011110 (30)
011101 (29)
011100 (28)
011011 (27)
011010 (26)
011001 (25)
011000 (24)
010111 (23)
010110 (22)
010101 (21)
010100 (20)
010011 (19)
010010 (18)
010001 (17)
010000 (16)
001111 (15)
001110 (14)
001101 (13)
001100 (12)
001011 (11)
001010 (10)
001001 (9)
001000 (8)
000111 (7)
000110 (6)
000101 (5)
000100 (4)
000011 (3)
000010 (2)
000001 (1)
000000 (0)
1402
1397
1361
1356
1324
1317
1287
1282
1250
1245
1215
1210
1182
1174
1149
1141
1115
1109
1086
1078
1055
1047
1026
1019
998
991
976
963
950
935
922
911
1468
1451
1427
1412
1389
1375
1352
1336
1313
1299
1277
1264
1242
1231
1210
1198
1178
1166
1145
1135
1106
1103
1067
1072
1049
1041
1026
1011
996
981
966
951
1
この表のロック・レンジは typ 値です。実際のロック・レンジはデバイ
スごとに変わります。
Rev. 0
－ 48/62 －
AD9785/AD9787/AD9788
4.
PLL バンド・セレクト値の設定
PLL VCO は約 1.0 GHz～2.0 GHz の有効動作範囲を持ち、表 35
に示すように 63 個の重複する周波数帯域でカバーされています。
所望の VCO 出力周波数に対して、複数の有効 PLL バンド・セ
レクト値が存在します。表 35 に示すデータは、代表的なデバイ
スのデータであることに注意してください。デバイス間の変動
により、実際の VCO 出力周波数範囲は 30 MHz～40 MHz だけ
シフトすることがあります。また、VCO 出力周波数は温度の関
数として変化します。したがって、最適な PLL バンド・セレク
ト値は各デバイスに対して特定の動作温度で指定する必要があ
ります。
デバイスは自動 PLL バンド・セレクト機能を内蔵しています。
イネーブルすると、デバイスは与えられた温度でデバイスの最
適 PLL バンド設定を決定します。この設定は、周囲温度で
±60°C の温度変化に耐えることができます。デバイスがこれよ
り大きな温度変化がある環境で動作する場合には、オフセット
を自動的に選択された PLL バンドに加える必要があります。次
の手順に、ユーザーの介入なしにデバイスが−40°C～+85°C の合
計動作範囲で周囲温度の変化に耐えるデバイスの PLL バンド・
セレクト値の設定方法を示します。(この手順中に、デバイスに
REFCLK を入力している必要があることに注意してください)。
温度検出による PLL バンド・セレクトの設定
N1 (レジスタ 0x04、ビット[14:13])と N2 (レジスタ 0x04、ビッ
ト[12:11])の値を表 34 に示す PLL 設定と一緒に設定する必要が
あります。
1.
2.
3.
PLL バンド・セレクト[5:0]値(レジスタ 0x04、Bits [7:2])を
63 に設定して、PLL 自動モードをイネーブルします。
PLL_LOCK ピンまたは PLL ロック・インジケータ(レジス
タ 0x09、ビット 3)がハイ・レベルになるのを待ちます。こ
れは 5 ms 以内に発生する必要があります。
6 ビットの PLL バンド・セレクト値(レジスタ 0x04、ビッ
ト[7:2])を読み出します。
Rev. 0
PLL 自動モードをイネーブルしたときの温度に基づいて、
リードバック値を PLL バンド・セレクト[5:0]パラメータ
(レジスタ 0x04、ビット[7:2])に再書き込みすることにより、
表 36 または表 37 に示す PLL バンドを設定します。
表 36.低域(0～31)バンドに対する最適 PLL バンドの設定
System Start-Up Temperature
Set PLL Band to
−40°C to −10°C
−10°C to +15°C
15°C to 55°C
55°C to 85°C
Readback Band + 2
Readback Band + 1
Readback Band
Readback Band − 1
表 37.高域(32～62)バンドに対する最適 PLL バンドの設定
System Start-Up Temperature
Set PLL Band to
−40°C to −30°C
−30°C to −10°C
−10°C to +15°C
15°C to 55°C
55°C to 85°C
Readback Band + 3
Readback Band + 2
Readback Band + 1
Readback Band
Readback Band − 1
メモリを使う既知温度キャリブレーション
温度検出による PLL バンド・セレクトの設定のセクションの手
順では、動作温度全域に耐える最適 PLL バンド・セレクト値を
選択するためには、スタートアップ時またはデバイスのリセッ
ト時に温度検出が必要です。温度検出機能がシステム内にない
場合は、別のオプションとして、自動 PLL バンド・セレクトを
使ってデバイスが既知温度の工場環境にあるときにデバイスの
最適設定を決めることです。最適バンドは不揮発性メモリに保
存されます。システムがパワーアップまたはリスタートするた
びに、最適値がデバイスにロードされます。
－ 49/62 －
AD9785/AD9787/AD9788
アナログ出力
I DAC と Q DAC のフル・スケール電流は、8.66 mA～31.66 mA
に設定することができます。先ず、1.2 V のバンド・ギャップ・
リファレンス電圧を使って、I120 (Pin 75)に接続された外付け抵
抗の電流を設定します。リファレンス回路の簡略化したブロッ
ク図を図 69 に示します。
AD9788
I DAC GAIN
1.2V BAND GAP
REFERENCE
5kΩ
I DAC
VREF
CURRENT
SCALING
I120
0.1µF
DAC FULL-SCALE
REFERENCE
CURRENT
10kΩ
07098-030
Q DAC
Q DAC GAIN
図 69.フル・スケール電流発生回路
外付け抵抗の推奨値は 10 kΩ であり、抵抗を流れる IREFERENCE を
120 μA に設定します。この電流が DAC の出力フル・スケール
電流を 20 mA に決定します。ゲイン誤差はこの抵抗のリニア関
数であるため、高精度の抵抗を使うと、デバイスの内部マッチ
ング仕様に従ってゲイン・マッチングを向上させることができ
ます。内部電流ミラーは電流ゲイン・スケール機能を提供しま
す。DAC ゲインは、SPI ポート・レジスタ(レジスタ 0x05 とレジ
スタ 0x07)内の 10 ビット・ワードで指定されます。DAC ゲイ
ン・レジスタのデフォルト値は約 20 mA の IFS を与え、ここで、
I DAC または Q DAC の IFS は次式で与えられます。
1.2 V  27  6

  
 DAC gain   32
R

 12  1024
振幅のデジタル・スケーリング
アナログ DAC 出力のゲイン・スケーリングは、レジスタ 0x05
とレジスタ 0x07 の値を変更することにより行われます。ただし、
これを行うと、アナログ出力での出力コモン・モード電圧も比
例して小さくなります。AD9785/AD9787/AD9788 が直交変調器
に DC 結合されている場合には、これによって問題が生ずるこ
とがあります。一般的な直交変調器は、入力コモン・モードの
変動に対して厳しい制約を持っています。
AD9785/AD9787/AD9788 では、デジタル・ゲイン・スケーリン
グ・ブロックを使ってこの問題に対処しています。ゲイン・ス
ケーリングは AD9785/AD9787/AD9788 内でデジタル処理によっ
て行われているため、出力フル・スケール電流に対する影響は
ありません。このデジタル・ゲイン・スケーリングは、信号の
ミッドスケール値に影響を与えない方法で行われます。ミッド
スケールを中心とする信号変化の大きさは、レジスタの設定で
調整される値に一致しています。デジタル・ゲイン・スケーリ
ングは、振幅スケール・ファクタ(ASF)レジスタ(レジスタ 0x0C)
を使って行われます。
補助 DAC の動作
AD9785/AD9787/ AD9788 には 2 個の補助 DAC があります。こ
れらの DAC のフル・スケール出力電流は、1.2 V のバンド・ギ
ャップ・リファレンス電圧と外付け抵抗から発生されます。リ
ファレンス・アンプ電流 IREFERENCE から補助 DAC リファレンス
電流へのゲイン・スケールは、補助 DAC ゲインをフルスケール
に設定した場合 16.67 です(10 ビット値、レジスタ 0x06 のビッ
ト[9:0]とレジスタ 0x08 のビット[9:0])。この値が、補助 DAC 1
と補助 DAC 2 の約 2 mA のフル・スケール電流を与えます。
補助 DAC 出力は、差動でありません。補助 DAC の両方(P と N)
が同時にアクティブになることはできません。非アクティブな
方は高インピーダンス状態(100 kΩ)になります。さらに、P 出力
または N 出力が電流ソースまたは電流シンクとして機能するこ
とができます。両補助 DAC の P 側と N 側の制御は、レジスタ
0x06 とレジスタ 0x08 のビット[15:14]を使って行います。電流ソ
ースのときの出力コンプライアンス電圧は 0 V～1.6 V で、電流
シンクのときの出力コンプライアンス電圧は 0.8 V～1.6 V です。
35
30
25
IFS (mA)
20
15
10
0
0
200
400
600
800
1000
DAC GAIN CODE
07098-031
5
図 70.DAC フル・スケール電流対 DAC ゲイン・コード
Rev. 0
－ 50/62 －
AD9785/AD9787/AD9788
各補助 DAC には 2 つの出力信号があります。一方の信号は P と、
他方は N と、それぞれ呼ばれます。各補助 DAC コントロー
ル・レジスタ(ビット 15)の符号ビットにより、補助 DAC の P 側
または N 側のいずれがターンオンするかが指定されます。補助
DAC の両方が同時にアクティブになることはできません。補助
DAC の構造を図 71 に示します。
0 TO 2mA
(SOURCE)
シンクまたはソースの選択は、回路デザイン時に行う必要があ
ります。回路が完成した後の電流のソースとシンクとの間の切
り替えには利点がありません。
DAC 出力の後ろに直交変調器が続く場合には、補助 DAC をロ
ーカル発振器(LO)フイードスルーの相殺に使うことができます。
この LO のフイードスルーは直交変調器の入力換算 DC オフセ
ット電圧(および DAC 出力オフセット電圧の不一致)によって発
生するため、システム性能が低下します。DAC と直交変調器と
の間の代表的なインターフェースを図 72 と図 73 に示します。
変調器の入力コモン・モード電圧が DAC の出力コンプライアン
ス・レンジより大きくなることがあるため、AC 結合または DC
レベル・シフトが必要になります。直交変調器の所要コモン・
モード入力電圧が DAC のそれと一致する場合は、図 72 の DC
阻止コンデンサは不要になります。
AUX_P
VBIAS
0 TO 2mA
(SINK)
AUX_N
07098-032
P/N
SOURCE/
SINK
直交変調器入力での DAC からのスプリアス信号(歪みと DAC イ
メージ)がシステム性能に影響を与える場合には、ローパスまた
はバンドパスの受動フィルタの使用が推奨されます。図 72 と図
73 に示す位置にフィルタを接続すると、ソース・インピーダン
スと負荷インピーダンスを容易に 50 Ω に近づけることができる
ため、フィルタのデザインが容易になります。
図 71.補助 DAC の構造
補助 DAC 1 の電流の大きさは、補助 DAC 1 コントロール・レジ
スタ(レジスタ 0x06)により、補助 DAC 2 の電流の大きさは、補
助 DAC 2 コントロール・レジスタ(レジスタ 0x08)により、それ
ぞれ制御されます。これらの補助 DAC は、電流のソースまたは
シンク能力を持っています。この選択は、いずれかの補助 DAC
コントロール・レジスタのビット 14 で行います。
QUADRATURE
MODULATOR V+
AUX
DAC1
QUADRATURE
MODULATOR V+
0.1µF
OPTIONAL
PASSIVE
FILTERING
I DAC
QUAD MOD
I INPUTS
AUX
DAC2
0.1µF
25Ω TO 50Ω
0.1µF
OPTIONAL
PASSIVE
FILTERING
Q DAC
QUAD MOD
Q INPUTS
07098-033
0.1µF
25Ω TO 50Ω
図 72.直交変調器に AC 結合した補助 DAC の代表的な使い方
AUX
DAC1 OR
DAC2
OPTIONAL
PASSIVE
FILTERING
25Ω TO 50Ω
QUAD MOD
I AND Q INPUTS
25Ω TO 50Ω
07098-115
I OR Q DAC
図 73.直交変調器に DC シフト付きで DC 結合した補助 DAC の代表的な使い方
Rev. 0
－ 51/62 －
AD9785/AD9787/AD9788
消費電力
図 74 ～図 78 に、種々の動作条件での AD9785/AD9787/AD9788
の消費電力を示します。すべてのグラフは、I チャンネルと Q
チャンネルにデータを入力して取得したものです。デバイスの
消費電力は、変調モードまたはアナログ出力周波数が変化して
も大幅に変わることはありません。全消費電力のグラフは、
DVDD18、DVDD33、CVDD18 の各電源の消費電力と一緒に示
してあります。
AVDD33 電源レールの消費電力は、デジタル動作モードとサン
プル・レートに依存しません。I DAC と Q DAC のフル・スケー
ル電流を公称値の 20 mA に設定したときの、AVDD33 電源レー
ルの電流(typ)は 51 mA (182 mW)です。フル・スケール電流を変
えると、AVDD33 レールの電源電流に直接影響があります。た
とえば、I DAC と Q DAC のフル・スケール電流をそれぞれ 10
mA に変えると、AVDD33 電源電流は 31 mA に減少します。
70
1800
1600
60
4× NCO
8× NCO
4×
2× NCO
POWER (mW)
POWER (mW)
50
8×
1200
1000
2×
800
600
1× NCO
400
40
30
8× NCO
8×
4× NCO
4×
2× NCO
2×
1× NCO
1×
20
1×
10
200
0
0
50
100
150
200
250
300
fDATA (MSPS)
0
07098-035
0
50
100
150
fDATA (MSPS)
図 74.消費電力、I と Q にデータあり、デュアル DAC モード
200
250
300
07098-037
1400
図 76.消費電力、デジタル 3.3 V 電源、I と Q にデータあり、
デュアル DAC モード
1400
4× NCO
1200
8× NCO
POWER (mW)
1000
4×
8×
800
2× NCO
600
2×
400
1× NCO
200
1×
0
50
100
150
fDATA (MSPS)
200
250
300
07098-036
0
図 75.消費電力、デジタル 1.8 V 電源、I と Q にデータあり、
デュアル DAC モード
Rev. 0
図 77.消費電力、クロック 1.8 V 電源、I と Q にデータあり、
デュアル DAC モード
－ 52/62 －
AD9785/AD9787/AD9788
140
120
POWER (mW)
100
80
60
40
20
0
200
400
600
800
1000
fDAC (MSPS)
07098-039
0
図 78.デジタル 1.8 V 電源、逆 Sinc フィルタの消費電力
Rev. 0
－ 53/62 －
AD9785/AD9787/AD9788
AD9785/AD9787/AD9788の評価ボード
このデータ・シートの以降部分では、 AD9785 、 AD9787 、
AD9788 の各デバイスをテストするための評価ボードについて
説明します。
出荷時のデフォルト・ジャンパ設定
出力の設定
各評価ボードにはアナログ・デバイセズの ADL5372 直交変調器
が実装されています。 AD9785/AD9787/AD9788 デバイスと
ADL5372 により、評価ボード上で容易に評価でき、かつインタ
ーフェースが容易な DAC と変調器の組み合わせを提供します。
AD9785/AD9787/AD9788 のシングルエンド出力または差動出力
を評価するためにハンダ付け可能なジャンパを設定することが
できます。

ジャンパーJP2、JP3、JP4、JP8 のハンダ接続はありま
せん。

ジャンパーJP14、JP15、JP16、JP17 はハンダ接続済み
です。
評価ボード上で ADL5372 を評価するときは、ジャンパ位置を次
のように変えてください。

ジャンパーJP2、JP3、JP4、JP8 をハンダ接続します。

ジャンパーJP14、JP15、JP16、JP17 のハンダ接続を外
します。
ADL5372 も評価ボード上で 5 V と GND の分離を必要とするこ
とに注意してください。
評価ボードの写真
5V POWER
SYNC
INPUTS
REFCLK
INPUT
JP4 JP15
S5
GND
+5V
DIGITAL DATA
INPUTS
JP8 JP14
ADL5372
OUTPUT
S8
AD9788
S9
ADL5372
JP3 JP16
DATACLK
OUTPUT
ADL5372
LO INPUT
JP2 JP17
S6
RESET
SPI
PORT
図 79.評価ボード
Rev. 0
－ 54/62 －
07098-058
SYNC
OUTPUTS
AD9785/AD9787/AD9788
評価ボード・ソフトウェア
Microsoft® Windows®向けの GUI.exe ファイルが評価ボードに添
付されている CD に含まれています。このファイルを使うと、
ユーザーは AD9785/AD9787/AD9788 上のすべての機能を容易に
設定することができます。図 80 に、このユーザー・インターフ
ェースを示します。図には AD9785/AD9787/AD9788 の設定で最
も重要な機能を示してあります。
I/Q FULL SCALE OUTPUT
CURRENT CONTROL
I/Q CHANNEL
GAIN MATCHING
DIGITAL GAIN
SCALING
I/Q OFFSET
CONTROL
I/Q PHASE
COMPENSATION
図 80.AD9788 のユーザー・インターフェース
Rev. 0
－ 55/62 －
NCO FREQUENCY
AND PHASE OFFSET
07098-059
INTERPOLATION AND
FILTER MODE SETTINGS
－ 56/62 －
C20
C76
C77
図 81.評価ボード、電源とデカップリング・コンデンサ
16V
22UF
DVDD33_IN
C21
TP6
RED
22UF
16V
AVDD33_IN
TP5
RED
16V
22UF
DVDD18_IN
16V
22UF
CVDD18_IN
ACASE
ACASE
ACASE
RED
TP3
ACASE
TP20
RED
RED
TP19
RED
TP18
RED
TP17
.1UF
C45
CC0603
.1UF
LC1812
L4
EXC-CL4532U1
C28
CC0603
LC1812
L3
EXC-CL4532U1
C71
CC0603
.1UF
LC1812
L2
EXC-CL4532U1
C68
CC0603
.1UF
LC1812
L1
EXC-CL4532U1
C42
CC0603
.1UF
C26
CC0603
.1UF
TP9
C70
CC0603
.1UF
C69
CC0603
.1UF
BLK
DVDD33
BLK
TP8
AVDD33
TP4
BLK
DVDD18
BLK
TP2
CVDD18
SPI_SDO
SPI_SDIO
SCLK
SPI_CSB
R55
10K
BLACK
TP15
C46
RED
TP14
RC080
5
Rev. 0
GND
VDDM_IN
ACASE
RC080
5
TP1
RED
R52
10K
1
2
5
3
1
74AC14
SO14
U6
SO14
U5
74AC14
6
SO14
U5
74AC14
4
SO14
U5
74AC14
2
22UF
16V
CC0402
13
12
9
11
13
CC0402
74AC14
SO14
U6
SO14
U5
74AC14
8
SO14
U5
74AC14
10
SO14
U5
74AC14
12
C67
.1UF
LC1812
L12
EXC-CL4532U1
R54
R53
R51
.1UF
C66
TP13
RC0805
9K
RC0805
9K
RC0805
9K
GND
RED
VDDM
RED
TP16
5
9
11
3
U6
4
10
8
6
P1
TJAK06RAP
FCI-68898
CLASS=IO
6
5
4
3
2
1
74AC14
SO14
U6
74AC14
SO14
U6
74AC14
SO14
U6
74AC14
SO14
AD9785/AD9787/AD9788
評価ボードの回路図
07098-044
AD9785/AD9787/AD9788
IOUT_N
IOUT-IOUT_P
AUX1_P
AUX1_N
AUX2_P
AUX2_N
S8
2
R 15
R 12
RC 060 3
R3
RC 060 3
RC 060 3
RC 060 3
50 0
RC0603
50 0
RC0603
RC0603
RC0603
50 0
1
R 17
50 0
S5
2
250
1
R2
250
R4
250
R14
250
R16
R 20
RC 060 3
R 19
0
RC 060 3
DNP
JP1
JP5
JP6
JP11
6
4
1
3
P
T2B
ADTL1-12
TC1-1T
T2A
IP
IN
QP
QN
S
4
6
3
1
1
2
3
6
4
T1B
ADTL1-12
T1A
C62
C61
.1UF
C60
C59
1NF
S
C58
6
CC 040 2
1
CC 040 2
2
3
CC 040 2
4
C57
1NF
C56
1NF
.1UF
C55
.1UF
C14
1NF
C31
.1UF
CVDD18
.1UF
1NF
1
1
TC1-1T
P
S15
2
S12
2
C6
CC 040 2
AVDD33
CC 040 2
CC 040 2
CC 040 2
CC 040 2
CC 040 2
CC 040 2
ACA S E
RC 060 3
RC 060 3
50
ACASE
VAL
CR2
P2D1
57
TC1-1T
6
4
52
T4A
54
3
P 2 D6
3
P2D4
2
P2D3
55
1
P2D2
56
1
P 2 D5
P 2 D7
TC1-1T
P2D0
58
P
P 2 D8
VO LT
ACA S E
6
5
VOLT
ACA S E
4
PRE
CLR
JP7
4
15
VDDD 18 _ 5 3
T3A
GN D ;5
53
P 2 D9
JP16
59
V SS D _ 5 4
4
P 2 D4
3
P 2D 11
2
P 2 D3
QN
0
P 2D 12
0
P 2 D2
R7
P 2 D1
V SS D _ 4 4
6
10 K
T4B
P 2 D0
VDD 18 _ 4 3
1
61
ADTL1-12
J
CLK
K
50
P2D7
VDDD 18 _ 6 0
P 2D 13
1
S
49
P2D8
R 63
60
P 2D 14
P 2D 10
62
4
P2D9
63
VDDD 33 _ 6 1
2
3
6
48
SYNC _O N
R 65
3
P2D10
TX
1K
S11
3
1
2
U10
6PINCONN
47
SYNC_OP
4
RC 120 6
64
2
1
2
3
74LCX112
46
P2D11
VDDD 33 _ 3 8
SW1
SPI_SDO
65
1
45
P2D12
66
V SS D _ 6 4
P 2D 15
SPI_SDI
DVDD33
44
P LL _ LO CK
DC L K
SPI_CLK
67
1
JP18
43
SP I_ S DO
P 1 D0
VAL
SPI_CSB
68
S14
42
P2D13
P 1 D1
R 64
69
1
P2D14
70
SP I_S DI
2
41
SP I_ C L K
RED
1K
P
40
P2D15
SP I_ C S B
VDDD 18 _ 3 3
RC 120 6
T3B
39
CR1
71
R ESE T
V SS D _ 3 2
P 1 D2
TP 1 1
TP 1 2
72
IRQ
P 1 D3
RED
73
V SS_ 7 2
P 1 D4
CC 060 3
74
RC1206
38
P 1 D5
75
ADTL1-12
37
IPT AT
S
36
P1D0
P 1 D6
4
C84
35
P1D1
VR E F _ 7 4
6
34
I12 0
P 1 D7
R8
.1UF
33
76
VDDA 33 _ 7 6
P 1 D8
RC0603
32
P1D2
V SS A _ 7 7
P 1 D9
RC 060 3
RC0603
31
P1D3
CC 060 3
RC 080 5
77
JP17
P1D4
78
VDDA 33 _ 7 8
P 1D 10
RC 060 3
79
QP
100
R18
30
80
V SS A _ 7 9
VDDD 18 _ 2 3
IOUT2_P
81
50
P1D5
VDDA 33 _ 8 0
D2P
29
V SS A _ 8 1
P 1D 11
6.3V
28
P1D6
P 1D 12
82
10UF
27
P1D7
V SS A _ 8 2
R56
DVDD33
R26
100
RC 060 3
26
P1D8
IOU T 2 _ P
P 1D 13
10K
25
P1D9
P 1D 14
V SS D _ 2 2
IOUT2_N
83
C18
P1D10
RC 060 3
IOU T 2 _ N
C8
24
AUX2_P
84
1NF
23
AUX2_N
86
R11
3
2
1
U11
22
87
85
V SS A _ 8 5
R10
A
NC
GND
21
P1D11
A U X 2_P
AUX1_N
50
20
P1D12
A U X 2_N
V SS D _ 1 5
AUX1_P
89
88
V SS A _ 8 8
S Y N C _1N
IOUT1_N
90
JP2
SN74LVC1G34
19
P1D13
A U X 1_N
R9
P1D14
A U X 1_P
P 1D 15
RC0603
VCC
18
91
V SS A _ 9 1
V SS_ 1 2
VDDD 33 _ 1 6
R6
Y
P1D15
92
V SS C _ 1 1
S Y N C _1P
IOUT1_P
93
JP3
17
94
D1N
4
5
16
IOU T 1 _ N
RC0603
15
IOU T 1 _ P
VDDC 18 _ 9
VDDC 18 _ 1 0
0
14
V SS A _ 9 4
V SS C _ 8
JP8
13
V SS C _ 7
95
D2N
25
RC0603
12
JP15
11
V SS A _ 9 5
50
R3 2
9
96
VDDA 33 _ 9 6
C LK_N
R1
8
0
R5
4 .7U F
97
V SS A _ 9 7
C LK_P
JP4
DVDD33
.1UF
C32
7
10
CC 040 2
D1P
6
1NF
CC 040 2
1
5
CC 040 2
C33
CC 040 2
98
VDDA 33 _ 9 8
V SS C _ 4
CC 040 2
VO LT
99
V SS A _ 9 9
V SS C _ 3
ACA S E
10 0
VDDA 33 _ 10 0
VDDC 18 _ 2
C37
2
4
VDDC 18 _ 1
C24
S7
3
.1UF
C78
C7
2
C9
1
1NF
C1
CLK_P
CLK_N
4.7UF
4.7UF
1NF
C15
CC 040 2
.1UF
4 .7U F
IN
IP
JP14
VOLT
P2D5
51
P2D6
P AD
P AD
Q
Q_
9779 T QF P
U1
R 21
5
6
RC 060 3
22
QOUT_N
C2
CC 040 2
S9
C38
.1UF
C25
1NF
C10
.1UF
1NF
C12
C29
.1UF
CC 040 2
2
DVDD33
2
S16
74LCX112
CC 040 2
RC 060 3
0
1
QOUT-QOUT_P
DVDD33
1
VO LT
R 22
S6
DVDD18
RC0805
ACA S E
CC 040 2
ACA S E
CC 040 2
VOLT
CC 040 2
VOLT
C34
CC 040 2
1NF
11
13
12
J
CLK
K
U10
DVDD18
CC 040 2
ACA S E
4 .7U F
10
C5
C35
C3
9
7
C4 0
C3 6
C27
1NF
C30
.1UF
Q
Q_
4.7UF
C13
PRE
CLR
GND
CC 040 2
CC 040 2
CC 040 2
CC 040 2
CC 040 2
.1UF
1NF
1NF
C39
C11
.1UF
.1UF
4 .7U F
1NF
VO LT
図 82.評価ボード、TxDAC に対するアナログ・インターフェースとデジタル・インターフェース
－ 57/62 －
07098-045
14
CC 040 2
ACA S E
Rev. 0
2
1
C4
4.7UF
P2D15
R59
22
RC0805
R58
DVDD33
DNP
図 83.評価ボード、ADL5372 (FMOD2)直交変調器
D2P
D2N
D1N
VAL
C65
CC0603
VAL
C7 4
CC0603
VAL
C80
CC0603
VAL
L9
VAL
LC0805
VAL
LC0805
L8
L11
VAL
LC0805
VAL
C64
CC0603
VAL
C7 5
CC0603
VAL
C79
CC0603
GND
10UF
10V
C43
VDDM
GND
ACASE
JP12
R24
100PF
CC0402
RC0603
R23
DNP
C50
RC0603
RC0603
C82
DNP
CC0402
.1UF
C47
10K
R25
MOD_QP
MOD_QN
VDDM
MOD_IN
J4
6
5
4
3
2
1
MOD_QP
MOD_QN
CC0402
T4
ETC1-1-13
1
S
2
9
8
7
GND
CC0402
C54
3
GND
100PF
L10
22
1
24
LC0805
100PF
2
23
C81
PAD
C53
D1P
21
10
MOD_IP
20
11
VAL
19
12
CC0603
FMOD
13
14
15
16
17
18
U9
MOD_IP
MOD_IN
CC0402
100PF
VAL
C73
－ 58/62 －
1
2
GND
CC0402
CC0402
J3
.1UF
C72
CC0402
C51
100PF
100PF
OUTPUT
MODULATED
C63
CC0402
L18
VAL
LC0805
VAL
LC0805
L17
100PF
100PF
CC0402
CC0402
C87
C83
.1UF
C52
.1UF
ACASE
GND
CC0402
C90
GND
ACASE
VDDM
10UF
10V
C41
VDDM
VDDM
10UF
10V
C44
07098-046
Rev. 0
CC0603
AD9785/AD9787/AD9788
P
4
5
J1
2
1
R13
VAL
5
4
P
T2
1
2
ETC1-1-13
S
CC040
2
C23
.1UF
CC0402
3
.1UF
－ 59/62 －
25
R29
25
R28
RC0402
RC040
2
Rev. 0
RC0402
RC040
2
C19
300
R31
R30
1K
CC0402
CC0402
C16
.1UF
C17
DNP
CVDD18
CLK_N
CLK_P
AD9785/AD9787/AD9788
図 84.評価ボード、TxDAC クロック・インターフェース
07098-047
RC0402
－ 60/62 －
B17
B18
B19
B20
B21
B22
B23
B24
B25
A17
A18
A19
A20
A21
A22
A23
A24
A25
PKG_TYPE=MOLEX110
VAL
B16
PKG_TYPE=MOLEX110
VAL
B15
A16
B11
A11
A15
B10
B7
A7
A10
B6
A6
B9
B5
A5
B8
B4
A4
A9
B3
A3
A8
B2
A2
P4
B1
P4
P4
図 85.評価ボード、デジタル入力データ・ライン
BLK
GND
PKG_TYPE=MOLEX110
VAL
C25
C24
C23
C22
C21
C20
C19
C18
C17
C16
C15
C11
C10
C9
C8
C7
C6
C5
C4
C3
C2
C1
TP7
BLK
P1D14
P1D12
P1D10
P1D8
P1D6
P1D4
P1D2
P1D0
P2D14
P2D12
P2D10
P2D8
P2D6
P2D4
P2D2
P2D0
P4
PKG_TYPE=MOLEX110
VAL
D25
D24
D23
D22
D21
D20
D19
D18
D17
D16
D15
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
P4
PKG_TYPE=MOLEX110
VAL
E25
E24
E23
E22
E21
E20
E19
E18
E17
E16
E15
E11
E10
E9
E8
E7
E6
E5
E4
E3
E2
E1
P1D15
P1D13
P1D11
P1D9
P1D7
P1D5
P1D3
P1D1
P2D15
P2D13
P2D11
P2D9
P2D7
P2D5
P2D3
P2D1
07098-048
Rev. 0
A1
AD9785/AD9787/AD9788
図 86.評価ボード、内蔵電源
Rev. 0
－ 61/62 －
VAL
CNTERM_2P
2
1
P2
2
1
1UF
C93
C94
CC0603
1UF
CC0603
C91
CC0603
1UF
C88
CC0603
1UF
C85
CC0603
1UF
C92
CC0603
1UF
C89
CC0603
1UF
C86
CC0603
1UF
3
2
1
3
2
3
2
1
ADP3339-3-3
4
U4
4
U3
4
U2
ADP3339-3-3
ADP3339-1-8
ADP3339-1-8
1
3
2
1
4
U7
JP22
JP21
JP20
JP19
AVDD33_IN
DVDD33_IN
DVDD18_IN
CVDD18_IN
07098-049
J2
AD9785/AD9787/AD9788
AD9785/AD9787/AD9788
外形寸法
16.00 BSC SQ
1.20
MAX
14.00 BSC SQ
100
1
SEATING
PLANE
76
76
75
100
1
75
PIN 1
BOTTOM VIEW
(PINS UP)
D07098-0-1/08(0)-J
0.75
0.60
0.45
TOP VIEW
(PINS DOWN)
CONDUCTIVE
HEAT SINK
51
25
26
0.20
0.09
51
50
25
50
1.05
1.00
0.95
7°
3.5°
0°
0.50 BSC
0.27
0.22
0.17
0.15
0.05
26
6.50
NOM
COPLANARITY
0.08
121207-A
COMPLIANT TO JEDEC STANDARDS MS-026-AED-HDT
NOTES:
1. CENTER FIGURES ARE TYPICAL UNLESS OTHERWISE NOTED.
2. THE PACKAGE HAS A CONDUCTIVE HEAT SLUG TO HELP DISSIPATE HEAT AND ENSURE RELIABLE OPERATION
OF THE DEVICE OVER THE FULL INDUSTRIAL TEMPERATURE RANGE. THE SLUG IS EXPOSED ON THE BOTTOM OF
THE PACKAGE AND ELECTRICALLY CONNECTED TO CHIP GROUND. IT IS RECOMMENDED THAT NO PCB SIGNAL
TRACES OR VIAS BE LOCATED UNDER THE PACKAGE THAT COULD COME IN CONTACT WITH THE CONDUCTIVE
SLUG. ATTACHING THE SLUG TO A GROUND PLANE WILL REDUCE THE JUNCTION TEMPERATURE OF THE DEVICE,
WHICH MAY BE BENEFICIAL IN HIGH TEMPERATURE ENVIRONMENTS.
3. θJA: 27.4°C/W WITH THERMAL PAD UNSOLDERED, 19.1°C/W WITH THERMAL PAD SOLDERED TO PCB.
図 87.100 ピン薄型クワッド・フラット・パッケージ、露出パッド[TQFP_EP]
(SV-100-1)
寸法: mm
オーダー・ガイド
Model
Temperature Range
Package Description
Package Option
AD9785BSVZ1
−40C to +85C
100-Lead TQFP_EP
SV-100-1
AD9785BSVZRL1
−40C to +85C
100-Lead TQFP_EP
SV-100-1
AD9787BSVZ1
−40C to +85C
100-Lead TQFP_EP
SV-100-1
AD9787BSVZRL1
−40C to +85C
100-Lead TQFP_EP
SV-100-1
−40C to +85C
100-Lead TQFP_EP
SV-100-1
−40C to +85C
100-Lead TQFP_EP
SV-100-1
AD9788BSVZ
1
AD9788BSVZRL1
AD9785-EBZ1
AD9787-EBZ1
AD9788-EBZ1
1
Evaluation Board
Evaluation Board
Evaluation Board
Z = RoHS 準拠製品
Rev. 0
－ 62/62 －

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