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日本語参考資料
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クワッド、16ビット、2.8 GSPS
TxDAC+®D/Aコンバータ
AD9144
データシート
機能ブロック図
特長
入力データ・レート 1 GSPS 以上をサポート
低スプリアスおよび低歪みの当社独自デザイン
75 MHz IF での 6 キャリア GSM IMD = 77 dBc
DC IF、−9 dBFS で SFDR = 82 dBc
柔軟な 8 レーン JESD204B インターフェース
2.8 GSPS でクワッドまたはデュアル DAC モードをサポート
複数チップの同期
固定遅延
データ・ジェネレータの遅延補償
1×、2×、4×、8× が選択可能なインターポレーション・フィル
タ
低消費電力アーキテクチャ
入力信号電力検出
ダウンストリーム・アナログ回路保護用の緊急停止機能
消費電力をさらに削減する送信イネーブル機能
高性能低ノイズの位相ロック・ループ (PLL) クロック逓倍器
デジタル逆 sinc フィルタ
低消費電力: 1.6 GSPS で 1.6 W、2.0 GSPS で 1.7 W、フル動
作状態
エクスポーズド・パッド付きの 88 ピン LFCSP パッケージを採
用
図 1.
アプリケーション
ワイヤレス通信
3G/4G W-CDMA 基地局
広帯域レピータ
ソフトウェア無線
広帯域通信
ポイント to ポイント
ローカル・マルチポイント・ディストリビューション・サー
ビス (LMDS)、およびマルチチャンネル・マルチポイン
ト・ディストリビューション・サービス (MMDS)
送信ダイバーシティー、マルチプル入力／マルチプル出力
(MIMO)
計装機器
自動テスト装置
製品のハイライト
1.
2.
3.
概要
AD9144 は、広いダイナミックレンジを持つ 16 ビットのクワッ
ド D/A コンバータ(DAC)であり、最大サンプル・レートは 2.8
GSPS で、ナイキスト周波数までのマルチキャリア生成が可能で
す。DAC 出力は、アナログ・デバイセズの ADRF672x アナログ
直交変調器(AQM)とシームレスにインターフェースするように
最適化されています。オプションの 3 線式または 4 線式のシリア
ル・ポート・インターフェース (SPI)を使うと、多くの内部パラ
メータの書込み／読出しが可能です。フルスケール出力電流は、
13.9 mA～27.0 mA の範囲で設定することができます。AD9144 は
88 ピン LFCSP パッケージを採用しています。
4.
5.
6.
1 GHz を超える超広帯域の複素信号帯域幅により、新しい
ワイドバンドおよびマルチバンド・ワイヤレス・アプリケ
ーションが可能になります。
高度な低スプリアスおよび低歪みデザイン技術により、ベ
ースバンドから高い中間周波数までの広帯域信号の高品質
の波形合成が可能です。
JESD204B Subclass 1 のサポートにより、ソフトウェア・デ
ザインとハードウェア・デザインでのマルチチップ同期が
簡素化されます。
シリアライザ／ディシリアライザ (SERDES) JESD204B 8 レ
ーン・インターフェースにより、データ・インターフェー
ス用のピン数を削減
プログラマブルな送信イネーブル機能を使うと、消費電力
とウェイクアップ時間との間のバランスを容易にデザイン
可能
12 mm × 12 mm フットプリントの小型パッケージ・サイズ
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. 0
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本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD9144
データシート
目次
特長 ...................................................................................................... 1
SERDES クロックのセットアップ ............................................ 30
アプリケーション .............................................................................. 1
等化モードのセットアップ ........................................................ 30
概要 ...................................................................................................... 1
リンク・レイテンシのセットアップ ........................................ 30
機能ブロック図 .................................................................................. 1
クロスバーのセットアップ ........................................................ 32
製品のハイライト .............................................................................. 1
JESD204B シリアル・データ・インターフェース ...................... 33
改訂履歴 .............................................................................................. 3
JESD204B の概要 ......................................................................... 33
詳細機能ブロック図 .......................................................................... 4
物理層 ........................................................................................... 34
仕様 ...................................................................................................... 5
データ・リンク層 ........................................................................ 37
DC 仕様 ........................................................................................... 5
トランスポート層 ........................................................................ 45
デジタル仕様 .................................................................................. 6
JESD204B のテスト・モード ..................................................... 58
電源ごとの最大 DAC 更新レート仕様 ........................................ 7
JESD204B エラーのモニタ ......................................................... 59
JESD204B シリアル・インターフェース速度仕様 .................... 7
ハードウェアの考慮事項 ............................................................ 61
SYSREF―DAC 間クロック・タイミング仕様........................... 7
デジタル・データパス .................................................................... 65
デジタル入力データ・タイミング仕様 ...................................... 8
デュアル・ページング ................................................................ 65
遅延変動仕様 .................................................................................. 8
データ・フォーマット ................................................................ 65
JESD204B インターフェース電気的仕様 .................................... 9
インターポレーション・フィルタ ............................................ 65
AC 仕様 ......................................................................................... 10
デジタル変調................................................................................ 66
絶対最大定格 .................................................................................... 11
逆 Sinc ........................................................................................... 67
熱抵抗............................................................................................ 11
デジタル・ゲイン、位相調整、DC オフセット、群遅延 ...... 67
ESD の注意 ................................................................................... 11
I から Q へのスワップ................................................................. 68
ピン配置およびピン機能説明 ........................................................ 12
NCO アライメント ...................................................................... 68
用語 .................................................................................................... 15
ダウンストリーム保護 ................................................................ 70
代表的な性能特性 ............................................................................ 16
データパス PRBS ......................................................................... 72
動作原理 ............................................................................................ 21
DC テスト・モード ..................................................................... 72
シリアル・ポート動作 .................................................................... 22
割込み要求動作 ................................................................................ 73
データ・フォーマット ................................................................ 22
割込みサービス・ルーチン ........................................................ 73
シリアル・ポート・ピンの説明 ................................................ 22
DAC 入力クロックの設定 ............................................................... 75
シリアル・ポートのオプション ................................................ 22
CLK± 入力の駆動 ........................................................................ 75
チップ情報 ........................................................................................ 24
クロックの逓倍............................................................................ 75
デバイスのセットアップ・ガイド................................................. 25
PLL の起動.................................................................................... 77
概要................................................................................................ 25
アナログ出力 .................................................................................... 78
ステップ 1: DAC の起動 .............................................................. 25
トランスミット DAC 動作 .......................................................... 78
ステップ 2: デジタル・データパス ........................................... 25
デバイスの消費電力 ........................................................................ 81
ステップ 3: トランスポート層 ................................................... 26
温度センサー................................................................................ 81
ステップ 4: 物理層 ....................................................................... 26
起動シーケンス ................................................................................ 82
ステップ 5: データ・リンク層 ................................................... 27
ステップ 1: DAC の起動.............................................................. 82
ステップ 6: オプションのエラー・モニタリング .................... 27
ステップ 2: デジタル・データパス ........................................... 82
ステップ 7: オプション機能 ....................................................... 27
ステップ 3: トランスポート層 ................................................... 83
DAC PLL のセットアップ ........................................................... 28
ステップ 4: 物理層....................................................................... 83
インターポレーション ................................................................ 28
ステップ 5: データ・リンク層 ................................................... 83
JESD204B のセットアップ.......................................................... 28
ステップ 6: エラー・モニタリング ........................................... 84
Rev. 0
－ 2/127 －
AD9144
データシート
レジスタ・マップと説明 ................................................................ 85
外形寸法.......................................................................................... 127
デバイス・コンフィギュレーション・レジスタ・マップ ..... 85
オーダー・ガイド ...................................................................... 127
デバイス・コンフィギュレーション・レジスタの説明 ......... 92
3 種類の DAC PLL リファレンス周波数に対するルックアップ・
テーブル .......................................................................................... 123
改訂履歴
7/14—Revision 0: Initial Version
Rev. 0
－ 3/127 －
AD9144
データシート
詳細機能ブロック図
DACCLK
SERDES
PLL
HB2
HB1
OUT3+
COMPLEX
MODULATION
HB3
HB1
HB2
I-GAIN
OUT3–
Q-OFFSET
Q-GAIN
PHASE
ADJUST
DACCLK
I-OFFSET
OUT2+
÷4, ÷8
HB3
FSC
HB2
HB1
OUT2–
COMPLEX
MODULATION
HB3
OUT1+
FSC
PDP0
SERDIN0±
MODE CONTROL
NCO
MODE CONTROL
INV SINC
SERDIN7±
NCO
fDAC
CLOCK DATA RECOVERY
AND CLOCK FORMATTER
VTT
INV SINC
PDP1
FSC
I-GAIN
OUT1–
Q-OFFSET
Q-GAIN
PHASE
ADJUST
DACCLK
I-OFFSET
fDAC
HB1
PROTECT_OUT0
PROTECT_OUT1
SYNCOUT1+
SYNCOUT1–
FSC
OUT0–
SYNCHRONIZATION
LOGIC
CONFIG
REGISTERS
CLOCK DISTRIBUTION
AND
CONTROL LOGIC
PLL_CTRL
SERIAL
I/O PORT
POWER-ON
RESET
REF
AND
BIAS
SYSREF
RCVR
CLK
RCVR
I120
SYSREF+
SYSREF–
CLK+
CLK–
11675-002
DAC PLL
TXEN1
IRQ
TXEN0
RESET
SDO
SDIO
SCLK
CS
DAC
ALIGN
DETECT
DACCLK
PLL_LOCK
図 2.
Rev. 0
OUT0+
÷4, ÷8
HB3
CLK_SEL
SYNCOUT0+
SYNCOUT0–
HB2
－ 4/127 －
AD9144
データシート
仕様
DC 仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = −40°C～+85°C、IOUTFS = 20 mA。
表 1.
Parameter
Test Conditions/Comments
Min
RESOLUTION
ACCURACY
Differential Nonlinearity (DNL)
Integral Nonlinearity (INL)
MAIN DAC OUTPUTS
Gain Error
I/Q Gain Mismatch
Full-Scale Output Current
Maximum Setting
Minimum Setting
Output Compliance Range
Output Resistance
Output Capacitance
Gain DAC Monotonicity
Settling Time
Typ
Max
Unit
16
Bits
±1.0
±2.0
LSB
LSB
With calibration
With internal reference
−2.5
−0.6
+2
+5.5
+0.6
% FSR
% FSR
25.5
13.1
−250
27.0
13.9
28.6
14.8
+750
mA
mA
mV
MΩ
pF
Based on a 4 kΩ external resistor between I120 and GND
0.2
3.0
Guaranteed
20
To within ±0.5 LSB
ns
MAIN DAC TEMPERATURE
DRIFT
Offset
Gain
Reference Voltage
0.04
32
16
ppm/°C
ppm/°C
ppm/°C
REFERENCE
Internal Reference Voltage
1.2
V
ANALOG SUPPLY VOLTAGES
AVDD33
PVDD12
CVDD12
DIGITAL SUPPLY VOLTAGES
SIOVDD33
VTT
DVDD12
3.13
1.14
1.14
3.3
1.2
1.2
3.47
1.26
1.26
V
V
V
3.13
1.1
3.3
1.2
3.47
1.37
V
V
1.14
1.274
1.2
1.3
1.26
1.326
V
V
1.14
1.274
1.71
1.2
1.3
1.8
1.26
1.326
3.47
V
V
V
1.59
1.84
W
126
95.3
101
518.2
234
11
36
134
112.4
111
654
255
12
50
mA
mA
mA
mA
mA
mA
µA
SVDD12
IOVDD
POWER CONSUMPTION
4× Interpolation Mode, JESD
Mode 4, 8 SERDES Lanes
AVDD33
PVDD12
CVDD12
SVDD12
DVDD12
SIOVDD33
IOVDD
Rev. 0
fDAC = 1.6 GSPS, IF = 40 MHz, NCO off, PLL on, digital gain
on, inverse sinc on, DAC FSC = 20 mA
Includes VTT
－ 5/127 －
AD9144
データシート
デジタル仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = −40°C～+85°C、IOUTFS = 20 mA。
表 2.
Parameter
Symbol
Test Conditions/Comments
Min
High
1.8 V ≤ IOVDD ≤ 3.3 V
0.7 × IOVDD
Low
1.8 V ≤ IOVDD ≤ 3.3 V
Typ
Max
Unit
CMOS INPUT LOGIC LEVEL
Input Voltage (VIN) Logic
V
0.3 × IOVDD
V
CMOS OUTPUT LOGIC LEVEL
Output Voltage (VOUT) Logic
High
1.8 V ≤ IOVDD ≤ 3.3 V
Low
1.8 V ≤ IOVDD ≤ 3.3 V
MAXIMUM DAC UPDATE RATE
0.7 × IOVDD
V
0.3 × IOVDD
V
1
1× interpolation 2 (see Table 4)
2× interpolation
3
1060
MSPS
2120
MSPS
4× interpolation
2800
MSPS
8× interpolation
2800
MSPS
1× interpolation
1060
MSPS
2× interpolation
1060
MSPS
4× interpolation
700
MSPS
8× interpolation
350
MSPS
ADJUSTED DAC UPDATE RATE
INTERFACE
4
Number of JESD204B Lanes
8
Lanes
JESD204B Serial Interface Speed
Minimum
Per lane
Maximum
Per lane, SVDD12 = 1.3 V ± 2%
1.42
10.6
Gbps
Gbps
DAC CLOCK INPUT (CLK+, CLK−)
Differential Peak-to-Peak Voltage
400
Common-Mode Voltage
Self biased input, ac-coupled
Maximum Clock Rate
1000
2000
600
mV
2800
6.0 GHz ≤ fVCO ≤ 12.0 GHz
REFCLK Frequency (PLL Mode)
mV
MHz
35
1000
MHz
2000
mV
2000
mV
fDATA/(K × (F/S))
Hz
SYSTEM REFERENCE INPUT
(SYSREF+, SYSREF−)
Differential Peak-to-Peak Voltage
400
Common-Mode Voltage
0
SYSREF± Frequency
1000
5
SYSREF TO DAC CLOCK 6
SYSREF differential swing = 0.4 V, slew rate
= 1.3 V/ns, common modes tested: ac-coupled,
0 V, 0.6 V, 1.25 V, 2.0 V
Setup Time
tSSD
131
ps
Hold Time
tHSD
119
ps
Keep Out Window
KOW
20
ps
SPI
Maximum Clock Rate
SCLK
IOVDD = 1.8 V
10
MHz
Minimum SCLK Pulse Width
High
tPWH
8
ns
Low
tPWL
12
ns
SDIO to SCLK
Setup Time
Rev. 0
tDS
5
－ 6/127 －
ns
AD9144
データシート
Parameter
Hold Time
Symbol
Test Conditions/Comments
Min
Typ
Max
Unit
tDH
2
ns
tDV
25
ns
Setup Time
tSCSB
5
ns
Hold Time
tHCSB
2
ns
SDO to SCLK
Data Valid Window
CS to SCLK
E
A
1
DAC 更新レート条件の詳細仕様については、表 3 を参照してください。
2
1× インターポレーションの最大速度は、JESD インターフェースにより制限されます。 詳細については、表 4 を参照してください。
3
2× インターポレーションの最大速度は、JESD インターフェースにより制限されます。 詳細については、表 4 を参照してください。
4
JESD 速度条件の詳細仕様については、表 4 を参照してください。
5
K、F、S は、JESD204B トランスポート層のパラメータです。 定義については、表 42 を参照してください。
6
SYSREF と DAC 間のクロック・タイミング条件の詳細仕様については、表 5 を参照してください。
電源ごとの最大 DAC 更新レート仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = −40°C～+85°C、IOUTFS = 20 mA。
表 3.
Parameter
Test Conditions/Comments
Min
MAXIMUM DAC UPDATE RATE
DVDD12, CVDD12 = 1.2 V ± 5%
DVDD12, CVDD12 = 1.2 V ± 2%
DVDD12, CVDD12 = 1.3 V ± 2%
2.23
2.41
2.80
Typ
Max
Unit
GSPS
GSPS
GSPS
JESD204B シリアル・インターフェース速度仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = −40°C～+85°C、IOUTFS = 20 mA。
表 4.
Parameter
Test Conditions/Comments
Min
Max
Unit
HALF RATE
SVDD12 = 1.2 V ± 5%
SVDD12 = 1.2 V ±2%
SVDD12 = 1.3 V ± 2%
5.65
5.65
5.65
Typ
8.92
9.42
10.64
Gbps
Gbps
Gbps
FULL RATE
SVDD12 = 1.2 V ± 5%
SVDD12 = 1.2 V ±2%
SVDD12 = 1.3 V ± 2%
2.83
2.83
2.83
4.63
4.93
5.52
Gbps
Gbps
Gbps
OVERSAMPLING
SVDD12 = 1.2 V ± 5%
SVDD12 = 1.2 V ±2%
SVDD12 = 1.3 V ± 2%
1.42
1.42
1.42
2.31
2.46
2.76
Gbps
Gbps
Gbps
SYSREF―DAC 間クロック・タイミング仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = −40°C～+85°C、IOUTFS = 20 mA、SYSREF± 同相モード電圧 = 0.0 V、0.6 V、1.25 V、および 2.0 V。
表 5.
Parameter
SYSREF DIFFERENTIAL SWING = 0.4 V, SLEW RATE = 1.3 V/ns
Setup Time
Hold Time
SYSREF DIFFERENTIAL SWING = 0.7 V, SLEW RATE = 2.28 V/ns
Setup Time
Rev. 0
Test Conditions/Comments
Min
Unit
AC-coupled
DC-coupled
AC-coupled
DC-coupled
126
131
92
119
ps
ps
ps
ps
AC-coupled
96
ps
－ 7/127 －
AD9144
データシート
Parameter
Hold Time
SYSREF SWING = 1.0 V, SLEW RATE = 3.26 V/ns
Setup Time
Hold Time
Test Conditions/Comments
DC-coupled
AC-coupled
DC-coupled
Min
104
77
95
Unit
ps
ps
ps
AC-coupled
DC-coupled
AC-coupled
DC-coupled
83
90
68
84
ps
ps
ps
ps
デジタル入力データ・タイミング仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = 25°C、IOUTFS = 20 mA。
表 6.
Parameter
LATENCY
Interface
Interpolation
1×
2×
4×
8×
Inverse Sinc
Fine Modulation
Coarse Modulation
fS/8
fS/4
Digital Phase Adjust
Digital Gain Adjust
Power-Up Time
Dual A Only
Dual B Only
All DACs
1
Test Conditions/Comments
Min
Typ
Max
Unit
17
PClock 1 cycles
58
137
251
484
17
20
DAC clock cycles
DAC clock cycles
DAC clock cycles
DAC clock cycles
DAC clock cycles
DAC clock cycles
8
4
12
12
DAC clock cycles
DAC clock cycles
DAC clock cycles
DAC clock cycles
60
60
60
µs
µs
µs
6F6F
With or without modulation
Register 0x011 from 0x60 to 0x00
Register 0x011 from 0x18 to 0x00
Register 0x011 from 0x7C to 0x00
PClock は AD9144 の内部処理クロックで、レーン・レート ÷ 40 に等しくなります。
遅延変動仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = 25°C、IOUTFS = 20 mA。
表 7.
Parameter
Min
DAC LATENCY VARIATION
SYNC Off
Subclass 0 Mode
−4
SYNC On
PLL Off
PLL On
Rev. 0
Typ
0
−1
Max
Unit
Test Conditions/Comments
+4
DACCLK cycles
Given proper calibration of local multiframe
clock (LMFC) delay
1
+1
DACCLK cycles
DACCLK cycles
－ 8/127 －
AD9144
データシート
JESD204B インターフェース電気的仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V、VTT = 1.2 V、TA = −40°C～+85°C、IOUTFS = 20 mA。
表 8.
Parameter
Symbol
JESD204B DATA INPUTS
Input Leakage Current
Logic High
Logic Low
Unit Interval
Common-Mode Voltage
Test Conditions/Comments
Min
Max
Unit
94
−0.05
714
+1.85
µA
µA
ps
V
110
1050
30
120
mV
Ω
Ω
dB
dB
235
1.27
394
mV
V
mV
17
2
PClock 3 cycles
PClock3 cycles
25°C
Input level = 1.2 V ± 0.25 V, VTT = 1.2 V
Input level = 0 V
UI
VRCM
Differential Voltage
VTT Source Impedance
Differential Impedance
Differential Return Loss
Common-Mode Return Loss
R_VDIFF
ZTT
ZRDIFF
RLRDIF
RLRCM
AC-coupled
VTT = SVDD12 1
At dc
At dc
Typ
10
−4
80
100
8
6
DIFFERENTIAL OUTPUTS (SYNCOUT±) 2
E
A
Output Differential Voltage
Output Offset Voltage
Output Differential Voltage
8F8F
VOD
VOS
VOD
Normal swing mode: Register 0x2A5[0] = 0
High swing mode: Register 0x2A5[0] = 1
192
1.19
341
DETERMINISTIC LATENCY
Fixed
Variable
SYSREF±-to-LMFC DELAY
4
1
AC 結合コンデンサの入力側で測定。
2
IEEE 規格 1596.3 LVDS に準拠。
3
PClock は AD9144 の 内部処理クロックで、レーン・レート ÷ 40 に等しくなります。
Rev. 0
－ 9/127 －
9F9F
DAC clock cycles
AD9144
データシート
AC 仕様
特に指定がない限り、AVDD33 = 3.3 V、SIOVDD33 = 3.3 V、IOVDD = 1.8 V、DVDD12 = 1.2 V、CVDD12 = 1.2 V、PVDD12 = 1.2 V、SVDD12
= 1.2 V1、VTT = 1.2 V、TA = 25°C、IOUTFS = 20 mA。
表 9.
Parameter
Test Conditions/Comments
SPURIOUS-FREE DYNAMIC RANGE (SFDR)
fDAC = 983.04 MSPS
fDAC = 983.04 MSPS
fDAC = 1966.08 MSPS
fDAC = 1966.08 MSPS
−9 dBFS single tone
fOUT = 20 MHz
fOUT = 150 MHz
fOUT = 20 MHz
fOUT = 170 MHz
TWO-TONE INTERMODULATION DISTORTION
(IMD)
fDAC =983.04 MSPS
fDAC = 983.04 MSPS
fDAC = 1966.08 MSPS
fDAC = 1966.08 MSPS
−9 dBFS
Min
Typ
Max
Unit
82
76
81
69
dBc
dBc
dBc
dBc
fOUT = 20 MHz
fOUT = 150 MHz
fOUT = 20 MHz
fOUT = 170 MHz
90
82
90
81
dBc
dBc
dBc
dBc
NOISE SPECTRAL DENSITY (NSD), SINGLE TONE
fDAC = 983.04 MSPS
fDAC = 1966.08 MSPS
0 dBFS
fOUT = 150 MHz
fOUT = 150 MHz
−162
−163
dBm/Hz
dBm/Hz
W-CDMA FIRST ADJACENT CHANNEL LEAKAGE
RATIO (ACLR), SINGLE CARRIER
fDAC = 983.04 MSPS
fDAC = 983.04 MSPS
fDAC = 1966.08 MSPS
0 dBFS
fOUT = 30 MHz
fOUT = 150 MHz
fOUT = 150 MHz
82
80
80
dBc
dBc
dBc
W-CDMA SECOND ACLR, SINGLE CARRIER
fDAC = 983.04 MSPS
fDAC = 983.04 MSPS
fDAC = 1966.08 MSPS
0 dBFS
fOUT = 30 MHz
fOUT = 150 MHz
fOUT = 150 MHz
84
85
85
dBc
dBc
dBc
Rev. 0
－ 10/127 －
AD9144
データシート
絶対最大定格
熱抵抗
表 10.
Parameter
Rating
I120 to Ground
SERDINx±, VTT, SYNCOUT1±/
SYNCOUT0±, TXENx
−0.3 V to AVDD33 + 0.3 V
−0.3 V to SIOVDD33 + 0.3 V
OUTx±
SYSREF±
CLK± to Ground
RESET, IRQ, CS, SCLK, SDIO, SDO,
PROTECT_OUTx to Ground
LDO_BYP1
LDO_BYP2
LDO24
Ambient Operating Temperature (TA)
Junction Temperature
Storage Temperature
−0.3 V to AVDD33 + 0.3 V
GND − 0.5 V to +2.5 V
−0.3 V to PVDD12 + 0.3 V
−0.3 V to IOVDD + 0.3 V
E
A
88 ピン LFCSP のエクスポーズド・パッド(EPAD)は、グラウン
ド・プレーンへハンダ付けする必要があります。EPAD は、ボ
ードに対する電気的、熱的、機械的な接続を提供します。
θJA、θJB、 θJC の各 typ 値は、リード付き表面実装パッケージ用の
4 層 JESD51-7 高実効熱伝導テスト・ボードに対して規定してい
ます。 θJA は自然空冷条件で測定しています (JESD51-2)。空気流
があると熱放散が大きくなるため実効的に θJA が小さくなります。
θJB はダブルリング・コールド・プレート・テスト条件 (JESD518)の後に測定します。θJC はエクスポーズド・パッドの底面でモ
ニタしたテスト・ケース温度により取得します。
E
A
A
E
A
E
A
A
E
A
A
A
−0.3 V to SVDD12 + 0.3 V
−0.3 V to PVDD12 + 0.3 V
−0.3 V to AVDD33 + 0.3 V
−40°C to +85°C
125°C
−65°C to +150°C
ΨJT と ΨJB は、自然空冷テスト条件で θJA と一緒に取得する熱特
性パラメータです。
ジャンクション温度 (TJ) は次式で計算されます。
TJ = TT + (ΨJT × P)、または
TJ = TB + (ΨJB × P)
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上での製品動作を定めたものではあり
ません。製品を長時間絶対最大定格状態に置くと製品の信頼性
に影響を与えます。
ここで、
TT はパッケージ上面で測定した温度。
P はデバイスの合計消費電力。
TB はボードで測定した温度。
表 11.熱抵抗
1
Package
θJA
θJB
θJC
ΨJT
ΨJB
Unit
88-Lead LFCSP1
22.6
5.59
1.17
0.1
5.22
°C/W
エクスポーズド・パッドはグラウンド・プレーンに接続する必要がありま
す。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
Rev. 0
－ 11/127 －
AD9144
データシート
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
LDO_BYP2
CVDD12
I120
AVDD33
OUT0+
OUT0–
LDO24
CVDD12
LDO24
OUT1–
OUT1+
AVDD33
CVDD12
AVDD33
OUT2+
OUT2–
LDO24
CVDD12
LDO24
OUT3–
OUT3+
AVDD33
ピン配置およびピン機能説明
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
AD9144
TOP VIEW
(Not to Scale)
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
IOVDD
CS
SCLK
SDIO
SDO
RESET
IRQ
PROTECT_OUT0
PROTECT_OUT1
PVDD12
PVDD12
GND
GND
DVDD12
SERDIN7+
SERDIN7–
SVDD12
SERDIN6+
SERDIN6–
SVDD12
VTT
SVDD12
NOTES
1. THE EXPOSED PAD MUST BE SECURELY CONNECTED TO THE GROUND PLANE.
11675-003
SYNCOUT0+
SYNCOUT0–
VTT
SERDIN2+
SERDIN2–
SVDD12
SERDIN3+
SERDIN3–
SVDD12
SVDD12
SVDD12
LDO_BYP1
SIOVDD33
SVDD12
SERDIN4–
SERDIN4+
SVDD12
SERDIN5–
SERDIN5+
VTT
SYNCOUT1–
SYNCOUT1+
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
PVDD12
CLK+
CLK–
PVDD12
SYSREF+
SYSREF–
PVDD12
PVDD12
PVDD12
PVDD12
TXEN0
TXEN1
DVDD12
DVDD12
SERDIN0+
SERDIN0–
SVDD12
SERDIN1+
SERDIN1–
SVDD12
VTT
SVDD12
図 3.ピン配置
表 12.ピン機能の説明
ピン番
号
記号
説明
1
2
PVDD12
CLK+
3
CLK−
4
5
PVDD12
SYSREF+
6
SYSREF−
7
8
9
10
11
12
13
14
15
PVDD12
PVDD12
PVDD12
PVDD12
TXEN0
TXEN1
DVDD12
DVDD12
SERDIN0+
16
SERDIN0−
17
18
SVDD12
SERDIN1+
1.2 V 電源。PVDD12 はできるだけ低ノイズの電源を供給します。
PLL リファレンス／クロック入力、差動正論理入力。PLL を使用する場合、このピンは正論理のリファレン
ス・クロック入力になります。PLL を使用しない場合、このピンは正論理のデバイス・クロック入力になりま
す。このピンはセルフバイアスされているため、AC 結合する必要があります。
PLL リファレンス電圧／クロック入力、差動負論理入力。PLL を使用する場合、このピンは負論理のリファレン
ス・クロック入力になります。PLL を使用しない場合、このピンは負論理のデバイス・クロック入力になりま
す。このピンはセルフバイアスされているため、AC 結合する必要があります。
1.2 V 電源。PVDD12 はノイズのない電源を供給します。
ディタミニスティック・レイテンシ（確定されたレイテンシ）の差動正論理入力のリファレンス電圧クロック。
このピンは AC 結合用にセルフバイアスされています。AC 結合または DC 結合することができます。
ディタミニスティック・レイテンシ（確定されたレイテンシ）の差動負論理入力のリファレンス電圧クロック。
このピンは AC 結合用にセルフバイアスされています。AC 結合または DC 結合することができます。
1.2 V 電源。PVDD12 はできるだけ低ノイズの電源を供給します。
1.2 V 電源。PVDD12 はできるだけ低ノイズの電源を供給します。
1.2 V 電源。PVDD12 はできるだけ低ノイズの電源を供給します。
1.2 V 電源。PVDD12 はできるだけ低ノイズの電源を供給します。
DAC0 と DAC1 の送信イネーブル。IOVDD を基準として CMOS レベルが決定されます。
DAC2 と DAC3 の送信イネーブル。IOVDD を基準として CMOS レベルが決定されます。
1.2 V デジタル電源。
1.2 V デジタル電源。
シリアル・チャンネル入力 0、差動正論理入力。CML 準拠。SERDIN0+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
シリアル・チャンネル入力 0、差動負論理入力。CML 準拠。SERDIN0−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
1.2 V JESD204B レシーバ電源。
シリアル・チャンネル入力 1、差動正論理入力。CML 準拠。SERDIN1+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
Rev. 0
－ 12/127 －
AD9144
データシート
ピン番
号
記号
説明
19
SERDIN1−
シリアル・チャンネル入力 1、差動負論理入力。CML 準拠。SERDIN1−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
20
SVDD12
1.2 V JESD204B レシーバ電源。
21
VTT
1.2 V 終端電圧。VTT と SVDD12 電源ピンを接続してください。
22
SVDD12
23
1.2 V JESD204B レシーバ電源。
差動正論理出力の LVDS 同期 (アクティブ・ロー)出力信号チャンネル・Link 0。
SYNCOUT0+
E
A
SYNCOUT0−
24
差動負論理出力の LVDS 同期 (アクティブ・ロー)出力信号チャンネル・Link 0。
E
A
25
VTT
1.2 V 終端電圧。VTT と SVDD12 電源ピンを接続してください。
26
SERDIN2+
シリアル・チャンネル入力 2、差動正論理入力。CML 準拠。SERDIN2+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
27
SERDIN2−
シリアル・チャンネル入力 2、差動負論理入力。CML 準拠。SERDIN2−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
28
SVDD12
1.2 V JESD204B レシーバ電源。
29
SERDIN3+
シリアル・チャンネル入力 3、差動正論理入力。CML 準拠。SERDIN3+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
30
SERDIN3−
シリアル・チャンネル入力 3、差動負論理入力。CML 準拠。SERDIN3−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
31
SVDD12
1.2 V JESD204B レシーバ電源。
32
SVDD12
1.2 V JESD204B レシーバ電源。
33
SVDD12
1.2 V JESD204B レシーバ電源。
34
LDO_BYP1
LDO SERDES バイパス。このピンには、グラウンドへ接続した 1 µF の補償コンデンサと直列に 1 Ω の抵抗が
必要です。
35
SIOVDD33
SERDES 用 3.3 V 電源。
36
SVDD12
1.2 V JESD204B レシーバ電源。
37
SERDIN4−
シリアル・チャンネル入力 4、差動負論理入力。CML 準拠。SERDIN4−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
38
SERDIN4+
シリアル・チャンネル入力 4、差動正論理入力。CML 準拠。SERDIN4+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
39
SVDD12
1.2 V JESD204B レシーバ電源。
40
SERDIN5−
シリアル・チャンネル入力 5、差動負論理入力。CML 準拠。SERDIN5−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
41
SERDIN5+
シリアル・チャンネル入力 5、差動正論理入力。CML 準拠。SERDIN5+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
42
44
1.2 V 終端電圧。VTT と SVDD12 電源ピンを接続してください。
VTT
SYNCOUT1−
43
差動負論理の LVDS 同期 (アクティブ・ロー)出力信号チャンネル・Link 1。
E
A
SYNCOUT1+
E
A
差動正論理の LVDS 同期 (アクティブ・ロー)出力信号チャンネル・Link 1。
1.2 V JESD204B レシーバ電源。
45
SVDD12
46
VTT
1.2 V 終端電圧。VTT と SVDD12 電源ピンを接続してください。
47
SVDD12
1.2 V JESD204B レシーバ電源。
48
SERDIN6−
シリアル・チャンネル入力 6、差動負論理入力。CML 準拠。SERDIN6−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
49
SERDIN6+
シリアル・チャンネル入力 6、差動正論理入力。CML 準拠。SERDIN6+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
50
SVDD12
1.2 V JESD204B レシーバ電源。
51
SERDIN7−
シリアル・チャンネル入力 7、差動負論理入力。CML 準拠。SERDIN7−は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
52
SERDIN7+
シリアル・チャンネル入力 7、差動正論理入力。CML 準拠。SERDIN7+は、校正済み 50 Ω 抵抗を使って内部で
VTT ピン電圧に終端されています。このピンは AC 結合専用です。
53
DVDD12
1.2 V デジタル電源。
54
GND
グラウンド。GND とグラウンド・プレーンを接続してください。
55
GND
グラウンド。GND とグラウンド・プレーンを接続してください。
56
PVDD12
1.2 V 電源。PVDD12 はできるだけノイズの低い電源を供給します。
57
PVDD12
1.2 V 電源。PVDD12 はできるだけノイズの低い電源を供給します。
58
PROTECT_OUT1
DAC2 と DAC3 の電源検出保護ピン出力。電源保護中はピン 58 がハイ・レベルになります。
Rev. 0
－ 13/127 －
AD9144
データシート
ピン番
号
記号
59
PROTECT_OUT0
DAC0 と DAC1 の電源検出保護ピン出力。電源保護中はピン 59 がハイ・レベルになります。
IRQ
割込み要求 (アクティブ・ローのオープン・ドレイン)。
60
説明
E
61
A
RESET
E
A
リセット。このピンはアクティブ・ローです。IOVDD を基準とした CMOS レベルにより決定されます。
62
SDO
シリアル・ポート・データ出力。IOVDD を基準とした CMOS レベルにより決定されます。
63
SDIO
シリアル・ポート・データ入力／出力。IOVDD を基準とした CMOS レベルにより決定されます。
SCLK
シリアル・ポート・クロック入力。IOVDD を基準とした CMOS レベによりが決定されます。
CS
シリアル・ポート・チップ・セレクト。このピンはアクティブ・ローです。IOVDD を基準とした CMOS レベ
ルにより決定されます。
64
65
E
A
66
IOVDD
CMOS 入力／出力および SPI の IOVDD 電源。1.8 V ≤ IOVDD ≤ 3.3 V で動作。
67
AVDD33
DAC コアの 3.3 V アナログ電源。
68
OUT3+
DAC3 電流出力、正側コンプリ出力。
69
OUT3−
DAC3 電流出力、負側コンプリ出力。
70
LDO24
2.4 V LDO。1 µF のデカップリング・コンデンサ (グラウンドへ接続)が必要。
71
CVDD12
1.2 V クロック電源。ピン 71 のできるだけ近くにバイパス・コンデンサを接続してください。
72
LDO24
2.4 V LDO。1 µF のデカップリング・コンデンサ (グラウンドへ接続)が必要。
73
OUT2−
DAC2 電流出力、負側コンプリ出力。
74
OUT2+
DAC2 電流出力、正側コンプリ出力。
75
AVDD33
DAC コアの 3.3 V アナログ電源。
76
CVDD12
1.2 V クロック電源。このピンのできるだけ近くにデカップリング・コンデンサを接続してください。
77
AVDD33
DAC コアの 3.3 V アナログ電源。
78
OUT1+
DAC1 電流出力、正側コンプリ出力。
79
OUT1−
DAC1 電流出力、負側コンプリ出力。
80
LDO24
2.4 V LDO。1 µF のデカップリング・コンデンサ (グラウンドへ接続)が必要。
81
CVDD12
1.2 V クロック電源。ピン 81 のできるだけ近くにデカップリング・コンデンサを接続してください。
82
LDO24
2.4 V LDO。1 µF のデカップリング・コンデンサ (グラウンドへ接続)が必要。
83
OUT0−
DAC0 電流出力、負側コンプリ出力。
84
OUT0+
DAC0 電流出力、正側コンプリ出力。
85
AVDD33
DAC コアの 3.3 V アナログ電源。
86
I120
DAC フルスケール電流の出力電流設定ピン。I120 ピンとグラウンドの間に 4 kΩ 抵抗を接続してください。
87
CVDD12
1.2 V クロック電源。このピンのできるだけ近くにデカップリング・コンデンサを接続してください。
88
LDO_BYP2
DAC PLL の LDO クロック・バイパス。このピンには、グラウンドへ接続した 1 µF の補償コンデンサと直列に
1 Ω の抵抗が必要です。
EPAD
エクスポーズド・パッド。エクスポーズド・パッド（露出した金属面）は、グラウンド・プレーンに接続する
必要があります。
Rev. 0
－ 14/127 －
AD9144
データシート
用語
積分非直線性(INL)
INL は、ゼロスケールとフルスケールを結ぶ直線により決定さ
れる理想出力直線と実際のアナログ出力との最大偏差を誤差と
して定義されます。
微分非直線性(DNL)
DNL は、デジタル入力コードでの 1 LSB の変化に対応するアナ
ログ値の変化の測定値で、フルスケールで正規化したもので
す。
オフセット誤差
ゼロ・コード時の出力電流と理想値 0 mA との差をオフセット
誤差と呼びます。OUTx+出力の場合、全入力が 0 のとき、0 mA
の出力が期待されます。OUTx−出力の場合、全入力が 1 のと
き、0 mA の出力が期待されます。
ゲイン誤差
理想的出力範囲と実際の出力範囲の差をいいます。実際の出力
スパンは、入力に最小コードが設定されたときの出力と入力に
最大コードが設定されたときの出力との差として定義されま
す。
出力コンプライアンス・レンジ
出力コンプライアンス・レンジは、電流出力型 DAC の出力にお
ける許容電圧範囲です。最大コンプライアンス値を超えて動作
させると、出力段の飽和またはブレークダウンにより直線性性
能が劣化することがあります。
温度ドリフト
温度ドリフトは、周囲温度(25°C)時の値から TMIN または TMAX 時
の値までの最大変化として規定されます。オフセットとゲイ
ン・ドリフトの場合、ドリフトは 1°C 当たりのフルスケール範
囲(FSR)に対する ppm 値で表されます。リファレンス・ドリフ
トの場合は、ドリフトは 1°C 当たりの ppm 値で表されます。
電源電圧除去(PSR)
電源が最小規定電圧値から最大規定電圧値へ変化したときのフ
ルスケール出力の最大変化をいいます。
セトリング・タイム
出力が最終値の規定誤差範囲内に到達するまでに要する時間
で、出力変化の開始から測定します。
スプリアス・フリー・ダイナミックレンジ(SFDR)
SFDR は、出力信号のピーク振幅と DC から DAC のナイキスト
周波数までの範囲にあるピーク・スプリアス・ノイズとの差を
デシベルで表したものです。一般に、この帯域内のエネルギー
はインターポレーション・フィルタにより除去されます。した
がって、この仕様はインターポレーション・フィルタの効果と
DAC 出力でのその他の寄生混入パスの影響を規定します。
Rev. 0
信号対ノイズ比(SNR)
SNR は、測定した出力信号 rms 値（実効値）の、ナイキスト周
波数より下の全スペクトル成分の rms 値総和から 7 次までの高
調波成分と DC 成分を除いた分に対する比です。SNR は、デシ
ベル値で表されます。
インターポレーション・フィルタ
DAC へのデジタル入力が fDATA の倍数レート(インターポレーシ
ョン・レート)でサンプルされる場合、デジタル・フィルタは
fDATA/2 近くに急峻な遷移帯域を持つように構成することができ
ます。fDAC (出力データ・レート)の近くに現れるイメージは大
きく減衰させることができます。
隣接チャンネル・リーク比(ACLR)
ACLR は、あるチャンネルと隣接チャンネルの間で測定したキ
ャリア電力間の比を dBc で表した値。
複素イメージ除去比
従来型両側波帯アップ・コンバージョンでは、2 次 IF 周波数の
周辺に 2 個のイメージが発生します。これらのイメージは、ト
ランスミッタ電力とシステム帯域幅を浪費することになりま
す。2 番目の複素変調器の実数部を最初の複素変調器に直列に
配置することにより、2 次 IF 周辺の上側または下側の周波数イ
メージを除去することができます。
調整済み DAC 更新レート
調整済み DAC 更新レートは、 DAC 更新レートを最小インター
ポレーション・ファクタで除算した値です。複数のインターポ
レーション・ファクタを持つ DAC に対しては、各インターポレ
ーション・ファクタに対する調整済み DAC 更新レートが与え
られます。
物理レーン
物理レーン x は SERDINx±を意味します。
論理レーン
論理レーン x は、オプションでクロスバー・ブロックにより再
割当てした後の物理レーンを意味します (レジスタ 0x308～レジ
スタ 0x30B)。
リンク・レーン
リンク・レーン x は、リンクごとの論理レーンを意味します。
Link 0 (レジスタ 0x300[2] = 0)をページングする場合、リンク・
レーン x = 論理レーン x。Link 1 (レジスタ 0x300[2] = 1、デュア
ル・リンクの場合)をページングする場合、リンク・レーン x =
論理レーン x + 4。
－ 15/127 －
AD9144
データシート
代表的な性能特性
図 4.ファースト・ナイキスト・ゾーン内 fOUT 対シングル・トー
ン SFDR、fDAC = 983 MHz、1228 MHz、1474 MHz
図 5.ファースト・ナイキスト・ゾーン内 fOUT 対シングル・トー
ン SFDR、fDAC = 1966 MHz、2456 MHz
図 6.シングル・トーン 2 次および 3 次高調波およびファース
ト・ナイキスト・ゾーン内の最大デジタル・スプリアス、fDAC =
1966 MHz、0 dB バックオフ
Rev. 0
－ 16/127 －
図 7. ファースト・ナイキスト・ゾーンでの fOUT 対シングル・ト
ーン SFDR、デジタル・バックオフ、fDAC = 983 MHz
図 8. ファースト・ナイキスト・ゾーンでの fOUT 対シングル・ト
ーン SFDR、デジタル・バックオフ、fDAC = 1966 MHz
図 9.fOUT 対 2 トーン 3 次 IMD (IMD3)
fDAC = 983 MHz、1228 MHz、1474 MHz
AD9144
データシート
0
fDAC = 1966MHz
fDAC = 2456MHz
–20
–20
–40
–40
IMD3 (dBc)
–60
–80
1MHz TONE SPACING
16MHz TONE SPACING
35MHz TONE SPACING
–60
–80
0
100
200
300
400
500
fOUT (MHz)
–100
11675-110
–100
fDAC = 983MHz
fDAC = 1966MHz
100
200
300
400
500
fOUT (MHz)
図 10.fOUT 対 2 トーン 3 次 IMD (IMD3)
fDAC = 1966 MHz、2456 MHz
0
0
11675-113
IMD3 (dBc)
0
図 13.fOUT 対 2 トーン 3 次 IMD (IMD3)
トーン間隔: 0 dB バックオフ、fDAC = 983 MHz、1966 MHz
–130
0dBFS
–6dBFS
–9dBFS
–12dBFS
fDAC = 983MHz
fDAC = 1228MHz
fDAC = 1474MHz
–135
–20
NSD (dBm/Hz)
IMD3 (dBc)
–140
–40
–60
–145
–150
–155
–160
–80
100
200
300
400
500
fOUT (MHz)
–170
0
100
200
300
400
500
11675-114
0
11675-111
–100
500
11675-115
–165
fOUT (MHz)
図 11.fOUT 対 2 トーン 3 次 IMD (IMD3)
デジタル・バックオフ、
fDAC = 983 MHz、各トーン = −6 dBFS
図 14.fOUT 対シングル・トーン (0 dBFS) NSD
fDAC = 983 MHz、1228 MHz、1474 MHz
–130
fDAC = 1966MHz
fDAC = 2456MHz
0
0dBFS
–6dBFS
–9dBFS
–12dBFS
–140
NSD (dBm/Hz)
IMD3 (dBc)
–20
–135
–40
–145
–150
–155
–60
–160
–165
–80
–170
0
100
200
300
400
fOUT (MHz)
500
100
200
300
400
図 15.fOUT 対シングル・トーン (0 dBFS) NSD
fDAC = 1966 MHz、2456 MHz
図 12.fOUT 対 2 トーン 3 次 IMD (IMD3)
デジタル・バックオフ、
fDAC = 1966 MHz、各トーン = −6 dBFS
Rev. 0
0
fOUT (MHz)
11675-112
–100
－ 17/127 －
AD9144
データシート
図 19.様々な fOUT でのオフセット周波数対
シングル・トーン位相ノイズ
fDAC = 2.0 GHz、PLL オン／オフ
図 16.fOUT 対シングル・トーン NSD
デジタル・バックオフ、fDAC = 983 MHz
図 17.fOUT 対シングル・トーン NSD
デジタル・バックオフ、fDAC = 1966 MHz
図 20.1C WCDMA ACLR、fOUT = 30 MHz、fDAC = 983 MHz、2×
インターポレーション、PLL 周波数 = 122 MHz
図 18.fOUT 対シングル・トーン NSD (0 dBFS)
fDAC = 983 MHz、1966 MHz、PLL オン／オフ
Rev. 0
図 21.1C WCDMA ACLR、fOUT = 122 MHz、fDAC = 983 MHz、
2× インターポレーション、PLL 周波数 = 122 MHz
－ 18/127 －
AD9144
データシート
図 22.4C WCDMA ACLR、fOUT = 30 MHz、fDAC = 983 MHz
2× インターポレーション、PLL 周波数 = 122 MHz
図 25.4C WCDMA ACLR、fOUT = 245 MHz、fDAC = 1966 MHz、
4× インターポレーション、PLL 周波数 = 245 MHz
図 23.4C WCDMA ACLR、fOUT = 122 MHz、fDAC = 983 MHz、
2× インターポレーション、PLL 周波数 = 122 MHz
図 26.様々なインターポレーションでの fDAC 対総合消費電力
8 SERDES レーンをネーブル、NCO、デジタル・ゲイン
逆 Sinc、DAC PLL をディスエーブル
図 24.4C WCDMA ACLR、fOUT = 30 MHz、fDAC = 1966 MHz、
4× インターポレーション、PLL 周波数 = 245 MHz
Rev. 0
－ 19/127 －
図 27.様々なデジタル機能での fDAC 対消費電力
AD9144
データシート
700
2 LANES
4 LANES
8 LANES
350
1.2V SVDD12 SUPPLY
1.3V SVDD12 SUPPLY
300
SUPPLY CURRENT (mA)
500
400
300
200
250
200
150
100
1
2
3
4
5
LANE RATE (Gbps)
6
7
8
11675-328
50
100
図 28.様々な SERDES レーン数と電源電圧設定でのレーン・レ
ート対 SVDD12 電流
Rev. 0
1.2V SUPPLY
1.3V SUPPLY
3.3V SUPPLY
－ 20/127 －
0
200
400
600
800
100
fDAC (MHz)
1200
1400
1600
11675-329
SVDD12 CURRENT (mA)
600
DVDD12
CVDD12
PVDD12
AVDD33
図 29.様々な電源電圧設定での fDAC 対 DVDD12、CVDD12、
PVDD12、AVDD33 電源電流
AD9144
データシート
動作原理
AD9144 は SERDES インターフェースを内蔵する 16 ビットのクワ
ッド DA コンバータ（DAC）です。図 2 に AD9144 の詳しい機能
ブロック図を示します。8 個の高速シリアル・レーンは
10.6 Gbps の最大速度でデータを伝送し、1.06 GSPS の入力デー
タ・レートで DAC へ入力します。SERDES インターフェースは、
LVDS または CMOS インターフェースと比較すると、ピン数、
ボード・レイアウト、デバイスへの入力クロック条件が簡素化
されています。
入力データのクロックはデバイス・クロックから発生されます
(JESD204B 仕様で規定)。このデバイス・クロックは、DAC クロ
ックを作る内蔵 PLL のリファレンス・クロックか、あるいは直
接外部より供給する高品位のサンプリング・クロックを使用し
ます。このデバイスは、必要とされる入力データ・レートに応
じて、1、2、4、または 8 レーン・モードで動作するように設定
することができます。アプリケーションの柔軟性のため、クワ
ッ ド DAC を デ ュ ア ル ・ リ ン ク ・ デ バ イ ス に 設 定 し て 、 各
JESD204B リンクから 2 つの DAC 対へデータを供給することが
できます。
AD9144 のデジタル・データパスは、最大 DAC サンプル・レー
トが 2.8 GSPS の 3 個のハーフバンド・フィルタを使って、4 つ
のインターポレーション・モード (1×、2×、4×、8×)を提供しま
す。また sync 応答によるロールオフを補償するために逆 sinc フ
ィルタを提供しています。
Rev. 0
AD9144 DAC コアは、公称フルスケール電流 20 mA のフル差動
電流出力を提供します。フルスケール電流 IOUTFS は、13.9 mA～
27.0 mA (typ)の範囲でユーザーによる調整が可能です。差動電流
出力は相補形式（コンプリメンタリ）で、アナログ・デバイセズ
社の ADRF672x AQM と容易に接続できるように最適化されてい
ます。AD9144 はマルチチップ同期機能を持つため、複数の DAC
を同期化して、DAC に対して一定で確定した (レイテンシ・ロ
ック) パスを確立することができます。各 DAC の遅延は、リン
ク確立からリンク確立まで一定に維持されます。外部アライメ
ント (SYSREF±) 信号により、AD9144 は Subclass 1 準拠になりま
す。SYSREF± 信号の処理には、システム内で使用するための複
数のモードがあります。
SPI は、種々の機能ブロックを設定し、それらの動作状態をモニ
タします。種々の機能ブロックとデータ・インターフェースは、
正常動作のために特定のシーケンスで設定する必要があります
(デバイスのセットアップ・ガイド のセクション参照)。評価ボー
ド・パッケージに含まれているシンプルな SPI 初期化ルーチンに
より、JESD204B リンクを設定できます。次のセクションで、
AD9144 の種々のブロックを詳しく説明します。JESD204B イン
ターフェースの説明、制御パラメータ、デバイスの設定とモニタ
に使う種々のレジスタが記載してあります。推奨起動ルーチンに
よりデータ・リンクを確実に設定します。
－ 21/127 －
AD9144
データシート
シリアル・ポート動作
シリアル・ポートは柔軟な同期シリアル通信ポートであり、多
くの業界標準のマイクロコントローラやマイクロプロセッサと
のインターフェースを容易に可能にします。シリアル入出力
(I/O)は、モトローラ社の SPI プロトコルや Intel®社の SSR プロ
トコルなどの大部分の同期転送フォーマットと互換性を持って
います。このインターフェースを使うと、AD9144 を設定するす
べてのレジスタに対してリード／ライト・アクセスが可能にな
ります。MSB ファーストまたは LSB ファーストの転送フォーマ
ットをサポートしています。このシリアル・ポート・インター
フェースは、4 線式インターフェース、または入力と出力が同じ
I/O ピン (SDIO)を共用する 3 線式インターフェースとして設定す
ることができます。
SPI
PORT
CS 65
11675-044
SCLK 64
シリアル・ポート・ピンの説明
シリアル・クロック(SCLK)
SDO 62
SDIO 63
A14～A0 (命令ワードのビット 14～ビット 0 )は、この通信サイ
クルのデータ転送部分でアクセスされるレジスタを指定します。
複数バイト転送の場合、A[14:0]はレジスタの先頭アドレスにな
ります。後に続くレジスタ・アドレスは、ADDRINC ビットに
もとづいてデバイスにより発生されます。ADDRINC にハイ・
レベルが設定されると (レジスタ 0x000 のビット 5 とビット 2)、
マルチバイト SPI 書込みが A[14:0]から開始され、各 8 ビットの
送信／受信ごとに 1 カウントだけインクリメントされます。
ADDRINC に 0 が設定されると、各 8 ビットごとにアドレスは 1
カウントだけデクリメントされます。
図 30.シリアル・ポート・インターフェース・ピン
AD9144 との通信サイクルには 2 つのフェーズがあります。フェ
ーズ 1 は命令サイクル(デバイスに対する命令バイトの書込み)で
あり、最初の 16 個の SCLK 立上がりエッジにより実行されます。
この命令ワードは、後に続くデータ転送サイクルすなわち通信
サイクルの 2 番目のフェーズについての情報を AD9144 のシリア
ル・ポート・コントローラに提供します。フェーズ 1 の命令ワー
ドは、後続のデータ転送が読出しまたは書込みのいずれかを指
定し、さらに後続データ転送の開始レジスタ・アドレスを指定
します。
CSピン入力をハイ・レベルにし、続いてロー・レベルにすると、
シリアル・ポートのタイミングが命令サイクルの初期状態にリ
セットされます。この状態から次の 16 個のSCLKの立上がりエ
ッジで、現在のI/O動作の命令ビットが示されます。
E
A
その後に続く SCLK エッジが、通信サイクルのフェーズ 2 に該
当します。フェーズ 2 では、デバイスとシステム・コントロー
ラとの間で実際にデータ転送が行われます。通信サイクルのフ
ェーズ 2 は、1 バイト以上のデータ転送です。データ転送サイク
ルで N バイトを転送するためには、8 × N 個の SCLK サイクルが
必要です。周波数チューニング・ワード(FTW)と数値制御発振
器(NCO)位相オフセットを除く各転送バイトの最終ビットが書込
まれると、そのレジスタ内容は直ちに変化します。しかし周波数
チューニング・ワードと NCO 位相オフセットは、周波数チュー
ニング・ワードの FTW_UPDATE_REQ ビットがセットされた場
合にのみ書き換わります。
シリアル・クロック・ピンは、デバイスとの間のデータを同期
化し、内部ステート・マシンを動作させます。SCLKの最大周波
数は 10 MHz です。すべてのデータ入力は、AD9144 に対する書
き込み時には SCLK の立上がりエッジでレジスタに入力されま
す。すべてのデータは、AD9144 からの読み込み時は SCLK の立
下がりエッジで出力されます。
チップ・セレクト(CS)
E
A
A
アクティブ・ローを入力すると、通信サイクルが開始されます。
この信号を使うと、複数のデバイスを同じシリアル・コミュニ
ケーション・ライン上で動作させることができます。この入力
がハイ・レベルのとき、SDIO ピンはハイ・インピーダンス状態
になります。通信サイクルでは、チップ・セレクトは常にロ
ー・レベルである必要があります。
シリアル・データ I/O (SDIO)
このピンは双方向データ・ラインです。4 線式モードでは、こ
のピンはデータ入力として、SDO はデータ出力として、それぞ
れ機能します。
シリアル・ポートのオプション
シリアル・ポートでは、MSB ファーストと LSB ファーストのデ
ータ・フォーマットをサポートすることができます。この機能
は、LSBFIRST ビット(レジスタ 0x000 のビット 6 とビット 1)によ
り 制 御 さ れ ま す 。 デ フ ォ ル ト は 、MSB フ ァ ー ス ト で す
(LSBFIRST = 0)。
LSBFIRST = 0 (MSB ファースト)の場合、命令ビットとデータ・
ビットのセットは、MSB から LSB への順序で書込む必要があり
ます。R/W の後ろには A[14:0]が命令ワードとして続き、D[7:0]
はデータワードです。LSBFIRST = 1 (LSB ファースト)の場合、
逆になります。A[0:14] の後ろに R/ W が続き、その後ろには
D[0:7]が続きます。
E
A
A
E
データ・フォーマット
A
命令バイトは表 13 に示す情報から構成されています。
このシリアル・ポートは、3 線式または 4 線式のインターフェー
スをサポートします。SDOACTIVE = 1 (レジスタ 0x000 のビット
4 とビット 3)の場合、別々の入力ピン (SDIO)と出力ピン (SDO)
を使用する 4 線式インターフェースになります。SDOACTIVE =
0 の場合、SDIO ピンを入力と出力兼用に使い、SDO ピンは使用
しません。
表 13.シリアル・ポート命令ワード
I15 (MSB)
I[14:0]
R/W
A[14:0]
E
A
R/W (命令ワードのビット 15)は、書込み命令ワードの後に行うデ
ータ転送が、読出しかまたは書込みのいずれであるかを指定し
ます。ロジック 1 は読出し動作を、ロジック 0 は書込み動作を、
それぞれ表します。
E
A
A
Rev. 0
A
－ 22/127 －
AD9144
データシート
A
E
A
A
デバイス間での混乱を防止し一貫性を持たせるため、チップはア
ドレス・フェーズに続く先頭のニブルをテストし、2 番目のニブ
ルを無視します。これは、独立に LSB 先頭ビットから行われ、
ソフト・リセット・ビット (レジスタ 0x000 のビット 0 とビット
7)の後ろに余分なクロック・サイクルが存在することを確認し
ます。これはレジスタ 0x000 への書込みのときにのみ行われま
す。
DATA TRANSFER CYCLE
SCLK
SDIO
R/W A14 A13
A3
A2 A1
A0 D7N D6N D5N
D30 D20 D10 D00
11675-045
E
A
INSTRUCTION CYCLE
CS
図 31.シリアル・レジスタ・インターフェース・タイミング、
MSB ファースト、ADDRINC = 0
INSTRUCTION CYCLE
DATA TRANSFER CYCLE
CS
SCLK
SDIO
A0
A1
A2
A12 A13 A14 R/W D00 D10 D20
D4N D5N D6N D7N
11675-046
複数のデータ・バイトをひとつのフェーズで伝送する、マルチ
バイト・データ転送も行うことができます。この動作は、命令
サイクルに続く先頭データ転送ワードの後に、複数のデータ転
送サイクル間 (8 SCLK 間)CS ピンをロー・レベルに維持すると
開始されます。 命令サイクルに続く最初の 8 個の SCLK で、命
令サイクル内で指定されたレジスタに対する読出しまたは書込
みが行われます。それに続く各 8 SCLK サイクルで、アドレスが
インクリメント（アップ）またはデクリメント（ダウン）されて、
新しいレジスタの読み書きが行われます。アドレスのアップ／ダ
ウンの方向は、ADDRINC (レジスタ 0x000 のビット 5 とビット 2)
を使って設定することができます。ADDRINC が 1 の場合、マル
チサイクル・アドレスはインクリメントされます。ADDRINC
が 0 の場合、マルチサイクル・アドレスはデクリメントされま
す。CSをハイ・レベルにした後ロー・レベルにすると、新しい
書込みサイクルを常に開始することができます。
図 32.シリアル・レジスタ・インターフェース・タイミング、
LSB ファースト、ADDRINC = 1
CS
tDV
SDIO
DATA BIT n
DATA BIT n – 1
図 33.シリアル・ポート・レジスタ読出しのタイミング図
tSCSB
tHCSB
CS
tPWH
tPWL
tDS
SDIO
tDH
INSTRUCTION BIT 15
INSTRUCTION BIT 14
INSTRUCTION BIT 0
図 34.シリアル・ポート・レジスタ書込のタイミング図
Rev. 0
－ 23/127 －
11675-047
SCLK
11675-048
SCLK
AD9144
データシート
チップ情報
レジスタ 0x003～レジスタ 0x006 は、表 14 に示すチップの製品情報を格納しています。
表 14.チップ情報
Information
Description
Chip Type
製品タイプは High Speed DAC で、レジスタ 0x003 内のコード 0x04 で表されます。
Product ID
レジスタ 0x005 の上位 8 ビットとレジスタ 0x004 内の下位 8 ビット。製品 ID は 0x9144。
Product Grade
レジスタ 0x006[7:4]。製品グレードは 0x00。
Device Revision
レジスタ 0x006[3:0]。デバイス・レビジョンは 0x02。
Rev. 0
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AD9144
データシート
デバイスのセットアップ・ガイド
1
概要
AD9144 を正しく設定するステップを次に示します。
1.
2.
3.
4.
5.
6.
7.
SPI インターフェースを設定し、必要な回路ブロックをパ
ワーアップさせ、設定レジスタに必要な書込みを行い、
DAC クロックを設定します (ステップ 1: DAC の起動参照)。
AD9144 のデジタル機能を設定します (ステップ 2: デジタ
ル・データパス参照)。
JESD204B リンクを設定します (ステップ 3: トランスポート
層参照)。
SERDES インターフェースの物理層を設定します (ステップ 4:
物理層参照)。
SERDES インターフェースのデータ・リンク層を設定します
(ステップ 5: データ・リンク層参照)。
エラーをチェックします (ステップ 6: オプションのエラ
ー・モニタリング参照)。
オプションとして、ステップ 7: オプション機能に示す必要
な機能をイネーブルします。
表 15～表 21 に示す一連の書込みは、 AD9144 のセットアップに
必要なレジスタ書込みです。この 2 ページのセットアップ・ガ
イドを印刷して、アプリケーションの条件に合わせて数値を列
に記入することをお勧めします。
0x はユーザー設定が必要なレジスタ値を表します。該当するレジスタ値の選
択については変数と説明の列を参照してください。 次のレジスタには書込み
が必要で、デバイスが正しく機能するためにはデフォルトから値を変更す
る必要があります。ソフト・リセット、ハード・リセット、またはパワー
アップの後には、これらのレジスタに書込む必要があります。
表 16.必要なデバイス設定
Addr.
0x12D
0x146
0x2A4
0x1C4
0x291
0x29C
0x29F
0x232
0x333
Value
0x8B
0x01
0xFF
0x73
0x49
0x24
0x73
0xFF
0x01
Description
デジタル・データパス設定
デジタル・データパス設定
クロック設定
DAC PLL 設定
SERDES PLL 設定
SERDES PLL 設定
SERDES PLL 設定
JESD インターフェース設定
JESD インターフェース設定
オプションの DAC PLL を使用する場合は、表 17 のレジスタも
設定する必要があります。
表 17.オプションの DAC PLL 設定手順
Addr.
0x08B
Value1
0x
Variable
LODivMode
0x08C
0x
RefDivMode
DAC PLL セットアップのセ
クション参照
0x085
0x
BCount
DAC PLL セットアップのセ
クション参照
ステップ 1: DAC の起動
Various
0x
LookUpVals
DAC PLL セットアップのセ
クション参照
このセクションでは、SPI インターフェースの設定方法、必要
な回路ブロックのパワーアップ方法、必要な設定レジスタへの
書込み方法、DAC クロックの設定方法を説明します。
0x083
0x10
灰色背景色の 0x は、ユーザーが設定する必要のあるレジスタ設
定値を表します。未知レジスタ値を設定するときは、表 15～表
21 の変数列の各変数に対する正しい設定値を選択してください。
説明の列には、変数の設定方法、またはこの説明が記載されて
いるセクションへのリンクが示してあります。
表 15.パワーアップと DAC の初期化設定
Addr.
0x000
0x000
Bit No.
0x011
7
1
Value
0xBD
0x3C
0x080
0x081
Rev. 0
PdDACs
0
0x
0x
PdClocks
PdSysref
DAC PLL セットアップのセ
クション参照
DAC PLL2 をイネーブル
1
0x はユーザー設定が必要なレジスタ値を表します。該当するレジスタ値の選
択については変数と説明の列を参照してください。
2
DAC PLL をイネーブルした後に、レジスタ 0x084[1] を読出すと 1 が返され
ることを確認して、DAC PLL がロックされたことを確認してください。
Description
ソフト・リセット。
リセット解除、4 線式
SPI を設定。
0x
0
[6:3]
2
Variable
Description
ステップ 2: デジタル・データパス
バンド・ギャップ・リ
ファレンスをパワーア
ップ。
4 個の DAC すべてを使
用する場合、PdDACs =
0。それ以外の場合、
DAC パワーダウンのセ
ットアップ・セクショ
ン参照。
マスターDAC をパワー
アップ。
4 個の DAC すべてを使
用する場合、PdClocks =
0。それ以外の場合、
DAC パワーダウンのセ
ットアップ・セクショ
ン参照。
サブクラス 1 の場合、
PdSysref = 0x00。サブク
ラス 0 の場合、PdSysref
= 0x10。サブクラスの詳
細については、サブクラ
ス・セットアップのセク
ション参照。
このセクションでは、使用するインターポレーション・フィル
タと使用するデータ・フォーマットの設定を説明します。変調
の微調整と粗調整、デジタル・ゲイン・スケーリング、通過帯
域の平坦性を改善するために使用する逆 sinc フィルタなどのその
他のデジタル機能もあります。 表 22 に、使用可能な機能ブロッ
クの詳細を示します。
表 18.デジタル・データパス設定
Addr.
0x112
Bit
No.
0x110
Variable
InterpMode
Description
DataFmt
2 の補数の場合、
DataFmt = 0; 符号なし
バイナリの場合、
DataFmt = 1。
インターポレーション
を選択; インターポレー
ションのセクション参
照。
0x
7
1
Value1
0x
0x はユーザー設定が必要なレジスタ値を表します。該当するレジスタ値の選
択については変数と説明の列を参照してください。
－ 25/127 －
AD9144
データシート
ステップ 3: トランスポート層
このセクションでは、JESD204B リンクの設定方法を説明しま
す。パラメータは、所望の JESD204B 動作モードにより決定さ
れます。詳細については、JESD204B のセットアップのセクショ
ンを参照してください。
表 19.トランスポート層の設定
Addr Bit
.
No.
0x200
Value1
0x00
Variable
0x201
0x
UnusedLanes
0x300
0x
6
3
2
0x450
0x
0x451
0x
0x452
0x
0x453
Description
インターフェースをパワ
ーアップ。
JESD204B セットアップの
セクション参照。
ステップ 4: 物理層
このセクションでは、SERDES インターフェース物理層の設定
方法を説明します。このセクションでは、入力終端の設定値は
CDR サンプリングおよび SERDES PLL と一緒に設定します。
表 20.デバイスの設定と物理層の設定
Addr.
CheckSumMode JESD204B セットアップの
セクション参照。
DualLink
JESD204B セットアップの
セクション参照。
CurrentLink
JESD204B セットアップの
セクション参照。
DID
DID をトランスミッタか
ら送信されたデバイス ID
と一致するように設定し
てください。
BID
BID をトランスミッタか
ら送信されたバンク ID と
一致するように設定して
ください。
LID
LID をトランスミッタか
ら送信されたレーン ID と
一致するように設定して
ください。
Scrambling
[4:0]
L − 12
0x
F − 12
0x455
0x
K − 12
0x456
0x
M − 12
0x457
0x458
0x
0x
N − 12
5
Subclass
Np − 12
[4:0]
0x459
JESD204B セットアップの
セクション参照。
JESD204B セットアップの
セクション参照。
JESD204B セットアップの
セクション参照。
JESD204B セットアップの
セクション参照。
JESD204B セットアップの
セクション参照。
N = 16。
Value1
0x2AB
0x87
JESD インターフェース
終端設定
0x2B1
0xB7
JESD インターフェース
終端設定
0x2B2
0x87
JESD インターフェース
終端設定
0x2A7
0x01
自動チューン PHY 設定
0x2AE
0x01
自動チューン PHY 設定
0x314
0x01
SERDES SPI 設定
0x230
0x
5
Halfrate
CDR の設定; SERDES ク
ロック・セットアップの
セクション参照
[2:1]
OvSmp
CDR の設定; SERDES ク
ロック・セットアップの
セクション参照
0x206
0x00
CDR をリセット
0x206
0x01
CDR リセットの解除
0x289
0x
0x280
PLLDiv
0x268
0x
0x
F
0x
Lanes
0x45 5
A
0x45
D
0x46
C
0x476
0x
0x47
D
0x
0x
[5:0]
EqMode
0x はユーザー設定が必要なレジスタ値を表します。該当するレジスタ値の選
択については変数と説明の列を参照してください。
2
この JESD204B リンク・パラメータは、注記のように n − 1 の表記で設定さ
れます。例えば、 L = 8 (リンクあたり 8 レーン)が必要な場合、 L − 1 すな
わち 7 をレジスタ 0x453[4:0]に設定します。
0x22
等化モード・セットアッ
プのセクション参照
デフォルト この値が必
要です
1
0x はユーザー設定が必要なレジスタ値を表します。該当するレジスタ値の選
択については変数と説明の列を参照してください。
2
SERDES PLL をイネーブルした後に、レジスタ 0x281[0] を読出すと 1 が返
されることを確認して、SERDES PLL がロックされたことを確認してくだ
さい。
JESD204B セットアップの
セクション参照。
レーンをイネーブル。
JESD204B セットアップの
セクション参照。
1
PLL の CDR オーバーサ
ンプリングを設定;
SERDES クロック・セッ
トアップのセクション参
照
SERDES PLL2 をイネー
ブル
0x01
JESDVer
[4:0]
SERDES PLL 設定
1
[1:0]
[7:6]
JESD204B の場合 JESDVer
= 1、JESD204A の場合
JESDVer = 0。
S − 12
JESD204B セットアップの
セクション参照。
HD
JESD204B セットアップの
セクション参照。
Lane0Checksum JESD204B セットアップの
セクション参照。
Lanes
レーンのスキュー補正。
Description
JESD インターフェース
終端設定
2
JESD204B セットアップの
セクション参照。
Np = 16。
Variable
0xB7
0x
5
Bit
No.
0x2AA
0x
7
0x454
Rev. 0
デュアル・リンクを使う場合、レジスタ 0x300～レジスタ 0x47D
へ CurrentLink = 0 を書込み、次に同じセットのレジスタへ
CurrentLink = 1 の書込みを繰り返します (レジスタ 0x200 とレジ
スタ 0x201 は 1 回だけ書込みが必要です)。
－ 26/127 －
AD9144
データシート
ネーブル)、
EnLinks = 1。
ステップ 5: データ・リンク層
このセクションでは、SERDES インターフェースのデータ・リ
ンク層の設定方法を説明します。このセクションでは、
SYSREF 処理、ディタミニスティック・レイテンシ（確定した
遅延）の設定、リンクの確立について説明します。
表 21.データ・リンク層の設定
Bit
No.
Variable
Subclass
0x304
0x
LMFCDel
0x305
0x
LMFCDel
0x306
0x
LMFCVar
0x307
0x
LMFCVar
0x03A
0x01
0x03A
0x81
0x03A
0xC1
SYSREF±
0x308 to 0x30B
0x
0x334
0x
0x300
0x
Rev. 0
2
0x はユーザー設定が必要なレジスタ値を表します。該当するレジスタ値の選
択については変数と説明の列を参照してください。
少なくとも 1 個の SYSREF±エッジをデバイスへ送信した後に、レジスタ
0x03B[3] を読出すと 1 が返されることを確認して、LMFC 同期マシンが正常
にロックされたことを表示してください。
ステップ 6: オプションのエラー・モニタリング
Value1
0x
Address
0x301
1
XBarVals
InvLanes
6
ChkSmMd
3
Subclass
[1:0]
EnLinks
Description
JESD204B セット
アップのセクショ
ン参照。
リンク・レイテン
シ・セットアップ
のセクション参
照。
リンク遅延セクシ
ョン参照。
リンク・レイテン
シ・セットアップ
のセクション参
照。
リンク・レイテン
シ・セットアップ
のセクション参
照。
同期モード=ワン
ショット同期を設
定;他の同期オプシ
ョンについては、
LMFC 信号の同期
のセクション参
照。
同期マシン・ステ
ートをイネーブ
ル。
同期マシン・ステ
ートの起動用意。
サブクラス= 1 の
場合、少なくとも
1 つの SYSREF±エ
ッジをデバイスへ
送信してくださ
い。2
レーンを再マップ
の場合、クロスバ
ーを設定してくだ
さい;クロスバー・
セットアップのセ
クション参照。
所望論理レーンの
極性を反転。反転
させるときは、各
論理レーン x に対
して反転レーンの
ビット x に 1 を設
定する必要があり
ます。
リンクをイネーブ
ルします。
JESD204B セット
アップのセクショ
ン参照。
JESD204B セット
アップのセクショ
ン参照。
DualLink = 1 の場
合(Link 0 と Link 1
をイネーブル)、
EnLinks = 3 ;
DualLink = 0 の場
合(Link 0 のみをイ
JESD204B のエラー・モニタリングについては、JESD204B エラ
ー・モニタのセクションを参照してください。その他のエラ
ー・チェックについては、割込み要求動作 のセクションを参照
してください。
ステップ 7: オプション機能
イネーブルできる多数のオプション機能があります。表 22 に、
各機能を説明しているセクションに対するリンクを示します。
他に注記がないかぎり、これらの機能はデュアル・ページング
のセクションに説明するように、ページングされます。ページ
ングは、デジタル・ゲイン、位相調整、DC オフセットのような
2 つの固有な設定に対して特に重要です。
表 22.オプション機能
Feature
Digital Modulation
Default
Off
Inverse Sinc
On
Digital Gain
2.7 dB
Phase Adjust
Off
DC Offset
Off
Group Delay
0
Downstream
Protection
Off
Self Calibration
Off
－ 27/127 －
Description
データを所望キャリアで変調し
ます。デジタル変調のセクショ
ン参照。
パス帯域の平坦性を改善。逆
Sinc のセクション参照。
データに係数を乗算。逆 Sinc の
使用の補償または I/Q 振幅をバラ
ンスさせることができます。デ
ジタル・ゲイン・のセクション
参照。
I/Q 位相をバランスさせるために
使用。位相調整のセクション参
照。
LO リークの相殺に使用。DC オ
フセットのセクション参照。
全体遅延の制御に使用。群遅延
のセクション参照。
ダウンストリーム・コンポーネ
ントの保護に使用。ダウンスト
リーム保護のセクション参照。
DAC 直線性の改善に使用。デュ
アル・ページング・レジスタか
らページングされません。セル
フ・キャリブレーションのセク
ション参照。
AD9144
データシート
表 25.インターポレーション・モードと有効帯域幅
DAC PLL のセットアップ
このセクションでは、ステップ 1: DAC の起動のセクションに示
す該当する LODivMode、RefDivMode、BCount の選択方法を説
明します。これらのパラメータの設定値は、所望の DAC クロッ
ク周波数 (fDACCLK) と DAC リファレンス・クロック周波数 (fREF)
に依存します。DAC PLL を使用する場合、リファレンス・クロ
ック信号を CLK± 差動ピン (ピン 2 とピン 3)に入力します。
表 23.DAC PLL LODivMode の設定
DAC Frequency Range (MHz)
LODivMode,
Register 0x08B[1:0]
1500 to 2800
750 to 1500
420 to 750
1
2
3
Interpolation
Mode
InterpMode
Usable
Bandwidth
1× (bypass)
0x00
fDATA
2×
0x01
0.4 × fDATA
4×
8×
0x03
0x04
0.4 × fDATA
0.4 × fDATA
Max fDATA (MHz)
1060 (JESD
limited)
1060 (JESD
limited)
700
350
有効帯域幅は、 1×、2×、4×、8× の各モードに対して、フィル
タの通過帯域リップルが±0.001 dB 以下で、かつイメージ除去比
が 85 dB 以上となる周波数帯域として定義されます。詳細につ
いては、インターポレーション・フィルタのセクションを参照
してください。
表 24.DAC PLL RefDivMode の設定
DAC PLL Reference
Frequency (fREF) (MHz)
Divide by
(RefDivFactor)
RefDivMode, Register
0x08C[2:0]
35 to 80
80 to 160
160 to 320
320 to 640
640 to 1000
1
2
4
8
16
0
1
2
3
4
VCO 周波数 (fVCO)は、次式で DAC クロック周波数と関係付けら
れます。
fVCO = fDACCLK × 2LODivMode + 1
ここで、6 GHz ≤ fVCO ≤ 12 GHz。
BCount は 6～127 で、fDACCLK と fREF に基づき次のように計算さ
れます。
BCount = floor((fDACCLK)/(2 × fREF/RefDivFactor))
JESD204B のセットアップ
このセクションでは、アプリケーションに対する JESD204B 動
作モードの選択方法を説明します。これは、CheckSumMode、
UnusedLanes、DualLink、CurrentLink、Scrambling、L、F、K、M、
N、Np、Subclass、S、HD、Lane0Checksum、ステップ 3: トランス
ポート層 のセクションで必要なレーンに対する適切な値を決定
することに対応します。
DualLink、Scrambling、L、F、K、M、N、Np、S、HD、
Subclass は、送信側と同じ設定にする必要があることに注意し
てください。
JESD204B システムの動作と各パラメータの意味については、
JESD204B シリアル・データ・インターフェース のセクション
を参照してください。
使用可能な動作モード
表 26.JESD204B 動作モード (シングル・リンクの場合)
ここで、 RefDivFactor = 2RefDivMode (表 24 参照)。
最後に、いくつかのレジスタを設定して PLL ループを構成しま
す。これらは、PLL リファレンス周波数と VCO 周波数を使用し
ます。表 96～表 98 に、これらの値の設定方法を示します。各表
は、特定の PLL リファレンス周波数 (40 MHz、60 MHz、または
80 MHz)に対して最適化されています。実際の PLL リファレン
ス周波数に最も近い周波数を使ってください。表を選択したら、
使用する VCO 周波数 (fVCO)を含む行から、または値が表に示す値
の間に入る場合は次に低い fVCO を含む行から、パラメータを選択
します。表に示すレジスタに対応する LookUpVals を書込みます。
DAC PLL の詳細については、DAC 入力クロックの設定 のセク
ションを参照してください。
インターポレーション
送信パスでは、0～3 個のカスケード接続されたインターポレー
ション・フィルタを使用することができます。これらの各フィ
ルタは、出力データ・レートを 2×に増加させ、ローパス機能を
提供します。表 25 に、様々なインターポレーション・モード、
対応する有効帯域幅、可能な最大 fDATA レートを示します。
Mode
Parameter
0
1
2
3
M (Converter Count)
L (Lane Count)
S ((Samples per Converter) per Frame)
F ((Octets per Frame) per Lane)
4
8
1
1
4
8
2
2
4
4
1
2
4
2
1
4
表 27.JESD204B 動作モード (シングルまたはデュアル・リン
ク)
Mode
Parameter
4
5
6
7
9
10
M (Converter Count)
L (Lane Count)
S ((Samples per Converter) per Frame)
F ((Octets per Frame) per Lane)
2
4
1
1
2
4
2
2
2
2
1
2
2
1
1
4
1
2
1
1
1
1
1
2
特定のアプリケーションでは、使用するコンバータ数 (M)と
fDATA (DataRate)は既知です。LaneRate とレーン数 (L) は次のよう
にトレードオフすることができます。
DataRate = (DACRate)/(InterpolationFactor)
LaneRate = (20 × DataRate × M)/L
ここで、LaneRate は 1.42 Gbps～10.64 Gbps。
オクテット数／フレーム／レーン (F)とサンプル数／コンバータ
／フレーム (S)により、データのパック方法が決まります。F = 1
の場合、最大密度設定値は 1 に設定する必要があります (HD = 1)。
その他の場合は、HD = 0 に設定します。
Rev. 0
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AD9144
データシート
コンバータの分解能とビット数／サンプル (N と Np)は、両方と
も 16 に設定する必要があります。フレーム数／マルチフレーム
(K) は、モード 0、モード 4、モード 9 に対して 32 に設定する必
要があります。その他のモードでは、 K = 16 または K = 32 を使
用することができます。
DualLink
DualLink は 2 つの独立した JESD204B リンクを設定します。こ
れを使うと、各リンクを独立にリセットすることができます。
この機能が必要な場合、DualLink に 1 を設定します。シング
ル・リンクが必要な場合は、DualLink に 0 を設定します。Link 0
と Link 1 は同じパラメータを持つ必要があることに注意してく
ださい。デュアル・リンク・モードを使用する際に使用可能な
動作モードを表 26 に示します。これらの動作モードの他に、シ
ングル・リンク・モードを使用する際、表 27 に示すモードも使
用できます。
Scrambling（データ・スクランブル）
Scrambling は、リンク・データのスペクトルをランダム化（ラ
ンダマイズ）する機能です。この機能により、スペクトルのピ
ーキングが回避されるので、電気的インターフェースでの特異
周波数で発生するデータ依存のエラーに対する保護機能を提供
します。Scrambling を使用する場合は 1 を設定し、使用しない場
合は 0 を設定します。
CheckSumMode
CheckSumMode の設定は、送信側で使用したチェックサム・モ
ードと一致する必要があります。使用したチェックサムがリン
ク設定表内の各フィールドの和である場合、CheckSumMode = 0
です。パックされたリンク設定フィールドを含むレジスタを加算
する場合、CheckSumMode = 1 です。2 つのチェックサム・モード
を計算する方法については、Lane0Checksum のセクションを参
照してください。
Lane0Checksum
Lane0Checksum をエラー・チェック目的に使って、トランスミ
ッタが期待通りに設定されたことを確認することができます。
CheckSumMode = 0 の場合、チェックサムは、L − 1、M − 1、K −
1、N − 1、Np − 1、S − 1、Scrambling、HD、Subclass、JESDVer
の各変数の和の下位 8 ビットです。
CheckSumMode = 1 の場合、Lane0Checksum はレジスタ 0x450～
レジスタ 0x45A を加算した和の下位 8 ビットです。フィールド
ごと、またはレジスタごとの和を選択して、トランスミッタの
設定を一致させてください。
DAC のパワーダウン設定
Subclass は、デバイスのレイテンシはディタミニスティックか
否か、すなわち外部同期信号を必要とするか否かを指定します。
詳細については、Subclass のセットアップのセクションを参照
してください。
ステップ 1: DAC の起動のセクションで説明したように、 4 個の
全コンバータを使用する場合、PdDAC に 0 を設定する必要があ
ります。4 個より少ないコンバータを使用する場合は、使用し
ないコンバータをパワーダウンさせなければなりません。表 28
を 使 っ て 、 リ ン ク あ た り の コ ン バ ー タ 数 (M)と デ バ イ ス が
DualLink モードにあるか否かに応じてパワーダウンさせる DAC
を決めることができます。
CurrentLink
表 28.DAC パワーダウンの設定
Subclass
Link 0 または Link 1 のどちらを設定するかに対応して、それぞ
れ 0 または 1 を CurrentLink に設定します。
Lanes
Lanes を使用して、2 つのレジスタ内のデータにより特定のレー
ンをイネーブルし、スキューを除去します。
Lanes = (2L) − 1
UnusedLanes
UnusedLanes を使用して、不使用回路ブロックをターンオフして
消費電力を削減します。使用しない各物理レーン (SERDINx±)は、
レジスタ 0x201 の対応するビットに 1 を書込んで、パワーオフ
する必要があります。
例えば、デュアル・リンク・モードでモード 6 を使用し、かつ
SERDIN0±、SERDIN1±、SERDIN4±、SERDIN5±へ デ ー タ を 送
信する場合、UnusedLaness = 0xCC を設定して、物理レーン 2、
レーン 3、レーン 6、レーン 7 をパワーオフさせることができま
す。
Rev. 0
DACs to Power Down
M (Converters
per link)
DualLink
0
1
2
3
PdDAC
1
1
2
2
4
0
1
0
1
0
0
0
0
0
0
1
1
0
0
0
1
0
1
0
0
1
1
1
0
0
0b0111
0b0101
0b0011
0b0000
0b0000
PdClocks
DAC Dual B 内の両 DAC (DAC2 と DAC3) をパワーダウンさせる
場合、DAC Dual B のクロックをパワーダウンさせることができ
ます。この場合、PdClocks = 0x40 にします。その他の場合は、
PdClocks = 0x00 にします。
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AD9144
データシート
SERDES クロックのセットアップ
このセクションでは、ステップ 4: 物理層 のセクションの該当す
る Halfrate、OvSmp、PLLDiv 設定を選択する方法を説明します。
これらのパラメータはレーン・レートにのみ依存します (レー
ン・レートは JESD204B のセットアップのセクションで設定さ
れます)。
遅 延設 定に関し て内 部で使用 する 単位は内 部処 理クロッ ク
(PClock)の周期で、レートはレーン・レートの 1/40 です。PClock
サイクル数で表現されていない遅延時間は、使用する前に変換
する必要があります。
そのために必要な幾つかの有効な内部関数は、次のように示さ
れます。
PClockPeriod = 40/LaneRate
表 29.SERDES レーン・レートの設定
Lane Rate (Gbps)
Halfrate
OvSmp
PLLDiv
1.42 to 2.76
2.83 to 5.52
5.65 to 10.64
0
0
1
1
0
0
2
1
0
PClockPeriod を使って、必要に応じて時間領域から PClock サイ
クル数に変換することができます。
PClockFactor = 4/F (PClock あたりのフレーム数)
Halfrate と OvSmp は、クロック検出および再生 (CDR) 回路がサ
ンプルする方法を設定します。この回路ブロックの動作とブロ
ック内の PLLDiv の機能については、SERDES PLL のセクション
を参照してください。
イコライザ（等化器）・モードのセットアップ
低消費電力動作では、EqMode = 1 を設定してください。プリン
ト回路ボード (PCB)の挿入損失が 12 dB より小さい場合は、この
モードを選択してください。挿入損失が 12 dB より大きく、か
つ 17.5 dB より小さい場合は、EqMode = 0 を設定してください。
詳細については、等化のセクションを参照してください。
PClockFactor を使って、PClock サイクル単位から FrameClock サ
イクル数へ変換できます。これは Subclass 1 の LMFCDel の設定
で必要です。
PClocksPerMF= K/PClockFactor (LMFC サイクルあたりの
PClocks)
ここで、 PClocksPerMF はマルチフレーム・サイクル内の数値す
なわち PClock サイクル数です。
PClockFactor と PClockPerMF の値は、表 30 と表 31 に JESD モー
ドごとに示します。
表 30.LMFC ごとの PClockFactor と PClockPerMF
リンク･レイテンシのセットアップ
このセクションでは、Subclass 1 のマルチチップ間のディタミニ
スティック･レイテンシ（ディレイ時間が確定したタイミング）
の保証および Subclass 0 のデバイス内のリンク同期の保証に必要
なステップを説明します。このセクションの内容で、 ステップ
5: デ ー タ ・ リ ン ク 層 の セ ク シ ョ ン の LMFCDel、LMFCVar、
Subclass を設定してください。詳細については、LMFC 信号の
同期のセクションを参照してください。
JESD Mode ID
0
1
2
3
PClockFactor
PClockPerMF (K = 32)
PClockPerMF (K = 16)
4
8
N/A
2
16
8
2
16
8
1
32
16
表 31.LMFC ごとの PClockFactor と PClockPerMF
1
JESD Mode ID
4
5
6
7
9
10
PClockFactor
PClockPerMF (K = 32)
PClockPerMF (K = 16)
4
8
N/A1
2
16
8
2
16
8
1
32
16
4
8
N/A1
2
16
8
N/A＝適用なし。
Subclass のセットアップ
AD9144 は、JESD204B の Subclass 0 と Subclass 1 の動作をサポー
トしています。
Subclass 1
このモードは、ディタミニスティック･レイテンシを与え、リン
クを½ DAC クロック周期以内で同期させます。DAC クロックに
正確に位相が一致した外部 SYSREF± 信号が必要です。
Subclass 0
このモードは、4 個の DAC クロック周期以内のディタミニステ
ィック･レイテンシを与えます。SYSREF± ピンに必要な信号は
ありません (ピンは未接続のままにすることができます)。
Subclass 0 では、すべてのレーンの信号が同じ LMFC サイクル内
に到達する必要があり、またデュアル DAC は互いに同期してい
なければなりません。(両 DAC は SYSREF± 信号ではなく内部ク
ロックに同期する必要があります)。
既知の遅延の場合
すべてのシステム遅延情報が分かっている場合、LMFCVar と
LMFCDel は直接計算することができます。
RxFixed (PClock サイクル数で表した固定レシーバ遅延)と RxVar
(PClock サイクル数で表した可変レシーバ遅延)は、表 8 に記載し
てあります。TxFixed (PClock サイクル数で表した固定トランス
ミッタ遅延) と TxVar (PClock サイクル数で表した可変レシーバ
遅延) は、使用するトランスミッタのデータ・シートから得るこ
とができます。PCBFixed (PClock サイクル数で表した固定 PCB
パターン遅延) は、計算用のソフトウェアから求めることができ
ます。この値は一般に PClock サイクルより大幅に小さいため、
無視することができます。PCB 遅延とトランスミッタ遅延の時
間を PClock サイクル数へ変換してください。
各レーンの場合
MinDelayLane = floor(RxFixed + TxFixed +
PCBFixed)MaxDelayLane = ceiling(RxFixed + RxVar + TxFixed
+ TxVar + PCBFixed))
必要に応じて、Subclass0 または 1 を設定してください。
リンク遅延のセットアップ
LMFCVar と LMFCDel を使って、システム内のすべてのレーン
が同じ LMFC サイクル内に到達するように遅延を設定します。
Rev. 0
レーン、リンク、デバイス間では:
MinDelay はすべての MinDelayLane 値の最小値
MaxDelay はすべての MaxDelayLane 値の最大値
－ 30/127 －
AD9144
データシート
安全のため、1 PClock サイクルのガード・バンドをリンク遅延
の各終端に次式のように加算します。
表 32.レジスタの設定とワンショット同期手順
LMFCVar = (MaxDelay + 1) − (MinDelay − 1)
Addr.
LMFCVar が 10 より大きくなる場合は、AD9144 はシステム内の
可変遅延を許容することができません。
Subclass 1 の場合
LMFCDel = ((MinDelay − 1) × PClockFactor) % K
Subclass 0 の場合
LMFCDel = (MinDelay − 1) % PClockPerMF
Value1
Variable
Description
0x301
0x
Subclass
サブクラスを設定
0x03A
0x01
同期モード=ワンショ
ット同期を設定
0x03A
0x81
同期マシンをイネーブ
ル
0x03A
0xC1
同期マシンの起動用意
計算例については、既知遅延を使用したリンク遅延セットアッ
プの例のセクションを参照してください。
0x300
既知の遅延情報がない場合
包括的な遅延に関する情報が存在しないか未知の場合、AD9144
は LMFCRX と PClock サイクルで表した、最も遅く到達した
LMFC 境界との間のリンク遅延をリードバックすることができ
ます。この情報を使って LMFCVar と LMFCDel を計算します。
各リンクの場合 (各デバイスで)
ボードをパワーアップさせます。
2.
デバイスのセットアップ・ガイドの表 15～表 21 に示すス
テップに従います。
3.
Subclass を設定して、同期を行います。ワンショット同期
の場合、表 32 の書込みを実行します。別の同期モードにつ
いては、LMFC 信号の同期のセクションを参照してくださ
い。
4.
DYN_LINK_LATENCY_0 (レジスタ 0x302)をそのリンクと
Pclock サイクルの遅延値として記録します。
5.
DYN_LINK_LATENCY_1 (レジスタ 0x303)をそのリンクと
PClock サイクルの遅延値として記録します。
ステップ 1～ステップ 5 をシステム内の各デバイスに対して 20
回繰り返します。すべての実行とデバイスに対して 1 つの遅延
値リストを保管してください。
Rev. 0
サブクラス= 1 の場
合、少なくとも 1 つの
SYSREF±エッジをデバ
イスへ送信してくださ
い。
SYSRE
F±
すべてのリンクとデバイスに対して同じ LMFCDel と LMFCVar
を設定してください。
1.
Bit.
No.
1
リンクをイネーブルし
ます。
0x
6
ChkSmMd
JESD204B セットアッ
プのセクション参照
3
Subclass
JESD204B セットアッ
プのセクション参照
[1:0
]
EnLinks
DualLink の場合(Link 0
と Link 1 をイネーブ
ル)、EnLinks = 3 ;
DualLink でない場合
(Link 0 のみをイネーブ
ル)、EnLinks = 1。
0x はユーザー設定が必要なレジスタ値を表します。該当するレジスタ値の選
択については変数と説明の列を参照してください。
遅延値リストを使って、LMFCDel と LMFCVar を計算しますが、
最初の幾つかの遅延値のマップの変更が必要となることがあり
ます。
DYN_LINK_LATENCY_x の可能な最大値は、マルチフレーム内
の PClocks 数 (PClocksPerMF)より 1 だけ小さい値になります。ま
た場合によりロールオーバー状態に遭遇することがあります。
すなわち記録した遅延値のセットがマルチフレームのエッジを
ロールオーバー（読み飛ばす）することがあります。その場合、
遅延値は、0 と PClocksPerMF の近くの値である可能性がありま
す。これが発生した場合、PClocksPerMF を 0 近くの値のセット
に加算してください。
例えば、6、7、0、1 の遅延値リードバックに対して、0 と 1 の
遅延値を 8 と 9 にリマップして、新しいセットの遅延値 6、7、
8、9 をつくります。
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AD9144
データシート
表 33.クロスバー・レジスタ
Pclock サイクル、リンク、デバイスに対して


MinDelay はすべての遅延測定値の最小値
MaxDelay はすべての遅延測定の最大値
安全のため、1 PClock サイクルのガード・バンドをリンク遅延
の各終端に加算して、次式を使って LMFCVar と LMFCDel を計
算します。
LMFCVar = (MaxDelay + 1) − (MinDelay − 1)
LMFCVar が 10 より大きくなる場合は、AD9144 はシステム内の
可変遅延に耐えられません。
Subclass 1 の場合
LMFCDel = ((MinDelay − 1) × PClockFactor) % K
Subclass 0 の場合
LMFCDel = (MinDelay − 1) % PClockPerMF
すべてのリンクとデバイスに対して同じ LMFCDel と LMFCVar
を設定してください。
計算例については、既知遅延を使用しないリンク遅延セットア
ップの例のセクションを参照してください。
Address
Bits
Logical Lane
0x308
0x308
0x309
0x309
0x30A
0x30A
0x30B
0x30B
[2:0]
[5:3]
[2:0]
[5:3]
[2:0]
[5:3]
[2:0]
[5:3]
LOGICAL_LANE0_SRC
LOGICAL_LANE1_SRC
LOGICAL_LANE2_SRC
LOGICAL_LANE3_SRC
LOGICAL_LANE4_SRC
LOGICAL_LANE5_SRC
LOGICAL_LANE6_SRC
LOGICAL_LANE7_SRC
データを取得する物理レーン (SERDINx±)の番号が付いた各
LOGICAL_LANEy_SRC を書込んでください。デフォルトでは、
すべての論理レーンが対応する物理レーンをそのデータ・ソー
ス と し て 使 用 し ま す 。 例 え ば 、 デ フ ォ ル ト で
LOGICAL_LANE0_SRC = 0 となり、論理レーン 0 が物理レーン 0
(SERDIN0±)からデータを受信します。代わりに、SERDIN4± を
論 理 レ ー ン 0 の ソ ー ス と し て 使 用 す る 場 合 、
LOGICAL_LANE0_SRC = 4 を書込む必要があります。
クロスバーのセットアップ
レ ジ ス タ 0x308～ レ ジ ス タ 0x30B を 使 う と 、 物 理 レ ー ン
(SERDINx±)の SERDES ディフレーマで使用される論理レーンへ
の任意のマッピングが可能になります。
Rev. 0
－ 32/127 －
AD9144
データシート
JESD204B シリアル・データ・インターフェース
パラメータの所定の組み合わせのみをサポートしています。サ
ポートされる各組み合わせをモードと呼んでいます。AD9144 で
は、合計 10 個のシングル・リンク・モードがサポートされてい
ます(表 34 参照)。デュアル・リンク・モードでは、6 個のモード
がサポートされています(表 35 参照)。これらの各表に、レーン・
レートが 10 Gbps の場合の対応するクロック・レートを示しま
す。
JESD204B の概要
AD9144 は、データを受信する 8 個の JESD204B データ・ポート
を 内 蔵 し て い ま す 。 8 個 の JESD204B ポ ー ト は 、 シ ン グ ル
JESD204B リンクのデバイスとして、または 1 つのシステム・リ
ファレンス (SYSREF±)とデバイス・クロック (CLK±)を共用する
2 つの別々の JESD204B リンクのデバイス (デュアル・リンク・
モード)として、それぞれ設定することができます。
特定のアプリケーションでは、使用するコンバータ数 (M)と
DataRate は既知です。LaneRate とレーン数 (L) は、次のようにト
レードオフすることができます。
JESD204B シリアル・インターフェース・ハードウェアは、物
理層、データ・リンク層、トランスポート層の 3 つの層から構
成されています。ハードウェアのこれらのセクションを、後続
のセクションで説明します。その中で、各ケースでのインター
フェースを設定する情報を説明します。図 35 に、クロックを再
生し、データをディシリアライズ、ディスクランブル、ディフ
レームした後にデバイスのデジタル信号処理セクションに送信
する AD9144 シリアル・データ・インターフェースに内蔵されて
いる通信層を示します。
DataRate = (DACRate)/(InterpolationFactor)
LaneRate = (20 × DataRate × M)/L
ここで、LaneRate は 1.42 Gbps～10.64 Gbps である必要がありま
す。
レーンの同期の実現と回復は非常に重要です。トランスミッタ
へのインターフェースを簡素化するため、AD9144 はマスター同
期信号を各 JESD204B リンクに対して指定します。シングル・リ
ンク・モードでは、SYNCOUT0± をすべてのレーンに対するマス
タ ー 信号 として 使 用し ます。 デ ュア ル・リ ン ク・ モード で
は 、 SYNCOUT0± を Link 0 の マ ス タ ー 信 号 と し て 使
い、 SYNCOUT1±を Link 1 のマスター信号として使います。リ
ンク内のいずれかのレーンが同期を失うと、リンクの同期信号
を使って再同期要求がトランスミッタへ送信されます。トラン
スミッタはデータ送信を停止し、代わりにそのリンク内のすべ
てのレーンへ同期のシンボル･コードを送信し、これは再同期が
完了するまで続きます。
物理層は、トランスミッタとレシーバの間で信頼性の高いチャ
ンネルを確立する機能を持ち、データ・リンク層は、データを
オクテット形態に戻し、データをディスクランブル（スクラン
ブルの解除）する機能を持ちます。トランスポート層は、ディ
スクランブルされた JESD204B フレームを受信して、DAC サン
プル・データへ変換する機能を持ちます。
E
A
E
A
A
E
A
A
データのパック方法を指定し、シリアル・データをサンプル・
データに変換する方法を指定する多数の JESD204B パラメータ
(L、F、K、M、N、Np、S、HD、Scrambling)があります。これ
らのパラメータの詳細は、トランスポート層 のセクションで規
定されています。
SYNCOUT0±
SYNCOUT1±
PHYSICAL
LAYER
SERDIN0±
DATA LINK
LAYER
TRANSPORT
LAYER
DUAL A Q DATA[15:0]
DESERIALIZER
TO
DAC
FRAME TO
SAMPLES
QBD/
DESCRAMBLER
SERDIN7±
DUAL A I DATA[15:0]
DUAL B I DATA[15:0]
DESERIALIZER
11675-004
DUAL B Q DATA[15:0]
SYSREF±
図 35. シリアル・リンク・レシーバの機能ブロック図
表 34.シングル・リンク JESD204B の動作モード
Mode
Parameter
0
1
2
3
4
5
6
7
9
10
M (Converter Counts)
L (Lane Counts)
S (Samples per Converter per Frame)
F (Octets per Frame per Lane)
Example Clocks for 10 Gbps Lane Rate
PClock (MHz)
Frame Clock (MHz)
Sample Clock (MHz)
4
8
1
1
4
8
2
2
4
4
1
2
4
2
1
4
2
4
1
1
2
4
2
2
2
2
1
2
2
1
1
4
1
2
1
1
1
1
1
2
250
1000
1000
250
500
1000
250
500
500
250
250
250
250
1000
1000
250
500
1000
250
500
500
250
250
250
250
1000
1000
250
500
500
Rev. 0
－ 33/127 －
AD9144
データシート
表 35.Link 0 と Link 1 に対するデュアル・リンク JESD204B の動作モード
Mode
Parameter
4
5
6
7
9
10
M (Converter Counts)
L (Lane Counts)
S (Samples per Converter per Frame)
F (Octets/Frame per Lane)
Example Clock for 10 Gbps Lane Rate
PClock (MHz)
Frame Clock (MHz)
Sample Clock (MHz)
2
4
1
1
2
4
2
2
2
2
1
2
2
1
1
4
1
2
1
1
1
1
1
2
250
1000
1000
250
500
1000
250
500
500
250
250
250
250
1000
1000
250
500
500
PHY 終端自動キャリブレーション・ルーチンを表 36 に示します。
物理層
JESD204B インターフェースの物理層は、ディシリアライザと
呼ばれ、8 個の同等なチャンネルを持ちます。各チャンネルは、
終端回路、イコライザ、クロックおよびデータ再生 (CDR) 回路、
1:40 のディマルチプレクサ機能から構成されています (図 36 参
照)。
DESERIALIZER
EQUALIZER
CDR
Description
JESD インターフェース終端設定
JESD インターフェース終端設定
JESD インターフェース終端設定
JESD インターフェース終端設定
自動チューン PHY 終端
自動チューン PHY 終端
1:40
11675-006
SPI CONTROL
FROM SERDES PLL
Value
0xB7
0x87
0xB7
0x87
0x01
0x01
図 36.ディシリアライザのブロック図
JESD204B のデータは、JESD204B 仕様に準拠して SERDINx± 1.2 V
差動入力ピンを使って AD9144 に入力されます。
インターフェースのパワーアップと入力終端
JESD204B インターフェースを使う前に、レジスタ 0x200[0] = 0
を設定してパワーアップさせる必要があります。さらに、使用
しない各物理レーン (SERDINx±) をパワーダウンさせる必要があ
ります。このため、レジスタ 0x201 の物理レーン x の対応するビ
ット x に、その物理レーンを使用する場合には 0 を設定し、使用
しない場合は 1 を設定します。
DAC の入力終端電圧は、外部から VTT ピン (ピン 21、ピン 23、
ピン 40、ピン 43)を使って供給されます。VTT ピンを SVDD12 に
接続して VTT を設定してください。JESD204B 入力は、100 nF 直
列 コンデンサを使って JESD204B 送信デバイスへ AC 結合するこ
とが推奨されます。
レシーバ・アイ・マスク
AD9144 はレシーバ・アイ・マスクに関する JESD204B 仕様を満
たし、このマスクに準拠するデータを取り込むことができます。
図 37 に、VTT 振幅 600 mV でデータレート間隔で正規化したレシ
ーバ・アイ・マスクを示します。アイ・マスクと許容レシー
バ・アイ開口の詳細については、JESD204B 仕様を参照してくだ
さい。
AD9144 では入力終端を 50 Ω に自動キャリブレーションします。
終端キャリブレーションを実行する前に、レジスタ 0x2AA、レ
ジスタ 0x2AB、レジスタ 0x2B1、レジスタ 0x2B2 に表 36 の値を
書込んで正しいキャリブレーションを行う必要があります。レ
ジスタ 0x2A7[0]とレジスタ 0x2AE[0]がロー・レベルからハイ・レ
ベルへ変化すると、終端キャリブレーションが開始されます。
レジスタ 0x2A7 が PHY 0、PHY 1、PHY 6、PHY 7 の自動キャリ
ブレーションを、レジスタ 0x2AE が PHY 2、PHY 3、PHY 4、
PHY 5 の自動キャリブレーションを、それぞれ制御します。
LV-OIF-11G-SR RX EYE MASK
525
55
0
–55
–525
0
0.35
0.5
0.65
TIME (UI)
図 37.レシーバ・アイ・マスク
Rev. 0
－ 34/127 －
1.00
11675-007
TERMINATION
Address
0x2AA
0x2AB
0x2B1
0x2B2
0x2A7
0x2AE
AMPLITUDE (mV)
SERDINx±
表 36.PHY 終端の自動キャリブレーション・ルーチン
AD9144
データシート
SERDES PLL のリファレンス・クロックは、常に周波数 fREF で
動作し、fREF = レーン・レート×1/40 = PClockRate です。このク
ロックは DivFactor で分周されて、PFD ブロックへの 35 MHz～
80 MHz のクロックとして供給されます。 表 37 に、使用可能な
各 DivFactor オ プ シ ョ ン に 対 す る そ れ ぞ れ の
SERDES_PLL_DIV_MODE レジスタ設定値を示します。
クロックの相互関係
次のクロック・レートは、JESD204B セクション内の他の部分
で使用されています。クロック間の関係は、次式から得られま
す。
DataRate = (DACRate)/(InterpolationFactor)
LaneRate = (20 × DataRate × M)/L
表 37.SERDES PLL 分周器の設定
ByteRate = LaneRate/10
この関係は、各バイトが 10 ビットで表される 8 ビット／10 ビッ
ト・エンコーディングから導かれます。
PClockRate = ByteRate/4
処理クロックは、クワッド・バイト・デコーダで使用されます。
LaneRate (Gbps)
Divide by
(DivFactor)
SERDES_PLL_DIV_MOD
E Register 0x289[1:0]
1.42 to 2.76
2.83 to 5.52
5.65 to 10.64
1
2
4
2
1
0
FrameRate = ByteRate/F
レジスタ 0x280 は、シンセサイザ・イネーブルおよび再キャリブ
レーションを制御します。
ここで、F は (バイト／フレーム)／レーンとして定義されます。
PClockFactor = FrameRate/PClockRate = 4/F
SERDES PLL をイネーブルするときは、表 37 に従って PLL 分周器
レジスタを設定し、次にレジスタ 0x280[0]に 1を書込んで SERDES
PLL をイネーブルします。
ここで、
M はリンクあたりのコンバータ数の JESD204B パラメータで
す。
L はリンクあたりのレーン数の JESD204B パラメータです。
F はオクテット数／フレーム／レーンの JESD204B パラメータ
です。
レジスタ 0x281 を読出して、SERDES PLL が動作していること
を確認します。レジスタ 0x281[0] = 1 の場合、SERDES PLL はロッ
クしています。レジスタ 0x281[3] = 1 の場合、SERDES PLL は正常
にキャリブレーションされています。レジスタ 0x281[4] またはレ
ジスタ 0x281[5]がハイ・レベルの場合、PLL がキャリブレーショ
ン範囲の上限または下限にあるため、レジスタ 0x280[2]に 0 を書
込み、続いて 1 を書込むことにより、再キャリブレーションする
必要があります。
SERDES PLL
SERDES PLL の機能概要
独立した SERDES PLL では、インテジャーN タイプの回路を使
ってクロック生成を行っています。VCO とループ・フィルタを
含む SERDES PLL 全体をチップ上に集積しています。SERDES
PLL VCO は、5.65 GHz～12 GHz の範囲で動作します。
SERDES PLL IRQ
SERDES PLL のロック信号とロック喪失（ロック外れ）信号は、
IRQ （ イ ン タ ラ プ ト 要 求 ） イ ベ ン ト に な り ま す 。 レジスタ
0x01F[3:2]を使ってこれらの信号をイネーブルし、次にレジスタ
0x023[3:2]を使ってこれらのステータスをリードバックし、IRQ
信号をリセットします。詳細については、割込み要求動作のセ
クションを参照してください。
SERDES PLL 内では、VCO 分周器ブロックが VCO クロックを 2
分周して、ディシリアライザ・コアの 2.825 GHz～6 GHz の直交
クロックを発生します。このクロックは、クロックおよびデー
タの再生 のセクションで説明するクロックおよびデータ再生ブ
ロックの入力になっています。
2.825GHz TO 6GHz
OUTPUT
VCO
LDO
CHARGE
PUMP
I Q
PFD
80MHz
MAX
fREF
BIT RATE ÷ 40
DivFactor
(1, 2, 4)
C1
R1
UP
C3
C2
LC VCO
5.65GHz TO 12GHz
÷2
DOWN
÷80
R3
ALC CAL
CAL CONTROL BITS
図 38.VCO 分周器ブロックを含む SERDES PLL シンセサイザのブロック図
Rev. 0
－ 35/127 －
11675-011
FO CAL
3.2mA
AD9144
データシート
クロックおよびデータの再生
ディシリアライザは CDR 回路を内蔵しています。 JESD204B シ
リアル・レーンからクロ ック を再生す る代 わりに 、CDR が
SERDES PLL か ら ク ロ ッ ク を 再 生 し ま す 。 図 38 に 示 す 、
SERDES PLL からの 2.825 GHz～6 GHz 出力が CDR への入力に
なります。
CDR サンプリング・モードは、デバイス内部のレーン・レー
ト・クロックを発生するように選択する必要があります。所望
のレーン・レートが 5.65 GHz より大きい場合は、ハーフ・レー
ト CDR 動作を使用する必要があります。所望レーン・レートが
5.65 GHz より小さい場合は、ハーフ・レート動作をディスエーブ
ルする必要があります。レーン・レートが 2.825 GHz より小さい
場合は、ハーフ・レートをディスエーブルし、 2× オーバーサン
プリングをイネーブルして、該当するレーン・レート・クロック
を再生します。表 38 に、LaneRate に応じて設定する必要のある
CDR サンプリング設定の詳細を示します。
図 40 と図 41 はハードウェア設計者の参考用で、正しくレイア
ウトされたストリップライン伝送線とマイクロストリップ伝送
線の種々の長さに対する挿入損失を示します。JESD204B チャ
ンネルに対する特定のレイアウト推奨事項については、ハード
ウェア考慮事項のセクションを参照してください。
JESD204B PCB チャンネルの挿入損失が、低消費電力モードで
サポートされている最も損失の大きいチャンネルの挿入損失よ
り小さい場合は(図 39 参照)、低消費電力モードが推奨されます。
挿入損失がそれより大きく、かつ通常モードでサポートされて
いる最も損失の大きいチャンネルの挿入損失より小さい場合は
(図 39 参照)、通常モードを使用してください。10 Gbps 動作での、
通常モードの EQ の消費電力は、低消費電力 EQ モードよりレー
ンあたり約 4 mW 大きくなっています。いずれかのモードをト
ランスミッタ・プリエンファシスと組み合わせて使用して、機
能強化および／または消費電力の最適化を行うことができるこ
とに注意してください。
0
表 38.CDR 動作モード
1
0
0
CDR 回路は、各シリアル・レーンで独立にデータをサンプルする
際に使用する位相を同期化します。シリアル・インターフェー
スごとのこの独立な位相調整により、正確なデータ・サンプリ
ングが可能になり、PCB 上で複数のシリアル・インターフェー
スを容易に実現できます。
6
MINIMUM ALLOWED
CHANNEL LOSS
(JESD204B SPEC)
8
10
12
14
AD9144 LOW POWER MODE:
LOSSIEST SUPPORTED
CHANNEL
16
18
20
AD9144 NORMAL MODE:
LOSSIEST SUPPORTED
CHANNEL
22
24
CDR 回路を設定した後、レジスタ 0x206[0]に 1 を書込み、続い
て 0 を書込んで、リセットとリセット解除をします。
0
2.5
5.0
7.5
10.0
FREQUENCY (GHz)
11675-339
0
0
1
図 39.許容挿入損失
不使用 PHY のパワーダウン
0
イコライザ（受信信号の補整）
PCB パターン長とインピーダンスに起因して発生する、各 PHY
チャンネルの信号インテグリティ歪みを補償するため、AD9144
は各 JESD204B チャンネルに使い易い低消費電力イコライザを
採用しています。AD9144 のイコライザは、JESD204B 仕様の要
求より遥かに大きい挿入損失を補償することができます。この
イコライザには 2 つの動作モードがあり、レジスタ 0x268[7:6]の
EQ_POWER_MODE レジスタ設定値で指定されます。低消費電
力モード (レジスタ 0x268[7:6] = 2b’01) と、最大レーン・レート
10 Gbps の動作では、このイコライザは最大 12 dB の挿入損失を
補償することができます。通常モード (レジスタ 0x268[7:6] =
2b’00)では、このイコライザは最大 17.5 dBの挿入損失を補償する
ことができます。図 39 に、挿入損失を JESD204B 仕様に重ねてこ
の性能を示します。 図 39 に、AD9144 の最大ボー・レートに近
い 10.0 Gbps での等化性能を示します。
－ 36/127 －
–5
–10
ATTENUATION (dB)
使っていないレーンとイネーブルされたレーンは、そのままで
は不必要な電力を消費することに注意してください。PHY_PD
(レジスタ 0x201)の対応するビットに 1 を書込んで、使用されな
い各レーン (SERDINx±) をパワーオフする必要があります。
–15
–20
STRIPLINE = 6”
STRIPLINE = 10”
STRIPLINE = 15”
STRIPLINE = 20”
STRIPLINE = 25”
STRIPLINE = 30”
–25
–30
–35
–40
0
1
2
3
4
5
6
7
8
9
10
FREQUENCY (GHz)
図 40.FR4 上の 50 Ω ストリップラインの挿入損失
11675-010
1.42 to 2.76
2.83 to 5.52
5.65 to 10.64
4
INSERTION LOSS (dB)
LaneRate (Gbps)
CDR_OVERSAMP
Register 0x230[1]
Rev. 0
LOSSIEST CHANNEL JESD204B SPEC
REQUIRES Rx TO SUPPORT
2
ENHALFRATE
Register 0x230[5]
AD9144
データシート
0
AD9144 は、シングル・リンクまたはデュアル・リンクの高速
JESD204B シリアル・データ・インターフェースとして動作す
ることができます。デュアル・リンク・モードで動作する場合、
両リンクを同じ JESD204B パラメータで設定してください。これ
は、デバイス・クロックとシステム・リファレンスを共用してい
るためです。JESD204B インターフェースの全 8 レーンは、コー
ド・グループ同期、フレーム・アライメント、フレーム同期な
どのリンク層通信を処理します。
–5
–15
–20
6” MICROSTRIP
10” MICROSTRIP
15” MICROSTRIP
20” MICROSTRIP
25” MICROSTRIP
30” MICROSTRIP
–25
–30
–35
E
1
2
3
E
A
–40
0
AD9144 は 8 ビット／10 ビット制御文字をデコードして、フレー
ムの開始と終わり、およびシリアル・レーン間のアライメント
を識別できるようにします。各 AD9144 シリアル・インターフ
ェース・リンクは、SYNCOUT0±/ SYNCOUT1± 信号をロー・レ
ベルに設定して、同期要求を発行することができます。同期プロ
トコルは、JESD204B 規 格 の セクション 4.9 に準拠します。
AD9144 は連続した 4 個の /K/ シンボル･コードのストリームを受
信すると、次の内部 LMFC の立上がりエッジで SYNCOUT0±
/ SYNCOUT1± 信号をハイ・レベルに設定し、同期要求を取り下
げます。次に、トランスミッタが ILAS を発行するのを待ちます。
ILAS シーケンスで、 /A/から/R/へのシンボル・コードの変化を
使ってすべてのレーンを整列させます (JESD204B シリアル・リ
ンクの確立のセクション参照)。エラステック・バッファが先に
到着したレーンのデータを最後に到達したレーンのアライメン
ト文字が到着するまで保持します。この時点で、すべてのレー
ンのバッファが開放されて、すべてのレーンが整列されます (図
43 参照)。
4
5
6
7
8
9
10
FREQUENCY (GHz)
11675-011
ATTENUATION (dB)
–10
図 41. FR4 上の 50 Ω マイクロストリップの挿入損失
A
A
E
A
E
A
データ・リンク層
AD9144 JESD204B インターフェースのデータ・リンク層は、
PHY からディシリアライズされたデータを受け取り、これらをデ
ィフレームおよびディスクランブルした後、データ・オクテット
としトランスポート層へ出力して、DAC サンプルに変換させま
す。データ・リンク層のアーキテクチャを図 42 に示します。こ
のアーキテクチャは、各レーン用の同期 FIFO、クロスバー・ス
イッチ、ディフレーマ、ディスクランブラから構成されていま
す。
A
A
DATA LINK LAYER
SYNCOUTx±
SERDIN0
FIFO
CROSS
BAR
SWITCH
LANE 7 DESERIALIZED
AND DESCRAMBLED DATA
SYSREF
SERDIN7
FIFO
LANE7 OCTETS
SYSTEM CLOCK
PHASE DETECT
PCLK
SPI CONTROL
図 42.データ・リンク層のブロック図
Rev. 0
LANE0 OCTETS
11675-012
LANE 7 DATA CLOCK
DESCRAMBLE
LANE 0 DATA CLOCK
10-BIT/8-BIT DECODE
QUAD BYTE
DEFRAMER
QBD
LANE 0 DESERIALIZED
AND DESCRAMBLED DATA
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AD9144
データシート
L RECEIVE LANES
(EARLIEST ARRIVAL) K K K R D D
D D A R Q C
L RECEIVE LANES
(LATEST ARRIVAL) K K K K K K K R D D
C
D D A R Q C
D D A R D D
C
D D A R D D
0 CHARACTER ELASTIC BUFFER DELAY OF LATEST ARRIVAL
4 CHARACTER ELASTIC BUFFER DELAY OF EARLIEST ARRIVAL
L ALIGNED
RECEIVE LANES K K K K K K K R D D
D D A R Q C
C
D D A R D D
11675-013
K = K28.5 CODE GROUP SYNCHRONIZATION COMMA CHARACTER
A = K28.3 LANE ALIGNMENT SYMBOL
F = K28.7 FRAME ALIGNMENT SYMBOL
R = K28.0 START OF MULTIFRAME
Q = K28.4 START OF LINK CONFIGURATION DATA
C = JESD204 LINK CONFIGURATION PARAMETERS
D = Dx.y DATA SYMBOL
図 43.ILAS でのレーン・アライメント
JESD204B シリアル・リンクの確立
Subclass 1 高速シリアル・リンク確立プロセスの概要を説明しま
す。詳細については、JESD204B 仕様ドキュメントのセクショ
ン 5.3.3 を参照してください。
ステップ 3: データ・ストリーミング
ステップ 1: コード・グループの同期化
各レシーバは、入力データ・ストリーム内で K(K28.5)のシンボ
ル文字を探す必要があります。すべてのリンク・レーンで連続
する 4 個の K シンボル文字のコードが検出された後、レシー
バ・ブロックはレシーバ・ローカル・マルチフレーム・クロッ
ク (LMFC) エ ッ ジ で ト ラ ン ス ミ ッ タ ・ ブ ロ ッ ク に 対 す
る SYNCOUTx± 信号のアサートを解除します。
E
A
A
トランスミッタは SYNCOUTx± 信号の変化を取り込み、次のト
ランスミッタ LMFC 立上がりエッジで、初期レーン・アライメ
ント・シーケンス (ILAS)を開始します。
E
A
このフェーズで、データがトランスミッタ・ブロックからレシ
ーバ・ブロックへストリームされます。
ここでのオプションとして、データをスクランブルすることが
できます。スクランブルは、非常に高速なオクテットが ILAS の
後に続いて送られるまで開始されません。
レシーバ・ブロックは、受信したデータを処理し、次のような
エラーをチェックします。
A
ステップ 2: 初期レーン・アライメント・シーケンス
このフェーズの主要目的は、リンクのすべてのレーンを整列さ
せ、リンクのパラメータを確認することです。
リンクが確立される前に、レシーバ・デバイスに各リンク・パ
ラメータを書込んで、レシーバ・ブロックへのデータ送信方法
を知らせます。
ILAS は 4 個以上のマルチフレームで構成されます。各マルチフレ
ームの最終文字は、マルチフレーム・アライメント文字/A/シン
ボルです。1 番目、3 番目、4 番目のマルチフレームには既定の
データ値が収容されています。JESD204B 仕様ドキュメントの
セクション 8.2 には、ILAS 時に予想されるデータ・ランプが規
定 され ているこ とに 注意して くだ さい。デ フォ ルトでは 、
AD9144 はこのランプを必要としません。レジスタ 0x47E[0] に
ハイ・レベルを設定して、データ・ランプを要求することがで
きます。ディフレーマは各レーンの最終 /A/シンボルを使って、
レシーバ内でマルチフレームの終わりを整列させます。2 番目
のマルチフレームには、R (K.28.0)、Q (K.28.4)、リンク・パラメ
ータに対応するデータが含まれます。レシーバの必要に応じて
ILAS へマルチフレームを追加することができます。デフォルト
では、AD9144 は ILAS 内で 4 個のマルチフレームを使用します
(レジスタ 0x478 でこれを変更できます)。Subclass 1 を使用する
場合、4 個のマルチフレームを使用する必要があります。
Rev. 0
最後の ILAS の最終/A/ シンボル文字の後に、マルチフレーム・
データのストリーミングが開始されます。レシーバは、このポ
イントでレシーバの内部 LMFC に一致するように /A/ シンボル
文字位置を調整します。
•
•
•
•
•
パリティの不一致 (8 ビット／10 ビット・エラー)
表に不一致 (8 ビット／10 ビット・エラー)
予期しない制御文字
ILAS 異常
レーン間スキュー・エラー (文字置換による)
これらのエラーが発生すると、これらはトランスミッタへ幾つ
かの方法で報告されます (詳細については、JESD204B エラー・
モニタのセクションを参照してください)。
•
•
•
SYNCOUTx± 信号のアサーション: 直前の 2 つのエラーにつ
いて各エラーに対して再同期 (SYNCOUTx± 信号をロー・レ
ベルにします)が要求されます。最初の 3 つのエラーに対し
て、エラー・カウンタが設定済みエラー・スレッショール
ドに到達したとき、オプションの再同期要求をアサートす
ることができます。
最初の 3 つのエラーに対して、エラーを内部に持つ各マル
チフレームが SYNCOUTx±に小さいパルスを発生させます。
オプションで、エラーにより IRQ イベントを発生させるこ
とができます。これをトランスミッタへ送信することがで
きます。.
E
A
A
JESD204B テスト・モードのセクションに、リンクの正常を確
認する様々なテスト・モードを記載してあります。
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AD9144
データシート
レーン FIFO
クロスバー・スイッチの前にある FIFO とディフレーマは、着信
データの位相を調整して、高速シリアル・データ・インターフ
ェース上に送信されたサンプルをディフレーマ・クロックと同
期化します。FIFO はデータ・ソースとディフレーマとの間のタ
イミング変動を吸収します。このため、トランスミッタからの
最大 2 PClock サイクルまでの変移を許容することができます。
FIFO_STATUS_REG_0 レジスタと FIFO_STATUS_REG_1 レジス
タ (それぞれアドレス 0x30C と 0x30D) をモニタして、FIFO のフ
ル／エンプティを識別することができます。
レーン FIFO IRQ
IRQ イベントとして、まとめたレーン FIFO エラー・ビットを使
用するすることもできます。レジスタ 0x01F[1] を使って、FIFO
エラー・ビットをイネーブルし、次にレジスタ 0x023[1] を使っ
てそのステータスをリードバックし、IRQ 信号をリセットしま
す。詳細については、割込み要求動作のセクションを参照して
ください。
クロスバー・スイッチ
レ ジ ス タ 0x308～ レ ジ ス タ 0x30B を 使 う と 、 物 理 レ ー ン
(SERDINx±)の SERDES ディフレーマで使用される論理レーンへ
の任意のマッピングが可能になります。
表 39.クロスバー・レジスタ
Address
Bits
Logical Lane
0x308
0x308
0x309
0x309
0x30A
0x30A
0x30B
0x30B
[2:0]
[5:3]
[2:0]
[5:3]
[2:0]
[5:3]
[2:0]
[5:3]
LOGICAL_LANE0_SRC
LOGICAL_LANE1_SRC
LOGICAL_LANE2_SRC
LOGICAL_LANE3_SRC
LOGICAL_LANE4_SRC
LOGICAL_LANE5_SRC
LOGICAL_LANE6_SRC
LOGICAL_LANE7_SRC
シングル・リンク・モードでは、ディフレーマ 0 を排他的に使い、
ディフレーマ 1 はアクティブにしません。デュアル・リンク・
モードでは、両 QBD がアクティブであり、LINK_PAGE ビット
(レジスタ 0x300[2])を使って設定するリンクを選択して、これら
を個別に設定する必要があります。デュアル・リンクの場合
LINK_MODE ビット (レジスタ 0x300[3]) は 1 で、シングル・リ
ンクの場合 0 です。
各ディフレーマは JESD204B パラメータを使います。これらの
パラメータは、ユーザーがデータのパック／アンパックを指定
するためレジスタ・マップへ設定します。JESD204B パラメー
タはトランスポート層 のセクションで詳しく説明します。
JESD204B フレームをサンプル・データに変換するためには、
トランスポート層で多くのパラメータが必要です。
ディスクランブラ
AD9144 は、多項式 1 + x14 + x15 による自己同期ディスクランブ
ラを使用するオプションのディスクランブラ・ブロックを提供
します。
データ・スクランブリングを有効にすると、フレーム間で同じ
データ・オクテットが繰り返されるときに発生するスペクト
ル・ピークが小さくなります。また、これによりスペクトル・
データが独立になるため、電気的インターフェースに対する周
波数選択性の影響によりデータ依存のエラーが発生しなくなり
ます。SCR ビット (レジスタ 0x453[7])に 1 を設定すると、デー
タのディスクランブリングが有効にされます。
LMFC 信号の同期
リ ンク とデバイ ス間 の同期を 保証 する最初 のス テップは 、
LMFC 信号の同期です。各 DAC Dual (DAC Dual A: DAC0/DAC1
および DAC Dual B: DAC2/DAC3) は固有の LMFC 信号を持って
います。Subclass 0 では、2 つの各リンクの LMFC 信号が内部処
理クロックに同期化されます。Subclass 1 では、すべての LMFC
信号 (すべてのデュアルとデバイス) が外部 SYSREF 信号に同期
化されます。すべての LMFC 同期レジスタが、デュアル・ペー
ジングのセクションで説明するようにページ化されます。
データを取得する物理レーン (SERDINx±)の番号が付いた各
LOGICAL_LANEy_SRC を書込んでください。デフォルトでは、
すべての論理レーンが対応する物理レーンをそのデータ・ソー
ス と し て 使 用 し ま す 。 例 え ば 、 デ フ ォ ル ト で
LOGICAL_LANE0_SRC = 0 となり、論理レーン 0 が物理レーン 0
(SERDIN0±)からデータを受信します。代わりに、SERDIN4± を
論 理 レ ー ン 0 の ソ ー ス と し て 使 用 す る 場 合 、
LOGICAL_LANE0_SRC = 4 を書込む必要があります。
レーンの反転
レジスタ 0x334 を使うと、所望の論理レーンを反転させること
ができます。この機能を使って、SERDINx± 信号のルーティン
グを容易にすることができます。反転するときは、各論理レー
ン x について、レジスタ 0x334 のビット x に 1 を設定します。
SYSREF 信号
SYSREF 信号は差動ソース同期入力であり、この信号は JESD204B
Subclass 1 システム内のトランスミッタとレシーバで LMFC 信号
を同期化してレイテンシの確定化を実現します。
SYSREF 信号は、デバイス・クロックの立上がりエッジでサンプ
ルされるアクティブ・ハイの信号です。AD9516-x クロック・ジ
ェネレータのような同じソースからデバイス・クロック信号と
SYSREF 信号を発生させて、信号間の位相アライメントを固定
にすることが最適な方法です。最適なディタミニスティック・
レイテンシ動作をデザインする際には、マルチポイント・リン
ク・システム (マルチチップ)での SYSREF 信号のタイミング分
布スキューを考慮してください。
ディフレーマ
AD9144 は、2 個のクワッド・バイト・ディフレーマ (QBD)で持
っています。各ディフレーマは、ディシリアライザから 8 ビット
／10 ビット・エンコードされたデータを入力し (クロスバー・ス
イッチを経由後)、これをデコードして、JESD204B フレームへデ
ィスクランブルした後に、トランスポート層へ渡して DAC サン
プルへ変換します。ディフレーマは、1 処理クロック (PClock) サ
イクルで 4 個のシンボル (すなわちオクテット) を処理します。
Rev. 0
－ 39/127 －
AD9144
データシート
AD9144 は、シングル・パルスまたはステップ、または周期的
SYSREF± 信号をサポートします。 周期信号は、連続的、ストロ
ーブ、またはギャップのある周期が可能です。SYSREF± 信号は
常に DC 結合することができます (0 V～2 V の同相モード電圧で)。
DC 結合の場合、小さい同相モード電流 (<500 µA) が SYSREF± ピ
ンから流出します。SYSREF± 内部回路については図 44 を参照し
てください。
この同相モード電流をなくするために、50% デューティサイク
ルの周期的 SYSREF± 信号を AC 結合コンデンサと一緒に使用す
ることができます。AC 結合の場合、AC 結合コンデンサと抵抗
の組み合わせ(図 44 参照)で、RC 時定数 τ = RC のハイパス・フィ
ルタが構成されます。τ > 4/SYSREF 周波数となるように C を選
択します。さらに、エッジ・レートを十分高速にして—表 5 に
示すように少なくとも 1.3 V/ns を推奨—SYSREF 対 DAC クロッ
ク・キープアウト・ウインドウ (KOW) 条件を満たすようにする
必要があります。
SYSREF ヒステリシスを使用すると (レジスタ 0x081 とレジスタ
0x082)、前述の周波数―時定数間の制約を満たすことなく AC 結
合 モー ドを使用 する ことがで きま す。ただ し、 このため に
SYSREF 周波数、ヒステリシスのレベル、コンデンサの選択、
エッジ・レートに応じて、DAC クロック KOW (表 5 は適用され
ません)が大きくなります。
1.2V
3kΩ
SYSREF–
3kΩ
~600mV
図 44.SYSREF± 入力回路
ワンショット後のモニタ同期モード (SYNCMODE = 0x9)
同期処理モードの概要
AD9144 は、種々の LMFC 同期処理モードをサポートします。サ
ポートするモードは、ワンショット、連続、ウインドウ化連続、
モニタ・モードです。すべての同期処理モードでは、LMFC がア
ライメント・エッジ（同期をとる基準エッジ）に位相が整列され
ているか否かを調べる位相チェックを実行します。Subclass 1 で
は SYSREF パル スがア ライメ ント・ エッジ として 機能し 、
Subclass 0 では内部処理クロックがアライメント・エッジとして
機能します。信号が同相でない場合、クロック・ローテーション
が発生して信号を整列させます。同期モードを次に説明します。
LMFC 信号同期化の手順については、同期手順 のセクションを参
照してください。
ワンショット同期モード (SYNCMODE = 0x1)
ワンショット同期モードでは、同期マシン・ステートが準備され
た後に受信された最初のアライメント・エッジでのみ位相チェッ
クが行われます。位相誤差が規定のウインドウ・エラー許容誤差
より大きい場合、位相調整が発生します。LMFC 同期は 1 回だけ
発生しますが、SYSREF 信号は連続のままにすることができます。
連続同期モード (SYNCMODE = 0x2)
連続モードは、周期的 SYSREF± 信号と一緒に Subclass 1 でのみ使
用する必要があります。連続モードでは、位相チェック／アライ
メントは各アライメント・エッジで行われます。
Rev. 0
アライメント・エッジと LMFC エッジとの間の最大許容位相誤
差 (DAC クロック・サイクル数)は、エラー・ウインドウ許容誤
差レジスタに設定されます。連続同期モードを非ゼロのエラ
ー・ウインドウ許容誤差で使用すると、各 SYSREF パルスで位
相チェックが行われますが、位相誤差が規定のエラー・ウイン
ドウ許容誤差より大きい場合にのみアライメント調整が発生し
ます。SYSREF± 信号ジッタが表 5 の KOW 仕様を満たさない場
合、かつそのために位相誤差が不確定な場合、エラー許容誤差
を大きくして一定クロック・ローテーションを回避することが
できます。これは、ウインドウ・サイズによるレイテンシの確
実性が小さいことを意味することに注意してください。エラ
ー・ウインドウ許容誤差を 3 より大きく設定する必要がある場
合、ワンショット同期を使用する Subclass 0 が推奨されます。こ
れは、AD9144 の場合、確実性が 4 DAC クロック・サイクル内を
意味します。
デバッグでは、SYNCARM (レジスタ 0x03A[6])を使って、連続
モードでアライメント・エッジが受信されていることをユーザ
ーに通知することができます。アライメント・エッジを受信し
た 後 、SYNCARM ビ ッ ト が 自 己 ク リ ア さ れ る た め 、 同 期
(SYNCARM (レジスタ 0x03A[6]) = 1)設定して、SYNCARM をリ
ードバックすることができます。SYNCARM = 0 の場合、アライ
メント・エッジが受信され、位相チェックが実行されます。同
期マシンをこのモードで準備しても、デバイス動作には影響を与
えません。
11675-015
SYSREF+
連続モードは、2 つの部分でワンショット・モードと異なります。
1 つ目は、デバイスを準備する SPI サイクルが不要です。連続モ
ードがイネーブルされた後に見えるアライメント・エッジによ
り位相チェックが行われます。2 つ目は、位相チェック (必要な場
合、クロック・ローテーション)は、連続モードの各アライメン
ト・エッジで行われます。前の説明に対する 1 つの注意事項は、
位相ローテーション・サイクル中に、ロジック・レーンが再度
レディになるまで、後続アライメント・エッジが無視されるこ
とです。
ワンショット後のモニタ・モードでは、位相誤差をリアルタイム
でモニタすることができます。この同期モードは周期的
SYSREF± 信号と一緒に使用してください。位相チェックとアラ
イメントは、同期マシン･ステートを準備した後に受信した最初
のアライメント・エッジで発生します。すべての後続アライメン
ト・エッジで、位相がモニタされ報告されますが、クロック位相
調整は発生しません。
位 相 誤 差 は 、SYNC_CURRERR_L レ ジ ス タ 、 ( レ ジ ス タ
0x03C[3:0])を使ってモニタすることができます。アライメント
発生直後 CURRERR = 0 となって、アライメント・エッジと
LMFC エッジとの間に差がないことを表示します。後続の各ア
ライメント・エッジで、位相がチェックされます。アライメン
トが失われると、DAC クロック・サイクル内に位相誤差が
SYNC_ CURRERR_L レジスタに報告されます。位相誤差が選択
したウインドウ許容誤差 (レジスタ 0x034[2:0])を超えると、位相
誤差が上側か下側かに応じてレジスタ 0x03D[7:6]の 1 ビットがハ
イ・レベルに設定されます。
アライメント調整が発生すると、直前の位相誤差のスナップシ
ョット(レジスタ 0x03C[3:0])と対応するエラー・フラグ (レジス
タ 0x03D[7:6]) が参考用に読出し可能レジスタに格納されます
(それぞれレジスタ 0x038 とレジスタ 0x039)。
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AD9144
データシート
同期手順
LMFC 同期 IRQ
同期をイネーブルする手順を次に示します。
IRQ 発 生 イ ベ ン ト と し て 、 同 期 ス テ ー タ ス ・ ビ ッ ト
(SYNCLOCK、SYNCROTATE、SYNCTRIP、SYNCWLIM)が あ
ります。
1.
2.
3.
4.
5.
6.
7.
レ ジ ス タ 0x008～0x03 を 設 定 し て 、 両 デ ュ ア ル
(DAC0/DAC1 と DAC2/DAC3)の LMFC を同期させます。
所望の同期処理モードを設定します。同期処理モードの設
定値を表 40 に示します。
Subclass 1 の場合、DAC クロックに対する SYSREF± 信号の
不確定性とディタミニスティック・レイテンシの不確定性
に対するアプリケーションの許容範囲に従ってエラー・ウ
インドウを設定します。同期ウインドウ許容範囲の設定値
を表 41 に示します。
SYNCENABLE に書込みを行って (レジスタ 0x03A[7] = 1)、
同期をイネーブルします。
ワンショット・モードでは、SYNCARM に書込みを行って
(レジスタ 0x03A[6] = 1)、同期マシン・ステートを起動準備
します。
Subclass 1 の場合、少なくとも 1 個の SYSREF パルスがデバ
イスへ送信されたことを確認します。
次のビット・フィールドを読出して、ステータスをチェッ
クします。
a) SYNC_BUSY (レジスタ 0x03B[7]) = 0 で、同期ロジック
がビジーでなくなったことを表示します。
b) SYNC_LOCK (レジスタ 0x03B[3]) = 1 で、信号が整列し
ていることを示します。各位相チェックでこのビット
が更新されます。
c) SYNC_WLIM (レジスタ 0x03B[1]) = 0 で、位相誤差が
指定のエラー・ウインドウを超えないことを示します。
各位相チェックでこのビットが更新されます。
d)
同期とアライメントが発生する前に、位相が整列して
いなかった場合に SYNC_ROTATE (レジスタ 0x03B[2])
= 1 となります。これはクロック・アライメントが発生
したことを示します。このビットは自動リセットでは
ないため、SYNCCLRSTKY コントロール・ビット (レジ
スタ 0x03A[5])へ書込みを行うことによってのみクリア
することができます。。
e) SYNC_TRIP (レジスタ 0x03B[0]) = 1 で、アライメン
ト・エッジが受信され、かつ位相チェックが発生した
ことを表示します。このビットは自動リセットではな
いため、SYNCCLRSTKY コントロール・ビット (レジス
タ 0x03A[5])へ書込みを行うことによってのみクリアす
ることができます。。
レジスタ 0x021[3:0]を使って、DAC Dual A (DAC0 と DAC1)の同期
ステータス・ビットをイネーブルし、次にレジスタ 0x025[3:0]を
使って、これらのステータスをリードバックして、IRQ 信号を
リセットします。
レジスタ 0x022[3:0]を使って、DAC Dual B (DAC2 と DAC3)の同期
ステータス・ビットをイネーブルし、次にレジスタ 0x026[3:0]
を使ってこれらのステータスをリードバックして、IRQ 信号を
リセットします。
詳細については、割込み要求動作のセクションを参照してくださ
い。
ディタミニスティック・レイテンシ
JESD204B システムでは、種々のクロック領域が各システムに
分散しています。1 つのクロック領域から別のクロック領域に
移動するデータは、JESD204B リンクで不明瞭な遅延を発生さ
せます。これらの不明確さにより、新しい各リンクを確立する
電源サイクル間に、リンク間の再現性のない遅延になります。
JESD204B 仕様のセクション 6 では、Subclass 1 および Subclass 2
として規定されたメカニズムによりディタミニスティック・レ
イテンシの問題に対処しています。
AD9144 は、JESD204B Subclass 0 と Subclass 1 の動作をサポートし
ますが、Subclass 2 はサポートしません。レジスタ 0x301[2:0]に
Subclass を書込み、リンクあたり 1 回レジスタ 0x458[7:5]へ書込
んでください。
Subclass 0
このモードは、4 DAC クロック・サイクル以内のディタミニス
ティック・レイテンシを与えます。SYSREF± ピンに必要な信号
はありません (ピンは未接続のままにすることができます)。
Subclass 0 では、すべてのレーンのデータが同じ LMFC サイクル
内に到着する必要があり、デュアル DAC は互いに同期する必要
があります。
Subclass 0 の注意事項
AD9144 は ILAS を必要とするため、オプションの ILAS を使用
する場合、JESD204A 仕様のノンマルチプル・コンバータ・シ
ングル・レーン (NMCDA-SL) のケースのみをサポートします。
F = 1 で Subclass 0 を使用する場合、SYNCOUTx± を使用するエ
ラー報告はサポートしません。
E
表 40.同期処理モード
A
Sync Processing Mode
SYNCMODE (Register 0x03A[3:0])
One shot
Continuous
One shot then monitor
0x01
0x02
0x09
Subclass 1
このモードはディタミニスティック・レイテンシを与え、リン
クを½ DAC クロック周期以内に同期させます。DAC クロックに
正確に位相が一致した外部 SYSREF± 信号が必要です。
表 41.同期ウインドウ許容範囲
Sync Error Window
Tolerance
ERRWINDOW (Register 0x034[2:0])
±1/2 DAC clock cycles
±1 DAC clock cycles
±2 DAC clock cycles
±3 DAC clock cycles
0x00
0x01
0x02
0x03
Rev. 0
－ 41/127 －
AD9144
データシート
AD9144 は小さい合計遅延で正しい性能を実現することができま
す。 図 45 と図 46 に、リンク遅延が LMFC 周期より大きいケー
スを示します。LMFCRx を遅延させることにより、これに対応で
きることに注意してください。
ディタミニスティック・レイテンシの条件
JESD204B Subclass 1 システムでディタミニスティック・レイテ
ンシを実現するために、幾つかの重要なファクタがあります。

POWER CYCLE
VARIANCE
LMFC
ILAS
ALIGNED DATA
DATA
LATE ARRIVING
LMFC REFERENCE
EARLY ARRIVING
LMFC REFERENCE
図 45.リンク遅延が LMFC 周期より大きい例
POWER CYCLE
VARIANCE
リンク遅延
JESD204B システムのリンク遅延は、トランスミッタ、チャン
ネル、レシーバからの固定遅延と可変遅延との和です(図 47)。
LMFC
ILAS
ALIGNED DATA
正しく動作するためには、リンク上のすべてのレーンを同じ
LMFC 周期内に読出す必要があります。JESD204B 仕様のセクシ
ョン 6.1 では、LMFC 周期は最大リンク遅延より大きい必要があ
ると規定しています。AD9144 の場合これが必要となるケースで
はなく、AD9144 では SYSREF により整列した LMFC から遅延
させるることができる各リンク (LMFCRx)のローカル LMFC を使
用します。LMFC は周期的のため、任意の大きさの固定遅延に
対 して これを取 り入 れるるこ とが できます 。結 果として 、
LMFC 周期はリンク遅延の変動分より大きい必要があるだけで、
DATA
LMFCRX
LMFC REFERENCE FOR ALL POWER CYCLES
LMFC_DELAY
FRAME CLOCK
図 46.リンク遅延 > LMFC を補償する LMFC_DELAY
LINK DELAY = DELAYFIXED + DELAYVARIABLE
LOGIC DEVICE
(JESD204B Tx)
CHANNEL
JESD204B Rx
DAC
DSP
POWER CYCLE
VARIANCE
LMFC
ALIGNED DATA
AT Rx OUTPUT
ILAS
DATA
ILAS
DATA
FIXED DELAY
VARIABLE
DELAY
図 47.JESD204B リンク遅延 = 固定遅延 + 可変遅延
－ 42/127 －
11675-017
DATA AT
Tx INPUT
Rev. 0
11675-018

システム内の SYSREF± 信号のスキュー分布は、所望の不確
定性より小さい必要があります。
SYSREF± のセットアップとホールド・タイムの条件は、シ
ステム内の各デバイスに対して満たす必要があります。
すべてのレーン、リンク、デバイス間の合計遅延変動は 10
PClock 周期より小さい必要があります。これには、システ
ム内のレーン間、リンク間、デバイス間の可変遅延と固定
遅延の変動が含まれます。
11675-019

AD9144
データシート
リ ン ク 遅 延 の セ ッ ト ア ッ プ の セ ク シ ョ ン に LMFCDel と
LMFCVar の設定方法を説明します。
LMFCDel を正しく設定すると、すべての対応するデータ・サン
プルが同じ LMFC 周期内に到着することが保証されます。
LMFCVar が受信バッファ遅延値(RBD)として書込まれて、すべ
てのリンク遅延変動が吸収されます。これにより、読出しの前
にすべてのデータ・サンプルの到着が保証されます。これらを
設定して各実動作と各デバイスで値を固定すると、ディタミニ
スティック・レイテンシが実現されます。
JESD204B 仕様で規定される RBD は 1～K FrameClock サイクル
の値をとり、AD9144 の RBD は 0～10 PClock サイクルの値をと
ります。結果として、最大 10 PClock サイクル長の合計遅延変動
を吸収することができます。LMFCVar の単位は PClock サイクル
数で、LMFCDel の単位は FrameClock サイクル数であるため、こ
れらの 2 つの単位間の変換が必要です。PClockFactor すなわち
PClock サイクルあたりのフレーム・クロック・サイクル数は、
4/F になります。この関係の詳細については、クロックの相互関
係のセクションを参照してください。
次の 2 つの例を用い LMFCVar と LMFCDel の決定方法を示しま
す。これらを計算した後、システム内のすべてのデバイスのレ
ジスタ 0x304 とレジスタ 0x305 に LMFCDel を、システム内のす
べてのデバイスのレジスタ 0x306 とレジスタ 0x307 に LMFCVar
を、それぞれ書込みます。
は含まれていません。
1.
2.
3.
4.
5.
既知の遅延を考慮したリンク遅延セットアップの例
リンク遅延のセットアップ のセクションで説明するように、シ
ステムのすべての既知遅延を使って LMFCVar と LMFCDel を計算
することができます。
図 48 に示す例は、リンク遅延のセットアップのセクションで説
明した手順に従い、次のステップで行います。この例は
Subclass 1 でディタミニスティック・レイテンシを実現するもの
で、PClock サイクルあたり 2 FrameClock サイクルの PClockFactor
(4/F)を持ち、K = 32 (フレーム／マルチフレーム)を使用している
ことに注意してください。。PCB の固定遅延 << PClockPeriod で
あるため、この例では PCB の固定遅延は無視できるので計算に
6.
7.
表 8 を使ってレシーバ遅延を探します。
RxFixed = 17 PClock サイクル
RxVar = 2 PClock サイクル
トランスミッタ遅延を求めます。JESD コアの例の等価テ
ーブル (Virtex-6 FPGA 上の GTH または GTX トランシーバ
に組み込み) では、遅延 = 56 ± 2 バイト・クロック・サイ
クルと規定しています。
クロックの関係のセクションで説明したように PClockRate
= ByteRate/4 であるため、PClock サイクル数で表したトラ
ンスミッタ遅延は、
TxFixed = 54/4 = 13.5 PClock サイクル
TxVar = 4/4 = 1 PClock サイクル
MinDelayLane を次のように計算します。
MinDelayLane = floor(RxFixed + TxFixed + PCBFixed)
= floor(17 + 13.5 + 0)
= floor(30.5)
MinDelayLane = 30
MaxDelayLane を次のように計算します。
MaxDelayLane = ceiling(RxFixed + RxVar + TxFixed + TxVar +
PCBFixed))
= ceiling(17 + 2 + 13.5 + 1 + 0)
= ceiling(33.5)
MaxDelayLane = 34
LMFCVar を次のように計算します。
LMFCVar = (MaxDelay + 1) - (MinDelay - 1)
= (34 + 1) − (30 − 1) = 35 − 29
LMFCVar = 6 PClock サイクル
LMFCDel を次のように計算します。
LMFCDel = ((MinDelay − 1) × PClockFactor) % K
= ((30 − 1) × 2) % 32 = (29 × 2) % 32
= 58 % 32
LMFCDel = 26 FrameClock サイクル
システム内のすべてのデバイスのレジスタ 0x304 とレジス
タ 0x305 に LMFCDel を書込ます。システム内のすべての
デバイスのレジスタ 0x306 とレジスタ 0x307 に LMFCVar を
書込ます。
LMFC
PCLOCK
FRAME CLOCK
DATA AT Tx FRAMER
ALIGNED LANE DATA
AT Rx DEFRAMER OUTPUT
ILAS
DATA
ILAS
Tx VAR
DELAY
Rx VAR
DELAY
DATA
PCB FIXED
DELAY
LMFCRX
TOTAL FIXED LATENCY = 30 PCLOCK CYCLES
図 48.LMFC_DELAY の計算例
Rev. 0
－ 43/127 －
TOTAL VARIABLE
LATENCY = 4
PCLOCK CYCLES
11675-024
LMFC DELAY = 26 FRAME CLOCK CYCLES
AD9144
データシート
•
遅延情報が未知でのなリンク遅延セットアップの例、
システム遅延が未知の場合、AD9144 は各リンクの LMFCRX と
SYSREF に整列した LMFC との間のリンク遅延を読み取ること
ができます。この情報を使って、 LMFCVar と LMFCDel を計算
することができます(既知の遅延情報がない場合のセクション参
照)。
•
•
図 50 に、DYN_LINK_LATENCY_x (レジスタ 0x302 とレジスタ
0x303)が LMFCRX と、ILAS から最初のデータ・サンプルへの変
化との間の遅延 (PClock サイクル数)を示すリードバック値を得
る方法を示します。電源サイクルを繰り返してこの測定を行う
ことにより、各電源サイクルで求められた最小遅延と最大遅延
を求めて、LMFCVar と LMFCDel の計算に使用することができ
ます。
2.
3.
4.
図 50 に示す例は、既知の遅延情報がない場合のセクションで説
明した手順に従い、次のステップで行います。この例は
Subclass 1 でディタミニスティック・レイテンシを実現するもの
で、 PClockFactor (FrameClockRate/ PClkRate) = 2 と、K = 16 を使用
しており、したがって PClocksPerMF = 8 であることに注意して
ください。。
1.
5.
図 50 で、リンク A、リンク B、リンク C に対して、
AD9144 (トランスミッタを含む)を内蔵するシステムが電
源サイクルを繰り返し、20 回設定されます。AD9144 は、
デバイスのセットアップ・ガイドの説明のように設定され
ます。このポイントで LMFCDel と LMFCVar を求めます。
LMFCDel には 0 が設定され、 DYN_ LINK_LATENCY_x は、
Link 0 と Link 1 のそれぞれレジスタ 0x302 とレジスタ 0x303
から読出されます。20 回の動作でのリンク遅延の変動を
図 50 に灰色で示します。
6.
リンク A から 6、7、0、1 のリードバック値が得られ
ます。記録された遅延値のセットは境界
K/PClockFactor = 8 でマルチフレームのエッジを超える
ことに注意してください。PClocksPerMF = 8 を加算し
て下げてください。遅延値の範囲は 6～9 です。
リンク B からの遅延値は 5 ～7 です。
リンク C からの遅延値は 4 ～7 です。
すべての電源サイクル、リンク、デバイスで測定したすべ
ての遅延の最小値を計算します。
MinDelay = min(全遅延値) = 4
すべての電源サイクル、リンク、デバイスで測定したすべ
ての遅延の最大値を計算します。
MaxDelay = max(全遅延値) = 9
すべての電源サイクル、リンク、デバイスでの合計遅延変
動 (1 クロック分のガードバンドを含む)を計算します。
LMFCVar
= (MaxDelay + 1) − (MinDelay − 1)
= (9 + 1) − (4 − 1) = 10 − 3 = 7 PClock サイクル
すべての電源サイクル、リンク、デバイスの間の
FrameClock サイクル数で表した最小遅延 (1 クロック分の
ガードバンドを含む)を計算します:
LMFCDel
= ((MinDelay − 1) × PClockFactor) % K
= ((4 − 1) × 2) % 16 = (3 × 2) % 16
= 6 % 16 = 6 FrameClock サイクル
システム内のすべてのデバイスのレジスタ 0x304 とレジス
タ 0x305 に LMFCDel を書込ます。システム内のすべての
デバイスのレジスタ 0x306 とレジスタ 0x307 に LMFCVar
を書込ます。
SYSREF
LMFCRX
ILAS
DATA
11675-022
ALIGNED DATA
DYN_LINK_LATENCY
図 49.DYN_LINK_LATENCY の説明
LMFC
PCLOCK
FRAME CLOCK
DYN_LINK_LATENCY_CNT
0
1
2
3
ALIGNED DATA (LINK A)
ALIGNED DATA (LINK B)
ALIGNED DATA (LINK C)
4
5
6
7
0
1
2
3
ILAS
4
5
6
7
DATA
DATA
ILAS
ILAS
DATA
LMFCRX
ILAS
LMFC_DELAY = 6
(FRAME CLOCK CYCLES)
DATA
LMFC_VAR = 7
(PCLOCK CYCLES)
図 50.マルチリンク同期の設定、計算方法の例
Rev. 0
－ 44/127 －
11675-025
DETERMINISTICALLY
DELAYED DATA
AD9144
データシート
トランスポート層
TRANSPORT LAYER
(QBD)
LANE 0 OCTETS
DAC A_I0[15:0]
DELAY
BUFFER 0
F2S_0
DAC A_Q0[15:0]
LANE 3 OCTETS
PCLK_0
SPI CONTROL
LANE 4 OCTETS
DAC B_I0[15:0]
PCLK_0
TO
PCLK_1
FIFO
DELAY
BUFFER 1
F2S_1
DAC B_Q0[15:0]
11675-026
LANE 7 OCTETS
PCLK_1
SPI CONTROL
図 51.トランスポート層のブロック図
トランスポート層は、ディスクランブルされた JESD204B フレ
ームを受信して、設定した JESD204B パラメータ(表 42 参照)に
基いてこれらを DAC サンプル・データへ変換します。多くのデ
バイス・パラメータが表 43 に規定してあります。
表 42.JESD204B トランスポート層のパラメータ
Parameter
F
K
L
M
S
Rev. 0
Description
オクテット数／フレーム／レーン: 1、2、4。
フレーム数／マルチフレーム。
F = 1 の場合 K = 32、その他の場合 K = 16 または
32。
レーン数／コンバータ・デバイス(／リンク)は次の
通り、
1、2、4、または 8 (シングル・リンク・モード)。
1、2、または 4 (デュアル・リンク・モード)。
コンバータ数／デバイス／リンク)は次の通り、
1、2、または 4 (シングル・リンク・モード)。
1 または 2 (デュアル・リンク・モード)。
サンプル数／コンバータ、／フレーム: 1 または
2。
表 43.JESD204B デバイスのパラメータ
Parameter
CF
CS
HD
N
Nʹ (aka NP)
Description
制御ワード数／デバイス・クロック／リンク。サ
ポートしていません。0 である必要があります。
制御ビット数／変換サンプル。サポートしていま
せん。0 である必要があります。
高密度ユーザー・データ・フォーマット。レーン
間でサンプル数を分割するときに使用。
F = 1 の場合 1 を設定、その他の場合は 0。
コンバータ分解能= 16。
合計ビット数／サンプル= 16。
これらのパラメータの所定の組み合わせが JESD204B 動作モー
ドと呼ばれて、AD9144 でサポートされています。サポートされ
ているモードのリストと対応するクロック関係については、表
44 と表 45 を参照してください。
－ 45/127 －
AD9144
データシート
表 44.シングル・リンク JESD204B の動作モード
Mode
1
Parameter
0
1
2
3
4
5
6
7
9
10
M (Converter Count)
L (Lane Count)
S (Samples per Converter per Frame)
F (Octets per Frame, per Lane)
K 1 (Frames per Multiframe)
HD (High Density)
N (Converter Resolution)
NP (Bits per Sample)
Example Clocks for 10 Gbps Lane Rate
PClock Rate (MHz)
FrameClock Rate (MHz)
Data Rate (MHz)
4
8
1
1
32
1
16
16
4
8
2
2
16/32
0
16
16
4
4
1
2
16/32
0
16
16
4
2
1
4
16/32
0
16
16
2
4
1
1
32
1
16
16
2
4
2
2
16/32
0
16
16
2
2
1
2
16/32
0
16
16
2
1
1
4
16/32
0
16
16
1
2
1
1
32
1
16
16
1
1
1
2
16/ 32
0
16
16
250
1000
1000
250
500
1000
250
500
500
250
250
250
250
1000
1000
250
500
1000
250
500
500
250
250
250
250
1000
1000
250
500
500
モード 0、モード 4、モード 9 では、K は 32 である必要があります。他のすべてのモードでは 16 または 32 が可能です。
表 45.Link 0 と Link 1 に対するデュアル・リンク JESD204B の動作モード
Mode
1
Parameter
4
5
6
7
9
10
M (Converter Count)
L (Lane Count)
S (Samples per Converter per Frame)
F (Octets per Frame per Lane)
K 1 (Frames per Multiframe)
HD (High Density)
N (Converter Resolution)
NP (Bits per Sample)
Example Clocks for 10 Gbps Lane Rate
PClock Rate (MHz)
FrameClock Rate (MHz)
Data Rate (MHz)
2
4
1
1
32
1
16
16
2
4
2
2
16/32
0
16
16
2
2
1
2
16/32
0
16
16
2
1
1
4
16/32
0
16
16
1
2
1
1
32
1
16
16
1
1
1
2
16/32
0
16
16
250
1000
1000
250
500
1000
250
500
500
250
250
250
250
1000
1000
250
500
500
モード 4 とモード 9 では、K は 32 である必要があります。他のすべてのモードでは 16 または 32 が可能です。
Rev. 0
－ 46/127 －
AD9144
データシート
設定パラメータ
シングルおよびデュアル・リンクの設定
AD9144 モードは、L、K、M、N、NP、S、F で表されるリンク
設定パラメータと呼ばれます。 表 46 に、説明とこれらの設定の
アドレスを示します。
AD9144 では、表 44 と表 45 に示す設定値を使います。モード 0～
モード 10 は、シングル・リンク動作に使用することができます。
モード 4～モード 10 は、デュアル・リンク動作に使用すること
ができます。
表 46.設定パラメータ
JESD204B
Setting
L−1
F−1
K−1
M−1
N−1
NP − 1
S−1
HD
F1
DID
BID
LID0
JESDV
1
Description
レーン数− 1。
((オクテット数／フレーム)数／レー
ン) − 1。
フレーム数／マルチフレーム− 1。
コンバータ数− 1。
コンバータ・ビット分解能− 1。
ビット・パッキング／サンプル− 1。
((サンプル数／コンバータ)数／フレ
ーム) − 1。
高密度フォーマット。F = 1 の場合 1
を設定。F ≠ 1 の場合 0 のまま。
((オクテット数／フレーム)／レーン)
で表した F パラメータ。
デバイス ID。トランスミッタから送
信されたデバイス ID に一致させま
す。
バンク ID。トランスミッタから送信
されたバンク ID に一致させます。
レーン 0 のレーン ID。論理レーン 0
でトランスミッタから送信されたレ
ーン ID に一致させます。
JESD バージョン。トランスミッタか
ら送信されたバージョンに一致させ
ます(0x0 = JESD204A、0x1 =
JESD204B)。
Address
0x453[4:0]
0x454[7:0]
0x455[4:0]
0x456[7:0]
0x457[4:0]
0x458[4:0]
0x459[4:0]
デュアル・リンク・モードを使用するときは、LINK_MODE (レ
ジスタ 0x300[3])に 1 を設定します。デュアル・リンク・モードで
は、Link 1 に Link 0 と同じパラメータを設定する必要があります。
Link 1 に書込むときは、LINK_PAGE (レジスタ 0x300[2]) に 1 を
設定します。
シングル・リンク・モードを使用中の場合、レジスタ 0x203[0]
= 1 を設定して、SYNCOUT1±の出力バッファの消費電力を少し
削減することができます。
E
A
正しい設定のチェック
0x45A[7]
0x476[7:0]
0x450[7:0]
0x451[3:0]
0x452[4:0]
0x459[7:5]
ユーザーの利便のために、AD9144 は迅速な設定チェック機能を
提 供 し ま す 。 設 定 不 可 の LMFC_DELAY を 使 う と レ ジ ス タ
0x030[5]がハイ・レベルになります。L、M、F、S のサポートし
ていない組み合わせを使用すると、レジスタ 0x030[3]がハイ・
レベルになります。設定不可の K を使うと、レジスタ 0x030[2]
がハイ・レベルになります。設定不可の SUBCLASSV を使用す
ると、レジスタ 0x030[1]がハイ・レベルになります。
論理レーンのディスキューとイネーブル
正しい設定の後、論理レーンをディスキューしイネーブルしてデ
ータを取り込む必要があります。
論理レーン x をディスキューするときはレジスタ 0x46C のビット
x に 1 を、論理レーンを使用しないときは 0 を、それぞれ設定しま
す。次に、論理レーン x をイネーブルするときはレジスタ 0x47D
のビット x に 1 を、論理レーンを使用しないときは 0 それぞれ設
定します。
F は 2 箇所設定する必要があります。
JESD204B レシーバを通過するデータ・フロー
リンク設定パラメータは、JESD204B レシーバ・インターフェ
ース上のシリアル・ビットがディフレーム化され、データ・サ
ンプルとして DAC へ渡される方法を指定します。 図 52 に、モ
ード 4 (L = 4、M = 2、S = 1、F = 1)に対して種々のハードウェ
ア・ブロックを通過するデータ・フローの詳細を示します。そ
の他のすべてのモードの簡略化したフロー図は、図 53～図 61 に
示します。
Rev. 0
－ 47/127 －
AD9144
データシート
J0
DESERIALIZER
SERDIN2±
DESERIALIZER
J19 J18
J11 J10
SERDIN3±
J9
J8
J1
J0
DESERIALIZER
SERIAL JESD204 DATA (L = 4)
SAMPLES SPLIT ACROSS LANES
(HD = 1)
S19
S18
S17
S16
S15
S14
S13
S12
S11
S10
S9
S8
S7
S6
S5
S4
S3
S2
S1
S0
LANE 0, OCTET 0
10-BIT/8-BIT
DECODE
DAC0
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DAC1
DESCRAMBLER
2 CONVERTERS
(M = 2)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
40 BITS PARALLEL DATA
(ENCODED AND SCRAMBLED)
16-BIT NIBBLE GROUP
(N = 16)
1 OCTET PER LANE
(F = 1)
図 52.JESD204B モード 4 データのディフレーム
Rev. 0
－ 48/127 －
11675-027
J1
CONVERTER 0, SAMPLE 0
J8
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
CONVERTER 1, SAMPLE 0
J9
NIBBLE GROUP 0
SERDIN1±
LANE 1, OCTET 0
DESERIALIZER
LANE 2, OCTET 0
J11 J10
TRANSPORT
LAYER
NIBBLE GROUP 1
J19 J18
DATA LINK LAYER
LANE 3, OCTET 0
PHYSICAL
LAYER
SERDIN0±
S19
S18
S17
S16
S15
S14
S13
S12
S11
S10
S9
S8
S7
S6
S5
S4
S3
S2
S1
S0
AD9144
データシート
デュアル・リンク動作に適用されます。レジスタ 0x300は、前述
のシングルまたはデュアル・リンク動作に従って設定する必要
があります。
モード設定のマップ
表 47 ～表 56 に、図 53～図 61 に示す各モードに対する SPI 設定
マ ッ プ を 示 し ま す 。 図 53 ～ 図 61 に 、 各 モ ー ド に 対 す る
JESD204B レシーバのディフレーム・プロセスを通過するデー
タに対応するデータ・フローを示します。モード 0～モード 10
はシングル・リンク動作に適用されます。モード 4～モード 10 は
その他のすべての SPI レジスタの詳細については、レジスタ・
マップと説明のセクションを参照してください。
表 47.SPI 設定マップ—モード 0 用 JESD204B パラメータのレジスタ設定
J1
J9
J8
SERDIN7±
J0
J11 J10
SERDIN6±
J19 J18
J1
LANE 6,
OCTET 0
LANE 7,
OCTET 0
NIBBLE GROUP 0
NIBBLE GROUP 1
NIBBLE GROUP 2
NIBBLE GROUP 3
CONVERTER 0, SAMPLE 0
CONVERTER 2, SAMPLE 0
CONVERTER 2, SAMPLE 0
CONVERTER 3, SAMPLE 0
D15 ... D0
D15 ... D0
D15 ... D0
D15 ... D0
DAC1
DAC2
DAC0
図 53.JESD204B モード 0 データのディフレーム
Rev. 0
LANE 5,
OCTET 0
J8
LANE 4,
OCTET 0
J9
SERDIN3±
J0
J11 J10
SERDIN2±
LANE 3,
OCTET 0
J8
J19 J18
LANE 2,
OCTET 0
J1
SERDIN3±
J0
J11 J10
SERDIN2±
J0
J1
LANE 1,
OCTET 0
DAC3
11675-028
4 CONVERTERS
(M = 4)
LANE 0,
OCTET 0
J9
1 OCTET PER LANE
(F = 1)
16-BIT NIBBLE GROUP
(N = 16)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
J19 J18
SERIAL JESD204 DATA (L = 8)
SAMPLES SPLIT ACROSS LANES
(HD = 1)
SERDIN1±
0x20
0x80
0x01
0xFF
J8
0x459
0x45A
0x476
0x47D
J9
0x00
0x1F
0x03
0x0F
0x0F or 0x2F
J11 J10
0x454
0x455
0x456
0x457
0x458
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x7: L
= 8 レーン／コンバータ
レジスタ 0x454[7:0] = 0x00: F = 1 オクテット／フレーム
レジスタ 0x455[4:0] = 0x1F: K = 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x03: M = 4 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0 を設定;レジスタ 0x457[4:0] = 0xF: N = 16、常に 16 ビット分解能を設定
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1;レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョン;レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
レジスタ 0x45A[7] = 1: HD = 1;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x01: F = 1 オクテット／フレーム
レジスタ 0x47D[7:0] = 0xFF: 8 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
SERDIN0±
Setting
0x07 or 0x87
J19 J18
Address
0x453
－ 49/127 －
AD9144
データシート
表 48.SPI 設定マップ—モード 1 用 JESD204B パラメータのレジスタ設定
16-BIT NIBBLE GROUP
(N = 16)
2 SAMPLES PER
CONVERTER PER FRAME
(S = 2)
4 CONVERTERS
(M = 4)
L 0,
O0
L 1,
O0
L 1,
O1
NIBBLE
GROUP 1
CONV 0,
SMPL 1
L 2,
O0
L 3,
O0
NIBBLE
GROUP 2
CONV 1,
SMPL 0
L 3,
O1
NIBBLE
GROUP 3
CONV 1,
SMPL 1
L 4,
O0
L 6,
O0
L 7,
O0
J1
J0
L 6,
O1
NIBBLE
GROUP 6
CONV 3,
SMPL 0
J19 J18
SERDIN7±
J1
J19 J18
SERDIN6±
J1
L 5,
O1
NIBBLE
GROUP 5
CONV 2,
SMPL 1
L 7,
O1
NIBBLE
GROUP 7
CONV 3,
SMPL 1
D15 ... D0 (0) D15 ... D0 (1)
D15 ... D0 (0) D15 ... D0 (1)
D15 ... D0 (0) D15 ... D0 (1)
D15 ... D0 (0) D15 ... D0 (1)
DAC0
DAC1
DAC2
DAC3
図 54.JESD204B モード 1 データのディフレーム
Rev. 0
L 5,
O0
J0
J0
L 4,
O1
NIBBLE
GROUP 4
CONV 2,
SMPL 0
J19 J18
SERDIN3±
J1
J19 J18
SERDIN2±
J0
J0
J1
SERDIN3±
L 2,
O1
J19 J18
J0
J1
SERDIN1±
J1
J19 J18
L 0,
O1
NIBBLE
GROUP 0
CONV 0,
SMPL 0
11675-029
2 OCTETS PER LANE
(F = 2)
SERDIN0±
SERIAL JESD204 DATA (L = 8)
SAMPLES NOT SPLIT
ACROSS LANES
(HD = 0)
J19 J18
0x21
0x00
0x02
0xFF
SERDIN2±
0x459
0x45A
0x476
0x47D
J0
0x01
0x0F or 0x1F
0x03
0x0F
0x0F or 0x2F
J1
0x454
0x455
0x456
0x457
0x458
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x7: L =
8 レーン／コンバータ
レジスタ 0x454[7:0] = 0x01: F = 2 オクテット／フレーム
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x03: M = 4 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x1: S = 2 サンプル／コンバータ
レジスタ 0x45A[7] = 0: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x02: F = 2 オクテット／フレーム
レジスタ 0x47D[7:0] = 0xFF: 8 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
J19 J18
Setting
0x07 or 0x87
J0
Address
0x453
－ 50/127 －
AD9144
データシート
表 49.SPI 設定マップ—モード 2 用 JESD204B パラメータのレジスタ設定
4 CONVERTERS
(M = 4)
J1
SERDIN3±
J19 J18
LANE 1,
LANE 1,
OCTET 0
OCTET 1
NIBBLE
NIBBLE GROUP
GROUP 11
LANE 2,
LANE 2,
OCTET 0
OCTET 1
NIBBLE
NIBBLE GROUP
GROUP 22
LANE 3,
LANE 3,
OCTET 0
OCTET 1
NIBBLE
NIBBLE GROUP
GROUP 33
CONVERTER 0, SAMPLE 0
CONVERTER 1, SAMPLE 0
CONVERTER 2, SAMPLE 0
CONVERTER 3, SAMPLE 0
D15 ... D0 (0)
D15 ... D0 (0)
D15 ... D0 (0)
D15 ... D0 (0)
DAC1
DAC2
DAC0
図 55.JESD204B モード 2 データのディフレーム
Rev. 0
J0
J0
J1
SERDIN1±
J1
SERDIN0±
LANE 0,
LANE 0,
OCTET 0
OCTET 1
NIBBLE GROUP 0
DAC3
11675-030
2 OCTETS PER LANE
(F = 2)
16-BIT NIBBLE GROUP
(N = 16)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
J19 J18
SERIAL JESD204 DATA (L = 4)
SAMPLES NOT SPLIT
ACROSS LANES
(HD = 0)
SERDIN2±
0x20
0x00
0x02
0x0F
J19 J18
0x459
0x45A
0x476
0x47D
J0
0x01
0x0F or 0x1F
0x03
0x0F
0x0F or 0x2F
J1
0x454
0x455
0x456
0x457
0x458
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x3: L =
4 レーン／コンバータ
レジスタ 0x454[7:0] = 0x01: F = 2 オクテット／フレーム
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x03: M = 4 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
レジスタ 0x45A[7] = 0: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x02: F = 2 オクテット／フレーム
レジスタ 0x47D[7:0] = 0x0F: 4 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
J19 J18
Setting
0x03 or 0x83
J0
Address
0x453
－ 51/127 －
AD9144
データシート
表 50.SPI 設定マップ—モード 3 用 JESD204B パラメータのレジスタ設定
0x03
0x0F or 0x1F
0x03
0x0F
0x0F or 0x2F
0x459
0x45A
0x476
0x47D
0x20
0x00
0x04
0x03
J0
0x454
0x455
0x456
0x457
0x458
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x1: L =
2 レーン／コンバータ
レジスタ 0x454[7:0] = 0x03: F = 4 オクテット／フレーム
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x03: M = 4 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
レジスタ 0x45A[7] = 0: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x04: F = 4 オクテット／フレーム
レジスタ 0x47D[7:0] = 0x03: 2 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
J1
J1
J39 J38
SERDIN1±
LANE 0,
LANE 0,
OCTET 0
OCTET 1
NIBBLE GROUP 0
LANE 0,
LANE 0,
OCTET 2
OCTET 3
NIBBLE
NIBBLE GROUP
GROUP 11
LANE 1,
LANE 1,
OCTET 0
OCTET 1
NIBBLE
NIBBLE GROUP
GROUP 22
LANE 1,
LANE 1,
OCTET 2
OCTET 3
NIBBLE
NIBBLE GROUP
GROUP 33
CONVERTER 0, SAMPLE 0
CONVERTER 1, SAMPLE 0
CONVERTER 2, SAMPLE 0
CONVERTER 3, SAMPLE 0
D15 ... D0 (0)
D15 ... D0 (0)
D15 ... D0 (0)
D15 ... D0 (0)
DAC1
DAC2
DAC0
DAC3
11675-031
4 CONVERTERS
(M = 4)
J21 J20 J19 J18
SERDIN0±
4 OCTETS PER LANE
(F = 4)
16-BIT NIBBLE GROUP
(N = 16)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
J39 J38
SERIAL JESD204 DATA (L = 2)
SAMPLES NOT SPLIT
ACROSS LANES
(HD = 0)
J21 J20 J19 J18
Setting
0x01 or 0x81
J0
Address
0x453
図 56.JESD204B モード 3 データのディフレーム
表 51.SPI 設定マップ—モード 4 用 JESD204B パラメータのレジスタ設定
Address
0x453
Setting
0x03 or 0x83
0x454
0x455
0x456
0x457
0x458
0x00
0x0F or 0x1F
0x01
0x0F
0x0F or 0x2F
0x459
0x45A
0x476
0x47D
0x20
0x01
0x01
0x0F
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x3: L =
4 レーン／コンバータ
レジスタ 0x454[7:0] = 0x00: F = 1 オクテット／フレーム
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x01: M = 2 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
レジスタ 1x45A[7] = 1: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x01: F = 1 オクテット／フレーム
レジスタ 0x47D[7:0] = 0x0F: 4 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
AD9144 JESD204B モード 4 データ・ディフレーム・プロセスの説明については、図 52 を参照してください。
Rev. 0
－ 52/127 －
AD9144
データシート
表 52.SPI 設定マップ—モード 5 用 JESD204B パラメータのレジスタ設定
Address
0x453
Setting
0x03 or 0x83
Description
0x454
0x01
レジスタ 0x454[7:0] = 0x01: F = 2 オクテット／フレーム
0x455
0x0F or 0x1F
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x3: L =
4 レーン／コンバータ
0x456
0x01
レジスタ 0x456[7:0] = 0x01: M = 2 コンバータ／デバイス
0x457
0x0F
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
0x0F or 0x2F
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
0x458
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x1: S = 2 サンプル／コンバータ
0x45A
0x21
0x00
0x476
0x02
レジスタ 0x476[7:0] = 0x02: F = 2 オクテット／フレーム
0x47D
0x0F
レジスタ 0x47D[7:0] = 0x0F: 4 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
2 CONVERTERS
(M = 2)
J0
SERDIN3±
J1
J0
J1
SERDIN2±
LANE 1,
LANE 1,
OCTET 0
OCTET 1
NIBBLE
NIBBLE GROUP
GROUP 11
LANE 2,
LANE 2,
OCTET 0
OCTET 1
NIBBLE
NIBBLE GROUP
GROUP 22
LANE 3,
LANE 3,
OCTET 0
OCTET 1
NIBBLE
NIBBLE GROUP
GROUP 33
CONVERTER 0, SAMPLE 0
CONVERTER 0, SAMPLE 1
CONVERTER 1, SAMPLE 0
CONVERTER 1, SAMPLE 1
D15 ... D0 (0)
D15 ... D0 (1)
D15 ... D0 (0)
D15 ... D0 (1)
DAC1
DAC0
図 57.JESD204B モード 5 データのディフレーム
Rev. 0
J19 J18
J0
J1
SERDIN1±
J19 J18
J1 J0
LANE 0,
LANE 0,
OCTET 0
OCTET 1
NIBBLE GROUP 0
11675-032
2 OCTETS PER LANE
(F = 2)
16-BIT NIBBLE GROUP
(N = 16)
2 SAMPLES PER
CONVERTER PER FRAME
(S = 2)
J19 J18
SERIAL JESD204 DATA (L = 4)
SAMPLES NOT SPLIT
ACROSS LANES
(HD = 0)
SERDIN0±
レジスタ 0x45A[7] = 0: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
J19 J18
0x459
－ 53/127 －
AD9144
データシート
表 53.SPI 設定マップ—モード 6 用 JESD204B パラメータのレジスタ設定
Address
0x453
Setting
0x01 or 0x81
Description
0x454
0x01
レジスタ 0x454[7:0] = 0x01: F = 2 オクテット／フレーム
0x455
0x0F or 0x1F
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
0x456
0x01
レジスタ 0x456[7:0] = 0x01: M = 2 コンバータ／デバイス
0x457
0x0F
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
0x458
0x0F or 0x2F
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
0x459
0x20
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
0x45A
0x00
レジスタ 0x45A[7] = 0: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
0x476
0x02
レジスタ 0x476[7:0] = 0x02: F = 2 オクテット／フレーム
0x47D
0x03
レジスタ 0x47D[7:0] = 0x03: 2 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
DAC0
D0
D1
D2
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
CONVERTER 1, SAMPLE 0
D10
CONVERTER 0, SAMPLE 0
D3
J1
J1
J19 J18
LANE 1, OCTET 1
NIBBLE GROUP 1
D11
D12
D13
D14
LANE 1, OCTET 0
LANE 0, OCTET 1
NIBBLE GROUP 0
DAC1
11675-033
2 CONVERTERS
(M = 2)
LANE 0, OCTET 0
D15
2 OCTETS PER LANE
(2 = 1)
16-BIT NIBBLE GROUP
(N = 16)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
SERDIN1±
SERIAL JESD204 DATA (L = 2)
SAMPLES NOT SPLIT
ACROSS LANES
(HD = 0)
J19 J18
SERDIN0±
J0
J0
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x1: L =
2 レーン／コンバータ
図 58.JESD204B モード 6 データのディフレーム
Rev. 0
－ 54/127 －
AD9144
データシート
表 54.SPI 設定マップ—モード 7 用 JESD204B パラメータのレジスタ設定
Setting
0x00 or 0x80
0x454
0x455
0x456
0x457
0x458
0x03
0x0F or 0x1F
0x01
0x0F
0x0F or 0x2F
0x459
0x45A
0x476
0x47D
0x20
0x00
0x04
0x01
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x0: L =
1 レーン／コンバータ
レジスタ 0x454[7:0] = 0x03: F = 4 オクテット／フレーム
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x01: M = 2 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
レジスタ 0x45A[7] = 0: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x04: F = 4 オクテット／フレーム
レジスタ 0x47D[7:0] = 0x01: 1 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
SERDIN0±
J39 J38
SERIAL JESD204 DATA (L = 1)
SAMPLES NOT SPLIT
ACROSS LANES
(HD = 0)
J21 J20 J19 J18
J1
J0
Address
0x453
2 CONVERTERS
(M = 2)
LANE 0,
LANE 0,
OCTET 0
OCTET 1
NIBBLE GROUP 0
LANE 0,
LANE 0,
OCTET 2
OCTET 3
NIBBLE
NIBBLE GROUP
GROUP 12
CONVERTER 0, SAMPLE 0
CONVERTER 1, SAMPLE 0
D15 ... D0
D15 ... D0
DAC0
DAC1
11675-034
4 OCTETS PER LANE
(F = 4)
16-BIT NIBBLE GROUP
(N = 16)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
図 59.JESD204B モード 7 データのディフレーム
Rev. 0
－ 55/127 －
AD9144
データシート
表 55.SPI 設定マップ—モード 9 用 JESD204B パラメータのレジスタ設定
1 OCTET PER LANE
(F = 1)
16-BIT NIBBLE GROUP
(N = 16)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
J1
J0
LANE 0,
OCTET 0
LANE 1,
OCTET 0
NIBBLE GROUP 0
CONVERTER 0, SAMPLE 0
1 CONVERTER
(M = 1)
D15 ... D0
DAC0
図 60.JESD204B モード 9 データのディフレーム
Rev. 0
－ 56/127 －
11675-035
SERIAL JESD204 DATA (L = 2)
SAMPLES SPLIT ACROSS LANES
(HD = 1)
J8
0x20
0x01
0x01
0x03
J9
0x459
0x45A
0x476
0x47D
SERDIN1±
0x00
0x1F
0x00
0x0F
0x0F or 0x2F
J11 J10
0x454
0x455
0x456
0x457
0x458
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x1: L =
2 レーン／コンバータ
レジスタ 0x454[7:0] = 0x00: F = 1 オクテット／フレーム
レジスタ 0x455[4:0] = 0x1F: K = 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x00: M = 1 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
レジスタ 1x45A[7] = 1: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x01: F = 1 オクテット／フレーム
レジスタ 0x47D[7:0] = 0x03: 2 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
SERDIN0±
Setting
0x01 or 0x81
J19 J18
Address
0x453
AD9144
データシート
表 56.SPI 設定マップ—モード 10 用 JESD204B パラメータのレジスタ設定
Setting
0x00 or 0x80
0x454
0x455
0x456
0x457
0x458
0x01
0x0F or 0x1F
0x00
0x0F
0x0F or 0x2F
0x459
0x45A
0x476
0x47D
0x20
0x00
0x02
0x01
Description
レジスタ 0x453[7] = 0 または 1:スクランブリングをディスエーブルまたはイネーブル;レジスタ 0x453[4:0] = 0x0: L =
1 レーン／コンバータ
レジスタ 0x454[7:0] = 0x01: F = 2 オクテット／フレーム
レジスタ 0x455[4:0] = 0x0F または 0x1F: K = 16 または 32 フレーム／マルチフレーム
レジスタ 0x456[7:0] = 0x00: M = 1 コンバータ／デバイス
レジスタ 0x457[7:6] = 0x0:常に CS = 0;レジスタ 0x457[4:0] = 0x0F: N = 16、常に 16 ビット分解能
レジスタ 0x458[7:5] = 0x0 または 0x1:サブクラス 0 またはサブクラス 1、レジスタ 0x458[4:0] = 0xF: NP = 16 ビット
／サンプル
レジスタ 0x459[7:5] = 0x1: JESD204B バージョンを設定、レジスタ 0x459[4:0] = 0x0: S = 1 サンプル／コンバータ
レジスタ 0x45A[7] = 0: HD = 0;レジスタ 0x45A[4:0] = 0x00:常に CF = 0
レジスタ 0x476[7:0] = 0x02: F = 2 オクテット／フレーム
レジスタ 0x47D[7:0] = 0x01: 1 レーンをイネーブル、1 ビット／レーンを設定してイネーブル
J19 J18
SERDIN0±
SERIAL JESD204 DATA (L = 1)
SAMPLES SPLIT ACROSS LANES
(HD = 0)
2 OCTETS PER LANE
(F = 2)
16-BIT NIBBLE GROUP
(N = 16)
1 SAMPLE PER
CONVERTER PER FRAME
(S = 1)
J1
J0
Address
0x453
LANE 0,
OCTET 0
LANE 1,
OCTET 0
NIBBLE GROUP 0
CONVERTER 0, SAMPLE 0
DAC0
11675-036
1 CONVERTER
(M = 1)
D15 ... D0
図 61.JESD204B モード 10 データのディフレーム
Rev. 0
－ 57/127 －
AD9144
データシート
トランスポート層のテスト
JESD204B のテスト・モード
PHY PRBS のテスト
AD9144 の JESD204B レシーバには、物理層のバックエンドに
PRBS パターン・チェッカが内蔵されています。この機能は、
JESD204B リンクの各物理レーンのビット・エラー・レート
(BER) テストを実行します。PHY PRBS パターン・チェッカ実行
に は 、JESD204B リ ン ク の 確 立 を 必 要 と し ま せ ん 。PRBS7、
PRBS15、PRBS31 データ・パターンと同期することができます。
PRBS パターンの確認は複数のレーンを一度に行うことができ
ます。不合格レーンのエラー・カウントは、JESD204B の 1 レー
ンごとに報告されます。AD9144 での PRBS テストは次のように
実行されます。
1.
2.
3.
4.
5.
6.
7.
8.
9.
JESD204B トランスミッタから PRBS7、PRBS15、または
PRBS31 パターンの送信を開始します。
レジスタ 0x316[3:2]に該当する PRBS パターンを選択して
書込みます (表 57 参照)。
PHY_TEST_EN (レジスタ 0x315)に書込みを行って、テスト
するすべてのレーンの PHY テストをイネーブルします。レ
ジスタ 0x315 の各ビットが対応するレーンの PRBS テストを
イネーブルします。例えば、ビット 0 に 1 を書込むと、物理
レーン 0 の PRBS テストがイネーブルされます。
PHY_TEST_RESET (レジスタ 0x316[0])を 0→1→ 0 に変化さ
せます。
PHY_PRBS_ERROR_THRESHOLD (レジスタ 0x319～レジス
タ 0x317)を設定します。（BER の限界値）
PHY_TEST_START (レジスタ 0x316[1])に 0 次に 1 を書込みま
す。PHY_TEST_START の立上がりエッジでテストが開始さ
れます。
500 ms 間待ちます。
PHY_TEST_START (レジスタ 0x316[1]) = 0 を書込んで、テ
ストを停止させます。
PRBS テスト・リザルトを読出ます。
a. PHY_PRBS_PASS (レジスタ 0x31D)の各ビットは 1
つの SERDES レーンに対応します。0 =不合格、1
= 合格。
b. PHY_SRC_ERR_CNT (レジスタ 0x316[6:4])にチェ
ッ ク す る レ ー ン 番 号 (0 ～ 7) を 書 込 み 、
PHY_PRBS_ERR_COUNT (レジスタ 0x31C～レジ
スタ 0x31A)を読出すと、各不合格レーンの PRBS
エラー数を読出すことができます。最大エラー・
カウントは 224-1 です。レジスタ 0x31C～レジスタ
0x31A のすべてのビットがハイ・レベルの場合、
選択したレーンの最大エラー・カウントを超えま
す。
表 57.PHY PRBS パターンの選択
AD9144 の JESD204B レシーバは、JESD204B 規格に定めるショ
ート・トランスポート層 (STPL) テストをサポートします。この
テストを使って、JESD204B トランスミッタとレシーバとの間
のデータ・マッピングを確認することができます。このテスト
を行うときは、この機能をロジック・デバイス（送信側）に組
み込み、それをイネーブルする必要があります。レシーバ側で
テストを実行する前に、リンクを確立してエラーなしに動作さ
せる必要があります (デバイスのセットアップ・ガイド参照)。
STPL テストは、各コンバータへの各サンプル･データがコンバ
ータ数 (M) とコンバータあたりのサンプル数 (S)に従い適切にマ
ッピングされることを確認します。JESD204B 規格に規定される
ように、コンバータ・メーカーにより送信するテスト・サンプ
ルが指定されます。各サンプルはユニークな値（異なる値のコ
ード）を持つ必要があります。例えば、M = 2 かつ S = 2 の場合、
テストが停止するまで繰り返し送信される 4 個のユニークなサ
ンプルがあります。期待されるサンプル･データをデバイスに設
定し、期待されるサンプル・データと受信したサンプルを 1 サ
ン プル ずつ比較 し、 すべてが テス トされる まで 続きます 。
AD9144 でこのテストを行う手順を次に示します。
1.
2.
3.
4.
5.
6.
7.
8.
JESD204B リンクを同期化します。
JESD204B Tx で STPL テストをイネーブルします。
テスト用にコンバータ 0 サンプル 0 をを選択します。
SHORT_TPL_DAC_SEL (レ ジ ス タ 0x32C[3:2]) = 0 と
SHORT_TPL_SP_SEL (レジスタ 0x32C[5:4]) = 0 を書込ます。
コンバータ 0 の期待されるテスト・サンプル(サンプル 0)を
設定します。期待される 16 ビット・テスト・サンプルを
SHORT_TPL_REF_SP レジスタ (レジスタ 0x32E とレジスタ
0x32D)に書込みます。
STPL テストをイネーブルします。SHORT_TPL_TEST_EN
(レジスタ 0x32C[0]) = 1 を書込みます。
STPL リセットをトグルします。SHORT_TPL_TEST_RESET
(レジスタ 0x32C[1])に 0→1→0 の変化をさせます。
不 具 合 を チ ェ ッ ク し ま す 。SHORT_TPL_FAIL (レ ジ ス
タ 0x32F[0])を読出します(0 = 合格、1 = 不合格)。
ステップ 3～ステップ 7 を各コンバータの各サンプルに対
して繰り返します。Conv0Sample0～ConvM-1SampleS-1。
CGS と ILAS の繰り返しテスト
AD9144 は、JESD204B 仕様のセクション 5.3.3.8.2 の規定に従い、
/K28.5/ シンボル・データの固定ストリームを受信中か、または
CGS とそれに続く ILAS の固定ストリームを受信中かをチェッ
クすることができます。
繰り返し CGS テストを実行するときは、/K28.5/ 文字の固定スト
リームを AD9144 SERDES 入力へ送信します。次に、デバイス
をセットアップし、デバイスのセットアップ・ガイドのセクシ
ョンに示すようにリンクをイネーブルします。SYNCOUTx± が
開放されたことを確認して、/K28.5/ シンボル・コードを受信中
であることを確認し、さらにレジスタ 0x470 を読出して CGS が
イネーブルされたすべてのリンク・レーンへ渡されたことを確
認します。 レジスタ 0x300[2] = 0 を設定して Link 0 のレーンの
ステータスを、レジスタ 0x300[2] = 1 を設定してデュアル・リン
ク・モードの Link 1 のレーンのステータスを、それぞれモニタ
します。
E
PHY_PRBS_PAT_SEL Setting (Register
0x316[3:2])
PRBS Pattern
0b00 (default)
0b01
0b10
PRBS7
PRBS15
PRBS31
Rev. 0
A
－ 58/127 －
AD9144
データシート
CGS を実行し、続いて繰り返し ILAS シーケンス・テストを実
行するときは、デバイスのセットアップ・ガイドのセクション
に従います。ただし、最後の書込み (リンクのイネーブル)を行
う前に、レジスタ 0x477[7]に 1 を書込んで ILAS テスト・モード
をイネーブルします。次に、リンクをイネーブルします。各レ
ーンでデバイスが 4 CGS 文字を認識すると、SYNCOUTx±を開
放します。この時点で、トランスミッタは繰り返し ILAS シーケ
ンスの送信を開始します。
E
A
A
レジスタ 0x473 を読出して、イネーブルされたすべてのリンク・
レーンで初期レーン同期が合格したことを確認します。レジスタ
0x300[2] = 0 を設定して Link 0 のレーンのステータスを、デュア
ル・リンク・モードの場合レジスタ 0x300[2] = 1 を設定して Link
1 のレーンのステータスを、それぞれモニタします。
スレッショールドを超えるエラー・カウントのチェック
エラー・カウントのチェックのセクションで説明するレーンお
よびエラー・タイプごとのエラー・カウントの読出しの他に、
レジスタをチェックして与えられたエラー・タイプに対するエ
ラー・カウントがプログラマブルなスレッショールドに到達し
たか否かを調べることができます。
同じエラー・スレッショールド値を 3 つのエラー・タイプ (パリ
ティ不一致、テーブルに不一致、予期しない制御文字)に使用し
ます。エラー・カウンタは、エラー・タイプごとです。この機
能を使うときは、次のステップに従います。
1.
2.
JESD204B エラーのモニタ
パリティ不一致、テーブルに不一致、予期しない制御文字
エラー
AD9144 は、JESD204B 仕様のセクション 7.6 に従い、パリティ
不一致エラー、テーブルに不一致エラー、予期しない制御文字
エラーを検出し、オプションの同期要求を発行し、これらのエ
ラー発生時にリンクを再初期化することができます。
8 ビット／10 ビット・デコーディング・テーブルに一致するか否
かに無関係に、パリティ不一致エラー・カウンタは無効なパリ
ティ不一致を持つすべての文字をカウントすることに注意して
ください。これは、8 ビット／10 ビット・デコーディング・テ
ーブルと一致する場合にのみパリティ不一致エラーをカウント
する JESD204B 仕様から少し異なった部分です。
エラー・カウントのチェック
エラー・カウントをチェックして、パリティ不一致エラー、テ
ーブルに不一致エラー、予期しない制御文字エラーを調べるこ
とができます。エラー・カウントは、レーンごとおよびエラ
ー・タイプごとに行います。レーン・セレクトとカウンタ・セ
レクトはレジスタ 0x46B に設定され、エラー・カウントは同じア
ドレスからリードバックされることに注意してください。エラ
ー・カウントをチェックするときは、次のステップに従います。
1.
2.
表示するカウンタのリンク・レーンとエラー・タイプを選
択します。表 58 に従って、これらをレジスタ 0x46B に書込
みます。リンク・レーンを選択するときは、先ずリンクを
選択します (Link 0 を選択するときはレジスタ 0x300[2] =
0 、または Link 1 を選択するときはレジスタ 0x300[2] = 1
(デュアル・リンクの場合))。
Link 1 を使用する場合、リンク・レーン x は論理レーン x
+ 4 を意味することに注意してください。
エラー・カウントをレジスタ 0x46B から読出ます。最大エ
ラー・カウントは、レジスタ 0x47C に設定されたエラー・
スレッショールドと一致することに注意してください。
表 58.エラー・カウンタ
Addr.
0x46B
Rev. 0
Bits
[6:4]
Variable
LaneSel
[1:0]
CntrSel
Description
リンク・レーン x のエラー・カウン
トをモニタするときは LaneSel = x。
エラー・カウントのチェッキングの
セクションのステップ 1 のリンク・
レーンの注を参照。
パリティ不一致カウンタ動作の場合
CntrSel = 0b00。
テーブル不記載エラー・カウンタの
場合 CntrSel = 0b01。
予期しない制御文字カウンタの場合
CntrSel = 0b10。
所望のエラー・カウント・スレッショールドを
ERRORTHRES (レジスタ 0x47C)に設定します。
エラー・カウントがエラー・スレッショールドに到達した
か否かを調べる場合、各エラー・タイプのエラー・ステー
タスをリードバックします。
•
パリティ不一致エラーは、レジスタ 0x46D に報告さ
れます。
•
テーブルに不一致エラーは、レジスタ 0x46E に報告
されます。
•
予期しない制御文字は、レジスタ 0x46F に報告され
ます。
エラー・カウンタと IRQ 制御
レジスタ 0x46D とレジスタ 0x46F に書込みを行って、エラー・
カウントをリセットまたはディスエーブルし、与えられたレー
ンの IRQ をリセットすることができます。スレッショールドを
超えたエラー・カウントを報告するために使うレジスタは同じ
であるため (スレッショールドを超えるエラー・カウントのチェ
ックのセクション参照)、リードバック値は書き込まれた値と異
なることに注意してください。各エラー・タイプに対して
1.
2.
3.
アクセスするリンク・レーンを選択します。リンク・レー
ンを選択するときは、先ずリンクを選択します (Link 0 を
選択するときはレジスタ 0x300[2] = 0 、Link 1 を選択する
ときはレジスタ 0x300[2] = 1 (デュアル・リンクの場合))。
Link 1 を使用する場合、リンク・レーン x は論理レーン x
+ 4 を意味することに注意してください。
IRQ のリセット、エラー・カウントのディスエーブル、お
よび／または与えられたレーンとエラー・タイプのエラ
ー・カウントのリセットのいずれを行うか決めてください。
リンク・レーンおよび所望のリセットまたはディスエーブ
ル動作を表 59 に従いレジスタ 0x46D～レジスタ 0x46F に
書込みます。
表 59.エラー・カウンタと IRQ 制御: パリティ不一致 (レジスタ
0x46D)、テーブルに不一致 (レジスタ 0x46E)、予期しない制御
文字 (レジスタ 0x46F)
Bits
7
Variable
RstIRQ
6
Disable_ErrCnt
5
RstErrCntr
[2:0]
LaneAddr
－ 59/127 －
Description
ビット[2:0]で選択したレーンの IRQ を
リセットするときは RstIRQ = 1。
ビット[2:0]で選択したレーンのエラ
ー・カウントをディスエーブルすると
きは Disable_ErrCnt = 1。
ビット[2:0]で選択したレーンのエラ
ー・カウントをリセットするときは
RsteErrCntr = 1。
リンク・レーン x のエラー・カウント
をモニタするときは LaneAddr = x。エ
ラー・カウントのチェッキングのセク
ションのステップ 1 のリンク・レーン
の注を参照。
AD9144
データシート
SYNCOUTx±を使用するエラー・モニタ
1 個または複数のパリティ不一致、テーブルに不一致、または
予期しない制御文字エラーが発生した場合、エラーは JESD204B
仕様のセクション 7.6 に従い SYNCOUTx± ピンに報告されます。
JESD204B 仕様では、エラーが発生したとき正確に 2 フレーム周
期間 SYNCOUTx± 信号をアサートすると規定しています。
AD9144 の 場 合 、 SYNCOUTx± パルスの幅は½、1、または 2
PClock サイクルに設定することができます。2 フレーム・クロッ
ク・サイクルの SYNCOUTx± パルスを実現する設定を 表 60 に示
します。
E
A
表 61.同期アサーション・マスク
Addr.
0x47B
Bit No.
7
Bit Name
BADDIS_S
6
NIT_S
5
UCC_S
E
A
A
E
A
A
E
A
A
表 60.SYNCOUTx± エラー・パルス幅の設定
E
A
A
JESD
Mode IDs
0, 4, 9
1, 2, 5, 6,
10
3, 7
1
PClockFactor
(Frames/PClock)
4
2
SYNCB_ERR_DUR
0 (default)
1
1
2
1
(Register 0x312[5:4]) Setting
CGS、フレーム同期、チェックサム、ILAS のモニタリング
これらのレジスタの設定値は、SYNCOUTx± 信号を 2 フレーム・クロック・
サイクルのパルス幅でアサートします。
E
A
A
パリティ不一致、NIT、予期しない制御文字の IRQ
パリティ不一致、テーブルに不一致、予期しない制御文字エラ
ーに対して、スレッショールドを超えるエラー・カウント・イ
ベントは、IRQ イベントになります。レジスタ 0x47A[7:5]に書込
みを行って、これらのイベントを有効にします。IRQ をイネーブ
ルした後、同じアドレス (レジスタ 0x47A[7:5])から IRQ イベン
ト・ステータスを読出すことができます。
IRQ のリセットについては、エラー・カウンタと IRQ 制御のセ
クションを参照してください。IRQ の詳細については、割込み
要求動作のセクションを参照してください。
再初期化を必要とするエラー
JESD 仕様のセクション 7.1 に従い 4 個の無効なパリティ不一致
文字が受信されると、リンクの再初期化が自動的に発生します。
リンクの再初期化が発生すると、再同期要求は 5 フレームおよ
び 9 オクテット長になります。
パリティ不一致エラー、テーブルに不一致エラー、または予期
しない制御文字のエラー・カウントがプログラマブルなエラ
ー・スレッショールドに到達したとき、オプション設定でリン
クを再初期化することができます。エラー・タイプに対する再
初期化機能をイネーブルするときは次の手順に従います。
1.
2.
3.
4.
THRESHOLD_MASK_EN (レジスタ 0x477[3]) = 1 を設定し
ます。このビットをセットした場合、スレッショールドま
たは最大値でマスクされてないエラーは飽和しないことに
注意してください。
表 61 に 従 い 、SYNC_ASSERTION_MASK (レ ジ ス
タ 0x47B[7:5])に書込みを行って、エラーの各タイプの同
期アサーション・マスクをイネーブルしてください。
所望のエラー・カウンタ・スレッショールドを
ERRORTHRES (レジスタ 0x47C)に書込みます。
SYNC_ASSERTION_ MASK レジスタでイネーブルされた
各エラー・タイプに対して、いずれかのレーンのエラー・
カウンタが設定されたスレッショールドに到達する
と、SYNCOUTx±が停止し、同期要求を発行します。リン
クの再初期化が発生するとすべてのエラー・カウントがリ
セットされることに注意してください。しかしながら IRQ
はリセットされないため、マニュアルでリセットする必要
があります。
Rev. 0
Description
パリティ不一致エラー・カウ
ントがスレッショールドに到
達した場合、1 を設定し
て SYNCOUTx±をアサー
ト。
テーブル不記載エラー・カウ
ントがスレッショールドに到
達した場合、1 を設定し
て SYNCOUTx±をアサー
ト。
予期しない制御文字カウント
がスレッショールドに到達し
た場合、1 を設定し
て SYNCOUTx±をアサー
ト。
レジスタ 0x470～レジスタ 0x473 をモニタして、JESD204B リン
ク確立の各ステージが起動したことを確認することができます。
レジスタ 0x300[2] = 0 を設定して Link 0 のレーンのステータス
を、レジスタ 0x300[2] = 1 を設定して Link 1 のレーンのステータ
スを、それぞれモニタします。
リンク・レーン x が少なくとも 4 個の K28.5 シンボルのコード
を受信し、コード・グループ同期に成功した場合、
CODEGRPSYNCFLAG (レジスタ 0x470)のビット x がハイ・レベ
ルになります。
リンク・レーン x が初期フレーム同期を完了した場合、
FRAMESYNCFLAG (レジスタ 0x471)のビット x がハイ・レベル
になります。
レーン経由で送信されたチェックサムがリンク・レーン x に対
して ILAS 中にレーンを経由して送信された JESD 204B パラメー
タの和に一致した場合、GOODCHKSUMFLG (レジスタ 0x472)の
ビット x がハイ・レベルになります。レジスタ内の個々のフィ
ールドを加算することにより、またはパックされたレジスタを
加算することにより、パラメータを追加することができます。
レジスタ 0x300[6] = 0 (デフォルト)の場合、計算したチェックサ
ムは、DID、BID、LID、SCR、L − 1、F − 1、K − 1、M − 1、N −
1、SUBCLASSV、NP − 1、JESDV、S − 1、HD の各フィールドの
和の下位 8 ビットになります。レジスタ 0x300[6] = 1 の場合、計
算したチェックサムは、レジスタ 0x400～レジスタ 0x40C およ
び LID の和の下位 8 ビットになります。
リンク・レーン x が初期レーン・アライメント・シーケンスに
成功すると、INITIALLANESYNC (レジスタ 0x473)のビット x が
ハイ・レベルになります。
CGS、FrameSync、CheckSum、ILAS の IRQ
CGS、FrameSync、CheckSum、ILAS のフェイル信号は IRQ イベ
ントになります。レジスタ 0x47A[3:0]に書込みを行って、これ
らをイネーブルします。IRQ をイネーブルした後、IRQ イベン
ト・ステータスは同じアドレス (レジスタ 0x47A[3:0])から読出
すことができます。CGS IRQ をリセットするときは、レジスタ
0x470[7] に 1 を書込みます。FrameSync IRQ をリセットするとき
は、レジスタ 0x471 に 1 を書込みます。CheckSum IRQ をリセッ
トするときは、レジスタ 0x472 に 1 を書込みます。ILAS IRQ を
リセットするときは、レジスタ 0x473 に 1 を書込みます。
詳細については、割込み要求動作のセクションを参照してくだ
さい。
－ 60/127 －
AD9144
データシート
設定不一致 IRQ
AD9144 には、IRQ イベントとして使用可能な設定不一致フラグ
があります。レジスタ 0x47B[3]を使って不一致フラグをイネー
ブルし(デフォルトでイネーブルされています)、次にレジスタ
0x47B[4]を使って、ステータスのリードバックと IRQ 信号のリ
セットを行います。詳細については、割込み要求動作のセクシ
ョンを参照してください。
リンク設定値 (レジスタ 0x450～レジスタ 0x45D) が送信された
JESD204B 設定値 (レジスタ 0x400～レジスタ 0x40D)に一致しな
いとき、設定不一致イベント・フラグがハイ・レベルになりま
す。これらすべてのレジスタは、リンクごとにページ化されて
います (レジスタ 0x300)。
この機能はレジスタ 0x472 内の正常チェックサム・フラグとは
異なることに注意してください。正常チェックサム・フラグは、
送信されたチェックサムが送信された設定値に基いて計算され
たチェックサムと一致することを確認します。設定不一致イベ
ントは、送信された設定が設定値に一致することを確認します。
電源プレーンとグラウンド・プレーン
グラウンド・ループを回避し、制御されたインピーダンスを必
要とする高速伝送線に対して安定した途切れることのないグラ
ウンド・リファレンス（基準電位）を提供するため、厚いグラ
ウンド・プレーンの採用が推奨されます。制御されたインピー
ダンス・パターンの全長が 1 枚のセグメント化したプレーンを横
切らないかぎり、制御されたインピーダンス（伝送路の特性イン
ピーダンス）に対するリファレンスとしてセグメント化した電源
プレーンを使用しないでください。これらおよびその他の高速伝
送線回路のガイドラインについては、JESD204B シリアル・イン
ターフェース入力 (SERDIN0±～SERDIN7±)のセクションを参照
してください。
表 62.電源
ハードウェアの考慮事項
電源の推奨事項
各電源の使用領域を表 62 に示します。電源は、図 62 に示すよ
う に 個 別 の PCB 領 域 に グ ル ー プ 化 す る こ と が で き ま す 。
AD9144 のすべての電源は、最適動作のためにできるたけノイ
ズがないようにする必要があります。電源ノイズは性能に影響
を与える周波数成分を持ち、V rms で規定されます。
電源出力にノイズを減衰させる LC フィルタを使用することが推
奨され、AD9144 の直近に配置する必要があります。効果的なフ
ィルタを図 62 に示します。このフィルタ方式は、高周波ノイズ
成分を小さくします。AD9144 の各電源ピンとグラウンド・プレ
ーンとの間にも 0.1 µF のデカップリング・コンデンサを接続す
1
最大 DAC サンプル・レートで動作する場合、この電源は 1.3 V 電源を必要
とします。 詳細については、表 3 を参照してください。
2
この電源は同じレギュレータの CVDD12 と組み合わせることができます
が、別の電源フィルタとピンの近くに適切なバイパス・コンデンサ回路が
必要です。
3
最大インターフェース・レートで動作する場合、この電源は 1.3 V 電源を必
要とします。 詳細については、表 4 を参照してください。
4
この電源は SVDD12 に接続できますが、別の回路は不要です。
Rev. 0
る必要があります(図 62 参照)。このコンデンサは電源ピンので
きるだけ近くに配置してください。隣接した電源ピンでは、バ
イパス・コンデンサを共用することができます。AD9144 のグラ
ウンド・ピンは、ビアを使ってグラウンド・プレーンへ接続し
ます。
Supply Domain
Voltage (V)
Circuitry
DVDD12 1
PVDD12 2
SVDD12 3
CVDD121
IOVDD
VTT 4
SIOVDD33
AVDD33
1.2
1.2
1.2
1.2
1.8
1.2
3.3
3.3
Digital core
DAC PLL
JESD204B receiver interface
DAC clocking
SPI interface
VTT
Sync LVDS transmit
DAC
－ 61/127 －
AD9144
データシート
1.8V FPGA VCCIO
OR
OTHER SYSTEM SUPPLY
10µH
1.2V
LINEAR
REGULATOR
IOVDD
65
10µF
DVDD12
13
10µF
14
53
3.3V
LINEAR
REGULATOR
SIOVDD33
35
10µF
AVDD33
67
75
1.2V
LINEAR
REGULATOR
SVDD12
17
10µF
77
20
85
22
28
1.2V
LINEAR
REGULATOR
10µH
31
CVDD12
71
10µF
32
76
33
81
36
87
39
1
45
10µH
PVDD12
10µF
47
4
50
7
VTT
21
8
10µF
9
25
10
42
56
46
11675-039
57
NOTES
1. UNLABELED CAPACITORS ARE 0.1µF, AS CLOSE AS POSSIBLE TO DEVICE PIN(S), WITH MINIMUM DISTANCE
AND VIAS BETWEEN CAPACITORS AND PIN(S).
図 62.JESD204B インターフェース PCB 電源ドメインの推奨事項
JESD204B シリアル・インターフェース入力 (SERDIN0±～
SERDIN7±)
それでも、次のガイドラインに従って PCB デザインでの挿入損
失量を小さくすることが重要です。
JESD204B シリアル・インターフェース伝送線のレイアウトで
は、最適なリンク性能を維持するために考慮すべき多くのファ
クタがあります。これらのファクタのなかでも、挿入損失、リ
ターン損失、信号スキュー、差動パターンの回路が重要です。
•
挿入損失
JESD204B 仕様では、送信チャンネルで許容される挿入損失量
を規定しています (図 39 参照)。AD9144 のイコライザ回路を使
うことにより、JESD204B 仕様で要求されるチャンネルで損失
限界よりかなり大きい損失を許容できるようになります。
Rev. 0
•
•
－ 62/127 －
AD9144 をできるだけ送信ロジック・デバイスの近くに配
置して差動パターン長を短くし、デバイス間のパターンは
できるだけ直線的に配線します。
厚いグラウンド・プレーンをリファレンスとして使い、同
一面のプレーン上で差動対を配線します。
可能な場合、誘電率の小さい (<4)PCB 材料を使って、損失
を小さくします。
AD9144
データシート
ストリップライン技術またはマイクロストリップ技術を選択す
る場合、次の点を念頭においてください。すなわち、損失と
EMI 放出はストリップライン構成の方が小さいですが (図 40 と
図 41 参照)、インピーダンス制御を困難にするビアの使用が必要
になります。これに対して、露出面での配線が可能となるよう
な部品の配置と密度の場合、マイクロストリップ構成は容易に
実現でき、インピーダンス制御も容易になります。
PCB上面の使用が問題となる場合、ストリップラインの利点を利
用する場合は、次の推奨事項に従ってください。
•
LAYER 1
ADD GROUND VIAS
y
差動対の片方でグラウンドに対し 50 Ω インピーダンスを実現す
るように、差動 SERDINx± 対を構成してください。ストリップ
ライン対マイクロストリップのトレードオフを挿入損失 のセク
ションに示します。いずれの場合も、高速デジタル信号やノイ
ズの多い電源のようなノイズ源からこれらの伝送線を離すこと
が重要です。ストリップラインの差動パターンを使用する場合、
同一平面内で配線し、両パターンを同じ層にしてください。こ
の方法は側面配線法 (パターンを隣接層に配線)よりノイズ耐性
を向上させませんが、インピーダンスの連続性を維持するよう
に配線し製造することは容易です。側面配線対同一平面配線の
説明を図 64 に示します。
STANDARD VIA
LAYER 5
y
DIFF+
Tx DIFF A
LAYER 6
GND
LAYER 7
LAYER 8
y
DIFF–
LAYER 3
LAYER 4
GND
MINIMIZE STUB EFFECT
Tx
DIFF A
11675-040
LAYER 2
回路
Tx DIFF B
図 63.スタブの影響を小さくし、差動ストリップラインのパタ
ーンにグラウンド・ビアを追加
リターンロス
JESD204B 仕様では、コンバータ・デバイスとロジック・デバ
イス内で許容できるリターン損失量を規定していますが、チャ
ンネルのリターン損失は規定していません。ただし、送信ロジ
ック・デバイスと AD9144 との間の伝送線のインピーダンスの
連続性を維持するために必要なことはすべて行う必要がありま
す。挿入損失 のセクションに記載したように、ビアの使用を少
なくするか、まったく使用しないようにして、伝送線のインピ
ーダンス不整合（ミスマッチング）の主な原因の 1 つを小さく
します。差動パターンの真下 ( マイクロストリップラインの場
合)または上と下(ストリップラインの場合)の厚いリファレンス
電圧のプレーンを維持して、伝送線インピーダンスの連続性を
確保してください。ストリップライン技術を使用する場合、挿
入損失のセクションに示すガイドラインに従って、インピーダ
ンス不整合とスタブの影響を小さくしてください。
BROADSIDE DIFFERENTIAL Tx LINES
Tx
ACTIVE
COPLANAR DIFFERENTIAL Tx LINES
図 64.差動ストリップライン配線技術―側面配線対同一平面配
線
パターン幅対銅重量および厚さを考察する場合、インターフェ
ース速度に配慮する必要があります。マルチギガビット速度で
は、導体の表皮効果により電流が導体表面に集中します。損失
を小さくするためパターン幅を広くして、導体の表面積を大き
くしてください。さらに、広いパターン幅を可能にするため差
動パターンの結合を緩くしてください。部品、ビア、コネクタ、
またはその他の配線部品を配置するためパターンを分離させる
必要がある場合に、これはクロストークを小さくし、インピー
ダンス不整合を小さくすることに役立ちます。差動パターンの
結合が強い場合と弱い場合を 図 65 に示します。
インピーダンス不整合のもう 1 つの主要原因は、伝送線の両端
にあり、ここで終端インピーダンスと伝送線インピーダンスを
一致させるように注意する必要があります。AD9144 では、ライ
ン受信端に対するキャリブレーション終端方式を使ってこれを
内部で処理します。この回路とキャリブレーション・ルーチン
の詳細については、インターフェースのパワーアップと入力終
端 のセクションを参照してください。
Rev. 0
Tx
DIFF B
Tx ACTIVE
11675-041
•
ビア数を少なくしてください。
可能な場合、ブラインド・ビアを使ってビアの副作用をな
くし、マイクロ・ビアを使ってビアのインダクタンスを小
さくしてください。
標準ビアを使う場合、最大長のビアを使ってスタブ・サイ
ズを小さくしてください。例えば、8 層ボードで 7 層目を
ストリップライン対に使います (図 63 参照)。
各ビア対に対してグラウンド・ビア対を隣接して配置して、
インピーダンスの不連続性を小さくします (図 63 参照)。
信号スキューには多くの原因がありますが、PCB のレイアウト
で考慮すべき 2 つの原因は、 1 本の JESD204B リンク内のインタ
ーコネクト・スキューと複数の JESD204B リンク間のスキュー
です。各ケースとも、最大 10.6 Gbps の速度で JESD204B リンク
を動作させるためには、チャンネル長の差を 15 mm 以内で一致
させことで十分です。1 本のリンク内でインターコネクト・ス
キューを管理することは簡単です。複数デバイスで複数のリン
クを管理することは複雑ですが、長さを一致させる 15 mm ガイ
ドラインに従ってください。
－ 63/127 －
Tx
DIFF A
Tx
DIFF B
TIGHTLY COUPLED
DIFFERENTIAL Tx LINES
Tx
DIFF A
Tx
DIFF B
LOOSELY COUPLED
DIFFERENTIAL Tx LINES
図 65.差動パターンの結合が強い場合と弱い場合
11675-042
•
•
信号スキュー
AD9144
データシート
AC 結合コンデンサ
SYNCOUTx±上のノイズは、誤って/K/シンボル・コードの要求
と解釈されてしまうため、SYNCOUTx± 信号をその他のノイズ
の多い信号から離してください。 SYNCOUTx± 信号には 2 つの
動作モードがあります。レジスタ 0x2A5[0] はデフォルトで 0 に
なっています。これにより、 SYNCOUTx± 振幅が通常の振幅モ
ードになります。このビットに 1 を設定すると、 SYNCOUTx±
振幅は高振幅モードに設定されます。詳細については、 表 8 を
参照してください。
E
A
E
AD9144 では、JESD204B 入力信号は信号ソースに AC 結合する
ことが必要です。これらのコンデンサは 100 nF で、できるだけ
送信ロジック・デバイスの近くに配置する必要があります。パ
ッドでのインピーダンス不整合を小さくするため、PCB 上のパ
ッド・サイズができるだけパターン幅に一致するようにコンデ
ンサのパッケージ・サイズを選択してください。
A
A
E
A
A
E
A
A
E
A
SYNCOUTx±、SYSREF±、CLK±の各信号
CLK±信号と SYSREF± 信号のクロック・ソースから JESD204B
リンクの終端にある各デバイスまでのパターン長を同じ長さに
維持することが重要です(図 66 参照)。CLK± と SYSREF±の位相
を厳しく制御できるクロック・チップを使う場合、このパター
ン長の一致条件は大幅に軽減されます。
AD9144 の SYNCOUTx±信号と SYSREF± 信号は、低速 LVDS 差
動信号です。これらの信号を配線するときは、100 Ω の差動イン
ピーダンスとグラウンドに対して 50 Ω を持つ制御されたインピ
ーダンス・パターンを使ってください。 SERDIN0±～SERDIN7±
のデータ・ペア線と同様に、高速デジタル信号やノイズの多い
電源のようなノイズ源からこれらの信号を離すことが重要です。
LANE 0
LANE 1
Tx
DEVICE
Rx
DEVICE
LANE N – 1
LANE N
SYSREF
SYSREF
CLOCK SOURCE
(AD9516, AD952x)
SYSREF TRACE LENGTH
DEVICE CLOCK TRACE LENGTH
DEVICE CLOCK
SYSREF TRACE LENGTH
DEVICE CLOCK TRACE LENGTH
図 66.SYSREF 信号とデバイス・クロックのパターン長
Rev. 0
－ 64/127 －
11675-043
DEVICE CLOCK
A
AD9144
データシート
デジタル・データパス
図 67.デジタル・データパスのブロック図
図 67 のブロック図をもとに、デジタル・データパスの機能を示
します (全ブロックをバイパスすることもできます)。デジタル
処理には、入力電力検出ブロック、3 個のハーフバンド・インタ
ーポレーション・フィルタ、微調整分解能 NCO および fDAC/4 と
fDAC/8 の粗動変調ブロックから構成される直交変調器、逆 sinc フ
ィルタ、ゲイン、位相、オフセット、群遅延調整ブロックが含
まれます。
インターポレーション・フィルタには、個別の I データ・スト
リームと Q データ・ストリームを入力します。変調機能を使う
場合、正しく機能するためには I と Q は直交データである必要
があります。
デジタル・データパス機能がイネーブル／ディスエーブルされ
ると、パイプライン遅延が変化することに注意してください。
固定の DAC パイプライン遅延が必要な場合は、初期設定の後こ
れらの機能を設定しないでください。
インターポレーション・フィルタ
送信パスには 3 個のハーフバンド・インターポレーション・フ
ィルタが含まれており、各々は出力データ・レートを 2×にし、
ローパス機能を提供します。フィルタをカスケード接続して、
4×または 8×のインターポレーション比を提供することもできま
す。表 64 に、各インターポレーション・モードの選択方法、有
効 帯 域 幅 、 最 大 デ ー タ ・ レ ー ト を 示 し ま す 。fDATA =
fDAC/InterpolationFactor であることに注意してください。インタ
ーポレーション・モードはページ化されています (デュアル・ペ
ージングのセクション参照)。サポートされていないインターポ
レーション・モードを選択すると、レジスタ 0x030[0]がハイ・
レベルになります。
表 64.インターポレーション・モードと有効帯域幅
デュアル・ページング
DAC Dual を独立にまたは同時に設定可能にするため、デジタ
ル・データパス・レジスタはページ化されます。 表 63 に、デュ
アル・ページング・レジスタの使用方法を示します。
1
表 63.ページング・モード
DUAL_PAGE
Reg. 0x008[1:0]
Duals
Paged
DACs Updated
1
2
3 (default)
A
B
A and B
DAC0 and DAC1
DAC2 and DAC3
DAC0, DAC1, DAC2, and DAC3
Interpolation
Mode
INTERP_MODE
Reg 0x112[2:0]
Usable
Bandwidth
Maximum
fDATA (MHz)
1× (Bypass)
2×
4×
8×
0x00
0x01
0x03
0x04
fDATA
0.4 × fDATA
0.4 × fDATA
0.4 × fDATA
10601
10601
700
350
1× インターポレーションの最大速度は、JESD インターフェースにより制限
されます。
フィルタの性能
インターポレーション・フィルタは、着信データの変化を小さ
くすると同時にインターポレーション・イメージの発生を抑制
する方法で、既存データと既存データの間を補間します。図 68
に、各フィルタのこの機能を示します。
DAC Dual によって、入力データ・フォーマット、ダウンストリ
ーム保護、インターポレーション、変調、逆 sinc、デジタル・
ゲイン、位相オフセット、DC オフセット、群遅延、IQ スワッ
プ、データパス PRBS、LMFC 同期、NCO アライメントなどの
複数の機能がページ化されます。
有効帯域幅 (表 64 参照)は、フィルタが ±0.001 dB より小さい通
過帯域リップルと 85 dB より大きいイメージ除去比を持つ周波
数帯域として定義されます。
データ・フォーマット
デュアル・ページングのセクションで説明するようにページ化
された BINARY_FORMAT (レジスタ 0x110[7])は、期待される入
力データ・フォーマットを制御します。デフォルトで 0 になっ
ています。これは入力データが 2 の補数であることを意味しま
す。1 を設定することもできます。これは入力データがオフセ
ット・バイナリ(0x0000 が負のフルスケールで、0xFFFF が正の
フルスケール)であることを意味します。
図 68.インターポレーション・フィルタのすべての帯域応答
Rev. 0
－ 65/127 －
AD9144
データシート
規定帯域幅を超えたフィルタ性能
0
80
–0.1
70
–0.2
60
–0.3
50
–0.4
40
–0.5
30
ここで、FTW は 48 ビット 2 の補数値です。
周波数チューニング・ワードは、表 66 のように設定され、 デュ
アル・ページングのセクションで説明するようにページ化され
ます。
表 66.NCO FTW レジスタ
IMAGE REJECTION
PASS-BAND RIPPLE
–0.6
41
42
43
44
BANDWIDTH (% fDATA )
45
図 69. 規定帯域幅を超えたインターポレーション・フィルタ性
能
図 69 に、0.4 × fDATA を超えたインターポレーション・フィルタ
の性能を示します。イメージ除去比の減少より遥かに低速でリ
ップルが増加することに注意してください。これは、アプリケ
ーションでインターポレーション・フィルタのイメージ除去比
の性能低下を許容できれば、使用する帯域幅を広げることがで
ることを意味します。
デジタル変調
AD9144 は、ベースバンド直交信号を所望の DAC 出力周波数へ
変調するデジタル変調機能を内蔵しています。
Address
0x114
0x115
0x116
0x117
0x118
0x119
Value
FTW[7:0]
FTW[15:8]
FTW[23:16]
FTW[31:24]
FTW[39:32]
FTW[47:40]
Description
FTW の最下位 8 ビット
FTW の次の 8 ビット
FTW の次の 8 ビット
FTW の次の 8 ビット
FTW の次の 8 ビット
FTW の最上位 8 ビット
FTW レジスタは他のレジスタとは異なり、書込みにより直ちに
更 新 さ れ ま せ ん 。 そ の 代 わ り 、FTW レ ジ ス タ は
FTW_UPDATE_REQ (レジスタ 0x113[0])の立上がりエッジで更
新 さ れ ま す 。 更 新 要 求 の 後 、FTW_UPDATE_ACK (レ ジ ス タ
0x113[1])がハイ・レベルになって、FTW が更新されたことをア
確認する必要があります。
SEL_SIDEBAND (レジスタ 0x111[1]; デュアル・ページングのセ
クションの説明に従いページ化)は、負の変調結果を使用すると
きに設定できる便利なビットです。これは、 FTW の符号を反転
することと等価です。
I DATA
粗動変調モード (fDAC/4 と fDAC/8) を使うと、これらの特定の周波
数で変調することができます。NCO 微動変調モードを使うと、
DAC レートに応じて 30 mW～120 mW の消費電力の増加になり
ますが、プログラマブルな周波数での変調が可能になります。
変調モードは 表 65 のように選択され、デュアル・ページングの
セクションで説明するようにページ化されています。
INTERPOLATION
COS(ωn + θ)
ω
π
NCO
θ
SIN(ωn + θ)
FTW[47:0]
NCO_PHASE_OFFSET
[15:0]
OUT_I
+
表 65.変調モードの選択
–1
Modulation Mode
MODULATION_TYPE
Register 0x111[3:2]
None
NCO Fine Modulation
Coarse − fDAC/4
Coarse − fDAC/8
0b00
0b01
0b10
0b11
SEL_SIDEBAND
Q DATA
0
1
INTERPOLATION
図 70.NCO 変調器のブロック図
NCO 微動変調
この変調モードでは、NCO、位相シフタ、複素変調器を使って、
プログラマブルなキャリア信号で信号を変調します(図 70 参照)。
この機能を使うと、出力信号を非常に小さい周波数分解能で出
力スペクトルの任意の場所に配置することができます。
Rev. 0
OUT_Q
–
－ 66/127 －
11675-056
20
40
NCO は直交キャリアを発生して、入力信号を新しい中心周波数へ
変換します。直交キャリアとは、同じ周波数の正弦波波形の対
で、互いに位相が 90°ずれています。直交キャリアの周波数は、
FTW を使って設定されます。直交キャリアは I データおよび Q
データとミックスされ、加算されて I データパスと Q データパ
スに出力されます(図 70 参照)。
−fDAC/2 ≤ fCARRIER < +fDAC/2
FTW = (fCARRIER/fDAC) × 248
MAXIMUM PASS-BAND RIPPLE (dB)
90
11675-369
MINIMUM INTERPOLATION IMAGE REJECTION (dB)
インターポレーション・フィルタは、0.4 × fDATA (通過帯域)と規
定されています。フィルタはこの比を少し超えて使用すること
ができますが、通過帯域リップルが大きくなり、インターポレ
ーション・イメージ比が小さくなるという犠牲が生じます。
AD9144
データシート
NCO 位相オフセット
群遅延
位相オフセット機能を使うと、I 位相と Q 位相のローテーション
が可能になります。この機能は位相調整とは異なり、I チャンネ
ルと Q チャンネルの位相を一緒に移動させます。位相オフセッ
トは、NCO 微動変調を使用する場合にのみ使用することができ
ます。
デジタル・ゲイン、位相調整、DC オフセット (デジタル・ゲイ
ンのセクション、位相調整のセクション、DC オフセットのセク
ション参照) を使うと、DAC I/Q 出力、直交変調器 I/Q ベースバ
ンド入力、DAC/変調器インターフェース I/Q パスの間のアナロ
グ回路の不一致から発生する I パスと Q パスの不平衡（アンバラ
ンス）を補償することができます。これらの不平衡から次の 2
つの問題が発生します。
−180° ≤ DegreesOffset < +180°
PhaseOffset = (DegreesOffset/180°) × 215
•
ここで、位相オフセットは 16 ビットの 2 の補数値です。
NCO 位相オフセットは、表 67 のように設定され、 デュアル・
ページング のセクションで説明するようにページ化されます。
この機能は微動変調ブロックの一部であるため、位相オフセッ
ト は 書 込 み 後 直 ち に 更 新 さ れ ま せ ん 。 代 わ り に 、FTW_
UPDATE_REQ (レジスタ 0x113[0]) の立上がりエッジで FTW と一
緒に更新されます。
表 67.NCO 位相オフセット・レジスタ
Address
Value
0x11A
0x11B
PhaseOffsetI[7:0]
PhaseOffset[15:8]
•
大きなエネルギーを持つ直交変調器出力の場所に不要な
サイドバンド信号が現れます。これは、デジタル・ゲイン
と位相調整を使って除去することができます。直交ゲイン
と位相調整値のチューニングにより、シングル・サイドバ
ンド無線での複素イメージ除去比を最適化することができ
ます。あるいは、ゼロ IF (ZIF) アーキテクチャでエラー・
ベクタ振幅 (EVM)を最適化することができます。
I/Q の不一致により、変調器を通過する LO リークが発生
しますが、これは DC オフセットを使って除去することが
できます。
群遅延を使うと、DAC 遅延を調整することができます。これはデ
ジタル・プリディストーション (DPD) ループ遅延の調整で使用す
ることができます。
逆 Sinc
デジタル・ゲイン
AD9144 は、周波数に対する DAC のロールオフを補償するデジ
タル逆 sinc フィルタを内蔵しています。INVSINC_ENABLE ビッ
ト (レジスタ 0x111[7]; デュアル・ページングのセクションの説
明に従いページ化)を設定すると、このフィルタはイネーブルさ
れます。デフォルト設定では、イネーブルされています。
デジタル・ゲインを使って、各 DAC へ入力するデジタル信号振
幅を独立に調整することができます。この機能は、デュアルの I
と Q チャンネル間のゲインのバランスをとる場合、または逆
sinc フィルタの挿入損失を相殺させる場合に、役立ちます。ブ
ランキング・ステート・マシンを使用するときは、デジタル・
ゲインをイネーブルする必要があります (ダウンストリーム保護
のセクション参照)。デジタル・ゲインをディスエーブルする場
合、TXENx をハイ・レベルに固定する必要があります。
逆 sinc (sinc−1) フィルタは 7 タップの FIR フィルタです。図 71 に、
sin(x)/x ロールオフ、逆 sinc フィルタの周波数応答、およびその
組み合わせによる応答を示します。コンポジット応答は、0.4 ×
fDACCLK の最大周波数まで ±0.05 dB 以下の通過帯域リップルを持
っています。通過帯域の上限で必要なピーキングを提供するた
め、この逆 sinc フィルタは約 3.8 dB の固有挿入損失を持ちます。
多くの場合、これをデジタル・ゲインのセクションで説明するよ
うに部分的に補償することができます。
1
DIG_GAIN_ENABLE ビット (レジスタ 0x111[5]、デュアル・ペ
ージングのセクションに従いページ化されています)を設定する
と、デジタル・ゲインがイネーブルされます。機能のイネーブ
ルの他に、所望のデジタル・ゲイン量 (GainCode)を設定する必
要があります。デフォルトでは、デジタル・ゲインがイネーブ
ルされ、GainCode は 0xAEA です。
0 ≤ Gain ≤ 4095/2048
−∞ dB ≤ dBGain ≤ 6.018 dB
SIN(X)/X ROLL-OFF
SINC–1 FILTER RESPONSE
COMPOSITE RESPONSE
0
MAGNITUDE (dB)
Gain = GainCode × (1/2048)
dBGain = 20 × log10(Gain)
–1
GainCode = 2048 × Gain = 2048 × 10dBGain/20
–2
ここで、GainCode は 12 ビットの符号なしバイナリ値です。
I/Q デジタル・ゲインは表 68 のように設定され、デュアル・ペ
ージングのセクションの説明に従いページ化されています。
–3
–5
0
0.05
0.10
0.15
0.20
0.25
0.30
0.35
FREQUENCY (× fDAC )
0.40
0.45
0.50
11675-058
–4
図 71.sin(x)/x ロールオフ、Sinc−1 フィルタ、2 つの入力信号電
力検出と保護機能のコンポジットの応答
デフォルトの GainCode (0xAEA = 2.7 dB)は、2× インターポレーシ
ョンを使用する場合デジタル・クリッピングが発生することな
く、逆 sinc フィルタの挿入損失に対処するための適切な値です。
この値は、図 71 の 0.25 × fDAC から読み取ることができます。こ
れは 2× インターポレーションを使う場合のナイキスト・レート
です。4×と 8×のインターポレーションに対する推奨 GainCode
値は、それぞれ 0xBB3 (3.3 dB)と 0xBF8 (3.5 dB)です。
デジタル・ゲイン、位相調整、DC オフセット、
Rev. 0
－ 67/127 －
AD9144
データシート
表 68.デジタル・ゲイン・レジスタ
群遅延
Addr.
Value
Description
0x111[5]
DIG_GAIN_ENABLE
0x13C
0x13D
0x13E
0x13F
GainCodeI[7:0]
GainCodeI[11:8]
GainCodeQ[7:0]
GainCodeQ[11:8]
デジタル・ゲインをイネーブ
ルするとき 1 を設定
I DAC LSB ゲイン・コード
I DAC MSB ゲイン・コード
Q DAC LSB ゲイン・コード
Q DAC MSB ゲイン・コード
群遅延機能を使って、I チャンネルと Q チャンネルを一緒に遅延
させることができます。例えば、これは DPD ループ遅延の調整
に役立ちます。
−4 ≤ DACClockCycles ≤ 3.5
GroupDelay = (DACClockCycles × 2) + 8
ここで、GroupDelay は 4 ビットの 2 の補数値です。
GroupDelay を GROUP_DELAY (レジスタ 0x014)に書込みます。
これはデュアル・ページング のセクションの説明に従いページ
化されています。
位相調整
本来、各 DAC 対の I チャンネルと Q チャンネルの間の位相角度
は 90°です。位相調整機能は I と Q チャンネルの間の位相角度を
変化させます。この機能は、変調器に入力される位相をバラン
スさせるのに役立ちます。
−14 ≤ DegreesAdjust < 14
PhaseAdj = (DegreesAdjust/14) × 212
ここで、PhaseAdj は 13 ビットの 2 の補数値です。
位相調整は、表 69 のように設定され、 デュアル・ページング
のセクションで説明するようにページ化されます。
表 69.I/Q 位相調整レジスタ
Addr.
Value
Description
0x111[4]
PHASE_ADJ_ENABL
E
PhaseAdj[7:0]
PhaseAdj[12:8]
位相調整をイネーブルする
とき 1 を設定
LSB 位相調整コード
MSB 位相調整コード
0x11C
0x11D
DC オフセット
DC オフセット機能を使って、I DAC または Q DAC に入力され
るデータを個別にオフセットさせます。この機能は、LO リーク
を相殺させるときに使用することができます。
オフセットは、個別に I と Q に対して LSB の 16 ビットの 2 の補
数値、および LSB の 16 番目の 5 ビットの 2 の補数値として設定
されます(表 70 参照)。 デュアル・ページングのセクションの説
明に従って DC オフセットはページ化されています。
−215 ≤ LSBsOffset < 215
−16 ≤ SixteenthsOffset ≤ 15
表 70.DC オフセット・レジスタ
Addr.
0x135[0]
0x136
0x137
0x138
0x139
0x13A
0x13B
Value
DC_OFFSET_ON
Description
DC オフセットをイネーブルすると
き 1 を設定
LSBsOffsetI[7:0] I DAC LSB DC オフセット・コード
LSBsOffsetI[15:8] I DAC MSB DC オフセット・コー
ド
LSBsOffsetQ[7:0] Q DAC LSB DC オフセット・コー
ド
LSBsOffsetQ[15:8 Q DAC MSB DC オフセット・コー
]
ド
SixteenthsOffsetI
I DAC サブ LSB DC オフセット・
コード
SixteenthsOffsetQ Q DAC サブ LSB DC オフセット・
コード
I から Q へのスワップ
I_TO_Q (レジスタ 0x111[0]; デュアル・ページングのセクション
の説明に従いページ化)は、I データパスを Q DAC へ、Q データ
パスを I DAC へ、それぞれ送信するように設定できる便利なビ
ットです。このスワップはデジタル・データパスの最後に (変調、
デジタル・ゲイン、位相調整、位相オフセットの後) 実行される
ことに注意してください。
NCO アライメント
NCO アライメント・ブロックを使って、複数のコンバータから
の NCO 出力の位相を一致させます。AD9144 では、2 つの NCO
アライメント・モードがサポートされています。1 つ目は
SYSREF± アライメント・モードであり、SYSREF± パルスの立
上がりエッジに NCO 出力の位相を一致させます。2 つ目のアラ
イメント・モードはデータ・キー・アライメントであり、この
モードをイネーブルすると、DAC 入力にユーザー固有のデー
タ・パターンが到着したとき AD9144 は各 NCO 出力の位相を一
致させます。NCO アライメントはデュアルに基づき、デュア
ル・ページングのセクションの説明に従いページ化されている
ことに注意してください。
SYSREF± NCO アライメント
LMFC アライメントの場合と同様に、Subclass 1 では、SYSREF±
パルスを使って、システム内の複数デバイスの NCO 出力および
同じデバイス内の複数チャンネルの NCO 出力の位相を一致させ
ることができます。Subclass 0 では、このアライメント・モード
を使ってデバイス内の NCO 出力の位相を内部処理クロック・エ
ッ ジに 一致させ るこ とができ るこ とに注意 して ください 。
Subclass 0 では SYSREF± エッジは不要ですが、この場合マルチ
チップ・アライメントは、実現できません。SYSREF NCO アラ
イメントを実現するときは次のステップに従ってください。
1.
2.
3.
4.
Rev. 0
－ 68/127 －
NCO_ALIGN_MODE (レ ジ ス タ 0x050[1:0]= 0b01)を
SYSREF NCO アライメント・モードに設定します。
NCO_ALIGN_ARM (レジスタ 0x050[7] = 1)を設定します。
NCO 位相を強制的に一致させる LMFC アライメントを実
行します (LMFC 信号の同期のセクション参照)。位相は次
の SYSREF エッジで一致します。
ワンショット同期モードでは、レジスタ 0x03A[6] = 1 を設
定して LMFC アライメント・ブロックを準備し、連続モー
ドまたはワンショット後のモニタ・モードでは、LMFC ア
ライン・ブロックを準備する必要はありません。NCO ア
ラインは次の SYSREF± エッジで自動的に切り替わります。
アライメント・ステータスをチェックします。 NCO 位相
アライメントに成功した場合は、NCO_ALIGN_PASS (レジ
スタ 0x050[4]) = 1 になります。位相アライメントに失敗し
た場合は、NCO_ALIGN_FAIL (レジスタ 0x050[3]) = 1 にな
ります。
AD9144
データシート
敗すると、NCO_ALIGN_FAIL (レジスタ 0x050[3]) = 1 にな
ります。
データ・キー NCO アライメント
AD9144 は SYSREF± アライメント・モードのサポートの他に、
ユーザー指定のパターンが DAC 入力で検出されたときに NCO
位相アライメントが発生するモードもサポートしています。こ
のデータ・キー NCO アライメントを実現するときは、次のステ
ップに従ってください。
1.
2.
3.
4.
5.
NCO_ALIGN_MODE (レジスタ 0x050[1:0]) = 0b10 を設定し
ます。
I データパスと Q データパスにアライメント開始のキーと
なる特定コードの 16 ビット・データ・キーをそれぞれ
NCOKEYI (レジスタ 0x051～レジスタ 0x052)と NCOKEYQ
(レジスタ 0x053～レジスタ 0x054)に書込みます。
NCO_ALIGN_ARM (レジスタ 0x050[7]) = 1)を設定します。
開始キーとなる 16 ビットの I データ・キーと Q データ・
キーをデバイスへ送信して、NCO アライメントの待ち受
け状態とします。
アライメント・ステータスをチェックします。 期待され
る デ ー タ ・ キ ー が DAC 入 力 で 検 出 さ れ る と 、
NCO_ALIGN_MTCH (レジスタ 0x050[5] )= 1 になります。
NCO 位相アライメントに成功すると、NCO_ALIGN_PASS
(レジスタ 0x050[4]) = 1 になります。位相アライメントに失
Rev. 0
データ・キー・アライメント・モードで、複数のデバイスの
NCO アライメントを実現することができます。マルチチップ
NCO アライメントを実現するときは、すべてのデバイスに同じ
データ・キーを設定し、すべてのデバイスを準備し、データ・
キーのコードをすべてのデバイス／チャンネルへ同時に送信し
ます。
NCO アライメント IRQ
NCO アラインが実施されたか否かを表示する IRQ イベントがあ
ります。
レジスタ 0x021[4]を使って、 DAC Dual A (DAC0 と DAC1)をイ
ネーブルし、次にレジスタ 0x025[4] を使って、ステータスをリ
ードバックし、IRQ 信号をリセットします。
レジスタ 0x022[4]を使って、 DAC Dual B (DAC2 と DAC3)をイ
ネーブルし、次にレジスタ 0x026[4] を使って、ステータスをリ
ードバックし、IRQ 信号をリセットします。
詳細については、割込み要求動作のセクションを参照してくださ
い。
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AD9144
データシート
ダウンストリーム保護
FILTER
AND
MODULATION
DATA
PDP
DIGITAL
GAIN
DATA TO DACs
PDP_PROTECT
1
FROM LMFC
SYNC LOGIC
BSM
0
BSM_PROTECT
PDP_PROTECT_OUT
TXENx
Tx_PROTECT
TxEnSm
1
1
0
0
Tx_PROTECT_OUT
SPI_PROTECT
PROTECT_OUTx
PROTECT_OUT_INVERT
1
SPI_PROTECT_OUT
PROTECT OUTx GENERATION
11675-372
0
図 72.ダウンストリーム保護のブロック図
AD9144 は、システムのパワーアンプ (PA)、およびその他のダウ
ンストリーム・ブロックの保護を手助けするためにデザインさ
れた複数のブロックを内蔵しています。電力検出および保護
(PDP) ブロック、ブランキング・ステート・マシン (BSM)、送
信イネーブル・ステート・マシン (TxEnSM)から構成されていま
す。
PDP ブロックを使って着信データをモニタすることができます。
データ電力の移動平均があるスレッショールドを超えると、
PDP ブロックは外部にこれを知らせる信号 (PDP_PROTECT)を
配信します。
TxEnSM は、TXENx と Tx_PROTECT 信号との間の遅延を制御す
るシンプルなブロックです。Tx_PROTECT 信号は BSM への入
力として使用され、その反転信号はオプションで外部に配線す
ることができます。オプションで、TxEnSM は対応する DAC
Dual もパワーダウンさせることができます。
E
A
E
A
A
BSM は DAC に入力されるデータを徐々にダウンさせ、データ
パスを固定値でクリーンにします。BSM は Tx_PROTECT 信号
に より アクティ ブに されるか 、ま たはロー テー ション時 に
LMFC 同期ロジックにより自動的にアクティブにされます。正
しく機能するためには、デジタル・ゲインをイネーブルする必
要があります。デジタル・ゲインをディスエーブルする場合は、
TXEN をハイ・レベルに固定します。
E
A
A
最後に、これら各ブロックからの出力を簡単なロジックへ入力
して、外部ピンに所望の PROTECT_OUTx 信号を発生するため
にこれらを使用します。この信号を使って、PA のようなダウン
ストリーム・コンポネントをイネーブル／ディスエーブルする
ことができます。
Rev. 0
電力検出と保護
入力信号 PDP ブロックは DAC 入力信号の平均電力を検出して、
範囲外信号が次のステージへ渡されるのを防止するようにデザ
インされています。入力範囲を超える信号は、PA のような電力
に弱いデバイスで破壊的なブレークダウンを発生させます。この
保護機能は、PAをシャットダウンさせるため外部で利用できる信
号 (PDP_PROTECT)を提供します。
PDP ブロックは、データパスより短い遅延を持つ別のパスを使
っ て 、 範 囲 外 信 号 が ア ナ ロ グ DAC コ ア に 到 達 す る 前 に
PDP_PROTECT がトリガされるようにします。I2 と Q2 の和が入
力信号の電力表現として計算されます (計算はデータ・サンプル
の上位 7 ビットだけを使用)。計算されたサンプル電力値は移動
平均フィルタを使って積算されます。この移動平均フィルタ出
力は、所定数のサンプル入力信号電力の平均になります。平均処
理フィルタの出力がスレッショールドより大きい場合、内部信号
PDP_PROTECT がハイ・レベルになります。この信号は、オプシ
ョンで PROTECT_OUTx 上の信号をトリガするように設定するこ
とができます。PDP ブロックは表 71 のように設定され、デュア
ル・ページングのセクションで説明するようにページ化されて
います。
効 果 的 な 保 護 用 の PDP_AVG_TIME (レ ジ ス タ 0x062)と
PDP_THRESHOLD (レジスタ 0x060～レジスタ 0x061)選択は、ア
プリケーションに依存します。正しい設定のためには、実際の
ベクタで実験してください。設定済みスレッショールドを超え
たとき、最大電力を保存することにより、PDP_ POWER リード
バック (レジスタ 0x063～レジスタ 0x064) は役立ちます。
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AD9144
データシート
表 71.PDP レジスタ
表 72.TxEnSM レジスタ
Addr.
0x060
Bit No. Value
[7:0]
PDP_THRESHOLD[7:0
]
0x061
[4:0]
0x062
7
[3:0]
0x063
0x064
[7:0]
[4:0]
Addr.
0x11F
Description
PDP_PROTECT をト
リガする電源。
下位 8 ビット。
PDP_THRESHOLD[12:8 上位 5 ビット。
]
PDP_ENABLE
PDP をイネーブルす
るときは 1 を設定。
PDP_AVG_TIME
0～10 に設定可能。
2(9+PDP_AVG_TIME
) IQ サンプル対に対
する平均。
PDP_POWER[7:0]
PDP_THRESHOLD を
超えると、このとき
の最大電力がリード
バックされます。そ
うでない場合は、瞬
時電力がリードバッ
クされます。下位 8
ビット。
PDP_POWER[12:8]
上位 5 ビット。
Bit No.
[7:6]
Value
FALL_COUNTERS
[5:4]
RISE_COUNTERS
0x121
[7:0]
RISE_COUNT_0
0x122
[7:0]
RISE_COUNT_1
0x123
[7:0]
FALL_COUNT_0
0x124
[7:0]
FALL_COUNT_1
電力検出と保護 IRQ
PDP_PROTECT 信号は、IRQ イベントとして使用することがで
きます。
レ ジ ス タ 0x021[7]を 使 っ て Dual A (DAC0 と DAC1)用 に
PDP_PROTECT をイネーブル、次にレジスタ 0x025[7] を使って
ステータスをリードバックし、IRQ 信号をリセットします。
レ ジ ス タ 0x022[7]を 使 っ て 、 Dual B (DAC2 と DAC3)用 に
PDP_PROTECT をイネーブルし、次にレジスタ 0x026[7] を使っ
て、ステータスをリードバックし、IRQ 信号をリセットします。
詳細については、割込み要求動作のセクションを参照してくださ
い。
Description
使用する立下がりカウ
ンタ数 (1～2)。
使用する立上がりカウ
ンタ数(0～2)。
TXEN の立上がりエッ
ジから TX_PROTECT
の立上がりを 32 ×
RISE_COUNT_0 DAC
クロック・サイクルだ
け遅延させます。
TXEN の立上がりエッ
ジから TX_PROTECT
の立上がりを 32 ×
RISE_COUNT_1 DAC
クロック・サイクルだ
け遅延させます。
TXEN の立上がりエッ
ジから TX_PROTECT
の立上がりを 32 ×
FALL_COUNT_0 DAC
クロック・サイクルだ
け遅延させます。少な
くとも 0x12 である必要
があります。
TXEN の立上がりエッ
ジから TX_PROTECT
の立上がりを 32 ×
FALL_COUNT_1 DAC
クロック・サイクルだ
け遅延させます。
ブランキング・ステート・マシン (BSM)
BSM は DAC に入力されるデータを徐々にダウンさせ、データ
パスを固定値でクリーンにします。
TX_PROTECTの立下がりエッジで (TXENx 信号は TxEnSM によ
り遅延させられます)、データパスは直前のデータ値を保持し、
デジタル・ゲインが設定値から 0 まで徐々に下がります。同時
に、データパスはゼロ（ミッドスケール）に固定されます。
E
A
A
送信イネーブル・ステート・マシン
TxEnSM は、TXENx 信号と TX_PROTECT 信号との間の遅延を
制御するシンプルなブロックです。この信号を BSM に対する入
力として使い、その反転信号を外部ピン (PROTECT_OUTx) へ配
線して、ダウンストリーム・コンポーネントを必要に応じてタ
ーンオン／オフすることができます。
E
A
A
TXENx 信号を使って、対応する DAC Dual をパワーダウンさせ
ることができます。DUALA_MASK (レジスタ 0x012[0]) = 1 の場
合、TXENx の立下がりエッジで DAC Dual A (DAC0 と DAC1)が
パワーダウンします。DUALB_MASK (レジスタ 0x012[0]) = 1 の
場合、TXENx の立下がりエッジで DAC Dual B (DAC2 と DAC3)
がパワーダウンします。DUALA_MASK と DUALB_MASK のイ
ネーブルなしで、TXENx の立上がりエッジで BSM が安定した
後に出力が有効になります (ブランキング・ステート・マシン
(BSM)のセクション参照)。マスクをイネーブルすると、遅延が
追加されます。BSM が安定し、DAC が完全にパワーオンするま
で出力は有効になりません (公称約 35 µs 追加)。
TxEnSM は表 72 のように設定され、デュアル・ページングのセ
クションで説明するようにページ化されています。
TX_PROTECTの立上がりエッジで、TXENx 信号は TxEnSM によ
り遅延させられます。データは再度データパスを通過できるよ
うになり、デジタル・ゲインは 0 から設定されたデジタル・ゲ
インまでデータを徐々に上がります。
E
A
A
上の両機能は、出力でのグリッチを防止するため、ローテーシ
ョン時に LMFC 同期ロジックから自動的にトリガすることもで
きます。
ランピング（ゲインの上げ下げ）
正しいランピングのために、デジタル・ゲインをイネーブルす
る必要があります。デジタル・ゲインをディスエーブルする場
合は、TXEN をハイ・レベルに固定してください。
ゲインを 0 または指定値へ上下させるときに使用するステップ・
サイズは、GAIN_RAMP_DOWN_STEP レジスタ (レジスタ 0x142
とレジスタ 0x143)および GAIN_RAMP_ UP_STEP レジスタ (レジ
スタ 0x140 とレジスタ 0x141)を使って制御することができます。
これらのレジスタは、デュアル・ページングのセクションで説
明するようにページ化されています。
現状の BSM の状態は、リードバックすることができます(表 73
参照)。
Rev. 0
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AD9144
データシート
表 73.ブランキング・ステート・マシン・ランピングのリード
バック
Address
0x147[7:6]
Value
0b00
0b01
0b10
0b11
データパス PRBS は、デュアル・ページングのセクションの説
明に従いページ化されています。データパス PRBS テストを実
行するときは、次のステップに従います。
Description
データをミッドスケールに保持中。
ゲインを 0 へランピング。データは
ミッドスケールへランピング。
ゲインを指定値へランピング。デー
タは通常振幅へへランピング。
データは通常振幅。
1.
2.
3.
4.
ブランキング・ステート・マシン IRQ
ブランキング完了は、IRQ イベントとして使用可能です。
5.
レジスタ 0x021[5] を使って、DAC Dual A (DAC0 と DAC1)用のブ
ランキング完了をイネーブルし、次にレジスタ 0x025[5]を使って
ステータスをリードバックし、IRQ 信号をリセットします。
6.
7.
レジスタ 0x022[5] を使って、DAC Dual B (DAC2 と DAC3)用のブ
ランキング完了をイネーブルし、次にレジスタ 0x026[5]を使って
ステータスをリードバックし、IRQ 信号をリセットします。
8.
詳細については、割込み要求動作のセクションを参照してくださ
い。
PROTECT_OUTx の生成
9.
レジスタ 0x013 は、外部 PROTECT_OUTx 信号と OR 処理する信
号を制御します。レジスタ 0x11F[2]を使って PROTECT_OUTx 信
号を反転させることができます。デフォルトで、出力が有効なと
き、PROTECT_OUTx はハイ・レベルになります。これらの両レ
ジスタは、デュアル・ページングのセクションの説明に従いペ
ージ化されています。
10.
表 74.PROTECT_OUTx レジスタ
Addr.
0x013
0x11F
Bit
No.
6
Value
Description
PDP_PROTECT_OUT
5
TX_PROTECT_OUT
3
SPI_PROTECT_OUT
2
2
SPI_PROTECT
PROTECT_OUT_INV
ERT
1: PDP ブロックが
PROTECT_OUT をト
リガ
1: TXEnSM が
PROTECT_OUT をト
リガ
1: SPI_PROTECT が
PROTECT_OUT をト
リガ
SPI_PROTECT を設定
PROTECT_OUTx を反
転
デバイスを所望の動作モードに設定します。デバイスのセ
ットアップについては、デバイスのセットアップ・ガイド
のセクションを参照してください。
PRBS7 または PRBS15 データを送信します。
PRBS7 に対してレジスタ 0x14B[2] = 0 を、PRBS15 に対し
ては 1 を、それぞれ書込みます。
レジスタ 0x14B[1:0] = 0b11 を書込んで、PRBS テストをイ
ネーブルし、リセットします。
レジスタ 0x14B[1:0] = 0b01 を書込んで、PRBS テストをイ
ネーブル、リセットを解除します。
500 ms 間待ちます。
データパス PRBS IRQ のセクションの説明に従い DAC0～
DAC3 PRBS の IRQ をチェックして、ステータスをチェッ
クします。
不具合がある場合、レジスタ 0x008 = 0x01 を設定して、
Dual A (DAC0/DAC1)のステータスを表示します。レジスタ
0x08 = 0x02 を設定して、Dual B (DAC2/DAC3)のステータ
スを表示します。
レジスタ 0x14B[7:6]を読出ます。 選択したデュアルの I
DAC にエラーがある場合、ビット 6 が 0 になります。 選
択したデュアルの Q DAC にエラーがある場合、ビット 7 が
0 になります。これは IRQ に一致する必要があります。
レジスタ 0x14C を読出して、選択したデュアルの I DAC の
エラー・カウントを読出します。レジスタ 0x14D を読出し
て、選択したデュアルの Q DAC のエラー・カウントを読
出します。
PRBS は 1 度に 32 ビットを処理し、新しい 32 ビットと前に設定
された 32 ビットを比較することに注意してください。32 ビット
の各グループ内の 1 個のエラーのみを検出 (報告)するため、エ
ラー・カウントは、エラーを検出したタイミングにある程度依
存します。例えば、
•
•
•
ビット: 32 正常、31 正常、1 異常; 32 正常 [2 エラー]
ビット: 32 正常、22 正常、10 異常; 32 正常 [2 エラー]
ビット: 32 正常、31 正常、1 異常; 31 正常、1 異常; 32 正常
[3 エラー]
データパス PRBS IRQ
データパス PRBS
データパス PRBS を使って、AD9144 データパスが受信中で、デ
ータを正しくデコーディング中であることを確認することがで
きます。データパス PRBS は、トランスミッタとレシーバの
JESD204B パラメータが一致し、レシーバのレーンが正しくマ
ッピングされ、必要に応じてレーンは正しく反転され、全体と
して起動ルーチンが正しく組み込まれていることを確認します。
各 DAC の PRBS フェイル信号は IRQ イベントとして使用可能で
す。レジスタ 0x020[3:0] を使って、フェイル信号をイネーブル
し、次にレジスタ 0x024[3:0] を使ってステータスをリードバッ
クし、 IRQ 信号をリセットします。詳細については、割込み要
求動作のセクションを参照してください。
DC テスト・モード
利便のために、AD9144 は DC テスト・モードを提供します。レ
ジスタ 0x520[2]を設定すると、このモードがイネーブルされま
す。このモードをイネーブルすると、データパスのデータに 0
(ミッドスケール) が与えられます。
このテスト・モードは、DC オフセットと組み合わせて、DAC
へ所望の DC データを供給します。デジタル変調 (周波数を設
定)と DC オフセット (振幅を設定)を組み合わせることにより、
このテスト・モードは DAC へ正弦波データを供給することもで
きます。DC オフセットのセクションを参照してください。
Rev. 0
－ 72/127 －
AD9144
データシート
割込み要求動作
0
EVENT_STATUS
1
STATUS_MODE
IRQ
IRQ_EN
INTERRUPT_SOURCE
0
1
EVENT
IRQ_EN
OTHER
INTERRUPT
SOURCES
IRQ_RESET
11675-060
DEVICE_RESET
図 73.IRQ回路の簡略化した回路図
E
A
A
AD9144 は、ピン 60 (IRQ)に割込み要求出力信号を出力します。
この信号は、重要なデバイス・イベントを外部ホスト・プロセ
ッサに通知する際に使用することができます。割込みがアサー
トされると、発生したイベントの詳しい内容をデバイスに問い
合わせます。 IRQ ピンは、オープン・ドレインのアクティブ・
ロー出力なので、デバイスの外部でこのピンをハイ・レベルへ
プルアップしてください。このピンは、オープン・ドレイン出
力を持つ他のデバイスの割込みピンに接続して、これらのピン
をワイヤード OR 接続することができます。
E
A
表 75.IRQ レジスタ・ブロックの詳細
Register Block
EVENT
Reported
0x01F to 0x026
Per chip
IRQ イネーブルの時
INTERRUPT_SOURCE
そうでない時 EVENT
0x46D to 0x46F; 0x470
to 0x473; 0x47A
Per link and
lane
IRQ イネーブルの時
INTERRUPT_SOURCE
相でないときは 0
0x47B[4]
Per link
IRQ イネーブルの時
INTERRUPT_SOURCE
、 そうでない時は 0
E
A
A
図 73 に、IRQ ブロックの動作を説明する簡略化したブロック図
を 示 し ま す 。IRQ_EN が ロ ー ・ レ ベ ル の 場 合 、
INTERRUPT_SOURCE 信号が 0 に設定されます。IRQ_EN がハ
イ ・ レ ベ ル の 場 合 、EVENT の 任 意 の 立 上 が り エ ッ ジ で 、
INTERRUPT_SOURCE 信号がハイ・レベルに設定されます。任
意の INTERRUPT_SOURCE 信号がハイ・レベルの場合、IRQ ピ
ン は ロ ー ・ レ ベ ル に な り ま す 。IRQ_RESET 信 号 ま た は
DEVICE_RESET により、INTERRUPT_SOURCE を 0 にリセット
することができます。
EVENT_STATUS
割込みサービス・ルーチン
E
A
A
ホストの介入またはモニタリングを必要とするイベント・フラ
グのセットを選択すると、割込み要求管理が開始されます。ホ
ストのアクションが必要なイベントをイネーブルして、そのイ
ベントが発生したときホストに通知されるようにします。 IRQ
が発生したときホストの介入が必要なイベントの場合、次のル
ーチンを実行して割込み要求をクリアします。
E
A
STATUS_MODE に応じて、EVENT_STATUS ビットが EVENT ま
たは INTERRUPT_SOURCE をリードバックします。AD9144 に
は複数の IRQ レジスタ・ブロックがあり、最大 75 個のイベント
までモニタすることができます (デバイス設定に依存します)。
IRQ レジスタ・ブロックごとに詳細は変わります (表 75 参照)。
表 76 に、図 73 に示す IRQ_EN、IRQ_RESET、STATUS_MODE の
各信号が発生するレジスタ、および EVENT_STATUS がリードバ
ックされるアドレスを示します。
1.
2.
3.
4.
5.
6.
7.
Rev. 0
－ 73/127 －
A
モニタ中のイベント・フラグ・ビットのステータスを読出
ます。
0 を IRQ_EN に書込んで、割込みをディスエーブルします。
EVENT ソ ー ス を 読 出 ま す 。 レ ジ ス タ 0x01F～ レ ジ ス
タ 0x026 の場合、EVENT_STATUS はライブ・リードバッ
クを持っています。他のイベントの場合、各レジスタを調
べます。
EVENT の原因を解消するために必要なアクションを実行
します。多くの場合、特別なアクションは要求されません。
EVENT 原因処理が期待通りに機能していることを確認し
ます。
IRQ_RESET に 1 を書込んで、割込みをクリアします。
IRQ_EN に 1 を書込んで、割込みをイネーブルします。
AD9144
データシート
表 76.IRQ 信号の IRQ レジスタ・ブロック・アドレスの詳細
Address of IRQ Signals
Register Block
IRQ_EN
IRQ_RESET
STATUS_MODE
EVENT_STATUS
0x01F to 0x026
0x01F to 0x022; R/W per chip
0x023 to 0x026; W per chip
STATUS_MODE =
IRQ_EN
0x023 to 0x26; R per chip
0x46D to 0x46F
0x47A; W per link
0x46D to 0x46F; W per link
and lane
N/A, STATUS_MODE =
1
0x47A; R per link
0x470 to 0x473
0x47A; W per link
0x470 to 0x473; W per link
N/A, STATUS_MODE =
1
0x47A; R per link
0x47B[4]
0x47B[3]; R/W per link; 1 by
default
0x47B[4]; W per link
N/A, STATUS_MODE =
1
0x47B[4]; R per link
Rev. 0
－ 74/127 －
AD9144
データシート
DAC入力クロックの設定
AD9144 DAC サンプル・クロック (DACCLK)は CLK± (ピン 2 と
ピン 3)から直接入力するか、または CLK± 差動入力よりクロッ
ク逓倍器を使って供給することができます。クロック逓倍器は、
所望の DACCLK レートの倍数分の１のリファレンス・クロック
を入力する内蔵 PLL を使用しています。PLL はリファレンス・
クロックを所望の DACCLK 周波数まで逓倍して、DAC で必要
とされるすべての内部クロックの発生に使用します。クロック
逓倍器は、大部分のアプリケーションの性能条件を満たす高品質
のクロックを提供します。この内蔵クロック逓倍器を使うと、
高速 DACCLK の発振と分配の負担がなくなります。
もうひとつのモードは、クロック逓倍回路をバイパスして、
DACCLK を直接 DAC コアへ供給できるようにします。このモ
ードを使用すると、非常に高品質のクロックを DAC コアへ供給
することができます。
CLK± 入力の駆動
図 74 に、CLK± 差動入力回路の簡略化した回路図を示します。
内蔵クロック・レシーバの差動入力インピーダンスは 10 kΩ で
す。中点は約 600 mV の同相モード電圧に自己バイアスされてい
ます。入力は、クロック・ソースとレシーバの間を AC 結合し
た差動 PECL または LVDS ドライバから駆動することができま
す。
CLK+
5kΩ
600mV
CLK–
11675-061
5kΩ
内蔵の PLL クロック逓倍回路を使って、低い周波数のリファレン
ス・クロックから高速の DAC サンプル・レート・クロックを発
生することができます。このための VCO とループ・フィルタを
含む PLL が内蔵されています。VCO は、6 GHz～12 GHz の周波
数範囲で動作します。
PLL の動作設定パラメータは、PLL をイネーブルする前に設定す
る必要があります。PLL 設定方法のステップごとの説明は、PLL
の起動のセクションに記載してあります。クロック逓倍器の機能
ブロック図を図 77 に示します。
クロック逓倍回路は、CLK± 差動ピン (ピン 2 とピン 3)に供給さ
れる REFCLK 入力から DAC サンプリング・クロックを発生しま
す。REFCLK 入力の周波数は fREF と呼ばれます。
REFCLK 入力は、変数 RefDivFactor で分周されます。位相周波数
検出器 (PFD) ブロックへ入力される周波数が 35 MHz～80 MHz と
なるように RefDivFactor 変数を選択します。RefDivFactor の有効
値は、1、2、4、8、16、32 です。各 RefDivFactor は、表 77.に従っ
て 該 当 す る REF_DIV_MODE レ ジ ス タ 制 御 に 対 応 し ま す 。
REF_DIV_MODE レジスタは、レジスタ 0x08C[2:0]を使って設定
します。
表 77. RefDivFactor と REF_DIV_MODE との対応
DAC Reference Frequency
Range (MHz)
Divide by
(RefDivFactor)
REF_DIV_MODE
Reg. 0x08C[2:0]
35 to 80
80 to 160
160 to 320
320 to 640
640 to 1000
1
2
4
8
16
0
1
2
3
4
fREF の範囲は 35 MHz～1 GHz で、PLL の出力周波数は 420 MHz～
2 GHz です。次式を使って RefDivFactor を決めます。
図 74.クロック・レシーバ入力の簡略化した等価回路
差動クロック入力の最小入力駆動レベルは、差動 400 mV p-p で
す。クロック入力信号は、差動 800 mV p-p～差動 1,000 mV p-p
のとき、最適性能が得られます。内蔵クロック逓倍器の使用か
DACCLK の直接供給かによらず(両ケースとも CLK±ピンを使
用)、デバイスへの入力クロック信号は、最適な DAC ノイズ性
能を得るために小さいジッタと高速なエッジ・レートを持つ必
要があります。低ノイズ・クロックを直接供給すると、DAC 出
力で最良の低ノイズ・スペクトル密度が得られます。
デフォルトで、クロックとクロック・レシーバはパワーダウン
しています。レジスタ 0x080 に書込みを行って、クロック回路
をイネーブルする必要があります。デバイス上のすべてのクロ
ックをイネーブルするときは、レジスタ 0x080 = 0x00 の書込み
を行います。レジスタ 0x080 のビット 7 は、DAC0 と DAC1 のク
ロックをパワーアップさせます。ビット 6 は、DAC2 と DAC3 の
クロックを、ビット 5 はデジタル・クロックを、ビット 4 は
SERDES クロックを、ビット 3 はクロック・レシーバを、それ
ぞれパワーアップさせます。
Rev. 0
クロックの逓倍
f REF
35 MHz <
< 80 MHz
(1)
RefDivFactor
ここで、
RefDivFactor はリファレンス分周器の分周比。
fREF は CLK± 入力ピンのリファレンス周波数。
BCount 値はループ分周器の分周比です。この値は、fDACCLK を分
周して周波数 fREF/RefDivFactor に一致するように設定します。次
式を満たすように BCount を選択します。
f DACCLK
2 × BCount
=
f REF
(2)
RefDivFactor
ここで、
BCount は帰還ループ分周器の分周比。
fDACCLK は DAC のサンプル・クロック。
BCount 値は、レジスタ 0x085 のビット[7:0]で設定されます。6～
127 の値を設定することができます。
－ 75/127 －
AD9144
データシート
PFD は fREF/RefDivRate と fDAC/(2 × BCount) を比較し、パルスを出
力してチャージ・ポンプの電圧を上下させ、それにより VCO 周
波数を制御します。低ノイズ VCO は、6 GHz～12 GHz の発振範
囲でオクターブ（２倍）の周波数チューニングが可能です。
UP
クロック逓倍回路は、VCO が周波数 fVCO を出力するように動作
します。
f VCO = f DACCLK × LODivFacto r
TO LOOP FILTER
(3)
さらに式 2 から、DAC サンプル・クロック周波数 fDACCLK は次の
ようになります。
CHARGE PUMP CURRENT = 0.1mA TO 6.4mA
(4)
RefDivFact or
図 76.チャージ・ポンプ
LODivFactor は、fVCO が 6 GHz～12 GHz の動作範囲に入るように
選択されます。LODivFactor の有効な値は、4、8、16 です。各
LODivFactor は LO_DIV_MODE 値 に 対 応 し ま す 。
LO_DIV_MODE (レジスタ 0x08B[1:0])は、表 78 のように設定さ
れます。
表 78.DAC VCO 分周比の選択
Divide by
(LODivFactor)
LO_DIV_MODE
Register 0x08B[1:0]
>1500
750 to 1500
420 to 750
4
8
16
1
2
3
表 79 に、PLL を正しく設定するために必要な RefDivFactor、
LODivFactor、BCount値に対する一般的な周波数例を示します。
表 79.一般的な周波数の例
368.64
184.32
307.2
122.88
61.44
491.52
245.76
fDACCLK
(MHz)
1474.56
1474.56
1228.88
983.04
983.04
1966.08
1966,08
表に、fVCO に基づく様々なパラメータ・セットを示します。使用
する表は、PLL の PFD ブロックに入力する周波数で決めます。
表 96 と表 98 に、初期帯域キャリブレーションで温度ドリフトに
よりロックを失わないようにする最適化された VCO 温度補償係
数を示します。
表 80.ルックアップ・テーブルの参照先
DAC Frequency
Range (MHz)
Frequency
(MHz)
fVCO
(MHz)
RefDivFactor
LODivFactor
BCount
11796.48
11796.48
9831.04
7864.35
7864.35
7864.35
7864.35
8
4
8
2
1
8
4
8
8
8
8
8
4
4
16
16
16
8
8
16
16
RF PLL フィルタはすべて内蔵されており、 4 ビットで設定可能な
5 個の部品を持つ標準の受動 3 次フィルタです (図 75 参照)。C1、
C2、C3、R1、R3 のフィルタ部品は、レジスタ 0x087～レジス
タ 0x089 で設定されます。 図 75 と図 76 に、一般に優れた性能
を持つシンセサイザ構成向けのループ・フィルタの例を示しま
す。
R3
FROM CHARGE PUMP
TO VCO
R1
C3
PFD Reference Frequency
(fREF/RefDivFactor)
Lookup Table
35 MHz to 50 MHz
50 MHz to 70 MHz
70 MHz to 80 MHz
40 MHz (see Table 96)
60 MHz (see Table 97)
80 MHz (see Table 98)
表 96～98 の必要とする VCO 周波数 (fVCO)の列から該当するパラメ
ータ行を選択します。あるいは、使用する fVCO 周波数が表の値の
間にある場合は、次の低い fVCO を表から選択します。Band、
Index、VCO KV (バラクタのゲイン) と表示された列は、読み易
くする参考情報です。他の列のデータは、ユーザーが取得しフ
ォーマットしてデバイスへ書込むデータです。表の一番上の行
のヘッダーに、ユーザーの書込みが必要な各設定値の該当する
レジスタとビット位置を示します。
VCO パラメータは、先頭に選んだ VCO の番号 を持つ行にありま
す。最後の 6 列は、特定な構成に対するチャージ・ポンプ電流と
ループ・フィルタの設定値です。ユーザーは、アナログ・デバイ
セズが提供する表 96～表 98 から VCO パラメータを取り出して、
これらをデバイスの指定されたレジスタと位置にそのまま書込む
必要があります。ただし、ユーザーは必要に応じて、特定のア
プリケーションに合わせてチャージ・ポンプとループ・フィル
タ・パラメータを変更することができます。
チャージ・ポンプ電流は 6 ビットで設定可能で、 0.1 mA～6.4 mA
の範囲で 0.1 mA ステップで変更できます。チャージ・ポンプ電
流は、DAC PLL のレジスタ 0x08A に設定します。チャージ・ポ
ンプ・キャリブレーションは、リファレンスのスプリアスを小さ
くするため、チップ初期化時に 1 回実行する必要があります。こ
のキャリブレーションは、デフォルトでオンになっています。
C2
TO VCO LDO
11675-062
C1
図 75.ループ・フィルタ
Rev. 0
11675-063
f REF
f DACCLK = 2 × BCount ×
DOWN
－ 76/127 －
AD9144
データシート
チャージ・ポンプ・キャリブレーションは、PLL の最初のパワ
ーアップで実行され、キャリブレーション係数はこの後のすべて
の再スタートのために保持されます。レジスタ 0x083 に 0x10 を書
込むと、PLL はイネーブルされますが、コンフィギュレーショ
ン・レジスタは、PLL をイネーブルする前に設定する必要があり
ます。キャリブレーションではアップ電流とダウン電流を一致す
るように校正します。これにより、DAC 出力に現れるリファレン
ス周波数のスプリアスが小さくなります。チャージ・ポンプ・キ
ャリブレーションには、リファレンス・クロックで 64 サイクル
を要します。レジスタ 0x084 のビット 5 は、チャージ・ポンプ・
キャリブレーションが完了して有効になったことを報告します。
4.
5.
VCO の温度係数 VCO_VAR_REF_TC を正しく設定すると、デバイ
スは 512 個の VCO 帯域から 1 つを自動的に選択します。これを正
しく設定するためには、レジスタ 0x1C4 に 0x73 を書込む必要があ
ることに注意してください。デバイスが選択した PLL 設定値は、
−40°C～+85°C のデバイス動作温度範囲で調整なしに PLL のロッ
クが維持されることを保証します。初期化時にいずれかの温度
限界値を超えていても、PLL はフル温度範囲でロック状態を維
持します。
6.
レジスタ 0x084[5]は、DAC PLL キャリブレーションが完了して有
効になったことを知らせます。
レジスタ 0x084[1]は PLL がロックしたことを知らせます。
レジスタ 0x084[7]とレジスタ 0x084[6]は、DAC PLLが動作帯域の
それぞれ上限または下限になったことを知らせます。これらのい
ずれかのビットがハイ・レベルになった場合、レジスタ
0x083[7] に 0 を設定した後に 1 を設定して、DAC PLL を再キャ
リブレーションします。
PLL ロック・ビットをチェックして、キャリブレーションが正
常に完了したことを確認してください。PLL ロック・ビットは、
レジスタ 0x084 のビット 1 です。
PLL の起動
DAC PLL IRQ
fREF
÷1
35MHz
TO 1GHz
÷2
÷4
VCO
LDO
PFD
80MHz
MAX
C1
RETIMER
UP
C2
LC VCO
6GHz
TO
12GHz
C3
R1
÷2
÷8
÷16
DOWN
700MHz TO 1.5GHz
RefDivFactor
4-BIT
PROGRAMMABLE,
INTEGRATED
LOOP FILTER
1.5GHz TO 3GHz
CHARGE
PUMP
3GHz TO 6GHz
3.
DAC 周波数条件に基づき VCO 周波数を決定します。
所望の DAC 周波数を実現する VCO 分周器比を決定します。
VCO 分周器比をレジスタ 0x08B[1:0]へ設定します。
所望の PLL リファレンス周波数 (35 MHz～80 MHz)を設定
す る BCount 比 を 決 定 し ま す 。BCount 比 を レ ジ ス タ
0x085[7:0]に設定します。
÷2
350MHz TO 750MHz
DAC PLL ロックとロスト信号は、 IRQ イベントとして使用可能
です。レジスタ 0x01F[5:4]を使ってこれらの信号をイネーブル
し、レジスタ 0x023[5:4]を使ってステータスをリードバックし
て IRQ 信号をリセットします。詳細については、割込み要求動
作のセクションを参照してください。
DAC PLL の設定は次のシーケンスに従います。
1.
2.
所望の PLL リファレンス周波数を実現するリファレンス分
周器比を決定します。リファレンス分周器比をレジスタ
0x08C[2:0]に設定します。
ループ・フィルタとその他の制御パラメータを決定します。
表 96～表 98 の先頭行ヘッダーに示すパラメータを設定し
ます。各表は、特定の PLL リファレンス周波数 (40 MHz、
60 MHz、または 80 MHz)に対して最適化されています。実
際の PLL リファレンス周波数に最も近い周波数を使用しま
す。表を選択した後、使用する VCO 周波数 (fVCO) を含む行
からパラメータを選択するか、値が表の間になる場合は次
の最小 fVCO を選択します。表に記載するレジスタに対応す
る値を書込みます。
レジスタ 0x083[4]に 1 を設定して、DAC PLL シンセサイザ
をイネーブルします。
÷2
÷2
R3
I
Q
I
Q
I
Q
ALC CAL
FO CAL
CAL CONTROL BITS
0.1mA TO 6.4mA
LODivFactor =
4, 8, 16
図 77.デバイス・クロック PLL のブロック図
－ 77/127 －
DAC CLOCK
420MHz TO 2.8GHz
11675-064
÷2
B COUNTER
BCount (INTEGER FEEDBACK DIVIDER)
RANGE = 6 TO 127
Rev. 0
MUX/SELECTABLE BUFFERS
AD9144
データシート
アナログ出力
表 81.DAC フルスケール電流レジスタ
トランスミット DAC 動作
図 78 に、トランスミット・パス DAC の簡略化したブロック図
を示します。DAC コアは、電流源アレイ、スイッチ・コア、デ
ジタル制御ロジック、フルスケール出力電流制御から構成され
ています。DAC のフルスケール出力電流(IOUTFS)は公称 20.48 mA
です。OUTx±ピンの出力電流は相補的（コンプリメンタリ）で
あり、2 つの電流の和は常に DAC のフルスケール電流に一致し
ます。DAC のデジタル入力コードが、負荷へ印加される実効差
動電流を決定します。
DAC3
1.2V
QDACs
FULL-SCALE
ADJUST
Address
0x040[1:0]
Value
DACFSC_0[9:8]
0x041[7:0]
DACFSC_0[7:0]
0x042[1:0]
DACFSC_1[9:8]
0x043[7:0]
DACFSC_1[7:0]
0x044[1:0]
DACFSC_2[9:8]
0x045[7:0]
DACFSC_2[7:0]
0x046[1:0]
DACFSC_3[9:8]
0x047[7:0]
DACFSC_3[7:0]
OUT3+
OUT3–
OUT2+
DAC2
OUT2–
28
CURRENT
SCALING
I120
Description
デュアル A I DAC MSB ゲイン・
コード
デュアル A I DAC LSB ゲイン・
コード
デュアル A Q DAC MSB ゲイン・
コード
デュアル A Q DAC LSB ゲイン・
コード
デュアル B I DAC MSB ゲイン・
コード
デュアル B I DAC LSB ゲイン・
コード
デュアル B Q DAC MSB ゲイン・
コード
デュアル B IQDAC LSB ゲイン・
コード
26
OUT1+
DAC1
4kΩ
OUT1–
IOUTFS (mA)
24
OUT0+
DAC0
OUT0–
11675-065
IDACs
FULL-SCALE
ADJUST
22
20
18
図 78. DAC コアの簡略化したブロック図
16
DAC は 1.2 V のバンド・ギャップ・リファレンスを内蔵してい
ます。4 kΩ の外付け抵抗 RSET を I120 ピンとグラウンド・プレー
ンの間に接続する必要があります。この抵抗とリファレンス制
御アンプの組み合わせで、DAC の正しい内部バイアス電流が設
定されます。フルスケール電流はこの抵抗に反比例するため、
RSET の精度誤差はフルスケール出力振幅に影響を与えます。
DACFSC_x (ここで x は DAC0～DAC3 に対応する 0～3) は、10
ビットの 2 の補数値であり、4 個の各 DAC 出力のフルスケール電
流を制御します。これらの値はレジスタ 0x040～レジスタ 0x047
に格納されています(表 81 参照)。
一般に各 DAC のフルスケール電流は次式で与えられます。
IOUTFS = 20.48 + (DACFSC_x × 13.1 mA)/2(10 − 1)
たとえば VREF (1.2 V)、RSET (4 kΩ)、DACFSC_x (0、これは 2 の
補数で表したミッドスケール)の公称値に対して、DAC のフル
スケール電流は 20.48 mA (typ)になります。該当する DACFSC_x
値をレジスタ 0x040～レジスタ 0x047 に設定して、DAC フルスケ
ール電流は 13.9 mA～27.0 mA の範囲で調整することができます。
DAC ゲイン・コード対アナログ出力フルスケール電流のプロッ
トを 図 79 に示します。
12
–512
–384
–256
–128
0
128
GAIN DAC CODE
256
384
512
11675-066
14
図 79.DAC ゲイン・コード対 DAC フルスケール電流 (IOUTFS)
トランスミット DAC の伝達関数
OUTx+ ピンと OUTx− ピンの出力電流は相補的（コンプリメンタ
リ）であり、正側電流と負側電流の和は常に DAC のフルスケー
ル電流に一致します。DAC のデジタル入力コードが、負荷へ印
加される実効差動電流を決定します。バイナリ・データのすべ
てのビットがハイ・レベルのとき、OUTx± 両出力の差は最大出
力電流値になります。バイナリ・フォーマットを使用する DAC
出力の出力電流対 DACCODE は次のように表されます。
I OUTP =
DACCODE BIN
× I OUTFS
2N −1
I OUTN = I OUTFS − I OUTP
(5)
(6)
ここで、
DACCODEBIN は DAC への符号なしバイナリ 16 ビット入力。
DACCODEBIN は 0 ～2N − 1 の範囲。
データ・フォーマットが 2 の補数の場合、出力電流は次のよう
に表されます。
I OUTP =
DACCODETWOS + 2 N −1
× I OUTFS
2N − 1
I OUTN = I OUTFS − I OUTP
(7)
(8)
ここで、DACCODETWOS は DAC への 2 の補数 16 ビット入力。
DACCODETWOS は−2N − 1 ～2N − 1 − 1 の範囲。
Rev. 0
－ 78/127 －
AD9144
データシート
4
未使用 DAC のパワーダウン
2
1
0
–1
パワーダウンする DAC については、DAC のパワーダウン設定
のセクションを参照してください。
–2
自己キャリブレーション
0
20k
40k
50k
60k
70k
図 81.キャリブレーション前後の DNL
–40
CALIBRATION OFF
CALIBRATION ON
SECOND HARMONIC
FOURTH HARMONIC
–50
–60
–70
–80
–90
4
CALIBRATION OFF
CALIBRATION ON
3
50
100
150
200
250
300
11675-095
0
300
11675-096
–100
2
fOUT (MHz)
1
INL (LSB)
30k
DAC GAIN CODE
SFDR (dBc)
AD9144 は、ゼロ（ベースバンド）または低 IF アプリケーショ
ンで DAC の DC 直線性と AC 直線性を向上させる自己キャリブ
レーション機能を内蔵しています。この性能の向上には、デバ
イスの INL/DNL、2 次と 4 次高調波歪み (HD2 と HD4)、2 次相互
変調歪み (IMD2)が含まれます。 図 80 と図 81 に、キャリブレー
ション前後の代表的な DAC INL と DNL を示します。 図 82 と図
83 に、HD2、HD4、IMD2 の各性能に対するキャリブレーション
の効果を示します。キャリブレーションによる改善は、DAC 出
力周波数とともに減少します。HD2 と HD4 の改善には、所望の
出力周波数が 100 MHz より低い場合にキャリブレーション・ル
ーチンを実行することが推奨されます。IMD2 の改善では、所望
の出力周波数が 200 MHz より低い場合にこのルーチンを実行する
ことが推奨されます。AC 性能と DC 性能で所望の性能を得るた
めには、ルーチンを 1 回実行するだけで十分です。
10k
11675-089
レジスタ 0x011 のビット 7 とビット 2 をロー・レベルにすると、
それぞれバンド・ギャップと DAC マスター・バイアスがイネー
ブルされます。
CALIBRATION OFF
CALIBRATION ON
3
DNL (LSB)
未使用 DAC 出力をパワーダウンさせて、消費電力を節約します。
DAC パワーダウンは、レジスタ 0x011 に配置されています。レ
ジスタ 0x011 のビット 6 は DAC0 に、ビット 5 は DAC1 に、ビ
ット 4 は DAC2 に、ビット 3 は DAC3 に、それぞれ対応します。
各ビットに 1 を書込んで、該当する DAC をパワーダウンさせま
す。
図 82.キャリブレーション前後の HD2 と HD4
0
–60
–1
CALIBRATION OFF
CALIBRATION ON
–65
–2
–70
0
10k
20k
30k
40k
50k
60k
DAC GAIN CODE
70k
11675-088
–4
IMD2 (dBc)
–3
図 80.キャリブレーション前後の INL
–75
–80
–85
–90
–95
–100
0
50
100
150
200
250
fOUT (MHz)
図 83.キャリブレーション前後の IMD2
Rev. 0
－ 79/127 －
AD9144
データシート
4 個のすべての DAC を使用する場合、表 82 の手順に従ってデバ
イスのセルフ・キャリブレーションを行ってください。ただし、
4 個より少ない DAC のみを使う場合は、表 83 の手順に従ってく
ださい。
表 82.4 個のコンバータ・セットアップに対するデバイス自己キ
ャリブレーション手順
Addr.
0x0E7
SPI Data
Byte
0x38
0x0E8
0x0ED
0x0E2
0x0F
0xA2
0x01
0x0E2
Read
0x023[7:6]
0x03
0b10
0x0E7
0x30
Description
キャリブレーション・クロックをイネ
ーブル。
すべての DAC をキャリブレーション。
初期値を設定。
平均キャリブレーションをイネーブ
ル。
平均キャリブレーションを開始。
CAL_PASS (レジスタ 0x023[7]) = 1 で、
キャリブレーション合格を表示。
CAL_PASS = 0 の場合、CAL_FAIL (レ
ジスタ 0x023[6] )をチェックします。
CAL_PASS = 0 かつ CAL_FAIL = 0 の場
合、キャリブレーションは実行中か、
または実行されていません。約 100 ms
待って、CAL_PASS と CAL_FAIL を再
度読出すか、キャリブレーション・ル
ーチンを再実行してください。
キャリブレーション・クロックをディ
スエーブル。
ス自己キャリブレーション手順
Bit
SPI Data
Byte
0x38
3
0b0 or 0b1
2
1
0
0x0ED
0x0E9
0b0 or 0b1
0b0 or 0b1
0b0 or 0b1
0xA2
0x01
0x0E9
0x03
0x0E7
0x30
Addr.
0x0E7
0x0E8
DAC2 をイネーブルする場合は 1
DAC1 をイネーブルする場合は 1
DAC0 をイネーブルする場合は 1
初期値を設定。
キャリブレーションをイネーブ
ル
平均キャリブレーションを開
始。
キャリブレーション・クロック
をディスエーブル
キャリブレーションした各 DAC について、CAL_INDEX (レジス
タ 0x0E8)の対応するビットに 1 を書込み、レジスタ 0x0E9 を読
出して、キャリブレーション・ステータスをチェックします。
キャリブレーションが正しく完了すると、CAL_FIN (レジスタ
0x0E9[7]) = 1 となり、キャリブレーションの完了を表示し、レ
ジスタ 0x0E9[6:4] = 0 となり、エラーが発生しなかったことを表
示します。
4 個より少ないコンバータを使用する場合は、表 83 のキャリブ
レーション・ルーチンを使う必要があります。4 個より少ない
コンバータを使用する場合、使わない DAC のパワーダウンにつ
いては、DAC のパワーダウン設定を参照してください。
自己キャリブレーション IRQ
自己キャリブレーション・パスとフェイル信号は IRQ イベント
として使用可能です。レジスタ 0x01F[7:6]を使ってこれらの信
号をイネーブルし、レジスタ 0x023[7:6]を使ってステータスを
リードバックして IRQ 信号をリセットします。詳細については、
割込み要求動作のセクションを参照してください。
表 83.4 個より少ないコンバータをイネーブルする場合のデバイ
Rev. 0
Description
最大コンパレータ速度を使用
し、キャリブレーション・クロ
ック分周器を設定します。
キャリブレーションする DAC を
選択します。
DAC3 をイネーブルする場合は 1
－ 80/127 －
AD9144
データシート
デバイスの消費電力
AD9144 に は 、AVDD33、DVDD12、SVDD12、SIOVDD33、
CVDD12、IOVDD、VTT、PVDD12 の 8 個の電源レールがあり、
これらを 5 個のレギュレータから駆動して、最適性能を実現する
ことができます(図 62 参照)。
AVDD33 が DAC コア回路の電源を供給します。AVDD33 電源レ
ールの消費電力は、デジタル動作モードとサンプル・レートに
依 存 しま せん。DAC0～DAC3 の フ ルス ケー ル 電流 が公称 値
20.48 mA に設定された場合の AVDD33 電源レールの電流は 160
mA (540 mW)です。
PVDD12 は DAC PLL の電源で、DAC サンプル・レートに応じて
変わります。CVDD12 は PVDD12 レギュレータと供用すること
ができますが、ピンの直近に適切なバイパス・コンデンサ回路
が必要です。CVDD12 はクロック・ツリーの電源で、電流は
DAC サンプル・レートに比例して変わります。DVDD12 は DSP
コアの電源で、電流は DSP 機能の数と使用する DAC サンプル・
レートに応じて変わります。SVDD12 は、SERDES レーンおよ
び対応する回路(イコライザ、SERDES PLL、PHY、DSP 入力な
ど)の電源です。電流は、レーン数とレーン・ビット・レートに
応じて変わります。IOVDD は SPI 回路の電源で、非常に小さい
電流が流れます。
温度センサー
AD9144 には、AD9144 チップの温度変化をモニタするバンド・
ギャップ温度センサーが内蔵されています。温度は既知温度を
使ってキャリブレーションし、温度の検出に使うバンド・ギャ
ップ回路のデバイス間の誤差を除去する必要があります。
温度変化をモニタするときは、各 AD9144 デバイスのシング
ル・ポイント・キャリブレーションのために既知の周囲温度を
読出す必要があります。
Tx = TREF + 7.3 × (CODE_X − CODE_REF)/1000
ここで、
CODE_X は未知温度 Tx でのリードバック・コード。
CODE_REF はキャリブレーション済み温度 TREF でのリードバッ
ク・コード。
温度センサーを使うときは、レジスタ 0x12F[0] に 1 を設定して、
イネーブルする必要があります。レジスタ 0x134[0] に 1 を書込ん
で、レジスタ 0x132 とレジスタ 0x133 からチップ温度を読み出
す必要があります。
SIOVDD33 は、SERDES レーンのイコライザの電源です。VTT 終
端電圧の電流は小さく 5 mA 以下です。
Rev. 0
－ 81/127 －
AD9144
データシート
起動シーケンス（初期設定の例）
表 84 ～表 93 に、fDAC = 1474.56 MHz、2× インターポレーション、
368.64 MHz のリファレンス・クロックで DAC PLL をイネーブル
する場合の AD9144 の設定に必要なレジスタ書込みを示します。
JESD204B インターフェースは、モード 4、デュアル・リンク・
モ ー ド 、Subclass 1、7.3728 Gbps で 動 作 す る 8 個 す べ て の
SERDES レーンでスクランブルをイネーブル、2 の補数フォーマ
ット・データを入力に設定します。クロスバーを使用するレーン
の再マッピングは、この例では行いません。
DAC PLL の設定
表 86.DAC PLL の設定
Command
W
Address
0x08B
Valu
e
0x02
W
0x08C
0x03
W
0x085
0x10
W
0x1B5
0x80
W
0x1BB
0x04
W
0x1B4
0x78
W
0x1C5
0x08
W
0x08A
0x0A
W
0x087
0xC3
W
0x088
0xEF
W
W
0x089
0x083
0x0B
0x10
R
0x084
0x01
AD9144 を正しく起動する手順を次に示します。
1.
2.
3.
4.
5.
6.
SPI インターフェースを設定し、必要な回路ブロックをパ
ワーアップさせ、コンフィギュレーション・レジスタに必
要な書込みを行い、DAC クロックを設定します (ステップ
1: DAC の起動 参照)。
AD9144 のデジタル機能を設定します (ステップ 2: デジタ
ル・データパス参照)。
JESD204B リンクを設定します(ステップ 3: トランスポート
層参照)。
SERDES インターフェースの物理層を設定します ( ステップ
4: 物理層参照)。
SERDES インターフェースのデータ・リンク層を設定しま
す。この手順は迅速なスタートアップまたはデバッグ専用
であるため、ディタミニスティック・レイテンシを保証し
ません (ステップ 5: データ・リンク層参照)。
Link 0 と Link 1 上のエラーをチェックします (ステップ 6:
エラー・モニタリング参照)。
これらのステップは、次のセクションの必要とされるレジスタ
書込みおよび読出しコマンドを記載した表の中で詳しく説明しま
す。
ステップ 1: DAC の起動
パワーアップと DAC の初期化
Description
6 GHz ≤ fVCO = fDACCLK × 2(LODivMode
+ 1)
≤ 12 GHz になるように、
VCO LO 分周比を 8 に設定。
PLL のリファレンス・クロック
が 80 MHz より低くなるよう
に、リファレンス・クロック分
周比を 8 に設定。
B カウンタに 16 を設定して、
DAC クロックを 2×リファレン
ス・クロックに分周。
表 96 から VCO バラクタへ 0 を
書き込みます。ビット 7 はハ
イ・レベルのままにします。
表 96 から VCO バイアス・リフ
ァレンスと TC を書込みます。
表 96 から VCO キャリブレーシ
ョン・オフセットを書込みま
す。
表 96 から VCO バラクタ・リフ
ァレンスを書込みます。
表 96 からチャージ・ポンプ電
流を書込みます。
表 96 から C1 と C2 を設定しま
す。
表 96 から R1 と C3 を設定しま
す。
表 96 から R3 を設定します。
DAC PLL をイネーブルしま
す。
PLL のロックに対して、ビット
1 がハイ・レベルでリードバッ
クされることを確認します。
表 84.パワーアップと DAC の初期化
Command
W
W
Address
0x000
0x000
Valu
e
0xBD
0x3C
W
0x011
0x00
W
0x080
0x00
W
0x081
0x00
Description
ソフト・リセット
リセットを解除、4 線式 SPI を
設定。
リファレンス、DAC チャンネ
ル、マスターDAC をイネーブル
すべてのクロックをパワーアッ
プ
SYSREF レシーバをパワーアッ
プ、ヒステリシスをディスエー
ブル
ステップ 2: デジタル・データパス
表 87.デジタル・データパス
Command
W
Address
0x112
Value
0x01
W
0x110
0x00
必要なデバイス設定
表 85.必要なデバイス設定
Command
W
W
W
W
W
W
W
W
W
Rev. 0
Address
0x12D
0x146
0x2A4
0x1C4
0x291
0x29C
0x29F
0x232
0x333
Valu
e
0x8B
0x01
0xFF
0x73
0x49
0x24
0x73
0xFF
0x01
Description
デジタル・データパス設定
デジタル・データパス設定
クロック設定
DAC PLL 設定
SERDES PLL 設定
SERDES PLL 設定
SERDES PLL 設定
JESD インターフェース設定
JESD インターフェース設定
－ 82/127 －
Description
インターポレーションに 2×
を設定します。
2 の補数データ・フォーマッ
トを設定します。
AD9144
データシート
ステップ 3: トランスポート層
ステップ 4: 物理層
表 88.Link 0 トランスポート層
表 90.物理層
Command
W
Address
0x200
Valu
e
0x00
W
W
0x201
0x300
0x00
0x08
W
0x450
0x00
W
0x451
0x00
W
0x452
0x00
W
0x453
0x83
W
W
W
W
W
0x454
0x455
0x456
0x457
0x458
0x00
0x1F
0x01
0x0F
0x2F
W
0x459
0x20
W
W
W
0x45A
0x45D
0x46C
0x80
0x45
0x0F
W
W
0x476
0x47D
0x01
0x0F
Description
インターフェースをパワーアッ
プ
すべてのレーンをイネーブル
デュアルリンクのときはビット
3 = 1、Link 0 レジスタをアクセ
スするときはビット 2 = 0。
デバイス ID を Tx に一致するよ
うに設定(この例では 0x00)
バンク ID を Tx に一致するよう
に設定(この例では 0x00)
レーン ID を Tx に一致するよう
に設定(この例では 0x00)
デスクランブルおよび L = 4 を
設定します
(n - 1 表記)
F = 1 を設定(n - 1 表記)
K = 32 を設定(n - 1 表記)
M = 2 を設定(n - 1 表記)
N = 16 を設定(n - 1 表記)
サブクラス 1 および NP = 16 を
設定(n - 1 表記)
JESD 204B バージョンおよび S
= 1 を設定(n - 1 表記)
HD = 1 を設定
レーン 0 のチェックサムを設定
レーン 0～レーン 3 のスキュー
を除去
F を設定(非 n - 1 表記)
レーン 0～レーン 3 をイネーブ
ル
Command
W
Address
0x2AA
Valu
e
0xB7
W
0x2AB
0x87
W
0x2B1
0xB7
W
0x2B2
0x87
W
W
W
W
0x2A7
0x2AE
0x314
0x230
0x01
0x01
0x01
0x28
W
W
W
0x206
0x206
0x289
0x00
0x01
0x04
W
R
0x280
0x281
0x01
0x01
W
0x268
0x62
Description
JESD インターフェース終端設
定
JESD インターフェース終端設
定
JESD インターフェース終端設
定
JESD インターフェース終端設
定
自動チューン PHY 設定
自動チューン PHY 設定
SERDES SPI 設定
CDR をハーフ・レート・モード
に設定
CDR ロジックをリセット
CDR ロジック・リセットを解除
PLL 分周比に 1 を設定し、PLL
に必要な設定を実施
SERDES PLL をイネーブル
SERDES PLL のロックに対し
て、ビット 0 がハイ・レベルで
リードバックされることを確認
します。
EQ モードを低消費電力に設定
ステップ 5: データ・リンク層
この手順ではディタミニスティック・レイテンシを保証しないこ
とに注意してください。
表 91.データリンク層—決定性遅延を保証しません
表 89.Link 1 トランスポート層
Command
W
Address
0x300
Valu
e
0x0C
W
0x450
0x00
W
0x451
0x00
W
0x452
0x04
W
0x453
0x83
W
W
W
W
W
0x454
0x455
0x456
0x457
0x458
0x00
0x1F
0x01
0x0F
0x2F
W
0x459
0x20
W
W
W
0x45A
0x45D
0x46C
0x80
0x45
0x0F
W
0x476
0x47D
0x01
0x0F
Rev. 0
Description
デュアルリンクのときはビット
3 = 1、Link 1 レジスタをアクセ
スするときはビット 2 = 1。
デバイス ID を Tx に一致するよ
うに設定(この例では 0x00)
バンク ID を Tx に一致するよう
に設定(この例では 0x00)
レーン ID を Tx に一致するよう
に設定(この例では 0x04)
デスクランブルおよび L = 4 を
設定します
(n - 1 表記)
F = 1 を設定(n - 1 表記)
K = 32 を設定(n - 1 表記)
M = 2 を設定(n - 1 表記)
N = 16 を設定(n - 1 表記)
サブクラス 1 および NP = 16 を
設定(n - 1 表記)
JESD 204B および S = 1 を設定(n
- 1 表記)
HD を設定
レーン 0 のチェックサムを設定
レーン 4～レーン 7 のスキュー
を除去
F を設定(非 n - 1 表記)
レーン 4～レーン 7 をイネーブ
ル
Command
W
W
W
W
Address
0x301
0x304
0x305
0x306
Valu
e
0x01
0x00
0x00
0x0A
W
0x307
0x0A
W
0x03A
0x01
W
W
SYSREF±
0x03A
0x03A
0x81
0xC1
W
0x300
0x0B
－ 83/127 －
Description
サブクラス= 1 を設定
LMFC 遅延設定に 0 を設定
LMFC 遅延設定に 0 を設定
LMFC 受信バッファ遅延に 10
を設定
LMFC 受信バッファ遅延に 10
を設定
同期モード=ワンショット同
期を設定
同期マシンをイネーブル
同期マシンの起動用意
少なくとも 1 つの SYSREF±
エッジをデバイスへ送信する
ことを確認してください。
Link 0 と Link 1 をイネーブル
するときはビット 1 = 1 およ
びビット 0 = 1 を、Link 0 を
アクセスするときはビット 2
= 0 を、それぞれ設定しま
す。
AD9144
データシート
ステップ 6: エラー・モニタリング
Link 1 のチェック
Link 0 のチェック
表 93 のレジスタが注記のようにリードバックされ、かつシステ
ム・タスクが説明のように完了することを確認してください。
表 92 のレジスタが注記のようにリードバックされ、かつシステ
ム・タスクが説明のように完了することを確認してください。
表 93.Link 1 のチェック
Command
W
Address
0x300
Value
0x0F
R
0x470
0x0F
表 92.Link 0 のチェック
Addres
s
0x470
Command
R
Valu
e
0x0F
SYNCOUT0±
E
レーン 0～レーン 3 で 4 個の
連続 K28.5 シンボル文字が検
出されたことをアクノリッジ
します。
SYNCOUT0±のハイ・レベル
を確認します。
ILAS とデータを SERDES ピ
ンへ入力します。
すべてのレーンでフレーム同
期を確認します。
正常チェックサムを確認しま
す。
ILAS を確認します。
E
A
SERDINx±
R
0x471
0x0F
R
0x472
0x0F
R
0x473
0x0F
Rev. 0
Description
A
SYNCOUT1±
Description
E
Link 1 をアクセスするとき
はビット 2 = 1。
レーン 4～レーン 7 で 4 個の
連続 K28.5 シンボル文字が
検出されたことをアクノリ
ッジします。
SYNCOUT1±のハイ・レベ
ルを確認します。
ILAS とデータを SERDES ピ
ンへ入力します。
すべてのレーンでフレーム
同期を確認します。
正常チェックサムを確認し
ます。
ILAS を確認します。
E
A
A
SERDINx±
R
0x471
0x0F
R
0x472
0x0F
R
0x473
0x0F
－ 84/127 －
A
AD9144
データシート
レジスタ・マップと説明
次の表で、レジスタ・アドレス (Reg. 列) とリセット (Reset 列) 値は 16 進値です。リード／ライト (R/W) 列で、R は読出し専用を、W は書
込み専用を、R/W はリード／ライトを、N/A は該当せずを、それぞれ意味します。レジスタ・アドレス列とリセット列のすべての値は 16
進値です。
デバイス・コンフィギュレーション・レジスタ・マップ
表 94.デバイス・コンフィギュレーション・レジスタ・マップ
Reg.
Name
Bit 7
0x000
SPI_INTFCONFA
SOFT
LSBFIRST_ ADDRINC_M
RESET_M M
0x003
CHIPTYPE
CHIPTYPE
0x04
R
0x004
PRODIDL
PRODIDL
0x44
R
0x005
PRODIDH
0x91
R
0x006
CHIPGRADE
0x02
R
0x008
SPI_PAGEINDX
0x011
PWRCNTRL0
0x012
TXENMASK
0x013
PWRCNTRL3
0x014
GROUP_DLY
0x01F
IRQEN_
STATUSMODE0
0x020
IRQEN_
STATUSMODE1
0x021
IRQEN_
STATUSMODE2
0x022
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
R/W
SDOACTIVE_M
SDOACTIVE
ADDRINC
LSBFIRST
SOFTRESET 0x00
R/W
PRODIDH
PROD_GRADE
DEV_REVISION
RESERVED
PD_BG
PD_DAC_0 PD_DAC_1
PD_DAC_2
PD_DAC_3
RESERVED
RESERVED PDP_
TX_PROTECT RESERVED
PROTECT_ _ OUT
OUT
0x03
R/W
RESERVED
0x7C
R/W
0x00
R/W
0x20
R/W
0x88
R/W
DUALB_
MASK
SPI_PROTECT_OU
T
SPI_PROTECT
RESERVED
DUALA_
MASK
RESERVED
GROUP_DLY
IRQEN_SMODE_
SERPLLLOCK
IRQEN_
RESERVED
SMODE_
LANEFIFOER
R
0x00
R/W
IRQEN_SMODE_
PRBS3
IRQEN_SMODE_
PRBS2
IRQEN_
SMODE_
PRBS1
IRQEN_
SMODE_
PRBS0
0x00
R/W
IRQEN_
SMODE_
PDPERR0
RESERVED IRQEN_
IRQEN_SMODE IRQEN_SMODE_
SMODE_
_NCO_ALIGN0 SYNC_LOCK0
BLNKDONE0
IRQEN_SMODE_
SYNC_ROTATE0
IRQEN_
SMODE_
SYNC_
WLIM0
IRQEN_
0x00
SMODE_
SYNC_TRIP0
R/W
IRQEN_
STATUSMODE3
IRQEN_
SMODE_
PDPERR1
RESERVED IRQEN_
IRQEN_SMODE IRQEN_SMODE_
SMODE_
_NCO_ ALIGN1 SYNC_LOCK1
BLNKDONE1
IRQEN_
SMODE_SYNC_
ROTATE1
IRQEN_
SMODE_
SYNC_
WLIM1
IRQEN_
0x00
SMODE_
SYNC_TRIP1
R/W
0x023
IRQ_STATUS0
CALPASS CALFAIL
SERPLLLOST
SERPLLLOCK
LANEFIFOERR
RESERVED
0x00
R
0x024
IRQ_STATUS1
PRBS3
PRBS2
PRBS1
PRBS0
0x00
R
0x025
IRQ_STATUS2
PDPERR0
RESERVED BLNKDONE0
NCO_
ALIGN0
SYNC_
LOCK0
SYNC_
ROTATE0
SYNC_
WLIM0
SYNC_
TRIP0
0x00
R
0x026
IRQ_STATUS3
PDPERR1
RESERVED BLNKDONE1
NCO_
ALIGN1
SYNC_
LOCK1
SYNC_
ROTATE1
SYNC_
WLIM1
SYNC_
TRIP1
0x00
R
0x030
JESD_CHECKS
RESERVED
ERR_KUNSUPP
ERR_
SUBCLASS
ERR_
INTSUPP
0x00
R
0x034
SYNC_
ERRWINDOW
0x00
R/W
0x038
SYNC_LASTERR_
L
0x00
R
0x039
SYNC_LASTERR_ LASTUNH
DER
LASTOVER
0x00
R
0x03A
SYNC_CONTROL
SYNCENABLE
SYNCARM SYNCCLRSTKY
0x00
R/W
0x03B
SYNC_STATUS
SYNC_
BUSY
0x00
R
0x03C
SYNC_CURRERR
_L
0x00
R
Rev. 0
IRQEN_
IRQEN_
SMODE_ SMODE_
CALPASS CALFAIL
DUAL_PAGE
PD_DACM
IRQEN_
IRQEN_SMODE IRQEN_SMODE_
SMODE_
_
SERPLLLOST
DACPLLLOS DACPLLLOCK
T
RESERVED
DACPLLLOST
DACPLLLOCK
RESERVED
ERR_DLYOVE ERR_WINLIMIT ERR_JESDBAD
R
RESERVED
ERRWINDOW
RESERVED
LASTERROR
RESERVED
RESERVED
SYNCCLRLAST
SYNCMODE
SYNC_LOCK
RESERVED
SYNC_
ROTATE
SYNC_WLIM
CURRERROR
－ 85/127 －
SYNC_
TRIP
AD9144
データシート
Reg.
Name
Bit 7
0x03D
SYNC_CURRERR
_H
CURRUN- CURROVE
DER
R
0x040
DACGAIN0_1
0x041
DACGAIN0_0
0x042
DACGAIN1_1
0x043
DACGAIN1_0
0x044
DACGAIN2_1
0x045
DACGAIN2_0
0x046
DACGAIN3_1
0x047
DACGAIN3_0
0x050
NCOALIGN_
MODE
0x051
NCOKEY_ILSB
0x052
0x053
0x054
NCOKEY_QMSB
0x060
PDP_THRES0
0x061
PDP_THRES1
0x062
PDP_AVG_TIME
0x063
PDP_POWER0
0x064
PDP_POWER1
0x080
CLKCFG0
PD_CLK01 PD_CLK23
0x081
SYSREF_ACTRL0
RESERVED
0x082
SYSREF_ACTRL1
0x083
DACPLLCNTRL
RECAL_
DACPLL
0x084
DACPLLSTATUS
DACPLL_ DACPLL_
OVEROVERRANGE_H RANGE_L
0x085
DACINTEGERWORD0
0x087
DACLOOPFILT1
0x088
DACLOOPFILT2
0x089
DACLOOPFILT3
LF_
BYPASS_
R3
0x08A
DACCPCNTRL
RESERVED
0x08B
DACLOGENCNTR
L
0x08C
DACLDOCNTRL1
0x0E2
CAL_CTRL_
GLOBAL
0x0E7
CAL_CLKDIV
RESERVED
0x0E8
CAL_PAGE
RESERVED
0x0E9
CAL_CTRL
0x0ED
CAL_INIT
0x110
DATA_FORMAT
Rev. 0
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
RESERVED
RESERVED
DACFSC_0[9:8]
DACFSC_0[7:0]
RESERVED
DACFSC_1[9:8]
DACFSC_1[7:0]
Reset
R/W
0x00
R
0x00
R/W
0x00
R/W
0x00
R/W
0x00
R/W
DACFSC_2[9:8]
0x00
R/W
0x00
R/W
DACFSC_3[9:8]
0x00
R/W
0x00
R/W
0x00
R/W
NCOKEYI[7:0]
0x00
R/W
NCOKEY_IMSB
NCOKEYI[15:8]
0x00
R/W
NCOKEY_QLSB
NCOKEYQ[7:0]
0x00
R/W
NCOKEYQ[15:8]
0x00
R/W
PDP_THRESHOLD[7:0]
0x00
R/W
0x00
R/W
0x00
R/W
0x00
R
RESERVED
DACFSC_2[7:0]
RESERVED
DACFSC_3[7:0]
NCO_
ALIGN_
ARM
RESERVED NCO_ALIGN
_MTCH
NCO_ALIGN_
PASS
NCO_ALIGN_FAIL
RESERVED
PDP_
ENABLE
RESERVED
NCO_ALIGN_MODE
PDP_THRESHOLD[12:8]
RESERVED
PDP_AVG_TIME
PDP_POWER[7:0]
RESERVED
PDP_POWER[12:8]
PD_CLK_DIG PD_SERDES_
PCLK
PD_SYSREF
PD_CLK_REC
HYS_ON
RESERVED
SYSREF_RISE
HYS_CNTRL1
HYS_CNTRL0
RESERVED
ENABLE_
DACPLL
DACPLL_
CAL_VALID
RESERVED
RESERVED
DACPLL_
LOCK
RESERVED
B_COUNT
LF_C2_WORD
LF_C1_WORD
LF_R1_WORD
LF_
BYPASS_R
1
LF_BYPASS_ LF_BYPASS_C1
C2
CAL_FIN
CAL_
ACTIVE
CAL_ERRHI
BINARY_
FORMAT
RESERVED
－ 86/127 －
R/W
0x00
R
0x08
R/W
0x88
R/W
R/W
0x20
R/W
0x02
R/W
0x01
R/W
0x00
R/W
0x30
R/W
0x0F
R/W
0x00
R/W
A6
R/W
00
R/W
CAL_EN_
AVG
RESERVED
CAL_PAGE
CAL_INIT
0x00
R/W
CAL_START_
AVG
RESERVED
R/W
0x88
REF_DIV_MODE
CAL_ERRLO
R/W
0x00
0x08
LO_DIV_MODE
CAL_CLK_EN
0x10
LF_C3_WORD
RESERVED
RESERVED
R
R/W
LF_R3_WORD
CP_CURRENT
RESERVED
0x00
0xF8
CAL_START
CAL_EN
AD9144
データシート
Reg.
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
0x111
DATAPATH_CTR
L
INVSINC_ RESERVED DIG_GAIN_
ENABLE
ENABLE
0x112
INTERP_MODE
0x113
NCO_FTW_
UPDATE
0x114
FTW0
FTW[7:0]
0x00
R/W
0x115
FTW1
FTW[15:8]
0x00
R/W
0x116
FTW2
FTW[23:16]
0x00
R/W
0x117
FTW3
FTW[31:24]
0x00
R/W
0x118
FTW4
FTW[39:32]
0x00
R/W
0x119
FTW5
FTW[47:40]
0x10
R/W
0x11A
NCO_PHASE_
OFFSET0
NCO_PHASE_OFFSET[7:0]
0x00
R/W
0x11B
NCO_PHASE_
OFFSET1
NCO_PHASE_OFFSET[15:8]
0x00
R/W
0x11C
PHASE_ADJ0
PHASE_ADJ[7:0]
0x00
R/W
0x11D
PHASE_ADJ1
0x11F
TXEN_SM_0
0x121
TXEN_RISE_
COUNT_0
0x122
PHASE_ADJ_
ENABLE
Bit 2
MODULATION_TYPE
RESERVED
Bit 1
Bit 0
Reset
R/W
SEL_SIDEBAND
I_TO_Q
0xA0
R/W
0x01
R/W
0x00
R/W
INTERP_MODE
RESERVED
FTW_UPDATE_ FTW_
ACK
UPDATE_
REQ
0x00
R/W
0x83
R/W
RISE_COUNT_0
0x0F
R/W
TXEN_RISE_
COUNT_1
RISE_COUNT_1
0x00
R/W
0x123
TXEN_FALL_
COUNT_0
FALL_COUNT_0
0xFF
R/W
0x124
TXEN_FALL_
COUNT_1
FALL_COUNT_1
0xFF
R/W
0x12D
DEVICE_CONFIG
_
REG_0
DEVICE_CONFIG_0
0x46
R/W
0x12F
DIE_TEMP_CTRL
0
0x20
R/W
0x132
DIE_TEMP0
0x00
R
0x133
DIE_TEMP1
0x00
R
0x134
DIE_TEMP_
UPDATE
RESERVED
DIE_TEMP_
UPDATE
0x00
R/W
0x135
DC_OFFSET_CTR
L
RESERVED
DC_OFFSET_ 0x00
ON
R/W
0x136
IPATH_DC_
OFFSET_1PART0
LSB_OFFSET_I[7:0]
0x00
R/W
0x137
IPATH_DC_
OFFSET_1PART1
LSB_OFFSET_I[15:8]
0x00
R/W
0x138
QPATH_DC_
OFFSET_1PART0
LSB_OFFSET_Q[7:0]
0x00
R/W
0x139
QPATH_DC_
OFFSET_1PART1
LSB_OFFSET_Q[15:8]
0x00
R/W
0x13A
IPATH_DC_
OFFSET_2PART
RESERVED
SIXTEENTH_OFFSET_I
0x00
R/W
0x13B
QPATH_DC_
OFFSET_2PART
RESERVED
SIXTEENTH_OFFSET_Q
0x00
R/W
0x13C
IDAC_DIG_GAIN0
0xEA
R/W
0x13D
IDAC_DIG_GAIN1
0x0A
R/W
0x13E
QDAC_DIG_
GAIN0
0xEA
R/W
0x13F
QDAC_DIG_GAIN1
0x0A
R/W
Rev. 0
RESERVED
FALL_COUNTERS
PHASE_ADJ[12:8]
RISE_COUNTERS
RESERVED
PROTECT_OUT
_INVERT
RESERVED
RESERVED
AUXADC_
ENABLE
DIE_TEMP[7:0]
DIE_TEMP[15:8]
IDAC_DIG_GAIN[7:0]
RESERVED
IDAC_DIG_GAIN[11:8]
QDAC_DIG_GAIN[7:0]
RESERVED
QDAC_DIG_GAIN[11:8]
－ 87/127 －
AD9144
データシート
Reg.
Name
0x140
GAIN_RAMP_UP_
STEP0
0x141
GAIN_RAMP_
UP_STEP1
0x142
GAIN_RAMP_
DOWN_STEP0
0x143
GAIN_RAMP_
DOWN_STEP1
0x146
DEVICE_CONFIG
_
REG_1
0x147
BSM_STAT
0x14B
PRBS
0x14C
PRBS_ERROR_I
0x14D
PRBS_ERROR_Q
0x1B4
DACPLLT4
0x1B5
DACPLLT5
0x1B6
DACPLLT6
0x1BB
DACPLLTB
0x1BD
DACPLLTD
0x1C4
DEVICE_CONFIG_
REG_2
0x200
MASTER_PD
0x201
PHY_PD
0x203
GENERIC_PD
0x206
CDR_RESET
0x230
CDR_OPERATING_
MODE_REG_0
0x232
DEVICE_CONFIG_
REG_3
0x268
EQ_BIAS_REG
0x280
SERDESPLL_
ENABLE_CNTRL
0x281
PLL_STATUS
0x289
REF_CLK_
DIVIDER_LDO
0x291
DEVICE_CONFIG
_
REG_5
0x29C
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
GAIN_RAMP_UP_STEP[7:0]
RESERVED
GAIN_RAMP_UP_STEP[11:8]
GAIN_RAMP_DOWN_STEP[7:0]
RESERVED
GAIN_RAMP_DOWN_STEP[11:8]
DEVICE_CONFIG_1
SOFTBLANKRB
PRBS_
GOOD_Q
RESERVED
PRBS_
GOOD_I
RESERVED
PRBS_MODE
PRBS_RESET
PRBS_EN
PRBS_COUNT_I
PRBS_COUNT_Q
RESERVE
D
VCO_CAL_OFFSET
RESERVED
RESERVED
VCO_VAR
RESERVED
VCO_LVL_OUT
RESERVED
VCO_BIAS_TCF
RESERVED
RESERVED
0x00
R/W
0x00
R
0x10
R/W
0x00
R
0x00
R
0x78
R/W
0x83
R/W
R/W
R/W
SPI_PD_
MASTER
0x01
R/W
0x00
R/W
SPI_
SYNC2_PD
0x00
R/W
SPI_CDR_
RESETN
0x01
R/W
RESERVED
0x28
R/W
0x0
R/W
RESERVED
RESERVED
DEVICE_
CONFIG_4
R/W
0x62
R/W
ENABLE_
0x00
SERDESPLL
R/W
SERDES_PLL 0x00
_LOCK_RB
R
0x00
R/W
DEVICE_CONFIG_5
0x46
R/W
DEVICE_CONFIG
_
REG_6
DEVICE_CONFIG_6
0x17
R/W
0x29F
DEVICE_CONFIG
_
REG_7
DEVICE_CONFIG_7
0x33
R/W
0x2A4
DEVICE_CONFIG
_
REG_8
DEVICE_CONFIG_8
0x4B
R/W
0x2A5
SYNCOUTB_
SWING
SYNCOUTB_ 0x00
SWING_MD
R/W
Rev. 0
RESERVED
0x00
0x33
RESERVED
SERDES_PLL SERDES_PLL_ SERDES_PLL_CAL
_OVERRANG OVERRANGE_L _VALID_RB
E_H
R/W
0x00
CDR_OVERSAMP
RECAL_
SERDESPLL
0x09
VCO_CAL_REF_TCF
DEVICE_CONFIG_3
RESERVED
R/W
R/W
RESERVED
EQ_POWER_MODE
0x00
R/W
SPI_
SYNC1_PD
RESERVED
R/W
0x4A
SPI_PD_PHY
ENHALFRAT
E
0x04
0x0C
RESERVED
RESERVED
R/W
VCO_BIAS_REF
DEVICE_CONFIG_2
RESERVED
Reset
RESERVED
－ 88/127 －
SERDES_PLL_DIV_MODE
AD9144
データシート
Reg.
Name
0x2A7
TERM_BLK1_
CTRLREG0
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
RESERVED
Bit 0
Reset
R/W
RCAL_
TERMBLK1
0x00
R/W
0x2AA DEVICE_CONFIG
_
REG_9
DEVICE_CONFIG_9
0xC3
R/W
0x2AB
DEVICE_CONFIG
_
REG_10
DEVICE_CONFIG_10
0x93
R/W
0x2AE
TERM_BLK2_
CTRLREG0
0x00
R/W
0x2B1
DEVICE_CONFIG
_
REG_11
DEVICE_CONFIG_11
0xC3
R/W
0x2B2
DEVICE_CONFIG
_
REG_12
DEVICE_CONFIG_12
0x93
R/W
0x300
GENERAL_JRX_
CTRL_0
0x00
R/W
0x301
GENERAL_JRX_
CTRL_1
0x01
R/W
0x302
DYN_LINK_
LATENCY_0
RESERVED
DYN_LINK_LATENCY_0
0x00
R
0x303
DYN_LINK_
LATENCY_1
RESERVED
DYN_LINK_LATENCY_1
0x00
R
0x304
LMFC_DELAY_0
RESERVED
LMFC_DELAY_0
0x00
R/W
0x305
LMFC_DELAY_1
RESERVED
LMFC_DELAY_1
0x00
R/W
0x306
LMFC_VAR_0
RESERVED
LMFC_VAR_0
0x06
R/W
RESERVED
RESERVE CHECKSU
D
M_MODE
RESERVED
RCAL_
TERMBLK2
LINK_MODE
LINK_PAGE
RESERVED
LINK_EN
SUBCLASSV_LOCAL
0x307
LMFC_VAR_1
0x06
R/W
0x308
XBAR_LN_0_1
RESERVED
RESERVED
LOGICAL_LANE1_SRC
LOGICAL_LANE0_SRC
0x08
R/W
0x309
XBAR_LN_2_3
RESERVED
LOGICAL_LANE3_SRC
LOGICAL_LANE2_SRC
0x1A
R/W
0x30A
XBAR_LN_4_5
RESERVED
LOGICAL_LANE5_SRC
LOGICAL_LANE4_SRC
0x2C
R/W
0x30B
XBAR_LN_6_7
RESERVED
LOGICAL_LANE7_SRC
LOGICAL_LANE6_SRC
0x3E
R/W
0x30C
FIFO_STATUS_
REG_0
LANE_FIFO_FULL
0x00
R
0x30D
FIFO_STATUS_
REG_1
LANE_FIFO_EMPTY
0x00
R
0x312
SYNCB_GEN_1
0x00
R/W
0x314
SERDES_SPI_REG
SERDES_SPI_CONFIG
0x00
R/W
0x315
PHY_PRBS_TEST
_
EN
PHY_TEST_EN
0x00
R/W
0x316
PHY_PRBS_TEST
_
CTRL
0x00
R/W
0x317
PHY_PRBS_TEST
_
THRESHOLD_
LOBITS
PHY_PRBS_THRESHOLD[7:0]
0x00
R/W
0x318
PHY_PRBS_TEST
_
THRESHOLD_
MIDBITS
PHY_PRBS_THRESHOLD[15:8]
0x00
R/W
0x319
PHY_PRBS_TEST
_
THRESHOLD_
HIBITS
PHY_PRBS_THRESHOLD[23:16]
0x00
R/W
0x31A
PHY_PRBS_TEST_
ERRCNT_LOBITS
PHY_PRBS_ERR_CNT[7:0]
0x00
R
Rev. 0
RESERVED
LMFC_VAR_1
RESERVE
D
SYNCB_ERR_DUR
RESERVED
PHY_SRC_ERR_CNT
PHY_PRBS_PAT_SEL
－ 89/127 －
PHY_TEST_
START
PHY_TEST_
RESET
AD9144
データシート
Reg.
Name
0x31B
PHY_PRBS_TEST_
ERRCNT_MIDBITS
0x31C
Bit 7
Bit 6
Bit 5
Reset
R/W
PHY_PRBS_ERR_CNT[15:8]
0x00
R
PHY_PRBS_TEST_
ERRCNT_HIBITS
PHY_PRBS_ERR_CNT[23:16]
0x00
R
0x31D
PHY_PRBS_TEST_
STATUS
PHY_PRBS_PASS
0xFF
R
0x32C
SHORT_TPL_
TEST_0
0x32D
SHORT_TPL_
TEST_1
0x32E
RESERVED
Bit 4
Bit 3
SHORT_TPL_SP_SEL
Bit 2
Bit 1
SHORT_TPL_DAC_SEL
SHORT_TPL_
TEST_RESET
Bit 0
SHORT_TPL 0x00
_TEST_EN
R/W
SHORT_TPL_REF_SP_LSB
0x00
R/W
SHORT_TPL_
TEST_2
SHORT_TPL_REF_SP_MSB
0x00
R/W
0x32F
SHORT_TPL_
TEST_3
RESERVED
0x00
R
0x333
DEVICE_CONFIG
_
REG_13
DEVICE_CONFIG_13
0x00
R/W
0x334
JESD_BIT_
INVERSE_CTRL
JESD_BIT_INVERSE
0x00
R/W
0x400
DID_REG
0x401
BID_REG
0x402
LID0_REG
RESERVE ADJDIR_RD PHADJ_RD
D
0x403
SCR_L_REG
SCR_RD
0x404
F_REG
0x405
K_REG
0x406
M_REG
0x407
CS_N_REG
0x408
NP_REG
0x409
S_REG
0x40A
HD_CF_REG
0x40B
RES1_REG
RES1_RD
0x00
R
0x40C
RES2_REG
RES2_RD
0x00
R
0x40D
CHECKSUM_REG
FCHK0_RD
0x00
R
0x40E
COMPSUM0_REG
FCMP0_RD
0x00
R
0x412
LID1_REG
0x00
R
0x415
CHECKSUM1_REG
FCHK1_RD
0x00
R
0x416
COMPSUM1_REG
FCMP1_RD
0x00
R
0x41A
LID2_REG
0x00
R
0x41D
CHECKSUM2_REG
0x00
R
SHORT_
TPL_FAIL
DID_RD
ADJCNT_RD
BID_RD
LID0_RD
RESERVED
L-1_RD
F-1_RD
RESERVED
K-1_RD
M-1_RD
CS_RD
HD_RD
RESERVED
0x00
R
0x00
R
0x00
R
0x00
R
0x00
R
0x00
R
0x00
R
N-1_RD
0x00
R
SUBCLASSV_RD
NP-1_RD
0x00
R
JESDV_RD
S-1_RD
0x00
R
CF_RD
0x00
R
RESERVED
RESERVED
LID1_RD
RESERVED
LID2_RD
FCHK2_RD
0x41E
COMPSUM2_REG
0x422
LID3_REG
0x425
CHECKSUM3_REG
0x426
COMPSUM3_REG
0x42A
LID4_REG
0x42D
CHECKSUM4_REG
0x42E
COMPSUM4_REG
0x432
LID5_REG
0x435
CHECKSUM5_REG
FCHK5_RD
0x00
R
0x436
COMPSUM5_REG
FCMP5_RD
0x00
R
0x43A
LID6_REG
0x00
R
0x43D
CHECKSUM6_REG
0x00
R
Rev. 0
FCMP2_RD
0x00
R
0x00
R
FCHK3_RD
0x00
R
FCMP3_RD
0x00
R
0x00
R
0x00
R
RESERVED
LID3_RD
RESERVED
LID4_RD
FCHK4_RD
FCMP4_RD
RESERVED
LID5_RD
RESERVED
LID6_RD
FCHK6_RD
－ 90/127 －
0x00
R
0x00
R
AD9144
データシート
Reg.
Name
Bit 7
Bit 6
Bit 5
0x43E
COMPSUM6_REG
0x442
LID7_REG
0x445
CHECKSUM7_REG
0x446
COMPSUM7_REG
0x450
ILS_DID
0x451
ILS_BID
0x452
ILS_LID0
RESERVE ADJDIR
D
0x453
ILS_SCR_L
SCR
0x454
ILS_F
0x455
ILS_K
0x456
ILS_M
0x457
ILS_CS_N
0x458
ILS_NP
0x459
ILS_S
0x45A
ILS_HD_CF
0x45B
ILS_RES1
0x45C
ILS_RES2
0x45D
ILS_CHECKSUM
0x46B
ERRCNTRMON_RB
0x46B
ERRCNTRMON
0x46C
LANEDESKEW
0x46D
BADDISPARITY_R
B
0x46D
BADDISPARITY
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
FCMP6_RD
0x00
R
R
FCHK7_RD
0x00
R
FCMP7_RD
0x00
R
0x00
R/W
0x00
R/W
LID0
0x00
R/W
L-1
0x83
R/W
0x00
R/W
0x1F
R/W
0x01
R/W
LID7_RD
DID
ADJCNT
BID
PHADJ
RESERVED
F-1
K-1
M-1
CS
R/W
0x00
RESERVED
RESERVED
Reset
N-1
0x0F
R/W
SUBCLASSV
RESERVED
NP-1
0x2F
R/W
JESDV
S-1
0x20
R/W
CF
0x80
R/W
RES1
0x00
R/W
RES2
0x00
R/W
FCHK0
0x45
R/W
READERRORCNTR
0x00
R
0x00
R/W
LANEDESKEW
0x0F
R/W
BADDIS
0x00
R
0x00
R/W
0x00
R
0x00
R/W
0x00
R
0x00
R/W
CODEGRPSYNC
0x00
R/W
HD
RESERVED
RESERVE
D
LANESEL
RESERVED
RST_IRQ_ DISABLE_ RST_ERR_
DIS
ERR_CNTR CNTR_DIS
_DIS
RESERVED
RST_IRQ_ DISABLE_ RST_ERR_
NIT
ERR_CNTR CNTR_NIT
_NIT
RESERVED
CNTRSEL
LANE_ADDR_DIS
0x46E
NIT_RB
0x46E
NIT_W
0x46F
UNEXPECTEDCONTROL_RB
0x46F
UNEXPECTEDCONTROL_W
0x470
CODEGRPSYNCFLG
0x471
FRAMESYNCFLG
FRAMESYNC
0x00
R/W
0x472
GOODCHKSUMFL
G
GOODCHECKSUM
0x00
R/W
0x473
INITLANESYNCFLG
INITIALLANESYNC
0x00
R/W
0x476
CTRLREG1
0x477
CTRLREG2
0x478
KVAL
0x47A
IRQVECTOR_MAS BADDIS_
K
MASK
NIT_MASK UCC_
MASK
RESERVED
INITIALLANESYNC BADCHECK
_MASK
SUM_MASK
FRAMESYNC_ CODEGRP
MASK
SYNC_MAS
K
0x47A
IRQVECTOR_FLA BADDIS_
G
FLAG
NIT_FLAG
UCC_FLAG
RESERVED
INITIALLANESYNC BADCHECKSU
_
M_FLAG
FLAG
FRAMESYNC_ CODEGRP
0x00
FLAG
SYNC_FLAG
0x47B
SYNCASSERTIONMASK
NIT_S
UCC_S
CMM
CMM_ENABLE
Rev. 0
NIT
LANE_ADDR_NIT
UCC
RST_IRQ_ DISABLE_ RST_ERR_
UCC
ERR_CNTR CNTR_UCC
_UCC
RESERVED
LANE_ADDR_UCC
F
ILAS_
MODE
RESERVED
THRESHOLD_
MASK_EN
RESERVED
KSYNC
BADDIS_
S
－ 91/127 －
RESERVED
0x01
R/W
0x00
R/W
0x01
R/W
0x00
R/W
0x008
R
R/W
AD9144
データシート
Reg.
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
0x47C
ERRORTHRES
ETH
0xFF
R/W
0x47D
LANEENABLE
LANE_ENA
0x0F
R/W
0x47E
RAMP_ENA
ENA_RAMP
_CHECK
0x00
R/W
0x520
DIG_TEST0
RESERVED
0x1C
R/W
0x521
DC_TEST_VALUEI0
DC_TEST_VALUEI[7:0]
0x00
R/W
0x522
DC_TEST_VALUEI1
DC_TEST_VALUEI[15:8]
0x00
R/W
0x523
DC_TEST_
VALUEQ0
DC_TEST_VALUEQ[7:0]
0x00
R/W
0x524
DC_TEST_
VALUEQ1
DC_TEST_VALUEQ[15:8]
0x00
R/W
RESERVED
RESERVED
DC_TEST_
MODE
Bit 0
Reset
R/W
デバイス・コンフィギュレーション・レジスタの説明
表 95.デバイス・コンフィギュレーション・レジスタの説明
Address
0x000
Name
SPI_INTFCONFA
7
6
5
4
3
2
Bit Name
SOFTRESET_M
LSBFIRST_M
ADDRINC_M
SDOACTIVE_M
SDOACTIVE
ADDRINC
Settings
1
0
1
LSBFIRST
1
0
0
SOFTRESET
1
0x003
CHIPTYPE
[7:0]
CHIPTYPE
0x004
0x005
0x006
PRODIDL
PRODIDH
CHIPGRADE
0x008
SPI_PAGEINDX
[7:0]
[7:0]
[7:4]
[3:0]
[7:2]
[1:0]
PRODIDL
PRODIDH
PROD_GRADE
DEV_REVISION
RESERVED
DUAL_PAGE
0b01
0b10
0b11
0x011
PWRCNTRL0
7
PD_BG
1
Rev. 0
－ 92/127 －
Description
ソフト・リセット (ミラー)。
LSB ファースト (ミラー)。
アドレス・インクリメント (ミラー)。
SDO アクティブ (ミラー)。
SDO アクティブ。
アドレス・インクリメント。マルチバイト・
データ転送時にアドレスのインクリメントま
たはデクリメントを制御します。
マルチバイト・データ転送時にアドレスをイ
ンクリメントします。
マルチバイト・データ転送時にアドレスをデ
クリメントします。
LSB ファースト。入力データと出力データ
を LSB ファーストまたは MSB ファーストの
いずれにするかを制御します。
LSB ファーストで入力
MSB ファーストで入力
ソフト・リセット。このビットをセットする
と、リセットが開始されます。このビット
は、ソフト・リセット完了後自動クリアされ
ます。
ソフト・リセットの起動
製品タイプは“High Speed DAC”で、コード
0x04 で表されます。
製品識別下位バイト。
製品識別上位バイト。
製品グレード。
デバイス・レビジョン。
予約済み。
デュアル・ページング。デジタル・ゲイン、
DC オフセット、NCO FTW などのデジタル
機能を変更する際にアクセスし、書込むデュ
アル DAC 対を選択します。このページング
は、 0x013-0x014、0x034-0x03d、0x0500x064、0x110-0x124、0x135-0x14D の各レジ
スタに影響を与えます。
デュアル A に対する読み書き
デュアル B に対する読み書き
両デュアルの書込み、デュアル A の読出し
リファレンスをパワーダウンさせます。チッ
プ全体に対するバンド・ギャップ・リファレ
ンスをパワーダウンさせます。回路のバイア
ス電流は供給されません。
リファレンスをパワーダウンさせます。
Reset
0x0
0x0
0x0
0x0
0x0
0x0
Access
R
R
R
R
R/W
R/W
0x0
R/W
0x0
R/W
0x4
R
0x44
0x91
0x0
0x2
0x0
0x3
R
R
R
R
R
R/W
0x0
R/W
AD9144
データシート
Address
Name
6
Bit Name
PD_DAC_0
5
PD_DAC_1
4
PD_DAC_2
3
PD_DAC_3
2
PD_DACM
Settings
1
1
1
1
1
0x012
TXENMASK
[1:0]
[7:2]
1
RESERVED
RESERVED
DUALB_MASK
1
0
DUALA_MASK
1
0x013
PWRCNTRL3
7
6
RESERVED
PDP_PROTECT_
OUT
5
TX_PROTECT_OU
T
RESERVED
SPI_PROTECT_
OUT
SPI_PROTECT
RESERVED
RESERVED
GROUP_DLY
4
3
0x014
GROUP_DLY
0x01F
IRQEN_
STATUSMODE0
2
[1:0]
[7:4]
[3:0]
7
1
1
1
IRQEN_SMODE_
CALPASS
1
Description
DAC0 をパワーダウンさせます。デュアル A
の I チャンネル DAC をパワーダウンさせま
す。
DAC0 をパワーダウンさせます。
DAC1 をパワーダウンさせます。デュアル A
の Q チャンネル DAC をパワーダウンさせま
す。
DAC1 をパワーダウンさせます。
DAC2 をパワーダウンさせます。デュアル B
の I チャンネル DAC をパワーダウンさせま
す。
DAC2 をパワーダウンさせます。
DAC3 をパワーダウンさせます。デュアル B
の Q チャンネル DAC をパワーダウンさせま
す。
DAC3 をパワーダウンさせます。
DAC マスター・バイアスをパワーダウンさ
せます。マスター・バイアス・セルが電流を
供給し、4 個の DAC の DAC フルスケール調
整を行います。DAC マスター・バイアスが
パワーダウンすると、DAC は動作できませ
ん。
DAC マスター・バイアスをパワーダウンさ
せます。
予約済み。
予約済み。
デュアル B TXEN1 マスク。TXEN1 の立下が
りエッジでデュアル B をパワーダウンさせ
ます。
TXEN1 がロー・レベルの場合、 DAC2 と
DAC3 をパワーダウンさせます。
デュアル A TXEN0 マスク。TXEN0 の立下が
りエッジでデュアル A をパワーダウンさせ
ます。
TXEN0 がロー・レベルの場合、 DAC0 と
DAC1 をパワーダウンさせます。
予約済み。
PDP_PROTECT が PROTECT_OUTx をトリガ
します。
Reset
0x1
Access
R/W
0x1
R/W
0x1
R/W
0x1
R/W
0x1
R/W
0x0
0x0
0x0
R
R
R/W
0x0
R/W
0x0
0x0
R
R/W
TX_PROTECT が PROTECT_OUTx をトリガ
します。
予約済み。
SPI_PROTECT が PROTECT_OUTx をトリガ
します。
SPI_PROTECT
予約済み。
予約済み。
群遅延制御。I チャンネル出力と Q チャンネ
ル出力を一緒に遅延させます。0 = 最小遅
延。15 = 最大遅延。遅延の範囲は −4～+3.5
DAC クロック周期で、分解能は 1/2 DAC ク
ロック周期。
キャリブレーション合格検出ステータス・モ
ード。
CALPASS がハイ・レベルになると、それを
ラッチして、IRQをロー・レベルにします。
CALPASS は現在のステータスを表示しま
す。
キャリブレーション不合格検出ステータス・
モード。
CALFAIL がハイ・レベルになると、それを
ラッチして、IRQをロー・レベルにします。
CALFAIL は現在のステータスを表示しま
す。
0x1
R/W
0x0
0x0
R
R/W
0x0
0x0
0x8
0x8
R/W
R
R
R/W
0x0
R/W
0x0
R/W
E
A
0
6
IRQEN_SMODE_
CALFAIL
1
E
A
0
Rev. 0
－ 93/127 －
A
AD9144
データシート
Address
Name
5
Bit Name
IRQEN_SMODE_
DACPLLLOST
Settings
Description
DAC PLL ロスト・検出ステータス・モード。
Reset
0x0
Access
R/W
1
DACPLLLOST がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
DACPLLLOST は現在のステータスを表示し
ます。
DAC PLL ロック検出ステータス・モード。
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
0x0
R
R
DAC3 PRBS エラー・ステータス・モード。
0x0
R/W
PRBS3 がハイ・レベルになると、それをラ
ッチして、IRQをロー・レベルにします。
PRBS3 は現在のステータスを表示します。
DAC2 PRBS エラー・ステータス・モード。
0x0
R/W
PRBS2 がハイ・レベルになると、それをラ
ッチして、IRQをロー・レベルにします。
PRBS2 は現在のステータスを表示します。
DAC1 PRBS エラー・ステータス・モード。
0x0
R/W
PRBS1 がハイ・レベルになると、それをラ
ッチして、IRQをロー・レベルにします。
PRBS1 は現在のステータスを表示します。
DAC0 PRBS エラー・ステータス・モード。
0x0
R/W
PRBS0 がハイ・レベルになると、それをラ
ッチして、IRQをロー・レベルにします。
PRBS0 は現在のステータスを表示します。
デュアル A PDP エラー。
0x0
R/W
PDPERR0 がハイ・レベルになると、それを
ラッチして、IRQをロー・レベルにします。
PDPERR0 は現在のステータスを表示しま
す。
予約済み。
0x0
R
E
A
A
0
4
IRQEN_SMODE_
DACPLLLOCK
1
DACPLLLOCK がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
DACPLLLOCK は現在のステータスを表示し
ます。
SERDES PLL ロスト・検出ステータス・モー
ド。
SERPLLLOST がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
SERPLLLOST は現在のステータスを表示し
ます。
SERDES PLL ロック検出ステータス・モー
ド。
SERPLLLOCK がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
SERPLLLOCK は現在のステータスを表示し
ます。
レーン FIFO エラー検出ステータス・モー
ド。
LANEFIFOERR がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
LANEFIFOERR は現在のステータスを表示し
ます。
予約済み。
予約済み。
E
A
A
0
3
IRQEN_SMODE_
SERPLLLOST
1
E
A
A
0
2
IRQEN_SMODE_
SERPLLLOCK
1
E
A
A
0
1
IRQEN_SMODE_
LANEFIFOERR
1
E
A
0
0x020
IRQEN_
STATUSMODE1
0
[7:4]
RESERVED
RESERVED
3
IRQEN_SMODE_
PRBS3
1
A
E
A
A
0
2
IRQEN_SMODE_
PRBS2
1
E
A
A
0
1
IRQEN_SMODE_
PRBS1
1
E
A
A
0
0
IRQEN_SMODE_
PRBS0
1
E
A
A
0
0x021
IRQEN_
STATUSMODE2
7
IRQEN_SMODE_
PDPERR0
1
E
A
0
6
Rev. 0
RESERVED
－ 94/127 －
A
AD9144
データシート
Address
Name
5
Bit Name
IRQEN_SMODE_
BLNKDONE0
Settings
1
Description
デュアル A ブランキング完了ステータス・
モード。
BLNKDONE0 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
BLNKDONE0 は現在のステータスを表示し
ます。
デュアル A NCO アライン・トリップ・ステ
ータス・モード
NCO_ALIGN0 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
NCO_ALIGN0 は現在のステータスを表示し
ます。
デュアル A アライメント・ロック・ステー
タス・モード。
SYNC_LOCK0 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
SYNC_LOCK0 は現在のステータスを表示し
ます。
デュアル A アライメント・ローテイト・ス
テータス・モード。
SYNC_ROTATE0 がハイ・レベルになると、
それをラッチして、IRQをロー・レベルにし
ます。
SYNC_ROTATE0 は現在のステータスを表示
します。
デュアル A ウインドウ外ステータス・モー
ド。
SYNC_WLIM0 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
SYNC_WLIM0 は現在のステータスを表示し
ます。
デュアル A アライメント・トリップ・ステ
ータス・モード。
SYNC_TRIP0 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
SYNC_TRIP0 は現在のステータスを表示し
ます。
デュアル B PDP エラー。
Reset
0x0
Access
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
R/W
E
A
A
0
4
IRQEN_SMODE_
NCO_ALIGN0
1
E
A
A
0
3
IRQEN_SMODE_
SYNC_LOCK0
1
E
A
A
0
2
IRQEN_SMODE_
SYNC_ROTATE0
1
E
A
A
0
1
IRQEN_SMODE_
SYNC_WLIM0
1
E
A
A
0
0
IRQEN_SMODE_
SYNC_TRIP0
1
E
A
A
0
0x022
IRQEN_
STATUSMODE3
7
IRQEN_SMODE_
PDPERR1
1
PDPERR1 がハイ・レベルになると、それを
ラッチして、IRQをロー・レベルにします。
PDPERR1 は現在のステータスを表示しま
す。
予約済み。
デュアル B ブランキング完了ステータス・
モード。
BLNKDONE1 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
BLNKDONE1 は現在のステータスを表示し
ます。
デュアル B NCO アライン・トリップ・ステ
ータス・モード
NCO_ALIGN1 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
NCO_ALIGN1 は現在のステータスを表示し
ます。
デュアル B アライメント・ロック・ステー
タス・モード。
SYNC_LOCK1 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
E
A
0
6
5
RESERVED
IRQEN_SMODE_
BLNKDONE1
1
A
E
A
A
0
4
IRQEN_SMODE_
NCO_ALIGN1
1
E
A
A
0
3
IRQEN_SMODE_
SYNC_LOCK1
1
E
A
Rev. 0
－ 95/127 －
A
AD9144
データシート
Address
Name
Bit Name
2
Settings
0
IRQEN_SMODE_
SYNC_ROTATE1
1
Description
SYNC_LOCK1 は現在のステータスを表示し
ます。
デュアル B アライメント・ローテイト・ス
テータス・モード。
SYNC_ROTATE1 がハイ・レベルになると、
それをラッチして、IRQをロー・レベルにし
ます。
SYNC_ROTATE1 は現在のステータスを表示
します。
デュアル B ウインドウ外ステータス・モー
ド。
SYNC_WLIM1 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
SYNC_WLIM1 は現在のステータスを表示し
ます。
デュアル B アライメント・トリップ・ステ
ータス・モード。
SYNC_TRIP1 がハイ・レベルになると、そ
れをラッチして、IRQをロー・レベルにしま
す。
SYNC_TRIP1 は現在のステータスを表示し
ます。
キャリブレーション合格ステータス。
IRQEN_SMODE_CALPASS がロー・レベル
の場合、このビットは現在のステータスを表
示します。そうでない場合、このビットは立
上がりエッジでラッチし、IRQをロー・レベ
ルにします。ラッチした場合に 1 を書込む
と、このビットはクリアされます。
キャリブレーションに合格。
キャリブレーション不合格検出ステータス。
IRQEN_SMODE_CALFAIL がロー・レベルの
場合、このビットは現在のステータスを表示
します。そうでない場合、このビットは立上
がりエッジでラッチし、IRQをロー・レベル
にします。ラッチした場合に 1 を書込むと、
このビットはクリアされます。
キャリブレーションに不合格。
DAC PLL ロスト・ステータス。
IRQEN_SMODE_DACPLLLOST がロー・レ
ベルの場合、このビットは現在のステータス
を表示します。そうでない場合、このビット
は立上がりエッジでラッチし、IRQをロー・
レベルにします。ラッチした場合に 1 を書込
むと、このビットはクリアされます。
DAC PLL ロックを喪失しました。
DAC PLL ロック・ステータス。
IRQEN_SMODE_DACPLLLOCK がロー・レ
ベルの場合、このビットは現在のステータス
を表示します。そうでない場合、このビット
は立上がりエッジでラッチし、IRQをロー・
レベルにします。ラッチした場合に 1 を書込
むと、このビットはクリアされます。
DAC PLL がロックしました。
SERDES PLL ロスト・ステータス。
IRQEN_SMODE_SERPLLLOST がロー・レベ
ルの場合、このビットは現在のステータスを
表示します。そうでない場合、このビットは
立上がりエッジでラッチし、IRQをロー・レ
ベルにします。ラッチした場合に 1 を書込む
と、このビットはクリアされます。
SERDES PLL ロックが喪失しました。
SERDES PLL ロック・ステータス。
IRQEN_SMODE_SERPLLLOCK がロー・レ
ベルの場合、このビットは現在のステータス
を表示します。そうでない場合、このビット
は立上がりエッジでラッチし、IRQをロー・
レベルにします。ラッチした場合に 1 を書込
むと、このビットはクリアされます。
Reset
Access
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
E
A
A
0
1
IRQEN_SMODE_
SYNC_WLIM1
1
E
A
A
0
0
IRQEN_SMODE_
SYNC_TRIP1
1
E
A
0
0x023
IRQ_STATUS0
7
CALPASS
A
E
A
A
1
6
CALFAIL
E
A
1
5
DACPLLLOST
A
E
A
A
1
4
DACPLLLOCK
E
A
A
1
3
SERPLLLOST
E
A
A
1
2
SERPLLLOCK
E
A
Rev. 0
－ 96/127 －
A
AD9144
データシート
Address
Name
Bit Name
1
Settings
1
LANEFIFOERR
Description
SERDES PLL がロックしました。
レーン FIFO エラー・ステータス。
IRQEN_SMODE_LANEFIFOERR がロー・レ
ベルの場合、このビットは現在のステータス
を表示します。そうでない場合、このビット
は立上がりエッジでラッチし、IRQをロー・
レベルにします。
ディシリアライザ・ブロックとコア・デジタ
ルの間の任意の FIFO にフル状態またはエン
プティ状態が存在するとき、レーン FIFO エ
ラーが発生します。このエラーを除くために
は、リンクをディスエーブルし、再イネーブ
ルする必要があります。レーン FIFO のステ
ータスは、レジスタ 0x30C (FIFO フル)、お
よびレジスタ 0x30D (FIFO エンプティ)に記
載してあります。
レーン FIFO エラー。
予約済み。
予約済み。
DAC3 PRBS エラー・ステータス。
IRQEN_SMODE_PRBS3 がロー・レベルの場
合、このビットは現在のステータスを表示し
ます。そうでない場合、このビットは立上が
りエッジでラッチし、IRQをロー・レベルに
します。ラッチした場合に 1 を書込むと、こ
のビットはクリアされます。
DAC3 が PRBS に不合格。
DAC2 PRBS エラー・ステータス。
IRQEN_SMODE_PRBS2 がロー・レベルの場
合、このビットは現在のステータスを表示し
ます。そうでない場合、このビットは立上が
りエッジでラッチし、IRQをロー・レベルに
します。ラッチした場合に 1 を書込むと、こ
のビットはクリアされます。
DAC2 が PRBS に不合格。
DAC1 PRBS エラー・ステータス。
IRQEN_SMODE_PRBS1 がロー・レベルの場
合、このビットは現在のステータスを表示し
ます。そうでない場合、このビットは立上が
りエッジでラッチし、IRQをロー・レベルに
します。ラッチした場合に 1 を書込むと、こ
のビットはクリアされます。
DAC1 が PRBS に不合格。
DAC0 PRBS エラー・ステータス。
IRQEN_SMODE_PRBS0 がロー・レベルの場
合、このビットは現在のステータスを表示し
ます。そうでない場合、このビットは立上が
りエッジでラッチし、IRQをロー・レベルに
します。ラッチした場合に 1 を書込むと、こ
のビットはクリアされます。
DAC0 が PRBS に不合格。
デュアル A PDP エラー。
IRQEN_SMODE_PAERR0 がロー・レベルの
場合、このビットは現在のステータスを表示
します。そうでない場合、このビットは立上
がりエッジでラッチし、IRQをロー・レベル
にします。ラッチした場合に 1 を書込むと、
このビットはクリアされます。
デュアル A へのデータが電源スレッショー
ルドを超えました。
予約済み。
デュアル A ブランキング完了ステータス。
IRQEN_SMODE_BLNKDONE0 がロー・レベ
ルの場合、このビットは現在のステータスを
表示します。そうでない場合、このビットは
立上がりエッジでラッチし、IRQをロー・レ
ベルにします。ラッチした場合に 1 を書込む
と、このビットはクリアされます。
デュアル A ブランキングが完了。
Reset
Access
0x0
R
0x0
0x0
0x0
R
R
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
E
A
A
1
0x024
IRQ_STATUS1
0
[7:4]
3
RESERVED
RESERVED
PRBS3
E
A
A
1
2
PRBS2
E
A
A
1
1
PRBS1
E
A
A
1
0
PRBS0
E
A
A
1
0x025
IRQ_STATUS2
7
PDPERR0
E
A
1
6
5
RESERVED
BLNKDONE0
A
E
A
1
Rev. 0
－ 97/127 －
A
AD9144
データシート
Address
Name
4
Bit Name
NCO_ALIGN0
Settings
Description
デュアル A NCO アライン・トリップ・ステ
ータス。IRQEN_SMODE_NCO_ALIGN0 がロ
ー・レベルの場合、このビットは現在のステ
ータスを表示します。そうでない場合、この
ビットは立上がりエッジでラッチし、IRQを
ロー・レベルにします。ラッチした場合に 1
を書込むと、このビットはクリアされます。
デュアル A NCO アライン・トリップ。
デュアル A LMFC アライメント・ロック・
ステータス。IRQEN_SMODE_SYNC_LOCK0
がロー・レベルの場合、このビットは現在の
ステータスを表示します。そうでない場合、
このビットは立上がりエッジでラッチ
し、IRQをロー・レベルにします。ラッチし
た場合に 1 を書込むと、このビットはクリア
されます。
デュアル A LMFC アライメント・ロック。
デュアル A LMFC アライメント・ローテイ
ト・ステータス。
IRQEN_SMODE_SYNC_ROTATE0 がロー・
レベルの場合、このビットは現在のステータ
スを表示します。そうでない場合、このビッ
トは立上がりエッジでラッチし、IRQをロ
ー・レベルにします。ラッチした場合に 1 を
書込むと、このビットはクリアされます。
デュアル A LMFC アライメント・ローテイ
ト。
デュアル A ウインドウ外ステータス。
IRQEN_SMODE_SYNC_WLIM0 がロー・レ
ベルの場合、このビットは現在のステータス
を表示します。そうでない場合、このビット
は立上がりエッジでラッチし、IRQをロー・
レベルにします。ラッチした場合に 1 を書込
むと、このビットはクリアされます。
デュアル A LMFC 位相がウインドウ外。
デュアル A LMFC アライメント・トリッ
プ・ステータス。
IRQEN_SMODE_SYNC_TRIP0 がロー・レベ
ルの場合、このビットは現在のステータスを
表示します。そうでない場合、このビットは
立上がりエッジでラッチし、IRQをロー・レ
ベルにします。ラッチした場合に 1 を書込む
と、このビットはクリアされます。
デュアル A LMFC アライメントがトリッ
プ。
デュアル B PDP エラー。
IRQ_SMODE_PDPERR1 がロー・レベルの場
合、このビットは現在のステータスを表示し
ます。そうでない場合、このビットは立上が
りエッジでラッチし、IRQをロー・レベルに
します。ラッチした場合に 1 を書込むと、こ
のビットはクリアされます。
デュアル B へのデータが電源スレッショー
ルドを超えました。
予約済み。
デュアル B ブランキング完了ステータス。
IRQEN_SMODE_BLNKDONE1 がロー・レベ
ルの場合、このビットは現在のステータスを
表示します。そうでない場合、このビットは
立上がりエッジでラッチし、IRQをロー・レ
ベルにします。ラッチした場合に 1 を書込む
と、このビットはクリアされます。
デュアル B ブランキングが完了。
デュアル B NCO アライン・トリップ・ステ
ータス。IRQEN_SMODE_NCO_ALIGN1 がロ
ー・レベルの場合、このビットは現在のステ
ータスを表示します。そうでない場合、この
ビットは立上がりエッジでラッチし、IRQを
ロー・レベルにします。ラッチした場合に 1
を書込むと、このビットはクリアされます。
デュアル B NCO アラインがトリップ。
Reset
0x0
Access
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
E
A
A
1
3
SYNC_LOCK0
E
A
1
2
SYNC_ROTATE0
A
E
A
A
1
1
SYNC_WLIM0
E
A
A
1
0
SYNC_TRIP0
E
A
A
1
0x026
IRQ_STATUS3
7
PDPERR1
E
A
1
6
5
RESERVED
BLNKDONE1
A
E
A
1
4
NCO_ALIGN1
A
E
A
1
Rev. 0
－ 98/127 －
A
AD9144
データシート
Address
Name
3
Bit Name
SYNC_LOCK1
Settings
Description
デュアル B LMFC アライメント・ロック・
ステータス。IRQEN_SMODE_SYNC_LOCK1
がロー・レベルの場合、このビットは現在の
ステータスを表示します。そうでない場合、
このビットは立上がりエッジでラッチ
し、IRQをロー・レベルにします。ラッチし
た場合に 1 を書込むと、このビットはクリア
されます。
デュアル A LMFC アライメントがロック。
デュアル B LMFC アライメント・ローテイ
ト・ステータス。
IRQEN_SMODE_SYNC_ROTATE1 がロー・
レベルの場合、このビットは現在のステータ
スを表示します。そうでない場合、このビッ
トは立上がりエッジでラッチし、IRQをロ
ー・レベルにします。ラッチした場合に 1 を
書込むと、このビットはクリアされます。
デュアル A LMFC アライメントが・ローテ
イト。
デュアル B ウインドウ外ステータス。
IRQEN_SMODE_SYNC_WLIM1 がロー・レ
ベルの場合、このビットは現在のステータス
を表示します。そうでない場合、このビット
は立上がりエッジでラッチし、IRQをロー・
レベルにします。ラッチした場合に 1 を書込
むと、このビットはクリアされます。
デュアル B LMFC 位相がウインドウ外。
デュアル B LMFC アライメント・トリッ
プ・ステータス。
IRQEN_SMODE_SYNC_TRIP1 がロー・レベ
ルの場合、このビットは現在のステータスを
表示します。そうでない場合、このビットは
立上がりエッジでラッチし、IRQをロー・レ
ベルにします。ラッチした場合に 1 を書込む
と、このビットはクリアされます。
デュアル B LMFC アライメントがトリッ
プ。
予約済み。
エラー: LMFC_Delay > JESD_K パラメータ>
LMFC_Delay > JESD_K
サポート外のウインドウ規定値。
サポート外の SYSREF ウインドウ規定値
サポート外の M/L/S/F 選択。
この JESD 組み合わせはサポートしていませ
ん。
サポート外の K 値。16 と 32 はサポートして
います。
サポート外の K 値です。
サポート外のサブクラス値。0 と 1 はサポー
トしています。
サポート外のサブクラス値。
サポート外のインターポレーション・レート
係数。1、2、4、8 はサポートしています。
サポート外のインターポレーション・レー
ト・ファクタです。
予約済み。
Reset
0x0
Access
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
LMFC 同期エラー・ウインドウ。このエラ
ー・ウインドウを使うと、クロック調整を行
うことなく、ウインドウ境界内で SYSREF
サンプル位相を変更できます。 これは、タ
ーゲット位相に対応するデバイス・クロック
の同じ周期内に常に SYSREF が到着するこ
とを保証できない場合に役立ちます。
エラー・ウインドウ許容誤差 = ± ERR ウイン
ドウ
予約済み。
0x0
R/W
0x0
R
E
A
1
2
SYNC_ROTATE1
A
E
A
A
1
1
SYNC_WLIM1
E
A
A
1
0
SYNC_TRIP1
E
A
1
0x030
JESD_CHECKS
[7:6]
5
RESERVED
ERR_DLYOVER
4
ERR_WINLIMIT
1
1
3
ERR_JESDBAD
1
2
ERR_KUNSUPP
1
ERR_SUBCLASS
0
ERR_INTSUPP
1
1
1
0x034
0x038
Rev. 0
SYNC_ERRWINDO
W
SYNC_LASTERR_L
[7:2]
RESERVED
[1:0]
ERRWINDOW
[7:4]
RESERVED
－ 99/127 －
A
AD9144
データシート
Address
0x039
Name
SYNC_LASTERR_H
[3:0]
Bit Name
LASTERROR
7
LASTUNDER
Settings
1
6
LASTOVER
1
0x03A
SYNC_CONTROL
[5:0]
7
RESERVED
SYNCENABLE
1
0
6
SYNCARM
1
5
SYNCCLRSTKY
4
SYNCCLRLAST
[3:0]
SYNCMODE
0b0001
0b0010
0b1000
0b1001
0x03B
SYNC_STATUS
7
SYNC_BUSY
1
[6:4]
3
RESERVED
SYNC_LOCK
2
SYNC_ROTATE
1
1
1
SYNC_WLIM
1
0
SYNC_TRIP
1
0x03C
SYNC_CURRERR_L
[7:4]
[3:0]
RESERVED
CURRERROR
0x03D
SYNC_CURRERR_H
7
CURRUNDER
1
6
CURROVER
1
0x040
Rev. 0
DACGAIN0_1
[5:0]
[7:2]
[1:0]
RESERVED
RESERVED
DACFSC_0[9:8]
－ 100/127 －
Description
LMFC 同期直前アライメント・エラー。4 ビ
ットの 2 の補数値で、クロックが直前に調整
された場合の位相エラー(DAC クロック・サ
イクル数)を表します。
LMFC 同期直前エラー・アンダー・フラグ。
直前位相エラーが下側ウインドウ許容誤差境
界を超えました。
LMFC 同期直前エラー・オーバー・フラグ。
直前位相エラーが上側ウインドウ許容誤差境
界を超えました。
予約済み。
LMFC 同期ロジック・イネーブル。
同期ロジックをイネーブル
同期ロジックをディスエーブル
LMFC 同期アーミング・ストローブ。
同期ワンショットを用意します。
LMFC 同期ステッキー・ビット・クリア。こ
のビットは、立上がりエッジで
SYNC_ROTATE と SYNC_TRIP をクリアし
ます。
LMFC 直前同期エラー・クリア。このビット
は立上がりエッジで、 LASTERROR、
LASTUNDER、LASTOVER.をクリアしま
す。
LMFC 同期モード。
同期ワンショット・モード
同期連続モード
同期モニタ専用モード
同期ワンショットの後にモニタ
LMFC 同期マシン・ビジー。
同期ロジック SM がビジー
予約済み。
LMFC 同期アライメント・ロック。
同期ロジックがウインドウ内でアライン
LMFC 同期ローテイト。
同期ロジックが SYSREF (スティキー)ともに
ローテイト。
LMFC 同期アライメント規定値範囲。
位相エラーがウインドウ・スレッショールド
外。
アーミング後 LMFC 同期トリップ。
同期が SYSREF パルス (スティキー)を受信
しました。
予約済み。
LMFC 同期アライメント・エラー。4 ビット 2
の補数値で、位相エラーを DAC クロック・
サイクル数 (すなわち、LMFC エッジと
SYSREF エッジの間の DAC クロック数)で表
します。
与えられた任意の SYSREF に対してクロッ
ク調整を行う場合、位相エラーの値が
SYNC_ LASTERR に格納され、
SYNC_CURRERR は 0 に設定されます。
LMFC 同期現在エラー・アンダー・フラグ。
現在の位相エラーが下側ウインドウ許容誤差
境界を超えました。
LMFC 同期現在エラー・オーバー・フラグ。
現在の位相エラーが上側ウインドウ許容誤差
境界を超えました。
予約済み。
予約済み。
I チャンネル DAC ゲイン・デュアル A の上
位 2 ビットです。DAC 0 のアナログ・フル
スケール電流に対して次のように割り当てら
れた 10 ビット 2 の補数値。
Reset
Access
R
0x0
R
0x0
R
0x0
0x0
R
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
0x0
0x0
R
R
R/W
AD9144
データシート
Address
Name
Bit Name
0x041
DACGAIN0_0
[7:0]
DACFSC_0[7:0]
0x042
DACGAIN1_1
[7:2]
[1:0]
RESERVED
DACFSC_1[9:8]
0x043
DACGAIN1_0
[7:0]
DACFSC_1[7:0]
0x044
DACGAIN2_1
[7:2]
[1:0]
RESERVED
DACFSC_2[9:8]
0x045
DACGAIN2_0
[7:0]
DACFSC_2[7:0]
0x046
DACGAIN3_1
[7:2]
[1:0]
RESERVED
DACFSC_3[9:8]
0x047
DACGAIN3_0
[7:0]
DACFSC_3[7:0]
0x050
NCOALIGN_MODE
7
NCO_ALIGN_AR
M
RESERVED
NCO_ALIGN_
MTCH
6
5
Settings
1
0
4
NCO_ALIGN_PAS
S
1
0
3
NCO_ALIGN_FAI
L
1
0
2
[1:0]
RESERVED
NCO_ALIGN_
MODE
00
10
01
0x051
0x052
0x053
0x054
Rev. 0
NCOKEY_ILSB
NCOKEY_IMSB
NCOKEY_QLSB
NCOKEY_QMSB
[7:0]
[7:0]
[7:0]
[7:0]
NCOKEYI[7:0]
NCOKEYI[15:8]
NCOKEYQ[7:0]
NCOKEYQ[15:8]
－ 101/127 －
Description
01111111111 = 27.0 mA
0000000000 = 20.48 mA
1000000000 = 13.9 mA
I チャンネル DAC ゲイン・デュアル A の下
位 8 ビット。
予約済み。
Q チャンネル DAC ゲイン・デュアル A の上
位 2 ビットです。DAC 1 のアナログ・フル
スケール電流に対して、レジスタ 0x040 に示
すように割り当てられた 10 ビット 2 の補数
値。
01111111111 = 27.0 mA
0000000000 = 20.48 mA
1000000000 = 13.9 mA
Q チャンネル DAC ゲイン・デュアル A の下
位 8 ビット。
予約済み。
I チャンネル DAC ゲイン・デュアル B の上
位 2 ビットです。DAC のアナログ・フルス
ケール電流に対して、レジスタ 0x040 に示す
ように割り当てられた 10 ビット 2 の補数
値。
01111111111 = 27.0 mA
0000000000 = 20.48 mA
1000000000 = 13.9 mA
I チャンネル DAC ゲイン・デュアル B の下
位 8 ビット。
予約済み。
Q チャンネル DAC ゲイン・デュアル B の上
位 2 ビットです。DAC 3 のアナログ・フル
スケール電流に対して、レジスタ 0x40 に示
すように割り当てられた 10 ビット 2 の補数
値。
01111111111 = 27.0 mA
0000000000 = 20.48 mA
1000000000 = 13.9 mA
Q チャンネル DAC ゲイン・デュアル B の下
位 8 ビット。
NCO アラインのアーム。立上がりエッジ
で、NCO アライン動作を用意します。
予約済み。
NCO がデータ一致にアライン。
Reset
Access
0x0
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
R/W
0x0
0x0
R
R
キーNCO がデータ一致にアライン
終了すると、データ一致に NCO はアライン
しません。
NCO アライン合格。
0x0
R
NCO アライン有効
クリアはまだ無効
NCO アライン不合格。
0x0
R
ローテイト時に NCO リセット
未完了
予約済み。
NCO アライン・モード。
0x0
0x0
R
R/W
NCO アラインをディスエーブル
データ・キーへの NCO アライン
SYSREF への NCO アライン
I チャンネルの NCO データ・キー。
I チャンネルの NCO データ・キー。
Q チャンネルの NCO データ・キー。
Q チャンネルの NCO データ・キー。
0x0
0x0
0x0
0x0
R/W
R/W
R/W
R/W
AD9144
データシート
Address
0x060
Name
PDP_THRES0
0x061
PDP_THRES1
[7:5]
[4:0]
0x062
PDP_AVG_TIME
7
[6:4]
[3:0]
RESERVED
PDP_
THRESHOLD[12:8
]
PDP_ENABLE
RESERVED
PDP_AVG_TIME
0x063
PDP_POWER0
[7:0]
PDP_POWER[7:0]
0x064
PDP_POWER1
0x080
CLKCFG0
[7:5]
[4:0]
7
RESERVED
PDP_POWER[12:8]
PD_CLK01
6
PD_CLK23
5
PD_CLK_DIG
4
PD_SERDES_PCL
K
3
PD_CLK_REC
[2:0]
[7:5]
4
RESERVED
RESERVED
PD_SYSREF
3
HYS_ON
2
SYSREF_RISE
0x081
SYSREF_ACTRL0
[7:0]
Bit Name
PDP_THRESHOLD[7:0]
Settings
1
0
Rev. 0
－ 102/127 －
Description
PDP_THRESHOLD は、比較用の平均電力ス
レッショールドになります。信号電力の移動
平均がこのスレッショールドを超えると、
PDP_PROTECT がハイ・レベルに設定されま
す。
予約済み。
レジスタ 0x60 を参照してください。
Reset
0x0
Access
R/W
0x0
0x0
R
R/W
平均電力計算のイネーブル。
予約済み。
0～10 に設定可能。2^(9+PDP_AVG_TIME)
IQ サンプル対に対する平均。
PDP_POWER が PDP_THRESHOLD を超えて
いない場合、PDP_POWER が信号電力 (I2 +
Q2)の移動平均をリードバックします。
PDP_THRESHOLD が超えた場合、
PDP_POWER は対応する IRQ (0x025[7]また
は 0x026[7])がクリアされるまで、最大値を
格納します。
電力計算では上位 7 ビットのデータだけ使用
します。
予約済み。
レジスタ 0x063 を参照してください。
デュアル A クロックのパワーダウン。この
ビットは、デュアル A のデジタル・クロッ
クとアナログ・クロックをディスエーブルし
ます。
デュアル B クロックのパワーダウン。この
ビットは、デュアル B のデジタル・クロッ
クとアナログ・クロックをディスエーブルし
ます。
すべての DAC クロックのパワーダウン。こ
のビットは、両デュアルのデジタル・クロッ
クとアナログ・クロックの両方をディスエー
ブルします。これには、すべてのリファレン
ス・クロック、PCLK、DAC クロック、デジ
タル・クロックが含まれます。
SERDES PLL クロックのパワーダウン。この
ビットは、SERDES PLL に対するリファレン
ス・クロックをディスエーブルします。これ
はシリアル・インターフェースの動作に必要
です。
クロック・レシーバのパワーダウン。このビ
ットは、アナログ DAC クロック・レシー
バ・ブロックをパワーダウンさせます。この
ビットをセットすると、クロックが内部回路
に供給されません。
予約済み。
予約済み。
SYSREF バッファのパワーダウン。このビッ
トは SYSREF レシーバをパワーダウンさせ
ます。サブクラス 1 が動作するためには、こ
のバッファをイネーブルする必要がありま
す。
ヒステリシスのイネーブル。このビットは、
SYSREF レシーバに対するプログラマブルな
ヒステリシス制御をイネーブルします。ヒス
テリシスを使うと、ノイズ耐性が得られます
が、HYS_CNTRL と SYSREF± edge rate に応
じて SYSREF± エッジが遅延します。ヒステ
リシスを使うと、SYSREF± KOW は保証さ
れません。
SYSREF をサンプルする DAC クロック・エ
ッジの選択。
アライメントのために SYSREF のサンプル
に DAC クロックの立下がりエッジを使用し
ます。
0x0
0x0
0x0
R/W
R
R/W
0x0
R
0x0
0x0
0x1
R
R
R/W
0x1
R/W
0x1
R/W
0x1
R/W
0x1
R/W
0x0
0x0
0x1
R
R
R/W
0x0
R/W
0x0
R/W
AD9144
データシート
Address
0x082
0x083
0x084
Name
SYSREF_ACTRL1
DACPLLCNTRL
DACPLLSTATUS
0x085
DACINTEGERWOR
D0
0x087
DACLOOPFILT1
0x088
0x089
Rev. 0
DACLOOPFILT2
DACLOOPFILT3
Bit Name
Settings
1
[1:0]
HYS_CNTRL1
[7:0]
7
HYS_CNTRL0
RECAL_DACPLL
[6:5]
4
RESERVED
ENABLE_DACPLL
[3:0]
7
RESERVED
DACPLL_
OVERRANGE_H
6
DACPLL_
OVERRANGE_L
5
DACPLL_CAL_
VALID
[4:2]
1
RESERVED
DACPLL_LOCK
0
[7:0]
RESERVED
B_COUNT
[7:4]
LF_C2_WORD
[3:0]
LF_C1_WORD
[7:4]
LF_R1_WORD
[3:0]
LF_C3_WORD
7
LF_BYPASS_R3
6
LF_BYPASS_R1
5
LF_BYPASS_C2
－ 103/127 －
Description
アライメントのために SYSREF のサンプル
に DAC クロックの立上がりエッジを使用し
ます。
ヒステリシス・コントロール・ビット[9:8]。
HYS_CNTRL は、10 ビットの温度計コード
値です。各ビットのセットにより、10 mV の
差動ヒステリシスが SYSREF レシーバに加
えられます。
ヒステリシス・コントロール・ビット[7:0]。
DAC PLL の再キャリブレーション。このビッ
トの立上がりエッジで、DAC PLL が再キャリ
ブレーションされます。
予約済み。
シンセサイザのイネーブル。このビットは、
DAC PLL をイネーブルしてキャリブレーシ
ョンします。
予約済み。
DAC PLL 上側オーバーレンジ。このビット
は、DAC PLL が動作帯域の上限に一致した
ことを表示します。再キャリブレーション。
DAC PLL 下側オーバーレンジ。このビット
は、DAC PLL が動作帯域の下限に一致した
ことを表示します。再キャリブレーション。
DAC PLL キャリブレーション有効。このビ
ットは、DAC PLL が正常にキャリブレーシ
ョンされたことを表示します。
予約済み。
DAC PLL ロック・ビット。PLL がロックした
とき、PLL がこのビットをハイ・レベルに設
定します。
予約済み。
整数除算ワード。このビットは、DAC PLL
の整数帰還分周器を制御します。次式を使っ
て DAC クロック周波数を求めます(詳細につ
いては、クロック逓倍のセクションを参照し
てください):
fDAC = fREF/(REF_DIVRATE) × 2 × B_COUNT
fVCO = fREF/(REF_DIVRATE) × 2 × B_COUNT ×
LO_DIV_MODE
最小値は 6 です。
C2 コントロール・ワード。C2 に対応する値
については、3 種類の DAC PLL リファレン
ス周波数に対するルックアップ・テーブルの
セクションを参照してください。
C1 コントロール・ワード。C1 に対応する値
については、3 種類の DAC PLL リファレン
ス周波数に対するルックアップ・テーブルの
セクションを参照してください。
R1 コントロール・ワード。R1 に対応する値
については、3 種類の DAC PLL リファレン
ス周波数に対するルックアップ・テーブルの
セクションを参照してください。
C3 コントロール・ワード。C3 に対応する値
については、3 種類の DAC PLL リファレン
ス周波数に対するルックアップ・テーブルの
セクションを参照してください。
R3 抵抗のバイパス。このビットをセットす
ると、R3_WORD が 0 に設定されたとき、
R3 コンデンサがバイパスされます (0 pF に設
定)。
R1 抵抗のバイパス。このビットをセットす
ると、R1_WORD が 0 に設定されたとき、
R1 コンデンサがバイパスされます (0 pF に設
定)。
バイパス C2 コンデンサ。このビットをセッ
トすると、C2_WORD が 0 に設定されたと
き、C2 コンデンサがバイパスされます (0 pF
に設定)。
Reset
Access
0x0
R/W
0x0
0x0
R/W
R/W
0x0
0x0
R
R/W
0x0
0x0
R
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
0x8
R
R/W
0x8
R/W
0x8
R/W
0x8
R/W
0x8
R/W
0x0
R/W
0x0
R/W
0x0
R/W
AD9144
データシート
Address
Name
4
Bit Name
LF_BYPASS_C1
[3:0]
LF_R3_WORD
0x08A
DACCPCNTRL
[7:6]
[5:0]
RESERVED
CP_CURRENT
0x08B
DACLOGENCNTRL
[7:2]
[1:0]
RESERVED
LO_DIV_MODE
Settings
01
10
11
0x08C
DACLDOCNTRL1
[7:3]
[2:0]
RESERVED
REF_DIV_MODE
000
001
010
011
100
0x0E2
CAL_CTRL_GLOBA
L
[7:2]
RESERVED
1
CAL_START_AVG
0
CAL_EN_AVG
[7:4]
RESERVED
3
CAL_CLK_EN
1
0x0E7
CAL_CLKDIV
1
0
0x0E8
Rev. 0
CAL_PAGE
[2:0]
[7:4]
[3:0]
RESERVED
RESERVED
CAL_PAGE
－ 104/127 －
Description
バイパス C1 コンデンサ。このビットをセッ
トすると、C1_WORD が 0 に設定されたと
き、C1 コンデンサがバイパスされます (0 pF
に設定)。
R3 コントロール・ワード。R3 に対応する値
については、3 種類の DAC PLL リファレンス
周波数に対するルックアップ・テーブルのセ
クションを参照してください。
予約済み。
チャージポンプ電流の制御。チャージポンプ
電流に対応する値については、3 種類の
DAC PLL リファレンス周波数に対するルッ
クアップ・テーブルのセクションを参照して
ください。
予約済み。
この範囲は、VCO クロック・レートと DAC
クロック・レートの間の RF クロック分周比
を制御します。オプションとして、4×、
8×、または 16× の分周比があります。6 GHz
< fVCO < 12 GHz となるように
LO_DIV_MODE を選択してください (詳細に
ついては、クロック逓倍のセクションを参照
してください):
DAC クロック = VCO/4
DAC クロック = VCO/8
DAC クロック = VCO/16
予約済み。
リファレンス・クロック分周比。このフィー
ルドは、リファレンス・クロックとして PLL
へ供給する前に CLK+/CLK− ピンで入力クロ
ックに対して行われる分周比を制御します。
リファレンス・クロック周波数は 35 MHz～
80 MHz である必要がありますが、
CLK+/CLK− 入力周波数は 35 MHz～1 GHz
の範囲が可能です。ユーザーがこの分周比を
設定して 35 MHz～80 MHz PLL のリファレ
ンス周波数を実現します。詳細については、
クロック逓倍のセクションを参照してくださ
い。
1
2
4
8
16
予約済み。
Reset
0x0
Access
R/W
0x8
R/W
0x0
0x20
R
R/W
0x0
0x2
R
R/W
0x0
0x1
R
R/W
0x0
R
平均キャリブレーションの開始。立上がりエ
ッジで、DAC をキャリブレーションしま
す。すべての DAC をキャリブレーションす
る場合にのみ使用してください。
平均キャリブレーションのイネーブル。
CAL_START_AVG でキャリブレーションを
開始する前にセットしてください。このビッ
トがセットされている間、キャリブレーショ
ンを実行でき、結果が適用されます。
平均キャリブレーションをイネーブル
正常動作のためにはデフォルト値を書込む必
要があります。
セルフ・キャリブレーション・クロックのイ
ネーブル。
キャリブレーション・クロックをイネーブル
キャリブレーション・クロックをディスエー
ブル
予約済み。
予約済み。
DAC キャリブレーション・ページング。キ
ャリブレーションまたはキャリブレーショ
ン・リードバックのためにアクセスする
0x0
R/W
0x0
R/W
0x3
R/W
0x0
R/W
0x0
0x0
0xF
R
R
R/W
AD9144
データシート
Address
Name
0x0E9
CAL_CTRL
Bit Name
7
CAL_FIN
6
CAL_ACTIVE
5
CAL_ERRHI
4
CAL_ERRLO
[3:2]
1
RESERVED
CAL_START
Settings
1
1
1
1
0
1
0
CAL_EN
0
1
0x0ED
CAL_INIT
[7:0]
CAL_INIT
0x110
DATA_FORMAT
7
BINARY_FORMA
T
0
1
Rev. 0
－ 105/127 －
Description
DAC を選択します。このページングは、レ
ジスタ 0x0E9 とレジスタ 0x0ED に有効で
す。
キャリブレーション: 書込みとキャリブレー
ションのために、任意数の DAC を同時にア
クセスすることができます。DAC x を選択す
るときはビット x に 1 を書込んでください。
リードバック: CAL_CTRL (レジスタ 0x0E9)
をリードバックするときは、1 回に 1 個の
DAC をアクセスすることができます。DAC
x を読出すときはビット x に 1 を書込んでく
ださい (他のビットは 0 である必要がありま
す)。
キャリブレーション完了。キャリブレーショ
ンが完了すると、このビットがハイ・レベル
になります。キャリブレーションが完了し、
かつ CAL_ERRHI または CAL_ ERRLO がハ
イ・レベルの場合、キャリブレーションは有
効と見なされ、タイムアウト・イベントと見
なされます。
キャリブレーションが完了しました。
キャリブレーション・アクティブ。キャリブ
レーション中、このビットはハイ・レベルに
なります。
キャリブレーション実行中
SAR データ・エラー: 高過ぎる。任意のキャ
リブレーション DAC が上側で範囲外となっ
た場合、キャリブレーション・サイクルの終
わりにこのビットがセットされます。これは
一般に、アルゴリズムがキャリブレーション
DAC のキャリブレーション既定値を調整し
て、もう一度サイクルを実行することを意味
します。
データが上側で飽和
SAR データ・エラー: 低過ぎる。任意のキャ
リブレーション DAC が下側で範囲外となっ
た場合、キャリブレーション・サイクルの終
わりにこのビットがセットされます。これは
一般に、アルゴリズムがキャリブレーション
DAC のキャリブレーション既定値を調整し
て、もう一度サイクルを実行することを意味
します。
データが下側で飽和
予約済み。
キャリブレーションの開始。このビットの立
上がりエッジで、CAL_INDX レジスタで選
択された DAC に対するキャリブレーショ
ン・シーケンスが開始されます。
ノーマル動作
キャリブレーション・ステート・マシンを起
動
キャリブレーションのイネーブル。コンバー
タのキャリブレーション DAC をイネーブル
します。エンジンとマシンのキャリブレーシ
ョンをイネーブルします。キャリブレーショ
ンの開始を準備します。被キャリブレーショ
ン DAC に適用するキャリブレーション係数
に対して、このビットはハイ・レベルである
必要があります。
キャリブレーション DAC を使用しないでく
ださい。
キャリブレーション DAC を使用します。
キャリブレーションの初期化。キャリブレー
ションまたは平均キャリブレーションの開始
前に 0xA2 に書込を行う必要があります。
データ・バスのバイナリフォーマットまたは
2 の補数フォーマット。
入力データは 2 の補数
入力データはオフセット・バイナリ
Reset
Access
0x0
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R/W
0x0
R/Wr
0xA6
R/W
0x0
R/W
AD9144
データシート
Address
0x111
Name
DATAPATH_CTRL
[6:0]
7
6
5
Bit Name
RESERVED
INVSINC_ENABL
E
Settings
Description
予約済み。
逆 Sinc フィルタのイネーブル。
Reset
0x0
0x1
Access
R
R/W
1
0
逆 sinc フィルタをイネーブル
逆 sinc フィルタをディスエーブル
予約済み。
デジタル・ゲインのイネーブル。
0x0
0x1
R
R/W
デジタル・ゲイン機能をイネーブル
デジタル・ゲイン機能をディスエーブル
位相補償のイネーブル。
0x0
R/W
位相調整補償をイネーブル
位相調整補償をディスエーブル
変調動作タイプの選択。
0x0
R/W
0x0
R/W
0x0
R/W
0x0
0x1
R
R/W
0x0
0x0
R
R
0x0
R/W
0x0
0x0
0x0
0x0
0x0
0x10
0x0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0x0
R/W
0x0
R/W
RESERVED
DIG_GAIN_ENABL
E
1
0
4
PHASE_ADJ_
ENABLE
1
0
[3:2]
MODULATION_TY
PE
00
01
10
11
0x112
INTERP_MODE
1
SEL_SIDEBAND
0
I_TO_Q
[7:3]
[2:0]
RESERVED
INTERP_MODE
000
001
011
100
0x113
NCO_FTW_UPDATE
[7:2]
1
RESERVED
FTW_UPDATE_AC
K
0
FTW_UPDATE_RE
Q
0x114
0x115
0x116
0x117
0x118
0x119
0x11A
FTW0
FTW1
FTW2
FTW3
FTW4
FTW5
NCO_PHASE_
OFFSET0
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
FTW[7:0]
FTW[15:8]
FTW[23:16]
FTW[31:24]
FTW[39:32]
FTW[47:40]
NCO_PHASE_
OFFSET[7:0]
0x11B
NCO_PHASE_
OFFSET1
PHASE_ADJ0
[7:0]
NCO_PHASE_
OFFSET[15:8]
PHASE_ADJ[7:0]
0x11C
Rev. 0
[7:0]
無変調
微変調 (FTW 使用)
fS/4 粗変調
fS/8 粗変調
スペクトル反転制御。微変調でのみ使用可
能。これにより、負側サイドバンドが選択さ
れ、FTW の符号変更と同じになります。。
I データの Q DAC への送信。DAC に入力さ
れる前のデジタル・データパスの終わりで I
データと Q データを交換します。
予約済み。
インターポレーション・モード。
1× モード
2× モード
4× モード
8× モード
予約済み。
周波数チューニング・ワード更新アクノリッ
ジ。FTW が更新されると、このリードバック
がハイ・レベルになります。
SPI からの周波数チューニング・ワード更新要
求。大部分のレジスタとは異なり、NCO 微変
調に関係するレジスタ (レジスタ 0x114～レジ
スタ 0x11B) は、書込みの後に直ちに更新され
ません。FTW 値と位相オフセット値を書込ん
だ後、このビットをセットしてください。こ
れらのレジスタは、このビットの立上がりエ
ッジで更新されます。内部状態がレジスタ
0x114～レジスタ 0x11B に一致するのは、この
更新の後です。この更新発生の確認は、この
レジスタのビット 1 をリードバックすること
により可能で、その確認は更新アクノリッジ
に対してハイ・レベルを設定します。
NCO 周波数チューニング・ワード。
NCO 周波数チューニング・ワード。
NCO 周波数チューニング・ワード。
NCO 周波数チューニング・ワード。
NCO 周波数チューニング・ワード。
NCO 周波数チューニング・ワード。
NCO 位相オフセットの下位 8 ビット。
NCO_PHASE_OFFSET は、I データと Q デー
タの位相を変更し、NCO 微変調を使用する
場合にのみ機能します。16 ビットの 2 の補
数値で、.0055°ステップで −180～+180゜の
範囲です。
NCO 位相オフセットの上位 8 ビット。
位相補償ワードの下位 8 ビット。位相補償
は、I データと Q データの間の位相を変更し
ます。PHASE_ADJ は 13 ビットの 2 の補数
－ 106/127 －
AD9144
データシート
Address
Name
0x11D
PHASE_ADJ1
0x11F
TXEN_SM_0
Bit Name
Settings
[7:5]
[4:0]
[7:6]
RESERVED
PHASE_ADJ[12:8]
FALL_COUNTERS
[5:4]
RISE_COUNTERS
3
2
RESERVED
PROTECT_OUT_
INVERT
0
1
[1:0]
RESERVED
0x121
TXEN_RISE_COUNT
_0
[7:0]
RISE_COUNT_0
0x122
TXEN_RISE_COUNT
_1
[7:0]
RISE_COUNT_1
0x123
TXEN_FALL_
COUNT_0
[7:0]
FALL_COUNT_0
0x124
TXEN_FALL_
COUNT_1
[7:0]
FALL_COUNT_1
0x12D
DEVICE_CONFIG_
REG_0
DIE_TEMP_CTRL0
[7:0]
DEVICE_CONFIG
_0
RESERVED
0x12F
[7:1]
0
AUXADC_ENABL
E
0
1
0x132
0x133
0x134
DIE_TEMP0
DIE_TEMP1
DIE_TEMP_UPDATE
[7:0]
[7:0]
[7:1]
0
DIE_TEMP[7:0]
DIE_TEMP[15:8]
RESERVED
DIE_TEMP_
UPDATE
RESERVED
DC_OFFSET_ON
0x135
DC_OFFSET_CTRL
[7:1]
0
0x136
IPATH_DC_OFFSET
_1PART0
[7:0]
LSB_OFFSET_I[7:0
]
0x137
IPATH_DC_OFFSET
_1PART1
[7:0]
LSB_OFFSET_I[15:
8]
0x138
QPATH_DC_OFFSET
_1PART0
[7:0]
LSB_OFFSET_
Q[7:0]
1
Rev. 0
－ 107/127 －
Description
値です。−14°～+14°の範囲で、 0.0035°の分
解能ステップで制御します。
予約済み。
位相補償ワードの上位 5 ビット。
立下がりカウンタ数。TXENx の立下がりエ
ッジから TX_PROTECT の立下がりを遅延さ
せるために使用するカウンタ数。1 または 2
を設定する必要があります。
立上がりカウンタ数。TXENx の立上がりエ
ッジから TX_PROTECT の立上がりを遅延さ
せるために使用するカウンタ数。
予約済み。
PROTECT_OUTx 反転。
出力が有効なとき PROTECT_OUTx がハイ・
レベルになります。送信時にダウンストリー
ム・コンポーネントのイネーブルに適してい
ます。
出力が無効なとき PROTECT_OUTx がハイ・
レベルになります。非送信時にダウンストリ
ーム・コンポーネントのディスエーブルに適
しています。
正常動作のためにはデフォルト値を書込む必
要があります。
TXENx の立上がりエッジから TX_PROTECT
の立上がりを遅延させるために使用する 1 つ
目のカウンタ。32 × RISE_COUNT_0 DAC ク
ロック・サイクルだけ遅延させます。
TXENx の立上がりエッジから TX_PROTECT
の立上がりを遅延させるために使用する 2 つ
目のカウンタ。32 × RISE_COUNT_1 DAC ク
ロック・サイクルだけ遅延させます。
TXENx の立下がりエッジから TX_PROTECT
の立下がりを遅延させるために使用する 1 つ
目のカウンタ。32 × FALL_COUNT_0 DAC
クロック・サイクルだけ遅延させます。最小
値 0x12 を設定する必要があります。
TXENx の立下がりエッジから TX_PROTECT
の立下がりを遅延させるために使用する 2 つ
目のカウンタ。32 × FALL_COUNT_1 DAC
クロック・サイクルだけ遅延させます。
適切なデジタル・データパス設定のためには
0x8B を設定する必要があります。
正常動作のためにはデフォルト値を書込む必
要があります。
AUX ADC ブロックのイネーブル。
AUX ADC をディスエーブル
AUX ADC をイネーブル
補助 ADC のリードバック値。
補助 ADC のリードバック値。
予約済み。
チップ温度の更新。立上がりエッジで、新し
い温度コードが発生されます。
予約済み。
DC オフセット・オン。
DC オフセット・モジュールをイネーブル
IPath DC オフセットの下位 8 ビット。
LSB_OFFSET_I は 16 ビットの 2 の補数値
で、着信データに加算されます。
IPath DC オフセットの上位 8 ビット。
LSB_OFFSET_I は 16 ビットの 2 の補数値
で、着信 I データに加算されます。
QPath DC オフセットの下位 8 ビット。
LSB_OFFSET_Q は 16 ビットの 2 の補数値
で、着信 Q データに加算されます。
Reset
Access
0x0
0x0
0x2
R
R/W
R/W
0x0
R/W
0x0
0x0
R
R/W
0x3
R/W
0xF
R/W
0x0
R/W
0xFF
R/W
0xFF
R/W
0x46
R/W
0x10
R/W
0x0
R/W
0x0
0x0
0x0
0x0
R
R
R
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
R/W
0x0
R/W
AD9144
データシート
Address
0x139
Name
QPATH_DC_OFFSET
_1PART1
0x13A
IPATH_DC_OFFSET
_2PART
[7:0]
Bit Name
LSB_OFFSET_
Q[15:8]
[7:5]
RESERVED
[4:0]
SIXTEENTH_
OFFSET_I
[7:5]
RESERVED
[4:0]
SIXTEENTH_
OFFSET_Q
Settings
x
0x13B
QPATH_DC_OFFSET
_2PART
x
0x13C
IDAC_DIG_GAIN0
[7:0]
IDAC_DIG_
GAIN[7:0]
0x13D
IDAC_DIG_GAIN1
[7:4]
[3:0]
0x13E
QDAC_DIG_GAIN0
[7:0]
RESERVED
IDAC_DIG_
GAIN[11:8]
QDAC_DIG_
GAIN[7:0]
0x13F
QDAC_DIG_GAIN1
[7:4]
[3:0]
0x140
GAIN_RAMP_UP_
STEP0
[7:0]
RESERVED
QDAC_DIG_
GAIN[11:8]
GAIN_RAMP_UP_
STEP[7:0]
0x0
0xFFF
0x141
0x142
GAIN_RAMP_UP_
STEP1
GAIN_RAMP_DOWN
_STEP0
[7:4]
RESERVED
[3:0]
GAIN_RAMP_UP_
STEP[11:8]
[7:0]
GAIN_RAMP_
DOWN_STEP[7:0]
0
0xFFF
0x143
0x146
0x147
GAIN_RAMP_
DOWN_STEP1
DEVICE_CONFIG_
REG_1
BSM_STAT
[7:4]
RESERVED
[3:0]
GAIN_RAMP_
DOWN_STEP[11:8
]
DEVICE_CONFIG
_1
SOFTBLANKRB
[7:0]
[7:6]
00
01
10
11
0x14B
PRBS
[5:0]
7
RESERVED
PRBS_GOOD_Q
0
1
6
Rev. 0
PRBS_GOOD_I
－ 108/127 －
Description
QPath DC オフセットの上位 8 ビット。
LSB_OFFSET_Q は 16 ビットの 2 の補数値
で、着信 Q データに加算されます。
予約済み。
Reset
0x0
Access
R/W
0x0
R
SIXTEENTH_OFFSET_I は LSB の 16 番目の
5 ビット 2 の補数値で、着信 I データに加算
されます。
x/16 LSB DC オフセット
予約済み。
0x0
R/W
0x0
R
SIXTEENTH_OFFSET_Q は LSB の 16 番目の
5 ビット 2 の補数値で、着信 Q データに加算
されます。
x/16 LSB DC オフセット
I DAC デジタル・ゲインの下位 8 ビット。
IDAC_DIG_GAIN は、 IDAC のデジタル・ゲ
インです。デジタル・ゲインは、1/2048 ステ
ップの 0～4095/2048 の乗数です。
予約済み。
I DAC デジタル・ゲインの上位 4 ビット
0x0
R/W
0xEA
R/W
0x0
0xA
R
R/W
Q DAC デジタル・ゲインの下位 8 ビット。
QDAC_DIG_GAIN は、QDAC のデジタル・
ゲインです。デジタル・ゲインは、1/2048 ス
テップの 0～4095/2048 の乗数です。
予約済み。
Q DAC デジタル・ゲインの上位 4 ビット
0xEA
R/W
0x0
0xA
R
R/W
ゲイン・ランプアップ・ステップの下位 8 ビ
ット。GAIN_RAMP_UP_STEP は、ゲインが
割り当てられた値へランプさせられるとき、
BSM のランピング機能の振幅ステップ・サ
イズを制御します。
最小ランプアップ・ステップ・サイズ
最大ランプアップ・ステップ・サイズ
予約済み。
0x4
R/W
0x0
R
ゲイン・ランプアップ・ステップの上位 4 ビ
ット。説明についてはレジスタ 0x140 を参照
してください。
ゲイン・ランプダウン・ステップの下位 8 ビ
ット。GAIN_RAMP_DOWN_STEP は、ゲイ
ンが 0 へランプさせられるとき、BSM のラン
ピング機能の振幅ステップ・サイズを制御し
ます。
最小ランプダウン・ステップ・サイズ
最大ランプダウン・ステップ・サイズ
予約済み。
0x0
R/W
0x9
R/W
0x0
R
ゲイン・ランプダウン・ステップの上位 4 ビ
ット。説明についてはレジスタ 0x142 を参照
してください。
適切なデジタル・データパス設定のためには
0x01 を設定する必要があります。
ブランキング・ステート。
データがフル・ブランクです。
データ処理からフル・ブランキングへランピ
ング
フル・ブランクからデータ処理へランピング
データの処理中
予約済み。
正常データ・インジケータ虚数チャンネル。
不正シーケンスを検出
正常 PRBS シーケンスを検出
正常データ・インジケータ実数チャンネル。
0x0
R/W
0x0
R/W
0x0
R
0x0
0x0
R
R
0x0
R
AD9144
データシート
Address
Name
Bit Name
[5:3]
2
Settings
0
1
RESERVED
PRBS_MODE
0
1
1
PRBS_RESET
0
1
0
PRBS_EN
0
1
0x14C
0x14D
0x1B4
PRBS_ERROR_I
PRBS_ERROR_Q
DACPLLT4
0x1B5
DACPLLT5
0x1B6
0x1BB
DACPLLT6
DACPLLTB
[7:0]
[7:0]
7
[6:3]
PRBS_COUNT_I
PRBS_COUNT_Q
RESERVED
VCO_CAL_OFFSE
T
[2:0]
[7:4]
RESERVED
RESERVED
[3:0]
VCO_VAR
[7:4]
RESERVED
[3:0]
VCO_LVL_OUT
[7:5]
[4:3]
RESERVED
VCO_BIAS_TCF
[2:0]
VCO_BIAS_REF
0x1BD
DACPLLTD
[7:3]
[2:0]
RESERVED
VCO_CAL_REF_
TCF
0x1C4
[7:0]
0x200
DEVICE_CONFIG_
REG_2
MASTER_PD
[7:1]
0
DEVICE_CONFIG
_2
RESERVED
SPI_PD_MASTER
0x201
PHY_PD
[7:0]
SPI_PD_PHY
0x203
GENERIC_PD
[7:2]
1
RESERVED
SPI_SYNC1_PD
0
SPI_SYNC2_PD
[7:1]
RESERVED
0x206
Rev. 0
CDR_RESET
Description
不正シーケンスを検出
正常 PRBS シーケンスを検出
予約済み。
多項式の選択
7 ビット: x7 + x6 + 1
15 ビット: x15 + x14 + 1
エラー・カウンタのリセット。
通常動作
カウンタをリセット
PRBS チェッカをイネーブル。
ディスエーブル
イネーブル
エラー・カウント値実数チャンネル。
エラー・カウント値虚数チャンネル。
予約済み。
VCO キャリブレーション用のオフセットの
開始。VCO キャリブレーション・オフセッ
トに対応する値については、3 種類の DAC
PLL リファレンス周波数に対するルックア
ップ・テーブルのセクションを参照してくだ
さい。
予約済み。
正常動作のためにはデフォルト値を書込む必
要があります。
バラクタ KVO 設定。VCO バラクタ・リファ
レンスに対応する値については、3 種類の
DAC PLL リファレンス周波数に対するルッ
クアップ・テーブルのセクションを参照して
ください。
正常動作のためにはデフォルト値を書込む必
要があります。
VCO 振幅制御。VCO 出力レベルに対応する
値については、3 種類の DAC PLL リファレ
ンス周波数に対するルックアップ・テーブル
のセクションを参照してください。
予約済み。
VCO バイアスの温度係数。VCO バイアス温
度係数に対応する値については、3 種類の
DAC PLL リファレンス周波数に対するルッ
クアップ・テーブルのセクションを参照して
ください。
VCO バイアス制御。VCO バイアス・リファ
レンスに対応する値については、3 種類の
DAC PLL リファレンス周波数に対するルッ
クアップ・テーブルのセクションを参照して
ください。
予約済み。
キャリブレーション・リファレンスの温度係
数。このフィールドは、VCO バンド・キャ
リブレーション・リファレンス電圧の設定に
使用する電流の温度係数を設定します。
適切な DAC PLL 設定のためには 0x73 を設
定する必要があります。
予約済み。
JESD レシーバ・アナログ全体のパワーダウ
ン (全 8 チャンネル + バイアス)。
各 PHY パワーダウンでの SPI 優先。
SERDINx± PHY をパワーダウンさせるときは
対応するするビット x をセットします
予約済み。
SYNCOUT0±の LVDS バッファのパワーダウ
ン。
SYNCOUT1ｱの LVDS バッファのパワーダウ
ン。
予約済み。
E
A
A
E
A
－ 109/127 －
A
Reset
Access
0x0
0x0
R
R/W
0x0
R/W
0x0
R/W
0x0
0x0
0x0
0xF
R
R
R
R/W
0x0
0x8
R
R/W
0x3
R/W
0x4
R/W
0xA
R/W
0x0
0x1
R
R/W
0x4
R/W
0x0
0x0
R
R/W
0x33
R/W
0x0
0x1
R
R/W
0x0
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
R
AD9144
データシート
Address
Name
0
Bit Name
SPI_CDR_RESETN
Settings
0
1
0x230
0x232
0x268
CDR_OPERATING_
MODE_REG_0
DEVICE_CONFIG_
REG_3
EQ_BIAS_REG
[7:6]
RESERVED
5
ENHALFRATE
[4:2]
RESERVED
1
CDR_OVERSAMP
0
[7:0]
RESERVED
DEVICE_CONFIG
_3
EQ_POWER_
MODE
[7:6]
00
01
0x280
0x281
SERDESPLL_
ENABLE_CNTRL
PLL_STATUS
[5:0]
RESERVED
[7:3]
RESERVED
2
RECAL_SERDESP
LL
1
0
RESERVED
ENABLE_
SERDESPLL
[7:6]
5
RESERVED
SERDES_PLL_
OVERRANGE_H
4
SERDES_PLL_
OVERRANGE_L
3
SERDES_PLL_CA
L_
VALID_RB
RESERVED
SERDES_PLL_
LOCK_RB
[2:1]
0
0x289
REF_CLK_DIVIDER
_
LDO
[7:3]
RESERVED
2
DEVICE_CONFIG
_4
SERDES_PLL_DIV
_MODE
[1:0]
00
01
10
0x291
Rev. 0
DEVICE_CONFIG_
REG_5
[7:0]
DEVICE_CONFIG
_5
－ 110/127 －
Description
全 PHY のデジタル制御ロジックのリセッ
ト。
CDR をリセット状態に維持
CDR をイネーブル
予約済み。
Reset
0x1
Access
R/W
0x0
R
ハーフ・レート CDR 動作をイネーブル。
5.65 Gbps ≤ レーン・レート ≤ 10.64 の場合、1
に設定してください。
正常動作のためにはデフォルト値を書込む必
要があります。
入力データのオーバーサンプリングをイネー
ブル。1.42 Gbps ≤ レーン・レート ≤ 2.76 Gbps
の場合、1 に設定してください。
予約済み。
適切な JESD インターフェース設定のために
は 0xFF を設定する必要があります。
イコライザ・パワー/挿入損失機能の制御。
0x1
R/W
0x2
R/W
0x0
R/W
0x0
0x0
R
R/W
0x1
R/W
0x22
R/W
0x0
R
SERDES PLL の再キャリブレーション。立上
がりエッジで、SERDES PLL が再キャリブレ
ーションされます。
予約済み。
SERDES PLL のイネーブル。このビットを設
定すると、SERDES PLL がイネーブルされて
キャリブレーションされます。
予約済み。
SERDES PLL 上側オーバーレンジ。このビッ
トは、DAC PLL が動作帯域の下限に一致し
たことを表示します。再キャリブレーショ
ン。
SERDES PLL 下側オーバーレンジ。このビッ
トは、DAC PLL が動作帯域の下限に一致し
たことを表示します。再キャリブレーショ
ン。
SERDES PLL キャリブレーション有効。この
ビットは、SERDES PLL が正常にキャリブレ
ーションされたことを表示します。
予約済み。
SERDES PLL のロック。PLL がロックしたと
き、PLL がこのビットをハイ・レベルに設定
します。
予約済み。
0x0
R/W
0x0
0x0
R
R/W
0x0
0x0
R
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
適切な SERDES PLL 設定のためには 1 を設
定する必要があります。
SERDES PLL リファレンス・クロック分周
比。このフィールドは、SERDES PLL 位相周
波数検出器 (PFD)に入力する前に、SERDES
PLL リファレンス・クロックの分周を制御
します。。fREF/DivFactor = 35～80MHz とな
るように設定する必要があります。
5.65 Gbps～10.64 Gbps のレーン・レートの場
合 4 分周
2.83 Gbps～5.52 Gbps のレーン・レートの場
合 2 分周
1.42 Gbps～2.76 Gbps のレーン・レートの場合
1 分周
適切な SERDES PLL 設定のためには 0x49 を
設定する必要があります。
0x0
R/W
0x0
R/W
0x46
R/W
通常モード
低消費電力モード
正常動作のためにはデフォルト値を書込む必
要があります。
予約済み。
AD9144
データシート
Address
0x29C
0x29F
0x2A4
0x2A5
Name
DEVICE_CONFIG_
REG_6
DEVICE_CONFIG_
REG_7
DEVICE_CONFIG_
REG_8
SYNCOUTB_SWING
[7:0]
[7:0]
[7:0]
[7:1]
0
Bit Name
DEVICE_CONFIG
_6
DEVICE_CONFIG
_7
DEVICE_CONFIG
_8
RESERVED
SYNCOUTB_
SWING_MD
Settings
0x2AA
0x2AB
0x2AE
0x2B1
0x2B2
0x300
TERM_BLK1_
CTRLREG0
DEVICE_CONFIG_
REG_9
DEVICE_CONFIG_
REG_10
TERM_BLK2_
CTRLREG0
DEVICE_CONFIG_
REG_11
DEVICE_CONFIG_
REG_12
GENERAL_JRX_
CTRL_0
[7:1]
RESERVED
0
RCAL_TERMBLK
1
[7:0]
DEVICE_CONFIG
_9
DEVICE_CONFIG
_ 10
RESERVED
[7:0]
[7:1]
0
RCAL_TERMBLK
2
[7:0]
DEVICE_CONFIG
_ 11
DEVICE_CONFIG
_ 12
RESERVED
[7:0]
7
6
CHECKSUM_MOD
E
1
RESERVED
LINK_MODE
0
1
2
LINK_PAGE
0
1
[1:0]
Rev. 0
Access
R/W
0x33
R/W
0x4B
R/W
0x0
0x0
R
R/W
0x0
R
終端のキャリブレーション。このビットの立
上がりエッジで、PHY0、PHY1、PHY6、
PHY7 の各終端が 50 Ω にキャリブレーショ
ンされます。
適切な JESD インターフェース終端設定のた
めには 0xB7 を設定する必要があります。
適切な JESD インターフェース終端設定のた
めには 0x87 を設定する必要があります。
予約済み。
0x0
R/W
0xC3
R/W
0x93
R/W
0x0
R
終端のキャリブレーション。このビットの立
上がりエッジで、PHY2、PHY3、PHY4、
PHY5 の各終端が 50 Ω にキャリブレーショ
ンされます。
適切な JESD インターフェース終端設定のた
めには 0xB7 を設定する必要があります。
適切な JESD インターフェース終端設定のた
めには 0x87 を設定する必要があります。
予約済み。
0x0
R/W
0xC3
R/W
0x93
R/W
0x0
R
チェックサム・モード。このビットは、ロー
カルに発生される JESD204B リンク・パラメ
ータのチェックサム方法を制御します。値は
FCMP レジスタ (レジスタ 0x40E、レジスタ
0x416、レジスタ 0x41E、レジスタ 0x426、
レジスタ 0x42E、レジスタ 0x436、レジスタ
0x43E、レジスタ 0x446)に格納されます。
チェックサムは、、JESD204B 規格の表 20
のセクション 8.3 に規定されるリンク設定表
内の各フィールドを加算して計算されます。
チェックサムは、パックされたリンク設定フ
ィールドを格納するレジスタを加算して計算
されます (Σ[0x450:0x45C] modulo 256)。
予約済み。
リンク・モード。このレジスタは、シング
ル・リンクまたはデュアル・リンク・モード
を選択します。
シングル・リンク・モード
デュアル・リンク・モード
リンク・ページング。使用するリンクのレジ
スタ・マップを選択します。このページング
は、レジスタ 0x401～0x47E に有効です。
Link 0 レジスタ・マップを使用
Link 1 レジスタ・マップを使用
リンク・イネーブル。これらのビットは
JESD204B レシーバ・デジタル回路を起動し
ます。ビット 0 は Link 0 を、ビット 1 は
Link 1 をそれぞれ起動します。すべての
JESD204B パラメータが設定され、DAC PLL
がイネーブル／ロックされ(レジスタ
0x084[1] = 1)、JESD204B PHY がイネーブル
され (レジスタ 0x200 = 0x00)、キャリブレー
ションされた(レジスタ 0x281[2] = 0)された
後にのみ、リンクがイネーブルされます。
0x0
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
R/W
E
0
[5:4]
3
Reset
0x17
A
A
0
1
0x2A7
Description
適切な SERDES PLL 設定のためには 0x24 を
設定する必要があります。
適切な SERDES PLL 設定のためには 0x73 を
設定する必要があります。
適切なクロック設定のためには 0xFF を設定
する必要があります。
予約済み。
SYNCOUTx± 振幅モード。SYNCOUTx± ピ
ンの出力差動振幅モードを設定します。詳細
については、表 8 を参照してください。
通常振幅モード
大振幅モード
予約済み。
LINK_EN
－ 111/127 －
AD9144
データシート
Address
Name
Bit Name
Settings
0b00
0b01
0b10
0b11
0x301
GENERAL_JRX_CTRL
_1
[7:3]
RESERVED
[2:0]
SUBCLASSV_
LOCAL
000
001
0x302
0x303
DYN_LINK_LATENCY
_0
DYN_LINK_LATENCY
_1
[7:5]
RESERVED
[4:0]
DYN_LINK_
LATENCY_0
[7:5]
RESERVED
[4:0]
DYN_LINK_
LATENCY_1
0x304
LMFC_DELAY_0
[7:5]
[4:0]
RESERVED
LMFC_DELAY_0
0x305
LMFC_DELAY_1
[7:5]
[4:0]
RESERVED
LMFC_DELAY_1
0x306
LMFC_VAR_0
[7:5]
[4:0]
RESERVED
LMFC_VAR_0
0x307
LMFC_VAR_1
[7:5]
[4:0]
RESERVED
LMFC_VAR_1
0x308
XBAR_LN_0_1
[7:6]
[5:3]
RESERVED
LOGICAL_LANE1
_SRC
[2:0]
LOGICAL_LANE0
_SRC
[7:6]
[5:3]
RESERVED
LOGICAL_LANE3
_SRC
x
x
0x309
XBAR_LN_2_3
x
Rev. 0
－ 112/127 －
Description
JESD Link 1 および JESD Link 0 をディスエー
ブル
JESD Link 1 をディスエーブルし、JESD Link
0 をイネーブル
JESD Link 1 をイネーブル、JESD Link 0 をデ
ィスエーブル
JESD Link 1 および JESD Link 0 をイネーブル
予約済み。
Reset
Access
0x0
R
JESD204B サブクラス。
0x1
R/W
サブクラス 0
サブクラス 1
予約済み。
0x0
R
ダイナミック・リンク遅延: Link 0。Link 0 の
LMFCRx と直前到着の LMFC 境界との間の、
PCLK サイクル数で表した遅延。ディタミニ
スティック・レイテンシのセクションを参照
してください。
予約済み。
0x0
R
0x0
R
ダイナミック・リンク遅延: Link 1。Link 1 の
LMFCRx と直前到着の LMFC 境界との間の、
PCLK サイクル数で表した遅延。ディタミニ
スティック・レイテンシのセクションを参照
してください。
予約済み。
LMFC 遅延: Link 0 の LMFC から LMFCRx ま
での Link 0 遅延。単位はサブクラス 1 に対
してはフレーム・クロック・サイクル数、サ
ブクラス 0 に対しては PCLK サイクル数で
す。ディタミニスティック・レイテンシのセ
クションを参照してください。
予約済み。
LMFC 遅延: Link 1 の LMFC から LMFCRx ま
での Link 1 遅延。単位はサブクラス 1 に対
してはフレーム・クロック・サイクル数、サ
ブクラス 0 に対しては PCLK サイクル数で
す。ディタミニスティック・レイテンシのセ
クションを参照してください。
予約済み。
可変遅延バッファ: Link 0。リンク間および電
源サイクル間で一貫性を確保するためにバッ
ファからデータを読出すタイミングを設定し
ます。単位は PCLK サイクル数。ディタミニ
スティック・レイテンシのセクションを参照
してください。
この設定値は 10 を超えることはできません。
予約済み。
可変遅延バッファ: Link 1。リンク間および電
源サイクル間で一貫性を確保するためにバッ
ファからデータを読出すタイミングを設定し
ます。単位は PCLK サイクル数。ディタミニ
スティック・レイテンシのセクションを参照
してください。
この設定値は 10 を超えることはできません。
予約済み。
論理レーン 1 ソース。論理レーン 1 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
論理レーン 0 ソース。論理レーン 0 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
予約済み。
論理レーン 3 ソース。論理レーン 3 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
0x0
R
0x0
0x0
R
R/W
0x0
0x0
R
R/W
0x0
0x6
R
R/W
0x0
0x6
R
R/W
0x0
0x1
R
R/W
0x0
R/W
0x0
0x3
R
R/W
AD9144
データシート
Address
Name
[2:0]
Bit Name
LOGICAL_LANE2
_SRC
Settings
x
0x30A
XBAR_LN_4_5
[7:6]
[5:3]
RESERVED
LOGICAL_LANE5
_SRC
[2:0]
LOGICAL_LANE4
_SRC
[7:6]
[5:3]
RESERVED
LOGICAL_LANE7
_SRC
[2:0]
LOGICAL_LANE6
_SRC
x
x
0x30B
XBAR_LN_6_7
x
x
0x30C
FIFO_STATUS_REG_
0
[7:0]
LANE_FIFO_FULL
0x30D
FIFO_STATUS_REG_
1
[7:0]
LANE_FIFO_EMPT
Y
0x312
SYNCB_GEN_1
[7:6]
[5:4]
RESERVED
SYNCB_ERR
_DUR
Description
論理レーン 2 ソース。論理レーン 2 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
予約済み。
論理レーン 5 ソース。論理レーン 5 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
論理レーン 4 ソース。論理レーン 4 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
予約済み。
論理レーン 7 ソース。論理レーン 7 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
論理レーン 6 ソース。論理レーン 6 へ対応さ
せる物理レーンを選択。
SERDINx からのデータ
各論理レーンの FIFO フル・フラグ。フル
FIFO は、JESD204B 構成またはシステム・ク
ロックでのエラーを表示します。
レーン x の FIFO がフルの場合、このレジス
タのビット x がハイ・レベルになります。
各論理レーンの FIFO エンプティ・フラグ。
エンプティ FIFO は、JESD204B 構成またはシ
ステム・クロックでのエラーを表示します。
論理レーン x の FIFO がエンプティの場合、
このレジスタのビット x がハイ・レベルにな
ります。
予約済み。
エラー時の SYNCOUTx±ロー・レベルの継
続時間。この継続時間は、SYNCOUT0およ
び SYNCOUT1に適用されます。1 回または
複数回のパリティ不一致、テーブルに不記載
または予想外の制御文字エラーに遭遇した場
合、同期エラーがマルチフレームの終わりに
アサートされます。
½ PCLK サイクル
1 PCLK サイクル
2 PCLK サイクル
予約済み。
SERDES SPI 設定。物理層セットアップ・ス
テップとして 0x01 を書込む必要がありま
す。
PHY テスト・イネーブル。 PHY BER テスト
をイネーブルします。
レーン x の PHY テストをイネーブルするとき
はビット x をセットします。
予約済み。
Reset
0x2
Access
R/W
0x0
0x5
R
R/W
0x4
R/W
0x0
0x7
R
R/W
0x6
R/W
0x0
R
0x0
R
0x0
R/W
0x0
0x0
R/W
R/W
0x0
R/W
0x0
R
PHY エラー・カウント・ソース。レジスタ
0x31A～レジスタ 0x31C に報告する PHY エ
ラーを選択します。。
レーン x のエラー・カウントを報告します。
PHY PRBS パターンの選択。PHY BER テス
トの PRBS パターンを選択します。。
PRBS7
PRBS15
PRBS31
PHY PRBS テストの開始。PHY PRBS テスト
の開始と停止を行います。
テストを停止
テスト中
PHY PRBS テストのリセット。PHY PRBS テ
スト・ステート・マシンとエラー・カウンタ
をリセットします。
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
E
A
E
A
A
E
A
0
1
2
[3:0]
[7:0]
RESERVED
SERDES_SPI_
CONFIG
PHY_PRBS_TEST_E
N
[7:0]
PHY_TEST_EN
PHY_PRBS_TEST_CT
RL
7
RESERVED
[6:4]
PHY_SRC_ERR_CN
T
[3:2]
PHY_PRBS_PAT_SE
L
0x314
SERDES_SPI_REG
0x315
0x316
x
00
01
10
1
PHY_TEST_STAR
T
0
1
0
Rev. 0
PHY_TEST_RESE
T
－ 113/127 －
A
AD9144
データシート
Address
Name
Bit Name
Settings
0
Description
PHY PRBS テスト・ステート・マシンをイネ
ーブルします。
PHY PRBS テスト・ステート・マシンをリセ
ット状態に維持します。
PHY PRBS エラー・スレッショールドの下位
8 ビット。
Reset
Access
0x0
R/W
PHY PRBS エラー・スレッショールドの下位
8 ビット。
0x0
R/W
PHY PRBS エラー・スレッショールドの上位
8 ビット。
0x0
R/W
0x0
R
PHY_PRBS_ERR_
CNT[15:8]
PHY_PRBS_ERR_
CNT[23:16]
PHY_PRBS_PASS
PHY PRBS エラー・カウントの下位 8 ビッ
ト。
レジスタ 0x316[6:4]を使って選択したレーン
から報告された PHY BERT エラー・カウン
ト。
PHY PRBS エラー・カウントの下位 8 ビッ
ト。
PHY PRBS エラー・カウントの上位 8 ビッ
ト。
PHY PRBS テスト合格／不合格。
0x0
R
0x0
R
0xFF
R
ビット x は、レーン x の PHY PRBS 合格／
不合格物理に対応します。
物理レーン x のエラー・カウントが
PHY_PRBS_THRESHOLD を下回っている場
合、このビットは 1 に設定されます。
予約済み。
0x0
R
ショート・トランスポート層サンプルの選
択。ビット[3:2]を使って選択する DAC から
チェックするサンプルを選択します。
サンプル x
ショート・トランスポート層テスト DAC の
選択。サンプルする DAC を選択します。
DAC x からのサンプル
ショート・トランスポート層テストのリセッ
ト。ショート・トランスポート層テストの結
果をリセットします。
リセットしない
リセットする
ショート・トランスポート層テストのイネー
ブル。このテストの実行方法については、サ
ブクラス 0 のセクションを参照してくださ
い。
ディスエーブル
イネーブル
ショート・トランスポート層テストのリファ
レンス、サンプル LSB。これは、期待され
る DAC サンプルの下位 8 ビットです。
JESD204B レシーバ出力で受信された DAC
サンプルとの比較に使用されます。
ショート・トランスポート層テストのリファ
レンス、サンプル MSB。これは、期待され
る DAC サンプルの上位 8 ビットです。
JESD204B レシーバ出力で受信された DAC
サンプルとの比較に使用されます。
予約済み。
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R
ショート・トランスポート層テスト不合格。
このビットは、選択した DAC サンプルがリ
ファレンス・サンプルと一致するか否かを表
示します。一致する場合、テストに合格で、
その他の場合はテストに不合格です。
テストに合格
テストに不合格
0x0
R
1
0x317
0x318
0x319
0x31A
0x31B
0x31C
0x31D
0x32C
PHY_PRBS_TEST_
THRESHOLD_LOBI
TS
PHY_PRBS_TEST_
THRESHOLD_
MIDBITS
PHY_PRBS_TEST_
THRESHOLD_HIBIT
S
PHY_PRBS_TEST_
ERRCNT_LOBITS
[7:0]
PHY_PRBS_
THRESHOLD[7:0]
[7:0]
PHY_PRBS_
THRESHOLD[15:8
]
PHY_PRBS_
THRESHOLD[23:16
]
PHY_PRBS_ERR_
CNT[7:0]
PHY_PRBS_TEST_
ERRCNT_MIDBITS
PHY_PRBS_TEST_
ERRCNT_HIBITS
PHY_PRBS_TEST_
STATUS
[7:0]
SHORT_TPL_TEST_
0
[7:6]
RESERVED
[5:4]
SHORT_TPL_SP_
SEL
[3:2]
SHORT_TPL_DAC_
SEL
1
SHORT_TPL_TES
T_RESET
[7:0]
[7:0]
[7:0]
[7:0]
x
x
0
1
0
SHORT_TPL_TES
T_EN
0
1
0x32D
SHORT_TPL_TEST_
1
[7:0]
SHORT_TPL_REF
_
SP_LSB
0x32E
SHORT_TPL_TEST_
2
[7:0]
SHORT_TPL_REF
_
SP_MSB
0x32F
SHORT_TPL_TEST_
3
[7:1]
RESERVED
0
SHORT_TPL_FAIL
0
1
Rev. 0
－ 114/127 －
AD9144
データシート
Address
0x333
Name
DEVICE_CONFIG_
REG_13
0x334
JESD_BIT_INVERSE
_CTRL
[7:0]
0x400
DID_REG
[7:0]
DID_RD
0x401
BID_REG
[7:4]
ADJCNT_RD
[3:0]
BID_RD
7
6
RESERVED
ADJDIR_RD
5
PHADJ_RD
[4:0]
LID0_RD
7
SCR_RD
0x402
0x403
LID0_REG
SCR_L_REG
[7:0]
Bit Name
DEVICE_CONFIG
_
13
JESD_BIT_INVER
SE
Settings
0
1
[6:5]
[4:0]
RESERVED
L-1_RD
0
1
3
0x404
F_REG
[7:0]
F-1_RD
0
1
3
0x405
K_REG
[7:5]
[4:0]
RESERVED
K-1_RD
0x0F
0x1F
0x406
M_REG
[7:0]
M-1_RD
0
1
3
0x407
Rev. 0
CS_N_REG
[7:6]
CS_RD
5
RESERVED
－ 115/127 －
Description
適切な JESD インターフェース設定のために
は 0x01 を設定する必要があります。
Reset
00
Access
R/W
論理レーンの反転。論理レーン x 上の JESD
ディシリアライズ・データを反転させるとき
はビット x にハイ・レベルを設定します。
デバイス識別番号。JESD204B のセクション
8.3 の規定に従いリンク・レーン 0 で受信し
たリンク情報。
DAC LMFC の調整分解能。JESD204B のセク
ション 8.3 の規定に従いリンク・レーン 0 で
受信したリンク情報。
0 である必要があります。
バンク識別: DID の拡張子。JESD204B のセ
クション 8.3 の規定に従いリンク・レーン 0
で受信したリンク情報。
予約済み。
DAC LMFC の調整方向。JESD204B のセクシ
ョン 8.3 の規定に従いリンク・レーン 0 で受
信したリンク情報。0 である必要がありま
す。
JESD204B のセクション 8.3 の規定に従いリ
ンク・レーン 0 で受信した DAC リンク情報
に対する位相調整要求。0 である必要があり
ます。
レーン 0 のレーン識別情報。JESD204B のセ
クション 8.3 の規定に従いリンク・レーン 0
で受信したリンク情報。
送信スクランブリング・ステータス。
JESD204B のセクション 8.3 の規定に従いリ
ンク・レーン 0 で受信したリンク情報。
スクランブリングをディスエーブル
スクランブリングをイネーブル
予約済み。
コンバータ・デバイスあたりのレーン数。
JESD204B のセクション 8.3 の規定に従いリ
ンク・レーン 0 で受信したリンク情報。
コンバータあたり 1 レーン
コンバータあたり 2 レーン
コンバータあたり 4 レーン
フレームあたりのオクテット数。フレームあ
たり 1、2、4 オクテットの設定は有効です。
JESD204B のセクション 8.3 の規定に従いリ
ンク Lane 0 で受信したリンク情報。
(1 オクテット／フレーム)／レーン
(2 オクテット／フレーム)／レーン
(4 オクテット／フレーム)／レーン
予約済み。
マルチフレームあたりのフレーム数。16 ま
たは 32 の設定は有効です。JESD204B のセ
クション 8.3 の規定に従いリンク Lane 0 で受
信したリンク情報。
16 フレーム／マルチフレーム
32 フレーム／マルチフレーム
デバイスあたりのコンバータ数。JESD204B
のセクション 8.3 の規定に従いリンク・レー
ン 0 で受信したリンク情報。0、1、または 3
である必要があります。
1 コンバータ／デバイス
2 コンバータ／デバイス
4 コンバータ／デバイス
サンプルあたりのコントロール・ビット数。
JESD204B のセクション 8.3 の規定に従いリ
ンク・レーン 0 で受信したリンク情報。CS
は 0 である必要があります。
予約済み。
0x0
R/W
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
R
AD9144
データシート
Address
Name
[4:0]
Bit Name
N-1_RD
[7:5]
SUBCLASSV_RD
[4:0]
NP-1_RD
[7:5]
JESDV_RD
Settings
0x0F
0x408
NP_REG
0x0F
0x409
S_REG
000
001
[4:0]
S-1_RD
0
1
0x40A
HD_CF_REG
7
HD_RD
0
1
[6:5]
[4:0]
RESERVED
CF_RD
0x40B
RES1_REG
[7:0]
RES1_RD
0x40C
RES2_REG
[7:0]
RES2_RD
0x40D
CHECKSUM_REG
[7:0]
FCHK0_RD
0x40E
COMPSUM0_REG
[7:0]
FCMP0_RD
0x412
LID1_REG
[7:5]
[4:0]
RESERVED
LID1_RD
0x415
CHECKSUM1_REG
[7:0]
FCHK1_RD
0x416
COMPSUM1_REG
[7:0]
FCMP1_RD
0x41A
LID2_REG
0x41D
CHECKSUM2_REG
[7:5]
[4:0]
[7:0]
RESERVED
LID2_RD
FCHK2_RD
Rev. 0
－ 116/127 －
Description
コンバータ分解能。JESD204B のセクション
8.3 の規定に従いリンク・レーン 0 で受信し
たリンク情報。コンバータ分解能は 16 であ
る必要があります。
コンバータ分解能 = 16
デバイス・サブクラス・バージョン。
JESD204B のセクション 8.3 の規定に従いリ
ンク・レーン 0 で受信したリンク情報。
サンプルあたりの合計ビット数。JESD204B
のセクション 8.3 の規定に従いリンク・レー
ン 0 で受信したリンク情報。サンプルあたり
16 ビットである必要があります。
サンプルあたり 16 ビット。
JESD204 バージョン。JESD204B のセクショ
ン 8.3 の規定に従いリンク・レーン 0 で受信
したリンク情報。
JESD204A
JESD204B
フレーム・サイクルあたりの 1 コンバータの
サンプル数。1 と 2 の設定は有効です。表 34
と表 35 を参照してください。JESD204B の
セクション 8.3 の規定に従いリンク・レーン
0 で受信したリンク情報。
フレームあたり 1 コンバータのサンプル数 =
1
フレームあたり 1 コンバータのサンプル数 =
2
高密度フォーマット。JESD294B 規格のセク
ション 5.1.3 を参照してください。JESD204B
のセクション 8.3 の規定に従いリンク・レー
ン 0 で受信したリンク情報。
低密度モード
高密度モード: JESD204B のセクション 8.3 の
規定に従いレーン 0 で受信したリンク情報。
予約済み。
リンクあたりフレーム・クロック周期あたり
のコントロール・ワード数。JESD204B のセ
クション 8.3 の規定に従いリンク・レーン 0
で受信したリンク情報。ビット[4:0] は 0 で
ある必要があります。
予約済みフィールド 1。JESD204B のセクシ
ョン 8.3 の規定に従いリンク・レーン 0 で受
信したリンク情報。
予約済みフィールド 2。JESD204B のセクシ
ョン 8.3 の規定に従いリンク・レーン 0 で受
信したリンク情報。
リンク・レーン 0 のチェックサム。
JESD204B のセクション 8.3 の規定に従いリ
ンク・レーン 0 で受信したリンク情報。
リンク・レーン 0 の計算したチェックサム。
JESD204B レシーバは JESD204B のセクショ
ン 8.3 で規定されたレーン 0 で受信したリン
ク情報のチェックサムを計算します。計算方
法は CHECKSUM_MODE ビット (アドレス
0x300[6])で設定され、レジスタ 0x40D で同
様に計算されたチェックサムに一致する必要
があります。
予約済み。
リンク・レーン 1 のレーン識別情報。
JESD204B のセクション 8.3 の規定に従いレ
ーン 0 で受信したリンク情報。
リンク・レーン 1 のチェックサム。
JESD204B のセクション 8.3 の規定に従いレ
ーン 0 で受信したリンク情報。
リンク・レーン 1 の計算されたチェックサ
ム。レジスタ 0x40E の 説明を参照してくだ
さい。
予約済み。
リンク・レーン 2 のレーン識別。
リンク・レーン 2 のチェックサム。
Reset
0x0
Access
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
R
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
0x0
0x0
R
R
R
AD9144
データシート
Address
0x41E
Name
COMPSUM2_REG
[7:0]
Bit Name
FCMP2_RD
0x422
LID3_REG
[7:5]
[4:0]
[7:0]
[7:0]
RESERVED
LID3_RD
FCHK3_RD
FCMP3_RD
0x425
0x426
CHECKSUM3_REG
COMPSUM3_REG
0x42A
LID4_REG
[7:5]
[4:0]
[7:0]
[7:0]
RESERVED
LID4_RD
FCHK4_RD
FCMP4_RD
0x42D
0x42E
CHECKSUM4_REG
COMPSUM4_REG
0x432
LID5_REG
[7:5]
[4:0]
[7:0]
[7:0]
RESERVED
LID5_RD
FCHK5_RD
FCMP5_RD
0x435
0x436
CHECKSUM5_REG
COMPSUM5_REG
0x43A
LID6_REG
[7:5]
[4:0]
[7:0]
[7:0]
RESERVED
LID6_RD
FCHK6_RD
FCMP6_RD
0x43D
0x43E
CHECKSUM6_REG
COMPSUM6_REG
0x442
LID7_REG
CHECKSUM7_REG
COMPSUM7_REG
[7:5]
[4:0]
[7:0]
[7:0]
RESERVED
LID7_RD
FCHK7_RD
FCMP7_RD
0x445
0x446
0x450
ILS_DID
[7:0]
DID
0x451
ILS_BID
[7:4]
ADJCNT
[3:0]
BID
7
6
RESERVED
ADJDIR
5
PHADJ
[4:0]
LID0
7
SCR
0x452
0x453
ILS_LID0
ILS_SCR_L
Settings
0
1
[6:5]
[4:0]
RESERVED
L-1
0
1
3
7
0x454
ILS_F
[7:0]
F-1
0
1
3
0x455
Rev. 0
ILS_K
[7:5]
[4:0]
RESERVED
K-1
－ 117/127 －
Description
リンク・レーン 2 の計算されたチェックサム
(レジスタ 0x40E の説明を参照してくださ
い)。
予約済み。
リンク・レーン 3 のレーン識別。
リンク・レーン 3 のチェックサム。
リンク・レーン 3 の計算されたチェックサム
(レジスタ 0x40E の説明を参照してくださ
い)。
予約済み。
リンク・レーン 4 のレーン識別。
リンク・レーン 4 のチェックサム。
リンク・レーン 4 の計算されたチェックサム
(レジスタ 0x40E の説明を参照してくださ
い)。
予約済み。
リンク・レーン 5 のレーン識別。
リンク・レーン 5 のチェックサム。
リンク・レーン 5 の計算されたチェックサム
(レジスタ 0x40E の説明を参照してくださ
い)。
予約済み。
リンク・レーン 6 のレーン識別。
リンク・レーン 6 のチェックサム。
リンク・レーン 6 の計算されたチェックサム
(レジスタ 0x40E の説明を参照してくださ
い)。
予約済み。
リンク・レーン 7 のレーン識別。
リンク・レーン 7 のチェックサム。
リンク・レーン 7 の計算されたチェックサム
(レジスタ 0x40E の説明を参照してくださ
い)。
デバイス識別番号。JESD204B のセクション
8.3 の規定に従いリンク・レーン 0 で受信し
たリンク情報。レジスタ 0x400 で読出される
値を設定する必要があります。
DAC LMFC 調整分解能は 0 に設定する必要
があります。
バンク識別: DID の拡張子は、レジスタ
0x401[3:0]で読出される値を設定する必要が
あります。
予約済み。
DAC LMFC の調整方向。0 に設定する必要が
あります。
DAC に対する位相調整要求。0 に設定する必
要があります。
リンク・レーン 0 のレーン識別。レジスタ
0x402[4:0]で読出される値を設定する必要が
あります。
レシーバ・ディスクランブリング・イネーブ
ル。
ディスクランブリングをディスエーブル
ディスクランブリングをイネーブル
予約済み。
コンバータ・デバイスあたりのレーン数。表
34 と表 35 を参照してください。
コンバータあたり 1 レーン
コンバータあたり 2 レーン
コンバータあたり 4 レーン
コンバータあたり 8 レーン (シングル・リン
クの場合)
フレームあたりレーンあたりのオクテット
数。フレームあたり 1、2、4 (オクテット／
レーン) の設定は有効です。表 34 と表 35 を
参照してください。
(1 オクテット／レーン)／フレーム
(2 オクテット／レーン)／フレーム
(4 オクテット／レーン)／フレーム
予約済み。
マルチフレームあたりのフレーム数。16 ま
たは 32 の設定は有効です。F = 1 の場合、32
Reset
0x0
Access
R
0x0
0x0
0x0
0x0
R
R
R
R
0x0
0x0
0x0
0x0
R
R
R
R
0x0
0x0
0x0
0x0
R
R
R
R
0x0
0x0
0x0
0x0
R
R
R
R
0x0
0x0
0x0
0x0
R
R
R
R
0x0
R/W
0x0
R/W
0x0
R/W
0x0
0x0
R
R/W
0x0
R/W
0x0
R/W
0x1
R/W
0x0
0x3
R
R/W
0x0
R/W
0x0
0x1F
R
R/W
AD9144
データシート
Address
Name
Bit Name
Settings
0x0F
0x1F
0x456
ILS_M
[7:0]
M-1
0
1
3
0x457
ILS_CS_N
[7:6]
CS
0
5
[4:0]
RESERVED
N-1
[7:5]
SUBCLASSV
0xF
0x458
ILS_NP
0
1
[4:0]
NP-1
[7:5]
JESDV
0xF
0x459
ILS_S
000
001
[4:0]
S-1
0
1
0x45A
ILS_HD_CF
7
HD
0
1
[6:5]
[4:0]
RESERVED
CF
0x45B
0x45C
0x45D
ILS_RES1
ILS_RES2
ILS_CHECKSUM
[7:0]
[7:0]
[7:0]
RES1
RES2
FCHK0
0x46B
ERRCNTRMON_RB
[7:0]
READERRORCNT
R
0x46B
ERRCNTRMON
7
[6:4]
RESERVED
LANESEL
[3:2]
[1:0]
RESERVED
CNTRSEL
x
00
01
10
0x46C
Rev. 0
LANEDESKEW
[7:0]
LANEDESKEW
－ 118/127 －
Description
を設定する必要があります(レジスタ
0x476)。
16 フレーム／マルチフレーム
32 フレーム／マルチフレーム
デバイスあたりのコンバータ数。表 34 と表
35 を参照してください。
1 コンバータ／リンク
2 コンバータ／リンク
4 コンバータ／リンク (シングル・リンクの
場合)
サンプルあたりのコントロール・ビット数。
0 に設定する必要があります。コントロー
ル・ビットはサポートしていません。
サンプルあたりのコントロール・ビットは 0
です。
予約済み。
コンバータ分解能。16 ビット分解能を設定
する必要があります。
コンバータ分解能 = 16
デバイス・サブクラス・バージョン。
サブクラス 0
サブクラス 1
サンプルあたりの合計ビット数。サンプルあ
たり 16 ビットである必要があります。
サンプルあたり 16 ビット。
JESD204 バージョン。
JESD204A
JESD204B
フレーム・サイクルあたりの 1 コンバータの
サンプル数。1 と 2 の設定は有効です。表 34
と表 35 を参照してください。
フレームあたり 1 コンバータのサンプル数 =
1
フレームあたり 1 コンバータのサンプル数 =
2
高密度フォーマット。F = 1 の場合、HD に 1
を設定する必要があります。その他の場合
は、HD に 0 を設定する必要があります。
JESD204B 規格のセクション 5.1.3 を参照し
てください。
低密度モード
高密度モード
予約済み。
リンクあたりフレーム・クロック周期あたり
のコントロール・ワード数。0 に設定する必
要があります。コントロール・ビットはサポ
ートしていません。
予約済みフィールド 1。
予約済みフィールド 2。
リンク・レーン 0 のチェックサム。計算した
チェックサム。計算は 0x300[6]に依存しま
す。
JESD204B エラー・カウンタの読出し。
LANESEL と CNTRSEL (両方ともこの同じレ
ジスタ内)に書込みを行ってレーンとエラ
ー・カウンタを選択した後に、選択したエラ
ー・カウンタをここでリードバックします。
予約済み。
JESD204B エラー・カウンタに対するリン
ク・レーン選択。このレジスタでリードバッ
クするエラーが発生したレーンを選択しま
す。。
リンク・レーン x を選択します。
予約済み。
JESD204B エラー・カウンタの選択。このレ
ジスタでリードバックするエラー・タイプを
選択します。
BADDISCNTR: パリティ不一致カウンタの誤
動作
NITCNTR: テーブル不記載エラー・カウンタ
UCCCNTR: 予期しない制御文字カウンタ
レーン・スキューの除去。ビット x を設定す
ると、リンク・レーン x のスキューが除去さ
れます。
Reset
Access
0x1
R/W
0x0
R/W
0x0
0xF
R
R/W
0x1
R/W
0xF
R/W
0x1
R/W
0x0
R/W
0x1
R/W
0x0
0x0
R
R/W
0x0
0x0
0x45
R/W
R/W
R/W
0x0
R
0x0
0x0
R
W
0x0
0x0
R
W
0xF
R/W
AD9144
データシート
Address
0x46D
Name
BADDISPARITY_RB
[7:0]
Bit Name
BADDIS
Settings
0x46D
BADDISPARITY
7
RST_IRQ_DIS
6
DISABLE_ERR_
CNTR_DIS
5
RST_ERR_CNTR_D
IS
[4:3]
[2:0]
RESERVED
LANE_ADDR_DIS
0x46E
NIT_RB
[7:0]
NIT
0x46E
NIT_W
7
RST_IRQ_NIT
6
DISABLE_ERR_
CNTR_NIT
5
RST_ERR_CNTR_N
IT
[4:3]
[2:0]
RESERVED
LANE_ADDR_NIT
0x46F
UNEXPECTEDCONTROL_RB
[7:0]
UCC
0x46F
UNEXPECTEDCONTROL_W
7
RST_IRQ_UCC
6
DISABLE_ERR_
CNTR_UCC
5
RST_ERR_CNTR_
UCC
[4:3]
[2:0]
RESERVED
LANE_ADDR_UC
C
CODEGRPSYNC
0x470
CODEGRPSYNCFLG
[7:0]
Description
パリティ不一致文字エラー (BADDIS)。リン
ク・レーン x のパリティ不一致エラー・カウ
ントがレジスタ 0x47C のスレッショールドに
到達すると、ビット x がセットされます。
BADDIS IRQ のリセット。このビットに 1 を
書込んで、ビット[2:0]を使って選択したレー
ンの BADDIS IRQ をリセットします。
BADDIS エラー・カウンタのディスエーブ
ル。このビットに 1 を書込んで、ビット[2:0]
を使って選択したレーンの BADDIS エラ
ー・カウンタをディスエーブルします。
BADDIS エラー・カウンタのリセット。この
ビットに 1 を書込んで、ビット[2:0]を使って
選択したレーンの BADDIS エラー・カウン
タをリセットします。
予約済み。
ビット[7:5]で指定する機能のリンク・レー
ン・アドレス。
テーブル不記載文字エラー (NIT)。リンク・
レーン x の NIT エラー・カウントがレジス
タ 0x47C のスレッショールドに到達すると、
ビット x がセットされます。
IRQ のリセット。このビットに 1 を書込ん
で、ビット[2:0]を使って選択したレーンの
IRQ をリセットします。
エラー・カウンタのディスエーブル。このビ
ットに 1 を書込んで、ビット[2:0]を使って選
択したレーンのエラー・カウンタをディスエ
ーブルします。
エラー・カウンタのリセット。このビットに
1 を書込んで、ビット[2:0]を使って選択した
レーンのエラー・カウンタをリセットしま
す。
予約済み。
ビット[7:5]で指定する機能のリンク・レー
ン・アドレス。
予期しない制御文字エラー (UCC)。リンク・
レーン x の UCC エラー・カウントがレジス
タ 0x47C のスレッショールドに到達すると、
ビット x がセットされます。
IRQ のリセット。このビットに 1 を書込ん
で、ビット[2:0]を使って選択したレーンの
IRQ をリセットします。
エラー・カウンタのディスエーブル。このビ
ットに 1 を書込んで、ビット[2:0]を使って選
択したレーンのエラー・カウンタをディスエ
ーブルします。
エラー・カウンタのリセット。このビットに
1 を書込んで、ビット[2:0]を使って選択した
レーンのエラー・カウンタをリセットしま
す。
予約済み。
ビット[7:5]で指定する機能のリンク・レー
ン・アドレス。
コード・グループ同期フラグ (各インスタン
ス化されたレーン)。ビット 7 に 1 を書込む
と、IRQ がリセットされます。対応する IRQ
フラグはレジスタ 0x47A[0]に配置されてい
ます。CODEGRPSYNC 喪失で、同期要求が
アサーションされます。SYNCOUT 信号と
SYSREF 信号のセクションおよびディタミニ
スティック・レイテンシのセクションを参照
してください。
同期がロストしました。
同期しました。
フレーム同期フラグ (各インスタンス化され
たレーン)。このレジスタは、各レーンのラ
イブ・ステータスを表示します。ビット 7 に
1 を書込むと、IRQ がリセットされます。フ
レーム同期が外れると、自動的に同期シーケ
ンスが開始されます。
同期がロストしました。
同期しました。
Reset
0x0
Access
R
0x0
W
0x0
W
0x0
W
0x0
0x0
R
W
0x0
R
0x0
W
0x0
W
0x0
W
0x0
0x0
R
W
0x0
R
0x0
W
0x0
W
0x0
W
0x0
0x0
R
W
0x0
R/W
0x0
R/W
E
A
0
1
0x471
FRAMESYNCFLG
[7:0]
FRAMESYNC
0
1
Rev. 0
－ 119/127 －
A
AD9144
データシート
Address
0x472
Name
GOODCHKSUMFLG
[7:0]
Bit Name
GOODCHECKSU
M
Settings
0
1
0x473
INITLANESYNCFLG
[7:0]
INITIALLANESYN
C
Description
正常チェックサム・フラグ (各インスタンス
化されたレーン)。ビット 7 に 1 を書込む
と、IRQ がリセットされます。対応する IRQ
フラグはレジスタ 0x47A[2] に配置されてい
ます。
直前に計算されたチェックサムが不正
直前に計算されたチェックサムが正常
初期レーン同期フラグ (各インスタンス化さ
れたレーン)。ビット 7 に 1 を書込むと、IRQ
がリセットされます。対応する IRQ フラグ
はレジスタ 3x47A[0]に配置されています。
同期外れは、SYNCOUT1±また
は SYNCOUT0±でも報告されま
す。SYNCOUT 信号と SYSREF 信号のセク
ションおよびディタミニスティック・レイテ
ンシのセクションを参照してください。
フレームあたりのオクテット数。1、2 また
は 4 の設定は有効です。表 34 と表 35 を参照
してください。
1 オクテット／フレーム
2 オクテット／フレーム
4 オクテット／フレーム
ILAS テスト・モード。JESD204B 仕様のセ
クション 5.3.3.8 で規定されています。
JESD204B レシーバは、受信 ILAS フレーム
を継続的に受信します。
通常リンク動作
予約済み。
スレッショールド・マスクのイネーブル。
SYNC_ASSERTION_MASK (レジスタ
0x47B[7:5])を使用する場合、このビットをセ
ットします。
予約済み。
ILAS 時の K マルチフレーム数 (4 分周)。マ
ルチフレーム数を設定して、初期レーン・ア
ライメント・シーケンスを送信します。0 を
設定することはできません。
ILAS 時に 4x マルチフレーム
パリティ不一致マスク。
パリティ不一致カウントが任意のレーンで
ERRORTHRESH に到達すると、IRQがロ
ー・レベルになります。
テーブル不記載マスク。
テーブル不記載文字カウントが任意のレーン
で ERRORTHRESH に到達すると、IRQがロ
ー・レベルになります。
予期しない制御文字エラー・マスク。
予期しない制御文字エラー・カウントが任意
のレーンで ERRORTHRESH に到達する
と、IRQがロー・レベルになります。
予約済み。
初期レーン同期マスク。
初期レーン同期 (0x473) が任意のレーンで失
敗すると、IRQがロー・レベルになります。
チェックサム不一致マスク。
任意のレーンでチェックサム (0x472) 不一致
が発生すると、IRQがロー・レベルになりま
す。
フレーム同期マスク
レーン同期 (0x471) が任意のレーンで失敗す
ると、IRQがロー・レベルになります。
コード・グループ同期マシン・マスク。
コード・グループ同期 (0x470) が任意のレー
ンで失敗すると、IRQがロー・レベルになり
ます。
パリティ不一致エラー・カウント。
パリティ不一致文字カウントが少なくとも 1
レーンで ERRORTHRESH (0x47C)に到達し
ました。レジスタ 0x46D を読出して、エラ
ーが発生したレーンを特定してください。
テーブル不記載エラー・カウント
テーブル不記載エラーカウントが少なくとも
1 レーンで ERRORTHRESH (0x47C)に到達し
Reset
0x0
Access
R/W
0x0
R/W
0x1
R/W
0x0
R/W
0x0
0x0
R
R/W
0x0
0x1
R
R/W
0x0
W
0x0
W
0x0
W
0x0
0x0
R
W
0x0
W
0x0
W
0x0
W
0x0
R
0x0
R
E
A
A
E
A
A
E
A
A
0x476
CTRLREG1
[7:0]
F
1
2
4
0x477
CTRLREG2
7
ILAS_MODE
1
0
[6:4]
3
RESERVED
THRESHOLD_
MASK_EN
0x478
KVAL
[2:0]
[7:0]
RESERVED
KSYNC
0x47A
IRQVECTOR_MASK
7
BADDIS_MASK
x
1
E
A
A
6
NIT_MASK
1
E
A
5
UCC_MASK
1
A
E
A
A
4
3
RESERVED
INITIALLANESYN
C_MASK
1
E
A
2
BADCHECKSUM_
MASK
1
A
E
A
A
1
FRAMESYNC_
MASK
1
E
A
0
CODEGRPSYNC_
MASK
1
A
E
A
0x47A
IRQVECTOR_FLAG
7
BADDIS_FLAG
1
6
NIT_FLAG
1
Rev. 0
－ 120/127 －
A
AD9144
データシート
Address
Name
Bit Name
5
Settings
UCC_FLAG
1
4
3
2
1
0
0x47B
SYNCASSERTIONMA
SK
7
RESERVED
INITIALLANESYN
C_FLAG
1
BADCHECKSUM_
FLAG
1
FRAMESYNC_
FLAG
1
CODEGRPSYNC_
FLAG
1
BADDIS_S
1
Description
ました。レジスタ 0x46E を読出して、エラ
ーが発生したレーンを特定してください。
予期しない制御文字エラー・カウント
予期しない制御文字カウントが少なくとも 1
レーンで ERRORTHRESH (0x47C)に到達し
ました。レジスタ 0x46F を読出して、エラー
が発生したレーンを特定してください。
予約済み。
初期レーン同期フラグ。
初期レーン同期が少なくとも 1 レーンで喪失
しました。レジスタ 0x473 を読出して、エラ
ーが発生したレーンを特定してください。
チェックサム不一致フラグ。
チェックサム不一致が少なくとも 1 レーンで
発生しました。レジスタ 0x472 を読出して、
エラーが発生したレーンを特定してくださ
い。
フレーム同期フラグ。
フレーム同期が少なくとも 1 レーンで喪失し
ました。レジスタ 0x471 を読出して、エラー
が発生したレーンを特定してください。
コード・グループ同期フラグ。
コード・グループ同期が少なくとも 1 レーン
で喪失しました。レジスタ 0x470 を読出し
て、エラーが発生したレーンを特定してくだ
さい。
同期でのパリティ不一致エラー。
パリティ不一致文字カウントがレジスタ
0x47C のスレッショールドに到達する
と、SYNCOUTx±に同期要求がアサートされ
ます。
同期でのテーブル不記載エラー。
テーブル不記載文字カウントがレジスタ
0x47C のスレッショールドに到達する
と、SYNCOUTx±に同期要求がアサートされ
ます。
同期での予期しない制御文字エラー。
予期しない制御文字カウントがレジスタ
0x47C のスレッショールドに到達する
と、SYNCOUTx±に同期要求がアサートされ
ます。
設定不一致 IRQ。CMM_ENABLE がハイ・
レベルの場合、このビットは立上がりエッジ
でラッチして、 IRQをロー・レベルにしま
す。ラッチした場合に 1 を書込むと、このビ
ットはクリアされます。CMM_ENABLE が
ロー・レベルの場合、このビットは機能しま
せん。
リンク・レーン 0 設定レジスタ (レジスタ
0x450～レジスタ 0x45D)は、JESD204B 送信
設定 (レジスタ 0x400～ レジスタ 0x40D)に一
致しません。
設定不一致 IRQ イネーブル。
設定不一致が検出された場合、IRQ の発生が
イネーブルされます。
設定不一致 IRQ をディスエーブル
予約済み。
エラー・スレッショールド。パリティ不一
致、テーブル不記載、予期しない制御文字の
各エラーがカウントされ、エラー・スレッシ
ョールド値と比較されます。カウントがスレ
ッショールドに到達すると、IRQ が発生する
か、またはマスク・レジスタ設定に従
い SYNCOUTx± 信号がアサートされます。
または両方が発生します。すべてのレーンで
機能が実行されます。
レーンのイネーブル。ビット x を設定する
と、リンク・レーン x がイネーブルされま
す。
正常動作のためにはコード・グループ・パタ
ーンを受信する前にこのレジスタを設定する
必要があります。
予約済み。
Reset
Access
0x0
R
0x0
0x0
R
R
0x0
R
0x0
R
0x0
R
0x0
R/W
0x0
R/W
0x0
R/W
0x0
R/W
0x1
R/W
0x0
0xFF
R
R/W
0xF
R/W
0x0
R
E
A
A
6
NIT_S
1
E
A
A
5
UCC_S
1
E
A
A
4
CMM
E
A
1
3
CMM_ENABLE
1
0
0x47C
ERRORTHRES
[2:0]
[7:0]
RESERVED
ETH
A
E
A
0x47D
LANEENABLE
[7:0]
LANE_ENA
0x47E
RAMP_ENA
[7:1]
RESERVED
Rev. 0
－ 121/127 －
A
AD9144
データシート
Address
Name
0
Bit Name
ENA_RAMP_
CHECK
Settings
0
1
0x520
DIG_TEST0
[7:2]
RESERVED
0x521
DC_TEST_VALUEI0
1
0
[7:0]
0x522
DC_TEST_VALUEI1
[7:0]
0x523
DC_TEST_VALUEQ
0
DC_TEST_VALUEQ
1
[7:0]
DC_TEST_MODE
RESERVED
DC_TEST_
VALUEI[7:0]
DC_TEST_
VALUEI [15:8]
DC_TEST_
VALUEQ[7:0]
DC_TEST_
VALUEQ[15:8]
0x524
Rev. 0
[7:0]
－ 122/127 －
Description
ILAS 開始でのランプ・チェッキンクのイネ
ーブル。
ILAS 開始でのランプ・チェックをディスエ
ーブル; ILAS データをランプする必要があり
ます。
ランプ・チェックをイネーブル; ILAS データ
は 00-01-02 で開始するランプである必要が
あります。そうでない場合は、ランプ ILAS
は失敗するため、デバイスは起動しません。
正常動作のためにはデフォルト値を書込む必
要があります。
DC テスト・モード
予約済み。
I DAC の DC テスト・モードの DC 値下位バ
イト。
I DAC の DC テスト・モードの DC 値上位バ
イト。
Q DAC の DC テスト・モードの DC 値下位
バイト。
Q DAC の DC テスト・モードの DC 値上位
バイト。
Reset
0x0
Access
W
0x7
R/W
0x0
0x0
0x0
R/W
R/W
R/W
0x0
R/W
0x0
R/W
0x0
R/W
AD9144
データシート
3種類のDAC PLL リファレンス周波数に対するルックアップ・テーブル
ルックアップ・テーブルを新しい値で置き換えるか、またはル
ープ・フィルタ・レジスタに新しい値を直接書込むことにより、
シンセサイザ性能を調整するためにループ・フィルタを再設定
することが可能です。 任意の特定の要求を満たすため標準の
PLL フィルタ式を使ってカスタム・ループ・フィルタを計算た
めの VCO ゲイン定数が表に記載してあります。
表 96～表 98 に、様々な DAC PLL リファレンス周波数を示しま
す。VCO 温度補償を可能にするため、表 96～表 98 に種々のリ
ファレンス周波数を示します。目的は、ユーザーがより長くよ
り正確なキャリブレーション時間を使って、デバイス動作状態
が限りなく続くようにすることです。
表 96、表 97、表 98 は、それぞれ 40 MHz、60 MHz、80 MHz の
リファレンス周波数を対象としています。正しい表の使用は、
ループ fREF を動作モードに最も近づける方法です。
内蔵部品の分解能と設定可能なチャージ・ポンプ電流の組み合
わせにより、与えられた周波数動作に対して非常に広範囲なル
ープ帯域幅が得られます。
表 96.リファレンス周波数 40 MHz、ループ帯域幅 = 0.25 MHz
Band
Index
VCO
Freq.
(GHz)
0
8
16
24
32
40
48
56
64
72
80
88
96
104
112
120
128
136
144
152
160
168
176
184
192
200
208
216
224
232
240
248
256
264
272
280
288
296
304
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
12.605
12.245
11.906
11.588
11.288
11.007
10.742
10.492
10.258
10.036
9.8270
9.6311
9.4453
9.2698
9.1036
8.9463
8.7970
8.6553
8.5206
8.3923
8.2699
8.1531
8.0414
7.9344
7.8318
7.7332
7.6384
7.5471
7.4590
7.3740
7.2919
7.2124
7.1355
7.0610
6.9887
6.9186
6.8506
6.7846
6.7205
Rev. 0
DAC
Reg.
0x1B6
[3:0]
Reg.
0x1B5
[3:0]
Reg.
0x1BB
[2:0]
Reg.
0x1B
B
[4:3]
Reg.
0x1B4
[6:3]
Reg.
0x1C5
[3:0]
Reg.
0x08A
[5:0]
Reg.
0x087
[7:4]
Reg.
0x087
[3:0]
Reg.
0x088
[7:4]
Reg.
0x088
[3:0]
0x089
[3:0]
VCO
KV
(MHz
)
VCO
Output
Level
VCO
Vara 1
VCO
Bias
Ref
VCO
Bias
TC 2
VCO
Cal
Offset
VCO
Vara1
Ref.
Charge
Pump
Current
Loop
Filter
C2
Loop
Filter
C1
Loop
Filter
R1
Loop
Filter
C3
Loop
Filter
R3
151.8
137.3
124.9
114.2
104.9
96.74
89.57
83.23
77.58
72.54
68.01
63.93
60.24
56.89
53.84
51.05
67.48
64.22
61.21
58.43
55.86
53.48
51.26
49.19
47.26
45.46
43.76
42.17
40.68
39.27
37.94
36.68
35.49
34.37
33.30
32.28
31.32
30.41
29.53
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
10
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
4
4
4
4
4
4
4
5
5
5
5
5
5
5
5
5
6
6
6
6
6
6
6
6
6
6
6
6
6
7
7
7
7
7
7
7
7
7
7
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
2
2
2
2
2
2
2
2
2
2
15
15
15
15
15
15
14
14
14
14
14
14
14
14
14
14
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
8
8
8
8
8
8
8
9
9
9
9
9
9
9
9
9
11
11
11
11
11
11
11
11
11
11
11
11
11
12
12
12
14
14
14
14
14
14
14
8
9
9
10
11
11
12
13
13
14
15
15
16
17
17
18
13
14
14
15
15
16
16
17
17
17
18
18
19
19
20
20
21
21
22
22
23
23
24
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
12
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
3
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
14
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
16F16F
17F17F
－ 123/127 －
AD9144
データシート
Band
Index
VCO
Freq.
(GHz)
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328
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344
352
360
368
376
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408
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47
48
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51
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6.5978
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1
Vara はバラクタです。
2
TC は温度係数です。
DAC
Reg.
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Reg.
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Reg.
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Reg.
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Reg.
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Reg.
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Reg.
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[3:0]
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KV
(MHz
)
VCO
Output
Level
VCO
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VCO
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Ref
VCO
Bias
TC 2
VCO
Cal
Offset
VCO
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Ref.
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Pump
Current
Loop
Filter
C2
Loop
Filter
C1
Loop
Filter
R1
Loop
Filter
C3
Loop
Filter
R3
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10
10
10
10
10
10
10
10
10
10
10
10
10
1
1
1
1
1
3
3
3
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3
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7
7
7
7
7
7
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7
7
7
7
7
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2
2
2
2
3
3
3
3
3
3
3
3
3
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15
15
15
15
15
15
15
15
15
15
15
15
15
14
14
14
14
14
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12
12
12
12
12
12
12
12
24
25
25
26
26
17
17
17
18
18
18
18
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19
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12
12
12
12
12
12
12
12
12
12
12
12
12
3
3
3
3
3
3
3
3
3
3
3
3
3
3
14
14
14
14
14
14
14
14
14
14
14
14
14
14
15
15
15
15
15
15
15
15
15
15
15
15
15
15
11
11
11
11
11
11
11
11
11
11
11
11
11
11
16F16F
17F17F
表 97.リファレンス周波数 60 MHz、ループ帯域幅 = 0.25 MHz
Ban
d
Inde
x
VCO
Freq.
(GHz)
0
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160
168
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184
1
2
3
4
5
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9
10
11
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24
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Rev. 0
Reg.
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Reg.
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B
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Reg.
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B
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Reg.
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Reg.
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Reg.
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Reg.
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Bias
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Offset
VCO
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t
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Filter
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Filter
C3
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0
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1
1
15
15
15
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14
14
14
14
14
14
14
14
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13
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15
15
15
15
15
15
15
8
8
8
8
8
8
8
9
9
9
9
9
9
9
9
9
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11
11
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11
10
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18
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19
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22
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19
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15
15
15
15
15
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15
15
15
15
15
15
15
15
15
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15
15
15
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15
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4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
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4
4
4
13
13
13
13
13
13
13
13
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13
13
13
13
13
13
13
13
13
13
13
13
13
13
13
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
15
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15
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10
10
10
10
10
10
10
10
10
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10
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10
10
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10
10
10
10
DAC
Reg.
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VCO
Outpu
t
Level
VCO
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VCO
Bias
Ref
151.8
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124.9
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104.9
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83.23
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56.89
53.84
51.05
67.48
64.22
61.21
58.43
55.86
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10
10
10
10
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10
10
10
10
10
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
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1
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1
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1
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4
4
4
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5
5
5
5
5
5
5
5
6
6
6
6
6
6
6
6
18F18F
19F19F
－ 124/127 －
AD9144
データシート
Ban
d
192
200
208
216
224
232
240
248
256
264
272
280
288
296
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312
320
328
336
344
352
360
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376
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400
408
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Inde
x
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26
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29
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31
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6.5978
6.5392
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6.4270
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6.2709
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6.1284
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5.9977
1
Vara はバラクタです。
2
TC は温度係数です。
DAC
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t
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10
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10
10
10
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10
10
10
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Reg.
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B
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Ref
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2
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VCO
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Ref.
11
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14
14
14
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12
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12
12
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t
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25
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26
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27
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29
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21
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22
22
23
23
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Filter
C2
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15
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Filter
C1
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Loop
Filter
R1
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Filter
C3
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Filter
R3
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10
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10
10
10
10
10
10
18F18F
19F19F
表 98.リファレンス周波数 80 MHz、ループ帯域幅 = 0.25 MHz
Ban
d
Inde
x
VCO
Freq.
(GHz)
0
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Rev. 0
Reg.
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Reg.
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B
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Reg.
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B
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Reg.
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Reg.
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Reg.
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Reg.
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Reg.
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VCO
Bias
TC 2
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Offset
VCO
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Ref
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Curren
t
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C2
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13
13
13
13
13
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DAC
Reg.
0x1B6
[3:0]
VCO
KV
(MHz)
VCO
Outpu
t
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VCO
Vara 1
VCO
Bias
Ref
151.8
137.3
124.9
114.2
104.9
96.74
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AD9144
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Ban
d
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x
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2
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t
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Reg.
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B
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VCO
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Ref
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9
9
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11
11
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12
12
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Pump
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t
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26
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27
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18
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19
19
19
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20
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Filter
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20F20F
21F21F
－ 126/127 －
AD9144
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0.60
MAX
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INDICATOR
1
PIN 1
INDICATOR
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11.75 SQ
11.65
0.50
BSC
0.50
0.40
0.30
TOP VIEW
SEATING
PLANE
10.50
REF
0.045
0.025
0.005
COPLANARITY
0.08
0.20 REF
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
08-10-2012-A
0.90
0.85
0.80
22
23
45
44
BOTTOM VIEW
0.70
0.65
0.60
12° MAX
7.55
7.40 SQ
7.25
EXPOSED PAD
COMPLIANT TO JEDEC STANDARDS MO-220-VRRD
図 84.88 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ]
12 mm × 12 mm ボディ、極薄クワッド
(CP-88-6)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
AD9144BCPZ
AD9144BCPZRL
AD9144-EBZ
AD9144-FMC-EBZ
AD9144-M6720-EBZ
−40°C to +85°C
−40°C to +85°C
88-Lead LFCSP_VQ
88-Lead LFCSP_VQ
DPG3 Evaluation Board
FMC Evaluation Board
DPG3 Evaluation Board with ADRF6720 Modulator
CP-88-6
CP-88-6
2F2F
1
Z = RoHS 準拠製品。
Rev. 0
－ 127/127 －