CY14B256KA 具有实时时钟功能的 256 Kbit（32 K × 8） nvSRAM 具有实时时钟功能的 256 Kbit （32 K × 8） nvSRAM 特性 ❐ 256 Kbit 非易失性静态随机存取存储器 （nvSRAM） ❐ 访问时间为 25 ns 和 45 ns ❐ 内部采用了 32 K x 8 的组织方式 （CY14B256KA） ❐ 只需一个小电容，即可在断电时实现自动存储 ❐ 可通过软件、硬件或断电时的自动存储来触发存储至 QuantumTrap 非易失性元件 ❐ 可通过软件或加电触发回读至 SRAM ■ 高可靠性 ❐ 无限次读、写和回读循环 ❐ 一百万次的 QuantumTrap 存储周期 ❐ 20 年的数据保留时间 ■ 实时时钟 （RTC） ❐ 功能齐全的实时时钟 ❐ 看门狗定时器 ❐ 带可编程中断的时钟警报 ■ ❐ ■ RTC 的备用电容或电池 备用电流为 0.35 µA （典型值） 工业标准配置 ❐ 3 V +20%， -10% 单电源供电 ❐ 工业级温度 ❐ 48 引脚紧缩小外形封装 （SSOP） ❐ 无铅并满足有害物质限制 （RoHS）规定 功能说明 赛普拉斯 CY14B256KA 将 256 Kbit 的非易失性静态 RAM 和功 能齐全的 RTC 整合在了一个单片集成电路中。嵌入式非易失性 元件通过采用 QuantumTrap 技术，打造出世界上最可靠的非易 失性存储器。SRAM 能够实现无限次读写周期，而独立的非易失 性数据则存储在非易失性元件中。 RTC 功能提供了一个带闰年跟踪及可编程高精度振荡器的精确 时钟。可以编程警报功能，以便设置定期的分、时、日或月警报。 逻辑框图 Logic Block Diagram VCC QuantumTrap 512 X 512 A5 A9 A 11 A 12 A 13 POWER CONTROL STORE ROW DECODER A6 A7 A8 STATIC RAM ARRAY 512 X 512 RECALL DQ 4 DQ 5 DQ 6 HSB A14 - A0 COLUMN IO INPUT BUFFERS DQ 2 VRTCcap SOFTWARE DETECT DQ 0 DQ 3 VRTCbat STORE/ RECALL CONTROL A 14 DQ 1 VCAP COLUMN DEC RTC xout xin INT A 0 A 1 A 2 A 3 A 4 A 10 DQ 7 MUX A14 - A0 OE CE WE 赛普拉斯半导体公司 文档编号：001-95819 版本 ** • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 3, 2015 CY14B256KA 目录 引脚分布 ............................................................................. 3 引脚定义 ............................................................................. 3 器件运行 ............................................................................. 4 SRAM 读取 .................................................................. 4 SRAM 写入 .................................................................. 4 自动存储操作 ............................................................... 4 硬件存储 （HSB）操作 ............................................... 4 硬件回读 （加电） ........................................................ 5 软件存储 ...................................................................... 5 软件回读 ...................................................................... 5 阻止自动存储 ............................................................... 6 数据保护 ...................................................................... 6 实时时钟操作 ...................................................................... 7 nvTIME 操作 ................................................................ 7 时钟操作 ...................................................................... 7 读取时钟 ...................................................................... 7 设置时钟 ...................................................................... 7 备用电源 ...................................................................... 7 停止和启动振荡器 ........................................................ 7 校准时钟 ...................................................................... 8 警报 ............................................................................. 8 看门狗定时器 ............................................................... 8 电源监控器 .................................................................. 8 中断 ............................................................................. 9 中断寄存器 .................................................................. 9 标志寄存器 .................................................................. 9 RTC 外部组件 ............................................................ 10 RTC 的 PCB 设计注意事项 ............................................... 11 布局要求 .................................................................... 11 最大额定值 ........................................................................ 16 工作范围 ........................................................................... 16 文档编号：001-95819 版本 ** 直流电气特性 .................................................................... 16 数据保留时间与耐久性 ...................................................... 17 电容 .................................................................................. 17 热阻 .................................................................................. 17 交流测试负载 .................................................................... 18 交流测试条件 .................................................................... 18 RTC 特性 .......................................................................... 18 交流切换特性 .................................................................... 19 SRAM 读周期 ............................................................ 19 SRAM 写周期 ............................................................ 19 自动存储 / 加电回读 .......................................................... 21 切换波形 ........................................................................... 21 软件控制的存储 / 回读周期 ............................................... 22 切换波形 ........................................................................... 22 硬件存储周期 .................................................................... 23 切换波形 ........................................................................... 23 SRAM 操作的真值表 ........................................................ 24 订购信息 ........................................................................... 24 订购代码定义 ............................................................. 24 封装图 ............................................................................... 25 缩略语 ............................................................................... 26 文档规范 ........................................................................... 26 测量单位 .................................................................... 26 文档修订记录页 ................................................................ 27 销售、解决方案和法律信息 .............................................. 28 全球销售和设计支持 .................................................. 28 产品 ........................................................................... 28 PSoC® 解决方案 ........................................................ 28 赛普拉斯开发者社区 .................................................. 28 技术支持 .................................................................... 28 页 2/28 CY14B256KA 引脚分布 图 1. 48 引脚 SSOP 的引脚分布 VCAP [1] NC A14 A12 A7 A6 A5 INT A4 NC NC NC VSS NC VRTCbat DQ0 A3 A2 A1 A0 DQ1 DQ2 Xout Xin 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 48 - SSOP （x8） 顶视图 （不按比例） 48 47 VCC NC[1] 46 45 44 43 42 41 40 HSB WE A13 A8 A9 39 38 37 36 NC NC NC VSS NC 35 34 33 32 31 30 29 28 27 26 25 NC A11 VRTCcap DQ6 OE A10 CE DQ7 DQ5 DQ4 DQ3 VCC 引脚定义 引脚名称 A0–A14 DQ0–DQ7 WE I/O 类型 输入 输入 / 输出 无连接 输入 CE OE 输入 输入 Xout[2] 输出 输入 晶振连接。启动时驱动晶振。 晶振连接。适用于 32.768 kHz 的晶振。 VRTCcap[2] 电源 电源 输出 电容供应的 RTC 备用电源电压。如果要使用 VRTCbat，则必须让其保持未连接状态。 电池供应的 RTC 备用电源电压。如果要使用 VRTCcap，则必须让其保持未连接状态。 中断输出。该引脚是可编程的，以响应时钟警报、看门狗定时器和功耗监控器。此外，还可以将其设置 为高电平 （推或拉）或低电平 （开漏）有效。 器件的接地引脚。必须连接至系统地面上。 器件的电源输入。 3.0 V +20%， –10% 硬件存储繁忙 （HSB） 输出：指示低电平时 nvSRAM 的繁忙状态。在每一硬件和软件存储操作后， HSB 在一小段时间内 （tHHHD）通过标准输出高电流变为高电平， 然后内部弱上拉电阻一直将该引脚保持为高电平 （外部上拉电阻连接可选）。 输入：通过从外部将该引脚置于低电平状态实现硬件存储。 NC Xin[2] VRTCbat[2] INT [2] VSS VCC HSB 接地 电源 输入 / 输出 VCAP 电源 说明 地址输入。用于选择 nvSRAM 中 32,768 字节的某个字节。 双向数据 I/O 线。根据操作将该引脚作为输入或输出使用。 无连接。该引脚未与裸片 （die）相连接。 写使能输入，低电平有效。当使能芯片，并 WE 为低电平时，将 I/O 引脚上的数据写入到指定的地址位 置内。 芯片使能输入，低电平有效。该引脚为低电平时，则选择芯片。处于高电平时，则取消选择芯片。 输出使能，低电平有效。低电平有效输入 OE 在读周期内使能数据输出缓冲区。将 OE 置为高电平时会 使 I/O 引脚进入三态。 自动存储电容。在断电期间给 nvSRAM 供电是为了在该过程中将数据从 SRAM 存储到非易失性元件内。 注释： 1. 1 Mbit 的地址扩展。 NC 引脚未连接到裸片 （die）。 2. 如果不使用 RTC 功能，则必须让其保持未连接状态。 文档编号：001-95819 版本 ** 页 3/28 CY14B256KA 器件运行 VCC 0.1 uF 10 kOhm CY14B256KAnvSRAM 由两个相同物理单元中的成对功能组件 组成。它们是一个 SRAM 存储器单元和一个非易失性 QuantumTrap 单元。 SRAM 储存器单元可作为标准快速静态 RAM 工作。 SRAM 中的数据被传输到非易失性单元 （存储操 作），或从非易失性单元传输到 SRAM （回读操作）。使用该独 特的架构，所有单元都可以并行存储和回读。在存储和回读操作 期间， SRAM 读写操作都被禁止。与典型的 SRAM 相同， CY14B256KA 支持无限次的读写操作。此外，它还提供无限次 从非易失性单元的回读操作以及最多 100 万次存储操作。请参 考 第 24 页上的 SRAM 操作的真值表 ，以便了解读写模式完整 的说明。 图 2. 自动存储模式 VCC WE VCAP SRAM 读取 当 CE 和 OE为低电平，且 WE 和 HSB 为高电平时，CY14B256KA 将执行读周期。A0–14 引脚上所指定的地址决定了将对 32,768 个 数据字节中进行访问的字节。当读取由地址转换触发时，输出在 经过 tAA （读取周期 1）时间后有效。如果读取由 CE 或 OE 触 发，那么各输出将在 tACE 或 tDOE 中较迟者的时间内有效 （读取 周期 2）。数据输出在 tAA 访问时间内反复响应地址变化而不需要 切换任何控制输入引脚。这一直有效，直到另一个地址变化或直 到 CE 或 OE 变为高电平，或 WE 或 HSB 变为低电平为止。 SRAM 写入 当 CE 和 WE 均为低电平且 HSB 为高电平时，将执行写循环。地 址输入稳定下来后，才能进入写周期，并且该输入必须保持稳定 状态，直到 CE 或 WE 在周期结束时变为高电平为止。如果数据 在 WE 控制的写入结束前或在 CE 控制的写入结束前的 tSD 时间 内有效，则共用 I/O 引脚 IO0–7 上的数据被写入到存储器中。推 荐在整个写周期内保持 OE 为高电平，以避免共用 I/O 线路上出 现数据总线争用情况。如果 OE 为低电平，则内部电路将在 WE 变为低电平之后的 tHZWE 时间内关闭输出缓冲器。 自动存储操作 CY14B256KA 使用下列三种存储操作中的一种将数据存储到 nvSRAM 内：具体如下：由 HSB 激活的硬件存储操作；由地址 序列激活的软件存储操作；器件断电时自动执行的存储操作。自 动存储操作是 QuantumTrap 技术独有的特性，该特性在 CY14B256KA 中被默认使能。 在正常工作时，器件从 VCC 获取电流，用以给 VCAP 引脚连接的 电容充电。芯片使用该电容上存储的电荷来执行单个存储操作。 如果 VCC 引脚的电压降到 VSWITCH 以下，器件将自动断开 VCAP 引脚与VCC 的连接。通过VCAP 电容提供的电源来触发存储操作。 注意：如果电容未与 VCAP 引脚相连，那么必须使用 第 6 页上的 阻止自动存储中指定的软序列来禁用自动存储操作。如果在 VCAP 引脚上不存在电容时使能了自动存储，那么器件将在电荷 不足的情况下尝试进行自动存储操作来完成存储。这样会破坏 nvSRAM 中存储的数据。 VCAP VSS 图 2 显示的是自动存储操作的正确存储电容（VCAP）连接方式。 请参考 第 16 页上的直流电气特性了解 VCAP 的大小。VCAP 引脚 上的电压通过芯片上的调压器输送给 VCC 。将一个上拉设置为 WE，以便在加电过程中使其保持为非活动状态。只有 WE 信号在 加电期间为三态时 ，该上拉电阻才有效。多个 MPU 在加电时会 使它们的控制进入三态。使用上拉时必须验证这种情况。当 nvSRAM 退出加电回读时， MPU 必须处于活动状态或者 WE 保 持为非活动状态，直到 MPU 退出复位状态为止。 为了降低不必要的非易失性存储，应忽略自动存储和硬件存储操 作，除非在最新的存储或回读周期后至少发生了一次写操作。无 论是否发生写操作，都会执行软件触发的存储周期。 硬件存储 （HSB）操作 CY14B256KA 提供了 HSB 引脚以控制和确定存储操作。HSB 引 脚用于请求一个硬件存储周期。当 HSB 引脚被设置为低电平时， CY14B256KA 经过 tDELAY 时间后会有条件地启动存储操作。只 有在最后一个存储或回读周期后发生对 SRAM 执行写操作时，才 会真正进入实际的存储周期。 HSB 引脚还充当了一个开漏驱动 器 （内部 100 k 弱上拉电阻），它在进行 （通过任何手段触发 的）存储时通过内部变为低电平来指示繁忙状态。 注意：每次进行硬件和软件存储操作后， HSB 会经过一小段时 间（tHHHD）通过标准输出高电流变为高电平，然后通过内部 100 k 上拉电阻一直保持为高电平。 在 HSB 通过任何手段变为低电平时进行的 SRAM 写操作要在启 动存储操作前指定的时间 （tDELAY）内完成。但是，在 HSB 变 为低电平后所请求的所有 SRAM 写周期都被禁止，直到 HSB 回 复为高电平为止。如果未设置写锁存，那么 HSB 不会被 CY14B256KA 置为低电平。但所有 SRAM 读和写周期都被禁 止，直到 MPU 或其他外部源使 HSB 返回为高电平为止。 在整个存储操作期间，无论它是如何被启动的，CY14B256KA 都 会继续将 HSB 引脚设置为低电平，直到存储完成才会释放。存 储操作完成后，如果 HSB 引脚返回为高电平， nvSRAM 存储器 访问将在 tLZHSB 时间内被禁止。如果不使用 HSB ，请保持它的 未连接状态。 文档编号：001-95819 版本 ** 页 4/28 CY14B256KA 硬件回读 （加电） 加电时或任何低功率状态之后（VCC< VSWITCH），内部回读请求 将被锁存。如果加电时 VCC 再次超过 VSWITCH，将自动启动回读 周期并需要 tHRECALL 长的时间来完成。在此期间， HSB 驱动器 会将 HSB 引脚设置为低电平，对 nvSRAM 执行的所有读和写操 作都将被禁止。 软件存储 通过软件地址序列将 SRAM 中的数据传输到非易失性存储器内。 按顺序准确从六个特定地址执行连续的 CE 或 OE 控制的读周期 后，可以启动 CY14B256KA 软件存储周期。在存储周期内，首 先要擦除上一个非易失性数据，然后执行非易失性元件程序。启 动存储周期后，将禁用后续的输入和输出，直到该周期完成为 止。 由于特定地址的读取序列使用于存储启动，所以在该序列中要避 免其他读或写访问的干预，否则该序列将被中止，并且不会发生 任何存储或回读操作。 想要启动软件存储周期，必须执行下列读取序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 文档编号：001-95819 版本 ** 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0FC0，启动存储周期 通过使用 CE 控制的读取或 OE 控制的读取，并保证 WE 在六个 读取序列中始终保持为高电平状态，便可以给软件序列提供时钟 脉冲。在序列中输入第六个地址后，将立即开始存储周期，并且 芯片被禁用。 HSB 被置为低电平。 达到 STORE 周期时间后， SRAM 将再次被激活以执行读和写操作。 软件回读 通过软件地址序列将数据从非易失性存储器传输到 SRAM 内。软 件回读周期使用与软件存储启动相类似的方式通过读操作序列启 动。若要启动回读周期，必须执行下列 CE 或 OE 控制的读操作 序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0C63，启动回读周期 在内部，回读程序包括两个步骤。首先，清除 SRAM 中的数据。 然后，将非易失性信息传输到 SRAM 单元内。在 tRECALL 周期 后，SRAM 将再次处于就绪状态，以进行读和写操作。回读操作 页 5/28 CY14B256KA 表 1. 模式选择 CE H WE X OE X A14–A0[3] X 模式 I/O 功耗 未选中 输出高阻态 待机 L H L X 读取 SRAM 输出数据 活动 L L X X 写入 SRAM 输入数据 活动 L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0B45 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储禁用 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 活动 [4] L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0B46 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 自动存储使能 输出数据 输出数据 输出数据 输出数据 输出数据 输出数据 活动 [4] L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0FC0 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性存储 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 ICC2[4] L H L 0x0E38 0x31C7 0x03E0 0x3C1F 0x303F 0x0C63 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 读取 SRAM 非易失性回读 输出数据 输出数据 输出数据 输出数据 输出数据 输出高阻态 活动 [4] 阻止自动存储 通过启动自动存储禁用的序列，可以禁用自动存储功能。使用与 软件存储启动相类似的方式执行读操作序列。如要启动自动存储 禁用序列，必须执行下列 CE 或 OE 所控制的读操作序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0B45，自动存储禁用 通过启动自动存储使能序列，可以重新使能自动存储功能。使用 与软件回读启动相类似的方式执行读操作序列。 4. 读取地址 0x3C1F，有效读取 5. 读取地址 0x303F，有效读取 6. 读取地址 0x0B46，自动存储使能 如果禁用或重新使能了自动存储功能，则需要触发手动存储操作 （软件或硬件）才能在后续的断电循环中保存自动存储状态。器 件出厂时已经使能了自动存储功能，并且已向所有单元中写入了 0x00。 数据保护 CY14B256KA通过禁止外部启动的存储和写操作，可以避免在低 电压状态下破坏数据。当 VCC 低于 VSWITCH 时，将检测到低电 压状态。如果 CY14B256KA 在加电时处于写模式 （CE 和 WE 均为低电平），那么在回读或存储后将禁止进行写操作，直到经 过 tLZHSB （HSB 到输出有效的时间）时长后 SRAM 被使能为 止。这样可以防止在加电或掉电时发生意外写操作。 如果要启动自动存储使能序列，必须执行下列 CE 或 OE 控制的 读操作序列： 1. 读取地址 0x0E38，有效读取 2. 读取地址 0x31C7，有效读取 3. 读取地址 0x03E0，有效读取 注释： 3. CY14B256KA 上有 15 个地址行，其中只有较低的 14 个地址行被用于控制软件模式。 4. 六个连续的地址必须按顺序列出。 WE 在六个周期期间必须为高电平才能使能非易失性循环。 文档编号：001-95819 版本 ** 页 6/28 CY14B256KA 实时时钟操作 nvTIME 操作 CY14B256KA 提供了具有时钟、警报、看门狗、中断和控制功能 的内部寄存器。RTC 寄存器使用 SRAM 中的最后 16 个地址。时 钟和定时器信息寄存器间的内部双缓冲可阻止在读或写期间访问 被传输的内部时钟数据。双缓冲技术还避免了在访问时钟数据期 间影响正常的定时计数或内部时钟的准确性。时钟和警报寄存器 以 BCD 格式存储数据。 下面各节内容描述的是 RTC 功能。CY14B256KA 的 RTC 寄存器 地址的取值范围为 0x7FF0 ~ 0x7FFF。请参考第 12 页上的表 3 和第 13 页上的表 4，了解有关寄存器映射描述的详细信息。 时钟操作 时钟寄存器以一秒的增量保存时间，最长达 9,999 年。时间可被 设置为任何一种日历时间，并且时钟会自动记录某月某日、某周 某日、闰年及世纪转换。共有八个专用于时钟功能的寄存器，可 用于使用写周期设置时间以及基于读周期读取时间。这些寄存器 包含 BCD 格式的时间。定义为 “0” 的位目前不可用，这些位 被保留以供赛普拉斯将来使用。 读取时钟 双缓冲 RTC 寄存器结构降低了从时钟读取错误数据的可能性。当 读取位 “R” （位于标志寄存器 0x7FF0 位置）被设置为 “1” 时，在读取时钟数据前会停止对 CY14B256KA 计时寄存器的内 部更新，以防止读取正在转换的数据。停止寄存器的更新不会影 响时钟的准确度。 当 RTC 器件的读取序列启动后，用户计时寄存器的更新将停止， 直到向读取位 “R” （位于标志寄存器的 0x7FF0 位置中）写入 “0” 后才会重新开始更新。读取序列完成后，所有 RTC 寄存器 在 20 ms 内同时被更新。 设置时钟 对 RTC 器件进行写访问会停止计时寄存器的更新，当写入位 “W” （位于标志寄存器的 0x7FF0 位置）被设置为 “1” 时 则允许用户设置时间。然后，正确的星期、日期和时间被写入到 寄存器内，并且必须为 24 小时的 BCD 格式。写入的时间被称 为 “ 基准时间 ”。该值保存在非易失性寄存器中，用于计算当 前时间。当通过写入 “0” 来清除写入位 “W” 时，计时寄存 器的值将被传输到实际的时钟计数器内，然后该时钟将恢复正常 运行。 如果写入 RTC 寄存器的时间不是正确的 BCD 格式，那么 RTC 寄存器中的每个无效的半字节将在翻滚至 0x0 前继续计数至 0xF，然后 RTC 寄存器恢复正常操作。 注意：‘W’ 位被设置为 ‘0’ 后，写入计时、警报、校准和中 断寄存器的值将在 tRTCp 时间后被传输到 RTC 计时计数器中。这 些计数器值必须通过启动软件 / 硬件存储或自动存储操作保存在 非易失性存储器中。在 “ 自动存储禁用 ” 模式下，tRTCp 时间后 将执行存储操作，同时写入 RTC 寄存器以正确记录所进行的修 改。 时钟振荡器消耗的电流非常少，因此最大程度地延长了备用电源 的 供 电 时 长。主 电 源 被 移 除 后，无 论 时 钟 操 作 如 何，存 储 在 nvSRAM 中的数据都是安全的，因为断电后这些数据被存储在非 易失性元件中。 在备用电源操作期间，室温下 CY14B256KA 消耗 0.35 µA （典 型）的电流。用户必须根据实际应用来选择电容或电池值。 注意：如果电池在适用于 VCC 前先适用于 VRTCbat 引脚，那么芯 片将抽取 IBAK 高电流。尽管禁用了振荡器，仍会发生这种情况。 为了最大程度地延长电池寿命，将电池适用于 VRTCbat 引脚前， 必须先将其适用于 VCC。 下面的表 2 显示了基于最大电流规格的备用时间。额定备用时间 大约比这里的时间长两倍。 表 2. RTC 备用时间 电容值 0.1 F 0.47 F 1.0 F 备用时间 72 个小时 14 天 30 天 使用电容具有明显的优势，即每次系统加电时可对备用电源充 电。如果使用电池，则推荐使用 3 V 的锂电池；当主电源被移除 时， CY14B256KA 仅使用该电池提供的电流。然而， CY14B256KA 在任何时候都不会对电池进行充电。必须根据系 统生命周期期间总的预期累计断电时间选择电池容量。 停止和启动振荡器 校准寄存器中 0x7FF8 位置的 OSCEN 位控制振荡器的使能和禁 用。该位是非易失性的，交付给客户时处于 “ 使能 ” （设置为 “0”）状态。系统被存放时，为了保持电池寿命，须将 OSCEN 设置为 “1”。这样可关闭振荡器电路，以延长电池寿命。如果 OSCEN 位从 “ 禁用 ” 状态变为 “ 使能 ” 状态，启动振荡器 大约需要一秒钟 （最多两秒）的时间。 系统电源被关闭时，如果备用电源 （VRTCcap 或 VRTCbat）的电 压降至各自最低值以下，这时振荡器可能掉电。当系统电源恢复 时， CY14B256KA 能够检测振荡器是否掉电。这记录在标志寄 存器中 0x7FF0 位置的振荡器掉电标志 （OSCF）内。当系统通 电 （VCC 大于 VSWITCH）时，会检查 OSCEN 位是否处于 “ 使 能 ” 状态。如果 OSCEN 位处于 “ 使能 ” 状态，并且振荡器 在 5 ms 内未被激活，则 OSCF 位将被设置为 “1”。系统必须 检查该条件，然后写入 “0” 来清除标志。 请注意，除设置 OSCF 标志位外，时间寄存器被复位为 “ 基准 时间 ”，该值是上次吸入计时寄存器的值。控制寄存器或校准寄 存器与 OSCEN 位不受 “ 振荡器失败 ” 条件的影响。 首次对时间寄存器进行写入时， OSCF 值必须被重置为 “0”。 这将初始化该位的状态 （系统首次加电时可能已被设置）。 要重置 OSCF，需要将写入位 “W”（位于 0x7FF0 的标志寄存 器中）设置为 “1”，以便使能对标志寄存器的写入操作。对 OSCF 位写入 ‘0’，然后将写位重置为 ‘0’，以禁用写操作。 备用电源 CY14B256KA 中的 RTC 适合永久性带电操作。在实际应用中， 根据选择的是电容还是电池来连接 VRTCcap 或 VRTCbat 引脚。当 主电源 VCC 断电并下降至 VSWITCH 以下时，器件会切换至备用 电源。 文档编号：001-95819 版本 ** 页 7/28 CY14B256KA 校准时钟 看门狗定时器 通过一个石英控制的晶振以 32.768 kHz 的额定频率驱动 RTC。 时钟的准确度取决于晶振和校准的质量。市场中的晶振通常有 +20 ppm 到 +35 ppm 的误差。然而，CY14B256KA 应用一种在 25 °C 下可将准确度提高至 +1/–2 ppm 的校准电路。这表示每月 有 +2.5 秒到 –5 秒的误差。 看门狗定时器是一个自由运行且使用从晶体振荡器获得的 32 Hz 时钟（31.25 ms）递减计数器。必须运行振荡器才能使看门狗正 常运行。看门狗定时器将从看门狗定时器寄存器中加载的值开始 递减计数。 校准电路对振荡器分频器电路进行增加或减少计数，以达到该精 度。抑制 （消减，负校准）或拆分 （增加，正校准）的脉冲数量 取决于加载到位于 0x7FF8 的校准寄存器中的五个校准位的值。 校准位占用校准寄存器中的五个低位。这些位被设置为以二进制 形式表示的 0 和 31 之间的某个值。D5 位是符号位，其中 “1” 表示正校准，“0” 表示负校准。增加计数可使时钟加速，减少 计数可使时钟减速。如果将一个二进制 ‘1’ 加载到寄存器中， 实现对应振荡器误差中 4.068 或 –2.034 ppm 偏移的调整，具体 大小取决于符号。 校准在 64 分钟的周期内发生。对于周期内的前 62 分钟（每分钟 一次），可能会有一秒被缩短为128个振荡器周期或被延长为256 个振荡器周期。如果将二进制 “1” 加载到寄存器中，则仅修改 周期时长为 64 分钟的前两分钟。如果将二进制 6 加载到寄存器 中，则影响前 12 分钟，依此类推。因此，每个校准步骤可对每 125、829 和 120 个实际振荡器周期增加 512 个或减少 256 个振 荡器周期，即校准寄存器中的每个校准步骤有 4.068 或 –2.034 ppm 的调整。 为了确定所需的校准，必须将标志寄存器 （0x7FF0）中的 CAL 位设置为 “1”。这便导致 INT 引脚以 512 Hz 的额定频率进行 切换。任何偏离 512 Hz 的偏差表示所需纠正的大小和方向。例 如，读数 512.01024 Hz 表示误差为 +20 ppm。因此，必须将十 进制值 –10 （001010b）加载到校准寄存器中以抵消该误差。 注意：设置或改变校准寄存器不会影响测试输出频率。 定时器由一个可加载的寄存器和一个自由运行的计数器组成。加 电时，寄存器 0x7FF7 中的看门狗超时值加载到计数器加载寄存 器中。计数操作从加电时开始，并且在看门狗探针 （WDS）位 被设置为“1”时从可加载值重新开始。将计数器与终止值“0” 进行比较。如果计数器达到该值，将发出内部标志和可选中断输 出。可以通过在计数器达到 “0” 前将 WDS 位设置为 “1” 来 阻止发生超时中断。这样会导致计数器重新加载看门狗超时值并 重启。只要用户在计数器到达终值之前对 WDS 位进行设置，便 不会产生中断和 WDT 标志。 通过将看门狗写入位设置为 ‘0’，可写入新的超时值。当 WDW 位为 ‘0’ 时，将使能看门狗超时值位 D5-D0 的写功能，以修改 超时值。当 WDW 为 ‘1’ 时，对 D5-D0 位进行的写操作将被 忽略。 WDW 功能使用户能在不考虑看门狗定时器值被修改的情 况下设置 WDS 位。看门狗定时器逻辑图如图 3 所示。请注意， 将看门狗超时值设置为 “0” 会禁用看门狗功能。 看门狗定时器的输出为标志位 WDF （如果看门狗允许超时，将 设置这个标志位）。如果设置了中断寄存器中的看门狗中断使能 （WIE）位，看门狗超时将在 INT 引脚上产生硬件中断。 当用户 读取标志寄存器时，标志和硬件中断都将被清除。 。 图 3. 看门狗定时器框图 Clock Divider Oscillator 32,768 KHz 32 Hz 要设置或清除 CAL，需要将写入位 “W” （位于 0x7FF0 的寄 存器中）设置为 “1”，以便使能对标志寄存器的写入。将某个 值写入到CAL内，然后将写操作位复位为“0”来禁用写入操作。 警报 警 报 功 能 将 用 户 编 写 的 警 报 时 间 值 和 日 期 （存 储 在 寄 存 器 0x7FF1-5 中）与相应的时间和日期值进行比较。当得到匹配时， 将设置警报内部标志 （AF） ，并且如果设置了警报中断使能 （AIE）位，将在 INT 引脚上生成中断。 有四个警报匹配字段，即：日期、小时、分和秒。上述每个字段 都有一个匹配位，用于确定字段是否被用于警报匹配逻辑。将匹 配位设置为 “0” 表示相应的字段用于进行匹配处理。根据匹配 位的不同，警报可以明确到每个月发生一次或频繁到每分钟发生 一次。如果没有选择任何匹配位 （所有位都为 1），则表示不需 要匹配，因此禁用警报。选择所有的匹配位 （都为 0）会引起精 确的时间和日期匹配。 可通过以下两种方法来检测警报事件：读取 AF 标志或监控 INT 引脚。位于标志寄存器 0x7FF0 中的 AF 标志表示发生了日期或 时间匹配。当发生匹配时，AF 位设置为 “1”。读取标志寄存器 会清除警报标志位 （和所有其他位）。硬件中断引脚也可用于检 测警报事件。 要设置、清除或使能警报，需要将 “W” 位 （在标志寄存器 0x7FF0 中）设置为 “1” 以便使能对警报寄存器的写入操作。 写入警报 值后，将 “W” 位清除为 “0” 以更改使之生效。 注意：CY14B256KA 要求将秒对应的警报匹配位 （即警报秒寄 存器 0x7FF2 中的 D7 位）设置为 “0”，以便正确地操作警报标 志和中断。 文档编号：001-95819 版本 ** 1 Hz Counter Zero Compare WDF Load Register WDS D Q WDW Q write to Watchdog Register Watchdog Register 电源监控器 CY14B256KA提供了具有断电中断功能的电源管理方案。它同样 也控制着内部开关，以便为时钟提供备用电源并保护存储器在低 VCC 条件下不被访问。功耗监控器以内部带隙参考电路为基础， 该电路将 VCC 电压与 VSWITCH 阈值进行比较。 如 第 4 页上的自动存储操作中所述，达到 VSWITCH 后，当 VCC 因断电而发生衰减时，将启动从 SRAM 到非易失性元素的数据存 储操作，以保存最后的 SRAM 数据状态。电源也会从 VCC 切换 到备用电源 （电池或电容）来运行 RTC 振荡器。 当使用备用电源运行时，对 nvSRAM 执行的读取和写入操作都被 禁止，并且 RTC 功能对于用户不可用。RTC 时钟继续后台运行。 VCC 存储到器件内后，用户可以使用更新后的 RTC 计时寄存器 数据 （请参见 第 21 页上的自动存储 / 加电回读）。 页 8/28 CY14B256KA 中断 CY14B256KA 有一个标志寄存器、中断寄存器和中断逻辑，该中 断逻辑能向微控制器发送中断信号。存在三个潜在的中断源：看 门狗定时器、功耗监控 器和警 报定时器。通 过对中 断寄存器 （0x7FF6）进行适当的设置，可以单独使能上述三个中断源来驱 动 INT 引脚。此外，在标志寄存器 （0x7FF0）中，每个中断源 都有一个相应的标志位，主机处理器使用这些标志位来确定中断 来源。发生中断时， INT 引脚驱动器有两个能指定其行为的位。 只有三个断源中的一个产生中断标志并且各自位于中断寄存器中 的中断使能位被使能 （设置为 “1”）时，才会产生中断。中断 源处于活动状态后，两个可编程位 （即 H/L 和 P/L）可决定 INT 引脚上输出引脚驱动器的行为。这两位位于中断寄存器中，可用 于驱动 INT 引脚上的电平或脉冲模式输出。在脉冲模式中，脉冲 宽度内部固定为大约 200 ms。此模式用于在复位主机微控制器。 在电平模式中，引脚进入他的活动极性，直到用户读取标志寄存 器为止。此模式作为主机微控制器的中断。下一节将对控制位进 行总结。 系统仅在常规电源运行时才会生成中断，另外系统以备用电源模 式运行时并不会触发中断。 注意： CY14B256KA 只有在加电回读序列完成后，才会生成有效 的中断。加电后，必须在 tHRECALL 时间内忽略 INT 引脚上的所 有事件。 中断寄存器 看门狗中断使能 （WIE）：当设置为 “1” 时，如果发生看门狗 超时，看门狗定时器驱动 INT 引脚和一个内部标志。当 WIE 被设 置为 “0” 时，看门狗定时器只影响标志寄存器中的 WDF 标志。 断电中断使能 （PFE）：设置为 “1” 时，断电监控器驱动引脚 和一个内部标志。当 PFE 设置为 ‘0’ 时，断电监控器只影响标 志寄存器中的 PF 标志。 高电平 / 低电平（H/L）：当设置为 “1” 时，INT 引脚为高电平 有效且驱动器模式为推挽式。仅在 VCC 高于 VSWITCH 时，INT 引 脚才被驱动为高电平。当 H/L 被设置为 “0” 时， INT 引脚为低 电平有效，并且驱动模式为开漏式。必须使用一个 10 kΩ 的电阻 将 INT 引脚上拉至 Vcc，同时使用低电平有效模式的中断。 脉冲 / 电平 （P/L）：当设置为 ‘1’ 并且发生中断时，会将 INT 引脚驱动约 200 ms。当 P/L 被设置为 ‘0’ 时，INT 引脚被驱动 至高电平或低电平（由 H/L 决定），直到标志寄存器被读取为止。 当使能的中断源激活 INT 引脚时，外部主机将通过读取标志寄存 器来确定原因。当读取该寄存器时，所有标志都被清除。如果 INT 引脚被编程为电平模式，条件将被清除并且 INT 引脚会返回到其 非活动状态。如果引脚被编程为脉冲模式，读取标志也能清除寄 存器中标志和引脚。如果读取了标志寄存器，脉冲模式不能完成 指定的持续时间。如果将 INT 引脚用于复位主机，那么复位期间 标志寄存器不被读取。 标志寄存器 标志寄存器具有三个标志位，即用于生成中断的 WDF、AF 和 PF 位。这些位分别由看门狗超时、警报匹配或电源掉电监控器设 置。处理器可通过轮询该寄存器或使能中断来确认设置标志的时 间。寄存器被读取时，这些标志会自动复位。在加电时，标志寄 存器会自动加载数值 0x00 （OSCF 位除外；请参见 第 7 页上的 停止和启动振荡器）。 警报中断使能 （AIE）：设置为 “1” 时，警报匹配驱动 INT 引 脚和一个内部标志。当 AIE 被设置为 ‘0’ 时，警报匹配只影响 标志寄存器中的 AF 标志。 文档编号：001-95819 版本 ** 页 9/28 CY14B256KA 图 4. 中断框图 WDF Watchdog Timer WIE P/L VCC PF Power Monitor Pin Driver PFE INT WDF －看门狗定时器标志 WIE －看门狗中断 使能 PF －断电标志 PFE －断电使能 AF －警报标志 AIE －警报中断使能 P/L －脉冲电平 H/L －高电平 / 低电平 VINT H/L VSS AF Clock Alarm AIE RTC 外部组件 RTC 要求将外部 32.768 kHz 晶体和 C1、 C2 负载电容连接起 来，如图 5 所示。该图显示的是推荐的 RTC 外部组件值。负载 电容 C1 和 C2 包含了印刷电路板 （PCB）的寄生电容。 PCB 寄 生电容包括由晶体焊盘 / 引脚的地层、 Xin/Xout 焊盘以及与晶体 和器件相连接的焊盘和铜线导致的电容。 图 5. RTC 建议的组件配置 [5] 推荐值 Y1 = 32.768 kHz （12.5 pF） C1 = 10 pF C2 = 67 pF 注意：C1 和 C2 的推荐值已经包括了 电路板走线电容。 C1 Y1 C2 Xout Xin 注释 5. 欲了解有关非易失性静态随机存取存储器 （nvSRAM）实时时钟 （RTC）的设计指南以及最佳实践的详细信息，请参考应用手册 AN61546。 文档编号：001-95819 版本 ** 页 10/28 CY14B256KA RTC 的 PCB 设计注意事项 ■ RTC 晶体振荡器是一个低电流电路，其晶体引脚上的节点处于高 阻抗状态。由于 RTC 的较低计时电流，晶振连接对电路板上的 噪声非常敏感。因此，必须将 RTC 电路与电路板上的其他信号 隔离开。 Xin 和 Xout 走线宽度必须小于 8 mils。走线宽度越大，引起的走 线电容也越大。这些连接焊盘和走线的宽度越大，噪声从相邻 信号耦合的可能性也越大。 ■ 通过在晶振电路周围提供一个保护环来屏蔽Xin 和Xout 信号。这 个保护环可阻止来自相邻信号的噪声耦合。 ■ 在 RTC 走线附近布置其他任何高速度信号时，需要特别注意。 晶体与电路板上其他信号的相隔距离越远，噪声耦合到晶体的 可能性则越小。在电路板上，保持 Xin、Xout 走线以及其他任何 高速度信号之间的距离最小为 200 mil。 ■ 在 PCB 的同一层上，请勿在晶体组件下面布置任何信号。 此外，还要最小化 PCB 上的杂散电容也非常重要。杂散电容被 添加到晶体的总负载电容内，这样会使振荡器频率出现误差。为 获取 RTC 的最佳性能，要求实现适当的旁路并认真设计布局。 布局要求 布线 RTC 电路时，电路板布局必须符合 （但不限于）下面的指 南。按照这些指南，您能够获取 RTC 设计的最佳性能。 ■ 进行放置时，尽可能将晶体放置在接近 Xin 和 Xout 引脚的位置。 使晶体和 RTC 之间的走线长度相等，并尽量缩短该长度，以便 通过缩短天线来降低噪声耦合的可能性。 在邻近 PCB 层上创造一个独立、实心的铜质层，该层位于晶体 电路下面，其目的是阻止布置在 PCB 其他信号层上的走线的意 外噪声耦合。在同一个 PCB 层上，本地层与其相邻层之间的距 离最少为 40 mil。实心层只应该处于 RTC 组件附近的范围内， 其外围要等于保护环的外围。图 6 显示了 RTC 电路的推荐布 局。 图 6. RTC 的推荐布局 顶层 / 器件层 ：L1 铜制接地层：L2 系统地层 C1 铜制接地层第二层：L2 Y1 器件层的保护环第一层：L1 C2 过孔：连结到 L2 上的铜制接地层过孔 文档编号：001-95819 版本 ** 过孔 ：连结到 L2 上的系统地层过孔 页 11/28 CY14B256KA 表 3. RTC 寄存器映射 [5、 6] 寄存器 CY14B256KA D7 0x7FFF D6 年 （x10） 0 0 0x7FFE 0 0x7FFD 0 0 0x7FFC 0 0 0x7FFB 0 0 0x7FFA 0 0x7FF9 0 0x7FF8 OSCEN （0） 0x7FF7 0x7FF6 0x7FF5 M （1） 0x7FF3 M （1） 0x7FF2 M （1） 0x7FF1 WDF D2 月 （x10） 日期 （x10） 0 0 校准 符号 （0） 年数：00–99 月 月数：01–12 某月某日：01–31 某周某日：01–07 小时 小时：00–23 分钟 分钟：00–59 秒 秒钟：00–59 校准值 [7] 校准 （00000） 看门狗 [7] WDT （000000） PFE （0） 0 H/L （1） P/L （0） 功能 / 范围 年 星期 秒 （x10） 0 D0 日期 小时 （x10） 0 D1 0 分钟 （x10） WDS （0） WDW （0） WIE （0） AIE （0） 0 M （1） 0x7FF4 0x7FF0 D5 BCD 格式数据 [5] D4 D3 0 0 中断 [7] 警报日期 （x10） 警报日期 警报，某月某日：01–31 警报小时 （x10） 警报小时 警报，小时：00–23 警报分钟 （x10） 警报分钟 警报，分钟：00–59 警报秒 （x10） 警报，秒 警报，秒钟：00–59 世纪 （x10） AF PF OSCF [8] 0 世纪 CAL W （0） （0） 世纪：00–99 R （0） 标志 [7] 注释： 5. RTC 寄存器未使用的位被保留以供将来使用，并将该位设置为 ‘0’。 6. ( ) 指明出厂数值。 7. 该值为二进制的值，而非 BCD 格式的值。 8. 用户复位 OSCF 标志位时，应在 tRTCp 时间后更新标志寄存器。 文档编号：001-95819 版本 ** 页 12/28 CY14B256KA 表 4. 寄存器映射的详细信息 寄存器 CY14B256KA 说明 0x7FFF 计时 — 年 D4 D3 D7 D6 D5 D2 年 （x10） D1 D0 年 包含表示年的两个低位 BCD 数字。低位半字节 （四位）包含了表示年的数值；高位半字节 （四位）包含的是以 10 年为单位的值。每半字节的取值范围为 0 到 9。该寄存器的范围为 0 到 99。 0x7FFE 计时－月 D7 D6 D5 D4 0 0 0 月 （x10） D3 D2 D1 D0 月 包含表示月的 BCD 数字。低位半字节 （四位）包含低位数字，工作范围为 0 到 9 ；高位半字节 （一位）包含高 位数字，工作范围为 0 到 1。该寄存器的范围为 1 到 12。 0x7FFD D7 D6 0 0 D5 计时－日期 D4 D3 D2 日期 （x10） D1 D0 日期 包含日期的 BCD 数字。低位半字节 （四位）包含低位数字，其取值范围为 0 到 9 ；高位半字节 （两位）包含高 位数字，其取值范围为 0 到 3。该寄存器的范围为 1 到 31。可针对闰年进行自动调整。 0x7FFC D7 D6 D5 0 0 0 计时－星期 D4 D3 0 D2 D1 0 D0 星期 低位半字节 （三位）包含一个与某周某日相关的值。某周某日是一个环形计数器，它从 1 计数到 7，然后再返回 1。用户必须为星期值提供意义，因为星期不被集成到日期内。 0x7FFB D7 D6 0 0 D5 计时－小时 D4 D3 D2 小时 （x10） D1 D0 小时 包含小时 （二十四制式格式）的 BCD 值。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （两 位）包含高位数字，范围为 0 到 2。该寄存器的范围为 0 到 23。 0x7FFA D7 D6 0 D5 计时 — 分钟 D4 D3 D2 分钟 （x10） D1 D0 分钟 包含分钟的 BCD 值。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （三位）包含高位数字， 范围为 0 到 5。该寄存器的范围为 0 到 59。 0x7FF9 D7 0 D6 D5 秒 （x10） 计时 — 秒 D4 D3 D2 D1 D0 秒 包含秒的 BCD 值。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （三位）包含高位数字，范 围为 0 到 5。该寄存器的范围为 0 到 59。 文档编号：001-95819 版本 ** 页 13/28 CY14B256KA 表 4. 寄存器映射的详细信息 （续） 寄存器 CY14B256KA 0x7FF8 说明 D7 D6 D5 OSCEN 0 校准符号 校准 / 控制 D4 D3 D2 D1 D0 校准 OSCEN 振荡器使能。当设置为 “1” 时，振荡器将被停止。被设置为 “0” 时，振荡器将运行。通过禁用振荡器，可以 在存储过程中节省电池或电容电源。 校准符号 确定对时基进行哪种校准调整：增加 （1）还是减少 （0）。 校准 0x7FF7 这五个位控制时钟的校准 D7 D6 WDS WDW D5 看门狗定时器 D4 D3 D2 D1 D0 WDT WDS 看门狗探针。将该位设置为 “1” 可重新加载并重启看门狗定时器。将该位设置为 “0” 不起作用。看门狗定时 器复位后，该位被自动清除。 WDS 位是只写位。读取该位始终返回 0。 WDW 看门狗写使能。通过将该位设置为 “1” 可禁用对看门狗超时值 （D5–D0）的任何写入操作。这允许用户可设 置看门狗探针位而不影响超时值。当完成下一个写周期时，将该位设置为 “0” 可以将 D5–D0 位写入到看门狗 寄存器内。第 8 页上的看门狗定时器中详细介绍了该功能。 WDT 看门狗超时选择。可通过该寄存器中的 6 位值选择看门狗定时器的间隔。它代表一个 32 Hz 计数 （31.25 毫秒） 的乘数。超时值范围为 31.25 毫秒 （设置为 1）到 2 秒 （设置为 3 Fh）。将看门狗定时器寄存器设置为 0 将禁 用定时器。仅在上一个周期中 WDW 位设置为 0 时才能对这些位进行写操作。 0x7FF6 D7 D6 D5 WIE AIE PFE 中断状态 / 控制 D4 D3 0 H/L D2 D1 D0 P/L 0 0 WIE 看门狗中断使能。当该位被设置为 “1” 并发生看门狗超时时，看门狗定时器将驱动 INT 引脚和 WDF 标志。当 设置为 “0” 时，看门狗定时器仅对 WDF 标志产生影响。 AIE 警报中断使能。当设置为 “1” 时，警报匹配将驱动 INT 引脚和 AF 标志。当设置为 “0” 时，警报匹配只影响 AF 标志。 PFE 断电使能。当设置为 ‘1’ 时，断电监控器驱动 INT 引脚和 PF 标志。当 PFE 设置为 ‘0’ 时，断电监控器只 影响 PF 标志。 0 保留以供将来使用 H/L 高电平 / 低电平。当设置为 “1” 时，将 INT 引脚驱动为高电平有效。当设置为 “0” 时， INT 引脚为开漏，低 电平有效。 P/L 脉冲 / 电平。当设置为 ‘1’ 时， INT 引脚由一个约 200 ms 的中断源驱动为有效状态 （由 H/L 决定）。当设置 为 “0” 时， INT 引脚驱动到有效电平状态 （由 H/L 设置），直到标志寄存器被读取。 0x7FF5 D7 D6 M 0 D5 警报－日期 D4 D3 警报日期 （x10） D2 D1 D0 警报日期 包含警报日期值以及用于选择或取消选择日期值的掩码位。 M 匹配。当该位设置为 ‘0’ 时，在警报匹配中使用日期值。将该位设置为 “1” 会导致匹配电路忽略日期值。 文档编号：001-95819 版本 ** 页 14/28 CY14B256KA 表 4. 寄存器映射的详细信息 （续） 寄存器 CY14B256KA 0x7FF4 说明 D7 D6 M 0 D5 警报 — 小时 D4 D3 D2 警报小时 （x10） D1 D0 警报小时 包含警报小时值和用于选择或取消选择小时值的掩码位。 M 0x7FF3 匹配。当该位设置为 ‘0’ 时，在警报匹配中使用小时数值。将该位设置为 ‘1’ 时，匹配电路将忽略小时数值。 D7 D6 M D5 警报 — 分钟 D4 D3 D2 警报分钟 （x10） D1 D0 警报分钟 包含警报分钟值以及用于选择或取消选择分钟值的掩码位。 M 0x7FF2 匹配。当该位设置为 ‘0’ 时，在警报匹配中使用分钟值。将该位设置为 ‘1’ 时，匹配电路将忽略分钟值。 D7 D6 M D5 警报 — 秒 D4 D3 D2 警报秒 （x10） D1 D0 警报秒 包含警报秒值以及用于选择或取消选择秒值的掩码位。 M 0x7FF1 匹配。当该位设置为 ‘0’ 时，在警报匹配中使用秒值。将该位设置为 ‘1’ 时，匹配电路将忽略秒值。 D7 D6 D5 计时 — 世纪 D4 D3 D2 世纪 （x10） D1 D0 世纪 包含世纪的 BCD 值。低位半字节 （四位）包含低位数字，范围为 0 到 9 ；高位半字节 （四位）包含高位数字， 范围为 0 到 9。该寄存器的范围为 0 到 99 世纪。 0x7FF0 标志 D7 D6 D5 D4 D3 D2 D1 D0 WDF AF PF OSCF 0 CAL W R WDF 看门狗定时器标志。当在没有用户复位情况下允许看门狗定时器达到 0 时，该只读位设置为 “1”。当标志寄存 器被读取或加电时，该位被清除为 “0”。 AF 警报标志。当时间和日期与储存在警报寄存器中的值相匹配且匹配位为 “0” 时，此只读位设置为 ‘1’。当标 志寄存器被读取或被上电时，该位将被清除。 PF 断电标志。当电源下降到低于断电阀值 VSWITCH 时，该只读位被设置为 ‘1’。当标志寄存器被读取或加电时， 该位被清除为 0。 OSCF 振荡器失败标志。如果振荡器使能而且在头 5 毫秒操作时间内未运行，该位将在加电时设置为 “1”。这表示 RTC 备用电源中断而且时钟值不再有效。该位在电源循环后保持不变，绝不会被芯片内部清除。用户必须检查 此条件并写入 “0” 以清除该标志。当用户复位 OSCF 标志位时，在 tRTCp 时间后该位将被更新。 CAL 校准模式。当该位设置为 “1” 时， INT 引脚会输出 512 Hz 的方波。当设置为 “0” 时，则 INT 引脚恢复正常 操作。加电时，该位默认为 “0” （禁用）。 W 写使能：将 “W” 位设置为 “1” 会冻结对 RTC 寄存器的更新。然后用户可写入 RTC 寄存器、警报寄存器、 校准寄存器、中断寄存器和标志寄存器。如果时间已更改，将 “W” 设置为 “0” 会导致 RTC 寄存器中的内容 传输到计时计数器中。完成该传输过程会需要 tRTCp 时间。加电时，该位默认为 0。 R 读使能：将 “R” 位设置为 ‘1’ 会停止用户 RTC 寄存器中的时钟更新，以便在读取过程中不显示时钟更新。 将 “R” 位设置为 ‘0’ 以恢复对保持寄存器的时钟更新。设置该位不需要将 “W” 位设置为 “1”。加电时， 该位默认为 0。 文档编号：001-95819 版本 ** 页 15/28 CY14B256KA 最大额定值 超过最大额定值可能会缩短器件的使用寿命。这些用户指导未经 过测试。 存放温度 ..................................................–65 °C 到 +150 °C 最长存储时间 封装功率散耗能力 （TA = 25 °C） .............................................................. 1.0 W 表面贴装铅焊温度 （3 秒）....................................... +260 °C 直流输出电流 （每次只输出 1 路电流，持续时间为 1 秒）................. 15 mA 在 150°C 环境温度下 ...............................1000 个小时 静电放电电压 （根据 MIL-STD-883，方法 3015）......................... > 2001 V 在 85°C 环境温度下 ........................................... 20 年 全锁电流 ........................................................... ..... > 200 mA 最高结温 ..................................................................... 150°C VCC 上相对于 VSS 的供电电压....................... –0.5 V 到 4.1 V 应用于高阻态的输出电压 .....................–0.5 V 到 VCC + 0.5 V 输入电压 ...............................................–0.5 V 到 VCC+ 0.5 V 工作范围 范围 工业级 环境温度 VCC –40°C 至 +85°C 2.7 V 至 3.6 V 处于接地电位的所有引脚上的 瞬变电压 （< 20 ns）...........................–2.0 V 到 VCC + 2.0 V 直流电气特性 在工作范围内 参数 说明 测试条件 最小值 2.7 典型值 [9] 3.0 最大值 3.6 单位 V VCC 供电电压 ICC1 Vcc 平均电流 tRC = 25 ns tRC = 45 ns 无输出负载下取得的值 （IOUT = 0 mA） – – 70 52 mA mA ICC2 存储过程中的 VCC 平均电流 无需关注所有的输入， VCC = 最大值 tSTORE 期间的平均电流 – – 10 mA ICC3[9] 在 tRC= 200 ns， VCC(Typ) 和 25 °C 所有输入在 CMOS 电平循环。 条件下的 VCC 平均电流 无输出负载下取得的值 （IOUT = 0 mA）。 – 35 – mA ICC4 自动存储周期期间的 VCAP 平均电流 无需关注所有的输入。 tSTORE 期间的平均电流 – – 5 mA ISB VCC 待机电流 CE > （VCCQ – 0.2 V）。 VIN < 0.2 V 或 > （VCC – 0.2 V）。 “W” 位设置为 “0”。 非易失性循环完成后的待机电流强 度。 输入处于静态状态。 f = 0 MHz。 – – 5 mA 输入漏电流 （HSB 除外） VCC = 最大值， VSS < VIN < VCC –1 – +1 µA 输入漏电流 （用于 HSB） VCC = 最大值， VSS < VIN < VCC –100 – +1 µA IOZ 关闭状态的输出漏电流 VCC = 最大值， VSS < VOUT < VCC， CE 或 OE > VIH 或 WE < VIL –1 – +1 µA VIH IIX[10] 输入高电平电压 2.0 – VCC + 0.5 V VIL 输入低电平电压 VSS – 0.5 – 0.8 V VOH 输出高电平电压 IOUT = –2 mA 2.4 – – V VOL 输出低电平电压 IOUT = 4 mA – – 0.4 V 注释： 9. 典型值满足温度为 25°C， VCC = VCC(Typ) 等条件。并非 100% 经过了测试。 10. 如果高电平有效和低电平有效的驱动程序均被禁用，那么对于 HSB 引脚，当 VOH 等于 2.4 V 时， IOUT = –2 µA。使能这些驱动程序后，标准 VOH 和 VOL 均有效。该 参数被特性表征化，但未经过测试。 文档编号：001-95819 版本 ** 页 16/28 CY14B256KA 直流电气特性 （续） 在工作范围内 参数 VCAP[16] 说明 测试条件 介于 VCAP 引脚和 VSS 之间 存储电容 VVCAP[17、 18] 器件在 VCAP 引脚上的最大驱动电压 VCC = 最大值 最小值 61 典型值 [9] 68 最大值 180 单位 µF – – VCC V 数据保留时间与耐久性 在工作范围内 参数 说明 最小值 单位 20 年 1,000 K 最大值 单位 7 pF 输入电容 （用于 HSB） 8 pF 输出电容 （HSB 除外） 7 pF 输出电容 （用于 HSB） 8 pF DATAR 数据保留时间 NVC 非易失性存储操作 电容 参数 [18] CIN COUT 说明 输入电容 （HSB 除外） 测试条件 TA = 25 °C， f = 1 MHz， VCC = VCC(Typ) 热阻 参数 [18] JA JC 说明 热阻 （结温） 热阻 （壳温） 测试条件 根据 EIA/JESD51 的要求，测试条件遵循测试热电阻的标准 测试方法和流程。 48 引脚 SSOP 单位 37.47 °C/W 24.71 °C/W 注释： 16. VCAP 的最小值要确保提供了足够的电荷来完成自动存储操作。 VCAP 的最大值可保证 VCAP 的电容在加电回读周期期间内充电至最小电压，以便紧急断电循环可以顺 利完成自动存储操作。因此，建议始终使用在指定最小和最大极限值内的电容。请参考应用手册 AN43593，了解更多有关 VCAP 选项的详细信息。 17. 当选择 VCAP 电容时，可提供 VCAP 引脚上的最大电压 （VVCAP）作为指导。在工作温度范围内， VCAP 电容的额定电压应高于 VVCAP 电压。 18. 这些参数由设计保证，但未进行过测试。 文档编号：001-95819 版本 ** 页 17/28 CY14B256KA 交流测试负载 图 7. 交流测试负载 577 577 3.0 V 3.0 V R1 R1 输出 输出 R2 789 30 pF R2 789 5 pF 交流测试条件 输入脉冲电平 ......................................................... 0 V 到 3 V 输入上升和下降时间 （10% – 90%）........................... < 3 ns 输入和输出的时序参考电平 ........................................... 1.5 V RTC 特性 在工作范围内 参数 VRTCbat RTC 电池引脚电压 IBAK[20] RTC 备用电流 （请参见图 5，了解 RTC 的推荐外部组件） VRTCcap[21] 最小值 1.8 典型值 [19] 3.0 最大值 3.6 单位 V TA （最小值） 25 °C – – 0.35 A – 0.35 – A TA （最大值） TA （最小值） 25 °C – – 0.5 A 1.6 – 3.6 V 1.5 3.0 3.6 V 1.4 – 3.6 V – 1 2 s – – 350 s 350 – 850 说明 RTC 电容引脚电压 TA （最大值） tOCS RTC 振荡器启动时间 tRTCp 将 “W” 位设置为 “0” 后的 RTC 处理时间 RBKCHG RTC 备用电容充电限流电阻 注释： 19. 典型值的温度为 25°C、 VCC = VCC(Typ)。并非 100% 经过了测试。 20. 从 VRTCcap 或 VRTCbat。 21. 如果 VRTCcap > 0.5 V 或电容未连接到 VRTCcap 引脚，振荡器将在 tOCS 时间内启动。如果已连接备用电容且 VRTCcap < 0.5 V，要想启动振荡器，必须允许将 0.5 V 冲 电给电容。 文档编号：001-95819 版本 ** 页 18/28 CY14B256KA 交流切换特性 在工作范围内 参数 [22] 赛普拉斯参数 备用参数 25 ns 说明 45 ns 最小值 最大值 最小值 最大值 单位 SRAM 读周期 tACE tACS tRC 芯片使能访问时间 读周期时间 – 25 25 – – 45 45 – ns ns tAA [24] tAA 地址访问时间 – 25 – 45 ns tDOE tOE 输出使能到数据有效的时间 – 12 – 20 ns tOHA[24] tOH 地址更改后的输出保持时间 3 – 3 – ns tLZCE [25、 26] tRC [23] tLZ 芯片使能到输出有效的时间 3 – 3 – ns tHZCE [25、 26] tHZ 芯片禁用到输出无效的时间 – – – 15 ns tLZOE [25、 26] tOLZ 输出使能到输出有效的时间 0 – 0 – ns tHZOE [25、 26] 10 – 15 ns tOHZ 输出禁用到输出无效的时间 – tPU [25] tPA 芯片使能到电源有效的时间 0 – 0 – ns tPD [25] tPS 芯片禁用到电源待机的时间 – 25 – 45 ns tHZWE tWC tWP tCW tDW tDH tAW tAS tWR tWZ 写周期时间 写入脉冲宽度 芯片使能到写周期结束的时间 数据建立到写周期结束的时间 写周期结束后的数据保持时间 地址建立到写周期结束的时间 地址建立到写周期开始的时间 写周期结束后的地址保持时间 写周期使能到输出禁用的时间 25 20 20 10 0 20 0 0 – – – – – – – – – 10 45 30 30 15 0 30 0 0 – – – – – – – – – 15 ns ns ns ns ns ns ns ns ns tLZWE [25、 26] tOW 写周期结束到输出有效的时间 3 – 3 – ns SRAM 写周期 tWC tPWE tSCE tSD tHD tAW tSA tHA [25、 26、 27] 切换波形 图 8. 第一个 SRAM 读周期 （地址控制） [23、 24、 28] tRC Address Address Valid tAA Data Output Previous Data Valid Output Data Valid tOHA 注释： 22. 测试条件采用等于或短于 3 ns 的信号跳变时间，VCC/2 的时序参考电平，0 至 VCC(typ) 的输入脉冲电平以及第 18 页上的图 7 中所示的指定 IOL/IOH 的输出负载和负载 电容。 23. WE 必须在 SRAM 读周期内保持高电平状态。 24. 当 CE 和 OE 均为低电平时，器件会继续被选中。 25. 这些参数由设计保证，但未进行过测试。 26. 稳定状态下所测量的输出电压为 ±200 mV。 27. 如果 CE 变为低电平时 WE 处于低电平状态，输出会保持在高阻抗状态。 28. HSB 必须在读和写周期内保持为高电平状态。 文档编号：001-95819 版本 ** 页 19/28 CY14B256KA 切换波形 （续） 图 9. 第二个 SRAM 读取周期 （CE 和 OE 控制） [29、 30] Address Address Valid tRC tHZCE tACE CE tAA tLZCE tHZOE tDOE OE tLZOE Data Output High Impedance Output Data Valid tPU ICC tPD Active Standby 图 10. 第一个 SRAM 写周期 （WE 控制） [30、 31、 32] tWC Address Address Valid tSCE tHA CE tAW tPWE WE tSA tHD tSD Data Input Input Data Valid tLZWE tHZWE Data Output High Impedance Previous Data 图 11. 第二个 SRAM 写周期 （CE 控制） [30、 31、 32] tWC Address Valid Address tSA tSCE tHA CE tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注释： 29. WE 必须在 SRAM 读周期内保持高电平状态。 30. HSB 必须在读和写周期内保持为高电平状态。 31. 如果 CE 变为低电平时 WE 处于低电平状态，输出会保持在高阻抗状态。 32. 地址转换期间， CE 或 WE 必须大于 VIH。 文档编号：001-95819 版本 ** 页 20/28 CY14B256KA 自动存储 / 加电回读 在工作范围内 tHRECALL[33] 参数 加电回读时间 最小值 – 最大值 20 单位 ms tSTORE [34] 存储周期时间 – 8 ms tDELAY [35] 完成 SRAM 写入周期所允许的时间 – 25 ns VSWITCH 低电压触发电平 – 2.65 V 150 – µs HSB 输出禁用电压 – 1.9 V HSB 到输出有效的时间 HSB 高电平有效时间 – – 5 500 µs ns tVCCRISE 说明 [36] VHDIS[36] tLZHSB[36] tHHHD[36] VCC 上升时间 切换波形 图 12. 自动存储或加电回读 [37] VCC VSWITCH VHDIS t VCCRISE tHHHD Note34 tSTORE Note tHHHD 38 Note 34 tSTORE 38 Note HSB OUT tDELAY tLZHSB AutoStore tLZHSB tDELAY POWERUP RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI) POWER-UP RECALL Read & Write BROWN OUT AutoStore POWER-UP RECALL Read & Write POWER DOWN AutoStore 注释： 33. 当 VCC 大于 VSWITCH 时，将开始计算 tHRECALL。 34. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，则不会发生自动存储或硬件存储操作。 35. 在启动硬件存储和自动存储时，会在 tDELAY 时间内持续使能 SRAM 写操作。 36. 这些参数由设计保证，但未进行过测试。 37. 在 VCC 低于 VSWITCH 的情况下，在存储、回读的过程中会忽略读写周期。 38. 在加电和断电期间，在通过外部电阻上拉 HSB 引脚时， HSB 将发生短时脉冲。 文档编号：001-95819 版本 ** 页 21/28 CY14B256KA 软件控制的存储 / 回读周期 在工作范围内 参数 [39、 40] tRC tSA tCW tHA tRECALL tSS [41、 42] 25 ns 最大值 – – – – 200 100 说明 最小值 25 0 20 0 – – 存储 / 回读初始化周期的时间 地址建立时间 时钟脉冲宽度 地址保持时间 回读持续时间 软序列处理时间 45 ns 最小值 45 0 30 0 – – 最大值 – – – – 200 100 单位 ns ns ns ns µs µs 切换波形 图 13. CE 和 OE 控制软件存储 / 回读周期 [40] tRC Address tRC Address #1 tSA Address #6 tCW tCW CE tHA tSA tHA tHA tHA OE tHHHD HSB (STORE only) tHZCE tLZCE t DELAY 43 Note tLZHSB High Impedance tSTORE/tRECALL DQ (DATA) RWI 图 14. 自动存储使能 / 禁用周期 [40] Address tSA CE tRC tRC Address #1 Address #6 tCW tCW tHA tSA tHA tHA tHA OE tLZCE tSS tHZCE 43 Note t DELAY DQ (DATA) RWI 注释： 39. 由 CE 控制的或 OE 控制的读操作为软件序列提供时钟脉冲。 40. 必须按表 1 列出的顺序读取六个连续地址。在六个连续周期内， WE 必须保持为高电平状态。 41. 这是执行软序列指令所耗费的时间。 Vcc 电压必须保持高电平以保证有效地寄存指令。 42. 存储和回读等指令会锁定 I/O，直到操作完成为止，这样可以延长该时间。请参见特定的指令。 43. 由于在 tDELAY 时间内禁用输出，第六次读取的 DQ 输出数据可能无效。 文档编号：001-95819 版本 ** 页 22/28 CY14B256KA 硬件存储周期 在工作范围内 参数 tDHSB 未设置写入锁存时 HSB 到输出有效的时间 说明 tPHSB 硬件存储脉冲宽度 最小值 – 最大值 25 单位 ns 15 – ns 切换波形 图 15. 硬件存储周期 [44] Write latch set tPHSB HSB (IN) tSTORE tHHHD tDELAY HSB (OUT) tLZHSB DQ (Data Out) RWI Write latch not set tPHSB HSB pin is driven high to VCC only by Internal 100 kOhm resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven low. HSB (IN) tDELAY HSB (OUT) tDHSB tDHSB RWI 图 16. 软序列处理时间 [45、 46] Soft Sequence Command Address Address #1 tSA Address #6 tCW tSS Soft Sequence Command Address #1 tSS Address #6 tCW CE VCC 注释： 44. 如果最后一次非易失性循环完成后尚未对 SRAM 进行写操作，则将不会发生自动存储或硬件存储操作。 45. 这是执行软序列指令所耗费的时间。 Vcc 电压必须保持高电平以保证有效地寄存指令。 46. 存储和回读等指令会锁定 I/O，直到操作完成为止，这样可以延长该时间。请参见特定的指令。 文档编号：001-95819 版本 ** 页 23/28 CY14B256KA SRAM 操作的真值表 在 SRAM 操作过程中， HSB 必须保持为高电平。 表 5. 真值表 输入 / 输出 模式 电源 CE WE OE H X X 高阻态 取消选择 / 断电 待机 L H L 数据输出 （DQ0–DQ7） 读取 活动 L H H 高阻态 输出处于禁用状态 活动 L L X 数据输入 （DQ0–DQ7） 写入 活动 订购信息 速率 （ns） 25 订购代码 CY14B256KA-SP25XIT 封装图 51-85061 封装类型 48 引脚 SSOP 工作范围 工业级 CY14B256KA-SP25XI 45 CY14B256KA-SP45XIT CY14B256KA-SP45XI 上述的所有器件都是无铅的。 订购代码定义 CY 14 B 256 K A - SP 25 X I T 选项： T — 盘带封装 空白 — 标准 无铅 温度 ： I — 工业级（–40 °C ~ 85 °C） 速度： 25 - 25 ns 45 - 45 ns 封装 ： SP — 48 引脚 SSOP Die 修订版： 空白 — 无修订 A — 第一版本 数据总线： K - × 8 + RTC 电压 ： B － 3.0 V 容量 ： 256 - 256 Kb 14 － nvSRAM 赛普拉斯 文档编号：001-95819 版本 ** 页 24/28 CY14B256KA 封装图 图 17. 48 引脚 SSOP （300 Mil）封装外形， 51-85061 51-85061 *F 文档编号：001-95819 版本 ** 页 25/28 CY14B256KA 缩略语 缩略语 BCD 文档规范 说明 测量单位 二进码十进数 符号 测量单位 CE CMOS 芯片使能 % 百分比 互补金属氧化物半导体 °C 摄氏度 EIA 电子工业联盟 F 法拉 HSB I/O 硬件存储繁忙 Hz 赫兹 输入 / 输出 kHz 千赫兹 nvSRAM 非易失性静态随机存取存储器 k 千欧姆 OE 输出使能 A 微安 PCB RoHS 印刷电路板 mA 毫安 有害物质限制 F 微法 RTC 实时时钟 MHz 兆赫兹 RWI 禁止读和写 s 微秒 SRAM 静态随机存取存储器 ms 毫秒 SSOP 紧缩小外形封装 ns 纳秒 WE 写使能 pF 皮法 ppm 百万分率 V 伏特 欧姆 W 瓦特 文档编号：001-95819 版本 ** 页 26/28 CY14B256KA 文档修订记录页 文档标题：CY14B256KA、具有实时时钟功能的 256 Kbit （32 K × 8） nvSRAM 文档编号：001-95819 版本 ** ECN 编号 4691558 变更者 LYAO 文档编号：001-95819 版本 ** 提交日期 04/03/2015 变更说明 本文档版本号为 Rev**，译自英文版 001-55720 Rev*I。 页 27/28 CY14B256KA 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要找到距您最近的办事处，请访问赛普拉斯 所在地。 PSoC® 解决方案 产品 汽车级产品 cypress.com/go/automotive cypress.com/go/clocks 时钟与缓冲区 接口 照明与电源控制 存储器 PSoC cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch 触摸感应产品 USB 控制器 无线 / 射频 psoc.cypress.com/solutions cypress.com/go/USB cypress.com/go/wireless © 赛普拉斯半导体公司， 2009-2015。此处，所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不会以明 示或暗示的方式授予任何专利许可或其他权利。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能 发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有 风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可协议的限制。 文档编号：001-95819 版本 ** 本文件中介绍的所有产品和公司名称均为其各自所有者的商标。 修订日期 April 3, 2015 页 28/28