CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 16 K/8 K/4 K × 16 MoBL® ADM 非同期デュアルポートスタティック RAM 16 K/8 K/4 K × 16 MoBL® ADM 非同期デュアルポート スタティック RAM 特長 ■ 独立した同時アクセスを可能にする真のデュアル ポート メモリ ブロック ❐ 時分割多重アドレス・データ（ADM）インタフェースの専 用ポート ❐ 標準SRAMまたは時分割多重アドレス・データインタフェー スを選択可能なポート ■ 16 K/8 K/4 K × 16 のメモリ構成 ■ 高速アクセス ❐ 65 ns または 90 ns の ADM インタフェース ❐ 40 ns または 60 ns の標準 SRAM インタフェース ■ 完全非同期動作 ■ ポートごとに独立した IO 電圧。1.8、 2.5V および 3.0V の IO が可 能 ■ 超低消費電力 ❐ 動作時：ICC = 15 mA (90 ns での標準値 ) ❐ 動作時：ICC = 25 mA (65 ns での標準値 ) ❐ 待機時 : ISB3 = 2 μA（標準値） ■ ポートごとにスタンバイ動作可能 ■ オンチップ アービトレーション ロジック ■ ポート間通信のためのメールボックス割り込み ■ インプットリードレジスタとアウトプットドライブレジスタ ■ 上位バイトと下位バイトの制御 ■ 小型パッケージ : 6 x 6 mm、 鉛フリーBGA（ボール端子数 100） ■ 産業用温度範囲に対応 ブロック図 SFEN# I/OL15-I/OL8 I/OL7-I/OL0 ADV#L UB#L LB#L IRR1-IRR0 [note 2] ODR4-ODR0 IRR/ODR DataL<15..0> Mux'ed Address / Data I/O Control DataR<15..0> Dual Ported Memory Array 16k/8k/4k x 16 AddrL<13..0> Mux'ed Address/ Data I/O Control AddrR<13..0> I/OR15-I/OR8 I/OR7-I/OR0 ADV#R UB#R LB#R A13-A0 [note 1] Address Decode CS#L OE#L WE#L Address Decode MSEL CS#R OE#R WE#R Control Logic BUSY#L INT#L BUSY#R INT#R 注 1. A13-A0 は CYDMX256A16 と CYDMX256B16、A12-A0 は CYDMX128A16 と CYDMX128B16、A11-A0 は CYDMX064A16 と CYDMX064B16。 2. CYDMX256A16 と CYDMX256B16 には IRR1 および IRR2 はありません。 Cypress Semiconductor Corporation 文書番号 : 001-62665 Rev. *A • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 改訂日 ２０１２ 年 ４ 月２０日 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 目次 ピン配置 ................................................................................3 ピン機能 ...............................................................................4 機能説明 ................................................................................4 電源 ..................................................................................................4 ADM インタフェースの読み出しまたは書き込み動作 .4 標準 SRAM インタフェースの読み出しまたは書き込み動 作 ........................................................................................................5 バイト選択 ....................................................................................5 チップセレクト .............................................................................5 出力イネーブル ...........................................................................5 メールボックス割り込み .........................................................5 アービトレーション ロジック ...............................................5 インプットリードレジスタ .....................................................5 アウトプットドライブレジスタ ............................................5 アーキテクチャ ....................................................................6 最大定格 ................................................................................8 動作範囲 ...............................................................................8 電気的特性 (VCC = 1.8 V) .....................................................8 文書番号 : 001-62665 Rev. *A 電気的特性 (VCC = 2.5 V) ...................................................10 電気的特性 (3.0 V) ..............................................................11 静電容量 .............................................................................11 スイッチング特性 (VCC = 1.8 V) ........................................12 スイッチング波形 ..............................................................15 オーダ情報 .........................................................................21 注文コードの定義 ....................................................................21 外形図 .................................................................................22 略号 .....................................................................................23 本書の表記法 ......................................................................23 測定単位 .......................................................................................23 改訂履歴 ..............................................................................24 販売、ソリューション、および法律情報 ..........................25 ワールドワイドな販売と設計サポート ............................25 製品 ................................................................................................25 PSoC のソリューション .........................................................25 ページ 2 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 ピン配置 図 1. 100 ボール 0.5 mm ピッチ BGA ( 平面図 ) 1 2 3 4 5 6 7 8 9 10 A A5 A8 A11 UB#R VSS ADV#R I/OR15 I/OR12 I/OR10 VSS B A3 A4 A7 A9 CE#R WE#R OE#R VDDIOR I/OR9 I/OR6 B C A0 A1 A2 A6 LB#R IRR1[3] I/OR14 I/OR11 I/OR7 VSS D ODR4 A10 A12[4] I/OR13 I/OR8 I/OR5 I/O2R D E VSS I/OR1 F SFEN# ODR2 BUSY#R INT#R VSS A C DNU ODR3 INT#L VSS VSS I/OR4 VDDIOR ODR1 BUSY#L DNU VCC VSS I/OR3 I/OR0 I/OL15 VDDIOL F E G ODR0 DNU DNU DNU OE#L I/OL3 I/OL11 I/OL12 I/OL14 I/OL13 G H DNU DNU DNU LB#L CE#L I/OL1 VDDIOL MSEL DNU I/OL10 H J DNU DNU DNU IRR0[5] VCC VSS I/OL4 I/OL6 I/OL8 I/OL9 J K DNU DNU DNU UB#L ADV#L WE#L I/OL0 I/OL2 I/OL5 I/OL7 K 1 2 3 4 5 6 7 8 9 10 . 注 3. 4. 5. 6. CYDMX256A16 と CYDMX256B16 では、このピンは A13 です。 CYDMX064A16 と CYDMX064B16 では、このピンは DNU です。 CYDMX256A16 と CYDMX256B16 では、このピンは DNU です。 DNU は「使用しない（Do Not Use）」を意味します。これらのピンには何もつながないでください。 文書番号 : 001-62665 Rev. *A ページ 3 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 ピン機能 左ポート 右ポート CS#L CS#R チップセレクト WE#L WE#R 読み出し / 書き込みイネーブル OE#L OE#R 出力イネーブル A0‒A13 MSEL 機能 アドレス （4K デバイスでは A0-A11、 8K デバイスでは A0-A12、 16K デバイスでは A0-A13） 右ポート インタフェース モード選択（0：標準 SRAM、1：ADM IOL0‒IOL15 IOR0‒IOR15 ADV#L ADV#R UB#L UB#R 上位バイト選択（IO8-IO15） LB#L LB#R 下位バイト選択（IO0-IO7） INT#L INT#R BUSY#L BUSY#R SFEN# IRR0-IRR1 ODR0-ODR4 VCC GND VDDIOL VDDIOR DNU アドレス／データ バス入出力 アドレス ラッチ イネーブル、右ポートが ADM モードの場合は、ADV#R のみを使用する 割り込みフラグ ビジー フラグ スペシャルファンクションイネーブル信号 CYDMX128A16 、CYDMX128B16 、CYDMX064A16、CYDMX064B16 のインプットリー ドレジスタの入力信号。 CYDMX256A16 と CYDMX256B16 では、IRR0 は DNU で、IRR1 は A13 です。 アウトプットドライブレジスタの出力信号。オープン ドレイン出力です。 コア電源 グランド 左ポート IO 電源 右ポート IO 電源 接続なし。これらのピンには何もつながないでください。 機能説明 C Y D M X 2 5 6 A 1 6 、C Y D M X 1 2 8 A 1 6 、C Y D M X 0 6 4 A 1 6 、 CYDMX256B16、CYDMX128B16、および CYDMX064B16 は、低 消費電力の 16K/8K/4K x 16 構成 CMOS のデュアル ポート スタ ティック RAM です。時分割多重アドレス・データ（ADM）イ ンタフェースの専用ポートを 1 つと、標準 SRAM または ADM インタフェースのいずれかに設定可能なポートを 1 つ備えてい ます。これらの 2 個のポートによって、どのメモリ位置に対し ても別々に非同期の読み出しと書き込みのアクセスが可能で す。各ポートには、チップセレクト（CS#）、書き込みイネーブ ル（WE#）および出力イネーブル（OE#）の独立した制御ピン があります。また、ポートごとに 2 個の出力フラグ（BUSY# と INT#）を備えます。BUSY# フラグは、一方のポートが現在アク セスしているメモリ位置に他方のポートがアクセスしようとす るとトリガされます。割り込みフラグ（INT#）は、メールボッ クスを介したポート間またはシステム間の通信を許可します。 電源遮断機能は、チップセレクト（CS#）ピンによってポート ごとに独立して制御できます。 C Y D M X 2 5 6 A 1 6 、C Y D M X 1 2 8 A 1 6 、C Y D M X 0 6 4 A 1 6 、 CYDMX256B16、CYDMX128B16、CYDMX064B16 は、ボール グ リッド アレイ（BGA）パッケージ（ボール端子数 100、ピッチ 0.5mm）で用意されています。その用途には、インタープロセッ サやマルチプロセッサの設計、通信ステータスのバッファ処理、 ビデオとグラフィックのデュアル ポート メモリなどがありま す。 文書番号 : 001-62665 Rev. *A 電源 コア電圧（VCC）には、1.8V、2.5V、または 3.0V のうち、IO 電 圧以下の電圧を使用できます。各ポートは、独立した IO 電圧で 動作します。IO 電圧は、VDDIOL ピンおよび VDDIOR ピンに接続 されている電圧で決まります。サポートされる IO 規格は、1.8 V および 2.5 V LVCMOS および 3.0 V LVTTL です。 ADM インタフェースの読み出しまたは書き込みの動作 この説明は、左側の ADM ポート、および ADM ポートに設定し た右ポートの両方を対象としています。 3 つの制御信号 ADV#、WE#、および CS# を使用して、読み出 しと書き込みの処理を実行します。アドレス信号は、CS#をLOW に設定して、まず IO バスに入力します。アドレスは、ALE（ア ドレス ラッチ イネーブル） （ADV#）信号の立ち上がりエッジで IO バスからロードされます。アドレスを適切にラッチするに は、有効なアドレス情報を指定するとともに、AC 仕様に規定 されているセットアップ時間（tAVDS）とホールド時間（tAVDH） の要件を満たす必要があります。 アドレス信号がラッチされた後、WE# を HIGH に保持すると読 み出し動作が発行されます。アドレス信号が tAVDH の要件を満 たしていると、IO バスは High Z 状態になります。読み出しデー タは、OE# を LOW にアサートした時点から tOE の時間経過後 に IO バス上に送出され、OE# と CS# のうち、先に発生した信 号の立ち上がりエッジから tHZOE または tHZCS の時間だけ保持 されます。 ページ 4 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 書き込み動作は、WE# を LOW にアサートすると発行されます。 書き込みデータは、アドレスがホールド時間（tAVDH）の要件を 満たした直後に IO バスに送り込むことができます。WE# または CS# のうち、先に発生した信号の立ち上がりエッジでデータ セットアップ時間（tSD）とホールド時間（tHD）の要件を満た すと、書き込みデータが書き込まれます。 標準 SRAM インタフェースの読み出しまたは書き込みの 動作 この説明は、標準 SRAM ポートとして構成されている右側のア クセス ポートを対象としています。標準 SRAM インタフェース 構成による読み出しおよび書き込み動作は、アドレスが A バス 上に存在することを除いて、ADM ポートの場合と同じです。そ の動作は CS#、OE#、および WE# で制御します。読み出し動作 は WE# を HIGH にアサートすると発行されます。書き込み動作 は、WE# を LOW にアサートすると発行されます。読み出し動 作が発行されるとき、IOバスは読み取りデータの送信先であり、 書き込みデータの送信元です。ただし、書き込み動作の発行時 には IO に書き込みデータを送り込む必要があります。 バイト選択 基本ワード サイズは 16 ビットです。各ワードは、2 つの 8 ビッ ト バイトで構成されています。各ポートには、アクティブ LOW のバイト イネーブルである UB# および LB# があります。このバ イト イネーブルを変化させると、ポートへの読み出しと書き込 みの動作の結果が変わります。書き込み中にバイト イネーブル を HIGH にアサートすると、アドレス指定したメモリ位置にあ るデータの対応するバイトが更新できなくなります。読み出し 中は、両方のバイト イネーブルは、非同期出力イネーブル制御 ロジックへの入力となります。どちらかのバイト イネーブルを HIGH にアサートすると、対応するデータ バイトはトライス テートになります。その後、そのバイト イネーブルを LOW に アサートすると、対応するデータ バイトが読み出されます。 チップセレクト 各ポートには、アクティブ LOW のチップ セレクト信号である CS# があります。ポートがアクティブと見なされるためには、 CS# を LOW にアサートする必要があります。有効な読み出しま たは書き込みの動作を発行するには、読み出しまたは書き込み のサイクル全体にわたってチップ セレクト入力を LOW にア サートしておく必要があります。書き込み中に CS# を HIGH に デアサートしたとき、tWRL、tSD,、tHD に対する各条件を満足し ていない場合は、アドレス指定した場所の内容は変更されませ ん。 自動電源遮断機能は、チップ セレクトを非アクティブにする （CS# HIGH）ことで制御され、各ポートのオンチップ回路を超 低消費電力のスタンバイモードにすることができます。 出力イネーブル 各ポートには出力イネーブル信号である OE# があります。OE# を HIGH にアサートすると、IO バスは tHZOE の時間経過後にト ライステートになります。OE# を LOW にアサートすると、IO バスの制御は非同期出力イネーブル ロジックが引き継ぎます （このロジックは WE#、CS#、UB#、および LB# の各入力で制御 します）。 使用するメールボックスです。上位から 2 番目のメモリ位置 （CYDMX064A16 と CYDMX064B16 では 0xFFE、CYDMX128A16 と CYDMX128B16 では 0x1FFE、 CYDMX256A16 と CYDMX256B16 では 0x3FFE）は、左ポートで使用するメールボックスです。い ずれかのポートが他方のポートのメールボックスに書き込む と、書き込み先側のポートに対する割り込み信号が生成されま す。この割り込みは、メールボックスの所有者がメールボック スの内容を読み取るとリセットされます。メールボックスに書 き込むメッセージはユーザが定義します。 各ポートは、この割り込みをリセットせずに他方のポートの メールボックスを読み出します。ポートに対してこのメール ボックスのビジー信号がアクティブな状態であると、そのポー トは優先ポートへの割り込みを設定できません。また、ポート に対してアクティブなビジー信号があると、そのポートでは自 身のメールボックスからの読み出しやメールボックスへの割り 込みのリセットも実行できません。 起動時には、両方の割り込みがデフォルトで設定されます。初 期化プログラムは割り込みをリセットする必要があります。 アプリケーションがメッセージの通知を必要としない場合は、 プロセッサの割り込み要求入力ピンにこの割り込みピンを接続 しないでください。 アービトレーション ロジック C Y D M X 2 5 6 A 1 6 、C Y D M X 1 2 8 A 1 6 、C Y D M X 0 6 4 A 1 6 、 CYDMX256B16、CYDMX128B16、および CYDMX064B16 には、 メモリ位置への同時アクセス（競合）を解決するためにチップ 上に調停機能 ( アービトレーション ) が用意されています。両方 のポートの CS# 信号をアサートしたときに互いのポートでアド レスの競合が発生した場合は、どちらのポートがアクセス権を 持つかはビジー ロジックで決まります。tPS の条件に違反して いる場合、2 つのポートのどちらかが目的の場所へのアクセス 許可を取得しますが、どちらのポートが許可を取得するかは予 測できません。アドレス競合が発生した時点から tBLA の時間経 過後、または CS# が LOW になった時点から tBLC の時間経過後 に、BUSY# がアサートされます。 インプットリードレジスタ インプットリードレジスタ（IRR）機能は、CYDMX128A16、 CYDMX128B16、CYDMX064A16、および CYDMX064B16 の各 デバイスでのみ使用できます。SFEN# = VIL の場合、IRR は、イ ンプットリードピン（IRR0 および IRR1）に接続されている 2 つ の外部デバイスの状態をアドレス位置 0x0000 に取得します。 SFEN# = VIL のとき、アドレス 0x0000 には標準のメモリ アクセ スではアクセスできません。SFEN# = VIH のときは、通常のメモ リ アクセスでアドレス 0x0000 にアクセスできます。どちらの ポートでも、通常の読み出し動作でアドレス 0x0000 から IRR の内容にアクセスします。IRR からの読み出しでは、IO<1:0> が 有効なビットであり、IO<15:2> は Dontcare です。IRR 入力は、 コア電源電圧（V'CC）に合わせて、LVCMOS では 1.8V および 2.5V、LVTTL では 3.0V です。 アウトプットドライブレジスタ アウトプットドライブレジスタ（ODR）は、VSS への接続パス を外部回路に提供することにより、最大 5 つの外部バイナリ 状態デバイスの状態を決定します。これらの出力はオープン ドレインです。5 つの外部デバイスは、さまざまな 電圧 メールボックス割り込み （1.5 V ≤ VDDIO ≤ 3.5 V）で動作しますが、合計した電流は 40 mA 上位の 2 つのメモリ位置は、メッセージを渡すために使用され （外部デバイスごとに最大 8 mA）を超えることはできません。 ます。最上位のメモリ位置（CYDMX064A16 と CYDMX064B16 ODR ビットのステータスは、どちらのポートからでもアドレス では 0xFFF、CYDMX128A16 と CYDMX128B16 では 0x1FFF、 0x0001 への標準的な書き込みアクセスで設定できます。 「1」は CYDMX256A16 と CYDMX256B16 では 0x3FFF）は、右ポートで オン、 「0」はオフを表します。ODR ビットのステータスは、ア 文書番号 : 001-62665 Rev. *A ページ 5 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 ドレス 0x0001 への通常の読み出しアクセスで読み取ることが できます。SFEN# = VIL のときは ODR がアクティブなので、ア ドレス 0x0001 にはメモリ アクセスではアクセスできません。 SFEN# = VIHのときODRは非アクティブなので、 アドレス0x0001 には標準アクセスでアクセスできます。ODR の読み出しおよび 書き込みでは、IO<4:0> が有効であり、IO<15:5> は Don t care ( 任意 ) です。' アーキテクチャ CYDMX256A16、 CYDMX128A16、 CYDMX064A16、 CYDMX256B16、CYDMX128B16、および CYDMX064B16 は、16 のデュアルポート SRAM セルの 16K、8K、および 4K ワードの アレイ、IO、アドレス ライン、制御信号で構成されます（CS#、 ADV#、OE#、および WE#） 。2 つのアクセス ポートは、時分割 多重アドレス・データ（ADM）インタフェースの専用ポートと、 標準 SRAM または ADM インタフェースのいずれかに設定可能 なポートです。ポートごとに独立した制御信号は、メモリ内に ある任意の場所への同時アクセスを許可します。同じ場所への 書き込みと読み出しの状況を処理するため、BUSY# ピンが、各 ポートに提供されています。ポート通信のポートでは、各ポー トで割り込み（INT#）ピンも利用できます。 表 1. ADM インタフェースの読み出し／書き込み ADV# CS# WE# OE# UB# LB# IO0 - IO15 モード X H X X X X High Z X X X H X X High Z 出力ディセーブル X X X X H H High Z 上位バイトと下位バイトの選 択解除 パルス L H L L L データ出力（IO0-IO15） 上位バイトと下位バイトの読 み出し パルス L H L H L データ出力（IO0-IO7） High Z（IO8-IO15） パルス L H L L H High Z（IO0-IO7） 上位バイトのみの読み出し データ出力（IO8-IO15） パルス L L X L L データ入力（IO0-IO15） 上位バイトと下位バイトの書 き込み パルス L L X H L データ入力（IO0-IO7） High Z（IO8-IO15） パルス L L X L H High Z（IO0-IO7） 上位バイトのみの書き込み データ入力（IO8-IO15） 選択解除または電源遮断モー ド 下位バイトのみの読み出し 下位バイトのみの書き込み 表 2. 標準 SRAM インタフェースの読み出し／書き込み CS# WE# OE# UB# LB# H X X X X X X H X X X X H L H L L L H L L H L IO0-IO15 モード High Z 選択解除または電源遮断モード X High Z 出力ディセーブル H High Z 上位バイトと下位バイトの選択解 除 L データ出力（IO0-IO15） 上位バイトと下位バイトの読み出 し H L データ出力（IO0-IO7） High Z（IO8-IO15） 下位バイトのみの読み出し L L H High Z（IO0-IO7） データ出力（IO8-IO15） 上位バイトのみの読み出し L X L L データ入力（IO0-IO15） 上位バイトと下位バイトの書き込 み L L X H L データ入力（IO0-IO7） High Z（IO8-IO15） 下位バイトのみの書き込み L L X L H High Z（IO0-IO7） データ入力（IO8-IO15） 上位バイトのみの書き込み 文書番号 : 001-62665 Rev. *A ページ 6 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 表 3. 割り込み動作の例（BUSY#L = BUSY#R = HIGH を想定） 左ポート 機能 右ポート WE#L CS#L OE#L AddressL L L X 0x3FFF[7] 右 INT#R フラグをセット 右 INT#R フラグをリセット X X X INT#L WE#R CS#R X X X X X OE#R AddressR INT#R X X L X L L 左 INT#L フラグをセット X X X X L L L X 左 INT#L フラグをリセット X L L 0x3FFE[8] H X X X [7] H [8] X 0x3FFF 0x3FFE X X 表 4. アービトレーション ウィニング ポート CS#L CS#R アドレス一致 左 / 右ポート BUSY#L BUSY#R 機能 X X 一致なし H H 通常 H X 一致 H H 通常 X H 一致 H H 通常 L L 一致 注を参照 [9] 注を参照 [9] 書き込み禁止 [10] 表 5. インプットリードレジスタの動作 [11] SFEN# CS# WE# OE# UB# LB# H L H L L L ADDR IO0‒IO1 IO2‒IO15 L L H L X L x0000 VALID[13] X モード x0000- 最 VALID[12] VALID[12] 標準メモリ アクセス 大 IRR 読み出し 表 6. アウトプットドライブレジスタ [15] SFEN# CS# WE# OE# UB# LB# ADDR IO0‒IO4 IO5‒IO15 L[12] L[12] x0000- 最 大 VALID[12] VALID[12] X L x0001 VALID[13] X ODR 書き込み [17] x0001 [13] X ODR 読み出し H L H X[16] L L L X L L H L X L VALID モード 標準メモリ アクセス 注 7. 0x3FFF は CYDMX256A16 と CYDMX256B16、0x1FFF は CYDMX128A16 と CYDMX128B16、0xFFF は CYDMX064A16 と CYDMX064B16 8. 0x3FFE は CYDMX256A16 と CYDMX256B16、0x1FFE は CYDMX128A16 と CYDMX128B16、は CYDMX064A16 と CYDMX064B16 9. tPS を満たす場合、反対側のポートの CS# とアドレスが、現在のポートより先に安定状態になる場合は「L」、逆に反対側のポートの CS# とアドレスが現在の ポートより後に安定状態になる場合は「H」。 10. BUSY#L/R ピンのロジック レベルが HIGH であるにもかかわらず、BUSY#L/R を LOW にドライブし書き込みを強行しようとしても内部的に無視されます。 11. IRR 読み出しでは SFEN# = VIL になります。 12. UB# または LB# = VIL。LB# = VIL の場合は、IO<7:0> が有効になります。UB# = VIL の場合は、IO<15:8> が有効になります。 13. これらのビットが有効になるには、LB# がアクティブである必要があります（LB# = VIL）。 14. CS#L = VIL または CS#R = VIL のいずれかの場合、SFEN# はアクティブになります。CS#L = CS#R = VIH の場合は、非アクティブになります。 15. ODR 読み出しと書き込みでは、SFEN# = VIL。 16. 出力イネーブルは、有効なデータを出力するため、読み出し中に LOW にする必要があります（OE# = VIL）。 17. ODR 書き込みの間、データはメモリにも書き込まれます。 文書番号 : 001-62665 Rev. *A ページ 7 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 最大定格 出力への出力電流（LOW）...................................................... 90 mA 静電気放電電圧........................................................................ >2000 V 最大定格 [18] を超えると、デバイスの寿命が短くなる可能性が あります。ユーザ ガイドラインは未テストです。 ラッチアップ電流 ................................................................ > 200 mA 保存温度 .................................................................. ‒65 °C ∼ +150 °C 動作範囲 通電時の周囲温度................................................ ‒55 °C ∼ +125 °C 範囲 グランド電位への電源電圧......................................-0.5V ∼ +3.3V 産業用 High Z 状態の出力に印加される 電圧 .......................................................................... -0.5V ∼ VCC+ 0.5V 周囲温度 VCC ‒40 °C ∼ +85 °C 1.8 V ± 100 mV 2.5 V ± 100 mV 3.0 V ± 300 mV DC 入力電圧 [19] ............................................... ‒0.5 V ∼ VCC + 0.5 V 電気的特性 (VCC = 1.8 V) 記号 全動作範囲 VOH VOL VIL IOZ CYDMX256B16 CYDMX128B16 CYDMX064B16 CYDMX256A16 CYDMX128A16 CYDMX064A16 ‒65 ‒65 ‒90 最大 値 項目 単位 P1 IO 電 P2 IO 電圧 最小 圧 値 標準 値 最大 値 最小 値 標準 値 最大 値 最小 値 標 準 値 1.8 V（任意のポート） VDDIO ‒ 0.2 ‒ ‒ VDDIO ‒ 0.2 ‒ ‒ VDDIO ‒ 0.2 ‒ ‒ V 出力 HIGH 電圧（IOH = ‒2 mA） 2.5 V（任意のポート） 2.0 ‒ ‒ 2.0 ‒ ‒ 2.0 ‒ ‒ V 出力 HIGH 電圧 （IOH = ‒100 μA） 出力 HIGH 電圧（IOH = ‒2 mA） 3.0 V（任意のポート） 2.1 ‒ ‒ 2.1 ‒ ‒ 2.1 ‒ ‒ V 出力 LOW 電圧（IOL = 100 μA） 1.8 V（任意のポート） ‒ ‒ 0.2 ‒ ‒ 0.2 ‒ ‒ 0.2 V 出力 HIGH 電圧（IOH = 2 mA） 2.5 V（任意のポート） ‒ ‒ 0.4 ‒ ‒ 0.4 ‒ ‒ 0.4 V 出力 HIGH 電圧（IOH = 2 mA） 3.0 V（任意のポート） ‒ ‒ 0.4 ‒ ‒ 0.4 ‒ ‒ 0.4 V 1.8 V（任意のポート） ‒ ‒ 0.2 ‒ ‒ 0.2 ‒ ‒ 0.2 V 2.5 V（任意のポート） ‒ ‒ 0.2 ‒ ‒ 0.2 ‒ ‒ 0.2 V 3.0 V（任意のポート） ‒ VOL ODR 出力 LOW 電圧 ODR （IOL = 8 mA） VIH CYDMX256A16 CYDMX128A16 入力 HIGH 電圧 入力 LOW 電圧 出力漏れ電流 ICEX ODR 出力漏れ電流 VOUT = VDDIO ODR ‒ 0.2 ‒ ‒ 0.2 ‒ ‒ 0.2 V 1.8 V（任意のポート） 1.2 ‒ VDDIO + 0.2 1.2 ‒ VDDIO + 0.2 1.2 ‒ VDDIO + 0.2 V 2.5 V（任意のポート） 1.7 ‒ VDDIO + 0.3 1.7 ‒ VDDIO + 0.3 1.7 ‒ VDDIO + 0.3 V 3.0 V（任意のポート） 2.0 ‒ VDDIO + 0.2 2.0 ‒ VDDIO + 0.2 2.0 ‒ VDDIO + 0.2 V 1.8 V（任意のポート） ‒0.2 ‒ 0.4 ‒0.2 ‒ 0.4 ‒0.2 ‒ 0.4 V 2.5 V（任意のポート） ‒0.3 ‒ 0.6 ‒0.3 ‒ 0.6 ‒0.3 ‒ 0.6 V 3.0 V（任意のポート） ‒0.2 ‒ 0.7 ‒0.2 ‒ 0.7 ‒0.2 ‒ 0.7 V 1.8 V 1.8 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 2.5 V 2.5 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 1.8 V 1.8 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 2.5 V 2.5 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 注 18. 電源投入時、いずれの入力または入出力ピンの電圧も、電源ピンを超えることはできません。 19. パルス幅 < 20 ns。 文書番号 : 001-62665 Rev. *A ページ 8 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 電気的特性 (VCC = 1.8 V) ( 続き ) 記号 全動作範囲 ( 続き ) CYDMX256A16 CYDMX128A16 CYDMX256B16 CYDMX128B16 CYDMX064B16 CYDMX256A16 CYDMX128A16 CYDMX064A16 ‒65 ‒65 ‒90 最大 値 1 項目 P1 IO 電 P2 IO 電圧 最小 圧 値 IIX 入力漏れ電流 1.8 V 1.8 V ‒1 標準 値 最大 値 最小 値 標準 値 最大 値 最小 値 標 準 値 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 単位 μA 2.5 V 2.5 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA ICC Ind. 動作電流 （V CC = 最大、IOUT = 0 mA） 出力無効 1.8 V 1.8 V ‒ 25 40 ‒ 25 40 ‒ 15 25 mA ISB1 スタンバイ電流 Ind. （両ポート TTL レベル） CE#L と CE#R ≥ VCC ‒ 0.2、 f = fMAX 1.8 V 1.8 V ‒ 2 6 ‒ 2 6 ‒ 2 6 μA ISB2 スタンバイ電流 Ind. （1 つのポートが TTL レベル） CE#L または CE#R ≥ VIH、 f = fMAX 1.8 V 1.8 V ‒ 8.5 18 ‒ 8.5 18 ‒ 8.5 14 mA ISB3 スタンバイ電流 Ind. （両ポート CMOS レベル） CE#L と CE#R ≥ VCC − 0.2 V、 f=0 1.8 V 1.8 V ‒ 2 6 ‒ 2 6 ‒ 2 6 μA ISB4 スタンバイ電流 Ind. （1 つのポートが CMOS レベル） CE#L または CE#R ≥ VIH、 f = fMAX[20] 1.8 V 1.8 V ‒ 8.5 18 ‒ 8.5 18 ‒ 8.5 14 mA 注 20. fMAX = 1/tRC: 全ての入力ピンを f = 1/tRC で繰り返し変化させます（出力イネーブルを除く）。f = 0 は、アドレスまたは制御線に変化がないことを意味します。 文書番号 : 001-62665 Rev. *A ページ 9 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 電気的特性 (VCC = 2.5 V) 記号 全動作範囲 CYDMX256A16 CYDMX128A16 CYDMX256B16 CYDMX128B16 CYDMX064B16 CYDMX256A16 CYDMX128A16 CYDMX064A16 ‒65 ‒65 ‒90 項目 単位 P1 IO 電圧 P2 IO 電圧 最小 値 標準 値 最大 値 最小 値 標準 値 最大 値 最小 値 標準 値 最大 値 ‒ 2.0 ‒ ‒ 2.0 ‒ ‒ V VOH 出力 HIGH 電圧 （IOH = ‒2 mA） 2.5 V（任意のポート） 2.0 ‒ 3.0 V（任意のポート） 2.1 ‒ ‒ 2.1 ‒ ‒ 2.1 ‒ ‒ V VOL 出力 LOW 電圧 （IOL = 2 mA) 2.5 V（任意のポート） ‒ ‒ 0.4 ‒ ‒ 0.4 ‒ ‒ 0.4 V 3.0 V（任意のポート） ‒ ‒ 0.4 ‒ ‒ 0.4 ‒ ‒ 0.4 V VOL ODR 出力 LOW 電圧 ODR （IOL = 8 mA） 2.5 V（任意のポート） ‒ ‒ 0.2 ‒ ‒ 0.2 ‒ ‒ 0.2 V 3.0 V（任意のポート） ‒ ‒ 0.2 ‒ ‒ 0.2 ‒ ‒ 0.2 V VIH 2.5 V（任意のポート） 1.7 ‒ VDDIO + 0.3 1.7 ‒ VDDIO + 0.3 1.7 ‒ VDDIO + 0.3 V 3.0 V（任意のポート） 2.0 ‒ VDDIO + 0.2 2.0 ‒ VDDIO + 0.2 2.0 ‒ VDDIO + 0.2 V VIL 入力 HIGH 電圧 入力 LOW 電圧 2.5 V（任意のポート） ‒0.3 ‒ 0.6 ‒0.3 ‒ 0.6 ‒0.3 ‒ 0.6 V 3.0 V（任意のポート） ‒0.2 ‒ 0.7 ‒0.2 ‒ 0.7 ‒0.2 ‒ 0.7 V 2.5 V 2.5 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA ICEX ODR 出 力 漏 れ 電 流 VOUT = ODR VCC 2.5 V 2.5 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA IIX 2.5 V 2.5 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA IOZ 出力漏れ電流 入力漏れ電流 ICC Ind. 動作電流 （V CC = 最大、IOUT = 0 mA）出力無効 2.5 V 2.5 V ‒ 39 55 ‒ 39 55 ‒ 28 40 mA ISB1 スタンバイ電流 Ind. （両ポート TTL レベル） CE#L と CE#R ≥ VCC ‒ 0.2、f = fMAX 2.5 V 2.5 V ‒ 6 8 ‒ 6 8 ‒ 6 8 μA ISB2 スタンバイ電流 Ind. （1 つのポートが TTL レ ベル）CE#L または CE#R ≥ VIH、f = fMAX 2.5 V 2.5 V ‒ 21 30 ‒ 21 30 ‒ 18 25 mA ISB3 スタンバイ電流 Ind. （両ポート CMOS レベ ル）CE#L と CE#R ≥ VCC − 0.2 V、f = 0 2.5 V 2.5 V ‒ 4 6 ‒ 4 6 ‒ 4 6 μA ISB4 スタンバイ電流 Ind. （1 つのポートが CMOS レ ベ ル） CE#L ま た は CE#R ≥ VIH、f = fMAX[21] 2.5 V 2.5 V ‒ 21 30 ‒ 21 30 ‒ 18 25 mA 注 21. fMAX = 1/tRC: 全ての入力ピンを f = 1/tRC で繰り返し変化させます（出力イネーブルを除く）。f = 0 は、アドレスまたは制御線に変化がないことを意味します。これ は CMOS レベル入力のみに適用されます。( スタンバイ ISB3) 文書番号 : 001-62665 Rev. *A ページ 10 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 電気的特性 (3.0 V) 記号 全動作範囲 CYDMX256A16 CYDMX128A16 CYDMX256B16 CYDMX128B16 CYDMX064B16 CYDMX256A16 CYDMX128A16 CYDMX064A16 ‒65 ‒65 ‒90 項目 P1 IO 電圧 P2 IO 電圧 最小 標準 最大 値 値 値 最小 標準 値 値 単位 最大 最小 標準 最大 値 値 値 値 VOH 出力 HIGH 電圧（IOH = ‒2 mA） 3.0 V（任意の ポート） 2.1 ‒ ‒ 2.1 ‒ ‒ 2.1 ‒ ‒ V VOL 出力 LOW 電圧（IOL = 2 mA） 3.0 V（任意の ポート） ‒ ‒ 0.4 ‒ ‒ 0.4 ‒ ‒ 0.4 V VOL ODR ODR 出力 LOW 電圧（IOL = 8 mA） 3.0 V（任意の ポート） ‒ ‒ 0.2 ‒ ‒ 0.2 ‒ ‒ 0.2 V VIH 入力 HIGH 電圧 3.0 V（任意の ポート） 2.0 ‒ VDDIO + 0.2 2.0 ‒ VDDIO + 0.2 2.0 ‒ VDDIO + 0.2 V VIL 入力 LOW 電圧 3.0 V（任意の ポート） ‒0.2 ‒ 0.7 ‒0.2 ‒ 0.7 ‒0.2 ‒ 0.7 V IOZ 出力漏れ電流 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA ICEX ODR ODR 出力漏れ電流 VOUT = VCC 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA IIX 入力漏れ電流 3.0 V 3.0 V ‒1 ‒ 1 ‒1 ‒ 1 ‒1 ‒ 1 μA ICC Ind. 動作電流 （V CC = 最大、IOUT = 0 mA）出 力無効 3.0 V 3.0 V ‒ 49 70 ‒ 49 70 ‒ 42 60 mA ISB1 スタンバイ電流 （両ポート TTL レベル） CE#L と CE#R ≥ VCC ‒ 0.2、 f = fMAX Ind. 3.0 V 3.0 V 7 10 7 10 7 10 μA Ind. 3.0 V 3.0 V 28 40 28 40 25 35 mA スタンバイ電流 Ind. （1 つのポートが TTL レベル） Ind. CE#L または CE#R ≥ VIH、f = fMAX 3.0 V 3.0 V 6 8 6 8 6 8 μA 3.0 V 3.0 V 28 40 28 40 25 35 mA ISB2 ISB3 ISB4 静電容量 [22] 記号 項目 CIN 入力容量 COUT 出力容量 テスト条件 最大値 単位 TA = 25 °C、f = 1 MHz、VCC = 3.0 V 9 pF 10 pF 注 22. 最初にテストされていますが、設計またはプロセス変更後、これらのパラメータが影響を受ける場合があります。 文書番号 : 001-62665 Rev. *A ページ 11 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 図 2. AC テストの負荷と波形 3.0 V/2.5 V/1.8 V 3.0 V/2.5 V/1.8 V R1 RTH = 6 kΩ 出力 出力 R1 出力 C = 30 pF C = 30 pF R2 C = 5 pF R2 VTH = 0.8 V (a) 通常負荷 (c) スリーステート遅延 （負荷 2） (b) テブナン等価回路（負荷 1） （T に使用される LZ, tHZ, tHZWE, tLZWE オシロスコープとジグを含む） 入力パルス 3.0 V/2.5 V 1.8 V R1 1022 Ω 13500 Ω 1.8 V R2 792 Ω 10800 Ω GND 10% 90% 10% 90% ≤ 3 ns ≤ 3 ns スイッチング特性 (VCC = 1.8 V) 全動作範囲 [23] 記号 CYDMX256A16 CYDMX128A16 CYDMX256B16 CYDMX128B16 CYDMX064B16 CYDMX256A16 CYDMX128A16 CYDMX064A16 ‒65 ‒65 ‒90 項目 最小値 AD Mux ポートの読み出しサイクル 最大値 最小値 最大値 最小値 単位 最大値 [24] tRC 読み込みサイクルタイム 65 ‒ 65 ‒ 90 ‒ ns tACC1 ランダム アクセス ADV# LOW からデータ有効まで ‒ 65 ‒ 65 ‒ 90 ns tACC2 ランダム アクセス アドレスからデータ有効まで ‒ 65 ‒ 65 ‒ 90 ns tACC3 ランダム アクセス CS# からデータ有効まで ‒ 65 ‒ 65 ‒ 90 ns tAVDA ランダム アクセス ADV# HIGH からデータ有効まで ‒ 35 ‒ 35 ‒ 50 ns tAVD ADV# LOW パルス 15 ‒ 15 ‒ 20 ‒ ns tAVDS アドレス セットアップから ADV# の立ち上がり エッジ 15 ‒ 15 ‒ 20 ‒ ns tAVDH ADV# の立ち上がりエッジからアドレス ホールド 3 ‒ 3 ‒ 5 ‒ ns tCSS CS# セットアップから ADV# の立ち上がりエッジ 7 ‒ 7 ‒ 10 ‒ ns OE# LOW からデータ有効まで ‒ 35 ‒ 35 ‒ 50 ns tOE [25] OE# Low から IO Low Z まで 3 ‒ 3 ‒ 5 ‒ ns tHZOE OE# High から IO High Z まで ‒ 15 ‒ 15 ‒ 25 ns tHZCS CE# High から IO High Z まで ‒ 15 ‒ 15 ‒ 25 ns tDBE UB#/LB# から IO 有効まで ‒ 35 ‒ 35 ‒ 50 ns tLZBE UB#/LB# Low から IO Low Z まで 3 ‒ 3 ‒ 5 ‒ ns tHZBE UB#/LB# High から IO High Z まで ‒ 15 ‒ 15 ‒ 25 ns tAVOE ADV# High から OE# Low まで 0 ‒ 0 ‒ 0 ‒ ns tLZOE 注 23. すべてのタイミング パラメータは、図 2 に指定される負荷 2 で測定されます。 24. AD Mux ポートタイミングは、AD Mux ポートである左ポートと AD Mux ポートに設定された右ポートに適用されます。 25. このパラメータは保証されていますがテストされていません。 文書番号 : 001-62665 Rev. *A ページ 12 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 スイッチング特性 (VCC = 1.8 V) ( 続き ) 全動作範囲 [23] ( 続き ) 記号 CYDMX256A16 CYDMX128A16 CYDMX256B16 CYDMX128B16 CYDMX064B16 CYDMX256A16 CYDMX128A16 CYDMX064A16 ‒65 ‒65 ‒90 項目 AD Mux ポートの書き込みサイクル 最小値 最大値 最小値 最大値 最小値 最大値 単位 [26] tWC 書き込みサイクルタイム 65 ‒ 65 ‒ 90 ‒ ns tSCS CS# Low から書き込みの最後まで 65 ‒ 65 ‒ 90 ‒ ns tAVD ADV# LOW パルス 15 ‒ 15 ‒ 20 ‒ ns tAVDS アドレス セットアップから ADV# の立ち上がり エッジ 15 ‒ 15 ‒ 20 ‒ ns tAVDH ADV# の立ち上がりエッジからアドレス ホールド 3 ‒ 3 ‒ 5 ‒ ns tCSS CS# セットアップから ADV# の立ち上がりエッジ 7 ‒ 7 ‒ 10 ‒ ns tWRL WE# パルス幅 28 ‒ 28 ‒ 45 ‒ ns tBW UB#/LB# Low から書き込みの最後まで 28 ‒ 28 ‒ 45 ‒ ns tSD データ セットアップから書き込みの最後まで 20 ‒ 20 ‒ 30 ‒ ns tHD 書き込みの最後からデータ ホールドまで 0 ‒ 0 ‒ 0 ‒ ns tLZWE WE# High から IO Low Z まで 0 ‒ 0 ‒ 0 ‒ ns tAVWE ADV# High から WE# Low まで 0 ‒ 0 ‒ 0 ‒ ns 標準ポートの読み出しサイクル [27] tRC 読み込みサイクルタイム 40 ‒ 60 ‒ 60 ‒ ns tAA アドレスからデータ有効まで ‒ 40 ‒ 60 ‒ 60 ns tOHA アドレス変更から出力ホールド 5 ‒ 5 ‒ 5 ‒ ns tACS CS# からデータ有効まで ‒ 40 ‒ 60 ‒ 60 ns OE# LOW からデータ有効まで ‒ 25 ‒ 35 ‒ 35 ns tDOE [28] OE# LOW からデータ LOW Z まで 5 ‒ 5 ‒ 5 ‒ ns tHZOE OE# High からデータ High Z まで ‒ 10 ‒ 30 ‒ 30 ns tLZCS CS# LOW からデータ LOW Z まで 5 ‒ 5 ‒ 5 ‒ ns tHZCS CS# High からデータ High Z まで ‒ 10 ‒ 30 ‒ 30 ns tLZBE UB#/LB# Low からデータ Low Z まで 5 ‒ 5 ‒ 5 ‒ ns tHZBE UB#/LB# High からデータ High Z まで ‒ 10 ‒ 30 ‒ 30 ns tABE UB#/LB# アクセスタイム ‒ 40 ‒ 60 ‒ 60 ns tLZOE 標準 SRAM ポート書き込みサイクル tWC 書き込みサイクルタイム 40 ‒ 60 ‒ 60 ‒ ns tSCS CS# Low から書き込みの最後まで 30 ‒ 50 ‒ 50 ‒ ns tAW アドレス有効から書き込みの最後まで 30 ‒ 50 ‒ 50 ‒ ns tHA 書き込みの最後からアドレス ホールドまで 0 ‒ 0 ‒ 0 ‒ ns tSA アドレス セットアップから書き込みの開始まで 0 ‒ 0 ‒ 0 ‒ ns 注 26. AD Mux ポートタイミングは、AD Mux ポートである左ポートと AD Mux ポートに設定された右ポートに適用されます。 27. 標準 SRAM ポートタイミングは、標準 SRAM ポートに設定された右ポートに適用されます。 28. このパラメータは保証されていますがテストされていません。 文書番号 : 001-62665 Rev. *A ページ 13 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 スイッチング特性 (VCC = 1.8 V) ( 続き ) 全動作範囲 [23] ( 続き ) 記号 CYDMX256A16 CYDMX128A16 CYDMX256B16 CYDMX128B16 CYDMX064B16 CYDMX256A16 CYDMX128A16 CYDMX064A16 ‒65 ‒65 ‒90 項目 最小値 最大値 最小値 最大値 最小値 最大値 単位 tWRL 書き込みパルス幅 25 ‒ 45 ‒ 45 ‒ ns tSD データ セットアップから書き込みの最後まで 20 ‒ 30 ‒ 30 ‒ ns tHD 書き込みの最後からデータ ホールドまで 0 ‒ 0 ‒ 0 ‒ ns tHZWE WE# Low からデータ High Z まで ‒ 15 ‒ 25 ‒ 25 ns tLZWE WE# Low からデータ Low Z まで 0 ‒ 0 ‒ 0 ‒ ns アービトレーション タイミング tBLA アドレス一致から BUSY# Low まで ‒ 30 ‒ 50 ‒ 50 ns tBHA アドレス不一致から BUSY# High まで ‒ 30 ‒ 50 ‒ 50 ns tBLC CS# Low から BUSY# Low まで ‒ 30 ‒ 50 ‒ 50 ns tBHC CS# High から BUSY# High まで ‒ 30 ‒ 50 ‒ 50 ns tPS[29] ポートセットアップ 5 ‒ 5 ‒ 5 ‒ ns tBDD BUSY# High からデータ有効まで ‒ 30 ‒ 50 ‒ 50 ns tWDD 書き込みパルスからデータ遅延まで ‒ 55 ‒ 85 ‒ 85 ns tDDD 書き込みデータ有効から読み出しデータ有効まで ‒ 45 ‒ 70 ‒ 70 ns 割り込みのタイミング tINS INT# セット時間 ‒ 35 ‒ 55 ‒ 55 ns tINR INT# リセット時間 ‒ 35 ‒ 55 ‒ 55 ns 注 29. 温度 < 0 ℃での VCC と VDDIOR が < 1.8 V, and VDDIOL is >2.5 V である場合は、このパラメータに 2 ns を加算してください。 文書番号 : 001-62665 Rev. *A ページ 14 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 スイッチング波形 図 3. ADM ポート読み出しサイクル（いずれかのポート アクセス、WE# High） tACC2 tAVD S tAVDH Valid Address I/O[15:0] Valid Data tACC1 tAVD ADV# tAVDA tHZC S tACC3 t CSS CS# t HZOE tOE OE# tAVOE WE# tHZ BE tLZ BE UB#, LB# tDBE 図 4. ADM ポート書き込みサイクル（いずれかのポート アクセス、WE# 制御、OE# High） tAVD S I/O[15:0] ADV# tAVDH t SD Addr1<15..0> tHD WData1<15..0> tAVD tSCS CS# t CSS OE# tWRL WE# t AVWE UB#, LB# 文書番号 : 001-62665 Rev. *A tBW ページ 15 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 図 5. ADM ポート書き込みサイクル（いずれかのポート アクセス、CS# 制御、OE# High） tAVD S I/O[15:0] ADV# t SD tAVDH Addr1<15..0> tHD WData1<15..0> tAVD tSCS CS# t CSS OE# tWRL WE# t AVWE UB#, LB# tBW 図 6. 標準ポート読み出しサイクル（右ポート アクセス、WE# High） t RC tAA Address t OHA Valid Address tACS CS# tLZCS tHZ CS tDOE OE# tLZOE tHZOE WE# t ABE UB#, LB# Data Out 文書番号 : 001-62665 Rev. *A tLZ BE tHZ BE Valid Data ページ 16 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 図 7. 標準ポート書き込みサイクル（右ポート アクセス、WE# 制御） tWC tAW Valid Address Address t SA tHA CS# OE# tWRL tH ZWE WE# UB#, LB# tLZWE t BW tSD tHD Valid Data Data 図 8. 標準ポート書き込みサイクル（右ポート アクセス、CS# 制御） tWC tAW Valid Address Address t SA CS# tHA tSCS tLZCS OE# tWRL WE# UB#, LB# tH ZWE t BW tSD Data 文書番号 : 001-62665 Rev. *A tHD Valid Data ページ 17 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 図 9. アービトレーション タイミング Address Match Address L & R CS#R tPS CS#L tBLC tBHC BUSY#L 図 10. アービトレーション タイミング（左ポート ADM、右ポート標準 SRAM) Left Address Valid First I/OL[15:0] ADV#L t AVDH Address L (Internal) Valid Left Address t PS Address Match Address R Mismatch t BLA tBH A BUSY#R Right Address Valid First I/OL[15:0] Valid Address ADV#L Data Valid Address t AVDH tAVDH Address L (Internal) Address Match Mismatch tPS Address R Valid Address tBLA tBHA BUSY#L 文書番号 : 001-62665 Rev. *A ページ 18 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 図 11. アービトレーション タイミング（左ポート ADM、右ポート ADM) ADV#L tAVDH tAVDH Address L (Internal) Mismatch ADV#R t PS tAVDH Address R (internal) Address Match tBLA tBHA BUSY#R 図 12. BUSY# タイミングによる読み出し I/OL[15:0] Valid Address Data Valid Address AVD#L WE#L Address R Address Match BUSY#R tBDD t DDD Data Out R Valid Data tWDD 文書番号 : 001-62665 Rev. *A ページ 19 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 図 13. 割り込みのタイミング Left Port Writes Right Mailbox to set INT#R I/OL[15:0] Right Mailbox Addr Write D ata tHD OE#L CS#L WE#L CS# or WE#, whichever assert HIGH first CS# or WE#, whichever assert LOW later t INS INT#R Right Port Reads Right Mailbox to Clear INT#R Address R Right Mailbox Addr CS#R OE#R WE#R CS#, OE# or WE#, whichever assert latest tINR INT#R 文書番号 : 001-62665 Rev. *A ページ 20 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 オーダ情報 表 7. 16 K × 16 MoBL ADM 非同期デュアルポート SRAM 速度 （ns） 注文コード パッケージ 名 65 CYDMX256A16-65BVXI BZ100 鉛フリー、0.5 mm ピッチ BGA（ボール端子数 100） 産業用 65 CYDMX256B16-65BVXI BZ100 鉛フリー、0.5 mm ピッチ BGA（ボール端子数 100） 産業用 90 CYDMX256A16-90BVXI BZ100 鉛フリー、0.5 mm ピッチ BGA（ボール端子数 100） 産業用 パッケージ タイプ 動作 範囲 表 8. 8 K × 16 MoBL ADM 非同期デュアルポート SRAM 速度 （ns） 注文コード パッケージ 名 65 CYDMX128A16-65BVXI BZ100 鉛フリー、0.5 mm ピッチ BGA（ボール端子数 100） 産業用 65 CYDMX128B16-65BVXI BZ100 鉛フリー、0.5 mm ピッチ BGA（ボール端子数 100） 産業用 パッケージ タイプ 動作 範囲 表 9. 4 K × 16 MoBL ADM 非同期デュアルポート SRAM 速度 （ns） 注文コード パッケージ 名 90 CYDMX064A16-90BVXI BZ100 パッケージ タイプ 動作 範囲 鉛フリー、0.5 mm ピッチ BGA（ボール端子数 100） 産業用 注文コードの定義 CYDM X XXX X XX - XX BV X I 温度範囲 : I = 産業用 X = 鉛フリー パッケージタイプ： BV = 100 ボール BGA レイテンシ (ns)：65 / 90 バス幅 バージョン デュアルポート容量（Kb）：064 / 128 / 256 X = AD Mux インタフェース X なし = 標準 SRAM インタフェース CYDM = サイプレス MoBL デュアルポート 文書番号 : 001-62665 Rev. *A ページ 21 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 外形図 図 14. 100-ball VFBGA（6 x 6 x 1.0 mm）BZ100A 51-85209 *D 文書番号 : 001-62665 Rev. *A ページ 22 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 略号 本書の表記法 略号 項目 BGA ball grid array、ボールグリッドアレイ CMOS complementary metal oxide semiconductor、 相補型金属酸化膜半導体 CS# Chip Select、チップセレクト I/O input/output、入出力 LVCMOS low voltage complementary metal oxide semiconductor、低電圧 CMOS 測定単位 記号 測定単位 % パーセント °C 摂氏温度 mA ミリアンペア MHz メガヘルツ mm ミリメートル ミリ秒 LVTTL low voltage transistor-transistor logic、低電 圧トランジスタ - トランジスタ ロジック ms mV ミリボルト ODR output drive register ns ナノ秒 OE# Output Enable、出力イネーブル pF ピコファラッド SRAM static random access memory、スタティッ ク ランダム アクセス メモリ V ボルト TTL トランジスタ - トランジスタ ロジック Ω オーム VFBGA Very fine-pitch ball grid array、超ファイン ピッチ ボールグリッドアレイ W ワット µA マイクロアンペア WE# Write Enable、書き込みイネーブル 文書番号 : 001-62665 Rev. *A ページ 23 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 改訂履歴 ドキュメントのタイトル：CYDMX256A16、CYDMX128A16、CYDMX064A16、CYDMX256B16、CYDMX128B16、 CYDMX064B16、 16 K/8 K/4 K × 16 MoBL® ADM 非同期デュアルポート スタティック RAM 文書番号：001-62665 REV. ECN No. 担当 発行日 ** 2965699 HKH 07/01/2010 初版 *A 3556245 JMYTMP8 04/20/2012 英語版 *H の翻訳 文書番号 : 001-62665 Rev. *A 変更内容 ページ 24 / 25 CYDMX256A16, CYDMX256B16 CYDMX128A16, CYDMX128B16 CYDMX064A16, CYDMX064B16 販売、ソリューション、および法律情報 ワールドワイドな販売と設計サポート サイプレスは、事業所、ソリューション センター、メーカー代理店、および販売代理店の世界的なネットワークを保持しています。 お客様の最寄りの事業所については、サイプレスの Web サイト サイプレスのロケーションをご覧ください。 製品 自動車 クロック & バッファ cypress.com/go/automotive cypress.com/go/clocks インタフェース cypress.com/go/interface 照明 & 電源管理 cypress.com/go/powerpsoc PSoC ソリューション psoc.cypress.com/solutions PSoC 1 ¦ PSoC 3 ¦ PSoC 5 cypress.com/go/plc メモリ 光学 & イメージ センサ PSoC タッチセンサ USB コントローラ ワイヤレス /RF cypress.com/go/memory cypress.com/go/image cypress.com/go/psoc cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless © Cypress Semiconductor Corporation, 2006-2012. 本文書に記載される情報は、予告なく変更される場合があります。サイプレス セミコンダクタ コーポレーションは、サイプレス 製品に組み込ま れた回路以外のいかなる回路を使用することに対しても一切の責任を負いません。かつ、サイプレス セミコンダクタ コーポレーションは、特許またはその他の権利に基づくライセンスを譲渡する ことも、又は含意することもありません。サイプレス製品は、サイプレスとの書面による合意に基づくものでない限り、医療、生命維持、救命、重要な管理、または安全の用途のために使用する ことを保証するものではなく、また使用することを意図したものでもありません。さらにサイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される、生命維 持システムの重要なコンポーネンツとしてサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあら ゆるリスクを負うことを意味し、その結果サイプレスはあらゆる責任を免除されることを意味します。 全てのソース コード（ソフトウェアおよび / またはファームウェア）はサイプレス セミコンダクタ コーポレーション（以下「サイプレス」）が所有し、全世界の特許権保護（米国およびその他の 国）、米国の著作権法ならびに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によりライセンシーに付与するライセンスは、個人的、非独占的かつ譲渡不能のライセ ンスであって、適用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカスタム ソフトウェアおよび / またはカスタムファームウェアを作成する 目的に限って、サイプレスのソース コードの派生著作物をコピー、使用、変更そして作成するためのライセンス、ならびにサイプレスのソース コードおよび派生著作物をコンパイルするためのラ イセンスです。上記で指定された場合を除き、サイプレスの書面による明示的な許可なくして本ソース コードを複製、変更、変換、コンパイル、または表示することは全て禁止されます。 免責条項： サイプレスは、明示的または黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性または特定目的への適合性の黙示的な保証が含まれますが、これに 限定されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレスは、本文書に記載されるいかなる製品または回路を適用または使用した ことによって生ずるいかなる責任も負いません。サイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネンツとして サイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結果 サイプレスはあらゆる責任を免除されることを意味します。 ソフトウェアの使用は、適用されるサイプレス ソフトウェア ライセンス契約によって制限され、かつ制約される場合があります。 文書番号 : 001-62665 Rev. *A 改訂日 ２０１２ 年 ４ 月２０日 MoBL は、Cypress Semiconductor Corporation の登録商標です。本書で言及するすべての製品名および会社名は、それぞれの所有者の商標である場合があります。 ページ 25 / 25