CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 16M ビット (2048K × 8/1024K × 16/512K × 32) nvSRAM 特長 ■ 16M ビットの不揮発性スタティック RAM (nvSRAM) ❐ 25ns、30ns および 45ns のアクセス時間 ❐ 2048K × 8 (CY14X116L)、1024K × 16 (CY14X116N)、 512K × 32 (CY14X116S) として内部的に構成 ❐ 小容量コンデンサのみで電源喪失時の自動 STORE を実行 ❐ QuantumTrap 不揮発性素子への STORE をソフトウェア、 デバイス ピン、または電源喪失時の AutoStore により実行 ❐ SRAM への RECALL 処理はソフトウェアまたは電源オンで 実行 ■ 高い信頼性 ❐ 回数に制限のない読み出し、書き込み、および RECALL サイクル ❐ QuantumTrap に対する 100 万回の STORE サイクル ❐ 20 年のデータ保持期間 ■ スリープ モードの動作 ■ 低消費電力 ❐ アクセス時間 45ns 時 75mA のアクティブ電流 ❐ スタンバイ モードの電流 650A ❐ 10A のスリープ モードの電流 ■ ■ 動作電圧： ❐ CY14B116X：VCC = 2.7V ～ 3.6V ❐ CY14E116X：VCC = 4.5V ～ 5.5V ■ 産業用途向け温度範囲：–40°C ～ +85°C ■ パッケージ ❐ 44 ピン薄型小型パッケージ (TSOP II) ❐ 48 ピン薄型小型パッケージ (TSOP I) ❐ 54 ピン薄型小型パッケージ (TSOP II) ❐ 165 ボール微細ピッチ ボール グリッド アレイ (FBGA) パッケージ ■ RoHS 準拠 提供速度 ❐ 44 ピン TSOP II の場合：25ns と 45ns ❐ 44 ピン TSOP II の場合：25ns と 45ns ❐ 54 ピン TSOP II の場合：25ns と 45ns ❐ 165 ボール FBGA の場合：25ns と 45ns 機能の詳細 サイプレス CY14X116L ／ CY14X116N ／ CY14X116S は、メモ リ セルごとに不揮発性要素を組み込んだ高速 RAM です。この メモリは、2048K バイト x8 ビット、1024 K ワード x16 ビット、 または 512K ワード x32 ビットで構成されています。埋め込み 型不揮発性素子には、世界最高級の信頼性を備えた不揮発性メ モリを実現する QuantumTrap 技術を採用しています。SRAM の読み出し／書き込みの回数は無制限です。不揮発性素子に保 持される不揮発性データは、SRAM に書き込まれた時から変化 しません。SRAM から不揮発性要素へのデータ転送 (STORE 処 理 ) は、電源オフ時に自動的に実行されます。電源オン時には、 不揮発性メモリから SRAM にデータが復元されます (RECALL 処理 )。STORE と RECALL の両方の処理は、ソフトウェア制御 でも実行することができます。 エラッタ : エンジニアリング サンプルは書き込み終了後のアドレス ホールド時間 (tHA) と静電放電電圧の仕様を満たしていません。エラッタ : シリコン チップのエ ラッタに関する情報については、34 ページの正誤表を参照してください。詳細には、トリガ条件、影響されたデバイス、および提案する回避策が含まれています。 Cypress Semiconductor Corporation 文書番号 : 001-92099 Rev. *B • 198 Champion Court • San Jose, CA 95134-1709 • 408-943-2600 改訂日 July 01, 2014 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 論理ブロック図 [1、2、3] V CC V CAP POWER CONTROL SLEEP MODE CONTROL A 0-A11 ROW DECODER QUANTUMTRAP 4096 X 4096 STORE STORE / RECALL CONTROL ZZ HSB RECALL STATIC RAM ARRAY 4096 X 4096 SOFTWARE DETECT A 2-A14 OE [4] CE CONTROL LOGIC OUTPUT BUFFERS COLUMN IO SENSE AMPS DQ 0-DQ 31 INPUT BUFFERS WE BA /BLE BB /BHE BC BD ZZ COLUMN DECODER A 12-A20 注 1. 2. 3. 4. ×8 構成のアドレスは A0 ～ A20、×16 構成のアドレスは A0 ～ A19、×32 構成のアドレスは A0 ～ A18 です。 ×8 構成のデータは DQ0 ～ DQ7、×16 構成のデータは DQ0 ～ DQ15、×32 構成のデータは DQ0 ～ DQ31 です。 BLE と BHE は ×16 構成で、BA、BB、 BC と BD は ×32 構成でのみ使用できます。 TSOP II パッケージはシングル CE で提供されます。TSOP I と BGA パッケージはデュアル CE オプションで提供されます。このデータシートでは、デュアル CE デバイスに 対して、CE1 が LOW で、CE2 が HIGH の場合、CE は LOW であるように、CE は CE1 と CE2 の内部の論理的結合です。それ以外の場合は、CE は HIGH です。 文書番号 : 001-92099 Rev. *B ページ 2/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 目次 ピン配置 ............................................................................. 4 ピン機能 ............................................................................. 7 デバイスの動作 .................................................................. 8 SRAM 読み出し .................................................................. 8 SRAM 書き込み .................................................................. 8 AutoStore 処理 ( 電源オフ ) ............................................... 8 ハードウェア STORE (HSB) 処理 ..................................... 9 ハードウェア RECALL ( 電源オン ) ................................... 9 ソフトウェア STORE ......................................................... 9 ソフトウェア RECALL ...................................................... 9 スリープ モード ............................................................... 10 AutoStore 防止 ................................................................ 12 データ保護 ........................................................................ 12 最大定格 ........................................................................... 13 動作範囲 ........................................................................... 13 DC 電気的特性 ................................................................. 13 データ保持期間およびアクセス回数 ................................ 14 容量 .................................................................................. 14 熱抵抗 ............................................................................... 14 AC テスト条件 ................................................................. 15 AC スイッチング特性 ....................................................... 16 AutoStore ／パワーアップ RECALL 特性 ....................... 20 スリープ モード特性 ........................................................ 21 ソフトウェア制御 STORE および RECALL 特性 ............ 22 ハードウェア STORE 特性 ............................................... 23 文書番号 : 001-92099 Rev. *B SRAM 真理値表 ................................................................ 24 ×8 構成の場合 ........................................................... 24 ×8 構成の場合 ........................................................... 24 ×16 構成の場合 ......................................................... 24 ×16 構成の場合 ......................................................... 25 ×32 構成の場合 ......................................................... 25 注文情報 ........................................................................... 26 注文コードの定義 ...................................................... 27 パッケージ外形図 ............................................................. 28 略語 .................................................................................. 32 本書の表記法 .................................................................... 32 測定単位 .................................................................... 32 エラッタ ........................................................................... 33 影響を受ける部品番号 .............................................. 33 16M ビット (2048K × 8、1024K × 16、512K × 32) nvSRAM の認定状況 ................................................. 33 16M ビット (2048K × 8、1024K × 16) nvSRAM の エラッタのまとめ ...................................................... 33 改訂履歴 ........................................................................... 36 セールス、ソリューションおよび法律情報 ..................... 37 ワールドワイドな販売と設計サポート ..................... 37 製品 ........................................................................... 37 PSoC® ソリューション ............................................. 37 サイプレス開発者コミュニティ ................................ 37 テクニカル サポート 37 ................................................. ページ 3/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S ピン配置 図 1. ピン配置図 : 44 ピン TSOP II (×8) NC A20 A0 A1 A2 A3 A4 CE DQ0 DQ1 VCC VSS DQ2 DQ3 WE A5 A6 A7 A8 A9 NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 44 43 42 41 40 39 44 - TSOP II (x8) 上面図 ( 正確な縮尺 ではない ) 15 16 17 18 19 20 21 22 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 図 2. ピン配置図 : 54 ピン TSOP II (×16) NC A19 A0 HSB NC[6] A19 A18 A17 A16 A15 OE DQ7 DQ6 VSS VCC DQ5 DQ4 VCAP A14 A13 A1 A2 A3 A4 CE DQ0 DQ1 DQ2 DQ3 VCC VSS DQ4 DQ5 DQ6 DQ7 WE A5 A6 A7 A8 A9 NC A12 A11 A10 NC NC NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 54 - TSOP II (x16) 上面図 ( 正確な縮尺 ではない ) 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 HSB A18 A17 A16 A15 OE BHE BLE DQ15 DQ14 DQ13 DQ12 VSS VCC DQ11 DQ10 DQ9 DQ8 VCAP A14 A13 A12 A11 A10 NC NC NC 図 3. ピン配置図 : 48 ピン TSOP I (×8) A15 A14 A13 A12 A11 A10 A9 A8 A19 [5] NC WE CE2 VCAP NC NC A18 A17 A7 A6 A5 A4 A3 A2 A1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 48 - TSOP I (x8) Top View (not to scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 A16 HSB VSS A20 DQ7 NC DQ6 NC DQ5 NC DQ4 VCC NC DQ3 NC DQ2 NC DQ1 NC DQ0 OE VSS CE1 A0 注 5. 32M ビットのアドレス拡張に対応しています。NC 端子はダイに接続されません。 文書番号 : 001-92099 Rev. *B ページ 4/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S ピン配置 ( 続き ) 図 4. ピン配置図 : 48 ピン TSOP I (×16) A15 A14 A13 A12 A11 A10 A9 A8 A19 [6] NC WE CE2 VCAP BHE BLE A18 A17 A7 A6 A5 A4 A3 A2 A1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 1 2 3 A NC A6 A8 B NC DQ0 C ZZ NC D NC DQ2 E NC VCAP F NC DQ3 G HSB NC 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 48 - TSOP I (x16) Top View (not to scale) 図 5. ピン配置図 : 165 ボール FBGA (×16) 4 5 6 7 A16 HSB VSS DQ15 DQ7 DQ 14 DQ6 DQ13 DQ5 DQ12 DQ4 VCC DQ11 DQ3 DQ10 DQ2 DQ9 DQ1 DQ8 DQ0 OE VSS CE1 A0 8 9 10 11 OE A5 A3 NC NC A2 NC NC NC A1 VSS NC DQ15 DQ14 VSS VSS NC NC NC VSS VCC NC DQ13 NC VSS VCC VCC NC NC DQ12 VSS VCC VCC NC NC NC WE BLE CE1 NC DQ1 A4 BHE CE2 NC VSS A0 A7 NC VSS VSS VSS NC VCC VSS VSS NC VCC VCC NC VCC VCC H NC NC VCC VCC VCC VSS VCC VCC VCC NC NC J NC NC NC VCC VCC VSS VCC VCC NC DQ8 NC K NC NC DQ4 VCC VCC VSS VCC VCC NC NC NC L NC DQ5 NC VCC VSS VSS VSS VCC NC NC DQ9 M NC NC NC VSS VSS VSS VSS VSS NC DQ10 NC N NC DQ6 DQ7 VSS A11 A10 A9 VSS NC NC NC P NC NC NC A13 A19 NC A18 A12 NC DQ11 NC R NC NC A15 NC A17 NC A16 NC[6] A14 NC NC 注 6. 32M ビットのアドレス拡張に対応しています。NC ピンはダイに接続されていません。 文書番号 : 001-92099 Rev. *B ページ 5/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S ピン配置 ( 続き ) 1 2 3 A NC A6 A8 B NC DQ0 DQ1 C ZZ NC DQ4 D NC DQ2 DQ5 E NC VCAP DQ6 F NC DQ3 DQ7 G HSB NC DQ12 図 6. ピン配置図 : 165 ボール FBGA (×32) 4 5 6 7 WE 8 9 10 11 OE A5 A3 NC BD A2 NC NC DQ31 A1 VSS NC DQ27 DQ26 VSS VSS NC NC DQ30 VSS VCC NC DQ25 DQ29 VSS VCC VCC NC NC DQ24 VSS VCC VCC NC NC DQ28 BA CE1 BC A4 BB CE2 VSS A0 A7 VSS VSS VSS VCC VSS VSS VCC VCC VCC VCC H NC NC VCC VCC VCC VSS VCC VCC VCC NC NC J NC NC DQ13 VCC VCC VSS VCC VCC NC DQ20 DQ19 K NC NC DQ8 VCC VCC VSS VCC VCC NC NC DQ18 L NC DQ9 DQ14 VCC VSS VSS VSS VCC NC NC DQ21 M NC NC DQ15 VSS VSS VSS VSS VSS NC DQ22 DQ17 N NC DQ10 DQ11 VSS A11 A10 A9 VSS NC NC DQ16 P NC NC NC A13 NC NC A18 A12 NC DQ23 NC R NC NC A15 NC A17 NC A16 NC[7] A14 NC NC 注 7. 32M ビットのアドレス拡張に対応しています。NC ピンはダイに接続されていません。 文書番号 : 001-92099 Rev. *B ページ 6/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S ピン機能 ピン名 入出力 A0 – A20 A0 – A19 アドレス入力 : ×8 構成で nvSRAM の 2,097,152 バイトのいずれかを選択するために使用 入力 A0 – A18 ×8 構成の双方向データ I/O ライン : 動作に応じて入力または出力ラインとして使用 入力／出力 DQ0 – DQ31 WE アドレス入力 : ×16 構成で nvSRAM の 1,048,576 ワードのいずれかを選択するために使用 アドレス入力 : ×32 構成で nvSRAM の 524,288 ワードのいずれかを選択するために使用 DQ0 – DQ7 DQ0 – DQ15 説明 ×16 構成の双方向データ I/O ライン : 動作に応じて入力または出力ラインとして使用 ×32 構成の双方向データ I/O ライン : 動作に応じて入力または出力ラインとして使用 入力 書き込みイネーブル入力、LOW アクティブ : LOW を選択すると、I/O ピンのデータが、特定のアド レス位置に書き込まれる TSOP II パッケージのチップ イネーブル入力、アクティブ LOW: LOW の場合は、チップを選択する。 HIGH の場合は、チップの選択を解除 CE 入力 CE1、 CE2 FBGA パッケージのチップ イネーブル入力 : デバイスが選択され、メモリ アクセスは CE1 の立ち下 がりエッジで (CE2 が HIGH の場合 ) または CE2 の立ち上がりエッジ (CE1 が LOW の場合 ) で開始 OE 入力 出力イネーブル、アクティブ LOW: アクティブ LOWOE 入力は、読み出しサイクル中にデータ出力 バッファを有効にする。OEHIGH をデアサートすると、I/O ピンがトライステートになる BLE/BA[8] 入力 バイト イネーブル、アクティブ LOW: LOW の場合、DQ7–DQ0 が有効になる BHE/BB[8] 入力 バイト イネーブル、アクティブ LOW: LOW の場合、DQ15–DQ8 が有効になる BC[8] 入力 バイト イネーブル、アクティブ LOW: LOW の場合、DQ23–DQ16 が有効になる BD[8] 入力 バイト イネーブル、アクティブ LOW: LOW の場合、DQ31–DQ24 が有効になる ZZ[9] 入力 スリープ モード イネーブル : ZZ ピンが LOW にされると、デバイスは低電力スリープ モードに入り、 最低の電力を消費する。入力が CE と論理的に AND されると、ZZ は通常の動作のために HIGH レベ ルでなければならない VCC 電源 デバイスへの電源入力 VSS 電源 デバイスのグランド : システムのグランドに接続する必要がある ハードウェア STORE ビジー (HSB): LOW の場合、この出力は、ハードウェア STORE が進行中であ ることを示す。外部で LOW にする場合、不揮発性 STORE 処理を開始する。ハードウェアおよびソ フトウェア STORE 処理の後、HSB は HIGH 出力標準電流で短時間 (tHHHD) HIGH 駆動され、その後 内部プルアップ抵抗で HIGH 状態を継続 ( 外部プルアップ抵抗接続はオプション ) HSB 入力／出力 VCAP 電源 AutoStore コンデンサ : SRAM から不揮発性素子にデータを格納するため、電力損失時に nvSRAM へ 電源を供給 NC NC 未接続 : ダイ パッドはパッケージ ピンに接続されていない 注 8. BLE と BHE は ×16 構成で、BA、BB、 BC と BD は ×32 構成でのみ使用できます。 9. スリープ モードの機能は 165 ボール FBGA パッケージにのみ提供されます。 文書番号 : 001-92099 Rev. *B ページ 7/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S デバイスの動作 CY14X116L ／ CY14X116N ／ CY14X116S nvSRAM は、同じ 物理セル内で、対になった 2 個の機能コンポーネントで構成さ れています。これらはSRAMメモリセルと不揮発性QuantumTrap セルです。SRAM メモリセルは標準の高速スタティック RAM として動作します。SRAM 内のデータは、電源オフ時に自動的 に不揮発性セルに転送される (STORE 処理 ) か、または電源 オン時に不揮発性セルから SRAM に転送されます (RECALL 処 理 )。STORE と RECALL の両方の処理は、ソフトウェア制御 下でも実行することができます。この独特のアーキテクチャを 使って、すべてのセルは並行してストアあるいはリコールされ ます。STORE 処理と RECALL 処理中、SRAM の読み込みと書 き込み処理は禁止されています。CY14X116L ／ CY14X116N ／ CY14X116S は、一般的な SRAM と同様に回数無制限の読み出 しと書き込みに対応しています。さらに、不揮発性セルから回 数無制限の RECALL 処理および最大 100 万回までの STORE 処 理が可能です。読み出しモードと書き込みモードの詳細につい ては、24 ページの SRAM 真理値表 を参照してください。 LOW のままであると、WE が LOW になった後 tHZWE 後に、内 部回路が出力バッファを遮断します。 AutoStore 処理 ( 電源オフ ) CY14X116L ／ CY14X116N ／ CY14X116S は、3 つのストレー ジ処理のいずれかを使用して不揮発性 QuantumTrap セルに データを格納します。これら 3 つの処理は、次の通りです。ハー ドウェア STORE：HSB によって有効化されます。ソフトウェ ア STORE：アドレス命令によって有効化されます。AutoStore： デバイスの電源オフ時に有効になります。AutoStore 処理は nvSRAM の独自の機能であり、CY14X116L ／ CY14X116N ／ CY14X116S でデフォルトで有効になっています。 通常動作中、デバイスは、VCAP ピンに接続されたコンデンサ を充電するのに VCC から電流を引き込みます。この充電は、 チップが電源オフ時にSTORE処理を実行するためのものです。 VCC 端子の電圧が VSWITCH 未満に下がった場合、容量は自動的 に VCAP 端子を VCC から切断し、STORE 処理は VCAP コンデ ンサによって提供された電力で起動されます。 SRAM 読み出し 注：コンデンサが VCAP 端子に接続されていない場合、セクショ CY14X116L ／ CY14X116N ／ CY14X116S は、CE と OE が LOW、WE、ZZ と HSB が HIGH の場合、読み出しサイクルを 実行します。ピン A0 ～ A20、A0 ～ A19 または A0 ～ A18 上で指 ン 12 ページの AutoStore 防止に規定されているソフト シーケ ンスを使用して AutoStore を無効にする必要 があります。 AutoStoreが VCAP 端子に接続されているコンデンサなしで有効 定されたアドレスは、2,097,152 データ バイトのどれが、16 ビットの 1,048,576 ワードまたは 32 ビットの 524,288 ワード のどれがアクセスされるかを決定します。1 ワードが 16 ビット の場合にバイト イネーブル (BLE、BHE)、1 ワードが 32 ビッ トの場合にバイト イネーブル (BA、BB、 BC、 BD) はどのバイト にされた場合、デバイスは STORE 処理を完了するために十分 な電荷がないまま AutoStore 処理を実行しようとします。これ により、nvSRAM 内に格納されたデータが破壊されます。 図 7. AutoStore モード VCC の出力を有効にするかを決定します。アドレス遷移によって読 み出しが開始された場合、出力は tAA ( 読み出しサイクル 1) の 読み出しサイクル 2) の時点で有効になります。データ出力は、 任意の制御入力ピンでの変化を必要としないで tAA アクセス時 間内に、繰り返しアドレス変更に応答します。これは、別のア ドレス変更が発生するか、または CE か OE が HIGH になるか、 あるいはWEかHSBがLOWになるまで有効な状態が続きます。 SRAM 書き込み 書き込みサイクルは、CE と WE が LOW、および HSB が HIGH の場合に実行されます。アドレス入力が安定な状態になってか ら書き込みサイクルに入らなければいけません。また、サイク ルの終わりに CE か WE が HIGH になるまで安定な状態を保つ 必要があります。共通 I/O 端子 DQ0 ～ DQ31 のデータは、WE 制御による書き込みの終了前に、または CE 制御による書き込 みの終了前にデータが有効な SD であれば、メモリに書き込ま れます。1 ワードが 16 ビットの場合にバイト イネーブル入力 BLE、BHE、1 ワードが 32 ビットの場合にバイト イネーブル入 力 BA、BB、 BC、 BD はどのバイトを書き込むかを決定します。 共通 I/O ラインでのデータバスの競合を避けるため、書き込み サイクルの間は終始 OE を HIGH に維持してください。OE が 文書番号 : 001-92099 Rev. *B 0.1 uF VCC 10 k: 遅延後に有効になります。CE または OE によって読み出しが 開始された場合、出力は tACE または tDOE のいずれか遅い方 ( WE VCAP V SS VCAP 図 7 に、自動的な STORE 処理用のストレージ コンデンサ (VCAP) の適切な接続方法を示します。VCAP の容量については、 13 ページの DC 電気的特性を参照してください。VCAP 端子の 電圧は、チップ上のレギュレータによって VVCAP に送られま す。プルアップ抵抗は、電源投入の間、WE をアクティブでな い状態に保つために WE ラインに配置する必要があります。こ のプルアップ抵抗は電源投入している間、WE 信号がトライス テート状態にある場合のみ有効です。nvSRAM がパワーアップ RECALL から復帰する時、ホスト マイクロコントローラが有効 ページ 8/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S であるか、ホスト マイクロコントローラのリセットが終了する まで WE を無効状態に保つ必要があります。 不要な不揮発性の STORE 処理を低減するために、最後の STORE か RECALL サイクルの実行後、少なくとも 1 回の（書 き込みラッチをセットする）書き込み処理が行われない限り、 AutoStore およびハードウェア STORE 処理は無視されます。ソ フトウェアにより起動された STORE サイクルは、書き込み処 理が行われたかどうかに関係なく実行されます。 ハードウェア STORE (HSB) 処理 CY14X116L ／ CY14X116N ／ CY14X116S には、STORE 処理 を制御し応答するための HSB 端子があります。HSB 端子は、 ハードウェア STORE サイクルの要求に使用されます。HSB 端 子が LOW にされると、デバイスは tDELAY の後、条件に従って STORE 処理を開始します。STORE サイクルは、最後の STORE または RECALL サイクル以降に、SRAM への書き込みが実行 された場合にのみ開始します。HSB 端子は、STORE 処理 ( 任 意の手段で開始 ) 中にはビジー状態を示すために内部で LOW に駆動されるオープン ドレイン ドライバ ( チップ内部に 100kΩ の低いプルアップ抵抗 ) でもあります。 注：各ハードウェアとソフトウェア STORE 処理後、HSB は、 標準出力高電流により短時間（tHHHD）HIGH に駆動されてか ら、100kΩ の内意部プルアップ抵抗により HIGH の状態を維持 します。 HSB が LOW にされると STORE 処理が予約されますが、処理が 開始されるまで tDELAY の間に、実行中の SRAM 書き込み処理 を終了させます。しかし、HSB が LOW になった後では、要求 された SRAM 書き込みサイクルはすべて、HSB が HIGH に戻 るまで禁止されます。書き込みラッチが設定されていない場合、 HSBはデバイスによってLOWに駆動されることはありません。 しかし、SRAM のすべての読み出しと書き込みサイクルは、ホ スト マイクロコントローラまたは他の外部ソースにより HSB が HIGH 状態に戻るまで禁止されます。 STORE 処理がどのように起動されたかに関わらず、その処理 中には、デバイスは HSB 端子を LOW に駆動し続け、STORE 処理が完了した時にのみ解除します。STORE 処理が完了する と、HSB 端子が HIGH 状態に戻った後、nvSRAM メモリ アク セスは tLZHSB 時間の間は禁止されます。HSB 端子を使用しな い場合、端子は開放にしてください。 ハードウェア RECALL ( 電源オン ) 電源オンの間、または低電圧状態 (VCC < VSWITCH) の後は、内 部的に RECALL 要求がラッチされます。VCC が電源オン時に再 度 VSWITCH を超えた場合、RECALL サイクルが自動的に開始 し、完了するのに tHRECALL を要します。この間、HSB 端子は HSBドライバによってLOWに駆動され、nvSRAMへのすべての 読み書きは禁止されます。 文書番号 : 001-92099 Rev. *B ソフトウェア STORE データは、ソフトウェア アドレス シーケンスによって SRAM から不揮発性メモリに転送されます。ソフトウェア STORE サ イクルは、正確な順序で 6 箇所の特定のアドレス位置から CE または OE に制御された読み込みサイクルを、順次実行するこ とにより開始されます。STORE サイクルの間、先ず前の不揮 発性データが消去され、次に不揮発性素子への格納が実行され ます。STORE サイクルが開始された後、そのサイクルが完了 するまで、さらなる読み書きは無効にされます。 特定のアドレスからの読み込みシーケンスが、STORE 開始用 に使われるため、他の読み出し、または書き込みアクセスがシー ケンスに干渉しないことが重要です。そうでない場合、シーケ ンスは中止され、STORE や RECALL は実行されません。 ソフトウェア STORE サイクルを開始するために、次の読み出 し シーケンスを実行する必要があります。 1. 読み出しアドレス 0x4E38、有効な READ 2. 読み出しアドレス 0xB1C7、有効な READ 3. 読み出しアドレス 0x83E0、有効な READ 4. 読み出しアドレス 0x7C1F、有効な READ 5. 読み出しアドレス 0x703F、有効な READ 6. 読み出しアドレス 0x8FC0、STORE サイクルを開始 ソフトウェア シーケンスは、6 種すべての読み出しシーケンス の間 WE を HIGH に保つ必要があります。CE に制御された読 み出し処理、または OE に制御された読み出し処理をとともに クロック同期で実行されます。シーケンスの 6 番目のアドレス が入力された後、STORE サイクルが開始され、チップが無効 になります。HSB は LOW に駆動されます。tSTORE サイクル時 間が完了した後、SRAM は読み書き処理を再び実行します。 ソフトウェア RECALL データは、ソフトウェア アドレス シーケンスによって不揮発 性メモリから SRAM に転送されます。ソフトウェア RECALL サイクルは、ソフトウェア STORE の開始と同様の方法で、読 み出し処理のシーケンスによって開始されます。ソフトウェア RECALL サイクルを開始するには、CE または OE に制御され た読み出し処理を下記の順序で実行します。 1. 読み出しアドレス 0x4E38、有効な READ 2. 読み出しアドレス 0xB1C7、有効な READ 3. 読み出しアドレス 0x83E0、有効な READ 4. 読み出しアドレス 0x7C1F、有効な READ 5. 読み出しアドレス 0x703F、有効な READ 6. 読み出しアドレス 0x4C63、RECALL サイクルを開始 内部的に、RECALL は 2 段階の手順を踏みます。まず、SRAM データがクリアされます。次に、不揮発性情報が SRAM セルに 転送されます。tRECALL サイクル時間が完了した後、SRAM は 再度読み書き処理が有効になります。RECALL 処理では、不揮 発性素子内のデータは変更されません。 ページ 9/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S スリープ モード スリープ モードでは、デバイスは最低の電源電流 (IZZ) を消費 します。ZZ 端子を LOW にアサートすると、低消費電力スリー プ モードに入ります。スリープ モードが取り込まれた後、 nvSRAMは、不揮発性メモリにデータを確保するためにSTORE 処理を実行してから、低電力モードに入ります。デバイスは、 スリープモードが初期化されると、インスタンスから tSLEEP 時 間後に IZZ 電流を消費し始めます。ZZ 端子が LOW の場合、ZZ 端子以外の全端子は無視されます。スリープ モードの間に、 nvSRAM は通常の動作ではアクセスできなくなります。 ZZ 端子が HIGH にデアサートされると、ユーザーがデバイスに アクセスできるまで遅延時間 tWAKE を必要とします。スリープ モードを使用しない場合、ZZ 端子を VCC に接続します。 注 : nvSRAM がスリープ モードに入る時、不揮発性 STORE サ イ ク ル を 開 始 し、そ の 結 果 と し て、最 後 の 不 揮 発 性 STORE/RECALL 以降にデータが nvSRAM に書き込まれる限 り、スリープ モードへの移行のたびに 1 回のアクセス回数を失 います。 注 : ZZ ピンがパワーアップの時に LOW である場合、デバイス はスリープ モードではありません。しかし、各入出力は、ZZ ピ ンがデアサートされた (HIGH) までトライステートのままです。 図 8. スリープ モード (ZZ) フロー図 Power Applied After tHRECALL After tWAKE Device Ready CE = HIGH ZZ = HIGH CE = LOW ZZ = HIGH CE = LOW; ZZ = HIGH Active Mode (ICC) Standby Mode (ISB) CE = HIGH; ZZ = HIGH CE = Don’t Care ZZ = HIGH ZZ = LOW ZZ = LOW Sleep Routine After tSLEEP Sleep Mode (IZZ) 文書番号 : 001-92099 Rev. *B ページ 10/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 表 1. モード選択 CE[10] WE OE BLE、BHE、 BA、BB、BC、BD[11] A15 - A0[12] H X X X L H L L L L モード I/O 電源 X 未選択 出力 High Z スタンバイ L X SRAM 読み出し 出力データ アクティブ X L X SRAM 書き込み 入力データ アクティブ H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8B45 SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し AutoStore ディスエーブル 出力データ 出力データ 出力データ 出力データ 出力データ 出力データ アクティブ L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4B46 SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し AutoStore イネーブル 出力データ 出力データ 出力データ 出力データ 出力データ 出力データ アクティブ L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x8FC0 SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し 不揮発性 STORE 出力データ 出力データ 出力データ 出力データ 出力データ 出力 High Z アクティブ ICC2[13] L H L X 0x4E38 0xB1C7 0x83E0 0x7C1F 0x703F 0x4C63 SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し SRAM 読み出し 不揮発性 RECALL 出力データ 出力データ 出力データ 出力データ 出力データ 出力 High Z アクティブ [13] [13] [13] 注 10. TSOP II パッケージはシングル CE で提供されます。TSOP I と BGA パッケージはデュアル CE オプションで提供されます。このデータシートでは、デュアル CE1 が LOW で、CE2 が HIGH の場合、 CE は LOW であるように、CE は CE1 と CE2 の内部の論理的結合です。それ以外の場合は、 CE は HIGH CE デバイスに対して、 です。中間電圧レベルは全てのチップ イネーブル端子で許可されていません ( シングル チップ イネーブル デバイスには CE、デュアル チップ イネーブル デバ イスには CE1 と CE2)。 11. BLE と BHE は ×16 構成で、BA、BB、 BC と BD は ×32 構成でのみ使用できます。 12. CY14X116L に 21 本のアドレス線があります (CY14X116N には 20 本、CY14X116S には 19 本 )、その内、13 本のアドレス線 (A14 ～ A2) のみがソフトウェア モードの制御に使われます。残りのアドレス線は「ドント ケア」です。 文書番号 : 001-92099 Rev. *B ページ 11/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S AutoStore 防止 AutoStore 機能は AutoStore 無効シーケンスの起動によって無 効にされます。読み出し処理のシーケンスは、ソフトウェア STORE の開始と同様の方法で実行されます。AutoStore 無効 シーケンスを開始するには、CE または OE に制御された読み 出し処理を下記の順序で実行しなければなりません。 1. 読み出しアドレス 0x4E38、有効な READ 2. 読み出しアドレス 0xB1C7、有効な READ 3. 読み出しアドレス 0x83E0、有効な READ 4. 読み出しアドレス 0x7C1F、有効な READ 5. 読み出しアドレス 0x703F、有効な READ 6. 読み出しアドレス 0x8B45、AutoStore を無効 AutoStore は、AutoStore 有効シーケンスを開始することによっ て再度有効になります。読み出し処理のシーケンスは、ソフト ウェア RECALL の開始と同様の方法で実行されます。AutoStore 有効シーケンスを開始するには、CE または OE に制御された 読み出し処理を下記の順序で実行しなければなりません。 AutoStore 機能が無効にされるか、または再度有効にされた場 合、手動ソフトウェア STORE 処理がそのあとの電源オフサイ クルの間に AutoStore 状態を保持するために必要です。工場出 荷時 AutoStore は有効になっており、すべてのセルに 0x00 と 書き込まれています。 データ保護 CY14X116L ／ CY14X116N ／ CY14X116S は、外部から 実行 されたSTORE および 書き込み 処理をすべて禁止することに より、低電圧状態の間での破損からデータを保護します。低電 圧状態は、VCC が VSWITCH よりも小さい場合に検知されます。 CY14X116L ／ CY14X116N ／ CY14X116S が電源オン時に書き 込みモードの場合 (CE と WE の両方が LOW) 、RECALL また は STORE 後、書き込みは tLZHSB(HSB から出力有効まで ) の 後、SRAM が有効になるまで禁止されます。これは電源オン時 や電圧低下状態の間に不注意による書き込みを保護します。 1. 読み出しアドレス 0x4E38、有効な READ 2. 読み出しアドレス 0xB1C7、有効な READ 3. 読み出しアドレス 0x83E0、有効な READ 4. 読み出しアドレス 0x7C1F、有効な READ 5. 読み出しアドレス 0x703F、有効な READ 6. 読み出しアドレス 0x4B46、AutoStore を有効 文書番号 : 001-92099 Rev. *B ページ 12/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 最大定格 最大定格を超えると、デバイスの寿命が短くなる可能性があり ます。これらのユーザー ガイドラインは試験されていません。 任意のピンからグランド電荷への過渡電圧 (<20ns) ...................................................–2.0V ～ VCC+2.0V 保存温度 .................................................... –65°C ～ +150°C パッケージの許容電力損失（TA=25°C）........................ 1.0W 最大累積保存時間 表面実装半田付け温度 (3 秒 ).................................. + 260°C 周囲温度 150°C で................................................. 1000 時間 周囲温度 85°C で........................................................... 20 年 DC 出力電流 ( 一度に 1 出力、1 秒間 ) ....................... 20mA 最大接合部温度 1 ........................................................ 150°C 静電気放電電圧 [14] ................................................. > 2001 V (MIL-STD-883、Method 3015 による ) VSS を基準にした VCC の電源電圧 ラッチアップ電流..................................................... >140mA CY14B116X の場合 : ..................................... –0.5V ～ +4.1V CY14E116X の場合 : ..................................... –0.5V ～ +7.0V 動作範囲 範囲 周囲 温度 (TA) 産業用 -40°C ～ +85°C 製品 high-Z 状態の出力に印加される電圧.......–0.5V ～ VCC+0.5V 入力電圧 .................................................. –0.5V ～ Vcc+0.5V CY14B116X CY14E116X VCC 2.7 V ～ 3.6 V 4.5 V ～ 5.5 V DC 電気的特性 動作範囲 パラメータ VCC ICC1 説明 電源 平均 VCC 電流 Min Typ[15] Max 単位 CY14B116X 2.7 3.0 3.6 V CY14E116X 4.5 5.0 5.5 V tRC = 25/30ns – – 95 mA tRC = 45ns – – 75 mA – – 10 mA テスト条件 出力負荷なしで得られた値 (IOUT = 0mA) ICC2 STORE 中の平均 VCC 電流 ICC3 tRC = 200ns 時の 平均 すべての入力は CMOS レベル VCC 電流、VCC (Typ)、出力負荷なしで得られた値 (IOUT = 0mA) 25°C – 50 – mA ICC4 AutoStore サイクル中の 全ての入力は「ドント ケア」である tSTORE 期間の平均電流 平均 VCAP 電流 – – 6 mA ISB VCC スタンバイ電流 tRC = 25/30ns CE > (VCC – 0.2V) VIN < 0.2V、 または > (VCC – 0.2V) 不揮発性のサイクルが t = 45ns RC 完了した後のスタンドバイ電流レベル。入力 はスタティック。f = 0MHz – – 650 μA – – 500 μA 全ての入力は「ドント ケア」、VCC = VCC (Max) tSTORE 期間の平均電流 IZZ スリープ モード電流 CMOS レベルでは、全ての入力はスタティック – – 10 μA IIX[16] 入力リーク電流 (HSB を除く ) VCC = VCC (Max)、VSS < VIN < VCC –1 – +1 μA 入力リーク電流 (HSB 用 ) VCC = VCC (Max)、VSS < VIN < VCC –100 – +1 μA 注 14. エラッタ : エンジニアリング サンプルは ZZ ン上で静電気の放電電圧仕様 (> 2001V) を満たしません。最大 1100V までの静電気に耐えられます。詳細については、34 ページの正誤表を参照してください。 15. 標準値は 25°C、VCC = VCC(Typ) です。100% 試験されているわけではありません。 16. HSB ピンは、アクティブ HIGH と LOW ドライバの両方が無効になっている場合に、VOH = 2.4V に対して、IOUT = –2µA となります。それらのドライバがイネーブルの 場合、標準の VOH と VOL が有効になります。このパラメータは特性付けされていますが、テストされていません。 文書番号 : 001-92099 Rev. *B ページ 13/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S DC 電気的特性 ( 続き ) 動作範囲 パラメータ 説明 テスト条件 Min Typ[15] Max 単位 IOZ オフ状態の出力リーク VCC = VCC (Max)、VSS < VOUT < VCC, CE または OE > VIH ま 電流 たは BLE、BHE/BA、BB、 BC、 BD > VIH または WE < VIL –1 – +1 μA VIH 入力 HIGH 電圧 2.0 – VCC + 0.5 V VIL 入力 LOW 電圧 VSS – 0.5 – 0.8 V VOH 出力 HIGH 電圧 IOUT = –2mA 2.4 – – V 出力 LOW 電圧 IOUT = 4mA – – 0.4 V ストレージ キャパシター VCAP ピンと VSS 間 19.8 22 120 μF CY14B116X – – 4.5 V CY14E116X – – VCC – 0.5 V VOL VCAP [17] VVCAP[17、18] デバイスで VCAP ピン上 VCC = VCC (Max) に駆動された最大電圧 データ保持期間およびアクセス回数 動作範囲 パラメータ DATAR 説明 データ保持期間 NVC 不揮発性 STORE オペレーション回数 Min 単位 20 年 1,000,000 サイクル 容量 以下の表は、容量のパラメータ [19] を示します。 パラメータ 説明 CIN 入力容量 COUT 出力容量 テスト条件 Max 単位 8 pF 8 pF TA = 25 °C、f = 1MHz、 VCC = VCC (Typ) 熱抵抗 次の表は、抵抗のパラメータ [19] を示します。 パラメータ JA JC 説明 熱抵抗 ( 接合部から周囲 ) 熱抵抗 ( 接合部からケース ) テスト条件 44TSOP II 48TSOP I 54TSOP II 165-FBGA テスト条件は、EIA/JESD51 に よる、熱インピーダンスを測定 するための標準的なテスト方 法と手順に従う 44.6 35.6 41.1 15.6 単位 C/W 2.4 2.33 4.6 2.9 C/W 注 17. VCAP 最小値は、AutoStore 処理を完了するのに十分な電荷があることを保証するものです。VCAP 最大値は、パワーアップ RECALL サイクルの間に VCAP のコン デンサが AutoStore 処理を完了するのに必要な電圧まで充電されることを保証するものです。これはパワーアップ直後にパワーダウン サイクルが発生する場合を 考慮しています。したがって、指定した最小値と最大値の範囲内でコンデンサを使用することを常にお奨めします。 18. VCAP ピン (VVCAP) の最大電圧は、VCAP コンデンサを選択する際に指針として提供されています。動作温度範囲内での VCAP コンデンサの定格電圧は、VVCAP 電 圧より高くなければなりません。 19. これらのパラメータは設計上は保証されますが、テストされていません。 文書番号 : 001-92099 Rev. *B ページ 14/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 図 9. AC テストの負荷と波形 3V (CY14B116X) の場合 : トライステート仕様の場合 577 577 3.0V 3.0V R1 R1 出力 出力 R2 789 CL 30pF R2 789 CL 5pF 5V (CY14E116X) の場合 : トライステート仕様の場合 963 963 5.0V 5.0V R1 R1 出力 出力 CL 30pF R2 512 R2 512 CL 5pF AC テスト条件 CY14B116X CY14E116X 0V ～ 3V 0V ～ 3V 入力立ち上がり／立ち下がり時間 (10% ～ 90%) <3ns <3ns 入力と出力のタイミング参照レベル 1.5V 1.5V 入力パルス レベル 文書番号 : 001-92099 Rev. *B ページ 15/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S AC スイッチング特性 動作範囲 [20] パラメータ サイプレス 他社の記号 の記号 SRAM 読み出しサイクル tACE tACS 25ns 説明 30ns Min Max 45ns Min Max Min Max 単位 チップ イネーブル アクセス時間 – 25 – 30 – 45 ns [22] tRC 読み出しサイクル時間 25 – 30 – 45 - ns tAA [23] tAA アドレス アクセス時間 – 25 – 30 – 45 ns tDOE tOE 出力イネーブルからデータが有効になるまで – 12 – 14 – 20 ns tOH アドレス変更後の出力ホールド 3 – 3 – 3 – ns tLZ チップ イネーブルから出力がアクティブになるまで 3 – 3 – 3 – ns チップ ディスエーブルから出力が非アクティブになる まで 出力イネーブルから出力がアクティブになるまで – 10 – 12 – 15 ns 0 – 0 – 0 – ns 出力ディスエーブルから出力が非アクティブになるまで – 10 – 12 – 15 ns tRC tOHA [23] tLZCE[24] tHZCE [21、24] tHZ tLZOE [24] tOLZ tHZOE [21、24] tOHZ tPU [24] tPA チップ イネーブルから電源がアクティブになるまで 0 – 0 – 0 – ns tPD [24] tPS チップ ディスエーブルから電源スタンバイになるまで – 25 – 30 – 45 ns tDBE バイト イネーブルからデータが有効になるまで – 12 – 14 – 20 ns tLZBE[24] バイト イネーブルから出力がアクティブになるまで 0 – 0 – 0 – ns tHZBE[21、24] バイト ディスエーブルから出力が非アクティブになる まで – 10 – 12 – 15 ns SRAM 書き込みサイクル tWC tWC 書き込みサイクル時間 25 – 30 – 45 – ns tPWE tWP 書き込みパルス幅 20 – 24 – 30 – ns tSCE tCW チップ イネーブルから書き込みの終了まで 20 – 24 – 30 – ns tSD tDW データ セットアップから書き込みの終了まで 10 – 14 – 15 – ns tHD tDH 書き込み終了後のデータ ホールド 0 – 0 – 0 – ns tAW tAW アドレス セットアップから書き込み終了まで 20 – 24 – 30 – ns tSA tAS アドレス セットアップから書き込み開始まで 0 – 0 – 0 – ns 書き込み終了後のアドレス ホールド 0 – 0 – 0 – ns 書き込みイネーブルから出力ディスエーブルまで – 10 – 12 - 15 ns 書き込みの終了後の出力アクティブ 3 – 3 – 3 – ns バイト イネーブルから書き込みの最後まで 20 – 24 – 30 – ns tHA tWR [25] tHZWE [21、 tWZ 24、26] tLZWE [24] tBW tOW 注 20. テスト条件は、信号遷移時間が 3ns 以下、タイミング参照レベルが VCC/2、入力パルス レベル 0 が VCC(Typ) および指定された IOL/IOH の出力負荷、図 9 に示され ている 30pF の負荷容量を想定しています。 21. tHZCE、tHZOE、tHZBE および tHZWE は、5pF の負荷容量で規定されています。遷移は定常状態の出力電圧から ±200mV で測定されます。 22. WE は SRAM 読み出しサイクル中は HIGH でなければなりません。 23. デバイスは、CE、OE および BLE、BHE ／ BA、BB、 BC、 BD LOW で連続して選択されます。 24. これらのパラメータは設計上は保証されますが、テストされていません。 25. エラッタ : エンジニアリング サンプルは書き込み終了後のアドレス ホールド時間 (tHA) の仕様 (> 0ns) を満たしていません。現行のシリコンは「tHA > 2ns」の仕様 を満たしています。詳細については、34 ページの正誤表を参照してください。 26. WE が LOW の場合、CE が LOW になると、出力は高インピーダンス状態で保持されます。 文書番号 : 001-92099 Rev. *B ページ 16/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 図 10. SRAM 読み出しサイクル 1: アドレス制御 [27、28、29] tRC Address Address Valid tAA Output Data Valid Previous Data Valid Data Output tOHA 図 11. SRAM 読み出しサイクル 2: CE および OE 制御 [27、29] Address Address Valid tRC [31] tHZCE tACE CE tAA tLZCE tHZOE tDOE OE tHZBE tLZOE [30] tDBE BLE, BHE /BA, BB, BC, BD tLZBE Data Output High Impedance Output Data Valid tPU ICC Standby tPD Active 注 27. WE は SRAM 読み出しサイクル中は HIGH でなければなりません。 28. デバイスは、CE、OE および BLE、BHE ／ BA、BB、 BC、 BD LOW で連続して選択されます。 29. HSB は読み込みと書き込みサイクル中は HIGH でなければなりません。 30. BLE と BHE は ×16 構成で、BA、BB、 BC と BD は ×32 構成でのみ使用できます。 31. TSOP II パッケージはシングル CE オプションで、BGA パッケージはデュアル CE オプションで提供されています。このデータシートでは、デュアル CE デバイ スに対して、CE1 が LOW で、CE2 が HIGH の場合、CE は LOW であるように、CE は CE1 と CE2 の内部の論理的結合です。それ以外の場合は、CE は HIGH で す。中間電圧レベルは全てのチップ イネーブル端子で許可されていません ( シングル チップ イネーブル デバイスには CE、デュアル チップ イネーブル デバイス には CE1 と CE2)。 文書番号 : 001-92099 Rev. *B ページ 17/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 図 12. SRAM 書き込みサイクル 1: WE 制御 [33、35、37] tWC Address Address Valid tSCE tHA [36] CE tBW [32] BLE, BHE /BA, BB, BC, BD tAW tPWE WE tSA tHD tSD Data Input Input Data Valid tLZWE tHZWE Data Output High Impedance Previous Data 図 13. SRAM 書き込みサイクル 2: CE 制御 [33、35、37] tWC Address Valid Address tSA tSCE tHA [36] CE [32] tBW BLE, BHE /BA, BB, BC, BD tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注 32. 33. 34. 35. 36. BLE と BHE は ×16 構成で、BA、BB、 BC と BD は ×32 構成でのみ使用できます。 WE が LOW の場合、CE が LOW になると、出力は高インピーダンス状態で保持されます。 WE は SRAM 読み出しサイクル中は HIGH でなければなりません。 HSB は読み出しと書き込みサイクル中は HIGH でなければなりません。 TSOP II パッケージはシングル CE で提供されます。TSOP I と BGA パッケージはデュアル CE オプションで提供されます。このデータシートでは、デュアル CE デバイス に対して、CE1 が LOW で、CE2 が HIGH の場合、CE は LOW であるように、CE は CE1 と CE2 の内部の論理的結合です。それ以外の場合は、CE は HIGH です。中間電圧 レベルは全てのチップ イネーブル端子で許可されていません（シングル チップ イネーブル デバイスには CE、デュアル チップ イネーブル デバイスには CE1 と CE2） 。 37. CE または WE は、アドレス移行中は >VIH でなければなりません。 文書番号 : 001-92099 Rev. *B ページ 18/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 図 14. SRAM 書き込みサイクル 3: BHE、BLE ／ BA、BB、 BC、 BD 制御 [39、40、41] tWC Address Address Valid tSCE [42] CE tSA tHA tBW [38] BLE, BHE /BA, BB, BC, BD tAW tPWE WE tSD Data Input Data Output tHD Input Data Valid High Impedance 注 38. BLE と BHE は ×16 構成で、BA、BB、 BC と BD は ×32 構成でのみ使用できます。 39. WE が LOW の場合、CE が LOW になると、出力は高インピーダンス状態で保持されます。 40. HSB は読み出しと書き込みサイクル中はハイ レベルでなければなりません。 41. CE または WE は、アドレス移行中は >VIH でなければなりません。 42. TSOP II パッケージはシングル CE で提供されます。TSOP I と BGA パッケージはデュアル CE オプションで提供されます。このデータシートでは、デュアル CE デバイスに対して、CE1 が LOW で、CE2 が HIGH の場合、CE は LOW であるように、CE は CE1 と CE2 の内部の論理的結合です。それ以外の場合は、CE は HIGH です。中間電圧レベルは全てのチップ イネーブル端子で許可されていません ( シングル チップ イネーブル デバイスには CE、デュアル チップ イネーブル デ バイスには CE1 と CE2)。 文書番号 : 001-92099 Rev. *B ページ 19/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S AutoStore ／パワーアップ RECALL 特性 動作範囲 パラメータ Min Max 単位 パワーアップ RECALL 期間 – 30 ms tSTORE [44] STORE サイクル期間 – 8 ms tDELAY[45、46] SRAM 書き込みサイクルを完了する時間 – 25 ns VSWITCH 低電圧トリガー レベル CY14B116X – 2.65 V CY14E116X – 4.40 V 150 – μs tHRECALL tVCCRISE [43] [46] 説明 VCC 立ち上がり時間 VHDIS[46] HSB 出力ディスエーブル電圧 – 1.9 V tLZHSB[46] HSB から出力アクティブまでの時間 – 5 μs tHHHD[46] HSB HIGH アクティブ時間 – 500 ns 図 15. AutoStore またはパワーアップ RECALL[47] VCC VSWITCH VHDIS [44] t VCCRISE Note tHHHD [44] tSTORE Note tHHHD [48] Note tSTORE [48] Note HSB out tDELAY tLZHSB tLZHSB AutoStore tDELAY Power-Up RECALL tHRECALL tHRECALL Read & Write Inhibited (RWI) Power-Up RECALL Read & Write BROWN OUT AutoStore Power-Up RECALL Read & Write Power-down AutoStore 注 43. tHRECALL は、VCC が VSWITCH を超えた時から始まります。 44. SRAM の書き込みが、最後の不揮発性サイクル以降に実施されていない場合、AutoStore またはハードウェア STORE は実行されません。 45. ハードウェア STORE と AutoStore の開始時に、SRAM の書き込み処理は、tDELAY 時間に応じて有効にされ続けています。 46. これらの項目は設計上は保証されますが、テストされていません。 47. 読み込みおよび書き込みサイクルは、STORE、RECALL、VCC が VSWITCH 未満の場合は無視されます。 48. パワーアップおよびパワーダウン期間中に、HSB ピンが外部抵抗を介してプルアップされている場合、HSB ピンにグリッチが発生します。 文書番号 : 001-92099 Rev. *B ページ 20/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S スリープ モード特性 動作範囲 パラメータ 説明 Min 最大値 単位 tWAKE スリープ モードからの復帰時間 (ZZ HIGH からウェイクアップ 後の最初のアクセス ) – 30 ms tSLEEP スリープ モードへの移行時間 (ZZ LOW から CE がドント ケア まで ) – 8 ms tZZL ZZ アクティブ LOW 時間 50 – ns tWEZZ 最後の書き込みからスリープ モード移行までの時間 0 – μs tZZH ZZ アクティブから DQ Hi-Z までの時間 – 70 ns 図 16. スリープ モード [49] V CC V SWITCH V SWITCH t t SLEEP HRECALL t WAKE ZZ t WEZZ WE t DQ Read & Write Inhibited (RWI) ZZH Data Power-Up RECALL Read & Write Sleep Entry Sleep Sleep Exit Read & Write Power-down AutoStore 注 49. デバイスは、スリープ ルーチンを初期化し、tSLEEP 期間後にスリープモードに移行します。 文書番号 : 001-92099 Rev. *B ページ 21/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S ソフトウェア制御 STORE および RECALL 特性 動作範囲 [50、51] パラメータ 25ns 説明 30ns 45ns Min 25 Max – Min 30 Max – Min 45 Max – 単位 ns tRC STORE ／ RECALL 開始のサイクル期間 tSA アドレス セットアップ時間 0 – 0 – 0 – ns tCW クロック パルス幅 20 – 24 – 30 – ns tHA アドレス ホールド時間 0 – 0 – 0 – ns RECALL 期間 – 600 – 600 – 600 μs ソフト シーケンス処理時間 – 500 – 500 – 500 μs tRECALL tSS [52、53] 図 17. CE と OE 制御によるソフトウェア STORE および RECALL サイクル [51] tRC Address tRC Address #1 tSA [54] Address #6 tCW tCW CE tHA tSA tHA tHA tHA OE tHHHD HSB (STORE only) tHZCE tLZCE t DELAY [55] Note tLZHSB High Impedance tSTORE/tRECALL DQ (DATA) RWI 図 18. Autostore イネーブル／ディスエーブル サイクル Address tSA [54] CE tRC tRC Address #1 Address #6 tCW tCW tHA tSA tHA tHA tHA OE tLZCE tSS tHZCE Note [55] t DELAY DQ (DATA) RWI 注 50. 51. 52. 53. ソフトウェアのシーケンスは、CE または OE を制御する読み込み処理を伴いクロックされます。 6 連続アドレスは表 1 のリスト順に読み込まれなければなりません。WE は、全 6 連続サイクル中は HIGH でなければなりません。 これは、ソフト シーケンス コマンドでの処理に要する時間です。効果的にコマンドを登録するには、Vcc 電圧は high でなければなりません。 STORE や RECALL といったコマンドは、その処理が完了するまで I/O をロックアウトします。これが更にこの時間を増加させます。詳しくは個々のコマンドを参照してくださ い。 54. TSOP II パッケージはシングル CE で提供されます。TSOP I と BGA パッケージはデュアル CE オプションで提供されます。このデータシートでは、デュアル CE デバイスに対 して、CE1 が LOW で、CE2 が HIGH の場合、CE は LOW であるように、CE は CE1 と CE2 の内部の論理的結合です。それ以外の場合は、CE は HIGH です。中間電圧レベルは 全てのチップ イネーブル端子で許可されていません ( シングル チップ イネーブル デバイスには CE、デュアル チップ イネーブル デバイスには CE1 と CE2)。 55. 出力が tDELAY 時間でディスエーブルとなるので、6 番目に読み出された DQ 出力データは無効となる可能性があります。 文書番号 : 001-92099 Rev. *B ページ 22/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S ハードウェア STORE 特性 動作範囲 パラメータ 説明 Min Max 単位 tDHSB 書き込みラッチがセットされていない場合に、HSB から出力がアクティ ブになるまでの時間 – 25 ns tPHSB ハードウェア STORE パルス幅 15 – ns 図 19. ハードウェア STORE サイクル [56] Write Latch set ~ ~ tPHSB HSB (IN) tSTORE tHHHD ~ ~ tDELAY HSB (OUT) tLZHSB RWI Write Latch not set ~ ~ tPHSB HSB (IN) HSB (OUT) HSB pin is driven HIGH to VCC only by internal 100 K: resistor, HSB driver is disabled SRAM is disabled as long as HSB (IN) is driven LOW. ~ ~ tDELAY RWI 図 20. ソフト シーケンス処理時間 [57、58] Soft Sequence Command Address [59] Address #1 tSA Address #6 tCW tSS Soft Sequence Command Address #1 tSS Address #6 tCW CE V CC 注 56. 57. 58. 59. SRAM の書き込みが、最後の不揮発性サイクル以降に実施されていない場合、AutoStore またはハードウェア STORE は実行されません。 これは、ソフト シーケンス コマンドでの処理に要する時間です。効果的にコマンドを登録するには、Vcc 電圧は high でなければなりません。 STORE や RECALL といったコマンドは、その処理が完了するまで I/O をロックアウトします。これが更にこの時間を増加させます。詳しくは個々のコマンドを参照してください。 TSOP II パッケージはシングル CE で提供されます。TSOP I と BGA パッケージはデュアル CE オプションで提供されます。このデータシートでは、デュアル CE デバイスに対し て、CE1 が LOW で、CE2 が HIGH の場合、CE は LOW であるように、CE は CE1 と CE2 の内部の論理的結合です。それ以外の場合は、CE は HIGH です。全てのチップ イネーブ ル端子での中間電圧レベルは許可されていません ( シングル チップ イネーブル デバイスには CE、デュアル チップ イネーブル デバイスには CE1 と CE2)。 文書番号 : 001-92099 Rev. *B ページ 23/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S SRAM 真理値表 HSB は SRAM 動作では HIGH のままです。 ×8 構成の場合 シングル チップ イネーブル オプション (44 ピン TSOP II パッケージ ) 入力と出力 モード 電源 CE WE OE H X X High-Z 選択解除／電源オフ スタンバイ L H L データ出力 (DQ0–DQ7) 読み出し アクティブ L H H High-Z 出力がディスエーブル アクティブ L L X データ入力 (DQ0–DQ7) 書き込み アクティブ ×8 構成の場合 デュアル チップ イネーブル (48 ピン TSOP I パッケージ ) 入力と出力 モード 電源 CE1 CE2 WE OE H X X X High-Z 選択解除／電源オフ スタンバイ X L X X High-Z 選択解除／電源オフ スタンバイ L H H L データ出力 (DQ0–DQ7) 読み出し アクティブ L H H H High-Z 出力がディスエーブル アクティブ L H L X データ入力 (DQ0–DQ7) 書き込み アクティブ ×16 構成の場合 シングル チップ イネーブル オプション (54 ピン TSOP II パッケージ ) 入力と出力 モード 電源 CE WE OE BLE BHE H X X X X High-Z 選択解除／電源オフ L X X H H High-Z 出力がディスエーブル アクティブ L H L L L データ出力 (DQ0–DQ15) 読み出し アクティブ L H L L H データ出力 (DQ0–DQ7)； DQ8–DQ15 は High-Z 読み出し アクティブ L H L H L データ出力 (DQ8–DQ15)； DQ0–DQ7 は High-Z 読み出し アクティブ L H H X X High-Z 出力がディスエーブル アクティブ L L X L L データ入力 (DQ0–DQ15) 書き込み アクティブ L L X L H データ入力 (DQ0–DQ7)； DQ8–DQ15 は High-Z 書き込み アクティブ L L X H L データ入力 (DQ8–DQ15)； DQ0–DQ7 は High-Z 書き込み アクティブ 文書番号 : 001-92099 Rev. *B スタンバイ ページ 24/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S ×16 構成の場合 デュアル チップ イネーブル オプション (48 ピン TSOP I パッケージと 165 ボール FBGA パッケージ ) 入力と出力 モード 電源 CE1 CE2 WE OE BLE BHE H X X X X X High-Z 選択解除／電源オフ スタンバイ X L X X X X High-Z 選択解除／電源オフ スタンバイ L H X X H H High-Z 出力がディスエーブル アクティブ L H H L L L データ出力 (DQ0–DQ15) 読み出し アクティブ L H H L L H データ出力（DQ0–DQ7）； 読み出し DQ8–DQ15 は High-Z アクティブ L H H L H L データ出力（DQ8–DQ15） ； 読み出し DQ0–DQ7 は High-Z アクティブ L H H H X X High-Z 出力がディスエーブル アクティブ L H L X L L データ入力 (DQ0–DQ15) 書き込み アクティブ L H L X L H データ入力 (DQ0–DQ7)； DQ8–DQ15 は High-Z 書き込み アクティブ L H L X H L データ入力 (DQ8–DQ15)； 書き込み DQ0–DQ7 は High-Z アクティブ ×32 構成の場合 デュアル チップ イネーブル オプション (165 ボール FBGA パッケージ ) CE1 CE2 WE OE BA BB BC BD DQ0–DQ7 DQ8–DQ15 DQ16–DQ23 DQ24–DQ31 モード 電源 スタンバイ H X X X X X X X High-Z High-Z High-Z High-Z 選択解除／ 電源オフ X L X X X X X X High-Z High-Z High-Z High-Z 選択解除／ スタンドバイ 電源遮断 L H X X X X X X High-Z High-Z High-Z High-Z 選択済み アクティブ L H H L L L L L データ出力 データ出力 データ出力 データ出力 全ビットの 読み込み アクティブ L H H L L H H H データ出力 High-Z High-Z High-Z 読み出し アクティブ L H H L H L H H High-Z データ出力 High-Z High-Z 読み出し アクティブ L H H L H H L H High-Z High-Z データ出力 High-Z 読み出し アクティブ L H H L H H H L High-Z High-Z High-Z データ出力 読み出し アクティブ L H L X L L L L データ入力 データ入力 データ入力 データ入力 全ビットの 書き込み アクティブ L H L X L H H H データ入力 High-Z High-Z High-Z 書き込み アクティブ L H L X H L H H High-Z データ入力 High-Z High-Z 書き込み アクティブ L H L X H H L H High-Z High-Z データ入力 High-Z 書き込み アクティブ L H L X H H H L High-Z High-Z High-Z データ入力 書き込み アクティブ L H H H X X X X High-Z High-Z High-Z High-Z 文書番号 : 001-92099 Rev. *B 出力がディス アクティブ エーブル ページ 25/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 注文情報 速度 (ns) 25 30 45 パッケージ 図 51-85087 44 ピン TSOP II CY14B116L-ZS25XIT 51-85087 44 ピン TSOP II CY14E116L-ZS25XI 51-85087 44 ピン TSOP II CY14E116L-ZS25XIT 51-85087 44 ピン TSOP II CY14B116N-ZSP25XI 51-85160 54 ピン TSOP II CY14E116N-ZSP25XI 51-85160 54 ピン TSOP II 注文コード CY14B116L-ZS25XI パッケージ タイプ CY14B116N-BZ25XI 51-85195 165 ボール FBGA CY14B116N-BZ25XIT 51-85195 165 ボール FBGA CY14B116S-BZ25XI 51-85195 165 ボール FBGA CY14B116S-BZ25XIT 51-85195 165 ボール FBGA CY14E116S-BZ25XI 51-85195 165 ボール FBGA CY14E116S-BZ25XIT 51-85195 165 ボール FBGA CY14B116L-Z30XI 51-85183 48 ピン TSOP I CY14B116L-Z30XIT 51-85183 48 ピン TSOP I CY14E116L-Z30XI 51-85183 48 ピン TSOP I CY14E116L-Z30XIT 51-85183 48 ピン TSOP I CY14B116N-Z30XI 51-85183 48 ピン TSOP I CY14B116N-Z30XIT 51-85183 48 ピン TSOP I CY14E116N-Z30XI 51-85183 48 ピン TSOP I CY14E116N-Z30XIT 51-85183 48 ピン TSOP I CY14B116L-ZS45XI 51-85087 44 ピン TSOP II CY14B116L-ZS45XIT 51-85087 44 ピン TSOP II CY14E116L-ZS45XI 51-85087 44 ピン TSOP II CY14E116L-ZS45XIT 51-85087 44 ピン TSOP II CY14B116L-Z45XI 51-85183 48 ピン TSOP I CY14B116L-Z45XIT 51-85183 48 ピン TSOP I CY14E116L-Z45XI 51-85183 48 ピン TSOP I CY14E116L-Z45XIT 51-85183 48 ピン TSOP I CY14B116N-Z45XI 51-85183 48 ピン TSOP I CY14B116N-Z45XIT 51-85183 48 ピン TSOP I CY14B116N-ZSP45XI 51-85160 54 ピン TSOP II CY14B116N-ZSP45XIT 51-85160 54 ピン TSOP II CY14E116N-Z45XI 51-85183 48 ピン TSOP I CY14E116N-Z45XIT 51-85183 48 ピン TSOP I CY14B116N-BZ45XI 51-85195 165 ボール FBGA CY14B116N-BZ45XIT 51-85195 165 ボール FBGA CY14B116S-BZ45XI 51-85195 165 ボール FBGA CY14B116S-BZ45XIT 51-85195 165 ボール FBGA 動作 範囲 工業用 すべての部品は鉛フリー。これらの部品の在庫状況については、最寄りのサイプレスの販売代理店にお問い合わせください。 文書番号 : 001-92099 Rev. *B ページ 26/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 注文コードの定義 CY14 B 116 L - ZS 25 X I T オプション : T - テープ & リール ブランク - 標準 - 鉛フリー パッケージ : ZS P- 44-TSOP II ZSP - 54-TSOP II BZA - 165-FBGA 温度 : I - 産業用 (-40 ～ 85°C) 速度 : 25 - 25ns 30 - 30ns 45 - 45ns データ バス : L - ×8 N - ×16 S - ×32 容量 : 116 - 16M ビット 電圧 : B - 3.0V E - 5.0V 14 - nvSRAM サイプレス 文書番号 : 001-92099 Rev. *B ページ 27/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S パッケージ外形図 図 21. 44 ピン TSOP II パッケージの外形 (51-85087) 51-85087 *E 文書番号 : 001-92099 Rev. *B ページ 28/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S パッケージ外形図 ( 続き ) 図 22. 48 ピン TSOP I パッケージの外形 (51-85183) 51-85183 *C 文書番号 : 001-92099 Rev. *B ページ 29/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S パッケージ外形図 ( 続き ) 図 23. 54 ピン TSOP II パッケージの外形 (51-85160) 51-85160 *D 文書番号 : 001-92099 Rev. *B ページ 30/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S パッケージ外形図 ( 続き ) 図 24. 165 ボール FBGA (15mm × 17mm × 1.40mm) パッケージの外形 (51-85195) 51-85195 *C 文書番号 : 001-92099 Rev. *B ページ 31/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 略語 略語 CMOS 本書の表記法 説明 Complementary Metal Oxide Semiconductor ( 相補型金属酸化膜半導体 ) EIA Electronic Industries Alliance ( 米国電子工業会 ) FBGA Fine-Pitch Ball Grid Array ( 微細ピッチ ボール グリッド アレイ ) 測定単位 記号 測定単位 ℃ Hz 摂氏温度 Kbit キロビット kHz キロヘルツ kΩ キロオーム μA マイクロアンペア ヘルツ I/O Input/Output ( 入力／出力 ) JESD JEDEC Standards (JEDEC 準拠 ) nvSRAM nonvolatile Static Random Access Memory ( 不揮 発性スタティック ランダム アクセス メモリ ) mA ミリアンペア Restriction of Hazardous Substances ( 特定有害物質使用制限指令 ) F マイクロファラッド Mbit メガビット MHz メガヘルツ μs マイクロ秒 ms ミリ秒 ns ナノ秒 pF ピコファラッド V ボルト Ω オーム W ワット RoHS RWI TSOP II Read and Write Inhibited ( 読み出しおよび書き込み禁止 ) Thin Small Outline Package ( 小型薄型パッケージ ) 文書番号 : 001-92099 Rev. *B ページ 32/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S エラッタ 本節は 16M ビット (2048K × 8、1024K × 16、512K x 32) nvSRAM 製品ファミリのエラッタを説明します。詳細は、エラッタのト リガ状況、影響の範囲、可能な回避手段、シリコン リビジョンの適用可能性を含みます。 ご質問があれば、地方のサイプレスの販売代理店までご連絡ください。 影響を受ける部品番号 製品番号 CY14B116L デバイスの特性 3V、16M ビット、2048K × 8、非同期インターフェース nvSRAM CY14E116L 5V、16M ビット、2048K × 8、非同期インターフェース nvSRAM CY14B116N 3V、16M ビット、1024K × 16、非同期インターフェース nvSRAM CY14E116N 5V、16M ビット、1024K × 16、非同期インターフェース nvSRAM CY14B116S 3V、16M ビット、512K × 32、非同期インターフェース nvSRAM CY14E116S 5V、16M ビット、512K × 32、非同期インターフェース nvSRAM 16M ビット (2048K × 8、1024K × 16、512K × 32) nvSRAM の認定状況 エンジニアリング サンプル (ES)。 16M ビット (2048K × 8、1024K × 16) nvSRAM のエラッタのまとめ 下表は、CY14B116x/CY14E116x ファミリへのエラッタの適用性を定義します。 項目 製品番号 1. 書き込み終了後のアドレス ホールド時間 全ての部品は「影響を受ける部品番号」 (tHA) はデータシートに記載されている仕様 の表でリストアップ を満たしていない 2. 静電放電電圧 ( 人体モデル ) は、データシー CY14B116N トで記載されている ZZ ピン上の静電放電電 CY14E116N 圧の仕様を満たしていない CY14B116S CY14E116S 文書番号 : 001-92099 Rev. *B シリコン バージョン 問題の修正 Rev 1 次のシリコン チップ バージョン で修正 Rev 1 次のシリコン チップ バージョン で修正 ページ 33/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 1. 書き込み終了後のアドレス ホールド時間 (tHA) はデータシートに記載されている仕様を満たしていない ■ 問題定義 エンジニアリング サンプルは書き込み終了後のアドレス ホールド時間 (tHA) の仕様 (tHA ≥ 0ns) を満たしていません。現行のシ リコンは「tHA ≥ 2ns」の仕様を満たしています。 ■ 影響を受けるパラメータ 書き込み終了後のアドレスホールド (tHA)。 ■ トリガ条件 (S) 現行の SRAM 書き込みサイクルの終了後、2ns 以内に現行のアドレスを新しいアドレスに変更します。これは以下のいずれか の方法で開始されます。 a. WE 制御の SRAM 書き込み動作の場合、WE 制御を LOW から HIGH までトグルした後、2ns 以内にアドレスを変更します。 この方法は全てのバス幅 (× 8、× 16、× 32) に適用できます。 b. CE 制御の SRAM 書き込み動作の場合、CE 制御を LOW から HIGH までトグルした後、2ns 以内にアドレスを変更します。 この方法は全てのバス幅 (× 8、× 16、× 32) に適用できます。 c. バイト イネーブル制御の SRAM 書き込み動作の場合、バイト イネーブル制御 (BHE、BLE ／ BA、BB、BC、BD) を LOW から HIGH までトグルした後、2ns 以内にアドレスを変更します。BHE、BLE 制御は ×16 インターフェースに適用でき、BA、BB、 BC、BD 制御は ×32 インターフェースに適用できます。 ■ 影響範囲 ランダムなメモリの領域で SRAM データが破損される場合があります。 ■ 回避方法 エンジニアリング サンプルは、データシートに記載されている仕様 (tHA ≥ 0ns) ではなく、 「tHA ≥ 2ns」を必要とします。WE ／ CE 制御の書き込みまたはバイト イネーブル (BHE、BLE ／ BA、BB、BC、BD) 制御の書き込みのいずれかによって nvSRAM で SRAM 書き込み動作を実行するメモリ コントローラは、現行の SRAM 書き込み動作の終了後に、制御信号／各制御信号を LOW から HIGH までトグルすることで少なくとも 2ns 間で現行のアドレスを保持する必要があります。図 25 は、WE 制御の SRAM 書き込みサイクルで tHA を測定する例を示します。 図 25. WE 制御の SRAM 書き込みサイクルで tHA を測定する例 tHA ≥ 2 ns tWC Address Address Valid tSCE tHA CE tBW BLE, BHE /BA, BB, BC, BD tAW tPWE WE tSA tSD Data Input Input Data Valid tHZWE Data Output ■ tHD Previous Data tLZWE High Impedance 問題解決状況 この問題は、次のシリコン チップ バージョンで修正されます。 文書番号 : 001-92099 Rev. *B ページ 34/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 2. 静電放電電圧 ( 人体モデル ) は、データシートで記載されている ZZ ピン上の静電放電電圧の仕様を満たしていない ■ 問題定義 エンジニアリング サンプルは、データシートで記載されている ZZ ピン上の静電放電電圧 ( 人体モデル ) の仕様 (> 2001 V) を満 たしていません。現行のシリコンは、ZZ ピン上で最大 1100V までの耐性があります。 ■ 影響を受けるパラメータ なし。 ■ トリガー条件 (S) 静電放電電圧 ( 人体モデル ) は ≥ 1101V であれば、ZZ ピン上の ESD テストは不合格になることがあります。 ■ 影響範囲 ZZピン上で1100V以上のESDによって製品は破壊されることがあります。 他のピン (ZZピン以外) はデータシートでのESDの仕 様を満たしています。 ■ 回避方法 なし ESD 感受性が 1100V を超えない環境でデバイスを動作させます。 ■ 問題解決状況 この問題は、次のシリコン チップ バージョンで修正されます。 文書番号 : 001-92099 Rev. *B ページ 35/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S 改訂履歴 ドキュメント名：CY14B116L/CY14B116N/CY14B116S/CY14E116L/CY14E116N/CY14E116S、16M ビット (2048K × 8/1024K × 16/512K × 32) nvSRAM ドキュメント番号：001-92099 Rev. ECN No. 変更者 発行日 変更内容 ** 4341350 HZEN 04/11/2014 これは英語版 001-67793 Rev. *E を翻訳した日本語版 Rev. ** です。 *A 4433231 MAYO 07/01/2014 これは英語版 001-67793 Rev. *G を翻訳した日本語版 Rev. *A です。 *B 4661082 MAYO 2/13/2015 Template Updates 文書番号 : 001-92099 Rev. *B ページ 36/37 CY14B116L/CY14B116N/CY14B116S CY14E116L/CY14E116N/CY14E116S セールス、ソリューションおよび法律情報 ワールドワイドな販売と設計サポート サイプレスは、事業所、ソリューション センター、メーカー代理店および販売代理店の世界的なネットワークを保持しています。 お客様の最寄りのオフィスについては、サイプレスのロケーション ページをご覧ください。 PSoC® ソリューション 製品 車載用 クロック＆バッファ インターフェース 照明＆電力制御 メモリ PSoC タッチ センシング USB コントローラ ワイヤレス／ RF cypress.com/go/automotive cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP サイプレス開発者コミュニティ コミュニティ | フォーラム | ブログ | ビデオ | トレーニング テクニカル サポート cypress.com/go/support cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless © Cypress Semiconductor Corporation, 2011 - 2015. 本文書に記載される情報は、予告なく変更される場合があります。Cypress Semiconductor Corporation ( サイプレス セミコンダクタ社 ) は、サ イプレス製品に組み込まれた回路以外のいかなる回路を使用することに対して一切の責任を負いません。サイプレス セミコンダクタ社は、特許またはその他の権利に基づくライセンスを譲渡する ことも、または含意することもありません。サイプレス製品は、サイプレスとの書面による合意に基づくものでない限り、医療、生命維持、救命、重要な管理、または安全の用途のために使用す ることを保証するものではなく、また使用することを意図したものでもありません。さらにサイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維 持システムの重要なコンポーネントとしてサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあら ゆるリスクを負うことを意味し、その結果サイプレスはあらゆる責任を免除されることを意味します。 全てのソースコード ( ソフトウェアおよび／またはファームウェア ) はサイプレス セミコンダクタ社 ( 以下「サイプレス」) が所有し、全世界の特許権保護 ( 米国およびその他の国 )、米国の著作 権法ならびに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によりライセンシーに付与するライセンスは、個人的、非独占的かつ譲渡不能のライセンスであり、適 用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカスタム ソフトウェアおよび／またはカスタム ファームウェアを作成する目的に限って、サ イプレスのソースコードの派生著作物をコピー、使用、変更そして作成するためのライセンス、ならびにサイプレスのソース コードおよび派生著作物をコンパイルするためのライセンスです。上 記で指定された場合を除き、サイプレスの書面による明示的な許可なくして本ソース コードを複製、変更、変換、コンパイル、または表示することは全て禁止します。 免責条項 : サイプレスは、明示的または黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性または特定目的への適合性の黙示的な保証が含まれますが、これに 限定されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレスは、本文書に記載されるいかなる製品または回路を適用または使用し たことによって生ずるいかなる責任も負いません。サイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネントとし てサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結 果サイプレスはあらゆる責任を免除されることを意味します。 ソフトウェアの使用は、適用されるサイプレス ソフトウェア ライセンス契約によって制限され、かつ制約される場合があります。 文書番号 : 001-92099 Rev. *B 本書で言及するすべての製品名および会社名は、それぞれの所有者の商標です。 改訂日 July 01, 2014 ページ 37 / 37