HITACHI H8/3826R

RJJ09B0159-0400H
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8
H8/3827Rグループ、H8/3827Sグループ
ハードウェアマニュアル
ルネサス8ビットシングルチップマイクロコンピュータ
H8ファミリ／H8/300L Super Low Powerシリーズ
Rev.4.00
発行：2004年3月10日
安全設計に関するお願い
1. 弊社は品質、信頼性の向上に努めておりますが、半導体製品は故障が発生したり、
誤動作する場合があります。弊社の半導体製品の故障又は誤動作によって結果とし
て、人身事故、火災事故、社会的損害などを生じさせないような安全性を考慮した
冗長設計、延焼対策設計、誤動作防止設計などの安全設計に十分ご留意ください。
本資料ご利用に際しての留意事項
1. 本資料は、お客様が用途に応じた適切なルネサス テクノロジ製品をご購入いただく
ための参考資料であり、本資料中に記載の技術情報についてルネサス テクノロジが
所有する知的財産権その他の権利の実施、使用を許諾するものではありません。
2. 本資料に記載の製品データ、図、表、プログラム、アルゴリズムその他応用回路例
の使用に起因する損害、第三者所有の権利に対する侵害に関し、ルネサス テクノロ
ジは責任を負いません。
3. 本資料に記載の製品データ、図、表、プログラム、アルゴリズムその他全ての情報
は本資料発行時点のものであり、ルネサス テクノロジは、予告なしに、本資料に記
載した製品または仕様を変更することがあります。ルネサス テクノロジ半導体製品
のご購入に当たりましては、事前にルネサス テクノロジ、ルネサス販売または特約
店へ最新の情報をご確認頂きますとともに、ルネサス テクノロジホームページ
(http://www.renesas.com) などを通じて公開される情報に常にご注意ください。
4. 本資料に記載した情報は、正確を期すため、慎重に制作したものですが万一本資料
の記述誤りに起因する損害がお客様に生じた場合には、ルネサス テクノロジはその
責任を負いません。
5. 本資料に記載の製品データ、図、表に示す技術的な内容、プログラム及びアルゴリ
ズムを流用する場合は、技術内容、プログラム、アルゴリズム単位で評価するだけ
でなく、システム全体で十分に評価し、お客様の責任において適用可否を判断して
ください。ルネサス テクノロジは、適用可否に対する責任は負いません。
6. 本資料に記載された製品は、人命にかかわるような状況の下で使用される機器ある
いはシステムに用いられることを目的として設計、製造されたものではありません｡
本資料に記載の製品を運輸、移動体用、医療用、航空宇宙用、原子力制御用、海底
中継用機器あるいはシステムなど、特殊用途へのご利用をご検討の際には、ルネサ
ス テクノロジ、ルネサス販売または特約店へご照会ください。
7. 本資料の転載、複製については、文書によるルネサス テクノロジの事前の承諾が必
要です。
8. 本資料に関し詳細についてのお問い合わせ、その他お気付きの点がございましたら
ルネサス テクノロジ、ルネサス販売または特約店までご照会ください。
製品に関する一般的注意事項
1 . NC 端子の処理
【注意】NC端子には、何も接続しないようにしてください。
NC(Non-Connection)端子は、内部回路に接続しない場合の他、テスト用端子やノイズ軽減などの
目的で使用します。このため、NC端子には、何も接続しないようにしてください。
2 . 未使用入力端子の処理
【注意】未使用の入力端子は、ハイまたはローレベルに固定してください。
CMOS製品の入力端子は、一般にハイインピーダンス入力となっています。未使用端子を開放状
態で動作させると、周辺ノイズの誘導により中間レベルが発生し、内部で貫通電流が流れて誤動
作を起こす恐れがあります。未使用の入力端子は、入力をプルアップかプルダウンによって、ハ
イまたはローレベルに固定してください。
3 . 初期化前の処置
【注意】電源投入時は，製品の状態は不定です。
すべての電源に電圧が印加され、リセット端子にローレベルが入力されるまでの間、内部回路は
不確定であり、レジスタの設定や各端子の出力状態は不定となります。この不定状態によってシ
ステムが誤動作を起こさないようにシステム設計を行ってください。リセット機能を持つ製品
は、電源投入後は、まずリセット動作を実行してください。
4 . 未定義・リザーブアドレスのアクセス禁止
【注意】未定義・リザーブアドレスのアクセスを禁止します。
未定義・リザーブアドレスは、将来の機能拡張用の他、テスト用レジスタなどが割り付けられて
います。
これらのレジスタをアクセスしたときの動作および継続する動作については、保証できませんの
で、アクセスしないようにしてください。
はじめに
H8/300L シリーズは、高速 H8/300L CPU を核にして、システム構成に必要な周辺機能を
集積したシングルチップマイクロコンピュータです。
H8/300L CPU は、H8/300CPU と互換性のある命令体系を備えています。
H8/3827R グループ、H8/3827S グループは、システム構成に必要な周辺機能として、LCD
コントローラ／ドライバ、6 種類のタイマ、14 ビット PWM、2 チャネルのシリアルコミュ
ニケーションインタフェース、A/D 変換器を内蔵しています。LCD 表示を必要とするシス
テムの組み込み用マイコンとして活用できます。
本マニュアルは、H8/3827R グループ、H8/3827S グループのハードウェアについて記載
しています。命令の 詳細については、「H8/300L シリーズ プログ ラミングマニュアル｣
をあわせてご覧ください。
本版で改訂された箇所
修正項目
15.5 H8/3827S グループ絶対最
ページ
421
修正内容（詳細はマニュアル参照）
表および*2 を修正
大定格
項目
記号
規格値
単位
備考
VCC
−0.3∼＋4.3
V
*1
アナログ電源電圧
AVCC
−0.3∼＋4.3
V
入力電圧
Vin
−0.3∼VCC＋0.3
V
電源電圧
表 15.15 絶対最大定格
ポートB以外
ポートB
−0.3∼AVCC＋0.3
V
通常仕様：−20∼＋75
˚C
AVin
動作温度
Topr
広温度範囲仕様：−40∼＋85
チップ出荷仕様：＋75*
保存温度
Tstg
2
−55∼＋125
˚C
【注】 *2 通電してもよい温度は、−20∼＋75˚Cです。
15.6.2 DC 特性
428
表を修正
規格値
表 15.16 DC 特性（１）
項目
サブアクティブ
記号
ISUB
適用端子
VCC
モード消費電流
測定条件
VCC=1.8V、LCD 点灯
min.
−
typ.
max.
8
*3
単位
備考
µA
*1
32kHz 水晶発振子使用時
*2
（φSUB=φW /2）
VCC=2.7V、LCD 点灯
−
4
*3
−
14
*3
−
0.3
*3
32kHz 水晶発振子使用時
（φSUB=φW /8）
VCC=2.7V、LCD 点灯
32kHz 水晶発振子使用時
（φSUB=φW /2）
スタンバイ
ISTBY
VCC
モード消費電流
32kHz 水晶発振子未使用時
µA
VCC=1.8V、Ta=25˚C
32kHz 水晶発振子未使用時
−
0.5
*3
VCC=2.7V、Ta=25˚C
上記以外
RAM データ
保持電圧
VRAM
VCC
*1
*2
−
1
5
1.5
−
−
V
修正項目
15.6.3 AC 特性
ページ
430
修正内容（詳細はマニュアル参照）
表を修正
規格値
表 15.17 制御信号タイミング
項目
発振安定時間
記号
trc
適用端子
OSC1、OSC2
測定条件
min.
セラミック発振子の
typ.
max.
−
20
45
−
80
−
−
0.8
2
−
1.2
3
−
4.0
−
−
−
50
単位
参照図
µs
図15.9
パラメータの場合
VCC=2.2∼3.6V
セラミック発振子の
パラメータの場合
上記以外
水晶発振子の
ms
パラメータの場合
VCC=2.7∼3.6V
水晶発振子の
パラメータの場合
VCC=2.2∼3.6V
水晶発振子の
パラメータの場合
上記以外
上記以外
15.9 発振子の等価回路
図 15.9 発振子の等価回路
438
表を修正、【注】を削除
セラミック発振子のパラメータ
水晶発振子のパラメータ
周波数
4（MHz ）
メーカ
型式
周波数
4.193（MHz ）
Rs
発振子メーカ公称
Max. 8.8 Ω
村田
製作所
Rs
発振子メーカ公称
Max. 100 Ω
Co
Max. 36pF
CSTLS
4M00G
53/56
Co
Max. 16pF
メーカ
型式
日本
NR-18
電波工業
目次
第 1 章 概要
1.1
概要.................................................................................................................................................................................................................3
1.2
内部ブロック図........................................................................................................................................................................................7
1.3
端子説明.......................................................................................................................................................................................................8
1.3.1
ピン配置......................................................................................................................................................8
1.3.2
端子機能...................................................................................................................................................18
第 2 章 CPU
2.1
2.2
2.3
2.4
2.5
概要..............................................................................................................................................................................................................25
2.1.1
特長.............................................................................................................................................................25
2.1.2
アドレス空間.........................................................................................................................................26
2.1.3
レジスタ構成.........................................................................................................................................26
各レジスタの説明................................................................................................................................................................................27
2.2.1
汎用レジスタ.........................................................................................................................................27
2.2.2
コントロールレジスタ.....................................................................................................................27
2.2.3
CPU 内部レジスタの初期値..........................................................................................................29
データ構成...............................................................................................................................................................................................30
2.3.1
汎用レジスタのデータ構成...........................................................................................................31
2.3.2
メモリ上でのデータ構成................................................................................................................32
アドレッシングモード......................................................................................................................................................................33
2.4.1
アドレッシングモード.....................................................................................................................33
2.4.2
実効アドレスの計算方法................................................................................................................35
命令セット...............................................................................................................................................................................................39
2.5.1
データ転送命令....................................................................................................................................41
2.5.2
算術演算命令.........................................................................................................................................43
2.5.3
論理演算命令.........................................................................................................................................44
2.5.4
シフト命令..............................................................................................................................................44
2.6
2.7
2.8
2.5.5
ビット操作命令....................................................................................................................................46
2.5.6
分岐命令...................................................................................................................................................49
2.5.7
システム制御命令...............................................................................................................................51
2.5.8
ブロック転送命令...............................................................................................................................53
基本動作タイミング...........................................................................................................................................................................54
2.6.1
内蔵メモリ（RAM、ROM）........................................................................................................54
2.6.2
内蔵周辺モジュール..........................................................................................................................55
CPU の状態...............................................................................................................................................................................................57
2.7.1
概要.............................................................................................................................................................57
2.7.2
プログラム実行状態..........................................................................................................................58
2.7.3
プログラム停止状態..........................................................................................................................58
2.7.4
例外処理状態.........................................................................................................................................58
メモリマップ..........................................................................................................................................................................................59
2.8.1
2.9
メモリマップ.........................................................................................................................................59
使用上の注意事項................................................................................................................................................................................66
2.9.1
データアクセスに関する注意事項............................................................................................66
2.9.2
ビット操作命令使用上の注意事項............................................................................................68
2.9.3
EEPMOV 命令使用上の注意事項...............................................................................................74
第 3 章 例外処理
3.1
概要..............................................................................................................................................................................................................77
3.2
リセット....................................................................................................................................................................................................78
3.3
3.4
3.2.1
概要.............................................................................................................................................................78
3.2.2
リセットシーケンス..........................................................................................................................78
3.2.3
リセット直後の割り込み................................................................................................................80
割り込み....................................................................................................................................................................................................81
3.3.1
概要.............................................................................................................................................................81
3.3.2
各レジスタの説明...............................................................................................................................83
3.3.3
外部割り込み.........................................................................................................................................93
3.3.4
内部割り込み.........................................................................................................................................94
3.3.5
割り込み動作.........................................................................................................................................94
3.3.6
割り込み応答時間...............................................................................................................................99
使用上の注意事項..............................................................................................................................................................................100
3.4.1
スタック領域に関する使用上の注意事項...........................................................................100
3.4.2
ポートモードレジスタを書き換える際の注意事項.......................................................101
3.4.3
割り込み要求フラグをクリアする方法................................................................................104
第 4 章 クロック発振器
4.1
概要............................................................................................................................................................................................................107
4.1.1
ブロック図............................................................................................................................................107
4.1.2
システムクロックとサブクロック..........................................................................................107
4.2
システムクロック発振器...............................................................................................................................................................108
4.3
サブクロック発振器.........................................................................................................................................................................111
4.4
プリスケーラ........................................................................................................................................................................................113
4.5
発振子に関する注意事項...............................................................................................................................................................114
4.5.1
発振安定待機時間の定義..............................................................................................................115
4.5.2
水晶発振子をご使用の場合の注意事項（セラミック発振子は除く）...............117
第 5 章 低消費電力モード
5.1
概要............................................................................................................................................................................................................121
5.1.1
5.2
5.3
5.4
5.5
5.6
5.7
システムコントロールレジスタ...............................................................................................124
スリープモード...................................................................................................................................................................................128
5.2.1
スリープモードへの遷移..............................................................................................................128
5.2.2
スリープモードの解除...................................................................................................................128
5.2.3
スリープ（中速）モードの動作周波数について............................................................128
スタンバイモード..............................................................................................................................................................................129
5.3.1
スタンバイモードへの遷移.........................................................................................................129
5.3.2
スタンバイモードの解除..............................................................................................................129
5.3.3
スタンバイモード解除後の発振安定時間の設定............................................................130
5.3.4
スタンバイモードへの遷移と端子状態................................................................................131
5.3.5
スタンバイモード前後で外部入力信号が変化する場合の注意事項....................131
ウォッチモード...................................................................................................................................................................................133
5.4.1
ウォッチモードへの遷移..............................................................................................................133
5.4.2
ウォッチモードの解除...................................................................................................................133
5.4.3
ウォッチモード解除後の発振安定時間の設定.................................................................133
5.4.4
ウォッチモード前後で外部入力信号が変化する場合の注意事項.........................133
サブスリープモード.........................................................................................................................................................................134
5.5.1
サブスリープモードへの遷移....................................................................................................134
5.5.2
サブスリープモードの解除.........................................................................................................134
サブアクティブモード....................................................................................................................................................................135
5.6.1
サブアクティブモードへの遷移...............................................................................................135
5.6.2
サブアクティブモードの解除....................................................................................................135
5.6.3
サブアクティブモードの動作周波数について.................................................................135
アクティブ（中速）モード..........................................................................................................................................................136
5.8
5.9
5.7.1
アクティブ（中速）モードへの遷移.....................................................................................136
5.7.2
アクティブ（中速）モードの解除..........................................................................................136
5.7.3
アクティブ（中速）モードの動作周波数について.......................................................136
直接遷移..................................................................................................................................................................................................137
5.8.1
直接遷移の概要..................................................................................................................................137
5.8.2
直接遷移の時間..................................................................................................................................138
5.8.3
直接遷移前後で外部入力信号が変化する場合の注意事項........................................140
モジュールスタンバイモード.....................................................................................................................................................141
5.9.1
モジュールスタンバイモードの設定.....................................................................................141
5.9.2
モジュールスタンバイモードの解除.....................................................................................141
第 6 章 ROM
6.1
概要............................................................................................................................................................................................................145
6.1.1
6.2
6.3
6.4
ブロック図............................................................................................................................................145
H8/3827R の PROM モード............................................................................................................................................................146
6.2.1
PROM モードの設定........................................................................................................................146
6.2.2
ソケットアダプタの端子対応とメモリマップ.................................................................146
H8/3827R のプログラミング........................................................................................................................................................149
6.3.1
書き込み／ベリファイ...................................................................................................................150
6.3.2
書き込み時の注意.............................................................................................................................152
書き込み後の信頼性.........................................................................................................................................................................154
第 7 章 RAM
7.1
概要............................................................................................................................................................................................................157
7.1.1
ブロック図............................................................................................................................................157
第８章 I/Oポート
8.1
概要............................................................................................................................................................................................................161
8.2
ポート 1....................................................................................................................................................................................................163
8.3
8.2.1
概要...........................................................................................................................................................163
8.2.2
レジスタの構成と説明...................................................................................................................163
8.2.3
端子機能.................................................................................................................................................168
8.2.4
端子状態.................................................................................................................................................170
8.2.5
入力プルアップ MOS......................................................................................................................170
ポート 3....................................................................................................................................................................................................171
8.4
8.5
8.6
8.7
8.8
8.9
8.10
8.3.1
概要...........................................................................................................................................................171
8.3.2
レジスタの構成と説明...................................................................................................................171
8.3.3
端子機能.................................................................................................................................................175
8.3.4
端子状態.................................................................................................................................................176
8.3.5
入力プルアップ MOS......................................................................................................................177
ポート 4....................................................................................................................................................................................................178
8.4.1
概要...........................................................................................................................................................178
8.4.2
レジスタの構成と説明...................................................................................................................178
8.4.3
端子機能.................................................................................................................................................180
8.4.4
端子状態.................................................................................................................................................181
ポート 5....................................................................................................................................................................................................182
8.5.1
概要...........................................................................................................................................................182
8.5.2
レジスタの構成と説明...................................................................................................................182
8.5.3
端子機能.................................................................................................................................................185
8.5.4
端子状態.................................................................................................................................................186
8.5.5
入力プルアップ MOS......................................................................................................................186
ポート 6....................................................................................................................................................................................................187
8.6.1
概要...........................................................................................................................................................187
8.6.2
レジスタの構成と説明...................................................................................................................187
8.6.3
端子機能.................................................................................................................................................189
8.6.4
端子状態.................................................................................................................................................189
8.6.5
入力プルアップ MOS......................................................................................................................189
ポート 7....................................................................................................................................................................................................190
8.7.1
概要...........................................................................................................................................................190
8.7.2
レジスタの構成と説明...................................................................................................................190
8.7.3
端子機能.................................................................................................................................................192
8.7.4
端子状態.................................................................................................................................................192
ポート 8....................................................................................................................................................................................................193
8.8.1
概要...........................................................................................................................................................193
8.8.2
レジスタの構成と説明...................................................................................................................193
8.8.3
端子機能.................................................................................................................................................195
8.8.4
端子状態.................................................................................................................................................196
ポート A...................................................................................................................................................................................................197
8.9.1
概要...........................................................................................................................................................197
8.9.2
レジスタの構成と説明...................................................................................................................197
8.9.3
端子機能.................................................................................................................................................199
8.9.4
端子状態.................................................................................................................................................199
ポート B...................................................................................................................................................................................................200
8.11
8.12
8.10.1
概要...........................................................................................................................................................200
8.10.2
レジスタの構成と説明...................................................................................................................200
入出力データ反転機能....................................................................................................................................................................201
8.11.1
概要...........................................................................................................................................................201
8.11.2
レジスタの構成と説明...................................................................................................................201
8.11.3
シリアルポートコントロールレジスタを書き換える際の注意事項....................203
使用上の注意事項..............................................................................................................................................................................204
8.12.1
未使用端子の処理.............................................................................................................................204
第９章 タイマ
9.1
概要............................................................................................................................................................................................................207
9.2
タイマ A...................................................................................................................................................................................................208
9.3
9.4
9.5
9.6
9.2.1
概要...........................................................................................................................................................208
9.2.2
各レジスタの説明.............................................................................................................................210
9.2.3
動作説明.................................................................................................................................................214
9.2.4
タイマ A の動作モード..................................................................................................................215
9.2.5
使用上の注意事項.............................................................................................................................215
タイマ C...................................................................................................................................................................................................216
9.3.1
概要...........................................................................................................................................................216
9.3.2
各レジスタの説明.............................................................................................................................218
9.3.3
動作説明.................................................................................................................................................222
9.3.4
タイマ C の動作モード..................................................................................................................223
タイマ F ...................................................................................................................................................................................................224
9.4.1
概要...........................................................................................................................................................224
9.4.2
各レジスタの説明.............................................................................................................................227
9.4.3
CPU とのインタフェース.............................................................................................................235
9.4.4
動作説明.................................................................................................................................................237
9.4.5
使用上の注意事項.............................................................................................................................240
タイマ G...................................................................................................................................................................................................244
9.5.1
概要...........................................................................................................................................................244
9.5.2
各レジスタの説明.............................................................................................................................246
9.5.3
ノイズ除去回路..................................................................................................................................251
9.5.4
動作説明.................................................................................................................................................252
9.5.5
使用上の注意事項.............................................................................................................................257
9.5.6
タイマ G の使用例............................................................................................................................261
ウォッチドッグタイマ....................................................................................................................................................................262
9.6.1
概要...........................................................................................................................................................262
9.7
9.6.2
各レジスタの説明.............................................................................................................................263
9.6.3
動作説明.................................................................................................................................................267
9.6.4
ウォッチドッグタイマの動作モード.....................................................................................268
非同期イベントカウンタ（AEC）...........................................................................................................................................269
9.7.1
概要...........................................................................................................................................................269
9.7.2
各レジスタの構成.............................................................................................................................271
9.7.3
動作説明.................................................................................................................................................276
9.7.4
非同期イベントカウンタの動作モード................................................................................277
9.7.5
使用上の注意事項.............................................................................................................................278
第 10 章 リアルコミュニケーションインタフェース
10.1
10.2
10.3
概要............................................................................................................................................................................................................281
10.1.1
特長...........................................................................................................................................................281
10.1.2
ブロック図............................................................................................................................................283
10.1.3
端子構成.................................................................................................................................................284
10.1.4
レジスタ構成.......................................................................................................................................284
各レジスタの説明..............................................................................................................................................................................285
10.2.1
レシーブシフトレジスタ（RSR）..........................................................................................285
10.2.2
レシーブデータレジスタ（RDR）.........................................................................................285
10.2.3
トランスミットシフトレジスタ（TSR）............................................................................286
10.2.4
トランスミットデータレジスタ（TDR）...........................................................................286
10.2.5
シリアルモードレジスタ（SMR）.........................................................................................287
10.2.6
シリアルコントロールレジスタ 3（SCR3）.....................................................................290
10.2.7
シリアルステータスレジスタ（SSR）.................................................................................293
10.2.8
ビットレートレジスタ（BRR）...............................................................................................297
10.2.9
クロック停止レジスタ 1（CKSTPR1）................................................................................301
10.2.10
シリアルポートコントロールレジスタ（SPCR）..........................................................302
動作説明..................................................................................................................................................................................................304
10.3.1
概要...........................................................................................................................................................304
10.3.2
調歩同期式モード時の動作.........................................................................................................308
10.3.3
クロック同期式モード時の動作...............................................................................................317
10.3.4
マルチプロセッサ通信機能.........................................................................................................324
10.4
割り込み要因........................................................................................................................................................................................329
10.5
使用上の注意事項..............................................................................................................................................................................330
第 11 章 14 ビット PWM
11.1
11.2
11.3
概要............................................................................................................................................................................................................337
11.1.1
特長...........................................................................................................................................................337
11.1.2
ブロック図............................................................................................................................................337
11.1.3
端子構成.................................................................................................................................................338
11.1.4
レジスタ構成.......................................................................................................................................338
各レジスタの説明..............................................................................................................................................................................339
11.2.1
PWM コントロールレジスタ（PWCR）..............................................................................339
11.2.2
PWM データレジスタ U、L（PWDRU、PWDRL）......................................................340
11.2.3
クロック停止レジスタ 2（CKSTPR2）................................................................................340
動作説明..................................................................................................................................................................................................341
11.3.1
動作説明.................................................................................................................................................341
11.3.2
PWM の動作モード..........................................................................................................................342
第 12 章 A/D 変換器
12.1
12.2
12.3
概要............................................................................................................................................................................................................345
12.1.1
特長...........................................................................................................................................................345
12.1.2
ブロック図............................................................................................................................................346
12.1.3
端子構成.................................................................................................................................................347
12.1.4
レジスタ構成.......................................................................................................................................347
各レジスタの説明..............................................................................................................................................................................348
12.2.1
A/D リザルトレジスタ（ADRRH、ADRRL）..................................................................348
12.2.2
A/D モードレジスタ（AMR）...................................................................................................348
12.2.3
A/D スタートレジスタ（ADSR）............................................................................................350
12.2.4
クロック停止レジスタ 1（CKSTPR1）................................................................................351
動作説明..................................................................................................................................................................................................352
12.3.1
A/D 変換動作.......................................................................................................................................352
12.3.2
外部トリガによる A/D 変換器の起動....................................................................................352
12.3.3
A/D 変換器の動作モード..............................................................................................................352
12.4
割り込み要因........................................................................................................................................................................................353
12.5
使用例.......................................................................................................................................................................................................354
12.6
使用上の注意........................................................................................................................................................................................358
12.6.1
使用上の注意.......................................................................................................................................358
12.6.2
許容信号源インピーダンスについて.....................................................................................358
12.6.3
絶対精度への影響について.........................................................................................................359
第 13 章 LCDコントローラ／ドライバ
13.1
13.2
13.3
概要............................................................................................................................................................................................................363
13.1.1
特長...........................................................................................................................................................363
13.1.2
ブロック図............................................................................................................................................364
13.1.3
端子構成.................................................................................................................................................365
13.1.4
レジスタ構成.......................................................................................................................................365
各レジスタの説明..............................................................................................................................................................................366
13.2.1
LCD ポートコントロールレジスタ（LPCR） ..................................................................366
13.2.2
LCD コントロールレジスタ（LCR）....................................................................................367
13.2.3
LCD コントロールレジスタ 2（LCR2）..............................................................................369
13.2.4
クロック停止レジスタ 2（CKSTPR2）................................................................................371
動作説明..................................................................................................................................................................................................372
13.3.1
LCD 表示までのセッティング...................................................................................................372
13.3.2
LCD RAM と表示の関係 ...............................................................................................................374
13.3.3
輝度調整機能（V0 端子）.............................................................................................................379
13.3.4
低消費電力 LCD 駆動方式............................................................................................................380
13.3.5
低消費電力モード時の動作.........................................................................................................384
13.3.6
LCD 駆動電源の強化.......................................................................................................................385
13.3.7
HD66100 との接続 ............................................................................................................................385
第 14 章 電源回路
14.1
概要............................................................................................................................................................................................................389
14.2
内部電源降圧回路を使用する場合（H8/3827R グループ） .......................................................................................389
14.3
内部電源降圧回路を使用しない場合（H8/3827R グループ） ..................................................................................390
14.4
H8/3827S グループの場合..............................................................................................................................................................390
第 15 章 電気的特性
15.1
H8/3827R グループ絶対最大定格（通常仕様）................................................................................................................393
15.2
H8/3827R グループ電気的特性（通常仕様）.....................................................................................................................394
15.2.1
電源電圧と動作範囲........................................................................................................................394
15.2.2
DC 特性...................................................................................................................................................397
15.2.3
AC 特性...................................................................................................................................................402
15.2.4
A/D 変換器特性..................................................................................................................................405
15.2.5
LCD 特性................................................................................................................................................406
15.3
H8/3827R グループ絶対最大定格（広温度範囲仕様）.................................................................................................407
15.4
H8/3827R グループ電気的特性（広温度範囲仕様）......................................................................................................408
15.4.1
電源電圧と動作範囲........................................................................................................................408
15.4.2
DC 特性...................................................................................................................................................411
15.4.3
AC 特性...................................................................................................................................................416
15.4.4
A/D 変換器特性..................................................................................................................................419
15.4.5
LCD 特性................................................................................................................................................420
15.5
H8/3827S グループ絶対最大定格...............................................................................................................................................421
15.6
H8/3827S グループ電気的特性....................................................................................................................................................422
15.6.1
電源電圧と動作範囲........................................................................................................................422
15.6.2
DC 特性...................................................................................................................................................425
15.6.3
AC 特性...................................................................................................................................................430
15.6.4
A/D 変換器特性..................................................................................................................................433
15.6.5
LCD 特性................................................................................................................................................434
15.7
動作タイミング...................................................................................................................................................................................435
15.8
出力負荷回路........................................................................................................................................................................................438
15.9
発振子の等価回路..............................................................................................................................................................................438
15.10
使用上の注意........................................................................................................................................................................................439
付録
A.
B.
C.
命令............................................................................................................................................................................................................443
A.1
命令一覧.................................................................................................................................................443
A.2
オペレーションコードマップ....................................................................................................453
A.3
命令実行ステート数........................................................................................................................455
内部 I/O レジスタ一覧......................................................................................................................................................................461
B.1
アドレス一覧.......................................................................................................................................461
B.2
機能一覧.................................................................................................................................................465
I/O ポートブロック図.......................................................................................................................................................................516
C.1
ポート 1 ブロック図........................................................................................................................516
C.2
ポート 3 ブロック図........................................................................................................................520
C.3
ポート 4 ブロック図........................................................................................................................527
C.4
ポート 5 ブロック図........................................................................................................................531
C.5
ポート 6 ブロック図........................................................................................................................532
C.6
ポート 7 ブロック図........................................................................................................................533
C.7
ポート 8 ブロック図........................................................................................................................534
C.8
ポート A ブロック図.......................................................................................................................535
C.9
ポート B ブロック図.......................................................................................................................536
D.
各処理状態におけるポートの状態...........................................................................................................................................537
E.
ROM 発注手順......................................................................................................................................................................................538
E.1
ROM 書き換え品開発の流れ（発注手順）........................................................................538
E.2
ROM 発注時の注意事項................................................................................................................539
F.
製品型名一覧........................................................................................................................................................................................540
G.
外形寸法図.............................................................................................................................................................................................543
H.
チップ形状仕様図..............................................................................................................................................................................545
I.
ボンディングパッド形状図..........................................................................................................................................................546
J.
チップトレイ仕様図.........................................................................................................................................................................547
1. 概要
第1 章 目次
1.1
概要.................................................................................................................................................................................................................3
1.2
内部ブロック図........................................................................................................................................................................................7
1.3
端子説明.......................................................................................................................................................................................................8
1.3.1
ピン配置......................................................................................................................................................8
1.3.2
端子機能...................................................................................................................................................18
1. 概要
2
1. 概要
1.1 概要
H8/300L シリーズは、高速 H8/300L CPU を核にして、システム構成に必要な周辺機能を
集積したシングルチップマイクロコンピュータ（MCU：Microcomputer Unit）です。
H8/3827R 、H8/3827S グループは、LC D（Liquid C rystal Display）コントローラ／ドライ
バを内蔵した H8/300L グループのシングルチップマイクロコンピュータで、周辺機能とし
て、LC D コントローラ／ドライバ、6 種類のタイマ、14 ビット P WM、2 チャネルのシリ
アルコミュニケーションインタフェース、A/D 変換器などを内蔵しており、低消費電力、
LC D 表 示を必 要と するシ ステム の組み 込み 用マイ コンに 最適な 構成と なっ ていま す。
H8/3827R 、H8/3827S グループには、16k バイトの R OM、1k バイトの R AM を内蔵した
H8/3822R、24k バイトの ROM、1k バイトの RAM を内蔵した H8/3823R、32k バイトの ROM、
2k バイトの RAM を内蔵した H8/3824R、H8/3824S、40k バイトの ROM、2k バイトの RAM
を内蔵したH8/3825R、H8/3825S、48kバイトのROM、2kバイトのRAM を内蔵したH8/3826R、
H8/3826S、および 60k バイトの ROM、2k バイトの RAM を内蔵した H8/3827R、H8/3827S
があります。
H8/3827R には、ユーザサイドで自由にプログラムの書き込みができる P ROM を内蔵し
た ZTAT *版もあります。
H8/3827S グループには ZTAT *版はありません。H8/3827R ZTAT *版をご使用ください。
H8/3827R、H8/3827S グループの特長を表 1.1 に示します。
【注】 * ZTAT（Zero Turn Around Time
）は（株）ルネサステクノロジの登録商標です。
表 1.1 特長
項目
CPU
仕様
高速 H8/300L CPU
（1）汎用レジスタ方式
・汎用レジスタ：8 ビット×16 本
（16 ビット×8 本としても使用可能）
（2）高速演算
・最高動作周波数：8MHz
・加減算：0.25µs（φ＝8MHz 動作時）
・乗除算：1.75µs（φ＝8MHz 動作時）
・32.768kHzおよび 38.4kHzサブクロックによる動作可能
（3）H8/300CPU と互換性のある命令体系
・命令フォーマットは 2 バイトまたは 4 バイト長
・基本演算はレジスタ-レジスタ間で実行
・MOV 命令によるメモリ-レジスタ間データ転送
（4）特長ある命令
・乗算命令（8 ビット×8 ビット）
3
1. 概要
項目
仕様
・除算命令（16 ビット÷8 ビット）
CPU
・ビットアキュムレータ命令
・レジスタ間接指定によりビット位置の指定が可能
割り込み
36 種類の割り込み要因
・外部割り込み要因：13 要因（IRQ4∼IRQ0、WKP 7∼WKP 0）
・内部割り込み要因：23 要因
クロック発振器
2 種類のクロック発振器内蔵
・システムクロック発振器：1∼16MHz（H8/3827R シリーズ）
1∼10MHz（H8/3827S シリーズ）
・サブクロック発振器：32.768kHz、38.4kHz
低消費電力モード
7 種類の低消費電力モードおよびモジュールスタンバイモード
・スリープ（高速）モード
・スリープ（中速）モード
・スタンバイモード
・ウォッチモード
・サブスリープモード
・サブアクティブモード
・アクティブ（中速）モード
メモリ
大容量メモリ内蔵
H8/3822R・ROM ：16kバイト・RAM：1kバイト
H8/3823R・ROM ：24kバイト・RAM：1kバイト
H8/3824R、H8/3824S・ROM ：32kバイト・RAM：2kバイト
H8/3825R、H8/3825S・ROM ：40kバイト・RAM：2kバイト
H8/3826R、H8/3826S・ROM ：48kバイト・RAM：2kバイト
H8/3827R、H8/3827S・ROM ：60kバイト・RAM：2kバイト
I/Oポート
I/Oポート 64 本
・入出力端子：55 本
・入力端子 ：9 本
タイマ
6 種類のタイマ内蔵
（1）タイマ A：8 ビットのタイマ
・システムクロック（φ）*を分周した 8 種類の内部クロックまたは時計
用クロック（φW ）*を分周した 4 種類のクロックによりカウントアップ
可能
（2）非同期イベントカウンタ：16 ビットのタイマ
・マイコンの内部クロックと無関係に非同期外部イベントをカウントアッ
プ可能
【注】
4
*
φ、φW の定義は「第 4 章 クロック発振器」を参照してください。
1. 概要
項目
タイマ
仕様
（3）タイマ C：8 ビットのタイマ
・7 種類の内部クロックまたは外部端子からのイベント入力によりカウン
トアップ／ダウン可能
・オートリロード機能可能
（4）タイマ F：16 ビットのタイマ
・独立した 2 本の 8 ビットタイマとして使用可能
・4 種類の内部クロックまたは外部端子からのイベント入力によりカウン
トアップ可能
・コンペアマッチ機能によりトグル出力可能
（5）タイマ G：8 ビットのタイマ
・4 種類の内部クロックによりカウントアップ可能
・インプットキャプチャ機能内蔵（ノイズ除去回路内蔵）
（6）ウォッチドッグタイマ
・8 ビットカウンタのオーバフローによりリセット信号を発生
シリアル
2 チャネルのシリアルコミュニケーションインタフェース内蔵
コミュニケーション （1）SCI3-1：8 ビットクロック同期式／調歩同期式
インタフェース
・マルチプロセッサ通信機能内蔵
（2）SCI3-2：8 ビットクロック同期式／調歩同期式
・マルチプロセッサ通信機能内蔵
14 ビット PWM
リップル低減をはかったパルス分割方式 PWM
・外部にローパスフィルタを接続することで 14 ビット D/A 変換器として
使用可能
A/D 変換器
抵抗ラダー方式による逐次比較方式の 10 ビット A/D 変換器
・8 チャネルのアナログ入力端子
・変換時間：1 チャネル当たり 31/φまたは 62/φ
LCDコントローラ／ 最大 32 本のセグメント端子と 4 本のコモン端子を備えた LCDコントローラ
ドライバ
／ドライバ
・4 種類のデューティ比（スタティック、1/2、1/3、1/4 デューティ） を
選択可能
・セグメント端子は 8 本ごとに汎用ポートに切り替え可能
5
1. 概要
項目
製品ラインアップ
仕様
製品型名
マスクROM版
HD6433822RH
ZTAT版
パッケージ
ROM/RAMサイズ
（バイト）
―
80ピンQFP（FP-80A）
16k/1k
―
80ピンQFP（FP-80B）
―
80ピンTQFP（TFP-80C）
HD6433822RD
HD6433822RF
HD6433822RE
HD6433822RW
HD6433822RWI
HCD6433822R
―
ダイ
HD6433823RH
―
80ピンQFP（FP-80A）
―
80ピンQFP（FP-80B）
―
80ピンTQFP（TFP-80C）
24k/1k
HD6433823RD
HD6433823RF
HD6433823RE
HD6433823RW
HD6433823RWI
HCD6433823R
―
ダイ
HD6433824RH
―
80ピンQFP（FP-80A）
―
80ピンQFP（FP-80B）
―
80ピンTQFP（TFP-80C）
―
ダイ
―
80ピンQFP（FP-80A）
―
80ピンQFP（FP-80B）
―
80ピンTQFP（TFP-80C）
―
ダイ
―
80ピンQFP（FP-80A）
―
80ピンQFP（FP-80B）
―
80ピンTQFP（TFP-80C）
―
ダイ
HD6433827RH
HD6473827RH
80ピンQFP（FP-80A）
HD6433827RD
HD6473827RD
32k/2k
HD6433824RD
HD6433824SH
HD6433824SD
HD6433824RF
HD6433824RE
HD6433824RW
HD6433824RWI
HD6433824SW
HD6433824SWI
HCD6433824R
HCD6433824S
HD6433825RH
40k/2k
HD6433825RD
HD6433825SH
HD6433825SD
HD6433825RF
HD6433825RE
HD6433825RW
HD6433825RWI
HD6433825SW
HD6433825SWI
HCD6433825R
HCD6433825S
HD6433826RH
48k/2k
HD6433826RD
HD6433826SH
HD6433826SD
HD6433826RF
HD6433826RE
HD6433826RW
HD6433826RWI
HD6433826SW
HD6433826SWI
HCD6433826R
HCD6433826S
HD6433827SH
HD6433827SD
HD6433827RF
HD6473827RF
HD6433827RE
HD6473827RE
HD6433827RW
HD6473827RW
HD6433827RWI
HD6473827RWI
80ピンQFP（FP-80B）
80ピンTQFP（TFP-80C）
HD6433827SW
HD6433827SWI
HCD6433827R
HCD6433827S
6
―
ダイ
60k/2k
1. 概要
1.2 内部ブロック図
P30/PWM
P31/UD
P32/RESO
P33/SCK31
P34/RXD31
P35/TXD31
P36/AEVH
P37/AEVL
ポ
ー
ト
3
P40/SCK32
P41/RXD32
P42/TXD32
P43/IRQ0
ポ
ー
ト
4
P50/WKP0/SEG1
P51/WKP1/SEG2
P52/WKP2/SEG3
P53/WKP3/SEG4
P54/WKP4/SEG5
P55/WKP5/SEG6
P56/WKP6/SEG7
P57/WKP7/SEG8
H8/300L
CPU
ROM
（60k/48k/40k/32k
/24k/16k）
タイマ - A
タイマ - C
ポ
ー
ト
5
RAM
(2k/1k)
シリアル
コミュニケーション
インタフェース3-1
液
晶
電
源
PA3/COM 4
PA2/COM 3
PA1/COM 2
PA0/COM 1
ポ
ー
ト
8
P87/SEG32/CL1
P86/SEG31/CL2
P85/SEG30/DO
P84/SEG29/M
P83/SEG28
P82/SEG27
P81/SEG26
P80/SEG25
ポ
ー
ト
7
P77/SEG24
P76/SEG23
P75/SEG22
P74/SEG21
P73/SEG20
P72/SEG19
P71/SEG18
P70/SEG17
ポ
ー
ト
6
P67/SEG16
P66/SEG15
P65/SEG14
P64/SEG13
P63/SEG12
P62/SEG11
P61/SEG10
P60/SEG9
シリアル
コミュニケーション
インタフェース3-2
タイマ - G
14ビット
PWM
非同期カウンタ
WDT
LCD
Controller
PB0/AN0
PB1/AN1
PB2/AN2
PB3/AN3
PB4/AN4
PB5/AN5
PB6/AN6
PB7/AN7
AVSS
AVCC
ポートＢ
V0
V1
V2
V3
ポ
ー
ト
A
タイマ - F
A/D
( 10ビット )
【注】 *
RES
TEST
VSS
VSS
VCC
CVCC*
Sub Clock
OSC
ポ
ー
ト
1
System Clock
OSC
P10/TMOW
P11/TMOFL
P12/TMOFH
P13/TMIG
P14/IRQ4/ADTRG
P15/IRQ1/TMIC
P16/IRQ2
P17/IRQ3/TMIF
X1
X2
OSC1
OSC2
H8/3827R、H8/3827S グループの内部ブロック図を図 1.1 に示します。
H8/3827SグループはVcc
図 1.1 内部ブロック図
7
1. 概要
1.3 端子説明
1.3.1 ピン配置
H8/3827R、H8/3827S グループのピン配置図を図 1.2、図 1.3（H8/3827R グループのみ）、
HC D6433827R 、 HC D6433826R 、 HC D6433825R 、 HC D6433824R 、 HC D6433823R 、
HCD6433822R のパッド配置図を図 1.4、パッド座標を表 1.2、HCD6433827S、HCD6433826S、
P54/WKP4/SEG5
P55/WKP5/SEG6
P57/WKP7/SEG8
P56/WKP6/SEG7
P60/SEG9
P61/SEG10
P62/SEG11
P63/SEG12
P64/SEG13
P65/SEG14
P66/SEG15
P67/SEG16
P70/SEG17
P71/SEG18
P72/SEG19
P73/SEG20
P74/SEG21
P75/SEG22
P76/SEG23
P77/SEG24
HCD6433825S、HCD6433824S のパッド配置図を図 1.5、パッド座標を表 1.3 に示します。
60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41
34
PA2/COM3
68
33
PA3/COM4
P40/SCK32
69
32
VCC
P41/RXD32
70
31
V0
P42/TXD32
71
30
V1
P43/IRQ0
72
29
V2
AVCC
73
28
V3
PB0/AN0
74
27
VSS
PB1/AN1
75
26
CVCC（H8/3827SグループはVcc）
PB2/AN2
76
25
P37/AEVL
PB3/AN3
77
24
P36/AEVH
PB4/AN4
78
23
P35/TXD31
PB5/AN5
79
22
P34/RXD31
PB6/AN6
80
21
9 10 11 12 13 14 15 16 17 18 19 20
P33/SCK31
1
2
3
4
5
6
7
8
図 1.2 ピン配置図（FP-80A、TFP-80C：上面図）
8
P31/UD
67
P87/SEG32/CL1
P32/RESO
P86/SEG31/CL2
P30/PWM
PA1/COM2
P17/IRQ3/TMIF
35
P16/IRQ2
66
P15/IRQ1/TMIC
PA0/COM1
P85/SEG30/DO
P14/IRQ4/ADTRG
36
P13/TMIG
65
P12/TMOFH
P50/WKP0/SEG1
P84/SEG29/M
P11/TMOFL
37
P10/TMOW
64
RES
P51/WKP1/SEG2
P83/SEG28
TEST
38
OSC1
63
OSC2
P52/WKP2/SEG3
P82/SEG27
VSS
39
X2
P53/WKP3/SEG4
62
X1
40
P81/SEG26
AVSS
61
PB7/AN7
P80/SEG25
P52/WKP2/SEG3
P53/WKP3/SEG4
P54/WKP4/SEG5
P55/WKP5/SEG6
P57/WKP7/SEG8
P56/WKP6/SEG7
P60/SEG9
P61/SEG10
P62/SEG11
P63/SEG12
P64/SEG13
P65/SEG14
P66/SEG15
P67/SEG16
P70/SEG17
P71/SEG18
P72/SEG19
P73/SEG20
P74/SEG21
P75/SEG22
P76/SEG23
P77/SEG24
P80/SEG25
P81/SEG26
1. 概要
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41
P82/SEG27
65
40
P51/WKP1/SEG2
P83/SEG28
66
39
P50/WKP0/SEG1
P84/SEG29/M
67
38
PA0/COM1
PA1/COM2
34
VCC
P41/RXD32
72
33
V0
73
32
V1
P43/IRQ0
74
31
V2
AVCC
75
30
V3
PB0/AN0
76
29
VSS
PB1/AN1
77
28
CVCC
PB2/AN2
78
27
P37/AEVL
79
26
P36/AEVH
80
25
P35/TXD31
P33/SCK31
P34/RXD31
P31/UD
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
P32/RESO
9
P30/PWM
8
P17/IRQ3/TMIF
7
P16/IRQ2
6
P15/IRQ1/TMIC
5
P14/IRQ4/ADTRG
4
P13/TMIG
3
P12/TMOFH
2
P10/TMOW
1
P11/TMOFL
PB4/AN4
RES
PB3/AN3
TEST
P42/TXD32
OSC1
71
OSC2
PA3/COM4
P40/SCK32
X2
35
VSS
70
X1
PA2/COM3
P87/SEG32/CL1
AVSS
36
PB7/AN7
69
PB6/AN6
68
P86/SEG31/CL2
PB5/AN5
P85/SEG30/DO
37
図 1.3 ピン配置図（FP-80B：上面図）
9
1. 概要
80
79
78
77
76 75 74 73 72 7170 69
68 67 66 65 64 63
62 61
1
2
60
3
4
58
57
56
59
5
Y
6
7
55
54
53
8
9
10
11
12
52
51
50
49
X
（0, 0）
13
14
15
16
48
47
46
45
17
18
44
43
19
20
21
型名
22 23 24 25 26 27 28 29 30 31 32 33 34 35 36
37 38
42
41
39
40
: NC Pad
チップサイズ : 6.10mm × 6.23mm
チップ裏面電位 : GND
図 1.4
HCD6433827R、HCD6433826R、 HCD6433825R、HCD6433824R、
HCD6433823R、HCD6433822R のパッド配置図（上面図）
10
1. 概要
表 1.2
HCD6433827R、HCD6433826R、HCD6433825R、HCD6433824R、HCD6433823R、
HCD6433822R のパッド座標
パッド番号
パッド名称
座標*
X（µm）
Y（µm）
1
PB7AN7
-2866
2382
2
AVss
-2866
2193
3
X1
-2866
1694
4
X2
-2866
1500
5
Vss
-2866
1156
6
OSC 2
-2866
810
7
OSC 1
-2866
636
8
TEST
9
RES
-2866
116
10
P10/TMOW
-2866
-228
11
P11/TMOFL
-2866
-402
12
P12/TMOFH
-2866
-576
13
P13/TMIG
14
P14/IRQ4/ADTRG
15
P15/IRQ1/TMIC
16
P16/IRQ2
17
P17/IRQ3/TMIF
18
P30/PWM
-2866
-1969
19
P31/UD
-2866
-2327
20
P32/RESO
-2866
-2503
21
P33/SCK31
-2669
-2931
22
P34/RXD31
-2142
-2931
23
P35/TXD31
-1971
-2931
24
P36/AEVH
-1798
-2931
25
P37/AEVL
-1624
-2931
26
CVcc
-1413
-2931
27
Vss
-1213
-2931
28
V3
-1017
-2931
29
V2
-844
-2931
30
V1
-672
-2931
-2866
-2866
-2866
-2866
-2866
-2866
288
-920
-1094
-1266
-1440
-1785
11
1. 概要
パッド番号
12
パッド名称
座標*
X（µm）
Y（µm）
31
V0
-496
-2931
32
Vcc
-320
-2931
33
PA3/COM4
-112
-2931
34
PA2/COM3
76
-2931
35
PA1/COM2
320
-2931
36
PA0/COM1
544
-2931
37
P50/WKP 0/SEG1
842
-2931
38
P51/WKP 1/SEG2
1069
-2931
39
P52/WKP 2/SEG3
2017
-2931
40
P53/WKP 3/SEG4
2648
-2931
41
P54/WKP 4/SEG5
2866
-2484
42
P55/WKP 5/SEG6
2866
-2296
43
P56/WKP 6/SEG7
2866
-2061
44
P57/WKP 7/SEG8
2866
-1846
45
P60/SEG9
2866
-1430
46
P61/SEG10
2866
-1244
47
P62/SEG11
2866
-1056
48
P63/SEG12
2866
-828
49
P64/SEG13
2866
-452
50
P65/SEG14
2866
-264
51
P66/SEG15
2866
-76
52
P67/SEG16
2866
112
53
P70/SEG17
2866
528
54
P71/SEG18
2866
756
55
P72/SEG19
2866
944
56
P73/SEG20
2866
1318
57
P74/SEG21
2866
1506
58
P75/SEG22
2866
1694
59
P76/SEG23
2866
2070
60
P77/SEG24
2866
2367
1. 概要
パッド番号
【注】
パッド名称
座標*
X（µm）
Y（µm）
61
P80/SEG25
2866
2931
62
P81/SEG26
2654
2931
63
P82/SEG27
1998
2931
64
P83/SEG28
1803
2931
65
P84/SEG29/M
1585
2931
66
P85/SEG30/DO
1396
2931
67
P86/SEG31/CL2
1209
2931
68
P87/SEG32/CL1
977
2931
69
P40/SCK32
631
2931
70
P41/RXD32
456
2931
71
P42/TXD32
284
2931
72
P43/IRQ0
109
2931
73
AVcc
-64
2931
74
PB0/AN0
-236
2931
75
PB1/AN1
-409
2931
76
PB2/AN2
-581
2931
77
PB3/AN3
-925
2931
78
PB4/AN4
-1268
2931
79
PB5/AN5
-2048
2931
80
PB6/AN6
-2658
2931
*
数値はパッド部の中心の座標を示し、精度は±5µm です。
原点はチップの中心で、中心は上下と左右のパッド間の距離の 1/2 のところです。
13
1. 概要
80
1
79
78
77
76 75 74 73 72 71 70 69 68 67 66 65 64 63 62
61 60
2
59
3
58
57
56
4
5
型名
Y
6
7
8
9
52
51
50
49
X
（0, 0）
10
11
12
48
47
46
45
13
14
15
16
17
18
44
43
42
ベース型名
19
20
55
54
53
21
22 23 24 25 26 27 28 29 30 31 32 33 34
35 36
37 38
39
40
41
: NC Pad
チップサイズ : 3.55mm × 3.45mm
チップ裏面電位 : GND
図 1.5
HCD6433827S、HCD6433826S、 HCD6433825S、HCD6433824S のパッド
配置図（上面図）
14
1. 概要
表 1.3
HCD6433827S、HCD6433826S、HCD6433825S、HCD6433824S のパッド座標
パッド番号
パッド名称
座標*
X（µm）
Y（µm）
1
PB7/AN7
-1655
1516
2
AVss
-1655
1345
3
X1
-1655
999
4
X2
-1655
799
5
Vss
-1655
536
6
OSC 2
-1655
334
7
OSC 1
-1655
226
8
TEST
9
RES
-1655
-48
10
P10/TMOW
-1655
-223
11
P11/TMOFL
-1655
-308
12
P12/TMOFH
-1655
-393
13
P13/TMIG
14
P14/IRQ4/ADTRG
15
P15/IRQ1/TMIC
16
P16/IRQ2
17
P17/IRQ3/TMIF
18
P30/PWM
-1655
-1073
19
P31/UD
-1655
-1243
20
P32/RESO
-1655
-1480
21
P33/SCK31
-1357
-1605
22
P34/RXD31
-1178
-1605
23
P35/TXD31
-1093
-1605
24
P36/AEVH
-992
-1605
25
P37/AEVL
-906
-1605
26
Vcc
-821
-1605
27
Vss
-736
-1605
28
V3
-651
-1605
29
V2
-566
-1605
30
V1
-481
-1605
-1655
-1655
-1655
-1655
-1655
-1655
37
-563
-648
-733
-818
-988
15
1. 概要
パッド番号
16
パッド名称
座標*
X（µm）
Y（µm）
31
V0
-396
-1605
32
Vcc
-310
-1605
33
PA3/COM4
-215
-1605
34
PA2/COM3
-85
-1605
35
PA1/COM2
64
-1605
36
PA0/COM1
197
-1605
37
P50/WKP 0/SEG1
421
-1605
38
P51/WKP 1/SEG2
528
-1605
39
P52/WKP 2/SEG3
957
-1605
40
P53/WKP 3/SEG4
1154
-1605
41
P54/WKP 4/SEG5
1655
-1527
42
P55/WKP 5/SEG6
1655
-1294
43
P56/WKP 6/SEG7
1655
-1209
44
P57/WKP 7/SEG8
1655
-1117
45
P60/SEG9
1655
-903
46
P61/SEG10
1655
-796
47
P62/SEG11
1655
-689
48
P63/SEG12
1655
-559
49
P64/SEG13
1655
-345
50
P65/SEG14
1655
-237
51
P66/SEG15
1655
-130
52
P67/SEG16
1655
-23
53
P70/SEG17
1655
191
54
P71/SEG18
1655
317
55
P72/SEG19
1655
424
56
P73/SEG20
1655
639
57
P74/SEG21
1655
746
58
P75/SEG22
1655
853
59
P76/SEG23
1655
1067
60
P77/SEG24
1655
1527
1. 概要
パッド番号
【注】
パッド名称
座標*
X（µm）
Y（µm）
61
P80/SEG25
1466
1605
62
P81/SEG26
1230
1605
63
P82/SEG27
1145
1605
64
P83/SEG28
1060
1605
65
P84/SEG29/M
961
1605
66
P85/SEG30/DO
854
1605
67
P86/SEG31/CL2
747
1605
68
P87/SEG32/CL1
640
1605
69
P40/SLK32
524
1605
70
P41/RXD32
439
1605
71
P42/TXD32
354
1605
72
P43/IRQ0
269
1605
73
AVcc
101
1605
74
PB0/AN0
16
1605
75
PB1/AN1
-92
1605
76
PB2/AN2
-207
1605
77
PB3/AN3
-431
1605
78
PB4/AN4
-655
1605
79
PB5/AN5
-1103
1605
80
PB6/AN6
-1290
1605
*
数値はパッド部の中心の座標を示し、精度は±5µm です。
原点はチップの中心で、中心は上下と左右のパッド間の距離の 1/2 のところです。
17
1. 概要
1.3.2 端子機能
各端子の機能について表 1.4 に示します。
表 1.4 端子機能
ピン番号
分類
記号
FP-80A
FP-80B 入出力
機能
TFP-80C
電源
VCC
32
34
CVCC
26
28
入力 電源
VCC 端子は、システムの電源に接続してくださ
い。
CVCC（H8/3827S グループは VCC）端子は、
「第 14 章 電源回路」を参照してください。
VSS
5
7
27
29
入力 グランド
VSS 端子は、全端子、システムの電源（0V）に
接続してください。
AVCC
73
75
入力 アナログ電源
A/D 変換器用電源端子です。A/D 変換器を使用
しない場合、システムの電源に接続してくださ
い。
AVSS
2
4
入力 アナロググランド
A/D 変換器用グランド端子です。システムの電
源（0V）に接続してください。
V0
31
33
出力 LCD電源
V1
30
32
入力 LCDコントローラ／ドライバ用の電源端子で
V2
29
31
す。電源分割抵抗が内蔵されており、通常 V0
V3
28
30
と V1 を短絡して用います。
クロック OSC 1
7
9
入力 水晶発振子またはセラミック発振子を接続しま
OSC 2
6
8
出力 す。また、外部クロックを入力することもでき
ます。接続例については「第 4 章 クロック発
振器」を参照してください。
X1
3
5
入力 32.768kHzまたは 38.4kHz の水晶発振子を接
X2
4
6
出力 続します。接続例については「第 4 章 クロッ
ク発振器」を参照してください。
18
1. 概要
ピン番号
分類
記号
FP-80A
FP-80B 入出力
機能
TFP-80C
システム RES
9
11
入力 リセット
この端子を Lowレベルにすると、リセット状
制御
態になります。
RESO
20
22
出力 リセット出力
CPU の内部リセット信号を出力します。
TEST
8
10
出力 テスト端子
ユーザは、使用できません。
VSS 電位に接地してください。
割り込み IRQ0
72
74
IRQ1
15
17
立ち上がりエッジセンス／立ち下がりエッジセ
IRQ2
16
18
ンスを選択可能な外部割り込み入力端子です。
IRQ3
17
19
IRQ4
14
16
44∼37
46∼39
WKP 7∼
WKP 0
入力 外部割り込み要求 4∼0
入力 ウェイクアップ割り込み要求 7∼0
立ち上がりエッジセンス／立ち下がりエッジセ
ンスの外部割り込み入力端子です。
タイマ
TMOW
10
12
出力 クロック出力
タイマ A 出力回路により生成された波形の出力
端子です。
AEVL
25
27
AEVH
24
26
入力 非同期イベントカウンタイベント入力
非同期イベントカウンタに入力するイベント入
力端子です。
TMIC
15
17
入力 タイマ C イベント入力
タイマ C のカウンタに入力するイベント入力端
子です。
UD
19
21
入力 タイマ C アップ／ダウンセレクト
タイマ C のカウンタのアップ／ダウンカウント
を選択します。Highレベル印加でダウンカウン
タ、Low レベル印加でアップカウンタとして動
作します。
TMIF
17
19
入力 タイマ Fイベント入力
タイマ Fのカウンタに入力するイベント入力端
子です。
TMOFL
11
13
出力 タイマ FL出力
タイマ FLアウトプットコンペア機能により生
成された波形の出力端子です。
19
1. 概要
ピン番号
分類
記号
FP-80A
FP-80B 入出力
機能
TFP-80C
タイマ
TMOFH
12
14
出力 タイマ FH 出力
タイマ FH アウトプットコンペア機能により生
成された波形の出力端子です。
TMIG
13
15
入力 タイマ G キャプチャ入力
タイマ G のインプットキャプチャの入力端子で
す。
14 ビット PWM
18
20
出力 14 ビット PWM 出力
14 ビット PWM により生成された波形の出力端
PWM
子です。
I/O
PB7∼PB0
1、80∼74 3∼1、
ポート
80∼76
P43
72
74
入力 ポート B
8 ビットの入力端子です。
入力 ポート 4（ビット 3）
1 ビットの入力端子です。
P42∼P40
71∼69
73∼71 入出力 ポート 4（ビット 2∼ビット 0）
3 ビットの入出力端子です。ポートコントロー
ルレジスタ 4（PCR4）によって、1 ビットごと
に入出力を指定できます。
PA3∼PA0
33∼36
35∼38 入出力 ポート A
4 ビットの入出力端子です。ポートコントロー
ルレジスタ A（PCRA）によって、1 ビットごと
に入出力を指定できます。
P17∼P10
17∼10
19∼12 入出力 ポート 1
8 ビットの入出力端子です。ポートコントロー
ルレジスタ 1（PCR1）によって、1 ビットごと
に入出力を指定できます。
P37∼P30
25∼18
27∼20 入出力 ポート 3
8 ビットの入出力端子です。ポートコントロー
ルレジスタ 3（PCR3）によって、1 ビットごと
に入出力を指定できます。
P57∼P50
44∼37
46∼39 入出力 ポート 5
8 ビットの入出力端子です。ポートコントロー
ルレジスタ 5（PCR5）によって、1 ビットごと
に入出力を指定できます。
20
1. 概要
ピン番号
分類
記号
FP-80A
FP-80B 入出力
機能
TFP-80C
I/O
P67∼P60
52∼45
54∼47 入出力 ポート 6
8 ビットの入出力端子です。ポートコントロー
ポート
ルレジスタ 6（PCR6）によって、1 ビットごと
に入出力を指定できます。
P77∼P70
60∼53
62∼55 入出力 ポート 7
8 ビットの入出力端子です。ポートコントロー
ルレジスタ 7（PCR7）によって、1 ビットごと
に入出力を指定できます。
P87∼P80
68∼61
70∼63 入出力 ポート 8
8 ビットの入出力端子です。ポートコントロー
ルレジスタ 8（PCR8）によって、1 ビットごと
に入出力を指定できます。
シリアル RXD31
22
24
入力 SCI31受信データ入力
SCI31のデータ入力端子です。
コミュニ
ケーショ TXD31
23
25
出力 SCI31送信データ出力
SCI31のデータ出力端子です。
ンインタ
フェース SCK31
21
23
入出力 SCI31クロック入出力
SCI31のクロック入出力端子です。
（SCI）
RXD32
70
72
入力 SCI32受信データ入力
SCI32のデータ入力端子です。
TXD32
71
73
出力 SCI32送信データ出力
SCI32のデータ出力端子です。
SCK32
69
71
入出力 SCI32クロック入出力
SCI32のクロック入出力端子です。
A/D
AN7∼AN0
変換器
ADTRG
1、
3∼1
80∼74
80∼76
14
16
入力 アナログ入力（チャネル 7∼チャネル 0）
A/D 変換器へのアナログデータ入力端子です。
入力 A/D 変換器トリガ入力
A/D 変換器の外部トリガ入力端子です。
LCD
COM 4∼
33∼36
35∼38
コントロ COM 1
ーラ／ド SEG32 ∼
ライバ
LCDのコモン出力端子です。
68∼37
70∼39
出力 LCDセグメント出力
LCDのセグメント出力端子です。
SEG1
CL1
出力 LCDコモン出力
68
70
出力 LCDラッチクロック
セグメント外部拡張用の表示データラッチクロ
ック出力端子です。
21
1. 概要
ピン番号
分類
記号
FP-80A
FP-80B 入出力
機能
TFP-80C
LCD
CL2
67
69
出力 LCDシフトクロック
コントロ
セグメント外部拡張用の表示データシフトクロ
ーラ／ド
ック出力端子です。
ライバ
DO
66
68
出力 LCDシリアルデータ出力
セグメント外部拡張用のシリアル表示データ出
力端子です。
M
65
67
出力 LCD交流化信号
セグメント外部拡張用の LCD交流化信号出力
端子です。
22
2. CPU
第 2 章 目次
2.1
2.2
2.3
2.4
2.5
2.6
2.7
概要..............................................................................................................................................................................................................25
2.1.1
特長.............................................................................................................................................................25
2.1.2
アドレス空間.........................................................................................................................................26
2.1.3
レジスタ構成.........................................................................................................................................26
各レジスタの説明................................................................................................................................................................................27
2.2.1
汎用レジスタ.........................................................................................................................................27
2.2.2
コントロールレジスタ.....................................................................................................................27
2.2.3
CPU 内部レジスタの初期値..........................................................................................................29
データ構成...............................................................................................................................................................................................30
2.3.1
汎用レジスタのデータ構成...........................................................................................................31
2.3.2
メモリ上でのデータ構成................................................................................................................32
アドレッシングモード......................................................................................................................................................................33
2.4.1
アドレッシングモード.....................................................................................................................33
2.4.2
実効アドレスの計算方法................................................................................................................35
命令セット...............................................................................................................................................................................................39
2.5.1
データ転送命令....................................................................................................................................41
2.5.2
算術演算命令.........................................................................................................................................43
2.5.3
論理演算命令.........................................................................................................................................44
2.5.4
シフト命令..............................................................................................................................................44
2.5.5
ビット操作命令....................................................................................................................................46
2.5.6
分岐命令...................................................................................................................................................49
2.5.7
システム制御命令...............................................................................................................................51
2.5.8
ブロック転送命令...............................................................................................................................53
基本動作タイミング...........................................................................................................................................................................54
2.6.1
内蔵メモリ（RAM、ROM）........................................................................................................54
2.6.2
内蔵周辺モジュール..........................................................................................................................55
CPU の状態...............................................................................................................................................................................................57
2. CPU
2.8
2.7.1
概要.............................................................................................................................................................57
2.7.2
プログラム実行状態..........................................................................................................................58
2.7.3
プログラム停止状態..........................................................................................................................58
2.7.4
例外処理状態.........................................................................................................................................58
メモリマップ..........................................................................................................................................................................................59
2.8.1
2.9
24
メモリマップ.........................................................................................................................................59
使用上の注意事項................................................................................................................................................................................66
2.9.1
データアクセスに関する注意事項............................................................................................66
2.9.2
ビット操作命令使用上の注意事項............................................................................................68
2.9.3
EEPMOV 命令使用上の注意事項...............................................................................................74
2. CPU
2.1 概要
H8/300L CPU は、8 ビット×16 本（または 16 ビット×8 本）の汎用レジスタ、ならびに
高速動作に適した簡潔な命令セットを備えた高速 CPU です。
2.1.1 特長
H8/300L CPU には、次の特長があります。
■汎用レジスタ方式
・8 ビット×16 本（16 ビット×8 本としても使用可能）
■55 種類の基本命令
・乗除算命令
・強力なビット操作命令
■8 種類のアドレッシングモード
・レジスタ直接
・レジスタ間接
・ディスプレースメント付きレジスタ間接
・ポストインクリメント／プリデクリメントレジスタ間接
・絶対アドレス
・イミディエイト
・プログラムカウンタ相対
・メモリ間接
■64k バイトのアドレス空間
■高速動作
・頻出命令をすべて 2∼4 ステートで実行
・高速演算
8/16 ビットレジスタ間加減算
0.25µs*
8×8 ビット乗算
1.75µs*
16÷8 ビット除算
1.75µs*
【注】 * 数値は、φ＝8MHz 時のもの
■低消費電力動作
・SLEEP 命令により低消費電力動作可能
25
2. CPU
2.1.2 アドレス空間
H8/300L CPU がサポートするアドレス空間は、プログラムコードとデータ領域合計で最
大 64k バイトです。
メモリマップの詳細は｢2.8 メモリマップ｣を参照してください。
2.1.3 レジスタ構成
H8/300L CPU の内部レジスタ構成を図 2.1 に示します。これらのレジスタは、汎用レジ
スタとコントロールレジスタの 2 つに分類することができます。
汎用レジスタ（Rn）
7
0
7
0
R0H
R0L
R1H
R1L
R2H
R2L
R3H
R3L
R4H
R4L
R5H
R5L
R6H
R6L
R7H
（SP）
R7L
コントロールレジスタ（CR）
15
0
PC
CCR
＜記号説明＞
SP
：スタックポインタ
PC
：プログラムカウンタ
CCR
：コンディションコードレジスタ
I
：割り込みマスクビット
U
：ユーザビット
H
：ハーフキャリフラグ
N
：ネガティブフラグ
Z
：ゼロフラグ
V
：オーバフローフラグ
C
：キャリフラグ
図 2.1 CPU 内部レジスタ構成
26
7
6
5
4
3
2
1
0
I
U
H
U
N
Z
V
C
2. CPU
2.2 各レジスタの説明
2.2.1 汎用レジスタ
汎用レジスタは、すべて同じ機能を持っており、データレジスタ、アドレスレジスタの
区別なく使用できます。
データレジスタとして使用する場合は、8 ビットレジスタとして上位（R 7H∼R 0H）と
下位（R 7L∼R 0L）を別々に使用することも、また 16 ビットレジスタ（R 7∼R 0）として
使用することもできます。
アドレスレジスタとして使用する場合は、16 ビットレジスタ（R 7∼R 0）として使用し
ます。
レジスタ R 7 には、汎用レジスタとしての機能に加えて、スタックポインタ（S P）とし
ての機能が割り当てられており、例外処理やサブルーチンコールなどで暗黙的に使用され
ます。このとき、SP は常にスタック領域の先頭を指しています。スタックの状態を図 2.2
に示します。
;;;;
;;;;
;;;;
下位アドレス［H'0000］側
空
領
域
SP（R7）
ス
タ
ッ
ク
領
域
上位アドレス［H'FFFF］側
図 2.2 スタックの状態
2.2.2 コントロールレジスタ
コントロールレジスタには、16 ビットのプログラムカウンタ（P C）と 8 ビットのコン
ディションコードレジスタ（CCR）があります。
（1）プログラムカウンタ（PC）
16 ビットのカウンタで、C PU が次に実行する命令のアドレスを示しています。C PU の
命令は、すべて 16 ビット（ワード）を単位としているため、最下位ビットは無効です（命
令コードのリード時には最下位ビットは 0 とみなされます）。
27
2. CPU
（2）コンディションコードレジスタ（CCR）
8 ビットのレジスタで、CPU の内部状態を示しています。割り込みマスクビット（I）と
ハーフキャリ（ H）、ネガティブ（N）、ゼ ロ（Z）、オーバフロー（V） 、キャリ（C ）
の各フラグを含む 8 ビットで構成されています。これらのビットは、ソフトウェア（LDC、
S TC、AND C、OR C 、XOR C 命令）でリード／ライトできます。N、Z、V、C の各フラグ
は、条件分岐命令（Bcc）で使用されます。
ビット 7：割り込みマスクビット（I）
本ビットが 1 にセットされると、割り込みがマスクされます。例外処理の実行が開始さ
れたときに 1 にセットされます。本ビットはソフトウェアによりリード／ライトできます。
割り込みマスクビットの詳細については｢3.3 割り込み｣を参照してください。
ビット 6：ユーザビット（U）
ユーザが自由に使用できるビットです。
ビット 5：ハーフキャリフラグ（H）
ADD .B 、ADD X.B 、S UB. B 、S UBX .B 、C MP. B、NEG .B 命令の実行により、ビット 3 に
キャリまたはボローが生じたとき 1 にセットされ、生じなかったとき 0 にクリアされます。
DAA および DAS 命令実行時に、暗黙的に使用されます。ADD.W、SUB.W、CMP.W 命令
ではビット 11 にキャリまたはボローが生じたとき 1 にセットされ、生じなかったとき 0
にクリアされます。
ビット 4：ユーザビット（U）
ユーザが自由に使用できるビットです。
ビット 3：ネガティブフラグ（N）
データの最上位ビットを符号ビットとみなし、最上位ビットの値を格納します。
ビット 2：ゼロフラグ（Z）
データがゼロのとき 1 にセットされ、ゼロ以外のとき 0 にクリアされます。
ビット 1：オーバフローフラグ（V）
算術演算命令の実行により、オーバフローが生じたとき 1 にセットされます。それ以外
のとき 0 にクリアされます。
28
2. CPU
ビット 0：キャリフラグ（C）
演算の実行により、キャリが生じたとき 1 にセットされ、生じなかったとき 0 にクリア
されます。キャリには次の種類があります。
・加算結果のキャリ
・減算結果のボロー
・シフト／ローテートのキャリ
また、キャリフラグには、ビットアキュムレータ機能があり、ビット操作命令で使用さ
れます。
なお、命令によってはフラグが変化しない場合があります。
各命令ご とのフラグの変 化については、 ｢H8 /30 0L シリーズ プログラミング マニュア
ル｣を参照してください。
2.2.3 CPU 内部レジスタの初期値
リセット例外処理によって、CPU 内部レジスタのうち、PC はベクタアドレス（H'0000）
のロードにより初期化され、CCR の I ビットは 1 にセットされますが、汎用レジスタおよ
び CCR の他のビットは初期化されません。レジスタ R7（SP）の初期値も不定です。した
がって、リセット直後に、R7 の初期化を行ってください。
29
2. CPU
2.3 データ構成
H8/300L C PU は、1 ビット、4 ビット B CD 、8 ビット（バイト）、16 ビット（ワード）
のデータを扱うことができます。1 ビットデータはビット操作命令で扱われ、オペランド
データ（バイト）の第 n ビット（n＝0、1、2、……7）という形式でアクセスされます。
バイトデータは、ADDS、SUBS 以外の演算命令で扱われます。また、ワードデータは、
MOV. W、ADD .W 、S UB. W、C MP. W、ADD S、S UBS 、MULXU （8 ビット×8 ビット）、
DIVXU（16 ビット÷8 ビット）命令で扱われます。
なお、DAA および DAS の 10 進補正命令では、バイトデータは 2 桁の 4 ビット B CD デ
ータとなります。
30
2. CPU
2.3.1 汎用レジスタのデータ構成
汎用レジスタのデータ構成を図 2.3 に示します。
レジスタ番号
データ形
データイメージ
7
1ビットデータ
RnH
1ビットデータ
RnL
7
0
6
5
4
3
2
1
don't care
0
7
バイトデータ
RnH
バイトデータ
RnL
ワードデータ
Rn
4ビット
BCDデータ
RnH
4ビット
BCDデータ
RnL
don't care
7
7
0
MSB
LSB
don't care
0
6
5
4
3
2
1
0
don't care
7
0
MSB
LSB
15
0
MSB
LSB
7
4
3
上位桁
0
下位桁
don't care
7
don't care
4
上位桁
3
0
下位桁
＜記号説明＞
RnH
：汎用レジスタ上位
RnL
：汎用レジスタ下位
MSB
：最上位ビット
LSB
：最下位ビット
図 2.3 汎用レジスタのデータ構成
31
2. CPU
2.3.2 メモリ上でのデータ構成
メモリ上でのデータ構成を図 2.4 に示します。H8/300L CPU は、メモリ上のワードデー
タをアクセスすることができます（MOV.W 命令）が、偶数番地から始まるワードデータ
に限定されます。奇数番地から始まるワードデータをアクセスした場合、アドレスの最下
位ビットは 0 とみなされ、1 番地前から始まるワードデータをアクセスします。命令コー
ドについても同様です。
データ形
アドレス
データイメージ
7
1ビットデータ
n番地
7
バイトデータ
n番地
MSB
ワードデータ
スタック内のバイトデータ（CCR）
0
6
5
4
3
2
1
0
LSB
偶数番地 MSB
上位8ビット
奇数番地
下位8ビット
LSB
偶数番地 MSB
CCR
LSB
奇数番地 MSB
CCR*
LSB
偶数番地 MSB
スタック内のワードデータ
奇数番地
LSB
【注】 * リターン時には無視されます。
＜記号説明＞
CCR：コンディションコードレジスタ
図 2.4 メモリ上でのデータ構成
なお、R 7 をアドレスレジスタとして使用し 、スタックをアクセスするときは、必ずワ
ードサイズでアクセスしてください。また、CCR は、ワードデータとして上位 8 ビット、
下位 8 ビットに同じ値が格納され、リターン時には、下位 8 ビットは無視されます。
32
2. CPU
2.4 アドレッシングモード
2.4.1 アドレッシングモード
H8/300L C PU は、表 2 .1 に示すように、8 種類のアドレッシングモードをサポートして
います。命令ごとに、使用できるアドレッシングモードは異なります。
表 2.1 アドレッシングモード一覧表
アドレッシングモード
No.
記号
（1） レジスタ直接
Rn
（2） レジスタ間接
@Rn
（3） ディスプレースメント付きレジスタ間接
@(d:16, Rn)
（4） ポストインクリメントレジスタ間接
@Rn+
プリデクリメントレジスタ間接
@-Rn
（5） 絶対アドレス
@aa:8/@aa:16
（6） イミディエイト
#xx:8/#xx:16
（7） プログラムカウンタ相対
@(d:8, PC)
（8） メモリ間接
@@aa:8
（1）レジスタ直接 Rn
命令コードのレジスタフィールドで指定されるレジスタ（8 ビットまたは 16 ビット）が
オペランドとなります。
16 ビットレ ジスタを使用する 命令は、MOV. W、ADD .W 、S UB. W 、C MP. W、ADD S、
SUBS、MULXU（8 ビット×8 ビット）、DIVXU（16 ビット÷8 ビット）の各命令です。
（2）レジスタ間接 @Rn
命令コードのレジスタフィールドで指定されるレジスタ（16 ビット）の内容をアドレス
としてメモリ上のオペランドを指定します。
（3）ディスプレースメント付きレジスタ間接 @(d:16, Rn)
命令コードのレジスタフィールドで指定されるレジスタ（16 ビット）の内容に、命令コ
ードの第 2 ワード（第 3、第 4 バイト）の 16 ビットディスプレースメントを加算した内容
をアドレスとして、メモリ上のオペランドを指定します。
本アドレッシングモードは、MOV 命令のみで使用されます。特に、MOV.W 命令では、
加算結果が偶数となるようにしてください。
33
2. CPU
（ 4 ） ポ スト イン ク リメ ン トレ ジス タ 間接 @Rn +／ プリ デ クリ メ ント レジ ス タ間 接
@-Rn
・ポストインクリメントレジスタ間接 @Rn+
MOV（Load from）命令で使用されます。
命令コードのレジスタフィールドで指定されるレジスタ（16 ビット）の内容をア
ドレスとして、メモリ上のオペランドを指定します。その後、レジスタの内容に 1
または 2 が加算され、加算結果がレジスタに格納されます。MOV. B 命令では 1、
MOV.W 命令では 2 がそれぞれ加算されます。MOV.W 命令では、レジスタの内容
が偶数になるようにしてください。
・プリデクリメントレジスタ間接 @-Rn
MOV（Store to） 命令で使用されます。
命令コードのレジスタフィールドで指定されるレジスタ（16 ビット）の内容から 1
または 2 を減算した内容をアドレスとして、メモリ上のオペランドを指定します。
その後、減算結果がレジスタに格納されます。MOV. B 命令では 1、MOV. W 命令
では 2 がそれぞれ減算されます。MOV.W 命令では、レジスタの内容が偶数となる
ようにしてください。
（5）絶対アドレス @aa:8/@aa:16
命令コード中に含まれる絶対アドレスで、メモリ上のオペランドを指定します。
このとき、絶対アドレスは 8 ビット（@a a:8）または 16 ビット（@a a:16）で、8 ビット
絶対アドレスは MOV.B、ビット操作命令で、16 ビット絶対アドレスは MOV.B、MOV.W、
JMP、JSR の各命令で使用されます。
8 ビット絶対アドレスの場合、上位 8 ビットはすべて 1（H'F F）となります。したがっ
て、アクセス範囲は 65280∼65535（H'FF00∼H'FFFF）番地です。
（6）イミディエイト #xx:8/#xx:16
命令コードの第 2 バイト（#xx:8）または第 3、第 4 バイト（#xx:16）を直接オペランド
として使用します。#xx:16 は、MOV.W 命令のみで使用されます。
なお、ADD S および S UBS 命令では、イミディエイトデータ（1 または 2）が命令コー
ド中に暗黙的に含まれます。ビット操作命令では、ビット番号を指定するための 3 ビット
のイミディエイトデータが、命令コードの第 2 または第 4 バイトに含まれる場合がありま
す。
34
2. CPU
（7）プログラムカウンタ相対 @(d:8, PC)
Bcc、BSR の各命令で使用されます。
P C の内容に、命令コードの第 2 バイトの 8 ビットディスプレースメントを加算して、
分岐アドレスを生成します。加算に際して、ディスプレースメントは 16 ビットに符号拡
張され、また加算される P C の内容は次の命令の先頭アドレスとなっていますので、分岐
可能範囲は分岐命令に対して−126∼＋128 バイト（−63∼＋64 ワード）です。このとき、
加算結果が偶数となるようにしてください。
（8）メモリ間接 @@aa:8
JMP および JSR 命令で使用されます。
命令コードの第 2 バイトに含まれる 8ビット絶対アドレスでメモリ上のオペランドを指
定し、この内容を分岐アドレスとして分岐します。この場合、8 ビット絶対アドレスの上
位 8 ビットはすべて 0 （H'00）とされますので、分岐アドレスを 格納できるのは 0∼255
（H'0000∼H'00F F）番 地です。ただし、H8/300L シリ ーズでは、アドレスの 下位番地はベ
クタ領域と共通になっていますから注意してください。ベクタ領域の詳細は｢3.3 割り込
み｣を参照してください。
分岐アドレ スまたは MOV. W 命令の オペランドアドレス として奇数アドレ スを指定し
た場合、最下位ビットは 0 とみなされ、1 番地前から始まるワードデータをアクセスしま
す（｢2.3.2 メモリ上でのデータ構成｣を参照してください）。
2.4.2 実効アドレスの計算方法
各アドレッシングモードにおける実効アドレス（EA：Eff ec tive Addr ess）の計算法を表
2.2 に示します。
演算命令では、（1）レジスタ直接、および（6）イミディエイト（ADD.B、ADDX、SUBX、
CMP.B、AND、OR、XOR の各命令）が使用されます。
転送命令では、（7）プログラムカウンタ相対と（8）メモリ間接を除くすべてのアドレ
ッシングモードが使用可能です。
また、ビット操作命令では、オペランドの指定に（1）レジスタ直接、（2）レジスタ間
接および（5）絶対アドレス（8 ビット）が使用可能です。さらに、オペランド中のビット
番号を指定するために（1）レジスタ直接（BSET、BCLR、BNOT、BTST の各命令）およ
び（6）イミディエイト（3 ビット）が独立して使用可能です。
35
36
4
3
2
1
No.
op
op
7
7
6
rm
rm
4
4
op
disp
7
6
rm
4
3
3
3
rn
0
0
0
op
7
6
rm
15
op
7
6
rm
・プリデクリメントレジスタ間接 ＠– Rn
15
4
4
・ポストインクリメントレジスタ間接 ＠Rn+
3
3
0
0
ポストインクリメントレジスタ間接／プリデクリメントレジスタ間接
15
＠(d:16, Rn)
ディスプレースメント付きレジスタ間接
15
レジスタ間接 ＠Rn
15
8
アドレッシングモード・命令フォーマット
レジスタ直接 Rn
0
0
0
1 or 2
rmが示すレジスタの内容（16ビット）
1 or 2
rmが示すレジスタの内容（16ビット）
disp
rmが示すレジスタの内容（16ビット）
rmが示すレジスタの内容（16ビット）
0
2が加減算されます。
オペランドサイズがバイトのとき1、ワードのとき
15
15
15
15
実効アドレス計算方法
rm
0
3
rn
0
15
15
15
15
0
0
0
0
オペランドはrm/rnが示すレジスタの内容です。
3
実効アドレス（EA）
2. CPU
表 2.2 実効アドレスの計算方法
7
6
5
No.
op
op
op
7
op
7
IMM
8
abs
8
IMM
abs
15
op
8
7
disp
プログラムカウンタ相対 ＠ (d:8, PC)
15
#xx:16
15
#xx:8
イミディエイト
15
＠aa:16
15
＠aa:8
絶対アドレス
アドレッシングモード・命令フォーマット
0
0
0
0
0
15
符号拡張
PCの内容
disp
実効アドレス計算方法
0
H'FF
8
7
0
0
15
データです。
0
オペランドはイミディエイトデータの1または2バイト
15
15
実効アドレス（EA）
2. CPU
37
38
15
8
7
：オペレーションフィールド
：ディスプレースメント
：イミディエイトデータ
：絶対アドレス
disp
IMM
abs
abs
op
rm、rn ：レジスタフィールド
op
メモリ間接＠＠aa:8
アドレッシングモード・命令フォーマット
＜記号説明＞
8
No.
0
15
8 7
abs
メモリの内容（16ビット）
H'00
実効アドレス計算方法
0
15
実効アドレス（EA）
0
2. CPU
2. CPU
2.5 命令セット
H8/300L CPU の命令は合計 55 種類あり、各命令の持つ機能によって、表 2.3 に示すよう
に分類されます。
表 2.3 命令の分類
機能
命令
種類
データ転送命令
MOV、POP* 1、PUSH* 1
1
算術演算命令
ADD、SUB、ADDX、SUBX、INC、DEC、ADDS、SUBS、DAA、
14
DAS、MULXU、 DIVXU、CMP、NEG
論理演算命令
AND、OR、XOR、NOT
4
シフト命令
SHAL、SHAR、SHLL、SHLR、ROTL、ROTR、ROTXL、ROTXR
8
ビット操作命令
BSET、BCLR、BNOT、BTST、BAND、BIAND、BOR 、BIOR、
14
BXOR、BIXOR、BLD、BILD
、BST、BIST
分岐命令
Bcc* 2、JMP、BSR、JSR、RTS
5
システム制御命令
RTE、SLEEP、LDC、STC、ANDC、ORC、XORC、NOP
8
ブロック転送命令
EEPMOV
1
合計 55 種
【注】
*1 POP Rn、PUSH Rn は、それぞれ MOV.W @SP+, Rn、MOV.W Rn, @-SP と同一です。
機械語についても同一です。
*2 Bcc は条件分岐命令の総称です。
39
2. CPU
各命令の機能について表 2.4 から表 2.11 に示します。各表で使用しているオペレーショ
ンの記号の意味は以下のとおりです。
《オペレーションの記号》
汎用レジスタ（デスティネーション側）
Rs
汎用レジスタ（ソース側）
Rn
汎用レジスタ
（EAd）、<Ead>
デスティネーションオペランド
（EAs）、<Eas>
ソースオペランド
(
40
Rd
CCR
コンディションコードレジスタ
N
CCR の N（ネガティブ）フラグ
Z
CCR の Z（ゼロ）フラグ
V
CCR の V（オーバフロー）フラグ
C
CCR の C（キャリ）フラグ
PC
プログラムカウンタ
SP
スタックポインタ
#IMM
イミディエイトデータ
disp
ディスプレースメント
+
加算
–
減算
×
乗算
÷
除算
∧
論理積
∨
論理和
⊕
排他的論理和
→
転送
∼
反転論理（論理的補数）
:3
3 ビット長
:8
8 ビット長
:16
16 ビット長
)、<
>
オペランドの実効アドレスの内容
2. CPU
2.5.1 データ転送命令
データ転送命令の機能を表 2.4 に示します。
表 2.4 データ転送命令
命令
MOV
サイズ*
機能
（EAs） → Rd、Rs → （EAd）
B/W
汎用レジスタと汎用レジスタまたは汎用レジスタとメモリ間でデータ転送
します。また、イミディエイトデータを汎用レジスタに転送します。
ワードデータは Rn、@Rn 、@(d:16, Rn)、@aa:16 、#xx:16、@-Rn 、@Rn+
の各アドレッシングモードで扱います。@aa:8 はバイトデータのみです。
ただし、@-R7 、@R7+ を使用する場合は必ずワードサイズを指定してくだ
さい。
POP
W
@SP+ → Rn
スタックから汎用レジスタへデータを復帰します。
本命令は MOV.W @SP+, Rn と同一です。
PUSH
W
Rn → @-SP
汎用レジスタの内容をスタックに退避します。
本命令は MOV.W Rn, @-SP と同一です。
【注】
*
サイズはオペランドサイズを示します。
B：バイト
W ：ワード
データアクセスに関して使用上の注意事項があります。詳細は｢2.9.1 データアクセス
に関する注意事項｣を参照してください。
41
2. CPU
データ転送命令の命令フォーマットを図 2.5 に示します。
15
8
7
0
op
rm
15
8
Rm→Rn
7
0
op
15
rn
8
MOV
rm
rn
rm
rn
＠Rm←→Rn
7
0
op
＠ (d:16, Rm) ←→Rn
disp
15
8
7
0
op
rm
15
8
op
0
＠aa:8←→Rn
abs
8
7
0
op
rn
＠aa:16←→Rn
abs
15
8
op
7
0
rn
15
#xx:8→Rn
IMM
8
＠Rm+→Rn、
Rn→＠–Rm
7
rn
15
rn
7
0
op
rn
#xx:16→Rn
IMM
15
8
op
7
0
1
1
1
rn
POP、PUSH
＠SP+→Rn、
Rn→＠–SP
＜記号説明＞
op
：オペレーションフィールド
rm、rn ：レジスタフィールド
disp
：ディスプレースメント
abs
：絶対アドレス
IMM
：イミディエイトデータ
図 2.5 データ転送命令の命令フォーマット
42
2. CPU
2.5.2 算術演算命令
算術演算命令の機能を表 2.5 に示します。
表 2.5 算術演算命令
命令
サイズ*
ADD
B/W
機能
Rd ±Rs → Rd、Rd+#IMM
→ Rd
汎用レジスタ間の加減算、または汎用レジスタとイミディエイトデータの加
SUB
算を行います。汎用レジスタとイミディエイトデータの減算はできません。
ワードデータは、汎用レジスタ間の加減算のみで扱います。
ADDX
B
Rd±Rs±C → Rd、Rd±#IMM±C → Rd
汎用レジスタ間のキャリ付きの加減算、または汎用レジスタとイミディエイ
SUBX
トデータのキャリ付きの加減算を行います。
INC
B
Rd±1 → Rd
汎用レジスタに 1 を加減算します。
DEC
ADDS
W
Rd ±1 → Rd、Rd±2 → Rd
汎用レジスタに 1 または 2 を加減算します。
SUBS
DAA
B
Rd（10 進補正） → Rd
汎用レジスタ上の加減算結果を CCR を参照して 4 ビット BCD データに補
DAS
正します。
MULXU
B
Rd×Rs → Rd
汎用レジスタ間の符号なし乗算を行います。8 ビット×8 ビット→16 ビット
の演算が可能です。
DIVXU
B
Rd
÷Rs → Rd
汎用レジスタ間の符号なし除算を行います。16 ビット÷8 ビット→商 8 ビ
ット余り 8 ビットの演算が可能です。
CMP
B/W
Rd-Rs、Rd-#IMM
汎用レジスタ間の比較、または汎用レジスタとイミディエイトデータの比較
を行い、その結果を CCR に反映します。ワードデータは、汎用レジスタ間
の比較のみで扱います。
NEG
B
0-Rd → Rd
汎用レジスタの内容の 2 の補数（算術的補数）をとります。
【注】
*
サイズはオペランドサイズを示します。
B：バイト
W ：ワード
43
2. CPU
2.5.3 論理演算命令
論理演算命令の機能を表 2.6 に示します。
表 2.6 論理演算命令
命令
サイズ*
AND
B
機能
Rd∧Rs → Rd、Rd∧#IMM → Rd
汎用レジスタ間の論理積、または汎用レジスタとイミディエイトデータの論
理積をとります。
OR
B
Rd∨Rs → Rd、Rd∨#IMM → Rd
汎用レジスタ間の論理和、または汎用レジスタとイミディエイトデータの論
理和をとります。
XOR
B
Rd⊕Rs → Rd、Rd⊕#IMM → Rd
汎用レジスタ間の排他的論理和、または汎用レジスタとイミディエイトデー
タの排他的論理和をとります。
NOT
B
∼Rd → Rd
汎用レジスタの内容の 1 の補数（論理的補数）をとります。
【注】
*
サイズはオペランドサイズを示します。
B：バイト
2.5.4 シフト命令
シフト命令の機能を表 2.7 に示します。
表 2.7 シフト命令
命令
サイズ*
SHAL
B
SHLL
B
Rd（シフト処理） → Rd
汎用レジスタの内容を論理的にシフトします。
SHLR
ROTL
B
Rd（ローテート処理） → Rd
汎用レジスタの内容をローテートします。
ROTR
ROTXL
B
Rd（ローテート処理） → Rd
汎用レジスタの内容を、キャリフラグを含めてローテートします。
ROTXR
*
サイズはオペランドサイズを示します。
B：バイト
44
Rd（シフト処理） → Rd
汎用レジスタの内容を算術的にシフトします。
SHAR
【注】
機能
2. CPU
算術演算命令、論理演算命令およびシフト命令の命令フォーマットを図 2.6 に示します。
15
8
7
op
0
rm
15
8
7
0
op
15
8
7
rn
7
8
7
0
rm
8
AND、OR、XOR（Rm）
rn
7
rn
15
ADD、ADDX、SUBX、
CMP（#xx:8）
IMM
op
15
MULXU、DIVXU
0
rn
15
op
0
rm
8
op
ADDS、SUBS、INC、DEC、
DAA、DAS、NEG、NOT
rn
op
15
ADD、SUB、CMP、
ADDX、SUBX（Rm）
rn
0
AND、OR、XOR（#xx:8）
IMM
8
op
7
0
rn
SHAL、SHAR、SHLL、SHLR、
ROTL、ROTR、ROTXL、ROTXR
＜記号説明＞
op
：オペレーションフィールド
rm、rn ：レジスタフィールド
IMM
：イミディエイトデータ
図 2.6 算術演算命令・論理演算命令・シフト命令の命令フォーマット
45
2. CPU
2.5.5 ビット操作命令
ビット操作命令の機能を表 2.8 に示します。
表 2.8 ビット操作命令
命令
BSET
サイズ*
B
機能
1 → （<ビット番号> of <EAd>
）
汎用レジスタまたはメモリのオペランドの指定された 1 ビットを 1 にセット
します。ビット番号は、3 ビットのイミディエイトデータまたは汎用レジス
タの内容下位 3 ビットで指定されます。
BCLR
B
0 → （＜ビット番号> of <EAd>
）
汎用レジスタまたはメモリのオペランドの指定された 1 ビットを 0 にクリア
します。ビット番号は、3 ビットのイミディエイトデータまたは汎用レジス
タの内容下位 3 ビットで指定されます。
BNOT
B
∼（<ビット番号> of <EAd>
） → （<ビット番号> of <EAd>
）
汎用レジスタまたはメモリのオペランドの指定された 1 ビットを反転しま
す。ビット番号は、3 ビットのイミディエイトデータまたは汎用レジスタの
内容下位 3 ビットで指定されます。
BTST
B
∼（<ビット番号> of <EAd>
） → Z
汎用レジスタまたはメモリのオペランドの指定された 1 ビットをテスト
し、ゼロフラグに反映します。ビット番号は、3 ビットのイミディエイトデ
ータまたは汎用レジスタの内容下位 3 ビットで指定されます。
BAND
B
C∧（<ビット番号> of <EAd>
） → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットとキャリフ
ラグとの論理積をとり、キャリフラグに結果を格納します。
BIAND
B
C∧〔∼（<ビット番号> of <EAd>
）〕 → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットを反転し、キ
ャリフラグとの論理積をとり、キャリフラグに結果を格納します。
ビット番号は、3 ビットのイミディエイトデータで指定されます。
BOR
B
C∨（<ビット番号> of <EAd>
） → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットとキャリフ
ラグとの論理和をとり、キャリフラグに結果を格納します。
BIOR
B
C∨〔∼（<ビット番号> of <EAd>
）〕 → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットを反転し、キ
ャリフラグとの論理和をとり、キャリフラグに結果を格納します。
ビット番号は、3 ビットのイミディエイトデータで指定されます。
46
2. CPU
命令
BXOR
サイズ*
B
機能
C⊕（<ビット番号> of <EAd>
） → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットとキャリフ
ラグとの排他的論理和をとり、キャリフラグに結果を格納します。
BIXOR
B
C⊕〔∼（<ビット番号> of <EAd>
）〕 → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットを反転し、キ
ャリフラグとの排他的論理和をとり、キャリフラグに結果を格納します。
ビット番号は、3 ビットのイミディエイトデータで指定されます。
BLD
B
（<ビット番号> of <EAd>
） → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットをキャリフ
ラグに転送します。
BILD
B
∼（<ビット番号> of <EAd>
） → C
汎用レジスタまたはメモリのオペランドの指定された 1 ビットを反転し、キ
ャリフラグに転送します。
ビット番号は、3 ビットのイミディエイトデータで指定されます。
BST
B
C → （<ビット番号> of <EAd>
）
汎用レジスタまたはメモリのオペランドの指定された 1 ビットに、キャリフ
ラグの内容を転送します。
BIST
B
∼C → （<ビット番号> of <EAd>
）
汎用レジスタまたはメモリのオペランドの指定された 1 ビットに、反転され
たキャリフラグの内容を転送します。
ビット番号は、3 ビットのイミディエイトデータで指定されます。
【注】
*
サイズはオペランドサイズを示します。
B：バイト
ビット操作命令には使用上の注意事項があります。詳細は｢2.9.2 ビット操作命令使用
上の注意事項｣を参照してください。
47
2. CPU
ビット操作命令の命令フォーマットを図 2.7 に示します。
BSET、BCLR、BNOT、BTST
15
8
7
op
IMM
15
8
0
rm
8
rn
7
op
IMM
8
オペランド
：レジスタ直接（Rn）
ビット番号
：イミディエイト（#xx:3）
オペランド
：レジスタ直接（Rn）
ビット番号
：レジスタ直接（Rm）
0
rn
op
15
rn
7
op
15
0
0
0
0
0
オペランド
：レジスタ間接（＠Rn）
0
0
0
0
ビット番号
：イミディエイト（#xx:3）
7
0
op
rn
0
0
0
0
オペランド
：レジスタ間接（＠Rn）
op
rm
0
0
0
0
ビット番号
：レジスタ直接（Rm）
オペランド
：絶対アドレス（＠aa:8）
ビット番号
：イミディエイト（#xx:3）
オペランド
：絶対アドレス（＠aa:8）
ビット番号
：レジスタ直接（Rm）
15
8
7
0
op
abs
15
0
IMM
op
8
0
0
7
0
0
op
abs
op
0
rm
0
0
0
BAND、BOR、BXOR、BLD、BST
15
8
7
rn
IMM
op
15
0
8
7
IMM
op
15
8
：イミディエイト（#xx:3）
0
0
0
0
オペランド
：レジスタ間接（＠Rn）
0
0
0
0
ビット番号
：イミディエイト（#xx:3）
オペランド
：絶対アドレス（＠aa:8）
ビット番号
：イミディエイト（#xx:3）
7
0
abs
op
0
IMM
op
：レジスタ直接（Rn）
ビット番号
0
rn
op
オペランド
0
0
0
BIAND、BIOR、BIXOR、BILD、BIST
15
8
7
op
15
0
IMM
8
7
op
15
IMM
8
IMM
：オペレーションフィールド
rm、rn ：レジスタフィールド
：絶対アドレス
：イミディエイトデータ
図 2.7 ビット操作命令の命令フォーマット
48
0
0
オペランド
：レジスタ間接（＠Rn）
0
0
0
0
ビット番号
：イミディエイト（#xx:3）
オペランド
：絶対アドレス（＠aa:8）
ビット番号
：イミディエイト（#xx:3）
0
＜記号説明＞
IMM
：イミディエイト（#xx:3）
0
abs
abs
：レジスタ直接（Rn）
ビット番号
0
7
op
op
オペランド
0
rn
op
op
rn
0
0
0
0
2. CPU
2.5.6 分岐命令
分岐命令の機能を表 2.9 に示します。
表 2.9 分岐命令
命令
Bcc
サイズ
機能
―
指定した条件が成立しているとき、指定されたアドレスへ分岐します。分岐
条件を下表に示します。
ニーモニック
説 明
分 岐 条 件
BRA（BT）
Always（True）
Always
BRN（BF）
Never（False）
Never
BHI
High
C ∨ Z＝0
BLS
Low or Same
C ∨ Z＝1
BCC（BHS）
Carry Clear（High or
C＝0
Same）
BCS（BLO）
Carry Set（Low）
C＝1
BNE
Not Equal
Z＝0
BEQ
EQual
Z＝1
BVC
Overflow Clear
V＝0
BVS
Overflow Set
V＝1
BPL
PLus
N＝0
BMI
Minus
N＝1
BGE
Greater or Equal
N ⊕ V＝0
BLT
Less Than
N ⊕ V＝1
BGT
Greater Than
Z ∨（N ⊕ V）＝0
BLE
Less or Equal
Z ∨（N ⊕ V）＝1
JMP
―
指定されたアドレスへ無条件に分岐します。
BSR
―
指定されたアドレスへサブルーチン分岐します。
JSR
―
指定されたアドレスへサブルーチン分岐します。
RTS
―
サブルーチンから復帰します。
49
2. CPU
分岐命令の命令フォーマットを図 2.8 に示します。
15
8
op
7
0
cc
15
disp
8
7
op
15
Bcc
0
rm
8
0
0
0
7
0
JMP（＠Rm）
0
op
JMP（＠aa:16）
abs
15
8
7
0
op
JMP（＠＠aa:8）
abs
15
8
7
0
op
BSR
disp
15
8
7
op
15
0
rm
8
0
7
0
0
0
JSR（＠Rm）
0
op
JSR（＠aa:16）
abs
15
8
7
op
15
JSR（＠＠aa:8）
abs
8
7
op
＜記号説明＞
op
：オペレーションフィールド
cc
：コンディションフィールド
rm
：レジスタフィールド
disp
：ディスプレースメント
abs
：絶対アドレス
図 2.8 分岐命令の命令フォーマット
50
0
0
RTS
2. CPU
2.5.7 システム制御命令
システム制御命令の機能を表 2.10 に示します。
表 2.10 システム制御命令
命令
サイズ*
機能
RTE
―
割り込み処理ルーチンから復帰します。
SLEEP
―
アクティブモードで本命令を実行すると、低消費電力モードに遷移します。
詳細は「第 5 章 低消費電力モード」を参照してください。
LDC
B
Rs → CCR、#IMM → CCR
汎用レジスタの内容、またはイミディエイトデータを CCR に転送します。
STC
B
CCR → Rd
CCR の内容を汎用レジスタに転送します。
ANDC
B
CCR∧#IMM → CCR
CCR とイミディエイトデータの論理積をとります。
ORC
B
CCR∨#IMM → CCR
CCR とイミディエイトデータの論理和をとります。
XORC
B
CCR⊕#IMM → CCR
CCR とイミディエイトデータの排他的論理和をとります。
―
NOP
PC+2 → PC
PC のインクリメントだけを行います。
【注】
*
サイズはオペランドサイズを示します。
B：バイト
51
2. CPU
システム制御命令の命令フォーマットを図 2.9 に示します。
15
8
7
0
RTE、SLEEP、NOP
op
15
8
7
0
op
15
8
7
op
＜記号説明＞
op
：オペレーションフィールド
rn
：レジスタフィールド
IMM
：イミディエイトデータ
図 2.9 システム制御命令の命令フォーマット
52
LDC、STC（Rn）
rn
0
IMM
ANDC、ORC、
XORC、LDC（#xx:8）
2. CPU
2.5.8 ブロック転送命令
ブロック転送命令の機能を表 2.11 に示します。
表 2.11 ブロック転送命令
命令
サイズ
―
EEPMOV
機能
if R4L
≠0 then
Repeat @R5+ → @R6+ 、R4L-1 → R4L
Until
R4L=0
else next;
ブロック転送命令です。R5 で示されるアドレスから始まり、R4L で指定さ
れるバイト数のデータを R6 で示されるアドレスから始まるロケーションへ
転送します。転送終了後、次の命令を実行します。
EEP MOV 命令には、使用上の注意事項があります。詳細は｢2 .9 .3 EEPMO V 命令使用
上の注意事項｣を参照してください。
ブロック転送命令の命令フォーマットを図 2.10 に示します。
15
8
7
0
op
op
＜記号説明＞
op
：オペレーションフィールド
図 2.10 ブロック転送命令の命令フォーマット
53
2. CPU
2.6 基本動作タイミング
CPU は、システムクロック（φ）またはサブクロック（φSUB ）を基準に動作しています。
システムク ロックφおよびサブク ロックφSU B の定義に ついては｢第 4 章 ク ロック発振
器｣を参照してください。φまたはφSU B の立ち上がりから次の立ち上がりまでの 1 単位を
ステートと呼びます。バスサイクルは、2 ステートまたは 3 ステートで構成され、内蔵メ
モリ、内蔵周辺モジュールによって異なるアクセスを行います。
2.6.1 内蔵メモリ（RAM、ROM ）
内蔵メモリのアクセスは、2 ステートで行われます。このとき、データバス幅は 16 ビッ
トで、バイトおよびワードサイズアクセスが可能です。
内蔵メモリアクセスサイクルを図 2.11 に示します。
バスサイクル
T1ステート
T2ステート
φまたはφSUB
内部アドレスバス
アドレス
内部リード信号
内部データバス
（リード時）
リードデータ
内部ライト信号
内部データバス
（ライト時）
図 2.11 内蔵メモリアクセスサイクル
54
ライトデータ
2. CPU
2.6.2 内蔵周辺モジュール
内蔵周辺モジュールのアクセスは、2 ステートまたは 3 ステートで行われます。このと
き、データバス幅は 8 ビットで、バイトサイズアクセスのみ可能です。したがって、ワー
ドデータは、2 命令に分けてアクセスしてください。
（1）内蔵周辺モジュール 2 ステートアクセス
内蔵周辺モジュールを 2 ステートでアクセスした動作タイミングを図 2.12 に示します。
バスサイクル
T1ステート
T2ステート
φまたはφSUB
内部アドレスバス
アドレス
内部リード信号
内部データバス
（リード時）
リードデータ
内部ライト信号
内部データバス
（ライト時）
ライトデータ
図 2.12 内蔵周辺モジュールアクセスサイクル（2 ステートアクセス）
55
2. CPU
（2）内蔵周辺モジュール 3 ステートアクセス
内蔵周辺モジュールを 3 ステートでアクセスした動作タイミングを図 2.13 に示します。
バスサイクル
T1ステート
T2ステート
T3ステート
φまたはφSUB
内部アドレスバス
アドレス
内部リード信号
内部データバス
（リード時）
リードデータ
内部ライト信号
内部データバス
（ライト時）
ライトデータ
図 2.13 内蔵周辺モジュールアクセスサイクル（3 ステートアクセス）
56
2. CPU
2.7 CPU の状態
2.7.1 概要
CPU の状態には、リセット状態、プログラム実行状態、プログラム停止状態、例外処理
状態の 4 種類があります。プログラム実行状態には、アクティブ（高速、中速）モード、
サブアクティブモードがあり、プログラム停止状態には、スリープ（高速）モード、スリ
ープ（中速）モード、スタンバイモード、ウォッチモード、およびサブスリープモードが
あります。
各状態の分類を図 2.14 に、各状態間の遷移を図 2.15 に示します。
CPUの状態
リセット状態
CPUのイニシャライズを行っている状態です。
プログラム実行状態
アクティブ（高速）モード
CPUがシステムクロックにより、高速
動作で順次プログラムを実行している
状態です。
アクティブ（中速）モード
CPUがシステムクロックにより、低速
動作で順次プログラムを実行している
状態です。
サブアクティブモード
CPUがサブクロックにより、低速動作
で順次プログラムを実行している状態
です。
プログラム停止状態
CPUの動作を停止した消費
電力の低い状態です。
スリープ（高速）モード
低
消
費
電
力
モ
ー
ド
スリープ（中速）モード
スタンバイモード
ウォッチモード
サブスリープモード
例外処理状態
リセット、割り込みの例外処理要因によって、CPUが処理状態の
流れを変えるときの過渡的な状態です。
【注】 各モードの遷移の詳細については「第５章 低消費電力モード」を参照してください。
図 2.14 CPU の状態の分類
57
2. CPU
リセット解除
リセット状態
例外処理状態
リセット発生
リセット
発生
割り込み
要因発生
リセット発生
プログラム停止状態
割り込み
要因発生
例外処理
終了
プログラム実行状態
SLEEP命令実行
図 2.15 状態遷移図
2.7.2 プログラム実行状態
CPU がプログラムを順次実行している状態です。
CPU がプログラム実行状態には、アクティブ（高速、中速）モードとサブアクティブモ
ードの 3 つのモードがあります。アクティブ（高速、中速）モードはシステムクロックで、
サブアクティブモードはサブクロックで動作します。
これらのモードについての詳細は｢第 5 章 低消費電力モード｣を参照してください。
2.7.3 プログラム停止状態
プログラム停止状態には、スリープ（高速）モード、スリープ（中速）モード、スタン
バイモード、ウォッチモード、およびサブスリーブモードの 5 つのモードがあります。
これらのモードについての詳細は｢第 5 章 低消費電力モード｣を参照してください。
2.7.4 例外処理状態
リセット、割り込みの例外処理要因によって、CPU が通常の処理状態の流れを変えると
きの過渡的な状態です。割り込み要因による例外処理では、SP（R7）を参照して、PC お
よび CCR の退避を行います。
割り込み処理についての詳細は、｢3.3 割り込み｣を参照してください。
58
2. CPU
2.8 メモリマップ
2.8.1 メモリマップ
H8/3822R のメモリマップを図 2.16（1）に、H8/3823R のメモリマップを図 2.16（2）に、
H8/3824R 、H8/3824S のメモリマップを図 2 .1 6（3 ）に、H8/3825R 、H8/3825S のメモリマ
ップを図 2.16（4）に、H8/3826R、H8/3826S のメモリマップを図 2.16（5）に、H8/3827R、
H8/3827S のメモリマップを図 2.16（6）に示します。
59
2. CPU
H'0000
割り込みベクタ
H'0029
H'002A
16kバイト
内蔵ROM
（16384バイト）
H'3FFF
未使用
H'F740
LCD RAM
（32バイト）
H'F75F
未使用
H'F780
内蔵RAM
H'FB7F
未使用
H'FF90
内部I/Oレジスタ
（112バイト）
H'FFFF
図 2.16（1） H8/3822R のメモリマップ
60
1024バイト
2. CPU
H'0000
割り込みベクタ
H'0029
H'002A
24kバイト
内蔵ROM
（24576バイト）
H'5FFF
未使用
H'F740
H'F75F
LCD RAM
（32バイト）
未使用
H'F780
内蔵RAM
1024バイト
H'FB7F
未使用
H'FF90
内部I/Oレジスタ
（112バイト）
H'FFFF
図 2.16（2） H8/3823R のメモリマップ
61
2. CPU
H'0000
割り込みベクタ
H'0029
H'002A
32kバイト
内蔵ROM
（32768バイト）
H'7FFF
未使用
H'F740
H'F75F
LCD RAM
（32バイト）
未使用
H'F780
内蔵RAM
H'FF7F
未使用
H'FF90
内部I/Oレジスタ
（112バイト）
H'FFFF
図 2.16（3） H8/3824R、H8/3824Sのメモリマップ
62
2048バイト
2. CPU
H'0000
割り込みベクタ
H'0029
H'002A
40kバイト
内蔵ROM
（40960バイト）
H'9FFF
未使用
H'F740
H'F75F
LCD RAM
（32バイト）
未使用
H'F780
内蔵RAM
2048バイト
H'FF7F
未使用
H'FF90
内部I/Oレジスタ
（112バイト）
H'FFFF
図 2.16（4） H8/3825R、H8/3825Sのメモリマップ
63
2. CPU
H'0000
割り込みベクタ
H'0029
H'002A
48kバイト
内蔵ROM
（49152バイト）
H'BFFF
未使用
H'F740
H'F75F
LCD RAM
（32バイト）
未使用
H'F780
内蔵RAM
H'FF7F
未使用
H'FF90
内部I/Oレジスタ
（112バイト）
H'FFFF
図 2.16（5） H8/3826R、H8/3826Sのメモリマップ
64
2048バイト
2. CPU
H'0000
割り込みベクタ
H'0029
H'002A
60kバイト
内蔵ROM
（60928バイト）
H'EDFF
未使用
H'F740
H'F75F
LCD RAM
（32バイト）
未使用
H'F780
内蔵RAM
2048バイト
H'FF7F
未使用
H'FF90
内部I/Oレジスタ
（112バイト）
H'FFFF
図 2.16（6） H8/3827R、H8/3827Sのメモリマップ
65
2. CPU
2.9 使用上の注意事項
2.9.1 データアクセスに関する注意事項
（1）空きエリアへのアクセス
H8/300L CPU のアドレス空間には、ユーザに開放された ROM、RAM、レジスタ以外の
空きエリアがあります。プログラムで誤ってこの空きエリアにアクセスを行うと、以下の
ように動作します。
CPU から空きエリアへのデータの転送
転送データは失われます。また、CPU 誤動作の原因となる可能性があります。
空きエリアから CPU へのデータの転送
転送データは保証されません。
（2）内部 I/Oレジスタへのアクセス
内蔵 ROM、RAM 領域以外の内蔵周辺モジュールは、内部のデータ転送が 8 ビットで行
われます。この領域にワードアクセスを行うと、以下のように動作します。
CPU から I/O レジスタ領域へのワードアクセス
上位バイト
：
I/O レジスタに書き込まれます。
下位バイト
：
転送データは失われます。
内部 I/O レジスタから CPU へのワードアクセス
上位バイト
：
CPU 内部レジスタ上位に書き込まれます。
下位バイト
：
CPU 内部レジスタ下位に書き込まれたデータは保証されません。
したがって、内蔵 R OM、R AM 領域以外の I/O レジスタ領域とのデータ転送は、バイト
サイズの命令を使用してください。
66
2. CPU
図 2 .1 7 にアクセスできるデータサイズおよびステート数と内蔵周辺モジュールの対応
を示します。
アクセス
ステート数
ワード
バイト
○
○
2
未使用
—
—
—
LCD RAM
（32バイト）
○
○
2
未使用
—
—
—
○
○
2
—
—
—
×
○
2
×
○
3
×
○
2
×
○
3
×
○
2
H'0000
割り込みベクタ
（42バイト）
H'0029
H'002A
32kバイト*1
内蔵ROM
*1
H'7FFF
H'F740
H'F75F
H'F780
*2
H'FF7F
内蔵RAM
2048バイト
未使用
H'FF90
内部I/Oレジスタ
（112バイト）
H'FF98∼H'FF9F
H'FFA8∼H'FFAF
H'FFFF
【注】
H8/3824R、H8/3824Sの例です。
*1 H8/3822Rは16kバイトでアドレスは H'3FFF、H8/3823Rは24kバイトでアドレスは
H'5FFF、H8/3825R、H8/3825Sは40kバイトでアドレスは H'9FFF、H8/3826R、
H8/3826Sは48kバイトでアドレスはH'BFFF、H8/3827R、H8/3827Sは60kバイトでアドレ
スはH'EDFFとなります｡
*2 H8/3822R、H8/3823Rは1024バイトでアドレスは H'FB7Fとなります｡
図 2.17 アクセスできるデータサイズおよびステート数と内蔵周辺モジュールの対応
67
2. CPU
2.9.2 ビット操作命令使用上の注意事項
BSET、BCLR、BNOT、BST、BIST の各命令は、バイト単位でデータをリードし、ビッ
ト操作後に再びバイト単位でデータをライトします。
したがって、同一アドレスに 2 つのレジスタが割り付けられている場合や、ライト専用
ビットを含むレジスタ、またはポートに対してこれらの命令を使用する場合には注意が必
要です。
動作順序
動作内容
1
リード
指定したアドレスのデータ（バイト単位）をリードします。
2
ビット操作
リードしたデータの指定された 1 ビットを操作します。
3
ライト
指定したアドレスに操作したデータ（バイト単位）をライトします。
（1）同一アドレスに割り付けられた 2 つのレジスタのビット操作
例 1：タイマロードレジスタとタイマカウンタへのビット操作
図 2 .1 8 に同一アドレスに割り付けられた 2 つのレジスタを持つタイマの構成例を示し
ます。
リロー ドタイマの タイマロード レジスタと タイマカウ ンタにビット 操作命令を 実行し
た場合、タイマロードレジスタとタイマカウンタはアドレスを共有しているため、次のよ
うに動作します。
動作順序
動作内容
1
リード
タイマカウンタのデータ（バイト単位）をリードします。
2
ビット操作
CPU は命令で指定された 1 ビットを操作（セットまたはリセット）します。
3
ライト
操作したデータ（バイト単位）をタイマロードレジスタにライトします。
タイマカウンタは、カウントを続けているのでリードした値がタイマロードレジスタと
は必ずしも等しくありません。その結果操作の対象となったビット以外は、タイマカウン
タの値がタイマロードレジスタへライトされます。
カウントクロック
タイマカウンタ
リード
リロード
ライト
タイマロードレジスタ
内部データバス
図 2.18 タイマの構成例
68
2. CPU
例 2：ポート 3 に BSET 命令を実行した場合
P 37、P 36 は入力端子に設定され、それぞれ Low レベル、High レベルが入力されている
とし、P3 5∼P3 0 は出力端子に設定され、それぞれ Low レベル出力状態とします。
以下に、BSET 命令で P3 0 に High レベル出力を行う例を示します。
【A； BSET命令を実行前】
P37
P36
P35
P34
P33
P32
P31
P30
入出力
入力
入力
出力
出力
出力
出力
出力
出力
端子状態
Low
High
Low
Low
Low
Low
Low
Low
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
0
0
1
1
1
1
1
1
PDR3
1
0
0
0
0
0
0
0
【B； BSET命令を実行】
BSET
#0,
ポート 3 に対して BSET 命令を実行します。
@PDR3
【C； BSET命令を実行後】
P37
P36
P35
P34
P33
P32
P31
P30
入出力
入力
入力
出力
出力
出力
出力
出力
出力
端子状態
Low
High
Low
Low
Low
Low
Low
High
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
0
0
1
1
1
1
1
1
PDR3
0
1
0
0
0
0
0
1
【D； BSET命令の動作説明】
BSET 命令を実行すると、CPU は、最初にポート 3 をリードします。
P3 7、P3 6 は入力端子であるので、CPU は端子の状態（Low レベル、High レベル入力）を
リードします。P3 5∼P3 0 は出力端子であるので、CPU は PDR3 の値をリードします。した
がって、この例では、PDR3 は H'80 ですが、CPU がリードしたデータは H'40 となります。
次に、C PU は、リードしたデータのビット 0 を 1 にセットして、データを H'41 に変更
します。
最後に、この値（H'41）を PDR3 に書き込んで、BSET 命令を終了します。
その結果、P DR3 のビット 0 が 1 になり、P 30 は High レベル出力になります。しかし、
PDR3 のビット 7、6 が変化してしまいます。
そのため、P DR3 と同じデータをメモリ上のワークエリアに格納し、ワークエリア上の
データに対しビット操作を行った後、このデータを PDR3 にライトしてください。
69
2. CPU
【A； BSET命令を実行前】
PDR3 に書き込む値（H'80）をあらかじめメモリ上のワ
MOV.B
#80.
R0L
MOV.B
R0L. @RAM0
MOV.B
R0L. @PDR3
ークエリア（RAM0）と PDR3 にライトします。
P37
P36
P35
P34
P33
P32
P31
P30
入出力
入力
入力
出力
出力
出力
出力
出力
出力
端子状態
Low
High
Low
Low
Low
Low
Low
Low
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
0
0
1
1
1
1
1
1
PDR3
1
0
0
0
0
0
0
0
RAM0
1
0
0
0
0
0
0
0
【B； BSET命令を実行】
BSET
#0
,
@RAM0
PDR3 のワークエリア（RAM0）に対して BSET 命令を
実行します。
【C； BSET命令を実行後】
70
ワークエリア（RAM0）の値を PDR3 にライトします。
MOV.B
@RAM0, R0L
MOV.B
R0L. @PDR3
P37
P36
P35
P34
P33
P32
P31
P30
入出力
入力
入力
出力
出力
出力
出力
出力
出力
端子状態
Low
High
Low
Low
Low
Low
Low
High
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
0
0
1
1
1
1
1
1
PDR3
1
0
0
0
0
0
0
1
RAM0
1
0
0
0
0
0
0
1
2. CPU
（2）ライト専用ビットを含むレジスタのビット操作
例 3：ポート 3 の PCR3 に BCLR 命令を実行した場合
P 37、P 36 は入力端子に設定され、それぞれ Low レベル、High レベルが入力されている
とします。P3 5∼P3 0 は出力端子に設定され、それぞれ Low レベル出力状態とします。
ここで、B CLR 命令で、P 30 を入力ポートにす る例を示します。入力端子に設定された
P3 0 は High レベルが入力されるものとします。
【A； BCLR命令を実行前】
P37
P36
P35
P34
P33
P32
P31
P30
入出力
入力
入力
出力
出力
出力
出力
出力
出力
端子状態
Low
High
Low
Low
Low
Low
Low
Low
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
0
0
1
1
1
1
1
1
PDR3
1
0
0
0
0
0
0
0
【B； BCLR命令を実行】
BCLR
#0
,
@PCR3
PCR3 に対して BCLR 命令を実行します。
【C； BCLR命令を実行後】
P37
P36
P35
P34
P33
P32
P31
P30
入出力
出力
出力
出力
出力
出力
出力
出力
入力
端子状態
Low
High
Low
Low
Low
Low
Low
High
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
1
1
1
1
1
1
1
0
PDR3
1
0
0
0
0
0
0
0
【D； BCLR命令の動作説明】
B CLR 命令を実行すると、C PU は、最初に P CR 3 をリードします。P CR 3 はライト専用
レジスタですので、C PU は H'F F をリードします。したがって、この例では P CR 3 は H'3F
ですが、CPU がリードしたデータは H'FF となります。
次に、C PU は、リードしたデータのビット 0 を 0 にクリアして、データを H'F E に変更
します。
最後に、このデータ （H'FE） を PCR3 に書き込んで、BCLR 命令を終了します。
その結果、P CR 3 のビット 0 が 0 になり、P 30 は入力ポートになります。しかし、P CR 3
のビット 7、ビット 6 が 1 になって、入力ポートであった P 37、P 36 は出力ポートに変化し
てしまいます。
71
2. CPU
そのため、P CR 3 と同じデータをメモリ上のワークエリアに格納し、ワークエリア上の
データに対しビット操作を行った後、このデータを PCR3 にライトしてください。
【A;
BCLR命令を実行前】
MOV.B
#3F. R0L
PCR3 に書き込む値（H'3F）をあらかじめメモリ上のワ
MOV.B
R0L. @RAM0
ークエリア（RAM0）と PCR3 にライトします。
MOV.B
R0L. @PCR3
P37
P36
P35
P34
P33
P32
P31
P30
入出力
入力
入力
出力
出力
出力
出力
出力
出力
端子状態
Low
High
Low
Low
Low
Low
Low
Low
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
0
0
1
1
1
1
1
1
PDR3
1
0
0
0
0
0
0
0
RAM0
0
0
1
1
1
1
1
1
【B； BCLR命令を実行】
BCLR
#0
,
@RAM0
PCR3 のワークエリア（RAM0）に対して BCLR 命令を
実行します。
【C； BCLR命令を実行後】
72
ワークエリア（RAM0）の値を PCR3 にライトします。
MOV.B
@RAM0, R0L
MOV.B
R0L. @PCR3
P37
P36
P35
P34
P33
P32
P31
P30
入出力
入力
入力
出力
出力
出力
出力
出力
出力
端子状態
Low
High
Low
Low
Low
Low
Low
High
レベル
レベル
レベル
レベル
レベル
レベル
レベル
レベル
PCR3
0
0
1
1
1
1
1
0
PDR3
1
0
0
0
0
0
0
0
RAM0
0
0
1
1
1
1
1
0
2. CPU
同一のアドレスに割り付けられた 2 つのレジスタの一覧を表 2 .1 2 に、ライト専用ビッ
トを含むレジスタの一覧を表 2.13 に示します。
表 2.12 同一のアドレスに割り付けられた 2 つのレジスタの一覧
レジスタ名
タイマカウンタ C／タイマロードレジスタ C
略称
TCC/TLC
アドレス
H'FFB5
ポートデータレジスタ 1*
PDR1
H'FFD4
ポートデータレジスタ 3*
PDR3
H'FFD6
ポートデータレジスタ 4*
PDR4
H'FFD7
ポートデータレジスタ 5*
PDR5
H'FFD8
ポートデータレジスタ 6*
PDR6
H'FFD9
ポートデータレジスタ 7*
PDR7
H'FFDA
ポートデータレジスタ 8*
PDR8
H'FFDB
ポートデータレジスタ A*
PDRA
H'FFDD
【注】
*
ポートデータレジスタと端子入力が兼用になっています。
表 2.13 ライト専用ビットを含むレジスタの一覧
レジスタ名
略称
アドレス
ポートコントロールレジスタ 1
PCR1
H'FFE4
ポートコントロールレジスタ 3
PCR3
H'FFE6
ポートコントロールレジスタ 4
PCR4
H'FFE7
ポートコントロールレジスタ 5
PCR5
H'FFE8
ポートコントロールレジスタ 6
PCR6
H'FFE9
ポートコントロールレジスタ 7
PCR7
H'FFEA
ポートコントロールレジスタ 8
PCR8
H'FFEB
ポートコントロールレジスタ A
PCRA
H'FFED
タイマコントロールレジスタ F
TCRF
H'FFB6
PWM コントロールレジスタ
PWCR
H'FFD0
PWM データレジスタ U
PWDRU
H'FFD1
PWM データレジスタ L
PWDRL
H'FFD2
73
2. CPU
2.9.3 EEPMOV 命令使用上の注意事項
;;;
;;;
;;;
;;;
;;;
;;;
（1）EEPMOV 命令はブロック転送命令で、R5 で示されるアドレスから始まる R4L で示さ
れるバイト数のデータを、R6 で示されるアドレスへ転送します。
R5 →
R5＋R4L →
;;
;;
;;
;;
←R6
←R6＋R4L
（2）転送先の最終アドレス（R 6+R 4L の値）が H'F FF F を超えないように（実行途中に R 6
の値が H'FFFF→H'0000 とならないように）、R4L、R6 を設定してください。
R5 →
R5＋R4L →
不可
74
H'FFFF ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
←R6
←R6＋R4L
3. 例外処理
第 3 章 目次
3.1
概要..............................................................................................................................................................................................................77
3.2
リセット....................................................................................................................................................................................................78
3.3
3.4
3.2.1
概要.............................................................................................................................................................78
3.2.2
リセットシーケンス..........................................................................................................................78
3.2.3
リセット直後の割り込み................................................................................................................80
割り込み....................................................................................................................................................................................................81
3.3.1
概要.............................................................................................................................................................81
3.3.2
各レジスタの説明...............................................................................................................................83
3.3.3
外部割り込み.........................................................................................................................................93
3.3.4
内部割り込み.........................................................................................................................................94
3.3.5
割り込み動作.........................................................................................................................................94
3.3.6
割り込み応答時間...............................................................................................................................99
使用上の注意事項..............................................................................................................................................................................100
3.4.1
スタック領域に関する使用上の注意事項...........................................................................100
3.4.2
ポートモードレジスタを書き換える際の注意事項.......................................................101
3.4.3
割り込み要求フラグをクリアする方法................................................................................104
3. 例外処理
76
3. 例外処理
3.1 概要
本 LS I の例外処理には、リセットと割り込みがあります。表 3 .1 に、例外処理の種類と
優先度を示します。
表 3.1 例外処理の種類と優先度
優先度
高
例外処理要因
リセット
割り込み
低
例外処理開始タイミング
リセットが解除されると例外処理を開始します。
割り込み要求が発生すると、命令の実行終了時または例外処理終了時
に例外処理を開始します。
77
3. 例外処理
3.2 リセット
3.2.1 概要
リセットは最も優先順位の高い例外処理です。
リセットによって、CPU の内部状態と、内蔵周辺モジュールの各レジスタがイニシャラ
イズされます。
3.2.2 リセットシーケンス
RES 端子が Low レベルになると、実行中の処理はすべて打ち切られ、本 LSI はリセット
状態になります。
本 LSI を確実にリセットするために、電源投入時には、クロック発振器の発振安定時間
の間 R ES 端子を Low レベルに保持してください。また、動作中にリセットする場合は、
最低 10 システムクロックの間、Low レベルに保持してください。
リセット例外処理の動作は以下のとおりです。
（1）CPU の内部状態と内蔵周辺モジュールの各レジスタのイニシャライズを行い、コンデ
ィションコードレジスタ（CCR）の I ビットをセットします。
（2）リセット例外処理ベクタアドレス（H'0000∼H'0001）をリードして PC に転送した後、
PC で示されるアドレスからプログラムの実行を開始します。
パワーオン／パワーオフ時には、RES 端子を Low レベルにしてください。
リセットシーケンスを図 3.1 に示します。
78
（16ビット幅）
内部データバス
内部ライト信号
内部リード信号
内部アドレスバス
φ
RES
（3）プログラム先頭命令
（2）プログラムスタートアドレス
（1）リセット例外処理ベクタアドレス（H'0000）
（2）
（1）
ベクタフェッチ
リセット解除
内部処理
（3）
（2）
プログラム先頭命令のプリフェッチ
3. 例外処理
図 3.1 リセットシーケンス
79
3. 例外処理
3.2.3 リセット直後の割り込み
リセット後 、スタックポインタ （S P：R 7）をイニシャ ライズする前に割り 込みを受け
付けると、PC と CCR の退避が正常に行われないため、プログラムの暴走の原因となりま
す。これを防ぐため、リセット例外処理が実行された直後はすべての割り込み要求が禁止
されています。すなわち、リセット直後はプログラムの先頭 1 命令が必ず実行されますの
で、プログラムの先頭命令は、SP をイニシャライズする命令としてください（例：MOV.W
#xx:16, SP）。
80
3. 例外処理
3.3 割り込み
3.3.1 概要
割り込み例外 処理を開始する要因には 、13 の外部割り込み要因 （WK P7∼WK P0、IR Q4
∼IR Q0）と内蔵モジュールから 23 の内部割り込み要因があります。割り込み要因と優先
度、ならびにベクタアドレスの一覧表を表 3.2 に示します。複数の割り込み要求が発生し
たときは、優先度の高い方から処理されます。
これらの割り込みには次のような特長があります。
（1）内部割り込みお よび外部割り込みは、C CR の I ビットによ りマスクされます。C CR
の I ビットが 1 にセットされていると、割り込み要求フラグはセットされますが、割
り込みは受け付けられません。
（2）IR Q4∼IR Q0、WK P7∼ WK P 0 は、立ち上がり／立ち下がりエッジ センスのいずれかに
設定することができます。
81
3. 例外処理
表 3.2 割り込み優先順位
割り込み要因発生元
ベクタNo.
ベクタアドレス
優先順位
リセット
0
H'0000∼H'0001
高
IRQ0
IRQ0
4
H'0008∼H'0009
IRQ1
IRQ1
5
H'000A∼H'000B
IRQ2
IRQ2
6
H'000C∼H'000D
IRQ3
IRQ3
7
H'000E∼H'000F
IRQ4
IRQ4
8
H'0010∼H'0011
WKP0
WKP0
9
H'0012∼H'0013
WKP1
WKP1
WKP2
WKP2
WKP3
WKP3
WKP4
WKP4
WKP5
WKP5
WKP6
WKP6
WKP7
WKP7
タイマA
タイマAオーバフロー
11
H'0016∼H'0017
非同期カウンタ
非同期カウンタオーバフロー
12
H'0018∼H'0019
タイマC
タイマCオーバフローまたは
13
H'001A∼H'001B
14
H'001C∼H'001D
15
H'001E∼H'001F
16
H'0020∼H'0021
17
H'0022∼H'0023
18
H'0024∼H'0025
A/D変換終了
19
H'0026∼H'0027
直接遷移
20
H'0028∼H'0029
RES
割り込み要因発生元
ウォッチドッグタイマ
アンダフロー
タイマFL
タイマFLコンペアマッチ
タイマFLオーバフロー
タイマFH
タイマFHコンペアマッチ
タイマFHオーバフロー
タイマG
タイマGインプットキャプチャ
タイマGオーバフロー
SCI3-1
SCI3-1送信完了
SCI3-1送信データエンプティ
SCI3-1受信データフル
SCI3-1オーバランエラー
SCI3-1フレーミングエラー
SCI3-1パリティエラー
SCI3-2
SCI3-2送信完了
SCI3-2送信データエンプティ
SCI3-2受信データフル
SCI3-2オーバランエラー
SCI3-2フレーミングエラー
SCI3-2パリティエラー
A/D変換器
（SLEEP命令の実行）
低
【注】 H'0002∼H'0007およびH'0014∼H'0015は本LSIではリザーブされており、ユーザは使用できません。
82
3. 例外処理
3.3.2 各レジスタの説明
割り込みを制御するレジスタの一覧を表 3.3 に示します。
表 3.3 割り込み制御レジスタ
名称
略称
IRQエッジセレクトレジスタ
初期値
R/W
アドレス
IEGR
R/W
H'E0
H'FFF2
割り込み許可レジスタ 1
IENR1
R/W
H'00
H'FFF3
割り込み許可レジスタ 2
IENR2
R/W
H'00
H'FFF4
割り込み要求レジスタ 1
IRR1
R/W*
H'20
H'FFF6
割り込み要求レジスタ 2
IRR2
R/W*
H'00
H'FFF7
ウェイクアップ割り込み要求レジスタ
IWPR
R/W*
H'00
H'FFF9
ウェイクアップエッジセレクトレジスタ
WEGR
R/W
【注】
*
H'00
H'FF90
フラグクリアのための 0 ライトのみ可能です。
（1）IRQエッジセレクトレジスタ（IEGR）
ビット：
7
6
5
4
3
2
1
0
—
—
—
IEG4
IEG3
IEG2
IEG1
IEG0
初期値：
1
1
1
0
0
0
0
0
R/W ：
—
—
—
R/W
R/W
R/W
R/W
R/W
IEG R は、8 ビットのリード／ライト可能なレジスタで、IR Q4∼IR Q0 端子の立ち上がり
／立ち下がりエッジセンスを指定します。
ビット 7∼5：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 4：IRQ4エッジセレクト（IEG4）
IRQ4 端子、ADTRG 端子の入力センスを選択します。
ビット 4
IEG4
説明
0
IRQ4、ADTRG 端子入力の立ち下がりエッジを検出
1
IRQ4、ADTRG 端子入力の立ち上がりエッジを検出
（初期値）
83
3. 例外処理
ビット 3：IRQ3 エッジセレクト（IEG3）
IRQ3 端子、TMIF 端子の入力センスを選択します。
ビット 3
説明
IEG3
0
IRQ3、TMIF端子入力の立ち下がりエッジを検出
1
IRQ3、TMIF端子入力の立ち上がりエッジを検出
（初期値）
ビット 2：IRQ2 エッジセレクト（IEG2）
IRQ2 端子の入力センスを選択します。
ビット 2
説明
IEG2
0
IRQ2 端子入力の立ち下がりエッジを検出
1
IRQ2 端子入力の立ち上がりエッジを検出
（初期値）
ビット 1：IRQ1 エッジセレクト（IEG1）
IRQ1 端子、TMIC 端子の入力センスを選択します。
ビット 1
説明
IEG1
0
IRQ1、TMIC端子入力の立ち下がりエッジを検出
1
IRQ1、TMIC端子入力の立ち上がりエッジを検出
（初期値）
ビット 0：IRQ0 エッジセレクト（IEG0）
IRQ0 端子の入力センスを選択します。
ビット 0
IEG0
84
説明
0
IRQ0 端子入力の立ち下がりエッジを検出
1
IRQ0 端子入力の立ち上がりエッジを検出
（初期値）
3. 例外処理
（2）割り込み許可レジスタ 1（IENR1
）
ビット：
7
IENTA
6
5

IENWP
4
IEN4
3
2
IEN3
IEN2
1
0
IEN1
IEN0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
IENR1 は、8 ビットのリード／ライト可能なレジスタで、割り込み要求の許可／禁止を
制御します。
ビット 7：タイマ A 割り込みイネーブル（IENTA
）
タイマ A オーバフロー割り込み要求の許可／禁止を制御します。
ビット 7
説明
IENTA
0
タイマ A の割り込み要求を禁止
1
タイマ A の割り込み要求を許可
（初期値）
ビット 6：リザーブビット
本ビットはリード／ライト可能なリザーブビットです。リセット時は 0 にイニシャライ
ズされます。
ビット 5：ウェイクアップ割り込みイネーブル（IENWP）
WKP7∼WKP0 割り込み要求の許可／禁止を制御します。
ビット 5
説明
IENWP
0
WKP 7∼WKP 0 端子の割り込み要求を禁止
1
WKP 7∼WKP 0 端子の割り込み要求を許可
（初期値）
ビット 4∼0：IRQ4∼IRQ0 割り込みイネーブル（IEN4
∼IEN0
）
IRQ4∼IRQ0 割り込み要求の許可／禁止を制御します。
ビット n
説明
IENn
0
IRQn 端子の割り込み要求を禁止
1
IRQn 端子の割り込み要求を許可
（初期値）
（n＝4∼0）
85
3. 例外処理
（3）割り込み許可レジスタ 2（IENR2
）
ビット：
7
IENDT
6
5
4
IENAD

IENTG
3
IENTFH
2
IENTFL
1
0
IENTC IENEC
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
IENR2 は、8 ビットのリード／ライト可能なレジスタで、割り込み要求の許可／禁止を
制御します。
ビット 7：直接遷移割り込みイネーブル（IENDT
）
直接遷移割り込み要求の許可／禁止を制御します。
ビット 7
説明
IENDT
0
直接遷移による割り込み要求を禁止
1
直接遷移による割り込み要求を許可
（初期値）
ビット 6：A/D 変換器割り込みイネーブル（IENAD
）
A/D 変換終了割り込み要求の許可／禁止を制御します。
ビット 6
説明
IENAD
0
A/D 変換器の割り込み要求を禁止
1
A/D 変換器の割り込み要求を許可
（初期値）
ビット 5：リザーブビット
本ビットはリード／ライト可能なリザーブビットです。リセット時は 0 にイニシャライ
ズされます。
ビット 4：タイマ G 割り込みイネーブル（IENTG
）
タイマ G インプットキ ャプチャまたはオーバフロー割り込み要 求の許可／禁止を制御
します。
ビット 4
説明
IENTG
86
0
タイマ G の割り込み要求を禁止
1
タイマ G の割り込み要求を許可
（初期値）
3. 例外処理
ビット 3：タイマ FH割り込みイネーブル（IENTFH
）
タイマFH コンペアマッチまたはオーバフロー割り込み要求の許可／禁止を制御します。
ビット 3
説明
IENTFH
0
タイマ FH の割り込み要求を禁止
1
タイマ FH の割り込み要求を許可
（初期値）
ビット 2：タイマ FL割り込みイネーブル（IENTFL
）
タイマFL コンペアマッチまたはオーバフロー割り込み要求の許可／禁止を制御します。
ビット 2
説明
IENTFL
0
タイマ FLの割り込み要求を禁止
1
タイマ FLの割り込み要求を許可
（初期値）
ビット 1：タイマ C 割り込みイネーブル（IENTC
）
タイマ C オーバフローまたはアンダフロー割り込み要求の許可／禁止を制御します。
ビット 1
説明
IENTC
0
タイマ C の割り込み要求を禁止
1
タイマ C の割り込み要求を許可
（初期値）
ビット 0：非同期イベントカウンタ割り込みイネーブル（IENEC
）
非同期イベントカウントの許可／禁止を制御します。
ビット 0
説明
IENEC
0
非同期イベントカウンタの割り込み要求を禁止
1
非同期イベントカウンタの割り込み要求を許可
（初期値）
なお、SCI3-1 および 3-2 の割り込みの制御については｢10.2.6 シリアルコントロールレ
ジスタ 3（SCR3）」を参照してください。
87
3. 例外処理
（4）割り込み要求レジスタ 1（IRR1）
ビット：
7
IRRTA
6
5

—
4
IRRI4
3
2
IRRI3
IRRI2
1
0
IRRI1
IRRI0
初期値：
0
0
1
0
0
0
0
0
R/W ：
R/W*
R/W*
—
R/W*
R/W*
R/W*
R/W*
R/W*
【注】 * フラグクリアのための"0"ライトのみ可能です。
IRR1 は、8 ビットリード／ライト可能なレジスタで、タイマ A、IRQ4∼IRQ0 割り込み要
求が発生すると対応するフラグが 1 にセットされます。各フラグは割り込みが受け付けら
れてもオートクリアされません。各フラグをクリアする場合は 0 をライトしてクリアして
ください。
ビット 7：タイマ A 割り込み要求フラグ（IRRTA
）
ビット 7
説明
IRRTA
0
〔クリア条件〕
（初期値）
IRRTA
＝1 の状態で IRRTAに 0 をライトしたとき
1
〔セット条件〕
タイマ A のカウンタ値がオーバフロー（H'FF
→H'00
）したとき
ビット 6：リザーブビット
本ビットはリード／ライト可能なリザーブビットです。リセット時は 0 にイニシャライ
ズされます。
ビット 5：リザーブビット
リザーブビットです。本ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
88
3. 例外処理
ビット 4∼0：IRQ4∼IRQ0 割り込み要求フラグ（IRRI4
∼IRRI0
）
ビット n
説明
IRRIn
〔クリア条件〕
0
（初期値）
IRRIn
＝1 の状態で IRRIn
に 0 をライトしたとき
〔セット条件〕
1
IRQn 端子が割り込み入力に設定されており、かつ当該端子に指定されたエッジ
が入力されたとき
（n＝4∼0）
（5）割り込み要求レジスタ 2（IRR2）
ビット：
7
6
5
IRRDT
IRRAD

4
3
IRRTG
2
IRRTFH IRRTFL
1
0
IRRTC IRREC
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W*
R/W*
R/W*
R/W*
R/W*
R/W*
R/W*
R/W*
【注】 * フラグクリアのための"0"ライトのみ可能です。
IRR2 は、8 ビットリード／ライト可能なレジスタで、直接遷移、A/D 変換器、タイマ G、
タイマ FH、タイマ FL、タイマ C 割り込み要求が発生すると、対応するフラグが 1 にセッ
トされます。各フラグは割り込みが受け付けられてもオートクリアされません。各フラグ
をクリアする場合は 0 をライトしてクリアしてください。
ビット 7：直接遷移割り込み要求フラグ（IRRDT
）
ビット 7
説明
IRRDT
0
〔クリア条件〕
（初期値）
IRRDT
＝1 の状態で IRRDTに 0 をライトしたとき
1
〔セット条件〕
DTON に 1 をセットした状態でスリープ命令を実行し直接遷移したとき
89
3. 例外処理
ビット 6：A/D 変換器割り込み要求フラグ（IRRAD
）
ビット 6
説明
IRRAD
0
〔クリア条件〕
（初期値）
IRRAD＝1 の状態で IRRADに 0 をライトしたとき
1
〔セット条件〕
A/D 変換器が変換終了し、ADSFがリセットされたとき
ビット 5：リザーブビット
本ビットはリード／ライト可能なリザーブビットです。リセット時は 0 にイニシャライ
ズされます。
ビット 4：タイマ G 割り込み要求フラグ（IRRTG
）
ビット 4
説明
IRRTG
0
〔クリア条件〕
（初期値）
IRRTG＝1 の状態で IRRTGに 0 をライトしたとき
1
〔セット条件〕
TMIG端子が TMIG入力に設定されており、かつ当該端子に指定されたエッジが
入力されたとき。または、TMG の OVIEが 1 の状態で TCG がオーバフローし
たとき。
ビット 3：タイマ FH割り込み要求フラグ（IRRTFH
）
ビット 3
説明
IRRTFH
0
〔クリア条件〕
（初期値）
IRRTFH
＝1 の状態で IRRTFHに 0 をライトしたとき
1
〔セット条件〕
8 ビットタイマモードで TCFHと OCRFH が一致したとき、また、16 ビットタ
イマモードで TCF（TCFL、TCFH） と OCRF（OCRFL、OCRFH）が一致し
たとき
90
3. 例外処理
ビット 2：タイマ FL割り込み要求フラグ（IRRTFL
）
ビット 2
説明
IRRTFL
0
〔クリア条件〕
（初期値）
IRRTFL
＝1 の状態で IRRTFL
に 0 をライトしたとき
1
〔セット条件〕
8 ビットタイマモードで TCFLと OCRFLが一致したとき
ビット 1：タイマ C 割り込み要求フラグ（IRRTC
）
ビット 1
説明
IRRTC
0
〔クリア条件〕
（初期値）
IRRTC
＝1 の状態で IRRTCに 0 をライトしたとき
1
〔セット条件〕
タイマ C のカウンタ値がオーバフロー（H'FF
→H'00
）
、またはアンダフロー
（H'00
→H'FF
）したとき
ビット 0：非同期イベントカウンタ割り込み要求フラグ（IRREC
）
ビット 0
説明
IRREC
0
〔クリア条件〕
（初期値）
IRREC＝1 の状態で IRRECに 0 をライトしたとき
1
〔セット条件〕
16 ビットカウンタモードで ECH がオーバフローしたとき、または 8 ビットカ
ウンタモードで ECH または ECLがオーバフローしたとき
91
3. 例外処理
（6）ウェイクアップ割り込み要求レジスタ（IWPR）
ビット：
7
6
IWPF7
IWPF6
5
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W*
R/W*
R/W*
R/W*
R/W*
R/W*
R/W*
R/W*
IWPF5
4
IWPF4
3
IWPF3
2
1
IWPF2
0
IWPF1
IWPF0
【注】 * フラグクリアのための"0"ライトのみ可能です。
IW PR は、8 ビットのリード／ライト可能なレジスタで、WKP 7∼WKP 0 端子がウェイク
アップ入力に設定されており、当該端子に立ち上がりまたは立ち下がりエッジが入力され
たとき、対応するフラグが 1 にセットされます。各フラグは割り込みが受け付けられても
オートクリアされません。各フラグをクリアする場合は 0 をライトしてクリアしてくださ
い。
ビット 7∼0：ウェイクアップ割り込み要求フラグ（IWPF7∼IWPF0）
ビット n
説明
IWPFn
〔クリア条件〕
0
（初期値）
IWPFn＝ 1 の状態で IWPFnに 0 をライトしたとき
〔セット条件〕
1
WKP n 端子がウェイクアップ入力に設定されており、かつ当該端子に立ち上が
りまたは立ち下がりエッジが入力されたとき
（n＝7∼0）
（7）ウェイクアップエッジセレクトレジスタ（WEGR ）
ビット：
7
6
5
4
3
WKEGS7
WKEGS6
WKEGS5
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
WKEGS4 WKEGS3
2
1
WKEGS2 WKEGS1
0
WKEGS0
WEGR は、8 ビットのリード／ライト可能なレジスタで、WKPn 端子の立ち上がり／立
ち下がりエッジセンスを指定します。
リセット時、WEGR は H'00 にイニシャライズされます。
92
3. 例外処理
ビット n：WKPn エッジセレクト
WKPn 端子の入力センスを選択します。
ビット n
説明
WKEGSn
0
WKPn 端子の立ち下がりエッジを検出
1
WKPn 端子の立ち上がりエッジを検出
（初期値）
（n＝7∼0）
3.3.3 外部割り込み
外部割り込みには、WK P7∼WK P0 割り込みと、IR Q4∼IR Q0 割り込みの 13 要因がありま
す。
（1）WKP 7∼WKP 0 割り込み
WK P7∼WK P0 割り込みは WK P7∼WK P0 端子の立ち上がり／立ち下がりエッジ入力によ
り要求されます。
P MR 5 により端子機能が WKP 7∼WKP 0 端子に選択 された状態で立ち上がり／立ち下が
りエッジが入力されると、IW PR の対応するビットが 1 にセットされ、割り込み要求を発
生します。
ウェイクアップ割り込み要求の受け付けは、IEN R1 の IEN WP を 0 にクリアすることに
より禁止できます。また、CCR の I ビットを 1 にすることによりすべての割り込みをマス
クできます。
WKP7∼WKP0 割り込みの割り込み例外処理が受け付けられると、CCR の I ビットが 1 に
セットされます。WKP7∼WKP0 割り込み例外処理のベクタ番号は 9 です。8 つの割り込み
要因が 1 つのベクタ番号に割り付けられているため、例外処理ルーチンで要因を判別して
ください。
（2）IRQ4∼IRQ0 割り込み
IRQ4∼IRQ0 割り込みは、IRQ4∼IRQ0 端子の入力信号により要求されます。
IR Q4∼IR Q0 割り込みは、立ち上がり／立ち下がりエッジセンスを IEG R の IEG 4∼IEG 0
により指定できます。
PMR3、PMR1 により端子機能が IRQ4∼IRQ0 端子に選択された状態で指定されたエッジ
が入力されると、IRR1 の対応するビットが 1 にセットされ、割り込み要求を発生します。
割り込み要求の受け付けは、IEN R1 の IEN 4∼IEN 0 を 0 にクリアすることにより、禁止
できます。また、CCR の I ビットを 1 にセットすることによりすべての割り込みをマスク
できます。
IRQ4∼IRQ0 割り込みの割り込み例外処理が受け付けられると、CCR の I ビットが 1 にセ
93
3. 例外処理
ットされます。
IRQ4∼IRQ0 割り込み例外処理のベクタ番号は 8∼4 です。優先順位は IRQ4（低）→IRQ0
（高）の順に高くなります。詳細は表 3.2 を参照してください。
3.3.4 内部割り込み
内蔵周辺モジュールからの割り込みによる内部割り込み要因は、23 要因あります。
内蔵周辺モジュールからの割り込み要求が発生すると、IR R 2、IR R 1 の対応するビット
が 1 にセットされます。IEN R2、IEN R1 の各ビットを 0 にクリアすることにより、各割り
込み要求の受け付けは禁止できます。また、CCR の I ビットを 1 にセットすることにより、
すべての割り込みをマスクできます。
これらの割り込み例外処理が受け付けられると、CCR の I ビットは 1 にセットされます。
ベクタ番号は 20∼11 です。内蔵周辺モジュールからの割り込みの優先順位については表
3.2 を参照してください。
3.3.5 割り込み動作
割り込みは、割り込みコントローラによって制御されます。割り込みコントローラのブ
ロック図を図 3.2 に、割り込み受け付けまでのフローを図 3.3 に示します。
割り込み動作は以下のとおりです。
（1）割り込み許可レジスタの対応するビットが 1 にセットされている状態で、割り込み要
因が発生したとき、割り込みコントローラに対して割り込み要求信号が送られます。
（2）割り込みコントローラに割り込み要求信号が送られると、割り込み要求フラグがセッ
トされます。
（3）割り込み許可フラグが 1 にセットされている割り込みの中で、優先順位に従って最高
位の割り込み要求が選択され、その他は保留となります（表 3.2 参照）。
（4）C CR の I ビットを参照し、I ビットが 0 にクリアされている場合は、割り込み要求は
受け付けられますが、I ビットが 1 にセットされている場合は割り込み要求は保留とな
ります。
（5）割 り込み要求が受け 付けられると、そ のとき実行中の命 令の処理が終了し た後、P C
と CCR がスタック領域に退避されます。このときのスタックの状態を図 3.4 に示しま
す。スタックされる P C は、リターン後に実行する最初の命令のアドレスを示してい
ます。
（6）CCR の I ビットが 1 にセットされます。これにより、すべての割り込みはマスクされ
ます。
（7）受け付けた割り込みに対応するベクタアドレスを生成し、そのアドレスの内容によっ
て示されるアドレスから、割り込み処理ルーチンの実行を開始します。
割り込みシーケンスを図 3.5 に示します。
94
3. 例外処理
【注】 1. 本 LSIでは、割り込み許可レジスタをクリアすることにより割り込みをディス
エーブルにする場合、または割り込み要求レジスタをクリアする場合は、必ず
割り込みをマスクした状態（I＝1）で行ってください。
2. I＝0 の状態で上記の操作を行うと、当該操作命令の実行と当該割り込みの発生
が競合した場合には、当該操作命令の実行終了時に発生した割り込みに対応す
る例外処理を実行します。
割り込みコントローラ
優
外部割り込み
または
内部割り込み
先
順
位
判
割り込み要求
定
外部割り込み
または
内部割り込みの
イネーブル信号
I
CCR（CPU）
図 3.2 割り込みコントローラのブロック図
95
3. 例外処理
プログラム実行状態
No
IRRI0＝1
Yes
No
IEN0＝1
Yes
IRRI1＝1
No
Yes
IEN1＝1
No
Yes
IRRI2＝1
No
Yes
IEN2＝1
No
Yes
IRRDT＝1
No
Yes
IENDT＝1
Yes
No
I＝0
Yes
PCの退避
CCRの退避
I←1
割り込み処理ルーチンへ分岐
＜記号説明＞
PC
：プログラムカウンタ
CCR
：コンディションコードレジスタ
I
：CCRのIビット
図 3.3 割り込み受け付けまでのフロー
96
No
3. 例外処理
SP – 4
SP（R7）→
CCR
SP – 3
SP＋1
CCR*
SP – 2
SP＋2
PCH
SP – 1
SP＋3
PCL
SP（R7）→
スタック領域
偶数番地
SP＋4
割り込み例外処理開始前
割り込み例外処理終了後
スタックへの退避
＜記号説明＞
PCH
：プログラムカウンタ（PC）の上位8ビット
PCL
：プログラムカウンタ（PC）の下位8ビット
CCR
：コンディションコードレジスタ
SP
：スタックポインタ
【注】 1. PCはリターン後に実行する最初の命令アドレスです。
2. レジスタの退避／復帰は必ずワードサイズで、偶数アドレスから行ってください。
* リターン時には無視されます。
図 3.4 割り込み例外処理終了後のスタック状態
97
98
図 3.5 割り込みシーケンス
（16ビット幅）
内部データバス
ライト信号
内部
リード信号
内部
アドレスバス
内部
φ
要求信号
割り込み
（2）
（1）
内部処理
（1）
（5）
スタック
（7）
（6）
（9）
（8）
ベクタフェッチ
内部処理
（8）ベクタアドレス
（9）割り込み処理ルーチン開始アドレス
（ベクタアドレスの内容）
（10）割り込み処理ルーチン先頭命令
（2）（4）命令コード（実行されません。）
（3）命令のプリフェッチアドレス（実行されません。）
（5）SP-2 （6）SP-4
（7）CCR
（10）
（9）
の命令プリフェッチ
割り込み処理ルーチン
（1）命令のプリフェッチアドレス（実行されません。退避PC内容であり、リターンアドレスです。）
（4）
（3）
割り込み受け付け
割り込みレベル判定
命令終了待ち
命令プリフェッチ
3. 例外処理
3. 例外処理
3.3.6 割り込み応答時間
割り込み要求フラグがセットされた後、割り込み処理ルーチンの先頭命令を実行するま
での待ちステート数を表 3.4 に示します。
表 3.4 割り込み待ちステート数
項目
実行中の命令終了時の待ち時間*
ステート数
合計
1∼13
15∼27
PC、CCR のスタック
4
ベクタフェッチ
2
命令フェッチ
4
内部処理
4
【注】
*
EEPMOV 命令は除きます。
99
3. 例外処理
3.4 使用上の注意事項
3.4.1 スタック領域に関する使用上の注意事項
本 LSI では、ワードデータをアクセスする場合は、アドレスの最下位ビットは 0 とみな
されます。スタック領域に対するアクセスは、常にワードサイズで行い、スタックポイン
タ（SP：R7）の内容は奇数にしないでください。すなわち、レジスタの退避や復帰は、｢PUSH
Rn（MOV.W Rn, @-SP）」または｢POP Rn（MOV.W @SP+, Rn）」を使用してください。
S P に奇数を設定すると、誤動作の原因となります。S P に奇数を設定した場合の動作例
を図 3.6 に示します。
SP
PCH
SP
PCL
SP
R1L
H'FEFC
PCL
H'FEFD
H'FEFF
BSR命令
SPにH'FEFFを設定
MOV.B R1L, ＠-R7
SPを越えてスタックされる。
PCHの内容が失われる。
＜記号説明＞
PCH
：プログラムカウンタの上位バイト
PCL
：プログラムカウンタの下位バイト
R1L
：汎用レジスタのR1L
SP
：スタックポインタ
図 3.6 SPに奇数を設定したときの動作
また、割り込み例外処理および R TE 命令実行時の C CR の退避時および復帰時はワード
サイズで扱われます。退避時には、ワードサイズデータの上位バイトおよび下位バイトと
もに CCR の値が退避されます。復帰時には、偶数アドレスの値が CCR に格納され、奇数
アドレスの値は無視されます。
100
3. 例外処理
3.4.2 ポートモードレジスタを書き換える際の注意事項
外部割り込み端子の機能切り替えのためにポートモードレジスタを書き換える際には、
以下の点に注意してください。
外部割り込み端子（IRQ4∼IRQ0、WKP7∼WKP0）を制御しているポートモードレジスタ
を書き換えて端子機能を切り替えた場合、端子に有効な割り込みが入力されていなくても、
端子機能を切り替えた時点で割り込み要求フラグが 1 にセットされますので、割り込み要
求フラグを 0 にクリアしてから使用してください。
1 にセットされる割り込み要求フラグとその条件を表 3.5 に示します。
101
3. 例外処理
表 3.5 割り込み要求フラグが 1 にセットされる条件
1 にセットされる
割り込み要求フラグ
IRR1
条件
IRRI4 ・IRQ4 端子が Low レベルで IEGRの IEG4が 0 の状態で、PMR1 の IRQ4
を 0 から 1 に書き換えたとき
・IRQ4 端子が Low レベルで IEGRの IEG4が 1 の状態で、PMR1 の IRQ4
を 1 から 0 に書き換えたとき
IRRI3 ・IRQ3 端子が Low レベルで IEGRの IEG3が 0 の状態で、PMR1 の IRQ3
を 0 から 1 に書き換えたとき
・IRQ3 端子が Low レベルで IEGRの IEG3が 1 の状態で、PMR1 の IRQ3
を 1 から 0 に書き換えたとき
IRRI2 ・IRQ2 端子が Low レベルで IEGRの IEG2が 0 の状態で、PMR1 の IRQ2
を 0 から 1 に書き換えたとき
・IRQ2 端子が Low レベルで IEGRの IEG2が 1 の状態で、PMR1 の IRQ2
を 1 から 0 に書き換えたとき
IRRI1 ・IRQ1 端子が Low レベルで IEGRの IEG1が 0 の状態で、PMR1 の IRQ1
を 0 から 1 に書き換えたとき
・IRQ1 端子が Low レベルで IEGRの IEG1が 1 の状態で、PMR1 の IRQ1
を 1 から 0 に書き換えたとき
IRRI0 ・IRQ0 端子が Low レベルで IEGRの IEG0が 0 の状態で、PMR3 の IRQ0
を 0 から 1 に書き換えたとき
・IRQ0 端子が Low レベルで IEGRの IEG0が 1 の状態で、PMR3 の IRQ0
を 1 から 0 に書き換えたとき
IWPR
IWPF7 WKP 7 端子が Low レベルの状態で、PMR5 の WKP7 を 0 から 1 に書き換え
たとき
IWPF6 WKP 6 端子が Low レベルの状態で、PMR5 の WKP6 を 0 から 1 に書き換え
たとき
IWPF5 WKP 5 端子が Low レベルの状態で、PMR5 の WKP5 を 0 から 1 に書き換え
たとき
IWPF4 WKP 4 端子が Low レベルの状態で、PMR5 の WKP4 を 0 から 1 に書き換え
たとき
IWPF3 WKP 3 端子が Low レベルの状態で、PMR5 の WKP3 を 0 から 1 に書き換え
たとき
IWPF2 WKP 2 端子が Low レベルの状態で、PMR5 の WKP2 を 0 から 1 に書き換え
たとき
IWPF1 WKP 1 端子が Low レベルの状態で、PMR5 の WKP1 を 0 から 1 に書き換え
たとき
IWPF0 WKP 0 端子が Low レベルの状態で、PMR5 の WKP0 を 0 から 1 に書き換え
たとき
102
3. 例外処理
ポートモードレジスタの操作と割り込み要求フラグのクリアの手順を図 3.7 に示します。
端子機能を切り替える場合は、ポートモードレジスタの操作前に割り込み禁止状態にし
て、ポートモードレジスタ操作後に、少なくとも 1 命令（NOP 命令で可）実行してから、
1 にセットされた割り込み要求フラグを 0 にクリアしてください。ポートモードレジスタ
操作後に 1 命令実行せず割り込み要求フラグを 0 にクリアする命令を実行しても、割り込
み要求フラグはクリアされませんので注意してください。
なお、端子機能切り替えに伴う割り込み要求フラグのセットを回避する他の方法として、
表 3.5 の条件を満たさないように端子を High レベルに制御して行う方法もあります。
CCRのIビット←1
割り込み禁止状態にします（割り込み許可レジ
スタ1の割り込みイネーブルを操作して割り込
み禁止状態にしても可）。
ポートモードレジスタを操作
ポートモードレジスタを操作した後、少なくと
NOP命令
も1命令（NOP命令で可）実行してから、割り
込み要求フラグを0にクリアします。
割り込み要求フラグを
0にクリア
CCRのIビット←0
割り込み許可状態にします。
図 3.7 ポートモードレジスタ操作と割り込み要求フラグのクリア手順
103
3. 例外処理
3.4.3 割り込み要求フラグをクリアする方法
割り込み要求レジスタ（IRR1、IRRI2、IWPR）のフラグクリアは下記の「（1）推奨方
法」で行ってください。
（1）推奨方法
フラグクリアの処理を 1 命令で実施します。この命令には、ビット操作命令とバイトサ
イズのデータ転送命令が使用できます。下記に「IRRI1（IRRI1 のビット 1）をクリアする
場合」のプログラム例を 2 つ示します。
BCLR #1, @IRR 1:8
MOV.B R1L, @IRR1:8（R1L の値を B′11111101 に設定しておく）
（2）誤動作する例
フラグクリアの処理を複数命令で実施する場合には、命令の実行中に他のフラグがセッ
トされたにもかかわらずこれをクリアしてしまう場合があり、誤動作の原因となります。
次に「IRRI1（IRRI1 のビット 1）をクリアする場合」に IRRI0 もクリアにして無効にし
てしまう 1 例を示します。
MOV.B @IRR1:8, R1L・・・・・・・・この時点では IRRI0=0
AND.B
# B′11111101, R1L・・・・・・・・ここで IRRI0=1
MOV.B R1L, @IRR1:8・・・・・・・・IRRI0=0 にクリアされる。
上記の例では AND.B 命令実行中に IRQ0 割り込みが発生する場合を想定しています。
本来の目的である IR R I1 に加えて IR R I0 もクリアしてしまうため、IR Q0 割り込みが無
効になってしまいます。
104
4. クロック発振器
第 4 章 目次
4.1
概要............................................................................................................................................................................................................107
4.1.1
ブロック図............................................................................................................................................107
4.1.2
システムクロックとサブクロック..........................................................................................107
4.2
システムクロック発振器...............................................................................................................................................................108
4.3
サブクロック発振器.........................................................................................................................................................................111
4.4
プリスケーラ........................................................................................................................................................................................113
4.5
発振子に関する注意事項...............................................................................................................................................................114
4.5.1
発振安定待機時間の定義..............................................................................................................115
4.5.2
水晶発振子をご使用の場合の注意事項（セラミック発振子は除く）...............117
4. クロック発振器
106
4. クロック発振器
4.1 概要
本 LSI は、クロック発生回路（CPG：Clock Pulse Generator）を内蔵しています。
クロック発生回路は、システムクロック発振器、システムクロック分周器からなるシス
テムクロック発生回路と、サブクロック発振器、サブクロック分周器からなるサブクロッ
ク発生回路の 2 つの回路から構成されます。
4.1.1 ブロック図
図 4.1 にクロック発生回路のブロック図を示します。
φOSC/2
OSC1
OSC2
システム
クロック
発振器
φOSC
（fOSC）
システム
クロック
分周器（1/2）
システム
クロック
分周器
システムクロック発生回路
φOSC/16
φOSC/32
φOSC/64
φOSC/128
φ
プリスケーラS
13ビット
φ/2
∼
φ/8192
φW
X1
X2
サブ
クロック
発振器
φW/2
φW
サブ
（fW）
クロック
分周器（1/2、
φW/4
φSUB
φW/8
φW/2
φW/4
1/4、1/8）
サブクロック発生回路
プリスケーラW
5ビット
φW/8
∼
φW/128
図 4.1 クロック発生回路のブロック図
4.1.2 システムクロックとサブクロック
クロック（φおよびφSUB ）は、CPU および周辺機能を動作させるための基準クロックで
す。
φをシステムクロック、φSUB をサブクロックと呼びます。また、φOSC を OSC クロック、
φW をウォッチクロックと呼びます。
クロックφ/8192、φ/4096、φ/2048、φ/1024、φ/512、φ/256、φ/128、φ/64、φ/32、
φ/16、φ/8、φ/4、φ/2、φW /128、φW /64、φW /32、φW /16、φW /8、φW /4、φW /2、φW は、
周辺機能で必要とするクロックであり各周辺機能によって異なります。
107
4. クロック発振器
4.2 システムクロック発振器
システムクロック分周器へクロックを供給する方法には、水晶発振子またはセラミック
発振子を接続する方法と、外部クロックを入力する方法があります。
（1）水晶発振子を接続する方法
水晶発振子の接続例を図 4.2 に示します。
C1
Rf＝1MΩ±20％
OSC1
Rf
C2
OSC2
発振周波数
4.0MHz
メーカ
C1, C2推奨値
型 式
日本電波工業
12pF±20％
NR-18 (NDK03)
〈注〉回路定数は、発振子メーカと、十分ご相談ください。
図 4.2 水晶発振子の接続例
図 4 .3 に水晶発振子の等価回路を示します。発振子は表 4 .1 に示す特性のものを使用し
てください。
LS
CS
RS
OSC1
OSC2
CO
図 4.3 水晶発振子の等価回路
表 4.1 水晶発振子のパラメータ
108
周波数（MHz）
4.193
RS（max）
100 Ω
C0（max）
16pF
4. クロック発振器
（2）セラミック発振子を接続する方法
セラミック発振子の接続例を図 4.4 に示します。
C1
OSC1
Rf＝1MΩ±20％
〈注〉 回路定数は、発振子メーカと、
十分ご相談ください。
Rf
C2
OSC2
発振周波数
4.0MHz
メーカ
C1, C2推奨値
村田製作所
30pF±10％
型 式
CSA4.00MG
図 4.4 セラミック発振子の接続例
（3）ボード設計上の注意
水晶発振子（セラミック発振子）を接続して発振させる場合、次の点に注意してくださ
い。
発振回路部の近くで信号線を通過させないでください。誘導により正しい発振ができな
くなる場合があります（図 4.5 参照）。
また、ボード設計に際しては、発振子および負荷容量はできるだけ OSC1、OSC2 端子の
近くに配置してください。
不可
信号A
信号B
C1
OSC1
OSC2
C2
図 4.5 発振回路部のボード設計に関する注意事項
109
4. クロック発振器
（4）外部クロックを入力する方法
外部クロックを OSC1 端子に接続し、OSC2 端子をオープン状態にします。
この場合の接続例を図 4.6 に示します。
OSC1
OSC2
外部クロック入力
オープン
図 4.6 外部クロックを入力する場合の接続例
周波数
OSC クロック（φOSC）
duty
45％∼55％
〈注意事項〉
水晶発振子 またはセラミック発振子を 接続する場合、回路定数は 発振子、実装回
路の浮遊容量 などにより異なるため、水 晶発振子メーカ、セラミッ ク発振子メー
カと十分ご相談の上決定してください。
110
4. クロック発振器
4.3 サブクロック発振器
（1）32.768kHz/38.4kHz水晶発振子を接続する方法
サブクロック分周器へクロックを供給するには、図 4 .7 に示すように 32. 768kHz または
38.4kHz の水晶発振子を接続します。接続する場合の注意については、｢4.2（3） ボード
設計上の注意」と同様です。
C1
X1
C1＝C2＝15pF（typ）
〈注〉 回路定数は、発振子メーカと、
十分ご相談ください。
C2
X2
発振周波数
メーカ
型 式
38.4kHz
セイコーインスツルメンツ VTC-200
32.768kHz
日本電波工業
MX73P
図 4.7 32.768kHz/38.4kHz水晶発振子の接続例
図 4.8 に水晶発振子の等価回路を示します。
LS
CS
RS
X1
X2
CO
CO＝1.5pF（typ.）
RS＝14kΩ（typ.）
fW＝32.768kHz/38.4kHz
図 4.8 32.768kHz/38.4kHz水晶発振子の等価回路
（2）サブクロックを必要としない場合の端子処理
サブクロックを必要としない場合には、図 4 .9 に示すように X1 端子を GND に接続し、
X2 端子をオープンとしてください。
X1
GND
X2
オープン
図 4.9 サブクロックを必要としない場合の端子処理
111
4. クロック発振器
（3）外部クロックを入力する
外部クロックを X1 端子に接続し、X2 端子をオープン状態にします。
この場合の接続例を図 4.10 に示します。
X1
X2
外部クロック入力
オープン
図 4.10 外部クロックを入力する場合の接続例
112
周波数
サブクロック（φw）
duty
45％∼55％
4. クロック発振器
4.4 プリスケーラ
本 LS I は、入力クロックの異なる 2 本のプリスケーラ（プリスケーラ S 、プリスケーラ
W）を内蔵しています。
プリスケーラ S は、システムクロック（φ）を入力クロックとする 13 ビットのカウン
タで、分周した出力を内蔵周辺モジュールの内部クロックとして使用します。プリスケー
ラ W は 32.768kHz または 38.4kHz を 4 分周したクロック（φW /4）を入力とする 5 ビットの
カウンタで、分周した出力をタイマ A の時計用タイムベース動作に使用します。
（1）プリスケーラ S（PSS）
プリスケーラ S は、システムクロック（φ）を入力クロックとする 13 ビットのカウン
タで、1 サイクルごとにカウントアップします。
リセット時、プリスケーラ S は H'0000 にイニシャライズされ、リセット解除後、カウ
ントアップを開始します。
スタンバイモード、ウォッチモード、サブアクティブモード、およびサブスリープモー
ドでは、システムクロック発振器が停止するためプリスケーラ S の動作も停止します。こ
のとき、プリスケーラ S は H'0000 にイニシャライズされます。
CPU によるプリスケーラ S のデータリード／ライトはできません。
プリスケーラ S の出力は、タイマ A、タイマ C、タイマ F、タイマ G、 SCI3-1、SCI3-2、
A/D 変換器、LC D コントローラ、ウォッチドッグタイマおよび 14 ビット P WM で共用し
ており、分周比は各内蔵周辺機能で独立に設定できます。
なお、アクティブ（中速）モードではプリスケーラ S のクロック入力がφOSC /16、φOSC /32、
φOSC /64 またはφOSC /128 となります。
（2）プリスケーラ W （PSW）
プリスケーラ W は、32.768kHz または 38.4kHz を 4 分周したクロック（φW /4）を入力ク
ロックとする 5 ビットのカウンタです。
リセット時、プリスケーラ W は H'00 にイニシャライズされ、リセット解除後、カウン
トアップを開始します。
スタンバイモード、ウォッチモード、サブアクティブモード、およびサブスリープモー
ドに移行しても、X1、X2 端子にクロックが供給されているかぎり、プリスケーラ W は動
作を継続します。
プリスケーラ W は、TMA の TMA3、TMA2 を各々1 に設定することでリセットできま
す。
また、プリスケーラ W の出力は、タイマ A のクロックとして使用できます。このとき、
タイマ A は時計用タイムベースとして機能します。
113
4. クロック発振器
4.5 発振子に関する注意事項
発振子に関する諸特性は、ユーザのボード設計に密接に関係しますので本章で案内する
発振子の接続例を参考に、マスク ROM 版、ZTAT 版共にユーザ側での十分な評価を実施
してご使用願います。発振子の回路定格は発振子、実装回路の浮遊容量などにより異なる
ため、発振子メーカと十分ご相談の上決定してください。発振端子に印加される電圧が最
大定格を超えないような設計を行ってください。
TEST
OSC1
OSC2
Vss
X2
X1
P17
(Vss)
図 4.11 水晶、セラミック発振子の配置例
図 4.12（1）は発振子メーカが推奨している負性抵抗の測定回路です。本回路による負
性抵抗が発振子メーカの推奨するレベルに達していないと、メイン発振器が発振開始しに
くい場合がありますので、ご注意ください。
発振子メーカの推奨する負性抵抗値以下で、発振しない現象が確認された場合には、図
4.12（2）∼（4）に示す変更を行って頂けますよう、お願いします。なお、採用する変更
案、コンデンサ容量値は負性抵抗および周波数偏差等の評価結果により決定くださいます
よう、お願いします。
114
4. クロック発振器
変更点
OSC1
OSC1
C1
C1
Rf
Rf
OSC2
C2
OSC2
C2
負性抵抗−R追加
（1）負性抵抗測定回路
（2）発振回路変更案1
変更点
C3
変更点
OSC1
C1
OSC1
C1
Rf
Rf
変更点
OSC2
C2
OSC2
C2
（3）発振回路変更案2
（4）発振回路変更案3
図 4.12 負性抵抗測定と回路変更案
4.5.1 発振安定待機時間の定義
図 4.13 にシステムクロック発振器に発振子を接続しているときに、スタンバイモード、
ウォッチモード、サブアクティブモードからアクティブ（高速、中速）モードに遷移する
場合の発 振波形（OS C2）、シ ステムクロック （φ）および、 マイクロコンピュ ータの動
作モードを示します。
図 4 .1 3 に示すように、スタンバイモード、ウォッチモード、サブアクティブモードに
おいては、システムクロック発振器が停止しているため、アクティブ（高速、中速）モー
ドに遷移する場合、下記 2 項目（発振安定時間、待機時間）の合計時間が必要となります。
（1）発振安定時間（trc）
割り込みが発生し、システムクロック発振器の発振波形が変化を開始した時点から、発
信波形の振幅が大きくなり発振周波数が安定するまでの時間。
（2）待機時間
発振波形の周波数およびシステムクロックが安定してから、CPU および周辺機能が動作
し始めるまでに必要とする時間。
待機時間の設定は、スタンバイタイマセレクト 2∼0（STS2∼0）（システムコントロー
ルレジスタ 1（SYSCR1）のビット 6∼4）の設定値により選択できます。
115
4. クロック発振器
発振波形
(OSC2)
システムクロック
（φ）
発振安定時間
待機時間
動作モード
スタンバイモード
ウォッチモード
サブアクティブモード
発振安定待機時間
アクティブ（高速）モード
または
アクティブ（中速）モード
割り込み受け付け
図 4.13 発振安定待機時間
割り込みやリセットにより、スタンバイモード、ウォッチモード、サブアクティブモー
ドを解除し、アクティブ（高速、中速）モードに遷移する場合、割り込みが受け付けられ
た時点で発振波形が変化を開始します。したがって、スタンバイモード、ウォッチモード、
サブアクティブモードにおいて発振子を接続している場合、システムクロック発振器は停
止しているため、この発振波形が変化を開始した時点から発振波形の振幅が大きくなり発
振周波数が安定するまでの時間、すなわち発振安定時間が必要となります。
この状態遷移時の発振安定時間はパワーオン時の発振安定時間（電源電圧が規定の電圧
に達してから発振が安定するまでの時間）と同じであり、AC 特性の「発振安定時間 trc」
において規定しています。
一方、いったんシステムクロックが停止した場合、CPU および周辺機器を正常動作させ
るためには 8 ステート以上の待機時間を必要とします。
以上のことから、割り込みが発生してから C PU および周辺機器が動作するまでに必要
となる時間は、前述の発振安定時間と待機時間を合わせた時間になります。この合計時間
を発振安定待機時間と呼び、下記（1）式で表します。
発振安定待機時間＝発振安定時間＋待機時間
＝trc ＋（8∼131,072 ステート）････････（1）
したがって、システムクロック発振器に発振子を接続しているときに、スタンバイモー
ド、ウォッチモード、サブアクティブモードからアクティブ（高速、中速）モードに遷移
する場合には、実装回路において十分な評価を行ったうえ、発振安定待機時間を決めてく
ださい。特に発振安定時間は実装回路の定数、浮遊容量等により異なるため、発振子メー
カーとご相談の上決定してください。
116
4. クロック発振器
4.5.2 水晶発振子をご使用の場合の注意事項（セラミック発振子は除く）
マイクロコンピュータが動作すると、システムクロックに同期して内部の電源電位が多
少変動します。また、水晶発振子個別の特性によっては、発振安定待機時間直後に発振波
形の振幅が十分に成長していない場合があり、発振波形が電源電位変動の影響を受けやす
い状態にあります。この状態では発振波形が乱れる場合があり、システムクロックが不安
定になってマイクロコンピュータの誤作動につながります。
誤作動を起こす場合 には、スタンバイタイマセレクト 2∼0(S TS 2 ∼0）（システムコン
トロールレジスタ 1（S YSC R 1）のビット 6∼4）の設定を変更し、待機時間をさらに長い
時間の設定にしてお使いください。
例えば、待機時間＝16 ステートの設定で誤作動する場合、待機時間＝8, 192 ステート以
上の設定で動作をご確認ください。
また、リセット時に状態遷移時と同様の誤作動が起こる場合、R ES 端子を Low レベル
に保持する時間を長くしてください。
117
4. クロック発振器
118
5. 低消費電力モード
第 5 章 目次
5.1
概要............................................................................................................................................................................................................121
5.1.1
5.2
5.3
5.4
5.5
5.6
5.7
システムコントロールレジスタ...............................................................................................124
スリープモード...................................................................................................................................................................................128
5.2.1
スリープモードへの遷移..............................................................................................................128
5.2.2
スリープモードの解除...................................................................................................................128
5.2.3
スリープ（中速）モードの動作周波数について............................................................128
スタンバイモード..............................................................................................................................................................................129
5.3.1
スタンバイモードへの遷移.........................................................................................................129
5.3.2
スタンバイモードの解除..............................................................................................................129
5.3.3
スタンバイモード解除後の発振安定時間の設定............................................................130
5.3.4
スタンバイモードへの遷移と端子状態................................................................................131
5.3.5
スタンバイモード前後で外部入力信号が変化する場合の注意事項....................131
ウォッチモード...................................................................................................................................................................................133
5.4.1
ウォッチモードへの遷移..............................................................................................................133
5.4.2
ウォッチモードの解除...................................................................................................................133
5.4.3
ウォッチモード解除後の発振安定時間の設定.................................................................133
5.4.4
ウォッチモード前後で外部入力信号が変化する場合の注意事項.........................133
サブスリープモード.........................................................................................................................................................................134
5.5.1
サブスリープモードへの遷移....................................................................................................134
5.5.2
サブスリープモードの解除.........................................................................................................134
サブアクティブモード....................................................................................................................................................................135
5.6.1
サブアクティブモードへの遷移...............................................................................................135
5.6.2
サブアクティブモードの解除....................................................................................................135
5.6.3
サブアクティブモードの動作周波数について.................................................................135
アクティブ（中速）モード..........................................................................................................................................................136
5.7.1
アクティブ（中速）モードへの遷移.....................................................................................136
5.7.2
アクティブ（中速）モードの解除..........................................................................................136
5. 低消費電力モード
5.7.3
5.8
5.9
120
アクティブ（中速）モードの動作周波数について.......................................................136
直接遷移..................................................................................................................................................................................................137
5.8.1
直接遷移の概要..................................................................................................................................137
5.8.2
直接遷移の時間..................................................................................................................................138
5.8.3
直接遷移前後で外部入力信号が変化する場合の注意事項........................................140
モジュールスタンバイモード.....................................................................................................................................................141
5.9.1
モジュールスタンバイモードの設定.....................................................................................141
5.9.2
モジュールスタンバイモードの解除.....................................................................................141
5. 低消費電力モード
5.1 概要
本 LSI には、リセット解除後に LSI が動作するモードとして、消費電力を著しく低下さ
せる 8 種類の低消費電力モードを含む、9 種類の動作モードを持っています。
表 5.1 に動作モードの概要を示します。
表 5.1 動作モードの概要
動作モード
アクティブ（高速）モード
説明
CPU がシステムクロックにより、高速動作でプログラムを実行して
いるモードです。
アクティブ（中速）モード
CPU がシステムクロックにより、低速動作でプログラムを実行して
いるモードです。
サブアクティブモード
CPU がサブクロックにより、低速動作でプログラムを実行している
モードです。
スリープ（高速）モード
CPU が動作を停止し、内蔵周辺機能がシステムクロックで動作して
いるモードです。
スリープ（中速）モード
CPU が動作を停止し、内蔵周辺機能がシステムクロックの 1/64、
1/32、1/16、1/8 の周波数で動作しているモードです。
サブスリープモード
CPU が動作を停止し、タイマ A、タイマ C、タイマ G、タイマ F、
WDT、SCI3-1、SCI3-2、AEC および LCDコントローラ／ドライバ
がサブクロックで動作しているモードです。
ウォッチモード
CPU が動作を停止し、タイマ A の時計機能、タイマ F、タイマ G、
AEC および LCDコントローラ／ドライバがサブクロックで動作して
いるモードです。
スタンバイモード
CPU およびすべての内蔵の周辺機能が動作を停止しているモードで
す。
モジュールスタンバイモード ソフトウェアによって指定された内蔵の周辺機能ごとにスタンバイ
モードの状態になり、動作を停止しているモードです。
上記 9 種類の動作モードのうち、アクティブ（高速）モード以外の動作モードを低消費
電力モードと呼びます。また、本章では、アクティブ（高速）モードとアクティブ（中速）
モードを総称してアクティブモードと呼びます。
121
5. 低消費電力モード
図 5.1 にモード遷移図を示します。
リセット状態
プログラム実行状態
SLEEP d
命令
プログラム停止状態
スタンバイ
プログラム停止状態
SLEEP命令 a
アクティブ
（高速）
モード
スリープ
（高速）
モード
3
4
モード
d
SLEEP
命令
f
g
SLEEP
命令
a
SLEEP
命令
SLEEP
命令
SLEEP b
命令
4
e
1
SLEEP
命令
SLEEP b
命令
アクティブ
（中速）
モード
j
e
SLEEP
命令
SLEEP
命令
1
スリープ
（中速）
モード
3
h
SLEEP
命令
i
SLEEP
命令
i
SLEEP
命令
e
SLEEP命令
ウォッチモード
SLEEP命令 c
サブアクティブ
1
：例外処理を行って遷移します。
モードに遷移に関する条件（1）
サブスリープモード
2
モード
低消費電力モード
モードに遷移に関する条件（2）
割り込み要因
LSON
MSON
SSBY
TMA3
DTON
a
0
0
0
*
0
b
0
1
0
*
0
c
1
*
0
1
0
d
0
*
1
0
0
e
*
*
1
1
0
f
0
0
0
*
1
3
すべての割り込み
g
0
1
0
*
1
4
IRQ1 、IRQ0 、WKP7 ∼WKP0 割り込み
h
0
1
1
1
1
i
1
*
1
1
1
j
0
0
1
1
1
1
タイマA割り込み、タイマF、タイマG、
2
タイマA、タイマC、タイマF、タイマG、
IRQ0 割り込み、WKP7 ∼WKP0 割り込み
SCI3-1、SCI3-2 割り込み、IRQ4 ∼ IRQ0
割り込み、WKP7 ∼WKP0 割り込み、AEC
* ：Don't care
【注】 1. 割り込みによって各モード間の遷移を行う場合は、割り込み要因発生のみで遷移することはできません｡
必ず割り込み要求を受け付けてから、割り込み処理を行うようにしてください｡
2. 各モード間の遷移条件の詳細は、5.2∼5.9節の各モードの説明を参照してください｡
図 5.1 モード遷移図
122
5. 低消費電力モード
表 5.2 に各モードでの LSIの内部状態を示します。
表 5.2 各動作モードでの LSIの状態
アクティブ スリープ
機能
高速 中速 高速 中速
ウォッチ
システムクロック発振器
動作 動作 動作 動作
停止
停止
停止
停止
サブクロック発振器
動作 動作 動作 動作
動作
動作
動作
動作
停止 停止
停止
停止
停止
命令
CPU
RAM
動作
レジスタ
サブアクティブ サブスリープ スタンバイ
動作 動作
動作
保持 保持
保持
保持
保持
保持*1
I/O
動作
IRQ0
動作
IRQ1
IRQ2
保持*6
動作 動作 動作 動作
動作
動作
保持*6
IRQ3
IRQ4
外部
WKP 0
割り込み WKP 1
の動作
WKP 2
WKP 3
動作 動作 動作 動作
動作
動作
動作
動作
動作*5
動作*5
動作*5
保持
動作*
動作
動作
動作*8
保持
動作／保持*2
動作／保持*2
保持
WKP 4
WKP 5
WKP 6
WKP 7
タイマ A
8
非同期カウンタ
タイマ C
動作 動作 動作 動作
7
保持
動作／保持*
動作／保持*
2
動作／保持*2
動作 動作 動作 動作
リセット
動作／保持*3
動作／保持*3
リセット
PWM
動作 動作 動作 動作
保持
保持
保持
保持
A/D 変換器
動作 動作 動作 動作
保持
動作／保持*
WDT
9
周辺機能 タイマ G、
タイマ F
の動作
SCI3-1
SCI3-2
LCD
保持
動作 動作 動作 動作 動作／保持*
4
保持
動作／保持*
4
保持
動作／保持*
4
保持
【注】 *1 レジスタは保持、出力はハイインピーダンス
* 2 外部クロックまたは内部クロックとしてφ W / 4 を選択した場合に動作、その他は停止して保持
*3 内部クロックとしてφW /2 を選択した場合に動作、その他は停止して保持
*4 使用クロックとしてφW 、φW /2 またはφW /4 を選択した場合に動作、その他は停止して保持
*5 時計用タイムベース機能を選択時に動作
*6 外部割り込み要求は無視されます。割り込み要求レジスタの内容は影響を受けません。
*7 内部クロックとしてφW /32 を選択した場合は動作、その他は停止して保持。
*8 カウントアップ可、割り込み発生不可。
*9 内部クロックとしてφW ／4 を選択した場合に動作、その他は停止して保持。
123
5. 低消費電力モード
5.1.1 システムコントロールレジスタ
表 5.3 に動作モードを設定するシステムコントロールレジスタを示します。
表 5.3 レジスタ構成
名称
略称
R/W
初期値
アドレス
システムコントロールレジスタ 1
SYSCR1
R/W
H'07
H'FFF0
システムコントロールレジスタ 2
SYSCR2
R/W
H'F0
H'FFF1
（1）システムコントロールレジスタ 1（SYSCR1）
ビット：
7
6
SSBY
STS2
5
STS1
4
STS0
3
LSON
2
1
0
—
MA1
MA0
初期値：
0
0
0
0
0
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
—
R/W
R/W
S YSC R 1 は、8 ビットのリード／ライト可能なレジスタで、低消費電力モードの制御を
行います。
SYSCR1 は、リセット時、H'07 にイニシャライズされます。
ビット 7：ソフトウェアスタンバイ（SSBY）
スタンバイモード、ウォッチモードへの遷移を指定します。
ビット 7
説明
SSBY
アクティブモードで SLEEP命令実行後、スリープモードに遷移
0
サブアクティブモードで SLEEP命令実行後、サブスリープモードに遷移
（初期値）
アクティブモードで SLEEP命令実行後、スタンバイモードあるいはウォッチ
1
モードに遷移
サブアクティブモードで SLEEP命令実行後、ウォッチモードに遷移
124
5. 低消費電力モード
ビット 6∼4：スタンバイタイマセレクト 2∼0（STS2∼STS0）
特定の割り込みにより、スタンバイモード、ウォッチモードを解除し、アクティブモー
ドに遷移する場合に、クロックが安定するまで C PU と周辺機能が待機する時間を指定し
ます。動作周波数に応じて待機時間が発振安定時間以上となるように指定してください。
ビット 6 ビット 5 ビット 4
STS2
STS1
説明
STS0
0
0
0
待機時間＝
0
0
1
待機時間＝ 16,384ステート
0
1
0
待機時間＝ 32,768ステート
0
1
1
待機時間＝ 65,536ステート
1
0
0
待機時間＝131,072ステート
1
0
1
待機時間＝
2 ステート
1
1
0
待機時間＝
8 ステート
1
1
1
待機時間＝
16 ステート
（初期状態）
8,192ステート
（外部クロック入力モード）
【注】 外部クロッ クを入力する場合、スタン バイタイマセレクトはモー ド遷移を実行す
る前に、外部 クロック入力モードに設定 してください。また、外部 クロックを使
用しない場合、外部クロック入力モードに設定しないでください。
ビット 3：ロースピードオンフラグ（LSON）
ウォッチモードを解除時に、CPU の動作クロックをシステムクロック（φ）にするか、
サブクロック（φSU B） にするかを選択します。他の制御ビット、割り込み入力の組み合
わせで動作モードを決定します。
ビット 3
説明
LSON
0
CPU の動作クロックはシステムクロック（φ）
1
CPU の動作クロックはサブクロック（φSUB）
（初期値）
ビット 2：リザーブビット
リザーブビットです。リードすると常に 1 が読み出されます。ライトは無効です。
125
5. 低消費電力モード
ビット 1、0：アクティブ（中速）モードクロックセレクト（MA1、MA0）
アクティブ（中速）モードまたはスリープ（中速）モードの動作クロック（φOSC /128、
φOSC /64、φOSC /32、φOSC /16）を選択します。MA1、MA0 の書き込みは、アクティブ（高速）
モードまたはサブアクティブモードで行ってください。
ビット 1
ビット 0
MA1
MA0
0
0
φOSC/16
0
1
φOSC/32
1
0
φOSC/64
1
1
φOSC/128
説明
（初期値）
（2）システムコントロールレジスタ 2（SYSCR2）
ビット：
7
6
5
4
—
—
—
NESEL
3
DTON
2
1
0
MSON
SA1
SA0
初期値：
1
1
1
1
0
0
0
0
R/W ：
—
—
—
R/W
R/W
R/W
R/W
R/W
S YSC R 2 は、8 ビットのリード／ライト可能なレジスタで、低消費電力モードの制御を
行います。
ビット 7∼5：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 4：ノイズ除去サンプリング周波数選択（NESEL）
サブクロック発振器より生成されたウォッ チクロック（φW ）を、システムクロック発
振器より生成された OS C クロック（φOS C）により、サンプリングする周波数を選択しま
す。φOSC ＝2∼16MHz のときは、0 をセットしてください。
ビット 4
NESEL
126
説明
0
φOSC の 16 分周クロックでサンプリング
1
φOSC の 4 分周クロックでサンプリング
（初期値）
5. 低消費電力モード
ビット 3：ダイレクトトランスファオンフラグ（DTON）
アクティブ（高速）モード、アクティブ（中速）モード、サブアクティブモードの各モー
ド間を、S LEEP 命令を実行することにより 直接遷移するか否かを指定します。S LEEP 命
令実行後に遷移する動作モードは、本ビット以外の制御ビットの組み合わせで決定します。
ビット 3
説明
DTON
・アクティブモードで SLEEP命令を実行したとき、スタンバイモード、ウォ
ッチモード、またはスリープモードに遷移
0
・サブアクティブモードで SLEEP命令を実行したとき、ウォッチモード、ま
たはサブスリープモードに遷移
（初期値）
・アクティブ（高速）モードで SLEEP命令を実行したとき、アクティブ（中
速）モード（SSBY＝0、MSON ＝1、LSON＝0 のとき）、またはサブアクテ
ィブモード（SSBY＝1、TMA3＝1、LSON＝1 のとき）に直接遷移
・アクティブ（中速）モードで SLEEP命令を実行したとき、アクティブ（高
速）モード（SSBY＝0、MSON ＝0、LSON＝0 のとき）、またはサブアクテ
1
ィブモード（SSBY＝1、TMA3＝1、LSON＝1 のとき）に直接遷移
・サブアクティブモードで SLEEP命令を実行したとき、アクティブ（高速）
モード（SSBY＝1、TMA3＝1、LSON＝0、MSON ＝0 のとき）、またはアク
ティブ（中速）モード（SSBY＝1、TMA3＝1、LSON＝0、MSON ＝1 のとき）
に直接遷移
ビット 2：ミドルスピードオンフラグ（MSON ）
スタンバイモード、ウォッチモード、スリープモード解除後、アクティブ（高速）モー
ドで動作させるか、アクティブ（中速）モードで動作させるかを選択します。
ビット 2
説明
MSON
0
アクティブ（高速）モードで動作
1
アクティブ（中速）モードで動作
（初期値）
ビット 1、0：サブアクティブモードクロックセレクト（SA1、SA0）
サブアクティブモードの CPU の動作クロック（φW /8、φW /4、φW /2）を選択します。SA1、
SA0 はサブアクティブモードでライトしても値は更新されません。
ビット 1 ビット 0
説明
SA1
SA0
0
0
φW /8
0
1
φW /4
1
*
φW /2
（初期値）
* Don't care
127
5. 低消費電力モード
5.2 スリープモード
5.2.1 スリープモードへの遷移
（1）スリープ（高速）モードへの遷移
アクティブモードで、SYSCR1 の SSBY が 0、LSON が 0、SYSCR2 の MSON が 0、DTON
が 0 のとき S LEEP 命令を実行すると、スリープモードに遷移します。スリープモードで
は C PU の動作は停止しますが、内蔵周辺モジュールは動作します。なお、C PU のレジス
タの内容は保持されます。
（2）スリープ（中速）モードへの遷移
アクティブモードで、SYSCR1 の SSBY が 0、LSON が 0、SYSCR2 の MSON が 1、DTON
が 0 のとき S LEEP 命令を実行すると、スリープ（中速）モードに遷移します。スリープ
（中速）モードではスリープ（高速）モードと同様、C PU の動作は停止し、内蔵周辺モジ
ュールは動作します。ただし、スリープ（中速）モードでは、 SYSCR1 の MA1、MA0 で
設定した周波数のクロックによって動作します。CPU のレジスタの内容は保持されます。
なお、スリープ（中速）モードへの遷移時に 1/2 ステート早いタイミングで動作するこ
とがあります。
5.2.2 スリープモードの解除
スリープモードの解除は、すべての割り込み（タイマ A、タイマ C 、タイマ F 、タイマ
G、非同期カウンタ、IRQ4∼IRQ0、WKP7∼WKP0、SCI3-1、 SCI3-2、A/D 変換器）、RES
端子入力によって行われます。
（1）割り込みによる解除
割り込み要求が発生すると、スリープモードは解除され、割り込み例外処理を開始しま
す。
スリープ（高速）モードからはアクティブ（高速）モードに、スリープ（中速）モード
からはアクティブ（中速）モードに遷移します。なお、CCR の I ビットが 1 のとき、ある
いは割 り込み許可レ ジスタによ り当該割り 込みの受け付 けが禁止さ れている場合 はスリ
ープ状態は解除されません。
なお、割り込み要求信号とシステムクロックの同期をとるため、割り込み要求信号発生
から割り込み例外処理開始までに最大 2/φ（s）の遅れが生じることがあります。
（2）RES 端子による解除
R ES 端子を Low レベルにするとリセット状態に遷移し、スリープモードは解除されま
す。
5.2.3 スリープ（中速）モードの動作周波数について
スリープ（中速）モードは、S YSC R 1 の MA1、MA0 で設定した周波数のクロックによ
って動作します。
128
5. 低消費電力モード
5.3 スタンバイモード
5.3.1 スタンバイモードへの遷移
アクティブモードで SYSCR1 の SSBY が 1、LSON が 0、および TMA の TMA3 が 0 のと
き S LEEP 命令を実行すると、スタンバイモードに遷移します。スタンバイモードではク
ロック発生回路からのクロック供給を停止するため、CPU および内蔵周辺機能が停止しま
す。規定の電圧が与えられている限り、CPU のレジスタと一部の内蔵周辺機能の内部レジ
スタ、および内蔵 RAM のデータは保持されています。さらに、RAM データ保持電圧で規
定した電圧が与えられているかぎり、内蔵 RAM のデータは保持されています。このとき、
I/O ポートはハイインピーダンス状態となります。
5.3.2 スタンバイモードの解除
スタンバイモードの解除は、割り込み（IRQ1、IRQ0、WKP7∼WKP0）、RES 端子入力に
よって行われます。
（1）割り込みによる解除
割り込み要求が発生すると、システムクロックの発振が開始され、S YSC R 1 の S TS2∼
S TS0 により設定された時間が経過した後、安定したシステムクロックが LS I 全体に供給
されて、スタンバイモードは解除され、割り込み例外処理を開始します。SYSCR2 の MSON
が 0 のときはアクティブ（高速）モードに、1 のときはアクティブ（中速）モードに遷移
します。なお、CCR の I ビットが 1 のとき、あるいは、割り込み許可レジスタにより当該
割り込みの受け付けが禁止されている場合は、スタンバイモードは解除されません。
（2）RES 端子による解除
R ES 端子を Low レベルにすると、システムクロックの発振が開始されます。発振安定
時間経過後、R ES 端子を High レベルにすると、C PU はリセット例外処理を開始します。
なお、システムクロックの発振開始と同時に LSI 全体にシステムクロックが供給されます。
R ES 端子は、必ずシス テムクロックの発振が安定するまで、Low レベルを保持してくだ
さい。
129
5. 低消費電力モード
5.3.3 スタンバイモード解除後の発振安定時間の設定
SYSCR1 の STS2∼STS0 の設定は、以下のようにしてください。
（1）水晶発振の場合
表 5 .4 に動作周波数と S TS2∼S TS0 の設定値に対する待機時間を示します。待機時間が
発振安定時間以上となるように STS2∼STS0 を設定してください。
表 5.4 動作周波数と発振安定時間
（単位：ms）
STS2 STS1 STS0
待機時間
2MHz
1MHz
0
0
0
8,192ステート
4.1
8.2
0
0
1
16,384ステート
8.2
16.4
0
1
0
32,768ステート
16.4
32.8
0
1
1
65,536ステート
32.8
65.5
1
0
0
131,072ステート
65.5
131.1
1
0
1
2 ステート（使用禁止）
0.001
0.002
1
1
0
8 ステート
0.004
0.008
1
1
1
16 ステート
0.008
0.016
（2）外部クロックの場合
STS2＝1、STS1＝0、STS0＝1 の使用を推奨します。他の設定も使用可能ですが、 STS2
＝1、STS1＝0、STS0＝1 以外の設定では、待機時間終了前に動作を開始することがありま
す。
130
5. 低消費電力モード
5.3.4 スタンバイモードへの遷移と端子状態
アクティブ（高速）モードまたはアクティブ（中速）モードで S YSC R 1 の S SB Y を 1、
LS ON を 0、TMA の TMA3 を 0 にセットした状態で S LEEP 命令を実行するとスタンバイ
モードに遷移します。同時に端子はハイインピーダンス状態（プルアップ MOS オン設定
端子は除く）になります。このときのタイミングを図 5.2 に示します。
φ
内部データバス
SLEEP命令フェッチ
次命令フェッチ
SLEEP命令実行
端 子
内部処理
ポート出力
アクティブ（高速）モードまたはアクティブ（中速）モード
ハイインピーダンス
スタンバイモード
図 5.2 スタンバイモードへの遷移と端子状態
5.3.5 スタンバイモード前後で外部入力信号が変化する場合の注意事項
（1）スタンバイモード、ウォッチモード前後で外部入力信号が変化する場合
IR Q、WK P 等の外部入力信号を入力する場合、信号の High、Low レベル幅はどちらも
システムクロックφまたはサブクロックφ SUB（以下、合わせて内部クロックと呼びます）
の 2 サイクル以上の幅が必要です。スタンバイモード、ウォッチモードでは内部クロック
が停止するため、これらの動作モードを経由する場合、外部入力信号は、以下の「推奨す
る外部入力信号のタイミング」に合わせてください。
（2）内部クロック停止により外部入力信号が取り込めない場合
立ち下がりエッジを取り込む場合を図 5.3 に示します。
「取り込めない場合」 に示すように該当信号以外の割り込みによ り発振を開始し、アク
ティブ（高速、中速）モードまたは、サブアクティブモードに遷移した直後に、外部入力
信号が立ち下がった場合、この時点での High レベル幅が 2tcyc 、2tsubcyc 未満の場合、こ
の外部入力信号は取り込めません。
131
5. 低消費電力モード
（3）推奨する外部入力信号のタイミング
確実に外部入力信号を取り込むためには、「取り込める場合 1」に示すようにスタンバ
イモード、ウォッチモードに遷移する前に入力信号の High、Low レベル幅を 2tcyc、2tsubcyc
以上確保してください。
また「取り込める場合 2 」「取り込める場合 3 」のタイミングでも 2tcyc 、2tsubcyc のレ
ベル幅を確保できるので、外部入力信号の取り込みが可能です。
動作モード
アクティブ（高速、中速）モード
またはサブアクティブモード
tcyc
tsubcyc
スタンバイモード
発振安定待ち
またはウォッチモード
tcyc
tsubcyc
tcyc
tsubcyc
アクティブ（高速、中速）モード
またはサブアクティブモード
tcyc
tsubcyc
φまたはφSUB
外部入力信号
取り込める場合1
取り込める場合2
取り込める場合3
取り込めない場合
該当信号以外の
割り込み
図 5 .3 スタンバイモード、ウォッチモード前後で外部入力信号が変化する場合の注意事
項
（4）本注意事項が適用される入力端子
IRQ4∼IRQ0、WKP7∼WKP0、ADTRG、TMIC、TMIF、TMIG
132
5. 低消費電力モード
5.4 ウォッチモード
5.4.1 ウォッチモードへの遷移
アクティブモード、サブアクティブモードで SYSCR1 の SSBY が 1、TMA の TMA3 が 1
のとき S LEEP 命令を実行すると、ウォッチモードに遷移します。ウォッチモードではタ
イマ A、タイマ F 、タイマ G、AEC 、LC D（動作／停止選択可）以外の内蔵周辺機能は動
作を停止します。規定の電圧が与えられている限り、CPU と一部の内蔵周辺機能の内部レ
ジスタ、および内蔵 RAM の内容は保持され、I/O ポートは遷移前の状態を保持します。
5.4.2 ウォッチモードの解除
ウォッチモードの解除は、割り込み（IRQ0、WKP7∼WKP0、タイマ A、タイマ F、タイ
マ G）、RES 端子入力によって行われます。
（1）割り込みによる解除
割り込み要求が発生するとウォッチモードは解除され、SYSCR1 の LSON と SYSCR2 の
MSON の組み合わせで、LSON＝0 かつ MSON＝0 のときはアクティブ（高速）モードに、
LS ON＝0 かつ MSO N＝1 のときはアクティブ（中速）モードに、LS ON＝1 のときはサブ
アクティブモードに遷移します。アクティブモードに遷移するときは、S YSC R 1 の S TS2
∼S TS0 により設定された時間が経過した後、安定したクロックが LS I 全体に供給され、
割り込み例外処理を開始します。なお、CCR の I ビットが 1 の場合、あるいは割り込み許
可レジスタにより当該割り込みの受け付けが禁止されている場合は、ウォッチモードは解
除されません。
（2）RES 端子による解除
RES 端子による解除については、｢5.3.2 スタンバイモードの解除 （2）RES 端子によ
る解除」を参照してください。
5.4.3 ウォッチモード解除後の発振安定時間の設定
ウォッチモード解除後の発振安定時間の設定については、｢5.3.3 スタンバイモード解
除後の発振安定時間の設定」を参照してください。
5.4.4 ウォッチモード前後で外部入力信号が変化する場合の注意事項
「5.3.5 スタンバイモード前後で外部入力信号が変化する場合の注意事項」を参照して
ください。
133
5. 低消費電力モード
5.5 サブスリープモード
5.5.1 サブスリープモードへの遷移
サブアクティブモードで S YSC R 1 の S SB Y が 0、LS ON が 1、TMA の TMA3 が 1 のとき
SLEEP 命令を実行すると、サブスリープモードに遷移します。サブスリープモードでは、
A/D 変換器、P WM、ウォ ッチドッグタイマ以外の内蔵周辺機能は 動作します。規定の電
圧が与えられている限り、CPU と一部の内蔵周辺機能の内部レジスタ、内蔵 RAM の内容
は保持され、I/O ポートは遷移前の状態を保持します。
5.5.2 サブスリープモードの解除
サブスリープモードの解除は、割り込み（タイマ A、タイマ C 、タイマ F 、タイマ G、
非同期カウンタ、SCI3-1、SCI3-2、IRQ4∼IRQ0、WKP7∼WKP0）、RES 端子入力によって
行われます。
（1）割り込みによる解除
割り込み要求が発生するとサブスリープモードは解除され、割り込み例外処理を開始し
ます。なお、CCR の I ビットが 1 の場合、あるいは割り込み許可レジスタにより当該割り
込みの受け付けが禁止されている場合は、サブスリープモードは解除されません。
なお、割り込み要求信号とシステムクロックの同期をとるため、割り込み要求信号発生
から割り込み例外処理開始までに最大 2/φ SUB （s）の遅れが生じることがあります。
（2）RES 端子による解除
RES 端子による解除については、｢5.3.2 スタンバイモードの解除 （2）RES 端子によ
る解除」を参照してください。
134
5. 低消費電力モード
5.6 サブアクティブモード
5.6.1 サブアクティブモードへの遷移
ウォッチモードで割り込み（タイマ A、タイマ F 、タイマ G、IR Q0、WK P7∼WK P0）が
発生したとき、SYSCR1 の LSON が 1 ならば、サブアクティブモードに遷移します。また、
サブスリープモードで割り込み（タイマ A、タイマ C 、タイマ F 、タイマ G、非同期カウ
ンタ、SCI3-1、SCI3-2、IRQ4∼IRQ0、WKP7∼WKP0）が発生したとき、サブアクティブモ
ードに遷移します。なお、CCR の I ビットが 1 の場合、または割り込み許可レジスタによ
り当該割り込みの受け付けが禁止されている場合は、サブアクティブモードに遷移しませ
ん。
5.6.2 サブアクティブモードの解除
サブアクティブモードの解除は、SLEEP 命令または RES 端子入力により行われます。
（1）SLEEP命令による解除
S YSC R 1 の S SB Y が 1、TMA の TMA3 が 1 の状態で S LEEP 命令を実行すると、サブア
クティブモードは解除され、ウォッチモードに遷移します。また、SYSCR1 の SSBY が 0、
LS ON が 1、TMA の TMA3 が 1 の状態で S LEEP 命令を実行すると、サブスリープモード
に遷移します。また、直接遷移によってアクティブモードへ遷移します。直接遷移の詳細
は｢5.8 直接遷移」を参照してください。
（2）RES 端子による解除
RES 端子による解除については、｢5.3.2 （2）RES 端子による解除」を参照してくださ
い。
5.6.3 サブアクティブモードの動作周波数について
サブアクティブモードの動作周波数は、SYSCR2 の SA1、SA0 により、ウォッチクロッ
ク（φW ）の 2 分周、4 分周、8 分周から選択できます。
135
5. 低消費電力モード
5.7 アクティブ（中速）モード
5.7.1 アクティブ（中速）モードへの遷移
スタンバイモードで割り込み（IRQ1、IRQ0、WKP7∼WKP0）が発生したとき、ウォッチ
モードで割り込み（タイマ A、タイマ F 、タイマ G、IR Q0、WK P7∼WK P0）が発生したと
き、あるいはスリープモードですべての割り込みが発生したとき、S YSC R 1 の LS ON が 0
かつ SYSCR2 の MSON が 1 ならば、アクティブ（中速）モードに遷移します。なお、CCR
の I ビットが 1 の場合、または割り込み許可レジスタにより当該割り込みの受け付けが禁
止されている場合は、アクティブ（中速）モードに遷移しません。
なお、アクティブ（中速）モードへの遷移時に 1/2 ステート早いタイミングで動作する
ことがあります。
5.7.2 アクティブ（中速）モードの解除
アクティブ（中速）モードの解除は、SLEEP 命令により行われます。
（1）SLEEP命令による解除
SYSCR1 の SSBY が 1、LSON が 0、TMA の TMA3 が 0 の状態で SLEEP 命令を実行する
と、スタンバイモードに遷移します。SYSCR1 の SSBY が 1、TMA の TMA3 が 1 の状態で
SLEEP 命令を実行すると、ウォッチモードに遷移します。
S YSC R 1 の S SB Y が 0、LS ON が 0 の状態で S LEEP 命令を実行すると、スリープモード
に遷移します。直接遷移によってアクティブ（高速）モード、またはサブアクティブモー
ドへ遷移します。
直接遷移の詳細は｢5.8 直接遷移」を参照してください。
（2）RES 端子による解除
R ES 端子を Low レベルにすると、リセット状態に遷移し、アクティブ（中速）モード
は解除されます。
5.7.3 アクティブ（中速）モードの動作周波数について
アクティブ（中速）モードは、S YSC R 1 の MA1、MA0 で設定した周波数のクロックに
よって動作します。
136
5. 低消費電力モード
5.8 直接遷移
5.8.1 直接遷移の概要
CPU がプログラムを実行している動作モードにはアクティブ（高速）モード、アクティ
ブ（中速）モード、サブアクティブモードの 3 つのモードがあります。この 3 つの動作モ
ードの間で、プログラムを停止する事なく遷移することを直接遷移と呼びます。直接遷移
は S YSC R 2 の DTO N を 1 にセットし、S LEEP 命令を実行することにより可能です。遷移
後は直接遷移割り込み例外処理を開始します。なお、割り込み許可レジスタ 2（IEN R2）
により直接遷移割り込みが禁止されている場合は、スリープモードまたはウォッチモード
へ遷移します。また、CCR の I ビットを 1 の状態で直接遷移を行うとスリープモードまた
はウォッチモードに遷移し、遷移後のモードから割り込みによる解除は不可能となります
ので注意してください。
（1）アクティブ（高速）モードからアクティブ（中速）モードへの直接遷移
アクティブ（高速）モードで SYSCR1 の SSBY を 0、LSON を 0、SYSCR2 の MSON を 1、
DTO N を 1 にセットした状態で S LEEP 命令を実行すると、スリープモードを経由してア
クティブ（中速）モードに遷移します。
（2）アクティブ（中速）モードからアクティブ（高速）モードへの直接遷移
アクティブ（中速）モードで SYSCR1 の SSBY を 0、LSON を 0、SYSCR2 の MSON を 0、
DTO N を 1 にセットした状態で S LEEP 命令を実行すると、スリープモードを経由してア
クティブ（高速）モードに遷移します。
（3）アクティブ（高速）モードからサブアクティブモードへの直接遷移
アクティブ（高速）モードで SYSCR1 の SSBY を 1、LSON を 1、SYSCR2 の DTON を 1、
TMA の TMA3 を 1 にセットした状態で SLEEP 命令を実行すると、ウォッチモードを経由
してサブアクティブモードに遷移します。
（4）サブアクティブモードからアクティブ（高速）モードへの直接遷移
サブアクティブモードで S YSC R 1 の S SB Y を 1、LS ON を 0、S YSC R 2 の MSO N を 0、
DTO N を 1、TMA の TMA3 を 1 にセットした状態で S LEEP 命令を実行すると、ウォッチ
モードを経由し、SYSCR1 の STS2∼STS0 により設定された時間を経過した後、直接、ア
クティブ（高速）モードに遷移します。
137
5. 低消費電力モード
（5）アクティブ（中速）モードからサブアクティブモードへの直接遷移
アクティブ（中速）モードで SYSCR1 の SSBY を 1、LSON を 1、SYSCR2 の DTON を 1、
TMA の TMA3 を 1 にセットした状態で SLEEP 命令を実行すると、ウォッチモードを経由
してサブアクティブモードに遷移します。
（6）サブアクティブモードからアクティブ（中速）モードへの直接遷移
サブアクティブモードで S YSC R 1 の S SB Y を 1、LS ON を 0、S YSC R 2 の MSO N を 1、
DTO N を 1、TMA の TMA3 を 1 にセットした状態で S LEEP 命令を実行すると、ウォッチ
モードを経由し、SYSCR1 の STS2∼STS0 により設定された時間を経過した後、直接、ア
クティブ（中速）モードに遷移します。
5.8.2 直接遷移の時間
（1）アクティブ（高速）モードからアクテ ィブ（中速）モードへの直接遷移時の時間につ
いて
アクティブ（高速）モードからアクティブ（中速）モードへの直接遷移はアクティブ（高
速）モードで SYSCR1 の SSBY を 0、LSON を 0、SYSCR2 の MSON を 1、DTON を 1 にセ
ットした状態で S LEEP 命令を実行することによって行われます。この場合の S LEEP 命令
実行から割り込み例外 処理が終るまでの時間（直接遷移時間）は（ 1）の計算式で表され
ます。
直接遷移時間＝{（SLEEP 命令実行ステート数）＋（内部処理ステート数）}
×（遷移前の tcyc）＋（割り込み例外処理実行ステート数）
×（遷移後の tcyc）………………………………………………………（1）
〔例〕直接遷移時間＝（2＋1）×2tosc＋14×16tosc＝230tosc
（CPU 動作クロック：φ/8 を選択した場合）
<記号説明>
tosc：OSC クロックサイクル時間
tcyc：システムクロック（φ）サイクル時間
138
5. 低消費電力モード
（2）アクティブ（中速）モードからアクテ ィブ（高速）モードへの直接遷移時の時間につ
いて
アクティブ（中速）モードからアクティブ（高速）モードへの直接遷移はアクティブ（中
速）モードで SYSCR1 の SSBY を 0、LSON を 0、SYSCR2 の MSON を 0、DTON を 1 にセ
ットした状態で S LEEP 命令を実行することによって行われます。この場合の S LEEP 命令
実行から割り込み例外 処理が終るまでの時間（直接遷移時間）は（ 2）の計算式で表され
ます。
直接遷移時間＝{（SLEEP 命令実行ステート数）＋（内部処理ステート数）}
×（遷移前の tcyc）＋（割り込み例外処理実行ステート数）
×（遷移後の tcyc）………………………………………………………（2）
〔例〕直接遷移時間＝（2＋1）×16tosc＋14×2tosc＝76tosc
（CPU 動作クロック：φ/8 を選択した場合）
<記号説明>
tosc：OSC クロックサイクル時間
tcyc：システムクロック（φ）サイクル時間
（3）サブアクティブモードからアクティブ（高速）モードへの直接遷移時の時間について
サブアクティブモードからアクティブ（高速）モードへの直接遷移はサブアクティブモ
ードで S YSC R 1 の S SB Y を 1、LS ON を 0、S YSC R 2 の MSO N を 0、DTO N を 1、TMA の
TMA3 を 1 にセットした状態で SLEEP 命令を実行することによって行われます。この場合
の SLEEP 命令実行から割り込み例外処理が終るまでの時間（直接遷移時間）は（3）の計
算式で表されます。
直接遷移時間＝{（SLEEP 命令実行ステート数）＋（内部処理ステート数）}
×（遷移前の tsubcyc）＋{（STS2∼STS0 で設定した待機時間）
＋（割り込み例外処理実行ステート数）}×（遷移後の tcyc）…………（3）
〔例〕直接遷移時間＝（2＋1）×8tw＋（8192＋14）×2tosc
＝24tw＋16412tosc
（CPU 動作クロック：φ w/8、待機時間：8192 ステートを選択した場合）
<記号説明>
tosc
：OSC クロックサイクル時間
tw
：ウォッチクロックサイクル時間
tcyc
：システムクロック（φ）サイクル時間
tsubcyc：サブクロック（φSUB ）サイクル時間
139
5. 低消費電力モード
（4）サブアクティブモードからアクティブ（中速）モードへの直接遷移時の時間について
サブアクティブモードからアクティブ（中速）モードへの直接遷移はサブアクティブモ
ードで S YSC R 1 の S SB Y を 1、LS ON を 0、S YSC R 2 の MSO N を 1、DTO N を 1、TMA の
TMA3 を 1 にセットした状態で S LEEP 命令を実行することによって行われます。S LEEP
命令実行から割り込み 例外処理が終るまでの時間（直接遷移時間） は（4）の計算式で表
されます。
直接遷移時間＝{（SLEEP 命令実行ステート数）＋（内部処理ステート数）}
×（遷移前の tsubcyc）＋{（STS2∼STS0 で設定した待機時間）
＋（割り込み例外処理実行ステート数）}×（遷移後の tcyc）…………（4）
〔例〕直接遷移時間＝（2＋1）×8tw＋（8192＋14）×16tosc
＝24tw＋131296tosc
（CPU 動作クロック：φ w/8、φ/8、待機時間：8192 ステートを選択した場合）
<記号説明>
tosc
：OSC クロックサイクル時間
tw
：ウォッチクロックサイクル時間
tcyc
：システムクロック（φ）サイクル時間
tsubcyc：サブクロック（φSUB ）サイクル時間
5.8.3 直接遷移前後で外部入力信号が変化する場合の注意事項
（1）アクティブ（高速）モードからサブアクティブモードへの直接遷移
ウォッチ モードを経由し てモード遷移を 行いますので「5 .3 .5 スタンバイモ ード前後
で外部入力信号が変化する場合の注意事項」を参照してください。
（2）アクティブ（中速）モードからサブアクティブモードへの直接遷移
ウォッチ モードを経由し てモード遷移を 行いますので「5 .3 .5 スタンバイモ ード前後
で外部入力信号が変化する場合の注意事項」を参照してください。
（3）サブアクティブモードからアクティブ（高速）モードへの直接遷移
ウォッチ モードを経由し てモード遷移を 行いますので「5 .3 .5 スタンバイモ ード前後
で外部入力信号が変化する場合の注意事項」を参照してください。
（4）サブアクティブモードからアクティブ（中速）モードへの直接遷移
ウォッチ モードを経由し てモード遷移を 行いますので「5 .3 .5 スタンバイモ ード前後
で外部入力信号が変化する場合の注意事項」を参照してください。
140
5. 低消費電力モード
5.9 モジュールスタンバイモード
5.9.1 モジュールスタンバイモードの設定
モジュールスタンバイモードは各周辺機能ごとに設定します。搭載されているすべての
周辺モジュールはモジュールスタンバイモードに設定可能です。モジュールスタンバイモー
ドに設定されると、モジュールへのシステムクロックの供給は停止され、機能は停止し、
スタンバイモードと同じ状態になります。
モジュールスタンバイモードの設定はクロック停止レジスタ 1（CKSTPR1）とクロック
停止レジスタ 2（C KST PR 2）の各ビットを 0 に設定することにより行います。（表 5 .5 参
照）
5.9.2 モジュールスタンバイモードの解除
モジュールスタンバイモードの解除はクロック停止レジスタ 1（CKSTPR1）とクロック
停止レジスタ 2（C KST PR 2）の各ビットを 1 に設定することにより行います。（表 5 .5 参
照）
なお、リセット直後、クロック停止レジスタ 1（C KST PR 1）とクロック停止レジスタ 2
（CKSTPR2）は各々FF、FF に初期化されています。
表 5.5 クロック停止レジスタによるモジュールスタンバイモードの設定および解除
レジスタ名
ビット名
CKSTPR1
TACKSTP
動作
1 タイマ A のモジュールスタンバイモードは解除される
0 タイマ A はモジュールスタンバイモードに設定される
TCCKSTP
1 タイマ C のモジュールスタンバイモードは解除される
0 タイマ C はモジュールスタンバイモードに設定される
TFCKSTP
1 タイマ Fのモジュールスタンバイモードは解除される
0 タイマ Fはモジュールスタンバイモードに設定される
TGCKSTP
1 タイマ G のモジュールスタンバイモードは解除される
0 タイマ G はモジュールスタンバイモードに設定される
ADCKSTP
1 A/D変換器のモジュールスタンバイモードは解除される
0 A/D 変換器はモジュールスタンバイモードに設定される
S32CKSTP
1 SCI3-2
のモジュールスタンバイモードは解除される
0 SCI3-2はモジュールスタンバイモードに設定される
141
5. 低消費電力モード
レジスタ名
ビット名
CKSTPR1
S31CKSTP
動作
1 SCI3-1
のモジュールスタンバイモードは解除される
0 SCI3-1はモジュールスタンバイモードに設定される
CKSTPR2
LDCKSTP
1 LCD
のモジュールスタンバイモードは解除される
0 LCDはモジュールスタンバイモードに設定される
PWCKSTP
1 PWM のモジュールスタンバイモードは解除される
0 PWM はモジュールスタンバイモードに設定される
WDCKSTP
1 ウォッチドッグタイマのモジュールスタンバイモードは解除さ
れる
0 ウォッチドッグタイマはモジュールスタンバイモードに設定さ
れる
AECKSTP
1 非同期イベントカウンタのモジュールスタンバイモードは解除
される
0 非同期イベントカウンタはモジュールスタンバイモードに設定
される
【注】
142
各モジュールごとの動作の詳細は、各モジュールの章参照
6. ROM
第 6 章 目次
6.1
概要............................................................................................................................................................................................................145
6.1.1
6.2
6.3
6.4
ブロック図............................................................................................................................................145
H8/3827R の PROM モード............................................................................................................................................................146
6.2.1
PROM モードの設定........................................................................................................................146
6.2.2
ソケットアダプタの端子対応とメモリマップ.................................................................146
H8/3827R のプログラミング........................................................................................................................................................149
6.3.1
書き込み／ベリファイ...................................................................................................................150
6.3.2
書き込み時の注意.............................................................................................................................152
書き込み後の信頼性.........................................................................................................................................................................154
6. ROM
144
6. ROM
6.1 概要
H8/3822R は 16k バイト、H8/3823R は 24k バイト、H8/3824R、H8/3824S は 32k バイト、
H8/3825R、H8/3825S は 40k バイト、H8/3826R、H8/3826S は 48k バイト、H8/3827R、H8/3827S
は 60k バイトのマスク R OM を内蔵しています。R OM は 16 ビット幅のデータバスで C PU
と接続されており、バイトデータおよびワードデータにかかわらず 2 ステートの高速アク
セスが可能です。H8/3827R には ZTAT 版があり、60k バイトの PROM を備えています。
なお、H8/3827S シリーズには ZTAT 版はありません。H8/3827R ZTAT 版をご使用くだ
さい。
6.1.1 ブロック図
ROM のブロック図を図 6.1 に示します。
内部データバス（上位8ビット）
内部データバス（下位8ビット）
H'0000
H'0000
H'0001
H'0002
H'0002
H'0003
内蔵ROM
H'7FFE
H'7FFE
H'7FFF
偶数アドレス
奇数アドレス
図 6.1 ROM のブロック図（H8/3824R、H8/3824Sの場合）
145
6. ROM
6.2 H8/3827R の PROM モード
6.2.1 PROM モードの設定
内蔵 ROM が PROM の場合、PROM モードに設定すると、マイクロコンピュータとして
の機能が停止して、HN27C101 と同一の方法で内蔵 PROM のプログラムを行うことができ
ます。ただし、ページプログラミング方式はサポートしていません。
PROM モードの設定方法を、表 6.1 に示します。
表 6.1 PROM モードの設定
端子名
設定
TEST端子
Highレベル
PB4/AN4 端子
Low レベル
PB5/AN5 端子
PB6/AN6 端子
Highレベル
6.2.2 ソケットアダプタの端子対応とメモリマップ
PROM のプログラムは、表 6.2 で示すようにパッケージに対応したソケットアダプタを
付けて、32 ピンに変換し、汎用 PROM ライタでプログラミングを行います。
ソケットアダプタの端子対応図を図 6 .2 に示します。また、メモリマップを図 6 .3 に示
します。
表 6.2 ソケットアダプタ
パッケージ名
ソケットアダプタの名称（メーカ）
80 ピン（FP-80B）
ME3867ESFS1H（MINATO）
H7386BQ080D3201（DATA-I/O
）
80 ピン（FP-80A）
ME3867ESHS1H（MINATO）
H7386AQ080D3201（DATA-I/O
）
80 ピン（TFP-80C）
ME3867ESNS1H（MINATO）
H7386CT080D3201（DATA-I/O
）
146
6. ROM
H8/3827R
FP-80A、TFP-80C
EPROMソケット
FB-80B
端 子
端 子
HN27C101（32ピン）
9
11
RES
VPP
1
45
47
P60
EO0
13
46
48
P61
EO1
14
47
49
P62
EO2
15
48
50
P63
EO3
17
49
51
P64
EO4
18
50
52
P65
EO5
19
51
53
P66
EO6
20
52
54
P67
EO7
21
68
70
P87
EA0
12
67
69
P86
EA1
11
66
68
P85
EA2
10
65
67
P84
EA3
9
64
66
P83
EA4
8
63
65
P82
EA5
7
62
64
P81
EA6
6
61
63
P80
EA7
5
53
55
P70
EA8
27
72
74
P43
EA9
26
55
57
P72
EA10
23
56
58
P73
EA11
25
57
59
P74
EA12
4
58
60
P75
EA13
28
59
61
P76
EA14
29
14
16
P14
EA15
3
15
17
P15
EA16
60
62
P77
CE
22
54
56
P71
OE
24
13
15
P13
PGM
31
32、26
34、28
VCC、CVCC
VCC
32
73
75
AVCC
8
10
TEST
3
5
X1
80
2
PB6
11
13
P11
12
14
P12
16
18
P16
5、27
7、29
VSS
16
2
4
AVSS
78
80
PB4
79
1
PB5
VSS
2
【注】 図中に記載されていない端子はすべてオープンにしてください。
図 6.2 ソケットアダプタの端子対応図（HN27C101）
147
6. ROM
MCUモードに
おけるアドレス
PROMモードに
おけるアドレス
H'0000
H'0000
内蔵PROM
H'EDFF
H'EDFF
未実装領域*
H'1FFFF
【注】 * PROMモードでこのアドレス領域をリードした場合、出力データは保証されません｡
したがって、PROMライタでプログラムする際に、アドレスは必ずH'0000∼H'EDFFに設
定してください。誤ってH'EE00以降にプログラムするとPROMの書き込みや確認ができ
なくなることがありますので注意してください｡
また､プログラムする際にはこのアドレス領域（H'EE00∼H'1FFFF）のデータは、H'FF
としてください。
図 6.3 H8/3827R の PROM モード時のメモリマップ
148
6. ROM
6.3 H8/3827R のプログラミング
H8/3827R の P ROM モード時の書き込み、ベリファイなどのモード選択は、表 6 .3 に示
すような設定により行います。
表 6.3 PROM モード時の書き込みモードの選択（H8/3827R）
ピン
CE
OE
PGM
Vpp
VCC
EO7∼EO0
EA16 ∼EA0
書き込み
L
H
L
Vpp
VCC
データ入力
アドレス入力
ベリファイ
L
L
H
Vpp
VCC
データ出力
アドレス入力
L
L
L
L
H
H
Vpp
VCC
ハイインピーダンス
アドレス入力
H
L
L
H
H
H
モード
プログラミング禁止
〈記号説明〉
L ：Lowレベル
H ：Highレベル
Vpp ：Vpp レベル
VCC ：VCC レベル
なお、書き込み、読み出しは、標準 EPROM HN27C101 と同じ仕様になっています。た
だし、ページプログラミング方式はサポートしていませんので、ページプログラミングモ
ード に設 定し ない でく ださ い。ペ ージ プロ グラ ミン グモー ドの みを サポ ート して いる
PROM ライタは使用できません。PROM ライタを選択する場合には、1 バイトごとの高速
高信頼度プログラミング方式をサポートしていることを確認してください。また、アドレ
スは必ず H'0000∼H'EDFF に設定してください。
149
6. ROM
6.3.1 書き込み／ベリファイ
書き込 み／ベリフ ァイは効率の よい高速高 信頼度プロ グラミング方 式で行うこ とがで
きます。この方式は、デバイスへの電圧ストレス、あるいは書き込みデータの信頼性を損
なうことなく高速な書き込みを行うことができます。
高速高信頼度プログラミングの基本的なフローを図 6.4 に示します。
スタート
書き込み／ベリファイモード設定
VCC＝6.0V±0.25V、VPP＝12.5V±0.3V
アドレス＝0
n＝0
n＋1→ｎ
No
Yes
n＜25
書き込みtPW＝0.2ms±5％
No
アドレス＋1→アドレス
ベリファイ
Yes
書き込みtOPW＝0.2nms
最終アドレスか？
Yes
リードモード設定
VCC＝5.0V±0.25V、VPP＝VCC
不 良
No
リード全アドレス
Yes
終 了
図 6.4 高速高信頼度プログラミングフローチャート
150
No
6. ROM
プログラミング時の電気的特性を表 6.4、表 6.5 に示します。
表 6.4 DC 特性
（条件：VCC ＝6.0V±0.25V、VPP＝12.5V±0.3V、VSS＝0V、Ta＝25℃±5℃）
項目
記号
min
VIH
2.4
入力 High
EO7∼EO0、EA16 ∼EA0
レベル電圧
OE、CE、PGM
入力 Low
EO7∼EO0、EA16 ∼EA0
レベル電圧
OE、CE、PGM
出力 High
EO7∼EO0
VOH
EO7∼EO0
typ
測定条件
VCC＋0.3
V
−0.3 ―
0.8
V
2.4
―
―
V
IOH ＝−200µA
VOL
―
―
0.45
V
IOL＝0.8mA
｜ILI｜
―
―
2
µA Vin＝5.25V/0.5V
VCC 電流
ICC
―
―
40
mA
VPP 電流
Ipp
―
―
40
mA
VIL
―
max 単位
レベル電圧
出力 Low
レベル電圧
入力
EO7∼EO0、EA16 ∼EA0
リーク電流
OE、CE、PGM
表 6.5 AC 特性
（条件：VCC ＝6.0V±0.25V、VPP＝12.5V±0.3V、Ta＝25℃±5℃）
項目
記号
min typ
max 単位
アドレスセットアップ時間
t AS
2
―
―
µs
OE セットアップ時間
t OES
2
―
―
µs
データセットアップ時間
t DS
2
―
―
µs
アドレスホールド時間
t AH
0
―
―
µs
データホールド時間
t DH
2
―
―
µs
―
―
130
ns
2
―
―
µs
0.19 0.20
0.21
ms
0.19 ―
5.25
ms
2
データ出力ディスエーブル時間
t DF*
VPP セットアップ時間
t VPS
プログラムパルス幅
t PW
オーバプログラム時の PGM パルス幅
t OPW *
3
VCC セットアップ時間
t VCS
2
―
―
µs
CE セットアップ時間
t CES
2
―
―
µs
データ出力遅延時間
t OE
0
―
200
ns
【注】
測定条件
図 6.5* 1
*1 入力パルスレベル：0.45∼2.4V
入力立ち上がり／立ち下がり時間≦20ns
タイミング参照レベル
入力：0.8V、2.0V
出力：0.8V、2.0V
*2 t DF は出力が開放状態に達し、出力レベルを参照できなくなった場合で定義します。
*3 t OPW は図 6.4 高性能プログラミングフローチャートに記載した値で定義されます。
151
6. ROM
PROM の書き込み／ベリファイタイミングを図 6.5 に示します。
書き込み
ベリファイ
アドレス
tAS
データ
tAH
入力データ
tDS
VPP
tDH
tDF
VPP
VCC
VCC
出力データ
tVPS
VCC+1
VCC
tVCS
CE
tCES
PGM
tPW
tOES
tOE
OE
tOPW*
【注】 * topwは図6.4 高速高信頼度プログラミングフローチャートに記載した値で定義されます。
図 6.5 PROM 書き込み／ベリファイタイミング
6.3.2 書き込み時の注意
（1）書き込みは規定された電圧、タイミングで行ってください。
PROM モード時のプログラム電圧（VPP ）は 12.5V です。
定格以上の電圧を加えると、製品の永久破壊に至りますので、注意してください。特
に PROM ライタのオーバシュートなどには十分注意してください。
PROM ライタの HN27C101 のルネサス仕様にセットすると、VPP は 12.5V になります。
（2）PROM ライタのソケット、ソケットアダプタおよび製品それぞれのインデックスが正
しく一致していないと、過剰電流によって製品が破壊することがあります。書き込み
前に正しく PROM ライタに装着されていることを必ず確認してください。
（3）書き込み中はソケットアダプタおよび製品には触れないようにしてください。接触不
良により書き込み不良となる場合があります。
（4）プログラミングモードは、ページプログラミング方式をサポートしていませんので、
プログラミングモードの設定には注意してください。
152
6. ROM
（5）P ROM ライタでプログラムする際に、アドレスは必ず H'0000∼H'EDF F に設定してく
ださい。誤って H'EE00 以降にプログラムすると、P ROM の書き込みや確認ができな
くなるこ とがありますの で注意してく ださい。またプ ログラムする際 には H'EE00∼
H'1FFFF のアドレス領域のデータは H'FF としてください。
153
6. ROM
6.4 書き込み後の信頼性
データ書き込み後、デ ータ保持特性を向上させるために、150℃ の高温放置をしてスク
リーニングを行うと大変有効です。高温放置は、スクリーニングのひとつであり、PROM
メモリセルの初期のデータ保持不良を短時間で除くことができます。
図 6.6 に推奨するスクリーニングフローを示します。
プログラムの書き込み
書き込み内容のベリファイ
無通電高温放置
125∼150℃、24∼48h
読み出し確認
実装
図 6.6 推奨スクリーニングフロー
同じ P ROM ライタでプログラミング中、書き 込み不良が連続して発生した場合には書
き込みを中止し、PROM ライタ、ソケットアダプタなどに異常がないか確認してください。
なお、書き込みあるいは高温放置後のプログラム確認において異常がありましたら、当
社技術担当にご連絡ください。
154
7. RAM
第 7 章 目次
7.1
概要............................................................................................................................................................................................................157
7.1.1
ブロック図............................................................................................................................................157
7. RAM
156
7. RAM
7.1 概要
H8/3822R、H8/3823R は 1k バイト、H8/3824R、H8/3824S、H8/3825R、H8/3825S、H8/3826R、
H8/3826S、H8/3827R、H8/3827S は 2k バイトの高速スタティック RAM を内蔵しています。
R AM は 16 ビット幅のデータバスで C PU と接続されており、バイトデータおよびワード
データにかかわらず 2 ステートの高速アクセスが可能です。
7.1.1 ブロック図
RAM のブロック図を図 7.1 に示します。
内部データバス（上位8ビット）
内部データバス（下位8ビット）
H'F780
H'F780
H'F781
H'F782
H'F782
H'F783
内蔵RAM
H'FF7E
H'FF7E
H'FF7F
偶数アドレス
奇数アドレス
図 7.1 RAM のブロック図（H8/3824R、H8/3824Sの場合）
157
7. RAM
158
8. I/Oポート
第８章 目次
8.1
概要............................................................................................................................................................................................................161
8.2
ポート 1....................................................................................................................................................................................................163
8.3
8.4
8.5
8.6
8.2.1
概要...........................................................................................................................................................163
8.2.2
レジスタの構成と説明...................................................................................................................163
8.2.3
端子機能.................................................................................................................................................168
8.2.4
端子状態.................................................................................................................................................170
8.2.5
入力プルアップ MOS......................................................................................................................170
ポート 3....................................................................................................................................................................................................171
8.3.1
概要...........................................................................................................................................................171
8.3.2
レジスタの構成と説明...................................................................................................................171
8.3.3
端子機能.................................................................................................................................................175
8.3.4
端子状態.................................................................................................................................................176
8.3.5
入力プルアップ MOS......................................................................................................................177
ポート 4....................................................................................................................................................................................................178
8.4.1
概要...........................................................................................................................................................178
8.4.2
レジスタの構成と説明...................................................................................................................178
8.4.3
端子機能.................................................................................................................................................180
8.4.4
端子状態.................................................................................................................................................181
ポート 5....................................................................................................................................................................................................182
8.5.1
概要...........................................................................................................................................................182
8.5.2
レジスタの構成と説明...................................................................................................................182
8.5.3
端子機能.................................................................................................................................................185
8.5.4
端子状態.................................................................................................................................................186
8.5.5
入力プルアップ MOS......................................................................................................................186
ポート 6....................................................................................................................................................................................................187
8.6.1
概要...........................................................................................................................................................187
8.6.2
レジスタの構成と説明...................................................................................................................187
8. I/Oポート
8.7
8.8
8.9
8.10
8.11
8.12
8.6.3
端子機能.................................................................................................................................................189
8.6.4
端子状態.................................................................................................................................................189
8.6.5
入力プルアップ MOS......................................................................................................................189
ポート 7....................................................................................................................................................................................................190
8.7.1
概要...........................................................................................................................................................190
8.7.2
レジスタの構成と説明...................................................................................................................190
8.7.3
端子機能.................................................................................................................................................192
8.7.4
端子状態.................................................................................................................................................192
ポート 8....................................................................................................................................................................................................193
8.8.1
概要...........................................................................................................................................................193
8.8.2
レジスタの構成と説明...................................................................................................................193
8.8.3
端子機能.................................................................................................................................................195
8.8.4
端子状態.................................................................................................................................................196
ポート A...................................................................................................................................................................................................197
8.9.1
概要...........................................................................................................................................................197
8.9.2
レジスタの構成と説明...................................................................................................................197
8.9.3
端子機能.................................................................................................................................................199
8.9.4
端子状態.................................................................................................................................................199
ポート B...................................................................................................................................................................................................200
8.10.1
概要...........................................................................................................................................................200
8.10.2
レジスタの構成と説明...................................................................................................................200
入出力データ反転機能....................................................................................................................................................................201
8.11.1
概要...........................................................................................................................................................201
8.11.2
レジスタの構成と説明...................................................................................................................201
8.11.3
シリアルポートコントロールレジスタを書き換える際の注意事項....................203
使用上の注意事項..............................................................................................................................................................................204
8.12.1
160
未使用端子の処理.............................................................................................................................204
8. I/Oポート
8.1 概要
本 LSI は、8 ビット入出力ポートを 6 本、4 ビット入出力ポートを 1 本、3 ビット入出力
ポートを 1 本、8 ビット入力専用ポートを 1 本、および 1 ビット入力専用ポートを 1 本備
えています。
各ポートの機能一覧を表 8.1 に示します。
各ポートは、入出力を制御するポートコントロールレジスタ（PCR）と、出力データを
格納するポートデータレジスタ（PDR）から構成され、ビット単位に入出力を制御できま
す。P CR 、P DR に 対してのビット操作命令の 実行については、「2 .9 .2 ビ ット操作命令
使用上の注意事項」を参照してください。
ポート 5、6、7、8、A は液晶表示用セグメント端子、コモン端子と兼用されており、8
ビット単位で選択できます。
各ポートのブロック図は「付録 C. I/Oポートブロック図」を参照してください。
161
8. I/Oポート
表 8.1 ポートの機能
機能切り替え
ポート
ポート 1
概要
・8 ビット入出力ポート
端子
P17∼P15/
・入力プルアップ MOS 選択 IRQ3∼IRQ1/
可
兼用機能
制御レジスタ
外部割り込み 3∼1
PMR1
タイマイベント入力端子 TMIF, TMIC
TCRF, TMC
外部割り込み 4 および A / D 変換器の
PMR1, AMR
TMIF,TMIC
P14/ IRQ4/ADTRG
外部トリガ
P13/TMIG
タイマ G インプットキャプチャ入力
PMR1
P12, P11/
タイマ Fアウトプットコンペア出力
PMR1
タイマ A クロック出力
PMR1
SCI31のデータ出力（TXD31）、データ入力
PMR3
TMOFH, TMOFL
P10/TMOW
ポート 3
・8 ビット入出力ポート
P37/AEVL
・入力プルアップ MOS 選択 P36/AEVH
可
P35/TXD31
（RXD31）、クロック入出力（SCK31）および非 SCR31
同期カウンタのイベント入力端子 AEVL、AEVH SMR31
・大電流ポート（H8/3827R P34/RXD31
シリーズ）
P33/SCK31
P32/RESO
リセット出力、タイマ C カウントアップ／ダウ PMR3
P31/UD
ン選択入力および 14 ビット PWM 出力
P30/PWM
ポート 4
・1 ビット入力専用ポー
ト
・3 ビット入出力ポート
P43/IRQ0
外部割り込み 0
PMR3
P42/TXD32
SCI32のデータ出力（TXD32）、データ入力
SCR32
P41/RXD32
（RXD32）、クロック入出力（SCK32）
SMR32
P40/SCK32
ポート 5
・8 ビット入出力ポート
P57∼P50/
・入力プルアップ MOS 選択 WKP7∼WKP0/
可
ポート 6
・8 ビット入出力ポート
ウェイクアップ入力（WKP7∼WKP0）、セグメ PMR5
ント出力（SEG8∼SEG1）
LPCR
セグメント出力（SEG16∼SEG9）
LPCR
セグメント出力（SEG24∼SEG17）
LPCR
P87/SEG32/CL1
セグメント出力（SEG32∼SEG25）
LPCR
P86/SEG31/CL2
セグメント外部拡張用ラッチクロック（CL1）、
P85/SEG30/DO
シフトクロック（CL2）、表示データ（DO ）、
P84/SEG29/M
交流化信号（M ）
SEG8∼SEG1
P67∼P60/
・入力プルアップ MOS 選択 SEG16∼SEG9
可
ポート 7
・8 ビット入出力ポート
P77∼P70/
SEG24∼SEG17
ポート 8
・8 ビット入出力ポート
P83∼P80/
SEG28∼SEG25
ポート A
・4 ビット入出力ポート
PA3∼PA0/
コモン出力（COM 4∼COM 1）
LPCR
A/D 変換器のアナログ入力
AMR
COM 4∼COM 1
ポート B
・8 ビット入力ポート
PB7∼PB0/
AN7∼AN0
162
8. I/Oポート
8.2 ポート 1
8.2.1 概要
ポート 1 は、8 ビットの入出力ポートです。ポート 1 の各端子は、図 8 .1 に示す構成に
なっています。
P17/IRQ3/TMIF
P16/IRQ2
ポ
P15/IRQ1/TMIC
ー
P14/IRQ4/ADTRG
ト
P13/TMIG
1
P12/TMOFH
P11/TMOFL
P10/TMOW
図 8.1 ポート 1 の端子構成
8.2.2 レジスタの構成と説明
表 8.2 にポート 1 のレジスタ構成を示します。
表 8.2 レジスタ構成
名称
略称
R/W
初期値
アドレス
ポートデータレジスタ 1
PDR1
R/W
H'00
H'FFD4
ポートコントロールレジスタ 1
PCR1
W
H'00
H'FFE4
ポートプルアップコントロールレジスタ 1
PUCR1
R/W
H'00
H'FFE0
ポートモードレジスタ 1
PMR1
R/W
H'00
H'FFC8
163
8. I/Oポート
（1）ポートデータレジスタ 1（PDR1）
ビット：
7
6
5
4
3
2
1
0
P17
P16
P15
P14
P13
P12
P11
P10
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR1 は、ポート 1 の各端子 P1 7∼P1 0 のデータを格納する 8 ビットのレジスタです。
PCR1 が 1 のとき、ポート 1 のリードを行うと、PDR1 の値を直接リードします。そのた
め端子状態の影響を受けません。P CR 1 が 0 のとき、ポート 1 のリードを行うと、端子状
態が読み出されます。
リセット時、PDR1 は H'00 にイニシャライズされます。
（2）ポートコントロールレジスタ 1（PCR1）
ビット：
7
6
5
4
3
2
1
0
PCR17
PCR16
PCR15
PCR14
PCR13
PCR12
PCR11
PCR10
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
PCR1 は、ポート 1 の各端子 P1 7∼P1 0 の入出力をビットごとに制御します。PCR1 に 1 を
セットすると対応する P1 7∼P1 0 端子は出力端子となり、0 にクリアすると入力端子となり
ます。PMR1 により当該端子が汎用入出力に設定されている場合には、PCR1 および PDR1
の設定が有効となります。
リセット時、PCR1 は H'00 にイニシャライズされます。
本レジスタはライト専用ですが、リードした場合各ビットは常に 1 が読み出されます。
（3）ポートプルアップコントロールレジスタ 1（PUCR1）
ビット：
7
6
5
4
3
2
1
0
PUCR17
PUCR16
PUCR15
PUCR14
PUCR13
PUCR12
PUCR11
PUCR10
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PUCR1 は、ポート 1 の各端子 P1 7∼P1 0 のプルアップ MOS をビットごとに制御します。
P CR 1 が 0 の状態で P UCR 1 に 1 をセットすると対応するプルアップ MOS は ON 状態と
なり、0 にクリアすると OFF 状態となります。
リセット時、PUCR1 は H'00 にイニシャライズされます。
164
8. I/Oポート
（4）ポートモードレジスタ 1（PMR1）
ビット：
7
6
IRQ3
IRQ2
初期値：
0
0
R/W ：
R/W
R/W
5
4
3
IRQ4
TMIG
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
IRQ1
2
TMOFH
1
TMOFL
0
TMOW
P MR 1 は、8 ビットのリード／ライト可能なレジスタで、ポート 1 の各端子機能の切り
替えを制御します。
リセット時、PMR1 は H'00 にイニシャライズされます。
ビット 7：P17/IRQ3/TMIF端子機能切り替え（IRQ3）
P1 7/IR Q3/TMIF 端子を P1 7 端子として使用するか、IRQ3/TMIF 端子として使用するかを設
定します。
ビット 7
説明
IRQ3
【注】
0
P17 入出力端子として機能
1
IRQ3/TMIF入力端子として機能
（初期値）
IRQ3/TMIF端子は立ち上がり／立ち下がりエッジセンスを選択できます。TMIF端子の設定
については、「9.4.2（3）タイマコントロールレジスタ F（TCRF）」を参照してください。
ビット 6：P16/IRQ2 端子機能切り替え（IRQ2）
P1 6/IRQ2 を P1 6 端子として使用するか、IRQ2 端子として使用するかを設定します。
ビット 6
説明
IRQ2
【注】
0
P16 入出力端子として機能
1
IRQ2 入力端子として機能
（初期値）
IRQ2 端子は立ち上がり／立ち下がりエッジセンスを選択できます。
165
8. I/Oポート
ビット 5：P15/IRQ1/ TMIC端子機能切り替え（IRQ1）
P 15/IR Q1/TMIC 端子を P 15 端子として使用するか、IR Q1/TMIC 端子として使用するかを
設定します。
ビット 5
説明
IRQ1
0
P15 入出力端子として機能
1
IRQ1/ TMIC入力端子として機能
（初期値）
IRQ1/TMIC端子は立ち上がり／立ち下がりエッジセンスを選択できます。
【注】
TMIC端子の設定については、「9.3.2（1） タイマモードレジスタ C（TMC）」を参照し
てください。
ビット 4：P14/IRQ4/ADTRG 端子機能切り替え（IRQ4）
P 14/IR Q4/ADT RG 端子を P 14 端子として使用するか、IR Q4/ADT RG 端子として使用する
かを設定します。
ビット 4
説明
IRQ4
0
P14 入出力端子として機能
1
IRQ4/ADTRG 入力端子として機能
（初期値）
ADTRG 端子の設定については「12.3.2 外部トリガによる A/D 変換器の起動」を参照して
【注】
ください。
ビット 3：P13/TMIG端子機能切り替え（TMIG）
P1 3/TMIG 端子を P1 3 端子として使用するか、TMIG 端子として使用するかを設定します。
ビット 3
説明
TMIG
0
P13 入出力端子として機能
1
TMIG入力端子として機能
（初期値）
ビット 2：P12/TMOFH 端子機能切り替え（TMOFH）
P 12/TMOF H 端子を P 12 端子として使用するか、TMOF H 端子として使用するかを設定し
ます。
ビット 2
説明
TMOFH
166
0
P12 入出力端子として機能
1
TMOFH 出力端子として機能
（初期値）
8. I/Oポート
ビット 1：P11/TMOFL端子機能切り替え（TMOFL）
P 11/TMOF L 端子を P 11 端子として使用するか、TMOF L 端子として使用するかを設定し
ます。
ビット 1
説明
TMOFL
0
P11 入出力端子として機能
1
TMOFL出力端子として機能
（初期値）
ビット 0：P10/TMOW 端子機能切り替え（TMOW ）
P1 0/TMOW 端子を P1 0 端子として使用するか、TMOW 端子として使用するかを設定しま
す。
ビット 0
説明
TMOW
0
P10 入出力端子として機能
1
TMOW 出力端子として機能
（初期値）
167
8. I/Oポート
8.2.3 端子機能
表 8.3 にポート 1 の端子機能を示します。
表 8.3 ポート 1 の端子機能
端子
選択方法と端子機能
P17/IRQ3/
PMR1 の IRQ3、TCRFの CKSL2∼CKSL0、PCR1 の PCR17 の組み合わせで次のよう
TMIF
に切り替わります。
IRQ3
PCR17
0
0
CKSL2∼CKSL0
端 子 機 能
1
1
＊
P17入力端子
＊
0＊＊以外
P17出力端子
0＊＊
IRQ3/TMIF
IRQ3入力端子
入力端子
【注】 TMIF入力端子として使用する場合には、IENR1のIEN3を"0"にクリアして、IRQ3
割り込みを禁止してください。
P16/IRQ2
PMR1 の IRQ2、PCR1 の PCR16 の組み合わせで次のように切り替わります｡
IRQ2
0
1
PCR16
0
1
＊
端 子 機 能
P16入力端子
P16出力端子
IRQ2入力端子
P15/IRQ1/
PMR1 の IRQ1、TMC の TMC2∼TMC0、PCR1 の PCR15 の組み合わせで、次のよう
TMIC
に切り替わります｡
IRQ1
PCR15
0
端 子 機 能
1
0
TMC2∼TMC0
1
＊
P15入力端子
＊
111以外
P15出力端子
111
IRQ1/TMIC
IRQ1入力端子
入力端子
【注】 TMIC入力端子として使用する場合には、IENR1のIEN1を"0"にクリアして、IRQ1
割り込みを禁止してください。
P14/IRQ4/
PMR1 の IRQ4と AMR の TRGE、PCR1 の PCR14 の組み合わせで、次のように切り
ADTRG
替わります。
IRQ4
PCR14
0
0
TRGE
端 子 機 能
【注】
168
1
1
＊
P14入力端子
＊
0
P14出力端子
IRQ4入力端子
1
IRQ4/ADTRG
入力端子
ADTRG入力端子として使用する場合にはIENR1のIEN4を"0"にクリアしてIRQ4割り込
みを禁止してください。
8. I/Oポート
端子
P13/TMIG
選択方法と端子機能
PMR1の TMIGと PCR1 の PCR13 の組み合わせで、次のように切り替わります。
TMIG
0
1
PCR13
0
1
端 子 機 能
P13入力端子
P13出力端子
＊
TMIG入力端子
P12/TMOFH PMR1 の TMOFH と PCR1 の PCR12 の組み合わせで、次のように切り替わります。
TMOFH
0
1
PCR12
0
1
＊
端 子 機 能
P12入力端子
P12出力端子
TMOFH出力端子
P11/TMOFL PMR1の TMOFLと PCR1 の PCR11 の組み合わせで、次のように切り替わります。
TMOFL
P10/TMOW
0
1
PCR11
0
1
＊
端 子 機 能
P11入力端子
P11出力端子
TMOFL出力端子
PMR1 の TMOW と PCR1 の PCR10 の組み合わせで、次のように切り替わります。
TMOW
0
1
PCR10
0
1
＊
端 子 機 能
P10入力端子
P10出力端子
TMOW出力端子
＊：Don't care
169
8. I/Oポート
8.2.4 端子状態
各動作モードにおけるポート 1 の端子状態を表 8.4 に示します。
表 8.4 ポート 1 の端子状態
端子名
リセット
スリープ
ハイ
保持
P17/IRQ3
/TMIF
P16/IRQ2
サブスリープ スタンバイ
保持
ウォッチ
ハイ
インピー
インピー
ダンス
ダンス*
サブアクティブ アクティブ
保持
動作
動作
P15/IRQ1
/TMIC
P14/IRQ4
/ADTRG
P13/TMIG
P12/TMOFH
P11/TMOFL
P10/TMOW
【注】
*
プルアップ MOS が ON 状態では Highレベル出力となります。
8.2.5 入力プルアップ MOS
ポート 1 は、プログラムで制御可能な入力プルアップ MOS を内蔵しています。P CR 1
が 0 にクリアされている状態で PUCR1 に 1 をセットすると入力プルアップ MOS は ON 状
態となります。また、入力プルアップ MOS はリセット時、OFF 状態になります。
PCR1n
0
1
PUCR1n
0
1
＊
入力プルアップ MOS
OFF
ON
OFF
＊：Don't care （n＝7∼0）
170
8. I/Oポート
8.3 ポート 3
8.3.1 概要
ポート 3 は、8 ビットの入出力ポートです。ポート 3 の各端子は、図 8 .2 に示す構成に
なっています。
P37/AEVL
P36/AEVH
ポ
P35/TXD31
ー
P34/RXD31
ト
P33/SCK31
3
P32/RESO
P31/UD
P30/PWM
図 8.2 ポート 3 の端子構成
8.3.2 レジスタの構成と説明
表 8.5 にポート 3 のレジスタ構成を示します。
表 8.5 レジスタ構成
名称
略称
R/W
初期値
アドレス
ポートデータレジスタ 3
PDR3
R/W
H'00
H'FFD6
ポートコントロールレジスタ 3
PCR3
W
H'00
H'FFE6
ポートプルアップコントロールレジスタ 3
PUCR3
R/W
H'00
H'FFE1
ポートモードレジスタ 3
PMR3
R/W
H'04
H'FFCA
171
8. I/Oポート
（1）ポートデータレジスタ 3（PDR3）
ビット：
7
6
5
4
3
2
1
0
P37
P36
P35
P34
P33
P32
P31
P30
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR3 は、ポート 3 の各端子 P3 7∼P3 0 のデータを格納する 8 ビットのレジスタです。
PCR3 が 1 のとき、ポート 3 のリードを行うと、PDR3 の値を直接リードします。そのた
め端子状態の影響を受けません。P CR 3 が 0 のとき、ポート 3 のリードを行うと、端子状
態が読み出されます。
リセット時、PDR3 は H'00 にイニシャライズされます。
（2）ポートコントロールレジスタ 3（PCR3）
ビット：
7
6
5
4
3
2
1
0
PCR37
PCR36
PCR35
PCR34
PCR33
PCR32
PCR31
PCR30
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
PCR3 は、ポート 3 の各端子 P3 7∼P3 0 の入出力をビットごとに制御します。PCR3 に 1 を
セットすると対応する P3 7∼P3 0 端子は出力端子となり、0 にクリアすると入力端子となり
ます。PMR3 により当該端子が汎用入出力に設定されている場合には、PCR3 および PDR3
の設定が有効となります。
リセット時、PCR3 は H'00 にイニシャライズされます。
本レジスタはライト専用です。リードした場合各ビットは常に 1 が読み出されます。
（3）ポートプルアップコントロールレジスタ 3（PUCR3）
ビット：
7
6
5
4
3
2
1
0
PUCR37
PUCR36
PUCR35
PUCR34
PUCR33
PUCR32
PUCR31
PUCR30
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PUCR3 は、ポート 3 の各端子 P3 7∼P3 0 のプルアップ MOS をビットごとに制御します。
P CR 3 が 0 の状態で P UCR 3 に 1 をセットすると対応するプルアップ MOS は ON 状態と
なり、0 にクリアすると OFF 状態となります。
リセット時、PUCR3 は H'00 にイニシャライズされます。
172
8. I/Oポート
（4）ポートモードレジスタ 3（PMR3）
ビット：
7
6
5
4
AEVL
AEVH
WDCKS
NCS
3
IRQ0
2
RESO
1
UD
0
PWM
初期値：
0
0
0
0
0
1
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P MR 3 は、8 ビットのリード／ライト可能なレジスタで、主にポート 3 の各端子機能の
切り替えを制御します。
リセット時、PMR3 は H'04 にイニシャライズされます。
ビット 7：P37/AEVL端子機能切り替え（AEVL）
P3 7/AEVL 端子を P3 7 端子として使用するか、AEVL 端子として使用するかを設定します。
ビット 7
説明
AEVL
0
P37 入出力端子として機能
1
AEVL入力端子として機能
（初期値）
ビット 6：P36/AEVH端子機能切り替え（AEVH）
P 36/AEVH 端子を P 36 端子として使用するか、AEV H 端子として使用するかを設定しま
す。
ビット 6
説明
AEVH
0
P36 入出力端子として機能
1
AEVH 入力端子として機能
（初期値）
ビット 5：ウォッチドッグタイマソースクロック選択（WDCKS）
ウォッチドッグタイマのソースクロックの選択を行います。
ビット 5
説明
WDCKS
0
φ/8192 を選択
1
φ w/32 を選択
（初期値）
173
8. I/Oポート
ビット 4：TMIGノイズキャンセラセレクト（NCS）
インプットキャプチャ入力信号（TMIG）のノイズ除去回路の制御を行います。
ビット 4
説明
NCS
0
ノイズ除去機能なし
1
ノイズ除去機能あり
（初期値）
ビット 3：P43/IRQ0 端子機能切り替え（IRQ0）
P4 3/IRQ0 端子を P4 3 端子として使用するか、IRQ0 端子として使用するかを設定します。
ビット 3
IRQ0
説明
0
P43 入力端子として機能
1
IRQ0 入力端子として機能
（初期値）
ビット 2：P32/RESO 端子機能切り替え（RESO）
P3 2/RESO 端子を P3 2 端子として使用するか、RESO 端子として使用するかを設定します。
ビット 2
RESO
説明
0
P32 入出力端子として機能
1
RESO 出力端子として機能
（初期値）
ビット 1：P31/UD 端子機能切り替え（UD）
P3 1/UD 端子を P3 1 端子として使用するか、UD 端子として使用するかを設定します。
ビット 1
説明
UD
0
P31 入出力端子として機能
1
UD 入力端子として機能
（初期値）
ビット 0：P30/PWM 端子機能切り替え（PWM ）
P3 0/PWM 端子を P3 0 端子として使用するか、PWM 端子として使用するかを設定します。
ビット 0
説明
PWM
174
0
P30 入出力端子として機能
1
PWM 出力端子として機能
（初期値）
8. I/Oポート
8.3.3 端子機能
表 8.6 にポート 3 の端子機能を示します。
表 8.6 ポート 3 の端子機能
端子
P37/AEVL
選択方法と端子機能
PMR3の AEVLと PCR3 の PCR37 の組み合わせで、次のように切り替わります。
0
AEVL
P36/AEVH
PCR37
0
1
＊
端 子 機 能
P37入力端子
P37出力端子
AEVL入力端子
PMR3 の AEVH と PCR3 の PCR36 の組み合わせで、次のように切り替わります。
0
AEVH
P35/TXD31
1
1
PCR36
0
1
＊
端 子 機 能
P36入力端子
P36出力端子
AEVH入力端子
SCR3-1 の TE31 、SPCR の SPC31、PCR3 の PCR35 の組み合わせで、次のように切
り替わります。
P34/RXD31
SPC31
0
1
TE31
0
1
PCR35
0
1
＊
端 子 機 能
P35入力端子
P35出力端子
TXD31出力端子
SCR3-1 の RE31 と PCR3 の PCR34 の組み合わせで、次のように切り替わります。
0
RE31
P33/SCK31
1
PCR34
0
1
＊
端 子 機 能
P34入力端子
P34出力端子
RXD31入力端子
SCR3-1 の CKE311、CKE310、SMR31 および PCR3 の PCR33 で、次のように切り
替わります。
CKE311
0
CKE310
1
0
COM31
1
0
1
＊
＊
＊
PCR33
0
1
＊
＊
端 子 機 能
P33入力端子
P33出力端子
SCK31出力端子
SCK31入力端子
＊：Don't care
175
8. I/Oポート
端子
P32/RESO
選択方法と端子機能
PMR3 の RESO と PCR3 の PCR32 の組み合わせで、次のように切り替わります。
0
RESO
1
PCR32
0
1
＊
端 子 機 能
P32入力端子
P32出力端子
RESO出力端子
PMR3 の UD と PCR3 の PCR31 の組み合わせで、次のように切り替わります。
P31/UD
0
UD
P30/PWM
1
PCR31
0
1
＊
端 子 機 能
P31入力端子
P31出力端子
UD入力端子
PMR3 の PWM および PCR3 の PCR30 の組み合わせで、次のように切り替わります。
1
0
PWM
PCR30
0
1
＊
端 子 機 能
P30入力端子
P30出力端子
PWM出力端子
＊：Don't care
8.3.4 端子状態
各動作モードにおけるポート 3 の端子状態を表 8.7 に示します。
表 8.7 ポート 3 の端子状態
端子名
リセット
スリープ
サブスリープ スタンバイ
P37/AEVL
ハイ
保持
P36/AEVH
インピー
インピー
P35/TXD31
ダンス
ダンス*
保持
ハイ
ウォッチ
サブアクティブ アクティブ
保持
P34/RXD31
P33/SCK31
P32/RESO
リセット
出力
P31/UD
ハイ
P30/PWM
インピー
ダンス
【注】
176
*
プルアップ MOS が ON 状態では Highレベル出力となります。
動作
動作
8. I/Oポート
8.3.5 入力プルアップ MOS
ポート 3 は、プログラムで制御可能な入力プルアップ MOS を内蔵しています。P CR 3
が 0 にクリアされている状態で PUCR3 に 1 をセットすると入力プルアップ MOS は ON 状
態となります。また、入力プルアップ MOS はリセット時、OFF 状態になります。
PCR3n
0
1
PUCR3n
0
1
＊
入力プルアップ MOS
OFF
ON
OFF
＊：Don't care （n＝7∼0）
177
8. I/Oポート
8.4 ポート 4
8.4.1 概要
ポート 4 は、3 ビットの入出力ポートと 1 ビットの入力専用ポートです。ポート 4 の各
端子は、図 8.3 に示す構成になっています。
ポ
P43/IRQ0
ー
P42/TXD32
ト
P41/RXD32
4
P40/SCK32
図 8.3 ポート 4 の端子構成
8.4.2 レジスタの構成と説明
表 8.8 にポート 4 のレジスタ構成を示します。
表 8.8 レジスタ構成
名称
178
略称
R/W
初期値
アドレス
ポートデータレジスタ 4
PDR4
R/W
H'F8
H'FFD7
ポートコントロールレジスタ 4
PCR4
W
H'F8
H'FFE7
8. I/Oポート
（1）ポートデータレジスタ 4（PDR4）
ビット：
7
6
5
4
3
2
1
0
—
—
—
—
P43
P42
P41
P40
初期値：
1
1
1
1
1
0
0
0
R/W ：
—
—
—
—
R
R/W
R/W
R/W
PDR4 は、ポート 4 の各端子 P4 2∼P4 0 のデータを格納する8ビットのレジスタです。PCR4
が 1 のとき、ポート 4 のリードを行うと、P DR4 の値を直接リードします。そのため端子
状態の影響を受けません。P CR 4 が 0 のとき、ポート 4 のリードを行うと、端子状態が読
み出されます。
リセット時、PDR4 は H'F8 にイニシャライズされます。
（2）ポートコントロールレジスタ 4（PCR4）
ビット：
7
6
5
4
3
2
1
0
—
—
—
—
—
PCR42
PCR41
PCR40
初期値：
1
1
1
1
1
0
0
0
R/W ：
—
—
—
—
—
W
W
W
PCR4 は、ポート 4 の各端子 P4 2∼P4 0 の入出力をビットごとに制御します。PCR4 に 1 を
セットすると対応する P4 2∼P4 0 端子は出力端子となり、0 にクリアすると入力端子となり
ます。SCR3-2 により当該端子が汎用入出力に設定されている場合には、PCR4 および PDR4
の設定が有効となります。
リセット時、PCR4 は H'F8 にイニシャライズされます。
本レジスタはライト専用です。リードした場合各ビットは常に 1 が読み出されます。
179
8. I/Oポート
8.4.3 端子機能
表 8.9 にポート 4 の端子機能を示します。
表 8.9 ポート 4 の端子機能
端子
P43/IRQ0
P42/TXD32
選択方法と端子機能
PMR3 の IRQ0により、次のように切り替わります。
IRQ0
0
1
端 子 機 能
P43入力端子
IRQ0入力端子
SCR3-2 の TE32 、SPCR の SPC32、PCR4 の PCR42 の組み合わせで、次のように切
り替わります。
P41/RXD32
SPC32
0
1
TE32
0
1
PCR42
0
1
＊
端 子 機 能
P42入力端子
P42出力端子
TXD32出力端子
SCR3-2 の RE32 と PCR4 の PCR41 の組み合わせで、次のように切り替わります。
0
RE32
P40/SCK32
1
PCR41
0
1
＊
端 子 機 能
P41入力端子
P41出力端子
RXD32入力端子
SCR3-2 の CKE1、CKE0、SMR32 の COM32 、および PCR4 の PCR40 の組み合わせ
で、次のように切り替わります。
0
CKE1
CKE0
1
0
COM32
0
1
PCR40
0
1
端 子 機 能
P40入力端子
P40出力端子
＊
1
＊
＊
＊
＊
SCK32出力端子 SCK32入力端子
＊：Don't care
180
8. I/Oポート
8.4.4 端子状態
各動作モードにおけるポート 4 の端子状態を表 8.10 に示します。
表 8.10 ポート 4 の端子状態
端子名
リセット
スリープ
サブスリープ スタンバイ
P43/IRQ0
ハイ
保持
P42/TXD32
インピー
インピー
P41/RXD32
ダンス
ダンス
保持
ハイ
ウォッチ
保持
サブアクティブ アクティブ
動作
動作
P40/SCK32
181
8. I/Oポート
8.5 ポート 5
8.5.1 概要
ポート 5 は、8 ビットの入出力ポートです。ポート 5 の各端子は、図 8 .4 に示す構成に
なっています。
P57/WKP7/SEG8
P56/WKP6/SEG7
ポ
P55/WKP5/SEG6
ー
P54/WKP4/SEG5
ト
P53/WKP3/SEG4
５
P52/WKP2/SEG3
P51/WKP1/SEG2
P50/WKP0/SEG1
図 8.4 ポート 5 の端子構成
8.5.2 レジスタの構成と説明
表 8.11 にポート 5 のレジスタ構成を示します。
表 8.11 レジスタ構成
名称
182
略称
R/W
初期値
アドレス
ポートデータレジスタ 5
PDR5
R/W
H'00
H'FFD8
ポートコントロールレジスタ 5
PCR5
W
H'00
H'FFE8
ポートプルアップコントロールレジスタ 5
PUCR5
R/W
H'00
H'FFE2
ポートモードレジスタ 5
PMR5
R/W
H'00
H'FFCC
8. I/Oポート
（1）ポートデータレジスタ 5（PDR5）
ビット：
7
6
5
4
3
2
1
0
P57
P56
P55
P54
P53
P52
P51
P50
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR5 は、ポート 5 の各端子 P5 7∼P5 0 のデータを格納する 8 ビットのレジスタです。
PCR5 が 1 のとき、ポート 5 のリードを行うと、PDR5 の値を直接リードします。そのた
め端子状態の影響を受けません。P CR 5 が 0 のとき、ポート 5 のリードを行うと、端子状
態が読み出されます。
リセット時、PDR5 は H'00 にイニシャライズされます。
（2）ポートコントロールレジスタ 5（PCR5）
ビット：
7
6
5
4
3
2
1
0
PCR57
PCR56
PCR55
PCR54
PCR53
PCR52
PCR51
PCR50
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
PCR5 は、ポート 5 の各端子 P5 7∼P5 0 の入出力をビットごとに制御します。PCR5 に 1 を
セットすると対応する P5 7∼P5 0 端子は出力端子となり、0 にクリアすると入力端子となり
ます。P MR 5、LP CR の S GS3∼S GS0 により当該端子が汎用入出力に設定されている場合
には、PCR5 および PDR5 の設定が有効となります。
リセット時、PCR5 は H'00 にイニシャライズされます。
本レジスタはライト専用です。リードした場合各ビットは常に 1 が読み出されます。
（3）ポートプルアップコントロールレジスタ 5（PUCR5）
ビット：
7
6
5
4
3
2
1
0
PUCR57
PUCR56
PUCR55
PUCR54
PUCR53
PUCR52
PUCR51
PUCR50
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PUCR5 は、ポート 5 の各端子 P5 7∼P5 0 のプルアップ MOS をビットごとに制御します。
P CR 5 が 0 の状態で P UCR 5 に 1 をセットすると対応するプルアップ MOS は ON 状態と
なり、0 にクリアすると OFF 状態となります。
リセット時、PUCR5 は H'00 にイニシャライズされます。
183
8. I/Oポート
（4）ポートモードレジスタ 5（PMR5）
ビット：
7
6
5
4
3
2
1
0
WKP 7
WKP 6
WKP 5
WKP 4
WKP 3
WKP 2
WKP 1
WKP 0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P MR 5 は、8 ビットのリード／ライト可能なレジスタで、ポート 5 の各端子機能の切り
替えを制御します。
リセット時、PMR5 は H'00 にイニシャライズされます。
ビット n：P5n/WKPn/SEGn+1端子機能切り替え（WKPn）
P 5n/WKP n/SEG n+1 端子を S EGn+1 端子として使用しない場合に、P 5n 端子として使用する
か、WKPn 端子として使用するかを設定します。
ビット n
説明
WKPn
0
P5n 入出力端子として機能
1
WKP n 入力端子として機能
（初期値）
（n＝7∼0）
【注】
SEGn+1 と し ての 使 用 に つ い ては 、 「 1 3.2.1
（LPCR）」を参照してください。
184
LCD ポ ート コ ン ト ロ ー ルレ ジ ス タ
8. I/Oポート
8.5.3 端子機能
表 8.12 にポート 5 の端子機能を示します。
表 8.12 ポート 5 の端子機能
端子
選択方法と端子機能
P57/WKP 7
PMR5 の WKP n、PCR5 の PCR5n、および LPCRの SGS3∼SGS0 の組み合わせで、
/SEG8
次のように切り替わります。
（n＝7∼0）
∼
P50/WKP 0
/SEG1
SGS3∼
0＊＊＊
1＊＊＊
SGS0
0
WKPn
PCR5n
0
1
端 子 機 能
P5n入力端子
P5n出力端子
1
＊
＊
＊
WKPn入力端子 SEGn+1出力端子
＊：Don't care
185
8. I/Oポート
8.5.4 端子状態
各動作モードにおけるポート 5 の端子状態を表 8.13 に示します。
表 8.13 ポート 5 の端子状態
端子名
リセット
スリープ
ハイ
保持
P57/WKP 7
サブスリープ スタンバイ
保持
ウォッチ
ハイ
/SEG8
インピー
インピー
∼
ダンス
ダンス*
サブアクティブ アクティブ
保持
動作
動作
P50/WKP 0
/SEG1
【注】
*
プルアップ MOS が ON 状態では Highレベル出力となります。
8.5.5 入力プルアップ MOS
ポート 5 は、プログラムで制御可能な入力プルアップ MOS を内蔵しています。P CR 5
が 0 にクリアされている状態で PUCR5 に 1 をセットすると入力プルアップ MOS は ON 状
態となります。また、入力プルアップ MOS はリセット時、OFF 状態になります。
PCR5n
0
1
PUCR5n
0
1
＊
入力プルアップ MOS
OFF
ON
OFF
＊：Don't care （n＝7∼0）
186
8. I/Oポート
8.6 ポート 6
8.6.1 概要
ポート 6 は、8 ビットの入出力ポートです。ポート 6 の各端子は、図 8 .5 に示す構成に
なっています。
P67/SEG16
P66/SEG15
ポ
P65/SEG14
ー
P64/SEG13
ト
P63/SEG12
６
P62/SEG11
P61/SEG10
P60/SEG9
図 8.5 ポート 6 の端子構成
8.6.2 レジスタの構成と説明
表 8.14 にポート 6 のレジスタ構成を示します。
表 8.14 レジスタ構成
名称
略称
R/W
初期値
ポートデータレジスタ 6
PDR6
R/W
H'00
H'FFD9
ポートコントロールレジスタ 6
PCR6
W
H'00
H'FFE9
PUCR6
R/W
H'00
H'FFE3
ポートプルアップコントロールレジスタ 6
アドレス
187
8. I/Oポート
（1）ポートデータレジスタ 6（PDR6）
ビット：
7
6
5
4
3
2
1
0
P67
P66
P65
P64
P63
P62
P61
P60
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR6 は、ポート 6 の各端子 P6 7∼P6 0 のデータを格納する 8 ビットのレジスタです。
PCR6 が 1 のとき、ポート 6 のリードを行うと、PDR6 の値を直接リードします。そのた
め端子状態の影響を受けません。P CR 6 が 0 のとき、ポート 6 のリードを行うと、端子状
態が読み出されます。
リセット時、PDR6 は H'00 にイニシャライズされます。
（2）ポートコントロールレジスタ 6（PCR6）
ビット：
7
6
5
4
3
2
1
0
PCR67
PCR66
PCR65
PCR64
PCR63
PCR62
PCR61
PCR60
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
PCR6 は、ポート 6 の各端子 P6 7∼P6 0 の入出力をビットごとに制御します。PCR6 に 1 を
セットすると対応する P6 7∼P6 0 端子は出力端子となり、0 にクリアすると入力端子となり
ます。LP CR の S GS3∼S GS0 により当該 端子が汎用入出力 に設定されている 場合には、
PCR6 および PDR6 の設定が有効となります。
リセット時、PCR6 は H'00 にイニシャライズされます。
本レジスタはライト専用です。リードした場合各ビットは常に 1 が読み出されます。
（3）ポートプルアップコントロールレジスタ 6（PUCR6）
ビット：
7
6
5
4
3
2
1
0
PUCR67
PUCR66
PUCR65
PUCR64
PUCR63
PUCR62
PUCR61
PUCR60
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PUCR6 は、ポート 6 の各端子 P6 7∼P6 0 のプルアップ MOS をビットごとに制御します。
P CR 6 が 0 の状態で P UCR 6 に 1 をセットすると対応するプルアップ MOS は ON 状態と
なり、0 にクリアすると OFF 状態となります。
リセット時、PUCR6 は H'00 にイニシャライズされます。
188
8. I/Oポート
8.6.3 端子機能
表 8.15 にポート 6 の端子機能を示します。
表 8.15 ポート 6 の端子機能
端子
選択方法と端子機能
P67/SEG16
PCR6 の PCR6n と LPCRの SGS3∼SGS0 の組み合わせで、次のように切り替わりま
∼
す。
（n＝7∼0）
P60/SEG9
00＊＊、010＊
SGS3∼SGS0
011＊、1＊＊＊
PCR6n
0
1
＊
端 子 機 能
P6n入力端子
P6n出力端子
SEGn+9出力端子
＊：Don't care
8.6.4 端子状態
各動作モードにおけるポート 6 の端子状態を表 8.16 に示します。
表 8.16 ポート 6 の端子状態
端子名
リセット
スリープ
ハイ
保持
P67/SEG16
∼
P60/SEG9
【注】
*
サブスリープ スタンバイ
保持
ウォッチ
ハイ
インピー
インピー
ダンス
ダンス*
サブアクティブ アクティブ
保持
動作
動作
プルアップ MOS が ON 状態では Highレベル出力となります。
8.6.5 入力プルアップ MOS
ポート 6 は、プログラムで制御可能な入力プルアップ MOS を内蔵しています。P CR 6
が 0 にクリアされている状態で PUCR6 に 1 をセットすると入力プルアップ MOS は ON 状
態となります。また、入力プルアップ MOS はリセット時、OFF 状態になります。
PCR6n
0
1
PUCR6n
0
1
＊
入力プルアップ MOS
OFF
ON
OFF
＊：Don't care （n＝7∼0）
189
8. I/Oポート
8.7 ポート 7
8.7.1 概要
ポート 7 は、8 ビットの入出力ポートです。ポート 7 の各端子は、図 8 .6 に示す構成に
なっています。
P77/SEG24
P76/SEG23
ポ
P75/SEG22
ー
P74/SEG21
ト
P73/SEG20
7
P72/SEG19
P71/SEG18
P70/SEG17
図 8.6 ポート 7 の端子構成
8.7.2 レジスタの構成と説明
表 8.17 にポート 7 のレジスタ構成を示します。
表 8.17 レジスタ構成
名称
190
略称
R/W
初期値
アドレス
ポートデータレジスタ 7
PDR7
R/W
H'00
H'FFDA
ポートコントロールレジスタ 7
PCR7
W
H'00
H'FFEA
8. I/Oポート
（1）ポートデータレジスタ 7（PDR7）
ビット：
7
6
5
4
3
2
1
0
P77
P76
P75
P74
P73
P72
P71
P70
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR7 は、ポート 7 の各端子 P7 7∼P7 0 のデータを格納する 8 ビットのレジスタです。
PCR7 が 1 のとき、ポート 7 のリードを行うと、PDR7 の値を直接リードします。そのた
め端子状態の影響を受けません。P CR 7 が 0 のとき、ポート 7 のリードを行うと、端子状
態が読み出されます。
リセット時、PDR7 は H'00 にイニシャライズされます。
（2）ポートコントロールレジスタ 7（PCR7）
ビット：
7
6
5
4
3
2
1
0
PCR77
PCR76
PCR75
PCR74
PCR73
PCR72
PCR71
PCR70
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
PCR7 は、ポート 7 の各端子 P7 7∼P7 0 の入出力をビットごとに制御します。PCR7 に 1 を
セットすると対応する P7 7∼P7 0 端子は出力端子となり、0 にクリアすると入力端子となり
ます。LP CR の S GS3∼S GS0 により当該 端子が汎用入出力 に設定されている 場合には、
PCR7 および PDR7 の設定が有効となります。
リセット時、PCR7 は H'00 にイニシャライズされます。
本レジスタはライト専用です。リードした場合各ビットは常に 1 が読み出されます。
191
8. I/Oポート
8.7.3 端子機能
表 8.18 にポート 7 の端子機能を示します。
表 8.18 ポート 7 の端子機能
端子
選択方法と端子機能
P77/SEG24
PCR7 の PCR7n と LPCRの SGS3∼SGS0 の組み合わせで、次のように切り替わりま
∼
す。
（n＝7∼0）
P70/SEG17
00＊＊
SGS3∼SGS0
01＊＊、1＊＊＊
PCR7n
0
1
＊
端 子 機 能
P7n入力端子
P7n出力端子
SEGn+17出力端子
＊：Don't care
8.7.4 端子状態
各動作モードにおけるポート 7 の端子状態を表 8.19 に示します。
表 8.19 ポート 7 の端子状態
端子名
P77/SEG24
∼
P70/SEG17
192
リセット
スリープ
ハイ
保持
サブスリープ スタンバイ
保持
ハイ
インピー
インピー
ダンス
ダンス
ウォッチ
保持
サブアクティブ アクティブ
動作
動作
8. I/Oポート
8.8 ポート 8
8.8.1 概要
ポート 8 は、8 ビットの入出力ポートです。ポート 8 の各端子は、図 8 .7 に示す構成に
なっています。
P87/SEG32/CL1
P86/SEG31/CL2
ポ
P85/SEG30/DO
ー
P84/SEG29/M
ト
P83/SEG28
8
P82/SEG27
P81/SEG26
P80/SEG25
図 8.7 ポート 8 の端子構成
8.8.2 レジスタの構成と説明
表 8.20 にポート 8 のレジスタ構成を示します。
表 8.20 レジスタ構成
名称
略称
R/W
初期値
アドレス
ポートデータレジスタ 8
PDR8
R/W
H'00
H'FFDB
ポートコントロールレジスタ 8
PCR8
W
H'00
H'FFEB
193
8. I/Oポート
（1）ポートデータレジスタ 8（PDR8）
ビット：
7
6
5
4
3
2
1
0
P87
P86
P85
P84
P83
P82
P81
P80
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PDR8 は、ポート 8 の各端子 P8 7∼P8 0 のデータを格納する 8 ビットのレジスタです。
PCR8 が 1 のとき、ポート 8 のリードを行うと、PDR8 の値を直接リードします。そのた
め端子状態の影響を受けません。P CR 8 が 0 のとき、ポート 8 のリードを行うと、端子状
態が読み出されます。
リセット時、PDR8 は H'00 にイニシャライズされます。
（2）ポートコントロールレジスタ 8（PCR8）
ビット：
7
6
5
4
3
2
1
0
PCR87
PCR86
PCR85
PCR84
PCR83
PCR82
PCR81
PCR80
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
PCR8 は、ポート 8 の各端子 P8 7∼P8 0 の入出力をビットごとに制御します。PCR8 に 1 を
セットすると対応する P8 7∼P8 0 端子は出力端子となり、0 にクリアすると入力端子となり
ます。LP CR の S GS3∼S GS0 により当該 端子が汎用入出力 に設定されている 場合には、
PCR8 および PDR8 の設定が有効となります。
リセット時、PCR8 は H'00 にイニシャライズされます。
本レジスタはライト専用です。リードした場合各ビットは常に 1 が読み出されます。
194
8. I/Oポート
8.8.3 端子機能
表 8.21 にポート 8 の端子機能を示します。
表 8.21 ポート 8 の端子機能（1）
端子
選択方法と端子機能
P87/SEG32
PCR8 の PCR87 と LPCRの SGX、SGS3∼SGS0 の組み合わせで、次のように切り替
/CL1
わります。
SGS3∼SGS0
000＊
001＊、
01＊＊、
1＊＊＊
0000
SGX
0
0
1
＊
＊
SEG32出力端子
CL1出力端子
PCR87
端 子 機 能
0
1
P87入力端子 P87出力端子
P86/SEG31
PCR8 の PCR86 と LPCRの SGX、SGS3∼SGS0 の組み合わせで、次のように切り替
/CL2
わります。
SGS3∼SGS0
000＊
001＊、
01＊＊、
1＊＊＊
0000
SGX
0
0
1
＊
＊
SEG31出力端子
CL2出力端子
PCR86
端 子 機 能
0
1
P86入力端子 P86出力端子
P85/SEG30
PCR8 の PCR85 と LPCRの SGX、SGS3∼SGS0 の組み合わせで、次のように切り替
/DO
わります。
SGS3∼SGS0
000＊
001＊、
01＊＊、
1＊＊＊
0000
SGX
0
0
1
＊
＊
SEG30出力端子
D0出力端子
PCR95
端 子 機 能
0
1
P85入力端子 P85出力端子
P84/SEG29
PCR8 の PCR84 と LPCRの SGX、SGS3∼SGS0 の組み合わせで、次のように切り替
/M
わります。
SGS3∼SGS0
000＊
001＊、
01＊＊、
1＊＊＊
0000
SGX
0
0
1
＊
＊
SEG29出力端子
M出力端子
PCR94
端 子 機 能
0
1
P84入力端子 P84出力端子
＊：Don't care
195
8. I/Oポート
表 8.21 ポート 8 の端子機能（2）
端子
選択方法と端子機能
P83/SEG28
PCR8 の PCR8n と LPCRの SGS3∼SGS0 の組み合わせで、次のように切り替わりま
∼
す。
（n＝3∼0）
P80/SEG25
SGS3∼SGS0
001＊、01＊＊、1＊＊＊
000＊
PCR8n
0
1
＊
端 子 機 能
P8n入力端子
P8n出力端子
SEGn+25出力端子
＊：Don't care
8.8.4 端子状態
各動作モードにおけるポート 8 の端子状態を表 8.22 に示します。
表 8.22 ポート 8 の端子状態
端子名
リセット
スリープ
P87/SEG32 /CL1
ハイ
保持
P86/SEG31 /CL2 インピー
P85/SEG30 /DO
P84/SEG29 /M
P83/SEG28
∼
P80/SEG25
196
ダンス
サブスリープ スタンバイ
保持
ハイ
インピー
ダンス
ウォッチ
保持
サブアクティブ アクティブ
動作
動作
8. I/Oポート
8.9 ポート A
8.9.1 概要
ポート A は、4 ビットの入出力ポートです。ポート A の各端子は、図 8.8 に示す構成に
なっています。
ポ
PA3/COM4
ー
PA2/COM3
ト
PA1/COM2
A
PA0/COM1
図 8.8 ポート A の端子構成
8.9.2 レジスタの構成と説明
表 8.23 にポート A のレジスタ構成を示します。
表 8.23 レジスタ構成
名称
略称
R/W
初期値
アドレス
ポートデータレジスタ A
PDRA
R/W
H'F0
H'FFDD
ポートコントロールレジスタ A
PCRA
W
H'F0
H'FFED
197
8. I/Oポート
（1）ポートデータレジスタ A（PDRA）
ビット：
7
6
5
4
3
2
1
0
—
—
—
—
PA3
PA2
PA1
PA0
初期値：
1
1
1
1
0
0
0
0
R/W ：
—
—
—
—
R/W
R/W
R/W
R/W
PDRA は、ポート A の各端子 PA3∼PA0 のデータを格納する 8 ビットのレジスタです。
PCRA が 1 のとき、ポート A のリードを行うと、PDRA の値を直接リードします。その
ため端子状態の影響を受けません。PCRA が 0 のとき、ポート A のリードを行うと、端子
状態が読み出されます。
リセット時、PDRA は H'F0 にイニシャライズされます。
（2）ポートコントロールレジスタ A（PCRA）
ビット：
7
6
5
4
3
2
1
0
—
—
—
—
PCRA3
PCRA2
PCRA1
PCRA0
初期値：
1
1
1
1
0
0
0
0
R/W ：
—
—
—
—
W
W
W
W
PCRA は、ポート A の各端子 PA3∼PA0 の入出力をビットごとに制御します。PCRA に 1
をセットすると対応する PA3∼PA0 端子は出力端子となり、0 にクリアすると入力端子とな
ります 。LP CR によ り当該端 子が汎用 入出力に設 定されて いる場合 には、P CR A および
PDRA の設定が有効となります。
リセット時、PCRA は H'F0 にイニシャライズされます。
本レジスタはライト専用です。リードした場合各ビットは常に 1 が読み出されます。
198
8. I/Oポート
8.9.3 端子機能
表 8.24 にポート A の端子機能を示します。
表 8.24 ポート A の端子機能
端子
PA3/COM 4
選択方法と端子機能
PCRA の PCRA3 と SGS3∼SGS0 の組み合わせで、次のように切り替わります。
SGS3∼SGS0
PA2/COM 3
0000
PCRA3
0
1
＊
PA3入力端子
PA3出力端子
COM4出力端子
PCRA の PCRA2 と SGS3∼SGS0 の組み合わせで、次のように切り替わります。
0000
0000
0000以外
PCRA2
0
1
＊
端子機能
PA2入力端子
PA2出力端子
COM3出力端子
PCRA の PCRA1 と SGS3∼SGS0 の組み合わせで、次のように切り替わります。
SGS3∼SGS0
PA0/COM 1
0000以外
端子機能
SGS3∼SGS0
PA1/COM 2
0000
0000
0000以外
0000
PCRA1
0
1
＊
端子機能
PA1入力端子
PA1出力端子
COM2出力端子
PCRA の PCRA0 と SGS3∼SGS0 の組み合わせで、次のように切り替わります。
SGS3∼SGS0
0000
0000以外
PCRA0
0
1
＊
端子機能
PA0入力端子
PA0出力端子
COM1出力端子
＊：Don't care
8.9.4 端子状態
各動作モードにおけるポート A の端子状態を表 8.25 に示します。
表 8.25 ポート A の端子状態
端子名
リセット
スリープ
サブスリープ スタンバイ
PA3/COM 4
ハイ
保持
PA2/COM 3
インピー
インピー
PA1/COM 2
ダンス
ダンス
保持
ハイ
ウォッチ
保持
サブアクティブ アクティブ
動作
動作
PA0/COM 1
199
8. I/Oポート
8.10 ポート B
8.10.1 概要
ポート B は、8 ビットの入力専用ポートです。ポート B の各端子は、図 8 .9 に示す構成
になっています。
PB7/AN7
PB6/AN6
ポ
PB5/AN5
ー
PB4/AN4
ト
PB3/AN3
B
PB2/AN2
PB1/AN1
PB0/AN0
図 8.9 ポート B の端子構成
8.10.2 レジスタの構成と説明
表 8.26 にポート B のレジスタ構成を示します。
表 8.26 レジスタ構成
名称
ポートデータレジスタ B
略称
R/W
PDRB
R
アドレス
H'FFDE
（1）ポートデータレジスタ B（PDRB）
ビット：
R/W ：
7
6
5
4
3
2
1
0
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
R
R
R
R
R
R
R
R
PDRB をリードすると常に各端子の状態が読み出されます。ただし、A/D 変換器の AMR
の C H3∼C H0 によりアナログ入力チャネルが 選択されている端子をリードすると入力電
圧に関係なく 0 が読み出されます。
200
8. I/Oポート
8.11 入出力データ反転機能
8.11.1 概要
入力端子の R XD31、R XD32 と出力端子の TXD 31、TXD 32 はデータを反転させて取り扱う
ことが可能です。
SCINV0
SCINV2
RXD31
RXD32
P34/RXD31
P41/RXD32
SCINV1
SCINV3
P35/TXD31
P42/TXD32
TXD31
TXD32
図 8.10 入出力データ反転機能
8.11.2 レジスタの構成と説明
表 8.27 に入出力データ反転機能のレジスタ構成を示します。
表 8.27 レジスタ構成
名称
シリアルポートコントロールレジスタ
略称
R/W
アドレス
SPCR
R/W
H'FF91
（1）シリアルポートコントロールレジスタ（SPCR）
ビット：
7
6
5
4
3
2
―
―
SPC32
SPC31
SCINV3
SCINV2
1
初期値：
1
1
0
0
0
0
0
0
R/W ：
―
―
R/W
R/W
R/W
R/W
R/W
R/W
SCINV1
0
SCINV0
SPCR は、8 ビットのリード／ライト可能なレジスタで、RXD31 、RXD32 、TXD31 、TXD32 、
端子の入出力データ反転切り替えを行います。リセット時、SPC R は H'
C0 にイニシャラ
イズされます。
201
8. I/Oポート
ビット 7∼6：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 5：P42/TXD32 端子機能切り替え
P4 2/TXD32 端子をP4 2 端子として使用するかTXD 32 端子として使用するかを設定します。
ビット 5
説明
SPC32
0
P42 入出力端子として機能。
1
TXD32 出力端子として機能。*
（初期値）
【注】*本ビットを 1 に設定した後に SCR3 の TEビットを設定してください。
ビット 4：P35 /TXD31 端子機能切り替え
P3 5 /TXD31 端子を P3 5 端子として使用するか TXD 31 端子として使用するかを設定します。
ビット 4
説明
SPC31
0
P35 入出力端子として機能。
1
TXD31 出力端子として機能。*
（初期値）
【注】 * 本ビットを 1 に設定した後に SCR3 の TEビットを設定してください。
ビット 3：TXD32 端子出力データ反転切り替え
TXD 32 端子の出力データを反転するか、しないか、の切り替えを設定します。
ビット 3
説明
SCINV3
0
TXD32 の出力データを反転しない。
1
TXD32 の出力データを反転する。
（初期値）
ビット 2：RXD32 端子入力データ反転切り替え
RXD32 端子の入力データを反転するか、しないか、の切り替えを設定します。
ビット 2
説明
SCINV2
202
0
RXD32 の入力データを反転しない。
1
RXD32 の入力データを反転する。
（初期値）
8. I/Oポート
ビット 1：TXD31 端子出力データ反転切り替え
TXD 31 端子の出力データを反転するか、しないか、の切り替えを設定します。
ビット 1
説明
SCINV1
0
TXD31 の出力データを反転しない。
1
TXD31 の出力データを反転する。
（初期値）
ビット 0：RXD31 端子入力データ反転切り替え
RXD31 端子の入力データを反転するか、しないか、の切り替えを設定します。
ビット 0
説明
SCINV0
0
RXD31 の入力データを反転しない。
1
RXD31 の入力データを反転する。
（初期値）
8.11.3 シリアルポートコントロールレジスタを書き換える際の注意事項
シリアルポートコントロールレジスタを書き換えると、それまで入力または出力されて
いたデータが書き換えた直後に反転され、有効ではないデータの変化が入出力されます。
シリアルポートコントロールレジスタを書き換える際には、データ変化を無効にする状態
で、書き換えてください。
203
8. I/Oポート
8.12 使用上の注意事項
8.12.1 未使用端子の処理
ユーザシステムで使用していない入出力端子がフローティングの場合、フローティング
端子はプルアップまたはプルダウンしてください。
未使用端子が入力設定の場合は下記いずれかの設定にしてください。
（1）内蔵プルアップ MOS で VCC にプルアップ
（2）外部に 100k Ω程度の抵抗をつけて VCC にプルアップ
（3）外部に 100k Ω程度の抵抗をつけて VCC にプルダウン
（4）A/D 変換器の端子と兼用している端子は A VCC にプルアップ
未使用端子が出力設定の場合は下記のいずれかの設定にしてください。
（1）未使用端子を High レベル出力にし、内蔵プルアップ MOS で VCC にプルアップ
（2）未使用端子を High レベル出力にし、外部に 100k Ω程度の抵抗をつけて VCC にプル
アップ
（3）未使用端子を Low レベル出力にし、外部に 100k Ω程度の抵抗をつけて VCC にプル
ダウン
204
9. タイマ
第９章 目次
9.1
概要............................................................................................................................................................................................................207
9.2
タイマ A...................................................................................................................................................................................................208
9.3
9.4
9.5
9.6
9.2.1
概要...........................................................................................................................................................208
9.2.2
各レジスタの説明.............................................................................................................................210
9.2.3
動作説明.................................................................................................................................................214
9.2.4
タイマ A の動作モード..................................................................................................................215
9.2.5
使用上の注意事項.............................................................................................................................215
タイマ C...................................................................................................................................................................................................216
9.3.1
概要...........................................................................................................................................................216
9.3.2
各レジスタの説明.............................................................................................................................218
9.3.3
動作説明.................................................................................................................................................222
9.3.4
タイマ C の動作モード..................................................................................................................223
タイマ F ...................................................................................................................................................................................................224
9.4.1
概要...........................................................................................................................................................224
9.4.2
各レジスタの説明.............................................................................................................................227
9.4.3
CPU とのインタフェース.............................................................................................................235
9.4.4
動作説明.................................................................................................................................................237
9.4.5
使用上の注意事項.............................................................................................................................240
タイマ G...................................................................................................................................................................................................244
9.5.1
概要...........................................................................................................................................................244
9.5.2
各レジスタの説明.............................................................................................................................246
9.5.3
ノイズ除去回路..................................................................................................................................251
9.5.4
動作説明.................................................................................................................................................252
9.5.5
使用上の注意事項.............................................................................................................................257
9.5.6
タイマ G の使用例............................................................................................................................261
ウォッチドッグタイマ....................................................................................................................................................................262
9.6.1
概要...........................................................................................................................................................262
9. タイマ
9.7
206
9.6.2
各レジスタの説明.............................................................................................................................263
9.6.3
動作説明.................................................................................................................................................267
9.6.4
ウォッチドッグタイマの動作モード.....................................................................................268
非同期イベントカウンタ（AEC）...........................................................................................................................................269
9.7.1
概要...........................................................................................................................................................269
9.7.2
各レジスタの構成.............................................................................................................................271
9.7.3
動作説明.................................................................................................................................................276
9.7.4
非同期イベントカウンタの動作モード................................................................................277
9.7.5
使用上の注意事項.............................................................................................................................278
9. タイマ
9.1 概要
本 LS I は 6 本のタイマ（タイマ A、C 、F 、G、ウォッチドッグタイマ、非同期イベント
カウンタ）を内蔵しています。
各タイマの機能概要を表 9.1 に示します。
表 9.1 タイマの機能概要
イベント
タイマ名称
機能
内部クロック
・8 ビットのタイマ
φ/8∼φ/8192
・インターバル機能
（8 種類）
・時計用タイムベース機
タイマ A
能
φW /128
入力端子
波形出力端子
―
―
―
TMOW
備考
（オーバフロー周
期は 4 種類選択可）
・クロック出力機能
φ/4∼φ/32
φW 、φW /4∼φW /32
（9 種類）
・8 ビットのタイマ
・インターバル機能
タイマ C
・イベントカウント機能
カウントアップ／ダ
φ/4∼φ/8192
φW /4（7 種類）
ウンはソフトウェア
TMIC
―
・カウントアップ／ダウン
制御、ハードウェア
制御ともに可能
選択可能
・16 ビットのタイマ
・イベントカウント機能
タイマ F
TMOFL
・独立した 2 本の 8 ビット φ/4∼φ/32、φW /4
タイマとして使用可能
TMIF
TMOFH
（4 種類）
・アウトプットコンペア出
力機能
タイマ G
・8 ビットのタイマ
・インプットキャプチャ機
能
・カウンタのクリア
φ/2∼φ/64
TMIG
―
φW /4（4 種類）
指定が可能
・キャプチャ入力信
・インターバル機能
号のノイズ除去回
路内蔵
ウォッチ
・8 ビットカウンタのオー
φ/8192
ドッグ
バフローでリセット信号
φ W /32
―
タイマ
を発生
―
AEVH
非同期
・16 ビットのカウンタ
イベント
・独立した 2 本の 8 ビット
カウンタ
カウンタとして使用可能
―
AEVL
―
・φ、φ W と非同期のイベ
ント機能
207
9. タイマ
9.2 タイマ A
9.2.1 概要
タイマ Aはインターバル／時計用タイムベース機能を内蔵した8ビットのタイマです。
32. 768kHz の 水晶発振 器を接続 すると時 計用タ イムベー スとして 使用でき ます。ま た、
TMOW 端子より、32.768kHz を分周したクロック、また 38.4kHz の水晶発振器を接続した
場合は、38. 4kHz を分周したクロック、およびシステムクロックを分周したクロックが出
力可能です。
（1）特長
タイマ A の特長を以下に示します。
■8 種類の内部クロックを選択可能
8 種類の内部クロック（φ/8192、φ/4096、φ/2048、φ/512、φ/256、φ/128、φ/32、
φ/8）からの選択が可能です。
■4 種類のオーバフロー周期を選択可能
時計用タイムベースとして 4 種類のオーバフロー周期（1s、0.5s、0.25s、31.25ms）
の選択が可能です（32.768kHz 水晶発振器を使用）。
■カウンタのオーバフローで割り込みを発生
■タイマ出力クロックを選択可能
TMOW 端子から出力するクロックとして、32. 768kHz の分周なし、32、16、8、4
分周したクロック（1kHz、2kHz、4kHz、8kHz、32.768kHz）または、38.4kHz の分
周なし、32、16、8、4 分周したクロック（1.2kHz、2.4kHz、4.8kHz、9.6kHz、38.4kHz）、
およびシステムクロックを 32、16、8、4 分周したクロックの計 9 種類の選択が可
能です。
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能
208
9. タイマ
（2）ブロック図
タイマ A のブロック図を図 9.1 に示します。
CWORS
1/4
φW
φW/4
PSW
TMA
内
部
φW/32
φW/16
φW/8
φW/4
デ
φW/128
ー
タ
TCA
TMOW
バ
÷256*
÷128*
÷8*
φ/8192、φ/4096、
φ/2048、φ/512、
φ/256、φ/128、
φ/32、φ/8
÷64*
ス
φ/32
φ/16
φ/8
φ/4
PSS
φ
IRRTA
＜記号説明＞
TMA
：タイマモードレジスタA
TCA
：タイマカウンタA
IRRTA
：タイマAオーバフロー割り込み要求フラグ
PSW
：プリスケーラW
PSS
：プリスケーラS
CWOSR
：サブクロック出力セレクトレジスタ
【注】 * TCAの入力クロックがプリスケーラＷ出力（φW/128）の場合のみ選択可能です。
図 9.1 タイマ A ブロック図
（3）端子構成
タイマ A の端子構成を表 9.2 に示します。
表 9.2 端子構成
名称
クロック出力
略称
入出力
機能
TMOW
出力
タイマ A 出力回路により生
成された波形の出力端子
209
9. タイマ
（4）レジスタ構成
タイマ A のレジスタ構成を表 9.3 に示します。
表 9.3 レジスタ構成
名称
略称
R/W
初期値
タイマモードレジスタ A
TMA
R/W
H'10
タイマカウンタ A
TCA
R
H'00
H'FFB1
CKSTPR1
R/W
H'FF
H'FFFA
クロック停止レジスタ 1
サブクロック出力セレクトレジスタ
CWOSR
R/W
H'FE
アドレス
H'FFB0
H'FF92
9.2.2 各レジスタの説明
（1）タイマモードレジスタ A（TMA）
ビット：
7
6
5
4
3
2
1
0
TMA7
TMA6
TMA5
—
TMA3
TMA2
TMA1
TMA0
初期値：
0
0
0
1
0
0
0
0
R/W ：
R/W
R/W
R/W
—
R/W
R/W
R/W
R/W
TMA は、8 ビットのリード／ライト可能なレジスタで、プリスケーラ、入力クロック、
および出力クロックの選択を行います。
リセット時、TMA は H'10 にイニシャライズされます。
210
9. タイマ
ビット 7∼5：クロック出力セレクト（TMA7∼TMA5）
TMOW 端子から出力する 8 種類のクロックを選択します。システムクロックを 32、16、
8、4 分周したクロックは、アクティブモード、スリープモードで出力されます。32.768kHz
または 38. 4kHz を 32、16、8、4 分周したクロックは、アクティブモード、スリープモー
ド、およびサブアクティブモードで出力されます。φW はリセット以外のすべてのモード
で出力されます。
CWOSR
TMA
ビット 7 ビット 6 ビット 5
CWOS
TMA7
TMA5
0
0
φ/32
1
φ/16
0
φ/8
1
φ/4
0
φW /32
1
φW /16
0
φW /8
1
φW /4
＊
φW
0
1
0
0
1
1
1
＊
説明
TMA6
＊
（初期値）
＊：Don't care
ビット 4：リザーブビット
リザーブビットです。本ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
211
9. タイマ
ビット 3∼0：内部クロックセレクト（TMA3∼TMA0）
TCA に入力するクロックを選択します。
ビット 3 ビット 2 ビット 1 ビット 0
TMA3
TMA2
説明
TMA0 プリスケーラ分周比またはオーバフロー周期
TMA1
0
0
1
0
0
1
1
0
0
1
1
0
0
PSS、φ/8192
1
PSS、φ/4096
0
PSS、φ/2048
1
PSS、φ/512
0
PSS、φ/256
1
PSS、φ/128
0
PSS、φ/32
1
PSS、φ/8
0
PSW 、1s
1
PSW 、0.5s
0
PSW 、0.25s
1
PSW 、0.03125s
（初期値）
インターバル
時計用
タイムべース
0
1
1
1
機能
PSW 、TCAリセット
（32.768kHz
使用時）
0
1
（2）タイマカウンタ A（TCA）
ビット：
7
6
5
TCA7
TCA6
TCA5
4
TCA4
3
TCA3
2
TCA2
1
TCA1
0
TCA0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R
R
R
R
R
R
R
R
TCA は、8 ビットのリード可能なアップカウンタで、入力する内部クロックによりカウ
ントアップされます。入力するクロックは TMA の TMA3∼TMA0 により選択します。TCA
の値は、アクティブモード時は C PU からリードできますが、サブアクティブモード時で
は TCA をリードすることはできません。TCA がオーバフローすると、IRR1 の IRRTA が 1
にセットされます。
TCA は TMA の TMA3∼TMA2 を 11 にセットすることでクリアできます。
リセット時、TCA は H'00 にイニシャライズされます。
212
9. タイマ
（3）クロック停止レジスタ 1（CKSTPR1）
ビット：
7
—
6
5
4
3
2
1
0
S31CKSTP S32CKSTP ADCKSTP TGCKSTPTFCKSTP TCCKSTP TACKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CKSTPR1 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章ではタイマ A に関するビットのみ説明します。他
のビットについては各モジュールの章を参照してください。
ビット 0：タイマ A モジュールスタンバイモード制御（TACKSTP）
タイマ A をモジュールスタンバイモードに設定および解除を制御します。
説明
TACKSTP
0
タイマ A はモジュールスタンバイモードに設定される
1
タイマ A のモジュールスタンバイモードは解除される
（初期値）
（4）サブクロック出力セレクトレジスタ（CWOSR ）
ビット：
7
6
5
4
3
2
1
0
—
—
—
—
—
—
—
CWOS
初期値：
1
1
1
1
1
1
1
0
R/W ：
R
R
R
R
R
R
R
R/W
CWOSR は、8 ビットのリード／ライト可能なレジスタで、TMOW 端子から出力するク
ロックを選択します。
リセット時、CWOSR は H'FE にイニシャライズされます。
ビット 7∼1：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 0：TMOW 端子クロックセレクト
TMOW 端子から出力するクロックを選択します。
ビット 0
説明
CWOS
0
タイマ A が出力するクロックを出力する。（TMA 参照）
1
φW を出力する。
（初期値）
213
9. タイマ
9.2.3 動作説明
（1）インターバル動作
TMA の TMA3 を 0 にセットすると、タイマ A は 8 ビットインターバルタイマとして動
作します。
リセット時、TCA は H'00、TMA3 は 0 にクリアされるため、リセット直後はインターバ
ルタイマとして停止することなくカウントアップを続けます。タイマ A の動作クロックは、
TMA の TMA2∼TMA0 により、プリスケーラ S の出力する 8 種類の内部クロックを選択で
きます。TCA のカウンタ値が H'FF になった後、クロックが入力されると、タイマ A はオ
ーバフローし、IRR1 の IRRTA が 1 にセットされます。このとき、IENR1 の IENTA が 1 な
らば CPU に割り込みを要求します。*
オーバフロー時には、TC A のカウント値は H'00 に戻り、再びカウントアップを開始し
ます。したがって、256 回の入力クロックごとに、オーバフロー出力を発生するインター
バルタイマとして動作します。
【注】 * 割り込みについての詳細は、｢3.3 割り込み｣を参照してください。
（2）時計用タイムベース動作
TMA の TMA3 を 1 にセットすると、タイマ A はプリスケーラ W の出力するクロックを
カウントして、時計用タイムベースとして動作します。タイマ A のオーバフロー周期は、
TMA の TMA1、TMA0 により 4 種類選択できます。時計用タイムベース動作時（TMA3＝
1）に TMA2 を 1 にすると、TC A およびプリスケーラ W は、ともに H'00 にクリアされま
す。
（3）クロック出力の動作
P MR 1 の TMOW を 1 にセットすると、TMOW 端子からクロックが出力されます。端子
から出力されるクロックは、TMA の TMA7∼TMA5 と C WOS R の C WOS により、9 種類
のクロックが選択できます。システムクロックを 32、16、8、4 分周したクロックは、ア
クティブモード、スリープモードで出力され、32. 768kHz または 38. 4kHz を 32、16、8、4
分周したクロックは、アクティブモード、スリープモード、およびサブアクティブモード
で出力されます。32. 768kHz または 38. 4kHz のクロックはリセット状態以外のすべてのモ
ードで出力されます。
214
9. タイマ
9.2.4 タイマ A の動作モード
タイマ A の動作モードを表 9.4 に示します。
表 9.4 タイマ A の動作モード
動作モード
リセット アクティブ スリープ
TCA インターバル リセット
時計用
ウォッチ
サブアクティブ サブスリープ
スタンバイ
モジュール
スタンバイ
動作
動作
停止
停止
停止
停止
停止
リセット
動作
動作
動作
動作
動作
停止
停止
リセット
動作
保持
保持
動作
保持
保持
保持
タイムベース
TMA、CWOSR
【注】
アクティブモード、スリープモード時に、TCA の内部クロックとして時計用タイムベース
機能を選択した 場合、システムクロックと内 部クロックとが非同期である ため同期回路で
同期をとっています。これにより、カウント周期は最大で 1/φ（s）の誤差が生じます。
9.2.5 使用上の注意事項
クロック停止レジスタ 1（CKSTPR1）のビット 0（TACKSTP）が 0 の状態では、タイマ
モードレジスタ A（TMA）のビット 3 を書き換えることができません。
タイマモードレジスタ A（TMA）のビット 3（TMA3）を書き換える際はクロック停止
レジスタ 1（CKSTPR1）のビット 0（TACKSTP）に 1 をセットしてから行ってください。
215
9. タイマ
9.3 タイマ C
9.3.1 概要
タイマ C は、入力クロックが入るたびにカウントアップまたはカウントダウンする 8 ビ
ットのタイマです。タイマ C には、インターバル機能、オートリロード機能の 2 種類の機
能があります。
（1）特長
タイマ C の特長を以下に示します。
■8 種類のクロックを選択可能
7 種類の内部クロック（φ/8192、φ/2048、φ/512、φ/64、φ/16、φ/4、φW /4）と
外部クロックからの選択が可能です（外部イベントのカウントが可能）。
■カウンタのオーバフローで割り込みを発生
■アップ／ダウンカウンタ切り替え可能
ハードウェア またはソフトウェアにより 、アップ／ダウンカウンタ の切り替えが
可能です。
■サブアクティブモード、サブスリープモードで動作
内部クロックとしてφW /4 を選択した場合、もしくは外部クロックを選択した場合、
サブアクティブモード、サブスリープモードで動作可能です。
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能。
216
9. タイマ
（2）ブロック図
タイマ C のブロック図を図 9.2 に示します。
TMC
内
部
デ
ー
タ
UD
φ
TCC
PSS
バ
ス
TMIC
TLC
φW/4
IRRTC
＜記号説明＞
TMC
：タイマモードレジスタC
TCC
：タイマカウンタC
TLC
：タイマロードレジスタC
IRRTC ：タイマCオーバフロー割り込み要求フラグ
PSS
：プリスケーラS
図 9.2 タイマ C ブロック図
（3）端子構成
タイマ C の端子構成を表 9.5 に示します。
表 9.5 端子構成
名称
タイマ C イベント入力
タイマ Cアップ／ダウン
略称
入出力
機能
TMIC
入力
TCCに入力するイベント入力端子
UD
入力
タイマ C のアップ／ダウンカウントを選択
セレクト
217
9. タイマ
（4）レジスタ構成
タイマ C のレジスタ構成を表 9.6 に示します。
表 9.6 レジスタ構成
名称
略称
R/W
初期値
アドレス
タイマモードレジスタ C
TMC
R/W
H'18
タイマカウンタ C
TCC
R
H'00
H'FFB5
タイマロードレジスタ C
TLC
W
H'00
H'FFB5
クロック停止レジスタ 1
CKSTPR1
R/W
H'FF
H'FFFA
H'FFB4
9.3.2 各レジスタの説明
（1）タイマモードレジスタ C（TMC）
ビット：
7
6
5
4
3
2
1
0
TMC7
TMC6
TMC5
—
—
TMC2
TMC1
TMC0
初期値：
0
0
0
1
1
0
0
0
R/W ：
R/W
R/W
R/W
—
—
R/W
R/W
R/W
TMC は、8 ビットのリード／ライト可能なレジスタで、オートリロード機能の選択、カ
ウンタのアップ／ダウン制御、および入力クロックの選択を行います。
リセット時、TMC は H'18 にイニシャライズされます。
ビット 7：オートリロード機能選択（TMC7）
タイマ C のオートリロード機能を選択します。
ビット 7
説明
TMC7
218
0
インターバル機能を選択
1
オートリロード機能を選択
（初期値）
9. タイマ
ビット 6、5：カウンタアップ／ダウン制御（TMC6、TMC5）
TCC のアップ／ダウン制御を UD 端子入力によるハードウェア制御とするか、アップカ
ウンタとするかダウンカウンタとするかを選択します。
ビット 6 ビット 5
説明
TMC6
TMC5
0
0
TCCはアップカウンタ
0
1
TCCはダウンカウンタ
1
＊
UD 端子入力によるハードウェア制御
（初期値）
UD 端子入力が Highレベル：ダウンカウンタ
UD 端子入力が Low レベル：アップカウンタ
＊：Don't care
ビット 4∼3：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 2∼0：クロックセレクト（TMC2∼TMC0）
TMC2∼TMC0 は、TCC に入力するクロックを選択します。外部からのイベント入力は、
立ち上がり／立ち下がりエッジの選択が可能です。
ビット 2 ビット 1 ビット 0
説明
TMC2
TMC1
TMC0
0
0
0
内部クロックφ/8192 でカウント
0
0
1
内部クロックφ/2048 でカウント
0
1
0
内部クロックφ/512 でカウント
0
1
1
内部クロックφ/64 でカウント
1
0
0
内部クロックφ/16 でカウント
1
0
1
内部クロックφ/4 でカウント
1
1
0
内部クロックφW /4 でカウント
1
1
1
外部イベント（TMIC）を立ち上がり／立ち下がりエッジでカウント*
【注】
*
（初期値）
外部イベントのエッジ選択は、IRQエッジセレクトレジスタ（IEGR）の IEG1により設
定します。詳細は、 ｢ 3. 3.2（1） IRQ エッジセレクトレジスタ （IEGR）｣ を参照して
ください。 なお、TM C2∼TM C0 を 111 に設定する前に必 ずポートモードレ ジスタ 1
（PMR1）の IRQ1を 1 にセットしてください。
219
9. タイマ
（2）タイマカウンタ C（TCC）
ビット：
7
6
5
4
TCC7
TCC6
TCC5
TCC4
3
TCC3
2
1
TCC2
TCC1
0
TCC0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R
R
R
R
R
R
R
R
TCC は、8 ビットのリード可能なアップ／ダウンカウンタで、入力する内部クロック／
外部 イベン トにより カウン トアッ プ／ダ ウンされ ます。 入力す るクロッ クは、 TMC の
TMC2∼TMC0 により選択します。TCC の値は、CPU から常にリードできます。
TC C がオーバフロー（H'F F→H'00 または H'F F→TLC の設定値）、またはアンダフロー
（H'00→H'FF または H'00→TLC の設定値）すると、IRR2 の IRRTC が 1 にセットされます。
TCC は、TLC と同一のアドレスに割り付けられています。
リセット時、TCC は H'00 にイニシャライズされます。
（3）タイマロードレジスタ C（TLC）
ビット：
7
6
TLC7
TLC6
5
TLC5
4
TLC4
3
TLC3
2
TLC2
1
TLC1
0
TLC0
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
TLC は、8 ビットのライト専用のレジスタで、TCC のリロード値を設定します。TLC に
リロード値を設定すると、同時にその値は TC C にもロードされ、TC C はその値からカウ
ントアップ／ダウンを開始します。また、オートリロード動作時、TCC がオーバフロー／
アンダフローすると、TC C に TLC の値がロードされます。したがって、オーバフロー／
アンダフロー周期を 1∼256 入力クロックの範囲で設定することができます。
TLC は、TCC と同一のアドレスに割り付けられています。
リセット時、TLC は H'00 にイニシャライズされます。
220
9. タイマ
（4）クロック停止レジスタ 1（CKSTPR1）
ビット：
7
—
6
5
4
3
2
1
0
S31CKSTP S32CKSTP ADCKSTP TGCKSTP
TFCKSTP TCCKSTP TACKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CKSTPR1 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章ではタイマ C に関するビットのみ説明します。他
のビットについては各モジュールの章を参照してください。
ビット 1：タイマ C モジュールスタンバイモード制御（TCCKSTP）
タイマ C をモジュールスタンバイモードに設定および解除を制御します。
TCCKSTP
説明
0
タイマ C はモジュールスタンバイモードに設定される
1
タイマ C のモジュールスタンバイモードは解除される
（初期値）
221
9. タイマ
9.3.3 動作説明
（1）インターバルタイマの動作
TMC の TMC 7 を 0 にクリアすると、タイマ C は 8 ビットインターバルタイマとして動
作します。
リセット時、TCC は H'00、TMC は H'18 に初期化されるため、リセット直後は、インタ
ーバルのアップカウンタとして停止することなくカウントアップを続けます。タイマ C の
動作クロックは、TMC の TMC2∼TMC0 により、プリスケーラ S、W の出力する 7 種類の
内部クロック、TMIC 入力端子からの外部クロックを選択できます。
また、TC C のカウントアップ／ダウン制御は、TMC の TMC 6、TMC 5 により、ソフト
ウェア制御およびハードウェア制御のいずれかが選択可能です。
TC C のカウント値が H'F F（H'00）になった後、クロックが入力されると、タイマ C は
オーバフロー（アンダフロー）し、IRR2 の IRRTC が 1 にセットされます。このとき、IENR2
の IENTC が 1 ならば CPU に割り込みを要求します。
オーバフロー（アンダフロー）時には 、TC C のカウント値は H'00（H'F F）に戻り、再
びカウントアップ（ダウン）を開始します。
インターバル動作時（TMC7＝0）に TLC を設定すると、同時に TCC にも TLC の値をロ
ードします。
【注】 * 割り込みについての詳細は、｢3.3 割り込み｣を参照してください。
（2）オートリロードタイマの動作
TMC の TMC7＝1 にセットすると、タイマ C は 8 ビットオートリロードタイマとして動
作します。
TLC にリロード値を設定すると、同時にその値が TC C にロードされ、TC C はその値か
らカウントアップ／ダウンを開始します。TCC のカウント値が H'FF（H'00）になった後、
クロックが入力されると、タイマ C はオーバフロー（アンダフロー）し、TLC の値が TCC
にロードされ、その値からカウントアップ（ダウン）を続けます。したがって、TLC の値
により、オーバフロー（アンダフロー）周期を 1∼256 入力クロックの範囲で設定できま
す。
オートリロード動作時のクロック、アップ／ダウン制御、割り込みについてはインター
バル動作時と同様です。
オートリロード動作時（TMC7＝1）に TLC の値を再設定すると、同時に TCC にも TLC
の値をロードします。
222
9. タイマ
（3）イベントカウンタ
タイマ C は、TMIC 端子をイベント入力端子とするイベントカウンタとして動作します。
TMC の TMC2∼TMC0 を 111 に設定すると、外部イベント動作が選択され、TCC は、TMIC
端子入力の立ち上がり／立ち下がりエッジでカウントアップ／ダウンします。
外部イベント入力を使用する場合は、PMR1 の IRQ1 を1 にセットし、かつ IENR1 のIEN1
を 0 として IRQ1 割り込み要求を禁止してください。
（4）ハードウェアによる TCC アップ／ダウン制御
タイマ C は、UD 端子入力による TCC のカウントアップ／ダウン制御ができます。TMC
の TMC6 を 1 とすると、UD 端子入力が、High レベルならばダウンカウンタ、Low レベル
ならばアップカウンタとして動作します。
UD 端子入力を使用する場合は、PMR3 の UD を 1 にセットしてください。
9.3.4 タイマ C の動作モード
タイマ C の動作モードを表 9.7 に示します。
表 9.7 タイマ C の動作モード
動作モード
TCC
インターバル
モジュール
スタンバイ
リセット
動作
動作
停止
動作／停止*
動作／停止*
停止
停止
オートリロード リセット
動作
動作
停止
動作／停止*
動作／停止*
停止
停止
リセット
動作
保持
保持
動作
保持
保持
保持
TMC
【注】
リセット アクティブ スリープ ウォッチ サブアクティブ サブスリープ スタンバイ
*
アクティブモード、スリープモード時に、TCC の内部クロックとしてφw / 4 を選択した
場合、システムクロックと内部クロックとが非同期であるため同期回路で同期をとって
います。これにより、カウント周期は最大で 1/φ（s）の誤差が生じます。
サブアクティブモード、サブスリープモード時にカウンタを動作させる場合には、必ず
内部クロックとしてφW / 4 を選択するか、または外部クロックを選択してください。そ
の他の内部クロックを選択した場合、カウンタは動作しません。また、サブクロック
φSUB としてφW / 8 を選択時にカウンタの内部クロックとしてφW / 4 を選択した場合、カウ
ンタの下位 2 ビットは同じ周期で動作し、最下位ビットの動作はカウンタ動作とは無関
係となります。
223
9. タイマ
9.4 タイマ F
9.4.1 概要
タイマ F は、アウトプットコンペア機能を内蔵した 16 ビットのタイマです。外部イベ
ントのカウントが可能なほか、コンペアマッチ信号によりカウンタのリセット、割り込み
要求、トグル出力などが可能です。また、2 本の独立した 8 ビットタイマ（タイマ FH、タ
イマ FL）としても動作可能です。
（1）特長
タイマ F の特長を以下に示します。
■5 種類のクロックを選択可能
4 種類の内部クロック（φ/32、φ/16、φ/4、φW /4）と、外部クロックからの選択
が可能です（外部イベントのカウントが可能）。
■トグル出力機能
1 本のコンペアマッチ信号により、TMOF H 端子（TMOF L 端子）にトグル出力し
ます（トグル出力の初期値を設定可能）。
■コンペアマッチ信号によるカウンタリセット
■割り込み要因：コンペアマッチ×1 要因、オーバフロー×1 要因
■2 本の独立した 8 ビットタイマとして動作可能
2 本の独立した 8 ビットタイマ（タイマ FH、タイマ FL）としても動作が可能です
（8 ビットモード時）。
内部クロック
イベント入力
トグル出力
カウンタリセット
割り込み要因
タイマ FH
タイマ FL
8 ビットタイマ*
8 ビットタイマ／イベントカウンタ
4 種類（φ/32、φ/16、φ/4、φ W /4）
―
TMIF端子
コンペアマッチ信号×1 本
コンペアマッチ信号×1 本
TMOFH 端子に出力
TMOFL端子に出力
（初期値を設定可能）
（初期値を設定可能）
コンペアマッチ信号により、カウンタのリセットが可能
コンペアマッチ×1 要因
オーバフロー×1 要因
【注】
*
16 ビットタイマとして動作する場合はタ イマ FL のオーバフロー信号により動作しま
す。
■ウォッチモード、サブアクティブモード、サブスリープモードで動作
内部クロックとしてφW ／4 を選択した場合、ウォッチモード、サブアクティブモ
ード、サブスリープモードで動作可能です。
224
9. タイマ
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能。
（2）ブロック図
タイマ F のブロック図を図 9.3 に示します。
φ
PSS
IRRTFL
TCRF
φW/4
TMIF
内
部
デ
ー
タ
バ
ス
TCFL
トグル
回路
TMOFL
比較回路
OCRFL
TCFH
トグル
回路
TMOFH
比較回路
一致
OCRFH
TCSRF
IRRTFH
＜記号説明＞
TCRF
：タイマコントロールレジスタF
TCSRF ：タイマコントロールステータスレジスタF
TCFH
：8ビットタイマカウンタFH
TCFL
：8ビットタイマカウンタFL
OCRFH ：アウトプットコンペアレジスタFH
OCRFL ：アウトプットコンペアレジスタFL
IRRTFH ：タイマFH割り込み要求フラグ
IRRTFL ：タイマFL割り込み要求フラグ
PSS
：プリスケーラS
図 9.3 タイマ Fのブロック図
225
9. タイマ
（3）端子構成
タイマ F の端子構成を表 9.8 に示します。
表 9.8 端子構成
名称
略称
タイマ Fイベント入力
入出力
機能
TMIF
入力
TCFLに入力するイベント入力端子
タイマ FH 出力
TMOFH
出力
タイマ FH トグル出力端子
タイマ FL出力
TMOFL
出力
タイマ FLトグル出力端子
（4）レジスタ構成
タイマ F のレジスタ構成を表 9.9 に示します。
表 9.9 レジスタ構成
名称
略称
R/W
初期値
TCRF
W
H'00
H'FFB6
TCSRF
R/W
H'00
H'FFB7
8 ビットタイマカウンタ FH
TCFH
R/W
H'00
H'FFB8
8 ビットタイマカウンタ FL
TCFL
タイマコントロールレジスタ F
タイマコントロールステータスレジスタ F
アウトプットコンペアレジスタ FH
OCRFH
アウトプットコンペアレジスタ FL
OCRFL
クロック停止レジスタ 1
226
CKSTPR1
R/W
R/W
アドレス
H'00
H'FFB9
H'FF
H'FFBA
R/W
H'FF
H'FFBB
R/W
H'FF
H'FFFA
9. タイマ
9.4.2 各レジスタの説明
（1）16 ビットタイマカウンタ（TCF）
8 ビットタイマカウンタ（TCFH）
8 ビットタイマカウンタ（TCFL）
TCF
ビット ：
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
初期値 ：
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
R/W
：
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
TCFH
TCFL
TCF は 16 ビットのリード／ライト可能なアップカウンタで、8 ビットのタイマカウンタ
（TCFH、TCFL）のカスケード接続により構成されています。上位 8 ビットを TCFH、下位
8 ビットを TCFL とする 16 ビットカウンタとして使用できるほか、TCFH、TCFL を独立し
た 8 ビットカウンタとして使用することもできます。
TC FH 、TC FL は、C PU からリード／ライト可能ですが、16 ビットモードで使用する場
合、C PU とのデータ転送はテンポラリレジスタ（TEMP ）を介して行われます。TEMP の
詳細は｢9.4.3 CPU とのインタフェース｣を参照してください。
リセット時、TCFH、TCFL は各々H'00 にイニシャライズされます。
（a）16 ビットモード（TCF）
TC RF の C KSH 2 を 0 に設定すると、TC F は 16 ビットカウンタとして動作します。TC F
の入力クロックは、TCRF の CKSL2∼CKSL0 により選択します。
TCSRF の CCLRH により、コンペアマッチ時に TCF をクリアすることができます。
TC F がオーバフロー（H'F FF F→H'0000）すると、TC SR F の OVF H が 1 にセットされま
す。このとき TCSRF のOVIEHが1の場合、IRR2 のIRRTFH が1にセットされ、さらにIENR2
の IENTFH が 1 ならば CPU に割り込みを要求します。
（b）8 ビットモード（TCFL/TCFH
）
TCRF の CKSH2 を 1 に設定すると、TCFH、TCFL は 2 本の独立した 8 ビットカウンタと
して動作します。TC FH （TC FL）の入力クロックは、TC RF の C KSH 2∼C KSH 0（C KSL 2
∼CKSL0）により選択します。
TC SR F の C CLR H（C CLR L）により、コンペアマッチ時に TC FH （TC FL）をクリアす
ることができます。
TC FH （TC FL）がオーバフロー（H'F F→H'00）すると、TC SR F の OVF H（OVF L）が 1
にセットされます。このとき TC SR F の OVI EH（OVI EL）が 1 の場合、IR R 2 の IR R TFH
227
9. タイマ
（IR R TFL）が 1 にセットされ、さらに IEN R2 の IEN TFH （IEN TFL）が 1 ならば C PU に割
り込みを要求します。
（2）16 ビットアウトプットコンペアレジスタ（OCRF）
8 ビットアウトプットコンペアレジスタ（OCRFH）
8 ビットアウトプットコンペアレジスタ（OCRFL）
OCRF
ビット ：
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
初期値 ：
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
R/W
：
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
OCRFH
OCRFL
OC R F は 16 ビットのリード／ライト可能な 2 本のレジスタ（OC R FH、OC R FL）により
構成されています。上位 8 ビットを OC R FH、下位 8 ビットを OC R FL とする 16 ビットレ
ジスタとして使用できるほか、OC R FH、OC R FL を独立した 8 ビットレジスタとして使用
することもできます。
OCRFH、OCRFL は、CPU からリード／ライト可能ですが、16 ビットモードで使用する
場合、C PU とのデータ転送はテンポラリレジスタ（TEMP ）を介して行われます。TEMP
の詳細は｢9.4.3 CPU とのインタフェース｣を参照してください。
リセット時、OCRFH、OCRFL は各々H'FF にイニシャライズされます。
（a）16 ビットモード（OCRF）
TCRF の CKSH2 を 0 に設定すると、OCRFは 16 ビットレジスタとして動作します。OCRF
の内容は、TC F と常に比較されており、両者の値が一致すると、TC SR F の C MFH が 1 に
セットされます。また、同時に IR R 2 の IR R TFH も 1 にセットされます。このとき IEN R2
の IENTFH が 1 ならば CPU に割り込みを要求します。
コンペアマッチによるトグル出力を TMOFH 端子より出力することができます。また、
TCRF の TOLH により、出力レベル（High/Low）の設定が可能です。
（b）8 ビットモード（OCRFH/OCRFL）
TCRF の CKSH2 を 1 に設定すると、OCRF は 2 本の 8 ビットレジスタとして動作します。
OCRFH の内容は TCFH と、また OCRFL の内容は TCFL とそれぞれ個別に比較されます。
OC R FH（OC R FL）と TC FH （TC FL）の値が一致すると、TC SR F の C MFH（C MFL）が 1
にセットされます。また、同時に IR R 2 の IR R TFH （IR R TFL）も 1 にセットされます。こ
のとき、IENR2 の IENTFH（IENTFL）が 1 ならば CPU に割り込みを要求します。
コンペアマッチによるトグル出力を TMOF H 端子（TMOF L 端子）より出力することが
できます。また、TCRF の TOLH（TOLL）により、出力レベル（High/Low） の設定が可
228
9. タイマ
能です。
（3）タイマコントロールレジスタ F（TCRF）
ビット：
7
6
5
4
3
2
TOLH
CKSH2
CKSH1
CKSH0
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
W
W
TOLL
CKSL2
1
CKSL1
0
CKSL0
TC RF は、8 ビットのライト専用のレジスタです。16 ビットモード、8 ビットモードの
切り替え、4 種類の内部クロックおよび外部イベントの選択、TMOFH、TMOFL 端子の出
力レベルの設定を行います。
リセット時、TCRF は H'00 にイニシャライズされます。
ビット 7：トグルアウトプットレベル H（TOLH）
TMOFH 端子の出力レベルを設定します。出力レベルは、ライトした直後反映されます。
ビット 7
説明
TOLH
0
Low レベル
1
Highレベル
（初期値）
ビット 6∼4：クロックセレクト H（CKSH2∼CKSH0）
TCFH に入力するクロックを内部 4 種類、または TCFL のオーバフローから選択します。
ビット 6 ビット 5 ビット 4
説明
CKSH2 CKSH1 CKSH0
（初期値）
0
0
0
0
0
1
0
1
0
0
1
1
使用禁止
1
0
0
内部クロック：φ/32 でカウント
1
0
1
内部クロック：φ/16 でカウント
1
1
0
内部クロック：φ/4 でカウント
1
1
1
内部クロック：φW /4 でカウント
16 ビットモードとなり、TCFLのオーバフロー信号でカウント
229
9. タイマ
ビット 3：トグルアウトプットレベル L（TOLL）
TMOFL 端子の出力レベルを設定します。出力レベルは、ライトした直後反映されます。
ビット 3
説明
TOLL
0
Low レベル
1
Highレベル
（初期値）
ビット 2∼0：クロックセレクト L（CKSL2∼CKSL0）
TCFL に入力するクロックを、内部 4 種類または外部イベントから選択します。
ビット 2 ビット 1 ビット 0
CKSL2
CKSL1
説明
CKSL0
0
0
0
（初期値）
0
0
1
外部イベント（TMIF
）の立ち上がり／立ち下がりエッジでカウント*
0
1
0
0
1
1
使用禁止
1
0
0
内部クロック：φ/32 でカウント
1
0
1
内部クロック：φ/16 でカウント
1
1
0
内部クロック：φ/4 でカウント
1
1
1
内部クロック：φW /4 でカウント
【注】 * 外部イベントのエッジ選択は、IRQエッジセレクトレジスタ（IEGR）の IEG3
により設定します。詳細は、｢3.3.2（1） IRQエッジセレクトレジスタ（IEGR）｣
を参照してください。
なお、TMIF 端子の機能切り替えのために TMIF 端子が Low レベルの状態でポ
ートモードレジスタ 1（PMR1）の IRQ3を 0 から 1 または 1 から 0 に設定変更
した場合に、タイマ Fのカウンタがカウントアップされることがありますので
注意してください。
230
9. タイマ
（4）タイマコントロールステータスレジスタ F（TCSRF）
ビット：
7
6
5
OVFH
CMFH
OVIEH
4
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W*
R/W*
R/W
R/W
R/W*
R/W*
R/W
R/W
CCLRH
3
OVFL
2
CMFL
1
OVIEL
0
CCLRL
【注】* フラグクリアのための"0"ライトのみ可能です。
TCSRF は、8 ビットのリード／ライト可能なレジスタです。カウンタクリアの選択、オ
ーバフローフラグのセット、コンペアマッチフラグのセット、オーバフローによる割り込
み要求の許可の制御を行います。
リセット時、TCSRF は H'00 にイニシャライズされます。
ビット 7：タイマオーバフローフラグ H（OVFH）
TC FH がオーバフロー（H'F F→H'00）したことを示すステータスフラグです。本フラグ
は、ソフトウェアでクリアします。セットは、ハードウェアで行われます。ソフトウェア
でセットすることはできません。
ビット 7
説明
OVFH
0
〔クリア条件〕
（初期値）
OVFH＝1 の状態で、OVFH をリードした後、OVFH に 0 をライトしたとき
1
〔セット条件〕
TCFHの値が、H'FF
→H'00になったとき
ビット 6：コンペアマッチフラグ H（CMFH）
TCFH と OCRFH がコンペアマッチしたことを示すステータスフラグです。本フラグは、
ソフトウェアでクリアします。セットは、ハードウェアで行われます。ソフトウェアでセ
ットすることはできません。
ビット 6
説明
CMFH
0
〔クリア条件〕
（初期値）
CMFH＝1 の状態で、CMFH をリードした後、CMFH に 0 をライトしたとき
1
〔セット条件〕
TCFHの値と OCRFH の値が、コンペアマッチしたとき
231
9. タイマ
ビット 5：タイマオーバフローインタラプトイネーブル H（OVIEH
）
TCFH のオーバフローが発生したとき、割り込みの許可または禁止を選択します。
ビット 5
説明
OVIEH
0
TCFHのオーバフローによる割り込み要求を禁止
1
TCFHのオーバフローによる割り込み要求を許可
（初期値）
ビット 4：カウンタクリア H（CCLRH）
16 ビットモード時、TC F と OC R F がコンペアマッチしたとき、TC F をクリアするかし
ないかを選択します。
8 ビットモード時、TCFH と OCRFH がコンペアマッチしたとき、TCFH をクリアするか
しないかを選択します。
ビット 4
説明
CCLRH
0
16 ビットモード：コンペアマッチによる TCFのクリアを禁止
8 ビットモード：コンペアマッチによる TCFHのクリアを禁止
1
（初期値）
16 ビットモード：コンペアマッチによる TCFのクリアを許可
8 ビットモード：コンペアマッチによる TCFHのクリアを許可
ビット 3：タイマオーバフローフラグ L（OVFL）
TC FL がオーバフロー（H'F F→H'00）したことを示すステータスフラグです。本フラグ
は、ソフトウェアでクリアします。セットは、ハードウェアで行われます。ソフトウェア
でセットすることはできません。
ビット 3
説明
OVFL
0
〔クリア条件〕
（初期値）
OVFL＝1 の状態で、OVFLをリードした後、OVFLに 0 をライトしたとき
1
〔セット条件〕
TCFLの値が、H'FF
→H'00になったとき
232
9. タイマ
ビット 2：コンペアマッチフラグ L（CMFL）
TCFL と OCRFL がコンペアマッチしたことを示すステータスフラグです。本フラグは、
ソフトウェアでクリアします。セットは、ハードウェアで行われます。ソフトウェアでセ
ットすることはできません。
ビット 2
説明
CMFL
0
〔クリア条件〕
（初期値）
CMFL＝1 の状態で、CMFLをリードした後、CMFLに 0 をライトしたとき
1
〔セット条件〕
TCFLの値と OCRFLの値が、コンペアマッチしたとき
ビット 1：タイマオーバフローインタラプトイネーブル L（OVIEL
）
TCFL のオーバフローが発生したとき、割り込みの許可または禁止を選択します。
ビット 1
説明
OVIEL
0
TCFLのオーバフローによる割り込み要求を禁止
1
TCFLのオーバフローによる割り込み要求を許可
（初期値）
ビット 0：カウンタクリア L（CCLRL）
TCFL と OCRFL がコンペアマッチしたとき、TCFL をクリアするかしないかを選択しま
す。
ビット 0
CCLRL
説明
0
コンペアマッチによる TCFLのクリアを禁止
1
コンペアマッチによる TCFLのクリアを許可
（初期値）
233
9. タイマ
（5）クロック停止レジスタ 1（CKSTPR1）
ビット：
7
—
6
5
4
3
2
1
0
S31CKSTP S32CKSTP ADCKSTP TGCKSTP
TFCKSTP TCCKSTP TACKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CKSTPR1 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章ではタイマ F に関するビットのみ説明します。他
のビットについては各モジュールの章を参照してください。
ビット 2：タイマ Fモジュールスタンバイモード制御（TFCKSTP）
タイマ F をモジュールスタンバイモードに設定および解除を制御します。
TFCKSTP
234
説明
0
タイマ Fはモジュールスタンバイモードに設定される
1
タイマ Fのモジュールスタンバイモードは解除される
（初期値）
9. タイマ
9.4.3 CPU とのインタフェース
TCF、OCRF は 16 ビットのリード／ライト可能なレジスタで構成されています。一方、
C PU と内蔵 周辺モジュール間 のデータバスは 、8 ビット幅と なっています。し たがって
C PU が TC F、OC R F をアクセスする場合、8 ビットのテンポラリレジスタ（TEMP ）を介
して行います。
16 ビットモードで TC F のリード／ライト、OC R F のライトを行うときは、必ず 16 ビッ
ト単位（バイトサイズの MOV 命令を 2 回連続して行う）で行い、かつ上位バイト、下位
バイトの順序で行います。上位バイトのみや下位バイトのみのアクセスでは、データは正
しく転送されません。
なお、8 ビットモードでは特にアクセスの順序に制限はありません。
（1）ライト時の動作
上位バイトのライトにより、上位バイトのデータが TEMP に転送されます。
次に下位バイトのライトで、TEMP にあるデータが上位バイトのレジスタへ、下位バイ
トのデータは直接下位バイトのレジスタへライトされます。
TCF に H'AA55 をライトするときの TCF のライト動作を図 9.4 に示します。
＜上位バイトのライト＞
CPU
〔H'AA〕
モジュール内データバス
バスインタ
フェース
TEMP
〔H'AA〕
TCFH
〔 〕
TCFL
〔 〕
＜下位バイトのライト＞
CPU
〔H'55〕
モジュール内データバス
バスインタ
フェース
TEMP
〔H'AA〕
TCFH
〔H'AA〕
TCFL
〔H'55〕
図 9.4 TCFのライト動作（CPU→TCF）
235
9. タイマ
（2）リード時の動作
TC F の場合、上位バイトのリードで、上位バイトのデータは直接 C PU に転送され、下
位バイトのデータは TEMP に転送されます。
次に下位バイトのリードで、TEMP にある下位バイトのデータが CPU に転送されます。
OCRF の場合、上位バイトのリードで、上位バイトのデータは直接 CPU に転送されます。
下位バイトのリードで、下位バイトのデータは直接 CPU に転送されます。
H'AAFF である TCF をリードしたときの TCF のリード動作を図 9.5 に示します。
＜上位バイトのリード＞
CPU
〔H'AA〕
モジュール内データバス
バスインタ
フェース
TEMP
〔H'FF〕
TCFH
〔H'AA〕
TCFL
〔H'FF〕
＜下位バイトのリード＞
CPU
〔H'FF〕
モジュール内データバス
バスインタ
フェース
TEMP
〔H'FF〕
TCFH
〔AB〕*
【注】 * カウンタの更新が1回行われた場合H'AB00となる。
図 9.5 TCFのリード動作（TCF→CPU）
236
TCFL
〔00〕*
9. タイマ
9.4.4 動作説明
タイマ F は、入力クロックが入るたびにカウントアップする 16 ビットのカウンタで、
アウトプットコンペアレジスタ F に設定した値とタイマカウンタF の値を常に比較してお
り、一致したタイミングでカウンタのクリア、割り込み要求、およびポートのトグル出力
が可能です。また、2 本の独立した 8 ビットタイマとしても機能できます。
（1）タイマ F の動作
タイマ F には、16 ビットタイマモードと 8 ビットタイマモードの 2 種類の動作モードが
あります。
それぞれのモードの動作について以下に説明します。
（a）16 ビットタイマモードの動作
タイマコントロールレジスタ F （TC RF ）の C KSH 2 ビットを 0 に設定すると、タイマ F
は 16 ビットのタイマとして動作します。
リセット直後、タイマカウンタ F（TCF）は H'0000 に、アウトプットコンペアレジスタ
F（OCRF）は H'FFFF に、タイマコントロールレジスタ F（TCRF）、タイマコントロール
ステータスレジスタ F （TC SR F ）は H'00 に初期化されます。カウンタは、外部イベント
（TMIF）からの入力によりカウントアップを開始します。外部イベントのエッジ選択は、
IRQ エッジセレクトレジスタ（IEGR）の IEG3 により設定します。
タイマ F の動作クロックは、TCRF の CKSL2∼CKSL0 ビットにより 4 種類の内部クロッ
ク、または外部クロックを選択できます。
TC F と OC R F の内容は常に比較されており、両者が一致すると TC SR F の C MFH が 1 に
セットされます。このとき IEN R2 の IEN TFH が 1 ならば C PU に割り込みを要求し、同時
に TMOFH 端子の出力をトグルします。また、TCSRF の CCLRH が 1 ならば TCF をクリア
します。なお、TMOFH 端子の出力は TCRF の TOLH により設定できます。
TC F がオーバフロー（H'F FF F→H'0000）すると、TC SR F の OVF H がセットされます。
このとき、TCSRF の OVIEH と IENR2 の IENTFH が共に 1 ならば CPU に割り込みを要求し
ます。
（b）8 ビットタイマモードの動作
TC RF の C KSH 2 を 1 に設定すると、TC F は TC FH 、TC FL の 2 本の独立した 8 ビットタ
イマとして動作します。TCFH/TCFL の入力クロックは、TCRF の CKSH2∼CKSH0/CKSL2
∼CKSL0 により選定します。
OCRFH/OCRFL と TCFH/TCFL の値が一致すると、TCSRF の CMFH/CMFL が 1 にセット
されます。また、IENR2 の IENTFH/IENTFL が 1 ならば CPU に割り込みを要求し、同時に
TMOF H 端子/TMOF L 端子の出力をトグルします。また、TC RF の C CLR H/C CL RL が 1 な
らば、TC FH /TC F L をクリアします。なお、TMOF H 端子／TMOF L 端子の出力は、TC RF
237
9. タイマ
の TOLH/TOLL により設定できます。
TC FH /TC F L がオーバフロー（H'F F→H'00）すると、TC SR F の OVF H/OVF L が 1 にセッ
トされます。このとき、TCSRF の OVIEH/OVIEL と IENR2 の IENTFH/IENTFL が共に 1 な
らば、CPU に割り込みを要求します。
（2）TCFのカウントタイミング
TCF は、入力されたクロック（内部クロックまたは外部イベント）によりカウントアッ
プされます。
（a）内部クロック動作の場合
TCRF の CKSH2∼CKSH0 または CKSL2∼CKSL0 の設定により、システムクロック（φ
またはφW ）を分周して作られる 4 種類の内部クロック（φ/32、φ/16、φ/4、φW /4）が選
択されます。
（b）外部イベント動作の場合
TCRF の CKSL2 を 0 に設定することにより、外部イベント入力が選択されます。外部イ
ベントは立ち上がり／立ち下がりエッジのどちらでもカウントアップが可能です。外部イ
ベントのエッジ選択は、割り込みコントローラの IEG R の IEG 3 で設定します。なお、外
部イベントのパルス幅は 2 システムクロック（φ）以上必要です。これ以下のパルス幅で
は正しく動作しませんので注意してください。
（3）TMOFH、TMOFL出力タイミング
TMOF H、TMOF L の出力は、TC RF の TOLH 、TOLL で設定した値が出力されています
が、コンペアマッチが発生したとき出力が反転します。
図 9.6 に出力タイミングを示します。
238
9. タイマ
φ
TMIF
（IEG3＝"1"のとき）
カウント入力
クロック
TCF
OCRF
N
N＋1
N
N
N＋1
N
コンペアマッチ
信号
TMOFH、TMOFL
図 9.6 TMOFH、TMOFL出力タイミング
（4）TCFのクリアタイミング
TCF は、OCRF とのコンペアマッチ時にクリアすることができます。
（5）タイマオーバフローフラグ（OVF）のセットタイミング
OVF は、TCF がオーバフロー（H'FFFF→H'0000）したとき 1 にセットされます。
（6）コンペアマッチフラグのセットタイミング
コンペアマッチフラグ（CMFH または CMFL）は、TCF と OCRF のコンペアマッチ時に
1 にセットされます。コンペアマッチ信号は、値が一致した最後のステート（TCF が一致
したカウント値を更新するタイミング）で発生します。TCF と OCRF が一致した後、カウ
ントアップクロックが発生するまで、コンペアマッチ信号は発生しません。
239
9. タイマ
（7）タイマ F の動作モード
タイマ F の動作モードを表 9.10 に示します。
表 9.10 タイマ Fの動作モード
リセット
アクティブ
スリープ
ウォッチ
TCF
リセット
動作
動作
動作／停止*
動作／停止*
動作／停止*
停止
停止
OCRF
リセット
動作
保持
保持
動作
保持
保持
保持
TCRF
リセット
動作
保持
保持
動作
保持
保持
保持
TCSRF
リセット
動作
保持
保持
動作
保持
保持
保持
【注】
*
サブアクティブ サブスリープ スタンバイ
モジュール
動作モード
スタンバイ
アクティブモード、スリープモード時に TCFの内部クロックとしてφ W /4 を選択した場
合、システムクロックと内部クロックとが非同期であるため同期回路で同期をとってい
ます。これにより、カウント周期は最大で 1/φ（s）の誤差が生じます。
サブアクティブモード、ウォッチモード、サブスリープモード時にカウンタを動作させ
る場合には、必ず内部クロックとしてφW / 4 を選択してください。その他の内部クロッ
クを選択した場合、カウンタは動作しません。
9.4.5 使用上の注意事項
タイマ F の動作中、次のような競合や動作が起こりますので注意してください。
（1）16 ビットタイマモード
トグル出力は 16 ビットすべてが一致し、コンペアマッチ信号が発生したとき TMOF H
端子から出力されます。MOV 命令による TC RF のライトと、コンペアマッチ信号が同時
に起こった場合、TC RF のライトによる TOLH のデータが TMOF H 端子に出力されます。
TMOFL 端子は16ビットモード時には出力は不定となりますので使用しないでください。
ポートとしてご使用ください。
OC R FL のライトと、コンペアマッチ信号の発 生が同時に起こった場合、コンペアマッ
チ信号は無効になります。ただし、ライトしたデータとカウンタ値がコンペアマッチする
場合は、その時点でコンペアマッチ信号が発生します。コンペアマッチ信号は、TC FL の
クロックに同期して出力されるので、クロックが停止している場合、コンペアマッチして
いてもコンペアマッチ信号は発生しません。
コンペアマッチフラグは、16 ビットすべてが一致し、コンペアマッチ信号が発生したと
き CMFH にセットされますが、CMFL についても下位 8 ビットについてのセット条件が満
たされていればセットされます。
TCF がオーバフローすると OVFH がセットされますが、OVFL についても下位 8 ビット
がオーバフローした時点で、セット条件が満たされていればセットされます。TC FL のラ
イトと、オーバフロー信号の出力が同時に起こった場合、オーバフロー信号は出力されま
せん。
240
9. タイマ
（2）8 ビットタイマモード
（a）TCFH、OCRFH
トグル出力は、コンペアマッチ時に TMOF H 端子から出力されます。MOV 命令による
TC RF のライトと、コンペアマッチ信号の発生が同時に起こった場合、TC RF のライトに
よる TOLH のデータが TMOFH 端子に出力されます。
OC R FH のライトと、コンペアマッチ信号の発生が同時に起こった場合、コンペアマッ
チ信号は無効になります。ただし、ライトしたデータとカウンタ値がコンペアマッチする
場合は、その時点でコンペアマッチ信号が発生します。コンペアマッチ信号は、TCFH の
クロックに同期して出力されます。
TCFH のライトと、オーバフロー信号の出力が同時に起こった場合、オーバフロー信号
は出力されません。
（b）TCFL、OCRFL
トグル出力は、コンペアマッチ時に TMOF L 端子から出力されます。MOV 命令による
TC RF のライトと、コンペアマッチ信号の発生が同時に起こった場合、TC RF のライトに
よる TOLL のデータが TMOFL 端子に出力されます。
OC R FL のライトと、コンペアマッチ信号の発 生が同時に起こった場合、コンペアマッ
チ信号は無効になります。ただし、ライトしたデータとカウンタ値がコンペアマッチする
場合は、その時点でコンペアマッチ信号が発生します。コンペアマッチ信号は、TC FL の
クロックに同期して出力されるので、クロックが停止している場合、コンペアマッチして
いてもコンペアマッチ信号は発生しません。
TC FL のライトと、オーバフロー信号の出力が同時に起こった場合、オーバフロー信号
は出力されません。
（3）タイマ FH、タイマ FL割り込み要求フラグ（IRRTFH
、IRRTFL
）、タイマオーバフロ
ーフラグ H、L（OVFH、OVFL）およびコンペアマッチフラグ H、L（CM FH、CM FL）の
クリア
内部クロックとしてφ W /4 を選択した場合、「割り込み要因の発生を示す信号」の制御
はφ W で行われるため、この信号はφ W の幅出力されます。また、「オーバフローしたこ
とを示す信号」および「コンペアマッチしたことを示す信号」の制御は、φ W の 2 周期分
の信号で行われるため、これらの信号はφ W の 2 周期の幅出力されます（図 9.7）。
アクティブ（高速、中速）モードにおいて、「割り込み要因の発生を示す信号」が有効
な間は、割り込み要求フラグをクリアしても、すぐにまた割り込み要求フラグがセットさ
れます（図 9.7−①）。
また、「オーバフローしたことを示す信号」および「コンペアマッチしたことを示す信
号」が有効な間は、タイマオーバフローフラグ、コンペアマッチフラグをクリアできませ
241
9. タイマ
ん。
割り込み要求フラグをクリアしても、すぐにまた割り込み要求フラグがセットされるた
め、1 回のタイマ FH、タイマ FL 割り込みに対し割り込み処理が複数回行われることがあ
ります（図 9.7−①）。
そのため、アクティブ（高速、中速）モードにおいて、割り込み要求フラグを確実にク
リアするためには、以 下の（1）の計算式で計算される時間の後で 、クリアを行う必要が
あります。また、タイマオーバフローフラグ、コンペアマッチフラグを確実にクリアする
ためには、以下の（1）の計算式で計算される時間の後で、タイマコントロールレジスタ F
（TCSRF）をリードした後、クリアを行う必要があります。
（1）の計算式の S T には使用されている命令の中で最も実行ステート数が長い命令の実
行ステート数を代入してください（MULXU 、DI VXU 命令を使用しない場合は R TE 命令
の 10 ステート、ULXU、DIVXU 命令を使用する場合は 14 ステート）。
サブアクティブモードでは、割り込み要求フラグ、タイマオーバフローフラグ、コンペ
アマッチフラグのクリアに対する制限はありません。
「割り込み要因の発生を示す信号」が有効な時間
＝φ W の 1 周期＋実行中の命令の実行完了待ち時間＋（割り込みφで同期化する時間）
＝1／φ W ＋ST×（1／φ）＋（2／φ）（秒）・・・・・・・・・・・・・・・・・（1）
ST：実行中の命令の実行ステート数
具体的には下記の方法がありますが、時間の有効活用の面から（方法 1）を推奨します。
・（方法 1）
割り込み処理ルーチン内で割り込みを禁止（IENFH、IENFL を 0 に設定）し、通常処理
に復 帰し た後 で（ 1） の計算 式の 時間 以上 を持 って 、割り 込み 要求 フラ グ（ IR R TFH 、
IR R TFL）をクリアし、タ イマコントロールステータスレジスタ F （TC SR F ）をリードし
た後、タイマオーバフローフラグ（OVFH、OVFL）およびコンペアマッチフラグ（CMFH、
CMFL）をクリアし、割り込みの許可（IENFH、IENFL を 1 に設定）を行います。
・（方法 2）
割り込み処理ルーチン の処理時間を（1）の計算式の時間以上に し、割り込み処理ルー
チンの最後で割り込み要求フラグ（IRRTFH、IRRTFL）をクリアし、タイマコントロール
ステータスレジスタ F （TC SR F ）をリードした後、タイマオーバフローフラグ（OVF H、
OVFL）およびコンペアマッチフラグ（CMFH、CMFL）のクリアを行います。
以上の注意事項は、16 ビットモード、8 ビットモードとも同じです。
242
9. タイマ
割り込み要求
フラグの
クリア
2
プログラム処理
割り込み処理
割り込み要求
フラグの
クリア
割り込み処理
通常処理
φw
割り込み要因の発生を示す信号
（内部信号、ネガアクティブ）
オーバフローしたことを示す
信号、コンペアマッチした
ことを示す信号
（内部信号、ネガアクティブ）
割り込み要求フラグ
（IRRTFH、IRRTFL）
1
図 9 .7 割り込み要因の発生を示す信号が有効なときに割り込み要求フラグのクリアを行
った場合
（4）タイマカウンタ（TCF）のリード／ライト
アクティブ（高速、中速）モードにおいて、内部クロックとしてφ W /4 を選択した場合
TCF に対するライトはできません。また、リードする場合、システムクロックと内部クロ
ックが非同期であるため、同期回路で同期をとっています。これにより、TCF のリード値
は最大±1 の誤差が生じます。
アクティブ（高速、中速）モードで TC F を リード／ライトする必要がある場合は、内
部クロックとしてφ W /4 以外を選択してからリード／ライトを行ってください。
サブアクティブモードでは、内部クロックとしてφ W /4 を選択した場合でも TCF は正常
にリード／ライトできます。
243
9. タイマ
9.5 タイマ G
9.5.1 概要
タイマ G は、インプットキャプチャ入力端子から入力したパルス（インプットキャプチ
ャ入力信号）の立ち上がり／立ち下がりエッジのそれぞれ専用のインプットキャプチャ機
能を持つ 8 ビットタイマです。ノイズ除去回路によりインプットキャプチャ入力信号の高
域成分のノイズを除去することが可能です。したがって、インプットキャプチャ入力信号
のデューティ比を正確に測定することができます。また、タイマ G はインプットキャプチ
ャ入力を設定しない場合、8 ビットのインターバルタイマとして機能します。
（1）特長
タイマ G の特長を以下に示します。
■4 種類のカウンタ入力クロックを選択可能
4 種類の内部クロック（φ/64、φ/32、φ/2、φW /4）からの選択が可能です。
■インプットキャプチャ機能
立ち上がり／ 立ち下がりエッジのそれぞ れ専用のインプットキャプ チャ機能があ
ります。
■カウンタのオーバフロー時のレベルが検出可能
インプットキャプチャ入力信号の High レベルでオーバフローが発生したか、Low
レベルでオーバフローが発生したかを検出することができます。
■カウンタのクリア指定が可能
インプットキ ャプチャ入力信号の立ち上 がり／立ち下がり／両エッ ジでカウンタ
の値をクリアするか、しないかを選択できます。
■2 種類の割り込み要求
インプットキャプチャ×1 要因、オーバフロー×1 要因があります。インプットキ
ャプチャ入力 信号による割り込み要求は インプットキャプチャ入力 信号の立ち上
がり／立ち下がりエッジを選択することができます。
■ノイズ除去回路内蔵
ノイズ除去回 路によりインプットキャプ チャ入力信号の高域成分の ノイズを除去
することが可能です。
■ウォッチモード、サブアクティブモード、サブスリープモードで動作
内部クロックとしてφW /4 を選択した場合、ウォッチモード、サブアクティブモー
ド、サブスリープモードで動作可能です。
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能。
244
9. タイマ
（2）ブロック図
タイマ G のブロック図を図 9.8 に示します。
φ
PSS
TMG
レベル検出
回 路
φW/4
ICRGF
ノイズ除去
回 路
TMIG
エッジ検出
回 路
NCS
TCG
内
部
デ
ー
タ
バ
ス
ICRGR
IRRTG
＜記号説明＞
TMG
：タイマモードレジスタG
TCG
：タイマカウンタG
ICRGF ：インプットキャプチャレジスタGF
ICRGR ：インプットキャプチャレジスタGR
IRRTG ：タイマG割り込み要求フラグ
NCS
：ノイズキャンセラセレクト
PSS
：プリスケーラS
図 9.8 タイマ G のブロック図
（3）端子構成
タイマ G の端子構成を表 9.11 に示します。
表 9.11 端子構成
名称
インプットキャプチャ
略称
入出力
TMIG
入力
機能
インプットキャプチャ入力端子
入力
245
9. タイマ
（4）レジスタ構成
タイマ G のレジスタ構成を表 9.12 に示します。
表 9.12 レジスタ構成
名称
略称
R/W
初期値
タイマモードレジスタ G
TMG
R/W
H'00
タイマカウンタ G
TCG
―
H'00
アドレス
H'FFBC
―
インプットキャプチャレジスタ GF
ICRGF
R
H'00
H'FFBD
インプットキャプチャレジスタ GR
ICRGR
R
H'00
H'FFBE
CKSTPR1
R/W
H'FF
H'FFFA
クロック停止レジスタ 1
9.5.2 各レジスタの説明
（1）タイマカウンタ G（TCG）
ビット：
7
6
5
4
3
2
1
0
TCG7
TCG6
TCG5
TCG4
TCG3
TCG2
TCG1
TCG0
初期値：
0
0
0
0
0
0
0
0
R/W ：
—
—
—
—
—
—
—
—
TCG は、8 ビットのアップカウンタで、入力したクロックによりカウントアップされま
す。入力するクロックは、TMG の CKS1、CKS0 で選択します。
TCG はインプットキャプチャタイマとして動作させる場合、PMR1 の TMIG を 1 に設定
し、インターバルタイマとして動作させる場合、TMIG を 0 に設定します*。インプットキ
ャプチャタイマの動作時は、TMG の設定によ りインプットキャプチャ入力信号の立ち上
がり／立ち下がり／両エッジのいずれかで TCG の値をクリアすることができます。
TCG がオーバフロー（H'FF→H'00）すると、TMG の OVIE が 1 の場合、IRR2 の IRRTG
が 1 にセットされ、さらに IEN R2 の IEN TG が 1 の場合、C PU に対して割り込み要求信号
が発生します。
なお、割り込みについての詳細は｢3.3 割り込み｣を参照してください。
TCG は CPU からリード／ライトすることはできません。
リセット時、TCG は H'00 にイニシャライズされます。
【注】 * TMIGの書き換えの際、インプットキャプチャ信号が発生する場合があります。
246
9. タイマ
（2）インプットキャプチャレジスタ GF（ICRGF
）
ビット：
7
6
ICRGF7
ICRGF6
5
ICRGF5
4
ICRGF4
3
2
ICRGF3 ICRGF2
1
ICRGF1
0
ICRGF0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R
R
R
R
R
R
R
R
ICRGF は、8 ビットのリード専用のレジスタです。インプットキャプチャ入力信号の立
ち下がりエッジが検出されると、そのときの TCG の値が ICRGF に転送されます。このと
き、TMG の IIEGS が 1 の場合、IRR2 の IRRTG が 1 にセットされ、さらに IENR2 の IENTG
が 1 の場合、CPU に対して割り込み要求信号が発生します。
なお、割り込みについての詳細は｢3.3 割り込み｣を参照してください。
インプットキャプチャ動作を確実に行うために、インプットキャプチャ入力信号のパル
ス幅は、少なくとも 2 φまたは 2 φSUB （ノイズ除去回路を使用しない場合）以上にしてく
ださい。
リセット時、ICRGF は H'00 にイニシャライズされます。
（3）インプットキャプチャレジスタ GR（ICRGR）
ビット：
7
6
5
ICRGR7
ICRGR6
初期値：
0
0
0
0
0
0
0
0
R/W ：
R
R
R
R
R
R
R
R
ICRGR5
4
ICRGR4
3
2
ICRGR3 ICRGR2
1
ICRGR1
0
ICRGR0
ICRGR は、8 ビットのリード専用のレジスタです。インプットキャプチャ入力信号の立
ち上がりエッジが検出されると、そのときの TCG の値が ICRGR に転送されます。このと
き、TMG の IIEGS が 0 の場合、IRR2 の IRRTG が 1 にセットされ、さらに IENR2 の IENTG
が 1 の場合、CPU に対して割り込み要求信号が発生します。
なお、割り込みについての詳細は｢3.3 割り込み｣を参照してください。
インプットキャプチャ動作を確実に行うために、インプットキャプチャ入力信号のパル
ス幅は、少なくとも 2 φまたは 2 φSUB （ノイズ除去回路を使用しない場合）以上にしてく
ださい。
リセット時、ICRGR は H'00 にイニシャライズされます。
247
9. タイマ
（4）タイマモードレジスタ G（TMG）
ビット：
7
6
OVFH
OVFL
5
OVIE
4
3
IIEGS
2
CCLR1 CCLR0
1
CKS1
0
CKS0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W*
R/W*
R/W
R/W
R/W
R/W
R/W
R/W
【注】* フラグクリアのための"0"ライトのみ可能です。
TMG は、8 ビットのリード／ライト可能なレジスタです。TC G の 4 種類の内部クロッ
クの選択、カウンタクリアの選択、インプットキャプチャ入力信号による割り込み要求の
エッジ選択、オーバフローによる割り込み要求の許可の制御、およびオーバフローフラグ
の表示を行います。
リセット時、TMG は H'00 にイニシャライズされます。
ビット 7：タイマオーバフローフラグ H（OVFH）
インプットキャプチャ入力信号が High レベルのときに、TCG の値がオーバフロー（H'FF
→H'00）したことを示すステータスフラグです。本フラグは、ソフトウェアでクリアしま
す。セットは、ハードウェアで行われます。ソフトウェアでセットすることはできません。
ビット 7
説明
OVFH
0
〔クリア条件〕
（初期値）
OVFH＝1 の状態で、OVFH をリードした後、OVFH に 0 をライトしたとき
1
〔セット条件〕
TCG の値が、H'FF
→H'00になったとき
ビット 6：タイマオーバフローフラグ L（OVFL）
インプットキャプチャ信号が Low レベルの とき、またはインターバル動作時に、TC G
の値がオーバフロー（H'FF→H'00）したことを示すステータスフラグです。本フラグは、
ソフトウェアでクリアします。セットは、ハードウェアで行われます。ソフトウェアでセ
ットすることはできません。
ビット 6
説明
OVFL
0
〔クリア条件〕
（初期値）
OVFL＝1 の状態で、OVFLをリードした後、OVFLに 0 をライトしたとき
1
〔セット条件〕
TCG の値が、H'FF
→H'00になったとき
248
9. タイマ
ビット 5：タイマオーバフローインタラプトイネーブル（OVIE）
TCG のオーバフローが発生したとき、割り込みの許可または禁止を選択します。
ビット 5
説明
OVIE
0
TCG のオーバフローによる割り込み要求を禁止
1
TCG のオーバフローによる割り込み要求を許可
（初期値）
ビット 4：インプットキャプチャインタラプトエッジセレクト（IIEGS
）
インプットキャプチャ入力信号による割り込み要求のエッジ選択を行います。
ビット 4
説明
IIEGS
インプットキャプチャ入力信号の立ち上がりエッジで割り込みを発生（初期
0
値）
インプットキャプチャ入力信号の立ち下がりエッジで割り込みを発生
1
ビット 3、2：カウンタクリア 1、0（CCLR1、CCLR0）
インプットキャプチャ入力信号の立ち上がり／立ち下がり／両エッジで TC G の値をク
リアするか、しないかを選択します。
ビット 3 ビット 2
説明
CCLR1
CCLR0
0
0
TCG のクリアを禁止
0
1
インプットキャプチャ入力信号の立ち下がりエッジにより TCG をクリア
1
0
インプットキャプチャ入力信号の立ち上がりエッジにより TCG をクリア
1
1
インプットキャプチャ入力信号の両エッジにより TCG をクリア
（初期値）
ビット 1、0：クロックセレクト（CKS1、CKS0）
TCG に入力するクロックを、4 種類の内部クロックから選択します。
ビット 1 ビット 0
説明
CKS1
CKS0
0
0
内部クロック：φ/64 でカウント
0
1
内部クロック：φ/32 でカウント
1
0
内部クロック：φ/2 でカウント
1
1
内部クロック：φW /4 でカウント
（初期値）
249
9. タイマ
（5）クロック停止レジスタ 1（CKSTPR1）
ビット：
7
—
6
5
4
3
2
1
0
S31CKSTP S32CKSTP ADCKSTP TGCKSTP
TFCKSTP TCCKSTP TACKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CKSTPR1 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章ではタイマ G に関するビットのみ説明します。他
のビットについては各モジュールの章を参照してください。
ビット 3：タイマ G モジュールスタンバイモード制御（TGCKSTP）
タイマ G をモジュールスタンバイモードに設定および解除を制御します。
TGCKSTP
250
説明
0
タイマ G はモジュールスタンバイモードに設定される
1
タイマ G のモジュールスタンバイモードは解除される
（初期値）
9. タイマ
9.5.3 ノイズ除去回路
ノイズ除去回路は、デジタルローパスフィルタとなっており、インプットキャプチャ入
力端子から入力したパルスの高域成分のノ イズを除去します。ノイズ除去回路は、P MR 3
の NCS*により設定します。
図 9.9 にノイズ除去回路のブロック図を示します。
サンプリング
クロック
インプット
キャプチャ
入力信号
C
D
Q
ラッチ
C
D
Q
ラッチ
C
D
Q
ラッチ
C
D
Q
ラッチ
C
D
Q
ラッチ
一致
検出
回路
ノイズ除去
出力
△t
サンプリング
クロック
△t：CKS1、CKS0で設定
図 9.9 ノイズ除去回路のブロック図
ノイズ除去回路は5段直列に接続されたラッチ回路と一致検出回路で構成されています。
ノイズ除去機能 なし（NC S＝0）の場合、サ ンプリングクロックはシステ ムクロックが選
択されています。ノイズ除去機能あり（NCS＝1）の場合、サンプリングクロックは TMG
の C KS1、C KS0 で選択された内部クロックが選 択され、このクロックの立ち上がりエッ
ジでインプットキャプチャ入力がサンプリングされ、すべてのラッチ出力が一致したとき
正しいデータとみなします。一致しない場合は、前の値を保持します。リセット後は、ノ
イズ除去出力はインプットキャプチャ入力信号の立ち下がりエッジが5回サンプリングさ
れた状態でイニシャライズされています。したがって、ノイズ除去機能ありを設定した後、
サンプリングクロックの5倍より幅の広いパルスは確実にインプットキャプチャ信号にな
ります。なお、ノイズ除去を行わない場合でも、インプットキャプチャ動作を確実に行う
ために、インプットキャプチャ入力信号のパルス幅は少なくとも 2 φまたは 2 φSUB 以上必
要です。
【注】 * NCS ビットの書き換えの際、インプットキャプチャ信号が発生する場合があり
ます。
251
9. タイマ
図 9.10 にノイズ除去回路のタイミング例を示します。
この例は、インプットキャプチャ入力端子にサンプリングクロックの 5 倍以下の High
レベル入力がノイズとして除去された場合です。
インプットキャプチャ
入力信号
サンプリング
クロック
ノイズ除去出力
ノイズとして除去
図 9.10 ノイズ除去回路タイミング（例）
9.5.4 動作説明
タイマ G は、インプットキャプチャ／インターバル機能を内蔵した 8 ビットのタイマで
す。
（1）タイマ G の機能
タイマ G は 8 ビットのアップカウンタで、インプットキャプチャタイマとインターバル
タイマの 2 種類の機能を持っています。
それぞれの動作について、以下に説明します。
（a）インプットキャプチャタイマの動作
ポートモードレジスタ 1（P MR 1）の TMIG ビットを 1 に設定すると、タイマ G はイン
プットキャプチャタイマとして機能します。*
リセット時、タイマモードレジスタ G（TMG）、タイマカウンタ G（TCG）、インプッ
トキャプチャレジスタ GF（ICRGF）、インプットキャプチャレジスタ GR（ICRGR）は、
H'00 に初期化されます。
リセット直後、TCG は内部クロックφ/64 のクロックでカウントを開始します。
入力するクロックは、TMG の C KS1、C KS0 ビットにより 4 種類の内部クロックソース
から選択できます。
TMIG 端子から入力されるインプットキャプチャ信号の立ち上がりエッジ／立ち下がり
エッジにより、そのときの TCG の値が ICRGR/ICRGF に転送されます。また、TMG の IIEGS
ビットで選択したエッジが入力されると、IR R 2 の IR R TG が 1 にセットされ、このとき
IEN R2 の IEN TG ビットが 1 ならば C PU に割り込みを要求します。なお、割り込みについ
252
9. タイマ
ての詳細は、｢3.3 割り込み｣を参照してください。
TC G は TMG の C CLR 1、C CLR 0 ビットにより、インプットキャプチャ信号の立ち上が
り／立ち下がり／両エッジのいずれかで TC G の値をクリアすることができます。また、
インプットキャプチャ信号が High レベルのときに TC G がオーバーフローすると、TMG
の OVF H ビットをセットします。一方、インプットキャプチャ信号が Low レベルのとき
に TCG がオーバフローすると、TMG の OVFL ビットをセットします。これらがセットさ
れたとき、TMG の OVI E ビットが 1 であれば IR R 2 の IR R TG が 1 にセットされ、さらに
IENR2 の IENTG ビットが 1 であれば、タイマ G は CPU に割り込みを要求します。なお、
割り込みについての詳細は｢3.3 割り込み｣を参照してください。
タイマ G にはノイズ除去回路が内蔵されており、TMIG 端子から入力したパルスの高域
成分のノイズを除去できます。詳細は｢9.5.3 ノイズ除去回路｣を参照してください。
【注】 * TMIGの書き換えの際、インプットキャプチャ信号が発生する場合があります。
（b）インターバルタイマの動作
PMR1 の TMIG ビットを 0 に設定すると、タイマ G はインターバルタイマとして機能し
ます。リセット直後、TC G は内部クロックφ/64 のクロックでカウントを開始します。入
力クロックは TMG の CKS1、CKS0 ビットにより 4 種類の内部クロックソースから選択で
きます。TCG は選択されたクロックでカウントアップし、オーバフロー（H'FF→H'00）す
ると TMG の OVF L ビットが 1 にセットされます。このとき、TMG の OVI E ビットが 1 で
あれば IR R 2 の IR R TG が 1 にセットされ、さらに IEN R2 の IEN TG ビットが 1 であれば、
タイマ G は C PU に割り込みを要求します。なお、割り込みについての詳細は｢3 .3 割り
込み｣を参照してください。
（2）カウントタイミング
TCG は入力された内部クロックによりカウントアップされます。TMG の CKS1、CKS0
の設定により、システムクロック（φ）とウォッチクロック（φW ）を分周して作られる 4
種類の内部クロック（φ/64、φ/32、φ/2、φW /4）が選択されます。
253
9. タイマ
（3）インプットキャプチャ入力のタイミング
（a）ノイズ除去機能なしの場合
インプットキャプチャ入力は、立ち上がり／立ち下がりエッジのそれぞれ専用のインプ
ットキャプチャ機能を持っています。
立ち上がり／立ち下がりエッジのインプットキャプチャ入力のタイミングを図 9 .1 1 に
示します。
インプットキャプチャ
入力信号
インプットキャプチャ
信号F
インプットキャプチャ
信号R
図 9.11 インプットキャプチャ入力のタイミング（ノイズ除去機能なし）
（b）ノイズ除去機能ありの場合
インプットキャプチャ入力でノイズ除去を行う場合、インプットキャプチャ信号はノイ
ズ除去回路を経由するため、インプットキャプチャ入力信号エッジからサンプリングクロ
ックの 5 周期分遅延します。
このときのタイミングを図 9.12 に示します。
インプットキャプチャ
入力信号
サンプリングクロック
ノイズ除去
回路の出力
インプットキャプチャ
信号R
図 9.12 インプットキャプチャ入力のタイミング（ノイズ除去機能あり）
254
9. タイマ
（4）インプットキャプチャ入力によるインプットキャプチャタイミング
インプットキャプチャ入力によるインプットキャプチャタイミングを図 9 .1 3 に示しま
す。
インプットキャプチャ
信号
TCG
インプットキャプチャ
レジスタ
N−1
N
H'XX
N＋1
N
図 9.13 インプットキャプチャ入力によるインプットキャプチャタイミング
（5）TCG のクリアタイミング
TCG の値は、インプットキャプチャ入力信号の立ち上がりエッジ／立ち下がりエッジ／
両エッジでクリアすることができます。
両エッジでクリアする場合のタイミングを図 9.14 に示します。
インプットキャプチャ
入力信号
インプットキャプチャ
信号F
インプットキャプチャ
信号R
TCG
N
H'00
N
H'00
図 9.14 TCG のクリアタイミング
255
9. タイマ
（6）タイマ G の動作モード
タイマ G の動作モードを表 9.13 に示します。
表 9.13 タイマ G の動作モード
動作モード
インプット
リセット アクティブ スリープ
ウォッチ
サブアクティブ サブスリープ スタンバイ
モジュール
スタンバイ
リセット
動作*
動作*
動作／停止*
動作／停止*
動作／停止*
停止
停止
インターバル リセット
動作*
動作*
動作／停止*
動作／停止*
動作／停止*
停止
停止
ICRGF
リセット
動作*
動作*
動作／停止*
動作／停止*
動作／停止*
保持
保持
ICRGR
リセット
動作*
動作*
動作／停止*
動作／停止*
動作／停止*
保持
保持
TMG
リセット
動作
保持
保持
動作
保持
保持
保持
TCG
キャプチャ
【注】
*
アクティブモード、スリープモード時に、TC G の内部クロックとしてφW / 4 を選択した
場合、システムクロックと内部クロックとが非同期であるため同期回路で同期をとって
います。これにより、カウント周期は最大で 1/ φ（s ）の誤差が生じます。ウォッチモ
ード時に、TCG の内部クロックとしてφW /4 を選択した場合、サブクロックφSUB（φW /8、
φW /4、φW /2）に関係なく TCG、ノイズ除去回路は内部クロックφW /4 で動作します。 そ
の他の内部クロックを選択した場合、TCG、ノイズ除去回路は動作せず、さらにインプ
ットキ ャプチャ入 力信号を入力 してもイン プットキャ プチャされま せんので注 意して
ください。
サブアクティブモード、サブスリープモード時に、タイマ G を動作させるには、TC G
の内部クロックとしてφW / 4 を選択し、サブクロックφSUB はφW / 2 を選択してください。
その他の内部クロックを選択した場合や、サブクロックφSUB としてφW / 8、φW / 4 を選択
した場合は、TCG、ノイズ除去回路は動作しませんので注意してください。
256
9. タイマ
9.5.5 使用上の注意事項
（1）内部クロックの切り替えと TCG 動作
内部クロックを切り替えるタイミングによっては、TCG がカウントアップされてしまう
場合があります。内部クロックの切り替えタイミング（CKS1、CKS0 の書き換え）と TCG
動作の関係を表 9.14 示します。
内部クロックを使用する場合、システムク ロック（φ）またはサブクロック（φW ）を
分周し た内部クロッ クの立ち下 がりエッジ で検出してカ ウントクロ ックを発生し ていま
す。そのため表 9.14 の No.3 のように切り替え前のクロック High→切り替え後のクロック
Low レベルになるようなクロックの切り替えを行うと、切り替えタイミングを立ち下がり
エッジとみなしてカウントクロックが発生し、TCG がカウントアップされてしまいます。
表 9.14 内部クロックの切り替えと TCG 動作
No.
CKS1、CKS0
書き換えタイミング
1 Low→Low レベルの
切り替え
TCG 動作
切り替え前の
クロック
切り替え後の
クロック
カウント
クロック
TCG
N
N＋1
CKS1、CKS0の書き換え
2 Low→Highレベルの
切り替え
切り替え前の
クロック
切り替え後の
クロック
カウント
クロック
TCG
N
N＋1
N＋2
CKS1、CKS0の書き換え
257
9. タイマ
No.
CKS1、CKS0
書き換えタイミング
3 High
→Low レベルの
切り替え
TCG 動作
切り替え前の
クロック
切り替え後の
クロック
*
カウント
クロック
TCG
N
N＋1
N＋2
CKS1、CKS0の書き換え
4 High
→Highレベルの
切り替え
切り替え前の
クロック
切り替え後の
クロック
カウント
クロック
TCG
N
N＋1
N＋2
CKS1、CKS0の書き換え
【注】
*
切り替えのタイミン グを立ち下がりエッジとみなすために発 生し、TC G はカウントア
ップされてしまいます。
258
9. タイマ
（2）ポートモードレジスタ書き換えの注意事項
インプットキャプチャの機能切り替えのために、ポートモードレジスタを書き換える際、
またインプットキャプチャ入力のノイズ除去回路の機能切り替えのために、ポートモード
レジスタを書き換える際に以下の点に注意してください。
・インプットキャプチャ入力端子の機能切り替え
インプットキ ャプチャ入力端子を制御 しているポートモードレジ スタ 1（P MR 1）
の TMIG を書き換えて端子機能を切り替えた場合、端子に有効なエッジが入力さ
れていなくて も、エッジが入力されたこ とになりますので注意して ください。イ
ンプットキャプチャ入力信号の入力エッジとその条件を表 9.15 に示します。
表 9.15 インプットキャプチャ入力端子の機能切り替えによるインプットキャプチャ
入力信号の入力エッジとその条件
インプットキャプチャ入力信号の
入力エッジ
条件
立ち上がりエッジが発生する場合 TMIG端子が Highレベルの状態で、TMIGを 0 から 1 に書き換え
たとき
TMIG端子が Highレベルの状態で、NCS を 0 から 1 に書き換え
た後、ノイズ除去回路で 5 回サンプリングされる前に TMIGを 0
から 1 に書き換えたとき
立ち下がりエッジが発生する場合 TMIG端子が Highレベルの状態で、TMIGを 1 から 0 に書き換え
たとき
TMIG端子が Low レベルの状態で、NCS を 0 から 1 に書き換え
た後、ノイズ除去回路で 5 回サンプリングされる前に TMIGを 0
から 1 に書き換えたとき
TMIG端子が Highレベルの状態で、NCS を 0 から 1 に書き換え
た後、ノイズ除去回路で 5 回サンプリングされた後に TMIGを 1
から 0 に書き換えたとき
【注】
P13 端子がインプットキャプチャ入力端子に設定されていない場合、タイマ G のインプッ
トキャプチャ入力信号は Low レベルとなっています。
・インプットキャプチャ入力のノイズ除去回路の機能切り替え
インプットキ ャプチャ入力のノイズ除去 回路を制御しているポート モードレジス
タ 3（PMR3）の NCS を書き換えて機能切り替えを行う場合、TMIG を 0 にして行
ってください 。それ以外で書き換えた場 合、端子に有効なエッジが 入力されてい
なくても、エ ッジが入力されたことにな りますので注意してくださ い。インプッ
トキャプチャ入力信号の入力エッジとその条件を表 9.16 に示します。
259
9. タイマ
表 9.16 ノイズ除去回路の機能切り替えによるインプットキャプチャ入力信号の入力
エッジとその条件
インプットキャプチャ入力信号の
入力エッジ
条件
立ち上がりエッジが発生する場合 TMIGが 1 の状態で TMIG端子を Low レベルから Highレベルに
した後、ノイズ除去回路で 5 回サンプリングする前に NCS を 0
から 1 に書き換えたとき
立ち下がりエッジが発生する場合 TMIGが 1 の状態で TMIG端子を Highレベルから Low レベルに
した後、ノイズ除去回路で 5 回サンプリングする前に NCS を 1
から 0 に書き換えたとき
端子機能を切り替え、インプットキャプチャ入力信号にエッジが発生した場合、このエ
ッジとインプットキャプチャインタラプト エッジセレクト（II EGS ）ビットによるエッジ
選択とが一致したとき、割り込み要求フラグが 1 にセットされますので、割り込み要求フ
ラグを 0 にクリアしてから使用してください。ポートモードレジスタの操作と割り込み要
求フラグのクリア手順を図 9 .1 5 に示します。端子機能を切り替える場合、ポートモード
レジスタの操作前に割り込み禁止状態にしてポートモードレジスタを切り替え、ポートモ
ードレジスタ操作後、インプットキャプチャ入力信号がインプットキャプチャ信号として
確定するための期間（ノイズ除去回路を使用しない場合は 2 システムクロック以上、ノイ
ズ除去回路を使用する場合はサンプリングクロックの 5 倍以上）待ってから、1 にセット
された割り込み要求フラグを 0 にクリアしてください。なお、端子機能切り替えに伴う割
り込み要求フラグのセットを回避する方法として表 9 .1 5、表 9 .1 6 の条件を満たさないよ
うに端子のレベルを制御する方法、または発生するエッジと反対のエッジに TMGの IIEGS
ビットを設定して制御する方法もあります。
CCRのIビット←1
割り込み禁止状態にする。（割り込み許可レジスタ2の割
り込みイネーブルを操作して割り込み禁止状態にしても
よい。）
ポートモードレジスタを操作
ポートモードレジスタを操作した後、※TMIGの確定期間（ノ
イズ除去回路を使用しない場合は2システムクロック以上、
※TMIG確定時間
割り込み要求フラグ←0
CCRのIビット←0
ノイズ除去回路を使用する場合はサンプリングクロック
の5倍以上）待ってから割り込み要求フラグを0にクリア
する。
割り込み許可状態にする｡
図 9.15 ポートモードレジスタの操作と割り込み要求フラグのクリア手順
260
9. タイマ
9.5.6 タイマ G の使用例
タイマ G を使用すると、インプットキャプチャ入力信号の High 幅、Low 幅を絶対値で
測定することができます。設定は、TMG の CCLR1、CCLR0 をそれぞれ 1 にセットします。
このときの動作例を図 9.16 に示します。
インプットキャプチャ入力信号
H'FF
インプットキャプチャレジスタGF
インプットキャプチャレジスタGR
H'00
TCG
カウンタクリア
図 9.16 タイマ G の使用例
261
9. タイマ
9.6 ウォッチドッグタイマ
9.6.1 概要
ウォッチドッグタイマ（Watchdog Timer）は、入力クロックが入るたびに、カウンタア
ップする 8 ビットのカウンタを備えており、システムの暴走などによりカウンタの値が書
き換えられずオーバフローすると、LSI 内部をリセットできる機能を備えています。
（1）特長
ウォッチドッグタイマの特長を以下に示します。
■内部クロックφ/8192 またはφW /32 でカウントアップ
■カウンタのオーバフローでリセット信号を発生
オーバフロー周期は、8192/φまたは 32/φW の 1 倍から 256 倍まで設定可能です。
（φ＝2.00MHz のとき、約 4ms∼1000ms）
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能
（2）ブロック図
ウォッチドッグタイマのブロック図を図 9.17 に示します。
φW /32
φ
TCSRW
PSS
TCW
φ/8192
＜記号説明＞
TCSRW ：タイマコントロール／ステータスレジスタW
TCW
：タイマカウンタW
PSS
：プリスケーラS
図 9.17 ウォッチドッグタイマのブロック図
262
内
部
デ
ー
タ
バ
ス
内部リセット信号
9. タイマ
（3）レジスタ構成
ウォッチドッグタイマのレジスタ構成を表 9.17 に示します。
表 9.17 レジスタ構成
名称
略称
R/W
初期値
タイマコントロール／ステータスレジスタ W
TCSRW
R/W
H'AA
H'FFB2
TCW
R/W
H'00
H'FFB3
タイマカウンタ W
クロック停止レジスタ 2
CKSTP2
ポートモードレジスタ 3
PMR3
R/W
H'FF
R/W
H'00
アドレス
H'FFFB
H'FFCA
9.6.2 各レジスタの説明
（1）タイマコントロール／ステータスレジスタ W （TCSRW）
ビット：
7
6
5
4
3
2
1
0
B6WI
TCWE
B4WI
TCSRWE
B2WI
WDON
BOWI
WRST
初期値：
1
0
1
0
1
0
1
0
R/W ：
R
R/(W) *
R
R/(W) *
R
R/(W) *
R
R/(W) *
【注】 * 書き込みの条件が成立している場合にのみ、書き込み可能となります。書き込
み条件については各ビットの説明を参照してください。
TC SR W は、8 ビットのリード／ライト可能なレジスタで TC SR W、TC W の書き込み制
御、ウォッチドッグタイマの動作制御、動作状態を示すレジスタです。
ビット 7：ビット 6 書き込み禁止（B6WI）
TCSRW のビット 6 へのデータ書き込みを制御します。
ビット 7
説明
B6WI
0
ビット 6 への書き込みを許可
1
ビット 6 への書き込みを禁止
（初期値）
本ビットはリードすると常に 1 が読み出されます。ライトしても、データは格納されま
せん。
ビット 6：タイマカウンタ W 書き込み許可（TCWE）
TCW へのビットデータの書き込みを制御します。
ビット 6
TCWE
説明
0
TCW への 8 ビットデータへの書き込みを禁止
1
TCW への 8 ビットデータへの書き込みを許可
（初期値）
263
9. タイマ
ビット 5：ビット 4 書き込み禁止（B4WI）
TCSRW のビット 4 へのデータ書き込みを制御します。
ビット 5
説明
B4WI
0
ビット 4 への書き込みを許可
1
ビット 4 への書き込みを禁止
（初期値）
本ビットはリードすると常に 1 が読み出されます。ライトしても、データは格納されま
せん。
ビット 4：タイマコントロール／ステータスレジスタ W 書き込み許可（TCSRWE）
TCSRW のビット 2 およびビット 0 へのデータの書き込みを制御します。
ビット 4
説明
TCSRWE
0
ビット 2 およびビット 0 への書き込みを禁止
1
ビット 2 およびビット 0 への書き込みを許可
（初期値）
ビット 3：ビット 2 書き込み禁止（B2WI）
TCSRW のビット 2 へのデータの書き込みを制御します。
ビット 3
説明
B2WI
0
ビット 2 への書き込みを許可
1
ビット 2 への書き込みを禁止
（初期値）
本ビットはリードすると常に 1 が読み出されます。ライトしてもデータは格納されませ
ん。
ビット 2：ウォッチドッグタイマオン（WDON ）
ウォッチドッグタイマの動作を許可します。
ビット 2
説明
WDON
0
ウォッチドッグタイマの動作を禁止
（初期値）
［クリア条件］
リセット、または TCSRWE＝1 の状態で B2WIに 0 をライトしながら WDON に 0
をライトしたとき
1
ウォッチドッグタイマの動作を許可
［セット条件］
TCSRWE＝1 の状態で B2WIに 0 をライトしながら WDON に 1 をライトしたとき
264
9. タイマ
本ビットを 1 にセットすると、カウントアップを開始します。また、本ビットを 0 にク
リアすると、カウントアップを停止します。
ビット 1：ビット 0 書き込み禁止（B0WI）
タイマコントロール／ステータスレジスタ W のビット 0 へのデータの書き込みを制御
します。
ビット 1
説明
B0WI
0
ビット 0 への書き込みを許可
1
ビット 0 への書き込みを禁止
（初期値）
本ビットはリードすると常に 1 が読み出されます。ライトしても、データは格納されま
せん。
ビット 0：ウォッチドッグタイマリセット（WRST）
TC W がオーバフローし、内部リセット信号 が発生したことを示します。オーバフロー
したことにより発生した内部リセット信号は、LSI 全体をリセットします。
WRST は、RES 端子によるリセット、またはソフトウェアによる 0 ライトによりクリア
されます。
ビット 0
説明
WRST
0
［クリア条件］
（１）RES 端子によるリセット
（２）TCSRWE＝1 の状態で B0WIに 0 をライトしながら WRST に 0 をライトし
たとき
1
［セット条件］
TCW がオーバフローし、内部リセット信号が発生したとき
（2）タイマカウンタ W （TCW）
ビット：
7
6
5
4
3
2
1
0
TCW7
TCW6
TCW5
TCW4
TCW3
TCW2
TCW1
TCW0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
TCW は、8 ビットのリード／ライト可能なアップカウンタで、入力する内部クロックに
よりカウントアップされます。入力するクロックは、φ/8192 またはφW /32 です。TCW の
値は CPU から常にリード／ライトできます。
TC W がオー バフロー（H'F F→H'00） すると、内部リセ ット信号を発生 し、TC SR W の
WRST が 1 にセットされます。リセット時、TCW は H'00 にイニシャライズされます。
265
9. タイマ
（3）クロック停止レジスタ 2（CKSTPR2）
ビット：
7
6
5
4
―
―
―
―
3
2
1
0
初期値：
1
1
1
1
1
1
1
1
R/W ：
―
―
―
―
R/W
R/W
R/W
R/W
AECKSTP WDCKSTP PWCKSTP LDCKSTP
CKSTPR2 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章ではウォッチドッグタイマに関するビットのみ説
明します。他のビットについては各モジュールの章を参照してください。
ビット 2：ウォッチドッグタイマモジュールスタンバイモード制御（WDCKSTP）
ウォッチドッグタイマをモジュールスタンバイモードに設定および解除を制御します。
説明
WDCKSTP
0
ウォッチドッグタイマはモジュールスタンバイモードに設定される
1
ウォッチドッグタイマのモジュールスタンバイモードは解除される
（初期値）
【注】 WDCKSTP はタイマコントロール／ステータスレジスタ W （TCSRW）の WDON
が 0 のときに有効になります。WD ON が 1 （ウォッチドッグタイマ動作中）のと
き WDCKSTP を 0 に設定すると WDCKSTP は 0 に設定されますが、ウォッチドッ
グタイマはモ ジュールスタンバイモード には入らずウォッチドッグ 機能を継続し
ます。ウォッチドッグ機能が終了し、ソフトウェアで WDON を 0 に設定すると同
時に WDCKSTP が有効になり、ウォッチドッグタイマはモジュールスタンバイモ
ードに入ります。
（4）ポートモードレジスタ 3（PMR3）
ビット：
初期値：
：
R/W
7
6
5
4
3
AEVL
AEVH
WDCKS
NCS
IRQ0
0
0
0
0
R/W
R/W
R/W
R/W
2
RESO
1
UD
0
PWM
0
0
0
0
R/W
R/W
R/W
R/W
P MR 3 は 8 ビットのリード／ライト可能なレジスタで、主にポート 3 の各端子機能の切
り替えを制御します。本章ではウォッチドッグタイマに関するビットのみ説明します。他
のビットについては「第 8 章 I/Oポート」を参照してください。
ビット 5：ウォッチドッグタイマソースクロック選択
説明
WDCKS
266
0
φ/8192 を選択
1
φw /32 を選択
（初期値）
9. タイマ
9.6.3 動作説明
ウォッチドッグタイマは、入力クロック（φ/8192 またはφW /32）が入るたびにカウント
アップする 8 ビットのカウンタを備えています。入力クロックの選択は、ポートモードレ
ジスタ 3（P MR 3）の WD CK S で行います。WD CK S が 0 のときφ/8192 が選択され、1 の
ときφW /32 が選択されます。TCSRW の TCSRWE=1 の状態で B2WI に 0 をライトしながら
WDON に 1 をライトすると、TCW はカウントアップを開始します。TCW のカウント値が、
H'FF になった後、 クロックが入力されると、 ウォッチドッグタイマはオ ーバフローし、
基準クロック（φまたはφSU B）の 1 クロック分後に内部リセット信号を発生します。内部
リセット信号はφOS C クロックで 512 クロック分の時間出力されます。TC W はライト可能
なカウンタですので、TC W に値を設定すると 、その値からカウントアップを行います。
したがって、TCW の値により、オーバフロー周期を 1∼256 入力クロックの範囲で設定で
きます。
ウォッチドッグタイマ動作例を図 9.18 に示します。
（例）φ＝2MHzでオーバフロー周期を30msとする場合
2×106
8192
× 30 × 10-3 ＝ 7.3 したがって、TCWには256–8＝248（H'F8）をセットする。
TCWオーバフロー
H'FF
H'F8
TCW
カウント値
H'00
スタート
TCWにH'
F8
をライト
TCW にH'F8
をライト
リセットを発生
内部リセット信号
φOSCで512クロック分
図 9.18 ウォッチドッグタイマの動作例
267
9. タイマ
9.6.4 ウォッチドッグタイマの動作モード
ウォッチドッグタイマの動作モードを表 9.18 に示します
表 9.18 ウォッチドッグタイマの動作モード
モジュール
動作モード
リセット
アクティブ
スリープ
ウォッチ
サブアクティブ
TCW
リセット
動作
動作
停止
動作／停止*
停止
停止
停止
TCSRW
リセット
動作
動作
保持
動作／停止*
保持
保持
保持
【注】
268
*
入力クロックにφW /32 を選択した場合に動作します。
サブスリープ スタンバイ スタンバイ
9. タイマ
9.7 非同期イベントカウンタ（AEC）
9.7.1 概要
非同期イベントカウンタ（Asynchronous Event Counter）は、外部イベントクロックが入
るたびにカウントアップするイベントカウンタです。
（1）特長
非同期イベントカウンタの特長を以下に示します。
■非同期イベントをカウント可能
基本クロックφ、φSU B の動作とは無関係に非同期に入力される外部イベントをカ
ウント可能です。
カウンタは 16 ビット構成になっており、65536（216）回以内のイベントのカウン
トが可能です。
■2 チャンネルの独立した 8 ビットイベントカウンタとしても使用可能。
■ソフトウェ アによってカウンタのリセ ット、カウントアップ機能 の停止が制御可
能。
■イベントカウンタのオーバフローを検出し、自動的に割り込みを発生。
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能。
269
9. タイマ
（2）ブロック図
非同期イベントカウンタのブロック図を図 9.19 に示します。
IRREC
ECCSR
OVH
ECH
CK
ECL
CK
内
部
デ
ー
タ
バ
ス
AEVH
OVL
AEVL
＜記号説明＞
ECCSR ：イベントカウンタコントロール／ステータスレジスタ
：イベントカウンタH
ECH
：イベントカウンタL
ECL
AEVH ：非同期イベント入力H
：非同期イベント入力L
AEVL
IRREC ：イベントカウンタオーバフロー割り込み要求フラグ
図 9.19 非同期イベントカウンタブロック図
（3）端子構造
非同期イベントカウンタの端子構成を表 9.19 に示します。
表 9.19 端子構成
名称
略称
入出力
非同期イベント入力 H
AEVH
入力
機能
イベントカウンタ H に入力す
るイベント入力端子
非同期イベント入力 L
AEVL
入力
イベントカウンタ Lに入力する
イベント入力端子
270
9. タイマ
（4）レジスタ構成
非同期イベントカウンタのレジスタ構成を表 9.20 に示します。
表 9.20 レジスタ構成
名称
略称
R/W
初期値
イベントカウンタコントロール／ステータスレジスタ
ECCSR
R/W
H'00
H'FF95
イベントカウンタ H
ECH
R
H'00
H'FF96
イベントカウンタ L
ECL
R
H'00
H'FF97
CKSTP2
R/W
H'FF
H'FFFB
クロック停止レジスタ 2
アドレス
9.7.2 各レジスタの構成
（1）イベントカウンタコントロール／ステータスレジスタ（ECCSR）
ビット：
7
6
5
4
3
2
1
0
OVH
OVL
—
CH2
CUEH
CUEL
CRCH
CRCL
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W*
R/W*
R/W
R/W
R/W
R/W
R/W
R/W
【注】* フラグクリアのため 0 ライトのみ可能です。
ECCSR は、8 ビットのリード／ライト可能なレジスタで、カウンタのオーバフローの検
出、カウンタのリセット、カウントアップ機能の停止の制御を行います。
リセット時、ECCSR は H'00 にイニシャライズされます。
ビット 7：カウンタオーバフローH（OVH）
EC H がオーバフロー（H'F F→H'00）したことを示すステータスフラグです。EC H がオ
ーバフローすると、本フラグがセットされます。ソフトウェアでセットすることはできま
せん。本フラグのクリアはソフトウェアで行います。OVH が 1 の状態で OVH をリードし
た後、OVH に 0 をライトしたときにクリアされます。
C H2 を 0 にした状態で EC H、EC L を 16 ビットのイベントカウンタとして使用している
場合には、本フラグは 16 ビットのイベントカウンタがオーバフロー（H'F FF F→H'0000）
したことを示すステータスフラグです。
ビット 7
説明
OVH
ECH がオーバフローしていないことを示します
0
（初期値）
［クリア条件］ OVH が 1 の状態で OVH をリードした後、OVH に 0 をライトしたと
き
1
ECH がオーバフローしたことを示します
［セット条件］ ECH の値が H'FF
→H'00になったとき
271
9. タイマ
ビット 6：カウンタオーバフローL（OVL）
ECL がオーバフロー（H'FF→H'00）したことを示すステータスフラグです。ECL がオー
バフローすると、本フラグがセットされます。ソフトウェアでセットすることはできませ
ん。本フラグのクリアはソフトウェアで行います。OVL が 1 の状態で OVL をリードした
後、OVL に 0 にライトしたときにクリアされます。
ビット 6
説明
OVL
ECLがオーバフローしていないことを示します
0
（初期値）
［クリア条件］ OVLが 1 の状態で OVLをリードした後、OVLを 0 にライトしたと
き
1
ECLがオーバフローしたことを示します
［セット条件］ CH2 を 1 にした状態で ECLの値が H'FF
→H'00になったとき
ビット 5：リザーブビット
本ビットはリード／ライト可能なリザーブビットです。リセット時は 0 にイニシャライ
ズされます。
ビット 4：チャネル選択（CH2）
ECH、ECL を 1 チャンネルの 16 ビットのイベントカウンタとして使用するか、2 チャン
ネルの独立した 8 ビットのイベントカウンタとして使用するかを選択します。CH2 を 0 に
クリアすると、EC H、EC L は 16 ビットのイベントカウンタとなり、非同期イベント入力
として AEVL 端子にイベントクロックが入力されるたびにカウントアップします。このと
き EC H の入力クロックは EC L からのオーバフロー信号が選択されます。C H2 を 1 にセッ
トすると、ECH、ECL は各々独立した 8 ビットのイベントカウンタとなり、非同期イベン
ト入力として各々AEVH 端子、AEVL 端子にイベントクロックが入力されるたびにカウン
トアップします。
ビット 4
CH2
0
説明
ECH、ECLを連結した 1 チャネルの 16 ビットイベントカウンタとして使用します
（初期値）
1
272
ECH、ECLを独立した 2 チャネルの 8 ビットイベントカウンタとして使用します
9. タイマ
ビット 3：カウントアップイネーブル H（CUEH）
ECH に入力されるイベントクロックの入力を許可します。本ビットに 1 をライトすると
イベントクロックの入力を許可し、カウントアップをします。本ビットに 0 をライトする
と、イベントク ロックの入力を禁止し、EC H の値は保持されます。イベ ントクロックは
CH2 によってAEVH 端子またはECL からのオーバフロー信号のいずれかを選択可能です。
ビット 3
説明
CUEH
0
ECH のイベントクロックの入力を禁止
（初期値）
ECH の値を保持
1
ECH のイベントクロックの入力を許可
ビット 2：カウントアップイネーブル L（CUEL）
ECL に入力されるイベントクロックの入力を許可します。本ビットに 1 をライトすると
イベントクロックの入力を許可し、カウントアップをします。本ビットに 0 をライトする
と、イベントクロックの入力を禁止し、ECL の値は保持されます。
ビット 2
説明
CUEL
0
（初期値）
ECLのイベントクロックの入力を禁止
ECLの値を保持
1
ECLのイベントクロックの入力を許可
ビット 1：カウンタリセット制御 H（CRCH）
EC H のリセットを制御します。本ビットが 0 のとき EC H はリセットされます。本ビッ
トに 1 をライトするとカウンタのリセットを解除し、ECH のカウントアップ機能を許可し
ます。
ビット 1
説明
CRCH
0
ECH をリセット
1
ECH のリセットを解除しカウントアップ機能を許可
（初期値）
273
9. タイマ
ビット 0：カウンタリセット制御 L（CRCL）
EC L のリセットを制御します。本ビットが 0 のとき EC L はリセットされます。本ビッ
トに 1 をライトするとカウンタのリセットを解除し、ECL のカウントアップ機能を許可し
ます。
ビット 0
説明
CRCL
（初期値）
0
ECLをリセット
1
ECLのリセットを解除しカウントアップ機能を許可
（2）イベントカウンタ H（ECH）
ビット：
7
6
5
4
3
2
1
0
ECH7
ECH6
ECH5
ECH4
ECH3
ECH2
ECH1
ECH0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R
R
R
R
R
R
R
R
ECH は 8 ビットのリード可能なアップカウンタで、独立した 8 ビットのイベントカウン
タとして、または EC L と組み合わせることで 16 ビットのイベントカウンタの上位 8 ビッ
トのアップカウンタとして動作します。入力クロックは C H2 により外部非同期イベント
AEVH 端子、または下位の 8 ビットのカウンタ ECL からのオーバフロー信号のいずれかを
選択可能です。EC H はソフトウェアで H'00 にクリア可能です。リセットは、H'00 にイニ
シャライズされます。
（3）イベントカウンタ L（ECL）
ECL は 8 ビットのリード可能なアップカウンタで、独立した 8 ビットのイベントカウン
タとして、または EC H と組み合わせることで 16 ビットのイベントカウンタの下位 8 ビッ
トのアップカウンタとして動作します。入力クロックは外部非同期イベント AEVL 端子か
らのイベントクロックを使用します。EC L はソフトウェアで H'00 にクリア可能です。リ
セットは、H'00 にイニシャライズされます。
ビット：
274
7
6
5
4
3
2
1
0
ECL7
ECL6
ECL5
ECL4
ECL3
ECL2
ECL1
ECL0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R
R
R
R
R
R
R
R
9. タイマ
（4）クロック停止レジスタ 2（CKSTPR2）
ビット：
7
6
5
4
―
―
―
―
3
2
1
0
初期値：
1
1
1
1
1
1
1
1
R/W ：
―
―
―
―
R/W
R/W
R/W
R/W
AECKSTP WDCKSTP PWCKSTP LDCKSTP
CKSTPR2 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章では非同期イベントカウンタに関するビットのみ
を説明します。他のビットについては各モジュールの章を参照してください。
ビット 3：非同期イベントカウンタモジュールスタンバイモード制御（AECKSTP）
非同期 イベントカ ウントをモジ ュールスタ ンバイモー ドに設定およ び解除を制 御しま
す。
AECKSTP
説明
0
非同期イベントカウンタはモジュールスタンバイモードに設定される
1
非同期イベントカウンタのモジュールスタンバイモードは解除される
（初期値）
275
9. タイマ
9.7.3 動作説明
（1）16 ビットイベントカウンタの動作
ECCSR の CH2 を 0 にクリアすると、ECH、ECL は 16 ビットのイベントカウンタとして
動作します。16 ビットイベントカウンタとして使用する場合のソフトウェアの例を図9.20
に示します。
スタート
CH2を0にクリア
CUEH、CUEL、CRCH、CRCLを0にクリア
OVH、OVLを0にクリア
CUEH、CUEL、CRCH、CRCLを1にセット
終了
図 9.20 16 ビットイベントカウンタとして使用する場合のソフトウェアの例
リセット時、C H2 は 0 にクリアされるため、リセット後は EC H、EC L は 16 ビットイベ
ントカウンタとして動作します。また、図 9 .2 0 に示すソフトウェアの例で使用すると 16
ビットのイベントカウンタとして使用できます。動作クロックは AEVL 端子からの非同期
イベント入力です。EC H、EC L のカウント値が共に H'FF になった後に、クロックが入力
されると EC H、EC L はオーバフロー（H'F FF F∼H'0000）し、EC CS R の OVH フラグが 1
にセットされ、ECH、ECL のカウント値は各々H'00 に戻り、再びカウントアップを再開し
ます。オーバフロー発生時には、IR R 2 の IR R EC が 1 にセットされます。このとき IEN R2
の IENEC が 1 ならば CPU に割り込みを要求します。
（2）8 ビットイベントカウンタの動作
EC CS R の C H2 を 1 にセットすると、EC H、EC L は独立した 8 ビットのイベントカウン
タとして動作します。8 ビットイベントカウンタとして使用する場合のソフトウェアの例
を図 9.21 に示します。
スタート
CH2を1にセット
CUEH、CUEL、CRCH、CRCLを0にクリア
OVH、OVLを0にクリア
CUEH、CUEL、CRCH、CRCLを1にセット
終了
図 9.21 8 ビットイベントカウンタとして使用する場合のソフトウェアの例
276
9. タイマ
図 9 .2 0 に示すソフトウェアの例で使用すると独立した 8 ビットのイベントカウンタと
して使用できます。8 ビットイベントカウンタの動作クロックは EC H が AEV H 端子から
の非同期イベント入力、EC L が AEV L 端子からの非同期イベント入力です。EC H のカウ
ント値が H'F F になった後にクロックが入力されると、EC H はオーバフローし EC CS R の
OVH フラグが 1 にセットされ、ECH のカウント値は H'00 に戻り、再びカウントアップを
再開します。また、ECL のカウント値が H'FF になった後にクロックが入力されると、ECL
はオーバフローし EC CS R の OVL フラグが 1 にセットされ、EC L のカウント値は H'00 に
戻り、再びカウントアップを再開します。オーバフロー発生時には、IR R 2 の IR R EC が 1
にセットされます。このとき IENR2 の IENEC が 1 ならば CPU に割り込みを要求します。
9.7.4 非同期イベントカウンタの動作モード
非同期イベントカウンタの動作モードを表 9.21 に示します。
表 9.21 非同期イベントカウンタの動作モード
モジュール
動作モード
リセット
アクティブ
スリープ
ウォッチ
サブアクティブ
ECCSR
リセット
動作
動作
保持*
動作
動作
保持*
保持
ECH
リセット
動作
動作*
動作*
動作
動作
動作*
停止
ECL
リセット
動作
動作*
動作*
動作
動作
動作*
停止
【注】
*
サブスリープ スタンバイ スタンバイ
非同期外部イベントが入力されるとカウンタはカウントアップしますが、カウンタオー
バフローH/Lフラグは影響を受けません。
277
9. タイマ
9.7.5 使用上の注意事項
（1）ECH、ECL の値をリードする場合には、リードする前に ECCSR の CUEH、CUEL を 0
にクリアして非同期イベント入力をカウンタに入力しないようにしてください。リー
ドしている際にイベントカウンタがカウントアップすると正しい値がリードできませ
ん。なお、ECCSR の CUEH、CUEL の 0 クリアの際に ECH、ECL が 1 カウントカウン
トアップされることがあります。
（2）AEVH、AEVL 端子に入力するクロックの周波数は最大で、H8/3827R グループの内部
電源降圧回路不使用時は VCC＝4.5∼5.5V で最大 16MHz、VCC＝2.7∼5.5V で最大 10MHz、
VCC＝1. 8 ∼5. 5V で最大 4MHz 、内部電 源降圧回路 使用時は、 VCC＝2. 7∼5. 5V で最大
10MHz、VCC＝1.8∼5.5V で最大 4MHz までの範囲としてください。H8/3827S グループ
は V CC＝2. 7∼3. 6V で最大 10MHz VCC＝1. 8∼3. 6V で最大 4MHz までの範囲としてくだ
さい。またクロックの High 幅、Low 幅は最小 30ns となるようにしてください。
AEVL、AEVH 端子に入力する
最大クロック周波数
モード
16 ビットモード
H8/3827R グループ
8 ビットモード
アクティブ（高速）、スリープ（高速）
内部降圧回路不使用時
VCC＝4.5∼5.5V/16MHz
VCC＝2.7∼5.5V/10MHz
VCC＝1.8∼5.5V/4MHz
内部降圧回路使用時
VCC＝2.7∼5.5V/10MHz
VCC＝1.8∼5.5V/4MHz
H8/3827S グループ
VCC＝2.7∼3.6V/10MHz
VCC＝1.8∼3.6V/4MHz
8 ビットモード
アクティブ（中速）、スリープ（中速）
fosc=1MHz∼16MHz
（φ/16）
（φ/32）
（φ/64）
（φ/128）
8 ビットモード
ウォッチ、サブアクティブ、サブスリープ、スタンバイ （φW /2）
（φW /4）
（φW /8）
φW =32.768kHzまたは 38.4kHz
2･fosc
fosc
1/2･fosc
1/4･fosc
1000kHz
500kHz
250kHz
（3）16 ビットモードで使用する際、EC CS R の設定は C UEH を 1 にセットしてから C RC H
を 1 にセットするか、C UEH と C RC H を同時にセットしてからクロックを入力してく
ださい。その後 16 ビットモードで使用中は C UEH の値を変更しないでください。16
ビットモード設定中に C UEH を変化させると EC H が誤カウントアップすることがあ
ります。
278
10. シリアルコミュニケー
ションインタフェース
第 10 章 目次
10.1
10.2
10.3
概要............................................................................................................................................................................................................281
10.1.1
特長...........................................................................................................................................................281
10.1.2
ブロック図............................................................................................................................................283
10.1.3
端子構成.................................................................................................................................................284
10.1.4
レジスタ構成.......................................................................................................................................284
各レジスタの説明..............................................................................................................................................................................285
10.2.1
レシーブシフトレジスタ（RSR）..........................................................................................285
10.2.2
レシーブデータレジスタ（RDR）.........................................................................................285
10.2.3
トランスミットシフトレジスタ（TSR）............................................................................286
10.2.4
トランスミットデータレジスタ（TDR）...........................................................................286
10.2.5
シリアルモードレジスタ（SMR）.........................................................................................287
10.2.6
シリアルコントロールレジスタ 3（SCR3）.....................................................................290
10.2.7
シリアルステータスレジスタ（SSR）.................................................................................293
10.2.8
ビットレートレジスタ（BRR）...............................................................................................297
10.2.9
クロック停止レジスタ 1（CKSTPR1）................................................................................301
10.2.10
シリアルポートコントロールレジスタ（SPCR）..........................................................302
動作説明..................................................................................................................................................................................................304
10.3.1
概要...........................................................................................................................................................304
10.3.2
調歩同期式モード時の動作.........................................................................................................308
10.3.3
クロック同期式モード時の動作...............................................................................................317
10.3.4
マルチプロセッサ通信機能.........................................................................................................324
10.4
割り込み要因........................................................................................................................................................................................329
10.5
使用上の注意事項..............................................................................................................................................................................330
10. シリアルコミュニケーションインタフェース
280
10. シリアルコミュニケーションインタフェース
10.1 概要
本 LS I には S CI 3-1 と S CI 3-2 の 2 つのシリアルコミュニケーションインタフェースが搭
載されています。この 2 つの SCI はまったく同一機能を有しています。
本マニュアルでは、これらを SCI3 と総称して説明します。
SCI3（シリアルコミュニケーションインタフェース 3）は、調歩同期式とクロック同期
式の 2 方式のシリアルデータ通信を行います。また、複数のプロセッサ間のシリアルデー
タ通信機能（マルチプロセッサ通信機能）を備えています。
10.1.1 特長
SCI3 の特長を以下に示します。
■シリアルデ ータ通信モードを調歩同期 式モードまたはクロック同 期式モードから
選択可能
・調歩同期式モード
キャラクタ単位で同期をとる調歩同期方式でシリアルデータ通信を行います。
Univer sal Async hronous R ec eiver /Transmitte r （ UAR T ） お よ び 、 Async hronous
C ommunica tion Inte rfa ce Ada pte r（AC IA）などの標準の調歩同期式通信用 LS I との
シリアルデータ通信ができます。
また、複数の プロセッサとシリアルデー タ通信ができるマルチプロ セッサ間通信
機能を備えています。
通信フォーマットを 16 種類のフォーマットから選択できます。
データ長
7 ビット／8 ビット／5 ビット
ストップビット長
1 ビット／2 ビット
パリティ
偶数パリティ／奇数パリティ／パリティなし
マルチプロセッサビット
1／0
受信エラーの検出
パリティエラー、オーバランエラー、フレーミングエラー
ブレークの検出
フレーミングエラー発生時に RXD3X 端子のレベルを直接読み出す
ことでブレークを検出
・クロック同期式モード
クロックに同 期してシリアルデータの通 信を行います。クロック同 期式通信機能
をもつ他の LSI とのシリアルデータ通信が可能です。
281
10. シリアルコミュニケーションインタフェース
データ長
8 ビット
受信エラーの検出
オーバランエラー
■全二重通信が可能
独立した送信 部と受信部を備えているの で、送信と受信を同時に行 うことができ
ます。
また、送信部 および受信部ともにダブル バッファ構造になっていま すので、連続
送信・連続受信ができます。
■内蔵のボーレートジェネレータで任意のビットレートを選択可能
■送受信クロックソースを内部クロック、または外部クロックから選択可能
■6 種類の割り込み要因
送信終了、送 信データエンプティ、受信 データフル、オーバランエ ラー、フレー
ミングエラー、パリティエラーの 6 種類の割り込み要因があります。
282
10. シリアルコミュニケーションインタフェース
10.1.2 ブロック図
SCI3 のブロック図を図 10.1 に示します。
SCK3X
外部クロック
ボーレート
内部クロック（φ/64、φ/16、φw/2、φ）
ジェネレータ
BRC
BRR
クロック
SMR
送信／受信
制御回路
SCR3
SSR
TXD
TSR
TDR
RSR
RDR
内
部
デ
ー
タ
バ
ス
SPCR
RXD
割り込み要求
（TEI、TXI、RXI、ERI）
＜記号説明＞
RSR ：レシーブシフトレジスタ
RDR ：レシーブデータレジスタ
TSR ：トランスミットシフトレジスタ
TDR ：トランスミットデータレジスタ
SMR ：シリアルモードレジスタ
SCR3 ：シリアルコントロールレジスタ3
SSR ：シリアルステータスレジスタ
BRR ：ビットレートレジスタ
BRC ：ビットレートカウンタ
SPCR：シリアルポートコントロールレジスタ
図 10.1 SCI3のブロック図
283
10. シリアルコミュニケーションインタフェース
10.1.3 端子構成
SCI3 の端子構成を表 10.1 に示します。
表 10.1 端子構成
名称
略称
入出力
機能
SCI3クロック
SCK3X
入出力
SCI3のクロック入出力端子
SCI3レシーブデータ
RXD3X
入力
SCI3の受信データ入力端子
TXD3X
出力
SCI3の送信データ出力端子
入力
SCI3トランスミット
データ出力
10.1.4 レジスタ構成
SCI3 のレジスタ構成を表 10.2 に示します。
表 10.2 レジスタ構成
名称
略称
R/W
初期値
シリアルモードレジスタ
SMR
R/W
H'00
H'FFA8/FF98
ビットレートレジスタ
BRR
R/W
H'FF
H'FFA9/FF99
シリアルコントロールレジスタ 3
SCR3
R/W
H'00
H'FFAA/FF9A
トランスミットデータレジスタ
TDR
R/W
H'FF
H'FFAB/FF9B
シリアルステータスレジスタ
SSR
R/W
H'84
H'FFAC/FF9C
レシーブデータレジスタ
RDR
R
H'00
H'FFAD/FF9D
トランスミットシフトレジスタ
TSR
不可
―
―
レシーブシフトレジスタ
RSR
不可
―
―
ビットレートカウンタ
BRC
不可
―
―
CKSTPR1
R/W
H'FF
H'FFFA
SPCR
R/W
H'C0
H'FF91
クロック停止レジスタ 1
シリアルポートコントロールレジスタ
284
アドレス
10. シリアルコミュニケーションインタフェース
10.2 各レジスタの説明
10.2.1 レシーブシフトレジスタ（RSR）
ビット：
7
6
5
4
3
2
1
0
R/W ：
—
—
—
—
—
—
—
—
R SR は、シリアルデータを受信するためのレジスタです。R SR に R XD3X 端子から入力
されたシリアルデータを、LS B（ビット 0）から受信した順にセットしパラレルデータに
変換します。1 バイトのデータを受信すると、データは自動的に RDR へ転送されます。
CPU から RSR を直接リード／ライトすることはできません。
10.2.2 レシーブデータレジスタ（RDR）
ビット：
7
6
5
4
3
2
1
0
RDR7
RDR6
RDR5
RDR4
RDR3
RDR2
RDR1
RDR0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R
R
R
R
R
R
R
R
RDR は、受信したシリアルデータを格納する 8 ビットのレジスタです。
1 バイトのデータの受信が終了すると、受信したデータを R SR から R DR へ転送し、受
信動作を完了します。その後、RSR は受信可能となります。
RSR と RDR はダブルバッファになっているため連続した受信動作が可能です。
RDR は、受信専用レジスタですので CPU からライトできません。
R DR は、リセット、ス タンバイモード、ウォッチモード、モジ ュールスタンバイモー
ド時に H'00 にイニシャライズされます。
285
10. シリアルコミュニケーションインタフェース
10.2.3 トランスミットシフトレジスタ（TSR）
ビット：
7
6
5
4
3
2
1
0
R/W ：
—
—
—
—
—
—
—
—
TS R は、シリアルデータを送信するための レジスタです。TDR から送信データをいっ
たん TSR に転送し、LSB（ビット 0）から順に TXD 3X 端子に送出することでシリアルデー
タ送信を行います。1 バイトのデータを送信すると、自動的に TDR から TS R へ次の送信
データを転送し、送信を開始します。ただし、TDR にデータが書き込まれていない（TDRE
に 1 がセットされている）場合には TDR から TSR へのデータ転送は行いません。
CPU から TSR を直接リード／ライトすることはできません。
10.2.4 トランスミットデータレジスタ（TDR）
ビット：
7
6
5
4
TDR7
TDR6
TDR5
TDR4
3
TDR3
2
1
TDR2
TDR1
0
TDR0
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
TDR は、送信データを格納する 8 ビットのレジスタです。TSR の"空"を検出すると、TDR
に書き込まれた送信データを TS R に転送し、シリアルデータ送信を開始します。TS R の
シリアルデータ送信中に、TDR に次の送信データをライトしておくと、連続送信が可能で
す。
TDR は、常に CPU によるリード／ライトが可能です。
TDR は、リセット、スタンバイモード、ウォッチモード、モジュールスタンバイモード
時に H'FF にイニシャライズされます。
286
10. シリアルコミュニケーションインタフェース
10.2.5 シリアルモードレジスタ（SMR）
ビット：
7
6
5
4
3
2
1
0
COM
CHR
PE
PM
STOP
MP
CKS1
CKS0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
S MR は、シリアルデー タ通信フォーマットの設定と、ボーレー トジェネレータのクロ
ックソースを選択するための 8 ビットのレジスタです。
SMR は、常に CPU によるリード／ライトが可能です。
S MR は、リセット、ス タンバイモード、ウォッチモード、モジ ュールスタンバイモー
ド時に H'00 にイニシャライズされます。
ビット 7：コミュニケーションモード（COM ）
COM は、SCI3 を調歩同期式モードとクロック同期式モードのいずれで動作させるかを
選択するビットです。
ビット 7
説明
COM
0
調歩同期式モード
1
クロック同期式モード
（初期値）
ビット 6：キャラクタレングス（CHR）
CHR は、調歩同期式モード時におけるデータ長を選択するビットです。7 ビットデータ
と 8 ビットデータのいずれかを選択できます。クロック同期式モードでは、CHR の設定に
かかわらず、データ長は 8 ビットに固定となります。
ビット 6
説明
CHR
0
1
【注】
8 ビットデータ／5 ビットデータ* 2
1
7 ビットデータ* ／5 ビットデータ*
（初期値）
2
*1 7 ビットデータを選択した場合、TDRの MSB （ビット 7）は送信されません。
*2 5 ビットデータを選択する場合は、PE=1、MP=1 としてください。
また、TDRの MSB （ビット 7、ビット 6、ビット 5）は送信されません。
287
10. シリアルコミュニケーションインタフェース
ビット 5：パリティイネーブル（PE）
P E は、調歩同期式モードで、送信時にパリ ティビットの付加を、受信時にパリティビ
ットのチェックを行うかどうかを選択するビットです。クロック同期式モードでは P E の
設定にかかわらずパリティビットの付加およびチェックは行いません。
ビット 5
説明
PE
【注】
0
パリティビットの付加およびチェックを禁止* 2
1
パリティビットの付加およびチェックを許可* 1* 2
（初期値）
* 1 PE に 1 をセットすると送信時には、PM で指定した偶数、または奇数パリティを送信
データに付加して送信します。受信時には、受信したパリティビットが PM で指定した
パリティになっているかどうかをチェックします。
*2 5 ビットデータを選択した場合は表 10.11 を参照してください。
ビット 4：パリティモード（PM）
P M は、パリティの付加やチェックを偶数パリティ、または奇数パリティのどちらで行
うかを選択するビットです。PM の設定は、調歩同期式モードで PE に 1 を設定し、パリテ
ィビットの付加やチェックを許可したときのみ有効になります。クロック同期式モードや
調歩同期式モードでパリティの付加やチェックを禁止している場合には PMは無効です。
ビット 4
説明
PM
【注】
0
偶数パリティ* 1
1
2
奇数パリティ*
（初期値）
*1 偶数パリティに設定すると、送信時にはパリティビットと送信データを合わせて、その
中の 1 の数の合計が偶数になるようにパリティビットを付加して送信します。受信時に
は、パリティビットと受信データを合わせて、その中の 1 の数の合計が偶数になるかど
うかをチェックします。
*2 奇数パリティに設定すると、送信時にはパリティビットと送信データを合わせて、その
中の 1 の数の合計が奇数になるようにパリティビットを付加して送信します。受信時に
は、パリティビットと受信データを合わせて、その中の 1 の数の合計が奇数になるかど
うかをチェックします。
288
10. シリアルコミュニケーションインタフェース
ビット 3：ストップビットレングス（STOP）
S TOP は、調歩同期式モードでのストップビットの長さを選択するビットです。1 ビッ
トまたは 2 ビットのいずれかを選択できます。S TOP の設定は調歩同期式モードでのみ有
効です。クロック同期式モードに設定した場合にはストップビットは付加されませんので
STOP は無効です。
ビット 3
説明
STOP
【注】
0
1 ストップビット* 1
1
2 ストップビット* 2
（初期値）
*1 送信時には、送信キャラクタの最後尾に 1 ビットの 1（ストップビット）を付加して送
信します。
*2 送信時には、送信キャラクタの最後尾に 2 ビットの 1（ストップビット）を付加して送
信します。
なお、受信時には STOP の設定にかかわらず、受信したストップビットの 1 ビット目の
みをチェックします。ストップビットの 2 ビット目が 1 の場合はストップビットとして扱
いますが、0 の場合は次の送信キャラクタのスタートビットとして扱います。
ビット 2：マルチプロセッサモード（MP）
MP は、マルチプロセッサ通信機能を許可するビットです。マルチプロセッサ通信機能
を許可した場合、PE および PM におけるパリティの設定は無効になります。MP の設定は
調歩同期式モードでのみ有効です。クロック同期式モードに設定した場合には MP を 0 に
してください。
マルチプロセッサ通信機能については「10.3.4 マルチプロセッサ通信機能」を参照し
てください。
ビット 2
説明
MP
【注】
0
マルチプロセッサ通信機能を禁止*
1
マルチプロセッサ通信機能を許可*
*
（初期値）
5 ビットデータを選択した場合は表 10.11 を参照してください。
289
10. シリアルコミュニケーションインタフェース
ビット 1、0：クロックセレクト 1、0（CKS1、CKS0）
CKS1、CKS0 は、内蔵ボーレートジェネレータのクロックソースを選択するビットです。
CKS1、CKS0 の組み合わせによって、φ/64、φ/16、φw/2、φの 4 種類からクロックソー
スを選択できます。
クロックソースと、ビットレートレジスタの設定値、およびボーレートの関係について
は、「10.2.8 ビットレートレジスタ（BRR）」を参照してください。
ビット 1 ビット 0
CKS1
CKS0
0
0
説明
φクロック
（初期値）
1
0
1
φ w/2 クロック* ／φ w クロック*
1
0
φ/16 クロック
1
1
φ/64 クロック
【注】
2
*1 アクティブ（中速／高速）・スリーブ（中速／高速）時ではφ w/2 クロックとなります。
*2 サブアクティブ、サブスリープ時ではφ w クロックとなります。また、サブアクティブ
モード、サブスリープモード時は、CPU 動作クロックがφ w/2 のときのみ SCI3が使用
可能となります。
10.2.6 シリアルコントロールレジスタ 3（SCR3）
ビット：
7
6
TIE
RIE
5
4
3
2
1
TE
RE
MPIE
TEIE
CKE1
0
CKE0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
S CR 3 は、送信／受信動作、調歩同期式モードでのクロック出力、割り込み要求の許可
／禁止、および送信／受信クロックソースの選択を行う 8 ビットのレジスタです。
SCR3 は、常に CPU によるリード／ライトが可能です。
S CR 3 は、リセット、スタンバイモード、ウォッチモード、モジュールスタンバイモー
ド時に H'00 にイニシャライズされます。
ビット 7：トランスミットインタラプトイネーブル（TIE
）
TIE は、TDR から TSR へ送信データが転送され、SSR の TDRE が 1 にセットされたとき、
送信データエンプティ割り込み要求（TXI）の許可／禁止を選択するビットです。
TXI は、TDRE を 0 にクリアするか、または TIE を 0 にクリアすることで解除できます。
ビット 7
TIE
290
説明
0
送信データエンプティ割り込み要求（TXI
）の禁止
1
送信データエンプティ割り込み要求（TXI
）の許可
（初期値）
10. シリアルコミュニケーションインタフェース
ビット 6：レシーブインタラプトイネーブル（RIE）
R IE は、受信データが R SR から R DR へ転送され、S SR の R DR F が 1 にセットされたと
き、受信デ ータフル割り込み要 求（R XI）、および受信 エラー割り込み要求 （ER I）の許
可／禁止を選択するビットです。なお、受信エラーにはオーバランエラー、フレーミング
エラー、パリティエラーの 3 種類があります。
R XI および ER I は、R DR F または、F ER、P ER、OER のエラーフラグを 0 にクリアする
か、RIE を 0 にクリアすることで解除できます。
ビット 6
RIE
説明
0
受信データフル割り込み要求（RXI）、および受信エラー割り込み要求（ERI）
を禁止
（初期値）
受信データフル割り込み要求（RXI）、および受信エラー割り込み要求（ERI）
1
を許可
ビット 5：トランスミットイネーブル（TE）
TE は、送信動作の開始の許可／禁止を選択するビットです。
ビット 5
説明
TE
【注】
1
0
送信動作を禁止* （TXD端子は入出力ポート）
1
送信動作を許可* 2（TXD端子はトランスミットデータ端子）
（初期値）
*1 SSR の TDREは 1 に固定されます。
*2 この状態で、TDRに送信データをライトすると SSR の TDREが 0 にクリアされシリア
ルデータ送信を開始します。なお、TE を 1 にセットする前に必ず SMR の設定と SPCR
の SPC31 または SPC32 の設定を行い、送信フォーマットを決定してください。
ビット 4：レシーブイネーブル（RE）
RE は、受信動作の開始の許可／禁止を選択するビットです。
ビット 4
説明
RE
【注】
1
0
受信動作を禁止* （RXD 端子は入出力ポート）
1
受信動作を許可* 2（RXD 端子はレシーブデータ端子）
（初期値）
*1 RE を 0 にクリアしても SSR の RDRF、FER、PER、OER の各フラグは影響を受けず、
状態を保持しますので注意してください。
*2 この状態で調歩同期式モードの場合はスタートビットを、クロック同期式モードの場合
は同期クロック入力を 、それぞれ検出するとシリアルデータ受信 を開始します。なお、
RE を 1 にセットする前に必ず SMR の設定を行い、受信フォーマットを決定してくだ
さい。
291
10. シリアルコミュニケーションインタフェース
ビット 3：マルチプロセッサインタラプトイネーブル（MPIE）
MPI E は、マ ルチプロセッサ 割り込み要求 の許可／禁止を 選択するビット です。MPI E
の設定は、調歩同期式モードで、かつ S MR の MP が 1 に設定されている受信時にのみ有
効です。COM が 1 のときや MP が 0 のときには MPIE は無効です。
ビット 3
説明
MPIE
マルチプロセッサ割り込み要求を禁止（通常の受信動作）
（初期値）
［クリア条件］
0
マルチプロセッサビットが 1 のデータを受信したとき
マルチプロセッサ割り込み要求を許可*
1
【注】
*
RSR から RDR への受信データの転送、
および受信エラーの検出と SSR の RDRF、
FER、
OER の各ステータスフラグのセットは行いません。マルチプロセッサビットが 1 のデ
ータを受け取るまで、RXI、ERI、および、SSR の RDRF、FER、OER の各フラグのセ
ットを禁止します。マルチプロセッサビットが 1 の受信キャラクタを受け取ると、SSR
の MPB R を 1 にセットし、MPIE を自動的に 0 にクリアし、RX I
、ERIの発生（SCR3
の TIE
、RIEが 1 にセットされている場合）と RDRF、FER、OER のセットが許可され
ます。
ビット 2：トランスミットエンドインタラプトイネーブル（TEIE
）
TEIE は、MSB データ送出時に有効な送信データが TDR にないとき、送信終了割り込み
要求（TEI）の許可／禁止を選択するビットです。
ビット 2
説明
TEIE
【注】
0
送信終了割り込み要求（TEI
）を禁止
1
送信終了割り込み要求（TEI
）を許可*
*
（初期値）
TEIは、SSR の TDREを 0 にクリアして TENDを 0 にクリアするか、TEIEを 0 にクリ
アすることで解除できます。
ビット 1、0：クロックイネーブル 1、0（CKE1、CKE0）
CKE1、CKE0 は、クロックソースの選択、および SCK3X 端子からのクロックの出力の許
可／禁止を選択するビットです。C KE1 と C KE0 の組み合わせによって S CK3X 端子を入出
力ポートにするか、クロック出力端子にするか、またはクロック入力端子にするかが決ま
ります。
ただし、C KE0 の設定は調歩同期式モードで内部クロック動作時（C KE1＝0）のみ有効
です。クロック同期式モードのとき、および外部クロック動作（CKE1＝1）の場合は CKE0
に 0 を設定してください。
292
10. シリアルコミュニケーションインタフェース
また、CKE1、CKE0 を設定した後に SMR で動作モードを決定してください。
クロックソースの選択についての詳細は「10.3.1 概要」の表 10.9 を参照してください。
ビット 1 ビット 0
CKE1
CKE0
0
0
0
1
1
0
1
【注】
1
説明
コミュニケーションモード
クロックソース
SCK3X 端子機能
調歩同期式
内部クロック
入出力ポート* 1
クロック同期式
内部クロック
同期クロック出力* 1
調歩同期式
内部クロック
クロック出力* 2
クロック同期式
リザーブ
調歩同期式
外部クロック
クロック入力* 3
クロック同期式
外部クロック
同期クロック入力
調歩同期式
リザーブ
クロック同期式
リザーブ
*1 初期値
*2 ビットレートと同じ周波数のクロックを出力します。
*3 ビットレートの 16 倍の周波数のクロックを入力してください。
10.2.7 シリアルステータスレジスタ（SSR）
ビット：
7
6
5
4
TDRE
RDRF
OER
FER
3
PER
2
TEND
1
MPBR
0
MPBT
初期値：
1
0
0
0
0
1
0
0
R/W ：
R/(W)*
R/(W)*
R/(W)*
R/(W)*
R/(W)*
R
R
R/W
【注】* フラグをクリアするため"0"ライトのみ可能です。
S SR は、S CI 3 の動作状態を示すステータスフラグと、マルチプロセッサビットを内蔵
した 8 ビットのレジスタです。
SSR は常に、CPU からリード／ライトできます。ただし、TDRE、RDRF、OER、PER、
FER へ 1 をライトすることはできません。また、これらに 0 をライトしてクリアするため
には、あらかじめ 1 をリードしておく必要があります。
また、TEND および MPBR はリード専用であり、ライトすることはできません。
SSR は、リセット、スタンバイモード、モジュールスタンバイモード、ウォッチモード
時に H'84 にイニシャライズされます。
293
10. シリアルコミュニケーションインタフェース
ビット 7：トランスミットデータレジスタエンプティ（TDRE）
TDRE は、TDR から TSR に送信データの転送が行われたことを示すビットです。
ビット 7
説明
TDRE
TDRにライトされた送信データが TSRに転送されていない
0
［クリア条件］
（1）TDRE＝1 の状態をリードした後、0 をライトしたとき
（2）命令で TDRへデータをライトしたとき
TDRに送信データがライトされていない、または TDRにライトされた送信デ
ータが TSRに転送された
1
［セット条件］
（1）SCR3 の TE が 0 のとき
（2）TDRから TSRにデータ転送が行われたとき
（初期値）
ビット 6：レシーブデータレジスタフル（RDRF）
RDRF は、受信したデータが RDR に格納されていることを示すビットです。
ビット 6
説明
RDRF
RDR に受信データが格納されていない
0
（初期値）
［クリア条件］
（1）RDRF＝1 の状態をリードした後、0 をライトしたとき
（2）命令で RDR のデータをリードしたとき
RDR に受信データが格納されている
1
［セット条件］
受信が正常終了し、RSR から RDR へ受信データが転送されたとき
【注】
受信時にエラーを検出したとき、および SC R3 の RE を 0 にクリアしたときには、RD R お
よび RD RF は影響を受けず以前の状態を保持します。RD RF が 1 にセットされたままデー
タの受信を完了するとオーバランエラー（ OER ）を発生し、受信データが失われますので
注意してください。
294
10. シリアルコミュニケーションインタフェース
ビット 5：オーバランエラー（OER）
OER は、受信時にオーバランエラーが発生したことを示すビットです。
ビット 5
説明
OER
受信中、または受信を完了した*
1
（初期値）
［クリア条件］
0
OER＝1 の状態をリードした後、0 をライトしたとき
受信時にオーバランエラーが発生した* 2
［セット条件］
1
RDRF が 1 の状態で受信を完了したとき
【注】
* 1 SCR3 の RE を 0 にクリアしたときには、OER は影響を受けず以前の状態を保持しま
す。
* 2 RD R では、オーバラン エラーが発生する前の受信データが保持 され、後から受信した
データが失われます。なお、OER が 1 にセットされた状態で、以降の受信を続けるこ
とはできません。クロック同期式モードでは送信も続けることができません。
ビット 4：フレーミングエラー（FER）
FER は、調歩同期式モードで受信時にフレーミングエラーが発生したことを示すビット
です。
ビット 4
説明
FER
受信中、または受信を完了した* 1
0
（初期値）
［クリア条件］
FER＝1 の状態をリードした後、0 をライトしたとき
受信時にフレーミングエラーが発生した
1
［セット条件］
受信終了時に受信データの最後尾のストップビットが 1 であるかどうかをチェ
ックし、ストップビットが 0 であったとき* 2
【注】
*1 SCR3 の RE を 0 にクリアしたときには、
FERは影響を受けず以前の状態を保持します。
* 2 2 ストップビットモード時は、1 ビット目のストップビットが 1 であるかどうかのみを
判定し、2 ビット目のストップビットはチェックをしませんので注意してください。な
お、フレーミングエラーが発生したときの受信データは RDR に転送されますが、RDRF
はセットされません。さらに、FER が 1 にセットされた状態においては、以降の受信
を続けることはできません。また、クロック同期式モードでは、FER が 1 にセットさ
れていると送信および受信はできません。
295
10. シリアルコミュニケーションインタフェース
ビット 3：パリティエラー（PER）
PER は、調歩同期式モードで、パリティを付加した受信時にパリティエラーが発生した
ことを示すビットです。
ビット 3
説明
PER
受信中、または受信を完了した*
1
（初期値）
［クリア条件］
0
PER＝1 の状態をリードした後、0 をライトしたとき
受信時にパリティエラーが発生した* 2
［セット条件］
1
受信時に受信データとパリティビットを合わせた 1 の数が SMR の PM で設定し
たパリティと一致しなかったとき
【注】
* 1 SCR3 の RE を 0 にクリアしたときには、PER は影響を受けず以前の状態を保持しま
す。
* 2 パリティエラーが発生したときの受信データは RD R に転送されますが、RD RF はセッ
トされません。なお、PER が 1 にセットされた状態では、以降の受信を続けることは
できません。また、クロック同期式モードでは、PER が 1 にセットされていると送信
および受信はできません。
ビット 2：トランスミットエンド（TEND）
TEND は、送信キャラクタの最後尾ビットを送信時に、TDR E が 1 にセットされていた
ことを示すビットです。
TEND は、リード専用ですのでライトすることはできません。
ビット 2
説明
TEND
送信中
0
［クリア条件］
（1）TDRE＝1 の状態をリードした後、TDREに 0 をライトしたとき
（2）命令で TDRにデータをライトしたとき
送信を終了
1
（初期値）
［セット条件］
（1）SCR3 の TE が 0 のとき
（2）送信キャラクタの最後尾ビットの送信時に、TDREが 1 であったとき
296
10. シリアルコミュニケーションインタフェース
ビット 1：マルチプロセッサビットレシーブ（MPBR）
MPBR は、調歩同期式モードで受信をマルチプロセッサフォーマットで行うときに、受
信キャラクタ中のマルチプロセッサビットを格納するビットです。
リード専用ですのでライトすることはできません。
ビット 1
説明
MPBR
【注】
0
マルチプロセッサビットが 0 のデータを受信した*
1
マルチプロセッサビットが 1 のデータを受信した
*
（初期値）
マルチプロセッサフォーマットで SCR3 の RE を 0 にクリアしたときには、MPBR は影
響を受けず、以前の状態を保持します。
ビット 0：マルチプロセッサビットトランスファ（MPBT）
MPBT は、調歩同期式モードで送信をマルチプロセッサフォーマットで行うときに、送
信データに付加するマルチプロセッサビットを格納するビットです。クロック同期式モー
ドを選択しているときやマルチプロセッサ通信機能を禁止しているとき、あるいは送信で
ないときには MPBT は無効です。
ビット 0
説明
MPBT
0
マルチプロセッサビット 0 を送信
1
マルチプロセッサビット 1 を送信
（初期値）
10.2.8 ビットレートレジスタ（BRR）
ビット：
7
6
5
4
3
2
1
0
BRR7
BRR6
BRR5
BRR4
BRR3
BRR2
BRR1
BRR0
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
BRR は、SMR の CKS1、CKS0 で選択されるボーレートジェネレータの動作クロックと
合わせて、送信／受信のビットレートを設定する 8 ビットのレジスタです。
BRR は、常に CPU によるリード／ライトが可能です。
B RR は、リセッ ト、スタンバイモード、モ ジュールスタンバイモード 、ウォッチモー
ド時に H'FF にイニシャライズされます。
297
10. シリアルコミュニケーションインタフェース
調歩同期式モードの B RR の設定例を表 1 0.3 に示します。表 1 0.3 はアクティブ（高速）
モードでの値を示しています。
表 10.3 ビットレートに対する BRR の設定例〔調歩同期式モード〕（1）
32.8kHz
OSC
ビットレート(bit/s) n
38.4kHz
N 誤差(％) n
4MHz
2.4576MHz
2MHz
N 誤差(％) n
N 誤差(％) n
N 誤差(％) n


2
21
-0.83
2
12
0.16
3
3
0
0
155
0.16
3
2
0

0
124
0
0
153
-0.26
0
249
0
0
0
103
0.16
3
1
0
2
12
0.16
0
0
0
51
0.16
3
0
0
0
103
0.16



0
25
0.16
2
1
0
0
51
0.16
2400



0
12
0.16
2
0
0
0
25
0.16
4800






0
7
0
0
12
0.16
9600






0
3
0



19200






0
1
0



31250



0
0
0



0
1
0
38400






0
0
0



110



150
0
3
0
200
0
2
0
250


300
0
1
600
0
1200
誤差が3％以上に
なる為使用不可



2
25
0.16




表 10.3 ビットレートに対する BRR の設定例〔調歩同期式モード〕（2）
OSC
ビットレート(bit/s) n
298
N 誤差(％)
10MHz
16MHz
N 誤差(％) n
N 誤差(％)
110
2
88
-0.25
2
141
0.03
150
2
64
0.16
2
103
0.16
200
2
48
-0.35
2
77
0.16
250
2
38
0.16
2
62
-0.79
300



2
51
0.16
600



2
25
0.16
1200
0
129
0.16
0
207
0.16
2400
0
64
0.16
0
103
0.16
4800



0
51
0.16
9600



0
25
0.16
19200



0
12
0.16
31250
0
4
0
0
7
0
38400






10. シリアルコミュニケーションインタフェース
【注】
1. 誤差は、1％以内となるように設定してください。
2. BRR の設定値は以下の計算式で求められます。
N＝
OSC
−1
64×22n×B
B：ビットレート（bit/s
）
N：ボーレートジェネレータの BRR の設定値（0≦N≦255）
OSC：φOSC の値（Hz）
n：ボーレートジェネレータの入力クロックの No.（n＝0、2、3）
（n とクロックの関係は表 10.4 を参照）
3. 表 10. 3 の誤差は以下の計算式で求めた値を小数点第 3 位を四捨五入して表示してあり
ます。
誤差（％） ＝
B（n、N、OSCから求めたビットレート）−R（表10.3左欄のビットレート）
R（表10.3の左欄のビットレート）
× 100
表 10.4 n とクロックの関係
SMR の設定値
【注】
n
クロック
CKS1
CKS0
0
φ
0
0
0
φ w/2* 1/φ w* 2
0
1
2
φ/16
1
0
3
φ/64
1
1
*1 アクティブ（中速／高速）、スリープ（中速／高速）時ではφw/2 クロックとなります。
* 2 サブアクティブ、サブスリープ時ではφw クロックとなります。また、サブアクティブ
モード、サブスリープモード時は、CP U 動作クロックがφw/ 2 のときのみ SC I3が使用
可能となります。
調歩同期式モードの各周波数における最大ビットレートを表 10.5 に示します。
表 10.5 はアクティブ（高速）モードでの値を示しています。
表 10.5 各周波数における最大ビットレート〔調歩同期式モード〕
設定値
最大ビットレート（bit/s
）
n
N
600
0
0
2
31250
0
0
2.4576
38400
0
0
4
62500
0
0
10
156250
0
0
16
250000
0
0
OSC（MHz）
0.0384*
【注】
*
SMR を CKS1＝0、CKS0＝1 に設定したとき
299
10. シリアルコミュニケーションインタフェース
クロック同期式モードの BRR の設定例を表 10.6 に示します。表 10.6 はアクティブ（高
速）モードでの値を示しています。
表 10.6 ビットレートに対する BRR の設定例〔クロック同期式モード〕
OSC
4MHz
2MHz
38.4kHz
ビットレート(bit/s) n
10MHz
16MHz
N
誤差率
n
N
誤差率
n
N
誤差率
n
N
誤差率
n
N
誤差率
23
0














2
124
0



3
124
0











200
0
250




300
2
0
0

500









2
249
0
1k
0
249
0






2
124
0
2.5k
0
99
0
0
199
0



2
49
0
5k
0
49
0
0
99
0
0
249
0
2
24
0
10k
0
24
0
0
49
0
0
124
0
0
199
0
25k
0
9
0
0
19
0
0
49
0
0
79
0
50k
0
4
0
0
9
0
0
24
0
0
39
0
100k



0
4
0



0
19
0
250k
0
0
0
0
1
0
0
4
0
0
7
0
0
0
0



0
3
0



0
1
0
500k
1M
空欄：設定不可能です。
―：設定は可能ですが、誤差が出ます。
【注】
BRR の設定値は以下の計算式で求められます。
OSC
N＝
−1
8×22n×B
B：ビットレート（bit/s
）
N：ボーレートジェネレータの BRR の設定値（0≦N≦255）
OSC：φOSC の値（Hz）
n：ボーレートジェネレータの入力クロックの No.（n＝0、2、3）
（n とクロックの関係は表 10.7 を参照）
表 10.7 n とクロックの関係
SMR の設定値
300
n
クロック
CKS1
CKS0
0
φ
0
0
0
φｗ/2* 1/φｗ* 2
0
1
2
φ/16
1
0
3
φ/64
1
1
10. シリアルコミュニケーションインタフェース
【注】
*1 アクティブ（中速／高速）、スリープ（中速／高速）時ではφw/2 クロックとなります。
* 2 サブアクティブ、サブスリープ時ではφw クロックとなります。また、サブアクティブ
モード、サブスリープモード時は、CP U 動作クロックがφw/ 2 のときのみ SC I3が使用
可能となります。
10.2.9 クロック停止レジスタ 1（CKSTPR1）
ビット：
7
6
—
5
4
3
2
1
0
S31CKSTP S32CKSTP ADCKSTP TGCKSTP
TFCKSTP TCCKSTP TACKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CKSTPR1 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章では S CI 3 に関するビットのみ説明します。他の
ビットについては各モジュールの章を参照してください。
ビット 6：SCI31をモジュールスタンバイモード制御（S31CKSTP）
SCI31 をモジュールスタンバイモードに設定および解除を制御します。
説明
S31CKSTP
【注】
0
SCI31はモジュールスタンバイモードに設定される。*
1
SCI31のモジュールスタンバイモードは解除される。
*
（初期値）
モジュールスタンバイモードに設定した場合、SCI31の全レジスタはリセット状態とな
ります。
ビット 5：SCI32をモジュールスタンバイモード制御（S32CKSTP）
SCI32 をモジュールスタンバイモードに設定および解除を制御します。
説明
S32CKSTP
【注】
0
SCI32はモジュールスタンバイモードに設定される。*
1
SCI32のモジュールスタンバイモードは解除される。
*
（初期値）
モジュールスタンバイモードに設定した場合、SCI32の全レジスタはリセット状態とな
ります。
301
10. シリアルコミュニケーションインタフェース
10.2.10 シリアルポートコントロールレジスタ（SPCR）
ビット：
7
6
5
4
—
—
SPC32
SPC31
3
2
SCINV3 SCINV2
1
0
SCINV1
SCINV0
初期値：
1
1
0
0
0
0
0
0
R/W ：
—
—
R/W
R/W
R/W
R/W
R/W
R/W
SPCR は、8 ビットのリード／ライト可能なレジスタで、RXD31、RXD32、TXD 31、TXD 32、
端子の入出力データ反転切り替えを行います。リセット時、SPCR は H'C0 にイニシャライ
ズされます。
ビット 7∼6：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 5：P42/TXD32 端子機能切り替え
P4 2/TXD32 端子をP4 2 端子として使用するかTXD 32 端子として使用するかを設定します。
ビット 5
説明
SPC32
【注】
0
P42 入出力端子として機能。
1
TXD32 出力端子として機能。*
*
（初期値）
：本ビットを 1 に設定した後に SCR3 の TE ビットを設定してください。
ビット 4：P35/TXD31 端子機能切り替え
P3 5/TXD31 端子をP3 5 端子として使用するかTXD 31 端子として使用するかを設定します。
ビット 4
説明
SPC31
【注】
0
P35 入出力端子として機能。
1
TXD31 出力端子として機能。*
*
（初期値）
：本ビットを 1 に設定した後に SCR3 の TE ビットを設定してください。
ビット 3：TXD32 端子出力データ反転切り替え
TXD 32 端子の出力データを反転するか、しないか、の切り替えを設定します。
ビット 3
説明
SCINV3
302
0
TXD32 の出力データを反転しない。
1
TXD32 の出力データを反転する。
（初期値）
10. シリアルコミュニケーションインタフェース
ビット 2：RXD32 端子入力データ反転切り替え
RXD32 端子の入力データを反転するか、しないか、の切り替えを設定します。
ビット 2
説明
SCINV2
0
RXD32 の入力データを反転しない。
1
RXD32 の入力データを反転する。
（初期値）
ビット 1：TXD31 端子出力データ反転切り替え
TXD 31 端子の出力データを反転するか、しないか、の切り替えを設定します。
ビット 1
説明
SCINV1
0
TXD31 の出力データを反転しない。
1
TXD31 の出力データを反転する。
（初期値）
ビット 0：RXD31 端子入力データ反転切り替え
RXD31 端子の入力データを反転するか、しないか、の切り替えを設定します。
ビット 0
説明
SCINV0
0
RXD31 の入力データを反転しない。
1
RXD31 の入力データを反転する。
（初期値）
303
10. シリアルコミュニケーションインタフェース
10.3 動作説明
10.3.1 概要
S CI 3 は、キャラクタ単 位で同期をとりながら通信する調歩同期 式モードと、クロック
パルスにより同期をとりながら通信するクロック同期式モードの2方式でシリアル通信が
できます。
調歩同期式モードとクロック同期式モードの選択、および通信フォーマットの選択は、
SMR で行います。これを表 10.8 に示します。
また、S CI 3 のクロックソースは、S MR の C OM、および S CR 3 の C KE1、C KE0 の組み
合わせできまります。これを表 10.9 に示します。
（1）調歩同期式モード
・データ長：5 ビット／7 ビット／8 ビットから選択可能
・パリティの付加、マルチプロセッサビットの付加、および 1 ビットまたは 2 ビット
のストップビ ットの付加を選択可能（こ れらの組み合わせで送信／ 受信フォーマ
ット、およびキャラクタ長を決定）
・受信時にフレーミングエラー（FER）、パリティエラー（PER）、オーバランエラ
ー（OER）およびブレークの検出が可能
・クロックソース：内部クロック／外部クロックから選択可能
内部クロック を選択した場合：ボーレー トジェネレータのクロック で動作し、ビ
ットレートと同じ周波数のクロックを出力可能
外部クロックを選択した場合：ビットレートの 16 倍の周波数のクロック入力が必
要（内蔵ボーレートジェネレータを使用しない）
（2）クロック同期式モード
・送信／受信フォーマット：8 ビットデータ固定
・受信時にオーバランエラー（OER）の検出が可能
・クロックソース：内部クロック／外部クロックから選択可能
内部クロック を選択した場合：ボーレー トジェネレータのクロック で動作し、同
期クロックを出力
外部クロック を選択した場合：内蔵ボー レートジェネレータを使用 せず、入力さ
れた同期クロックで動作
304
10. シリアルコミュニケーションインタフェース
表 10.8 SMR の設定値と送信／受信フォーマット
送信／受信フォーマット
SMR
ビット ビット ビット ビット ビット
7
6
2
5
3
COM
CHR
MP
PE
STOP
0
0
0
1
0
1
0
1
1
0
1
1
1
＊
0
データ長
1
8 ビット
0
データ
プロセッサ
パリティ
ストップ
ビット
ビット
ビット長
なし
1
2
あり
なし
＊
1
7 ビット
0
データ
1
調歩同期式
0
モード
8 ビット
データ
0
5 ビット
1
データ
0
7 ビット
1
データ
0
5 ビット
1
データ
クロック同期式 8 ビット
モード
1
2
あり
1
2
1
＊
1
2
なし
0
1
0
モード
1
0
0
マルチ
あり
1
2
なし
なし
1
2
あり
1
2
なし
あり
1
2
なし
なし
なし
データ
＊：Don't care
表 10.9 SMR、SCR3 の設定とクロックソースの選択
SMR
送信／受信クロック
SCR3
ビット ビット ビット
7
COM
1
CKE1 CKE0
0
0
モード
0
調歩同期式
1
モード
1
0
0
0
1
0
0
1
1
1
0
1
1
1
1
1
クロック
0
ソース
内部
SCK3X 端子の機能
入出力ポート（SCK3X 端子を使用しません）
ビットレートと同じ周波数のクロックを出力
外部
ビットレートの 16 倍の周波数のクロックを入力
クロック同期
内部
同期クロックを出力
式モード
外部
同期クロックを入力
リザーブ（この組み合わせは指定しないでください）
305
10. シリアルコミュニケーションインタフェース
（3）割り込みと連続送信／受信
SCI3 は、RXI を使用した連続受信、また TXI を使用した連続送信が可能です。
表 10.10 にこれらの割り込みについて示します。
表 10.10 送信／受信割り込み
割り込み
RXI
フラグ
割り込み発生の条件
備考
RDRF
シリアル受信が正常に行われ、
RXIの割り込み処理ルーチンで
RIE
RSR から RDR に受信データが転 は、RDR に転送された受信データ
送されると RDRF が 1 となり、こ を読み出し、RDRF を 0 にクリア
のとき RIEが 1 ならば RXIが許可 します。上記の操作を次回の RSR
TXI
され割り込みが発生します。
の受信完了までに行うことで連続
（図 10.2（a）参照）
受信が可能です。
TDRE
TSRの空（前回の送信完了）を検 TXIの割り込み処理ルーチンで
TIE
出して、TDRにセットされた送信 は、次回の送信データを TDRに書
データが TSRに転送されると
き込み、TDREを 0 にクリアしま
TDREは 1 にセットされます。こ す。上記の操作を TSRに転送した
のとき TIEが 1 ならば TXIが許可 データが送信終了するまでに行う
され割り込みが発生します。
ことで連続送信が可能です。
（図 10.2（b）参照）
TEI
TEND
TEIE
TSRの送信キャラクタの最後尾ビ TEIは、TSRの送信キャラクタの
ットを送信したとき、TDREが 1 最後尾ビットを送信したとき、
ならば TENDは 1 にセットされま TDRに次回の送信データが書き込
す。このとき TEIEが 1 ならば TEIまれていないことを示します。
が許可され割り込みが発生しま
す。
（図 10.2（c）参照）
306
10. シリアルコミュニケーションインタフェース
RDR
RDR
RSR（受信中）
RSR↑（受信終了・転送）
RXD3X端子
RXD3X端子
RDRF←1
RDRF＝0
（RIE＝1のときRXI発生）
図 10.2（a） RDRF のセットと RXI割り込み
TDR（次回の送信データ）
TDR
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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
↓
TSR （送信終了・転送）
TSR（送信中）
TXD3X端子
TXD3X端子
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
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;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
TDRE←1
TDRE＝0
（TIE＝"1"のときTXI発生）
図 10.2（b） TDREのセットと TXI割り込み
TDR
TDR
TSR（送信中）
TXD3X端子
TSR （送信終了）
TXD3X端子
TEND＝0
TEND←1
（TEIE＝1のときTEI発生）
図 10.2（c） TENDのセットと TEI割り込み
307
10. シリアルコミュニケーションインタフェース
10.3.2 調歩同期式モード時の動作
調歩同期式モードは、通信開始を意味するスタートビットと通信終了を意味するストッ
プビットとをデータに付加したキャラクタを送信／受信し、1 キャラクタ単位で同期を取
りながらシリアル通信を行うモードです。
S CI 3 内部では、送信部 と受信部は独立していますので、全二重 通信を行うことができ
ます。また、送信部と受信部が共にダブルバッファ構造になっていますので、送信／受信
中にデータのリード／ライトができ、連続送信／受信が可能です。
（1）送信／受信フォーマット
調歩同期式通信の通信データの一般的なフォーマットを図 10.3 に示します。
（LSB）
シリアル
データ
スタート
ビット
1ビット
（MSB）
送信／受信データ
5ビット、7ビットまたは8ビット
1
パリティ ストップビット
ビット
1ビット
または
なし
マーク状態
1ビット
または
2ビット
通信データの1単位（キャラクタまたはフレーム）
図 10.3 調歩同期式通信のデータフォーマット
調歩同期式通 信では、通信回線は通常マ ーク状態（High レベル）に保 たれています。
S CI 3 は通信回線を監視し、スペース（Low レベル）になったところをスタートビットと
みなしてシリアルデータ通信を開始します。
通信データの 1 キャラクタは、スタートビット（Low レベル）から始まり、送信／受信
データ（LSB ファースト：最下位ビットから）、パリティビット （High または Low レベ
ル）、最後にストップビット（High レベル）の順で構成されます。
調歩同期式モードでは、受信時にスタートビットの立ち下がりエッジで同期化を行いま
す。また、データを 1 ビット期間の 16 倍の周波数のクロックの 8 番目でサンプリングしま
すので、各ビットの中央で通信データを取り込みます。
308
10. シリアルコミュニケーションインタフェース
調歩同期式モードで設定できる送信／受信フォーマットを、表 10.11 に示します。
送信／受信フォーマットは 16 種類あり、SMR の設定により選択できます。
表 10.11 通信フォーマット（調歩同期式モード）
SMR
シリアル通信フォーマットとフレーム長
CHR
PE
MP
STOP
1
0
0
0
0
START
8ビットデータ
STOP
0
0
0
1
START
8ビットデータ
STOP
STOP
0
0
1
0
START
8ビットデータ
MPB
STOP
0
0
1
1
START
8ビットデータ
MPB
STOP
0
1
0
0
START
8ビットデータ
P
STOP
0
1
0
1
START
8ビットデータ
P
STOP
0
1
1
0
START
5ビットデータ
STOP
0
1
1
1
START
5ビットデータ
STOP
1
0
0
0
START
7ビットデータ
STOP
1
0
0
1
START
7ビットデータ
STOP
STOP
1
0
1
0
START
7ビットデータ
MPB
STOP
1
0
1
1
START
7ビットデータ
MPB
STOP
1
1
0
0
START
7ビットデータ
P
STOP
1
1
0
1
START
7ビットデータ
P
STOP
1
1
1
0
START
5ビットデータ
P
STOP
1
1
1
1
START
5ビットデータ
P
STOP
2
3
4
5
6
7
8
9
10
11
12
STOP
STOP
STOP
STOP
STOP
STOP
＜記号説明＞
START：スタートビット
STOP ：ストップビット
P
：パリティビット
MPB
：マルチプロセッサビット
309
10. シリアルコミュニケーションインタフェース
（2）クロック
S CI 3 の送受信クロックは、S MR の C OM と S CR 3 の C KE1、C KE0 の設定により、内蔵
ボーレートジェネレータの生成した内部クロックまたは、SCK3X 端子から入力された外部
クロックの 2 種類から設定できます。クロックソースの選択については表 1 0.9 を参照し
てください。
外部クロックを S CK3X 端子に入力する場合には、使用するビットレートの 16 倍の周波
数のクロックを入力してください。
内部クロックで動作させるとき、SCK3X 端子からクロックを出力することができます。
このとき出力されるクロックの周波数はビットレートと等しく、位相は図 1 0.4 に示すよ
うに送信／受信データの各ビットの中央でクロックが立ち上がります。
クロック
シリアル
データ
0
D0
D1
D2
D3
D4
D5
D6
D7
0/1
1
1
1キャラクタ（1フレーム）
図 10.4 出力クロックと通信データの位相関係（調歩同期式モード）
（8 ビットデータ／パリティあり／2 ストップビットの例）
（3）データの送信／受信動作
（a）SCI3のイニシャライズ
データの送信／受信前には、まず SCR3 の TE および RE を 0 にクリアした後、以下の手
順に従ってイニシャライズしてください。
【注】 動作モードの変更、通信フォーマットの変更などの場合には、必ず TE および RE
を 0 にクリアしてから変更してください。TE を 0 にクリアすると、TDR Eは 1 に
セットされます。RE を 0 にクリアしても、RDRF、PER、FER、OER の各フラグ、
および RDR の内容は保持されますので注意してください。
調歩同期式モ ードで外部クロックを使用 している場合には、イニシ ャライズを含
めた動作中に クロックを止めないでくだ さい。クロック同期式モー ドで外部クロ
ックを使用し ている場合には、イニシャ ライズ中にクロックを供給 しないでくだ
さい。
310
10. シリアルコミュニケーションインタフェース
図 10.5 に SCI3 をイニシャライズするときのフローチャートの例を示します。
開 始
SCR3のTE、REを
0にクリア
（1）SCR3にクロックの選択を設定してください。なお、
その他のビットは必ず0を設定してください。調
（1）
歩同期式モードでクロック出力を選択した場合に
CKE1、CKE0を設定
は、CKE1、CKE0の設定後、ただちにクロックが
出力されます。クロック同期式モードの受信でク
ロック出力を選択した場合には、CKE1、CKE0お
よびREを1にセットするとただちにクロックが出
（2）
力されます。
SMRに送信／受信
フォーマットを設定
（3）
（2）SMRに送信／受信フォーマットを設定します。
（3）BRRに通信レートに対応する値をライトします。
BRRに値を設定
ただし、外部クロックを使用する場合にはこの作
業は必要ありません。
Wait
1ビット期間経過？
No
Yes
SPCRのSPC31、32を1に設定
（4）
SCR3のTIE、RIE、MPIE、
TEIEを設定し、TEまたは
REを1にセット
（4）少なくとも1ビット期間待ってから、SCR3のTIE、
RIE、MPIE、TEIEを設定し、TEまたはREを1に
セットします。TE、REの設定でTXD3X、RXD3X
端子が使用可能となります。調歩同期式モードで
は送信時には"マーク状態"となり、受信時にはス
タートビット待ちのアイドル状態になります。
終了
図 10.5 SCI3をイニシャライズするときのフローチャートの例
311
10. シリアルコミュニケーションインタフェース
（b）データ送信
図 10.6 にデータ送信のフローチャートの例を示します。
データ送信は SCI3 のイニシャライズ後、以下の手順に従って行ってください。
開 始
SPCRのSPC31、32を1に設定
（1）
（1）SSRをリードして、TDREが1であることを確認
SSRのTDREをリード
した後、TDRに送信データをライトします。TDR
にデータをライトするとTDREは自動的に0にク
TDRE＝1？
No
リアされます。
TEビットを1にセットした後、1フレーム分の1を
Yes
出力して、送信可能状態になります。
TDRに送信データをライト
（2）
データ送信の継続？
Yes
（2）データ送信を継続するときには、必ずTDREの1
をリードして書き込み可能であることを確認した
No
後にTDRにデータをライトしてください。TDRに
データをライトするとTDREは自動的に0にクリ
アされます。
SSRのTENDをリード
TEND＝1？
No
Yes
（3）
ブレーク出力？
No
（3）データ送信の終了時にブレークを出力するときに
は、ポートのPCR＝1、PDR＝0に設定した後に
Yes
SCR3のTEを0にクリアします。
PDR＝0、PCR＝1を
設定
SCR3のTEを0にクリア
終了
図 10.6 データ送信のフローチャートの例（調歩同期式モード）
312
10. シリアルコミュニケーションインタフェース
SCI3 はデータ送信時に以下のように動作します。
S CI 3 は、S SR の TDR E を監視し、0 であると TDR にデータが書き込まれたと認識し、
TDR から TSR にデータを転送します。その後、TDRE を 1 にセットして送信を開始します。
このとき、SCR3 の TIE が 1 にセットされていると TXI を発生します。
シリアルデータは、表 10.11 に示す通信フォーマットに従い TXD 3X 端子から送信されま
す。
その後、ストップビットを送り出すタイミングで TDRE をチェックします。
TDR E が 0 であると TDR から TS R にデータを転送し、ストップビット送出後、次のフ
レームの送信を開始します。TDRE が 1 であると SSR の TEND に 1 をセットし、ストップ
ビット送出後、1 を出力する"マーク状態"になります。このとき SCR3 の TEIE が 1 にセッ
トされていると TEI を発生します。
図 10.7 に調歩同期式モードの送信時の動作例を示します。
スタート
ビット
シリアル
データ
1
0
送信
データ
D0
D1
パリティ ストップ スタート
ビット
ビット
ビット
D7
0/1
1
1フレーム
0
送信
データ
D0
D1
パリティ ストップ
ビット
ビット
D7
0/1
1
マーク状態
1
1フレーム
TDRE
TEND
LSI
の動作
ユーザ
の処理
TXI
の発生
TDREを0
にクリア
TXI
の発生
TEIの発生
TDRにデータ
をライト
図 10.7 調歩同期式モードの送信時の動作例
（8 ビットデータ／パリティあり／1 ストップビットの例）
313
10. シリアルコミュニケーションインタフェース
（c）データ受信
図 10.8 にデータ受信のフローチャートの例を示します。
データ受信は SCI3 のイニシャライズ後、以下の手順に従って行ってください。
（1）SSRのOER、PER、FERをリードして、エラーを判
開 始
定します。受信エラーが発生していた場合には、受
（1）
SSRのOER、PER、
FERをリード
信エラー処理を実行します
Yes
OER＋PER＋
FER＝1?
（2）SSRをリードして、RDRFが1であることを確認しま
No
（2）
す。RDRFが１であればRDRの受信データをリード
SSRのRDRFをリード
します。
なお、RDRのデータをリードするとRDRFは自動的
No
RDRF＝1?
に0にクリアされます。
Yes
RDRの受信データをリード
（4）受信エラー処理
（3）データ受信を継続するときには、現在のフレームの
（3）
データ受信の継続？
ストップビットを受信する前に、RDRFのリード、
Yes
RDRのリードを終了しておいてください。RDRのデ
No
ータをリードするとRDRFは自動的に0にクリアされ
（A）
SCR3のREを0にクリア
ます。
終 了
（4）受信エラーが発生したときには、SSRのOER、PER、
FERをリードしてエラーを判定し、所定のエラー処
（4）
受信エラー処理開始
OER＝1?
OER、PER、FERのどれかが1にセットされた状態
ブレーク?
Yes
No
SSRのOER、PER
FERを0にクリア
Yes
では受信を再開できません。また、フレーミングエ
ラー時にRXD3X端子の値をリードすることでブレー
No
クの検出ができます。
フレーミング
エラー処理
No
PER＝1?
にクリアしてください。
Yes
No
FER＝1?
理を行った後、必ず、OER、PER、FERをすべて0
オーバラン
エラー処理
Yes
パリティ
エラー処理
（A）
受信エラー処理終了
図 10.8 データ受信のフローチャートの例（調歩同期式モード）
314
10. シリアルコミュニケーションインタフェース
SCI3 は受信時に以下のように動作します。
SCI3 は通信回線を監視し、スタートビットの 0 を検出すると内部を同期化し受信を開始
します。受信は表 1 0.11 に示す通信フォーマットに従い、まず受信したデータを R SR の
LS B から MSB の順にセットし、次に、パリティビットおよびストップビットを受信しま
す。受信後、SCI3 は以下のチェックを行います。
・パリティチェック：
受信データの 1 の数をチェックし、これが S MR の P M で設定した偶数／奇数パリ
ティになっているかをチェックします。
・ストップビットチェック：
ストップビットが 1 であるかをチェックします。ただし、2 ストップビットの場合、
1 ビット目のストップビットのみをチェックします。
・ステータスチェック：
RDRF が 0 であり、受信データを RSR から RDR に転送できる状態であるかをチェ
ックします。
以上のチェックの結果受信エラーがなかったとき RDRF が 1 にセットされ、RDR に受信
データが格納されます。このとき SCR3 の RIE が 1 にセットされていると RXI を発生しま
す。一方、エラーチェックで受信エラーを検出すると、各エラーに対応して、OER、PER、
FER が 1 にセットされます。また RDRF はデータを受信する前の状態を保ちます。このと
き、SCR3 の RIE が 1 にセットされていると ERI を発生します。
表 10.12 に受信エラーの検出条件と受信データの処理を示します。
【注】 受信エラーがセットされた状態では、以後の受信動作ができません。したがって、
受信を継続する前に必ず OER、FER、PER および RDRF を 0 にクリアしてくださ
い。
表 10.12 受信エラーの検出条件と受信データの処理
受信エラー
オーバランエラー
略称
OER
検出条件
受信データの処理
SSR の RDRF が 1 にセットされ RSR から RDR に受信データは
たまま次のデータ受信を完了し 転送されません。
たとき
フレーミングエラー
FER
ストップビットが 0 のとき
RSR から RDR に受信データが
転送されます。
パリティエラー
PER
SMR で設定した偶数／奇数パ
RSR から RDR に受信データが
リティの設定と受信したデータ 転送されます。
が異なるとき
315
10. シリアルコミュニケーションインタフェース
調歩同期式モードの受信時の動作例を図 10.9 に示します。
スタート
ビット
シリアル
データ
1
0
受信
データ
D0
D1
パリティ ストップ スタート
ビット ビット
ビット
D7
0/1
1
0
受信
データ
D0
D1
1フレーム
パリティ ストップ
ビット ビット
D7
0/1
マーク状態
（アイドル状態）
0
1
1フレーム
RDRF
FER
LSI
の動作
RXIの
発生
RDRFを0
にクリア
RDRのデータ
をリード
ユーザ
の処理
図 10.9 調歩同期式モードの受信時の動作例
（8 ビットデータ／パリティあり／1 ストップビットの例）
316
ストップビット
=0を検出
フレーミング
エラーでの
ERIの
発生
フレーミング
エラー処理
10. シリアルコミュニケーションインタフェース
10.3.3 クロック同期式モード時の動作
クロック同期式モードは、クロックパルスに同期してデータを送信、または受信するモ
ードです。クロック同期式モードは、高速シリアル通信に適しています。
S CI 3 内部では、送信部 と受信部は独立していますので、クロッ クを共有することで全
二重通信を行うことができます。
送信部／受信部は共にダブルバッファ構造になっていますので、送信中にデータのライ
トができ、連続送信が可能です。また、受信中にデータのリードができ連続受信が可能で
す。
（1）送信／受信フォーマット
クロック同期式通信の通信データの一般的なフォーマットを図 10.10 に示します。
*
*
同期クロック
LSB
シリアルデータ
ビット0
MSB
ビット1
ビット2
ビット3
ビット4
ビット5
ビット6
ビット7
8ビット
Don't care
Don't care
通信データの1単位（キャラクタまたはフレーム）
【注】 * 連続送信／受信のとき以外はHighレベル
図 10.10 クロック同期式通信のデータフォーマット
クロック同期式通信では、通信回線のデータは同期クロックの立ち下がりから次の立ち
下がりまで出力されます。また、同期クロックの立ち上がりエッジでデータの確定が保証
されます。
通信データの 1 キャラクタは、LS B から始まり最後に MSB の順で構成されます。MSB
出力後の通信回線は MSB の状態を保ちます。
クロック同期式モー ドでは、S CI 3 は、受信時に同期クロックの 立ち上がりに同期して
データを取り込みます。
送信／受信フォーマットは 8 ビットデータ固定です。パリティビットやマルチプロセッ
サビットの付加はできません。
317
10. シリアルコミュニケーションインタフェース
（2）クロック
SMR の COM と SCR3 の CKE1、CKE0 の設定により、内蔵ボーレートジェネレータの生
成した内部クロック、または SCK3X 端子から入力された外部同期クロックの 2 種類から選
択できます。クロックソースの選択については表 10.9 を参照してください。
内部クロックで動作させるとき、SCK3X 端子からは同期クロックが出力されます。同期
クロックは 1 キャラクタの送信／受信で 8 パルス出力され、送信および受信を行わないと
きには High レベルに固定されます。
（3）データの送信／受信動作
（a）SCI3のイニシャライズ
データの送信／受信前には、「1 0.3.2 （3 ） （a ）SCI3 のイニシャライズ」の説明およ
び、図 10.5 の例に従って SCI3 をイニシャライズしてください。
（b）データ送信
図 10.11 にデータ送信のフローチャートの例を示します。
データ送信は SCI3 のイニシャライズ後、以下の手順に従って行ってください。
開 始
SPCRのSPC31、32を1に設定
（1）
SSRのTDREをリード
（1）SSRをリードして、TDREが1であることを確認
した後、TDRに送信データをライトします。TDR
TDRE＝1?
No
にデータをライトするとTDREは自動的に0にク
リアされ、データの送信が開始されます。また、
Yes
クロック出力を選択している場合にはTDRにデー
タをライトするとクロックが出力され、データの
TDRに送信データをライト
送信が開始されます。
（2）
データ送信の継続?
Yes
（2）データ送信を継続するときには、必ずTDREの1を
リードして書き込み可能であることを確認した後
No
にTDRにデータをライトしてください。
TDRにデータをライトするとTDREは自動的に0に
SSRのTENDをリード
クリアされます。
TEND＝1?
No
Yes
SCR3のTEを0にクリア
終 了
図 10.11 データ送信のフローチャートの例（クロック同期式モード）
318
10. シリアルコミュニケーションインタフェース
SCI3 はデータ送信時に以下のように動作します。
S CI 3 は、S SR の TDR E を監視し、0 であると TDR にデータが書き込まれたと認識し、
TDR から TSR にデータを転送します。その後、TDRE を 1 にセットして送信を開始します。
このとき、SCR3 の TIE が 1 にセットされていると TXI を発生します。
クロック出力モードに設定したときには、SCI3 は同期クロックを 8 パルス出力します。
外部クロックに設定したときには、入力クロックに同期してデータを出力します。
シリアルデータは、LS B（ビット 0）から MSB （ビット 7）の順に TXD 3X 端子から送信
されます。
その後、MSB（ビット 7）を送り出すタイミングで TDRE をチェックします。
TDR E が 0 であると TDR から TS R にデータを転送し、次のフレームの送信を開始しま
す。TDR E が 1 であると S SR の TEND に 1 をセットし、MSB （ビット 7）送出後、状態を
保持します。このとき SCR3 の TEIE が 1 にセットされていると TEI を発生します。
送信終了後は、SCK 端子は High レベル固定になります。
【注】 データ受信のステータスを示すエラーフラグ（O ER、FER、PER）が 1 にセット
された状態では送信は行えませんので、送信の前には、エラーフラグ（OER、FER、
PER）が 0 にクリアされていることを確認してください。
図 10.12 にクロック同期式モードの送信時の動作例を示します。
同期
クロック
シリアル
データ
ビット0
ビット1
ビット7
ビット0
1フレーム
ビット1
ビット6
ビット7
1フレーム
TDRE
TEND
LSIの
動作
ユーザの
処理
TXI
の発生
TDREを
0にクリア
TXI
の発生
TEI
の発生
TDRにデータ
をライト
図 10.12 クロック同期式モードの送信時の動作例
319
10. シリアルコミュニケーションインタフェース
（c）データ受信
図 10.13 にデータ受信のフローチャートの例を示します。
データ受信は SCI3 のイニシャライズ後、以下の手順に従って行ってください。
（1）SSRのOERをリードして、エラーを判定します。オ
開 始
ーバランエラーが発生していた場合には、オーバラ
（1）
ンエラー処理を実行します。
SSRのOERをリード
Yes
OER＝1?
（2）SSRをリードして、RDRFが1であることを確認します。
No
（2）
RDRFが1であればRDRのデータをリードします。なお、
SSRのRDRFをリード
RDRのデータをリードするとRDRFは自動的に0にク
No
RDRF＝1?
リアされます。
Yes
RDRの受信データをリード
（4） オーバランエラー処理
（3）
データ受信の継続?
Yes
No
SCR3のREを0にクリア
（3）データ受信を継続するときには、現在のフレームの
MSB（ビット7）を受信する前に、RDRFのリード、
RDRのリードを終了しておいてください。
RDRのデータをリードするとRDRFは自動的に0にク
リアされます。
終 了
（4） オーバランエラー処理開始
（4）オーバランエラーが発生したときには、SSRのOER
オーバランエラー処理
をリードしてから、所定のエラー処理を行った後、
OERを0にクリアしてください。OERが1にセットさ
SSRのOERを0にクリア
れた状態では受信を再開できません。
オーバランエラー処理終了
図 10.13 データ受信フローチャートの例（クロック同期式モード）
320
10. シリアルコミュニケーションインタフェース
SCI3 は受信時に以下のように動作します。
S CI 3 は同期クロックの 入力または、出力に同期して内部を初期 化し、受信を開始しま
す。
受信したデータを RSR の LSB から MSB の順にセットします。
受信後、SCI3 は、RDRF が 0 であり、受信データを RSR から RDR に転送できる状態で
あるかをチェックします。
このチェックの結果オーバランエラーがなかったとき R DR F が 1 にセットされ、R DR
に受信データが格納されます。
このとき、S CR 3 の R IE が 1 にセットされていると R XI を発生します。一方、エラーチ
ェックでオーバランエラーを検出すると OER が 1 にセットされます。また、R DR F は 1
にセットされた状態を保ちます。このとき、S CR 3 の R IE が 1 にセットされていると ER I
を発生します。
オーバランエラーの検出条件と受信データの処理については、表 10.12 を参照してくだ
さい。
【注】 受信エラーがセットされた状態では、以後の受信動作ができません。したがって、
受信を継続する前に必ず OER、FER、PER および RDRF を 0 にクリアしてくださ
い。
図 10.14 にクロック同期式モードの受信時の動作例を示します。
同期
クロック
シリアル
データ
ビット7
ビット0
ビット7
ビット0
ビット1
1フレーム
ビット6
ビット7
1フレーム
RDRF
OER
LSIの
動作
ユーザの
処理
RXI
の発生
RDRFを
0にクリア
RXI
の発生
RDRの
データをリード
オーバランエラーで
ERIの発生
RDRのデータの
リードがなされ
ていない
（RDRF=1に
なっている）
オーバランエラー
処理
図 10.14 クロック同期式モードの受信時の動作例
321
10. シリアルコミュニケーションインタフェース
（d）データ送受信同時動作
図 10.15 にデータ送受信同時動作のフローチャートの例を示します。
データ送受信同時動作は S CI 3 のイニシャライズ後、以下の手順に従って行ってくださ
い。
開 始
SPCRのSPC31、32に1を設定
（1）SSRをリードしてTDREが1であることを確
認した後、TDRに送信データをライトしま
（1）
す。TDRにデータをライトするとTDREは
SSRのTDREをリード
自動的に0にクリアされます。
No
TDRE＝1?
Yes
（2）SSRをリードして、RDRFが1であることを
TDRに送信データをライト
確認した後、RDRの受信データをリードし
ます。RDRのデータをリードするとRDRF
は自動的に0にクリアされます。
SSRのOERをリード
Yes
OER＝1?
（3）データ送受信を継続するときには、現在の
No
フレームのMSB（ビット7）を受信する前に、
（2）
RDRFのリード、RDRのリードを終了して
SSRのRDRFをリード
おいてください。また、現在のフレームの
MSB（ビット7）を送信する前にTDREの1
No
RDRF＝1?
をリードして書き込み可能であることを確
認してTDRにデータをライトしておいてく
Yes
ださい。
RDRの受信データをリード
TDRにデータをライトするとTDREは自動
的に0にクリアされます。また、RDRのデ
（4）
（3）
データ送受信の継続?
No
SCR3のTE、REを
0にクリア
オーバランエラー
処理
ータをリードするとRDRFは自動的に0にク
リアされます。
Yes
（4）オーバランエラーが発生したときには、
SSRのOERをリードしてから、所定のエラ
ー処理を行った後、OERを0にクリアして
ください。
OERが1にセットされた状態では送信およ
終 了
び受信を再開できません。
オーバランエラー処理については、図
10.13を参照してください。
図 10.15 データ送受信同時動作のフローチャートの例（クロック同期式モード）
322
10. シリアルコミュニケーションインタフェース
【注】
1. 送信から同時送受信へ切り替えるときには、次の方法で行ってください。
SCI3が送信終了状態であること、TDRE および TE ND が 1 にセットされていることを
確認した後、TE を 0 にクリアしてから TE と RE を同時に 1 にセットしてください。
2. 受信から同時送受信へ切り替えるときには、次の方法で行ってください。
SCI3が受信完了状態であることを確認し、RE を 0 にクリアしてから RD RF およびエ
ラーフラグ（OER、FER、PER）が 0 にクリアされていることを確認した後、TE と RE
を同時に 1 にセットしてください。
323
10. シリアルコミュニケーションインタフェース
10.3.4 マルチプロセッサ通信機能
マルチプロセッサ通信機能とは、調歩同期式モードでマルチプロセッサビットを付加し
たフォーマット（マルチプロセッサフォーマット）でシリアルデータ通信を行うことによ
り、複数のプロセッサ間で通信回線を共有してデータの送受信を行う機能です。
マルチプロセッサ通信を行うとき、受信局は各々固有の ID コードが割り付けられてい
ます。シリアル通信サイクルは、受信局を指定する ID 送信サイクルと指定された受信局
へ通信データを送信するデータ送信サイクルの 2 つから構成されます。この ID 送信サイ
クルとデータ送信サイクルの区別は、マルチプロセッサビットで行います。マルチプロセ
ッサビットが 1 のとき ID 送信サイクル、0 のときデータ送信サイクルとなります。
送信局は、まずシリアルデータ通信を行いたい受信局の ID コードに、マルチプロセッ
サビット 1 を付加した通信データを送信します。続いて、送信データにマルチプロセッサ
ビット 0 を付加した通信データを送信します。受信局は、マルチプロセッサビットが 1 の
通信データを受信すると、自局の ID と比較し一致した場合は続いて送信される通信デー
タを受信します。一致しなかった場合は再びマルチプロセッサビットが 1 の通信データが
送信されるまで通信データを読みとばします。
このようにして複数のプロセッサ間のデータ送受信が行われます。
図 1 0.16 にマル チプロセッサフォー マットを使用した プロセッサ間通信の 例を示しま
す。
送信局
通信回線
シリアル
データ
受信局A
受信局B
受信局C
受信局D
（ID＝01）
（ID＝02）
（ID＝03）
（ID＝04）
H'01
H'AA
（MPB＝1）
ID送信サイクル
＝受信局の指定
（MPB＝0）
データ送信サイクル
＝IDで指定した受信局
へのデータ送信
MPB：マルチプロセッサビット
図 10.16 マルチプロセッサフォーマットを使用したプロセッサ間通信の例
（受信局 A へのデータ H'AAの送信の例）
送信／受信フォーマットは 4 種類を選択できます。マルチプロセッサフォーマットを指
定した場合は、パリティビットの指定は無効です。詳細は表 10.11 を参照してください。
マルチプロセッサ通信を行うときのクロックについては、「10.3.2 調歩同期式モード
時の動作」を参照してください。
324
10. シリアルコミュニケーションインタフェース
（a）マルチプロセッサデータ送信
図 10.17 にマルチプロセッサデータ送信のフローチャートの例を示します。
マルチプロセッサデータ送信は S CI 3 をイニシャライズ後、以下の手順に従って行って
ください。
開 始
SPCRのSPC31、32に1を設定
（1）SSRをリードして、TDREが1であるこ
とを確認した後、SSRのMPBTを0また
（1）
は1に設定しTDRに送信データをライト
SSRのTDREをリード
します。TDRにデータをライトすると
TDRE＝1?
No
TDREは自動的に0にクリアされます。
Yes
SSRのMPBTの設定
（2）データ送信を継続するときには、必ず
TDREの1をリードして書き込み可能であ
ることを確認した後にTDRにデータをラ
TDRに送信データをライト
イトしてください。TDRにデータをライ
トするとTDREは自動的に0にクリアされ
（2）
データ送信の継続?
Yes
ます。
No
SSRのTENDをリード
TEND＝1?
No
ブレーク出力?
0に設定した後にSCR3のTEを0にクリア
します。
Yes
（3）
（3）データ送信の終了時にブレークを出力す
るときには、ポートをPCR＝1、PDR＝
No
Yes
PDR＝0、PCR＝1
を設定
SCR3のTEを0にクリア
終 了
図 10.17 マルチプロセッサデータ送信のフローチャートの例
325
10. シリアルコミュニケーションインタフェース
SCI3 はデータ送信時に以下のように動作します。
S CI 3 は、S SR の TDR E を監視し、0 であると TDR にデータが書き込まれたと認識し、
TDR から TSR にデータを転送します。その後、TDRE を 1 にセットして、送信を開始しま
す。このとき、SCR3 の TIE が 1 にセットされていると TXI を発生します。
シリアルデータは、表 10.11 に示す通信フォーマットに従い、TXD 端子から送信されま
す。
その後、ストップビットを送り出すタイミングで TDRE をチェックします。
TDR E が 0 であると TDR から TS R にデータを転送し、ストップビット送出後、次のフ
レームの送信を開始します。TDRE が 1 であると SSR の TEND に 1 をセットし、ストップ
ビット送出後、1 を出力する"マーク状態"になります。このとき SCR3 の TEIE が 1 にセッ
トされていると TEI を発生します。
図 10.18 にマルチプロセッサフォーマットの送信時の動作例を示します。
スタート
ビット
シリアル
データ
1
0
送信
データ
D0
MPB
D7
D1
0/1
ストップ スタート
ビット
ビット
1
1フレーム
0
送信
データ
D0
D1
MPB
D7
0/1
ストップ
ビット
マーク状態
1
1
1フレーム
TDRE
TEND
LSI
の動作
ユーザ
の処理
TXI
の動作
TDREを
0にクリア
TXIの発生
TEIの発生
TDRに
データをライト
図 10.18 マルチプロセッサフォーマットの送信時の動作例
（8 ビットデータ／マルチプロセッサビットあり／1 ストップビットの例）
326
10. シリアルコミュニケーションインタフェース
（b）マルチプロセッサデータ受信
図 10.19 にマルチプロセッサデータ受信のフローチャートの例を示します。
マルチプロセッサデータ受信は S CI 3 をイニシャライズ後、以下の手順に従って行って
ください。
（1）SCR3のMPIEを1にセットします。
開 始
（1）
SCR3のMPIEを1にセット
（2）
SSRのOER、FERをリード
（2）SSRのOER、FERをリードしてエラーを判
Yes
OER＋FER＝1?
（3）
定します。受信エラーが発生していた場合
No
SSRのRDRFをリード
には受信エラー処理を実行します。
No
RDRF＝1?
Yes
RDRの受信データをリード
（3）SSRをリードして、RDRFが1であること
を確認します。RDRFが1であればRDRの
No
自局のID?
データをリードし、自局のIDと比較します。
Yes
自局のIDでないときには、再びMPIEを1に
SSRのOER、FERをリード
（4）
セットします。
Yes
OER＋FER＝1?
なお、RDRのデータをリードするとRDRF
は自動的に0にクリアされます。
No
SSRのRDRFをリード
No
RDRF＝1?
Yes
RDRの受信データをリード
（4）SSRをリードして、RDRFが1であること
（5） 受信エラー処理
データ受信の継続?
を確認した後、RDRのデータをリードしま
Yes
す。
（A）
No
SCR3のREを0にクリア
（5）受信エラーが発生したときには、SSRの
終 了
OER、FERをリードしてエラーを判定し、
所定のエラー処理を行った後、必ずOER、
受信エラー処理開始
OER＝1?
Yes
オーバラン
エラー処理
OER、FERのいずれかが1にセットされた
No
FER＝1?
No
SSRのOER、FERを
0にクリア
受信エラー処理終了
Yes
FERをすべて0にクリアしてください。
ブレーク?
Yes
状態では受信を再開できません。
また、フレーミングエラー時にRXD3X端子
No
フレーミング
エラー処理
の値をリードすることでブレークの検出が
できます。
（A）
図 10.19 マルチプロセッサデータ受信のフローチャートの例
327
10. シリアルコミュニケーションインタフェース
図 10.20 にマルチプロセッサフォーマットの受信時の動作例を示します。
スタート
ビット
シリアル
データ
1
0
受信
データ（ID1）
D0
D1
D7
MPB
1
ストップ スタート
ビット
ビット
1
0
受信
データ（Data1）
D0
D1
1フレーム
D7
MPB
ストップ
ビット
マーク状態
（アイドル状態）
0
1
1
1フレーム
MPIE
RDRF
RDR
の値
ID1
LSI
の動作
RXIの発生
MPIEを0
にクリア
RDRFを0
にクリア
ユーザ
の処理
RXIが発生しない
RDRは状態を保持
自局のIDでない
場合再びMPIEを
1にセット
RDRのデータ
をリード
（a）自局のIDと一致しないとき
スタート
ビット
シリアル
データ
1
0
受信
データ（ID2）
D0
D1
D7
MPB
1
ストップ スタート
ビット
ビット
1
0
受信
データ（Data2）
D0
D1
1フレーム
D7
MPB
ストップ
ビット
マーク状態
（アイドル状態）
0
1
1
1フレーム
MPIE
RDRF
RDR
の値
LSI
の動作
ユーザ
の処理
ID1
ID2
RXIの発生
MPIEを0
にクリア
RDRFを0
にクリア
RDRのデータ
をリード
Data2
RXIの発生
自局のIDの場合
そのまま受信を
続ける
RDRFを0
にクリア
RDRのデータ
をリード
再び、MPIEを
1にセット
（b）自局のIDと一致したとき
図 10.20 マルチプロセッサフォーマットの受信時の動作例
（8 ビットデータ／マルチプロセッサビットあり／1 ストップビットの例）
328
10. シリアルコミュニケーションインタフェース
10.4 割り込み要因
SCI3 の割り込み要因には、送信終了、送信データエンプティ、受信データフルおよび 3
種類の受信エラー（オーバランエラー、フレーミングエラー、パリティエラー）の計 6 種
類があり、共通のベクタアドレスが割り付けられています。
表 10.13 に各割り込み要求の内容を示します。
表 10.13 SCI3割り込み要求の内容
割り込みの略称
割り込み要求の内容
ベクタアドレス
RXI
受信データフル（RDRF）による割り込み要求
TXI
送信データエンプティ（TDRE）による割り込み要求
H'0022/
TEI
送信終了（TEND）による割り込み要求
H'0024
ERI
受信エラー（OER、FER、PER）による割り込み要求
各割り込み要求は、SCR3 の TIE、RIE で許可／禁止できます。
S SR の TDR E が 1 にセットされると、TXI が発生します。S SR の TEND が 1 にセットさ
れると、TEI が発生します。この 2 つの割り込みは送信時に発生します。
S SR の TDR E は初期値が 1 になっています。したがって送信データを TDR へ転送する
前に S CR 3 の TIE を 1 にセットして送信データエンプティ割り込み要求（TXI ）を許可す
ると、送信データが準備されていなくても TXI が発生します。
また、S SR の TEND は初期値が 1 になっています。したがって、送信データを TDR へ
転送する前に SCR3 の TEIE を 1 にセットして送信終了割り込み要求（TEI）を許可すると、
送信データが送信されていなくても TEI が発生します。
送信データを TDR へ転送する処理を割り込み処理ルーチンの中で行うようにすること
で、これらの割り込み要求を有効に利用できます。
一方、これらの割り込み要求（TXI 、TEI ）の発生を防ぐためには、送信データを TDR
へ転送した後に、これらの割り込み要求に対応する許可ビット（TIE 、TEI E）を 1 にセッ
トしてください。
SSR の RDRF が 1 にセットされると RXI が発生します。OER、PER、FER のいずれかが
1 にセットされると ERI が発生します。この 2 つの割り込み要求は受信時に発生します。
割り込みに関する詳細は「3.3 割り込み」を参照してください。
329
10. シリアルコミュニケーションインタフェース
10.5 使用上の注意事項
SCI3 を使用する際は、以下のことに注意してください。
（1）TDR へのライトと TDRE の関係について
S SR の TDR E はシリアル送信するデータが TDR に準備されていないことを示すステー
タスフラグです。TDR へデータを書き込むと TDRE は自動的に 0 にクリアされます。また
SCI3 が TDR から TSR にデータを転送すると、TDRE が 1 にセットされます。
TDR へのデータのライトは、TDR E の状態にかかわらず行うことができますが、TDR E
が 0 の状態で新しいデータを TDRに書き込むと、TDRに格納されていた前のデータは、ま
だ TS R に転送されていない場合失われてしま います。したがって、シリアル送信を確実
に行うために TDR への送信データのライトは、必ず TDR E が 1 にセットされていること
を確認してから 1 回だけ行う（2 回以上ライトしない）ようにしてください。
（2）複数の受信エラーを同時に検出した場合の動作について
複数の受信エラーを同時に検出した場合、SSR の各ステータスフラグの状態は、表 10.14
に示すようにセットされます。オーバランエラーを検出した場合には RSR から RDR への
データ転送は行われず、受信データは失われます。
表 10.14 SSR のステータスフラグの状態と受信データの転送
SSR のステータスフラグ
受信データ転送
RDRF*
OER
FER
PER
RSR→RDR
受信エラーの状態
1
1
0
0
×
オーバランエラー
0
0
1
0
○
フレーミングエラー
0
0
0
1
○
パリティエラー
1
1
1
0
×
オーバランエラー＋フレーミングエラー
1
1
0
1
×
オーバランエラー＋パリティエラー
0
0
1
1
○
フレーミングエラー＋パリティエラー
1
1
1
1
×
オーバランエラー＋フレーミングエラー
＋パリティエラー
○：RSR→RDR に受信データを転送します。
×：RSR→RDR に受信データを転送しません。
【注】
*
RDRF は、データ受信前の状態を保持します。ただし、前のフレームの受信データのリ
ードが遅れた結果、次のフレームのオーバランエラーが発生した後に RD R をリードし
た場合は、RDRF は 0 にクリアされますので注意してください。
330
10. シリアルコミュニケーションインタフェース
（3）ブレークの検出と処理について
フレーミングエラー検出時に、RXD3X 端子の値を直接リードすることでブレークを検出
できます。ブレークでは RXD3X 端子からの入力がすべて 0 になりますので、FER がセット
され、また PER もセットされる可能性があります。
S CI 3 は、ブレークを受信した後も受信動作を続けます。したがって F ER を 0 にクリア
しても再び FER が 1 にセットされますので注意してください。
（4）マーク状態とブレークの送出
TE が 0 のとき、TXD 3X 端子は P DR と P CR により入出力方向とレベルが決まる I/O ポー
トになります。これを利用して TXD 3X 端子をマーク状態にしたりデータ送信時にブレーク
の送出をすることができます。
TE を 1 にセットするまで、通信回線をマーク状態（1 の状態）にするためには、PCR＝
1、P DR＝1 を設定します。このとき、TE が 0 にクリアされていますので、TXD 3X 端子は
I/O ポートとなっており 1 が出力されます。
一方、デ ータ送信時にブ レークを送出し たいときは、P CR ＝ 1、P DR＝0 に設 定した後
TE を 0 にクリアします。
TE を 0 にクリアすると現在の送信状態とは無関係に送信部は初期化され、TXD 3X 端子
は I/O ポートになり、TXD 3X 端子から 0 が出力されます。
（5）受信エラーフラグと送信動作について（クロック同期式モードのみ）
受信エラーフラグ（OER 、P ER、F ER）が 1 にセットされた状態では、TDR E を 0 にク
リアしても送信を開始できません。必ず送信開始時には、受信エラーフラグを 0 にクリア
しておいてください。
また、R E を 0 にクリアしても受信エラーフラグは 0 にクリアできませんので注意して
ください。
331
10. シリアルコミュニケーションインタフェース
（6）調歩同期式モードの受信データサンプリングタイミングと受信マージン
調歩同期式モードでは、S CI 3 は転送レートの 16 倍の周波数の基本クロックで動作して
います。
受信時には S CI 3 は、スタートビットの立ち下がりを基本クロックでサンプリングして
内部を同期化します。また、受信データを基本クロックの 8 ヶ目の立ち上がりエッジで内
部に取り込みます。
これを図 10.21 に示します。
16クロック
8クロック
0
7
15 0
7
15 0
内部基本
クロック
受信データ
（RXD3X）
スタートビット
D0
D1
同期化
サンプリング
タイミング
データ
サンプリング
タイミング
図 10.21 調歩同期式モードの受信データサンプリングタイミング
したがって、調歩同期 式モードでの受信マージンは式（1）のよ うに表すことができま
す。
M＝｛（0.5−
1
）−
2N
D−0.5
N
−（L−0.5）F ｝×100 〔％〕 …式（1）
M：受信マージン（％）
N：クロックに対するビットレートの比（N＝16）
D：クロックのデューティ（D＝0.5∼1.0）
L：フレーム長（L＝9∼12）
F：クロック周波数の偏差の絶対値
式（1）で 、F （クロック周波数 の偏差の絶対値）＝0 、D（クロックのデュ ーティ）＝
0.5 とすると、受信マージンは式（2）より 46.875％となります。
D＝0.5、F＝0 のとき、
M＝｛0.5−1/（2×16）｝×100 〔％〕
＝46.875％
332
…式（2）
10. シリアルコミュニケーションインタフェース
ただし、この値はあくまでも計算上の値ですので、システム設計の際には 20∼30％の余
裕を持たせてください。
（7）RDR のリードと RDRF の関係について
SCI3 は受信動作において、RDRF フラグをチェックしながら動作します。1 フレームの
受信終了のタイミングで RDRF が 0 にクリアされていれば、通常のデータ受信を完了しま
す。また RDRF が 1 にセットされていれば、オーバランエラーとなります。
RDR の内容をリードすると、RDRF は自動的に 0 にクリアされます。したがって、RDR
のリードを 2 回以上行う場合、2 回目以降のリード操作は RDRF が 0 の状態で行われます。
RDRF が 0 の状態で RDR のリードを行うと、リード操作が次のフレームの受信が完了する
タイミングと重なった場合、次のフレームのデータが読み出されることがありますので注
意してください。これを図 10.22 に示します。
通信回線
フレーム1
フレーム2
フレーム3
データ1
データ2
データ3
データ1
データ2
RDRF
RDR
（A） （B）
RDRのリード
RDRのリード
（A）点ではデータ1がリードされる
（B）点ではデータ2がリードされる
図 10.22 RDR のリードタイミングとデータの関係
この場合、R DR のリード操作は R DR F が 1 にセットされていることを確認してから、1
回のみ行う（2 回以上リードしない）ようにしてください。2 回以上リードする場合は、1
回リードしたデータを R AM などに転送し、その内容を使用するようにしてください。ま
た、R DR のリード操作は 、次のフレームの受信が完了するまでに 余裕をもって行うよう
にしてください。具体的なタイミングとしては、クロック同期式モードではビット 7 の転
送前まで、調歩同期式モードでは S TOP ビットの転送前までに R DR のリードを完了して
ください。
（8）状態遷移時における送信および受信動作について
状態遷移処理を行う場合は、送信および受信動作が完全に終了したのを確認した後に行
ってください。
333
10. シリアルコミュニケーションインタフェース
（9）SCK3X 端子機能切り替えに伴う注意事項
SCI3 をクロック同期式モードで使用した後、SCK3X 端子をクロック出力から入出力ポー
トに端子機能を切り替えると SCK3X 端子に端子機能切り替えのタイミング瞬時（システム
クロックφの 1/2 の期間）Low レベルを出力しますので注意してください。
この瞬時の Low レベル出力を回避するには次の方法があります。
（a）SCK3X 端子をクロック出力状態から非出力状態にする場合
送受信を停止する際、1 命令で SCR3 の TE ビット、RE ビットを 0 にクリアすると同時
に CKE1 ビットを 1、CKE0 ビットを 0 に設定してください。
この場合は、S MR の C OM ビットは 1 にセットされたままで使用してください。した
がって、入出力ポー トとしては使用できません。また、S CK3X 端 子に中間電位が印加
しないように S CK3X 端子に接続したラインは抵抗を介して VCC 電位にプルアップする
か、他のデバイスから出力を与えるかしてください。
（b）SCK3X 端子をクロック出力状態から入出力ポートに端子機能を切り替える場合
送受信を停止する際、
① まず 1 命令で SCR3 の TE ビット、RE ビットを共に 0 にクリアすると同時に CKE1
ビットを 1、CKE0 ビットを 0 に設定してください。
② 次に SMR の COM ビットを 0 にクリアしてください。
③ 最後に S CR 3 の C KE1、C KE0 ビットを共に 0 にクリアしてください。この場合も
SCK3X 端子に中間電位が印加しないように注意してください。
（10）サブアクティブモード、サブスリープモード時の設定について
サブアクティブモード、サブスリープモード時は C PU 動作クロックがφW /2 のときのみ
SCI3 が使用可能となります。SYSCR2 の SA1 ビットを 1 にセットしてください。
334
11. 14 ビット PWM
第 11 章 目次
11.1
11.2
11.3
概要............................................................................................................................................................................................................337
11.1.1
特長...........................................................................................................................................................337
11.1.2
ブロック図............................................................................................................................................337
11.1.3
端子構成.................................................................................................................................................338
11.1.4
レジスタ構成.......................................................................................................................................338
各レジスタの説明..............................................................................................................................................................................339
11.2.1
PWM コントロールレジスタ（PWCR）..............................................................................339
11.2.2
PWM データレジスタ U、L（PWDRU、PWDRL）......................................................340
11.2.3
クロック停止レジスタ 2（CKSTPR2）................................................................................340
動作説明..................................................................................................................................................................................................341
11.3.1
動作説明.................................................................................................................................................341
11.3.2
PWM の動作モード..........................................................................................................................342
11. 14 ビット PWM
336
11. 14 ビット PWM
11.1 概要
本 LSI は、14 ビット PWM（Pulse Width Modulator）を内蔵しています。ローパスフィル
タを接続することで D/A 変換器として使用できます。
11.1.1 特長
14 ビット PWM の特長を以下に示します。
■4 種類の変換周期を選択可能
1 変換周期 131,072/φ、最小変化幅 8/φ（PWCR1＝1、PWCR0＝1）、
1 変換周期 65,536/φ、最小変化幅 4/φ（PWCR1＝1、PWCR0＝0）、
1 変換周期 32,768/φ、最小変化幅 2/φ（PWCR1＝0、PWCR0＝1）、
または 1 変換周期 16,384/φ、最小変化幅 1/φ（PWCR1＝0、PWCR0＝0）
の選択が可能です。
■リップル低減を図ったパルス分割方式
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能
11.1.2 ブロック図
14 ビット PWM のブロック図を図 11.1 に示します。
PWDRL
PWDRU
φ/2
φ/4
φ/8
φ/16
PWM波形
生成部
内
部
デ
ー
タ
バ
ス
PWCR
PWM
＜記号説明＞
PWDRL ：PWMデータレジスタL
PWDRU ：PWMデータレジスタU
PWCR ：PWMコントロールレジスタ
図 11.1 14 ビット PWM のブロック図
337
11. 14 ビット PWM
11.1.3 端子構成
14 ビット PWM の端子構成を表 11.1 に示します。
表 11.1 端子構成
名称
PWM 出力端子
略称
入出力
PWM
出力
機能
パルス分割方式 PWM 波形出力
11.1.4 レジスタ構成
14 ビット PWM のレジスタ構成を表 11.2 に示します。
表 11.2 レジスタ構成
名称
略称
R/W
初期値
PWCR
W
H'FC
H'FFD0
PWM データレジスタ U
PWDRU
W
H'C0
H'FFD1
PWM データレジスタ L
PWDRL
W
H'00
H'FFD2
CKSTPR2
R/W
H'FF
PWM コントロールレジスタ
クロック停止レジスタ
338
アドレス
H'FFFB
11. 14 ビット PWM
11.2 各レジスタの説明
11.2.1 PWM コントロールレジスタ（PWCR ）
ビット：
7
6
5
4
3
2
1
0
—
—
—
—
—
—
PWCR1
PWCR0
初期値：
1
1
1
1
1
1
0
0
R/W ：
—
—
—
—
—
—
W
W
PWCR は、8 ビットのライト専用レジスタで、入力クロックの選択を行います。
リセット時、PWCR は H'FC にイニシャライズされます。
ビット 7∼2：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 1∼0：クロックセレクト 1∼0（PWCR1 ∼0）
14 ビット PWM に供給されるクロックを選択します。
本ビットはライト専用です。リードすると常に 1 が読み出されます。
ビット 1
ビット 0
PWCR1
PWCR0
0
0
説明
入力クロック＝φ/2（t φ*＝2/φ）
（初期値）
1 変換周期 16,384/φ、最小変化幅 1/φの PWM 波形を生成
0
1
入力クロック＝φ/4（t φ*＝4/φ）
1 変換周期 32,768/φ、最小変化幅 2/φの PWM 波形を生成
1
0
入力クロック＝φ/8（t φ*＝8/φ）
1 変換周期 65,536/φ、最小変化幅 4/φの PWM 波形を生成
1
1
入力クロック＝φ/16（t φ*＝16/φ）
1 変換周期 131,072/φ、最小変化幅 8/φの PWM 波形を生成
【注】
*
t φ：PWM 入力クロックの周期
339
11. 14 ビット PWM
11.2.2 PWM データレジスタ U、L（PWDRU 、PWDRL）
ビット：
7
6
PWDRU
—
—
5
4
3
PWDRU5 PWDRU4 PWDRU3
2
1
PWDRU2 PWDRU1
初期値：
1
1
0
0
0
0
0
R/W ：
—
—
W
W
W
W
W
ビット：
0
PWDRU0
0
W
7
6
5
4
3
2
1
0
PWDRL7
PWDRL6
PWDRL5
PWDRL4
PWDRL3
PWDRL2
PWDRL1
PWDRL0
初期値：
0
0
0
0
0
0
0
0
R/W ：
W
W
W
W
W
W
PWDRL
W
W
PWDRU、PWDRL は、ライト専用の 14 ビットのレジスタで、PWDRU が上位 6 ビット、
PWDRL が下位 8 ビットの構成になっています。PWDRU、PWDRL に書き込まれた内容は
PWM 波形 1 周期の High レベル幅の合計に対応します。
P WDR U、P WDR L に 14 ビットのデータをライトすると、P WDR U、P WDR L の内容が
P WM 波形生成部に取り込まれ、P WM 波形生成のデータの更新が行われます。14 ビット
データの設定は必ず PWDRL→PWDRU の順序で行ってください。
（1）PWDRL へ下位 8 ビットのデータをライトする。
（2）PWDRU へ上位 6 ビットのデータをライトする。
P WDR U、P WDR L は、ライト専用レジスタです。リードした場合各ビットは常に 1 が
読み出されます。
リセット時、PWDRU、PWDRL は H'C000 にイニシャライズされます。
11.2.3 クロック停止レジスタ 2（CKSTPR2）
ビット：
7
6
5
4
—
—
—
—
3
2
1
0
AECKSTP WDCKSTP PWCKSTP LDCKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
—
—
—
—
R／W
R／W
R／W
R／W
CKSTPR2 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章では PWM に関するビットのみ説明します。他の
ビットについては各モジュールの章を参照してください。
ビット 1： PWM モジュールスタンバイモード制御（PWCKSTP）
PWM をモジュールスタンバイモードに設定、および解除を制御します。
PWCKSTP
340
説明
0
PWM はモジュールスタンバイモードに設定される
1
PWM のモジュールスタンバイモードは解除される
（初期値）
11. 14 ビット PWM
11.3 動作説明
11.3.1 動作説明
14 ビット PWM を使用する場合、以下の順序でレジスタ設定を行ってください。
（1）PMR3 の PWM＝1 として P3 0/PWM 端子を PWM 出力端子に設定します。
（2）PWCR により、1 変換周期を 131,072/φ（PWCR1＝1、PWCR0＝1）、65,536/φ（PWCR1
＝1、PWCR0＝0）、32,768/φ（PWCR1＝0、PWCR0＝1）、
16,384/φ（PWCR1＝0、PWCR0＝0）から選択します。
（3）PWDRU、PWDRL に出力波形データを設定します。このとき、必ず PWDRL→PWDRU
の順序で書き込んでください。P WDR U へのライトと同時に P WM 波形生成部にデー
タが取り込まれ、内部信号と同期をとって PWM 波形生成の更新が行われます。
1 変換周期は図 1 1.2 に示すように 64 個のパルスで構成され、この 1 変換周期中の High
レベル幅合計（TH） が、PWDRU、PWDRL のデータに対応しています。
この関係は次式で示されます。
TH＝（PWDRU、PWDRL のデータ値+64）×tφ/2
ここで tφは、PWM 入力クロックの周期で 2/φ（PWCR＝H'0）、4/φ（PWCR＝H'1）、
8/φ（PWCR＝H'2）または 16/φ（PWCR＝H'3）となります。
（例）変換周期を 32,768µs とするためには、以下のように設定します。
PWCR1＝0、PWCR0＝0 に設定すると、1 変換周期は 16,384/φなので、φ＝0.5MHz
となります。このとき、tfn＝512µs、1/φ（精度）＝2.0µs です。
PWCR1＝0、PWCR0＝1 に設定すると、1 変換周期は 32,768/φなので、φ＝1MHz
となります。このとき、tfn＝512µs、2/φ（精度）＝2.0µs です。
PWCR1＝1、PWCR0＝0 に設定すると、1 変換周期は 65,536/φなので、φ＝2MHz
となります。このとき、tfn＝512µs、4/φ（精度）＝2.0µs です。
したがって、1 変換周期 32,768µs とするためには、システムクロック（φ）は 0.5MHz、
1MHz、または 2MHz で使用することになります。
341
11. 14 ビット PWM
1変換周期
tf1
tH1
tf2
tf63
tH2
tH3
tH63
tf64
tH64
TH＝tH1＋tH2＋tH3＋…tH64
tf1＝tf2＝tf3
…＝tf64
図 11.2 PWM 出力波形
11.3.2 PWM の動作モード
PWM の動作モードを表 11.3 に表示します。
表 11.3 PWM の動作モード
342
サブ
サブ
モジュール
動作モード
リセット
アクティブ
スリープ
ウォッチ
アクティブ
スリープ
スタンバイ スタンバイ
PWCR
リセット
動作
動作
保持
保持
保持
保持
保持
PWDRU
リセット
動作
動作
保持
保持
保持
保持
保持
PWDRL
リセット
動作
動作
保持
保持
保持
保持
保持
12. A/D 変換器
第 12 章 目次
12.1
12.2
12.3
概要............................................................................................................................................................................................................345
12.1.1
特長...........................................................................................................................................................345
12.1.2
ブロック図............................................................................................................................................346
12.1.3
端子構成.................................................................................................................................................347
12.1.4
レジスタ構成.......................................................................................................................................347
各レジスタの説明..............................................................................................................................................................................348
12.2.1
A/D リザルトレジスタ（ADRRH、ADRRL）..................................................................348
12.2.2
A/D モードレジスタ（AMR）...................................................................................................348
12.2.3
A/D スタートレジスタ（ADSR）............................................................................................350
12.2.4
クロック停止レジスタ 1（CKSTPR1）................................................................................351
動作説明..................................................................................................................................................................................................352
12.3.1
A/D 変換動作.......................................................................................................................................352
12.3.2
外部トリガによる A/D 変換器の起動....................................................................................352
12.3.3
A/D 変換器の動作モード..............................................................................................................352
12.4
割り込み要因........................................................................................................................................................................................353
12.5
使用例.......................................................................................................................................................................................................354
12.6
使用上の注意........................................................................................................................................................................................358
12.6.1
使用上の注意.......................................................................................................................................358
12.6.2
許容信号源インピーダンスについて.....................................................................................358
12.6.3
絶対精度への影響について.........................................................................................................359
12. A/D 変換器
344
12. A/D 変換器
12.1 概要
本 LSI は、抵抗ラダー方式による逐次比較型 A/D 変換器を内蔵しており、最大 8 チャネ
ルのアナログ入力の測定ができます。
12.1.1 特長
A/D 変換器の特長を以下に示します。
■10 ビットの分解能
■入力チャネル：8 チャネル
■変換時間：1 チャネル当たり 12.4µs（5MHz 動作時）
■サンプル&ホールド機能
■A/D 変換終了割り込み要求を発生
■外部トリガ入力により、A/D 変換開始を指定可能
■モジュール スタンバイモードにより、 未使用時はモジュール単体 でスタンバイモ
ードに設定可能
345
12. A/D 変換器
12.1.2 ブロック図
A/D 変換器のブロック図を図 12.1 に示します。
ADTRG
AMR
内
AN0
AN1
ADSR
AN2
AN3
マルチプレクサ
AN4
AN5
AVCC
AN6
AN7
+
コンパレータ
コントロールロジック
-
AVCC
基準電圧
部
デ
ー
タ
バ
ス
AVSS
AVSS
ADRRH
ADRRL
IRRAD
＜記号説明＞
AMR ：A/Dモードレジスタ
ADSR ：A/Dスタートレジスタ
ADRR ：A/Dリザルトレジスタ
IRRAD ：A/D変換終了割り込み要求フラグ
図 12.1 A/D 変換器ブロック図
346
12. A/D 変換器
12.1.3 端子構成
A/D 変換器の端子構成を表 12.1 に示します。
表 12.1 端子構成
端子名
略称
入出力
機能
アナログ電源端子
AVCC
入力
アナログ部の電源および基準電圧
アナロググランド端子
AVSS
入力
アナログ部のグランドおよび基準電圧
アナログ入力端子 0
AN0
入力
アナログ入力チャネル 0
アナログ入力端子 1
AN1
入力
アナログ入力チャネル 1
アナログ入力端子 2
AN2
入力
アナログ入力チャネル 2
アナログ入力端子 3
AN3
入力
アナログ入力チャネル 3
アナログ入力端子 4
AN4
入力
アナログ入力チャネル 4
アナログ入力端子 5
AN5
入力
アナログ入力チャネル 5
アナログ入力端子 6
AN6
入力
アナログ入力チャネル 6
アナログ入力端子 7
AN7
入力
アナログ入力チャネル 7
外部トリガ入力端子
ADTRG
入力
A/D 変換の開始を制御する外部トリガ入力
12.1.4 レジスタ構成
A/D 変換器のレジスタ構成を表 12.2 に示します。
表 12.2 レジスタ構成
名称
略称
R/W
初期値
AMR
R/W
H'30
H'FFC6
ADSR
R/W
H'7F
H'FFC7
A/D リザルトレジスタ H
ADRRH
R
不定
H'FFC4
A/D リザルトレジスタ L
ADRRL
R
不定
H'FFC5
クロック停止レジスタ 1
CKSTPRT1
R/W
A/D モードレジスタ
A/D スタートレジスタ
H'FF
アドレス
H'FFFA
347
12. A/D 変換器
12.2 各レジスタの説明
12.2.1 A/D リザルトレジスタ（ADRRH、ADRRL）
ビット：
5
4
3
2
1
0
ADR9 ADR8 ADR7 ADR6 ADR5 ADR4 ADR3 ADR2 ADR1 ADR0
―
―
―
―
―
―
不定
―
―
―
―
―
―
R
―
―
―
―
―
―
7
6
5
4
3
2
1
初期値：
不定
不定
不定
不定
不定
不定
不定
R/W ：
R
R
R
R
R
R
R
0
7
6
不定 不定
R
R
ADRRL
ADRRH
ADRRH と ADRRL は、A/D 変換された結果を格納する 16 ビットのリード専用レジスタ
です。 ADRRH に上位 8 ビット、ADRRL に下位 2 ビットが格納されます。
ADR R H と ADR R L は常に C PU からリード可能です。A/D 変換中は ADR R H と ADR R L
の値は不定で、A/D 変換終了時に変換結果の 10 ビットデータが格納され、次の変換開始
までこのデータが保持されます。
ADRRH と ADRRL は、リセットでクリアされません。
12.2.2 A/D モードレジスタ（AMR）
ビット：
7
6
5
4
3
2
1
0
CKS
TRGE
—
—
CH3
CH2
CH1
CH0
初期値：
0
0
1
1
0
0
0
0
R/W ：
R/W
R/W
—
—
R/W
R/W
R/W
R/W
AMR は、8 ビットのリード／ライト可能なレジスタで、A/D 変換スピードの設定、外部
トリガの選択、アナログ入力端子の指定を行います。
リセット時、AMR は H'30 にイニシャライズされます。
ビット 7：クロックセレクト（CKS）
A/D 変換スピードの設定を行います。
ビット 7
【注】
変換時間
CKS
変換周期
φ＝1MHz
φ＝5MHz
0
62/φ（初期値）
62µs
12.4µs*
1
31/φ
31µs
―
*
12. 4µs 以下の変換時間では、動作が保証されません。12. 4µs 以上になるように選択し
てください。
348
12. A/D 変換器
ビット 6：外部トリガセレクト（TRGE）
外部トリガ入力による A/D 変換の開始を許可または禁止します。
ビット 6
説明
TRGE
0
外部トリガによる A/D 変換の開始を禁止
（初期値）
1
外部トリガ（ADTRG）端子の立ち上がりエッジ、または立ち下がりエッジで
A/D 変 換を開始*
【注】
*
外部トリガ（ADTRG）端子のエッジ選択は IEGRの IEG4により設定します。詳細
は「3.3.2（1） IRQエッジセレクトレジスタ（IEGR）」を参照してください。
ビット 5∼4：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
ビット 3∼0：チャネルセレクト 3∼0（CH3∼CH0）
アナログ入力チャネルの選択を行います。
チャネル選択の切り替えは、ADSF＝0 の状態で行ってください。
ビット 3 ビット 2 ビット 1 ビット 0
アナログ入力チャネル
CH3
CH2
CH1
CH0
0
0
＊
＊
非選択
0
1
0
0
AN0
0
1
0
1
AN1
0
1
1
0
AN2
0
1
1
1
AN3
1
0
0
0
AN4
1
0
0
1
AN5
1
0
1
0
AN6
1
0
1
1
AN7
1
1
＊
＊
使用禁止
（初期値）
＊：Don't care
349
12. A/D 変換器
12.2.3 A/D スタートレジスタ（ADSR）
ビット：
7
6
5
4
3
2
1
0
ADSF
—
—
—
—
—
—
—
初期値：
0
1
1
1
1
1
1
1
R/W ：
R/W
—
—
—
—
—
—
—
ADS R は、8 ビットのリード／ライト可能なレジスタで、A/D 変換の開始または停止を
指定します。
ADSF に 1 をライトまたは外部トリガのエッジ入力により、ADSF が 1 にセットされ A/D
変換が開始します。変換が終了すると変換データは ADR R H と ADR R L にセットされ、同
時に ADSF は 0 にクリアされます。
ビット 7：A/D スタートフラグ（ADSF）
A/D 変換の開始および終了の確認を行います。
ビット 7
説明
ADSF
0
1
リード時
A/D 変換の終了
ライト時
A/D 変換を強制終了
リード時
A/D 変換中
ライト時
A/D 変換を開始
（初期値）
ビット 6∼0：リザーブビット
リザーブビットです。各ビットはリードすると常に 1 が読み出されます。ライトは無効
です。
350
12. A/D 変換器
12.2.4 クロック停止レジスタ 1（CKSTPR1）
ビット：
7
―
6
5
4
3
2
1
0
S31CKSTP S32CKSTP ADCKSTP TGCKSTP
TFCKSTP TCCKSTP TACKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CKSTPR1 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章では A/D 変換器に関するビットのみ説明します。
他のビットについては各モジュールの章を参照してください。
ビット 4： A/D 変換器モジュールスタンバイモード制御（ADCKSTP）
A/D 変換器をモジュールスタンバイモードに設定、および解除を制御します。
ADCKSTP
説明
0
A/D 変換器はモジュールスタンバイモードに設定される
1
A/D 変換器のモジュールスタンバイモードは解除される
（初期値）
351
12. A/D 変換器
12.3 動作説明
12.3.1 A/D 変換動作
A/D 変換器は逐次比較方式で動作し、10 ビットの変換結果が得られます。
ソフトウェアにより ADSF を 1 にセットすると、A/D 変換を開始します。ADSF は、A/D
変換中は 1 を保持しており、変換が終了すると自動的に 0 にクリアされます。
また、変換が終了すると、IRR2 の IRRAD が 1 にセットされます。このとき、IENR2 の
IENAD が 1 にセットされていると、A/D 変換終了割り込みが発生します。
A/D 変換中に、AMR により変換時間や入力チャネルの切り替えを行う場合は、誤動作
を避けるために ADSF を 0 にクリアして、A/D 変換を強制終了させてから行ってください。
12.3.2 外部トリガによる A/D 変換器の起動
A/D 変換器は外部トリガ入力によって A/D 変換を開始させることができます。
外部トリガは I/O ポートの PMR1 の IRQ4 が 1 でかつ AMR の TRGE が 1 のとき、ADTRG
入力端子から入力されます。ADTRG 入力端子から IEGR の IEG4 で指定されたエッジが入
力されると、ADSR の ADSF が 1 にセットされ、A/D 変換が開始されます。
このタイミングを図 12.2 に示します。
φ
ADTRG
（IEG4＝0のとき）
ADSF
A/D変換
図 12.2 外部トリガ入力タイミング
12.3.3 A/D 変換器の動作モード
A/D 変換器の動作モードを表 12.3 に示します。
表 12.3 A/D 変換器の動作モード
サブ
動作モード
ウォッチ アクティブ
モジュール
スリープ
スタンバイ
スタンバイ
AMR
リセット
動作
動作
保持
保持
保持
保持
保持
ADSR
リセット
動作
動作
保持
保持
保持
保持
保持
ADRRH
保持*
動作
動作
保持
保持
保持
保持
保持
ADRRL
保持*
動作
動作
保持
保持
保持
保持
保持
【注】
352
リセット アクティブ スリープ
サブ
*
パワーオンリセット時は不定
12. A/D 変換器
12.4 割り込み要因
A/D 変換終了時（ADSF＝1→0）、IRR2 の IRRAD が 1 にセットされます。
A/D 変換終了割り込みは、IENR2 の IENAD により、許可／禁止を指定できます。
詳細は「3.3 割り込み」を参照してください。
353
12. A/D 変換器
12.5 使用例
チャネル 1（AN1）をアナログ入力チャネルに選択した場合の動作例を示します。動作
タイミングを図 12.3 に示します。
（1）入力チャネルを AN1（AMR の C H3∼C H0 を"0101"）、IEN AD＝1 に設定して、A/D
変換を開始（ADSF＝1）します。
（2）A/D 変換が終了すると、IRRAD が 1 にセットされ、A/D 変換結果が ADRRH と ADRRL
に格納されます。同時に ADSF＝0 となり、A/D 変換器は変換待機となります。
（3）IENAD＝1 となっているため A/D 変換終了割り込み要求が発生します。
（4）A/D 割り込み処理ルーチンが開始されます。
（5）A/D 変換結果を読み出して、処理します。
（6）A/D 変換処理ルーチンの実行が終了します。
この後、ADSF＝1 にセットすると A/D 変換が開始され（2）∼（6）を行います。
A/D 変換器の使用手順の概念フローを図 12.4、図 12.5 に示します。
354
変換待機
A/D変換開始
A/D変換（1）
セット*
セット*
【注】* ↓は、ソフトウェアによる命令実行を示します。
ADRRH
ADRRL
チャネル1（AN1）
動作状態
ADSF
IENAD
割り込み（IRRAD）
A/D変換結果（1）
↓変換結果の読み出し
変換待機
A/D変換（2）
セット*
A/D変換結果（2）
↓変換結果の読み出し
変換待機
12. A/D 変換器
図 12.3 A/D 変換器の動作例
355
12. A/D 変換器
START
A/D変換スピードおよび入力チャネル設定
A/D変換終了割り込み禁止
A/D変換スタート
ADSRの読み出し
No
ADSF＝0?
Yes
ADRRH／ADRRLのデータの読み出し
Yes
A/D変換を行う?
No
END
図 12.4 A/D 変換器の使用手順の概念フロー
（ソフトウェアでポーリングする場合）
356
12. A/D 変換器
START
A/D変換スピードおよび入力チャネル設定
A/D変換終了割り込み許可
A/D変換スタート
A/D変換終了割り込み発生?
Yes
No
IRR2のIRRADを0クリア
ADDRH／ADRRLのデータの読み出し
Yes
A/D変換を行う?
No
END
図 12.5 A/D 変換器の使用手順の概念フロー
（割り込みを使用する場合）
357
12. A/D 変換器
12.6 使用上の注意
12.6.1 使用上の注意
（1）ADRRH と ADRRL の読み出しは、ADSR の ADSF が 0 のときに行ってください。
（2）A/D 変換中に隣接した端子のデジタル入力信号を変化させると変換精度に悪影響を及
ぼします。
（3）モジュールスタンバイモードを解除後、A/D 変換を開始する場合は、10 φクロック待
ってから A/D 変換をスタートしてください。
（4）アクティブモードおよびスリープモードでは、A/D 変換器が待機中でもラダー抵抗に
アナログ電源電流（AI ST OP 1）が流れます。したがって、A/D 変換器をご使用にならな
い場合には、AVcc をシステムの電源に接続し、クロック停止レジスタ 1（CKSTPR1）
の ADC KS TP （A/D 変換器モジュールスタンバイモード制御）を 0 にすることを推奨
します。
12.6.2 許容信号源インピーダンスについて
本 LSI のアナログ入力は、信号源インピーダンスが 10k Ω以下の入力信号に対し、変換
精度が保証される設計となっております。これは A/D 変換器のサンプル＆ホールド回路の
入力容量をサンプリング時間内に充電するために設けている規格で、センサの出力インピ
ーダンスが 10k Ωを越える場合充電不足が生じ、A/D 変換精度が保証できなくなる場合が
あります。外部に大容量を設けている場合、入力の負荷は実質的に内部入力抵抗の 10k Ω
だけになりますので信号源インピーダンスは不問となります。ただし、この場合ローパス
フィルタとなりますので、微分係数の大きなアナログ信号（例えば電圧の変動率が 5mV/µs
以上）には追従できない場合があります（図 12.6）。高速のアナログ信号を変換する場合
には、低インピーダンスのバッファを入れてください。
358
12. A/D 変換器
12.6.3 絶対精度への影響について
容量を付加することにより、GND とのカップリングを受けることになりますので、GND
にノイズがあると絶対精度が悪化する可能性があります。必ず電気的に安定な GND に接
続してください。またフィルタ回路が実装基板上でデジタル信号と干渉したりアンテナと
ならないように注意が必要です。
本LSI
センサ
入力
センサ
出力インピーダンス
∼10kΩ
ローパス
フィルタ
C∼0.1µF
A/D変換器の等価回路
10kΩ
Cin=
15pF
20pF
図 12.6 アナログ入力回路の例
359
12. A/D 変換器
360
13. LCDコントローラ／
ドライバ
第 13 章 目次
13.1
13.2
13.3
概要............................................................................................................................................................................................................363
13.1.1
特長...........................................................................................................................................................363
13.1.2
ブロック図............................................................................................................................................364
13.1.3
端子構成.................................................................................................................................................365
13.1.4
レジスタ構成.......................................................................................................................................365
各レジスタの説明..............................................................................................................................................................................366
13.2.1
LCD ポートコントロールレジスタ（LPCR） ..................................................................366
13.2.2
LCD コントロールレジスタ（LCR）....................................................................................367
13.2.3
LCD コントロールレジスタ 2（LCR2）..............................................................................369
13.2.4
クロック停止レジスタ 2（CKSTPR2）................................................................................371
動作説明..................................................................................................................................................................................................372
13.3.1
LCD 表示までのセッティング...................................................................................................372
13.3.2
LCD RAM と表示の関係 ...............................................................................................................374
13.3.3
輝度調整機能（V0 端子）.............................................................................................................379
13.3.4
低消費電力 LCD 駆動方式............................................................................................................380
13.3.5
低消費電力モード時の動作.........................................................................................................384
13.3.6
LCD 駆動電源の強化.......................................................................................................................385
13.3.7
HD66100 との接続 ............................................................................................................................385
13. LCDコントローラ／ドライバ
362
13. LCDコントローラ／ドライバ
13.1 概要
本 LS I は、セグメントタイプの LC D コントロール回路と LC D ドライバと電源回路を内
蔵しているので、LCD パネルを直接駆動することができます。
13.1.1 特長
LCD コントローラ／ドライバの特長を以下に示します。
■表示容量
デューティ比
内部ドライバ
セグメント外部拡張ドライバ
スタティック
32SEG
256SEG
1/2
32SEG
128SEG
1/3
32SEG
64SEG
1/4
32SEG
64SEG
■LCD RAM 容量
8 ビット×32 バイト（256 ビット）
■LCD RAM はワードアクセス可能
■セグメント出力端子を 8 端子ごとにポートとして使用可能
■デュ ーティ比によ り使用しな いコモン出 力端子をコモ ンダブルバ ッファ用（並 列接続
用）として使用可能
■スタンバイモード以外の動作モードで表示可能
■フレーム周波数を 11 種類より選択可能
■電源分割抵抗を内蔵し、LCD 駆動電源を供給
■モジュールスタンバイモードにより、未使用時はモジュール単体でスタンバイモードに
設定可能
■ソフトウェアにより A 波形、B 波形の選択可能
363
13. LCDコントローラ／ドライバ
13.1.2 ブロック図
LCD コントローラ／ドライバのブロック図を図 13.1 に示します。
LCD駆動電源
M
φ/256∼φ/2
CL2
コモン
データ
ラッチ
φw
コモン
ドライバ
表示タイミング
ジェネレータ
COM1
COM4
SEG32/CL1
SEG31/CL2
SEG30/DO
SEG29/M
SEG28
LPCR
LCR
LCR2
内
部
デ
ー
タ
バ
ス
V0
V1
V2
V3
VSS
32ビット
シフト
レジスタ
CL1
セグメント
ドライバ
LCD RAM
32バイト
SEG1
SEGn、DO
＜記号説明＞
LPCR ：LCDポートコントロールレジスタ
LCR2 ：LCDコントロールレジスタ2
LCR ：LCDコントロールレジスタ
図 13.1 LCDコントローラ／ドライバのブロック図
364
13. LCDコントローラ／ドライバ
13.1.3 端子構成
LCD コントローラ／ドライバの端子構成を表 13.1 に示します。
表 13.1 端子構成
端子名
記号
セグメント出力端子 SEG32 ∼SEG1
入出力
出力
機能
液晶のセグメント駆動用端子
全端子、ポートと兼用でプログラマブルに設定可能
コモン出力端子
COM 4∼COM 1
出力
液晶のコモン駆動端子
スタティック、1/2 デューティ時には端子の並列化が
可能
セグメント外部拡張
CL1
出力
表示データラッチクロック、SEG32 と兼用
信号端子
CL2
出力
表示データシフトクロック、SEG31 と兼用
M
出力
LCD交流化信号、SEG29 と兼用
DO
出力
シリアル表示データ、SEG30 と兼用
V0、V1、V2、
―
LCD電源端子
V3
外付けでパスコンを接続する場合、外部電源回路を使
用する場合に使用
13.1.4 レジスタ構成
LCD コントローラ／ドライバのレジスタ構成を表 13.2 に示します。
表 13.2 レジスタ構成
名称
LCDポートコントロールレジスタ
LCDコントロールレジスタ
LCDコントロールレジスタ 2
LCD RAM
略称
R/W
初期値
アドレス
LPCR
R/W
H'00
H'FFC0
LCR
R/W
H'80
H'FFC1
LCR2
R/W
H'60
H'FFC2
―
R/W
不定
H'F740
H'F75F
クロック停止レジスタ 2
CKSTPR2
R/W
H'FF
H'FFFB
365
13. LCDコントローラ／ドライバ
13.2 各レジスタの説明
13.2.1 LCDポートコントロールレジスタ（LPCR）
ビット：
7
6
5
4
3
2
1
0
DTS1
DTS0
CMX
SGX
SGS3
SGS2
SGS1
SGS0
初期値：
0
0
0
0
0
0
0
0
R/W ：
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LP CR は、8 ビットのリード／ライト可能なレジスタで、デューティ比の選択、LC D ド
ライバや端子機能の選択を行います。
リセット時、LPCR は H'00 にイニシャライズされます。
ビット 7∼5：デューティ比選択 1、0（DTS1、DTS0）、コモン機能選択（CMX）
DTS1、DTS0 の組み合わせで、スタティック、1/2∼1/4 デューティのいずれかを選択し
ます。C MX は、デューティによって使用しないコモン端子をコモンドライブ能力を大き
くするために複数の端子から同じ波形を出力するか否かを選択します。
ビット 7 ビット 6 ビット 5
DTS1
DTS0
CMX デューティ比
0
0
スタティック
0
コモンドライバ
補足説明
COM 1
COM 4、COM 3、COM 2 は使用しないで
（初期値）
COM 4∼COM 1
1
ください。
COM 4、COM 3、COM 2 は COM 1 と同じ
波形が出力。
COM 2∼COM 1
0
0
1/2 デューティ
1
い。
COM 4∼COM 1
1
COM 4、COM 3 は使用しないでくださ
COM 4 は COM 3、COM 2 は COM 1 と同
じ波形が出力。
1
0
0
1/3 デューティ
1
1
1
0
1
366
1/4 デューティ
COM 3∼COM 1
COM 4 は使用しないでください。
COM 4∼COM 1
COM 4 は使用しないでください。
COM 4∼COM 1
―
13. LCDコントローラ／ドライバ
ビット 4：拡張信号選択（SGX）
S GX は S EG32/CL 1、 S EG31/CL 2、S EG30/DO、S EG29/M 端子 をセグメント端 子（S EG32∼
SEG29）として使用するか、またはセグメント外部拡張信号端子（CL1、CL2、DO、M）と
して使用するかを選択します。
ビット 4
説明
SGX
【注】
0
SEG32 ∼SEG29 端子*
1
CL1、CL2、DO、M 端子
*
（初期値）
SGS3∼SGS0 が"0000"
または"0001"
のときはポートとして機能します。
ビット 3∼0：セグメントドライバ選択 3∼0（SGS3∼SGS0）
SGS3∼SGS0 は使用するセグメントドライバを選択します。
ビット 4
ビット 3
ビット 2
ビット 1
ビット 0
SGX
SGS3
SGS2
SGS1
SGS0
0
1
【注】
SEG32 ∼SEG1 端子の機能
SEG32 ∼
SEG24 ∼
SEG16 ∼
SEG8∼
SEG25
SEG17
SEG9
SEG1
0
0
0
0
ポート
ポート
ポート
ポート
0
0
0
1
ポート
ポート
ポート
ポート
0
0
1
＊
SEG
ポート
ポート
ポート
0
1
0
＊
SEG
SEG
ポート
ポート
0
1
1
＊
SEG
SEG
SEG
ポート
1
＊
＊
＊
SEG
SEG
SEG
SEG
0
0
0
0
ポート*1
ポート
ポート
ポート
＊
＊
＊
＊
補足説明
（初期値）
使用禁止
＊：Don't care
*1 SEG32 ∼SEG29 は外部拡張端子
13.2.2 LCDコントロールレジスタ（LCR）
ビット：
7
6
5
4
—
PSW
ACT
DISP
3
CKS3
2
1
0
CKS2
CKS1
CKS0
初期値：
1
0
0
0
0
0
0
0
R/W ：
—
R/W
R/W
R/W
R/W
R/W
R/W
R/W
LCR は、8 ビットのリード／ライト可能なレジスタで、LCD 駆動電源 ON/OFF 制御、表
示データの制御、フレーム周波数の選択を行います。
リセット時、LCR は H'80 にイニシャライズされます。
367
13. LCDコントローラ／ドライバ
ビット 7：リザーブビット
リザーブビットです。本ビットは、リードすると常に 1 が読み出されます。ライトは無
効です。
ビット 6：LCD駆動電源 ON/OFF 制御（PSW ）
低消 費電力モ ードで LC D 表示を必 要としな い場合、 また外部 電源を使 用する場 合に
LC D 駆動電源を OF F 状態にすることができます。AC T を 0 とした場合、またスタンバイ
モード時には本ビットとは無関係に LCD 駆動電源が OFF 状態となります。
ビット 6
説明
PSW
0
LCD駆動電源 OFF
1
LCD駆動電源 ON
（初期値）
ビット 5：表示機能開始（ACT）
LCD コントローラ／ドライバを使用するかしないかを選択します。本ビットを 0 にクリ
アすることにより、LC D コントローラ／ドライバは動作を停止します。また、P SW の値
と無関係に LC D 駆動電源が OF F 状態になります。ただし、レジスタの内容は保持されま
す。
ビット 5
説明
ACT
0
LCDコントローラ／ドライバ動作停止
1
LCDコントローラ／ドライバ動作
（初期値）
ビット 4：表示データ制御（DISP
）
DI SP は LC D R AM の内容を表示するか LC D R AM の内容に関係なくブランクデータを
表示するかを選択します。
ビット 4
説明
DISP
368
0
ブランクデータを表示
1
LCD RAM データを表示
（初期値）
13. LCDコントローラ／ドライバ
ビット 3∼0：フレーム周波数選択 3∼0（CKS3∼CKS0）
使用クロックの選択とフレーム周波数の選択を行います。サブアクティブモード、ウォ
ッチモード、サブスリープモードではシステムクロック（φ）が停止するので、φ/2∼φ
/256 を選択している場合は表示動作を行いません。これらのモードにおいて LC D 表示を
行う場合は、必ず使用クロックとしてφW 、φW /2 またはφW /4 を選択するようにしてくださ
い。
フレーム周波数* 2
ビット 3
ビット 2
ビット 1
ビット 0
CKS3
CKS2
CKS1
CKS0
0
＊
0
0
φw
128Hz* 3（初期値）
0
＊
0
1
φw /2
64Hz* 3
0
＊
1
＊
φw /4
32Hz* 3
1
0
0
0
φ/2
―
244Hz
1
0
0
1
φ/4
977Hz
122Hz
1
0
1
0
φ/8
488Hz
61Hz
1
0
1
1
φ/16
244Hz
30.5Hz
1
1
0
0
φ/32
122Hz
―
1
1
0
1
φ/64
61Hz
―
1
1
1
0
φ/128
30.5Hz
―
1
1
1
1
φ/256
―
―
使用クロック
φ＝250kHz* 1
φ＝2MHz
＊：Don't care
【注】
*1 φ＝2MHz 時のアクティブ（中速φ OSC/16）モードのフレーム周波数です。
*2 1/3 デューティ選択時は、フレーム周波数が表で示した値の 4/3 倍となります。
*3 φ W ＝32.768kHz時のフレーム周波数です。
13.2.3 LCDコントロールレジスタ 2（LCR2）
ビット：
7
6
5
4
3
2
1
0
LCDAB
—
—
—
CDS3
CDS2
CDS1
CDS0
初期値：
0
1
1
0
0
0
0
0
R/W ：
R/W
—
—
R/W
R/W
R/W
R/W
R/W
LCR2 は、8 ビットのリード／ライト可能なレジスタで、A 波形／B 波形切り替えの制御、
電源分 割抵抗を電源 回路から切 り離しの制 御をする充放 電パルスの デューティ比 選択を
行います。リセット時、LCR2 は H'60 にイニシャライズされます。
369
13. LCDコントローラ／ドライバ
ビット 7：A 波形／B 波形切り替えの制御（LCDAB）
LCD の駆動波形を A 波形にするか B 波形にするかを選択します。
ビット 7
説明
LCDAB
0
A 波形で駆動
1
B 波形で駆動
（初期値）
ビット 6、5：リザーブビット
本ビットはリザーブビットで、リードすると常に 1 が読み出されます。ライトは無効で
す。
ビット 4：リザーブビット
本ビットはリザーブビットで、リードすると常に 0 が読み出されます。1 のライトは行
わないでください。
ビット 3∼0：充放電パルスのデューティ比選択（CDS3∼CDS0）
ビット 3
ビット 2
ビット 1
ビット 0
CDS3
CDS2
CDS1
CDS0
デューティ比
0
0
0
0
1
0
0
0
1
1/8
0
0
1
0
2/8
0
0
1
1
3/8
0
1
0
0
4/8
0
1
0
1
5/8
0
1
1
0
6/8
0
1
1
1
0
1
0
＊
＊
1/16
1
1
＊
＊
1/32
補足説明
High固定
（初期値）
Low 固定
＊：Don't care
370
13. LCDコントローラ／ドライバ
電源分割抵抗を電源回路に接続している期間のデューティ比選択を行います。
デューティ比0を選択した場合は電源分割抵抗が電源回路から切り離された状態に固定
されますので、外部回路により V1、V2、V3 端子に電源を供給してください。
充放電パルスは図 13.2 に示す波形となり、デューティ比は Tc/Tw となります。
1フレーム
TW
COM1
Tc
Tdc
Tc
充放電パルス
：電源分割抵抗接続
Tdc ：電源分割抵抗切断
図 13.2 A 波形 1/2 デューティ 1/2 バイアスの例
13.2.4 クロック停止レジスタ 2（CKSTPR2）
ビット：
7
6
5
4
—
—
—
—
3
2
1
0
AECKSTP WDCKSTP PWCKSTP LDCKSTP
初期値：
1
1
1
1
1
1
1
1
R/W ：
—
—
—
—
R/W
R/W
R/W
R/W
CKSTPR2 は、8 ビットのリード／ライト可能なレジスタで、モジュールのモジュールス
タンバイモードの制御を行います。本章では LC D に関するビットのみ説明します。他の
ビットについては各モジュールの章を参照してください。
ビット 0：LCDモジュールスタンバイモード制御（LDCKSTP）
LCD をモジュールスタンバイモードに設定、および解除を制御します。
ビット 0
LDCKSTP
説明
0
LCDはモジュールスタンバイモードに設定される
1
LCDのモジュールスタンバイモードは解除される
（初期値）
371
13. LCDコントローラ／ドライバ
13.3 動作説明
13.3.1 LCD表示までのセッティング
LCD 表示を行うにはハードウェア、ソフトウェアのそれぞれについて以下のことを決定
しておく必要があります。
（1）ハードウェアのセッティング
（a）1/2 デューティ使用
1/2 デューティで使用する際は V2、V3 端子を接続してください（図 13.3 参照）。
VCC
V0
V1
V2
V3
VSS
図 13.3 1/2 デューティ時の LCD駆動電源の処理
（b）大パネル表示
内蔵の電源分割抵抗はインピーダンスが大きいので、大きなパネルの駆動には適さない
ことがあります。大きなパネルを使用し表示が不鮮明になるときは「13.3.6 LCD駆動電
源の強化｣を参照してください。また、スタティック、1/2 デューティを選択した場合、コ
モン出力の駆動能力を強化することができます。デューティ比の選択時に C MX を 1 にし
てください。このモードではスタティック時に COM4∼COM1 端子が同じ波形となり、1/2
デューティ時は C OM2、C OM1 端子から C OM1 波形が、C OM4、C OM3 端子からは C OM2 波
形が出力されます。
（c）輝度調整機能（V0 端子）
V0 端子と V1 端子の間に抵抗を接続すると、輝度調整が可能となります。詳細は「13.3.3
輝度調整機能（V0 端子）｣を参照してください。
372
13. LCDコントローラ／ドライバ
（d）LCD駆動電源の設定
本 LS I は LC D 駆動電源として内蔵の電源回路を使用する方法と、外部電源回路を使用
する方法があります。
LC D 駆動電源として内蔵の電源回路を使用する場合は、V0 端子と V1 端子を外部で接続
してください。接続例を図 13.4（a）に示します。
LC D 駆動電源として外部電源回路を使用す る場合は、V1 端子に外部電源を接続し、V0
端子は外部で VCC と短絡してください。接続例を図 13.4（b）に示します。
VCC
VCC
V0
V0
V1
V1
V2
V2
V3
V3
VSS
（a）内蔵電源回路使用
外部電源
VSS
（b）外部電源回路使用
図 13.4 LCD電源端子の接続例
（e）低消費電力 LCD駆動方式
低消費電力 LC D 駆動方式を使用すると、LC D 駆動に必要とする消費電力を最適化する
ことができます。詳細は「13.3.4 低消費電力 LCD駆動方式｣を参照してください。
（f）セグメント外部拡張
外部に HD66100 を接続して セグメント数を拡張することができ ます。詳細は「1 3.3.7
HD66100 との接続｣を参照してください。
（2）ソフトウェアのセッティング
（a）デューティの選択
デューティは、DTS1、DTS0 によりスタティック、1/2 デューティ、1/3 デューティ、1/4
デューティから選択できます。
373
13. LCDコントローラ／ドライバ
（b）セグメントドライバの選択
SGS3∼SGS0 により、使用するセグメントドライバを選択できます。
（c）フレーム周波数の選択
C KS3∼C KS0 を設定することでフレーム周波数 を選択することができます。フレーム周
波数は LC D パネルの指定に従って選択してください。ウォッチモード、サブアクティブ
モード、サブスリープモード時のクロックの選択方法は「13.3.5 低消費電力モード時の
動作」を参照してください。
（d）A 波形、B 波形の選択
LCDAB により、使用する LCD 波形を A 波形か B 波形のどちらかを選択できます。
13.3.2 LCD RAMと表示の関係
LCD RAM と表示セグメントの関係は、デューティ比によって異なります。セグメント
外部拡張しない場合のそれぞれのデューティ比に対応した LC D R AM のマップを図 1 3.5
∼図 1 3.8 に、セグメント外部拡張した場合の LC D R AM のマップを図 1 3.9∼図 1 3.12 に
示します。
表示に必要なレジスタ群を設定した後、デューティに対応する部分に通常の R AM と同
様な命令によってデータを書き込み、表示を ON すれば自動的に表示を開始します。RAM
設定にはワード／バイトアクセス命令が使用できます。
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
H'F740
SEG2
SEG2
SEG2
SEG2
SEG1
SEG1
SEG1
SEG1
H'F74F
SEG32
SEG32
SEG32
SEG32
SEG31
SEG31
SEG31
SEG31
COM4
COM3
COM2
COM1
COM4
COM3
COM2
COM1
図 13.5 セグメント外部拡張しない場合の LCD RAMマップ（1/4 デューティ）
374
13. LCDコントローラ／ドライバ
bit7
bit6
bit5
bit4
H'F740
SEG2
SEG2
H'F74F
SEG32
COM3
bit3
bit2
bit1
bit0
SEG2
SEG1
SEG1
SEG1
SEG32
SEG32
SEG31
SEG31
SEG31
COM2
COM1
COM3
COM2
COM1
表示未使用空間
図 13.6 セグメント外部拡張しない場合の LCD RAMマップ（1/3 デューティ）
H'F740
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SEG4
SEG4
SEG3
SEG3
SEG2
SEG2
SEG1
SEG1
表示空間
H'F747
SEG32
SEG32
SEG31
SEG31
SEG30
SEG30
SEG29
SEG29
表示未使用空間
H'F74F
COM2
COM1
COM2
COM1
COM2
COM1
COM2
COM1
図 13.7 セグメント外部拡張しない場合の LCD RAMマップ（1/2 デューティ）
375
13. LCDコントローラ／ドライバ
H'F740
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SEG8
SEG7
SEG6
SEG5
SEG4
SEG3
SEG2
SEG1
表示空間
H'F743
SEG32
SEG31
SEG30
SEG29
SEG28
SEG27
SEG26
SEG25
表示未使用空間
H'F74F
COM1
COM1
COM1
COM1
COM1
COM1
COM1
COM1
図 13.8 セグメント外部拡張しない場合の LCD RAMマップ（スタティック）
H'F740
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SEG2
SEG2
SEG2
SEG2
SEG1
SEG1
SEG1
SEG1
拡張ドライバ
表示空間
H'F75F
SEG64
SEG64
SEG64
SEG64
SEG63
SEG63
SEG63
SEG63
COM4
COM3
COM2
COM1
COM4
COM3
COM2
COM1
図 13.9 セグメント外部拡張した場合の LCD RAMマップ
（SGX＝1,SGS3∼SGS0＝"0000" 1/4デューティ）
376
13. LCDコントローラ／ドライバ
bit7
H'F740
bit6
bit5
bit4
SEG2
SEG2
SEG2
bit3
bit2
bit1
bit0
SEG1
SEG1
SEG1
拡張ドライバ
表示空間
H'F75F
SEG64
SEG64
SEG64
SEG63
SEG63
SEG63
COM3
COM2
COM1
COM3
COM2
COM1
表示未使用空間
図 13.10 セグメント外部拡張した場合の LCD RAMマップ
（SGX＝1,SGS3∼SGS0＝"0000" 1/3デューティ）
H'F740
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SEG4
SEG4
SEG3
SEG3
SEG2
SEG2
SEG1
SEG1
拡張ドライバ
表示空間
H'F75F
SEG128
SEG128
SEG127
SEG127
SEG126
SEG126
SEG125
SEG125
COM2
COM1
COM2
COM1
COM2
COM1
COM2
COM1
図 13.11 セグメント外部拡張した場合の LCD RAMマップ
（ SGX＝1,SGS3∼SGS0＝"0000" 1/2デューティ）
377
13. LCDコントローラ／ドライバ
H'F740
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
SEG8
SEG7
SEG6
SEG5
SEG4
SEG3
SEG2
SEG1
拡張ドライバ
表示空間
H'F75F
SEG256
SEG255
SEG254
SEG253
SEG252
SEG251
SEG250
SEG249
COM1
COM1
COM1
COM1
COM1
COM1
COM1
COM1
図 13.12 セグメント外部拡張した場合の LCD RAMマップ
（ SGX＝1,SGS3∼SGS0＝"0000" スタティック）
378
13. LCDコントローラ／ドライバ
13.3.3 輝度調整機能（V0 端子）
LCD 駆動電源部の詳細ブロック図を図 13.13 に示します。
V0 端子には、VCC が出力されます。これらの電圧を直接 LCD 駆動電圧として使用する場
合は V0 端子と V1 端子を短絡して使用します。また、V0 端子と V1 端子の間に可変抵抗 R
を接続することにより、V1 端子に印加され る電圧を調整することができ、LC D パネルの
輝度調整が可能となります。
VCC
V0
R
V1
V2
V3
VSS
図 13.13 LCD駆動電源部
379
13. LCDコントローラ／ドライバ
13.3.4 低消費電力 LCD駆動方式
LCD 電源回路には、通常内蔵分割抵抗を用いるのが最も簡単な方法でありますが、内蔵
抵抗が固定のため、常に内蔵抵抗の VCC から VSS へ一定の直流電流が流れていることにな
ります。この電流は LCD パネルの消費電流に依存しないため、消費電流の小さな LCD パ
ネルを使用する場合、無駄な電力を消費していることになります。本 LSI にはこの無駄な
電力を改善する機能が内蔵されています。この機能を活用することにより、LCD パネルの
消費電流に最適な電源回路を得ることができます。
（1）原理
1. 図 13.14 に示すように、LCD 電源端子の V1、V2、V3 にコンデンサを外付回路として
接続します。
2. V1、V2、V3 に接続されたコンデンサは図 1 3.14 に示すような周期で充電と放電を繰
り返し、電位を保持します。
3. このとき、充電される電位は V1、V2、V3 各々の端子に相当する電位です。
（例えば、1/3 バイアス駆動の場合、V2 は V1 の 3 分の 2、V3 は V1 の 3 分の 1 の電位を
充電します。）
4. これらのコンデンサに充電された電荷により LCD パネルに電源を供給します。
5. したがって、LCD パネルの消費電流の値によって、これらのコンデンサの容量と充放
電期間が決まります。
6. 充放電期間はソフトウェアにより選択することができます。
（2）動作例（1/3 バイアス駆動の場合）
1. 図中の充電期間 Tc の間、V1、V2、V3 端子には図 13.14 に示すような電位（V2 は V1
の 3 分の 2、V3 は V1 の 3 分の 1 の電位）が内蔵分割抵抗により分圧され、外付コンデ
ンサの C1、C2、C3 を充電します。この期間も LCD パネルは駆動されています。
2. 次の放電期間 Tdc には、充電は停止し、各コンデンサに充電された電荷を放電するこ
とにより、LCD パネルを駆動します。
3. このとき、放電により若干の電圧降下が生じますが、充電期間とコンデンサの容量に
適切な値を選択し、LCD パネルの駆動に影響がないようにしなければなりません。
4. このようにして V1、V2、V3 に接続されたコンデンサは図 1 3.14 に示すような周期で
充電と放電を繰り返し、電位を保持しながら LCD パネルを駆動続けます。
5. 以上から分かるように、コンデンサの容量の値と充放電期間は、使用する LCD パネル
の消費電流の値によって決まります。また充放電期間は CDS3∼0 により選択すること
ができます。
6. 実際のコンデンサの容量と充放電期間は、LCD パネルの消費電流の要求に合わせて実
験的に決める必要がありますが、内部分割抵抗に常時直流電流が流れる場合に比べ、
最適な電流値を選択することができます。
380
13. LCDコントローラ／ドライバ
充電期間 Tc
放電期間 Tdc
LCDパネル駆
Vd1 動による電荷
の放出に伴う
電圧降下
V1電位
V0
V1
V2電位
C1
V2
V1×2/3
Vd2
C2
V3電位
V3
C3
V1×1/3
Vd3
1/3バイアス方式の電源電圧変化
図 13.14 低消費電力 LCD駆動方式動作例
381
13. LCDコントローラ／ドライバ
1フレーム
1フレーム
M
M
データ
データ
V1
V2
V3
VSS
COM1
V1
V2
V3
VSS
V1
V2
V3
VSS
COM2
COM3
V1
V2
V3
VSS
V1
V2
V3
VSS
COM4
SEGn
V1
V2
V3
VSS
V1
V2
V3
VSS
COM2
COM3
V1
V2
V3
VSS
SEGn
（a） 1/4デューティ時の波形
（b） 1/3デューティ時の波形
1フレーム
1フレーム
M
M
データ
データ
COM1
V1
V2、V3
VSS
COM1
COM2
V1
V2、V3
VSS
SEGn
SEGn
V1
VSS
V1
VSS
（d） スタティック時の波形
（c） 1/2デューティ時の波形
図 13.15 各デューティでの出力波形（A 波形）
382
V1
V2
V3
VSS
COM1
13. LCDコントローラ／ドライバ
1フレーム
1フレーム
1フレーム
1フレーム
1フレーム
M
M
データ
データ
V1
V2
V3
VSS
V1
V2
V3
VSS
V1
V2
V3
VSS
V1
V2
V3
VSS
COM1
COM2
COM3
COM4
V1
V2
V3
VSS
SEGn
1フレーム
1フレーム
1フレーム
1フレーム
V1
V2
V3
VSS
V1
V2
V3
VSS
V1
V2
V3
VSS
COM1
COM2
COM3
V1
V2
V3
VSS
SEGn
（a） 1/4デューティ時の波形
1フレーム
1フレーム
（b） 1/3デューティ時の波形
1フレーム
1フレーム
1フレーム
1フレーム
1フレーム
M
M
データ
データ
V1
COM1
V1
V2、V3
VSS
COM1
COM2
V1
V2、V3
VSS
SEGn
SEGn
V1
V2、V3
VSS
VSS
V1
VSS
（d） スタティック時の波形
（c） 1/2デューティ時の波形
図 13.16 各デューティでの出力波形（B 波形）
表 13.3 出力レベルの関係
データ
0
0
1
1
M
0
1
0
1
コモン出力
V1
VSS
V1
VSS
セグメント出力
V1
VSS
VSS
V1
コモン出力
V2、V3
V2、V3
V1
VSS
セグメント出力
V1
VSS
VSS
V1
コモン出力
V3
V2
V1
VSS
セグメント出力
V2
V3
VSS
V1
コモン出力
V3
V2
V1
VSS
セグメント出力
V2
V3
VSS
V1
スタティック
1/2 デューティ
1/3 デューティ
1/4 デューティ
383
13. LCDコントローラ／ドライバ
13.3.5 低消費電力モード時の動作
本 LSI は低消費電力モード時でも、LCD コントローラ／ドライバを動作させることがで
きます。低消費電力モード時の LCD コントローラ／ドライバの動作状態を表 13.4 に示し
ます。
サブア クティブモ ード／ウォッ チモード／ サブスリー プモードでは システムク ロック
発振器が停止するので、CKS3∼CKS0 でφW 、φW /2 またはφW /4 を選択していないとクロッ
クが供給されず、表示が停止します。この場合 LC D パネルには直流電圧がかかる可能性
がありますので必ずφW 、φW /2 またはφW /4 を選択するようにしてください。また、アクテ
ィブ（中速）モードではシステムクロックが切り替わるので、フレーム周波数が変化しな
いように CKS3∼CKS0 を変更する必要があります。
表 13.4 低消費電力モードと表示動作の関係
モード
サブ
サブ
モジュール
リセット アクティブ スリープ ウォッチ アクティブ スリープ スタンバイ スタンバイ
クロック
表示動作
【注】
φ
動作
動作
動作
停止
停止
停止
停止
停止*4
φW
動作
動作
動作
動作
動作
動作
停止*1
停止*4
ACT＝0
停止
停止
停止
停止
停止
停止
停止*2
停止
ACT＝1
停止
表示
表示
表示*3
表示*3
表示*3
停止*2
停止
*1 サブクロック発振器は停止しませんがクロックの供給は停止します。
*2 PSW に関係なく LCD駆動電源を OFFします。
*3 使用クロックにφW 、φW /2 またはφW /4 を選択していないと表示動作を行いません。
*4 LCDに供給されるクロックは停止します。
384
13. LCDコントローラ／ドライバ
13.3.6 LCD駆動電源の強化
大きなパネルを駆動する場合、内蔵の電源容量では足りないことがあります。VCC を電
源として使用した場合で電源容量が不足する場合は、電源のインピーダンスを下げること
が必要です。この対策として、図 1 3.17 に示すように V1∼V3 端子に 0. 1∼0. 3µF 程度のバ
イパスコンデンサを接続する方法や、新たに分割抵抗を外部に設ける方法があります。
VCC
V0
V1
R
本LSI
R＝数kΩ∼数MΩ
V2
R
C＝0.1∼0.3µF
V3
R
VSS
図 13.17 外部分割抵抗の接続方法
13.3.7 HD66100 との接続
セグメントを外部に拡張したい場合は HD66100 を接続します。HD66100 を 1 個接続す
ることで 80 セグメント拡張することができます。外部拡張を行う際は LPCR の SGX によ
り SEG32∼SEG29 端子の機能を拡張用信号とし、SGS3∼SGS0 に"0000"または"0001"を設定
します。外部には LC D R AM の S EG1 からのデータを出力します。 S EG28∼S EG1 はポート
として機能します。
図 1 3.18 に HD66100 との接続例を示します。出力レベルはデータと M 端子出力の組み
合わせにより決定しますが、その組み合わせが HD66100 と異なります。表 13.3 に LCD 駆
動電源 の出力レベル を示します 。また、デ ューティごと のコモン／ セグメント波 形を図
13.15、図 13.16 に示します。
ACT＝0 とすると CL2＝0、CL1＝0、M＝0、DO はその瞬間に出力していたデータ（1 か
0）で停止します。また、スタンバイモード時には拡張端子はハイインピーダンス状態（フ
ローティング）となります。
外部拡張を行うと LC D パネルにおける負荷が増し、内蔵電源では電流容量が足りない
場合があります。その場合は「13.3.6 LCD駆動電源の強化」を参照してください。
385
13. LCDコントローラ／ドライバ
VCC
V0
V1
V2
V3
本LSI
VCC
V1
V4
V3
V2
GND
VEE
SHL
CL1
CL2
DI
M
VSS
SEG32/CL1
SEG31/CL2
SEG30/DO
SEG29/M
HD66100
（a）1/3バイアス、1/4デューティまたは1/3デューティ
VCC
V0
V1
V2
V3
本LSI
VCC
V1
V4
V3
V2
GND
VEE
SHL
CL1
CL2
DI
M
VSS
SEG32/CL1
SEG31/CL2
SEG30/DO
SEG29/M
HD66100
（b）1/2デューティ
VCC
V0
V1
V2
V3
本LSI
VCC
V1
V4
V3
V2
GND
VEE
SHL
CL1
CL2
DI
M
VSS
SEG32/CL1
SEG31/CL2
SEG30/DO
SEG29/M
（C）スタティック
図 13.18 HD66100 との接続
386
HD66100
14. 電源回路
第 14 章 目次
14.1
概要............................................................................................................................................................................................................389
14.2
内部電源降圧回路を使用する場合（H8/3827R グループ） .......................................................................................389
14.3
内部電源降圧回路を使用しない場合（H8/3827R グループ） ..................................................................................390
14.4
H8/3827S グループの場合..............................................................................................................................................................390
14. 電源回路
388
14. 電源回路
14.1 概要
H8/3827R グループには内部電源降圧回路が内 蔵されています。この内部電源降圧回路
を使用することにより、外部 Vcc 端子に接続された電源電圧を 3.2V 以上で使用した場合、
内部電源を約 3. 2V 一定に固定することができます。このため消費される電流値は約 3. 2V
で使用した場合とほぼ同一の低電流に抑えることができます。もちろん内部電源降圧回路
を使用せずに外部電源電圧と内部電源電圧を同一にして使用することも可能です。
14.2 内部電源降圧回路を使用する場合
（H8/3827R グループ）
図 14.1 に示すように、Vcc 端子に外部電源を接続し、CVcc と Vss 間に約 0.1 μ F の容量
を接続してください。この外部回路を付加するだけで内部降圧回路が有効になります。
【注】 1. 外部回路のインタフェースは Vccに接続されている外部電源電圧とVssに接続
されている GND 電位が基準となります。例えば、ポートの入出力レベルは High
が Vcc レベル基準、Lowが Vss レベル基準となります。
2 . 内部電源降圧回路を使用している場合の動作周波数は Vcc=1.8V∼5 .5 V の場合
fosc=1 MHz ∼4 MHz となり、 Vcc=2.7V∼5 .5 V の場合は fosc=1 MHz ∼1 0MH z
となります。
3. LCD電源、A/D 変換器のアナログ電源は内部降圧の影響は受けません。
VCC
降圧回路
内部
ロジック
CVCC
内部電源
安定化容量
（約0.1μF）
VSS
図 14.1 内部電源降圧回路を使用する場合の電源接続図
389
14. 電源回路
14.3 内部電源降圧回路を使用しない場合
（H8/3827R グループ）
内部電源降圧回路を使用しない場合は図 14.2 に示すように、Vcc 端子と CVcc 端子に外
部電源を接続してください。直接外部電源が内部電源に入力されます。
【注】
使用可能な電源電圧は 1. 8V∼5. 5V です。この範囲以外（1. 8V 未満、5. 5V を超える）の電
圧を入力した場合の動作は保証されません。
VCC
降圧回路
内部
ロジック
CVCC
内部電源
VSS
図 14.2 内部電源降圧回路を使用しない場合の電源接続図
14.4 H8/3827S グループの場合
H8/3827S グループには Vcc 端子が 2 本ありますが、本 LSI の外部で接続してください。
390
15. 電気的特性
第 15 章 目次
15.1
H8/3827R グループ絶対最大定格（通常仕様）................................................................................................................393
15.2
H8/3827R グループ電気的特性（通常仕様）.....................................................................................................................394
15.2.1
電源電圧と動作範囲.......................................................................................................................394
15.2.2
DC 特性 ..................................................................................................................................................397
15.2.3
AC 特性 ..................................................................................................................................................402
15.2.4
A/D 変換器特性..................................................................................................................................405
15.2.5
LCD 特性...............................................................................................................................................406
15.3
H8/3827R グループ絶対最大定格（広温度範囲仕様）.................................................................................................407
15.4
H8/3827R グループ電気的特性（広温度範囲仕様）......................................................................................................408
15.4.1
電源電圧と動作範囲.......................................................................................................................408
15.4.2
DC 特性 ..................................................................................................................................................411
15.4.3
AC 特性 ..................................................................................................................................................416
15.4.4
A/D 変換器特性..................................................................................................................................419
15.4.5
LCD 特性...............................................................................................................................................420
15.5
H8/3827S グループ絶対最大定格..............................................................................................................................................421
15.6
H8/3827S グループ電気的特性...................................................................................................................................................422
15.6.1
電源電圧と動作範囲.......................................................................................................................422
15.6.2
DC 特性 ..................................................................................................................................................425
15.6.3
AC 特性..................................................................................................................................................430
15.6.4
A/D 変換器特性..................................................................................................................................433
15.6.5
LCD 特性...............................................................................................................................................434
15.7
動作タイミング...................................................................................................................................................................................435
15.8
出力負荷回路........................................................................................................................................................................................438
15.9
発振子の等価回路..............................................................................................................................................................................438
15.10
使用上の注意........................................................................................................................................................................................439
15. 電気的特性
392
15. 電気的特性
15.1 H8/3827R グループ絶対最大定格（通常仕様）
絶対最大定格を表 15.1 に示します。
表 15.1 絶対最大定格
項目
記号
規格値
単位
VCC , CV CC
−0.3∼＋7.0
V
AVCC
−0.3∼＋7.0
V
プログラム電圧
VPP
−0.3∼＋13.0
V
入力電圧
Vin
−0.3∼VCC＋0.3
V
AVin
−0.3∼AVCC＋0.3
V
電源電圧
アナログ電源電圧
ポート B 以外
ポート B
2
動作温度
Topr
−20∼＋75*
保存温度
Tstg
−55∼＋125
【注】
備考
*1
℃
℃
* 1 絶対最大定格を超えて LSI を使用した場合、LSI の永久破壊となることがあります。ま
た、通常動作では、「電気的特性」の条件で使用することが望ましく、この条件を超え
ると LSI の誤動 作の原因になると共に、LSI の信頼性に悪影響を及ぼす ことがありま
す。
* 2 動作温度とは、LSI に通電（“電気的特性 ”で示す電圧（Vc c）を印加）してもよい温
度です。
393
15. 電気的特性
15.2 H8/3827R グループ電気的特性（通常仕様）
15.2.1 電源電圧と動作範囲
電源電圧と動作範囲（網かけ部）を以下に示します。
（1）電源電圧と発振周波数の範囲
fW（kHz）
fosc（MHz）
16.0
10.0
38.4
32.768
4.0
2.0
1.8
2.7
4.5
5.5
VCC（V）
1.8
3.0
5.5
4.5
VCC（V）
・アクティブ（高速）モード
・すべての動作モード
・スリープ（高速）モード
・内部電源降圧回路不使用
fosc（MHz）
・【注】参照
10.0
4.0
2.0
1.8
2.7
5.5
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード
・内部電源降圧回路使用
・【注】参照
【注】 foscは、発振子の周波数です。外部クロック使用時は、fosc＝1MHzがminとなります。
394
15. 電気的特性
（2）電源電圧と動作周波数の範囲
19.2
5.0
16.384
2.0
1.0
(0.5)
9.6
1.8
2.7
4.5
5.5
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード（CPUを除く）
・内部電源降圧回路不使用
・*1参照
8.192
4.8
4.096
1000
φ（kHz）
φSUB（kHz）
φ（MHz）
8.0
1.8
3.6
5.5
VCC（V）
625
・サブアクティブモード
・サブスリープモード（CPUを除く）
250
・ウォッチモード（CPUを除く）
15.625
(7.813)
1.8
2.7
4.5
5.5
VCC（V）
・アクティブ（中速）モード
（A/D変換器を除く）
・スリープ（中速）モード
（A/D変換器を除く）
・内部電源降圧回路不使用
φ（MHz）
・*2参照
5.0
2.0
1.0
(0.5)
1.8
2.7
5.5
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード（CPUを除く）
・内部電源降圧回路使用
φ（kHz）
・*1参照
625
【注】 *1： ( ) 内の数字は、外部クロックを使用す
る場合の最低動作周波数。
発振子を使用する場合の最低動作周波数
250
は、φ＝1MHzになります。
15.625
(7.813)
*2： ( ) 内の数字は、外部クロックを使用す
1.8
2.7
・アクティブ（中速）モード
5.5
VCC（V）
る場合の最低動作周波数。
発振子を使用する場合の最低動作周波数
は、φ＝15.625kHzになります。
（A/D変換器を除く）
・スリープ（中速）モード
（A/D変換器を除く）
・内部電源降圧回路使用
・*2参照
395
15. 電気的特性
1000
5.0
φ（kHz）
φ（MHz）
（3）アナログ電源電圧と A/D 変換器の動作範囲
1.0
625
500
0.5
1.8
2.7
4.5
1.8
5.5
2.7
4.5
5.5
AVCC（V）
AVCC（V）
・アクティブ（中速）モード
・スリープ（高速）モード
・スリープ（中速）モード
・内部電源降圧回路不使用時、使用時共通
・内部電源降圧回路不使用
φ（kHz）
・アクティブ（高速）モード
625
500
1.8
2.7
4.5
5.5
AVCC（V）
・アクティブ（中速）モード
・スリープ（中速）モード
・内部電源降圧回路使用
396
15. 電気的特性
15.2.2 DC 特性
DC 特性を表 15.2 に示します。
表 15.2 DC 特性
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−20∼＋75℃*4、サブアクティブモードを含む）
規格値
項目
入力 High
レベル電圧
記号
VIH
適用端子
min.
typ.
max.
単位
VCC＝4.0∼5.5V
0.8VCC
―
VCC＋0.3
V
上記以外
0.9VCC
―
VCC＋0.3
RXD31 、RXD32
VCC＝4.0∼5.5V
0.7VCC
―
VCC＋0.3
UD
上記以外
0.8VCC
―
VCC＋0.3
OSC1
VCC＝4.0∼5.5V
0.8VCC
―
VCC＋0.3
上記以外
0.9VCC
―
VCC＋0.3
X1
VCC＝1.8∼5.5V
0.9VCC
―
VCC＋0.3
V
P10∼P17、
VCC＝4.0∼5.5V
0.7VCC
―
VCC＋0.3
V
上記以外
0.8VCC
―
VCC＋0.3
VCC＝4.0∼5.5V
0.7VCC
―
AV CC＋0.3
上記以外
0.8VCC
―
AV CC＋0.3
RES、
測定条件
備考
WKP0∼WKP7、
IRQ0∼IRQ4、
AEVL、AEVH、
TMIC、TMIF、
TMIG
SCK31 、SCK32 、
ADTRG
V
V
P30∼P37、
P40∼P43、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
PB 0∼PB 7
397
15. 電気的特性
規格値
項目
入力 Low
記号
VIL
レベル電圧
適用端子
min.
typ.
max.
単位
VCC＝4.0∼5.5V
−0.3
―
0.2VCC
V
上記以外
−0.3
―
0.1VCC
RXD31 、RXD32
VCC＝4.0∼5.5V
−0.3
―
0.3VCC
UD
上記以外
−0.3
―
0.2VCC
OSC1
内部降圧使用時
−0.3
―
0.2
VCC＝4.0∼5.5V
−0.3
―
0.2VCC
上記以外
−0.3
―
0.1VCC
X1
VCC＝1.8∼5.5V
−0.3
―
0.1VCC
V
P10∼P17、
VCC＝4.0∼5.5V
−0.3
―
0.3VCC
V
上記以外
−0.3
―
0.2VCC
VCC−1.0
―
―
VCC−0.5
―
―
VCC−0.3
―
―
RES、
測定条件
WKP0∼WKP7、
IRQ0∼IRQ4、
AEVL、AEVH、
TMIC、TMIF、
TMIG
SCK31 、SCK32 、
ADTRG
V
V
P30∼P37、
P40∼P43、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
PB 0∼PB 7
出力 High
レベル電圧
VOH
P10∼P17、
P30∼P37、
P40∼P42、
P50∼P57、
VCC＝4.0∼5.5V
−IOH ＝1.0mA
VCC＝4.0∼5.5V
−IOH ＝0.5mA
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
398
−IOH ＝0.1mA
V
備考
15. 電気的特性
規格値
項目
出力 Low
記号
VOL
レベル電圧
適用端子
測定条件
min.
typ.
max.
単位
―
―
0.6
V
IOL ＝0.4mA
―
―
0.5
IOL ＝0.4mA
―
―
0.5
VCC＝4.0∼5.5V
―
―
1.5
―
―
0.6
IOL ＝0.4mA
―
―
0.5
VIN＝0.5V∼VCC−0.5V
―
―
20.0
―
―
1.0
VIN＝0.5V∼VCC−0.5V
―
―
1.0
PB 0∼PB 7
VIN＝0.5V∼AV CC−0.5V
―
―
1.0
P10∼P17、
VCC＝5V、VIN＝0V
50.0
―
300.0
µA
―
35.0
―
µA
P10∼P17、
VCC＝4.0∼5.5V
P40∼P42
IOL ＝1.6mA
P50∼P57、
備考
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
P30∼P37
IOL ＝10mA
VCC＝4.0∼5.5V
IOL ＝1.6mA
入出力
｜IIL｜
RES、P43
リーク電流
OSC1、X1、
µA
*2
*1
µA
P10∼P17、
P30∼P37、
P40∼P42、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
プルアップ
MOS 電流
−Ip
P30∼P37、
P50∼P57、
VCC＝2.7V、VIN＝0V
参考値
P60∼P67
399
15. 電気的特性
規格値
項目
入力容量
記号
CIN
適用端子
電源、RES、P43、
測定条件
f＝1MHz、VIN＝0V、
min.
typ.
max.
単位
備考
―
―
15.0
pF
―
―
80.0
*2
―
―
15.0
*1
―
―
50.0
*2
―
―
15.0
*1
―
―
15.0
―
4.5
6.5
PB 0∼PB 7 端子を除く Ta＝25℃
全入力端子
RES
P43
PB 0∼PB 7
アクティブモード
IOPE1
VCC
消費電流
アクティブ（高速）モード
mA
*3
*5
VCC＝5V、fOSC＝10MHz
*6
IOPE2
スリープモード
ISLEEP
VCC
VCC
アクティブ（中速）モード
―
1.3
2.0
mA
*3
VCC＝5V、fOSC＝10MHz
*5
128 分周
*6
VCC＝5V、fOSC＝10MHz
―
2.5
4.0
mA
*3
*5
消費電流
*6
サブアクティブ
ISUB
VCC
モード消費電流
VCC＝2.7V、LCD 点灯
―
15
30
µA
*3
32kHz 水晶発振子使用時
*5
（φSUB＝φW /2）
*6
VCC＝2.7V、LCD 点灯
―
8
―
µA
*3
*5
32kHz 水晶発振子使用時
（φSUB＝φW /8）
参考値
*6
サブスリープモード
ISUBSP
VCC
消費電流
ウォッチモード
IWATCH
VCC
消費電流
スタンバイ
ISTBY
VCC
VCC＝2.7V、LCD 点灯
―
7.5
16
µA
32kHz 水晶発振子使用時
*5
（φSUB＝φW /2）
*6
VCC＝2.7V 、32kHz
―
2.8
6
µA
*5
LCD 未使用
*6
32kHz 水晶発振子未使用時
―
1.0
5.0
µA
VRAM
VCC
1.5
―
―
V
*3
*5
IOL
ポート 3
レベル許容電流
以外の出力端子
（1 端子当たり）
ポート 3
全出力端子
400
*3
*5
保持電圧
出力 Low
*3
水晶発振子使用時
モード消費電流
RAM データ
*3
VCC＝4.0V∼5.5V
―
―
2.0
VCC＝4.0V∼5.5V
―
―
10.0
―
―
0.5
mA
15. 電気的特性
規格値
項目
出力 Low
記号
適用端子
Σ IOL
測定条件
ポート 3
レベル許容電流
以外の出力端子
（総和）
ポート 3
min.
typ.
max.
単位
VCC＝4.0V∼5.5V
―
―
40.0
mA
VCC＝4.0V∼5.5V
―
―
80.0
―
―
20.0
VCC＝4.0V∼5.5V
―
―
2.0
上記以外
―
―
0.2
VCC＝4.0V∼5.5V
―
―
15.0
上記以外
―
―
10.0
全出力端子
出力 High
−IOH
全出力端子
備考
mA
レベル許容電流
（1 端子当たり）
出力 High
Σ−IOH 全出力端子
mA
レベル許容電流
（総和）
【注】
TEST 端子は、VSS に接続してください。
*1 マスク ROM 製品に適用します｡
*2 HD6473827R に適用します｡
*3 消費電流測定時の端子の状態
モード
RES 端子
アクティブ（高速）
VCC
内部状態
CPU のみ動作
各端子 LCD 電源
VCC
停止
発振端子
システムクロック発振器：
モード（IOPE1）
水晶発振子
サブクロック発振器：
アクティブ（中速）
モード（IOPE2）
X1 端子＝GND
スリープモード
VCC
タイマのみ動作
VCC
停止
サブアクティブ
VCC
CPU のみ動作
VCC
停止
システムクロック発振器：
モード
水晶発振子
サブスリープ
VCC
モード
タイマのみ動作
VCC
停止
サブクロック発振器：
CPU は停止
ウォッチモード
VCC
時計用タイム
水晶発振子
VCC
停止
VCC
停止
ベースのみ動作
CPU は停止
スタンバイモード
VCC
CPU、タイマ
システムクロック発振器：
共に停止
水晶発振子
サブクロック発振器：
X1 端子＝GND
*4 チップ出荷品の電気的特性保証温度は 75℃です。
*5 プルアップ MOS や出力バッファに流れる電流は除きます。
*6 内部降圧使用時
401
15. 電気的特性
15.2.3 AC 特性
制御信号タイミングを表 1 5.3 に、シリアルインタフェースタイミングを表 1 5.4 に示し
ます。
表 15.3 制御信号タイミング
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−20∼＋75℃*4、サブアクティブモードを含む）
規格値
項目
システムクロック
記号
fOSC
適用端子
OSC1、OSC2
発振器発振周波数
OSC クロック
tOSC
OSC1、OSC2
測定条件
min.
typ.
max.
単位
参照図
VCC＝4.5∼5.5V
2
―
16
MHz
*2
VCC＝2.7∼5.5V
2
―
10
VCC＝1.8∼5.5V
2
―
4
VCC＝4.5∼5.5V
62.5
―
ns
図 15.1
（φOSC）サイクル時間
VCC＝2.7∼5.5V
VCC＝1.8∼5.5V
100
250
―
―
500
(1000)
*2 *3
500
図 15.1
(1000)
*3
500
(1000)
システムクロック
tcyc
（φ）サイクル時間
サブクロック発振器
fW
X1、X2
2
―
128
tOSC
―
―
244.1
µs
―
32.768
―
kHz
―
µs
図 15.1
tW
*1
発振周波数
または
38.4
ウォッチクロック
tW
X1、X2
―
（φW ）サイクル時間
30.5
または
26.0
サブクロック
tsubcyc
2
―
8
2
―
―
（φSUB）サイクル時間
インストラクション
サイクル時間
発振安定時間
tcyc
tsubcyc
trc
OSC1、OSC2
図 15.9 の場合
―
20
45
µs
*2
VCC＝2.2∼5.5V
図 15.9 の場合
―
0.1
8
ms
―
―
50
ms
―
―
2.0
s
VCC＝2.2∼5.5V
上記以外
X1、X2
402
図 15.9
図 15.9
15. 電気的特性
規格値
項目
記号
外部クロック
tCPH
適用端子
OSC1
測定条件
VCC＝4.5∼5.5V
min.
typ.
max.
単位
参照図
25
―
―
ns
図 15.1
*2
High レベル幅
VCC＝2.7∼5.5V
40
―
―
VCC＝1.8∼5.5V
100
―
―
15.26
―
µs
―
ns
―
X1
図 15.1
または
13.02
外部クロック
tCPL
OSC1
VCC＝4.5∼5.5V
25
―
図 15.1
*2
Low レベル幅
VCC＝2.7∼5.5V
40
VCC＝1.8∼5.5V
X1
―
―
図 15.1
100
―
―
―
15.26
―
µs
6
ns
または
13.02
外部クロック
tCPr
OSC1
VCC＝4.5∼5.5V
―
―
*2
立ち上がり時間
VCC＝2.7∼5.5V
―
―
10
VCC＝1.8∼5.5V
―
―
25
―
―
55.0
ns
図 15.1
―
―
6
ns
図 15.1
X1
外部クロック
tCPf
OSC1
VCC＝4.5∼5.5V
図 15.1
*2
立ち下がり時間
RES 端子
図 15.1
tREL
VCC＝2.7∼5.5V
―
―
VCC＝1.8∼5.5V
図 15.1
10
―
―
25
X1
―
―
55.0
ns
図 15.1
RES
10
―
―
tcyc
図 15.2
2
―
―
tcyc
図 15.3
Low レベル幅
入力端子
tIH
IRQ0∼IRQ4、
WKP0∼WKP7、
High レベル幅
tsubcyc
ADTRG、
TMIC、
TMIF、TMIG、
AEVL、AEVH
入力端子
tIL
IRQ0∼IRQ4、
2
―
―
WKP0∼WKP7、
Low レベル幅
tcyc
図 15.3
tsubcyc
ADTRG、
TMIC、
TMIF、TMIG、
AEVL、AEVH
UD 端子
tUDH
最小変化幅
tUDL
【注】
UD
4
―
―
tcyc 図 15.4
tsubcyc
*1 システムコントロールレジスタ 2（SYSCR2）の SA1、SA0 の設定により決定します。
*2 内部電源降圧回路不使用
*3 ( )内の数字は、外部クロックを入力する場合の tosc max 値です。
*4 チップ出荷品の電気的特性保証温度は 75℃です。
403
15. 電気的特性
表 15.4 シリアルインタフェース（SCI31、SCI32）タイミング
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−20∼＋75℃*2）
規格値
項目
記号
入力
調歩同期
クロックサイクル
クロック同期
測定条件
tscyc
min.
typ.
max.
単位
参照図
4
―
―
tcyc
図 15.5
6
―
―
または
tsubcyc
入力クロックパルス幅
tSCKW
送信データ遅延時間（クロック同期）
tTXD
0.4
―
0.6
tscyc
図 15.5
VCC＝4.0∼5.5V
―
―
1
tcyc
図 15.6
上記以外
―
―
1
または
tsubcyc
受信データセットアップ時間（クロック同期）
tRXS
VCC＝4.0∼5.5V
200.0
―
―
ns
図 15.6
*1
受信データホールド時間（クロック同期）
tRXH
上記以外
400.0
―
―
VCC＝4.0∼5.5V
200.0
―
―
図 15.6
ns
図 15.6
*1
上記以外
【注】
*1 内部電源降圧回路不使用
*2 チップ出荷品の電気的特性保証温度は 75℃です。
404
400.0
―
―
図 15.6
15. 電気的特性
15.2.4 A/D 変換器特性
A/D 変換器特性を表 15.5 に示します。
表 15.5 A/D 変換器特性
（特記なき場合、VCC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−20∼+75℃*6）
規格値
項目
記号
適用端子
アナログ電源電圧
AV CC
AV CC
アナログ入力電圧
AV IN
AN0∼AN7
アナログ電源電流
AI OPE
AV CC
測定条件
AV CC＝5.0V
AI STOP1 AV CC
min.
typ.
max.
単位
備考
1.8
―
5.5
V
*1
−0.3
―
AV CC＋0.3
V
―
―
1.5
mA
―
600
―
µA
*2
参考値
AI STOP2 AV CC
アナログ入力容量
CAIN
許容信号源
RAIN
AN0∼AN7
―
―
5
µA
―
―
15.0
pF
―
―
10.0
kΩ
―
―
10
ビット
―
―
±2.5
LSB
―
―
±5.5
―
―
±7.5
―
―
±0.5
LSB
―
―
±3.0
LSB
―
―
±6.0
―
―
±8.0
12.4
―
124
62
―
124
*3
インピーダンス
分解能（データ長）
非直線性誤差
AV CC＝2.7∼5.5V
*4
VCC＝2.7∼5.5V
AV CC＝2.7∼5.5V
VCC＝2.7∼5.5V
上記以外
量子化誤差
絶対精度
AV CC＝2.7∼5.5V
*5
*4
VCC＝2.7∼5.5V
AV CC＝2.0∼5.5V
VCC＝2.0∼5.5V
上記以外
変換時間
AV CC＝2.7∼5.5V
*5
µs
*4
VCC＝2.7∼5.5V
上記以外
【注】
*1 A/D 変換器を使用しない場合は AVCC＝VCC としてください。
*2 AI STOP1 はアクティブモード、スリープモードでの A/D 変換待機時の電流値です。
* 3 AI STOP2 はリセット、スタンバイ モード、ウォッチモード、サブアクティブモード 、およびサブスリープモー
ドでの A/D 変換待機時の電流値です。
*4 内部電源降圧回路不使用
*5 変換時間 62µ s
*6 チップ出荷品の電気的特性保証温度は 75℃です。
405
15. 電気的特性
15.2.5 LCD 特性
LCD 特性を表 15.6 に示します。
表 15.6 LCD 特性
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−20∼＋75℃*3、サブアクティブモードを含む）
規格値
項目
セグメントドライバ
記号
VDS
適用端子
SEG1∼SEG32
降下電圧
測定条件
ID ＝2µA
min.
typ.
max.
単位
備考
―
―
0.6
V
*1
―
―
0.3
V
*1
0.5
3.0
9.0
MΩ
2.2
―
5.5
V
*2
V1＝2.7∼5.5V
コモンドライバ
VDC
COM 1∼COM 4
降下電圧
ID ＝2µA
V1＝2.7∼5.5V
LCD 電源
V1−VSS 間
RLCD
分割抵抗
液晶表示電圧
【注】
VLCD
V1
*1 電源端子 V1、V2、V3、VSS から各セグメント端子またはコモン端子までの電圧降下です。
*2 液晶表示電圧を外部電源より供給する場合は、V1≧V2≧V3≧VSS の関係を維持してください。
*3 チップ出荷品の電気的特性保証温度は 75℃です。
表 15.7 セグメント外部拡張 AC 特性
（特記なき場合、VCC＝1.8∼5.5V、VSS ＝0.0V、Ta＝−20∼＋75℃*2、サブアクティブモードを含む）
規格値
項目
クロック High
記号
適用端子
測定条件
min.
typ.
max.
単位
参照図
1
tCWH
CL1、CL2
*
800.0
―
―
ns
図 15.7
tCWL
CL2
*1
800.0
―
―
ns
図 15.7
tCSU
CL1、CL2
*1
500.0
―
―
ns
図 15.7
tSU
DO
*1
300.0
―
―
ns
図 15.7
tDH
DO
*1
300.0
―
―
ns
図 15.7
−1000.0
―
1000.0
ns
図 15.7
―
―
170.0
ns
図 15.7
レベル幅
クロック Low
レベル幅
クロックセットアップ
時間
データセットアップ
時間
データ保持時間
M 遅延時間
tDM
M
クロック立ち上がり
tCT
CL1、CL2
1
*
立ち下がり時間
【注】
*1 フレーム周波数を 488Hz∼30.5Hz に設定したときの値です。
*2 チップ出荷品の電気的特性保証温度は 75℃です。
406
15. 電気的特性
15.3 H8/3827R グループ絶対最大定格（広温度範囲仕様）
絶対最大定格を表 15.8 に示します。
表 15.8 絶対最大定格
項目
記号
規格値
単位
VCC , CV CC
−0.3∼＋7.0
V
AVCC
−0.3∼＋7.0
V
プログラム電圧
VPP
−0.3∼＋13.0
V
入力電圧
Vin
−0.3∼VCC＋0.3
V
AVin
−0.3∼AVCC＋0.3
V
動作温度
Topr
−40∼＋85
℃
保存温度
Tstg
−55∼＋125
℃
電源電圧
アナログ電源電圧
ポート B 以外
ポート B
備考
*
【注】* 絶対最大定格を超えて LSI を使用した場合、LSI の永久破壊となることがあります。また、
通常動作では、「電気的特性」の条件で使用することが望ましく、この条件を超えると LSI
の誤動作の原因になると共に、LSI の信頼性に悪影響を及ぼすことがあります。
407
15. 電気的特性
15.4 H8/3827R グループ電気的特性（広温度範囲仕様）
15.4.1 電源電圧と動作範囲
電源電圧と動作範囲（網かけ部）を以下に示します。
（1）電源電圧と発振周波数の範囲
fW（kHz）
fosc（MHz）
16.0
10.0
38.4
32.768
4.0
2.0
1.8
2.7
4.5
5.5
VCC（V）
1.8
3.0
5.5
4.5
VCC（V）
・アクティブ（高速）モード
・すべての動作モード
・スリープ（高速）モード
・内部電源降圧回路不使用
fosc（MHz）
・【注】参照
10.0
4.0
2.0
1.8
2.7
5.5
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード
・内部電源降圧回路使用
・【注】参照
【注】 foscは、発振子の周波数です。外部クロック使用時は、fosc＝1MHzがminとなります。
408
15. 電気的特性
（2）電源電圧と動作周波数の範囲
19.2
5.0
16.384
2.0
1.0
(0.5)
9.6
1.8
2.7
4.5
5.5
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード（CPUを除く）
・内部電源降圧回路不使用
・*1参照
8.192
4.8
4.096
1000
φ（kHz）
φSUB（kHz）
φ（MHz）
8.0
1.8
3.6
5.5
VCC（V）
625
・サブアクティブモード
・サブスリープモード（CPUを除く）
250
・ウォッチモード（CPUを除く）
15.625
(7.813)
1.8
2.7
4.5
5.5
VCC（V）
・アクティブ（中速）モード
（A/D変換器を除く）
・スリープ（中速）モード
（A/D変換器を除く）
・内部電源降圧回路不使用
φ（MHz）
・*2参照
5.0
2.0
1.0
(0.5)
1.8
2.7
5.5
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード（CPUを除く）
・内部電源降圧回路使用
φ（kHz）
・*1参照
625
【注】 *1： ( ) 内の数字は、外部クロックを使用す
る場合の最低動作周波数。
発振子を使用する場合の最低動作周波数
250
は、φ＝1MHzになります。
15.625
(7.813)
*2： ( ) 内の数字は、外部クロックを使用す
1.8
2.7
・アクティブ（中速）モード
5.5
VCC（V）
る場合の最低動作周波数。
発振子を使用する場合の最低動作周波数
は、φ＝15.625kHzになります。
（A/D変換器を除く）
・スリープ（中速）モード
（A/D変換器を除く）
・内部電源降圧回路使用
・*2参照
409
15. 電気的特性
1000
5.0
φ（kHz）
φ（MHz）
（3）アナログ電源電圧と A/D 変換器の動作範囲
1.0
625
500
0.5
1.8
2.7
4.5
1.8
5.5
2.7
4.5
5.5
AVCC（V）
AVCC（V）
・アクティブ（中速）モード
・スリープ（高速）モード
・スリープ（中速）モード
・内部電源降圧回路不使用時、使用時共通
・内部電源降圧回路不使用
φ（kHz）
・アクティブ（高速）モード
625
500
1.8
2.7
4.5
5.5
AVCC（V）
・アクティブ（中速）モード
・スリープ（中速）モード
・内部電源降圧回路使用
410
15. 電気的特性
15.4.2 DC 特性
DC 特性を表 15.9 に示します。
表 15.9 DC 特性（1）
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−40∼＋85℃、サブアクティブモードを含む）
規格値
項目
入力 High
レベル電圧
記号
VIH
適用端子
min.
typ.
max.
単位
VCC＝4.0∼5.5V
0.8VCC
―
VCC＋0.3
V
上記以外
0.9VCC
―
VCC＋0.3
RXD31 、RXD32
VCC＝4.0∼5.5V
0.7VCC
―
VCC＋0.3
UD
上記以外
0.8VCC
―
VCC＋0.3
OSC1
VCC＝4.0∼5.5V
0.8VCC
―
VCC＋0.3
上記以外
0.9VCC
―
VCC＋0.3
X1
VCC＝1.8∼5.5V
0.9VCC
―
VCC＋0.3
V
P10∼P17、
VCC＝4.0∼5.5V
0.7VCC
―
VCC＋0.3
V
上記以外
0.8VCC
―
VCC＋0.3
VCC＝4.0∼5.5V
0.7VCC
―
AV CC＋0.3
上記以外
0.8VCC
―
AV CC＋0.3
RES、
測定条件
備考
WKP0∼WKP7、
IRQ0∼IRQ4、
AEVL、AEVH、
TMIC、TMIF、
TMIG
SCK31 、SCK32 、
ADTRG
V
V
P30∼P37、
P40∼P43、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
PB 0∼PB 7
411
15. 電気的特性
規格値
項目
入力 Low
記号
VIL
レベル電圧
適用端子
min.
typ.
max.
単位
VCC＝4.0∼5.5V
−0.3
―
0.2VCC
V
上記以外
−0.3
―
0.1VCC
RXD31 、RXD32
VCC＝4.0∼5.5V
−0.3
―
0.3VCC
UD
上記以外
−0.3
―
0.2VCC
OSC1
内部降圧使用時
−0.3
―
0.2
VCC＝4.0∼5.5V
−0.3
―
0.2VCC
上記以外
−0.3
―
0.1VCC
X1
VCC＝1.8∼5.5V
−0.3
―
0.1VCC
V
P10∼P17、
VCC＝4.0∼5.5V
−0.3
―
0.3VCC
V
上記以外
−0.3
―
0.2VCC
VCC−1.0
―
―
VCC−0.5
―
―
VCC−0.3
―
―
RES、
測定条件
WKP0∼WKP7、
IRQ0∼IRQ4、
AEVL、AEVH、
TMIC、TMIF、
TMIG
SCK31 、SCK32 、
ADTRG
V
V
P30∼P37、
P40∼P43、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
PB 0∼PB 7
出力 High
レベル電圧
VOH
P10∼P17、
P30∼P37、
P40∼P42、
P50∼P57、
VCC＝4.0∼5.5V
−IOH ＝1.0mA
VCC＝4.0∼5.5V
−IOH ＝0.5mA
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
412
−IOH ＝0.1mA
V
備考
15. 電気的特性
規格値
項目
出力 Low
記号
VOL
レベル電圧
適用端子
測定条件
min.
typ.
max.
単位
―
―
0.6
V
IOL ＝0.4mA
―
―
0.5
IOL ＝0.4mA
―
―
0.5
VCC＝4.0∼5.5V
―
―
1.5
―
―
0.6
IOL ＝0.4mA
―
―
0.5
VIN＝0.5V∼VCC−0.5V
―
―
20.0
―
―
1.0
VIN＝0.5V∼VCC−0.5V
―
―
1.0
PB 0∼PB 7
VIN＝0.5V∼AV CC−0.5V
―
―
1.0
P10∼P17、
VCC＝5V、VIN＝0V
50.0
―
300.0
µA
―
35.0
―
µA
P10∼P17、
VCC＝4.0∼5.5V
P40∼P42
IOL ＝1.6mA
P50∼P57、
備考
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
P30∼P37
IOL ＝10mA
VCC＝4.0∼5.5V
IOL ＝1.6mA
入出力
｜IIL｜
RES、P43
リーク電流
OSC1、X1、
µA
*2
*1
µA
P10∼P17、
P30∼P37、
P40∼P42、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
プルアップ
MOS 電流
−Ip
P30∼P37、
P50∼P57、
VCC＝2.7V、VIN＝0V
参考値
P60∼P67
413
15. 電気的特性
規格値
項目
入力容量
記号
CIN
適用端子
電源、RES、P43、
測定条件
f＝1MHz、VIN＝0V、
min.
typ.
max.
単位
備考
―
―
15.0
pF
―
―
80.0
*2
―
―
15.0
*1
―
―
50.0
*2
―
―
15.0
*1
―
―
15.0
―
4.5
6.5
PB 0∼PB 7 端子を除く Ta＝25℃
全入力端子
RES
P43
PB 0∼PB 7
アクティブモード
IOPE1
VCC
消費電流
アクティブ（高速）モード
mA
*3
*4
VCC＝5V、fOSC＝10MHz
*5
IOPE2
スリープモード
ISLEEP
VCC
VCC
アクティブ（中速）モード
―
1.3
2.0
mA
*3
VCC＝5V、fOSC＝10MHz
*4
128 分周
*5
VCC＝5V、fOSC＝10MHz
―
2.5
4.0
mA
*3
*4
消費電流
*5
サブアクティブ
ISUB
VCC
モード消費電流
VCC＝2.7V、LCD 点灯
―
15
30
µA
*3
32kHz 水晶発振子使用時
*4
（φSUB＝φW /2）
*5
VCC＝2.7V、LCD 点灯
―
8
―
µA
*3
*4
32kHz 水晶発振子使用時
（φSUB＝φW /8）
参考値
*5
サブスリープモード
ISUBSP
VCC
消費電流
ウォッチモード
IWATCH
VCC
消費電流
スタンバイ
ISTBY
VCC
VCC＝2.7V、LCD 点灯
―
7.5
16
µA
32kHz 水晶発振子使用時
*4
（φSUB＝φW /2）
*5
VCC＝2.7V 、32kHz
―
2.8
6
µA
*4
LCD 未使用
*5
32kHz 水晶発振子未使用時
―
1.0
5.0
µA
VRAM
VCC
1.5
―
―
V
*3
*4
IOL
ポート 3
レベル許容電流
以外の出力端子
（1 端子当たり）
ポート 3
全出力端子
414
*3
*4
保持電圧
出力 Low
*3
水晶発振子使用時
モード消費電流
RAM データ
*3
VCC＝4.0V∼5.5V
―
―
2.0
VCC＝4.0V∼5.5V
―
―
10.0
―
―
0.5
mA
15. 電気的特性
規格値
項目
出力 Low
記号
適用端子
Σ IOL
測定条件
ポート 3
レベル許容電流
以外の出力端子
（総和）
ポート 3
min.
typ.
max.
単位
VCC＝4.0V∼5.5V
―
―
40.0
mA
VCC＝4.0V∼5.5V
―
―
80.0
―
―
20.0
VCC＝4.0V∼5.5V
―
―
2.0
上記以外
―
―
0.2
VCC＝4.0V∼5.5V
―
―
15.0
上記以外
―
―
10.0
全出力端子
出力 High
−IOH
全出力端子
備考
mA
レベル許容電流
（1 端子当たり）
出力 High
Σ−IOH 全出力端子
mA
レベル許容電流
（総和）
【注】
TEST 端子は、VSS に接続してください。
*1 マスク ROM 製品に適用します｡
*2 HD6473827R に適用します｡
*3 消費電流測定時の端子の状態
モード
RES 端子
アクティブ（高速）
VCC
内部状態
CPU のみ動作
各端子 LCD 電源
VCC
停止
発振端子
システムクロック発振器：
モード（IOPE1）
水晶発振子
サブクロック発振器：
アクティブ（中速）
モード（IOPE2）
X1 端子＝GND
スリープモード
VCC
タイマのみ動作
VCC
停止
サブアクティブ
VCC
CPU のみ動作
VCC
停止
システムクロック発振器：
モード
水晶発振子
サブスリープ
VCC
モード
タイマのみ動作
VCC
停止
サブクロック発振器：
CPU は停止
ウォッチモード
VCC
時計用タイム
水晶発振子
VCC
停止
VCC
停止
ベースのみ動作
CPU は停止
スタンバイモード
VCC
CPU、タイマ
システムクロック発振器：
共に停止
水晶発振子
サブクロック発振器：
X1 端子＝GND
*4 プルアップ MOS や出力バッファに流れる電流は除きます。
*5 内部降圧使用時
415
15. 電気的特性
15.4.3 AC 特性
制御信号タイミングを表 15.10 に、シリアルインタフェースタイミングを表 15.11 に示
します。
表 15.10 制御信号タイミング
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−40∼＋85℃、サブアクティブモードを含む）
規格値
項目
システムクロック
記号
fOSC
適用端子
OSC1、OSC2
発振器発振周波数
OSC クロック
tOSC
OSC1、OSC2
測定条件
min.
typ.
max.
単位
参照図
VCC＝4.5∼5.5V
2
―
16
MHz
*2
VCC＝2.7∼5.5V
2
―
10
VCC＝1.8∼5.5V
2
―
4
VCC＝4.5∼5.5V
62.5
―
500
ns
図 15.1
（φOSC）サイクル時間
VCC＝2.7∼5.5V
VCC＝1.8∼5.5V
100
250
―
―
(1000)
*2 *3
500
図 15.1
(1000)
*3
500
(1000)
システムクロック
tcyc
（φ）サイクル時間
サブクロック発振器
fW
X1、X2
2
―
128
tOSC
―
―
244.1
µs
―
32.768
―
kHz
―
µs
図 15.1
*1
発振周波数
または
38.4
ウォッチクロック
tW
X1、X2
―
（φW ）サイクル時間
30.5
または
26.0
サブクロック
tsubcyc
2
―
8
tW
2
―
―
tcyc
（φSUB）サイクル時間
インストラクション
サイクル時間
発振安定時間
tsubcyc
trc
OSC1、OSC2
図 15.9 の場合
―
20
45
µs
*2
VCC＝2.2∼5.5V
図 15.9 の場合
―
0.1
8
ms
―
―
50
ms
―
―
2.0
s
VCC＝2.2∼5.5V
上記以外
X1、X2
416
図 15.9
図 15.9
15. 電気的特性
規格値
項目
記号
外部クロック
tCPH
適用端子
OSC1
測定条件
VCC＝4.5∼5.5V
min.
typ.
max.
単位
参照図
25
―
―
ns
図 15.1
*2
High レベル幅
VCC＝2.7∼5.5V
40
―
―
VCC＝1.8∼5.5V
100
―
―
15.26
―
µs
―
ns
―
X1
図 15.1
または
13.02
外部クロック
tCPL
OSC1
VCC＝4.5∼5.5V
25
―
図 15.1
*2
Low レベル幅
VCC＝2.7∼5.5V
40
VCC＝1.8∼5.5V
X1
―
―
図 15.1
100
―
―
―
15.26
―
µs
6
ns
または
13.02
外部クロック
tCPr
OSC1
VCC＝4.5∼5.5V
―
―
*2
立ち上がり時間
VCC＝2.7∼5.5V
―
―
10
VCC＝1.8∼5.5V
―
―
25
―
―
55.0
ns
図 15.1
―
―
6
ns
図 15.1
X1
外部クロック
tCPf
OSC1
VCC＝4.5∼5.5V
図 15.1
*2
立ち下がり時間
RES 端子
図 15.1
tREL
VCC＝2.7∼5.5V
―
―
VCC＝1.8∼5.5V
図 15.1
10
―
―
25
X1
―
―
55.0
ns
図 15.1
RES
10
―
―
tcyc
図 15.2
2
―
―
tcyc
図 15.3
Low レベル幅
入力端子
tIH
IRQ0∼IRQ4、
WKP0∼WKP7、
High レベル幅
tsubcyc
ADTRG、
TMIC、
TMIF、TMIG、
AEVL、AEVH
入力端子
tIL
IRQ0∼IRQ4、
2
―
―
WKP0∼WKP7、
Low レベル幅
tcyc
図 15.3
tsubcyc
ADTRG、
TMIC、
TMIF、TMIG、
AEVL、AEVH
UD 端子
tUDH
最小変化幅
tUDL
【注】
UD
4
―
―
tcyc
図 15.4
tsubcyc
*1 システムコントロールレジスタ 2（SYSCR2）の SA1、SA0 の設定により決定します。
*2 内部電源降圧回路不使用
*3 ( )内の数字は、外部クロックを入力する場合の tosc max 値です。
417
15. 電気的特性
表 15.11 シリアルインタフェース（SCI31、SCI32）タイミング
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−40∼＋85℃）
規格値
項目
記号
入力
調歩同期
クロックサイクル
クロック同期
測定条件
tscyc
min.
typ.
max.
単位
参照図
4
―
―
tcyc
図 15.5
6
―
―
または
tsubcyc
入力クロックパルス幅
tSCKW
送信データ遅延時間（クロック同期）
tTXD
0.4
―
0.6
tscyc
図 15.5
VCC＝4.0∼5.5V
―
―
1
tcyc
図 15.6
上記以外
―
―
1
または
tsubcyc
受信データセットアップ時間（クロック同期）
tRXS
VCC＝4.0∼5.5V
200.0
―
―
ns
図 15.6
*
受信データホールド時間（クロック同期）
tRXH
上記以外
400.0
―
―
VCC＝4.0∼5.5V
200.0
―
―
図 15.6
ns
図 15.6
*
上記以外
【注】
418
*
内部電源降圧回路不使用
400.0
―
―
図 15.6
15. 電気的特性
15.4.4 A/D 変換器特性
A/D 変換器特性を表 15.12 に示します。
表 15.12 A/D 変換器特性
（特記なき場合、VCC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−40∼+85℃）
規格値
項目
記号
適用端子
アナログ電源電圧
AV CC
AV CC
アナログ入力電圧
AV IN
AN0∼AN7
アナログ電源電流
AI OPE
AV CC
測定条件
AV CC＝5.0V
AI STOP1 AV CC
min.
typ.
max.
単位
備考
1.8
―
5.5
V
*1
−0.3
―
AV CC＋0.3
V
―
―
1.5
mA
―
600
―
µA
*2
参考値
AI STOP2 AV CC
アナログ入力容量
CAIN
許容信号源
RAIN
AN0∼AN7
―
―
5
µA
―
―
15.0
pF
―
―
10.0
kΩ
―
―
10
ビット
―
―
±2.5
LSB
―
―
±5.5
―
―
±7.5
―
―
±0.5
LSB
―
―
±3.0
LSB
―
―
±6.0
―
―
±8.0
12.4
―
124
62
―
124
*3
インピーダンス
分解能（データ長）
非直線性誤差
AV CC＝2.7∼5.5V
*4
VCC＝2.7∼5.5V
AV CC＝2.7∼5.5V
VCC＝2.7∼5.5V
上記以外
量子化誤差
絶対精度
AV CC＝2.7∼5.5V
*5
*4
VCC ＝2.7∼5.5V
AV CC＝2.0∼5.5V
VCC＝2.0∼5.5V
上記以外
変換時間
AV CC＝2.7∼5.5V
*5
µs
*4
VCC＝2.7∼5.5V
上記以外
【注】
*1 A/D 変換器を使用しない場合は AVCC＝VCC としてください。
*2 AI STOP1 はアクティブモード、スリープモードでの A/D 変換待機時の電流値です。
* 3 AI STOP 2 はリセット、スタンバイ モード、ウォッチモード、サブアクティブモード 、およびサブスリープモー
ドでの A/D 変換待機時の電流値です。
*4 内部電源降圧回路不使用
*5 変換時間 62µ s
419
15. 電気的特性
15.4.5 LCD 特性
LCD 特性を表 15.13 に示します。
表 15.13 LCD 特性
（特記なき場合、VCC＝1.8∼5.5V、AV CC＝1.8∼5.5V、VSS ＝AV SS ＝0.0V、Ta＝−40∼＋85℃、サブアクティブモードを含む）
規格値
項目
セグメントドライバ
記号
VDS
適用端子
SEG1∼SEG32
降下電圧
測定条件
ID ＝2µA
min.
typ.
max.
単位
備考
―
―
0.6
V
*1
―
―
0.3
V
*1
0.5
3.0
9.0
MΩ
2.2
―
5.5
V
*2
V1＝2.7∼5.5V
コモンドライバ
VDC
COM 1∼COM 4
降下電圧
ID ＝2µA
V1＝2.7∼5.5V
LCD 電源
V1−VSS 間
RLCD
分割抵抗
液晶表示電圧
【注】
VLCD
V1
*1 電源端子 V1、V2、V3、VSS から各セグメント端子またはコモン端子までの電圧降下です。
*2 液晶表示電圧を外部電源より供給する場合は、V1≧V2≧V3≧VSS の関係を維持してください。
表 15.14 セグメント外部拡張 AC 特性
（特記なき場合、VCC＝1.8∼5.5V、VSS ＝0.0V、Ta＝−40∼＋85℃、サブアクティブモードを含む）
規格値
項目
記号
クロック High
tCWH
適用端子
測定条件
min.
typ.
max.
単位
参照図
CL1、CL2
*
800.0
―
―
ns
図 15.7
tCWL
CL2
*
800.0
―
―
ns
図 15.7
tCSU
CL1、CL2
*
500.0
―
―
ns
図 15.7
tSU
DO
*
300.0
―
―
ns
図 15.7
データ保持時間
tDH
DO
*
300.0
―
―
ns
図 15.7
M 遅延時間
tDM
M
*
−1000.0
―
1000.0
ns
図 15.7
クロック立ち上がり
tCT
CL1、CL2
―
―
170.0
ns
図 15.7
レベル幅
クロック Low
レベル幅
クロックセットアップ
時間
データセットアップ
時間
立ち下がり時間
【注】
420
*
フレーム周波数を 488Hz∼30.5Hz に設定したときの値です。
15. 電気的特性
15.5 H8/3827S グループ絶対最大定格
絶対最大定格を表 15.15 に示します。
表 15.15 絶対最大定格
項目
電源電圧
アナログ電源電圧
入力電圧
ポート B 以外
ポート B
動作温度
記号
規格値
単位
備考
VCC
−0.3∼＋4.3
V
*1
AVCC
−0.3∼＋4.3
V
Vin
−0.3∼VCC＋0.3
V
AVin
−0.3∼AVCC＋0.3
V
Topr
通常仕様：−20∼＋75
℃
広温度範囲仕様：−40∼＋85
チップ出荷仕様：＋75* 2
保存温度
【注】
Tstg
−55∼＋125
℃
* 1 絶対最大定格を超えて LSI を使用した場合、LSI の永久破壊となることがあります。ま
た、通常動作では、「電気的特性」の条件で使用することが望ましく、この条件を超え
ると LSI の誤動 作の原因になると共に、LSI の信頼性に悪影響を及ぼす ことがありま
す。
*2 通電してもよい温度は、−20＋75℃です。
421
15. 電気的特性
15.6 H8/3827S グループ電気的特性
15.6.1 電源電圧と動作範囲
電源電圧と動作範囲（網かけ部）を以下に示します。
fW（kHz）
fosc（MHz）
（1）電源電圧と発振周波数の範囲
10.0
38.4
32.768
4.0
2.0
1.8
2.7
3.6
VCC（V）
1.8
3.6
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード
・すべての動作モード
・【注】参照
【注】 foscは、発振子の周波数です。外部クロック使用時は、fosc＝1MHzがminとなります。
422
15. 電気的特性
19.2
5.0
16.384
2.0
1.0
(0.5)
9.6
1.8
2.7
3.6
VCC（V）
・アクティブ（高速）モード
・スリープ（高速）モード（CPUを除く）
・*1参照
φSUB（kHz）
φ（MHz）
（2）電源電圧と動作周波数の範囲
8.192
4.8
4.096
φ（kHz）
1.8
3.6
VCC（V）
625
・サブアクティブモード
・サブスリープモード（CPUを除く）
250
・ウォッチモード（CPUを除く）
15.625
(7.813)
1.8
2.7
3.6
VCC（V）
・アクティブ（中速）モード
（A/D変換器を除く）
・スリープ（中速）モード
（A/D変換器を除く）
【注】 *1： ( ) 内の数字は、外部クロックを使用す
る場合の最低動作周波数。
発振子を使用する場合の最低動作周波数
・*2参照
は、φ＝1MHzになります。
*2： ( ) 内の数字は、外部クロックを使用す
る場合の最低動作周波数。
発振子を使用する場合の最低動作周波数
は、φ＝15.625kHzになります。
423
15. 電気的特性
5.0
φ（kHz）
φ（MHz）
（3）アナログ電源電圧と A/D 変換器の動作範囲
1.0
625
500
0.5
1.8
2.7
3.6
1.8
2.7
AVCC（V）
AVCC（V）
424
3.6
・アクティブ（高速）モード
・アクティブ（中速）モード
・スリープ（高速）モード
・スリープ（中速）モード
15. 電気的特性
15.6.2 DC 特性
DC 特性を表 15.16 に示します。
表 15.16 DC 特性（1）
規格値
項目
入力 High
レベル電圧
記号
VIH
適用端子
min.
typ.
max.
単位
0.9VCC
―
VCC＋0.3
V
0.8VCC
―
VCC＋0.3
V
OSC1
0.9VCC
―
VCC＋0.3
V
X1
0.9VCC
―
VCC＋0.3
V
P10∼P17、
0.8VCC
―
VCC＋0.3
V
0.8VCC
―
AV CC＋0.3
RES、
測定条件
備考
WKP0∼WKP7、
IRQ0∼IRQ4、
AEVL、AEVH、
TMIC、TMIF、
TMIG
SCK31 、SCK32 、
ADTRG
RXD31 、RXD32
UD
P30∼P37、
P40∼P43、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
PB 0∼PB 7
425
15. 電気的特性
規格値
項目
入力 Low
記号
VIL
レベル電圧
適用端子
測定条件
min.
typ.
max.
単位
−0.3
―
0.1VCC
V
−0.3
―
0.2VCC
V
OSC1
−0.3
―
0.1VCC
V
X1
−0.3
―
0.1VCC
V
P10∼P17、
−0.3
―
0.2VCC
V
VCC−0.3
―
―
V
RES、
WKP0∼WKP7、
IRQ0∼IRQ4、
AEVL、AEVH、
TMIC、TMIF、
TMIG
SCK31 、SCK32 、
ADTRG
RXD31 、RXD32
UD
P30∼P37、
P40∼P43、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
PB 0∼PB 7
出力 High
レベル電圧
VOH
P10∼P17、
P30∼P37、
P40∼P42、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
426
−IOH ＝0.1mA
備考
15. 電気的特性
規格値
項目
出力 Low
記号
VOL
レベル電圧
適用端子
min.
typ.
max.
単位
IOL ＝0.4mA
―
―
0.5
V
IOL ＝0.4mA
―
―
0.5
P30∼P37
IOL ＝0.4mA
―
―
0.5
RES、OSC1、
VIN＝0.5V∼VCC−0.5V
―
―
1.0
PB 0∼PB 7
VIN＝0.5V∼AV CC−0.5V
―
―
1.0
P10∼P17、
VCC＝3V、VIN＝0V
10
―
300.0
µA
電源端子を除く全入
f＝1MHz、VIN＝0V、
―
―
15.0
pF
力端子
Ta＝25℃
VCC
アクティブ（高速）モード
―
0.4
*3
mA
P10∼P17、
測定条件
備考
P40∼P42
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
入出力
｜IIL｜
リーク電流
µA
X1、
P10∼P17、
P30∼P37、
P40∼P43、
P50∼P57、
P60∼P67、
P70∼P77、
P80∼P87、
PA 0∼PA 3
プルアップ
−Ip
MOS 電流
P30∼P37、
P50∼P57、
P60∼P67
入力容量
アクティブモード
CIN
IOPE1
消費電流
*2
VCC＝1.8V、fOSC＝2MHz
アクティブ（高速）モード
*1
―
1.4
*3
―
3.5
5.5
―
0.1
*3
VCC＝3V、fOSC＝4MHz
アクティブ（高速）モード
VCC＝3V、fOSC＝10MHz
IOPE2
VCC
アクティブ（中速）モード
mA
*1
*2
VCC＝1.8V、fOSC＝2MHz
φOSC/128 時
アクティブ（中速）モード
―
0.3
*3
―
0.7
1.6
VCC＝3V、fOSC＝4MHz
φOSC/128 時
アクティブ（中速）モード
VCC＝3V、fOSC＝10MHz
φOSC/128 時
427
15. 電気的特性
規格値
項目
スリープモード
記号
ISLEEP
適用端子
VCC
測定条件
VCC＝1.8V、fOSC＝2MHz
min.
―
typ.
0.2
max.
3
*
単位
備考
mA
*1
*2
消費電流
サブアクティブ
ISUB
VCC
モード消費電流
VCC＝3V、fOSC＝4MHz
―
0.6
*3
VCC＝3V、fOSC＝10MHz
―
1.4
2.9
VCC＝1.8V、LCD 点灯
―
8
*3
µA
*1
*2
32kHz 水晶発振子使用時
（φSUB＝φW /2）
VCC＝2.7V、LCD 点灯
―
4
*3
―
14
*3
―
5.0
12
32kHz 水晶発振子使用時
（φSUB＝φW /8）
VCC＝2.7V、LCD 点灯
32kHz 水晶発振子使用時
（φSUB＝φW /2）
サブスリープモード
ISUBSP
VCC
消費電流
VCC＝2.7V、LCD 点灯
µA
*1
*2
32kHz 水晶発振子使用時
（φSUB＝φW /2）
ウォッチモード
IWATCH
VCC
消費電流
VCC＝1.8V、Ta＝25℃
―
1.4
*3
µA
*1
*2
32kHz 水晶発振子使用時
LCD 未使用
VCC＝2.7V、Ta＝25℃
―
2.2
*3
―
2.8
6
―
0.3
*3
32kHz 水晶発振子使用時
LCD 未使用
VCC＝2.7V
32kHz 水晶発振子使用時
LCD 未使用
スタンバイ
ISTBY
VCC
モード消費電流
32kHz 水晶発振子未使用時
µA
*2
VCC＝1.8V、Ta＝25℃
―
0.5
*3
―
1
5
VCC
1.5
―
―
V
IOL
全出力端子
―
―
0.5
mA
Σ IOL
全出力端子
―
―
20.0
mA
32kHz 水晶発振子未使用時
VCC＝2.7V、Ta＝25℃
上記以外
RAM データ
VRAM
保持電圧
出力 Low
レベル許容電流
（1 端子当たり）
出力 Low
レベル許容電流
（総和）
428
*1
15. 電気的特性
規格値
項目
出力 High
記号
適用端子
min.
typ.
max.
単位
全出力端子
―
―
0.2
mA
Σ−IOH 全出力端子
―
―
10.0
mA
−IOH
測定条件
備考
レベル許容電流
（1 端子当たり）
出力 High
レベル許容電流
（総和）
【注】
TEST 端子は、VSS に接続してください。
*1 消費電流測定時の端子の状態
*2 プルアップ MOS および出力バッファに流れる電流は除きます。
*3 max 消費電流値（目安）＝1.1×Typ 値
モード
RES 端子
アクティブ（高速）
VCC
内部状態
CPU のみ動作
各端子 LCD 電源
VCC
停止
モード（IOPE1）
サブクロック発振器：
モード（IOPE2）
X1 端子＝GND
スリープモード
VCC
タイマのみ動作
VCC
停止
サブアクティブ
VCC
CPU のみ動作
VCC
停止
モード
システムクロック発振器：
水晶発振子
VCC
モード
ウォッチモード
システムクロック発振器：
水晶発振子
アクティブ（中速）
サブスリープ
発振端子
タイマのみ動作
VCC
停止
CPU は停止
VCC
時計用タイム
サブクロック発振器：
水晶発振子
VCC
停止
VCC
停止
ベースのみ動作
CPU は停止
スタンバイモード
VCC
CPU、タイマ
共に停止
システムクロック発振器：
水晶発振子
サブクロック発振器：
X1 端子＝GND
429
15. 電気的特性
15.6.3 AC 特性
制御信号タイミングを表 15.17 に、シリアルインタフェースタイミングを表 15.18 に示
します。
表 15.17 制御信号タイミング
規格値
項目
システムクロック
記号
fOSC
適用端子
OSC1、OSC2
発振器発振周波数
OSC クロック
tOSC
OSC1、OSC2
測定条件
min.
typ.
max.
単位
VCC＝2.7∼3.6V
2
―
10
MHz
VCC＝1.8∼3.6V
2
―
4
VCC＝2.7∼3.6V
100
―
（φOSC）サイクル時間
500
ns
250
―
図 15.1
*2
(1000)
VCC＝1.8∼3.6V
参照図
500
(1000)
システムクロック
tcyc
（φ）サイクル時間
サブクロック発振器
fW
X1、X2
2
―
128
tOSC
―
―
128
µs
―
32.768
―
kHz
―
µs
図 15.1
*1
発振周波数
または
38.4
ウォッチクロック
tW
X1、X2
―
（φW ）サイクル時間
30.5
または
26.0
サブクロック
tsubcyc
2
―
8
tW
2
―
―
tcyc
（φSUB）サイクル時間
インストラクション
サイクル時間
発振安定時間
tsubcyc
trc
OSC1、OSC2
セラミック発振子の
―
20
45
―
80
―
―
0.8
2
―
1.2
3
―
4.0
―
―
―
50
µs
パラメータの場合
VCC＝2.2∼3.6V
セラミック発振子の
パラメータの場合
上記以外
水晶発振子の
パラメータの場合
VCC＝2.7∼3.6V
水晶発振子の
パラメータの場合
VCC＝2.2∼3.6V
水晶発振子の
パラメータの場合
上記以外
上記以外
430
ms
図 15.9
15. 電気的特性
規格値
項目
発振安定時間
外部クロック
記号
trc
tCPH
適用端子
X1、X2
OSC1
High レベル幅
測定条件
min.
typ.
max.
単位
参照図
VCC＝2.2∼3.6V
―
―
2
s
図 15.9
上記以外
―
4
―
VCC＝2.7∼3.6V
40
―
―
ns
図 15.1
VCC＝1.8∼3.6V
100
―
―
15.26
―
µs
ns
―
X1
または
13.02
外部クロック
tCPL
OSC1
Low レベル幅
VCC＝2.7∼3.6V
40
―
―
VCC＝1.8∼3.6V
100
―
―
15.26
―
µs
ns
図 15.1
ns
図 15.1
―
X1
図 15.1
または
13.02
外部クロック
tCPr
OSC1
立ち上がり時間
VCC＝2.7∼3.6V
―
―
10
VCC＝1.8∼3.6V
―
―
25
―
―
55.0
VCC＝2.7∼3.6V
―
―
10
VCC＝1.8∼3.6V
X1
外部クロック
tCPf
OSC1
立ち下がり時間
RES 端子
tREL
―
―
25
X1
―
―
55.0
RES
10
―
―
tcyc
図 15.2
2
―
―
tcyc
図 15.3
Low レベル幅
入力端子
tIH
IRQ0∼IRQ4、
WKP0∼WKP7、
High レベル幅
tsubcyc
ADTRG、
TMIC、
TMIF、TMIG、
AEVL、AEVH
入力端子
tIL
IRQ0∼IRQ4、
2
―
―
WKP0∼WKP7、
Low レベル幅
tcyc
図 15.3
tsubcyc
ADTRG、
TMIC、
TMIF、TMIG、
AEVL、AEVH
UD 端子
tUDH
最小変化幅
tUDL
【注】
UD
4
―
―
tcyc
図 15.4
tsubcyc
*1 システムコントロールレジスタ 2（SYSCR2）の SA1、SA0 の設定により決定します。
*2 ( )内の数字は、外部クロックを入力する場合の tosc max 値です。
431
15. 電気的特性
表 15.18 シリアルインタフェース（SCI31、SCI32）タイミング
規格値
項目
記号
入力
調歩同期
クロックサイクル
クロック同期
tscyc
測定条件
min.
typ.
max.
単位
参照図
4
―
―
tcyc
図 15.5
6
―
―
または
tsubcyc
入力クロックパルス幅
tSCKW
0.4
―
0.6
送信データ遅延時間（クロック同期）
tTXD
―
―
1
tscyc
図 15.5
tcyc
図 15.6
または
tsubcyc
受信データセットアップ時間（クロック同期）
tRXS
400.0
―
―
ns
図 15.6
受信データホールド時間（クロック同期）
tRXH
400.0
―
―
ns
図 15.6
432
15. 電気的特性
15.6.4 A/D 変換器特性
A/D 変換器特性を表 15.19 に示します。
表 15.19 A/D 変換器特性
規格値
項目
記号
適用端子
アナログ電源電圧
AV CC
AV CC
アナログ入力電圧
AV IN
AN0∼AN7
アナログ電源電流
AI OPE
AV CC
測定条件
AV CC＝3.0V
AI STOP1 AV CC
min.
typ.
max.
単位
備考
1.8
―
3.6
V
*1
−0.3
―
AV CC＋0.3
V
―
―
1.2
mA
―
600
―
µA
*2
参考値
AI STOP2 AV CC
アナログ入力容量
CAIN
許容信号源
RAIN
AN0∼AN7
―
―
5
µA
―
―
15.0
pF
―
―
10.0
kΩ
―
―
10
ビット
―
―
±3.5
LSB
―
―
±5.5
―
―
±7.5
―
―
±0.5
LSB
―
±2
±4
LSB
―
±2.5
±6
―
±3
±8
12.4
―
124
62
―
124
*3
インピーダンス
分解能（データ長）
非直線性誤差
AV CC＝2.7∼3.6V
VCC＝2.7∼3.6V
AV CC＝2.0∼3.6V
VCC＝2.0∼3.6V
上記以外
量子化誤差
絶対精度
AV CC＝2.7∼3.6V
*4
VCC＝2.7∼3.6V
AV CC＝2.0∼3.6V
VCC＝2.0∼3.6V
上記以外
変換時間
AV CC＝2.7∼3.6V
*4
µs
VCC＝2.7∼3.6V
上記以外
【注】
*1 A/D 変換器を使用しない場合は AVCC＝VCC としてください。
*2 AI STOP1 はアクティブモード、スリープモードでの A/D 変換待機時の電流値です。
* 3 AI STOP 2 はリセット、スタンバイ モード、ウォッチモード、サブアクティブモード 、およびサブスリープモー
ドでの A/D 変換待機時の電流値です。
*4 変換時間 62µ s
433
15. 電気的特性
15.6.5 LCD 特性
LCD 特性を表 15.20 に示します。
表 15.20 LCD 特性
規格値
項目
セグメントドライバ
記号
適用端子
VDS
SEG1∼SEG32
降下電圧
測定条件
ID ＝2µA
min.
typ.
max.
単位
備考
―
―
0.6
V
*1
―
―
0.3
V
*1
1.5
3.5
7
MΩ
2.2
―
3.6
V
*2
V1＝2.7∼3.6V
コモンドライバ
VDC
COM 1∼COM 4
降下電圧
ID ＝2µA
V1＝2.7∼3.6V
LCD 電源
V1−VSS 間
RLCD
分割抵抗
液晶表示電圧
【注】
VLCD
V1
*1 電源端子 V1、V2、V3、VSS から各セグメント端子またはコモン端子までの電圧降下です。
*2 液晶表示電圧を外部電源より供給する場合は、V1≧V2≧V3≧VSS の関係を維持してください。
表 15.21 セグメント外部拡張 AC 特性
規格値
項目
クロック High
記号
適用端子
測定条件
min.
typ.
max.
単位
参照図
1
tCWH
CL1、CL2
*
800.0
―
―
ns
図 15.7
tCWL
CL2
*1
800.0
―
―
ns
図 15.7
tCSU
CL1、CL2
*1
500.0
―
―
ns
図 15.7
tSU
DO
*1
300.0
―
―
ns
図 15.7
tDH
DO
*1
300.0
―
―
ns
図 15.7
−1000.0
―
1000.0
ns
図 15.7
―
―
170.0
ns
図 15.7
レベル幅
クロック Low
レベル幅
クロックセットアップ
時間
データセットアップ
時間
データ保持時間
M 遅延時間
tDM
M
クロック立ち上がり
tCT
CL1、CL2
1
*
立ち下がり時間
【注】
434
*1 フレーム周波数を 488Hz∼30.5Hz に設定したときの値です。
15. 電気的特性
15.7 動作タイミング
動作タイミングを図 15.1∼図 15.7 に示します。
tOSC、tW
OSC1、
X1
VIH
VIL
tCPH
tCPL
tCPr
tCPf
図 15.1 クロック入力タイミング
RES
VIL
tREL
図 15.2 RES 端子 Low レベル幅タイミング
IRQ0∼IRQ4、
WKP0∼WKP7、
ADTRG、
VIH
VIL
TMIC、
TMIF、TMIG、
tIL
tIH
AEVL、AEVH
図 15.3 入力タイミング
435
15. 電気的特性
VIH
UD
VIL
tUDL
tUDH
図 15.4 UD 端子最小変化幅タイミング
tSCKW
SCK31
SCK32
tscyc
図 15.5 SCK3 入力クロックタイミング
tscyc
SCK31
SCK32
VIHまたはVOH*
VILまたはVOL*
tTXD
TXD31
TXD32
（送信データ）
VOH*
VOL*
tRXS
tRXH
RXD31
RXD32
（受信データ）
【注】* 出力タイミング参照レベル
出力Highレベル
VOH＝1/2VCC＋0.2V
出力Lowレベル
VOL＝0.8V
負荷条件は図15.8を参照してください。
図 15.6 SCI3 クロック同期式モード入出力タイミング
436
15. 電気的特性
tCT
VCC-0.5V
0.4V
CL1
tCWH
tCWH
tCSU
VCC-0.5V
CL2
0.4V
tCSU
tCWL
tCT
VCC-0.5V
0.4V
DO
tSU
M
tDH
0.4V
tDM
図 15.7 セグメント拡張信号タイミング
437
15. 電気的特性
15.8 出力負荷回路
VCC
2.4kΩ
LSI
出力端子
30pF
12kΩ
図 15.8 出力負荷条件
15.9 発振子の等価回路
LS
CS
RS
OSC1
OSC2
CO
セラミック発振子のパラメータ
周波数
4（MHz）
RS
発振子メーカ公称
Max. 8.8Ω
CO
Max. 36pF
メーカ
型式
村田
CSTLS
製作所 4M00G
53/56
図 15.9 発振子の等価回路
438
水晶発振子のパラメータ
周波数 4.193（MHz）
RS
CO
メーカ
型式
発振子メーカ公称 日本
NR-18
Max. 100Ω
電波工業
Max. 16pF
15. 電気的特性
15.10 使用上の注意
ZTAT 版と H8/3827R グループマスク ROM 版、H8/3827S グループマスク ROM 版は、本
マニュアルに記載の電気的特性を満足していますが、製造プロセスの相違、内蔵 R OM の
相違、レイアウトパターンの相違などにより、電気的特性の実力値や動作マージン、ノイ
ズマージンなどは異なる場合があります。
ZTAT 版を使用してシステムの評価試験を行う場合、マスク R OM 版への切り替え時に
マスク ROM 版についても同等の評価試験を行ってください。
439
15. 電気的特性
440
付録
付録 目次
A.
B.
C.
命令............................................................................................................................................................................................................443
A.1
命令一覧.................................................................................................................................................443
A.2
オペレーションコードマップ....................................................................................................453
A.3
命令実行ステート数........................................................................................................................455
内部 I/O レジスタ一覧......................................................................................................................................................................461
B.1
アドレス一覧.......................................................................................................................................461
B.2
機能一覧.................................................................................................................................................465
I/O ポートブロック図.......................................................................................................................................................................516
C.1
ポート 1 ブロック図........................................................................................................................516
C.2
ポート 3 ブロック図........................................................................................................................520
C.3
ポート 4 ブロック図........................................................................................................................527
C.4
ポート 5 ブロック図........................................................................................................................531
C.5
ポート 6 ブロック図........................................................................................................................532
C.6
ポート 7 ブロック図........................................................................................................................533
C.7
ポート 8 ブロック図........................................................................................................................534
C.8
ポート A ブロック図.......................................................................................................................535
C.9
ポート B ブロック図.......................................................................................................................536
D.
各処理状態におけるポートの状態...........................................................................................................................................537
E.
ROM 発注手順......................................................................................................................................................................................538
E.1
ROM 書き換え品開発の流れ（発注手順）........................................................................538
E.2
ROM 発注時の注意事項................................................................................................................539
F.
製品型名一覧........................................................................................................................................................................................540
G.
外形寸法図.............................................................................................................................................................................................543
H.
チップ形状仕様図..............................................................................................................................................................................545
I.
ボンディングパッド形状図..........................................................................................................................................................546
J.
チップトレイ仕様図.........................................................................................................................................................................547
付録
442
付録
A. 命令
A.1 命令一覧
《オペレーションの記号》
Rd8/16
汎用レジスタ（デスティネーション側）8 ビット／16 ビット
Rs8/16
汎用レジスタ（ソース側）8 ビット／16 ビット
Rn8/16
汎用レジスタ 8 ビット／16 ビット
CCR
コンディションコードレジスタ
N
CCR の N（ネガティブ）フラグ
Z
CCR の Z（ゼロ）フラグ
V
CCR の V（オーバフロー）フラグ
C
CCR の C（キャリ）フラグ
PC
プログラムカウンタ
SP
スタックポインタ
#xx:3/8/16
d:8/16
@aa:8/16
イミディエイトデータ 3 ビット／8 ビット／16 ビット
ディスプレースメント 8 ビット／16 ビット
絶対アドレス 8 ビット／16 ビット
＋
加算
−
減算
×
乗算
÷
除算
∧
論理積
∨
論理和
⊕
排他的論理和
→
転送
￣
論理的補数
《コンディションコードの記号》
記号
実行結果に従って変化することを表します。
*
不確定であることを表します（値を保証しません）。
0
常に 0 にクリアされることを表します。
―
実行結果に影響を受けないことを表します。
443
444
MOV
W
W
W
W
MOV.W @aa:16, Rd
MOV.W Rs, @Rd
MOV.W Rs, @(d:16, Rd)
B
MOV.B Rs, @aa:8
MOV.W @Rs+, Rd
B
MOV.B Rs, @-Rd
W
B
MOV.B Rs, @(d:16, Rd)
MOV.W @(d:16, Rs), Rd
B
MOV.B Rs, @Rd
W
B
MOV.B @aa:16, Rd
W
B
MOV.B @aa:8, Rd
MOV.W @Rs, Rd
B
MOV.B @Rs+, Rd
MOV.W Rs, Rd
B
MOV.B @(d:16, Rs), Rd
B
B
MOV.B @Rs, Rd
W
B
MOV.B Rs, Rd
MOV.W #xx:16, Rd
B
MOV.B #xx:8, Rd
MOV.B Rs, @aa:16
サ
イ
ズ
ニーモニック
4
2
#xx:8/16
アドレッシングモード／命令長（バイト）
2
2
2
2
2
2
4
4
4
4
2
2
2
4
4
2
4
2
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
@@aa —
Rs16→@(d:16, Rd16)
Rs16→@Rd16
@aa:16→Rd16
Rs16+2→Rs16
@Rs16→Rd16
@(d:16, Rs16)→Rd16
@Rs16→Rd16
Rs16→Rd16
#xx:16→Rd
Rs8→@aa:16
Rs8→@aa:8
Rs8→@Rd16
Rd16-1→Rd16
Rs8→@(d:16, Rd16)
Rs8→@Rd16
@aa:16→Rd8
@aa:8→Rd8
Rs16+1→Rs16
@Rs16→Rd8
@(d:16, Rs16)→Rd8
@Rs16→Rd8
Rs8→Rd8
#xx:8→Rd8
オペレーション
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
H
N
Z
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
V
C
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
コンディションコード
I
6
4
6
6
6
4
2
4
6
4
6
6
4
6
4
6
6
4
2
2
実行
ステート
数
付録
表 A.1 命令セット一覧
B
W
ADD.B Rs, Rd
ADD.W Rs, Rd
W
SUB.W Rs, Rd
SUBX
B
SUB.B Rs, Rd
SUB
B
B
SUBX.B #xx:8, Rd
SUBX.B Rs, Rd
B
DAA.B Rd
DAA
B
W
INC.B Rd
W
ADDS.W #2, Rd
B
ADDX.B Rs, Rd
ADDS.W #1, Rd
B
ADDX.B #xx:8, Rd
INC
ADDS
ADDX
B
ADD.B #xx:8, Rd
ADD
W
PUSH Rs
PUSH
W
W
MOV.W Rs, @aa:16
POP Rd
W
MOV.W Rs, @-Rd
サ
イ
ズ
POP
MOV
ニーモニック
2
2
2
#xx:8/16
2
2
2
2
2
2
2
2
2
2
2
2
2
4
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
アドレッシングモード／命令長（バイト）
@@aa —
Rd8-Rs8-C→Rd8
Rd8-#xx:8-C→Rd8
Rd16-Rs16→Rd16
Rd8-Rs8→Rd8
Rd8 10進補正→Rd8
Rd8+1→Rd8
Rd16+2→Rd16
Rd16+1→Rd16
Rd8+Rs8+C→Rd8
Rd8+#xx:8+C→Rd8
Rd16+Rs16→Rd16
Rd8+Rs8→Rd8
Rd8+#xx:8→Rd8
Rs16→@SP
SP-2→SP
SP+2→SP
@SP→Rd16
Rs16→@aa:16
Rs16→@Rd16
Rd16-2→Rd16
オペレーション
—
—
—
—
H
*
—
—
—
—
—
— (1)
—
—
—
—
—
—
—
— (1)
—
—
—
—
—
—
I
—
—
N
(2)
(2)
—
—
(2)
(2)
Z
—
—
—
—
*
(3)
—
— —
2
2
2
2
2
2
2
2
2
2
2
2
2
6
6
6
6
実行
ステート
C 数
— —
0
0
0
0
V
コンディションコード
付録
445
446
B
B
W
NEG.B Rd
CMP.B #xx:8, Rd
CMP.B Rs, Rd
CMP.W Rs, Rd
NEG
CMP
B
AND.B Rs, Rd
SHAL.B Rd
SHAL
B
B
B
NOT.B Rd
B
XOR.B Rs, Rd
B
OR.B Rs, Rd
XOR.B #xx:8, Rd
B
OR.B #xx:8, Rd
NOT
XOR
OR
B
AND.B #xx:8, Rd
AND
B
DIVXU.B Rs, Rd
DIVXU
B
MULXU.B Rs, Rd
MULXU
B
B
DAS.B Rd
DAS
B
W
SUBS.W #2, Rd
DEC.B Rd
W
SUBS.W #1, Rd
サ
イ
ズ
DEC
SUBS
ニーモニック
2
2
2
2
#xx:8/16
2
2
2
2
2
2
C
b7
b0
—
—
Rd→Rd
—
—
—
—
—
—
—
—
0
*
—
—
—
H
—
—
—
—
—
—
—
—
—
—
— (1)
—
—
—
—
—
—
—
I
—
—
—
Z
(5) (6)
—
—
—
N
—
0
0
0
0
0
0
0
—
—
—
—
—
—
—
— —
— —
*
—
— —
2
2
2
2
2
2
2
2
14
14
2
2
2
2
2
2
2
2
実行
ステート
C 数
— —
V
コンディションコード
Rd8 ⊕ Rs8→Rd8
Rd8 ⊕ #xx:8→Rd8
Rd8∨Rs8→Rd8
Rd8∨#xx:8→Rd8
Rd8∧Rs8→Rd8
Rd8∧#xx:8→Rd8
（RdH：余り、RdL：商）
Rd16÷Rs8→Rd16
Rd8×Rs8→Rd16
Rd16-Rs16
2
Rd8-Rs8
2
Rd8-#xx:8
0-Rd→Rd
Rd8 10進補正→Rd8
2
2
2
Rd8-1→Rd8
Rd16-2→Rd16
2
2
Rd16-1→Rd16
@@aa —
オペレーション
2
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
アドレッシングモード／命令長（バイト）
付録
B
B
B
ROTR.B Rd
BSET #xx:3, Rd
BSET #xx:3, @Rd
BSET
B
ROTXR ROTXR.B Rd
ROTR
B
ROTXL.B Rd
ROTXL
B
B
SHLR.B Rd
SHLR
ROTL.B Rd
B
SHLL.B Rd
SHLL
ROTL
B
SHAR.B Rd
サ
イ
ズ
SHAR
ニーモニック
#xx:8/16
2
2
2
2
2
2
2
2
4
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
アドレッシングモード／命令長（バイト）
@@aa —
b7
b7
b7
b7
b7
b7
(#xx:3 of @Rd16)←1
(#xx:3 of Rd8)←1
C
C
0
C
b7
b0
b0
b0
b0
b0
b0
b0
オペレーション
C
C
C
0
C
—
—
—
—
—
—
—
—
—
I
—
—
—
—
—
—
—
—
—
H
—
—
0
N
—
—
Z
2
8
— —
2
2
2
2
2
2
2
実行
ステート
C 数
— —
0
0
0
0
0
0
0
V
コンディションコード
付録
447
448
BTST
BNOT
BCLR
BSET
B
B
B
BTST #xx:3, @aa:8
BTST Rn, Rd
B
BNOT Rn, @aa:8
BTST #xx:3, @Rd
B
BNOT Rn, @Rd
B
B
BNOT Rn, Rd
BTST #xx:3, Rd
B
BNOT #xx:3, @aa:8
B
BCLR Rn, @aa:8
B
B
BCLR Rn, @Rd
BNOT #xx:3, @Rd
B
BCLR Rn, Rd
B
B
BCLR #xx:3, @aa:8
BNOT #xx:3, Rd
B
B
BSET Rn, @aa:8
B
B
BSET Rn, @Rd
BCLR #xx:3, @Rd
B
BSET Rn, Rd
BCLR #xx:3, Rd
B
サ
イ
ズ
BSET #xx:3, @aa:8
ニーモニック
#xx:8/16
2
2
2
2
2
2
2
4
4
4
4
4
4
4
4
4
4
4
4
4
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
アドレッシングモード／命令長（バイト）
@@aa —
—
—
—
—
—
—
—
—
—
—
—
—
—
—
I
(Rn8 of Rd8)→Z
(#xx:3 of @aa:8)→Z
(#xx:3 of @Rd16)→Z
(#xx:3 of Rd8)→Z
(Rn8 of @aa:8)←(Rn8 of @aa:8)
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
H
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
N
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Z
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
2
6
6
2
8
8
2
8
8
2
8
8
2
8
8
2
8
8
2
8
実行
ステート
C 数
—
コンディションコード
(Rn8 of @Rd16)←(Rn8 of @Rd16) —
(Rn8 of Rd8)←(Rn8 of Rd8)
←(#xx:3 of @aa:8)
(#xx:3 of @aa:8)
←(#xx:3 of @Rd16)
(#xx:3 of @Rd16)
(#xx:3 of Rd8)←(#xx:3 of Rd8)
(Rn8 of @aa:8)←0
(Rn8 of @Rd16)←0
(Rn8 of Rd8)←0
(#xx:3 of @aa:8)←0
(#xx:3 of @Rd16)←0
(#xx:3 of Rd8)←0
(Rn8 of @aa:8)←1
(Rn8 of @Rd16)←1
(Rn8 of Rd8)←1
(#xx:3 of @aa:8)←1
オペレーション
付録
BOR
BIAND
BAND
BIST
BST
BILD
BLD
BTST
サ
イ
ズ
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
B
ニーモニック
BTST Rn, @Rd
BTST Rn, @aa:8
BLD #xx:3, Rd
BLD #xx:3, @Rd
BLD #xx:3, @aa:8
BILD #xx:3, Rd
BILD #xx:3, @Rd
BILD #xx:3, @aa:8
BST #xx:3, Rd
BST #xx:3, @Rd
BST #xx:3, @aa:8
BIST #xx:3, Rd
BIST #xx:3, @Rd
BIST #xx:3, @aa:8
BAND #xx:3, Rd
BAND #xx:3, @Rd
BAND #xx:3, @aa:8
BIAND #xx:3, Rd
BIAND #xx:3, @Rd
BIAND #xx:3, @aa:8
BOR #xx:3, Rd
BOR #xx:3, @Rd
BOR #xx:3, @aa:8
#xx:8/16
2
2
2
2
2
2
2
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
アドレッシングモード／命令長（バイト）
@@aa —
—
—
C→(#xx:3 of @Rd16)
C→(#xx:3 of @aa:8)
C∨(#xx:3 of @aa:8)→C
C∨(#xx:3 of @Rd16)→C
C∨(#xx:3 of Rd8)→C
C∧(#xx:3 of @aa:8)→C
C∧(#xx:3 of @Rd16)→C
C∧(#xx:3 of Rd8)→C
C∧(#xx:3 of @aa:8)→C
C∧(#xx:3 of @Rd16)→C
—
—
—
—
—
—
—
—
—
—
C→(#xx:3 of Rd8)
C∧(#xx:3 of Rd8)→C
—
—
—
—
—
—
—
—
—
—
—
I
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
H
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
N
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Z
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
—
—
—
—
—
—
—
6
6
2
6
6
2
6
6
2
8
8
2
8
8
2
6
6
2
6
6
2
6
6
実行
ステート
C 数
—
コンディションコード
C→(#xx:3 of @aa:8)
C→(#xx:3 of @Rd16)
C→(#xx:3 of Rd8)
(#xx:3 of @aa:8)→C
(#xx:3 of @Rd16)→C
(#xx:3 of Rd8)→C
(#xx:3 of @aa:8)→C
(#xx:3 of @Rd16)→C
(#xx:3 of Rd8)→C
(Rn8 of @aa:8)→Z
(Rn8 of @Rd16)→Z
オペレーション
付録
449
450
BCC
BIXOR
BXOR
BIOR
—
—
—
—
—
—
—
—
—
—
—
—
—
—
BCC d:8 (BHS d:8)
BCS d:8 (BLO d:8)
BNE d:8
BEQ d:8
BVC d:8
BVS d:8
BPL d:8
BMI d:8
BGE d:8
BLT d:8
BGT d:8
BLE d:8
B
BIXOR #xx:3, @Rd
BLS d:8
B
BIXOR #xx:3, Rd
BHI d:8
B
BXOR #xx:3, @aa:8
—
B
BXOR #xx:3, @Rd
BRN d:8 (BF d:8)
B
BXOR #xx:3, Rd
B
B
BIOR #xx:3, @aa:8
—
B
BIOR #xx:3, @Rd
BRA d:8 (BT d:8)
B
BIOR #xx:3, Rd
BIXOR #xx:3, @aa:8
サ
イ
ズ
ニーモニック
#xx:8/16
アドレッシングモード／命令長（バイト）
2
2
2
4
4
4
4
4
4
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
@@aa —
else next;
PC←PC+d:8
is true then
if condition
PC←PC+2
PC←PC+d:8
Z∨(N ⊕ V)=1
Z∨(N ⊕ V)=0
N ⊕ V=1
N ⊕ V=0
N=1
N=0
V=1
V=0
Z=1
Z=0
C=1
C=0
C∨Z=1
C∨Z=0
C ⊕ (#xx:3 of @aa:8)→C
C ⊕ (#xx:3 of @Rd16)→C
C ⊕ (#xx:3 of Rd8)→C
C ⊕ (#xx:3 of @aa:8)→C
C ⊕ (#xx:3 of @Rd16)→C
C ⊕ (#xx:3 of Rd8)→C
C∨(#xx:3 of @aa:8)→C
C∨(#xx:3 of @Rd16)→C
C∨(#xx:3 of Rd8)→C
分岐条件
オペレーション
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
H
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
N
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Z
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
V
C
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
コンディションコード
I
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
4
6
6
2
6
6
2
6
6
2
実行
ステート
数
付録
RTE
RTE
—
—
—
JSR @@aa:8
RTS
—
JSR @aa:16
RTS
—
JSR @Rn
JSR
—
JMP @@aa:8
—
—
JMP @aa:16
BSR d:8
—
JMP @Rn
サ
イ
ズ
BSR
JMP
ニーモニック
#xx:8/16
2
2
4
4
2
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
アドレッシングモード／命令長（バイト）
2
2
2
2
@@aa —
SP+2→SP
PC←@SP
SP+2→SP
CCR←@SP
SP+2→SP
PC←@SP
PC←@aa:8
PC→@SP
SP-2→SP
PC←aa:16
PC→@SP
SP-2→SP
PC←Rn16
PC→@SP
SP-2→SP
PC←PC+d:8
PC→@SP
SP-2→SP
PC←@aa:8
PC←aa:16
PC←Rn16
オペレーション
—
—
—
—
—
—
—
—
I
—
—
—
—
—
—
—
—
H
—
—
—
—
—
—
—
—
N
—
—
—
—
—
—
—
—
Z
—
—
—
—
—
—
—
—
V
—
—
—
—
—
—
—
10
8
8
8
6
6
8
6
4
実行
ステート
C 数
—
コンディションコード
付録
451
452
B
B
B
B
—
—
STC CCR, Rd
ANDC #xx:8, CCR
ORC #xx:8, CCR
XORC #xx:8, CCR
NOP
EEPMOV
ANDC
ORC
XORC
NOP
EEPMOV
2
2
2
2
#xx:8/16
アドレッシングモード／命令長（バイト）
2
2
Rn @Rn @(d:16, Rn) @-Rn/@Rn+ @aa:8/16 @(d:8, PC)
4
2
2
@@aa —
else next;
Until R4L=0
R4L-1→R4L
R6+1→R6
R5+1→R5
Repeat @R5→@R6
if R4L≠0
PC←PC+2
CCR ⊕ #xx:8→CCR
CCR∨#xx:8→CCR
CCR∧#xx:8→CCR
CCR→Rd8
Rs8→CCR
#xx:8→CCR
低消費電力状態に遷移
オペレーション
(6)：除数がゼロのとき1にセットされ、それ以外のとき"0"にクリアされます。
(5)：除数が負のとき1にセットされ、それ以外のとき"0"にクリアされます。
(4)：実行ステート数は、R4Lの設定値がｎのとき4n＋9となります（H8/3827Rシリーズ）。H8/3827Sシリーズでは4n＋8となります。
(3)：補正結果に桁上がりが発生したとき1にセットされ、それ以外のとき演算前の値を保持します。
(2)：演算結果がゼロのとき、演算前の値を保持し、それ以外のとき0にクリアされます。
【注】 (1)：ビット11から桁上がりまたはビット11へ桁下がりが発生したとき1にセットされ、それ以外のとき"0"にクリアされます。
B
LDC Rs, CCR
B
LDC #xx:8, CCR
LDC
STC
—
SLEEP
サ
イ
ズ
SLEEP
ニーモニック
—
—
—
—
—
—
—
—
H
—
—
—
—
N
—
—
—
—
Z
—
—
—
—
V
C
—
—
—
—
コンディションコード
I
(4)
2
2
2
2
2
2
2
2
実行
ステート
数
付録
付録
A.2 オペレーションコードマップ
表 A.2 にオペレーションコードマップを示します。表 A.2 では、命令コードの第 1 バイ
ト（第 1 ワードのビット 15∼8）についてのみ示しています。
第2バイトの最上位ビット（命令コードの第1ワードのビット7）が0の
場合を示します。
第2バイトの最上位ビット（命令コードの第1ワードのビット7）が1の
場合を示します。
453
454
STC
2
LDC
3
RTE
BNE
BST
BEQ
OR
XOR
AND
MOV
C
D
E
F
【注】 * PUSH、POP命令の機械語はMOV命令と同一です。
SUBX
ADD
BIST
BXOR
BAND
BLD
BIOR
BIXOR
BIAND
BILD
BSR
BCS
MOV
NEG
B
BOR
RTS
BCC
NOT
LDC
7
CMP
BTST
BLS
AND
ANDC
6
ADDX
BCLR
BHI
XOR
XORC
5
9
BNOT
DIVXU
BRN
OR
ORC
4
A
8
7
BSET
MULXU
5
6
BRA
4
3
2
1
SLEEP
1
ROTXL
ROTXR
SHLR
ROTL
ROTR
SHAL
SHAR
NOP
0
SHLL
0
LO
HI
BVC
8
SUB
ADD
MOV
BVS
9
JMP
BPL
DEC
INC
A
MOV*
EEPMOV
BMI
SUBS
ADDS
B
BGE
C
CMP
MOV
JSR
BGT
SUBX
ADDX
E
ビット操作命令
BLT
D
BLE
DAS
DAA
F
付録
表 A.2 オペレーションコードマップ
付録
A.3 命令実行ステート数
H8/300L CPU の各命令についての実行状態と実行ステート数の計算方法を示します。
表 A.4 に命令の実行状態として、命令実行中 に行われる命令フェッチ、データリード/
ライト等のサイクル数を示し、表 A.3 に各々のサイクルに必要なステート数を示します。
命令の実行ステート数は次の計算式で計算されます。
実行ステート数＝I・S I＋J・S J＋K・S K＋L・S L ＋M・S M＋N・S N
■実行ステート数計算例
（例） 内蔵 ROM より命令をフェッチし、内蔵 RAM をアクセスした場合
1. BSET #0, @FF00
表 A.4 より
I＝L＝2、J＝K＝M＝N＝0
表 A.3 より
S I＝2、S L ＝2
実行ステート数＝2×2＋2×2＝8
内蔵 ROM より命令をフェッチし、内蔵 ROM より分岐アドレスをリード、スタック領
域は内蔵 RAM とした場合
2
JSR @@30
表 A.4 より
I＝2、J＝K＝1、L＝M＝N＝0
表 A.3 より
S I＝S J＝S K＝2
実行ステート数＝2×2＋1×2＋1×2＝8
表 A.3 実行状態（サイクル）に要するステート数
アクセス対象
実行状態（サイクル）
内蔵メモリ
命令フェッチ
SI
分岐アドレスリード
SJ
スタック操作
SK
バイトデータアクセス
SL
ワードデータアクセス
SM
内部動作
SN
【注】
*
内蔵周辺モジュール
2
2 または 3*
1
内蔵周 辺モジュールによ って異なります 。詳細は、「2. 9.1 データアクセス に関する
注意事項」を参照してください。
455
付録
表 A.4 命令の実行状態 （サイクル数）
命令
フェッチ
命令
ADD
ADDS
ADDX
AND
I
ADD.B #xx:8, Rd
1
ADD.B Rs, Rd
1
ADD.W Rs, Rd
1
ADDS.W
#1, Rd
1
ADDS.W
#2, Rd
1
ADDX.B #xx:8, Rd
1
ADDX.B Rs, Rd
1
AND.B #xx:8, Rd
1
AND.B Rs, Rd
1
スリード
J
操作
K
バイトデー ワードデー
タアクセス タアクセス 内部動作
L
ANDC
ANDC #xx:8, CCR
BAND
BAND #xx:3, Rd
1
BAND #xx:3, @Rd
2
1
BAND #xx:3, @aa:8
2
1
BRA d:8 (BT d:8)
2
BRN d:8 (BF d:8)
2
BHI
d:8
2
BLS
d:8
2
Bcc
BCLR
BIAND
456
ニーモニック
分岐アドレ スタック
1
BCC d:8 (BHS d:8)
2
BCS d:8 (BLO d:8)
2
BNE
d:8
2
BEQ
d:8
2
BVC
d:8
2
BVS
d:8
2
BPL
d:8
2
BMI
d:8
2
BGE
d:8
2
BLT
d:8
2
BGT
d:8
2
BLE
d:8
2
BCLR #xx:3, Rd
1
BCLR #xx:3, @Rd
2
2
BCLR #xx:3, @aa:8
2
2
BCLR Rn, Rd
1
BCLR Rn, @Rd
2
2
BCLR Rn, @aa:8
2
2
BIAND #xx:3, Rd
1
BIAND #xx:3, @Rd
2
1
BIAND #xx:3, @aa:8
2
1
M
N
付録
命令
フェッチ
命令
分岐アドレ スタック
スリード
操作
バイトデー ワードデー
タアクセス タアクセス 内部動作
ニーモニック
I
BILD #xx:3, Rd
1
BILD #xx:3, @Rd
2
1
BILD #xx:3, @aa:8
2
1
BIOR #xx:3, Rd
1
BIOR #xx:3, @Rd
2
1
BIOR #xx:3, @aa:8
2
1
BIST #xx:3, Rd
1
BIST #xx:3, @Rd
2
2
BIST #xx:3, @aa:8
2
2
BIXOR #xx:3, Rd
1
BIXOR #xx:3, @Rd
2
1
BIXOR #xx:3, @aa:8
2
1
BLD #xx:3, Rd
1
BLD #xx:3, @Rd
2
1
BLD #xx:3, @aa:8
2
1
BNOT #xx:3, Rd
1
BNOT #xx:3, @Rd
2
2
BNOT #xx:3, @aa:8
2
2
BNOT Rn, Rd
1
BNOT Rn, @Rd
2
2
BNOT Rn, @aa:8
2
2
BOR #xx:3, Rd
1
BOR #xx:3, @Rd
2
1
BOR #xx:3, @aa:8
2
1
BSET #xx:3, Rd
1
BSET #xx:3, @Rd
2
2
BSET #xx:3, @aa:8
2
2
BSET Rn, Rd
1
BSET Rn, @Rd
2
2
BSET Rn, @aa:8
2
2
BSR
BSR d:8
2
BST
BST #xx:3, Rd
1
BST #xx:3, @Rd
2
2
BST #xx:3, @aa:8
2
2
BILD
BIOR
BIST
BIXOR
BLD
BNOT
BOR
BSET
J
K
L
M
N
1
457
付録
命令
分岐アドレ スタック
フェッチ
命令
BTST
BXOR
CMP
ニーモニック
2
1
BTST #xx:3, @aa:8
2
1
BTST Rn, Rd
1
BTST Rn, @Rd
2
1
BTST Rn, @aa:8
2
1
BXOR #xx:3, Rd
1
BXOR #xx:3, @Rd
2
1
BXOR #xx:3, @aa:8
2
1
CMP.B #xx:8, Rd
1
CMP.B Rs, Rd
1
CMP.W Rs, Rd
1
DAS
DAS.B Rd
1
DEC
DEC.B Rd
1
DIVXU.B Rs, Rd
EEPMOV EEPMOV
JSR
LDC
MOV
L
BTST #xx:3, @Rd
1
JMP
K
タアクセス タアクセス 内部動作
1
DAA.B Rd
INC
J
操作
BTST #xx:3, Rd
DAA
DIVXU
458
I
スリード
バイトデー ワードデー
M
N
1
12
1
2
INC.B Rd
2n＋2*
2
1*
1
JMP @Rn
2
JMP @aa:16
2
JMP @@aa:8
2
JSR @Rn
2
1
JSR @aa:16
2
1
JSR @@aa:8
2
LDC #xx:8, CCR
1
LDC Rs, CCR
1
MOV.B #xx:8, Rd
1
MOV.B Rs, Rd
1
MOV.B @Rs, Rd
1
1
MOV.B @(d:16, Rs), Rd
2
1
MOV.B @Rs+, Rd
1
1
MOV.B @aa:8, Rd
1
1
MOV.B @aa:16, Rd
2
1
2
1
1
2
2
1
2
付録
命令
フェッチ
命令
MOV
ニーモニック
I
分岐アドレ スタック
スリード
J
操作
K
バイトデー ワードデー
タアクセス タアクセス 内部動作
L
M
MOV.B Rs, @Rd
1
1
MOV.B Rs, @(d:16, Rd)
2
1
MOV.B Rs, @-Rd
1
1
MOV.B Rs, @aa:8
1
1
MOV.B Rs, @aa:16
2
1
MOV.W #xx:16, Rd
2
MOV.W Rs, Rd
1
MOV.W @Rs, Rd
1
1
MOV.W @(d:16, Rs), Rd
2
1
MOV.W @Rs+, Rd
1
1
MOV.W @aa:16, Rd
2
1
MOV.W Rs, @Rd
1
1
MOV.W Rs, @(d:16, Rd)
2
1
MOV.W Rs, @-Rd
1
1
MOV.W Rs, @aa:16
2
1
MULXU
MULXU.B Rs, Rd
1
NEG
NEG.B Rd
1
NOP
NOP
1
NOT
NOT.B Rd
1
OR
OR.B #xx:8, Rd
1
OR.B Rs, Rd
1
N
2
2
2
12
ORC
ORC #xx:8, CCR
1
ROTL
ROTL.B Rd
1
ROTR
ROTR.B Rd
ROTXL
ROTXL.B Rd
ROTXR
ROTXR.B Rd
1
RTE
RTE
2
2
2
RTS
RTS
2
1
2
SHAL
SHAL.B Rd
SHAR
SHAR.B Rd
SHLL
SHLL.B Rd
SHLR
SHLR.B Rd
1
SLEEP
SLEEP
1
STC
STC CCR, Rd
1
SUB
SUB.B Rs, Rd
1
SUB.W Rs, Rd
1
SUBS.W #1, Rd
1
SUBS.W #2, Rd
1
SUBS
1
1
1
1
1
459
付録
命令
フェッチ
命令
ニーモニック
I
分岐アドレ スタック
スリード
J
操作
バイトデー ワードデー
タアクセス タアクセス 内部動作
K
M
N
POP
POP Rd
1
1
2
PUSH
PUSH Rs
1
1
2
SUBX
SUBX.B #xx:8, Rd
1
SUBX.B Rs, Rd
1
XOR.B #xx:8, Rd
1
XOR.B Rs, Rd
1
XOR
XORC
【注】
XORC #xx:8, CCR
1
* 1 n は R4 L の設定値です｡ ソース側、デスティネーション側のアクセスが、それぞれ（n
＋1）回行われます｡
*2 H8/3827R シリーズでは 1、H8/3827S シリーズでは 0。
460
L
付録
B. 内部 I/Oレジスタ一覧
B.1 アドレス一覧
下位
アドレス
H'90
ビット名
レジスタ名
WEGR
ビット 7
ビット 6
ビット 5
ビット 4
ビット 3
ビット 2
ビット 1
ビット 0 モジュール名
システム
WKEGS7 WKEGS6 WKEGS 5 WKEGS 4 WKEGS 3 WKEGS 2 WKEGS 1 WKEGS 0
コントロール
H'91
SPCR
―
―
SPC32
SPC31
H'92
CWOSR
―
―
―
―
―
―
―
H'95
ECCSR
OVH
OVL
―
CH2
CUEH
CUEL
CRCH
H'96
ECH
ECH7
ECH6
H'97
ECL
ECL7
H'98
SMR31
COM31
CHR31
PE31
PM31
STOP31
MP31
CKS311
CKS310
H'99
BRR31
BRR317
BRR316
BRR315
BRR314
BRR313
BRR312
BRR311
BRR310
H'9A
SCR31
TIE31
H'9B
TDR31
TDR317
H'9C
SSR31
H'9D
SCINV3
SCINV2
SCINV1
SCINV0
SCI
タイマ A
CWOS
H'93
H'94
ECL6
RIE31
ECH5
ECL5
ECH4
ECL4
ECH3
ECH2
ECL3
ECH1
ECL2
MPIE31
CRCL
ECH0
ECL1
TEIE31
非同期
イベント
ECL0カウンタ
TE31
RE31
CKE311
CKE310
TDR316
TDR315
TDR314
TDR313
TDR312
TDR311
TDR310
TDRE31
RDRF31
OER31
FER31
PER31
TEND31
MPBR31
MPBT31
RDR31
RDR317
RDR316
RDR315
RDR314
RDR313
RDR312
RDR311
RDR310
H'A8
SMR32
COM32
CHR32
PE32
PM32
STOP32
MP32
CKS321
CKS320
H'A9
BRR32
BRR327
BRR326
BRR325
BRR324
BRR323
BRR322
BRR321
BRR320
H'AA
SCR32
TIE32
H'AB
TDR32
TDR327
H'AC
SSR32
H'AD
RDR32
SCI31
H'9E
H'9F
H'A0
H'A1
H'A2
H'A3
H'A4
H'A5
H'A6
H'A7
RIE32
TE32
RE32
MPIE32
TDR326
TDR325
TDR324
TDR323
TDR322
TDR321
TDR320
TDRE32
RDRF32
OER32
FER32
PER32
TEND32
MPBR32
MPBT32
RDR327
RDR326
RDR325
RDR324
RDR323
TEIE32
RDR322
CKE321
RDR321
CKE320
SCI32
RDR320
H'AE
H'AF
461
付録
下位
アドレス
ビット名
レジスタ名
ビット 7
ビット 6
ビット 5
TMA6
TMA5
H'B0
TMA
TMA7
H'B1
TCA
TCA7
TCA6
H'B2
TCSRW
B6WI
TCWE
H'B3
TCW
TCW7
H'B4
TMC
TMC7
H'B5
TCC/TLC
TCC7/
TLC7
ビット 4
ビット 3
ビット 2
ビット 1
―
TMA3
TMA2
TMA1
TCA5
B4WI
TCW6
TCW5
TMC6
TCA4
TCA3
TCSRWE
TCA2
B2WI
ビット 0 モジュール名
TCA1
WDON
TCA0
BOWI
TCW1
ドッグタイマ
TCW3
TCW2
TCW0
―
―
TMC2
TMC1
TMC0
TCC6/
TCC5/
TCC4/
TCC3/
TCC2/
TCC1/
TCC0/
TLC6
TLC5
TLC4
TLC3
TLC2
TLC1
TLC0
H'B6
TCRF
TOLH
CKSH2
CKSH1
CKSH0
TOLL
CKSL2
CKSL1
H'B7
TCSRF
OVFH
CMFH
OVIEH
CCLRH
OVFL
CMFL
OVIEL
H'B8
TCFH
TCFH7
TCFH6
TCFH5
TCFH4
TCFH3
TCFH2
TCFH1
H'B9
TCFL
TCFL7
H'BA
OCRFH
OCRFH7
H'BB
OCRFL
OCRFL7
H'BC
TMG
OVFH
TCFL6
TCFL5
OCRFH6
OCRFH5
OCRFL6
OVFL
TCFL4
OCRFH4
OCRFL5
OCRFL4
OVIE
IIEGS
H'BD
ICRGF
ICRGF7
ICRGF6
ICRGF5
H'BE
ICRGR
ICRGR7
ICRGR6
ICRGR5
DTS0
CMX
TCFL3
OCRFH3
TCFL2
OCRFH2
OCRFL3
ICRGF4
ICRGR4
CCLRL
TCFH0タイマ F
TCFL1
OCRFH1
CCLR0
CKS1
ICRGF2
ICRGR3
TCFL0
OCRFH0
OCRFL1
ICRGF3
タイマ C
CKSL0
OCRFL2
CCLR1
OCRFL0
CKS0
ICRGF0
タイマ G
ICRGF1
ICRGR2
ウォッチ
WRST
TCW4
TMC5
タイマ A
TMA0
ICRGR1
ICRGR0
H'BF
H'C0
LPCR
DTS1
H'C1
LCR
―
H'C2
LCR2
H'C4
SGX
SGS3
SGS2
CKS3
SGS1
CKS2
SGS0
CKS0 コントローラ
PSW
ACT
DISP
LCDAB
―
―
―
ADRRH
ADR9
ADR8
ADR7
ADR6
ADR5
ADR4
ADR3
ADR2
H'C5
ADRRL
ADR1
ADR0
―
―
―
―
―
―
H'C6
AMR
CKS
TRGE
―
―
CH3
CH2
CH1
CH0
H'C7
ADSR
ADSF
―
―
―
―
―
―
―
H'C8
PMR1
IRQ3
IRQ2
IRQ1
PMR3
AEVL
AEVH
WDCKS
CDS3
CKS1
CDS2
LCD
CDS1
CDS0
／ドライバ
H'C3
IRQ4
TMIG
TMOFH
TMOFL
A/D 変換器
TMOW
H'C9
H'CA
NCS
IRQ0
RESO
UD
PWM
I/O
ポート
H'CB
H'CC
PMR5
WKP7
WKP6
WKP5
WKP4
WKP3
WKP2
WKP1
WKP0
―
―
―
―
PWCR1
PWCR0
H'CD
H'CE
H'CF
H'D0
PWCR
―
―
H'D1
PWDRU
―
―
H'D2
PWDRL
PWDRL7
PWDRL6
PWDRL5
PDR1
P17
P16
P15
PWDRU5 PWDRU4
PWDRL4
PWDRU3 PWDRU2
PWDRL3
PWDRU1
PWDRL2
PWDRU0
PWDRL1
14 ビット
PWM
PWDRL0
H'D3
H'D4
462
P14
P13
P12
P11
P10
I/O
ポート
付録
下位
アドレス
ビット名
レジスタ名
ビット 7
ビット 6
ビット 5
ビット 4
ビット 3
ビット 2
ビット 1
P35
P34
P33
P32
P31
ビット 0 モジュール名
H'D5
H'D6
PDR3
P37
P36
H'D7
PDR4
―
―
H'D8
PDR5
P57
P56
P55
P54
P53
P52
P51
P50
H'D9
PDR6
P67
P66
P65
P64
P63
P62
P61
P60
H'DA
PDR7
P77
P76
P75
P74
P73
P72
P71
P70
H'DB
PDR8
P87
P86
P85
P84
P83
P82
P81
P80
H'DD
PDRA
―
―
―
H'DE
PDRB
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
H'E0
PUCR1
PUCR17
PUCR16
PUCR15
PUCR14
PUCR13
PUCR12
PUCR11
PUCR10
H'E1
PUCR3
PUCR37
PUCR36
PUCR35
PUCR34
PUCR33
PUCR32
PUCR31
PUCR30
H'E2
PUCR5
PUCR57
PUCR56
PUCR55
PUCR54
PUCR53
PUCR52
PUCR51
PUCR50
H'E3
PUCR6
PUCR67
PUCR66
PUCR65
PUCR64
PUCR63
PUCR62
PUCR61
PUCR60
H'E4
PCR1
PCR17
PCR16
PCR15
PCR14
PCR13
PCR12
PCR11
PCR10
H'E6
PCR3
PCR37
PCR36
PCR35
PCR34
PCR33
PCR32
PCR31
PCR30
H'E7
PCR4
H'E8
PCR5
PCR57
PCR56
PCR55
PCR54
PCR53
PCR52
PCR51
PCR50
H'E9
PCR6
PCR67
PCR66
PCR65
PCR64
PCR63
PCR62
PCR61
PCR60
H'EA
PCR7
PCR77
PCR76
PCR75
PCR74
PCR73
PCR72
PCR71
PCR70
H'EB
PCR8
PCR87
PCR86
PCR85
PCR84
PCR83
PCR82
PCR81
PCR80
―
―
P43
P42
P30
P41
P40
I/O
ポート
H'DC
―
PA3
PA2
PA1
PA0
H'DF
H'E5
―
―
―
―
―
PCR42
PCR41
I/Oポート
PCR40
H'EC
H'ED
PCRA
―
―
―
―
PCRA3
PCRA2
PCRA1
―
MA1
PCRA0
H'EE
H'EF
H'F0
SYSCR1
SSBY
STS2
STS1
H'F1
SYSCR2
―
―
―
NESEL
H'F2
IEGR
―
―
―
IEG4
H'F3
IENR1
IENTA
―
IENWP
IEN4
IEN3
IEN2
H'F4
IENR2
IENDT
―
IENTG
IENTFH
IENTFL
H'F6
IRR1
IRRTA
―
IRRI4
IRRI3
IRRI2
H'F7
IRR2
IRRDT
―
IRRTG
IRRTFH
IRRTFL
IENAD
STS0
LSON
DTON
IEG3
MSON
IEG2
MA0
SA1
SA0
IEG1
IEG0 システム
IEN1
IEN0
コントロール
IENTC
IENEC
H'F5
―
IRRAD
IRRI1
IRRTC
IRRI0
IRREC
H'F8
463
付録
下位
アドレス
ビット名
レジスタ名
ビット 7
IWPF7
ビット 6
H'F9
IWPR
IWPF6
H'FA
CKSTPR1
―
S31CKSTP
H'FB
CKSTPR2
―
―
ビット 5
ビット 4
IWPF5
ビット 3
IWPF4
IWPF3
ビット 1
IWPF2
ビット 0 モジュール名
IWPF1
IWPF0
システム
S32CKSTP ADCKSTP TGCKSTP TFCKSTP TCCKSTP TACKSTP
コントロール
―
―
AECKSTP WDCKSTP PWCKSTP LDCKSTP
H'FC
H'FD
H'FE
H'FF
〈記号説明〉
SCI：シリアルコミュニケーションインタフェース
464
ビット 2
付録
B.2 機能一覧
レジスタ名です。
このレジスタがマッピングされている
アドレスを示します。
レジスタの略称です。
内蔵周辺モジュール名です。
TMC タイマモードレジスタC
タイマC
H'B4
ビット番号です。
ビット：
初期値を示します。
初期値：
可能なアクセスを示します。
R
リードのみ可能
W
ライトのみ可能
7
6
5
TMC7 TMC6 TMC5
0
R/W ： R/W
4
3
—
—
2
1
0
TMC2 TMC1 TMC0
0
0
1
1
0
0
0
R/W
R/W
—
—
R/W
R/W
R/W
各ビットの略称と位置を示します。
なお、"—"はリザーブビットを
意味します。
クロックセレクト
R/W リード／ライト可能
0
0
0
内部クロック
φ/8192
0
0
1
内部クロック
φ/2048
0
1
0
内部クロック
φ/512
0
1
1
内部クロック
φ/64
1
0
0
内部クロック
φ/16
1
0
1
内部クロック
φ/4
1
1
0
内部クロック
φw/4
1
1
1
ビットの正式名称です。
設定値と動作を示します。
外部イベント（TMIC）を立ち上がり／
立ち下がりエッジでカウント
カウントアップ／ダウン制御
0
0
0
1
TCCは、アップカウンタ
TCCは、ダウンカウンタ
UD端子入力によるハードウェア制御
1
*
UD端子入力が"High"レベルならばダウン
カウンタ、"Low"レベルならばアップカウンタ
* Don't care
オートリロード機能選択
0
インターバル機能を選択
1
オートリロード機能を選択
465
付録
WEGR ウェイクアップエッジセレクトレジスタ
ビット ：
7
6
5
H'90
4
3
システムコントロール
2
1
0
WKEGS7 WKEGS6 WKEGS5 WKEGS4 WKEGS3 WKEGS2 WKEGS1 WKEGS0
初期値 ：
R/W ：
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
WKPn端子入力エッジ切り替え
0 WKPnの立ち下がりエッジを検出
1 WKPnの立ち上がりエッジを検出
（n=0∼7）
SPCR シリアルポートコントロールレジスタ
ビット ：
初期値 ：
R/W ：
7
6
—
—
1
—
1
—
5
H'91
4
3
SCI
2
1
0
SPC32 SPC31 SCINV3 SCINV2 SCINV1 SCINV0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
RXD31端子入力データ反転切り替え
0 RXD31の入力データを反転しない
1 RXD31の入力データを反転する
TXD31端子出力データ反転切り替え
0 TXD31の出力データを反転しない
1 TXD31の出力データを反転する
RXD32端子入力データ反転切り替え
0 RXD32の入力データを反転しない
1 RXD32の入力データを反転する
TXD32端子出力データ反転切り替え
0 TXD32の出力データを反転しない
1 TXD32の出力データを反転する
P35/TXD31端子機能切り替え
0 P35入出力端子として機能
1 TXD31出力端子として機能
P42/TXD32端子機能切り替え
0 P42入出力端子として機能
1 TXD32出力端子として機能
466
付録
CWOSR サブクロック出力セレクトレジスタ
ビット ：
初期値 ：
R/W ：
H'92
タイマA
7
6
5
4
3
2
1
0
—
—
—
—
—
—
—
CWOS
1
R
1
R
1
R
1
R
1
R
1
R
1
R
0
R/W
TMOW端子クロックセレクト
0 TMAで指定したクロックを出力する
1 φWを出力する
467
付録
ECCSR イベントカウンタコントロール／ステータスレジスタ
ビット ：
H'95
AEC
7
6
5
4
3
2
1
0
OVH
OVL
—
CH2
CUEH
CUEL
CRCH
CRCL
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
初期値 ：
0
0
R/W ： R/(W)* R/(W)*
カウンタリセット制御
0 ECLをリセット
1 ECLのリセットを解除し、カ
ウントアップ機能を許可
カウンタリセット制御
0 ECHをリセット
1 ECHのリセットを解除し、カウント
アップ機能を許可
カウントアップイネーブルL
0 ECLのイベントクロックの入力を禁止。
ECLの値を保持
1 ECLのイベントクロックの入力を許可
カウントアップイネーブルH
0 ECHのイベントクロックの入力を禁止。ECHの値を保持
1 ECHのイベントクロックの入力を許可
チャネル選択
0 ECH、ECLを連結した1チャネルの16ビットイベントカウンタとし
て使用します
1 ECH、ECLを連結した2チャネルの8ビットイベントカウンタとし
て使用します
カウンタオーバフローL
0 ECLがオーバフローしていない
1 ECLがオーバフローした
カウンタオーバフローH
0 ECHがオーバフローしていない
1 ECHがオーバフローした
【注】 * フラグクリアのための0ライトのみ可能
468
付録
ECH イベントカウンタH
ビット ：
初期値 ：
R/W ：
H'96
AEC
7
6
5
4
3
2
1
0
ECH7
ECH6
ECH5
ECH4
ECH3
ECH2
ECH1
ECH0
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
カウント値
【注】 ECHを上位、ECLを下位とする16ビットイベントカウンタ（EC）
としても使用できます。
ECL イベントカウンタL
ビット ：
初期値 ：
R/W ：
H'97
AEC
7
6
5
4
3
2
1
0
ECL7
ECL6
ECL5
ECL4
ECL3
ECL2
ECL1
ECL0
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
カウント値
【注】 ECHを上位、ECLを下位とする16ビットイベントカウンタ（EC）
としても使用できます。
469
付録
SMR31 シリアルモードレジスタ31
ビット ：
7
6
5
COM31 CHR31
初期値 ：
R/W ：
0
R/W
0
R/W
PE31
0
R/W
H'98
4
SCI31
3
2
1
0
PM31 STOP31 MP31 CKS311 CKS310
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
クロックセレクト1、0
0 φクロック
0
1 φw/2クロック
0
0 φ/16クロック
1
1 φ/64クロック
1
マルチプロセッサモード
0 マルチプロセッサ通信機能を禁止
1 マルチプロセッサ通信機能を許可
ストップビットレングス
0 1ストップビット
1 2ストップビット
パリティモード
0 偶数パリティ
1 奇数パリティ
パリティイネーブル
0 パリティビットの付加およびチェックを禁止
1 パリティビットの付加およびチェックを許可
キャラクタレングス
0 8ビットデータ／5ビットデータ
1 7ビットデータ／5ビットデータ
コミュニケーションモード
0 調歩同期式モード
1 クロック同期式モード
BRR31 ビットレートレジスタ31
ビット ：
7
6
5
H'99
4
SCI31
3
2
1
0
BRR317 BRR316 BRR315 BRR314 BRR313 BRR312 BRR311 BRR310
初期値 ：
R/W ：
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
シリアル送信／受信のビットレートを設定
470
1
R/W
付録
SCR31 シリアルコントロールレジスタ31 H'9A
ビット ：
初期値 ：
R/W ：
4
SCI31
7
6
5
3
TIE31
RIE31
TE31
RE31 MPIE31 TEIE31 CKE311 CKE310
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
2
0
R/W
1
0
R/W
0
0
R/W
クロックイネーブル
説 明
ビット1 ビット0
クロックソース
コミュニケーションモード
SCK3端子機能
CKE311 CKE310
内部クロック
調歩同期式
入出力ポート
0
0
クロック同期式 内部クロック 同期クロック出力
内部クロック
調歩同期式
クロック出力
1
0
クロック同期式 リザーブ（本組み合わせは指定しない）
調歩同期式
クロック出力
外部クロック
0
1
クロック同期式 外部クロック 同期クロック入力
調歩同期式
リザーブ（本組み合わせは指定しない）
1
1
クロック同期式 リザーブ（本組み合わせは指定しない）
トランスミットエンドインタラプトイネーブル
0 送信終了割り込み要求（TEI）を禁止
1 送信終了割り込み要求（TEI）を許可
マルチプロセッサインタラプトイネーブル
マルチプロセッサ割り込み要求を禁止（通常の受信動作）
0 〔クリア条件〕
マルチプロセッサビットが1のデータを受信したとき
マルチプロセッサ割り込み要求を許可
マルチプロセッサビットが1のデータを受け取るまで受信割り込み
要求（RXI）、受信エラー割り込み要求（ERI）、および、シリアル
1
ステータスレジスタ（SSR）のRDRF、FER、OERの各フラグの
セットを禁止
レーシブイネーブル
0 受信動作を禁止（RXD端子は入出力ポート）
1 受信動作を許可（RXD端子はレシーブデータ端子）
トランスミットイネーブル
0 送信動作を禁止（TXD端子は入出力ポート）
1 送信動作を許可（TXD端子はトランスミットデータ端子）
レシーブインタラプトイネーブル
受信データフル割り込み要求（RXI）、および受信エラー割り込み要求
0
（ERI）を禁止
受信データフル割り込み要求（RXI）、および受信エラー割り込み要求
1
（ERI）を許可
トランスミットインタラプトイネーブル
0 送信データエンプティ割り込み要求（TXI）の禁止
1 送信データエンプティ割り込み要求（TXI）の許可
471
付録
TDR31 トランスミットデータレジスタ31
ビット ：
7
6
5
4
H'9B
3
SCI31
2
1
0
TDR317 TDR316 TDR315 TDR314 TDR313 TDR312 TDR311 TDR310
初期値 ：
R/W ：
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
TSRへの転送用データ
472
1
R/W
1
R/W
1
R/W
付録
SSR31 シリアルステータスレジスタ31
ビット ：
7
6
5
H'9C
4
SCI31
3
2
1
0
TDRE31 RDRF31 OER31 FER31 PER31 TEND31 MPBR31MPBT31
初期値 ：
1
0
0
0
0
R/W ： R/(W)* R/(W)* R/(W)* R/(W)* R/(W)*
1
R
0
R
0
R/W
マルチプロセッサビットトランスファ
0 マルチプロセッサビット0を送信
1 マルチプロセッサビット1を送信
マルチプロセッサビットレシーブ
0 マルチプロセッサビットが0のデータを受信
1 マルチプロセッサビットが1のデータを受信
トランスミットエンド
送信中
〔クリア条件〕
0
（1）TDRE31＝1の状態をリードした後、TDRE31に0をライトしたとき
（2）命令でTDR31にデータをライトしたとき
送信終了
〔セット条件〕
1
（1）シリアルコントロールレジスタ31（SCR31）のTE31が0のとき
（2）送信キャラクタ最後尾のビットの送信時に、TDRE31が1であったとき
パリティエラー
受信中、または正常に受信完了
0
〔クリア条件〕 PER31＝1の状態をリードした後、0をライトしたとき
受信時にパリティエラー発生
〔セット条件〕 受信時に受信データとパリティビットを合わせた1の数がシリアル
1
モードレジスタ（SMR31）のパリティモード（PM31）で設定したパリティと一致しな
かったとき
フレーミングエラー
受信中、または正常に受信完了
0
〔クリア条件〕 FER31＝1の状態をリードした後、0をライトしたとき
受信時にフレーミングエラー発生
1 〔セット条件〕 受信終了時に受信データの最後尾のストップビットが1であるかどうか
をチェックし、ストップビットが0であったとき
オーバランエラー
受信中、または受信完了
0
〔クリア条件〕 OER31＝1の状態をリードした後、0をライトしたとき
受信時にオーバランエラー発生
1
〔セット条件〕 RDRF31が1の状態で次のシリアル受信を完了したとき
レシーブデータレジスタフル
RDR31に受信データ未格納
0 〔クリア条件〕（1）RDRF31＝1の状態をリードした後、0をライトしたとき
（2）命令でRDR31のデータをリードしたとき
RDR31に受信データ格納
1
〔セット条件〕 受信が正常終了し、RSR31からRDR31へ受信データが転送されたとき
トランスミットデータレジスタエンプティ
TDR31にライトされた送信データがTSR31に転送されていない
0 〔クリア条件〕（1）TDRE31＝1の状態をリードした後、0をライトしたとき
（2）命令でTDR31へデータをライトしたとき
TDR31に送信データがライトされていない、またはTDR31にライトされた送信データがTSR31に転送
1 された
〔セット条件〕（1）シリアルコントロールレジスタ31（SCR31）のTE31が0のとき
（2）TDR31からTSR31にデータ転送が行われたとき
【注】 * フラグをクリアにするための0ライトのみ可能
473
付録
RDR31 レシーブデータレジスタ31
ビット ：
7
6
5
H'9D
4
SCI31
3
2
1
0
RDR317 RDR316 RDR315 RDR314 RDR313 RDR312 RDR311 RDR310
初期値 ：
R/W ：
0
R
0
R
0
R
0
R
0
R
0
R
シリアル受信データを格納
474
0
R
0
R
付録
SMR32 シリアルモードレジスタ32
ビット ：
7
6
5
COM32 CHR32
初期値 ：
R/W ：
0
R/W
0
R/W
PE32
0
R/W
H'A8
4
SCI32
3
2
1
0
PM32 STOP32 MP32 CKS321 CKS320
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
クロックセレクト1、0
0 φクロック
0
1 φw/2クロック
0
0 φ/16クロック
1
1 φ/64クロック
1
マルチプロセッサモード
0 マルチプロセッサ通信機能を禁止
1 マルチプロセッサ通信機能を許可
ストップビットレングス
0 1ストップビット
1 2ストップビット
パリティモード
0 偶数パリティ
1 奇数パリティ
パリティイネーブル
0 パリティビットの付加およびチェックを禁止
1 パリティビットの付加およびチェックを許可
キャラクタレングス
0 8ビットデータ／5ビットデータ
1 7ビットデータ／5ビットデータ
コミュニケーションモード
0 調歩同期式モード
1 クロック同期式モード
BRR32 ビットレートレジスタ32
ビット ：
7
6
5
H'A9
4
SCI32
3
2
1
0
BRR327 BRR326 BRR325 BRR324 BRR323 BRR322 BRR321 BRR320
初期値 ：
R/W ：
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
シリアル送信／受信のビットレートを設定
475
付録
SCR32 シリアルコントロールレジスタ32
ビット ：
初期値 ：
R/W ：
4
H'AA
SCI32
7
6
5
3
TIE32
RIE32
TE32
RE32 MPIE32 TEIE32 CKE321 CKE320
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
2
0
R/W
1
0
R/W
0
0
R/W
クロックイネーブル
説 明
ビット1 ビット0
クロックソース
コミュニケーションモード
SCK3端子機能
CKE321 CKE320
内部クロック
調歩同期式
入出力ポート
0
0
クロック同期式 内部クロック 同期クロック出力
内部クロック
調歩同期式
クロック出力
1
0
クロック同期式 リザーブ（本組み合わせは指定しない）
調歩同期式
クロック出力
外部クロック
0
1
クロック同期式 外部クロック 同期クロック入力
調歩同期式
リザーブ（本組み合わせは指定しない）
1
1
クロック同期式 リザーブ（本組み合わせは指定しない）
トランスミットエンドインタラプトイネーブル
0 送信終了割り込み要求（TEI）を禁止
1 送信終了割り込み要求（TEI）を許可
マルチプロセッサインタラプトイネーブル
マルチプロセッサ割り込み要求を禁止（通常の受信動作）
0 〔クリア条件〕
マルチプロセッサビットが1のデータを受信したとき
マルチプロセッサ割り込み要求を許可
マルチプロセッサビットが1のデータを受け取るまで受信割り込み
要求（RXI）、受信エラー割り込み要求（ERI）、および、シリア
1
ルステータスレジスタ（SSR）のRDRF、FER、OERの各フラグの
セットを禁止
レシーブイネーブル
0 受信動作を禁止（RXD端子は入出力ポート）
1 受信動作を許可（RXD端子はレシーブデータ端子）
トランスミットイネーブル
0 送信動作を禁止（TXD端子は入出力ポート）
1 送信動作を許可（TXD端子はトランスミットデータ端子）
レシーブインタラプトイネーブル
受信データフル割り込み要求（RXI）、および受信エラー割り込み要求
0
（ERI）を禁止
受信データフル割り込み要求（RXI）、および受信エラー割り込み要求
1
（ERI）を許可
トランスミットインタラプトイネーブル
0 送信データエンプティ割り込み要求（TXI）の禁止
1 送信データエンプティ割り込み要求（TXI）の許可
476
付録
TDR32 トランスミットデータレジスタ32
ビット ：
7
6
5
4
H'AB
3
SCI32
2
1
0
TDR327 TDR326 TDR325 TDR324 TDR323 TDR322 TDR321 TDR320
初期値 ：
R/W ：
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
TSRへの転送用データ
477
付録
SSR32 シリアルステータスレジスタ32 H'AC
ビット ：
7
6
5
4
SCI32
3
2
1
0
TDRE32 RDRF32 OER32 FER32 PER32 TEND32 MPBR32MPBT32
初期値 ：
1
0
0
0
0
R/W ： R/(W)* R/(W)* R/(W)* R/(W)* R/(W)*
1
R
0
R
0
R/W
マルチプロセッサビットトランスファ
0 マルチプロセッサビット0を送信
1 マルチプロセッサビット1を送信
マルチプロセッサビットレシーブ
0 マルチプロセッサビットが0のデータを受信
1 マルチプロセッサビットが1のデータを受信
トランスミットエンド
送信中
〔クリア条件〕
0
（1）TDRE32＝1の状態をリードした後、TDRE32に0をライトしたとき
（2）命令でTDR32にデータをライトしたとき
送信終了
〔セット条件〕
1
（1）シリアルコントロールレジスタ32（SCR32）のTE32が0のとき
（2）送信キャラクタ最後尾のビットの送信時に、TDRE32が1であったとき
パリティエラー
受信中、または正常に受信完了
0
〔クリア条件〕 PER32＝1の状態をリードした後、0をライトしたとき
受信時にパリティエラー発生
〔セット条件〕 受信時に受信データとパリティビットを合わせた1の数がシリアル
1
モードレジスタ（SMR32）のパリティモード（PM32）で設定したパリティと一致しな
かったとき
フレーミングエラー
受信中、または正常に受信完了
0
〔クリア条件〕 FER32＝1の状態をリードした後、0をライトしたとき
受信時にフレーミングエラー発生
1 〔セット条件〕 受信終了時に受信データの最後尾のストップビットが1であるかどうか
をチェックし、ストップビットが0であったとき
オーバランエラー
受信中、または受信完了
0
〔クリア条件〕 OER32＝1の状態をリードした後、0をライトしたとき
受信時にオーバランエラー発生
1
〔セット条件〕 RDRF32が1の状態で次のシリアル受信を完了したとき
レシーブデータレジスタフル
RDR32に受信データ未格納
0 〔クリア条件〕（1）RDRF32＝1の状態をリードした後、0をライトしたとき
（2）命令でRDR32のデータをリードしたとき
RDR32に受信データ格納
1
〔セット条件〕 受信が正常終了し、RSR32からRDR32へ受信データが転送されたとき
トランスミットデータレジスタエンプティ
TDR32にライトされた送信データがTSR32に転送されていない
0 〔クリア条件〕（1）TDRE32＝1の状態をリードした後、0をライトしたとき
（2）命令でTDR32へデータをライトしたとき
TDR32に送信データがライトされていない、またはTDR32にライトされた送信データがTSR32に転送
1
された
〔セット条件〕（1）シリアルコントロールレジスタ32（SCR32）のTE32が0のとき
（2）TDR32からTSR32にデータ転送が行われたとき
【注】 * フラグをクリアにするための0ライトのみ可能
478
付録
RDR32 レシーブデータレジスタ32 H'AD
ビット ：
7
6
5
4
SCI32
3
2
1
0
RDR327 RDR326 RDR325 RDR324 RDR323 RDR322 RDR321 RDR320
初期値 ：
R/W ：
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
シリアル受信データを格納
TMA タイマモードレジスタA
ビット ：
初期値 ：
R/W ：
H'B0
タイマA
7
6
5
4
3
2
1
0
TMA7
TMA6
TMA5
—
TMA3
TMA2
TMA1
TMA0
0
R/W
0
R/W
0
R/W
1
—
0
R/W
0
R/W
0
R/W
0
R/W
内部クロックセレクト
TMA3 TMA2 TMA1 TMA0
0
0
1
0
0
1
1
0
0
0
1
1
0
1
1
0
0
1
0
0
1
1
1
0
0
1
1
0
1
1
プリスケーラ分周比またはオーバフロー周期
φ/8192
PSS
φ/4096
PSS
φ/2048
PSS
φ/512
PSS
φ/256
PSS
φ/128
PSS
φ/32
PSS
φ/8
PSS
1s
PSW
0.5s
PSW
0.25s
PSW
0.03125s
PSW
機 能
インターバル
時計用タイムベース
（32,768kHz使用時）
PSW、TCAリセット
クロック出力セレクト*
0
φ/32
0
1
φ/16
0
0
φ/8
1
1
φ/4
0
φW/32
0
1
φW/16
1
0
φW/8
1
1
φW/4
【注】 * CWOSRのCWOSビット＝0の場合の値です。CWOSビット＝1のときは、TMA7∼5
ビットの値に関係なくCφWが出力されます。
479
付録
TCA タイマカウンタA
ビット ：
初期値 ：
R/W ：
H'B1
タイマA
7
6
5
4
3
2
1
0
TCA7
TCA6
TCA5
TCA4
TCA3
TCA2
TCA1
TCA0
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
カウント値
480
付録
ウォッチドッグタイマ
TCSRW タイマコントロール／ステータスレジスタW H'B2
ビット ：
初期値 ：
R/W ：
7
6
5
B6WI
TCWE
1
R
0
R/(W) *
4
3
B4WI TCSRWE B2WI
1
R
0
R/(W) *
1
R
2
1
0
WDON
BOWI
WRST
0
R/(W) *
1
R
0
R/(W) *
ウォッチドッグタイマリセット
〔クリア条件〕
(1) RES端子によるリセット
0
(2) TCSRWE＝1の状態でBOWIに0をライトしながら
WRSTに0をライトしたとき
〔セット条件〕
1
TCWがオーバフローし、内部リセット信号が発生したとき
ビット0書き込み禁止
0 ビット0への書き込みを許可
1 ビット0への書き込みを禁止
ウォッチドッグタイマオン
ウォッチドッグタイマの動作を禁止
0
ウォッチドッグタイマの動作を許可
1
ビット2書き込み禁止
0 ビット2への書き込みを許可
1 ビット2への書き込みを禁止
タイマコントロール／ステータスレジスタW 書き込み許可
ビット2およびビット0への書き込みを禁止
0
ビット2およびビット0への書き込みを許可
1
ビット4書き込み禁止
0
ビット4への書き込みを許可
1
ビット4への書き込みを禁止
タイマカウンタW書き込み許可
0
TCW ヘのデータ書き込みを禁止
1
TCW ヘのデータ書き込みを許可
ビット6書き込み禁止
0
ビット6への書き込みを許可
1
ビット6への書き込みを禁止
【注】* 書き込み条件が成立している場合にのみライト可能
481
付録
TCW タイマカウンタW
ビット ：
初期値 ：
R/W ：
ウォッチドッグ
タイマ
H'B3
7
6
5
4
3
TCW7
TCW6
TCW5
TCW4
TCW3
TCW2
TCW1
TCW0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
カウント値
482
2
1
0
付録
TMC タイマモードレジスタC
ビット ：
初期値 ：
R/W ：
タイマC
H'B4
7
6
5
4
3
2
1
0
TMC7
TMC6
TMC5
—
—
TMC2
TMC1
TMC0
0
R/W
0
R/W
0
R/W
1
—
1
—
0
R/W
0
R/W
0
R/W
クロックセレクト
φ/8192
0
内部クロック
0 0
φ/2048
1
内部クロック
0 0
φ/512
0
内部クロック
0 1
φ/64
1
内部クロック
0 1
φ/16
0
内部クロック
1 0
φ/4
1
内部クロック
1 0
φW /4
0
内部クロック
1 1
外部イベント（TMIC）：立ち上がり／立ち下
1 1
1
がりエッジでカウント
カウンタアップ/ダウン制御
0 0 TCCは、アップカウンタ
0 1 TCCは、ダウンカウンタ
TCCのアップ／ダウンは、UD端子入力による
ハードウェア制御
1 *
UD端子入力がHigh
レベルならばダウンカウン
タ、Lowレベルならばアップカウンタ
* Don't care
オートリロード機能選択
0 インターバル機能を選択
1 オートリロード機能を選択
TCC タイマカウンタC
ビット ：
初期値 ：
R/W ：
タイマC
H'B5
7
6
5
TCC7
TCC6
TCC5
0
R
0
R
0
R
4
TCC4
0
R
3
TCC3
0
R
2
TCC2
0
R
1
0
TCC1
TCC0
0
R
0
R
カウント値
【注】 TCCは、TLCと同一アドレスに割り付けられています。リード時には、
TCCの値が読み出されます。
483
付録
TLC タイマロードレジスタC
ビット ：
7
TLC7
初期値 ：
R/W ：
0
W
6
TLC6
0
W
タイマC
H'B5
5
4
3
TLC5
TLC4
TLC3
0
W
0
W
0
W
2
1
TLC2
0
W
0
TLC1
0
W
TLC0
0
W
リロード値設定
【注】 TLCは、TCCと同一アドレスに割り付けられています。ライト時には、
TLCの値が書き込まれます。
TCRF タイマコントロールレジスタF
ビット ：
7
TOLH
初期値 ：
R/W ：
0
W
6
5
4
3
CKSH2 CKSH1 CKSH0
0
W
0
W
タイマF
H'B6
0
W
2
1
0
TOLL
CKSL2 CKSL1 CKSL0
0
W
0
W
0
W
0
W
クロックセレクトL
外部イベント（TMIF
）の立ち上がり／立ち下が
0
*
*
りエッジでカウント
0 0 内部クロック φ/32
1
0 1 内部クロック φ/16
1
1 0 内部クロック φ/4
1
1 1 内部クロック φw/4
1
トグルアウトプットレベルL
0 Lowレベルに設定
レベルに設定
1 High
クロックセレクトH
* 16ビットモードとなり、TCFLのオーバフロー信号でカウント
*
0
0 内部クロック φ/32
0
1
1 内部クロック φ/16
0
1
0 内部クロック φ/4
1
1
1 内部クロック φw/4
1
1
* Don't care
トグルアウトプットレベルH
0 Lowレベルに設定
1 High
レベルに設定
484
付録
TCSRF タイマコントロールステータスレジスタF
ビット ：
7
6
OVFH
CMFH
初期値 ：
0
0
R/W ： R/(W) * R/(W) *
5
4
3
OVIEH CCLRH OVFL
0
R/W
0
R/W
タイマF
H'B7
2
1
CMFL
OVIEL CCLRL
0
0
R/(W) * R/(W) *
0
R/W
0
0
R/W
カウンタクリアL
0 コンペアマッチによるTCFLのクリアを禁止
1 コンペアマッチによるTCFLのクリアを許可
タイマオーバフローインタラプトイネーブルL
0
TCFLのオーバフローによる割り込み要求を禁止
1
TCFLのオーバフローによる割り込み要求を許可
コンペアマッチフラグL
〔クリア条件〕
0 CMFL＝1の状態で､CMFLをリードした後、CMFLに0
をライトしたとき
〔セット条件〕
1
TCFLの値とOCRFLの値が、コンペアマッチしたとき
タイマオーバフローL
〔クリア条件〕
0 OVFL＝1の状態で、OVFLをリードした後、OVFLに0
をライトしたとき
〔セット条件〕
1
TCFLの値が、H'FF
→H'00
になったとき
カウンタクリアH
16ビットモード :コンペアマッチによるTCFのクリアを禁止
0
8ビットモード :コンペアマッチによるTCFHのクリアを禁止
16ビットモード :コンペアマッチによるTCFのクリアを許可
1
8ビットモード :コンペアマッチによるTCFHのクリアを許可
タイマオーバフローインタラプトイネーブルH
0 TCFHのオーバフローによる割り込み要求を禁止
1 TCFHのオーバフローによる割り込み要求を許可
コンペアマッチフラグH
〔クリア条件〕
0 CMFH＝1の状態で、CMFHをリードした後、CMFHに
0をライトしたとき
〔セット条件〕
1
TCFHの値とOCRFHの値が、コンペアマッチしたとき
タイマオーバフローフラグH
〔クリア条件〕
0 OVFH＝1の状態で、OVFHをリードした後、OVFHに0
をライトしたとき
〔セット条件〕
1
TCFHの値が、H'FF
→H'00
になったとき
【注】 * フラグをクリアするための0ライトのみ可能
485
付録
TCFH 8ビットタイマカウンタFH
ビット ：
7
6
5
タイマF
H'B8
4
3
2
1
0
TCFH7 TCFH6 TCFH5 TCFH4 TCFH3 TCFH2 TCFH1 TCFH0
初期値 ：
R/W ：
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
カウント値
【注】 TCFHを上位、TCFLを下位とする16ビットタイマカウンタ（TCF）としても
使用できます。
TCFL 8ビットタイマカウンタFL
ビット ：
7
6
5
H'B9
4
タイマF
3
2
1
0
TCFL7 TCFL6 TCFL5 TCFL4 TCFL3 TCFL2 TCFL1 TCFL0
初期値 ：
R/W ：
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
カウント値
【注】 TCFHを上位、TCFLを下位とする16ビットタイマカウンタ（TCF）としても
使用できます。
OCRFH アウトプットコンペアレジスタFH
ビット ：
7
6
5
4
H'BA
3
タイマF
2
1
0
OCRFH7 OCRFH6 OCRFH5 OCRFH4 OCRFH3 OCRFH2 OCRFH1 OCRFH0
初期値 ：
R/W ：
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
【注】 OCRFHを上位、OCRFLを下位とする16ビットアウトプットコンペアレジスタ
（OCRF）としても使用できます。
OCRFL アウトプットコンペアレジスタFL
ビット ：
7
6
5
4
H'BB
3
タイマF
2
1
0
OCRFL7 OCRFL6 OCRFL5 OCRFL4 OCRFL3 OCRFL2 OCRFL1 OCRFL0
初期値 ：
R/W ：
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
【注】 OCRFHを上位、OCRFLを下位とする16ビットアウトプットコンペアレジスタ
（OCRF）としても使用できます。
486
付録
TMG タイマモードレジスタG
ビット ：
H'BC
タイマG
7
6
5
4
3
OVFH
OVFL
OVIE
IIEGS CCLR1 CCLR0
初期値 ：
0
0
R/W ： R/(W)* R/(W)*
0
R/W
0
R/W
0
R/W
2
0
R/W
1
0
CKS1
CKS0
0
R/W
0
R/W
クロックセレクト
0 内部クロック：φ/64でカウント
0
1 内部クロック：φ/32でカウント
0
0 内部クロック：φ/2でカウント
1
1 内部クロック：φW /4でカウント
1
カウンタクリア
0 TCGのクリアを禁止
0
1 インプットキャプチャ入力信号の立ち下がりエッジによりTCGをクリア
0
0 インプットキャプチャ入力信号の立ち上がりエッジによりTCGをクリア
1
1 インプットキャプチャ入力信号の両エッジによりTCGをクリア
1
インプットキャプチャインタラプトエッジセレクト
0 インプットキャプチャ入力信号の立ち上がりエッジで割り込みを発生
1 インプットキャプチャ入力信号の立ち下がりエッジで割り込みを発生
タイマオーバフローインタラプトイネーブル
0 TCGのオーバフローによる割り込み要求を禁止
1 TCGのオーバフローによる割り込み要求を許可
タイマオーバフローフラグL
〔クリア条件〕
0
OVFL＝1の状態で、OVFLをリードした後､OVFLに0をライトしたとき
〔セット条件〕
1
TCGの値がH'FF→H'00になったとき
タイマオーバフローフラグH
〔クリア条件〕
0
OVFH＝1の状態で、OVFHをリードした後、OVFHに0をライトしたとき
〔セット条件〕
1
TCGの値がH'FF→H'00になったとき
【注】 * フラグをクリアするための0ライトのみ可能
487
付録
ICRGF インプットキャプチャレジスタGF
ビット ：
7
6
5
4
H'BD
3
タイマG
2
1
0
ICRGF7 ICRGF6 ICRGF5 ICRGF4 ICRGF3 ICRGF2 ICRGF1 ICRGF0
初期値 ：
R/W ：
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
インプットキャプチャ信号の立ち下がりエッジで、TCGの値を格納
ICRGR インプットキャプチャレジスタGR
ビット ：
7
6
5
4
H'BE
3
タイマG
2
1
0
ICRGR7 ICRGR6ICRGR5 ICRGR4 ICRGR3 ICRGR2 ICRGR1 ICRGR0
初期値 ：
R/W ：
0
R
0
R
0
R
0
R
0
R
0
R
0
R
0
R
インプットキャプチャ信号の立ち上がりエッジで、TCGの値を格納
488
付録
LPCR LCDポートコントロールレジスタ
ビット ：
初期値 ：
R/W ：
H'C0
LCD コントローラ／ドライバ
7
6
5
4
3
2
1
0
DTS1
DTS0
CMX
SGX
SGS3
SGS2
SGS1
SGS0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
セグメントドライバ選択
ビット4 ビット3 ビット2 ビット1 ビット0
SGX SGS3 SGS2 SGS1 SGS0
0
1
0
0
0
0
0
1
0
*
0
0
0
1
1
*
0
*
0
0
1
0
1
*
0
*
0
1
*
*
*
*
0
*
SEG32∼ SEG28∼
SEG29 SEG25
ポート ポート
ポート ポート
SEG SEG
SEG SEG
SEG SEG
SEG SEG
ポート* ポート
SEG40∼SEG1端子の機能
SEG24∼ SEG20∼ SEG16∼ SEG12∼
SEG21 SEG17 SEG13 SEG9
ポート ポート ポート ポート
ポート ポート ポート ポート
ポート ポート ポート ポート
SEG SEG ポート ポート
SEG SEG SEG SEG
SEG SEG SEG SEG
ポート ポート ポート ポート
使用禁止
SEG8∼
SEG5
ポート
ポート
ポート
ポート
ポート
SEG
ポート
SEG4∼ 説明の補足
SEG1
ポート （初期値）
ポート
ポート
ポート
ポート
SEG
ポート
【注】 * SEG32∼SEG29は外部拡張端子
ビット4
SGX
0
1
説 明
SEG32∼SEG29端子*
CL1、CL2、DO、M端子
（初期値）
【注】 * SGS3∼SGS0が"0000"または"0001"のときはポートとして機能します。
DUTY選択、コモン機能選択
ビット7 ビット6 ビット5
DTS1
DTS0
CMX
0
0
0
1
0
1
0
1
0
0
1
1
0
1
1
1
デューティ比 コモンドライバ
スタティック
1/2デューティ
1/3デューティ
1/4デューティ
COM1
COM4∼COM1
COM2、COM1
COM4∼COM1
COM3∼COM1
COM4∼COM1
COM4∼COM1
補 足 説 明
COM4∼COM2はCOM1と同じ波形が出力
COM4はCOM3、COM2はCOM1と同じ波形が出力
COM4は非選択波形が出力
—
489
付録
LCR LCDコントロールレジスタ
ビット ：
初期値 ：
R/W ：
H'C1
LCD コントローラ／ドライバ
7
6
5
4
3
2
1
0
—
PSW
ACT
DISP
CKS3
CKS2
CKS1
CKS0
1
—
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
フレーム周波数選択
ビット3 ビット2
CKS2
CKS3
*
0
*
0
*
0
0
1
0
1
0
1
0
1
1
1
1
1
1
1
1
1
表示データ制御
0 ブランクデータを表示
1 LCD RAMデータを表示
表示機能開始
0 LCDコントローラ／ドライバ動作停止
1 LCDコントローラ／ドライバ動作
LCD駆動電源用ラダー抵抗ON/OFF制御
0 LCD駆動電源用ラダー抵抗OFF
1 LCD駆動電源用ラダー抵抗ON
490
ビット1
CKS1
0
0
1
0
0
1
1
0
0
1
1
ビット0
CKS0
0
1
*
0
1
0
1
0
1
0
1
使用クロック
φW
φW/2
φW/4
φ/2
φ/4
φ/8
φ/16
φ/32
φ/64
φ/128
φ/256
* Don't care
付録
LCR2 LCDコントロールレジスタ2
ビット ：
初期値 ：
R/W ：
LCD
H'C2
7
6
5
4
3
2
1
0
LCDAB
—
—
—
CDS3
CDS2
CDS1
CDS0
0
R/W
1
—
1
—
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
充放電パルスのデューティ比選択
ビット3 ビット2 ビット1 ビット0
CDS0
CDS1
CDS2
CDS3
0
0
0
0
1
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
1
1
0
1
1
1
0
*
*
0
1
*
*
1
1
デューティ比
1
1/8
2/8
3/8
4/8
5/8
6/8
0
1/16
1/32
* Don't care
A波形/B波形切り替え制御
0 A波形で駆動
1 B波形で駆動
491
付録
AMR A/Dモードレジスタ
ビット ：
初期値 ：
R/W ：
H'C6
A/D変換器
7
6
5
4
3
2
1
0
CKS
TRGE
—
—
CH3
CH2
CH1
CH0
0
R/W
0
R/W
1
—
1
—
0
R/W
0
R/W
0
R/W
0
R/W
チャネルセレクト
ビット3 ビット2
CH2
CH3
0
0
1
0
1
0
1
0
1
0
0
1
0
1
0
1
0
1
1
1
ビット1
CH1
*
0
0
1
1
0
0
1
1
*
ビット0
CH0
*
0
1
0
1
0
1
0
1
*
アナログ入力チャネル
非選択
AN0
AN1
AN2
AN3
AN4
AN5
AN6
AN7
：使用禁止
* Don't care
外部トリガセレクト
0 外部トリガによるA/D変換の開始を禁止
外部トリガ（ADTRG）端子の立ち上がりエッジ､または立ち下がりエッ
1
ジでA/D変換を開始
クロックセレクト
ビット7
変換周期
CKS
62/φ
0
31/φ
1
変 換 時 間
φ＝5MHz
φ＝1MHz
12.4µs
62µs
*1
—
31µs
【注】 *1 12.4µs以下の変換時間では、動作が保証されません。12.4µs以上になるように選択してください。
492
付録
ADRRH A/DリザルトレジスタH
ADRRL A/DリザルトレジスタL
H'C4
H'C5
A/D変換器
ADRRH
ビット ：
初期値 ：
R/W ：
7
6
5
4
3
2
1
0
ADR9
ADR8
ADR7
ADR6
ADR5
ADR4
ADR3
ADR2
不定
R
不定
R
不定
R
不定
R
不定
R
不定
R
不定
R
不定
R
A/D変換結果
ADRRL
ビット ：
初期値 ：
R/W ：
7
6
5
4
3
2
1
0
ADR1
ADR0
—
—
—
—
—
—
不定
R
不定
R
—
—
—
—
—
—
—
—
—
—
—
—
A/D変換結果
ADSR A/Dスタートレジスタ
ビット ：
初期値 ：
R/W ：
A/D変換器
H'C7
7
6
5
4
3
2
1
0
ADSF
—
—
—
—
—
—
—
0
R/W
1
—
1
—
1
—
1
—
1
—
1
—
1
—
A/Dスタートフラグ
〔リード時〕
A/D変換の終了
0
〔ライト時〕
A/D変換を強制終了
〔リード時〕
A/D変換中
1
〔ライト時〕
A/D変換を開始
493
付録
PMR1 ポートモードレジスタ1
ビット ：
初期値 ：
R/W ：
H'C8
I/Oポート
7
6
5
4
3
2
IRQ3
IRQ2
IRQ1
IRQ4
TMIG TMOFH TMOFLTMOW
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
1
0
R/W
0
0
R/W
P10/TMOW端子機能切り替え
0 P10入出力端子として機能
1 TMOW出力端子として機能
P11/TMOFL端子機能切り替え
0 P11入出力端子として機能
1 TMOFL出力端子として機能
P12/TMOFH端子機能切り替え
0 P12入出力端子として機能
1 TMOFH出力端子として機能
P13/TMIG端子機能切り替え
0 P13入出力端子として機能
1 TMIG入力端子として機能
P14/IRQ4/ADTRG端子機能切り替え
0 P14入出力端子として機能
1 IRQ4/ADTRG入力端子として機能
P15/IRQ1/TMIC端子機能切り替え
0 P15入出力端子として機能
1 IRQ1/TMIC入力端子として機能
P16/IRQ2端子機能切り替え
0 P16入出力端子として機能
1 IRQ2入力端子として機能
P17/IRQ3/TMIF端子機能切り替え
0 P17入出力端子として機能
1 IRQ3/TMIF入力端子として機能
494
付録
PMR3 ポートモードレジスタ3
ビット ：
7
AEVL
初期値 ：
R/W ：
0
R/W
6
H'CA
5
AEVH WDCKS
0
R/W
0
R/W
I/Oポート
4
NCS
0
R/W
3
IRQ0
0
R/W
2
RESO
1
R/W
1
UD
0
R/W
0
PWM
0
R/W
P30/PWM端子機能切り替え
0 P30入出力端子として機能
1 PWM出力端子として機能
P31/UD端子機能切り替え
0 P31入出力端子として機能
1 UD入力端子として機能
P32/RESO端子機能切り替え
0 P32入出力端子として機能
1 RESO出力端子として機能
P43/IRQ0端子機能切り替え
0 P43入出力端子として機能
1 IRQ0入力端子として機能
TMIGノイズキャンセラセレクト
0 ノイズ除去機能なし
1 ノイズ除去機能あり
ウォッチドッグタイマ切り替え
0 φ/8192
1 φw/32
P36/AEVH端子機能切り替え
0 P36入出力端子として機能
1 AEVH入力端子として機能
P37/AEVL端子機能切り替え
0 P37入出力端子として機能
1 AEVL入力端子として機能
495
付録
PMR5 ポートモードレジスタ5
ビット ：
初期値 ：
R/W ：
H'CC
I/Oポート
7
6
5
4
3
2
1
0
WKP7
WKP6
WKP5
WKP4
WKP3
WKP2
WKP1
WKP0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
P5n/WKPn/SEGn+1端子機能切り替え
0 P5n入出力端子として機能
1 WKPn入力端子として機能
（n=7∼0）
496
付録
PWCR PWMコントロールレジスタ
ビット ：
初期値 ：
R/W ：
H'D0
14ビットPWM
7
6
5
4
3
2
—
—
—
—
—
—
1
—
1
—
1
—
1
—
1
—
1
—
1
0
PWCR1 PWCR0
0
W
0
W
クロックセレクト
0 入力クロックφ/2（tφ*＝2/φ）。1変換周期16384/φ、最小変化幅1/φ
0 1 入力クロックφ/4（tφ*＝4/φ）。1変換周期32768/φ、最小変化幅2/φ
0 入力クロックφ/8（tφ*＝8/φ）。1変換周期65536/φ、最小変化幅4/φ
1
1 入力クロックφ/16（tφ*＝16/φ）。1変換周期131072/φ、最小変化幅8/φ
【注】* tφ：PWM入力クロックの周期
—
—
PWDRU PWMデータレジスタU
ビット ：
初期値 ：
R/W ：
7
6
—
—
1
—
1
—
5
14ビットPWM
H'D1
4
3
2
1
0
PWDRU5 PWDRU4 PWDRU3 PWDRU2 PWDRU1 PWDRU0
0
W
0
W
0
W
0
W
0
W
0
W
PWM波形生成用データ上位6ビット
497
付録
PWDRL PWMデータレジスタL
ビット ：
7
6
H'D2
5
14ビットPWM
4
3
2
1
0
PWDRL7 PWDRL6 PWDRL5 PWDRL4 PWDRL3 PWDRL2 PWDRL1 PWDRL0
初期値 ：
R/W ：
0
W
0
W
0
W
0
W
0
W
0
W
0
W
0
W
PWM波形生成用データ下位8ビット
PDR1 ポートデータレジスタ1
ビット ：
初期値 ：
R/W ：
I/Oポート
H'D4
7
6
5
4
3
2
1
0
P17
P16
P15
P14
P13
P12
P11
P10
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート1の各端子のデータを格納
498
付録
PDR3 ポートデータレジスタ3
ビット ：
初期値 ：
R/W ：
H'D6
I/Oポート
7
6
5
4
3
2
1
0
P37
P36
P35
P34
P33
P32
P31
P30
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート3の各端子のデータを格納
PDR4 ポートデータレジスタ4
ビット ：
初期値 ：
R/W ：
H'D7
I/Oポート
7
6
5
4
3
2
1
0
—
—
—
—
P43
P42
P41
P40
1
—
1
—
1
—
1
—
1
R
0
R/W
0
R/W
0
R/W
ポートP42∼P40端子のデータを格納
P43端子状態を読み出す
PDR5 ポートデータレジスタ5
ビット ：
初期値 ：
R/W ：
H'D8
I/Oポート
7
6
5
4
3
2
1
0
P57
P56
P55
P54
P53
P52
P51
P50
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート5の各端子のデータを格納
PDR6 ポートデータレジスタ6
ビット ：
初期値 ：
R/W ：
H'D9
I/Oポート
7
6
5
4
3
2
1
0
P67
P66
P65
P64
P63
P62
P61
P60
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート6の各端子のデータを格納
499
付録
PDR7 ポートデータレジスタ7
ビット ：
初期値 ：
R/W ：
H'DA
I/Oポート
7
6
5
4
3
2
1
0
P77
P76
P75
P74
P73
P72
P71
P70
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート7の各端子のデータを格納
PDR8 ポートデータレジスタ8
ビット ：
初期値 ：
R/W ：
H'DB
I/Oポート
7
6
5
4
3
2
1
0
P87
P86
P85
P84
P83
P82
P81
P80
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート8の各端子のデータを格納
PDRA ポートデータレジスタA
ビット ：
初期値 ：
R/W ：
H'DD
I/Oポート
7
6
5
4
3
2
1
0
—
—
—
—
PA3
PA2
PA1
PA0
1
—
1
—
1
—
1
—
0
R/W
0
R/W
0
R/W
0
R/W
ポートAの各端子のデータを格納
500
付録
PDRB ポートデータレジスタB
ビット ：
R/W
：
H'DE
I/Oポート
7
6
5
4
3
2
1
0
PB7
PB6
PB5
PB4
PB3
PB2
PB1
PB0
R
R
R
R
R
R
R
R
ポートBの各端子状態を読み出す
PUCR1 ポートプルアップコントロールレジスタ1
ビット ：
7
6
5
4
3
H'E0
2
I/Oポート
1
0
PUCR17 PUCR16 PUCR15 PUCR14 PUCR13 PUCR12 PUCR11 PUCR10
初期値 ：
R/W ：
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート1入力プルアップMOSコントロール
0 入力プルアップMOSはOFF
1 入力プルアップMOSはON
【注】PCR1を0に指定したとき（入力ポートに指定）
PUCR3 ポートプルアップコントロールレジスタ3
ビット ：
7
6
5
4
3
H'E1
2
I/Oポート
1
0
PUCR37 PUCR36 PUCR35 PUCR34 PUCR33 PUCR32 PUCR31 PUCR30
初期値 ：
R/W ：
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート3入力プルアップMOSコントロール
0 入力プルアップMOSはOFF
1 入力プルアップMOSはON
【注】PCR3を0に指定したとき（入力ポートに指定）
501
付録
PUCR5 ポートプルアップコントロールレジスタ5
ビット ：
7
6
5
4
3
H'E2
2
1
I/Oポート
0
PUCR57 PUCR56 PUCR55 PUCR54 PUCR53 PUCR52 PUCR51 PUCR50
初期値 ：
R/W ：
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート5入力プルアップMOSコントロール
0 入力プルアップMOSはOFF
1 入力プルアップMOSはON
【注】PCR5を0に指定したとき（入力ポートに指定）
PUCR6 ポートプルアップコントロールレジスタ6
ビット ：
7
6
5
4
3
H'E3
2
I/Oポート
1
0
PUCR67 PUCR66 PUCR65 PUCR64 PUCR63 PUCR62 PUCR61 PUCR60
初期値 ：
R/W ：
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
ポート6入力プルアップMOSコントロール
0 入力プルアップMOSはOFF
1 入力プルアップMOSはON
【注】PCR6を0に指定したとき（入力ポートに指定）
PCR1 ポートコントロールレジスタ1
ビット ：
初期値 ：
R/W ：
H'E4
I/Oポート
7
6
5
4
3
2
1
0
PCR17
PCR16
PCR15
PCR14
PCR13
PCR12
PCR11
PCR10
0
W
0
W
0
W
0
W
0
W
0
W
0
W
0
W
ポート1入出力選択
0 入力ポート
1 出力ポート
502
付録
PCR3 ポートコントロールレジスタ3
ビット ：
7
6
5
H'E6
4
I/Oポート
3
2
1
0
PCR37 PCR36 PCR35 PCR34 PCR33 PCR32 PCR31 PCR30
初期値 ：
R/W ：
0
W
0
W
0
W
0
W
0
W
0
W
0
W
0
W
ポート3入出力選択
0 入力ポート
1 出力ポート
PCR4 ポートコントロールレジスタ4
ビット ：
初期値 ：
R/W ：
H'E7
I/Oポート
7
6
5
4
3
—
—
—
—
—
1
—
1
—
1
—
1
—
1
—
2
1
0
PCR42 PCR41 PCR40
0
W
0
W
0
W
ポート4入出力選択
0 入力ポート
1 出力ポート
503
付録
PCR5 ポートコントロールレジスタ5
ビット ：
7
6
5
H'E8
4
I/Oポート
3
2
1
0
PCR57 PCR56 PCR55 PCR54 PCR53 PCR52 PCR51 PCR50
初期値 ：
R/W ：
0
W
0
W
0
W
0
W
0
W
0
W
0
W
0
W
ポート5入出力選択
0 入力ポート
1 出力ポート
PCR6 ポートコントロールレジスタ6
ビット ：
7
6
5
H'E9
4
I/Oポート
3
2
1
0
PCR67 PCR66 PCR65 PCR64 PCR63 PCR62 PCR61 PCR60
初期値 ：
R/W ：
0
W
0
W
0
W
0
W
0
W
0
W
0
W
0
W
ポート6入出力選択
0 入力ポート
1 出力ポート
PCR7 ポートコントロールレジスタ7
ビット ：
7
6
5
H'EA
4
I/Oポート
3
2
1
0
PCR77 PCR76 PCR75 PCR74 PCR73 PCR72 PCR71 PCR70
初期値 ：
R/W ：
0
W
0
W
0
W
0
W
0
W
0
W
ポート7入出力選択
0 入力ポート
1 出力ポート
504
0
W
0
W
付録
PCR8 ポートコントロールレジスタ8
ビット ：
7
6
5
H'EB
4
I/Oポート
3
2
1
0
PCR87 PCR86 PCR85 PCR84 PCR83 PCR82 PCR81 PCR80
初期値 ：
R/W ：
0
W
0
W
0
W
0
W
0
W
0
W
0
W
0
W
ポート8入出力選択
0 入力ポート
1 出力ポート
PCRA ポートコントロールレジスタA
ビット ：
初期値 ：
R/W ：
H'ED
7
6
5
4
—
—
—
—
0
—
0
—
0
—
0
—
I/Oポート
3
2
1
0
PCRA3 PCRA2 PCRA1 PCRA0
0
W
0
W
0
W
0
W
ポートA入出力選択
0 入力ポート
1 出力ポート
505
付録
SYSCR1 システムコントロールレジスタ1
ビット ：
初期値 ：
R/W ：
H'F0
システムコントロール
7
6
5
4
3
2
1
0
SSBY
STS2
STS1
STS0
LSON
—
MA1
MA0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
1
—
1
R/W
1
R/W
アクティブ（中速）モードクロックセレクト
0
0
φOSC/16
1
0
φOSC/32
0
1
φOSC/64
1
1
φOSC/128
ロースピードオンフラグ
0 CPUの動作クロックはシステムクロック（φ）
1 CPUの動作クロックはサブクロック（φSUB）
スタンバイタイマセレクト2∼0
0 待機時間＝ 8192ステート
0 0
1 待機時間＝ 16384ステート
0 0
0 待機時間＝ 32768ステート
0 1
1 待機時間＝ 65536ステート
0 1
0 待機時間＝ 131072ステート
1 0
1 待機時間＝
2ステート
1 0
0 待機時間＝
8ステート
1 1
1 待機時間＝
16ステート
1 1
ソフトウェアスタンバイ
・アクティブモードでSLEEP命令実行後、スリープモードに遷移
0
・サブアクティブモードでSLEEP命令実行後、サブスリープモードに遷移
・アクティブモードでSLEEP命令実行後、スタンバイモードあるいはウォッチモードに遷移
1
・サブアクティブモードでSLEEP命令実行後、ウォッチモードに遷移
506
付録
SYSCR2 システムコントロールレジスタ2
ビット ：
初期値 ：
R/W ：
7
6
5
—
—
—
1
—
1
—
1
—
4
H'F1
3
NESEL DTON
1
R/W
システムコントロール
0
R/W
2
1
0
MSON
SA1
SA0
0
R/W
0
R/W
0
R/W
サブアクティブモードクロックセレクト
φW/8
0
0
φW/4
0
1
φW/2
1
*
* Don't care
ミドルスピードオンフラグ
0
1
アクティブ（高速）モードで動作
アクティブ（中速）モードで動作
ダイレクトトランスファオンフラグ
・アクティブモードでSLEEP命令を実行したとき、スタンバイモード、ウォ
ッチモード、またはスリープモードに遷移
0
・サブアクティブモードでSLEEP命令を実行したとき、ウォッチモード、ま
たはサブスリープモードに遷移
・アクティブ（高速）モードでSLEEP命令を実行したとき、アクティブ（中速）
モード（SSBY＝0、MSON＝1、LSON＝0のとき)、またはサブアクティブ
モード（SSBY＝1、TMA3＝1、LSON＝1のとき）に直接遷移
・アクティブ（中速）モードでSLEEP命令を実行したとき、アクティブ（高速）
1
モード（SSBY＝0、MSON＝0、LSON＝0のとき)、またはサブアクティブ
モード（SSBY＝1、TMA3＝1、LSON＝1のとき）に直接遷移
・サブアクティブモードでSLEEP命令を実行したとき、アクティブ（高速）
モード（SSBY＝1、TMA3＝1、LSON＝0、MSON＝0のとき）またはアク
ティブ（中速）モード（SSBY＝1、TMA3＝1、LSON＝0、MSON＝1のとき）
に直接遷移
ノイズ除去サンプリング周波数選択
0 φOSCの16分周クロックでサンプリング
1 φOSCの4分周クロックでサンプリング
507
付録
IEGR IRQエッジセレクトレジスタ
ビット ：
初期値 ：
R/W ：
H'F2
システムコントロール
7
6
5
4
3
2
1
0
—
—
—
IEG4
IEG3
IEG2
IEG1
IEG0
1
—
1
—
1
—
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
IRQ0エッジセレクト
0 IRQ0端子入力の立ち下がりエッジを検出
1 IRQ0端子入力の立ち上がりエッジを検出
IRQ1エッジセレクト
0 IRQ1端子、TMIC端子入力の立ち下がりエッジを検出
1 IRQ1端子、TMIC端子入力の立ち上がりエッジを検出
IRQ2エッジセレクト
0 IRQ2端子入力の立ち下がりエッジを検出
1 IRQ2端子入力の立ち上がりエッジを検出
IRQ3エッジセレクト
0 IRQ3端子、TMIF端子入力の立ち下がりエッジを検出
1 IRQ3端子、TMIF端子入力の立ち上がりエッジを検出
IRQ4エッジセレクト
0 IRQ4端子、ADTRG端子入力の立ち下がりエッジを検出
1 IRQ4端子、ADTRG端子入力の立ち上がりエッジを検出
508
付録
IENR1 割り込み許可レジスタ1
ビット ：
初期値 ：
R/W ：
7
6
IENTA
―
0
R/W
0
R/W
H'F3
5
システムコントロール
4
IENWP IEN4
0
R/W
0
R/W
3
2
1
0
IEN3
IEN2
IEN1
IEN0
0
R/W
0
R/W
0
R/W
0
R/W
IRQ4∼IRQ0割り込みイネーブル
0 IRQ4∼IRQ0端子の割り込み要求を禁止
1 IRQ4∼IRQ0端子の割り込み要求を許可
ウェイクアップ割り込みイネーブル
0 WKP7∼WKP0端子の割り込み要求を禁止
1 WKP7∼WKP0端子の割り込み要求を許可
タイマA割り込みイネーブル
0 タイマAの割り込み要求を禁止
1 タイマAの割り込み要求を許可
509
付録
IENR2 割り込み許可レジスタ2
ビット ：
7
6
IENDT IENAD
初期値 ：
R/W ：
0
R/W
0
R/W
H'F4
5
―
0
R/W
システムコントロール
4
3
2
1
0
IENTG IENTFH IENTFL IENTC IENEC
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
非同期イベントカウンタ割り込みイネーブル
非同期イベントカウンタの
0
割り込み要求を禁止
非同期イベントカウンタの
1
割り込み要求を許可
タイマC割り込みイネーブル
0 タイマCの割り込み要求を禁止
1 タイマCの割り込み要求を許可
タイマFL割り込みイネーブル
0 タイマFLの割り込み要求を禁止
1 タイマFLの割り込み要求を許可
タイマFH割り込みイネーブル
0 タイマFHの割り込み要求を禁止
1 タイマFHの割り込み要求を許可
タイマG割り込みイネーブル
0 タイマGの割り込み要求を禁止
1 タイマGの割り込み要求を許可
A/D変換器割り込みイネーブル
0 A/D変換器の割り込み要求を禁止
1 A/D変換器の割り込み要求を許可
直接遷移割り込みイネーブル
0 直接遷移による割り込み要求を禁止
1 直接遷移による割り込み要求を許可
510
付録
IRR1 割り込み要求レジスタ1
ビット ：
H'F6
システムコントロール
7
6
5
4
3
2
1
0
IRRTA
―
—
IRRI4
IRRI3
IRRI2
IRRI1
IRRI0
1
—
0
0
0
0
0
R/(W)* R/(W)* R/(W)* R/(W)* R/(W)*
初期値 ：
0
0
R/W ： R/(W)* R/(W)*
IRQ4∼IRQ0割り込み要求フラグ
〔クリア条件〕
0 IRRI4＝1の状態でIRRI4に0をライトしたとき
IRRI3∼IRRI0についても同様
〔セット条件〕
IRQ4端子が割り込み入力に設定されており､かつ当該端子に指定されたエッジ
1 が入力されたとき
IRRI3∼IRRI0についても同様
タイマA割り込み要求フラグ
〔クリア条件〕
0
IRRTA＝1の状態でIRRTAに0をライトしたとき
〔セット条件〕
1
タイマAのカウンタ値がオーバフロー（H'FF→H'00）したとき
【注】 * フラグクリアのための0ライトのみ可能
511
付録
IRR2 割り込み要求レジスタ2
ビット ：
7
6
IRRDT IRRAD
初期値 ：
0
0
R/W ： R/(W)* R/(W)*
システムコントロール
H'F7
5
4
3
2
1
0
―
IRRTG IRRTFH IRRTFL IRRTC IRREC
0
R/W
0
0
0
0
0
R/(W)* R/(W)* R/(W)* R/(W)* R/(W)*
非同期イベントカウンタ
割り込み要求フラグ
〔クリア条件〕
0
IRREC＝1の状態でIRRECに0をライトしたとき
〔セット条件〕
1
非同期イベントカウンタのカウンタ値がオーバフローしたとき
タイマC割り込み要求フラグ
〔クリア条件〕
0
IRRTC＝1の状態でIRRTCに0をライトしたとき
〔セット条件〕
1 タイマCのカウンタ値がオーバフロー（H'FF→H'00）またはアンダ
フロー（H'00→H'FF）したとき
タイマFL割り込み要求フラグ
〔クリア条件〕
0
IRRTFL＝1の状態でIRRTFLに0をライトしたとき
〔セット条件〕
1
8ビットタイマモードでカウンタFLとアウトプットコンペアレジスタFLが一致したとき
タイマFH割り込み要求フラグ
〔クリア条件〕
0
IRRTFH＝1の状態でIRRTFHに0をライトしたとき
〔セット条件〕
8ビットタイマモードでカウンタFHとアウトプットコンペアレジスタ
1
FHが一致したとき、また16ビットタイマモードで16ビットカウンタFL、
FHとアウトプットコンペアレジスタFL、FHが一致したとき
タイマG割り込み要求フラグ
〔クリア条件〕
0
IRRTG＝1の状態でIRRTGに0をライトしたとき
〔セット条件〕
1
TMIG端子がTMIG入力に設定されており、かつ当該端子に指定されたエッジが入力されたとき
A/D変換器割り込み要求フラグ
〔クリア条件〕
0
IRRAD＝1の状態でIRRADに0をライトしたとき
〔セット条件〕
1
A/D変換器が変換終了し、ADSFがリセットされたとき
直接遷移割り込み要求フラグ
〔クリア条件〕
0
IRRDT＝1の状態でIRRDTに"0"をライトしたとき
〔セット条件〕
1
DTONに1をセットした状態でスリープ命令を実行し直接遷移したとき
512
【注】* フラグクリアのための
0ライトのみ可能
付録
IWPR ウェイクアップ割り込み要求レジスタ
ビット ：
7
6
5
4
H'F9
3
システムコントロール
2
1
0
IWPF7 IWPF6 IWPF5 IWPF4 IWPF3 IWPF2 IWPF1 IWPF0
初期値 ：
0
0
0
0
0
0
0
0
R/W ： R/(W)* R/(W)* R/(W)* R/(W)* R/(W)* R/(W)* R/(W)* R/(W)*
ウェイクアップ割り込み要求フラグ
〔クリア条件〕
0 IWPF7＝1の状態でIWPF7に0をライトしたとき
IWPF6∼IWPF0についても同様
〔セット条件〕
WKP7端子がウェイクアップ入力に設定されており、かつ当該端子に立ち下が
1
りエッジが入力されたとき
IWPF6∼IWPF0についても同様
【注】 * フラグクリアのための0ライトのみ可能
513
付録
CKSTPR1 クロック停止レジスタ1
ビット ：
7
6
5
4
システムコントロール
3
2
1
0
S31CKSTP S32CKSTP ADCKSTP TGCKSTP TFCKSTP TCCKSTP TACKSTP
—
初期値 ：
R/W ：
H'FA
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
R/W
タイマAモジュールスタンバイモード制御
0 タイマAはモジュールスタンバイモードに設定される
1 タイマAのモジュールスタンバイモードは解除される
タイマCモジュールスタンバイモード制御
0 タイマCはモジュールスタンバイモードに設定される
1 タイマCのモジュールスタンバイモードは解除される
タイマFモジュールスタンバイモード制御
0 タイマFはモジュールスタンバイモードに設定される
1 タイマFのモジュールスタンバイモードは解除される
タイマGモジュールスタンバイモード制御
0 タイマGはモジュールスタンバイモードに設定される
1 タイマGのモジュールスタンバイモードは解除される
A/D変換器モジュールスタンバイモード制御
0 A/D変換器はモジュールスタンバイモードに設定される
1 A/D変換器のモジュールスタンバイモードは解除される
SCI3-2モジュールスタンバイモード制御
0 SCI3-2はモジュールスタンバイモードに設定される
1 SCI3-2のモジュールスタンバイモードは解除される
SCI3-1モジュールスタンバイモード制御
0 SCI3-1はモジュールスタンバイモードに設定される
1 SCI3-1のモジュールスタンバイモードは解除される
514
付録
CKSTPR2 クロック停止レジスタ2
ビット ：
初期値 ：
R/W ：
H'FB
7
6
5
4
—
—
—
—
1
—
1
—
1
—
1
—
システムコントロール
3
2
1
0
AECKSTP WDCKSTP PWCKSTP LDCKSTP
1
R/W
1
R/W
1
R/W
1
R/W
LCDモジュールスタンバイモード制御
0 LCDはモジュールスタンバイモードに設定される
1 LCDのモジュールスタンバイモードは解除される
PWMモジュールスタンバイモード制御
0 PWMはモジュールスタンバイモードに設定される
1 PWMのモジュールスタンバイモードは解除される
WDTモジュールスタンバイモード制御
0 WDTはモジュールスタンバイモードに設定される
1 WDTのモジュールスタンバイモードは解除される
非同期イベントカウンタモジュールスタンバイモード制御
0 非同期イベントカウンタはモジュールスタンバイモードに設定される
1 非同期イベントカウンタのモジュールスタンバイモードは解除される
515
付録
C. I/Oポートブロック図
C.1 ポート 1 ブロック図
SBY（リセット、スタンバイモード時 "L"）
PUCR1n
VCC
VCC
P1n
VSS
PMR1n
内
部
PDR1n
デ
ー
タ
PCR1n
バ
ス
IRQn-4/n*
PDR1： ポートデータレジスタ1
PCR1： ポートコントロールレジスタ1
PMR1： ポートモードレジスタ1
PUCR1：ポートプルアップコントロールレジスタ1
【注】* n＝7∼5 → n−4
n＝4 → n
図 C.1（a）ポート 1 ブロック図（P17∼P14 端子）
516
付録
SBY
PUCR13
VCC
VCC
P13
VSS
PMR13
内
部
PDR13
デ
ー
タ
PCR13
バ
ス
タイマGモジュール
TMIG
PDR1： ポートデータレジスタ1
PCR1： ポートコントロールレジスタ1
PMR1： ポートモードレジスタ1
PUCR1：ポートプルアップコントロールレジスタ1
図 C.1（b）ポート 1 ブロック図（P13 端子）
517
付録
タイマFモジュール
SBY
TMOFH（P12）
TMOFL（P11）
PUCR1n
VCC
VCC
PMR1n
内
部
デ
P1n
PDR1n
VSS
PDR1： ポートデータレジスタ1
PCR1： ポートコントロールレジスタ1
PMR1： ポートモードレジスタ1
PUCR1：ポートプルアップコントロールレジスタ1
n＝2、1
図 C.1（c）ポート 1 ブロック図（P12、P11 端子）
518
PCR1n
ー
タ
バ
ス
付録
タイマAモジュール
SBY
TMOW
PUCR10
VCC
VCC
PMR10
内
部
P10
VSS
PDR10
デ
ー
PCR10
タ
バ
ス
PDR1： ポートデータレジスタ1
PCR1： ポートコントロールレジスタ1
PMR1： ポートモードレジスタ1
PUCR1：ポートプルアップコントロールレジスタ1
図 C.1（d）ポート 1 ブロック図（P10 端子）
519
付録
C.2 ポート 3 ブロック図
SBY
PUCR3n
VCC
VCC
PMR3n
内
部
デ
P3n
PDR3n
VSS
PCR3n
ー
タ
バ
ス
AECモジュール
AEVH(P36)
AEVL(P37)
PDR3： ポートデータレジスタ3
PCR3： ポートコントロールレジスタ3
PMR3： ポートモードレジスタ3
PUCR3：ポートプルアップコントロールレジスタ3
n=7∼6
図 C.2（a）ポート 3 ブロック図（P37∼P36 端子）
520
付録
SBY
PUCR35
SCINV1
VCC
VCC
SPC31
SCI31モジュール
TXD31
P35
PDR35
PCR35
VSS
PDR3
：ポートデータレジスタ3
PCR3
： ポートコントロールレジスタ3
内
部
デ
ー
タ
バ
ス
PUCR3 ：ポートプルアップコントロールレジスタ3
SCINV1 ：シリアルポートコントロールレジスタ（SPCR）のビット1
SPC31 ：シリアルポートコントロールレジスタ（SPCR）のビット4
図 C.2（b）ポート 3 ブロック図（P35 端子）
521
付録
SBY
PUCR34
VCC
VCC
SCI31モジュール
RE31
RXD31
P34
PDR34
PCR34
VSS
PDR3
：ポートデータレジスタ3
PCR3
：ポートコントロールレジスタ3
PUCR3 ：ポートプルアップコントロールレジスタ3
SCINV0 ：シリアルポートコントロールレジスタ（SPCR）のビット0
図 C.2（c）ポート 3 ブロック図（P34 端子）
522
SCINV0
内
部
デ
ー
タ
バ
ス
付録
SBY
PUCR33
SCI31モジュール
VCC
SCKIE31
SCKOE31
VCC
SCKO31
SCKI31
P33
PDR33
PCR33
VSS
PDR3
：ポートデータレジスタ3
PCR3
：ポートコントロールレジスタ3
内
部
デ
ー
タ
バ
ス
PUCR3 ：ポートプルアップコントロールレジスタ3
図 C.2（d）ポート 3 ブロック図（P33 端子）
523
付録
SBY
RESO
PUCR32
VCC
VCC
PMR32
内
部
デ
P32
PDR32
ー
タ
バ
VSS
PDR3： ポートデータレジスタ3
PCR3： ポートコントロールレジスタ3
PMR3： ポートモードレジスタ3
PUCR3：ポートプルアップコントロールレジスタ3
図 C.2（e）ポート 3 ブロック図（P32 端子）
524
PCR32
ス
付録
SBY
PUCR31
VCC
VCC
PMR31
P31
PDR31
VSS
PCR31
内
部
デ
ー
タ
バ
ス
タイマCモジュール
UD
PDR3： ポートデータレジスタ3
PCR3： ポートコントロールレジスタ3
PMR3： ポートモードレジスタ3
PUCR3：ポートプルアップコントロールレジスタ3
図 C.2（f）ポート 3 ブロック図（P31 端子）
525
付録
PWMモジュール
SBY
PWM
PUCR30
VCC
VCC
PMR30
内
部
P30
PDR30
デ
ー
タ
VSS
PDR3： ポートデータレジスタ3
PCR3： ポートコントロールレジスタ3
PMR3： ポートモードレジスタ3
PUCR3：ポートプルアップコントロールレジスタ3
図 C.2（g）ポート 3 ブロック図（P30 端子）
526
PCR30
バ
ス
付録
C.3 ポート 4 ブロック図
PMR33
P43
内
部
デ
ー
タ
バ
ス
IRQ0
PMR3： ポートモードレジスタ3
図 C.3（a）ポート 4 ブロック図（P43 端子）
527
付録
SBY
SCINV3
VCC
SPC32
SCI32モジュール
TXD32
P42
PDR42
PCR42
VSS
PDR4
：ポートデータレジスタ4
PCR4
：ポートコントロールレジスタ4
SCINV3 ：シリアルポートコントロールレジスタ（SPCR）のビット3
SPC32
：シリアルポートコントロールレジスタ（SPCR）のビット5
図 C.3（b）ポート 4 ブロック図（P42 端子）
528
内
部
デ
ー
タ
バ
ス
付録
SBY
VCC
SCI32モジュール
RE32
RXD32
P41
PDR41
PCR41
VSS
PDR4
：ポートデータレジスタ4
PCR4
：ポートコントロールレジスタ4
内
部
デ
ー
タ
バ
ス
SCINV2
SCINV2 ：シリアルポートコントロールレジスタ（SPCR）のビット2
図 C.3（c）ポート 4 ブロック図（P41 端子）
529
付録
SBY
SCI32モジュール
SCKIE32
SCKOE32
VCC
SCKO32
SCKI32
P40
PDR40
内
PCR40
VSS
部
デ
ー
タ
バ
ス
PDR4
：ポートデータレジスタ4
PCR4
：ポートコントロールレジスタ4
図 C.3（d）ポート 4 ブロック図（P40 端子）
530
付録
C.4 ポート 5 ブロック図
SBY
PUCR5n
VCC
VCC
PMR5n
P5n
PDR5n
VSS
PCR5n
内
部
デ
ー
タ
バ
ス
WKPn
PDR5： ポートデータレジスタ5
PCR5： ポートコントロールレジスタ5
PMR5： ポートモードレジスタ5
PUCR5：ポートプルアップコントロールレジスタ5
n＝7∼0
図 C.4 ポート 5 ブロック図
531
付録
C.5 ポート 6 ブロック図
SBY
PUCR6n
VCC
VCC
PDR6n
内
部
デ
PCR6n
P6n
ー
タ
バ
ス
VSS
PDR6： ポートデータレジスタ6
PCR6： ポートコントロールレジスタ6
PUCR6：ポートプルアップコントロールレジスタ6
n＝7∼0
図 C.5 ポート 6 ブロック図
532
付録
C.6 ポート 7 ブロック図
SBY
VCC
PDR7n
PCR7n
P7n
内
部
デ
ー
タ
バ
ス
VSS
PDR7： ポートデータレジスタ7
PCR7： ポートコントロールレジスタ7
n＝7∼0
図 C.6 ポート 7 ブロック図
533
付録
C.7 ポート 8 ブロック図
SBY
VCC
PDR8n
PCR8n
P8n
内
部
デ
ー
タ
バ
ス
VSS
PDR8： ポートデータレジスタ8
PCR8： ポートコントロールレジスタ8
n＝7∼0
図 C.7 ポート 8 ブロック図
534
付録
C.8 ポート A ブロック図
SBY
VCC
PDRAn
PCRAn
PAn
内
部
デ
ー
タ
バ
ス
VSS
PDRA： ポートデータレジスタA
PCRA： ポートコントロールレジスタA
n＝3∼0
図 C.8 ポート A ブロック図
535
付録
C.9 ポート B ブロック図
内
部
デ
ー
タ
バ
ス
PBn
A/Dモジュール
DEC
AMR3∼0
VIN
n＝7∼0
図 C.9 ポート B ブロック図
536
付録
D. 各処理状態におけるポートの状態
表 D.1 各ポートの状態一覧
ポート名
リセット
スリープ
P17∼P10
ハイインピ
保持
サブスリープ スタンバイ
保持
ハイインピ
ハイインピ
保持
保持
ハイインピ
ハイインピ
保持
保持
ハイインピ
ハイインピ
保持
保持
ハイインピ
ハイインピ
ハイインピ
保持
保持
ハイインピ
ハイインピ
保持
保持
ハイインピ
動作
動作
保持
動作
動作
保持
動作
動作
保持
動作
動作
保持
保持
ハイインピ
保持
動作
動作
保持
動作
動作
ハイインピー
ハイインピ
ダンス
ーダンス
ーダンス
保持
保持
ハイインピ
ーダンス
ハイインピ ハイインピ ハイインピー ハイインピ ハイインピ
ーダンス
【注】
保持
ーダンス
ーダンス
PB7∼PB0
動作
ーダンス
ーダンス
PA3∼PA0
動作
ーダンス*
ーダンス
P87∼P80
保持
1
ーダンス
P77∼P70
動作
ーダンス
ーダンス
P67∼P60
動作
ーダンス*1
ーダンス
P57∼P50
保持
ーダンス*
ーダンス*2
P43∼P40
サブアクティブ アクティブ
1
ーダンス
P37∼P30
ハイインピ
ウォッチ
ーダンス
ダンス
ーダンス
ーダンス
*1 プルアップ MOS が ON 状態では Highレベル出力となります。
*2 P32 端子のみリセット出力となります。
537
付録
E. ROM 発注手順
E.1 ROM 書き換え品開発の流れ（発注手順）
マイコン応用システムプログラムの開発終了後、R OM データ（2 組以上）、注文仕様
書、オプションリストおよびマーク仕様を一緒に提出していただきます。これにより、弊
社では図 E.1 の流れ図に沿って ROM 書き換え品の開発を行います。
表 E.1 に R OM 発注時に必要な提出物を示します。なお、詳細については、弊社担当営
業へお問い合わせください。
御 社
ルネサステクノロジ
JAPAN SIZE
SUNTREE
PGH12.5Y
MH2TC101AG-15
ROM
データ
各種チェック
製品型名決定
開発指示
注文仕様書
オプションリスト
マーク仕様
計 算 機 （CAD）処 理
JAPAN SIZE
SUNTREE
PGH12.5Y
MH2TC101AG-15
受領・確認後弊社営業担当へ
1部ご返送願います
マスク作成
（Verify用
EPROM ）
計算機処理
結果
前工程・後工程
WS
量 産
納入仕様書
受領・確認後弊社営業担当へ
1部ご返送願います
検査・入庫
図 E.1 ROM 書き換え品開発の流れ
表 E.1 ROM 発注時に必要な提出物
EPROM または ZTAT®マイコン
発注媒体
提出物
ROM データ
注文仕様書
オプションリスト* 1
マーク仕様例* 2
【注】
*1 製品シリーズにより必要ないものがあります。また、内容も異なります。
*2 特別仕様の場合には、提出してください。
538
付録
E.2 ROM 発注時の注意事項
提出していただく R OM データは、次の注意事項に従って、EP RO M または ZTAT ® マイ
コンで提出してください。なお、EPROM または ZTAT ® マイコン以外の媒体（フロッピー
ディスク等）では対応できませんのでご注意ください。
（1）EP RO M に R OM データを書き込む際は、事前にデータを十分消去し、中途半端なレ
ベルが出力されないことを確認してから使用してください。
（2）発注用 EP RO M において、R OM データの未使用（NOT US ED）領域またはリザーブ
領域には、必ず'FF'を書き込んでください。
（3）提出していただく EPROM には遮光ラベルを貼り、御社の品番等を記入してください。
（4）EP RO M に書き込みを行った後は、静電気による素子の破壊、紫外線や放射線による
書き込みデータの損失を招かないようにすると共に、運搬の際は導伝性のシートに梱
包するなど取り扱いに十分注意してください（アルミ箔、発泡スチロール等は不可）。
なお、これらによるデータの読み取りエラーに備え、同一内容の EP RO M を 2 組以上
提出してください。
539
付録
F. 製品型名一覧
表 F.1 型名一覧
パッケージ
製品分類
H8/3827R H8/3822R マスク
グループ
製品型名
通常品
ROM 版
マーク型名
（パッケージコード）
HD6433822RH
HD6433822R（***）H 80 ピン QFP（FP-80A）
HD6433822RF
HD6433822R（***）F 80 ピン QFP（FP-80B）
HD6433822RW HD6433822R （***）W 80 ピン TQFP（TFP-80C）
HCD6433822R
H8/3823R マスク
–
ダイ
広温度
HD6433822RD
HD6433822R（***）H 80 ピン QFP（FP-80A）
範囲
HD6433822RE
HD6433822R（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433822RWI HD6433822R（***）W 80 ピン TQFP（TFP-80C）
通常品
HD6433823RH
HD6433823R（***）H 80 ピン QFP（FP-80A）
HD6433823RF
HD6433823R（***）F 80 ピン QFP（FP-80B）
ROM 版
HD6433823RW HD6433823R （***）W 80 ピン TQFP（TFP-80C）
HCD6433823R
H8/3824R マスク
–
ダイ
広温度
HD6433823RD
HD6433823R（***）H 80 ピン QFP（FP-80A）
範囲
HD6433823RE
HD6433823R（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433823RWI HD6433823R（***）W 80 ピン TQFP（TFP-80C）
通常品
HD6433824RH
HD6433824R（***）H 80 ピン QFP（FP-80A）
HD6433824RF
HD6433824R（***）F 80 ピン QFP（FP-80B）
ROM 版
HD6433824RW HD6433824R （***）W 80 ピン TQFP（TFP-80C）
HCD6433824R
H8/3825R マスク
–
ダイ
広温度
HD6433824RD
HD6433824R（***）H 80 ピン QFP（FP-80A）
範囲
HD6433824RE
HD6433824R（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433824RWI HD6433824R（***）WI 80ピン TQFP（TFP-80C）
通常品
HD6433825RH
HD6433825R（***）H 80 ピン QFP（FP-80A）
HD6433825RF
HD6433825R（***）F 80 ピン QFP（FP-80B）
ROM 版
HD6433825RW HD6433825R （***）W 80 ピン TQFP（TFP-80C）
HCD6433825R
540
–
ダイ
広温度
HD6433825RD
HD6433825R（***）H 80 ピン QFP（FP-80A）
範囲
HD6433825RE
HD6433825R（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433825RWI HD6433825R（***）W 80 ピン TQFP（TFP-80C）
付録
パッケージ
製品分類
H8/3827R H8/3826R マスク
グループ
製品型名
通常品
ROM 版
マーク型名
HD6433826RH
HD6433826R（***）H 80 ピン QFP（FP-80A）
HD6433826RF
HD6433826R（***）F 80 ピン QFP（FP-80B）
HD6433826RW
HD6433826R（***）W 80 ピン TQFP（TFP-80C）
HCD6433826R
H8/3827R マスク
–
ダイ
広温度
HD6433826RD
HD6433826R（***）H 80 ピン QFP（FP-80A）
範囲
HD6433826RE
HD6433826R（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433826RWI HD6433826R（***）W 80 ピン TQFP（TFP-80C）
通常品
HD6433827RH
HD6433827R（***）H 80 ピン QFP（FP-80A）
HD6433827RF
HD6433827R（***）F 80 ピン QFP（FP-80B）
ROM 版
HD6433827RW
HD6433827R（***）W 80 ピン TQFP（TFP-80C）
HCD6433827R
–
ダイ
広温度
HD6433827RD
HD6433827R（***）H 80 ピン QFP（FP-80A）
範囲
HD6433827RE
HD6433827R（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433827RWI HD6433827R（***）W 80 ピン TQFP（TFP-80C）
ZTAT版 通常品
【注】
（パッケージコード）
HD6473827RH
HD6473827RH
80 ピン QFP（FP-80A）
HD6473827RF
HD6473827RF
80ピン QFP（FP-80B）
80 ピン TQFP（TFP-80C）
HD6473827RW
HD6473827RW
広温度
HD6473827RD
HD6473827RH
80 ピン QFP（FP-80A）
範囲
HD6473827RE
HD6473827RF
80 ピン QFP（FP-80B）
仕様品
HD6473827RWI HD6473827RW
80 ピン TQFP（TFP-80C）
マスク ROM 版の（***）は ROM コードです。
541
付録
パッケージ
製品分類
H8/3827S H8/3824S マスク
グループ
製品型名
通常品
ROM 版
マーク型名
HD6433824SH
HD6433824S（***）H 80 ピン QFP（FP-80A）
HD6433824SF
HD6433824S（***）F 80 ピン QFP（FP-80B）
HD6433824SW
HD6433824S（***）W 80 ピン TQFP（TFP-80C）
HCD6433824S
H8/3825S マスク
（パッケージコード）
–
ダイ
広温度
HD6433824SD
HD6433824S（***）H 80 ピン QFP（FP-80A）
範囲
HD6433824SE
HD6433824S（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433824SWI
HD6433824S
（***）W 80 ピン TQFP（TFP-80C）
通常品
HD6433825SH
HD6433825S（***）H 80 ピン QFP（FP-80A）
HD6433825SF
HD6433825S（***）F 80 ピン QFP（FP-80B）
ROM 版
HCD6433825SW HD6433825S（***）W 80 ピン TQFP（TFP-80C）
HCD6433825S
H8/3826S マスク
–
広温度
HD6433825SD
HD6433825S（***）H 80 ピン QFP（FP-80A）
範囲
HD6433825SE
HD6433825S（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433825SWI
HD6433825S
（***）W 80 ピン TQFP（TFP-80C）
通常品
HD6433826SH
HD6433826S（***）H 80 ピン QFP（FP-80A）
HD6433826SF
HD6433826S（***）F 80 ピン QFP（FP-80B）
ROM 版
HD6433826SW
HD6433826S（***）W 80 ピン TQFP（TFP-80C）
HCD6433826S
H8/3827S マスク
–
HD6433826SD
HD6433826S（***）H 80 ピン QFP（FP-80A）
範囲
HD6433826SE
HD6433826S（***）F 80 ピン QFP（FP-80B）
仕様品
HCD6433826SWI HD6433826S
（***）W 80 ピン TQFP（TFP-80C）
通常品
HD6433827SH
HD6433827S（***）H 80 ピン QFP（FP-80A）
HD6433827SF
HD6433827S（***）F 80 ピン QFP（FP-80B）
HD6433827SW
HD6433827S（***）W 80 ピン TQFP（TFP-80C）
HCD6433827S
542
ダイ
広温度
ROM 版
【注】
ダイ
–
ダイ
広温度
HD6433827SD
HD6433827S（***）H 80 ピン QFP（FP-80A）
範囲
HD6433827SE
HD6433827S（***）F 80 ピン QFP（FP-80B）
仕様品
HD6433827SWI
HD6433827S
（***）W 80 ピン TQFP（TFP-80C）
マスク ROM 版の（***）は ROM コードです。
付録
G. 外形寸法図
H8/3827R、H8/3827S グループの外形寸法図 FP-80A を図 G.1、FP-80B を図 G.2（H8/3827R
グループのみ）、TFP-80C を図 G.3 に示します。
As of January, 2003
17.2 ± 0.3
Unit: mm
14
60
41
40
0.65
17.2 ± 0.3
61
80
21
1
0.10
*Dimension including the plating thickness
Base material dimension
*0.17 ± 0.05
0.15 ± 0.04
3.05 Max
0.83
2.70
0.12 M
0.10 +0.15
–0.10
*0.32 ± 0.08
0.30 ± 0.06
20
1.6
0˚ – 8˚
0.8 ± 0.3
Package Code
JEDEC
JEITA
Mass (reference value)
FP-80A
—
Conforms
1.2 g
図 G.1 外形寸法図〔FP-80A〕
543
付録
As of January, 2003
24.8 ± 0.4
Unit: mm
20
41
65
40
80
25
24
2.70
0.15 M
0.20 +0.10
–0.20
0.8
*0.17 ± 0.05
0.15 ± 0.04
1
*0.37 ± 0.08
0.35 ± 0.06
3.10 Max
0.8
14
18.8 ± 0.4
64
0.15
2.4
1.0
0˚ – 10˚
1.2 ± 0.2
Package Code
JEDEC
JEITA
Mass (reference value)
*Dimension including the plating thickness
Base material dimension
FP-80B
—
—
1.7 g
図 G.2 外形寸法図〔FP-80B〕
14.0 ± 0.2
As of January, 2003
Unit: mm
12
60
41
40
80
21
0.5
14.0 ± 0.2
61
0.10
*Dimension including the plating thickness
Base material dimension
図 G.3 外形寸法図〔TFP-80C〕
544
0.10 ± 0.10
1.25
1.00
0.10 M
*0.17 ± 0.05
0.15 ± 0.04
20
1.20 Max
1
*0.22 ± 0.05
0.20 ± 0.04
1.0
0˚ – 8˚
0.5 ± 0.1
Package Code
JEDEC
JEITA
Mass (reference value)
TFP-80C
—
Conforms
0.4 g
付録
H. チップ形状仕様図
HC D6433827R 、 HC D6433826R 、 HC D6433825R 、 HC D6433824R 、 HC D6433823R 、
HCD6433822R のチップ形状仕様図を図 H.1 に示します。
X方向 6.10±0.05
Y方向 6.23±0.05
0.28±0.02
平面形状最大値
X方向 6.10±0.25
Y方向 6.23±0.25
Max 0.03
（単位 : mm）
図 H.1 チップ断面図
HCD6433827S、HCD6433826S、HCD6433825S、HCD6433824S のチップ形状仕様図を図
H.2 に示します。
X方向 3.55±0.05
Y方向 3.45±0.05
0.28±0.02
平面形状最大値
X方向 3.55±0.25
Y方向 3.45±0.25
Max 0.03
（単位 : mm）
図 H.2 チップ断面図
545
付録
I. ボンディングパッド形状図
HC D6433827R 、 HC D6433826R 、 HC D6433825R 、 HC D6433824R 、 HC D6433823R 、
HCD6433822R のボンディングパッド形状図を図 I.1に示します。
ボンディング
エリア
5∼8µm
90µm
金属膜が見えて
いる部分
90µm
5∼8µm
図 I.1 ボンディングパッド形状図
HCD6433827S、HCD6433826S、HCD6433825S、HCD6433824S のボンディングパッド形
状図を図 I.2に示します。
ボンディング
エリア
2.5µm
75µm
金属膜が見えて
いる部分
75µm
図 I.2 ボンディングパッド形状図
546
2.5µm
付録
J. チップトレイ仕様図
HC D6433827R 、 HC D6433826R 、 HC D6433825R 、 HC D6433824R 、 HC D6433823R 、
HCD6433822R のチップトレイ仕様図を図 J.1 に示します。
51
チップの向き
チップ
6.23
品名
51
6.10
チップトレイ型名
大日本インキ製
型名 : CT054
彫刻文字 : TCT066066-041
8.7±0.1
6.6±0.05
X
X'
8.1±0.15
6.6±0.05
0.4±0.1
1.8±0.1
8.7±0.1
X–X'
断面図
4.0±0.1
8.1±0.1
（単位 : mm）
図 J.1 チップトレイ仕様図
547
付録
HCD6433827S、HCD6433826S、HCD6433825S、HCD6433824S チップトレイ仕様図を図
J.2 に示します。
51
チップの向き
品名
3.45
チップ
ベース品名
51
3.55
チップトレイ型名
大日本インキ製
型名 : CT065
彫刻文字 : TCT4040-060
4.9±0.1
4.0±0.05
X
X'
5.9±0.1
4.0±0.05
0.6±0.1
1.8±0.1
4.9±0.1
X–X'
断面図
図 J.2 チップトレイ仕様図
548
4.0±0.1
5.9±0.1
（単位 : mm）
ルネサス8ビットシングルチップマイクロコンピュータ
ハードウェアマニュアル
H8/3827Rグループ、H8/3827Sグループ
発行年月 1999 年 9 月 第 1 版
2004 年 3 月 10 日 Rev.4.00
発 行 株式会社ルネサス テクノロジ 営業企画統括部
〒100-0004 東京都千代田区大手町 2-6-2
編 集 株式会社ルネサス小平セミコン 技術ドキュメント部
© 2004. Renesas Technology Corp., All rights reserved. Printed in Japan.
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名古屋市中区栄3-13-20 (栄センタービル4F)
浜松市板屋町111-2（浜松アクトタワー10F）
大阪市中央区伏見町4-1-1 (明治安田生命大阪御堂筋ビル)
金沢市広岡3-1-1 (金沢パークビル8F)
広島市中区袋町5-25 (広島袋町ビルディング8F)
松山市三番町4-4-6 (GEエジソンビル松山2号館3F)
鳥取市今町2-251 (日本生命鳥取駅前ビル) 福岡市博多区博多駅前2-17-1 (ヒロカネビル本館5F)
鹿児島市中央町12-2 (明治安田生命鹿児島中央町ビル)
(03) 5201-5350
(044) 549-1662
(042) 524-8701
(011) 210-8717
(022) 221-1351
(0246) 22-3222
(029) 271-9411
(025) 241-4361
(0263) 33-6622
(052) 261-3000
(053) 451-2131
(06) 6233-9500
(076) 233-5980
(082) 244-2570
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