注文コード No. N 7 8 1 0 LC876764C LC876756C LC876748C CMOS LSI ROM64k/56k/48kバイト,RAM1536バイト内蔵 8ビット1チップマイクロコンピュータ 概要 LC876764C/56C/48C は、最小バスサイクル 100ns で動作する CPU 部を中心にして、64k/56k/48k バ イト ROM,1536 バイト RAM,蛍光表示管(VFD)自動表示コントローラ・ドライバ,16 ビットタイマ/カウ ンタ(8 ビット分割可),16 ビットタイマ/カウンタ(8 ビット分割可,8 ビット PWM 可)，プリスケーラ 付き 8 ビットタイマ×4,時計用ベースタイマ,高速クロックカウンタ,システムクロック分周機能,自 動転送機能付き同期式 SIO,非同期/同期式 SIO,8 ビット 14 チャネル AD コンバータ,小信号検出,21 要因 10 ベクタ割り込み機能等を 1 チップに集積した 8 ビットマイクロコンピュータです。 特長 ■ROM ・65536×8 ビット ・57344×8 ビット ・49152×8 ビット ■RAM ・1536×9 ビット (LC876764C) (LC876756C) (LC876748C) (LC876764C/56C/48C) ■最小バスサイクルタイム ・100ns(10MHz) (注)バスサイクルタイムはROMの読み出し速度を表します。 ■最小命令サイクルタイム(tCYC) ・300ns(10MHz) Ver.1.04 M0703 33004 JO IM ◎久保田 B8-6794 No.7810-1/23 LC876764C/56C/48C ■ポート ・ノーマル耐圧入出力ポート 1 ビット単位で入出力指定可能 20（P1n,P70∼P73,P8n） ・最大 15V 耐圧入出力ポート 4 ビット単位で入出力指定可能 8（P0n） (ただし、N チャネルオープンドレイン出力時はビット単位で入力できます)。 1 ビット単位で入出力指定可能 8（P3n） ・ノーマル耐圧入力専用ポート（発振兼用） 2（XT1,XT2） ・蛍光表示管(VFD)駆動ポート デジット用大電流出力 9（S0/T0∼S8/T8） デジット/セグメント用大電流出力 7（S9/T9∼S15/T15） デジット/セグメント用出力 8（S16∼S23） セグメント用出力 28（S24∼S51） 兼用機能 入出力ポート 12（PFn,PG0∼PG3） 入力ポート 24（PCn,PDn,PEn） ・発振専用ポート 2（CF1,CF2） ・リセット端子 1（RES） ・電源端子 6（VSS1∼VSS2，VDD1∼VDD4） ■VFD 自動表示コントローラ ①プログラマブルなセグメント/デジット出力パターン セグメント/デジット用波形出力の切換えが可能 (デジット用波形出力可能端子数：9∼24 本) 大電流が必要な VFD に対して並列駆動可能 ②16 段階ディマー機能内蔵 ■小信号検出（マイク信号等） ①一定レベル以上の振幅を持つパルスをカウント ②2 ビットのカウンタ ■タイマ ・タイマ 0：キャプチャレジスタ付きの 16 ビットのタイマ/カウンタ モード 0：8 ビットプログラマブルプリスケーラ付 8 ビットタイマ (8 ビットキャプチャレジスタ付)×2 チャネル モード 1：8 ビットプログラマブルプリスケーラ付 8 ビットタイマ (8 ビットキャプチャレジスタ付)＋8 ビットカウンタ(8 ビットキャプチャレジスタ付) モード 2：8 ビットプログラマブルプリスケーラ付 16 ビットタイマ (16 ビットキャプチャレジスタ付) モード 3：16 ビットカウンタ(16 ビットキャプチャレジスタ付) ・タイマ 1：PWM/トグル出力可能な 16 ビットのタイマ/カウンタ モード 0：8 ビットタイマ(トグル出力付)＋8 ビットタイマ/カウンタ(トグル出力付) モード 1：8 ビット PWM×2 チャネル モード 2：16 ビットタイマ/カウンタ(トグル出力付)(下位 8 ビットからもトグル出力可能) モード 3：16 ビットタイマ(トグル出力付)(下位 8 ビットは PWM として使用可能) 次ページへ続く。 No.7810-2/23 LC876764C/56C/48C 前ページより続く。 ・タイマ 4：6 ビットプリスケーラ付 8 ビットタイマ ・タイマ 5：6 ビットプリスケーラ付 8 ビットタイマ ・タイマ 6：6 ビットプリスケーラ付 8 ビットタイマ ・タイマ 7：6 ビットプリスケーラ付 8 ビットタイマ ・ベースタイマ ①クロックは、サブクロック(32.768kHz 水晶発振),システムクロック,タイマ 0 のプリスケーラ 出力から選択できる。 ②5 種類の時間での割り込み発生が可能 ■高速クロックカウンタ ①最高 20MHz のクロックをカウントできる(メインクロック 10MHz 使用時) ②リアルタイム出力 ■シリアルインタフェース ・SIO0：8 ビット同期式シリアルインタフェース ①LSB 先頭/MSB 先頭切換え可能 ②8 ビットボーレートジェネレータ内蔵(最大転送クロック周期 4/3tCYC) ③連続自動データ通信(1∼256 ビット) ・SIO1：8 ビット非同期/同期式シリアルインタフェース モード 0：同期式 8 ビットシリアル IO(2 線式または 3 線式,転送クロック 2∼512tCYC) モード 1：非同期シリアル IO(半二重,データ 8 ビット,ストップビット 1,ボーレイト 8∼2048tCYC) モード 2：バスモード 1(スタートビット,データ 8 ビット,転送クロック 2∼512tCYC) モード 3：バスモード 2(スタート検出,データ 8 ビット,ストップ検出) ■ADC：8 ビット×14 チャネル ■リモコン受信回路(P73/INT3/T0IN 端子と共用) ①ノイズ除去機能(ノイズ除去フィルタの時定数選択 1/32/128tCYC) ■ウォッチドッグタイマ ①RC 外付けによるウォッチドッグタイマ ②割り込み,リセットの選択可能 ■割り込み：21 要因,10 ベクタ ①割り込みは低レベル(L),高レベル(H),最高レベル(X)の３レベルの多重割り込み制御。割り込み 処理中に、同一レベルまたは下位のレベルの割り込み要求が入っても、受け付けられません。 ②2 つ以上のベクタアドレスへの割り込み要求が同時に発生した場合、レベルの高いものが優先 されます。また、同一レベルでは、飛び先ベクタアドレスの小さい方の割り込みが優先されま す。 次ページへ続く。 No.7810-3/23 LC876764C/56C/48C 前ページより続く。 No. ベクタ 選択レベル 1 00003H X または L INT0 2 0000BH X または L INT1 3 00013H H または L INT2/T0L/INT4 4 0001BH H または L INT3/ベースタイマ/INT5 5 00023H H または L T0H 6 0002BH H または L T1L/T1H 7 00033H H または L SIO0 8 0003BH H または L SIO1 9 00043H H または L ADC/MIC/T6/T7 10 0004BH H または L VFD 自動表示コントローラ/ポート０/T4/T5 ・優先レベル X＞H＞L 割り込み要因 ・同一レベルではベクタアドレス小さいもの優先 ■サブルーチンスタックレベル：最大 768 レベル(スタックは RAM の中に設定) ■高速乗除算命令 ・16 ビット×8 ビット ・24 ビット×16 ビット ・16 ビット÷8 ビット ・24 ビット÷16 ビット （実行時間 （実行時間 （実行時間 （実行時間 ■発振回路 ・RC 発振回路(内蔵) ・CF 発振回路 ・水晶発振回路 ・周波数可変 RC 発振回路(内蔵) 5tCYC） 12tCYC） 8tCYC） 12tCYC） ：システムクロック用 ：システムクロック用,Rf 内蔵 ：低速システムクロック用,Rd,Rf 外付け ：システムクロック用 ■システムクロック分周機能 ・低消費電流動作可能 最小命令サイクルタイムで 300ns,600ns,1.2µs,2.4µs,4.8µs,9.6µs,19.2µs,38.4µs,76.8µs の 選択可能(メインクロック 10MHz 使用時） ■スタンバイ機能 ・HALT モード：命令実行停止,周辺回路動作継続 (VFD 表示機能およびシリアル転送の一部機能は停止します) ①発振の停止は自動的には行いません。 ②システムリセットまたは割り込みの発生により解除。 ・HOLD モード：命令実行停止,周辺回路動作停止 ①CF 発振,RC 発振,水晶発振のいずれも自動的に停止します。 ②HOLD モードを解除するには、次の 3 つの方法があります。 1)リセット端子に｢L｣レベルを入力する。 2)INT0,INT1,INT2,INT4,INT5 の少なくとも 1 つの端子に指定されたレベルを入力する。 3)ポート 0 で割り込み要因が成立する。 次ページへ続く。 No.7810-4/23 LC876764C/56C/48C 前ページより続く。 ・X’tal HOLD モード：命令実行停止,ベースタイマ以外の周辺回路動作停止 ①CF 発振,RC 発振は、自動的に停止します。 ②水晶発振は、突入時の状態を維持します。 ③X’tal HOLD モードを解除するには、次の 4 つの方法があります。 1)リセット端子に｢L｣レベルを入力する。 2)INT0,INT1,INT2,INT4,INT5 の少なくとも 1 つの端子に指定されたレベルを入力する。 3)ポート 0 で割り込み要因が成立する。 4)ベースタイマ回路で割り込み要因が成立する。 ■出荷形態 ・QIP100E ■開発ツール ・エバチップ ・エミュレータ ：LC876093 ：EVA62S＋ECB876600＋SUB876700＋POD100QFP ：ICE-B877300＋SUB876700＋POD100QFP ・フラッシュ ROM 版 ：LC87F67C8A 外形図 unit:mm 3151A No.7810-5/23 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 S48/PG0 S49/PG1 S50/PG2 S51/PG3 P00 P01 P02 P03 VSS2 VDD2 P04 P05 P06 P07 P10/SO0 P11/SI0/SB0 P12/SCK0 P13/SO1 P14/SI1/SB1 P15/SCK1 P16/T1PWML P17/T1PWMH/BUZ P30/INT4/T1IN P31/INT4/T1IN P32/INT4/T1IN P33/INT4/T1IN P34/INT5/T1IN P35/INT5/T1IN P36/INT5/T1IN P37/INT5/T1IN RES XT1/AN10 XT2/AN11 VSS1 CF1 CF2 VDD1 P80/AN0 P81/AN1 P82/AN2 P83/AN3 P84/AN4 P85/AN5 P86/AN6 P87/AN7/MICIN P70/INT0/T0LCP/AN8 P71/INT1/T0HCP/AN9 P72/INT2/T0IN/NKIN/AN12 P73/INT3/T0IN/AN13 S0/T0 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 S47/PF7 S46/PF6 S45/PF5 S44/PF4 S43/PF3 S42/PF2 S41/PF1 S40/PF0 VDD4 S39/PE7 S38/PE6 S37/PE5 S36/PE4 S35/PE3 S34/PE2 S33/PE1 S32/PE0 S31/PD7 S30/PD6 S29/PD5 S28/PD4 S27/PD3 S26/PD2 S25/PD1 S24/PD0 S23/PC7 S22/PC6 S21/PC5 S20/PC4 FIX0 LC876764C/56C/48C ピン配置図 81 82 83 84 85 86 87 88 89 90 91 92 93 94 95 96 97 98 99 100 LC876764C/56C/48C 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 32 31 S19/PC3 S18/PC2 S17/PC1 S16/PC0 VDD3 S15/T15 S14/T14 S13/T13 S12/T12 S11/T11 S10/T10 S9/T9 S8/T8 S7/T7 S6/T6 S5/T5 S4/T4 S3/T3 S2/T2 S1/T1 Top view SANYO:QIP100E No.7810-6/23 LC876764C/56C/48C システムブロック図 割り込み制御 IR ROM RC MRC クロック ジェネレータ スタンバイ制御 CF PLA PC X’tal バスインタフェース ACC SIO0 ポート 0 B レジスタ SIO1 ポート 1 C レジスタ タイマ 0 （高速クロックカウンタ） ポート 3 タイマ 1 ポート 7 ベースタイマ ポート 8 PSW VFD 表示 コントローラ ADC RAR INT0∼5 ノイズ除去フィルタ 小信号検出 RAM タイマ 4 タイマ 6 スタックポインタ タイマ 5 タイマ 7 ウォッチドッグ タイマ ALU No.7810-7/23 LC876764C/56C/48C 端子機能表 端子名 VSS1,VSS2 入出力 − VDD1,VDD2 VDD3,VDD4 − FIX0 − PORT0 入出力 P00∼P07 PORT1 入出力 P10∼P17 PORT3 入出力 P30∼P37 機能説明 電源の＋端子 なし テスト用端子 ユーザ使用時は VSS にショートして下さい。（注１） ･8 ビットの入出力ポート ･4 ビット単位の入出力指定可能 ･4 ビット単位のプルアップ抵抗 ON/OFF 可能 ･HOLD 解除入力 ･ポート０割り込み入力 ･N チャネルオープンドレイン出力時は 15V 耐圧 ･8 ビットの入出力ポート ･1 ビット単位の入出力指定可能 ･1 ビット単位のプルアップ抵抗 ON/OFF 可能 ･兼用機能 P10：SIO0 データ出力 P11：SIO0 データ入力/バス入出力 P12：SIO0 クロック入出力 P13：SIO1 データ出力 P14：SIO1 データ入力/バス入出力 P15：SIO1 クロック入出力 P16：タイマ１PWML 出力 P17：タイマ１PWMH 出力/ブザー出力 ･８ビットの入出力ポート ･１ビット単位の入出力指定可能 ･１ビット単位のプルアップ抵抗 ON/OFF 可能 ･N チャネルオープンドレイン出力時は 15V 耐圧 ･兼用機能 P30∼P33:INT4 入力/HOLD 解除入力/タイマ 1 イベント入力 /タイマ 0L キャプチャ入力/タイマ 0H キャプチャ入力 P34∼P37:INT5 入力/HOLD 解除入力/タイマ 1 イベント入力 /タイマ 0L キャプチャ入力/タイマ 0H キャプチャ入力 ○ ○ × × なし あり あり あり Ｌレベル ○ ○ Ｈレベル P70∼P73 入出力 ○ ○ 立ち下がり ＆ 立ち上がり INT4 INT5 立ち下がり 立ち上がり ･インタラプト受付形式 PORT7 オプション なし 電源の−端子 × × ･4 ビットの入出力ポート ･1 ビット単位の入出力指定可能 ･1 ビット単位のプルアップ抵抗 ON/OFF 可能 ･兼用機能 P70：INT0 入力/HOLD 解除入力/タイマ 0L キャプチャ入力 /ウォッチドッグタイマ用出力 P71：INT1 入力/HOLD 解除入力/タイマ 0H キャプチャ入力 P72：INT2 入力/HOLD 解除入力/タイマ 0 イベント入力 /タイマ 0L キャプチャ入力/高速クロックカウンタ入力 P73：INT3 入力(ノイズフィルタ付入力) /タイマ０イベント入力/タイマ 0H キャプチャ入力 AD 変換入力ポート：AN8(P70)，AN9(P71)，AN12(P72)，AN13(P73) なし ･インタラプト受付形式 ○ ○ × × Ｌレベル × × ○ ○ Ｈレベル ○ ○ ○ ○ 立ち下がり ＆ 立ち上がり ○ ○ ○ ○ 立ち下がり 立ち上がり INT0 INT1 INT2 INT3 ○ ○ × × 次ページへ続く。 No.7810-8/23 LC876764C/56C/48C 前ページより続く｡ 端子名 PORT8 入出力 入出力 機能説明 ･8 ビットの入出力ポート オプション なし ･1 ビット単位の入出力指定可能 P80∼P87 ･兼用機能 AD 変換入力ポート：AN0∼AN7 小信号検出入力ポート：MICIN(P87) S0/T0∼S8/T8 出力 ･蛍光表示管(VFD)表示コントローラ なし デジット用大電流出力 (セグメント出力として使用可) S9/T9∼ 出力 S15/T15 S16∼S23 ･蛍光表示管(VFD)表示コントローラ なし セグメント/デジット用大電流出力 入出力 ･蛍光表示管(VFD)表示コントローラ なし セグメント/デジット用出力 ･兼用機能 高耐圧入力ポート：PC0∼PC7 S24∼S31 入出力 ･蛍光表示管(VFD)表示コントローラ なし セグメント用出力 ･兼用機能 高耐圧入力ポート：PD0∼PD7 S32∼S39 入出力 ･蛍光表示管(VFD)表示コントローラ なし セグメント用出力 ･兼用機能 高耐圧入力ポート：PE0∼PE7 S40∼S47 入出力 ･蛍光表示管(VFD)表示コントローラ なし セグメント用出力 ･兼用機能 高耐圧入出力ポート：PF0∼PF7 S48∼S51 入出力 ･蛍光表示管(VFD)表示コントローラ なし セグメント用出力 ･兼用機能 高耐圧入出力ポート：PG0∼PG3 RES 入力 リセット端子 なし XT1 入力 ･32.768kHz 水晶発振子用入力端子 なし ･兼用機能 汎用入力ポート 使用しない場合は VDD1 に接続してください。 AD 変換入力ポート：AN10 XT2 入出力 ･32.768kHz 水晶発振子用出力端子 なし ･兼用機能 汎用入力ポート 使用しない場合は、発振仕様にしてオープンにしてください。 AD 変換入力ポート：AN11 CF1 入力 セラミック発振子用入力端子 なし CF2 出力 セラミック発振子用出力端子 なし 注 1：LC876700 シリーズは、LC876500､LC876600 シリーズ用の基板にそのまま実装可能です。 その際、FIX0 端子には蛍光表示管負電源電圧（マイナス電圧）がかかりますが問題ありませ ん。 No.7810-9/23 LC876764C/56C/48C ポート出力形態 ポートの出力形態とプルアップ/プルダウン抵抗の有無を以下に示します。 尚、入出力ポートでのデータの読み込みは、ポートが出力モード時でも可能です。 ポート名 オプション オプション 切換え単位 種類 1 ビット プルダウン 出力形式 プルアップ抵抗 1 CMOS プログラマブル(注 1) − 単位 2 15V 耐圧 Nch-オープンドレイン なし − 1 ビット 1 CMOS プログラマブル − 単位 2 Nch-オープンドレイン プログラマブル − 1 ビット 1 CMOS プログラマブル − 単位 2 15V 耐圧 Nch-オープンドレイン なし − P70 − なし Nch-オープンドレイン プログラマブル − P71∼P73 − なし CMOS プログラマブル − P80∼P87 − なし Nch-オープンドレイン なし − − なし 高耐圧 Pch-オープンドレイン − なし XT1 − なし 入力専用 なし − XT2 − なし 32.768kHz 水晶発振子用出力 なし − P00∼P07 P10∼P17 P30∼P37 S0/T0∼S15/T15 S16∼S51 抵抗 注 1：ポート 0 のプログラマブルプルアップ抵抗は、4 ビット単位(P00∼03,P04∼07)の制御になり ます。 *1 VDD1 端子に入るノイズを小さくし、バックアップ時間を長くするために、次のように接続 してください。 VSS1 端子と VSS2 端子は必ず電気的にショートしてください。 LSI VDD1 電源 バックアップ用 *2 VDD2 VDD3 VDD4 VSS1 *2 VFD 用 電源 VSS2 内部メモリの保持電源は VDD1 ですが、VDD2 をバックアップしない場合、HOLD バックアップ時 のポートの｢H｣レベル出力は不定となり、入力バッファに貫通電流が流れてバックアップ時間が 短くなります。 HOLD バックアップ時はポートの状態が｢L｣レベルになるように設定してください。 No.7810-10/23 LC876764C/56C/48C 絶対最大定格/Ta=25℃,VSS1=VSS2=0V 項目 記号 適用端子・備考 最大電源電圧 VDD max VDD,VDD2,VDD3,VDD4 入力電圧 VI(1) ･XT1,XT2 条件 VDD1=VDD2=VDD3=VDD4 ･CF1 規格 VDD[V] min typ max unit −0.3 ∼ ＋7.0 −0.3 ∼ VDD＋0.3 ･ RES FIX0 VDD−45 ∼ VDD＋0.3 出力電圧 VO(1) S0/T0∼S15/T15 VDD−45 ∼ VDD＋0.3 入出力電圧 VIO(1) ･CMOS 出力の VI(2) V ポート 0,3 ･ポート 1 −0.3 ∼ VDD＋0.3 −0.3 ∼ 15 VDD−45 ∼ VDD＋0.3 ･ポート 7 ･ポート 8 VIO(2) オープンドレイン 出力のポート 0,3 VIO(3) ピーク出力 IOPH(1) S16∼S51 ポート 0,1,3 電流 ･CMOS 出力 ･適用１端子当り IOPH(2) ポート 71,72,73 −10 適用１端子当り −3 高レベル出力電流 IOPH(3) S0/T0∼S15/T15 適用１端子当り −30 IOPH(4) S16∼S51 適用１端子当り −15 合計出力 ΣIOAH(1) ポート 0 適用全端子合計 −30 電流 ΣIOAH(2) ポート 1,3 適用全端子合計 −30 ΣIOAH(3) ポート 71,72,73 適用全端子合計 −5 ΣIOAH(4) S0/T0∼S15/T15 適用全端子合計 −65 ΣIOAH(5) S16∼S27 適用全端子合計 −60 ΣIOAH(6) S28∼S39 適用全端子合計 −60 −60 ΣIOAH(7) mA 低レベル出力電流 S40∼S51 適用全端子合計 ピーク出力 IOPL(1) ポート 0,1,3 適用 1 端子当り 電流 IOPL(2) ポート 7,8 適用 1 端子当り 5 合計出力 ΣIOAL(1) ポート 00,01,02,03 適用全端子合計 50 電流 ΣIOAL(2) ･ポート 04,05,06,07 適用全端子合計 20 50 ･ポート 1,3 ΣIOAL(3) ･ポート 7 適用全端子合計 20 ･ポート 8 許容消費電力 Pd max 動作周囲温度 Topr QIP100E Ta=−30∼＋70℃ −30 ∼ ＋70 保存周囲温度 Tstg −55 ∼ ＋125 502 mW ℃ No.7810-11/23 LC876764C/56C/48C 許容動作範囲/Ta=−30∼＋70℃,VSS1=VSS2=0V 項目 動作電源 電圧 メモリ保持 電源電圧 高レベル 入力電圧 記号 VDD(1) VHD VIH(1) VIH(2) VIH(3) VIH(4) VIH(5) VIH(6) VIH(7) 適用端子・備考 VDD1=VDD2 =VDD3=VDD4 VDD1 条件 0.294µs≦tCYC≦200µs 出力ディセーブル VIL(1) VIL(2) VIL(3) VIL(4) VIL(5) VIL(6) 発振周波数 範囲(注 1) ･RES ･ポート 0,3 ･ポート 8 ･ポート 1 ･ポート 71,72,73 ･ポート 70 ポート入力/ 割り込み側 S16∼S51 ポート 87 小信号入力側 ポート 70 ウォッチドッグ タイマ側 2.0 6.0 4.5∼6.0 0.3VDD ＋0.7 VDD 4.5∼6.0 0.3VDD ＋0.7 13.5 4.5∼6.0 0.3VDD ＋0.7 VDD 4.5∼6.0 0.33VDD ＋1.0 VDD 4.5∼6.0 0.75VDD VDD 4.5∼6.0 0.9VDD VDD 出力ディセーブル 4.5∼6.0 0.75VDD VDD 4.5∼6.0 VSS 0.15VDD ＋0.4 4.5∼6.0 VSS 0.1VDD ＋0.4 4.5∼6.0 -35 0.2VDD 4.5∼6.0 VSS 0.25VDD 4.5∼6.0 VSS 0.8VDD −1.0 4.5∼6.0 VSS 0.25VDD 4.5∼6.0 0.294 200 4.5∼6.0 0.1 10 出力ディセーブル 出力 Pch Tr.オフ 出力ディセーブル 出力ディセーブル ･XT1,XT2 CF1 FmCF(1) CF1,CF2 FmCF(2) CF1,CF2 FmRC FmMRC FsX’tal 6.0 V tCYC FEXCF(1) unit ･XT1,XT2 ･CF1 ･RES 命令サイクル タイム 外部システム クロック 周波数 max 出力ディセーブル ･CF1 低レベル 入力電圧 規格 typ min 4.5 ･HOLD モード時 ･RAM,レジスタ保持 出力ディセーブル ･CMOS 出力の ポート 0,3 ･ポート 8 オープンドレイン 出力ディセーブル 出力のポート 0,3 出力ディセーブル ･ポート 1 ･ポート 71,72,73 ･ポート 70 ポート入力/ 割り込み側 S16∼S51 出力 Pch Tr.オフ ポート 87 小信号入力側 ポート 70 ウォッチドッグ タイマ側 VDD[V] XT1,XT2 ･CF2 端子オープン ･システムクロック分周 1/1 ･外部システムクロックの DUTY50±5% ･CF2 端子オープン ･システムクロック分周 1/2 10MHz セラミック発振時 図 1 参照 4MHz セラミック発振時 図 1 参照 内蔵 RC 発振 周波数可変 RC 発振源発振 32.768kHz 水晶発振時 図 2 参照 µs MHz 4.5∼6.0 0.2 20 4.5∼6.0 10 4.5∼6.0 4 4.5∼6.0 4.5∼6.0 4.5∼6.0 0.3 1.0 50 32.768 MHz 2.0 kHz 注 1：発振定数は表 1,表 2 参照のこと。 No.7810-12/23 LC876764C/56C/48C 電気的特性/Ta=−30∼＋70℃,VSS1=VSS2=0V 項目 高レベル 記号 IIH(1) 入力電流 適用端子・備考 条件 オ ー プ ン ド レ イ ン ･出力ディセーブル 出力のポート 0,3 ･VIN=13.5V (出力 Tr.のオフリーク 規格 VDD[V] min typ max unit 4.5∼6.0 5 4.5∼6.0 1 4.5∼6.0 60 4.5∼6.0 1 4.5∼6.0 1 4.5∼6.0 15 電流を含む) IIH(2) ポート 0,1,3,7,8 ･出力ディセーブル ･プルアップ抵抗オフ ･VIN=VDD (出力 Tr.のオフリーク 電流を含む) IIH(3) 低レベル IIH(4) ･入力ポート仕様時 (ポート C,D,E,F,G) ･VIN=VDD VIN=VDD RES IIH(5) XT1,XT2 IIH(6) CF1 ･入力ポート仕様時 ･VIN=VDD VIN=VDD IIH(7) P87/AN7/MICIN VIN=VBIS＋0.5V 小信号入力側 (VBIS はバイアス電圧) ポート 0,1,3,7,8 ･出力ディセーブル IIL(1) S16∼S51 入力電流 ･プルアップ抵抗オフ ･VIN=VSS 4.5∼6.0 4.2 4.5∼6.0 −1 8.5 15 −8.5 −4.2 µA (出力 Tr.のオフリーク電 流を含む) VIN=VSS IIL(2) RES 4.5∼6.0 −1 IIL(3) XT1,XT2 ･入力ポート仕様時 ･VIN=VSS 4.5∼6.0 −1 IIL(4) CF1 VIN=VSS 4.5∼6.0 −15 IIL(5) P87/AN7/MICIN VIN=VBIS−0.5V 小信号入力側 4.5∼6.0 −15 高レベル VOH(1) CMOS 出力の (VBIS はバイアス電圧) IOH=−1.0mA 出力電圧 VOH(2) ポート 0,1,3 VOH(3) ポート 71,72,73 S0/T0∼S15/T15 VOH(4) 4.5∼6.0 VDD−1 IOH=−0.1mA 4.5∼6.0 VDD−0.5 IOH=−0.4mA 4.5∼6.0 IOH=−20mA 4.5∼6.0 VDD−1 VDD−1.8 ･全端子の 1 本当りの IOH は 1mA 以下の時 4.5∼6.0 VDD−1 IOH=−5.0mA 4.5∼6.0 VDD−1.8 ･全端子の 1 本当りの IOH は 1mA 以下の時 4.5∼6.0 VDD−1 ポート 0,1,3 IOL=10mA IOL=1.6mA 4.5∼6.0 1.5 4.5∼6.0 0.4 ポート 7,8 IOL=1mA 4.5∼6.0 VOH(5) VOH(6) ･IOH=−1.0mA S16∼S51 VOH(7) 低レベル VOL(1) 出力電圧 VOL(2) VOL(3) V ･IOH=−1.0mA 0.4 次ページへ続く。 No.7810-13/23 LC876764C/56C/48C 前ページより続く｡ 項目 プルアップ 記号 Rpu 適用端子・備考 ポート 0,1,3,7 条件 VOH=0.9VDD IOFF(1) 電流 ･S0/T0∼S15/T15 ･S16∼S51 IOFF(2) 高耐圧入力端子 Rinpd S16∼S51 ･出力 Pch Tr.オフ ･VOUT=VSS 4.5∼6.0 -1 ･出力 Pch Tr.オフ ･VOUT=VDD−40V 4.5∼6.0 -30 VHIS(1) ･ポート 1,7 ･RES VHIS(2) ポート 87 の CP 全端子 40 70 unit kΩ µA 4.5∼6.0 200 4.5∼6.0 0.1VDD 4.5∼6.0 0.1VDD 4.5∼6.0 10 kΩ V 小信号入力側 端子容量 max 出力 Pch Tr.オフ ホールド Tr. 電圧 typ 15 の｢L｣レベル ヒステリシス min 4.5∼6.0 MOS Tr.抵抗 出力オフリーク 規格 VDD[V] ･f=1MHz ･被測定端子以外は、 VIN=VSS pF ･Ta=25℃ 入力感度 Vsen ポート 87 の 小信号入力側 4.5∼6.0 0.12VDD Vp-p No.7810-14/23 LC876764C/56C/48C シリアル入出力特性/Ta=−30∼＋70℃,VSS1=VSS2=0V 規格 項目 記号 適用端子・備考 条件 VDD[V] 入力クロック 周期 tSCK(1) 低レベル tSCKL(1) パルス幅 tSCKLA(1) 高レベル tSCKH(1) パルス幅 tSCKHA(1) 周期 tSCK(2) 低レベル tSCKL(2) SCK0(P12) 図6参照 4.5∼6.0 シリアルクロック 出力クロック tSCKL(3) パルス幅 tSCKLA(2) 高レベル tSCKH(3) パルス幅 tSCKHA(2) 周期 tSCK(4) 低レベル SCK1(P15) 図6参照 1 SCK0(P12) ･CMOS出力選択時 4/3 ･図6参照 1/2 4.5∼6.0 3/4 tSCK 1/2 2 SCK1(P15) ･CMOS出力選択時 tSCKL(4) 1/2 4.5∼6.0 tSCK tSCKH(4) シリアル入力 tsDI 1/2 データ SI0(P11),SI1(P14), ･SI0CLKの立ち上がり SB0(P11),SB1(P14) アップ時間 に対して規定する。 tdDO 4.5∼6.0 0.03 4.5∼6.0 0.03 ･図6参照 thDI ホールド時間 出力遅延時間 tCYC 2 ･図6参照 パルス幅 データセット tCYC 2 1 パルス幅 高レベル 2/3 5 tSCKH(2) 低レベル unit 2/3 4.5∼6.0 tSCK(3) max 4/3 パルス幅 周期 typ 2/3 パルス幅 高レベル min シリアル出力 SO0(P10),SO1(P13) ･SI0CLKの立ち下がり SB0(P11),SB1(P14) に対して規定する。 µs ･オープンドレイン出 力時は、出力変化開 始までの時間として 4.5∼6.0 1/3tCYC ＋0.05 規定する。 ･図6参照 No.7810-15/23 LC876764C/56C/48C パルス入力条件/Ta=−30∼＋70℃,VSS1=VSS2=0V 規格 項目 記号 適用端子・備考 条件 VDD[V] 高・低レベル tPIH(1) INT0(P70), パルス幅 tPIL(1) INT1(P71), INT2(P72), typ max unit をセットできる。 ･タイマ 0,1 への INT4(P30∼P33), イベント入力ができ INT5(P34∼P37) る。 tPIH(2) ノイズ除去フィルタ ･割り込み要因フラグ tPIL(2) の時定数が 1/1 の 場合の INT3(P73) min ･割り込み要因フラグ をセットできる。 ･タイマ 0 へのイベント 4.5∼6.0 1 4.5∼6.0 2 4.5∼6.0 64 4.5∼6.0 256 4.5∼6.0 1 4.5∼6.0 1/12 4.5∼6.0 200 入力ができる。 tPIH(3) ノイズ除去フィルタ ･割り込み要因フラグ tPIL(3) の時定数が 1/32 の 場合の INT3(P73) をセットできる。 ･タイマ 0 へのイベント tCYC 入力ができる。 tPIH(4) ノイズ除去フィルタ ･割り込み要因フラグ tPIL(4) の時定数が 1/128 の をセットできる。 場合の INT3(P73) ･タイマ 0 へのイベント MICIN(P87) 小信号検出カウンタを 入力ができる。 tPIH(5) tPIL(5) tPIH(6) カウントできる。 NKIN(P72) tPIL(6) tPIL(7) 高速クロックカウンタ をカウントできる。 RES リセットできる。 µs AD変換特性/Ta=−30∼＋70℃,VSS1=VSS2=0V 規格 項目 記号 適用端子・備考 条件 VDD[V] 分解能 絶対精度 変換時間 N AN0(P80)∼AN7(P87) ET AN8(P70),AN9(P71) tCAD AN10(XT1),AN11(XT2) AN12(P72),AN13(P73), min max unit 8 4.5∼6.0 (注2) typ bit ±1.5 4.5∼6.0 AD変換時間=32× tCYC(ADCR2=0の時) (注3) 4.5∼6.0 15.62 97.92 (tCYC= (tCYC= 0.488µs) 3.06µs) 18.82 97.92 µs AD変換時間=64× tCYC(ADCR2=1の時) (注3) アナログ入力 LSB VAIN 4.5∼6.0 4.5∼6.0 電圧範囲 アナログポート IAINH VAIN=VDD 4.5∼6.0 入力電流 IAINL VAIN=VSS 4.5∼6.0 (tCYC= (tCYC= 0.294µs) 1.53µs) VSS VDD 1 V µA −1 注 2：絶対精度は量子化誤差(±1/2 LSB)を除く。 注 3：変換時間は、変換をスタートさせる命令が出てからアナログ入力値に対する完全なデジタル 変換値がレジスタに設定されるまでの時間をいう。 No.7810-16/23 LC876764C/56C/48C 消費電流特性/Ta=−30∼＋70℃,VSS1=VSS2=0V 規格 項目 記号 適用端子・備考 条件 VDD[V] 通常動作時 IDDOP(1) VDD1=VDD2=VDD3 =VDD4 消費電流(注4) min typ max unit ･FmCF=10MHz セラミック発振時 ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは 4.5∼6.0 9 30 4.5∼6.0 10 31 10MHz側 ･内蔵RC発振は停止 ･周波数可変RC発振は停止 ･1/1分周時 IDDOP(2) ･CF1=20MHz 外部クロック ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは CF1側 ･内蔵RC発振は停止 ･周波数可変RC発振は停止 ･1/2分周時 IDDOP(3) ･FmCF=4MHz セラミック発振時 ･FsX’tal=32.768kHz mA 水晶発振時 ･システムクロックは 4.5∼6.0 4 17 4.5∼6.0 1 10 4.5∼6.0 2 12 4.5∼6.0 40 140 4MHz側 ･内蔵RC発振は停止 ･周波数可変RC発振は停止 ･1/1分周時 IDDOP(4) ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･周波数可変RC発振は停止 ･システムクロックは内蔵 RC発振 ･1/2分周時 IDDOP(5) ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･内蔵RC発振は停止 ･システムクロックは周波 数可変RC発振で1MHz設定 ･1/2分周時 IDDOP(6) ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは 32.768kHz側 µA ･内蔵RC発振は停止 ･周波数可変RC発振は停止 ･1/2分周時 次ページへ続く。 No.7810-17/23 LC876764C/56C/48C 前ページより続く｡ 規格 項目 記号 適用端子・備考 条件 VDD[V] HALTモード IDDHALT(1) 消費電流(注4) VDD1=VDD2=VDD3 ･HALTモード =VDD4 ･FmCF=10MHz min typ max unit セラミック発振時 ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは 4.5∼6.0 4 12 4.5∼6.0 4.8 13 4.5∼6.0 1.8 6 4.5∼6.0 500 1600 10MHz側 ･内蔵RC発振は停止 ･周波数可変RC発振は停止 ･1/1分周時 IDDHALT(2) ･HALTモード ･CF1=20MHz外部クロック ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは mA CF1側 ･内蔵RC発振は停止 ･周波数可変RC発振は停止 ･1/2分周時 IDDHALT(3) ･HALTモード ･FmCF=4MHz セラミック発振時 ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは4MHz側 ･内蔵RC発振は停止 ･周波数可変RC発振は停止 ･1/1分周時 IDDHALT(4) ･HALTモード ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは内蔵 RC発振 ･周波数可変RC発振は停止 ･1/2分周時 IDDHALT(5) µA ･HALT モード ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･内蔵 RC 発振は停止 ･システムクロックは 周波数可変 RC 発振で 1MHz 設定 4.5∼6.0 1500 3600 ･1/2 分周時 次ページへ続く。 No.7810-18/23 LC876764C/56C/48C 前ページより続く｡ 規格 項目 記号 適用端子・備考 条件 VDD[V] HALTモード IDDHALT(6) 消費電流(注4) VDD1=VDD2=VDD3 =VDD4 min typ max unit ･HALT モード ･FmCF=0Hz(発振停止) ･FsX’tal=32.768kHz 水晶発振時 ･システムクロックは 4.5∼6.0 25 100 32.768kHz 側 ･内蔵 RC 発振は停止 ･周波数可変 RC 発振は停止 ･1/2 分周時 HOLDモード消費電 IDDHOLD(1) VDD1 流 µA ･HOLDモード ･CF1=VDDまたはオープン 4.5∼6.0 0.05 25 4.5∼6.0 20 90 (外部クロック時) 時計HOLDモード消 IDDHOLD(2) 費電流 VDD1 ･時計HOLDモード ･CF1=VDDまたはオープン (外部クロック時) ･FsX’tal=32.768kHz 水晶発振時 注 4：消費電流は出力 Tr.および内蔵プルアップ抵抗に流れる電流を含まない。 No.7810-19/23 LC876764C/56C/48C メイン・システム・クロック発振回路特性例 メイン・システム・クロック発振回路特性例は、弊社指定の発振特性評価用基板を用いて、発振 子メーカによって安定に発振することを確認された回路定数と、この回路定数を外付けしたときの 特性例です。 表1 セラミック発振子を使用したメイン・システム・クロック発振回路特性例 回路定数 公称周波数 メーカ名 発振子名 C1 C2 動作電圧 Rd1 ［pF］［pF］［Ω］ 10MHz 村田製作所 4MHz 村田製作所 範囲 ［V］ 発振安定時間 typ 備考 max ［ｍs］ ［ｍs］ CSTLS10M0G53-B0 (15) (15) 150 4.5∼6.0 0.05 0.25 C1,C2 内蔵品 CSTCE10M0G52-R0 (10) (10) 100 4.5∼6.0 0.05 0.25 C1,C2 内蔵品 CSTLS4M00G53-B0 (15) (15) 470 4.5∼6.0 0.05 0.25 C1,C2 内蔵品 CSTCR4M00G53-R0 (15) (15) 330 4.5∼6.0 0.07 0.30 C1,C2 内蔵品 発振安定時間は、VDD が動作電圧下限を上回ってから、発振が安定するまでに必要な時間です。 (図 4 参照) サブ・システム・クロック発振回路特性例 サブ・システム・クロック発振回路特性例は、弊社指定の発振特性評価用基板を用いて、発振子メー カによって安定に発振することを確認された回路定数と、この回路定数を外付けしたときの特性例で す。 表2 水晶発振子を使用したサブ・システム・クロック発振回路特性例 回路定数 公称周波数 メーカ名 発振子名 C3 C4 Rf 動作電圧 範囲 Rd2 ［V］ ［pF］［pF］ ［Ω］ ［Ω］ 32.768kHz セイコーエプソン MC-306 15 15 10M 510k 4.5 6.0 発振安定時間 備考 typ[S] max[S] 1.0 適用 CL 値 3.0 12.5pF 発振安定時間は、サブクロック発振回路を開始させる命令を実行後、発振が安定するまでに必要な 時間と、HOLD モードを解除後、発振が安定するまでに必要な時間です。(図 4 参照) (注意)・回路パターンの影響を受けるので、発振に関わる部品はできるだけパターン長を伸ばさ ないように近くに配置すること。 CF1 CF2 XT1 Rd1 C1 CF C2 XT2 Rf C3 Rd2 C4 X’tal 図1 CF発振回路 図2 XT発振回路 0.5VDD 図3 ACタイミング測定点 No.7810-20/23 LC876764C/56C/48C VDD 電源 動作VDD下限 0V リセット時間 RES 内蔵RC発振 tmsCF CF1,CF2 tmsXtal XT1,XT2 動作モード 不定 リセット 命令実行 リセット時間と発振安定時間 HOLD解除信号 HOLD解除信号なし HOLD解除信号VALID 内蔵RC発振 tmsCF CF1,CF2 tmsXtal XT1,XT2 動作モード HOLD HALT HOLD解除信号と発振安定時間 図4 発振安定時間 No.7810-21/23 LC876764C/56C/48C VDD RRES (注意)電源が動作電源電圧の下限を上回ったあとに 200µsまでは必ずリセットがかかるように CRES,RRESの値を決めること。 RES CRES 図5 リセット回路 SIOCLK DATAIN DI0 DI1 DI2 DI3 DI4 DI5 DI6 DI7 DI8 DATAOUT DO0 DO1 DO2 DO3 DO4 DO5 DO6 DO7 DO8 データ RAM 転送期間 (SIO0 のみ) tSCK tSCKL tSCKH SIOCLK tsDI thDI DATAIN tdDO DATAOUT データ RAM 転送期間 (SIO0 のみ) tSCKLA tSCKHA SIOCLK tsDI thDI DATAIN tdDO DATAOUT 図6 シリアル入出力波形 No.7810-22/23 LC876764C/56C/48C tPIL tPIH 図7 パルス入力タイミング波形 PS No.7810-23/23