データシート

[AK4569]
AK4569
20-Bit Stereo CODEC with IPGA & HP-AMP
概
要
AK4569は入力ゲインコントロール回路とヘッドフォンアンプを内蔵した20bit ステレオCODECです。
入力にはマイク/ラインのセレクタ回路とALC回路を内蔵し、出力にはモノラルラインアウト用バッフ
ァ、アナログボリューム、ステレオヘッドフォンアンプを内蔵しておりますので、ポータブル機器に最
適です。また、アナログミキシング回路も内蔵しておりますので、携帯電話のオーディオI/Fとの接続
も可能です。ヘッドフォンアンプはシリーズ抵抗6.8Ω+16Ω負荷で8.7mWを出力することが可能で、
電源ON/OFF時、ミュート時のポップノイズはありません。パッケージは小型の28pinQFNを採用して
おり、ポータブル用途には最適です。
特
長
† 2ch 20bit ADC
- S/N: 89dB
- シングルエンド入力
- 2ステレオ入力セレクタ
- ALC機能付きIPGA: +32dB ∼ −19dB, Mute, 0.5dB step (MIC入力)
+20dB ∼ −31dB, Mute, 0.5dB step (LINE入力)
- オフセットキャンセル用ディジタルHPF
- I/Fフォーマット: 20bit前詰め, I2S
† 2ch 20bit DAC
- ディジタルボリューム: 0dB ∼ −127dB, Mute, 0.5dB step (ソフト遷移)
- ソフトミュート
- ディエンファシス (32kHz, 44.1kHz, 48kHz対応)
- バスブースト機能
- I/Fフォーマット: 20bit 前詰め, 20bit/16bit 後詰め, I2S
† サンプリングレート: 8kHz ∼ 48kHz
† システムクロック: 256fs/384fs/512fs
- 入力レベル: CMOS or 1Vppアナログ入力可能
† アナログミキシング回路
† モノラルライン出力
- アナログボリューム: 0dB ∼ −30dB, Mute, 2dB step
† ヘッドフォンアンプ
- 定格出力: 8.7mW x 2ch @16Ω, シリーズ抵抗6.8Ω
- S/N: 90dB
† マイコンインタフェース: 3線式
† パワーマネジメント機能
† 電源電圧: 2.5V ∼ 3.6V
† 消費電流: 15mA
† Ta: −40 ∼ 85°C
† 小型パッケージ: 28pin QFN (5.2mm x 5.2mm, 0.5mm pitch)
MS0292-J-01
2012/12
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[AK4569]
AVDD
VREF
VREF
VCOM
VCOM
DVDD
IPGA & ADC
AINL1
AINL2
IPGA
MCLK
ADC
HPF
BICK
AINR1
AINR2
HP-amp
Audio I/F
Controller
DAC
HPL
LRCK
SDTO
HP-Amp
DAC
BOOST
DATT
SDTI
HPR
Control
MOUT
CSN
CCLK
Register
MOUT
CDTI
LIN
RIN
MIN
PDN
HVDD
HVSS
MUTET
AVSS
DVSS
図 1. ブロック図
MS0292-J-01
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[AK4569]
オーダリングガイド
AK4569VN
AKD4569
28pin QFN (0.5mm pitch)
AINL1
AINR1
AINL2
AINR2
AVDD
AVSS
VCOM
28
27
26
25
24
23
22
ピン配置
PDN
1
21
VREF
CSN
2
20
LIN
CCLK
3
19
RIN
CDTI
4
18
MIN
LRCK
5
17
MOUT
MCLK
6
16
MUTET
BICK
7
15
HPL
9
10
11
12
13
14
SDTO
DVDD
DVSS
HVSS
HVDD
HPR
Top View
8
■
−40 ∼ +85°C
AK4569用評価ボード
SDTI
■
■ AK4566からの変更点
機能
DACディジタルフィルタ
Stopband Attenuation (min)
Passband Ripple (max)
Frequency Response including
Analog Filter (0 ∼ 20.0kHz)
AK4566
AK4569
43dB
±0.06dB
59dB
±0.01dB
±0.5dB
±1.0dB
クロック停止条件
PDN pin = “L”
PDN pin = “L”
またはPMADC=PMDAC bits = “0”
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[AK4569]
ピン/機能
No.
ピン名称
機
I/O
1
PDN
I
2
3
4
CSN
CCLK
CDTI
I
I
I
5
LRCK
I
6
MCLK
I
7
BICK
I
8
SDTI
I
9
SDTO
O
10
11
12
13
DVDD
DVSS
HVSS
HVDD
-
14
HPR
O
15
HPL
O
16
MUTET
O
17
MOUT
O
18
19
20
MIN
RIN
LIN
I
I
I
21
VREF
O
22
VCOM
O
23
24
25
26
27
28
AVSS
AVDD
AINR2
AINL2
AINR1
AINL1
I
I
I
I
能
パワーダウンピン
このピンを “L”にすると内部はパワーダウンされ、リセット状態になります。
電源立ち上げ時に一度 “L”を入力して下さい。
コントロールデータチップセレクトピン
コントロールクロック入力ピン
コントロールデータ入力ピン
L/Rクロックピン
オーディオデータのチャネルを決定します。
マスタクロック入力ピン
シリアルビットクロックピン
オーディオデータをシフトするためのクロックです。
オーディオデータ入力ピン
オーディオデータ出力ピン
PMADC bit= “0”のとき、SDTO pinはDVSSです。
ディジタル電源ピン
ディジタルグランドピン
ヘッドフォンアンプ用グランドピン
ヘッドフォンアンプ用電源ピン
Rch HP-Amp出力ピン
PMHPR bit= “0”のとき、HPR pinはHVSSです。
Lch HP-Amp 出力ピン
PMHPL bit= “0”のとき、HPL pinはHVSSです。
ミュート時定数コントロールピン
HVSSとの間に時定数設定用コンデンサを接続します。PMHPL bit = PMHPR bit
= “0”のとき、MUTET pinはHVSSです。
モノラルアナログ出力ピン
PMMO bit= “0”のとき、MOUT pinはHi-Zです。
モノラルアナログ入力ピン
Rch アナログ入力ピン
Lch アナログ入力ピン
基準電圧出力ピン, 2.1V (typ, AVSS基準)
AVSSとの間に4.7μFの電解コンデンサと 0.1μFのセラミックコンデンサを接続
します。PMVCM bit= “0”のとき、VREF pinはAVSSです。
コモン電圧ピン, 1.25V (typ, AVSS基準)
AVSSとの間に2.2μFの電解コンデンサと 0.1μFのセラミックコンデンサを接続
します。PMVCM bit= “0”のとき、VCOM pinはAVSSです。
アナロググランドピン
アナログ電源ピン
ADC Rchアナログ入力2ピン (MIC入力用)
ADC Lchアナログ入力2ピン (MIC入力用)
ADC Rchアナログ入力1ピン (LINE入力用)
ADC Lchアナログ入力1ピン (LINE入力用)
注: ディジタル入力ピンはオープンにしないで下さい。
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[AK4569]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
区分
Analog
Digital
ピン名
HPR, HPL, MOUT, AINR2, AINL2, AINR1, AINL1
SDTO
SDTI
設定
オープン
オープン
DVSSに接続
絶対最大定格
(AVSS, DVSS, HVSS=0V; 注 1)
Parameter
Symbol
min
Power Supplies アナログ電源
AVDD
−0.3
DVDD
ディジタル電源
−0.3
HVDD
HP-AMP電源
−0.3
|AVSS – HVSS|
(注 2)
ΔGND1
|AVSS – DVSS|
(注 2)
ΔGND2
Input Current (any pins except for supplies)
IIN
VINA
Analog Input Voltage
(注 3)
−0.3
VIND
Digital Input Voltage
(注 4)
−0.3
Ambient Temperature
Ta
−40
Storage Temperature
Tstg
−65
注 1. 電圧はすべてグランドピンに対する値です。
注 2. AVSS, DVSS, HVSSはアナロググランドに接続して下さい。
注 3. MIN, RIN, LIN, AINR2, AINL2, AINR1, AINL1 pins.
max値は、(AVDD+0.3)Vあるいは4.6Vのどちらか低い方の値です。
注 4. PDN, CSN, CCLK, CDTI, LRCK, MCLK, BICK, SDTI pins.
max値は、(DVDD+0.3)Vあるいは4.6Vのどちらか低い方の値です。
max
4.6
4.6
4.6
0.3
0.3
±10
(AVDD+0.3) or 4.6
(DVDD+0.3) or 4.6
85
150
Units
V
V
V
V
V
mA
V
V
°C
°C
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また通常の動作は保証さ
れません。
推奨動作条件
(AVSS, DVSS, HVSS=0V; 注 1)
Parameter
Symbol
min
Power Supplies アナログ電源
AVDD
2.5
ディジタル電源 (注 5) DVDD 2.5 or (AVDD−0.3)
HVDD
2.5
HP-AMP電源
注 1. 電圧はすべてグランドピンに対する値です。
注 5. min値は、2.5Vあるいは (AVDD−0.3)Vのどちらか高い方の値です。
max値は、3.6Vあるいは (AVDD+0.3)Vのどちらか低い方の値です。
typ
3.0
3.0
3.0
max
3.6
3.6 or (AVDD+0.3)
3.6
Units
V
V
V
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分
ご注意下さい。
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[AK4569]
アナログ特性
(特記なき場合は Ta=25°C; AVDD=DVDD=HVDD=3.0V, AVSS =DVSS=HVSS=0V; fs=44.1kHz; BOOST OFF;
Signal Frequency =1kHz; Measurement band width=20Hz ∼ 20kHz)
Parameter
min
Typ
max
Units
20
bit
ADC Resolution
IPGA Characteristics: (AINL1, AINR1 pins) (LINE IN)
Input Voltage
1.35
1.5
1.65
Vpp
Input Resistance
25
50
75
kΩ
Step Size
0.1
0.5
0.9
dB
Gain Control Range
+20
dB
−31
IPGA Characteristics: (AINL2, AINR2 pins) (MIC IN)
Input Voltage
1.35
1.5
1.65
Vpp
Input Resistance
6
12.5
19
kΩ
Step Size
0.1
0.5
0.9
dB
Gain Control Range
+32
dB
−19
ADC Characteristics:
(注 6)
S/(N+D)
74
84
dB
(−1dB Input)
D-Range
82
89
dB
(−60dB Input, A-weighted))
S/N
(A-weighted)
82
89
dB
Interchannel Isolation
80
100
dB
Interchannel Gain Mismatch
0.2
0.5
dB
50
dB
Power Supply Rejection
(注 11)
20
bit
DAC Resolution
Headphone-Amp: (HPL/HPR pins)
RL =22.8Ω; HPL/Rに100μFを直列接続した場合
(注 7)
S/(N+D)
(0dBFS Output)
50
70
dB
D-Range
82
90
dB
(−60dBFS Output, A-weighted)
S/N
(A-weighted)
82
90
dB
Interchannel Isolation
70
90
dB
Interchannel Gain Mismatch
0.2
0.5
dB
20
Load Resistance
Ω
(注 8)
30
pF
Load Capacitance (図 2のC1)
300
pF
(注 9)
(図 2のC2)
Output Voltage
1.35
1.5
1.65
Vpp
Power Supply Rejection
50
dB
(注 11)
Mono Output: (MOUT pin)
(注 10)
S/(N+D)
(0dBFS Output)
70
84
dB
S/N
(A-weighted)
82
90
dB
10
Load Resistance
kΩ
(注 8)
Load Capacitance
30
pF
Output Voltage
1.35
1.5
1.65
Vpp
50
dB
Power Supply Rejection
(注 11)
Output Volume: (MOUT pin)
Step Size
1
2
3
dB
Gain Control Range
0
dB
−30
注 6. AINL1/AINR1 pin or AINL2/AINR2 pinから入力しIPGAを含めて測定。IPGAの設定は0dB。
IPGA, ADCのオフセットは内部のHPFで除去されます。
注 7. DACL=DACR pins = “1”, MINL=MINR=LIN=RIN pins = “0”, ATTL=ATTR bits=0dBの時の値です。
注 8. AC負荷
注 9. シリーズ抵抗6.8Ω以上を挿入した場合。
注 10. DACM bit = “1”, LINM=RINM=MINM bits = “0”, ATTL=ATTR=ATTM bits=0dB, DACのL/Rチャネルに同
相の信号を入力した時の値です。
注 11. AVDD, DVDD, HVDDに1kHz, 50mVppの正弦波を重畳した場合の値です。
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[AK4569]
Parameter
min
typ
max
Units
Analog Input: (LIN/RIN/MIN pins)
Input Resistance
25
50
75
kΩ
Gain
dB
LIN/RIN→MOUT
−7
−6
−5
0
+1
dB
MIN→MOUT, LIN/MIN→HPL, RIN/MIN→HPR
−1
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
15
24
mA
AVDD + DVDD + HVDD (注 12)
Power-Down Mode (PDN pin = “L”)
1
100
μA
AVDD + DVDD + HVDD (注 13)
注 12. 全ブロックパワーアップ (PMVCM=PMADC=PMDAC=PMHPL=PMHPR=PMMO bits = “1”), HP-Amp無出
力時。AVDD=9mA(typ), DVDD=3mA(typ), HVDD=3mA(typ).
再生系のみパワーアップ (PMVCM=PMDAC=PMHPL=PMHPR=PMMO bits = “1”, PMADC bit = “0”)の時は
9mA(typ)です。AVDD=4mA(typ), DVDD=2mA(typ), HVDD=3mA(typ).
注 13. 静止時、クロック(MCLK, BICK, LRCK)を含むすべてのディジタル入力ピンはDVDD またはDVSSに固
定した場合の値です。ただし、PDN pinはDVSSに固定です。
HP-Amp
+
HPL, HPR
> 6.8
C1
100uF
+
C2
16Ω
図 2. ヘッドフォンアンプ出力回路
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[AK4569]
フィルタ特性
(Ta=25°C; AVDD, DVDD, HVDD=2.5 ∼ 3.6V; fs=44.1kHz; DEM=OFF; BOOST=OFF)
Parameter
Symbol
min
typ
max
Units
ADC Digital Filter (LPF):
PB
0
17.4
kHz
Passband
±0.1dB
(注 15)
20.0
kHz
−1.0dB
21.1
kHz
−3.0dB
SB
25.7
kHz
Stopband
(注 15)
Passband Ripple
PR
dB
±0.1
Stopband Attenuation
SA
65
dB
GD
17.0
1/fs
Group Delay
(注 16)
Group Delay Distortion
0
ΔGD
μs
ADC Digital Filter (HPF):
Frequency Response (注 15)
FR
3.4
Hz
−3dB
10
Hz
−0.5dB
22
Hz
−0.1dB
DAC Digital Filter: (注 14)
PB
0
19.6
kHz
Passband
±0.1dB
(注 15)
20.0
kHz
−0.7dB
22.05
kHz
−6.0dB
SB
25.2
kHz
Stopband
(注 15)
Passband Ripple
PR
dB
±0.01
Stopband Attenuation
SA
59
dB
GD
16.8
1/fs
Group Delay
(注 16)
Group Delay Distortion
0
ΔGD
μs
DAC Digital Filter + Analog Filter: (注 14)(注 17)
Frequency Response
FR
dB
0 ∼ 20.0kHz
±1.0
BOOST Filter: (注 17) (注 18)
Frequency Response
20Hz
FR
dB
5.74
100Hz
dB
MIN
2.92
1kHz
dB
0
20Hz
FR
dB
5.94
100Hz
dB
MID
4.71
1kHz
dB
0.14
20Hz
FR
dB
16.04
dB
MAX 100Hz
10.55
1kHz
dB
0.3
注 14. BOOST OFF (BST1-0 bits = “00”)
注 15.通過域、阻止域の周波数は fs (システムサンプリングレート)に比例します。
例えば、DACのPB=0.44fs(@±0.1dB)、SB=0.57fs(@−59dB)です。
注 16. ディジタルフィルタによる演算遅延で、アナログ信号が入力されてから両チャネルのデータがADCの
出力レジスタにセットされるまでの時間です。DACについては、両チャネルのデータがDACの入力レ
ジスタにセットされてからアナログ信号が出力されるまでの時間です。
注 17. DACL Æ HPL, DACR Æ HPR, DACL/R Æ MOUTでの特性
注 18 周波数特性はfsに比例します。フルスケール入力時には、低域でクリップします。
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[AK4569]
Boost Frequency (fs=44.1kHz)
Output Level [dB]
0
MAX
-5
MID
-10
-15
-20
MIN
-25
0.01
0.1
1
10
Frequency [kHz]
図 3. Boost Frequency (fs=44.1kHz)
DC特性
(Ta=25°C; AVDD, DVDD, HVDD = 2.5 ∼ 3.6V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
ACカップリング時入力電圧 (注 19)
High-Level Output Voltage (Iout = −100μA)
Low-Level Output Voltage (Iout = 100μA)
Input Leakage Current
注 19. MCLK pinをコンデンサ接続した場合。
Symbol
VIH
VIL
VAC
VOH
VOL
Iin
MS0292-J-01
min
70%DVDD
1.0
DVDD−0.4
-
typ
max
30%DVDD
-
0.4
±10
Units
V
V
Vpp
V
V
μA
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[AK4569]
スイッチング特性
(Ta=25°C; AVDD, DVDD, HVDD = 2.5 ∼ 3.6V: CL = 20pF)
Parameter
Symbol
min
Master Clock Timing
Frequency
fCLK
2.048
tCLKL
0.4/fCLK
Pulse Width Low
(注 20)
tCLKH
0.4/fCLK
Pulse Width High
(注 20)
tACW
0.4/fCLK
AC Pulse Width
(注 21)
LRCK Timing
Frequency
fs
8
Duty Cycle
Duty
45
Serial Interface Timing (注 22)
BICK Period
tBCK
325.5
BICK Pulse Width Low
tBCKL
130
Pulse Width High
tBCKH
130
tLRB
50
LRCK Edge to BICK “↑”
(注 23)
tBLR
50
BICK “↑” to LRCK Edge
(注 23)
LRCK to SDTO(MSB)
tLRS
tBSD
BICK “↓” to SDTO
SDTI Hold Time
tSDH
50
SDTI Setup Time
tSDS
50
Control Interface Timing
CCLK Period
tCCK
200
CCLK Pulse Width Low
tCCKL
80
Pulse Width High
tCCKH
80
CDTI Setup Time
tCDS
40
CDTI Hold Time
tCDH
40
CSN “H” Time
tCSW
150
tCSS
50
CSN “↓” to CCLK “↑”
tCSH
50
CCLK “↑” to CSN “↑”
Power-down & Reset Timing
tPD
150
PDN Pulse Width
(注 24)
tPDV
PMADC “↑” to SDTO valid (注 25)
typ
44.1
max
Units
24.576
MHz
ns
ns
ns
48
55
kHz
%
80
80
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2081
ns
1/fs
注 20. ACカップリング時を除く。
注 21. MCLKに対して直列にコンデンサを接続し、抵抗をグランドに対して接続した場合のグランドに対す
るパルス幅。(図 4参照)
注 22. シリアルデータインタフェースの項を参照して下さい。
注 23. この規格値は LRCKのエッジとBICKの “↑”が重ならないように規定しています。
注 24. 電源投入時はPDN pinを “L” から “H” にすることでリセットがかかります。
注 25. PMADC bitを立ち上げてからLRCKクロックの立ち上がりの回数です。
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2012/12
- 10 -
[AK4569]
■
タイミング波形
1/fCLK
tACW
1000pF
MCLK Input
tACW
測定点
100kΩ
AVSS
AVSS
図 4. MCLK ACカップリング時のタイミング
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
図 5. クロックタイミング
MS0292-J-01
2012/12
- 11 -
[AK4569]
VIH
LRCK
VIL
tLRB
tBLR
VIH
BICK
VIL
tLRS
tBSD
50%DVDD
SDTO
tSDS
tSDH
VIH
SDTI
VIL
図 6. シリアルインタフェースタイミング
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
VIH
A4
VIL
図 7. WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
図 8. WRITE Data Input Timing
MS0292-J-01
2012/12
- 12 -
[AK4569]
VIH
CSN
VIL
tPDV
50%DVDD
SDTO
tPD
PDN
VIL
図 9. パワーダウン & リセットタイミング
MS0292-J-01
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- 13 -
[AK4569]
動作説明
■ システムクロック
AK4569に必要とされるクロックは、MCLK(256fs/384fs/512fs), LRCK(fs), BICKです。MCLKとLRCKは同期す
る必要がありますが位相を合わせる必要はありません。MCLK周波数は自動検出され、内部クロックは適切
な周波数に自動設定されます。表 1に標準のオーディオレートに対してAK4569に必要とされる各クロックの
周波数を示します。
LRCK
fs
8kHz
11.025kHz
12kHz
16kHz
22.05kHz
24kHz
32kHz
44.1kHz
48kHz
256fs
2.048
2.8224
3.072
4.096
5.6448
6.144
8.192
11.2896
12.288
MCLK (MHz)
384fs
3.072
4.2336
4.608
6.144
8.4672
9.216
12.288
16.9344
18.432
512fs
4.096
5.6448
6.144
8.192
11.2896
12.288
16.384
22.5792
24.576
BICK (MHz)
64fs
0.512
0.7056
0.768
1.024
1.4112
1.536
2.048
2.8224
3.072
表 1. システムクロック例
ADC, DACの動作には各外部クロック(MCLK, BICK, LRCK)が必要です。ADCまたはDACの動作時 (PMADC
bit = “1” or PMDAC bit = “1”)は一度入力した各外部クロック (MCLK, BICK, LRCK)を止めてはいけません。こ
れらのクロックが供給されない場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、
動作が異常になる可能性があります。クロックを止める場合はパワーダウン状態(PDN pin = “L” or PMADC bit
= PMDAC bit = “0” )にしてから止めて下さい。MCLKをACカップリングして入力する場合はMCKAC bitを “1”
にして下さい。ACカップリングして入力するMCLKを止める場合はMCKPD bitを “1”にして下さい。
低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。DFS bitを “1”に設定することで、
S/Nを改善できます。表 2はDAC出力をヘッドフォンアンプとモノラルライン出力バッファに通した場合の
S/Nです。DFS= “1”の場合、MCLKは512fsが必要です。動作中 (PMADC bit = “1” or PMDAC bit = “1”) にサン
プリング周波数を変更する場合は、ソフトミュートをかけるか、あるいは “0”データを入力してからサンプ
リング周波数の変更を行って下さい。
DFS
fs
MCLK
0
1
8kHz∼48kHz
8kHz∼24kHz
256fs/384fs/512fs
512fs
S/N (fs=8kHz, A-weighted)
HP-amp
MOUT
84dB
84dB
90dB
88dB
Default
表 2. サンプリング周波数、MCLK周波数とS/Nの関係
MS0292-J-01
2012/12
- 14 -
[AK4569]
■
シリアルデータインタフェース
BICK, LRCK, SDTO, SDTI の4ピンを使用して外部のシステムとインタフェースします。4種類のデータフォ
ーマット(表 3)が DIF1-0 bitで選択できます。SDTIのフォーマットのMode 0 は既存の16bit DAC及びディジタ
ルフィルタと互換性があります。SDTIのフォーマット 1 はフォーマット 0 の20bit版です。SDTIのフォーマ
ット 2 は当社ADCや種々の汎用DSP のシリアルポートと互換性があります。フォーマット 3 はI2Sインタフ
ェースと互換性があります。SDITのフォーマットのうちMode 2 と 3 で16bitデータを入力する場合は、LSB に
続けて4個の “0”を入力します。
Mode
0
1
2
3
DIF1
0
0
1
1
DIF0
0
1
0
1
SDTO
20bit, MSB justified
20bit, MSB justified
20bit, MSB justified
IIS (I2S)
SDTI
16bit, LSB justified
20bit, LSB justified
20bit, MSB justified
IIS (I2S)
BICK
≥ 32fs
≥ 40fs
≥ 40fs
32fs or ≥ 40fs
LRCK
H/L
H/L
H/L
L/H
Default
表 3. オーディオフォーマット
LRCK
0
1
2
16
17
18
19
20
21
31
0
1
2
16
17
18
19
20
21
31
0
1
BICK(64fs)
SDTO(o)
19 18
SDTI(i)
4
3
Don’t Care
0
1
2
1
0
15 14 13
12
8
2
9
10
11
4
19 18
11
12
1
13
14
Don’t Care
0
15
3
0
1
2
1
0
15 14 13
2
8
9
10
19
12
11
11
12
1
13
14
0
15
0
1
BICK(32fs)
SDTO(o)
19 18
12 11
SDTI(i)
15 14
8
7
10
9
8
7
6
5
4
19 18
6
5
4
3
2
1
0
15 14
12 11
8
10
9
8
7
6
5
4
19
6
5
4
3
2
1
0
15
7
Lch Data
Rch Data
図 10. Mode 0 タイミング
LRCK
0
1
2
12
13
14
20
21
31
0
1
2
12
13
14
20
21
31
0
1
BICK(64fs)
SDTO(o)
SDTI(i)
19 18
Don’t Care
8
7
6
0
19 18
12
19 18
11
1
0
Don’t Care
Lch Data
8
7
6
0
19 18
12
19
11
1
0
Rch Data
図 11. Mode 1 タイミング
MS0292-J-01
2012/12
- 15 -
[AK4569]
LRCK
0
1
2
15
16
17
18
19
20
30
31
0
1
2
15
16
17
18
19
20
30
31
0
1
BICK(64fs)
SDTO(o)
19 18
4
SDTI(i)
16bit
15 14
0
SDTI(i)
18bit
17 16
2
1
0
SDTI(i)
20bit
19 18
4
3
2
3
2
1
0
1
0
19 18
4
3
Don’t Care
15 14
0
Don’t Care
17 16
2
1
0
Don’t Care
19 18
4
3
2
Lch Data
2
1
0
1
19
0
Don’t Care
15
Don’t Care
17
Don’t Care
19
Rch Data
図 12. Mode 2 タイミング
LRCK
0
1
2
3
16
17
18
19
20
21
30
31
0
1
2
3
16
17
18
19
20
21
30
31
0
1
BICK(64fs)
SDTO(o)
19 18
4
SDTI(i)
16bit
15 14
0
SDTI(i)
18bit
17 16
2
1
0
SDTI(i)
20bit
19 18
4
3
2
0
1
2
3
8
3
9
2
10
1
0
1
11
0
12
19 18
4
Don’t Care
15 14
0
Don’t Care
17 16
2
1
0
Don’t Care
19 18
4
3
2
13
14
15
0
1
2
3
8
3
2
1
0
Don’t Care
9
10
Don’t Care
1
11
Don’t Care
0
12
13
14
15
0
1
BICK(32fs)
SDTO(o)
4
19 18
SDTI(i)
0
15 14
12 11
8
7
10
9
8
7
6
5
4
19 18
6
5
4
3
2
1
0
15 14
Lch Data
12 11
8
7
10
9
8
7
6
5
4
6
5
4
3
2
1
0
Rch Data
図 13. Mode 3 タイミング
■ ディジタルHPF
IPGA, ADCのオフセットキャンセル用にディジタルHPFを内蔵しています。HPFのカットオフ周波数はサン
プリング周波数(fs)に比例し、fs=44.1kHz時3.4Hzです。
MS0292-J-01
2012/12
- 16 -
[AK4569]
■ ALC動作
[1] ALCリミッタ動作
ALCリミッタ動作では、IPGAのL/Rチャンネルの出力レベルがどれか一つでもALCリミッタ検出設定レベル
(LMTH bit)を越えた場合、ALCリミッタATTステップ(LMAT1-0 bit)分だけ自動的にIPGA値を減衰させます。
このときIPGA値の変更はL/R共通で行われます。
ZELMN bit= “1”(ゼロクロス検出無効)の時、この減衰動作はLTM1-0 bitで設定された周期で、IPGAの出力レ
ベルがALCリミッタ検出設定レベル(LMTH bit)以下になるまで連続的に行われます。また、減衰動作終了後
でもALC bitを “0”にしない限り、再びIPGAの出力レベルがALCリミッタ検出設定レベル(LMTH bit)を越えれ
ば、この減衰動作は繰り返されます。
ZELMN bit= “0”(ゼロクロス検出有効)の時、ALCリミッタ動作はZTM1-0 bitで設定した時間でゼロクロス検出
動作を行いながら、IPGA値を自動的に減衰させます。
また、AK4569のALC動作は、インパルス性のノイズにも対応したALCになっています。ZELMN bit= “0”(ゼ
ロクロス検出有効)でインパルス性のノイズが入力された場合、ZTM1-0 bitで設定された値よりも早いサイク
ルでALCリミッタ動作を行います。ZELMN bit= “1”(ゼロクロス検出無効)の場合はLTM1-0 bitで設定された周
期でALCリミッタ動作を行います。
[2] ALCリカバリ動作
ALCリカバリ動作は、ALCリミッタ動作終了後、WTM1-0 bitで設定された時間だけ待機を行い、この間、IPGA
出力レベルがリカバリ待機カウンタリセットレベル(LMTH bit)を越えることがなければ、ALCリカバリ動作
を一回行います。このALCリカバリ動作は、ZTM1-0 bitで設定した時間でゼロクロス検出動作を行いながら、
IPGA値(L/R共通)を設定された基準レベル(REF6-0 bit)まで自動的に増加させます。また前回の時間待機終了
と同時に次回の時間待機を開始するので、ALCリカバリ動作はWTM1-0 bitで設定した周期で行われます。
WTM1-0 bitで設定した期間中にゼロクロス動作が終了した場合、WTM1-0 bitで設定した期間まで待機して、
次のリカバリ動作に入ります。
ALCリカバリ動作中またはリカバリ待機中、IPGAのL/Rチャネルの出力レベルがどちらか一方でもALCリミ
ッタ検出設定レベル(LMTH bit)を越えた場合、直ちにALCリミッタ動作に入ります。
また、ALCリカバリ待機中に
(ALCリカバリ待機カウンタリセットレベル) ≤ (IPGA出力レベル) < (ALCリミッタ検出レベル)
となっている場合、待機タイマはリセットされます。そのため、
(ALCリカバリ待機カウンタリセットレベル) > (IPGA出力レベル)
となった時から、待機時間のカウントが開始されます。
また、AK4569のALC動作は、インパルス性のノイズにも対応したALCになっています。インパルス性のノ
イズが入力された場合、WTM1-0 bit, ZTM1-0 bitで設定された値よりも早いサイクルでリカバリ動作を行いま
す。
その他:
どれか一つのチャネルがゼロクロス待ち時間でリミッタ動作に入った場合は、現在進行中のALCリカバ
リ動作を中断し、IPGA値の小さい方(ゼロクロス待ち状態のチャネル)に従って、ALCリミッタ動作を
行います。全てのチャネルとも次のALCリカバリ動作への待機をしている場合は、その時点のIPGA値か
らALCリミッタ動作が行われます。
ZTM1-0 bitはゼロクロスタイムアウト時間の設定を行い、WTM1-0 bitはALCリカバリ動作周期の設定を
行います。ただし、ZTM1-0 > WTM1-0の時、WTM1-0期間中にゼロクロス動作が行われないと、ゼロク
ロスタイムアウト時間が優先されますので、ALCリカバリ動作周期は一定でなくなることもあります。
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- 17 -
[AK4569]
[4] ALC動作設定手順例
ALC動作中は、以下のレジスタへの書き込みを禁止します。
LTM1-0, LMTH, LMAT1-0, WTM1-0, ZTM1-0, RATT, REF6-0, ZELMN
マニュアルモード
WR (Power Management Control & Signal Select)
WR (ZTM1-0, WTM1-0, LTM1-0)
WR (LMAT1-0, RATT, LMTH)
WR (REF6-0)
WR (IPGA6-0)
*IPGA は REF 値と同じまた
は小さい値にして下さい。
WR (ALC= “1”,ZELMN)
ALC 動作中
No
ALC 動作終了?
Yes
WR (ALC=”0”)
ALC 動作を終了し、マニュアルモードへ
図 14. ALC動作設定手順例 (WR=Write)
MS0292-J-01
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- 18 -
[AK4569]
■ IPGA動作
[ALC Enable時の書き込み動作]
ALC動作中は、IPGA値に書き込みを行っても反映されません。
[ALC Disable時の書き込み動作]
IPGAのゼロクロス検出はL/Rチャネル独立に行われます。ゼロクロスしない場合はタイムアウトで強制的に
切り替わります。ゼロクロスタイムアウト時間はZTM1-0 bitで設定できます。IPGA6-0 bitに書き込みを行う
と、ゼロクロスカウンタはリセットされ、カウントが開始されます。IPGA出力信号がゼロクロスするか、
またはゼロクロスタイムアウトすると書き込まれたIPGA値が有効になります。
IPGA6-0 bitに連続書き込みを行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行って下さい。
所定の間隔をあけないで連続書き込みを行うと、IPGA値にL/Rチャネル間で差が生じる可能性があります。
例えば、前回の書き込みによって、片方のチャネルがゼロクロス動作により新しいIPGA値に更新され、他
方のチャネルが更新されてない状態において、続けて書き込みを行った場合、すでに更新されているチャネ
ルは前回の値のままとなり、更新されていなかったチャネルはゼロクロスするかあるいは前回の書き込み操
作により起動されたゼロクロスカウンタのカウントアップ(このときゼロクロスカウンタは2回目の書き込
みでは新たにリセットされません。)によって最新のIPGA値に更新されます。
[ALC動作終了後のIPGA値]
IPGA6-0 bitの値は、ALC動作により変更されたIPGAのゲインには反映されません。従って、ALC動作終了時
(ALC bit= “1” Æ “0”)、実際のIPGAゲインとIPGA6-0 bitの値は異なります。実際のIPGAゲインをIPGA6-0 bit
の値に設定するためには、ALC動作終了後ゼロクロスタイムアウト時間以上待ってから再度その値を
IPGA6-0 bitに書き込んで下さい。
MS0292-J-01
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[AK4569]
■ 出力ボリューム
AK4569はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム(DATT)を内蔵
します。このボリュームはDACの前段にあり、入力データを0dBから−127dBまで減衰、またはミュートしま
す (表 19)。DATTC bitを “1”にすると、ATTL7-0 bitでLch, Rchのボリュームを同時にコントロールできます。
DATTC bitが “0”の場合、Lch, Rchのボリュームは独立にコントロールできます。
ATT7-0設定値間の遷移時間はATS bitで1061/fsと7424/fsのどちらかを選択できます(表 15)。ATS=0のときATT
設 定 間 の 遷 移 は 1062 レ ベ ル で ソ フ ト 遷 移 し ま す 。 FFH(0dB) か ら 00H(MUTE) ま で に は 1061/fs (24ms
@fs=44.1kHz)かかります。PDN pinを “L” にすると、ATT7-0は00Hに初期化されます。ATT7-0はPMDAC bit
を “0” にすると一旦00Hになり、PMDAC bitを “1” に戻すと設定値に戻っていきます。ディジタルボリュー
ム機能はソフトミュート機能とは独立に動作します。
■ ソフトミュート
ソフトミュートはディジタル的に実行されます。SMUTE bitを “1”にするとTM1-0 bitで設定したサイクルで
入力データが−∞ (“0”)までアテネーションされます (表 18)。SMUTE bitを “0”にすると−∞からTM1-0 bitで設
定したサイクルで0dB(設定値)まで復帰します。ソフトミュート開始後、TM1-0 bitで設定したサイクル以内
に解除されるとアテネーションが中断され、同じサイクルで0dB(設定値)まで復帰します。ソフトミュート
機能は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
TM1-0 bit
TM1-0 bit
0dB
(1)
(3)
Attenuation
-∞
GD
(2)
GD
Analog Output
図 15. ソフトミュート機能
注:
(1) TM1-0 bitで設定したサイクルで入力データが−∞ (“0”)までアテネーションされます。
(2) ディジタル入力に対するアナログ出力は群遅延 (GD)を持ちます。
(3) ソフトミュート開始後、TM1-0 bitで設定したサイクル以内に解除されるとアテネーションが中断され、
同じサイクルで0dB (設定値)まで復帰します。
MS0292-J-01
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- 20 -
[AK4569]
■
ディエンファシスフィルタ
IIRフィルタによる3周波数 (32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ (50/15µs特性)を内蔵し
ています。DEM1とDEM0 bitで選択されたディエンファシスフィルタが有効になります (表 16)。
■
バスブースト機能
BST1-0 bitを制御することで、DACL, DACRから低域補正された信号を出力することができます。設定値は
DACL, DACR共通です (表 17)。
ヘッドフォンアンプの外部抵抗とコンデンサでHPFのカットオフ周波数(fc)が決まります。表 4に外部抵抗と
コンデンサ及びカットオフ周波数(fc)の関係とその時の出力パワーを示します。但し、ヘッドフォンのRLは
16Ωとします。ヘッドフォンアンプの出力は1.5Vpp(typ)です。
HP-AMP
R
C
Headphone
16Ω
AK4569
図 16. ヘッドフォンアンプの外部回路例
R [Ω]
C [μF]
47
100
47
100
6.8
16
fc [Hz]
fc [Hz]
Output Power [mW]
BOOST=OFF
BOOST=MID
148.6
65
8.7
69.8
27
105.8
43
4.4
49.7
20
表 4. 外部回路, 出力パワーとf 特の関係
Note : BOOST = MID時のカットオフ周波数(fc)はおおよその値です。
■
システムリセット
電源立ち上げ時には、PDN pinに一度 “L”を入力してリセットして下さい。リセット解除後、VCOM, IPGA,
ADC, DAC, HPL, HPR, MOUTはパワーダウン状態で立ち上がります。PDN pinでリセットされない限り、コ
ントロールレジスタの内容は保持されています。
ADCのリセット及びパワーダウンはPMADC bitに “1”が書き込まれた後、MCLKで解除され、その後LRCKの
“↑”に同期して内部回路がパワーアップし、内部のタイミングが動作します。MCLKとLRCKが入力されるま
でパワーダウン状態です。DACも同様にPMDAC= “1”の後、MCLKとLRCKが入力されるとリセット及びパ
ワーダウンが解除されます。
MS0292-J-01
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[AK4569]
■ パワーアップ/ダウンシーケンス
1) ADC
Power Supply
(1) >150ns
PDN pin
HPLMT,
HPRMT bit
(2)
>0
PMVCM bit
Don’t care
(4)
Clock Input
Don’t care
PMADC bit
(3) >0
ADC Internal
State
(6) 2081/fs
PD(Power-down)
Init Cycle
(6) 2081/fs
Normal Operation
PD
(5)
AIN pin
(Hi-Z)
Init Cycle
Normal Operation
(Hi-Z)
(7) GD
(7) GD
(7) GD
SDTO pin
図 17. ADCのパワーアップ/ダウンシーケンス
電源立ち上げ後、150ns以上経ってからPDN pinを “H”にして下さい。
PDN pinを “H”にしてからHPLMT, HPRMT, PMVCM bitに “1”を書き込んで下さい。
HPLMT, HPRMT, PMVCM bitに “1”を書き込んでからPMADC bitに “1”を書き込んで下さい。
ADCの動作には各クロック(MCLK, BICK, LRCK)が必要です。
PMADC bit= “1”を書き込むと各AIN pinはVCOMレベルにバイアスされます。立ち上がりの時定数は入力
のACカップル用コンデンサと入力抵抗で決まります。AINL2/AINR2 pinで外付け1µFの場合、
τ = 1µF x 12.5kΩ = 12.5ms (typ)
となります。
(6) ADCはパワーダウン解除後、2081/fs([email protected]=44.1kHz)の間、アナログ部が初期化されます。この間
SDTO= “L”です。
(7) アナログ入力に対するディジタル出力は17.0/fs(=385µ[email protected]=44.1kHz)の群遅延(GD)を持ちます。
(1)
(2)
(3)
(4)
(5)
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[AK4569]
2) DAC → HP-amp
ヘッドフォンアンプの電源はHVDDから供給されます。コモン電圧はVCOMで、推奨負荷抵抗は20Ω以上で
す。PMHPL, PMHPR bitを “0”にすると、ヘッドフォンアンプを完全にパワーダウンすることができます。こ
の時、HPL, HPR pinは “L”(HVSS)になります。ポップノイズ防止のために、MUTET pinとグランド間にコン
デンサを接続します。
Power Supply
(9)
(1)
>150ns
PDN pin
(2) >0
PMVCM bit
Don’t care
Don’t care
(4)
Clock Input
(3) >0
PMDAC bit
DAC Internal
State
Normal Operation
PD
PD
Normal Operation
PD
SDTI pin
PMHPL/R bit
HPLMT,
HPRMT bit
ATTL/R7-0 bit
FFH(0dB)
00H(MUTE)
(7) GD
(5)
00H(MUTE)
(8) 1061/fs (7)
(8)
FFH(0dB)
(7)
(6)
(8)
(5)
00H(MUTE)
(7)
(8)
(6)
HPL/R pin
図 18. DACおよびHP-ampのパワーアップ/ダウンシーケンス
(1) 電源立ち上げ後、150ns以上経ってからPDN pinを “H”にして下さい。
(2) PDN pinを “H”にしてからHPLMT, HPRMT, PMVCM bitに “1”を書き込んで下さい。
(3) HPLMT, HPRMT, PMVCM bitに “1”を書き込んでからPMDAC=PMHPL=PMHPR= “1”, HPLMT=HPRMT=
“0”を書き込んで下さい。PMHPL=PMHPR= “1”を書き込んだ後は、HPLMT, HPRMT bitは常にPMHPL,
PMHPR bitとそれぞれ反転になるように書き込んで下さい。
(4) DACの動作には各クロック(MCLK, BICK, LRCK)が必要です。ヘッドフォンアンプはクロックが供給さ
れていなくても動作します。
(5) ヘッドフォンアンプの立ち上がり時間はMUTET pinのコンデンサで決まります。C=1μFの場合、
ヘッドフォンアンプ立ち上げ時定数: τ = 100ms
(6) ヘッドフォンアンプの立ち下がり時間は出力のACカップル用コンデンサで決まります。C=100μFの場
合、
ヘッドフォンアンプ立ち下げ時定数: τ = 200ms
(7) ディジタル入力に対するアナログ出力は16.8/fs(=381µ[email protected]=44.1kHz)の群遅延(GD)を持ちます。
(8) ディジタルボリュームの遷移時間はATS bitで設定できます。初期値は1061/fs([email protected]=44.1kHz)です。
(9) ヘッドフォンアンプが立ち下がってから電源をOFFして下さい。
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[AK4569]
3) DAC → MOUT
Power Supply
(1) >150ns
PDN pin
HPLMT,
HPRMT bit
(2)
>0
PMVCM bit
Don’t care
(4)
Clock Input
Don’t care
PMDAC bit
(3) >0
DAC Internal
State
PD
Normal Operation
PD(Power-down)
Normal Operation
SDTI pin
PMMO bit
ATTL/R7-0 bit
MMUTE,
ATTM3-0 bit
(Hi-Z)
FFH(0dB)
0FH(0dB)
10H(MUTE)
(6) GD
MOUT pin
00H(MUTE)
FFH(0dB)
00H(MUTE)
(7) 1061/fs (6)
(5)
(7)
(6)
(7)
(5)
(5)
(Hi-Z)
図 19. DACおよびMOUTのパワーアップ/ダウンシーケンス
電源立ち上げ後、150ns以上経ってからPDN pinを “H”にして下さい。
PDN pinを “H”にしてからHPLMT, HPRMT, PMVCM bitに “1”を書き込んで下さい。
HPLMT, HPRMT, PMVCM bitに “1”を書き込んでからPMDAC, PMMO bitに “1”を書き込んで下さい。
DACの動作には各クロック(MCLK, BICK, LRCK)が必要です。MOUT出力部はクロックが供給されてい
なくても動作します。
(5) PMMO= “1”を書き込むとMOUT pinにポップノイズが出力されます。
(6) ディジタル入力に対するアナログ出力は16.8/fs(=381µ[email protected]=44.1kHz)の群遅延(GD)を持ちます。
(7) ディジタルボリュームの遷移時間はATS bitで設定できます。初期値は1061/fs([email protected]=44.1kHz)です。
(1)
(2)
(3)
(4)
MS0292-J-01
2012/12
- 24 -
[AK4569]
4) LIN/RIN/MIN → HP-amp, MOUT
Power Supply
(1) >150ns
PDN pin
(2) >0
PMVCM bit
Don’t care
(3) >0
PMHPL/R bit,
PMMO bit
HPLMT,
HPRMT bit
(Hi-Z)
(4)
LIN/RIN/MIN pin
(Hi-Z)
(6)
(5)
(5)
HPL/R pin
MMUTE,
ATTM3-0 bit
MOUT pin
10H(MUTE)
(Hi-Z)
0FH(0dB)
(7)
(7)
(7)
(Hi-Z)
図 20. LIN/RIN/MIN, HP-ampおよびMOUTのパワーアップ/ダウンシーケンス
(1) 電源立ち上げ後、150ns以上経ってからPDN pinを “H”にして下さい。ADC, DACを使用しない場合、各ク
ロック(MCLK, BICK, LRCK)は不要です。
(2) PDN pinを “H”にしてからHPLMT, HPRMT, PMVCM bitに “1”を書き込んで下さい。
(3) HPLMT, HPRMT, PMVCM bitに “1”を書き込んでからPMHPL=PMHPR= PMMO= “1”, HPLMT=HPRMT=
“0”を書き込んで下さい。PMHPL=PMHPR= “1”を書き込んだ後は、HPLMT, HPRMT bitは常にPMHPL,
PMHPR bitとそれぞれ反転になるように書き込んで下さい。
(4) PMHPL, PMHPRまたはPMMO bitのいずれか一つに “1”を書き込むとLIN, RIN, MINの各ピンはVCOMレ
ベルにバイアスされます。立ち上がりの時定数は入力のACカップル用コンデンサと入力抵抗50kΩ (typ)
で決まります。外付け0.1µFの場合、
τ = 0.1µF x 50kΩ = 5ms (typ)
となります。
(5) ヘッドフォンアンプの立ち上がり時間はMUTET pinのコンデンサで決まります。C=1μFの場合、
ヘッドフォンアンプ立ち上げ時定数: τ = 100ms
(6) ヘッドフォンアンプの立ち下がり時間は出力のACカップル用コンデンサで決まります。C=100μFの場
合、
ヘッドフォンアンプ立ち下げ時定数: τ = 200ms
(7) PMMO= “1”を書き込むとMOUT pinにポップノイズが出力されます。
MS0292-J-01
2012/12
- 25 -
[AK4569]
■ シリアルコントロールインタフェース
レジスタ設定は3線式シリアルI/Fピン: CSN,CCLK,CDTIで書き込みを行います。I/F上のデータはChip address
(2bits, AK4569では “10”に固定), Read/Write (1bit), Register address (MSB first, 5bits), Control data (MSB first, 8bits)
で構成されます。データはCCLKの立ち上がりエッジで取り込みます。データの書き込みはCSNの立ち上が
りエッジで有効になります。CCLKのクロックスピードは5MHz(max)です。PDN pin = “L” で内部レジスタ値
は初期化されます。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (Fixed to “10”)
Read/Write (Fixed to “1”: Write only)
Register Address
Control Data
図 21. コントロールインタフェース
MS0292-J-01
2012/12
- 26 -
[AK4569]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
Register Name
Power Management
Input Select
Timer Select
ALC Mode Control 1
ALC Mode Control 2
IPGA Control
Mode Control
DAC Control
Output Select 0
Output Select 1
DAC Lch ATT
DAC Rch ATT
MOUT ATT
D7
D6
HPRMT
HPLMT
0
0
0
0
0
0
0
0
REF6
IPGA6
MCKAC
MCKPD
TM1
0
0
ATTL7
ATTR7
0
TM0
0
0
ATTL6
ATTR6
0
D5
PMMO
0
ZTM1
ALC
REF5
IPGA5
0
D4
D3
D2
D1
D0
PMHPR
PMHPL
PMDAC
PMADC
PMVCM
ADM
ZTM0
INR2
WTM1
INR1
WTM0
ZELMN
LMAT1
LMAT0
REF4
IPGA4
ATS
REF2
IPGA2
DIF1
BST0
MINL
RINM
ATTL2
ATTR2
INL2
LTM1
RATT
REF1
IPGA1
DIF0
DEM1
LINL
LINM
ATTL1
ATTR1
INL1
LTM0
LMTH
REF0
IPGA0
DFS
DEM0
DACL
DACM
ATTL0
ATTR0
ATTM2
ATTM1
ATTM0
SMUTE
DATTC
MINR
0
ATTL5
ATTR5
0
RINR
0
ATTL4
ATTR4
REF3
IPGA3
HPM
BST1
DACR
MINM
ATTL3
ATTR3
MMUTE
ATTM3
PDN pin = “L”時、全レジスタは書き込み不可です。
“0”で指定されたビットへの “1”の書き込みは禁止です。
0DHから1FHまでは書き込み不可です。
MS0292-J-01
2012/12
- 27 -
[AK4569]
■ 詳細説明
Addr
00H
Register Name
Power Management
Default
D7
D6
HPRMT
HPLMT
0
0
D5
PMMO
0
D4
D3
D2
D1
D0
PMHPR
PMHPL
PMDAC
PMADC
PMVCM
0
0
0
0
0
PMVCM: VCOMのパワーマネジメント
0: Power OFF (Default)
1: Power ON
PMADC: IPGAとADCのパワーマネジメント
0: Power OFF (Default)
1: Power ON
PMADC bit= “1”の場合はMCLKを止めてはいけません。
PMDAC: DACのパワーマネジメント
0: Power OFF (Default)
1: Power ON
OFFからONに変更した場合は設定されたATT値等のレジスタの内容でパワーアップされます。
PMHPL: Lch ヘッドフォンアンプのパワーマネジメント
0: Power OFF (Default)。出力はHVSS(0V)になります。
1: Power ON
PMHPR: Rch ヘッドフォンアンプのパワーマネジメント
0: Power OFF (Default)。出力はHVSS(0V)になります。
1: Power ON
PMMO: モノラルラインアウトのパワーマネジメント
0: Power OFF (Default)。出力はHi-zになります。
1: Power ON
HPLMT: Lch ヘッドフォンアンプのミュート
0: 通常出力 (Default)。MUTET pinをVCOMに接続します。
1: ミュート。MUTET pinをHPL pinに接続します。
HPRMT: Rch ヘッドフォンアンプのミュート
0: 通常出力 (Default)。MUTET pinをVCOMに接続します。
1: ミュート。MUTET pinをHPR pinに接続します。
HPLMT
0
0
1
1
HPRMT
MUTET
0
VCOMに接続
1
HPRに接続
0
HPLに接続
1
HPL,HPRに接続
表 5. MUTETの接続先
PDN pinを “L”にするとこれらレジスタ値の設定に関わらず全回路を一度にパワーダウンできます。
このときコントロールレジスタの内容はすべて初期化されます。
MS0292-J-01
2012/12
- 28 -
[AK4569]
Addr
01H
Register Name
Input Select
Default
D7
0
0
D6
0
0
D5
0
0
D4
ADM
0
D3
INR2
0
D2
INR1
1
D1
INL2
0
D0
INL1
1
INL2-1: IPGAのLch入力のON/OFF
0: OFF
1: ON
Default: INL2 bit = “0”, INL1 bit = “1”
INR2-1: IPGAのRch入力のON/OFF
0: OFF
1: ON
Default: INR2 bit = “0”, INR1 bit = “1”
ADM: モノラル録音モード
0: Stereo (Default)
1: MONO
ADM bit = “1”のとき、AINL1またはAINL2 pinの入力信号がADCのLchとRchに入力されます。
MS0292-J-01
2012/12
- 29 -
[AK4569]
Addr
02H
Register Name
Timer Select
Default
D7
0
0
D6
0
0
D5
ZTM1
0
D4
ZTM0
0
D3
WTM1
0
D2
WTM0
0
D1
LTM1
0
D0
LTM0
0
LTM1-0: ALCリミッタ動作変更周期の設定(表 6)
ALCリミッタ動作ゼロクロス検出が無効(ZELMN bit = “1”)の時、ALCリミッタ動作によりIPGA
値は瞬時に変更されます。IPGA値が連続して変更される場合は、LTM1-0 bitで設定される周期
で変更が行われます。初期値は “00”です。
ALCリミッタ変更周期
8kHz
16kHz
44.1kHz
0
0
0.5/fs
Default
63μs
31μs
11μs
0
1
1/fs
125μs
63μs
23μs
1
0
2/fs
250μs
125μs
45μs
1
1
4/fs
500μs
250μs
91μs
表 6. ゼロクロス検出無効時のALCリミッタ動作変更周期設定(ZELMN bit = “1”)
LTM1
LTM0
WTM1-0: ALCリカバリ待機時間の設定(表 7)
ALC動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期を設定します。初期値
は “00”です。
WTM1
WTM0
0
0
1
1
0
1
0
1
ALCリカバリ周期
8kHz
16kHz
44.1kHz
128/fs
16ms
8ms
2.9ms
256/fs
32ms
16ms
5.8ms
512/fs
64ms
32ms
11.6ms
1024/fs
128ms
64ms
23.2ms
表 7. ALCリカバリ待機時間の設定
Default
ZTM1-0: ALCゼロクロスタイムアウト時間の設定(表 8)
マイコン書き込み動作、ALCリカバリ動作により、ゲインが変更されるのは、ゼロクロスする
かまたはタイムアウトした場合です。初期値は “00”です。
ZTM1
ZTM0
0
0
1
1
0
1
0
1
ゼロクロスタイムアウト時間
8kHz
16kHz
44.1kHz
128/fs
16ms
8ms
2.9ms
256/fs
32ms
16ms
5.8ms
512/fs
64ms
32ms
11.6ms
1024/fs
128ms
64ms
23.2ms
表 8. ALCゼロクロスタイムアウト時間の設定
MS0292-J-01
Default
2012/12
- 30 -
[AK4569]
Addr
03H
Register Name
ALC Mode Control 1
Default
D7
0
0
D6
0
0
D5
ALC
0
D4
D3
D2
ZELMN
LMAT1
LMAT0
0
0
0
D1
RATT
0
D0
LMTH
0
LMTH: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(表 9)
LMTH
0
1
ALCリミッタ検出レベル
ALCリカバリ待機カウンタリセットレベル
ADC Input ≥ −6.0dBFS
−6.0dBFS > ADC Input ≥ −8.0dBFS
ADC Input ≥ −4.0dBFS
−4.0dBFS > ADC Input ≥ −6.0dBFS
表 9. ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル
Default
RATT: ALCリカバリゲインステップ(表 10)
ALCリカバリ動作時、現在のIPGA値から増加させるステップ数を設定します。例えば、現在の
IPGA値が3FHの場合、RATT bit = “1”に設定しておくと、ALCリカバリ動作によってIPGA値は
41Hに変更され、1dB (=0.5 x 2)増加されます。IPGA値が基準レベル(REF6-0 bit)に達した場合、
IPGA値の増加は行いません。
RATT
GAIN STEP
0
1
Default
1
2
表 10. ALCリカバリゲインステップ
LMAT1-0: ALCリミッタATTステップ(表 11)
ALCリミッタ動作時、IPGA出力レベルが設定されたALCリミッタ検出レベル(LMTH)を越えた
場合、現在のIPGA値から減衰させるステップ数を設定します。例えば、現在のIPGA値が3FHの
場合、LMAT1-0 bit = “11”に設定しておくと、ALCリミッタ動作によってIPGA値は3BHに変更さ
れ、2dB (=0.5 x 4)減衰されます。ALCリミッタの動作周期は、LTM1-0 bitとZELMN bitによって
設定することができます。減衰量がIPGA= “00H”(Mute)を越えた値になる場合、 “00H”にクリッ
プされます。
LMAT1
LMAT0
ATT STEP
0
0
1
Default
0
1
2
1
0
3
1
1
4
表 11. ALCリミッタATTステップ
ZELMN: ALCリミッタ動作時ゼロクロス検出イネーブル
0: Enable (Default)
1: Disable
“0”の時、ALCリミッタ動作によりIPGA値が変更されるのは、ゼロクロスするかまたはタイム
アウトした時です。ゼロクロスタイムアウト時間は、ALCリカバリ動作時のゼロクロスタイム
アウト時間と同じです。 “1”の時、ALCリミッタ動作によりIPGA値は瞬時に変更されます。
ALC: ALCイネーブルフラグ
0: ALC Disable (Default)
1: ALC Enable
“1”でALCをイネーブルします。初期値は “0”(Disable)です。
MS0292-J-01
2012/12
- 31 -
[AK4569]
Addr
04H
Register Name
ALC Mode Control 2
Default
D7
0
0
D6
REF6
0
D5
REF5
1
D4
REF4
1
D3
REF3
1
D2
REF2
1
D1
REF1
1
D0
REF0
1
REF6-0: ALCリカバリ動作時の基準値の設定, 0.5dB step, 103 level, Default: “3FH” (表 12)
ALCリカバリ動作中、IPGA値がREF6-0 bitで設定された基準値に達した場合、基準値以上のゲ
イン動作は行いません。例えば、REF= “40H”, RATT= “1”(2 step), IPGA= “3FH”の時、オートリ
カバリ動作により、IPGAは3FH + 2step = 41Hになろうとしますが、REF=40Hですので、IPGA値
は40Hになります。REF6-0 bitには “68H”以上の値を書き込まないで下さい。
GAIN
AINL1, AINR1 AINL2, AINR2
(LINE IN)
(MIC IN)
67H
+20.0dB
+32.0dB
66H
+19.5dB
+31.5dB
65H
+19.0dB
+31.0dB
:
:
:
3FH
0dB
+12.0dB
Default
:
:
:
27H
0dB
−12.0dB
:
:
:
02H
−30.5dB
−18.5dB
01H
−31.0dB
−19.0dB
00H
MUTE (−∞)
MUTE (−∞)
表 12. ALCリカバリ動作時の基準値の設定
DATA
Addr
05H
Register Name
IPGA Control
Default
D7
0
0
D6
IPGA6
0
D5
IPGA5
1
D4
IPGA4
1
D3
IPGA3
1
D2
IPGA2
1
D1
IPGA1
1
D0
IPGA0
1
IPGA6-0: 入力アナログPGA, 0.5dB step, 103 level, Default: “3FH” (表 13)
IPGAのゲインを切り替える場合は、PMADC bit = “1”かつALC bit = “0”の状態で書き込んで下
さい。IPGAのゲインはPMADC bit = “0”でリセットされ、PMADC bit = “1”にすると初期値で動
作を開始します。ALC bit = “1” → “0”としたとき、IPGAのゲインはALC動作により自動設定さ
れた最終値を保持します。
DATA
67H
66H
65H
:
3FH
:
27H
:
02H
01H
00H
GAIN
AINL1, AINR1 AINL2, AINR2
(LINE IN)
(MIC IN)
+20.0dB
+32.0dB
+19.5dB
+31.5dB
+19.0dB
+31.0dB
:
:
0dB
+12.0dB
:
:
0dB
−12.0dB
:
:
−30.5dB
−18.5dB
−31.0dB
−19.0dB
MUTE (−∞)
MUTE (−∞)
表 13. 入力ゲイン設定
MS0292-J-01
Default
2012/12
- 32 -
[AK4569]
Addr
06H
Register Name
Mode Control
Default
D7
D6
MCKAC
MCKPD
0
0
D5
0
0
D4
ATS
0
D3
HPM
0
D2
DIF1
1
D1
DIF0
0
D0
DFS
0
DFS: サンプリングスピードモードの設定 (表 2)。
DIF1-0: オーディオデータインタフェースフォーマット (表 3)
Default: “10” (Mode 2)
HPM: ヘッドフォンアンプのモノラル出力
0: Normal Operation (Default)
1: DAC出力を(L+R)/2としてHPL, HPR pinに出力します。
HPM bitの設定はDACL=DACR bits = “1”の時のみ有効です。
DACL
0
1
HPM
x
0
1
HPL pinの出力
DACからの加算なし
DACのLch出力を加算
DAC出力を(L+R)/2として加算
Default
表 14. ヘッドフォンアンプのモノラル出力
(Note. Rchも同様です。)
ATS: ディジタルボリューム遷移時間設定(表 15)
ATS
0
1
ATT speed
0dB to MUTE
1 step
1061/fs
4/fs
7424/fs
29/fs
Default
表 15. ディジタルボリュームのATT7-0設定値間の遷移時間
MCKPD: MCLK入力バッファコントロール
0: Enable (Default)
1: Disable
ACカップリング入力のMCLKを止める場合はMCKPD bit = “1”にして下さい。
MCKAC: MCLK入力モード設定
0: CMOS入力 (Default)
1: ACカップリング入力
MS0292-J-01
2012/12
- 33 -
[AK4569]
Addr
07H
Register Name
DAC Control
Default
D7
TM1
0
D6
TM0
0
D5
D4
SMUTE
DATTC
0
0
D3
BST1
0
D2
BST0
0
D1
DEM1
0
D0
DEM0
1
DEM1-0: ディエンファシスフィルタの選択
DEM1
DEM0
De-emphasis
0
0
44.1kHz
0
1
OFF
Default
1
0
48kHz
1
1
32kHz
表 16. ディエンファシスコントロール
BST1-0: 低域補正回路の制御
BST1
0
0
1
1
BST0
BOOST
0
OFF
Default
1
MIN
0
MID
1
MAX
表 17. 低域補正回路の制御
DATTC: ディジタルボリュームのコントロール
0: Independent (Default)
1: Dependent
“0”でLch, Rchのディジタルボリュームを独立に動作させ、“1”でLchのATTに連動してRchのATT
も変化します。但しDATTC bit = “1”の場合、ATTR7-0 bitにはATTL7-0 bitの値は書き込まれませ
ん。
SMUTE: DACから出力されるデータをソフトミュートします。
0: 通常動作(Default)
1: DAC出力がソフトミュートされます。
TM1-0: ソフトミュート時間の設定。
TM1
TM0
Cycle
0
0
1024/fs
Default
0
1
512/fs
1
0
256/fs
1
1
128/fs
表 18. ソフトミュート時間の設定
MS0292-J-01
2012/12
- 34 -
[AK4569]
Addr
08H
Register Name
Output Select 0
Default
D7
0
0
D6
0
0
D5
MINR
0
D4
RINR
0
D3
DACR
0
D2
MINL
0
D1
LINL
0
D0
DACL
0
DACL: DACのLchの出力信号をヘッドフォンのLch側に加算します。
0: OFF (Default)
1: ON
LINL: LIN pinから入力された信号をヘッドフォンのLch側に加算します。
0: OFF (Default)
1: ON
MINL: MIN pinから入力された信号をヘッドフォンのLch側に加算します。
0: OFF (Default)
1: ON
DACR: DACのRchの出力信号をヘッドフォンのRch側に加算します。
0: OFF (Default)
1: ON
RINR: RIN pinから入力された信号をヘッドフォンのRch側に加算します。
0: OFF (Default)
1: ON
MINR: MIN pinから入力された信号をヘッドフォンのRch側に加算します。
0: OFF (Default)
1: ON
R
LIN/RIN pin
LINL/RINR bit
R
R
MIN pin
MINL/MINR bit
R
-
DACL/DACR
DACL/DACR bit
HPL/HPR pin
+
HP-Amp
図 22. ヘッドフォン出力の加算回路
HPM bit = “0”の場合、加算のゲインはいずれも0dBです。
MS0292-J-01
2012/12
- 35 -
[AK4569]
Addr
09H
Register Name
Output Select 1
Default
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
MINM
0
D2
RINM
0
D1
LINM
0
D0
DACM
0
DACM: DACのL/Rの出力信号をMOUT用バッファアンプに加算します。ゲインはそれぞれ−6dBです。
0: OFF (Default)
1: ON
LINM: LIN pinから入力された信号をMOUT用バッファアンプに加算します。
0: OFF (Default)
1: ON
RINM: RIN pinから入力された信号をMOUT用バッファアンプに加算します。
0: OFF (Default)
1: ON
MINM: MIN pinから入力された信号をMOUT用バッファアンプに加算します。
0: OFF (Default)
1: ON
2R
LIN pin
2R
LINM bit
RIN pin
R
RINM bit
R
MIN pin
2R
MINM bit
DACL
2R
-
DACR
+
MOUT pin
DACM bit
図 23. MOUTの加算回路
加算のゲインはMINは0dB、LIN, RIN, DACL, DACRは−6dBです。
MS0292-J-01
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[AK4569]
Addr
0AH
0BH
Register Name
DAC Lch ATT
DAC Rch ATT
Default
D7
ATTL7
ATTR7
0
D6
ATTL6
ATTR6
0
D5
ATTL5
ATTR5
0
D4
ATTL4
ATTR4
0
D3
ATTL3
ATTR3
0
D2
ATTL2
ATTR2
0
D1
ATTL1
ATTR1
0
D0
ATTL0
ATTR0
0
ATTL7-0: DACLから出力される信号の減衰量の設定
ATTR7-0: DACRから出力される信号の減衰量の設定
AK4569はMUTEを含む0.5dBステップ、256レベルのチャネル独立ディジタル出力ボリューム
(DATT)を内蔵します。このボリュームはDACの前段にあり、入力データを0dBから−127dBまで減
衰、またはミュートします。ディジタルボリューム機能は、ソフトミュート動作とは独立に動作
します。
ATTL/R7-0
Attenuation
FFH
0dB
FEH
−0.5dB
FDH
−1.0dB
FCH
−1.5dB
:
:
:
:
02H
−126.5dB
01H
−127.0dB
00H
Default
MUTE (−∞)
表 19. Digital Volume ATT値
Addr
0CH
Register Name
MOUT ATT
Default
D7
0
0
D6
0
0
D5
0
0
D4
D3
D2
D1
D0
MMUTE
ATTM3
ATTM2
ATTM1
ATTM0
1
0
0
0
0
ATTM3-0: MOUT pinから出力される信号の減衰量の設定
MMUTE: MOUT pinから出力される信号のミュート
0: 通常動作。ATTM3-0 bitsで設定された減衰量で出力されます。
1: Mute。ATTM3-0 bitsの設定にかかわらずミュートされます。(Default)
MMUTE
0
1
ATTM3-0
Attenuation
0FH
0dB
0EH
−2dB
0DH
−4dB
0CH
−6dB
:
:
:
:
01H
−28dB
00H
−30dB
x
MUTE
表 20. MOUT Volume ATT値
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Default
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[AK4569]
システム設計
システム接続例を図 24に示します。具体的な回路ついては評価用ボードを参照して下さい。
+ 2.2µ
0.1µ
µP
VCOM 22
AVSS 23
AVDD 24
AINR2 25
AINL2 26
AINR1 27
AINL1 28
0.1µ
0.1µ
1 PDN
VREF 21
2 CSN
LIN 20
3 CCLK
RIN 19
AK4569
4 CDTI
MIN 18
Top View
5 LRCK
MOUT 17
6 MCLK
MUTET 16
HPL 15
14 HPR
13 HVDD
12 HVSS
11 DVSS
10 DVDD
8 SDTI
9 SDTO
7 BICK
DSP
0.1µ
0.1µ
DIR
10
Digital Ground
4.7µ
+
1µ
6.8 100µ
+
Headphone
16
6.8 100µ
+
16
+ 10µ
Analog Supply: 2.5 ∼ 3.6V
Analog Ground
図 24. システム接続図
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[AK4569]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、AVDDはシステムのアナログ電源、DVDDには
AVDDから10Ωの抵抗を通したシステムのアナログ電源を供給します。AVDD, DVDD, HVDDが別電源で供給
される場合には、電源立ち上げシーケンスを考える必要はありません。AVSS, DVSS, HVSSはシステムのア
ナロググランドに接続して下さい。システムのグランドはアナログとディジタルで分けて配線し、PCボード
上の電源に近いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源ピンの近くに
接続して下さい。
2. 内蔵基準電圧源
内蔵された基準電圧源の電圧は VREF pinに出力されており(typ. 2.1V)、VREF pinには高周波ノイズを除去す
るために4.7μF程度の電解コンデンサと並列に0.1μFのセラミックコンデンサをAVSSとの間に接続して下さ
い。VCOMは1.25V(typ)を出力しており、アナログ信号のコモン電圧として使われます。このピンにも高周
波ノイズを除去するために2.2μF程度の電解コンデンサと並列に0.1μFのセラミックコンデンサをAVSSとの
間に接続して下さい。特に、セラミックコンデンサはピンにできるだけ近づけて接続して下さい。また、VREF,
VCOM pinから電流をとってはいけません。ディジタル信号、特にクロックは変調器へのカップリングを避
けるため、VREF, VCOM pinからできるだけ離して下さい。
3. アナログ入力
アナログ入力はシングルエンド入力になっており、入力抵抗はAINL1, AINR1 pinが50kΩ (typ)、AINL2, AINR2
pinが12.5k (typ)です。入力レンジは内部のVCOM電圧を中心に1.5Vpp (typ)になります。通常、入力信号はコ
ンデンサでDCカットします。この時、カットオフ周波数はfc=1/(2πRC)です。AK4569はAVSSからAVDDま
での電圧を入力することができます。出力コードのフォーマットは2’sコンプリメント(2の補数)です。DCオ
フセット(ADC自体のDCオフセットも含む)は内蔵のHPF([email protected]=44.1kHz)でキャンセルされます。
4. アナログ出力
DAC出力はシングルエンドになっており、出力レンジはVCOM電圧を中心に1.5Vpp(typ)です。入力コードの
フォーマットは 2’sコンプリメント(2の補数)で、7FFFFH(@20bit)に対しては正のフルスケール、
80000H(@20bit)に対しては負のフルスケール、00000H(@20bit)での理想値はVCOM電圧が出力されます。ΔΣ
変調器が発生する帯域外ノイズ (シェーピングノイズ)が気になる場合は、外付けのフィルタで減衰させて下
さい。
アナログ出力はVCOM+数mV程度のDCオフセットを持つため、通常の使用ではコンデンサで DC成分をカッ
トします。
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[AK4569]
■ アプリケーション回路例
AVDD
VREF
VREF
VCOM
VCOM
DVDD
AK4569
IPGA & ADC
AINL1
AINL2
IPGA
AK4116
MCLK
ADC
BICK
AINR1
AINR2
HP-amp
MCKO
RX
BICK
XTI
S/PDIF
HPF
Audio I/F
Controller
DAC
LRCK
LRCK
SDTO
HPL
CSN
CCLK
DAUX
CDTI
HP-Amp
DAC
BOOST
SDTI
DATT
SDTO
CDTO
HPR
DSP
MOUT
BICK
CLKOUT
MOUT
LIN
LRCK
RIN
SDTI
MIN
PDN
HVDD
CSN
Control
CCLK
Register
CDTI
HVSS
SDTO
MUTET
AVSS
DVSS
uP
図 25. アプリケーション回路例
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[AK4569]
<クロック、データの流れ>
1) アナログ録音時
AVDD
VREF
VREF
VCOM
VCOM
DVDD
AK4569
IPGA & ADC
AINL1
AINL2
IPGA
AK4116
MCLK
ADC
BICK
AINR1
AINR2
HP-amp
MCKO
RX
BICK
XTI
HPF
Audio I/F
Controller
DAC
LRCK
LRCK
SDTO
HPL
CSN
CCLK
DAUX
CDTI
HP-Amp
DAC
BOOST
SDTI
DATT
SDTO
CDTO
HPR
DSP
MOUT
BICK
CLKOUT
MOUT
LIN
LRCK
RIN
SDTI
MIN
PDN
HVDD
SDTO
CSN
Control
CCLK
Register
CDTI
HVSS
MUTET
AVSS
uP
DVSS
図 26. クロック、データの流れ(アナログ録音時)
(DACモニター可)
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[AK4569]
2) ディジタル録音時
AVDD
VREF
VREF
VCOM
VCOM
DVDD
AK4569
IPGA & ADC
AINL1
AINL2
IPGA
MCLK
ADC
BICK
AINR1
AINR2
HP-amp
AK4116
MCKO
RX
BICK
XTI
S/PDIF
HPF
Audio I/F
Controller
DAC
LRCK
LRCK
SDTO
HPL
CSN
CCLK
DAUX
CDTI
HP-Amp
DAC
BOOST
SDTI
DATT
SDTO
CDTO
HPR
DSP
MOUT
BICK
CLKOUT
MOUT
LIN
LRCK
RIN
SDTI
MIN
PDN
HVDD
CSN
Control
CCLK
Register
CDTI
HVSS
SDTO
MUTET
AVSS
uP
DVSS
図 27. クロック、データの流れ(ディジタル録音時)
(DACモニター可)
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[AK4569]
3) 再生時
AVDD
VREF
VREF
VCOM
VCOM
DVDD
AK4569
IPGA & ADC
AINL1
AINL2
IPGA
MCLK
ADC
BICK
AINR1
AINR2
HP-amp
AK4116
MCKO
RX
BICK
XTI
HPF
Audio I/F
Controller
DAC
LRCK
LRCK
SDTO
HPL
CSN
CCLK
DAUX
CDTI
HP-Amp
DAC
BOOST
SDTI
DATT
SDTO
CDTO
HPR
DSP
MOUT
BICK
CLKOUT
MOUT
LIN
LRCK
RIN
SDTI
MIN
PDN
HVDD
CSN
Control
CCLK
Register
CDTI
HVSS
SDTO
MUTET
AVSS
uP
DVSS
図 28. クロック、データの流れ(再生時)
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[AK4569]
パッケージ
28pin QFN (Unit: mm)
4
-C
5.2 ± 0.20
5.0 ± 0.10
28
22
0.
6
0.60 ± 0.10
22
5.2 ± 0.20
5.0 ± 0.10
15
14
8
- 0.02
0.02 + 0.03
0.05
7
0.80 ±0.1
0.50
0.
10
0.05 M
0.21 ± 0.05
0.22 ± 0.05
14
±
45
15
0.78 ± 0.05
8
28
0.
25
1
45
7
10
0. 20
.
-0
21
21
1
2
0.
+
* パッケージ裏面の四隅の黒塗り部分は、基板とは接続せずオープンにして下さい。
■ 材質・メッキ仕様
パッケージ材質: エポキシ系樹脂
リードフレーム材質: 銅
リードフレーム処理: 半田メッキ(無鉛)
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[AK4569]
マーキング
4569
XXXX
1
XXXX : Date code identifier (4桁)
改訂履歴
Date (Y/M/D)
04/02/20
12/12/20
Revision
00
01
Reason
初版
誤記訂正
Page
Contents
44
PACKAGE
0.78(+0.17, -0.28) Æ 0.78 (±0.05)
0.80(+0.20, -0.00) Æ 0.80 (±0.1)
MS0292-J-01
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[AK4569]
重要な注意事項
z
z
z
z
z
z
本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更することがありま
す。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるい
は弊社特約店営業担当にご確認ください。
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医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良が、直接ま
たは間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性
を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意をお取りくだ
さい。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責任を
一切負うものではありませんのでご了承ください。
お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害等
が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
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