データシート

[AK4382A]
AK4382A
112dB 192kHz 24-Bit 2ch  DAC
概
要
AK4382Aはディジタルオーディオ機器用にコストパフォーマンスを求めた24ビットDACです。変調器にはワ
イドダイナミックレンジを実現する新開発のアドバンスト・マルチビット方式を採用しています。内蔵のポストフィ
ルタにはスイッチトキャパシタフィルタ(SCF)を採用しており、クロックジッタによる精度の劣化を改善します。サ
ンプリングレートは216kHzまで対応しており、DVD, AC-3アンプ等のシステムに最適です。AK4382Aは超小
型16pin TSSOPパッケージに実装され、基板スペースを削減します。
特
長
 サンプリングレート: 8kHz  216kHz
 128 倍オーバサンプリング（通常速モード）
 64 倍オーバサンプリング（2倍速モード）
 32 倍オーバサンプリング（4倍速モード）
 24 ビット 8 倍 FIR ディジタルフィルタ内蔵
 SCF 内蔵
 ディジタルディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz 対応)
 ソフトミュート内蔵
 ディジタルATT (256ステップ)
 ディジタル I/F フォーマット: 24ビット前詰め, 24/20/16ビット後詰め, I2S
 マスタクロック: 256fs, 384fs, 512fs or 768fs（通常速モード）
128fs, 192fs, 256fs or 384fs（2倍速モード）
128fs or 192fs（4倍速モード）
 THD+N: -94dB
 Dynamic Range: 112dB
 強ジッタ耐力
 電源電圧: 4.75  5.25V
 超小型パッケージ: 16pin TSSOP (6.4mm x 5.0mm)
MCLK
VDD
CSN
CCLK
µP
Interface
De-emphasis
Control
VSS
Clock
Divider
DZFL
CDTI
DZFR
LRCK
BICK
SDTI
Audio
Data
Interface
8X
Interpolator

Modulator
SCF
8X
Interpolator

Modulator
SCF
AOUTL+
AOUTLAOUTR+
AOUTR-
PDN
MS0071-J-03
2014/02
-1-
[AK4382A]
■ オーダリングガイド
-40  +85C
AK4382A 用評価ボード
AK4382AVT
AKD4382
16pin TSSOP (0.65mm pitch)
■ ピン配置
MCLK
1
16
DZFL
BICK
2
15
DZFR
SDTI
3
14
VDD
LRCK
4
13
VSS
PDN
5
12
AOUTL+
CSN
6
11
AOUTL-
CCLK
7
10
AOUTR+
CDTI
8
9
AOUTR-
Top
View
ピン／機能
No.
1
Pin Name
MCLK
I/O
I
Function
Master Clock Input Pin
An external TTL clock should be input on this pin.
2
BICK
I
Audio Serial Data Clock Pin
3
SDTI
I
Audio Serial Data Input Pin
4
LRCK
I
L/R Clock Pin
5
PDN
I
Power-Down Mode Pin
When at “L”, the AK4382A is in the power-down mode and is held in reset.
The AK4382A should always be reset upon power-up.
6
CSN
I
Chip Select Pin
7
CCLK
I
Control Data Input Pin
8
CDTI
I
Control Data Input Pin
9
AOUTRO
Rch Negative Analog Output Pin
10
AOUTR+
O
Rch Positive Analog Output Pin
11
AOUTLO
Lch Negative Analog Output Pin
12
AOUTL+
O
Lch Positive Analog Output Pin
13
VSS
Ground Pin
14
VDD
Power Supply Pin
15
DZFR
O
Rch Data Zero Input Detect Pin
16
DZFL
O
Lch Data Zero Input Detect Pin
Note: All input pins should not be left floating.
MS0071-J-03
2014/02
-2-
[AK4382A]
絶対最大定格
(VSS=0V; Note 1)
Parameter
Symbol
Power Supply
VDD
Input Current (any pins except for supplies)
IIN
Input Voltage
VIND
Ambient Operating Temperature
Ta
Storage Temperature
Tstg
Note: 1. 電圧はすべてグランドピンに対する値です。
min
-0.3
-0.3
-40
-65
max
6.0
10
VDD+0.3
85
150
Unit
V
mA
V
C
C
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS=0V; Note 1)
Parameter
Power Supply
Symbol
VDD
min
4.75
typ
5.0
max
5.25
Unit
V
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分
ご注意下さい。
MS0071-J-03
2014/02
-3-
[AK4382A]
アナログ特性
(特記なき場合は、Ta = 25C; VDD = 5.0V; fs = 44.1kHz; BICK = 64fs; Signal Frequency = 1kHz;
24bit Input Data; Measurement frequency = 20Hz  20kHz; RL 2k)
Parameter
min
typ
max
Unit
Resolution
24
Bits
Dynamic Characteristics
(Note 3)
THD+N
fs=44.1kHz
0dBFS
-94
-86
dB
BW=20kHz
-60dBFS
-48
dB
fs=96kHz
0dBFS
-92
-84
dB
BW=40kHz
-60dBFS
-45
dB
fs=192kHz
0dBFS
-92
dB
BW=40kHz
-60dBFS
-45
dB
Dynamic Range (-60dBFS with A-weighted)
(Note 4)
102
112
dB
S/N
(A-weighted)
(Note 5)
102
112
dB
Interchannel Isolation (1kHz)
90
110
dB
Interchannel Gain Mismatch
0.2
0.5
dB
DC Accuracy
Gain Drift
100
ppm/C
Output Voltage
(Note 6)
Vpp
2.55
2.75
2.95
Load Resistance
(Note 7)
2
k
Power Supplies
Power Supply Current (VDD)
20
34
mA
Normal Operation (PDN = “H”, fs96kHz)
25
42
mA
Normal Operation (PDN = “H”, fs=192kHz)
10
100
µA
Power-Down Mode (PDN = “L”)
(Note 8)
Notes: 3. Audio Precision (System Two)使用。測定結果は評価ボードのマニュアルを参照下さい。
4. 100dB at 16bit data.
5. S/N比は入力ビット長に依存しません。
6. フルスケール電圧 (0dB)。出力電圧は VDD の電圧に比例します。
AOUT (typ.@0dB) = (AOUT+) - (AOUT-) = 2.75Vpp×VDD/5。
7. AC負荷に対して。DC負荷がある場合は４k。
8. クロック (MCLK, BICK, LRCK)を含む全ディジタル入力ピン を VDD または VSS に固定した場合の 値で
す。
MS0071-J-03
2014/02
-4-
[AK4382A]
シャープロールオフ・フィルタ特性
(Ta = 25C; VDD = 4.75  5.25V; fs = 44.1kHz; DEM = OFF; SLOW = “0”)
Parameter
Symbol
min
Digital filter
PB
0
Passband
0.05dB (Note 9)
-6.0dB
Stopband
(Note 9)
SB
24.1
Passband Ripple
PR
Stopband Attenuation
SA
54
Group Delay
(Note 10)
GD
Digital Filter + SCF
Frequency Response 20.0kHz fs=44.1kHz
FR
40.0kHz fs=96kHz
FR
80.0kHz fs=192kHz
FR
-
typ
max
Unit
22.05
20.0
-
19.3
-
kHz
kHz
kHz
dB
dB
1/fs
 0.2
 0.3
+0/-0.6
-
dB
dB
dB
 0.02
Notes: 9. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、
PB=0.4535*fs(@0.05dB)、SB=0.546*fs です。
10. ディジタルフィルタによる演算遅延で、16/24ビットデータが入力レジスタにセットされてからア ナログ信号が
出力されるまでの時間です。
スローロールオフ・フィルタ特性
(Ta = 25C; AVDD, DVDD = 4.75~5.25V; fs = 44.1kHz; DEM = OFF; SLOW = “1”)
Parameter
Symbol
min
typ
max
Unit
PB
0
39.2
18.2
8.1
-
Digital Filter
Passband
0.04dB
-3.0dB
Stopband
Passband Ripple
Stopband Attenuation
Group Delay
(Note 11)
(Note 11)
(Note 10)
SB
PR
SA
GD
72
-
19.3
-
kHz
kHz
kHz
dB
dB
1/fs
-
+0/-5
+0/-4
+0/-5
-
dB
dB
dB
typ
-
max
0.8
0.4
 10
Unit
V
V
V
V
µA
 0.005
Digital Filter + SCF
Frequency Response
FR
20.0kHz fs=44.kHz
40.0kHz fs=96kHz
FR
80.0kHz fs=192kHz
FR
Note: 11. The passband and stopband frequencies scale with fs.
For example, PB = 0.185×fs (@0.04dB), SB = 0.888×fs.
DC特性
(Ta = 25C; VDD = 4.75  5.25V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage (Iout = -80µA)
Low-Level Output Voltage
(Iout = 80µA)
Input Leakage Current
Symbol
VIH
VIL
VOH
VOL
Iin
MS0071-J-03
min
2.2
VDD-0.4
-
-
2014/02
-5-
[AK4382A]
スイッチング特性
(Ta = 25C; VDD = 4.75  5.25V; CL = 20pF)
Parameter
Master Clock Frequency
Duty Cycle
LRCK Frequency
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
Duty Cycle
Audio Interface Timing
BICK Period
Normal Speed Mode
Double/Quad Speed Mode
BICK Pulse Width Low
Pulse Width High
BICK “” to LRCK Edge
(Note 12)
LRCK Edge to BICK “”
(Note 12)
SDTI Hold Time
SDTI Setup Time
Control Interface Timing
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN High Time
CSN “” to CCLK “”
CCLK “” to CSN “”
Reset Timing
PDN Pulse Width
(Note 13)
Symbol
fCLK
dCLK
min
2.048
40
typ
11.2896
max
41.472
60
Unit
MHz
%
fsn
fsd
fsq
Duty
8
60
120
45
54
108
216
55
kHz
kHz
kHz
%
tBCK
tBCK
tBCKL
tBCKH
tBLR
tLRB
tSDH
tSDS
1/128fs
1/64fs
30
30
20
20
20
20
ns
ns
ns
ns
ns
ns
ns
ns
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
150
50
50
ns
ns
ns
ns
ns
ns
ns
ns
tPD
150
ns
Notes: 12. この規格値は LRCK のエッジと BICK の “” が重ならないように規定しています。
13. AK4382AはPDNを “L” にすることでリセットがかかります。
MS0071-J-03
2014/02
-6-
[AK4382A]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tSDS
tSDH
VIH
SDTI
VIL
Serial Interface Timing
MS0071-J-03
2014/02
-7-
[AK4382A]
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
VIH
A4
VIL
WRITE Command Input Timing
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
WRITE Data Input Timing
tPD
PDN
VIL
Power-down Timing
MS0071-J-03
2014/02
-8-
[AK4382A]
機能説明
■ システムクロック
必要なクロックは、MCLK, LRCK, BICK です。マスタクロック (MCLK) とサンプリングクロック (LRCK) は同期する必要
はありますが位相を合わせる必要はありません。MCLK はインタポ－レーションフィルタと  変調器に使用されます。
MCLK周波数を設定する方法は内部レジスタで設定する方法 (Manual Setting Mode) とデバイス内部で自動設定する
方法 (Auto Setting Mode) の２つがあります。Manual Setting Mode (ACKS = “0”: Register 00H)では、DFS0/1 でサンプ
リングスピードが設定され(Table 1)、各スピードでのMCLK周波数は自動設定されます(Table 2~4)。リセット解除時
(PDN = “”) はAuto Setting Mode に設定されます。 Auto Setting Mode (ACKS = “1”: Default) では、サンプリングスピ
ードとMCLK周波数は自動検出され(Table 5)、内部クロックは適切な周波数 (Table 6) に自動設定されるため、
DFS0/1の設定は不要です。
動作時 (PDN= “H”) は、各外部クロック (MCLK, BICK, LRCK) を止めてはいけません。これらのクロックが供給されな
い場合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロ
ックを止める場合はパワーダウン状態 (PDN= “L”) にして下さい。電源 ON 等のリセット解除時 (PDN = “”) は MCLK,
LRCK が入力されるまでパワーダウン状態です。
DFS1
DFS0
Sampling Rate (fs)
0
0
Normal Speed Mode
8kHz~54kHz
0
1
Double Speed Mode
60kHz~108kHz
1
0
Quad Speed Mode
120kHz~216kHz
Default
Table 1.サンプリングスピード (Manual Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
256fs
8.1920MHz
11.2896MHz
12.2880MHz
MCLK
384fs
512fs
12.2880MHz 16.3840MHz
16.9344MHz 22.5792MHz
18.4320MHz 24.5760MHz
768fs
24.5760MHz
33.8688MHz
36.8640MHz
BICK
64fs
2.0480MHz
2.8224MHz
3.0720MHz
Table 2. システムクロック例 (Normal Speed Mode ＠Manual Setting Mode)
LRCK
fs
88.2kHz
96.0kHz
MCLK
128fs
11.2896MHz
12.2880MHz
192fs
16.9344MHz
18.4320MHz
256fs
22.5792MHz
24.5760MHz
384fs
33.8688MHz
36.8640MHz
BICK
64fs
5.6448MHz
6.1440MHz
Table 3. システムクロック例 (Double Speed Mode ＠Manual Setting Mode)
LRCK
fs
176.4kHz
192.0kHz
MCLK
128fs
192fs
22.5792MHz 33.8688MHz
24.5760MHz 36.8640MHz
BICK
64fs
11.2896MHz
12.2880MHz
Table 4. システムクロック例 (Quad Speed Mode ＠Manual Setting Mode)
MS0071-J-03
2014/02
-9-
[AK4382A]
MCLK
512fs
768fs
256fs
384fs
128fs
192fs
Sampling Speed
Normal
Double
Quad
Table 5. サンプリングスピード(Auto Setting Mode: Default)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
22.5792
24.5760
192fs
33.8688
36.8640
MCLK (MHz)
256fs
384fs
22.5792
33.8688
24.5760
36.8640
-
512fs
16.3840
22.5792
24.5760
-
768fs
24.5760
33.8688
36.8640
-
Sampling Speed
Normal
Double
Quad
Table 6. システムクロック例 (Auto Setting Mode)
■ オーディオシリアルインタフェースフォーマット
オーディオデータは BICK と LRCK を使って SDTI から入力されます。5 種類のフォーマット (Table 7) が DIF0-2で選
択できます。全モードとも MSB ファースト、2’s コンプリメントのデータフォーマットで BICK の立ち上がりでラッチされま
す。Mode 2 を 16/20ビットで使った場合はデータのない LSB には “0” を入力して下さい。
Mode
0
1
2
3
4
DIF2
0
0
0
0
1
DIF1
0
0
1
1
0
DIF0
0
1
0
1
0
SDTI Format
16bit 後詰め
20bit 後詰め
24bit 前詰め
24bit I2S 互換
24bit 後詰め
BICK
32fs
40fs
48fs
48fs
48fs
Figure
Figure 1
Figure 2
Figure 3
Figure 4
Figure 2
Default
Table 7. オーディオデータフォーマット
MS0071-J-03
2014/02
- 10 -
[AK4382A]
LRCK
0
1
10
11
12
13
14
15
0
1
10
11
12
13
14
15
0
1
BICK
(32fs)
SDTI
Mode 0
15
14
6
1
0
5
14
4
15
3
16
2
1
17
0
31
15
0
14
6
5
14
1
4
15
3
16
2
1
17
0
31
15
14
0
1
0
1
0
1
BICK
(64fs)
SDTI
Mode 0
Don’t care
15
14
Don’t care
0
15
14
0
15:MSB, 0:LSB
Lch Data
Rch Data
Figure 1. Mode 0 Timing
LRCK
0
1
8
9
10
11
12
31
0
1
8
9
10
11
12
31
BICK
(64fs)
SDTI
Mode 1
Don’t care
19
0
Don’t care
19
0
Don’t care
19
0
19
0
19:MSB, 0:LSB
SDTI
Mode 4
Don’t care
23
22
21
20
23
22
20
21
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 2. Mode 1,4 Timing
LRCK
0
1
2
22
23
24
30
31
0
1
2
22
23
24
30
31
BICK
(64fs)
SDTI
23
22
1
0
Don’t care
23
22
1
0
Don’t care
23
22
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 3. Mode 2 Timing
MS0071-J-03
2014/02
- 11 -
[AK4382A]
LRCK
0
1
2
3
23
24
25
31
0
1
2
3
23
24
25
31
0
1
BICK
(64fs)
SDTI
23
0
1
22
Don’t care
23
22
1
0
Don’t care
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 3 Timing
■ ディエンファシスフィルタ
IIR フィルタによる 3 周波数 (32kHz, 44.1kHz, 48kHz) 対応のディエンファシスフィルタ (50/15s 特性) を内蔵していま
す。Double Speed Mode, Quad Speed Modeのとき、ディエンファシスフィルタは OFFです。
DEM1
DEM0
Mode
0
0
1
1
0
1
0
1
44.1kHz
OFF
48kHz
32kHz
Default
Table 8. ディエンファシスコントロール (Normal Speed Mode)
■ 出力ボリューム
AK4382AはMUTEを含むリニアステップ、256 レベルのチャネル独立ディジタル出力ボリューム（ATT）を内蔵します。
このボリュームはDACの前段にあり入力データを0dBから-48dBまでアテネーション、またはミュートします。設定値間の
遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。1 レベル変化したときの遷移時間と256
レベル全体の遷移時間をTable 9に示します。
遷移時間
Sampling Speed
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
1 Level
4LRCK
8LRCK
16LRCK
255 to 0
1020LRCK
2040LRCK
4080LRCK
Table 9. ATT遷移時間
MS0071-J-03
2014/02
- 12 -
[AK4382A]
■ ゼロ検出機能
AK4382Aはチャネル独立のゼロ検出機能を持ちます。各チャネルの入力データが8192回連続して “0”の場合、各チ
ャネルのDZFピンが独立に “H”になります。その後各チャネルの入力データが “0”でなくなると対応するチャネルの
DZFピンが “L”になります。RSTNビットが “0”の場合、両チャネルのDZFピンが “H”になります。RSTNビットが “1”にな
った後各チャネルの入力データが “0”でなくなると対応するチャネルのDZFピンが4~5LRCK後に “L”になります。ま
た、DZFMビットを “1”にすると両チャネルの入力データが8192回連続して “0”の場合のみ両チャネルのDZFピンが
“H”になります。ゼロ検出機能はDZFEビットで無効にできます。このとき両チャネルのDZFピンは常に “L”です。DZFピ
ンの極性はDZFBビットで反転することが可能です。
■ ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTEビットを “1”にするとその時点のATT設定値からATT設定値
ATT遷移時間 (Table 9)で入力データが- (“0”)までアテネーションされます。SMUTEビットを”0”にすると、-状態が
解除され、-からATT設定値ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-までアテネーシ
ョンされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能
は信号を止めずに信号源を切り替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(1)
(3)
Attenuation
-
GD
(2)
GD
AOUT
DZF pin
(4)
8192/fs
注:
(1) ATT設定値ATT遷移時間 (Table 9) 。例えば、Normal Speed Mode時、ATT設定値が “255”の場合は
1020LRCKサイクルです。
(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(3) ソフトミュート開始後、-までアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルで
0dBまで復帰します。
(4)入力データが両チャネルともに8192回連続して”0”の場合、DZFピンは”H”になります。
その後入力データが”0”でなくなると、DZFピンはすぐに”L”になります。
Figure 5. ソフトミュート機能とゼロ検出機能
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[AK4382A]
■ システムリセット
電源 ON 時には、PDNピンに一度 “L” を入力してリセットして下さい。リセット及びパワーダウンは MCLK で解除され、
その後 LRCK の “” に同期して内部回路がパワーアップし、内部のタイミングが動作します。LRCK が入力されるまで
パワーダウン状態です。
■ パワーダウン機能
PDNピンを “L” にするとパワーダウン状態になり、アナログ出力はフローティング状態 (Hi-Z) になります。Figure5 にパ
ワーダウン及びパワーアップ時のシステムタイミング例を示します。
PDN
Internal
State
Normal Operation
Power-down
D/A In
(Digital)
Normal Operation
“0” data
GD
D/A Out
(Analog)
(1)
GD
(3)
(2)
(3)
(1)
(4)
Clock In
Don’t care
MCLK, LRCK, BICK
DZF
External
MUTE
(6)
(5)
Mute ON
注：
(1) ディジタル入力に対してアナログ出力は群遅延 (GD) を持ちます。
(2) パワーダウン時アナログ出力は Hi-Z です。
(3) PDN信号のエッジ (“ ”) でクリックノイズが出力されます。
このノイズはデータが “0” の場合でも出力されます。
(4) パワーダウン状態(PDN = “L”)では各クロック入力(MCLK, BICK, LRCK) を止めることができます。
(5) クリックノイズ (3) が問題になる場合は、アナログ出力を外部でミュートして下さい。
(6) パワーダウン状態(PDNピン= “L”)では、DZFピンは “L”になります。
Figure 6. パワーダウン/パワーアップ時タイミング例
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[AK4382A]
■ リセット機能
RSTNビットを “0”にすると、DACはリセットされますが、内部レジスタは初期化されません。この時アナログ出力は
VCOM 電圧になり、DZFL/DZFRピンは"H"になります。Figure 7にRSTNビットによるリセットシーケンスを示します。
RSTN bit
3~4/fs (6)
2~3/fs (6)
Internal
RSTN bit
Internal
State
Normal Operation
D/A In
(Digital)
“0” data
(1)
D/A Out
(Analog)
Normal Operation
Digital Block Power-down
GD
GD
(3)
(2)
(3)
(1)
(4)
Clock In
Don’t care
MCLK,LRCK,BICK
2/fs(5)
DZF
注：
(1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(2) RSTN = “0”時アナログ出力はVCOM電圧(VDD/2)です。
(3) 内部RSTN信号のエッジ(“ ”)でクリックノイズが出力されます。このノイズはデータが “0”の場合でも出力され
ます。
(4) リセット状態 (RSTN = “0”)では各クロック入力(MCLK, BICK, LRCK)を止めることができます。
(5) DZFピンはRSTNビットの立ち下がりエッジで “H”になり、LSI内部のRSTNビットの立ち上がりエッジの2/fs後
“L”になります。
(6) RSTNビットを書き込んでからLSI内部のRSTNビットが変化するまでの立ち下がり時に3 ~4/fs かかります。ま
た、立ち上がり時に2 ~ 3/fsかります。
Figure 7. リセットタイミング例
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[AK4382A]
■ モードコントロールインタフェース
AK4382A の各機能はレジスタで設定できます。レジスタ設定は3線式シリアル I/F ピン: CSN, CCLK, CDTI で書き込
みを行います。 I/F上のデータは Chip address (2bit, C1/0, “01”固定), Read/Write (1bit, “1”固定, Write only), Register
address (MSB first, 5bit) と Control data (MSB first, 8bit)で構成されます。データ送信側はCCLKの “” で各ビットを出
力し、受信側は “” で取り込みます。データの書き込みはCSNの “”で有効になります。 CCLKのクロックスピードは
5MHz (max)です。アクセスしないときはCSN は “H”に固定して下さい。
PDNピンを “L”にすると内部レジスタ値は初期化されます。また、RSTNビットに “L”を書き込むと内部タイミング回路が
リセットされます。但し、このときレジスタの内容は初期化されません。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (Fixed to “01”)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 8. Control I/F Timing
*AK4382Aはデータ読み込みをサポートしません。また、C1/0, R/W は固定 (“011”) です。
*PDN = “L”時、およびマスタクロックが供給されていない時は、コントロールレジスタへの書き込みはできません。
■ Register Map
Addr
00H
01H
02H
03H
04H
Register Name
Control 1
Control 2
Control 3
Lch ATT
Rch ATT
D7
D6
D5
D4
D3
D2
D1
D0
ACKS
DZFE
0
ATT7
ATT7
0
DZFM
0
ATT6
ATT6
0
SLOW
0
ATT5
ATT5
DIF2
DFS1
0
ATT4
ATT4
DIF1
DFS0
0
ATT3
ATT3
DIF0
DEM1
DZFB
ATT2
ATT2
PW
DEM0
0
ATT1
ATT1
RSTN
SMUTE
0
ATT0
ATT0
Notes:
For addresses from 05H to 1FH, data must not be written.
When PDN pin goes “L”, the registers are initialized to their default values.
When RSTN bit goes “0”, the only internal timing is reset and the registers are not initialized to their default values.
All data can be written to the register even if PW or RSTN bit is “0”.
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[AK4382A]
■ Register Definitions
Addr
00H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Control 1
ACKS
0
0
DIF2
DIF1
DIF0
PW
RSTN
default
1
0
0
0
1
0
1
1
RSTN: Internal timing reset control
0: Reset. All registers are not initialized.
1: Normal Operation
When MCLK frequency or DFS changes, the AK4382A should be reset by PDN pin or RSTN bit.
PW: Power down control
0: Power down. All registers are not initialized.
1: Normal Operation
DIF2-0: Audio data interface formats (see Table 7)
Initial: “010”, Mode 2
ACKS: Master Clock Frequency Auto Setting Mode Enable
0: Disable, Manual Setting Mode
1: Enable, Auto Setting Mode
Master clock frequency is detected automatically at ACKS bit “1”. In this case, the setting of DFS1-0
are ignored. When this bit is “0”, DFS1-0 set the sampling speed mode.
Addr
01H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Control 2
DZFE
DZFM
SLOW
DFS1
DFS0
DEM1
DEM0
SMUTE
default
0
0
0
0
0
0
1
0
SMUTE: Soft Mute Enable
0: Normal operation
1: DAC outputs soft-muted
DEM1-0: De-emphasis Response (see Table 8)
Initial: “01”, OFF
DFS1-0: Sampling speed control
00: Normal Speed Mode
01: Double Speed Mode
10: Quad Speed Mode
When changing between Normal/Double Speed Mode and Quad Speed Mode, some click noise occurs.
SLOW: Slow Roll-off Filter Enable
0: Sharp Roll-off Filter
1: Slow Roll-off Filter
DZFE: Data Zero Detect Enable
0: Disable
1: Enable
Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins of both channels are
always “L”.
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[AK4382A]
DZFM: Data Zero Detect Mode
0: Channel Separated Mode
1: Channel ANDed Mode
If the DZFM bit is set to “1”, the DZF pins of both channels go to “H” only when the input data at both
channels are continuously zeros for 8192 LRCK cycles.
Addr
02H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Control 3
0
0
0
0
0
DZFB
0
0
default
0
0
0
0
0
0
0
0
DZFB: Inverting Enable of DZF
0: DZF goes “H” at Zero Detection
1: DZF goes “L” at Zero Detection
Addr
03H
04H
Register Name
Lch ATT
Rch ATT
default
D7
ATT7
ATT7
D6
ATT6
ATT6
D5
ATT5
ATT5
D4
ATT4
ATT4
D3
ATT3
ATT3
D2
ATT2
ATT2
D1
ATT1
ATT1
D0
ATT0
ATT0
1
1
1
1
1
1
1
1
ATT = 20 log10 (ATT_DATA / 255) [dB]
00H: Mute
システム設計
システム接続例をFigure 9 に示します。具体的な回路と測定例については評価用ボード (AKD4382) を参照して下さ
い。
Master Clock
1
MCLK
DZFL
16
64fs
2
BICK
DZFR
15
24bit Audio Data
3
SDTI
VDD
14
fs
Reset & Power down
Microcontroller
Digital Ground
0.1u
4
LRCK
VSS
13
5
6
PDN
AOUTL+
12
CSN
AOUTL-
11
7
CCLK
AOUTR+
10
8
CDTI
AOUTR-
9
AK4382A
Analog
Supply 5V
+ 10u
Lch
LPF
Lch
MUTE
Rch
LPF
Rch
MUTE
Lch Out
MUTE
Rch Out
Analog Ground
Figure 9. Typical Connection Diagram
Notes:
- LRCK = fs, BICK=64fs.
- AOUTが容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- プルダウンピン以外の入力はオープンにしないで下さい。
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[AK4382A]
1. グランドと電源のデカップリング
VDD と VSS にはシステムのアナログ電源を供給し、システムのディジタル電源とは分離して下さい。また、VDD のデ
カップリングコンデンサ、特に小容量のセラミックコンデンサはできるだけ近づけて接続します。VDD ピンと VSS ピンの
電圧の差がアナログ出力レンジを設定します。
2. アナログ出力
アナログ出力は完全差動出力になっており、出力レンジは2.5Vを中心に 0.55 x VDD Vpp (typ)。差動出力は外部で
加算されます。 AOUT+ とAOUT-の加算電圧はVAOUT = (AOUT+)-(AOUT-)です。加算ゲインが１の場合、出力レンジ
は5.5Vpp (typ@VDD=5V)です。外部加算回路のバイアス電圧は外部で供給されます。入力コードのフォーマットは
2’s コンプリメント (2 の補数) で7FFFFFH(@24bit) に対しては正のフルスケール、800000H(@24bit) に対しては負のフ
ルスケール、000000H(@24bit) でのVAOUTの理想値は 0V 電圧が出力されます。
内蔵の変調器の帯域外ノイズ（シェーピングノイズ）は内蔵のスイッチとキャパシタフィルタ（SCF）で減衰されます。
AK4382Aは差動出力であるためDCカット用キャパシタなしでAOUT+/-のDCオフセットを除去することが可能です。
Figure 10と11は差動出力をオペアンプで加算する外部 LPF 回路例です。
4.7k
4.7k
AOUTR1
470p
Vop
3300p
4.7k
AOUT+
Vop
Analog
Out
R1
4.7k
470p
1k
BIAS
47u
0.1u
When R1=200
fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz
When R1=180
fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz
1k
Figure 10. External 2nd order LPF Circuit Example (using op-amp with single power supply)
4.7k
4.7k
AOUTR1
470p
+Vop
3300p
AOUT+
4.7k
Analog
Out
R1
4.7k
470p
-Vop
When R1=200
fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz
When R1=180
fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz
Figure 11. External 2nd order LPF Circuit Example (using op-amp with dual power supplies)
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[AK4382A]
パッケージ
16pin TSSOP (Unit: mm)
*5.00.1
9
A
8
1
0.13 M
6.40.2
*4.40.1
16
1.050.05
0.220.1
0.65
0.170.05
Detail A
0.50.2
0.10.1
Seating Plane
0.10
NOTE: Dimension "*" does not include mold flash.
0-10
■ 材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂
銅
半田(無鉛)メッキ
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[AK4382A]
マーキング
AKM
4382AT
XXYYY
1)
2)
3)
4)
Pin #1 indication
Date Code : XXYYY (5 digits)
XX:
Lot#
YYY: Date Code
Marketing Code : 4382AT
Asahi Kasei Logo
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[AK4382A]
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機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、
生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産
等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品
に必要な安全設計を行うことをお願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある
いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま
たは非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法
令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法
令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ
さい。
5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく
ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用
される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客
様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね
ます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ
た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
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禁じます。
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