日 本語参考資料 最新版英語データシートはこちら 14ビット、1 GSPS JESD204B デュアルD/Aコンバータ AD9680 データシート 機能ブロック図 特長 アプリケーション FD_A FD_B 14 VIN+B VIN–B DDC DDC ADC CORE BUFFER 4 SERDOUT0± SERDOUT1± SERDOUT2± SERDOUT3± CONTROL REGISTERS V_1P0 FAST DETECT CLK+ CLK– ÷2 ÷4 ÷8 AGND SYNCINB± JESD204B SUBCLASS 1 CONTROL SYSREF± SPI CONTROL AD9680 PDWN/ STBY DRGND DGND SDIO SCLK CSB 11752-001 CLOCK GENERATION 図 1. 製品のハイライト 1. 2. 3. 通信 ダイバーシティ・マルチバンド、マルチモード・デジタル・レ シーバ 3G/4G、TD-SCDMA、W- CDMA、GSM、LTE 汎用ソフトウェア無線 超広帯域衛星レシーバ 計装機器 レーダー シグナル・インテリジェンス (SIGINT) DOCSIS 3.0 CMTS アップストリーム受信パス HFC デジタル逆方向パス・レシーバ ADC CORE 14 JESD204B HIGH SPEED SERIALIZER + Tx OUTPUTS BUFFER VIN+A VIN–A FAST DETECT JESD204B (サブクラス 1) 符号化のシリアル・デジタル出力 1 GSPS (デフォルト設定)でチャンネルあたり 1.65 W の消費電 力 SFDR = 340 MHz で 85 dBFS、1 GHz で 80 dBFS SNR = 340 MHz で 65.3 dBFS (A IN = −1.0 dBFS)、 1 GHz で 61.4 dBFS ENOB = 10 MHz で 10.8 ビット DNL = ±0.5 LSB INL = ±2.5 LSB ノイズ密度 = 1 GSPS で−154 dBFS/Hz 動作電源電圧: 1.25 V、2.5 V、3.3 V dc ノーミス・コード ADC リファレンス電圧を内蔵 フレキシブルな入力範囲と終端インピーダンス 1.46 V p-p～1.94 V p-p (公称 1.70 V p-p ) 400 Ω、200 Ω、100 Ω、50 Ω 差動 有効アナログ入力フル・パワー帯域幅: 2 GHz チャンネル・アイソレーション／クロストーク: 95 dB AGC の実現に便利な振幅検出ビットを装備 チャンネルあたり 2 個の広帯域デジタル・プロセッサを内蔵 12 ビット NCO、最大 4 個のカスケード接続ハーフバンド・ フィルタ 差動クロック入力 −1、2、4、または 8 分周 フレキシブルな JESD204B レーン構成 小信号デザー AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD SPIVDD (1.25V) (2.5V) (3.3V) (1.25V) (1.25V) (1.25V) (1.8V TO 3.3V) 4. 5. 6. 広いフル・パワー帯域幅で最大 2 GHz 信号の IF サンプリン グをサポート フィルタのデザインと構成を容易にするプログラマブルな 入力終端を持つバッファ付き入力 4 個の内蔵広帯域デシメーション・フィルタと数値制御発 振器 (NCO) ブロックにより、マルチバンド・レシーバをサ ポート 柔軟なシリアル・ポート・インターフェース (SPI)により、 特定のシステム条件に合わせて種々の製品機能を制御 プログラマブルな高速範囲外検出 9 mm × 9 mm の 64 ピン LFCSP を採用 ア ナ ログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生 じ る第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的 ま たは暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者 の 財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2014 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9680 データシート 目次 特長..................................................................................................1 DDC NCO およびミキサーの損失と SFDR ..............................31 アプリケーション ...........................................................................1 数値制御オシレータ..................................................................31 機能ブロック図 ...............................................................................1 FIR フィルタ .................................................................................33 製品のハイライト ...........................................................................1 概要 ............................................................................................33 改訂履歴 ..........................................................................................2 ハーフバンド・フィルタ ..........................................................34 概要..................................................................................................3 DDC ゲイン・ステージ.............................................................36 仕様..................................................................................................4 DDC 複素数／実数変換.............................................................36 DC 仕様 ........................................................................................4 DDC の設定例............................................................................37 AC 仕様 ........................................................................................5 デジタル出力.................................................................................40 デジタル仕様 ...............................................................................6 JE SD204B インターフェースの概要.........................................40 スイッチング仕様 .......................................................................7 JE SD204B の概要.......................................................................40 タイミング仕様 ...........................................................................8 機能概要.....................................................................................41 絶対最大定格.................................................................................10 JE SD204B リンクの確立 ...........................................................41 熱特性 ........................................................................................10 物理レイヤー (ドライバ)出力 ...................................................44 ESD の注意 ................................................................................10 JE SD204B T X コンバータのマッピング ..................................45 ピン配置およびピン機能説明 ......................................................11 JE SD204B リンクの設定 ...........................................................47 代表的な性能特性 .........................................................................13 シリアル・ポート・インターフェース .......................................50 等価回路 ........................................................................................16 SPI を使う設定...........................................................................50 動作原理 ........................................................................................18 ハードウェア・インターフェース ...........................................50 ADC のアーキテクチャ.............................................................18 SPI からアクセス可能な機能 ....................................................50 アナログ入力に対する考慮 ......................................................18 メモリ・マップ .............................................................................51 リファレンス電圧 .....................................................................20 メモリ・マップ・レジスタ・テーブルの読出し ....................51 クロック入力の考慮事項 ..........................................................21 メモリ・マップ・レジスタ・テーブル ...................................52 ADC 範囲外と高速検出 ................................................................23 アプリケーション情報..................................................................63 ADC 範囲外 ...............................................................................23 電源の推奨事項 .........................................................................63 高速スレッショールド検出 (FD_A および FD_B) ...................23 エクスポーズド・パッド・サーマル・ヒート・スラグの推奨 事項 ............................................................................................63 デジタル・ダウン・コンバータ (DDC) .......................................24 DDC I/Q 入力選択......................................................................24 AVDD1_SR (ピン 57) と AGND (ピン 56 およびピン 60)............63 DDC I/Q 出力の選択 ..................................................................24 外形寸法 ........................................................................................64 DDC の概要................................................................................24 オーダー・ガイド .....................................................................64 周波数変換 ....................................................................................30 概要 ............................................................................................30 改訂履歴 5/14—Re vision 0: Initial Ve rsion Rev. 0 － 2/64 － AD9680 データシート 概要 AD9680 は 14 ビット 1 GSPS のデュアル A/D コンバータ (ADC) です。バッファとサンプル・アンド・ホールド回路を内蔵し、 低消費電力、小型、使い易いデザインになっています。このデ バイスは、最大 2 GHz の広帯域アナログ信号をサンプリングす るようにデザインされています。AD9680 は、広い入力帯域幅、 高サンプリング・レート、優れた直線性、小型パッケージで低 消費電力となるよう最適化されています。 プログラマブルなスレッショ ールドを持つ検出器を使うと、 ADC の高速検出出力ビットを使って着信信号電力をモニタする ことができます。入力信号レベルがプログラマブルなスレッシ ョールドを超えると、高速検出インジケータがハイ・レベルに なります。このスレッショールド・インジケータのレイテンシ は小さいため、迅速にシステム・ゲインを下げて ADC 入力での 範囲外状態を回避することができます。 2 個の ADC コアはマルチステージの差動パイプライン・アーキ テクチャを採用し、出力誤差補正ロジックを内蔵しています。 各 ADC は、ユーザー選択可能な多様な入力範囲をサポートする 広帯域入力を持っています。リファレンス電圧を内蔵している ためデザインが容易です。 DDC の構成と受信ロジック・デバイスの許容レーン・レートに 応じて、サブクラス 1 JESD204B に基づく高速シリアル出力を 1 レーン、2 レーン、または 4 レーンの多様なレーン構成にする ことができます。複数デバイス間の同期は、SYSRE F±入力ピン と SYNCINB± 入力ピンを使ってサポートします。 アナログ入力とクロック信号は差動入力です。各 ADC データ 出力は、内部で 2 個のデジタル・ダウン・コンバータ (DDC)に 接続されています。各 DDC は、12 ビット周波数変換器 (NCO) と 4 個のハーフバンド・デシメーション・フィルタからなる 4 段カスケード接続信号処理ステージから構成されています。 AD9680 は、必要に応じて大幅な省電力を可能にする柔軟なパ ワーダウン・オプションを持っています。これらの機能はすべ て、1.8 V～3.3 V対応の 3 線式 SPI を使って設定することができ ます。 AD9680 は、DDC ブロックの他に、通信器レシーバで自動ゲイ ン制御 (AGC) 機能を簡素化する複数の機能を内蔵しています。 Rev. 0 AD9680 は鉛フリーの 64 ピン LFCSP パッケージを採用し、仕様 は −40°C～+85°C の工業用温度範囲で規定されています。この デバイスは、米国特許により保護されています。 － 3/64 － AD9680 データシート 仕様 DC 仕様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPI VDD = 1.8 V、規定最大サンプリング・レート (1000 MSPS)、1.7 V p-p フルスケール差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS、デフォルト SPI 設定、T A = 25°C。 表 1. Parameter RESOLUT ION ACCURACY No Missing Codes Offset Error Offset Matching Gain Error Gain Matching Differential Nonlinearity (DNL) Integral Non-Linearity (INL) T EMPERATURE DRIFT Offset Error Gain Error INT ERNAL VOLTAGE REFERENCE Voltage INPUT-REFERRED NOISE VREF = 1.0 V ANALOG INPUTS Differential Input Voltage Range (Programmable) Common-Mode Voltage (VCM) Differential Input Capacitance1 Analog Input Full Power Bandwidth POWER SUPPLY AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD SPIVDD I AVDD1 I AVDD2 I AVDD3 I AVDD1_SR I DVDD 2 I DRVDD1 I SPIVDD POWER CONSUMPTION T otal Power Dissipation (Including Output Drivers)2, 3 Power-Down Dissipation Standby 4 Te mpe rature Full Full Full Full Full Full Full Full −0.31 −5 −0.7 −5.7 Typ Max Unit Bits Guaranteed 0 0 0 1 ±0.5 ±2.5 +0.31 +0.23 +5 +4.5 +0.8 +6.9 % FSR % FSR % FSR % FSR LSB LSB 25°C −14 ppm/°C 25°C ±13.8 ppm/°C Full 1.0 V 25°C 2.63 LSB rms Full 25°C 25°C 25°C 1.46 1.70 2.05 1.5 2 1.94 V p-p V pF GHz Full Full Full Full Full Full Full Full Full Full Full Full Full Full 1.22 2.44 3.2 1.22 1.22 1.22 1.7 1.25 2.50 3.3 1.25 1.25 1.25 1.8 685 595 125 16 208 200 5 1.28 2.56 3.4 1.28 1.28 1.28 3.4 720 680 142 18 236 225 6 V V V V V V V mA mA mA mA mA mA mA Full Full Full 1 す べ て の レ ーン が動作 。 DRVDD の 消費費 力は、 レー ン・レ ートと 使用す るレー ン数に より変 わりま す。 2 デ フ ォ ル ト ・モ ード。 DDC 不使用 。 L = 4、 M = 2、 F = 1。 3 デ フ ォ ル ト ・モ ード。 DDC 不使用 。 4 SP I 経 由 で 制 御可 能。 Rev. 0 Min 14 － 4/64 － 3.3 835 1.4 W mW W AD9680 データシート AC 仕 様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPI VDD = 1.8 V、規定最大サンプリング・レート、1.7 V p-p フルスケール差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS、 デフ ォルト SPI 設定、T A = 25°C。 表 2. Parameter1 ANALOG INPUT FULL SCALE NOISE DENSIT Y 2 SIGNAL-T O-NOISE RAT IO (SNR) 3 f IN = 10 MHz f IN = 170 MHz f IN = 340 MHz f IN = 450 MHz f IN = 765 MHz f IN = 985 MHz f IN = 1950 MHz SNR AND DIST ORTION RATIO (SINAD)3 f IN = 10 MHz f IN = 170 MHz f IN = 340 MHz f IN = 450 MHz f IN = 765 MHz f IN = 985 MHz f IN = 1950 MHz EFFECTIVE NUMBER OF BITS (ENOB) f IN = 10 MHz f IN = 170 MHz f IN = 340 MHz f IN = 450 MHz f IN = 765 MHz f IN = 985 MHz f IN = 1950 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) 3 f IN = 10 MHz f IN = 170 MHz f IN = 340 MHz f IN = 450 MHz f IN = 765 MHz f IN = 985 MHz f IN = 1950 MHz WORST HARMONIC, SECOND OR THIRD3 f IN = 10 MHz f IN = 170 MHz f IN = 340 MHz f IN = 450 MHz f IN = 765 MHz f IN = 985 MHz f IN = 1950 MHz WORST OTHER, EXCLUDING SECOND OR THIRD HARMONIC3 f IN = 10 MHz f IN = 170 MHz f IN = 340 MHz f IN = 450 MHz f IN = 765 MHz f IN = 985 MHz f IN = 1950 MHz Te mpe rature Full Full 25°C Full 25°C 25°C 25°C 25°C 25°C 25°C Full 25°C 25°C 25°C 25°C 25°C 25°C Full 25°C 25°C 25°C 25°C 25°C 25°C Full 25°C 25°C 25°C 25°C 25°C T WO-TONE INTERMODULATION DISTORTION (IMD), AIN1 AND AIN2 = −7 dBFS f IN1 = 185 MHz, f IN2 = 188 MHz f IN1 = 338 MHz, f IN2 = 341 MHz Rev. 0 － 5/64 － Min 65.1 65.0 10.5 75 Typ 1.7 −154 Max Unit V p-p dBFS/Hz 67.2 66.6 65.3 64.0 62.4 61.4 57.0 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 67.1 66.4 65.2 63.8 62.1 61.1 56.0 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 10.8 10.7 10.5 10.3 10.0 9.8 9.0 Bits Bits Bits Bits Bits Bits Bits 88 85 85 82 80 80 68 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 25°C Full 25°C 25°C 25°C 25°C 25°C −95 −94 −88 −86 −80 −80 −80 25°C Full 25°C 25°C 25°C 25°C 25°C −95 −94 −88 −86 −81 −82 −75 25°C 25°C −87 −88 −75 −81 dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS AD9680 データシート Parameter1 CROSST ALK 4 FULL POWER BANDWIDTH 5 1 Te mpe rature 25°C 25°C Min Typ 95 2 Max Unit dB GHz 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノートAN-835「高速A/Dコンバータ（ADC）のテストと評価について 」を参照してください。 2 ノ イ ズ 密 度 は 、 低 い ア ナ ロ グ 入 力 周 波 数 (30 MHz)で測定した値です。 3 フ ル ス ケ ー ル 電圧 と バッファ 電流の 推奨設 定値に ついて は表 9 を 参照し てくだ さい。 4 ク ロ ス ト ー クは 、片方 のアナ ログ・ チャン ネルに -1.0 dBFS を入 力し、 隣接チ ャンネ ルは入 力なし で、170 MHz で 測 定 。 5 図 36 の 回 路 で 測 定 。 デジタル仕様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPI VDD = 1.8 V、規定最大サンプリング・レート、1.7 V p-p フルスケール差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS、 デフ ォルト SPI 設定、T A = 25°C。 表 3. Parameter Te mpe rature Min Typ Max Unit 1800 mV p-p CLOCK INPUTS (CLK+, CLK−) Logic Compliance Full LVDS/LVPECL Differential Input Voltage Full Input Common-Mode Voltage Full 600 1200 0.85 V Input Resistance (Differential) Full 35 kΩ Input Capacitance Full 2.5 pF SYSREF INPUTS (SYSREF+, SYSREF−) Logic Compliance Full LVDS/LVPECL Differential Input Voltage Full 400 1200 1800 mV p-p Input Common-Mode Voltage Full 0.6 0.85 2.0 V Input Resistance (Differential) Full Input Capacitance (Differential) Full kΩ 35 2.5 pF LOGIC INPUT S (SDI, SCLK, CSB, PDWN/STBY) Logic Compliance Full Logic 1 Voltage Full Logic 0 Voltage Full Input Resistance Full CMOS 0 0.8 × SPIVDD V 0.2 × SPIVDD V 30 kΩ LOGIC OUT PUT (SDIO) Logic Compliance Full CMOS Logic 1 Voltage (I OH = 800 µA) Full 0.8 × SPIVDD V Logic 0 Voltage (I OL = 50 µA) Full 0.2 × SPIVDD V SYNCIN INPUT (SYNCINB+/SYNCINB−) Logic Compliance Full Differential Input Voltage Full 400 LVDS/LVPECL/CMOS 1200 1800 mV p-p Input Common-Mode Voltage Full 0.6 0.85 2.0 V Input Resistance (Differential) Full Input Capacitance Full 2.5 pF kΩ 35 LOGIC OUT PUTS (FD_A, FD_B) Logic Compliance Full Logic 1 Voltage Full 0.8 SPIVDD V Logic 0 Voltage Full 0 0 V Input Resistance Full 30 kΩ Rev. 0 － 6/64 － CMOS AD9680 データシート Parameter Te mpe rature Min Typ Max Unit DIGIT AL OUTPUTS (SERDOUTx±, x = 0 T O 3) Logic Compliance Full CML Differential Output Voltage Full 360 770 mV p-p 25°C 0 1.8 V +100 Output Common-Mode Voltage (VCM) AC Coupled 1 Short-Circuit Current (IDshort) 25°C −100 Differential Return Loss (RLDIFF) 1 25°C 8 dB Common-Mode Return Loss (RLCM) 1 25°C 6 dB Differential Termination Impedance Full 80 100 mA Ω 120 差 動 お よ び 同相 モード ・リタ ーン損 失は、 100 MHz～ 0.75 MHz × ボ ー ・レ ートで 測定。 スイッチング仕様 特に指定がない限り、AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPI VDD = 1.8 V、規定最大サンプリング・レート、1.7 V p-p フルスケール差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS、 デフ ォルト SPI 設定、T A = 25°C。 表 4. Parameter CLOCK Clock Rate (at CLK+/CLK− Pins) Maximum Sample Rate1 Minimum Sample Rate2 Clock Pulse Width High Clock Pulse Width Low OUT PUT PARAMETERS Unit Interval (UI)3 Rise T ime (tR ) (20% to 80% into 100 Ω Load) Fall T ime (t F) (20% to 80% into 100 Ω Load) PLL Lock Time Data Rate per Channel (NRZ)4 LAT ENCY5 Pipeline Latency Fast Detect Latency Wake-Up T ime6 Standby Power-Down APERT URE Aperture Delay (tA) Aperture Uncertainty (Jitter, t j) Out-of-range Recovery Time Te mpe rature Min Full Full Full Full Full 0.3 1000 300 500 500 Full 25°C 25°C 25°C 25°C 80 24 24 100 32 32 2 10 Full Full 55 25°C 25°C 1 Full Full Full 530 55 1 1 最 大 サ ン プ ル・ レート は分周 後のク ロック ・レー トです 。 2 最 小 サ ン プル・レートは、L = 2 ま たは L = 1 の 300 MSPS で 動作。 3 ボ ー ・ レ ー ト = 1/UI。 この レンジ の一部 分をサ ポート するこ とが できま す。 4 デ フ ォ ル ト L = 4。 この 値はサ ンプル ・レー トとデ シメー ション 比に基 いて変 更する ことが できま す。 5 DDC 不 使 用 。 L = 4、 M = 2、 F = 1。 6 ウ ェ イ ク ア ップ 時間は 、パワ ーダウ ン・モ ードか ら通常 動作へ 戻るた めに要 する時 間と して定 義され ます。 Rev. 0 3.125 Typ － 7/64 － Max Unit 4 GHz MSPS MSPS ps ps 12.5 ps ps ps ms Gbps 28 Clock cycles Clock cycles 4 Μs Ms Ps fs rms Clock Cycles AD9680 データシート タイミング仕様 表 5. Parameter CLK+ to SYSREF+ TIMING REQUIREMENTS t SU_SR t H_SR Te st Conditions/Comments See Figure 3 Min SPI T IMING REQUIREMENTS t DS t DH t CLK tS tH t HIGH t LOW t EN_SDIO See Figure 4 Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK Minimum period that SCLK must be in a logic high state Minimum period that SCLK must be in a logic low state T ime required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge (not shown in Figure 4) T ime required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 4) Device clock to SYSREF+ setup time Device clock to SYSREF+ hold time t DIS_SDIO Typ Max 117 −96 Unit ps ps 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns タイミング図 APERTURE DELAY ANALOG INPUT SIGNAL SAMPLE N N – 54 N+1 N – 55 N – 53 N – 52 N–1 N – 51 CLK– CLK+ CLK– CLK+ SERDOUT0– A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 MSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 LSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER1 MSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER1 LSB SERDOUT0+ SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SERDOUT3– SAMPLE N – 55 ENCODED INTO 1 8-BIT/10-BIT SYMBOL SAMPLE N – 54 ENCODED INTO 1 8-BIT/10-BIT SYMBOL SAMPLE N – 53 ENCODED INTO 1 8-BIT/10-BIT SYMBOL 図 2.データ出力タイミング (フル帯域幅モード; L = 4; M = 2; F = 1) Rev. 0 － 8/64 － 11752-002 SERDOUT3+ AD9680 データシート CLK– CLK+ tSU_SR tH_SR 11752-003 SYSREF– SYSREF+ 図 3.SYSREF±のセットアップとホールド・タイミング tHIGH tDS tS tCLK tDH tACCESS tH tLOW CSB SDIO DON’T CARE R/W A14 A13 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 4.シリアル・ポート・インターフェースのタイミング図 Rev. 0 － 9/64 － D2 D1 D0 DON’T CARE 11752-004 DON’T CARE SCLK DON’T CARE AD9680 データシート 絶対最大定格 表 6. Parameter Electrical AVDD1 to AGND AVDD1_SR to AGND AVDD2 to AGND AVDD3 to AGND DVDD to DGND DRVDD to DRGND SPIVDD to AGND AGND to DRGND VIN±x to AGND SCLK, SDIO, CSB to AGND PDWN/ST BY to AGND Environmental Operating T emperature Range Maximum Junction Temperature Storage T emperature Range (Ambient) 熱特性 Rating 1.34 V 1.34 V 2.75 V 3.63 V 1.34 V 1.34 V 3.63 V −0.3 V to +0.3 V 3.2 V −0.3 V to SPIVDD + 0.3 V −0.3 V to SPIVDD + 0.3 V −40°C to +85°C 125°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上での製品動作を定めたものではあり ません。製品を長時間絶対最大定格状態に置くと製品の信頼性 に影響を与えます。 θJA、θJB 、θJC の typ 値は、様々な空気流 (m/sec)でプリント回路 ボード (PCB) 層数に対して規定されます。空気流があると放熱 効果が良くなるため、実質的に θJA と θJB が小さくなります。最 大ジャンクション温度が表 7 に示す規定値を超えないようにする ため、適切な熱管理技術の使用が推奨されます。 表 7. Airflow Ve locity (m/sec) θJA ΨJB θJC_TOP θJC_BOT Unit JEDEC 2s2p Board 0.0 1.0 2.5 17.8 1, 2 15.6 1, 2 15.0 1, 2 6.3 1, 3 5.9 1, 3 5.7 1, 3 4.7 1, 5 N/A4 N/A4 1.2 1, 5 °C/W °C/W °C/W 10-Layer PCB 81 Vias Under Exposed Pad 0.0 13.8 4.6 4.7 1.2 1.0 2.5 12.7 12.0 4.6 4.6 N/A4 N/A4 PCB Type °C/W °C/W °C/W 1 JEDEC 51-7 と JEDEC 51-5 2s2p のテ スト・ ボード に準拠 。 2 JEDEC JESD51-2 (自 然 空 冷 )また は JEDEC JESD51-6 (強 制空 冷)に準 拠。 3 JEDEC JESD51-8 (自 然 空 冷 )に準 拠。 4 N/A = 該 当 し ま せ ん。 5 MIL-STD 883、 Method 1012.1 に準拠 。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 Rev. 0 － 10/64 － AD9680 データシート 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD1 AVDD2 AVDD2 AVDD1 AGND SYSREF– SYSREF+ AVDD1_SR AGND AVDD1 CLK– CLK+ AVDD1 AVDD2 AVDD2 AVDD1 ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 AD9680 TOP VIEW (Not to Scale) AVDD1 AVDD1 AVDD2 AVDD3 VIN–B VIN+B AVDD3 AVDD2 AVDD2 AVDD2 SPIVDD CSB SCLK SDIO DVDD DGND NOTES 1. EXPOSED PAD. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE GROUND REFENCE FOR AVDDx. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 11752-005 FD_A DRGND DRVDD SYNCINB– SYNCINB+ SERDOUT0– SERDOUT0+ SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SERDOUT3– SERDOUT3+ DRVDD DRGND FD_B 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 AVDD1 AVDD1 AVDD2 AVDD3 VIN–A VIN+A AVDD3 AVDD2 AVDD2 AVDD2 AVDD2 V_1P0 SPIVDD PDWN/STBY DVDD DGND 図 5.ピン配置 (上面図) 表 8.ピン機能の説明 ピン番号 記号 タイプ 説明 0 EPAD グラウンド エクスポーズド・パッド。パッケージ底面のエクスポーズド・サ ーマル・パッドは、AVDDx のグラウンド基準になります。この エクスポーズド・パッドはグラウンドへ接続する必要がありま す。 1、2、47、48、49、52、 55、61、64 3、8、9、10、11、39、 40、41、46、50、51、 62、63 AVDD1 電源 アナログ電源(公称 1.25 V)。 AVDD2 電源 アナログ電源(公称 2.5 V)。 4、7、42、45 AVDD3 電源 アナログ電源(公称 3.3 V)。 13、38 SPIVDD 電源 SPI 用のデジタル電源 (1.8 V～3.3 V)。 15、34 DVDD 電源 デジタル電源(公称 1.25 V)。 16、33 DGND グラウンド DVDD のグラウンド基準。 18、31 DRGND グラウンド DRVDD のグラウンド基準。 19、30 DRVDD 電源 デジタル・ドライバ電源 (1.25 V 公称)。 56、60 57 AGND 1 グラウンド SYSREF±のグラウンド基準。 電源 SYSREF±のアナログ電源 (公称 1.25 V)。 入力 ADC A アナログ入力反転／非反転。 1.0 V リファレンス電圧入力、接続しないでください。このピン は、SPI を使って非接続または入力に設定することができます。 内蔵リファレンス電圧を使用する場合は、このピンを接続しない でください。外付けリファレンス電圧ソースを使う場合は、1.0 V のリファレンス電圧入力が必要です。 電源 AVDD1_SR 1 アナログ 5、6 12 VIN−A、VIN+A V_1P0 入力／DNC 44、43 VIN−B、VIN+B 入力 ADC B アナログ入力反転／非反転。 53、54 CLK+、CLK− 入力 クロック入力非反転／反転。 Rev. 0 － 11/64 － AD9680 データシート ピン番号 記号 タイプ 説明 FD_A、FD_B 出力 チャンネル A とチャンネル B の高速検出出力。 20、21 SYNCINB−、SYNCINB+ 入力 58、59 SYSREF+、SYSREF− 入力 アクティブ・ローの JESD204B LVDS 同期入力非反転／反転。 アクティブ・ローの JESD204B LVDS システム・リファレンス電 圧入力非反転／反転。 SERDOUT 0−、 SERDOUT 0+ SERDOUT 1−、 SERDOUT 1+ SERDOUT 2−、 SERDOUT 2+ SERDOUT 3−、 SERDOUT 3+ 出力 レーン 0 出力データ反転／非反転。 出力 レーン 1 出力データ反転／非反転。 出力 レーン 2 出力データ反転／非反転。 出力 レーン 3 出力データ反転／非反転。 PDWN/ST BY 入力 パワーダウン入力 (アクティブ・ハイ)。このピンの動作は SPI モ ードに依存し、パワーダウンまたはスタンバイに設定することが できます。 35 SDIO 入力／出力 SPI シリアル・データ入力／出力。 36 SCLK 入力 SPI シリアル・クロック。 37 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 CMOS出力 17、32 デジタル入力 データ出力 22、23 24、25 26、27 28、29 被テスト・デバイス (DUT) の制御 14 1 正 し い ADC 動 作 を保 証する ために 、AVDD1_SR と AGND の接 続は AVDD1 と EPAD の 接続と 別にし てくだ さい。 詳細 につい ては、 アプリ ケーシ ョン情 報のセ クシ ョ ン を 参 照 してく ださい 。 Rev. 0 － 12/64 － AD9680 データシート 代表的な性能特性 特に指定がない限り、AVDD1 = 1.25 V、AVDD1_SR = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、DVDD = 1.25 V、DRVDD = 1.25 V、 SPI VDD = 1.8 V、1.7 V p-p フルスケール差動入力、AIN = −1.0 dBFS、デフォルト SPI 設定、クロック分周器 = 2、T A = 25°C、128k FFT サ ンプル。 AIN = –1dBFS SNR = 67.2dBFS ENOB = 10.8 BITS SFDR = 88dBFS BUFFER CURRENT = 1.5× –10 –30 AMPLITUDE (dBFS) –50 –70 –90 –110 –50 –70 –90 –110 0 100 200 300 400 –130 11752-100 –130 500 FREQUENCY (MHz) 0 100 200 300 400 500 FREQUENCY (MHz) 図 6.シングル・トーン FFT、f IN = 10.3 MHz 図 9.シングル・トーン FFT、f IN = 450.3 MHz 90 AIN = –1dBFS SNR = 66.6dBFS ENOB = 10.7 BITS SFDR = 85dBFS BUFFER CURRENT = 3.0× –10 85 SFDR (dBFS) SNR/SFDR (dBFS) AMPLITUDE (dBFS) –30 –50 –70 80 75 70 –90 SNR (dBFS) 65 0 100 200 300 400 500 FREQUENCY (MHz) 60 700 11752-101 –130 900 950 1000 1050 1100 95 1.5× 90 2.0× 3.0× –50 SFDR (dBFS) AMPLITUDE (dBFS) 850 図 10.f S 対 SNR/SFDR f IN = 170.3 MHz ; バッファ設定 = 3.0× AIN = –1dBFS SNR = 65.3dBFS ENOB = 10.5 BITS SFDR = 85dBFS BUFFER CURRENT = 3.0× –30 800 SAMPLE RATE (MHz) 図 7.シングル・トーン FFT、f IN = 170.3 MHz –10 750 11752-201 –110 –70 85 80 –90 75 0 100 200 300 400 FREQUENCY (MHz) 500 70 700 11752-102 –130 800 850 900 950 SAMPLE RATE (MHz) 1000 1050 1100 図 11.f S 対 SFDR f IN = 10.3 MHz、バッファ設定 = 1.5×、2.0×または 3.0× 図 8.シングル・トーン FFT、f IN = 340.3 MHz Rev. 0 750 11752-202 –110 － 13/64 － 11752-103 AMPLITUDE (dBFS) –30 AIN = –1dBFS SNR = 64.0dBFS ENOB = 10.3 BITS SFDR = 75dBFS BUFFER CURRENT = 3.0× –10 AD9680 データシート 90 20 SFDR 80 0 SNRFS 60 50 40 30 20 10 –20 –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –120 63.3 100.3 170.3 225.3 302.3 341.3 403.3 453.3 502.3 ANALOG INPUT FREQUENCY (MHz) INPUT AMPLITUDE (dBFS) 図 12.f IN 対 SNR/SFDR f IN < 500 MHz ; バッファ設定 = 3.0× 図 15.入力振幅 (A IN)対 2 トーン SFDR/IMD3 f IN1 = 184 MHz、f IN2 = 187 MHz 0 20 AIN1 AND AIN2 = –7dBFS SFDR = 87dBFS IMD2 = 93dBFS IMD3 = 87dBFS BUFFER CURRENT = 3.0× 0 SNR/SFDR (dBc AND dBFS) –20 IMD3 (dBFS) –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 11752-203 0 10.3 AMPLITUDE (dBFS) SFDR (dBc) 11752-207 SFDR/IMD3 (dBc AND dBFS) SNR/SFDR (dBFS) 70 –40 –60 –80 –20 SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –100 –120 100 200 300 400 500 FREQUENCY (MHz) –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) 図 13.2 トーン FFT f IN1 = 184 MHz、f IN2 = 187 MHz 図 16.入力振幅 (A IN)対 2 トーン IMD3/SFDR f IN1 = 338 MHz、f IN2 = 341 MHz 0 110 AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 93dBFS IMD3 = 88dBFS BUFFER CURRENT = 4.5× –20 IMD3 (dBFS) 11752-208 0 11752-205 –120 100 SFDR (dBFS) 90 –40 70 SNR/SFDR (dB) AMPLITUDE (dBFS) 80 –60 –80 SNR (dBFS) 60 50 SFDR (dBc) 40 30 SNR (dBc) 20 10 –100 0 0 100 200 300 400 FREQUENCY (MHz) 500 –20 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 INPUT AMPLITUDE (dBFS) 図 17.アナログ入力レベル対 SNR/SFDR f IN = 170.3 MHz 図 14.2 トーン FFT f IN1 = 338 MHz、f IN2 = 341 MHz Rev. 0 － 14/64 － 0 11752-209 –120 11752-206 –10 AD9680 データシート 90 25000 2.63 LSB rms 80 SFDR 20000 SNR 60 NUMBER OF HITS SNR/SFDR (dBFS) 70 50 40 30 15000 10000 20 5000 10 0 20 30 40 50 60 70 80 90 TEMPERATURE (°C) 0 11752-210 0 –50 –40 –30 –20 –10 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 CODE 図 18.SNR/SFDR の温度特性 f IN = 170.3 MHz 11752-213 10 図 21.入力換算ノイズ・ヒストグラム 3.40 3 3.35 POWER DISSIPATION (W) 2 INL (LSB) 1 0 –1 3.30 3.25 3.20 0 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 11752-211 3.15 –50 –40 –30 –20 –10 –3 0 10 20 30 40 50 60 70 80 90 TEMPERATURE (°C) 図 19.INL、f IN = 10.3 MHz 11752-214 –2 図 22.消費電力の温度特性 3.40 0.6 3.35 0.4 POWER DISSIPATION (W) 3.30 DNL (LSB) 0.2 0 –0.2 3.25 3.20 3.15 3.10 3.05 3.00 –0.4 0 2000 4000 6000 8000 10000 12000 OUTPUT CODE 14000 16000 2.90 700 11752-212 –0.6 800 850 900 950 SAMPLE RATE (MHz) 図 23.f S 対消費電力 図 20.DNL、f IN = 15 MHz. Rev. 0 750 － 15/64 － 1000 1050 1100 11752-215 2.95 AD9680 データシート 等価回路 AVDD3 AVDD3 AVDD3 3pF 1.5pF 200Ω EMPHASIS/SWING CONTROL (SPI) VCM BUFFER DRVDD 200Ω 67Ω 28Ω 10pF 200Ω 400Ω DATA+ SERDOUTx+ x = 0, 1, 2, 3 AVDD3 AVDD3 DRGND OUTPUT DRIVER VIN–x DRVDD DATA– SERDOUTx– x = 0, 1, 2, 3 11752-011 AIN CONTROL (SPI) 3pF 1.5pF DRGND 11752-014 67Ω 200Ω 28Ω VIN+x 図 27.デジタル出力 図 24.アナログ入力 DVDD SYNCINB+ 25Ω CLK+ 1kΩ DGND LEVEL TRANSLATOR AVDD1 DVDD 25Ω 20kΩ 20kΩ VCM = 0.85V SYNCINB– 11752-012 CLK– 20kΩ VCM = 0.85V 20kΩ VCM 1kΩ 11752-015 AVDD1 SYNCINB± PIN CONTROL (SPI) DGND 図 28.SYNCINB± 入力 図 25.クロック入力 SPIVDD AVDD1_SR SYSREF+ 1kΩ ESD PROTECTED 20kΩ LEVEL TRANSLATOR ESD PROTECTED 20kΩ 1kΩ 11752-013 SYSREF– 30kΩ VCM = 0.85V 11752-016 AVDD1_SR SCLK SPIVDD 1kΩ 図 29.SCLK 入力 図 26.SYSREF± 入力 Rev. 0 － 16/64 － AD9680 データシート SPIVDD ESD PROTECTED 30kΩ 1kΩ CSB ESD PROTECTED 11752-017 ESD PROTECTED 図 30.CSB 入力 AVDD2 SDO ESD PROTECTED SPIVDD 1kΩ SDIO PDWN CONTROL (SPI) 図 33.PDWN/STBY 入力 SPIVDD ESD PROTECTED 30kΩ 1kΩ PDWN/ STBY 11752-020 ESD PROTECTED SPIVDD SDI V_1P0 30kΩ ESD PROTECTED V_1P0 PIN CONTROL (SPI) 図 31.SDIO 入力 図 34.V_1P0 入力／出力 SPIVDD ESD PROTECTED FD_A/FD_B FD JESD LMFC JESD SYNC~ TEMPERATURE DIODE (FD_A ONLY) FD_x PIN CONTROL (SPI) 11752-019 ESD PROTECTED 図 32.FD_A/FD_B 出力 Rev. 0 － 17/64 － 11752-021 11752-018 ESD PROTECTED AD9680 データシート 動作原理 AD9680 に は 、 2 つ の ア ナ ロ グ 入 力 チ ャ ン ネ ル と 2 つ の JE SD204B 出力レーン対があります。この ADC は、最大 2 GHz の広帯域アナログ信号をサンプルするようにデザインされてい ます。AD9680 は、広い入力帯域幅、高サンプリング・レート、 優れた直線性、小型パッケージで低消費電力となるよう最適化 されています。 2 個の ADC コアはマルチステージの差動パイプライン・アーキ テクチャを採用し、出力誤差補正ロジックを内蔵しています。 各 ADC は、ユーザー選択可能な多様な入力範囲をサポートする 広帯域入力を持っています。リファレンス電圧を内蔵している ためデザインが容易です。 AD9680 は、通信レシーバの AGC 機能を簡素化する複数の機能 を内蔵しています。プログラマブルなスレッショールドを持つ 検出器を使うと、ADC の高速検出出力ビットを使って着信信号 電力をモニタすることができます。入力信号レベルがプログラ マブルなスレッショールドを超えると、高速検出インジケータが ハイ・レベルになります。このスレッショールド・インジケー タのレイテンシは小さいため、迅速にシステム・ゲインを下げ て ADC 入力での範囲外状態を回避することができます。 サンプル・レートとデシメーション比に応じて、サブクラス 1 JE SD204B に基づく高速シリアル出力データ・レートを 1 レーン (L = 1)、2 レーン (L = 2)、4 レーン (L = 4) に設定することができ ま す 。 複 数 デ バ イ ス 間 の 同 期 は 、 SYSREF± 入 力 ピ ン と SYNCINB± 入力ピンを使ってサポートします。 ADC の アーキテクチャ AD9680 のアーキテクチャは、入力バッファ付きパイプライン ADC で構成されています。入力バッファは、アナログ入力信号 に対する終端インピーダンスを提供するようにデザインされて います。この終端インピーダンスは、ドライバ／アンプの終端 条件に合わせて SPI 経由で変更することができます。デフォル トの終端値は 400 Ω です。アナログ入力終端の等価回路図を図 24 に示します。入力バッファは、優れた直線性、低ノイズ、低 消費電力となるように最適化されています。 入力バッファはリニアな高入力インピーダンスを提供し(駆動が 容易)、ADC からの影響を小さくします。バッファは、優れた 直線性、低ノイズ、低消費電力となるように最適化されていま す。各ステージからの量子化された出力は、デジタル補正ロジ ックで結合されて最終的に 14 ビットになります。パイプライン 化されたアーキテクチャにより、新しい入力サンプルに対して 最初のステージが動作すると同時に、残りのステージは先行し ているサンプルに対して動作することができます。サンプリン グはクロックの立上がりエッジで行われます。 入力回路がサンプル・モードになったとき、信号ソースはサン プル・コンデンサを充電して、クロック・サイクルの 1/2 以内 に安定する必要があります。各入力に小さい抵抗を直列に接続 すると、駆動源側の出力ステージから発生するピーク過渡電流 を減少させることに役立ちます。さらに、 Q の小さいインダク タまたはフェライト・ビーズを各入力に接続し、これによりア ナログ入力の大きな差動容量を小さくして、ADC の最大帯域幅 を実現することができます。このような低 Q インダクタまたは フェライト・ビーズの使用は、コンバータのフロントエンドを高 い IF 周波数で駆動する際に必要となります。差動コンデンサま たは 2 個のシングルエンド・コンデンサを入力に接続して、受動 整合回路を設けることができます。これにより入力に最終的に ローパス・フィルタが形成されて、不要な広帯域幅ノイズが制 限されます。詳細については、AN-742 アプリケーション・ノー ト、AN-827 アプリケーション・ノート、アナログ・ダイヤログ 「Transformer-Coupled Front-End for Wideband A/D Converters (Volume 39, April 2005)」を参照してください。一般に、正確な値はアプリ ケーションに依存します。 最適なダイナミック性能を得るためには、同相モードのセトリ ング誤差が対称になるように、VIN+x と VIN-x を駆動するソー ス・インピーダンスが一致している必要があります。これらの 誤差は、ADC の同相モード除去比により小さくなります。内蔵 リファレンス・バッファは、ADC コアの振幅を決定する差動リ ファレンスを発生します。 最大 SNR 性能は、ADC を差動構成で最大スパンに設定したと きに得られます。AD9680 の場合、有効振幅は SPI ポートを介し て、1.46 V p-p～1.94 V p-p の差動に設定することができます(デ フォルトは 1.70 V p-p 差動)。 差動入力構成 AD9680 を能動的または受動的に駆動する方法は複数ありますが、 最適性能は、アナログ入力を差動で駆動したときに得られます。 SNR と SFDR が重要なパラメータとなるアプリケーションでは、 差動トランス結合が推奨される入力構成です(図 35 と図 36 参照)。 これは、大部分のアンプのノイズ性能は、AD9680 の真の性能 を実現するために不十分であるためです。 低周波から中周波の範囲では、AD9680 の最適性能のために、 ダブル・バランまたはダブル・トランス回路 (図 35 参照)が推奨 されます。第 2 または第 3 ナイキスト・ゾーンの高周波では、 幾つかのフロントエンド受動部品を削除して広帯域動作を確保 することが望まれます(図 36 参照)。 アナログ入力に対する考慮 AD9680 へのアナログ入力は差動バッファになっています。こ のバッファの内部同相モード電圧は 2.05 V です。クロック信号 により、入力回路がサンプル・モードとホールド・モードの間 で交互に切り替えられます。 Rev. 0 － 18/64 － AD9680 データシート 10Ω 10Ω 0.1µF 25Ω 4pF ADC 2pF 0.1µF 25Ω 10Ω 10Ω 0.1µF 11752-022 ETC1-11-13/ MABA007159 1:1Z 4pF 図 35.第 1 および第 2 ナイキスト周波数での差動トランス結合構成 25Ω 25Ω MARKI BAL-0006SMG 25Ω 0.1µF ADC 0.1µF 11752-023 25Ω 0.1µF 図 36.第 2 および第 3 ナイキスト周波数での差動トランス結合構成 270 入力同相モード AD9680 のアナログ入力は、内部で同相モードにバイアスされ ています (図 37 参照)。同相モード・バッファの範囲には限界が あるため、同相モード電圧が 100 mV 以上低下すると、性能が影 響を受けます。このため、DC 結合アプリケーションでは、同相 モード電圧を 2.05 V±100 mVに設定して正しい ADC 動作を確保 してください。DC 結合アプリケーションで動作する場合は、フ ルスケール電圧を 1.7 V p-p 差動に設定する必要があります。 250 IAVDD3 (mA) 225 アナログ入力の制御と SFDR の最適化 200 175 150 125 AD9680 では、入力終端、バッファ電流、入力フルスケール調 整のような、アナログ入力に対する柔軟な制御を提供していま す。使用可能なすべての制御を図 37 に示します。 75 AVDD3 1.5× 2.0× 2.5× 3.0× 3.5× 4.0× 4.5× 5.0× 5.5× 6.0× 6.5× 7.0× 7.5× 8.0× 8.5× BUFFER CURRENT SETTING 11752-341 100 図 38.バッファ電流設定値対 AVDD3 電源 VIN+x 3pF 200Ω 88 86 VCM BUFFER 84 200Ω AVDD3 VIN–x 3.0× 82 4.5× 80 6.5× 78 8.5× 3pF 76 74 11752-027 AIN CONTROL (SPI) REGISTERS (0x008, 0x015, 0x016, 0x018, 0x025) 72 70 10.3 図 37.アナログ入力の制御 63.3 100.3 170.3 225.3 302.3 341.3 403.3 453.3 502.3 INPUT FREQUENCY (MHz) レジスタ 0x018 を使うと、各チャンネルのバッファ電流をスケ ーリングして、種々の入力周波数と注目する帯域幅で SFDR を 最適化することができます。入力バッファ電流を設定すると、 AVDD3 電源で必要とされる電流が変化します。この関係を図 38 に示します。バッファ電流設定のすべての値については、表 29 を参照してください。 Rev. 0 11752-342 67Ω 28Ω 10pF 200Ω 400Ω SFDR (dBFS) 67Ω 200Ω 28Ω 90 AVDD3 図 39.バッファ電流スィープ AD9680 (SFDR 対 IBUFF); f IN < 500 MHz 高周波アプリケーションによっては、フルスケール設定値を小 さくして SFDR を向上させることができます。 － 19/64 － AD9680 データシート 表 9 に、様々なアナログ入力周波数範囲での推奨バッファ電流 とフルスケール電圧の設定値を示します。 表 9.入力周波数に対する SFDR の最適化 500 MHz to 1 GHz >1 GHz Input Full-Scale Range, Re gister 0x025 (V p-p) 1.7/1.82/1.94 differential 1.58/1.46 differential Input Buffer Current Control Setting, Re gister 0x018 3.0× アプリケーションによっては、ADC のゲイン精度を向上させる 場合または温度ドリフト特性を改善する場合、外付けリファレ ンス電圧の使用が必要となることがあります。図 41 に、内蔵 1.0 Vリファレンス電圧の代表的なドリフト特性を示します。 4.5× or 6.5× 1.0010 1.46 differential 6.5× 1.0009 1.0008 絶対最大入力振幅 1.0007 V_1P0 VOLTAGE (V) AD9680 入力で許容される絶対最大入力振幅は、4.3 V p-p 差動 です。このレベルまたは近くで動作する信号により、ADC に恒 久的な損傷が生ずることがあります。 リファレンス電圧 AD9680 には、安定かつ正確な 1.0 V のリファレンス電圧が内蔵 されています。この内蔵 1.0 V リファレンス電圧を使って、 ADC のフルスケール入力範囲を設定します。フルスケール入力 範囲は、ADC ファンクション・レジスタ 0x025 を使って調整する ことができます。入力振幅調整の詳細については、表 29 を参照 してください。図 40 に内部 1.0 V リファレンス電圧制御のブロ ック図を示します。 1.0006 1.0005 1.0004 1.0003 1.0002 1.0001 1.0000 0.9999 0.9998 –50 0 25 TEMPERATURE (°C) 90 11752-106 Input Fre que ncy (MHz ) <500 MHz SPI レジスタ 0x024 を使うと、この内部 1.0 V リファレンス電圧 の使用か、外付け 1.0 V リファレンス電圧の使用を選択するこ とができます。外付けリファレンス電圧を使用する場合、1.0 V のリファレンス電圧を入力する必要があります。フルスケール 調整は、リファレンス電圧に無関係に、SPI を経由して行うこ とができます。AD9680 のフルスケール・レベル調整の詳細に ついては、メモリ・マップ・レジスタ・テーブル のセクション を参照してください。 図 41.代表的な V_1P0 ドリフト VIN+A/ VIN+B 外付けリファレンス電圧は、安定な 1.0 V リファレンス電圧で ある必要があります。ADR130 は、1.0 V リファレンス電圧の優 れたオプションです。図 42 に、ADR130 を使用して外付け 1.0 V リファレンス電圧を AD9680 へ供給する方法を示します。灰 色領域は AD9680 の未使用ブロックを示し、ADR130 を使用し て外付けリファレンス電圧を供給しています。 VIN–A/ VIN–B INTERNAL V_1P0 GENERATOR ADC CORE FULL-SCALE VOLTAGE ADJUST INPUT FULL-SCALE RANGE ADJUST SPI REGISTER (0x025, 0x02, AND 0x024) V_1P0 11752-031 V_1P0 PIN CONTROL SPI REGISTER (0x025, 0x02, AND 0x024) 図 40.内蔵リファレンス電圧の設定と制御 INTERNAL V_1P0 GENERATOR ADR130 NC 2 GND SET 5 3 VIN 0.1µF NC 6 VOUT 4 V_1P0 0.1µF FULL-SCALE CONTROL 図 42. ADR130 を使用した外付けリファレンス電圧 Rev. 0 － 20/64 － 11752-032 INPUT 1 FULL-SCALE VOLTAGE ADJUST AD9680 データシート 入力クロック・ドライバ クロック入力の考慮事項 最適性能を得るためには、AD9680 のサンプル・クロック入力 (CLK+と CLK-)を差動信号で駆動する必要があります。信号は、 一般にトランスまたはクロック・ドライバを介して CLK+ピン と CLK-ピンに AC 結合されます。これらのピンは内部でバイア スされているため、バイアスを追加する必要はありません。 図 43 に、AD9680 に対する推奨クロック入力方法を示します。 ジッタの少ないクロック・ソースは、RF トランスを使ってシン グルエンド信号から差動信号に変換されます。 AD9680 は、ナイキスト入力クロックを-1、2、4、8 分周できる 入 力 クロ ック 分周 器を 内蔵 して いま す。 分周 比は レジ スタ 0x10B を使って選択することができます。これを図 46 に示しま す。 CLK± 入力の最大周波数は 4 GHz です。これは、分周器による 制限です。クロック入力がサンプル・クロックの倍数であるア プリケーションでは、該当する分周比をクロック分周器に設定 した後にクロック信号を供給するように注意してください。こ れにより、デバイス・スタートアップ時の過渡電流の制御が行 われます。 CLK+ 0.1µF 100Ω ÷4 50Ω ADC ÷8 REG 0x01B 図 46.クロック分周器回路 図 43.トランス結合差動クロック 71Ω 10pF AD9680 のクロック分周器は外部 SYSREF±入力を使って同期さ せることができます。有効な SYSREF ±により、クロック分周器 はプログラマブルな状態にリセットされます。この同期機能を 使うと、複数のデバイスに位相の一致したクロック分周器を持 たせることができるので、同時入力サンプリングが保証されます。 33Ω 33Ω クロック・ジッタの考慮事項 別のオプションは、差動 CML または LVDS信号をサンプル・ク ロック入力ピンへ AC 結合する方法です(図 44 と図 45 参照)。 3.3V 0.1µF 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた入力周波数(fA)でジッタ(t J)のみにより発生する SNR 性能 の低下は次式で計算されます。 CLK+ 11752-036 ADC CLK– Z0 = 50Ω 0.1µF SNR = 20 × log 10 (2 × π × fA × tJ) 図 44.差動 CML サンプル・クロック 0.1µF CLK+ CLK+ 100Ω CLK– CLOCK INPUT 50Ω1 130 ADC 0.1µF RESISTORS ARE OPTIONAL. 110 図 45.差動 LVDS サンプル・クロック クロック・デューティ・サイクルの考慮事項 100 16 BITS 90 14 BITS 80 12 BITS 70 10 BITS 60 一般的な高速 ADC では両クロック・エッジを使って、様々な内 部タイミング信号を発生しています。このため、これらの ADC はクロックのデューティ・サイクルに敏感です。一般に、ダイ ナミック性能特性を維持するためにはクロック・デューティ・ サイクルの許容誤差は 5%以内である必要があります。50%のク ロック・デューティ・サイクルを保証できないアプリケーション では、複数の高周波クロックをデバイスへ供給することができ ます。内蔵クロック分周器を 2 に設定して、2 GHz クロックで AD9680 を駆動することができます。分周器出力は、50%デュー ティ・サイクルで高いスルー・レート (高速エッジ) のクロック 信号を内蔵 ADC へ供給します。この機能の詳細については、メ モリ・マップ のセクションを参照してください。 Rev. 0 RMS CLOCK JITTER REQUIREMENT 120 CLK– SNR (dB) 0.1µF LVDS DRIVER 11752-037 0.1µF CLOCK INPUT この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ ースの 2 乗和平方根を表します。IF アンダーサンプリング・ア プリケーションは、特にジッタに敏感です(図 47)。 － 21/64 － 8 BITS 50 40 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 30 1 10 100 ANALOG INPUT FREQUENCY (MHz) 図 47.入力周波数およびジッタ対理論 SNR 1000 11752-039 Z0 = 50Ω 50Ω1 11752-038 CLK– 0.1µF 150Ω ÷2 CLK+ 11752-035 CLOCK INPUT CLK– 1:1Z AD9680 データシート アパーチャ・ジッタが AD9680 のダイナミックレンジに影響を 与えるケースでは、クロック入力はアナログ信号として扱う必 要があります。クロック・ドライバの電源は ADC 出力ドライバ の電源と分離して、クロック信号がデジタル・ノイズから変調 を受けないようにする必要があります。クロックが別のタイプ のソース(ゲーティング、分周、またはその他の方法)から発生 される場合、最終ステップで元のクロックを使って再タイミン グする必要があります。ジッタ性能については ADC に関係する ため、AN-501 アプリケーション・ノートと AN-756 アプリケー ション・ノート を参照してください。 ドをイネーブルまたはディスエーブルしてください。レジスタ 0x028 はローカル・レジスタです。温度ダイオードの読出しを イネーブルするときは、デバ イス・インデックス・レジスタ (0x008)でチャンネル A を選択する必要があります。レジスタ 0x040[2:0]を設定して、FD_A ピンにダイオード電圧を出力する ように設定してください。 詳細については、表 29 を参照して ください。 温度ダイオードの電圧応答を図 48 に示します。 0.90 パワーダウン／スタンバイ・モード 0.75 0.70 0.65 0.60 –55 –45 –35 –25 –15 –5 5 15 25 35 45 55 65 75 85 95 105 115 125 TEMPERATURE (°C) 温度ダイオード AD9680 は、チップ温度を測定するダイオードを採用した温度セ ンサーを内蔵しています。このダイオードは電圧を出力するこ とができるため、内部チップ温度をモニタする粗調整温度セン サーとして機能することができます。 温度ダイオード電圧は SPI を使って、FD_A ピンへ出力させるこ とができます。レジスタ 0x028 のビット 0 を使って、ダイオー Rev. 0 0.80 － 22/64 － 図 48.温度ダイオード電圧の温度特性 11752-353 スタンバイ・モードでは、JESD204B リンクが切断されないた め、すべてのコンバータ・サンプルに対してゼロが送信されま す。これは、レジスタ 0x571 のビット 7 を使って /K/文字を選択 するように変更することができます。 DIODE VOLTAGE (V) 0.85 AD9680 には PDWN/ST BY ピンがあり、このピンを使って、デ バイスをパワーダウン・モードまたはスタンバイ・モードに設 定 す る こ と がで き ま す。 デ フ ォル ト 動 作は PDWN で す。 PDWN/ST BY ピ ンはロジック・ ハイ・ピンです。 パワーダウ ン・モードのとき、JESD204B リンクは切断されます。パワー ダウン・オプションは、レジスタ 0x03F とレジスタ 0x040 を使 って設定することもできます。 AD9680 データシート ADC 範囲外と高速検出 レシーバ・アプリケーションでは、コンバータがクリップされ そうなとき確実に検出できることが望まれます。JESD204B 出 力の標準の範囲外ビットは、アナログ入力状態の情報を提供し ますが、あまり役立ちません。したがって、クリップが実際に 発生する前にゲインを小さくするための時間を確保するためには、 フルスケールより下にプログラマブルなスレッショールドを設 けることが有効です。さらに、入力信号が大きなスルーレート を持つことがあるため、この機能によるレイテンシが大きな問 題になります。高度にパイプライン化されたコンバータは大き なレイテンシを持ちます。AD9680 は、スレッショールドをモ ニタし、FD_A ピンと FD_B ピンをアサートする高速検出回路 を個々のチャンネルに対して内蔵しています。 上側スレッショールド・レジスタ、下側スレッショールド・レ ジスタ、およびドウエル時間レジスタの動作を図 49 に示します。 入力振幅が高速検出上側スレッショールド・レジスタ (レジスタ 0x247 とレジスタ 0x248) に設定された値を超えると、FD インジ ケータがアサートされます。選択されたスレッショールド・レ ジスタが、ADC の出力で信号振幅と比較されます。高速上側ス レッショールド検出には、最大 28 クロック・サイクルのレイテ ンシがあります。上側スレッショールド振幅の概略値は次式で 与えられます。 上側スレッショールド振幅 (dBFS) = 20 log (スレッショール ド振幅/ 2 13 ) 信号が設定されたドウエル時間に対する下側スレッショールド を下回るまで、FD インジケータはクリアされません。下側スレ ッショールドは、レジスタ 0x249 とレジスタ 0x24A の高速検出 下側スレッショールド・レジスタに設定されます。高速検出下 側スレッショールド・レジスタは 13 ビットのレジスタで、この レジスタは ADC の出力で信号振幅と比較されます。この比較で は、ADC パイプライン・レイテンシが発生しますが、コンバー タ分解能は正確です。下側スレッショールド振幅は次式で与えら れます。 ADC 範囲外 ADC の入力で範囲外が検出されると、ADC 範囲外インジケー タがアサートされます。範囲外インジケータは、JESD204B リ ンク内にコントロール・ビット (CSB > 0 の場合)として設けるこ とができます。この範囲外インジケータのレイテンシは、サン プル・レイテンシと一致します。 また、AD9680 は 8 個の仮想コンバータのすべての範囲外状態を 記録します。仮想コンバータの詳細については、図 50 を参照し てください。各仮想コンバータの範囲外ステータスは、レジス タ 0x563 のスティキー・ビットとして保持されます。レジスタ 0x562 で仮想コンバータのセット位置とリセット位置に対応す るビットをトグルすることにより、レジスタ 0x563 の値はクリ アすることができます。 下側スレッショールド振幅 (dBFS) = 20 log (スレッショール ド振幅/ 2 13 ) 例えば、−6 dBFS の上側スレッショールドを設定するときは、 レジスタ 0x247 とレジスタ 0x248 へ 0xFFF を書込みます。−10 dBFS の 下 側 スレ ッシ ョー ルドを設 定するときは 、レジスタ 0x249 とレジスタ 0x24A へ 0xA1D を書込みます。 高速スレッショールド検出 (FD_A および FD_B) レジスタ 0x24B とレジスタ 0x24C の高速検出ドウエル時間レジ スタに所望の値を設定して、ドウエル時間を 1～65,535 サンプ ル・クロック・サイクルに設定することができます。詳細につ いては、メモリ・マップのセクション (表 29 のレジスタ 0x040、 レジスタ 0x245～レジスタ 0x24C)を参照してください。 入力信号の絶対値がプログラマブルな上側スレッショールド・ レベルを超えるたびに FD ビットは直ちにセットされます。入 力信号の絶対値がプログラマブルなドウエル時間より長い間下 側スレッショールド・レベルを下回ると、FD ビットがクリアさ れます。この機能はヒステリシスを提供して、FD ビットの余分 なトグリングを防止します。 UPPER THRESHOLD DWELL TIME LOWER THRESHOLD DWELL TIME FD_A OR FD_B 図 49.FD_A 信号と FD_B 信号に対するスレッショールドの設定 Rev. 0 － 23/64 － TIMER COMPLETES BEFORE SIGNAL RISES ABOVE LOWER THRESHOLD 11752-040 MIDSCALE TIMER RESET BY RISE ABOVE LOWER THRESHOLD AD9680 データシート デジタル・ダウン・コンバータ (DDC) AD9680 は、フィルタ機能を提供し、出力データ・レートを下 げる 4 個のデジタル・ダウン・コンバータ (DDC 0～DDC 3)を内 蔵しています。このデジタル処理セクションには、NCO、ハー フバンド・ デシメーション・フィルタ 、 FIR フィルタ、ゲイ ン・ステージ、複素数／実数変換ステージが含まれています。 これらの各処理ブロックは、コントロール・ラインを持ってい ます。このラインを使うと、これらのブロックを独立にイネー ブル／ディスエーブルして、所望の処理機能を提供することが できます。デジタル・ダウンコンバータは、実数データまたは複 素数データを出力するように設定することができます。 チ ッ プ・ ア プリ ケー ショ ン ・モ ード ・ レジ スタ ( レジ スタ 0x200)のチップ Q 無視ビット (ビット 5)は、すべての DDC チャ ンネルのチップ出力マルチプ レクスを制御します。すべての DDC チャンネルで実数出力を使用する場合は、このビットにハ イ・レベルを設定して、すべての DDC Q 出力ポートを無視する 必要があります。いずれかの DDC チャンネルで複素数 I/Q 出力 を使用するように設定する場 合は、このビットをクリアして DDC 出力ポート I と DDC 出力ポート Q を使用する必要があり ます。詳細については、図 58 を参照してください。 DDC の概要 DDC I/Q 入力選択 AD9680 には 2 つの ADC チャンネルと 4 つの DDC チャンネル があります。各 DDC チャンネルには 2 つの入力ポートがあり、 これらで対を構成して、I/Q クロスバー・マルチプレクサを介し て実数入力と複素数入力をサポートすることができます。実数 信号の場合、両 DDC 入力ポートで同じ ADC チャンネルを選択 する必要があります (例えば、DDC 入力ポート I = ADC チャン ネル A、入力ポート Q = ADC チャンネル A)。複素数信号の場合、 各 DDC 入力ポートは異なる ADC チャンネルを選択する必要が あります (例えば、DDC 入力ポート I = ADC チャンネル A、入 力ポート Q = ADC チャンネル B)。 各 DDC の入力は、DDC 入力選択レジスタ(レジスタ 0x311、レ ジスタ 0x331、レジスタ 0x351、レジスタ 0x371)から制御されま す。DDC の設定方法については、表 29 を参照してください。 DDC I/Q 出力の選択 4 個の DDC ブロックを使って、ADC で取得したフル・デジタ ル・スペクトルの一部を取り出します。これらは、広帯域入力 信号を必要とする IF サンプリングまたはオーバーサンプルした ベースバンド無線を対象にしています。 各 DDC ブロックには次の信号処理ステージが含まれます。 周 波数変換ステージ (オプション) 周波数変換ステージは、実数入力信号または複素数入力信号の 周波数変換に使用できる 12 ビット複素数 NCO と直交ミキサー から構成されています。 このステージは、有効なデジタル・ス ペクトル部分をベースバンドへ変換します。 フ ィルタ・ステージ ベースバンドへ変換した後、フィルタ・ステージは、レート変 換用の最大 4 個のハーフバンド・ローパス・フィルタのチェー ンを使って周波数スペクトルをデシメートします。このデシメ ーション処理により出力データ・レートが低下するため、出力 インターフェース・レートも低くなります。 各 DDC チャンネルには 2 つの出力ポートがあり、これらで対を 構成して、実数出力と複素数出力をサポートすることができま す。実数出力信号の場合、DDC 出力ポート I のみを使用します (DDC 出力ポート Q は無効になります)。複素数 I/Q 出力信号の 場合、DDC 出力ポート I と DDC 出力ポート Q を使用します。 ゲ イン・ステージ (オプション) 実数入力信号をミキシングしてベースバンドへ変換する際に損 失が生ずるため、ゲイン・ステージは 0 dB または 6 dB のゲイ ンを追加してこれを補償します。 各 DDC チャンネルに対する I/Q 出力は、DDC コントロール・ レジスタ (レジスタ 0x310、レジスタ 0x330、レジスタ 0x350、 レジスタ 0x370)の DDC 複素数／実数イネーブル・ビット (ビッ ト 3)から制御されます。 複 素数／実数変換ステージ (オプション) 実数出力が必要な場合、複素数／実数変換ステージは、fS/4 ミ キシング動作とフィルタリングにより信号の複素数成分を除去 して複素数出力を実数出力に戻します。 図 50 に、AD9680 の内蔵 DDC の詳細ブロック図示をします。 Rev. 0 － 24/64 － AD9680 データシート REAL/I ADC SAMPLING AT fS GAIN = 0 OR 6dB COMPLEX TO REAL CONVERSION (OPTIONAL) REAL/Q Q HB1 FIR DCM = 2 NCO + MIXER (OPTIONAL) HB2 FIR DCM = BYPASS OR 2 I HB3 FIR DCM = BYPASS OR 2 REAL/I HB4 FIR DCM = BYPASS OR 2 DDC 0 REAL/I CONVERTER 0 Q CONVERTER 1 SYSREF± Q CONVERTER 3 ADC SAMPLING AT fS GAIN = 0 OR 6dB COMPLEX TO REAL CONVERSION (OPTIONAL) REAL/Q Q HB1 FIR DCM = 2 I HB2 FIR DCM = BYPASS OR 2 REAL/I HB3 FIR DCM = BYPASS OR 2 DDC 2 REAL/I CONVERTER 4 OUTPUT INTERFACE COMPLEX TO REAL CONVERSION (OPTIONAL) GAIN = 0 OR 6dB HB1 FIR DCM = 2 REAL/I CONVERTER 2 SYSREF± NCO + MIXER (OPTIONAL) REAL/I HB2 FIR DCM = BYPASS OR 2 REAL/Q Q HB3 FIR DCM = BYPASS OR 2 NCO + MIXER (OPTIONAL) HB4 FIR DCM = BYPASS OR 2 I/Q CROSSBAR MUX I HB4 FIR DCM = BYPASS OR 2 DDC 1 REAL/I Q CONVERTER 5 SYSREF± SYNCHRONIZATION CONTROL CIRCUITS GAIN = 0 OR 6dB HB1 FIR DCM = 2 REAL/I CONVERTER 6 Q CONVERTER 7 11752-041 SYSREF COMPLEX TO REAL CONVERSION (OPTIONAL) REAL/Q Q HB2 FIR DCM = BYPASS OR 2 NCO + MIXER (OPTIONAL) HB3 FIR DCM = BYPASS OR 2 I HB4 FIR DCM = BYPASS OR 2 DDC 3 REAL/I SYSREF± 図 50.DDC の詳細ブロック図 図 51 に、4 個の DDC ブロックの 1 つの使用例を示します。こ の例では実数入力信号と 4 個のハーフバンド・フィルタ (HB4、 HB3、HB2、HB1)を使用しています。この図は、複素数 (デシメ ーション比 16)と実数 (デシメーション比 8) の出力オプションを 示しています。 プ・デシメーション比のサンプル・レートに一致させるため、 高いデシメーション比の DDC ではサンプル値が繰り返されます。 NCO 周波数を設定または変更するごとに、DDC ソフト・リセ ットを発行する必要があります。DDC ソフト・リセットを発行 しないと、出力振幅が変動することがあります。 DDC が異なるデシメーション比を持つ場合、チップ・デシメー ション比 (レジスタ 0x201)には、すべての DDC ブロックの最小 デシメーション比を設定する必要があります。この場合、チッ 表 10、表 11、表 12、表 13、表 14 に、チップ・デシメーション 比をそれぞれ 1、2、4、8、16 に設定した場合の DDC サンプル を示します。 Rev. 0 － 25/64 － AD9680 データシート ADC ADC SAMPLING AT fS REAL REAL INPUT—SAMPLED AT fS BANDWIDTH OF INTEREST IMAGE –fS/2 –fS/3 BANDWIDTH OF INTEREST fS/32 –fS/32 DC –fS/16 fS/16 –fS/8 –fS/4 REAL FREQUENCY TRANSLATION STAGE (OPTIONAL) DIGITAL MIXER + NCO FOR fS/3 TUNING, THE FREQUENCY TUNING WORD = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) fS/2 fS/3 fS/4 fS/8 I NCO TUNES CENTER OF BANDWIDTH OF INTEREST TO BASEBAND cos(wt) REAL 12-BIT NCO 90° 0° –sin(wt) Q DIGITAL FILTER RESPONSE –fS/2 –fS/3 fS/32 –fS/32 DC –fS/16 fS/16 –fS/8 –fS/4 BANDWIDTH OF INTEREST IMAGE (–6dB LOSS DUE TO NCO + MIXER) BANDWIDTH OF INTEREST (–6dB LOSS DUE TO NCO + MIXER) fS/2 fS/3 fS/4 fS/8 FILTERING STAGE I HALFBAND FILTER Q HALFBAND FILTER 2 HALFBAND FILTER 2 HALFBAND FILTER 2 HALFBAND FILTER 2 HALFBAND FILTER 2 HALFBAND FILTER I HB1 FIR HB2 FIR HB3 FIR HB4 FIR HB1 FIR HB2 FIR HB3 FIR HB4 FIR 4 DIGITAL HALF-BAND FILTERS (HB4 + HB3 + HB2 + HB1) 2 HALFBAND FILTER Q 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS COMPLEX (I/Q) OUTPUTS GAIN STAGE (OPTIONAL) DIGITAL FILTER RESPONSE I GAIN STAGE (OPTIONAL) Q 0dB OR 6dB GAIN COMPLEX TO REAL CONVERSION STAGE (OPTIONAL) fS/4 MIXING + COMPLEX FILTER TO REMOVE Q fS/32 –fS/32 DC –fS/16 fS/16 –fS/8 I REAL (I) OUTPUTS +6dB +6dB fS/8 2 +6dB 2 +6dB I Q –fS/32 fS/32 DC –fS/16 fS/16 DOWNSAMPLE BY 2 I DECIMATE BY 8 Q DECIMATE BY 16 0dB OR 6dB GAIN Q COMPLEX REAL/I TO REAL –fS/8 –fS/32 fS/32 DC –fS/16 fS/16 fS/8 図 51.DDC の動作例 (実数入力—デシメーション比 16) Rev. 0 － 26/64 － 11752-042 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS AD9680 データシート 表 10.DDC サンプル、チップ・デシメーション比 = 1 Re al (I) O utput (Comple x to Re al Enable d) Comple x (I/Q ) O utputs (Comple x to Re al Disable d) HB1 FIR (DCM 1 = 1) N N+1 N+2 HB2 FIR + HB1 FIR (DCM1 = 2) N N N+1 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 4) N N N HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N N HB1 FIR (DCM1 = 2) N N N+1 HB2 FIR + HB1 FIR (DCM1 = 4) N N N HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N N HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N N N+3 N+4 N+1 N+2 N N+1 N N N+1 N+2 N N+1 N N N N N+5 N+6 N+7 N+2 N+3 N+3 N+1 N+1 N+1 N N N N+2 N+3 N+3 N+1 N+1 N+1 N N N N N N N+8 N+9 N + 10 N+4 N+4 N+5 N+2 N+2 N+2 N+1 N+1 N+1 N+4 N+4 N+5 N+2 N+2 N+2 N+1 N+1 N+1 N N N N + 11 N + 12 N + 13 N+5 N+6 N+6 N+2 N+3 N+3 N+1 N+1 N+1 N+5 N+6 N+6 N+2 N+3 N+3 N+1 N+1 N+1 N N N N + 14 N + 15 N+7 N+7 N+3 N+3 N+1 N+1 N+7 N+7 N+3 N+3 N+1 N+1 N N N + 16 N + 17 N + 18 N+8 N+8 N+9 N+4 N+4 N+4 N+2 N+2 N+2 N+8 N+8 N+9 N+4 N+4 N+4 N+2 N+2 N+2 N+1 N+1 N+1 N + 19 N + 20 N + 21 N+9 N + 10 N + 10 N+4 N+5 N+5 N+2 N+2 N+2 N+9 N + 10 N + 10 N+4 N+5 N+5 N+2 N+2 N+2 N+1 N+1 N+1 N + 22 N + 23 N + 24 N + 11 N + 11 N + 12 N+5 N+5 N+6 N+2 N+2 N+3 N + 11 N + 11 N + 12 N+5 N+5 N+6 N+2 N+2 N+3 N+1 N+1 N+1 N + 25 N + 26 N + 12 N + 13 N+6 N+6 N+3 N+3 N + 12 N + 13 N+6 N+6 N+3 N+3 N+1 N+1 N + 27 N + 28 N + 29 N + 13 N + 14 N + 14 N+6 N+7 N+7 N+3 N+3 N+3 N + 13 N + 14 N + 14 N+6 N+7 N+7 N+3 N+3 N+3 N+1 N+1 N+1 N + 30 N + 31 N + 15 N + 15 N+7 N+7 N+3 N+3 N + 15 N + 15 N+7 N+7 N+3 N+3 N+1 N+1 1 DCM = デ シ メ ー ショ ン。 Rev. 0 － 27/64 － AD9680 データシート 表 11.DDC サンプル、チップ・デシメーション比 = 2 Re al (I) O utput (Comple x to Re al Enable d) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB2 FIR + HB1 FIR HB1 FIR HB1 FIR (DCM 1 = 2) (DCM1 = 4) (DCM1 = 8) N N N N+ 1 N N N+ 2 N+ 1 N N+ 3 N+ 1 N N+ 4 N+ 2 N+ 1 N+ 5 N+ 2 N+ 1 N+ 6 N+ 3 N+ 1 N+ 7 N+ 3 N+ 1 N+ 8 N+ 4 N+ 2 N+ 9 N+ 4 N+ 2 N + 10 N+ 5 N+ 2 N + 11 N+ 5 N+ 2 N + 12 N+ 6 N+ 3 N + 13 N+ 6 N+ 3 N + 14 N+ 7 N+ 3 N + 15 N+ 7 N+ 3 1 Comple x (I/Q ) O utputs (Comple x to Re al Disable d) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB2 FIR + HB1 FIR HB1 FIR HB1 FIR HB1 FIR (DCM1 = 2) (DCM1 = 4) (DCM1 = 8) (DCM1 = 16) N N N N N+ 1 N N N N+ 2 N+ 1 N N N+ 3 N+ 1 N N N+ 4 N+ 2 N+ 1 N N+ 5 N+ 2 N+ 1 N N+ 6 N+ 3 N+ 1 N N+ 7 N+ 3 N+ 1 N N+ 8 N+ 4 N+ 2 N+ 1 N+ 9 N+ 4 N+ 2 N+ 1 N + 10 N+ 5 N+ 2 N+ 1 N + 11 N+ 5 N+ 2 N+ 1 N + 12 N+ 6 N+ 3 N+ 1 N + 13 N+ 6 N+ 3 N+ 1 N + 14 N+ 7 N+ 3 N+ 1 N + 15 N+ 7 N+ 3 N+ 1 DCM = デ シ メ ー ショ ン。 表 12.DDC サンプル、チップ・デシメーション比 = 4 Re al (I) O utput (Comple x to Re al Enable d) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR 1 HB1 FIR (DCM = 4) (DCM1 = 8) N N N+ 1 N N+ 2 N+ 1 N+ 3 N+ 1 N+ 4 N+ 2 N+ 5 N+ 2 N+ 6 N+ 3 N+ 7 N+ 3 1 Comple x (I/Q ) O utputs (Comple x to Re al Disable d) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR 1 1 (DCM = 4) HB1 FIR (DCM = 8) (DCM1 = 16) N N N N+ 1 N N N+ 2 N+ 1 N N+ 3 N+ 1 N N+ 4 N+ 2 N+ 1 N+ 5 N+ 2 N+ 1 N+ 6 N+ 3 N+ 1 N+ 7 N+ 3 N+ 1 DCM = デ シ メ ー ショ ン。 表 13.DDC サンプル、チップ・デシメーション比 = 8 Re al (I) O utput (Comple x to Re al Enable d) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 8) N N+ 1 N+ 2 N+ 3 N+ 4 N+ 5 N+ 6 N+ 7 1 Comple x (I/Q ) O utputs (Comple x to Re al Disable d) HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N+ 1 N+ 2 N+ 3 N+ 4 N+ 5 N+ 6 N+ 7 DCM = デ シ メ ー ショ ン。 Rev. 0 － 28/64 － HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N N+ 1 N+ 1 N+ 2 N+ 2 N+ 3 N+ 3 AD9680 データシート 表 14.DDC サンプル、チップ・デシメーション比 = 16 Re al (I) Output (Complex to Real Enabled) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM = 16) Not applicable Not applicable Not applicable Not applicable 1 Complex (I/Q) Outputs (Complex to Real Disabled) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 16) N N+ 1 N+ 2 N+ 3 DCM = デ シ メ ー ショ ン。 チップ・デシメーション比をデシメーション比 4 に設定した場合、DDC 0 は HB2 + HB1 フィルタを使用するように (デシメーション比 4 の複素数出力)、DDC 1 は HB4 + HB3 + HB2 + HB1 フィルタを使用するように (デシメーション比 8 の実数出力)、それぞれ設定され、さ らに DDC 1 は各 DDC 0 出力に対して出力データを 2 回繰り返します。この結果得られる出力サンプルを表 15 に示します。 表 15.チップ DCM1 = 4、DDC 0 DCM1 = 4 (複素数)、DDC 1 DCM1 = 8 (実数)の場合の DDC 出力サンプル DDC Input Samples N N+ 1 N+ 2 N+ 3 N+ 4 N+ 5 N+ 6 N+ 7 N+ 8 N+ 9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 1 O utput Port I I0 [N] DDC 0 O utput Port Q Q0 [N] I0 [N + 1] Q0 [N + 1] I0 [N + 2] Q0 [N + 2] I0 [N + 3] Q0 [N + 3] DCM = デ シ メ ー ショ ン。 Rev. 0 － 29/64 － O utput Port I I1 [N] DDC 1 O utput Port Q Not applicable I1 [N + 1] Not applicable AD9680 データシート 周波数変換 可変 IF モード 概要 NCO とミキサーがイネーブルされます。NCO 出力周波数を使 って、デジタル的に IF 周波数をチューニングすることができま す。 周波数変換は、12 ビット複素数 NCO とデジタル直交ミキサー を使って実現しています。周波数変換は、実数入力信号または 複素数入力信号を中間周波数 (IF) からベースバンド複素数デジ タル出力 (キャリア周波数 = 0 Hz)へ変換します。 0 Hz IF (ZIF) モード ミキサーはバイパスされ、NCO がディスエーブルされます。 各 DDC の周波数変換ステージは、DDC コントロール・レジス タ (レジスタ 0x310、レジスタ 0x330、レジスタ 0x350、レジス タ 0x370)のビット[5:4]を使って個別に制御され、4 種類の IF モー ドをサポートすることができます。これらの IF モードは、 • • • • fS/4 Hz IF モード f S/4 モードの特別なダウン・ミキシングでミキサーと NCO がイ ネーブルされ、消費電力が削減されます。 可変 IF モード 0 Hz IF (ZIF) モード fS/4 Hz IF モード テスト・モード テスト・モード 入力サンプルが強制的に正フルスケールの 0.999 に設定されま す。NCO はイネーブルされます。このテスト・モードを使うと、 NCO からデシメーション・フィルタを直接駆動することができ ます。 図 52 と図 53 に、実数入力と複素数入力に対する周波数変換ス テージの例を示します。 NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 I ADC + DIGITAL MIXER + NCO REAL INPUT—SAMPLED AT fS REAL ADC SAMPLING AT fS cos(wt) REAL 12-BIT NCO 90° 0° COMPLEX –sin(wt) Q BANDWIDTH OF INTEREST BANDWIDTH OF INTEREST IMAGE –fS/2 –fS/3 –fS/4 –fS/8 –fS/32 fS/32 DC –fS/16 fS/16 fS/8 fS/4 fS/3 fS/2 –6dB LOSS DUE TO NCO + MIXER 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 DC fS/32 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = –1365 (0xAAB) –fS/32 DC fS/32 図 52.DDC NCO 周波数チューニング・ワードの選択—実数入力 Rev. 0 － 30/64 － 11752-043 NEGATIVE FTW VALUES AD9680 データシート NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 I I + I I Q Q 90° PHASE 12-BIT NCO 90° 0° Q Q ADC SAMPLING AT fS Q Q I I – –sin(wt) QUADRATURE ANALOG MIXER + 2 ADCs + QUADRATURE DIGITAL REAL MIXER + NCO COMPLEX INPUT—SAMPLED AT fS QUADRATURE MIXER ADC SAMPLING AT fS I + COMPLEX Q + BANDWIDTH OF INTEREST IMAGE DUE TO ANALOG I/Q MISMATCH –fS/3 –fS/4 –fS/8 –fS/32 fS/32 fS/16 –fS/16 DC fS/8 fS/4 fS/3 fS/2 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 fS/32 11752-044 –fS/2 DC 図 53.DDC NCO 周波数チューニング・ワードの選択—複素数入力 DDC NCO およびミキサーの損失と SFDR NCO の FTW と POW の設定 実数入力信号をミキシングしてベースバンドへ変換する際、負 イメージのフィルタリングに起因して、信号に 6 dB の損失が発 生します。 さらに NCO により 0.05 dB の損失が発生します。ミ キシングしてベースバンドへ変換された実数入力信号の合計損失 は 6.05 dB になります。このため、DDC ゲイン・ステージで 6 dB のゲイン追加をイネーブルして、出力ビットのフルスケール 内で信号のダイナミックレンジ中心を再設定することにより、 この損失を補償することが推奨されます。 NCO 周波数値は、NCO FT W に入力される 12 ビット 2 の補数値 により決定されます。−f S/2 ～f S/2 (fS/2 は除く) の周波数は、次の 周波数ワードで表現されます。 ミキシングにより複素数入力信号をベースバンドへ変換する際、 複素数ミキサー通過後に各 I/Q サンプルが到達できる最大値は 1.414 × フルスケールです。I/Q サンプルが範囲外になることを 回避し、データ・ビット幅を実数ミキシングに合わせるために、 複素数信号に対して 3.06 dB の損失 (0.707 × フルスケール) をミ キサーで加えます。さらに 0.05 dB の損失が NCO で発生します。 ミキシングしてベースバンドへ変換された複素数入力信号の合計 損失は-3.11 dB になります。 NCO から出力されるワーストケース・スプリアス信号は、すべ ての出力周波数に対して 102 dBc SFDR より大きくなります。 数値制御オシレータ AD9680 は、各 DDC に対して周波数変換処理を可能にする 12 ビット NCO を内蔵しています。この NCO を使用すると、入力 スペクトルを DC に同調させることができます。これを後続フ ィルタ・ブロックで効果的にフィルタして折り返しを防止する ことができます。NCO は、周波数チューニング・ワード (FT W) と位相オフセット・ワード (POW)を入力して設定することがで きます。 Rev. 0 • • • 0x800 は–f S/2 の周波数を表します。 0x000 は DC を表します (周波数は 0 Hz)。 0x7FF は+fS/2～ f S/2 12 の周波数を表します。 NCO 周波数チューニング・ワードは、次式で計算できます。 Mod( f C , f S) NCO _ FTW = round 212 fS ここで、 NCO_FTWは NCO FT W を表す 12 ビットの 2 の補数値。 fS は Hz で表した AD9680 のサンプリング周波数 (クロック・レ ート)。 fC は Hz で表したキャリア周波数。 Mod( )は余り関数。例えば、Mod(110,100) = 10、負値の場合 Mod(–32、10) = –2。 round( )はまるめ関数。例えば、round(3.6) = 4、負値の場合 round(–3.4)= –3。 この式はデジタル領域での信号折り返しに適用されることに注 意してください (すなわちアナログ信号のデジタル化で発生)。 － 31/64 － AD9680 データシート 例えば、ADC サンプリング周波数 (fS)が 1250 MSP Sで、キャリ ア周波数 (fC )が 416.667 MHz の場合、 Mod(416.667,1250 NCO _ FTW = round 212 = 1365MHz 1250 次の 2 つの方法を使って、チップ内の複数の PAW を同期化する ことができます。 • したがって、これは NCO_FT W の 12 ビット 2 の補数表現では、 0x555 に変換されます。実際のキャリア周波数は、次式で計算 できます。 fC − actual = NCO _ FTW × f S = 416.56MHz 212 • 12 ビット POW は各 NCO で使用でき、複数の AD9680 チップ間 または 1 つの AD9680 内部での個々の DDC チャンネル間の既知 の位相関係を発生させます。 NCO の正しい動作のためには次の手順に従って FTW レジスタ および／または POW レジスタを更新する必要があります。 • • • すべての DDC の FT W レジスタに書込みを行います。 すべての DDC の POW レジスタに書込みを行います。 SPI から使用できる DDC ソフト・リセット・ビットを使っ て、または SYSRE F± ピンのアサーションにより、各 NCO を同期化します。 FT W レジスタまたは POW レジスタに対するすべての書込みが 完了した後に、SPI または SYSREF± ピンを使って NCO を同期 化する必要があることに注意してください。この同期は、NCO の正しい動作のために必要です。 NCO の同期 各 NCO には、NCO の瞬時位相の決定に使用する別々の位相ア キュムレータ・ワード (PAW)があります。 各 PAW の初期リセ ット値は、NCO の FT W と POW の設定 のセクションで説明す る POW によって決定されます。各 PAW の位相インクリメント 値は FT W によって決定されます。 Rev. 0 SPI を使用する方法。DDC 同期コントロール・レジスタ (レ ジスタ 0x300、ビット 4) の DDC NCO ソフト・リセット・ ビットを使って、チップ内のすべての PAW をリセットしま す。これは、DDC NCO ソフト・リセット・ビットをトグル することにより実行されます。この方法は、同じ AD9680 チ ップ内の DDC チャンネルの同期化のみに使用することがで きます。 SYSRE F± ピンを使用する方法。SYSREF± コントロール・ レジスタ (レジスタ 0x120 とレジスタ 0x121)で SYSREF± ピ ンをイネーブルするとき、および DDC 同期コントロール・ レジスタ (レジスタ 0x300)のビット[1:0]で DDC 同期をイネ ーブルするとき、後続のすべての SYSREF± イベントでチッ プ内のすべての PAW がリセットされます。この方法は、同 じ AD9680 チップ内の DDC チャンネルの同期化に、または 別々の AD9680 チップ内の DDC チャンネルの同期化に使用 することができます。 ミキサー NCO にはミキサーが付随しています。このミキサーの動作は、 アナログ直交ミキサーの動作と同じです。NCO 周波数をローカ ル発振器として使用することにより、入力信号 (実数または複素 数)をダウン変換します。 実数入力信号の場合、このミキサーは 実数ミキサー動作を行います (2 つの乗算器を使用)。複素数入 力信号の場合、ミキサーは複素数ミキサー動作を行います (4 個 の乗算器と 2 個の加算器を使用)。このミキサーは、個々のチャ ンネルの入力信号 (実数または複素数)に基いて動作を調整しま す。実数入力または複素数入力の選択は、DDC コントロール・ レジスタ (レジスタ 0x310、レジスタ 0x330、レジスタ 0x350、 レジスタ 0x370)のビット 7 を使って、各 DDC ブロックに対し て個別に制御することができます。 － 32/64 － AD9680 データシート FIR フィルタ 高い出力サンプル・レートではバイパスすることができます。 概要 4 セットのデシメーション比 2、ローパス、ハーフバンド、有限 インパルス応答 (FIR) フィルタ (図 50 に示す HB1 FIR、HB2 FIR、 HB3 FIR、HB4 FIR)があります。これらのフィルタは周波数変換 ステージの後ろにあります。注目するキャリアを DC (キャリア 周波数 = 0 Hz)まで下げた後、これらのフィルタが効果的にサン プル・レートを下げると同時に、注目する帯域幅付近の不要な 隣接キャリアに対して十分な折り返し除去比を提供します。 HB1 FIR は常にイネーブルされ、バイパスすることはできませ ん。HB2、HB3、HB4 FIR フィルタはオプションであるため、 表 16 に、様々なハーフバンド・フィルタを含む様々な帯域幅オ プションを示します。すべてのケースで、AD9680 の DDC フィ ルタリング・ステージは、−0.001 dB 以下の通過帯域リップルと 100 dB 以上の阻止帯域折り返し除去比を提供します。 表 17 に、複数の通過帯域リップル／カットオフ・ポイントに対 する阻止帯域折り返し除去比を示します。各 DDC のフィルタリ ング・ステージのデシメーション比は、DDC コントロール・レ ジスタ (0x310、0x330、0x350、0x370)のビット[1:0]を使って個 別に制御することができます。 表 16.DDC フィルタの特性 ADC Sample Rate (MSPS) 1000 1 DDC De cimation Ratio 2 (HB1) 4 (HB1 + HB2) Re al Output Sample Rate (MSPS) 1000 500 Complex (I/Q) O utput Sample Rate (MSPS) 500 (I) + 500 (Q) 250 (I) + 250 (Q) Alias Protected Bandwidth (MHz ) 385.0 192.5 Ide al SNR Improve ment 1 (dB) 1 4 8 (HB1 + HB2 + HB3) 250 125 (I) + 125 (Q) 96.3 7 16 (HB1 + HB2 + HB3 + HB4) 125 62.5 (I) + 62.5 (Q) 48.1 10 Pass-Band Ripple (dB) <−0.001 オ ー バ ー サ ンプ リング とフィ ルタリ ングに よる理 論 SNR 改 善 = 10log(帯 域幅/(fS/2))。 表 17.DDC フィルタ折り返し除去比 Alias Rejection (dB) >100 90 85 63.3 25 19.3 10.7 1 Pass-Band Ripple/ Cutoff Point (dB) <−0.001 <−0.001 <−0.001 <−0.006 −0.5 −1.0 −3.0 Alias Protected Bandwidth for Re al (I) Outputs1 <38.5% × f OUT <38.7% × f OUT <38.9% × f OUT <40% × f OUT 44.4% × f OUT 45.6% × f OUT 48% × f OUT fOUT = ADC 入 力 サ ン プル・ レート /DDC デシ メーシ ョン比 。 Rev. 0 － 33/64 － Alias Protected Bandwidth for Complex (I/Q) Outputs1 <77% × f OUT <77.4% × f OUT <77.8% × f OUT <80% × f OUT 88.8% × f OUT 91.2% × f OUT 96% × f OUT Alias Re je ction (dB) >100 AD9680 データシート ハーフバンド・フィルタ 0 AD9680 では、ADC 変換済データのデジタル信号処理を可能に する 4 個のハーフバンド・フィルタを提供します。これらのハ ーフバンド・フィルタはバイパス可能で、個別に選択すること ができます。 MAGNITUDE (dB) –20 HB4 フィルタ 最初のデシメーション比 2、ハーフバンド、ローパス FIR フィ ルタ (HB4)では、低消費電力向けに最適化された 11 タップ、対 称、固定係数フィルタ構成を採用しています。HB4 フィルタは、 複素数出力 (デシメーション比 16) または実数出力 (デシメーシ ョン比 8) をイネーブルした場合にのみ使用します。その他の場 合、このフィルタはバイパスされます。表 18 と図 54 に、HB4 フィルタの係数と応答を示します。 –40 –60 –80 –100 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 表 18.HB4 のフィルタ係数 HB4 Coefficient Number C1, C11 C2, C10 C3, C9 C4, C8 C5, C7 C6 11752-046 –120 図 55.HB3 フィルタ応答 De cimal Coefficient (15-Bit) 99 0 −808 0 4805 8192 HB2 フィルタ 3 つ目のデシメーション比 2、ハーフバンド、ローパス FIR フィ ルタ (HB2)では、低消費電力向けに最適化された 19 タップ、対 称、固定係数フィルタ構成を採用しています。HB2 フィルタは、 複素数出力 (デシメーション比 4、8 または 16) または実数出力 (デシメーション比 2、4 または 8) をイネーブルした場合にのみ 使用します。その他の場合、このフィルタはバイパスされます。 0 MAGNITUDE (dB) 表 20 と図 56 に、HB2 フィルタの係数と応答を示します。 –20 表 20.HB2 フィルタの係数 –40 HB2 Coefficient Number C1, C19 C2, C18 C3, C17 C4, C16 C5, C15 C6, C14 C7, C13 C8, C12 C9, C11 C10 –60 –80 –100 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 11752-045 –120 De cimal Coefficient (19-Bit) 161 0 −1328 0 5814 0 −19272 0 80,160 131,072 図 54.HB4 フィルタの応答 0 HB3 フィルタ 表 19.HB3 フィルタの係数 Rev. 0 –40 –60 –80 –100 De cimal Coefficient (18-Bit) 859 0 −6661 0 38570 65536 –120 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 図 56.HB2 フィルタ応答 － 34/64 － 11752-047 HB3 Coefficient Number C1, C11 C2, C10 C3, C9 C4, C8 C5, C7 C6 –20 MAGNITUDE (dB) 2 つ目のデシメーション比 2、ハーフバンド、ローパス FIR フィ ルタ (HB3)では、低消費電力向けに最適化された 11 タップ、対 称、固定係数フィルタ構成を採用しています。HB3 フィルタは、 複素数出力 (デシメーション比 8 または 16) または実数出力 (デ シメーション比 4 または 8) をイネーブルした場合にのみ使用し ます。その他の場合、このフィルタはバイパスされます。表 19 と図 55 に、HB3 フィルタの係数と応答を示します。 AD9680 データシート 表 21.HB1 フィルタの係数 Rev. 0 HB1 フィルタ 4 つ目の最後のデシメーション比 2、ハーフバンド、ローパス FIR フィルタ (HB1)では、低消費電力向けに最適化された 55 タ ップ、対称、固定係数フィルタ構成を採用しています。HB1 フ ィルタは常にイネーブルされ、バイパスすることはできません。 表 21 と図 57 に、HB1 フィルタの係数と応答を示します。 0 –20 –40 –60 –80 –100 –120 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 図 57.HB1 フィルタの応答 － 35/64 － 11752-048 De cimal Coefficient (21-Bit) −24 0 102 0 −302 0 730 0 −1544 0 2964 0 −5284 0 8903 0 −14,383 0 22,640 0 −35,476 0 57,468 0 −105,442 0 331,792 524,288 MAGNITUDE (dB) HB1 Coefficient Number C1, C55 C2, C54 C3, C53 C4, C52 C5, C51 C6, C50 C7, C49 C8, C48 C9, C47 C10, C46 C11, C45 C12, C44 C13, C43 C14, C42 C15, C41 C16, C40 C17, C39 C18, C38 C19, C37 C20, C36 C21, C35 C22, C34 C23, C33 C24, C32 C25, C31 C26, C30 C27, C29 C28 AD9680 データシート DDC ゲイン・ステージ DDC 複素数／実数変換 各 DDC は、独立に制御されるゲイン・ステージを内蔵していま す。ゲインは 0 dB または 6 dB を選択することができます。ミ キシングして実数入力信号をベースバンドへダウン変換すると きは、6 dB のゲインをイネーブルして、信号ダイナミックレン ジ中心を出力ビットのフルスケール内で再設定することが推奨 されます。 各 DDC は独立に制御される複素数／実数変換ブロックを内蔵し ています。複素数／実数変換ブロックでは、フィルタリング・ ステージの最終フィルタ (HB1 FIR) と f S/4 複素数ミキサーを再 使用して信号をアップ変換します。 ミキシングして複素数入力信号をベースバンドへダウン変換す るときは、ミキサーが信号ダイナミックレンジ中心を出力ビッ トのフルスケール内で既に設定しているため、ゲインの追加は 不要ですが、オプションの 6 dB ゲインを使って低い信号強度を 補償することができます。複素数／実数変換ステージを使用す る場合、HB1 FIR フィルタの 2 つの部分によるダウンサンプル はバイパスされます (図 58 参照)。 図 58 に、複素数／実数変換の簡略化したブロック図を示します。 HB1 FIR 信号のアップ変換後、複素数ミキサーの Q 部分は不要になるの で、切り離されます。 GAIN STAGE COMPLEX TO REAL ENABLE LOW-PASS FILTER I 2 0dB OR 6dB I 0 I/REAL 1 COMPLEX TO REAL CONVERSION 0dB OR 6dB I cos(wt) + REAL 90° fS/4 0° – sin(wt) LOW-PASS FILTER 2 Q 0dB OR 6dB Q HB1 FIR 図 58.複素数／実数変換のブロック図 Rev. 0 Q 11752-049 Q 0dB OR 6dB － 36/64 － AD9680 データシート DDC の設定例 表 22 に、複数の DDC 設定例のレジスタ設定値を示します。 表 22.DDC の設定例 Chip Application Laye r One DDC Chip De cimation Ratio 2 DDC Input Type Complex DDC O utput Type Complex Bandwidth Pe r DDC 1 77% × f S Numbe r of Virtual Conve rte rs Re quire d (M) 2 Re gister Settings 2 Register 0x200 = 0x01 (one DDC; I/Q selected) Register 0x201 = 0x01 (chip decimate by 2) Register 0x310 = 0x83 (complex mixer; 0 dB gain; variable IF; complex outputs; HB1 filter) Register 0x311 = 0x04 (DDC I input = ADC Channel A; DDC Q input = ADC Channel B) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FT W and POW set as required by application for DDC 0 T wo DDCs 4 Complex Complex 38.5% × f S 4 Register 0x200 = 0x02 (two DDCs; I/Q selected) Register 0x201 = 0x02 (chip decimate by 4) Register 0x310, Register 0x330 = 0x80 (complex mixer; 0 dB gain; variable IF; complex outputs; HB2+HB1 filters) Register 0x311, Register 0x331 = 0x04 (DDC I input = ADC Channel A; DDC Q input = ADC Channel B) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FT W and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FT W and POW set as required by application for DDC 1 T wo DDCs 4 Complex Real 19.25% × f S 2 Register 0x200 = 0x22 (two DDCs; Q ignore selected) Register 0x201 = 0x02 (chip decimate by 4) Register 0x310, Register 0x330 = 0x89 (complex mixer; 0 dB gain; variable IF; real output; HB3 + HB2 + HB1 filters) Register 0x311, Register 0x331 = 0x04 (DDC I input = ADC Channel A; DDC Q input = ADC Channel B) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FT W and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FT W and POW set as required by application for DDC 1 Rev. 0 － 37/64 － AD9680 データシート Chip Application Laye r T wo DDCs Chip De cimation Ratio 4 DDC Input Type Real DDC O utput Type Real Bandwidth Pe r DDC 1 19.25% × f S Numbe r of Virtual Conve rte rs Re quire d (M) 2 Re gister Settings 2 Register 0x200 = 0x22 (two DDCs; Q ignore selected) Register 0x201 = 0x02 (chip decimate by 4) Register 0x310, Register 0x330 = 0x49 (real mixer; 6 dB gain; variable IF; real output; HB3+HB2+HB1 filters) Register 0x311 = 0x00 (DDC0 I Input = ADC Channel A; DDC0 Q Input = ADC Channel A) Register 0x331 = 0x05 (DDC 1 I Input = ADC Channel B; DDC 1 Q Input = ADC Channel B) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FT W and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FT W and POW set as required by application for DDC1 T wo DDCs 4 Real Complex 38.5% × f S 4 Register 0x200 = 0x02 (two DDCs; I/Q selected) Register 0x201 = 0x02 (chip decimate by 4) Register 0x310, Register 0x330 = 0x40 (real mixer; 6 dB gain; variable IF; complex output; HB2 + HB1 filters) Register 0x311 = 0x00 (DDC 0 I input = ADC Channel A; DDC 0 Q input = ADC Channel A) Register 0x331 = 0x05 (DDC 1 I input = ADC Channel B; DDC 1 Q input = ADC Channel B) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FT W and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FT W and POW set as required by application for DDC 1 Four DDCs 8 Real Complex 19.25% × f S 8 Register 0x200 = 0x03 (four DDCs; I/Q selected) Register 0x201 = 0x03 (chip decimate by 8) Register 0x310, Register 0x330, Register 0x350, Register 0x370 = 0x41 (real mixer; 6 dB gain; variable IF; complex output; HB3 + HB2 + HB1 filters) Register 0x311 = 0x00 (DDC 0 I input = ADC Channel A; DDC 0 Q input = ADC Channel A) Register 0x331 = 0x00 (DDC 1 I input = ADC Channel A; DDC 1 Q input = ADC Channel A) Register 0x351 = 0x05 (DDC 2 I input = ADC Channel B; DDC 2 Q input = ADC Channel B) Rev. 0 － 38/64 － AD9680 データシート Chip Application Laye r Chip De cimation Ratio DDC Input Type DDC O utput Type Bandwidth Pe r DDC 1 Numbe r of Virtual Conve rte rs Re quire d (M) Re gister Settings 2 Register 0x371 = 0x05 (DDC 3 I input = ADC Channel B; DDC 3 Q input = ADC Channel B) Register 0x314, Register 0x315, Register 0x320, Register 0x321 = FT W and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FT W and POW set as required by application for DDC 1 Register 0x354, Register 0x355, Register 0x360, Register 0x361 = FT W and POW set as required by application for DDC 2 Register 0x374, Register 0x375, Register 0x380, Register 0x381 = FT W and POW set as required by application for DDC 3 Four DDCs 16 Real Complex 9.625% × f S 8 Register 0x200 = 0x03 (four DDCs; I/Q selected) Register 0x201 = 0x04 (chip decimate by 16) Register 0x310, Register 0x330, Register 0x350, Register 0x370 = 0x42 (real mixer; 6 dB gain; variable IF; complex output; HB4 + HB3 + HB2 + HB1 filters) Register 0x311 = 0x00 (DDC 0 I input = ADC Channel A; DDC0 Q input = ADC Channel A) Register 0x331 = 0x00 (DDC 1 I input = ADC Channel A; DDC1 Q input = ADC Channel A) Register 0x351 = 0x05 (DDC 2 I input = ADC Channel B; DDC2 Q input = ADC Channel B) Register 0x371 = 0x05 (DDC 3 I input = ADC Channel B; DDC 3 Q input = ADC Channel B) Register 0x314, 0x315, 0x320, 0x321 = FT W and POW set as required by application for DDC 0 Register 0x334, Register 0x335, Register 0x340, Register 0x341 = FT W and POW set as required by application for DDC 1 Register 0x354, Register 0x355, Register 0x360, Register 0x361 = FT W and POW set as required by application for DDC 2 Register 0x374, Register 0x375, Register 0x380, Register 0x381 = FT W and POW set as required by application for DDC 3 1 fS = ADC サ ン プ ル ・レー ト。 記 載す る帯域 幅は、 −0.001 dB 以下 の通過帯域リッ プルと 100 dB 以 上の阻 止帯域 折り 返し除 去比を 提供し ます。 2 FTW レ ジ ス タ ま た は POW レ ジス タに対 するす べての 書込み が完了 した後 に、SP I また は SYSREF± ピ ン を使っ て NCO を同 期化す る必要 があり ます。 これ は、NCO の 正 し い 動 作のた めに必 要です 。 詳 細につ いては 、NCO 同期化 のセク ション を参照 してく ださい 。 Rev. 0 － 39/64 － AD9680 データシート デジタル出力 • JESD204B インターフェースの概要 CS = サンプルあたりのコントロール・ビット数 (AD9680 値 = 0、1、2、または 3) K = マルチフレームあたりのフレーム数 (AD9680 値 = 4、8、 12、16、20、24、28、または 32 ) S = シングル・コンバータ／フレーム・サイクルあたりの送 信サンプル数 (AD9680 値 = L、M、F、N΄に基づき自動的に 設定) HD = 高密度モード (AD9680 = L、M、F、 N΄に基づき自動的 に設定) CF = フレーム・クロック・サイクル／コンバータ・デバイス あたりの制御ワード数 (AD9680 値 = 0) AD9680 のデジタル出力は、JEDEC 標準 JESD204B データ・コ ンバータ用シリアル・インターフェースに準拠してデザインさ れています。JESD204B は、最大 12.5 Gbps レーン速度のシリア ル・インターフェースを使って AD9680 とデジタル処理デバイ スを接続するプロトコルです。LVDS を使用する JESD204B イン ターフェースの利点としては、データ・インターフェースの配 線に要するボード面積を削減し、コンバータとロジック・デバ イスのパッケージを小型化できることなどがあります。 • JESD204B の概要 図 59 に、AD9680 JESD204B リンクの簡略化したブロック図を 示します。デフォルトで、AD9680 は 2 個のコンバータと 4 個の レーンを使用するように設定されています。コンバータ A デー タは SERDOUT 0± および／または SERDOUT 1± に対する出力で、 コンバータ B は SE RDOUT 2± および／または SERDOUT 3±に対 する出力です。AD9680 では、両コンバータ出力をシングル・ レーンに対応させる、または A デジタル出力パスと B デジタル 出力パスの対応を変更するなどのその他の設定も可能です。こ れらのモードとその他のカスタマイズ・オプションは、SPI レ ジスタ・マップのクィック設定レジスタを使って設定されます。 JESD204B データ送信ブロックは、ADC からのパラレル・データ をフレームに変換し、8B/10B 符号化を行い、さらにオプションの スクランブリングを行ってシリアル出力データを形成します。 リンクの初期確立時に特別な制御文字を使用するレーン同期が サポートされています。その他の制御文字は、その後の同期を 維持 するデー タ・ストリーム内に組み込まれています。 JE SD204B レシーバは、シリアル・リンクを完成させるために 必要 です。 JESD204B イ ンターフ ェースの詳 細につい ては、 JESD204B 規格を参照してください。 AD9680 JESD204B データ送信ブロックは、1 つのリンクに対し て最大 2 個の物理的 ADC または最大 8 個の仮想コンバータ (DDC のイネーブル時) を対応させます。リンクは、1 個、2 個、 または 4 個の JESD204B レーンを使用するように設定すること ができます。JESD204B 仕様はリンクを定義する多数のパラメ ータを規定し、これらのパラメータは、JESD204B トランスミ ッタ (AD9680 出力) と JESD204B レシーバ(論理デバイス入力)の 間で一致する必要があります。 JESD204B リンクは、次のパラメータに従って規定されます。 • • • • • L = レーン／コンバータ・デバイス数 (リンクあたりのレー ン数)(AD9680 値 = 1、2、または 4) M = コンバータ／コンバータ・デバイス数 (リンクあたりの 仮想コンバータ数)(AD9680 値 = 1、2、4、または 8) F = 1 フレームあたりのオクテット数 (AD9680 値 = 1、2、4、 8、または 16) N΄ = サンプルあたりのビット数 (JESD204B ワード・サイ ズ)(AD9680 値 = 8 または 16) N = コンバータ分解能 (AD9680 値 = 7～16) Rev. 0 • • • デフォルトでは、AD9680 内で各コンバータからの 14 ビット・ コンバータ・ワードは、2 つのオクテット (8 ビットのデータ)に 分割されます。ビット 13 (MSB)～ビット 6 が最初のオクテット になります。2 つ目のオクテットは、ビット 5～ビット 0 (LSB) と 2 ビットのテール・ビットになります。テール・ビットには、 ゼロまたは擬似ランダム数シーケンスを設定することができま す。またテール・ビットは、範囲外、SYSREF±、または高速検 出出力を表すコントロール・ビットで置き換えることができま す。 得られた 2 つのオクテットをスクランブルすることができます。 ただし、スクランブルはオプションであり、同じデジタル・デ ータ・パターンを送信する際にスペクトル・ピークの発生を防 止するために使用することが推奨されます。スクランブラでは、 式 1 + x14 + x15 を使用した多項式ベースの自己同期アルゴリズム を採用しています。レシーバのデスクランブラは、スクランブ ラ多項式の自己同期バージョンです。 2 つのオクテットは、その後 8B/10B エンコーダで符号化されま す。8B/10B エンコーダは、8 ビットのデータ (オクテット)を取り 出してこれを 10 ビットのシンボルに符号化します。図 60 に、 ADC から 14 ビット・データを取り出し、テール・ビットを追加 し、2 つのオクテットをスクランブルし、これらのオクテットを 2 つの 10 ビット・シンボルに符号化する方法を示します。図 60 に、デフォルトのデータ・フォーマットを示します。 － 40/64 － AD9680 データシート CONVERTER 0 CONVERTER A INPUT ADC A MUX/ FORMAT (SPI REG 0x561, REG 0x564) CONVERTER B INPUT JESD204B LINK CONTROL (L.M.F) (SPI REG 0x570) LANE MUX AND MAPPING (SPI REG 0x5B0, REG 0x5B2, REG 0x5B3, REG 0x5B5, REG 0x5B6) ADC B SERDOUT0–, SERDOUT0+ SERDOUT1–, SERDOUT1+ SERDOUT2–, SERDOUT2+ SERDOUT3–, SERDOUT3+ 11752-050 CONVERTER 1 SYSREF± SYNCINB± 図 59.送信リンクの簡略化したブロック図―フル帯域幅モード (レジスタ 0x200 = 0x00) FRAME CONSTRUCTION SERIALIZER A5 A4 A3 A2 A1 A0 C0 C1 OCTET 1 MSB A13 A12 A11 A10 A9 A8 A6 LSB A7 (OPTIONAL) OCTET 0 TAIL BITS OCTET 0 JESD204B TEST PATTERNS (REG 0x573, REG 0x551 TO REG 0x558) MSB S7 S6 S5 S4 S3 S2 S1 LSB S0 S7 S6 S5 S4 S3 S2 S1 S0 8-BIT/10-BIT ENCODER a b a b c d e f g h i j SERDOUT0± SERDOUT1± i j i j a b SYMBOL0 SYMBOL1 a b c d e f g h i j 11752-051 SCRAMBLER 1 + x14 + x15 JESD204B SAMPLE CONSTRUCTION MSB A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 LSB A0 OCTET 1 ADC TEST PATTERNS (REG 0x550, REG 0x551 TO REG 0x558) ADC JESD204B TEST PATTERNS (REG 0x573, REG 0x574, REG 0x551 TO REG 0x558) JESD204B TEST PATTERNS (REG 0x571, REG 0x573, REG 0x551 TO REG 0x558) 図 60.ADC 出力データ・パス―データ・フレーミング TRANSPORT LAYER SAMPLE CONSTRUCTION FRAME CONSTRUCTION SCRAMBLER ALIGNMENT CHARACTER GENERATION 8-BIT/10-BIT ENCODER CROSSBAR MUX SERIALIZER Tx OUTPUT 11752-052 PROCESSED SAMPLES FROM ADC PHYSICAL LAYER DATA LINK LAYER SYSREF± SYNCINB± 図 61.データ・フロー 機能概要 データ・リンク・レイヤー 図 61 のブロック図に、JESD204B ハードウェアを経由するサン プル入力から物理出力までのデータ・フローを示します。この 処理は、通信システムの抽象レイヤーの説明に広く使われてい るオープン・ソース・イニシアティブ (OSI) モデルから導出さ れるレイヤーに分割することができます。これらのレイヤーは、 トランスポート・レイヤー、データ・リンク・レイヤー、物理 レイヤー (シリアライザと出力ドライバ)です。 データ・リンク・レイヤーには、リンクを介してデータを渡す 低レベルの機能があります。これらの機能としては、オプショ ンのデータ・スクランブリング、マルチチップ同期／レーン・ アライメント／モニタリング用の制御文字の挿入、8 ビット・ オクテットの 10 ビット・シンボルへの符号化などがあります。 また、データ・リンク・レイヤーには、初期レーン・アライメ ント・シーケンス (ILAS)を送信する機能もあります。これには、 トランスポート・レイヤーで設定値を確認する際にレシーバが 使用するリンク設定データが含れます。 トランスポート・レイヤー トランスポート・レイヤーでは、データ (サンプルとオプション のコントロール・ビットで構成)を JESD204B フレームへパッキ ングします。このフレームは 8 ビット・オクテットに対応しま す。これらのオクテットはデータ・リンク・レイヤーに送られ ます。トランスポート・レイヤーのマッピングは、リンク・パ ラメータから導出された規則で制御されます。必要な場合、ギ ャップを埋めるためテール・ビットが追加されます。次式を使 って、サンプル (JESD204B ワード)内のテール・ビット数を求 めることができます。 T = N΄ – N – CS Rev. 0 物理レイヤー 物理レイヤーは、シリアル・クロック・レートでクロック駆動 される高速回路で構成されます。このレイヤーでは、並列デー タが 1 レーン、2 レーン、または 4 レーンの高速差動シリア ル・データに変換されます。 JESD204B リ ンクの確立 AD9680 の JESD204B トランスミッタ (T x) インターフェースは、 JEDEC 標準 204B (July 2011 specification)で規定されるサブクラ ス 1 内で動作します。リンク確立処理は、コード・グループ同 期および SYNCINB±、初期レーン・アライメント・シーケンス、 ユーザー・データおよびエラー訂正の各ステップに分割されま す。 － 41/64 － AD9680 データシート コード・グループ同期 (CGS)および SYNCINB± 初期レーン・アライメント・シーケンス (ILAS) JE SD204B レシーバがデータ・ストリーム内で 10 ビット・シン ボルと 10 ビット・シンボルの間の境界を見つける処理が CGS です。CGS フェーズでは、JESD204B 送信ブロックは/K28.5/ 文 字を送信します。レシーバは、クロックとデータの再生 (CDR) 技術を使って入力データ・ストリーム内で/K28.5/ 文字を探す必 要があります。 ILAS フェーズは CGS フェーズの後に続き、次の LMFC 境界か ら開始されます。ILASは 4 個のマルチフレームで構成され、/R/ 文字が開始を、/A/ 文字が終わりを、それぞれ示します。ILAS は、/R/ 文字とそれに続く 0 から 255 のランプ・データ(1 マルチ フレーム分)を送信することにより開始されます。2 番目のマル チフレームで、3 番目の文字で始まるリンク設定データが送信 されます。2 番目の文字は、リンク設定データが次に続くこと を確認する/Q/ 文字です。すべての不定データ・スロットにはラ ンプ・データが詰められます。ILAS シーケンスは、スクランブ ルされません。 レシーバは、AD9680 の SYNCINB± ピンをロー・レベルにして 同期要求を発行します。次に JESD204B Tx は /K/ 文字の送信を 開始します。レシーバが同期化された後、少なくとも 4 個の連 続する /K/ シンボルの受信を待ちます。そして SYNCINB±のア サートを解除します。次に、AD9680 は次のローカル・マルチ フレーム・クロック (LMFC) の境界で ILASを送信します。 コード・グループ同期フェーズの詳細については、JEDEC 標準 JE SD204B、July 2011 のセクション 5.3.3.1 を参照してください。 SYNCINB± ピ ン 動作も、 SPI から制御すること ができます。 SYNCINB± 信号は、デフォルトで差動 LVDS モード信号になっ て い ます が、 シン グル エン ドで 駆動 する こと もで きま す。 SYNCINB± ピン動作の設定については、レジスタ 0x572 を参照 してください。 ILAS シーケンスの構成を図 62 に示します。4 個のマルチフレ ームには次が含まれます。 • • • • K K R D D A R Q C C D D A R D マルチフレーム 1。 /R/ 文字(/K28.0/)で開始され、/A/ 文字 (/K28.3/)で終わります。 マルチフレーム 2。 /R/ 文字で開始され、/Q/(/K28.4/)文字、14 個の設定オクテットのリンク設定パラメータ (表 23 参照)が 続き、/A/ 文字で終ります。多くのパラメータ値は、値− 1 の表記法を使用します。 マルチフレーム 3。 /R/ 文字(/K28.0/)で開始され、/A/ 文字 (/K28.3/)で終わります。 マルチフレーム 4。 /R/ 文字(/K28.0/)で開始され、/A/ 文字 (/K28.3/)で終わります。 D A R D D A D START OF ILAS START OF LINK CONFIGURATION DATA START OF USER DATA 図 62.初期レーン・アライメント・シーケンス Rev. 0 － 42/64 － 11752-053 END OF MULTIFRAME AD9680 データシート ユーザー・データおよびエラー検出 初期レーン・アライメント・シーケンスが完了した後に、ユー ザー・データが送信されます。通常、1 のフレーム内では、す べての文字がユーザー・データと見なされますが、フレーム・ クロックとマルチフレーム・クロック同期をモニタするために、 データが所定の条件を満たすとき、文字を/F/または/A/ アライ メント文字で置き換えるメカニズムがあります。これらの条件 は、非スクランブル・データとスクランブル・データに対して 異なります。デフォルトで、スクランブリング動作はイネーブ ルされていますが、SPI を使ってディスエーブルすることができ ます。 スクランブル・データの場合 、フレームの終わりのすべての 0xFC 文字が /F/で置換えられ、マルチフレームの終わりのすべ て の 0xFD 文字が /A/で 置換えられます。 JESD204B レ シーバ (Rx)は、受信データ・ストリーム内で/F/文字と/A/ 文字を調べて、 これらが予想する位置で発生していることを確認します。予想 しない/F/文字または/A/ 文字を見つけると、レシーバはダイナ ミック再アライメントを使用してこの状況に対処します。すな わち 4 フレームより長い間 SYNCINB± 信号をアサートして再同 期を開始します。非スクランブル・データの場合、後続の 2 フ レームの最終文字が一致すると、2 番目の文字がフレームの最 後の場合は /F/ で、マルチフレームの最後の場合は/A/で、それ ぞれ置換えられます。 アライメント文字の挿入は、SPI を使って変更することができ ます。フレーム・アライメント文字の挿入 (FACI) は、デフォル トでイネーブルされています。リンク制御の詳細については、 メモリ・マップのセクションのレジスタ 0x571 を参照してくだ さい。 8B/10B エンコーダ 8B/10B エンコーダは、8 ビット・オクテットを 10 ビット・シン ボルへ変換し、必要に応じて制御文字をストリームに挿入しま す 。 JESD204B で使 用され る制御 文字を表 23 に示し ます。 8B/10B エンコーディングでは、複数のシンボル間で同数の 1 と 0 を使うことにより信号の DC バランスを保証します。 8B/10B インターフェースには、SPI から制御できるオプション があります。これらの動作には、バイパスと反転が含まれます。 これらのオプションは、デジタル・フロントエンド (DFE)評価 用のトラブルシュート・ツールです。8B/10B エンコーダの設定 に つ いて は 、メ モリ ・ マッ プの セ クシ ョ ンの レジ スタ 0x572[2:1]を参照してください。 表 23.JESD204B で使用される AD9680 制御文字 Abbre viation /R/ /A/ /Q/ /K/ /F/ 1 Control Symbol /K28.0/ /K28.3/ /K28.4/ /K28.5/ /K28.7/ 8-Bit Value 000 11100 011 11100 100 11100 101 11100 111 11100 10-Bit Value, RD1 = −1 001111 0100 001111 0011 001111 0100 001111 1010 001111 1000 RD = running disparity。 Rev. 0 － 43/64 － 10-Bit Value, RD1 = +1 110000 1011 110000 1100 110000 1101 110000 0101 110000 0111 De scription Start of multiframe Lane alignment Start of link configuration data Group synchronization Frame alignment AD9680 データシート 物理レイヤー (ドライバ)出力 デジタル出力、タイミング、制御 SERDOUTx+ 100Ω VRXCM 100Ω DIFFERENTIAL 0.1µF TRACE PAIR 50Ω 50Ω SERDOUTx+ 100Ω RECEIVER OR SERDOUTx– 11752-054 0.1µF OUTPUT SWING = 300mV p-p VCM = VRXCM RECEIVER OUTPUT SWING = 300mV p-p VCM = DRVDD/2 11752-055 SERDOUTx– 各レシーバ入力に 100 Ω の差動終端抵抗を接続すると、レシー バで公称振幅 300 mV p-p が得られます (図 63 参照)。あるいは、 シングルエンド 50 Ω 終端を使用することもできます。シングル エンド終端を使用する場合、終端電圧は DRVDD/2 になります。 そうでない場合は、0.1 μF の AC 結合コンデンサを使ってシング ルエンド電圧を終端することができます。 DRVDD 100Ω DIFFERENTIAL TRACE PAIR DRVDD AD9680 の物理レイヤーは、JEDEC 標準 JESD204B、July 2011 で規定されるドライバで構成されています。デフォルトで、差 動デジタル出力がパワーアップします。ドライバでは 100 Ω の ダイナミック内部終端を使って、不要な反射を小さくしていま す。 図 64.DC 結合デジタル出力終端の例 遠端でレシーバ終端がない場合、または差動パターン配線が良 くない場合には、タイミング誤差が発生します。このようなタ イミング誤差を防止するため、パターン長を 6 インチ以下に抑 え、差動出力パターンを同じ長さで互いに近い配置にすること が推奨されます。 図 65 と図 66 に、それぞれ 10 Gbps と 6 Gbp s で動作する AD9683 の 1 レーンについて、デジタル出力データ・アイ、時間インター バル誤差 (TIE) ジッタ・ヒストグラム、バスタブカーブの例を示 します。出力データのデフォルト・フォーマットは 2 の補数で す。出力データ・フォーマットを変更するときは、メモリ・マ ップのセクション(表 29 のレジスタ 0x561)を参照してください。 ディエンファシス 図 63 .AC 結合デジタル出力終端の例 AD9680 デジタル出力はカスタム ASIC と FPGA のレシーバにイ ンターフェースできるため、ノイズの多い環境で優れたスイッ チング性能を提供することができます。1 本の 100 Ω の終端抵抗 をできるだけレシーバ入力の近くに接続した 1 対１回路の使用 が 推 奨 さ れま す 。 デジ タ ル 出力 の 同 相モ ー ド は、 1.2 V の DRVDD 電源の 1/2 に (VCM = 0.6 V)自動的にバイアスされます。 出力とレシーバ・ロジックの DC 結合については、図 64 を参照 してください。 ディエンファシスを使うと、相互接続挿入損失が JESD204B 仕 様を満たさない状態で、レシーバ・アイ・ダイアグラム・マス クを満足させることができます。ディエンファシス機能は、挿 入損失が大きいためレシーバがクロックを再生できないときに のみ使用してください。通常の状態では、消費電力削減のため この機能をディスエーブルしています。さらに、短いリンクで 大き過ぎるディエンファシス値を設定／イネーブルすると、レ シーバ・アイ・ダイアグラムは失敗します。電磁干渉 (EMI)が 大きくなるので、ディエンファシスの設定は注意深く行ってく ださい。詳細については、メモリ・マップのセクション (表 29 のレジスタ 0x5C1～レジスタ 0x5C5 )を参照してください。 位相ロック・ループ 位相ロック・ループ (PLL)は、JESD204B レーン・レートで動作 するシリアライザ・クロックを発生するために使います。PLL ロックのステータスは、PLL ロック・ステータス・ビット (レジ スタ 0x56F、ビット 7)で調べることができます。この読出し専 用ビ ットを使うと 、ユーザーは特定のセットアップに対して PLL がロックしたか否かを知ることができます。ESD204B レー ン・レート制御(レジスタ 0x56E ビット 4)をレーン・レートに対 応して設定する必要があります。 Rev. 0 － 44/64 － AD9680 データシート 11752-056 Tx EYE MASK 図 65.AD9680 デジタル出力のデータ・アイ、ヒストグラム、バスタブ・カーブ、外付け 100 Ω 終端、10 Gbps 11752-057 Tx EYE MASK 図 66.デジタル出力のデータ・アイ、ヒストグラム、バスタブ・カーブ、外付け 100 Ω 終端、6 Gbps JESD204B TX コ ンバータのマッピング AD9680 デザインでは、様々なチップ動作モードをサポートす るため、各サンプル・ストリーム (実数または I/Q) を別々の仮 想コンバータから発生したものとして扱います。I/Q サンプルは 常に、対として I サンプルを最初の仮想コンバータに、Q サン プルを 2 番目の仮想コンバータに、それぞれマッピングします。 このトランスポート・レイヤー・マッピングでは、次のいずれ の場合でも仮想コンバータ数は同じです。 • • 1 個の実数コンバータとデジタル・ダウン・コンバータ・ブ ロックを使用して I/Q 出力を発生する 1 個のアナログ・ダウン変換と 2 個の実数コンバータを使用 して I/Q 出力を発生する Rev. 0 図 67 に、I/Q トランスポート・レイヤー・マッピングに対して 説明した 2 つの場合のブロック図を示します。 AD9680 の JESD204B T x ブロックは、最大 4 個の DDC ブロック をサポートします。各 DDC ブロックは、複素数データ成分 (実 数 + 虚数)に対しては 2 つのサンプル・ストリーム(I/Q)を、実数 (I) データに対しては 1 つのサンプル・ストリームを、それぞれ 出力します。JESD204B インターフェースは、DDC 構成に応じ て最大 8 個の仮想コンバータを使用するように設定することがで きます。 図 68 に、複素数出力を使用する場合の仮想コンバータ と DDC 出力との関係を示します。表 24 に、チャンネル・スワ ッピングをディスエーブルした場合の各チップ動作モードに対 する仮想コンバータのマッピングを示します。 － 45/64 － AD9680 データシート DIGITAL DOWNCONVERSION M=2 I CONVERTER 0 REAL ADC REAL DIGITAL DOWN CONVERSION JESD204B Tx L LANES JESD204B Tx L LANES Q CONVERTER 1 I/Q ANALOG MIXING M=2 I 90° PHASE Σ Q Q CONVERTER 1 ADC 11752-058 REAL I CONVERTER 0 ADC 図 67.I/Q トランスポート・レイヤーのマッピング ADC A SAMPLING AT fS REAL/I REAL/Q REAL/I REAL/Q I/Q CROSSBAR MUX REAL/I REAL/Q REAL/Q ADC B SAMPLING AT fS REAL/I REAL/Q DDC 0 I I Q Q DDC 1 I I Q Q DDC 2 I I Q Q DDC 3 I I Q Q REAL/I CONVERTER 0 Q CONVERTER 1 REAL/I CONVERTER 2 Q CONVERTER 3 OUTPUT INTERFACE REAL/I CONVERTER 4 Q CONVERTER 5 REAL/I CONVERTER 6 Q CONVERTER 7 11752-059 REAL/I 図 68.DDC および仮想コンバータのマッピング 表 24.仮想コンバータのマッピング Number of Virtual Converters Supported 1 to 2 Chip O pe rating Mode (0x200 [1:0]) Full bandwidth mode (0x0) Chip Q Ignore (0x200 , Bit 5) Real or complex (0x0) 1 One DDC mode (0x1) 2 One DDC mode (0x1) T wo DDC mode (0x2) Real (I only) (0x1) Complex (I/Q) (0x0) Real (I Only) (0x1) Complex (I/Q) (0x0) Real (I Only) (0x1) Complex (I/Q) (0x0) 2 4 4 8 Rev. 0 T wo DDC mode (0x2) Four DDC mode (0x3) Four DDC mode (0x3) Virtual Conve rte r Mapping 0 ADC A samples 1 ADC B samples 2 Unused 3 Unused 4 Unused 5 Unused 6 Unused 7 Unused DDC 0 I samples Unused Unused Unused Unused Unused Unused Unused DDC 0 I samples DDC 0 I samples DDC 0 Q samples DDC 1 I samples Unused Unused Unused Unused Unused Unused Unused Unused Unused Unused Unused Unused DDC 0 I samples DDC 0 I samples DDC 0 Q samples DDC 1 I samples DDC 1 I samples DDC 2 I samples DDC 1 Q samples DDC 3 I samples Unused Unused Unused Unused Unused Unused Unused Unused DDC 0 I samples DDC 0 Q samples DDC 1 I samples DDC 1 Q samples DDC 2 I samples DDC 2 Q samples DDC 3 I samples DDC 3 Q samples － 46/64 － AD9680 データシート デシメーション比 (DCM)は、レジスタ 0x201 に設定されるパラ メータです。 JESD204B リ ンクの設定 AD9680 は 1 本の JESD204B リンクを持っています。このデバイ スでは、JESD04B クィック設定レジスタ (レジスタ 0x570)を使 って JESD204B リンクを設定する容易な方法を提供します。シ リアル出力 (SERDOUT 0±～SE RDOUT 3±)は、1 本の JESD204B リンクの一部と見なされます。リンクのセットアップを決める 基本パラメータは、 • • • 次のステップに従って出力を設定することができます。 1. 2. 3. 4. 5. リンクあたりのレーン数 (L) リンクあたりのコンバータ数 (M) フレームあたりのオクテット数 (F) 6. リンクをパワーダウンさせます。 クィック設定オプションを選択します。 詳細オプションを設定します。 出力レーン・マッピング (オプション)を設定します。 その他のドライバ設定オプションを設定します(オプショ ン)。 リンクをパワーアップさせます。 内蔵 DDC を内蔵デジタル処理のために使う場合、M は仮想コ ンバータ数を表します。仮想コンバータ・マッピングのセット アップを図 68 に示します。 計算したレーン・ライン・レートが 6.25 Gbp s より小さい場合は、 低ライン・レート・オプションを選択します。これは、値 0x10 をレジスタ 0x56E に書込むと実行されます。 JE SD204B 仕様で許容される最大レーン・レートは 12.5 Gbps で す。レーン・ライン・レートと JESD204B パラメータの関係は、 次式で表されます。 表 25 と表 26 に、与えられた仮想コンバータ数に対して N΄ = 16 と N΄ = 8 をサポートする JESD204B 出力設定を示します。与え られた設定に対してシリアル・ライン・レートが 3.125 Gbps～ 12.5 Gbps のサポート範囲内となるように注意してください。 10 M × N '× × f OUT 8 LaneLineRate = L ここで、 f OUT = f ADC _CLOCK DecimationRatio 表 25.N΄=16 に対する JESD204B 出力設定 Number of Virtual Converters Supported (Same Value as M) 1 2 4 8 JESD204B Transport Laye r Se ttings 2 JESD204B Quick Configuration (0x570) 0x01 0x40 0x41 0x80 0x81 0x0A 0x49 0x88 0x89 JESD204B Serial Line Rate1 20 × f OUT 10 × f OUT 10 × f OUT 5 × f OUT 5 × f OUT 40 × f OUT 20 × f OUT 10 × f OUT 10 × f OUT L 1 2 2 4 4 1 2 4 4 M 1 1 1 1 1 2 2 2 2 F 2 1 2 1 2 4 2 1 2 S 1 1 2 2 4 1 1 1 2 HD 0 1 0 1 0 0 0 1 0 N 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 N΄ 16 16 16 16 16 16 16 16 16 CS 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 0x13 0x52 0x91 0x1C 0x5B 0x9A 80 × f OUT 40 × f OUT 20 × f OUT 160 × f OUT 80 × f OUT 40 × f OUT 1 2 4 1 2 4 4 4 4 8 8 8 8 4 2 16 8 4 1 1 1 1 1 1 0 0 0 0 0 0 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 8 to 16 16 16 16 16 16 16 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 0 to 3 K3 Only valid K values that are divisible by 4 are supported 1 fOUT = 出 力 サ ン プル ・レー ト = ADC サ ンプ ル・レ ート/チッ プ・デ シメー ション 比。 JESD204B シリ アル・ ライン ・レー トは 3125 Mbps 以上 でかつ 12,500 Mbps 以下で あ る 必 要 が ありま す。シ リアル ・ライ ン・レ ートが 12.5 Gbps 以 下でか つ 6.25 Gbps 以上の 場合、 低ラ イン・ レート ・モー ドをデ ィスエ ーブル する必 要があ ります (0x56E の ビ ッ ト 4 に 0x0 を設 定)。 シリ アル・ ライン ・レー トが 6.25 Gbps 以下 でかつ 3.125 Gbps 以上 の場合 、 低 ライン ・レー ト・モ ードを イネー ブルす る必要があ り ま す (0x56E の ビッ ト 4 に 0x1 を 設定 )。 2 JESD204B ト ラ ン ス ポー ト・レ イヤー の説明 は、JESD204B 概要 のセク ション に記載 してあ ります 。 3 F = 1 の 場 合 、 K = 20、 24、28、32。 F = 2 の 場合、 K = 12、16、 20、24、28、 32。F = 4 の 場 合、 K = 8、 12、16、 20、24、28、 32。F = 8 か つ F = 16 の 場合、 K = 4、8、 12、 16、 20、24、 28、32。 Rev. 0 － 47/64 － AD9680 データシート 表 26.N΄=8 に対する JESD204B 出力設定 Number of Virtual Converters Supported (Same Value as M) 1 2 JESD204B Transport Laye r Se ttings 2 JESD204B Quick Configuration (0x570) 0x00 0x01 0x40 0x41 Se rial Line Rate 1 10 × f OUT 10 × f OUT 5 × f OUT 5 × f OUT L 1 1 2 2 M 1 1 1 1 F 1 2 1 2 S 1 2 2 4 HD 0 0 0 0 N 7 to 8 7 to 8 7 to 8 7 to 8 N΄ 8 8 8 8 CS 0 to 1 0 to 1 0 to 1 0 to 1 0x42 0x80 0x81 5 × f OUT 2.5 × f OUT 2.5 × f OUT 2 4 4 1 1 1 4 1 2 8 4 8 0 0 0 7 to 8 7 to 8 7 to 8 8 8 8 0 to 1 0 to 1 0 to 1 0x09 0x48 0x49 0x88 20 × f OUT 10 × f OUT 10 × f OUT 5 × f OUT 1 2 2 4 2 2 2 2 2 1 2 1 1 1 2 2 0 0 0 0 7 to 8 7 to 8 7 to 8 7 to 8 8 8 8 8 0 to 1 0 to 1 0 to 1 0 to 1 0x89 0x8A 5 × f OUT 5 × f OUT 4 4 2 2 2 4 4 8 0 0 7 to 8 7 to 8 8 8 0 to 1 0 to 1 K3 Only valid K values which are divisible by 4 are supported 1 fOUT = 出 力 サ ン プル ・レー ト = ADC サ ンプ ル・レ ート/チッ プ・デ シメー ション 比。 JESD204B シリ アル・ ライン ・レー トは 3125 Mbps 以上 でかつ 12,500 Mbps 以下で あ る 必 要 が ありま す。シ リアル ・ライ ン・レ ートが 12.5 Gbps 以 下でか つ 6.25 Gbps 以上の 場合、 低ラ イン・ レート ・モー ドをデ ィスエ ーブル する必 要があ ります (レ ジ ス タ 0x56E のビ ット 4 に 0x0 を設 定)。 シ リア ル・ラ イン・ レート が 6.25 Gbps 以下で かつ 3.125 Gbps 以上の 場合、 低ラ イン・ レート ・モードをイネーブルする 必 要 が あ り ます (レ ジス タ 0x56E のビッ ト 4 に 0x1 を 設定 )。 2 JESD204B ト ラ ン ス ポー ト・レ イヤー の説明 は、JESD204B 概要 のセク ション に記載 してあ ります 。 3 F = 1 の 場 合 、 K = 20、 24、28、32。 F = 2 の 場合、 K = 12、16、 20、24、28、 32。F = 4 の 場 合、 K = 8、 12、16、 20、24、28、 32。F = 8 か つ F = 16 の 場合、 K = 4、8、 12、 16、 20、24、 28、32。 与えられたチップ・モードに対して有効な JESD204B トランス ポート・レイヤー設定を説明する 2 つの例については、例 1: フ ル帯域幅モード のセクションと例 2: DDC オプション付の ADC (2 個の ADC と 4 個の DDC) のセクションを参照してください。 CMOS FAST DETECTION REAL/I 例 1: フル帯域幅モード チップ・アプリケーション・モード = フル帯域幅モード (図 69 参照)。 CONVERTER 0 JESD204B TRANSMIT INTERFACE 2 個の 14 ビット・コンバータは 1000 MSPS フル帯域幅アプリケーション・レイヤー・モード デシメーションなし REAL/Q 14-BIT AT 1Gbps CONVERTER 1 FAST DETECTION JESD204B 出力設定: • • 2 個の仮想コンバータが必要 (表 25 参照) 出力サンプル・レート (fOUT) = 1000/1 = 1000 MSPS CMOS JE SD204B でサポートされる出力設定 (表 25)には次が含まれま す: • • • • • • L JESD204B LANES AT UP TO 12.5Gbps N΄ = 16 ビット N = 14 ビット L = 4、M = 2、F = 1、または L = 4、M = 2、F = 2 (クィック 設定 = 0x80 または 0x81) CS = 0～2 K = 32 出力シリアル・ライン・レート = レーンあたり 10 Gbps、低 ライン・レート・モードをディスエーブル 図 69.フル帯域幅モード 例 2: DDC オプション付の ADC (2 個の ADC と 4 個の DDC) チップ・アプリケーション・モード = 4 DDC モード(図 70 参照)。 • • • • 2 個の 14 ビット・コンバータは 1MSPS 複素数出力 (I/Q)付の 4 つの DDC アプリケーション・レイヤ ー・モード チップ・デシメーション比 = 16 DDC デシメーション比 = 16 (表 14 参照)。 JESD204B 出力設定: • • Rev. 0 11752-060 • • • 14-BIT AT 1Gbps － 48/64 － 仮想コンバータが必要 = 8 (表 25 参照) 出力サンプル・レート (fOUT) = 1000/16 = 62.5 MSPS AD9680 データシート JESD204B でサポートする出力設定 (表 25 参照): • • • • • • L = 1 の場合、低ライン・レート・モードをディスエーブル。L = 2 の場合、低ライン・レート・モードをイネーブル。 N΄ = 16 ビット N = 14 ビット L = 1、M = 8、F = 16、または L = 2、M = 8、F = 8 (クィック 設定 = 0x1C または 0x5B) CS = 0～1 K = 32 出力シリアル・ライン・レート = レーンあたり 10 Gbps (L = 1) またはレーンあたり 5 Gbps (L = 2) REAL ADC A SAMPLING AT fS REAL/I REAL/Q 例 2 に、AD9680 のデジタルおよびレーン設定の柔軟性を示しま す。サンプル・レートは 1 GSPSですが、受信デバイスの I/O 速 度能力に応じて、すべての出力は 1 レーンまたは 2 レーンに組 み合わされます。 DDC 0 I CONVERTER 0 Q CONVERTER 1 DDC 1 I CONVERTER 2 Q CONVERTER 3 DDC 2 I CONVERTER 4 Q CONVERTER 5 DDC 3 I CONVERTER 6 Q CONVERTER 7 I/Q CROSSBAR MUX REAL/I SYSREF ADC B SAMPLING AT fS REAL/Q 11752-061 REAL SYNCHRONIZATION CONTROL CIRCUITS 図 70.2 個の ADC と 4 個の DDC モード Rev. 0 L JESD204B LANES UP TO 12.5Gbps L JESD204B LANES AT UP TO 12.5Gbps － 49/64 － AD9680 データシート シリアル・ポート・インターフェース AD9680 の SPI を使うと、ADC 内部の構造化されたレジスタ・ スペースを介してコンバータの特定の機能または動作を設定す ることができます。SPI を使うと、アプリケーションに応じて、 柔軟性とカスタマイズ性が向上します。シリアル・ポートを介 してアドレスがアクセスされ、ポートを介して読み書きするこ とができます。メモリは、バイトで構成されており、さらにフ ィールドに分割できます。これらのフィールドは、メモリ・マ ップのセクションに記載します。動作の詳細については、Serial Control Interface Standard (Rev. 1.0)を参照してください。 SPI を使う設定 この ADC の SPI は、SCLK ピン、SDIO ピン、CSB ピンの 3 本 のピンにより定義されます( 表 27 参照)。SCLK (シリアル・クロ ック)ピンは、ADC に対する読出し／書込みデータの同期に使 用されます。SDIO (シリアル・データ入力／出力)ピンは 2 つの 機能で共用されるピンであり、内部 ADC メモリ・マップ・レジ スタに対するデータの送受信に使われます。CSB (チップ・セレ クト・バー)はアクティブ・ローのコントロール信号であり、読 出しサイクルと書込みサイクルをイネーブル／ディスエーブル します。 表 27.シリアル・ポート・インターフェース・ピン Pin SCLK SDIO CSB Function Serial clock. T he serial shift clock input, which is used to synchronize serial interface, reads, and writes. Serial data input/output. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active low control that gates the read and write cycles. CSB の立下がりエッジと SCLK の立上がりエッジの組み合わせ により、フレームの開始が指定されます。シリアル・タイミン グの例とその定義を図 4 と表 5 に示します。 CSB を使用するその他のモードもあります。CSB はロー・レベ ルに固定することができ、これによりデバイスが常時イネーブ ルされます。これはストリーミングと呼ばれます。CSB をバイ ト間でハイ・レベルに維持して外部タイミングを延ばすことが できます。 CSB を ハイ・レベルに固定すると、 SPI 機能はハ イ・インピーダンス・モードになります。このモードではすべ ての SPI ピンは 2 つ目の機能になります。 すべてのデータは 8 ビット・ワードで構成されます。シリア ル・データの各バイトの先頭ビットは、読出しコマンドまたは 書込みコマンドのいずれが発行されたかを表示します。これに より、SDIO ピンが入力から出力へ方向を変えることができます。 命令フェーズでは、ワード長の他に、シリアル・フレームが読 出し動作または書込み動作のいずれであるかを指定します。こ れにより、シリアル・ポートをチップへの書込みまたは内蔵メ モリ値の読出しに使うことができます。命令がリードバック動 作の場合、リードバックを実行すると、SDIO ピンの方向がシリ アル・フレーム内の該当するポイントで入力から出力へ変わり ます。 データは、MSB ファースト・モードまたは LSB ファースト・モ ードで送信することができます。MSB ファーストはパワーアッ プ時のデフォルトであり、SPI ポート設定レジスタを使って変 えることができます。この機能およびその他の機能の詳細につ いては、Serial Control Interface Standard (Rev. 1.0)を参照してくだ さい。 ハードウェア・インターフェース 表 27 に示すピンにより、ユーザー書込みデバイスと AD9680 の シリアル・ポートとの間の物理インターフェースが構成されて います。SCLK ピンと CSB ピンは、SPI インターフェースを使 用するときは入力として機能します。SDIO ピンは双方向で、書 込みフェーズでは入力として、リードバック時は出力として、 それぞれ機能します。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、AN-812 アプリケーション・ノート「 MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な区間では、 SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は、一般に ADC クロックに 非同期であるため、これらの信号からのノイズがコンバータ性 能を低下させることがあります。内蔵 SPI バスを他のデバイス に対して使う場合には、このバスと AD9680 との間にバッファ を設けて、クリティカルなサンプリング区間にコンバータ入力 でこれらの信号が変化することを防止することが必要になりま す。 SPI からアクセス可能な機能 表 28 に、SPI からアクセスできる一般的な機能の簡単な説明を 示 し ます 。こ れらの 機能に ついて は、 Serial Control Interface Standard (Rev. 1.0)を参照してください。AD9680 デバイスに固有 な機能はメモリ・マップのセクションで説明します。 表 28.SPI を使ってアクセスできる機能 Fe ature Name Mode Clock DDC T est Input/Output Output Mode SERDES Output Setup Rev. 0 De scription Allows the user to set either power-down mode or standby mode. Allows the user to access the clock divider via the SPI. Allows the user to set up decimation filters for different applications. Allows the user to set test modes to have known data on output bits. Allows the user to set up outputs. Allows the user to vary SERDES settings such as swing and emphasis. － 50/64 － AD9680 データシート メモリ・マップ ロジック・レベル メモリ・マップ・レジスタ・テーブルの読出し ロジック・レベルは次のように定義します。 メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは、アナログ・デバ イセズ SPI レジスタ (レジスタ 0x000～レジスタ 0x00D)、ADC 機 能レジスタ (レジスタ 0x015～レジスタ 0x24C)、DDC 機能レジス タ (レジスタ 0x300～レジスタ 0x387)、デジタル出力およびテス ト・モード・レジスタ (レジスタ 0x550～レジスタ 0x5C5)の 4 つ のセクションに分割されます。 表 29 (メモリ・マップのセクション参照) には、各 16 進アドレス に対するデフォルトの 16 進値が記載してあります。先頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になります。例えば、 アドレス 0x561 の出力モード・レジスタは、16 進デフォルト値 0x01 を持ちます。これは、ビット 0 = 1 で、残りのビットはすべ て 0 であることを意味します。この設定値は、デフォルトの出 力フォーマット値で 2 の補数です。この機能およびその他の機 能の詳細については、表 29 を参照してください。 未使用ロケーション 表 29 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスでは現在サポートされていません。デフ ォルト値が別に設定されていない限り、有効アドレス・ロケーシ ョンの未使用ビットには 0 を書込んでください。アドレス・ロ ケーションの一部が未使用の場合にのみ、これらのロケーショ ンへの書込みが必要です(たとえばアドレス 0x561)。アドレス・ ロケーション全体が未使用の場合(たとえばアドレス 0x13)、この アドレス・ロケーションに対しては書込みを行わないでください。 デフォルト値 AD9680 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブル(表 29)に記載してあります。 Rev. 0 • 「ビットをセットする」は、「ビットをロジック 1 に設定す る」または「ビットにロジック 1 を書込む」と同じ意味で す。 • 「ビットをクリアする」は、「ビットをロジック 0 に設定す る」または「ビットにロジック 0 を書込む」と同じ意味で す。 • X は don’t care ビットを表します。 チャンネル固有のレジスタ 入力終端(レジスタ 0x016)のような幾つかのチャンネル・セット アップ機能は、チャンネルごとに異なる設定が可能です。これ らの場合、チャンネル・アドレス・ロケーションは、内部で各 チャンネルにコピーされます。これらのレジスタとビットは、 表 29 でローカルと表示されています。これらのローカル・レジ スタとビットをアクセスするときは、レジスタ 0x008 内のチャ ンネル A またはチャンネル B の該当するビットをセットします。 両ビットがセットされている場合は、後続の書込みは両チャン ネルのレジスタに対して行われます。読出しサイクルでは、チ ャンネル A またはチャンネル B の一方のみをセットして、2 つ のレジスタの内の 1 つを読出す必要があります。SPI 読出しサイ クルで両ビットがセットされ ていると、デバイスはチャンネ ル A の値を返します。表 29 でグローバルと表示されているレジ スタとビットは、デバイス全体またはチャンネル間で独立な設定 が許容されていないチャンネル機能に対して有効です。レジスタ 0x005 内の設定は、グローバルなレジスタとビットに影響を与 えません。 SPI のソフト・リセット レジスタ 0x000 に 0x81 を書込んでソフト・リセットを発行した 後、AD9680 は回復に 5 ms を要します。アプリケーションのセ ットアップ用に AD9680 を設定するときは、ソフト・リセット のアサートからデバイス・セットアップの開始までの間に十分 な遅延をファームウェアに設定するように注意してください。 － 51/64 － AD9680 データシート メモリ・マップ・レジスタ・テーブル 表 29 に記載されていないすべてのアドレス・ロケーションは、このデバイスでは現在サポートされていないため、書込みを行わないで ください。 表 29.メモリ・マップ・レジスタ Re g Addr Re gister Bit 7 (He x) Name (MSB) Analog Devices SPI Registers 0x000 INT ERFA Soft reset CE_CONFI (self G_A clearing) 0x001 INT ERFA Single CE_CONFI instruction G_B 0x002 0x003 0x004 0x005 0x006 0x008 0x00A 0x00B 0x00C 0x00D Bit 5 Bit 4 Bit 3 Bit 2 LSB first 0 = MSB 1 = LSB 0 Address ascension 0 0 Address ascension 0 0 0 0 0 0 0 Bit 1 Bit 0 (LSB) De fault 0x00 0x03 Read only Read only Read only 0x00 0 CHIP_ID (low byte) CHIP_ID (high byte) 1 1 0 0 0 1 0 1 0xC5 0 0 0 0 0 0 0 0 0x00 CHIP_ GRADE Device index 1 0 1 0 X X X X 0xAX 0 0 0 0 0 0 Channel B Channel A 0x03 Scratch pad SPI revision Vendor ID (low byte) Vendor ID (high byte) 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0x00 0x01 0 1 0 1 0 1 1 0 0x56 0 0 0 0 0 1 0 0 0x04 0 0 0 0 0 0 0 0x00 1 1 0 Input disable 0 = normal operation 1 = input disabled 0 0 0 0 0 0x04 0 0 0 1.0 V reference select 0 = internal 1= external 0x00 0x016 Input termination (local) 0x018 Input buffer current control (local) 0x024 V_1P0 control Analog input differential termination 0000 = 400 Ω 0001 = 200 Ω 0010 = 100 Ω 0110 = 50 Ω 0 0000 = 1.0× buffer current (default) 0001 = 1.5× buffer current 0010 = 2.0× buffer current 0011 = 2.5× buffer current 0100 = 3.0× buffer current 0101 = 3.5× buffer current … … … 1111 = 8.5× buffer current 0 0 0 － 52/64 － Note s LSB first Soft reset 0 = MSB (self 1 = LSB clearing) 0 Datapath 0 soft reset (self clearing) 0 00 = normal operation 10 = standby 11 = power-down 011 = high speed ADC DEVICE_ CONFIG (local) CHIP_TYP E ADC Function Registers 0x015 Analog Input (local) Rev. 0 Bit 6 0x00 0x0C Read only Read only Read only AD9680 データシート Re g Addr (He x) 0x025 Re gister Name Input fullscale range (local) Bit 7 (MSB) 0 Bit 6 0 Bit 5 0 Bit 4 0 Bit 3 Bit 2 Bit 1 Full-scale adjust 0000 = 1.94 V 1000 = 1.46 V 1001 = 1.58 V 1010 = 1.70 V (default) 1011 = 1.82 V 0x028 T emperature diode 0 0 0 0 0 0 0 0x030 Input fullscale control (local) 0 0 0 0 0 0x03F PDWN/ ST BY pin control (local) 0= PDWN/ ST BY enabled 1= disabled 0 0 0x040 Chip pin control 0x10B Clock divider 0 0x10C Clock divider phase (local) 0x11C Clock status Rev. 0 PDWN/ST BY function 00 = power down 01 = standby 10 = disabled Full-scale control 10 = 1.82 to 1.94 V 11 = 1.46 to 1.70 V 0 0 0 0 Bit 0 (LSB) De fault 0x0A Diode selection 0 = no diode selected 1 = temperature diode selected 0 0x00 0 0x00 0x18 Fast Detect B (FD_B) 000 = Fast Detect B output 001 = JESD204B LMFC output 010 = JESD204B internal SYNC~ output 111 = disabled 0x3F 0 0 0 0x00 0 0 0 0 Fast Detect A (FD_A) 000 = Fast Detect A output 001 = JESD204B LMFC output 010 = JESD204B internal SYNC~ output 011 = temperature diode 111 = disabled 0 000 = divide by −1 001 = divide by 2 011 = divide by 4 111 = divide by 8 Independently controls Channel A and Channel B clock divider phase offset 0000 = 0 input clock cycles delayed 0001 = ½ input clock cycles delayed 0010 = 1 input clock cycles delayed 0011 = 1½ input clock cycles delayed 0100 = 2 input clock cycles delayed 0101 = 2½ input clock cycles delayed … 1111 = 7½ input clock cycles delayed 0 0 0 0 0 Read only － 53/64 － 0 0 0 = no input clock detected 1 = input clock detected 0x00 Note s V p-p Differ ential; use in conjunction with 0x030 Used in conjunction with 0x040 Used in conjunction with 0x025 Used in conjunction with 0x040 AD9680 データシート Re g Addr (He x) 0x120 Re gister Name SYSREF± Control 1 Bit 7 (MSB) 0 0x121 SYSREF± Control 2 0 0x129 SYSREF± and clock divider status 0x12A SYSREF± counter 0x200 Chip application mode 0 0 0x201 Chip decimation ratio 0 0 0x228 Customer offset 0x245 Fast detect (FD) control (local) 0x247 FD upper threshold LSB (local) 0x248 FD upper threshold MSB (local) Rev. 0 Bit 6 SYSREF ± flag reset 0= normal operation 1 = flags held in reset 0 0 0 0 Bit 5 0 Bit 4 SYSREF± transition select 0 = low to high 1 = high to low 0 0 Bit 2 Bit 1 SYSREF± mode select 00 = disabled 01 = continuous 10 = N shot Note s SYSREF N-shot ignore counter select 0000 = next SYSREF± Only 0001 = ignore the first SYSREF± transitions 0010 = ignore the first two SYSREF± transitions … … 1111 = ignore the first 16 SYSREF± transitions 0x00 Mode select (Reg 0x120 , Bits [2:1]) must be Nshot Clock divider phase when SYSREF± was captured 0000 = in-phase 0001 = SYSREF± is ½ cycle delayed from clock 0010 = SYSREF± is 1 cycle delayed from clock 0011 = 1½ input clock cycles delayed 0100 = 2 input clock cycles delayed 0101 = 2½ input clock cycles delayed … 1111 = 7½ input clock cycles delayed SYSREF counter, Bits[7:0] increments when a SYSREF± is captured Read only 0 Chip Q ignore 0 = normal (I/Q) 1 = ignore (I – only) Chip operating mode 00 = full bandwidth mode 01 = DDC 0 on 10 = DDC 0 and DDC 1 on 11 = DDC 0, DDC 1, DDC 2, and DDC 3 on 0 0 0 Chip decimation ratio select 000 = full sample rate (decimate = 1) 001 = decimate by 2 010 = decimate by 4 011 = decimate by 8 100 = decimate by 16 Offset adjust in LSBs from +127 to −128 (twos complement format) 0 0 0 0 0 Force FD_A / FD_B pins; 0= normal function; 1 = force to value 0 Force value of FD_A/ FD_B pins if force pins is true, this value is output on FD pins 0 Fast detect upper threshold, Bits[7:0] 0 Bit 0 (LSB) 0 De fault 0x00 0 Bit 3 CLK± edge select 0 = rising 1 = falling 0 0 Fast detect upper threshold, Bits[12:8] － 54/64 － Enable fast detect output Read only 0x00 0x00 0x00 0x00 0x00 0x00 AD9680 データシート Re g Addr (He x) 0x249 0x24A 0x24B Re gister Name FD lower threshold LSB (local) Bit 7 (MSB) FD lower threshold MSB (local) FD dwell time LSB (local) Bit 6 0 Bit 5 0 Bit 4 Bit 3 Bit 2 Fast detect lower threshold, Bits[7:0] 0 Bit 1 Bit 0 (LSB) Fast detect lower threshold, Bits[12:8] De fault 0x00 0x00 Fast detect dwell time, Bits[7:0] 0x00 FD dwell Fast detect dwell time, Bits[15:8] time MSB (local) DDC Function Registers (See the Digital Downconverter Section) 0x00 0x24C 0x300 DDC synch control 0 0 0x310 DDC 0 control Mixer select 0 = real mixer 1= complex mixer Gain select 0 = 0 dB gain 1 = 6 dB gain 0x311 DDC 0 input selection 0 0 0x314 DDC 0 frequency LSB DDC0 frequency MSB DDC 0 phase LSB 0x315 0x0320 0x321 0x327 Rev. 0 DDC 0 phase MSB DDC 0 output test mode selection 0 DDC NCO soft reset 0 = normal operation 1 = reset IF (intermediate frequency) mode 00 = variable IF mode (mixers and NCO enabled) 01 = 0 Hz IF mode (mixer bypassed, NCO disabled) 10 = f ADC /4 Hz IF mode (f ADC /4 down-mixing mode) 11 = test mode (mixer inputs forced to +FS, NCO enabled) 0 0 0 0 Complex to real enable 0= Disabled 1= Enabled 0 0 Q input select 0 = Ch A 1 = Ch B Synchronization mode (triggered by SYSREF±) 00 = disabled 01 = continuous 11 = 1-shot Decimation rate select (complex—real enabled) 11 = decimate by 2 00 = decimate by 4 01 = decimate by 8 10 = decimate by 16 (complex—real disabled) 11 = decimate by 1 00 = decimate by 2 01 = decimate by 4 10 = decimate by 8 0 I input select 0 = Ch A 1 = Ch B DDC 0 NCO frequency value, Bits[7:0] twos complement X X X X DDC 0 NCO frequency value, Bits[11:8] twos complement DDC 0 NCO phase value, Bits[7:0] twos complement X X X X 0 0 0 0 0 － 55/64 － Note s DDC 0 NCO phase value, Bits[11:8] twos complement Q output 0 I output test mode test mode enable enable 0= 0= disabled disabled 1= 1 = enabled enabled from from Channel A Channel B 0x00 0x00 Refer to the DDC section 0x00 0x00 0x00 0x00 0x00 Refer to the DDC section AD9680 データシート Re g Addr (He x) 0x330 Re gister Name DDC 1 control Bit 7 (MSB) Mixer select 0 = real mixer 1= complex mixer Bit 6 Gain select 0 = 0 dB gain 1 = 6 dB gain Bit 5 Bit 4 IF (intermediate frequency) mode 00 = variable IF mode (mixers and NCO enabled) 01 = 0 Hz IF mode(mixer bypassed, NCO disabled) 10 = f ADC /4 Hz IF mode (f ADC /4 downmixing mode) 11 = test mode (mixer inputs forced to +FS, NCO enabled) Bit 3 Complex to real enable 0= disabled 1= enabled Bit 2 0 0x331 DDC 1 input selection 0 0 0 0 Q input select 0 = Ch A 1 = Ch B 0x334 DDC 1 frequency LSB 0x335 DDC 1 frequency MSB 0x340 DDC 1 phase LSB DDC 1 phase MSB 0x341 0 X X X X X X X 0 0 0x350 DDC 2 control Mixer select 0 = real mixer 1= complex mixer Gain select 0 = 0 dB gain 1 = 6 dB gain 0x351 DDC 2 input selection 0 0 IF (intermediate frequency) mode 00 = variable IF mode (mixers and NCO enabled) 01 = 0 Hz IF mode(mixer bypassed, NCO disabled) 10 = f ADC /4 Hz IF mode (f ADC /4 down-mixing mode) 11 = test mode (mixer inputs forced to +FS, NCO enabled) 0 0 0x354 DDC 2 frequency LSB DDC2 frequency MSB DDC 2 phase LSB DDC 2 phase MSB Rev. 0 0 X X X X X Note s 0x00 Refer to the DDC section 0x00 0x00 0x00 0 Q output test mode enable 0= disabled 1= enabled from Ch B 0 I output test mode enable 0= disabled 1 = enabled from Ch A 0x00 Complex to real enable 0= disabled 1= enabled 0 Decimation rate select (complex—real enabled) 11 = decimate by 2 00 = decimate by 4 01 = decimate by 8 10 = decimate by 16 (complex—real disabled) 11 = decimate by 1 00 = decimate by 2 01 = decimate by 4 10 = decimate by 8 0x00 0 Q input select 0 = Ch A 1 = Ch B 0 0x00 I input select 0 = Ch A 1 = Ch B DDC 2 NCO frequency value, Bits[7:0] twos complement X De fault 0x00 0x00 DDC 1 NCO phase value, Bits[7:0] twos complement X DDC 1 NCO phase value, Bits[11:8] twos complement 0 0x361 I input select 0 = Ch A 1 = Ch B DDC 1 NCO frequency value, Bits[11:8] twos complement DDC 1 output test mode selection 0x360 0 DDC 1 NCO frequency value, Bits[7:0] twos complement 0x347 0x355 Bit 0 Bit 1 (LSB) Decimation rate select (complex—real enabled) 11 = decimate by 2 00 = decimate by 4 01 = decimate by 8 10 = decimate by 16 (complex—real disabled) 11 = decimate by 1 00 = decimate by 2 01 = decimate by 4 10 = decimate by 8 X DDC 2 NCO frequency value, Bits[11:8] twos complement DDC 2 NCO phase value, Bits[7:0] twos complement X DDC 2 NCO phase value, Bits[11:8] twos complement － 56/64 － 0x00 0x00 0x00 0x00 Refer to the DDC section Refer to the DDC section AD9680 データシート Re g Addr (He x) 0x367 Re gister Name DDC 2 output test mode selection Bit 7 (MSB) 0 0x370 DDC 3 control 0x371 DDC 3 input selection 0x374 DDC 3 frequency LSB DDC 3 frequency MSB DDC3 phase LSB DDC 3 phase MSB DDC 3 output test mode selection 0x375 0x380 0x381 0x387 Bit 6 0 Bit 5 0 Bit 4 0 Mixer select 0 = real mixer 1= complex mixer Gain select 0 = 0 db gain 1 = 6 db gain 0 0 IF (intermediate frequency) mode 00 = variable IF mode (mixers and NCO enabled) 01 = 0 Hz IF mode(mixer bypassed, NCO disabled) 10 = f ADC /4 Hz IF mode (f ADC /4 downmixing mode) 11 = test mode (mixer inputs forced to +FS, NCO enabled) 0 0 Bit 3 0 Complex to real enable 0= disabled 1= enabled 0 Bit 2 Q output test mode enable 0= disabled 1= enabled from Ch. B 0 Q input select 0 = Ch A 1 = Ch B Bit 1 0 Bit 0 (LSB) I output test mode enable 0= disabled 1 = enabled from Ch. A Decimation rate select (complex—real enabled) 11 = decimate by 2 00 = decimate by 4 01 = decimate by 8 10 = decimate by 16 (complex—real disabled) 11 = decimate by 1 00 = decimate by 2 01 = decimate by 4 10 = decimate by 8 0 I input select 0 = Ch A 1 = Ch B DDC 3 NCO frequency value, Bits[7:0] twos complement X X X X DDC 3 NCO phase value, Bits[7:0] twos complement X DDC 3 NCO phase value, Bits[11:8] twos complement 0 0 Q Output 0 I Output test mode test mode enable enable 0= 0= disabled disabled 1= 1 = enabled enabled from Ch A from Ch B X X 0 0 0 0 Reset PN long gen 0 = long PN enable 1 = long PN reset Reset PN short gen 0 = short PN enable 1 = short PN reset Digital Outputs and Test Modes 0x550 ADC test User modes pattern (local) selection 0= continuous repeat 1 = single pattern 0x551 User Pattern 1 LSB 0 0 0 0 T est mode selection 0000 = off, normal operation 0001 = midscale short 0010 = positive full-scale 0011 = negative full-scale 0100 = alternating checker board 0101 = PN sequence, long 0110 = PN sequence, short 0111 = 1/0 word toggle 1000 = the user pattern test mode (used with Register 0x0550, Bit 7 and user pattern 1, 2, 3, 4 registers) 1111 = ramp output 0 0 0 0 0x552 User Pattern 1 MSB 0 0 0 0 0 Rev. 0 － 57/64 － 0 Note s Refer to the DDC section 0x00 0x00 Refer to the DDC section 0x00 DDC 3 NCO frequency value, Bits[11:8] twos complement X De fault 0x00 0 0 0x00 0x00 0x00 0x00 0x00 0x00 0x00 Refer to DDC section Used with 0x550 and 0x573 Used with 0x550 and 0x573 AD9680 データシート Re g Addr (He x) 0x553 Re gister Name User Pattern 2 LSB Bit 7 (MSB) 0 Bit 6 0 Bit 5 0 Bit 4 0 Bit 3 0 Bit 2 0 Bit 1 0 Bit 0 (LSB) 0 De fault 0x00 0x554 User Pattern 2 MSB 0 0 0 0 0 0 0 0 0x00 0x555 User Pattern 3 LSB 0 0 0 0 0 0 0 0 0x00 0x556 User Pattern 3 MSB 0 0 0 0 0 0 0 0 0x00 0x557 User Pattern 4 LSB 0 0 0 0 0 0 0 0 0x00 0x558 User Pattern 4 MSB 0 0 0 0 0 0 0 0 0x00 0x559 Output Mode Control 1 0 0 Output Mode Control 2 0 0x561 Output mode 0 0 0 0 0 0x562 Output overrange (OR) clear Virtual Converter 7 OR 0 = OR bit enabled 1 = OR bit cleared Virtual Converter 6 OR 0 = OR bit enabled 1 = OR bit cleared Virtual Converter 5 OR 0 = OR bit enabled 1 = OR bit cleared Virtual Converter 4 OR 0 = OR bit enabled 1 = OR bit cleared Virtual Converter 3 OR 0 = OR bit enabled 1 = OR bit cleared Converter control Bit 0 selection 000 = tie low (1’b0) 001 = overrange bit 011 = fast detect (FD) bit 101 = SYSREF± Only used when CS (Register 0x58F) = 3 Converter control Bit 2 selection 000 = tie low (1’b0) 001 = overrange bit 011 = fast detect (FD) bit 101 = SYSREF Used when CS (Register 0x58F) = 1, 2, or 3 Sample Data format select invert 00 = offset binary 0= 01 = twos complement normal 1= sample invert Virtual Virtual Virtual Converter Converter Converter 0 OR 2 OR 1 OR 0 = OR bit 0 = OR bit 0 = OR bit enabled enabled enabled 1 = OR bit 1 = OR bit 1 = OR bit cleared cleared cleared 0x00 0x55A Converter control Bit 1 selection 000 = tie low (1’b0) 001 = overrange bit 011 = fast detect (FD) bit 101 = SYSREF± Only used when CS (Register 0x58F) = 2 or 3 0 0 0 0x563 Output OR status Virtual Converter 7 OR 0 = no OR 1 = OR occured Virtual Converter 6 OR 0 = no OR 1 = OR occured Virtual Converter 5 OR 0 = no OR 1 = OR occured Virtual Converter 4 OR 0 = no OR 1 = OR occured Virtual Converter 3 OR 0 = no OR 1 = OR occured Virtual Converter 2 OR 0 = no OR 1 = OR occured 0x00 Rev. 0 0 － 58/64 － Virtual Converter 1 OR 0 = no OR 1 = OR occured Virtual Converter 0 OR 0 = no OR 1 = OR occured Note s Used with 0x550 and 0x573 Used with 0x550 and 0x573 Used with 0x550 and 0x573 Used with 0x550 and 0x573 Used with 0x550 and 0x573 Used with 0x550 and 0x573 0x00 0x01 0x00 Read only AD9680 データシート Re g Addr (He x) 0x564 Re gister Name Output channel select Bit 7 (MSB) 0 Bit 6 0 Bit 5 0 Bit 4 0 Bit 3 0 Bit 2 0 Bit 1 0 0x56E JESD204B lane rate control 0 0 0 0 0 0 0x56F JESD204B PLL lock status PLL lock 0 = not locked 1 = locked 0 0 0 = serial lane rate ≥6.25 Gbps and ≤12.5 Gbps 1 = serial lane rate must be ≥ 3.125 Gbps and ≤6.25 Gbps 0 Bit 0 (LSB) Converter channel swap 0 = normal channel ordering 1 = channel swap enabled 0 0 0 0 0 0x570 JESD204B quick configuration 0x571 JESD204B Link Mode Control 1 0x572 JESD204B Link Mode Control 2 0x573 JESD204B Link Mode Control 3 Rev. 0 JESD204B quick configuration L = number of lanes = 2 Register 0x570, Bits[7:6] M = number of converters = 2 Register 0x570, Bits[5:3] F = number of octets/frame = 2 Register 0x570, Bits[2:0] Standby mode 0 = all converter outputs 0 1 = CGS (/K28.5/) T ail bit (t) PN 0= disable 1= enable 0x00 Read only 0x88 Refer to T able 25 and T able 26 Lane synchronization 0 = disable FACI uses /K28.7/ 1 = enable FACI uses /K28.3/ and /K28.7/ ILAS sequence mode 00 = ILAS disabled 01 = ILAS enabled 11 = ILAS always on test mode FACI 0= enabled 1= disabled Link control 0 = active 1 = power down 0x14 SYNCINB± pin invert 0 = active low 1 = active high SYNCINB ± pin type 0= differential 1 = cmos 0 8B/10B bit invert 0 = normal 1 = invert the abcd efghij symbols 0 0x00 T est injection point 00 = N΄ sample input 01 = 10-bit data at 8B/10B output (for PHY testing) 10 = 8-bit data at scrambler input － 59/64 － 8B/10B bypass 0= normal 1 = bypass JESD204B test mode patterns 0000 = normal operation (test mode disabled) 0001 = alternating checker board 0010 = 1/0 word toggle 0011 = 31-bit PN sequence—X31 + X28 + 1 0100 = 23-bit PN sequence—X23 + X18 + 1 0101 = 15-bit PN sequence—X15 + X14 + 1 0110 = 9-bit PN sequence—X9 + X5 + 1 0111 = 7-bit PN sequence—X7 + X6 + 1 1000 = ramp output 1110 = continuous/repeat user test 1111 = single user test Note s 0x00 Long transport layer test 0 = disable 1 = enable T = N΄ − N − CS SYNCINB± pin control 00 = normal 10 = ignore SYNCINB± (force CGS) 11 = ignore SYNCINB± (force ILAS/user data) CHKSUM mode 00 = sum of all 8-bit link config registers 01 = sum of individual link config fields 10 = checksum set to zero De fault 0x00 0x00 AD9680 データシート Re g Addr (He x) 0x574 Re gister Name JESD204B Link Mode Control 4 0x578 JESD204B LMFC offset 0x580 JESD204B DID config JESD204B BID config 0x581 0x583 0x585 0x587 0x589 0x58B JESD204B LID Config 1 JESD204B LID Config 2 JESD204B LID Config 3 JESD204B LID Config 4 JESD204B parameters SCR/L Bit 7 (MSB) Bit 6 Bit 5 Bit 4 ILAS delay 0000 = transmit ILAS on first LMFC after SYNCINB± deasserted 0001 = transmit ILAS on second LMFC after SYNCINB± deasserted … 1111 = transmit ILAS on 16 th LMFC after SYNCINB± deasserted 0 0 0 Bit 0 Bit 1 (LSB) Link layer test mode 000 = normal operation (link layer test mode disabled) 001 = continuous sequence of /D21.5/ characters 100 = modified RPAT test sequence 101 = JSPAT test sequence 110 = JT SPAT test sequence LMFC phase offset value[4:0] Bit 3 0 Bit 2 JESD204B T x DID value[7:0] 0 0x00 0 0 0 0 0 0 Lane 0 LID value, Bits[4:0] 0x00 0 0 0 Lane 1 LID value, Bits[4:0] 0x02 0 0 0 Lane 2 LID value, Bits[4:0] 0x04 0 0 0 Lane 3 LID value, Bits[4:0] 0x06 JESD204 B scramblin g (SCR) 0= disabled 1= enabled 0 0 0 JESD204B T x BID value, Bits[7:0] 0 0 JESD204B lanes (L) 00 = 1 lane 01 = 2 lanes 11 = 4 lanes 0x00 0x8X Read only, see Register 0x570 JESD204B F config Number of octets per frame, F = Register 0x58C[7:0] + 1 0x58D JESD204B K config 0 0x58E JESD204B M config 0x58F JESD204B CS/N config 0x0590 JESD204B N’ config Number of converters per link[7:0] 0x00 = link connected to one virtual converter (M = 1) 0x01 = link connected to two virtual converters (M = 2) 0x03 = link connected to four virtual converters (M = 4) 0x07 = link connected to eight virtual converters (M = 8) Number of control bits 0 ADC converter resolution (N) (CS) per sample 0x0D = 14-bit resolution 00 = no control bits 0x0F = 16-bit resolution (CS = 0) 01 = 1 control bit (CS = 1); Control Bit 2 only 10 = 2 control bits (CS = 2); Control Bit 2 and 1 only 11 = 3 control bits (CS = 3); all control bits (2, 1, 0) Subclass support ADC number of bits per sample (N’) (Subclass V) 0x7 = 8 bits 000 = Subclass 0 (no 0xF = 16 bits deterministic latency) 001 = Subclass 1 0x591 JESD204B S config 0 Note s 0x00 0x58C Rev. 0 De fault 0x00 0 0 0 1 Number of frames per multiframe, K = Register 0x58D[4:0] + 1. Only values where (F × K) mod 4 = 0 are supported Samples per converter frame cycle (S) S value = Register 0x591[4:0] +1 － 60/64 － 0x88 0x1F Read only, see 0x570 See 0x570 Read only 0x2F Read only AD9680 データシート Re g Addr (He x) 0x592 0x5A0 0x5A2 0x5A4 0x5A6 0x5B0 Re gister Name JESD204B HD and CF config Bit 7 (MSB) HD value 0= disabled 1= enabled Bit 6 0 Bit 5 0 Bit 4 Bit 0 Bit 3 Bit 2 Bit 1 (LSB) Control words per frame clock cycle per link (CF) CF value = Register 0x592, Bits[4:0] Note s Read only JESD204B CHKSUM 0 JESD204B CHKSUM 1 CHKSUM value for SERDOUT 0±, Bits[7:0] 0xC3 Read only CHKSUM value for SERDOUT 1±, Bits[7:0] 0xC5 Read only JESD204B CHKSUM 2 JESD204B CHKSUM 3 JESD204B lane powerdown CHKSUM value for SERDOUT 2±, Bits[7:0] 0xC7 Read only CHKSUM value for SERDOUT 3±, Bits[7:0] 0xC9 Read only 0x5B2 JESD204B lane SERDOUT 0± assign X SERDOUT 3± 0 = on 1 = off X 0x5B3 JESD204B lane SERDOUT 1± assign X X X X 0 0x5B5 JESD204B lane SERDOUT 2± assign X X X X 0 0x5B6 JESD204B lane SERDOUT 3± assign X X X X 0 0x5BF JESD serializer drive adjust 0 0 0 0 0x5C1 Deemphasis select 0 SERDOUT 3± 0= disable 1= enable 0 SERDOUT 2± 0 = disable 1 = enable Rev. 0 De fault 0x80 1 1 1 X SERDOUT 2± 0 = on 1 = off X 0 0 － 61/64 － SERD1 SERDOUT 1± OUT 0 0 = on 0± = on 1 = off 1 = off SERDOUT 0± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 SERDOUT 1± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 SERDOUT 2± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 SERDOUT 3± lane assignment 000 = Logical Lane 0 001 = Logical Lane 1 010 = Logical Lane 2 011 = Logical Lane 3 Swing voltage 0000 = 237.5 mV 0001 = 250 mV 0010 = 262.5 mV 0011 = 275 mV 0100 = 287.5 mV 0101 = 300 mV 0110 = 312.5 mV 0111 = 325 mV 1000 = 337.5 mV 1001 = 350 mV 1010 = 362.5 mV 1011 = 375 mV 1100 = 387.5 mV 1101 = 400 mV 1110 = 412.5 mV 1111 = 425 mV SERDOUT 1± 0 0 = disable 1 = enable SERDOUT 0± 0 = disable 1 = enable 0xAA 0x00 0x11 0x22 0x33 0x00 AD9680 データシート Re g Addr (He x) 0x5C2 Re gister Name Deemphasis setting for SERDOUT 0± Bit 7 (MSB) 0 Bit 6 0 Bit 5 0 Bit 4 0 0x5C3 Deemphasis setting for SERDOUT 1± 0 0 0 0 0x5C4 Deemphasis setting for SERDOUT 2± 0 0 0 0 0x5C5 Deemphasis setting for SERDOUT 3± 0 0 0 0 Rev. 0 Bit 3 － 62/64 － Bit 0 Bit 2 Bit 1 (LSB) SERDOUT 0± deemphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB SERDOUT 1± deemphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB SERDOUT 2± deemphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB SERDOUT 3± deemphasis settings: 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB De fault 0x00 0x00 0x00 0x00 Note s AD9680 データシート アプリケーション情報 電源の推奨事項 AD9680 には、 AVDD1 = 1.25 V、AVDD2 = 2.5 V、AVDD3 = 3.3 V、 AVDD1_SR = 1.25 V、DVDD = 1.25 V、DRVDD = 1.25 V、SPIVDD = 1.25 Vの 7 種類の電源を供給する必要があります。最適な電力 効率と低ノイズ性能を必要とするアプリケーションでは、スイ ッチング・レギュレータ ADP2164 および ADP2370 を使用して 3.3 V、5.0 V、12 V 入力レールを中間レール(1.8 Vおよび 3.8 V) に変換することが推奨されます。これらの中間レールをさらに 非 常に低 いノイ ズの低 ドロップ アウト (LDO) レギュ レータ (ADP1741、ADM7160、ADP170、ADP125)でレギュレーション します。図 71 に、AD9680 に対する推奨電源方式を示します。 LDO ADP1740 LDO ADP2164 1.8V BUCK REGULATOR ADP1741 LDO ADP1740 LDO ADP1741 LDO ADP1740 LDO 5V/12V INPUT ADP2370 BUCK REGULATOR 3.8V ADP125 LDO 2.5V: AVDD2 ADC と PCB との接触面積と接着を最大にするため、PCB をシ ルクスクリーンで覆い、連続な銅プレーンを複数の均一なセク ションに分割してください。 これにより、リフロー処理時に ADC と PCB の間に複数の接続ポイントができます。これに対し て分割のない 1 つの連続プレーンを使うと接続ポイントが 1 箇 所になってしまいます。PCB レイアウト例については、図 72 を 参照してください。チップ・スケール・パッケージのパッケー ジと PCB レイアウトの詳細については、アプリケーション・ノ ートAN-772「リード・フレーム・チップ・スケール・パッケー ジ (LFCSP) の設計および製造ガイド 」を参照してください。 1.25V: SPIVDD 1.25V: AVDD1 1.25V: AVDD1_SR 1.25V: DVDD 1.25V: DRVDD 3.3V: AVDD3 11752-063 ADP1741 3.3V INPUT のビァを設ける必要があります。これらのビァは、ハンダで埋 めるかプラグを挿入する必要があります。ビア数とフィルによ り、ボード上で測定する θJA が決まります。 これを表 7 に示し ます。 これらすべての電源ドメインをすべての場合に分割する必要は ありません。図 71 の推奨ソリューションは、AD9680 に対する 最小ノイズ最大効率の電源システムです。1.25 V のみの 1 種類 の電源を使用する場合は、先に AVDD1 に接続し、そこから分 岐して AVDD1_SR、SPI VDD、DVDD、DRVDD 用にこの順に、 デカップリング・コンデンサ を接続し、その後ろにフェライ ト・ビードまたはフィルタ・チョークでアイソレーションする 必要があります。高周波と低周波をカバーするために、種類の 異なる複数のデカップリング・コンデンサを使うことができま す。これらは PCB レベルの入り口の近くで、かつ最短パターン 長でデバイスの近くに配置する必要があります。 エクスポーズド・パッド・サーマル・ヒート・ス ラグの推奨事項 AD9680 の最適な電気性能と熱性能を得るためには、ADC の下 側のエクスポーズド・パッドを AGND に接続することが必要で す。AD9680 のエクスポーズド・パッド(ピン 0)を PCB の連続し た銅プレーンに直接接触させる必要があります。銅プレーンに は、PCB 裏面を通しての最小熱抵抗パスを実現するために複数 Rev. 0 11752-064 図 71.AD9680 に対する高効率低ノイズの電源ソリューション 図 72.AD9680 のエクスポーズド・パッドに対する推奨 PCB レ イアウト AVDD1_SR (ピン 57) と AGND (ピン 56 およびピ ン 60) AVDD1_ SR (ピン 57)と AGND (ピン 56 およびピン 60)を使って、 AD9680 の SYSREF± 回路に対して別々の電源ノードを提供する ことができます。AD9680 はサブクラス 1 で動作する場合、周期 的なワンショットまたはギャップのある信号をサポートするこ とができます。この電源から AVDD1 電源ノードへの混入を小 さくするため、十分な電源バイパスが必要です。 － 63/64 － AD9680 データシート 外形寸法 9.10 9.00 SQ 8.90 0.30 0.25 0.18 PIN 1 INDICATOR 49 1 0.50 BSC EXPOSED PAD 7.70 7.60 SQ 7.50 33 0.80 0.75 0.70 PKG-004396 SEATING PLANE 0.45 0.40 0.35 16 32 17 BOTTOM VIEW 7.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.203 REF 0.20 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WMMD 02-12-2014-A TOP VIEW PIN 1 INDICATOR 64 48 図 73.64 ピン・リードフレーム・チップ・スケール・パッケージ [LFCSP_WQ] 9 mm × 9 mm ボディ、極薄クワッド (CP-64-15) 寸法: mm オーダー・ガイド Mode l 1 AD9680BCPZ-1000 AD9680BCPZRL7-1000 AD9680-1000EBZ 1 Te mpe rature Range −40°C to +85°C −40°C to +85°C Package Description 64-Lead Lead Frame Chip Scale Package [LFCSP_WQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_WQ] Evaluation Board for AD9680-1000 Z = RoHS 準 拠 製 品 。 Rev. 0 － 64/64 － Package Option CP-64-15 CP-64-15