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SPIインターフェース内蔵のオクタル
16ビットnanoDAC+
AD5676
データシート
特長
概要
高性能
AD5676 は、低消費電力、オクタル、16 ビットのバッファ付き電
圧出力 D/A コンバータ（DAC）です。このデバイスにはゲイン
選択ピンがあり、VREF（ゲイン = 1）または 2 × VREF（ゲイン = 2）
のフルスケール出力を選択できます。AD5676 DAC は 2.7 V～
5.5 V の単電源で動作し、設計により単調性が保証されています。
AD5676 は 20 ピンの TSSOP パッケージを採用しています。
高い相対精度（INL）：16 ビットで最大±3 LSB
総合未調整誤差（TUE）：最大±0.14%の FSR
オフセット誤差：最大±1.5 mV
ゲイン誤差：最大±0.06%の FSR
広い動作範囲
AD5676 は、内蔵のパワーオン・リセット回路と RSTSET ピンと
を使って、パワーアップ時の DAC 出力をゼロ・スケールまたは、
ミッドスケールに設定することができ、有効な書込みが行われる
までその状態を維持します。AD5676 はチャンネル別にパワーダ
ウン・モードを使用でき、デバイスの消費電流を 1 µA（typ）ま
で低減することができます。
温度範囲：−40°C～+125°C
2.7 V～5.5 V 電源
容易な実装
ユーザ選択式ゲイン 1 または 2（GAIN ピン）
ゼロ・スケールまたはミッドスケールへのリセット（RSTSEL ピン）
1.8 V ロジック互換
AD5676 は最大 50 MHz のクロック・レートで動作する汎用性の
高いシリアル・ペリフェラル・インターフェース（SPI）を採用
しており、1.8 V～5 V ロジック用の VLOGIC ピンがあります。
リードバックまたはデイジーチェーン接続に対応する 50 MHz SPI
ESD 耐性：HBM にて 2kV、FICDM にて 1.5kV
20 ピンの RoHS 準拠 TSSOP パッケージ
表 1. オクタル nanoDAC+®デバイス
アプリケーション
光トランシーバ
基地局用パワー・アンプ
プロセス制御（PLC 入出力カード）
Interface
Reference
16-Bit
12-Bit
SPI
Internal
External
Internal
AD5676R
AD5676
AD5675R
AD5672R
Not applicable
AD5671R
I2C
工業用オートメーション
データ・アクイジション・システム
製品のハイライト
1.
2.
3.
高い相対精度（INL）16 ビット：最大±3 LSB
温度範囲：−40°C～+125°C
20 ピンの RoHS 準拠 TSSOP パッケージ
機能ブロック図
VLOGIC
VREF
VDD
AD5676
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 0
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 1
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 2
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 3
BUFFER
SDI
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 4
BUFFER
SDO
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 5
BUFFER
LDAC
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 6
BUFFER
RESET
INPUT
REGISTER
DAC
REGISTER
STRING
DAC 7
BUFFER
SYNC
INTERFACE
LOGIC
POWER-ON RESET
GAIN x1/x2
RSTSEL
GAIN
VOUT1
VOUT2
VOUT3
VOUT4
VOUT5
VOUT6
VOUT7
POWER-DOWN
LOGIC
GND
12549-001
SCLK
VOUT0
図 1.
Rev. 0
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によっ
て生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用
を明示的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それ
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AD5676
データシート
目次
特長 ...................................................................................................... 1
スタンドアロン動作 .................................................................... 20
アプリケーション .............................................................................. 1
書込みコマンドと更新コマンド ................................................ 20
概要 ...................................................................................................... 1
デイジーチェーン動作 ................................................................ 21
製品のハイライト .............................................................................. 1
リードバック動作 ........................................................................ 21
機能ブロック図 .................................................................................. 1
パワーダウン動作 ........................................................................ 22
改訂履歴 .............................................................................................. 2
DAC のロード（ハードウェア LDACピン） ........................... 23
仕様 ...................................................................................................... 3
LDAC マスク・レジスタ ............................................................ 23
AC 特性 ........................................................................................... 5
ハードウェア・リセット（RESET） ........................................ 24
タイミング特性 .............................................................................. 6
リセット選択ピン（RSTSEL）.................................................. 24
デイジーチェーンとリードバックのタイミング特性 ............... 7
アプリケーション情報 .................................................................... 25
絶対最大定格 ...................................................................................... 9
電源に関する推奨事項 ................................................................ 25
ESD に関する注意.......................................................................... 9
マイクロプロセッサ・インターフェース ................................ 25
ピン配置と機能の説明 .................................................................... 10
AD5676 と ADSP-BF531 との接続 ............................................. 25
代表的な性能特性 ............................................................................ 11
AD5676 と SPORT との接続 ....................................................... 25
用語の説明 ........................................................................................ 17
レイアウトのガイドライン ........................................................ 25
動作原理 ............................................................................................ 19
ガルバニック絶縁インターフェース ........................................ 26
D/A コンバータ ............................................................................ 19
外形寸法............................................................................................ 27
伝達関数........................................................................................ 19
オーダー・ガイド ........................................................................ 27
DAC アーキテクチャ ................................................................... 19
シリアル・インターフェース .................................................... 19
改訂履歴
10/14—Revision 0: Initial Version
Rev. 0
－ 2/27 －
AD5676
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、RL = 2 kΩ、CL = 200 pF、すべての仕様は−40°C～+125°C で規定。
表 2.
Parameter
Min
STATIC PERFORMANCE 1
Resolution
Relative Accuracy (INL) 2
16
Differential Nonlinearity (DNL)2
Zero Code Error2
Offset Error2
Full-Scale Error2
Gain Error2
Total Unadjusted Error (TUE)
Offset Error Drift2, 3
DC Power Supply Rejection Ratio (PSRR)2, 3
DC Crosstalk2, 3
OUTPUT CHARACTERISTICS3
Output Voltage Range
Rev. 0
VREF
2 × VREF
15
Unit
Bits
LSB
LSB
LSB
LSB
mV
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
mV/V
µV
µV/mA
µV
Test Conditions/Comments
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1 or gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
DAC code = midscale, VDD = 5 V ± 10%
Due to single channel, full-scale output change
Due to load current change
Due to powering down (per channel)
183
V
V
mA
nF
nF
kΩ
µV/mA
177
µV/mA
40
25
2.5
mA
Ω
µs
Exiting power-down mode, VDD = 5 V
398
789
VDD
VDD/2
µA
µA
V
V
kΩ
kΩ
VREF = VDD = VLOGIC = 5.5 V, gain = 1
VREF = VDD = VLOGIC = 5.5 V, gain = 2
Gain = 1
Gain = 2
Gain = 1
Gain = 2
±1
µA
Per pin
0.3 × VLOGIC
V
V
pF
0.4
V
V
pF
1
1
Reference Input Impedance
LOGIC OUTPUTS (SDO)3
Output Voltage
Low, VOL
High, VOH
Floating State Output Capacitance
±3
±3
±1
±1
1.6
±2
±1.5
±0.14
±0.07
±0.12
±0.06
±0.18
±0.14
1
REFERENCE INPUT
Reference Input Current
LOGIC INPUTS3
Input Current
Input Voltage
Low, VINL
High, VINH
Pin Capacitance
±1.8
±1.7
±0.7
±0.5
0.8
−0.75
−0.1
−0.018
−0.013
+0.04
−0.02
+0.03
+0.006
±1
0.25
±2
±3
±2
2
10
Short-Circuit Current 5
Load Impedance at Rails 6
Power-Up Time
Reference Input Range
Max
0
0
Output Current Drive
Capacitive Load Stability
Resistive Load 4
Load Regulation
Typ
14
7
0.7 × VLOGIC
3
VLOGIC − 0.4
4
－ 3/27 －
Gain = 1
Gain = 2
RL = ∞
RL = 1 kΩ
5 V ± 10%, DAC code = midscale; −30 mA ≤
IOUT ≤ +30 mA
3 V ± 10%, DAC code = midscale; −20 mA ≤
IOUT ≤ +20 mA
ISINK = 200 μA
ISOURCE = 200 μA
AD5676
データシート
Parameter
Min
POWER REQUIREMENTS
VLOGIC
ILOGIC
1.8
VDD
IDD
Normal Mode 7
All Power-Down Modes 8
Typ
2.7
VREF + 1.5
1.1
1.1
1
1
1
1
1
1
Max
Unit
Test Conditions/Comments
5.5
1
0.5
5.5
5.5
V
µA
µA
V
V
Power on
Power down
Gain = 1
Gain = 2
1.26
1.3
1.7
1.7
2.5
2.5
5.5
5.5
mA
mA
µA
µA
µA
µA
µA
µA
−40°C to +85°C
−40°C to +105°C
Three-state, −40°C to +85°C
Power down to 1 kΩ, −40°C to +85°C
Three-state, −40°C to +105°C
Power down to 1 kΩ, −40°C to +105°C
Three-state, −40°C to +125°C
Power down to 1 kΩ, −40°C to +125°C
特に指定がない限り DC 仕様は出力無負荷でテスト。上側デッドバンド = 10 mV で、VREF = VDD でゲイン= 1 の場合、または VREF/2 = VDD でゲイン = 2 の場合のみ。直
線性は縮小コード範囲 256～65,280 を使って計算。
2
「用語の説明」を参照。
3
これらの仕様については設計および特性評価により保証しています。出荷テストは行っていません。
4
ジャンクション温度 125℃までであれば、チャンネル 0、チャンネル 1、チャンネル 2、チャンネル 3 は合計で 40 mA の電流をソース／シンクできます。同様に、チャ
ンネル 4、チャンネル 5、チャンネル 6、チャンネル 7 もこれらのチャンネルの合計で最大 40 mA の電流をソース／シンクできます。
5
VDD = 5 V。AD5676 は、一時的な過負荷状態のときにデバイスを保護するための電流制限機能を内蔵しています。電流制限時にはジャンクション温度を越えて動作す
る事があります。しかしながら、規定の最大動作ジャンクション温度より高い温度での動作は、デバイスの信頼性を損なうおそれがあります。
6
いずれかの電源レールから負荷電流を取り出す場合、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω（typ）によって制限
されます。たとえば、1 mA のシンク電流の場合は最小出力電圧= 25 Ω × 1 mA = 25 mV です。
7
インターフェースは非アクティブ状態。すべての DAC はアクティブ状態。DAC 出力は無負荷。
8
すべての DAC がパワーダウン。
1
Rev. 0
－ 4/27 －
AD5676
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V、RL = 2 kΩ～GND、CL = 200 pF～GND、1.8 V ≤ VLOGIC ≤ 5.5 V、すべての仕様は−40°C～+125°C で
規定。これらの仕様については設計および特性評価により保証しています。出荷テストは行っていません。
表3
Parameter
Min
Output Voltage Settling Time 1
Slew Rate
Digital-to-Analog Glitch Impulse1
Digital Feedthrough1
Digital Crosstalk1
Analog Crosstalk1
DAC-to-DAC Crosstalk1
Total Harmonic Distortion (THD)1, 2
Output Noise Spectral Density (NSD)1
Output Noise
Signal-to-Noise Ratio (SNR)
Spurious-Free Dynamic Range (SFDR)
Signal-to-Noise-and-Distortion Ratio (SINAD)
1
2
Typ
Max
Unit
Test Conditions/Comments
5
0.8
1.4
0.13
0.1
−0.25
−1.3
−2.0
−80
300
6
90
83
80
8
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
¼ to ¾ scale settling to ±2 LSB
「用語の説明」を参照。
この DAC を使ってデジタル的に生成した 1 kHz の正弦波を仕様。
Rev. 0
－ 5/27 －
1 LSB change around major carry, gain = 1
Gain = 1
Gain = 2
TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, bandwidth = 10 kHz, gain = 2
0.1 Hz to 10 Hz, gain = 1
TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
TA = 25°C, bandwidth = 20 kHz, VDD = 5 V, fOUT = 1 kHz
AD5676
データシート
タイミング特性
すべての入力信号は tR = tF = 1 ns/V（VDD の 10%～90%）で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 2 を参照。特に指定が
ない限り、VDD = 2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、VREF = 2.5 V、すべての仕様は−40°C～+125°C で規定。
表 4.
Parameter 1
Symbol
1.8 V ≤ VLOGIC < 2.7 V
Min
Max
2.7 V ≤ VLOGIC ≤ 5.5 V
Min
Max
Unit
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge Setup Time
t1
t2
t3
t4
20
4
4.5
15.1
20
1.7
4.3
10.1
ns
ns
ns
ns
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t5
t6
t7
0.8
+0.1
0.95
0.8
−0.8
1.25
ns
ns
ns
Minimum SYNC High Time (Single, Combined, or All Channel Update)
t8
9.65
6.75
ns
SYNC Falling Edge to SCLK Fall Ignore
t9
4.75
9.7
ns
LDAC Pulse Width Low
t10
4.85
5.45
ns
SCLK Falling Edge to LDAC Rising Edge
t11
41.25
25
ns
SCLK Falling Edge to LDAC Falling Edge
t12
26.35
20.3
ns
RESET Minimum Pulse Width Low
t13
4.8
6.2
ns
RESET Pulse Activation Time
t14
13.2
80
ns
5.15
5.18
μs
Power-Up Time
1
2
2
最大 SCLK 周波数は VDD = 2.7 V ～5.5 V, 1.8 V ≤ VLOGIC ≤ VDD で 50 MHz。これらの仕様については設計および特性評価により保証しています。出荷テストは行ってい
ません。
AD5676 の動作がパワーダウン状態を終了して通常モードへ移行するための時間。出力無負荷で 32 番目のクロック・エッジから DAC ミッドスケール値の 90%まで。
t9
t1
SCLK
t8
t2
t3
t4
t7
SYNC
t6
t5
SDI
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
t13
RESET
1ASYNCHRONOUS
2SYNCHRONOUS
12549-002
t14
VOUTx
LDAC UPDATE MODE.
LDAC UPDATE MODE.
図 2.
Rev. 0
シリアル書込み動作
－ 6/27 －
AD5676
データシート
デイジーチェーンとリードバックのタイミング特性
すべての入力信号は tR = tF = 1 ns/V（VDD の 10%～90%）で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 4 および図 5 を参照。
特に指定がない限り、VDD = 2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ 5.5 V、VREF = 2.5 V、すべての仕様は−40°C～+125°C で規定。
表 5.
1.8 V ≤ VLOGIC < 2.7 V
Parameter
1
2.7 V ≤ VLOGIC ≤ 5.5 V
Max
Max
Symbol
Min
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge
t1
t2
t3
t4
120
33
2.8
75
83.3
25.3
3.25
50
ns
ns
ns
ns
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t5
t6
t7
1.2
0.3
16.2
0.5
0.4
13
ns
ns
ns
Minimum SYNC High Time
t8
55.1
45
ns
SDO Data Valid from SCLK Rising Edge
SCLK Falling Edge to SYNC Rising Edge
t10
t11
21.5
24.4
22.7
20.3
ns
ns
SYNC Rising Edge to SCLK Rising Edge
t12
85.5
54
ns
1
Min
Unit
最大 SCLK 周波数は VDD = 2.7 V ～5.5 V, 1.8 V ≤ VLOGIC ≤ VDD で 25 MHz または 15 MHz。これらの仕様については設計および特性評価により保証しています。出荷テ
ストは行っていません。
回路図およびデイジーチェーンとリードバックのタイミング図
200µA
VOH (MIN)
CL
20pF
200µA
図 3.
12549-003
TO OUTPUT
PIN
IOL
IOH
デジタル出力（SDO）タイミング仕様の負荷回路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDI
t6
DB23
DB0
DB23
INPUT WORD FOR DAC N
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
図 4.
Rev. 0
DB0
DB0
INPUT WORD FOR DAC N
デイジーチェーン・タイミング図
－ 7/27 －
12549-004
t5
AD5676
データシート
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
NOP CONDITION
t10
DB0
DB23
UNDEFINED
DB0
SELECTED REGISTER DATA
CLOCKED OUT
図 5.
Rev. 0
DB0
リードバック・タイミング図
－ 8/27 －
12549-005
SDI
AD5676
データシート
絶対最大定格
特に指定のない限り TA = 25°C。
左記の絶対最大定格以上のストレスを加えると、製品に恒久的な
損傷を与える恐れがあります。この規定はストレス定格の規定の
みを目的とするものであり、ここに示す条件や、この仕様の動作
に関する項に記載する条件を超えるその他の条件でデバイスが
動作することを意味するものではありません。最大動作条件を超
えて長時間デバイスを使用すると、製品の信頼性に影響を与える
恐れがあります。
表 6.
Parameter
Rating
VDD to GND
VLOGIC to GND
VOUTx to GND
VREF to GND
Digital Input Voltage to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
20-Lead TSSOP, θJA Thermal Impedance, Zero
Airflow (4-Layer Board)
Reflow Soldering Peak Temperature, Pb Free
(J-STD-020)
ESD Ratings
Human Body Model (HBM)
Field-Induced Charged Device Model
(FICDM)
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−40°C to +125°C
−65°C to +150°C
125°C
112.6°C/W
Rev. 0
ESD に関する注意
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されな
いまま放電することがあります。本製品は当社独自
の特許技術である ESD 保護回路を内蔵してはいます
が、デバイスが高エネルギーの静電放電を被った場
合、損傷を生じる可能性があります。したがって、
性能劣化や機能低下を防止するため、ESD に対する
適切な予防措置を講じることをお勧めします。
260°C
2 kV
1.5 kV
－ 9/27 －
AD5676
データシート
VOUT1
1
20
VOUT2
VOUT0
2
19
VOUT3
VDD
3
18
VREF
VLOGIC
4
17
RESET
SYNC
5
16
SDO
SCLK
6
15
LDAC
SDI
7
14
RSTSEL
GAIN
8
13
GND
VOUT7
9
12
VOUT4
VOUT6 10
11
VOUT5
図 6.
AD5676
TOP VIEW
(Not to Scale)
12549-006
ピン配置と機能の説明
20 ピン TSSOP のピン配置
表 7. ピン機能の説明
ピン番号
記号
説明
1
VOUT1
DAC 1 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
2
VOUT0
DAC 0 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
3
VDD
電源入力。AD5676 は 2.7 V～5.5 V で動作します。このピンと GND 間に 0.1 μF のコンデンサと 10 μF のコンデンサとを
並列に接続し、VDD をデカップリングしてください。
4
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V です。
5
SYNC
アクティブ・ローの制御入力。これは入力データ用のフレーム同期信号です。SYNCがローになると、次の 24 クロック
の立下がりエッジでデータが転送されます。
6
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジで入力シフト・レジスタに入力されま
す。データは最大 50 MHz の速度で転送されます。
7
SDI
シリアル・データ入力。AD5676 には 24 ビットの入力シフト・レジスタが組み込まれています。データは、シリアル・
クロック入力の立下がりエッジでレジスタに入力されます。
8
GAIN
スパン設定。このピンを GND に接続すると、8 個の DAC 出力すべてが 0 V～VREF のスパンに設定されます。また、VLOGIC
に接続すると、8 個の DAC 出力すべてが 0 V～2 ×VREF に設定されます。
9
VOUT7
DAC 7 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
10
VOUT6
DAC 6 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
11
VOUT5
DAC 5 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
12
VOUT4
DAC 4 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
13
GND
デバイス上のすべての回路のグラウンド基準点。
14
RSTSEL
パワーオン・リセット。パワーアップ時、8 個の DAC すべてをゼロ・スケールにするには、このピンを GND に接続し
ます。パワーアップ時、8 個の DAC すべてをミッドスケールにするには、このピンを VLOGIC に接続します。
15
LDAC
DAC をロード。LDACは非同期と同期の 2 モードで動作します。入力レジスタに、新しいデータがあるとき、このピン
にロー・レベルのパルスを入力すると、任意の DAC レジスタまたはすべての DAC レジスタが更新されます。これによ
り、すべての DAC 出力を同時に更新できます。このピンをロー・レベルに固定することもできます。
16
SDO
シリアル・データ出力。複数のデバイスをデイジーチェーン接続するとき、あるいはリードバックのために使用します。
シリアル・データは SCLK の立上がりエッジで転送され、立下がりエッジで有効になります。
17
RESET
非同期リセット入力。RESETピンへの入力信号の立下がりエッジでリセットします。RESETがロー・レベルの場合はす
べての LDACパルスが無視されます。RESETがアクティブになると、入力レジスタと DAC レジスタがゼロ・スケールま
たはミッドスケールで更新されます。どちらのスケールになるかは RSTSEL ピンの状態によります。
18
VREF
リファレンス入力電圧。
19
VOUT3
DAC 3 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
20
VOUT2
DAC 2 からのアナログ出力電圧。出力アンプはレール to レールで動作します。
Rev. 0
－ 10/27 －
AD5676
データシート
代表的な性能特性
2.0
10
8
1.5
6
4
INL ERROR (LSB)
INL ERROR (LSB)
1.0
0.5
0
–0.5
2
0
–2
–4
–1.0
–6
0
10000
20000
30000
40000
50000
60000
70000
CODE
8
0.6
6
0.4
4
DNL ERROR (LSB)
10
0.8
0.2
0
–0.2
–6
–0.8
–8
30000
40000
50000
60000
70000
CODE
図 8.
12549-010
120
100
120
INL 誤差の温度特性
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
–40
–20
0
20
40
60
80
TEMPERATURE (°C)
図 11.
コード 対 DNL 誤差
DNL 誤差の温度特性
0.10
0.03
0.02
0.01
0
–0.01
0
10000
20000
30000
40000
50000
CODE
図 9.
60000
70000
0.08
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.07
0.06
0.05
0.04
0.03
0.02
0.01
0
–40
12549-009
–0.02
0.09
12549-012
TOTAL UNADJUSTED ERROR (% OF FSR)
0.04
TOTAL UNADJUSTED ERROR (% OF FSR)
100
0
–0.6
–1.0
80
–2
–4
20000
20
40
60
TEMPERATURE (°C)
2
–0.4
10000
0
図 10.
1.0
0
–20
コード 対 INL 誤差
12549-008
DNL ERROR (LSB)
図 7.
–10
–40
12549-007
–2.0
Rev. 0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
12549-011
–1.5
–20
0
20
40
60
TEMPERATURE (°C)
図 12.
コード 対 TUE
－ 11/27 －
TUE の温度特性
80
100
120
AD5676
データシート
10
0.10
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
6
0.08
0.06
ERROR (% OF FSR)
INL ERROR (LSB)
4
2
0
–2
–4
–6
0.04
0.02
FULL-SCALE ERROR
0
–0.02
GAIN ERROR
–0.04
12549-016
–0.06
–8
–10
2.7
3.2
3.7
4.2
4.7
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.08
–0.10
–40
5.2
0
–20
SUPPLY VOLTAGE (V)
電源電圧 対 INL 誤差
図 16.
0.10
8
0.08
6
0.06
4
0.04
ERROR (% OF FSR)
10
2
0
–2
–4
–10
2.7
3.2
3.7
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.02
GAIN ERROR
0
–0.02
FULL-SCALE ERROR
–0.04
4.2
4.7
–0.08
–0.10
2.7
5.2
3.2
3.7
電源電圧 対 DNL 誤差
図 17.
4.7
5.2
電源電圧 対 ゲイン誤差／フルスケール誤差
1.8
0.08
1.5
0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
1.2
ERROR (mV)
0.04
0.02
0
–0.02
ZERO CODE ERROR
0.9
0.6
0.3
OFFSET ERROR
–0.04
0
–0.08
–0.10
2.7
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
3.2
3.7
4.2
–0.3
4.7
–0.6
–40
5.2
SUPPLY VOLTAGE (V)
図 15.
12549-021
–0.06
12549-018
TOTAL UNADJUSTED ERROR (% OF FSR)
4.2
SUPPLY VOLTAGE (V)
0.10
Rev. 0
120
ゲイン誤差／フルスケール誤差の温度特性
SUPPLY VOLTAGE (V)
図 14.
100
–0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
80
12549-020
–6
60
40
TEMPERATURE (°C)
12549-017
DNL ERROR (LSB)
図 13.
20
12549-019
8
–20
0
20
40
60
80
100
120
TEMPERATURE (°C)
電源電圧 対 TUE
図 18.
－ 12/27 －
ゼロ・コード誤差／オフセット誤差の温度特性
AD5676
データシート
6
1.5
5
1.0
ZERO CODE ERROR
4
3
VOUT (V)
ERROR (mV)
0.5
OFFSET ERROR
0
2
1
–0.5
0
4.7
4.2
3.7
3.2
–2
–0.06
5.2
–0.04
–0.02
SUPPLY VOLTAGE (V)
図 19.
0
0.02
0.04
0.06
LOAD CURRENT (A)
電源電圧 対 ゼロ・コード誤差／オフセット誤差
図 22.
120
5 V でのソース能力とシンク能力
4.0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
100
VDD = 3V
TA = 25°C
GAIN = 2
INTERNAL REFERENCE = 2.5V
0xFFFF
0xC000
0x8000
0x4000
0x0000
3.5
3.0
2.5
VOUT (V)
80
HITS
VDD = 5V
TA = 25°C
GAIN = 2
INTERNAL REFERENCE = 2.5V
0x4000
0x0000
12549-025
–1.5
2.7
0xFFFF
0xC000
0x8000
–1
12549-022
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.0
60
2.0
1.5
1.0
40
0.5
0
12549-023
20
0.83
0.85
0.87
0.89
0.91
0.93
0.95
0.97
0.99
–1.0
–0.06
1.01
–0.04
–0.02
IDD FULL SCALE (mA)
図 20.
0
0.02
0.04
0.06
LOAD CURRENT (A)
外部リファレンス使用時の IDD ヒストグラム
図 23.
1.4
12549-026
0
–0.5
3 V でのソース能力とシンク能力
1.6
1.0
DEVICE 1
DEVICE 2
DEVICE 3
1.5
0.6
IDD (mA)
–0.2
1.1
–1.4
0
0.005
0.010
0.015
0.020
LOAD CURRENT (A)
図 21.
Rev. 0
0.025
0.030
12549-027
–1.0
1.3
1.2
SINKING –2.7V
SINKING –3V
SINKING –5V
SOURCING –5V
SOURCING –3V
SOURCING –2.7V
–0.6
1.0
12549-024
VOUT (V)
1.4
0.2
0
10000
20000
図 24.
負荷電流 対 ヘッドルーム／フットルーム（∆VOUT）
－ 13/27 －
40000
30000
CODE
50000
60000
コード 対 電源電流（IDD）
70000
AD5676
データシート
2.0
2.0
DAC 0
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
1.8
1.8
FULL SCALE
1.6
1.6
1.4
VOUT (V)
ZERO CODE
1.2
1.2
1.0
0.8
1.0
EXTERNAL REFERENCE, FULL SCALE
0.6
0.4
0.4
–40
12549-028
0.6
0
–20
20
40
60
80
100
0.2
0
80
120
100
120
電源電流（IDD）の温度特性
図 28.
2.0
200
0.006
VDD (V)
VOUT0 (V)
VOUT1 (V)
VOUT2 (V)
VOUT3 (V)
VOUT4 (V)
VOUT5 (V)
VOUT6 (V)
VOUT7 (V)
5
1.6
4
FULL SCALE
VDD (V)
1.4
ZERO CODE
1.2
180
フルスケール・セトリング時間
6
1.8
IDD (mA)
160
TIME (µs)
TEMPERATURE (°C)
図 25.
140
12549-031
VDD = 5V
GAIN = 1
TA = 25°C
INTERNAL REFERENCE = 2.5V
1/4 TO 3/4 SCALE
0.8
3
0.005
0.004
0.003
2
0.002
1
0.001
0
0
VOUT (V)
IDD (mA)
1.4
EXTERNAL REFERENCE, FULL SCALE
0.8
12549-029
0.6
0.4
2.7
3.2
3.7
4.2
4.7
–1
0
5.2
0.002
0.006
0.008
–0.001
0.010
TIME (SECONDS)
LOGIC INPUT VOLTAGE (V)
図 26.
0.004
図 29.
電源電圧 対 電源電流（IDD）
0 V およびミッドスケールへのパワーオン・リセット
3.00
2.2
2.0
MIDSCALE, GAIN = 2
2.50
FULL SCALE
1.8
2.00
VOUT (V)
IDD (mA)
1.6
1.4
ZERO CODE
1.2
SYNC
1.50
MIDSCALE, GAIN = 1
1.00
1.0
EXTERNAL REFERENCE, FULL SCALE
12549-030
0.50
0.6
3.2
3.7
4.2
4.7
0
–5
5.2
Rev. 0
0
5
TIME (µs)
LOGIC INPUT VOLTAGE (V)
図 27.
VDD = 5V
TA = 25°C
INTERNAL­ REFERENCE = 2.5V
図 30. パワーダウン・モードから復帰時、
DAC 出力がミッドスケールへ移行する時の波形
ロジック入力電圧 対 電源電流（IDD）
－ 14/27 －
10
12549-033
0.8
0.4
2.7
12549-032
1.0
AD5676
データシート
0.004
0.003
0.002
VOUT (V)
0.001
1
0
–0.003
–0.004
15
16
17
18
19
20
21
12549-034
VDD = 5V
GAIN = 1
TA = 25°C
REFERENCE = 2.5V
CODE = 0x7FFF TO 0x8000
ENERGY = 1.209376nV-sec
–0.002
CH1 50.0mV
22
M1.0sec
A CH1
401mV
12549-038
–0.001
TIME (µs)
図 31.
図 34.
デジタル／アナログ変換時のグリッチ・インパルス
0.1 Hz～10 Hz の出力ノイズ
1200
0.003
0.002
VDD = 5V
TA = 25°C
GAIN = 1
INTERNAL REFERENCE = 2.5V
1000
0.001
800
NSD (NV/√Hz)
–0.001
–0.002
–0.004
–0.005
2
4
6
8
10
12
14
16
18
600
400
1
2
3
4
5
6
7
200
–0.006
0
FULL SCALE
MIDSCALE
ZERO SCALE
12549-040
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
–0.003
12549-035
VOUT (V)
0
0
10
100
1k
20
10k
100k
1M
FREQUENCY (Hz)
TIME (µs)
図 32.
図 35.
アナログ・クロストーク
ノイズ・スペクトル密度（NSD）
0
0.012
0.008
0.006
–40
–60
dBV
VOUT (V)
0.004
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–20
1
2
3
4
5
6
7
0.002
0
–80
–100
–0.002
–120
–0.004
–140
–0.006
12549-037
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
ATTACK CHANNEL
0.010
–160
–0.008
–180
0
2
4
6
8
10
12
14
TIME (µs)
図 33.
Rev. 0
16
18
20
0
12549-036
–0.010
2
4
6
8
10
12
14
FREQUENCY (kHz)
図 36.
DAC 間クロストーク
－ 15/27 －
1 kHz での THD
16
18
20
AD5676
データシート
2.0
0.3
3
0nF
1.9
0.1nF
1.8
1nF
VOUT AT MIDSCALE (V)
10nF
1.6
1.5
1.4
1.3
1.1
1.0
0.10
0.11
0.12
0.13
0.14
0.15
0.16
0.17
0.18
0.19
MIDSCALE, GAIN = 1
0.1
1
ZERO SCALE, GAIN = 1
0
–20
0.20
0
20
TIME (ms)
図 37.
TIME (µs)
容量負荷 対 セトリング時間
図 39.
2.0
1.4
1.2
BANDWIDTH (dB)
1.6
VOUT (V)
ハードウェア・リセット
0
DAC 0
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
1.8
1.0
0.8
0.6
0.2
12549-041
VDD = 5.5V
GAIN = 1
TA = 25°C
INTERNAL REFERENCE = 2.5V
1/4 TO 3/4 SCALE
0.4
0
80
100
120
140
160
180
–10
–20
VDD = 5V
TA = 25°C
EXTERNAL REFERENCE = 2.5V, ±0.1Vp-p
GAIN = 1
VOUT = FULL SCALE
–30
1K
200
TIME (µs)
図 38.
Rev. 0
0
60
40
12549-042
1.2
12549-039
VDD = 5V
GAIN = 1
TA = 25°C
INTERNAL REFERENCE = 2.5V
0.2
2
10K
100K
12549-043
VOUT (V)
1.7
VOUT AT ZERO SCALE (V)
RESET
4.7nF
1M
FREQUENCY (Hz)
5.5 V でのセトリング時間
図 40.
－ 16/27 －
外部リファレンス使用時の乗算帯域幅
10M
AD5676
データシート
用語の説明
相対精度または積分非直線性（INL）
デジタルからアナログへのグリッチ・インパルス
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関数
の上下両端を結ぶ直線からの最大偏差を LSB で表した値です。
デジタルからアナログへのグリッチ・インパルスは、DAC レジ
スタ内の入力コードの状態が変化するときにアナログ出力に混
入するインパルスです。通常、グリッチの面積として規定され、
その単位は nV-sec です。入力コードの LSB が 1 変化して最上位
の桁が繰り上がるとき（0x7FFF から 0x8000）に測定します。
微分非直線性（DNL）
DNL は、隣接する 2 つのコード間で測定された変化と、理論的
な 1 LSB の変化との差です。指定された DNL の値が最大±1 LSB
であれば、単調性が保証されます。AD5676 の単調性は設計によ
り保証されています。
ゼロ・コード誤差
ゼロ・コード誤差は、DAC レジスタにゼロ・コード（0x0000）
をロードしたときの出力誤差を表す数値です。理想的には、出力
は 0 V です。DAC の出力が 0 V を下回ることはないのでゼロ・
コード誤差は常に正です。この誤差は DAC と出力アンプのオフ
セット誤差の組み合わせです。ゼロ・コード誤差の単位は、mV
です。
フルスケール誤差
フルスケール誤差は、DAC レジスタにフルスケール・コード
（0xFFFF）をロードしたときの出力誤差を表す数値です。理想的
には、出力は VDD − 1 LSB になります。フルスケール誤差はフル
スケール・レンジのパーセント値（FSR の%）で表します。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表す数値です。これは DAC
伝達特性の理論的な傾きからの偏差を示すもので、FSR の％値で
表します。
オフセット誤差ドリフト
オフセット誤差ドリフトは、温度変化に伴うオフセット誤差の変
化を表す値で、単位は μV/°C です。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT （実測値）と
VOUT（理論値）の差を表す値で、単位は mV です。オフセット誤
差は、DAC レジスタにコード 512 をロードした状態で測定しま
す。この誤差は正または負になります。
DC 電源電圧変動除去比（PSRR）
PSRR は、
電源電圧の変化が DAC 出力に及ぼす影響を表します。
PSRR は、DAC フルスケール出力における VDD 変化に対する VOUT
変化の比です。単位は mV/V です。VREF を 2 V に維持して VDD
を±10%変化させます。
出力電圧セトリング時間
出力電圧セトリング時間は、DAC 出力がフルスケールの 1/4 から
3/4 まで変化するコードを入力し、その出力が所定のレベルに安
定するまでに要する時間で、SYNCの立上がりエッジから測定し
ます。
Rev. 0
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力が更新されていないと
き、DAC のデジタル入力から DAC のアナログ出力に注入される
インパルスで、その単位は、nV-sec です。データ・バス上でのフ
ルスケール・コードの変化時、すなわち全ビット 0 から全ビット
1 への変化、またはその逆の変化のときに測定します。
ノイズ・スペクトル密度（NSD）
NSD は内部で発生するランダム・ノイズの大きさを表します。
ランダム・ノイズは、スペクトル密度（nV/√Hz）として特性評
価されます。これは DAC をミッドスケールにロードし、出力の
ノイズを測定することによって決定します。単位は nV/√Hz です。
DC クロストーク
DC クロストークは、一方の DAC 出力の変化に対して、もう一
方の DAC の出力レベルに生じる DC 変化です。ミッドスケール
に維持した DAC 出力をモニタしながら、別の DAC でフルスケー
ルの出力変化（またはソフト・パワーダウンとパワーアップ）を
行って測定します。単位は μV です。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負
荷電流変化が、ミッドスケールに維持された別の DAC に与える
影響を表します。単位は μV/mA です。
デジタル・クロストーク
デジタル・クロストークは、ある DAC の入力レジスタでフルス
ケールのコード変化（全ビット 0 から全ビット 1 への変化、およ
びその逆の変化）が生じた結果として、ミッドスケールに維持さ
れた別の DAC の出力に伝わるグリッチ・インパルスです。スタ
ンドアロン・モードで測定し、その単位は、nV-sec です。
アナログ・クロストーク
アナログ・クロストークは、DAC の出力変化の結果として別の
DAC 出力に伝わるグリッチ・インパルスです。アナログ・クロ
ストークを測定するには、入力レジスタの 1 つにフルスケールの
コード変化（全ビット 0 から全ビット 1 への変化、およびその逆
の変化）をロードします。次にソフトウェア LDACを実行して、
デジタル・コードが変化していない方の DAC の出力をモニタし
ます。グリッチの面積は nV-sec で表します。
DAC 間クロストーク
DAC 間クロストークは、デジタル・コードの変化とそれに続く
DAC のアナログ出力変化に起因して、別の DAC 出力に現れるグ
リッチ・インパルスです。書込みコマンドと更新コマンドを使っ
て原因側の DAC にフルスケールのコード変化（全ビット 0 から
全ビット 1 への変化、およびその逆変化）をロードし、ミッドス
ケールにある別のチャンネルの出力をモニタすることによって
測定します。グリッチのエネルギーは nV-sec で表します。
－ 17/27 －
AD5676
データシート
乗算帯域幅
全高調波歪み（THD）
DAC 内のアンプの周波数帯域幅は有限です。乗算帯域幅はこれ
を表す値です。フルスケール・コードをロードした DAC に正弦
波を重畳した基準電圧を接続すると、DAC 出力には、その正弦
波が出力されます。正弦波の周波数を変化させ、DAC から出力
される正弦波の振幅が、基準電圧に重畳された正弦波の振幅より
3dB 低下した時の周波数を、乗算帯域幅と規定しています。
DAC を使って発生させた正弦波は、理想正弦波とは異なってい
ます。こ差異を THD として規定しています。DAC から出力され
る正弦波は高調波成分を含んでいます。その高調波成分による歪
みが THD で、単位は dB です。
Rev. 0
－ 18/27 －
AD5676
データシート
動作原理
D/A コンバータ
出力アンプ
AD5676 はオクタル 16 ビット、シリアル入力の電圧出力 DAC で
す。このデバイスは、2.7 V～5.5 V の電源電圧で動作します。
AD5676 へのデータ書込みは、3 線式シリアル・インターフェー
スを使用して 24 ビット・ワード・フォーマットで行われます。
AD5676 はパワーオン・リセット回路を内蔵しており、既知の出
力状態で DAC をパワーアップさせることができます。また、消
費電流を 1 μA（typ）まで低減するソフトウェア・パワーダウン・
モードも組み込まれています。
出力バッファ・アンプはその出力上にレール to レール電圧を生
成します。出力範囲は 0 V～VDD です。実際の電圧範囲は、VREF、
GAIN ピン、オフセット誤差、ゲイン誤差の値によって異なりま
す。GAIN ピンで出力のゲインを選択します。
伝達関数
出力アンプのゲインはデフォルトで 1 に設定されています。この
値は、ゲイン選択ピン（GAIN）を使用して×1 または×2 に設定で
きます。このピンを GND に接続すると、8 個の DAC 出力すべて
が 0 V～VREF のスパンに設定されます。このピンを VDD に接続す
ると、8 個の DAC 出力のスパンはすべて 0 V～2 × VREF になりま
す。
DAC アーキテクチャ
出力バッファを内蔵した、セグメント型ストリング・アーキテク
チャを採用した DAC です。内部ブロック図を図 41 に示します。
VREF
RESISTOR
STRING
REF (–)
GND
図 41.
これらのアンプは、GND に接続した 10 nF のコンデンサと並列
に配置した 1 kΩ の負荷をドライブできます。スルーレートは 0.8
V/µs で、1/4～3/4 スケールの代表的なセトリング時間は 5 µs です。
シリアル・インターフェース
AD5676 は、3 線式シリアル・インターフェース（SYNC、SCLK、
SDI）を搭載しています。このインターフェースは、ほとんどの
DSP が装備している、SPI、QSPI™、MICROWIRE インターフェー
ス規格と互換性があります。標準的な書込みシーケンスのタイミ
ング図を図 2 に示します。また、AD5676 には、複数デバイスの
デイジーチェーン接続（「デイジーチェーン動作」参照）やリー
ドバックに使用できる SDO ピンもあります。
AD5676 の入力シフト・レジスタは 24 ビット幅です。データは最
初に MSB（DB23）がロードされ、最初の 4 ビットはコマンド・
ビット C3～C0（表 8 参照）、次の 4 ビットが DAC アドレス・ビッ
ト A3～A0（表 9 参照）、そして最後が 16 ビットのデータワード
です。
VOUTx
GAIN
(GAIN = 1 OR 2)
12549-044
DAC
REGISTER

シングル DAC チャンネル・アーキテクチャのブロック図
セグメント型抵抗ストリング DAC 構造の簡略図を図 42 に示しま
す。DAC レジスタにロードされたコードが、出力バッファに接続
されているストリング上のどのスイッチをオンにするかを決め
ます。
ストリング内の各抵抗の値はすべて同じ値「R」なので、ストリ
ング DAC の単調性が保証されています。
データワードは 16 ビットの入力コードで構成され、その後に 0
個、2 個、または 4 個の don’t care ビットが続きます。これらの
データビットは SCLK の 24 個の立下がりエッジで入力レジスタ
に転送され、SYNCの立上がりエッジで更新されます。
コマンドは、選択したアドレス・ビットに応じて、各 DAC チャ
ンネル、DAC チャンネルの組み合わせ、またはすべての DAC に
対して実行されます。
VREF
R
R
R
TO OUTPUT
AMPLIFIER
図 42.
Rev. 0
12549-045
R
R
GAIN ピンを GND に接続すると 8 個の出力のゲインはすべ
て 1 になり、出力範囲は 0 V～VREF になります。
GAIN ピンを VDD に接続すると 8 個の出力のゲインはすべて
2 になり、出力範囲は 0 V～2×VREF になります。
入力シフト・レジスタ
REF (+)
INPUT
REGISTER

抵抗ストリングの構造（簡略図）
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AD5676
データシート
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0
A3
A2
A1
A0
D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
COMMAND BITS
12549-046
DATA BITS
ADDRESS BITS
図 43.
表8
入力シフト・レジスタの値
コマンド・ビットの定義
スタンドアロン動作
Command
C3
C2
C1
C0
Description
0
0
0
0
0
0
0
1
No operation
Write to Input Register n (where n = 1 to 8,
depending on the DAC selected from the address
bits in Table 8), dependent on LDAC
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
1
Update the DAC register with contents of Input
Register n
Write to and update DAC Channel n
Power down/power up the DAC
Hardware LDAC mask register
0
0
1
1
1
1
1
0
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
1
1
…
1
1
…
1
0
…
1
0
…
1
表9
書込みシーケンスは SYNCラインをロー・レベルにすることで開
始されます。SDI ラインからのデータは、SCLK の立下がりエッ
ジで 24 ビット入力シフト・レジスタに入力されます。24 個のデー
タビットの最後が入力されると、SYNCがハイ・レベルになりま
す。続いて、コマンドで設定された機能、すなわち LDAC依存に
よる DAC レジスタ値の変更、動作モードの変更などが実行され
ます。
Software reset (power-on reset)
Reserved
Set up the DCEN register (daisy-chain enable)
Set up the readback register (readback enable)
Update all channels of the input register
simultaneously with the input data
Update all channels of the DAC register and input
register simultaneously with the input data
Reserved
Reserved
アドレス・ビットと選択される DAC
Address Bits
A3
A2
A1
A0
Selected Output DAC
Channel
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
DAC 01
DAC 1
DAC 2
DAC 3
DAC 4
DAC 5
DAC 6
DAC 7
アドレス指定された DAC の入力レジスタにデータが転送される
と、LDACをロー・レベル、SYNCラインをハイ・レベルにする
ことによって DAC のすべてのレジスタと出力が更新されます。
書込みコマンドと更新コマンド
入力レジスタ n への書込み（LDACに依存）
コマンド 0001 を使うと、指定された DAC の入力レジスタにデー
タを書込むことができます。LDACがロー・レベルの場合、入力
レジスタはトランスペアレントになります（LDACマスク・レジ
スタによって制御されていない場合）。
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタの値を DAC のレジスタ
と出力にロードして DAC 出力を直接更新します。
DAC チャンネル n への書込みと更新（LDAC非依存）
1 アドレス・ビットを使ってあらゆる DAC チャンネルの組み合わせを選ぶこ
とができます。
Rev. 0
24 番目より前のクロックで SYNCがハイ・レベルになると、そ
のフレームは有効と見なされますが、DAC に無効なデータが
ロードされる可能性があります。SYNCの立下がりエッジで次の
書込みシーケンスを開始できるように、その書込みシーケンスの
前に少なくとも 9.65 ns 間、SYNCをハイ・レベルに保持して下さ
い（シングル・チャンネル、表 4 の t8 を参照）。また、書込みシー
ケンスと次の書込みシーケンスとの間に SYNCの電圧レベルを
電源レール電圧でアイドル状態にすると、消費電力をさらに低減
することができます。SYNCラインは SCLK の立下がりエッジが
24 個に達するまでロー・レベルのままで、SYNCの立上がりエッ
ジで DAC が更新されます。
コマンド 0011 を使うと、DAC レジスタへ書込みを行って DAC
出力を直接更新することができます。
－ 20/27 －
AD5676
データシート
デイジーチェーン動作
複数の DAC を含むシステムでは、SDO ピンを使って複数のデバ
イスをデイジーチェーン接続できます。この機能は、ソフトウェ
アからデイジーチェーン・イネーブル（DCEN）コマンドを実行
してイネーブルします。コマンド 1000 は、この DCEN 機能用に
予約されています（表 8 参照）。デイジーチェーン・モードは、
DCEN レジスタの DB0 ビットをセットしてイネーブルします。
デフォルト設定はスタンドアロン・モードで、DB0 = 0 です。こ
のビットの状態とデバイスの動作モードの対応を表 10 に示しま
す。
転送が完了すると、SYNCがハイ・レベルになります。この動作
によってデイジーチェーン内にある各デバイスの入力データが
ラッチされて、入力シフト・レジスタにそれ以上データが入力さ
れるのを防ぎます。シリアル・クロックは、連続クロックまたは
ゲーテッド・クロックとすることができます。正しいクロック・
サイクル数の間ずっと SYNCをロー・レベルに維持できる場合は、
連続 SCLK ソースを使用します。ゲーテッド・クロック・モード
では、正確な数のクロック・サイクルを含むバースト・クロック
を使い、最終クロックの後に SYNCをハイ・レベルにしてデータ
をラッチします。
表 10. デイジーチェーン・イネーブル（DCEN）レジスタ
リードバック動作
DB0
Description
0
1
Standalone mode (default)
DCEN mode
リードバック・モードは、ソフトウェアで実行するリードバッ
ク・コマンドで開始します。コントロール・レジスタのデイジー
チェーン・モード・ディスエーブル・ビットを使って SDO 出力
をディスエーブルにしていると、読出し動作の間 SDO 出力が自
動的にイネーブルになり、読み出し終了後に再度ディスエーブル
になります。コマンド 1001 はリードバック機能専用です。この
コマンドを使うと、アドレス・ビット DAC 0～DAC 7 のうち 1
つを選択し、読み出すレジスタを決めることができます。リード
バック時に選択できる DAC レジスタは 1 つだけです。残り 3 個
のアドレス・ビットはロジック 0 に設定します。書込みシーケン
ス内の残りのデータビットは don't care ビットです。複数ビット
を選択した場合やどのビットも選択しなかった場合は、デフォル
トで DAC チャンネル 0 がリードバックされます。次の SPI 書込
み時に SDO 出力に現れるデータは、前にアドレス指定したレジス
タのデータです。
AD5676
68HC11*
MOSI
SDI
SCK
SCLK
PC7
SYNC
PC6
LDAC
SDO
MISO
SDI
たとえば、チャンネル 0 の DAC レジスタをリードバックするに
は次のシーケンスを実行します。
AD5676
1.
SCLK
SYNC
LDAC
SDO
2.
SDI
AD5676
SCLK
SYNC
LDAC
*ADDITIONAL PINS OMITTED FOR CLARITY.
図 44.
12549-047
SDO
AD5676 のデイジーチェーン接続
SYNCをロー・レベルにしておくと、SCLK ピンは入力シフト・
レジスタに接続されたままになります。24 個を超えるクロッ
ク・パルスが入力されると、データは入力シフト・レジスタから
あふれ出して SDO ラインに出力されます。このデータは SCLK
の立上がりエッジで出力され、SCLK の立下がりエッジで有効に
なります。このラインをチェーン内にある次の DAC の SDI 入力
に接続すると、デイジーチェーン・インターフェースが構成され
ます。システム内の各 DAC は、24 個のクロック・パルスを必要
とします。したがって、合計クロック・サイクル数は 24×N にな
ります。N は、デイジーチェーン動作させるデバイスの合計数で
す。24×N でないクロックで SYNCがハイ・レベルになると、そ
のフレームは有効と見なされますが、DAC に無効なデータが
ロードされる可能性があります。すべてのデバイスへのシリアル
Rev. 0
－ 21/27 －
AD5676 の入力レジスタに 0x900000 を書き込みます。これ
によってデバイスが読出しモードに設定され、チャンネル 0
の DAC レジスタが選択されます。DB15～DB0 のすべての
データビットは don't care ビットです。
次に、2 番目の書込みとして無動作（NOP）0x000000 を書き
込みます。この書込み時に、レジスタからのデータが SDO
ラインへ出力されます。DB23～DB20 には未定義データが格
納され、最後の 16 ビットには DAC レジスタ値の DB19～
DB4 が格納されます。
パワーダウン動作
AD5676 には後述する 2 種類のパワーダウン・モードがあります。
コマンド 0100 はパワーダウン機能用に予約されています（表 8
参照）。パワーダウン・モードはソフトウェア・プログラマブル
で、入力シフト・レジスタの 16 個のビット（ビット DB15～DB0）
をセットして設定します。各 DAC チャンネルには 2 ビットが割
り当てられています。この 2 ビットの状態とデバイスの動作モー
ドの対応を表 11 に示します。
接続されます。これにより、デバイスがパワーダウン・モード時
における出力インピーダンスを把握できるという利点がありま
す。パワーダウン・オプションは 2 種類あり、1 kΩ の抵抗を経
由して出力を GND に接続するか、開放回路状態（スリーステー
ト）にするかのいずれかです。パワーダウン時の出力段を図 45
に示します。
AMPLIFIER
DAC
VOUTx
Operating Mode
PD1
PD0
Normal Operation
Power-Down Modes
1 kΩ to GND
Three-State
0
0
0
1
POWER-DOWN
CIRCUITRY
1
1
対応するビットをセットすることにより、任意またはすべての
DAC（DAC 0～DAC 7）を選択したモードでパワーダウンさせる
ことができます。パワーダウン／パワーアップ動作時の入力シフ
ト・レジスタ値については表 12 を参照してください。
入力シフト・レジスタのビット PD1 と PD0 を 0 に設定すると、
デバイスは通常の消費電力 1.1 mA（typ）で動作します。しかし、
2 つのパワーダウン・モードに設定されると消費電流が 1 µA（typ）
に減少します。この時、電源電流が減少するだけでなく、出力段
にあるアンプの出力は、出力段内部に存在する既知の抵抗回路に
図 45.
パワーダウン時の出力段
パワーダウン・モードがアクティブになると、バイアス・ジェネ
レータ、出力アンプ、抵抗ストリング、その他の関連リニア回路
がシャットダウンします。ただし、DAC レジスタの値は、パワー
ダウン・モードのときでも影響を受けません。つまり、デバイス
がパワーダウン・モードであるにも関わらず DAC レジスタが更
新されます。パワーダウン状態を終了するのに要する時間は、
VDD = 5 V で 5 µs（typ）です。
表 12. パワーダウン／パワーアップ動作時の 24 ビット入力シフト・レジスタの値
1
DAC 7
DAC 6
DAC 5
DAC 4
DAC 3
DAC 2
DAC 1
DAC 0
DB13:
B12
DB11:
B10
DB9:DB8
DB7:DB6
DB5:DB4
DB3:DB2
DB1:DB0
PD1:PD0
PD1:PD0
PD1:PD0
PD1:PD0
PD1:PD0
PD1:PD0
PD1:PD0
DB23:DB20
DB19
DB18:DB16
DB15:
B14
0100
0
XXX
PD1:PD0
1
RESISTOR
NETWORK
12549-048
表 11. 動作モード
X は don't care ビットを表します。
Rev. 0 | Page 22 of 27
AD5676
データシート
DAC のロード（ハードウェアLDACピン）
LDAC マスク・レジスタ
AD5676 の DAC は、2 つのレジスタ・バンク（入力レジスタと
DAC レジスタ）で構成されるダブルバッファ・インターフェー
スを内蔵しています。入力レジスタへの書込みは任意の組み合わ
せで行うことができます。DAC レジスタの更新は LDACピンで
制御します。
OUTPUT
AMPLIFIER
VREF
16-BIT
DAC
LDAC
DAC
REGISTER
VOUTx
表 13. LDAC上書きの定義
Load LDAC Register
LDAC Bits
(DB3 to DB0)
INTERFACE
LOGIC
LDAC Pin
LDAC Operation
0000
1 or 0
Determined by the LDAC pin.
1111
X1
DAC channels update and override
the LDAC pin. DAC channels see LDAC
as 1.
12549-049
INPUT
REGISTER
SCLK
SYNC
SDI
コマンド 0101 は、このハードウェア LDAC機能用に予約されて
います。この時、アドレス・ビットは無視されます。コマンド
0101 を使った DAC への書込みで、4 ビットの LDACレジスタ
（DB3～DB0）にデータをロードします。各チャンネルにおける
レジスタのデフォルト値は 0、つまり LDACピンは通常動作しま
す。これらのビットを 1 に設定すると、この DAC チャンネルは
ハードウェア LDACピンの状態に関係なく LDAC ピンの変化を
無視します。この柔軟性のある機能は、LDACピンで制御できる
チャンネルを、任意に選択したいアプリケーションに有益です。
SDO
1
図 46.
シングル DAC の入力ロード回路（簡略図）
DAC の即時（同期）更新（LDACをロー・レベルに維持）
コマンド 0001 を使ってデータを入力レジスタへ入力するとき
は、LDAC をロー・レベルに維持します。SYNC の立上がりエッ
ジで、アドレス指定された入力レジスタと DAC レジスタの両方
が更新され、DAC 出力が変化を開始します（表 14 参照）。
X は don't care ビットを表します。
LDACレジスタを使うと、ハードウェア LDACピンによる制御に
柔軟性を持たせることができます（表 13 参照）。DAC チャンネ
ルに対して LDACビット（DB0～DB3）を 0 に設定すれば、この
チャンネルの更新はハードウェア LDACピンによってのみ制御
できるようになります。
DAC の遅延（非同期）更新（LDACはロー・レベル・パ
ルス）
コマンド 0001 を使ってデータを入力レジスタへ入力するとき
は、LDAC をハイ・レベルに維持しておきます。SYNC をハイ・
レベルにした後に、LDACにロー・レベル・パルスを入力すると、
すべての DAC 出力が非同期で更新されます。更新は LDACの立
下がりエッジで発生します。
表 14. 書込みコマンドと LDACピンの真理値表
1
Command
Description
Hardware LDAC Pin State
Input Register Contents
DAC Register Contents
0001
Write to Input Register n
(dependent on LDAC)
VLOGIC
GND 2
Data update
Data update
No change (no update)
Data update
0010
Update the DAC register with
contents of Input Register n
VLOGIC
No change
Updated with input register contents
GND
No change
Updated with input register contents
0011
Write to and update DAC
Channel n
VLOGIC
GND
Data update
Data update
Data update
Data update
1
2
ハードウェアLDACピンがハイ・レベルからロー・レベルへ変化すると、LDACマスク・レジスタでマスクされていないチャンネルの入力レジスタ値によって DAC レ
ジスタの値が更新されます。
LDACをロー・レベルに固定すると、LDAC マスク・ビットは無視されます。
Rev. 0
－ 23/27 －
AD5676
ハードウェア・リセット（RESET）
RESETピンはアクティブ・ローのリセットで、出力をゼロ・スケー
ルまたはミッドスケールへクリアすることができます。クリアさ
れた時のコード値は RESETセレクト・ピンを使って選択できま
す。RESETは、動作を完了させるために少なくとも 2 μs の間
ロー・レベルに維持する必要があります（図 2 参照）。RESET
信号がハイ・レベルに戻っても、新しい値が設定されるまで出力
はクリア値を維持します。RESETピンがロー・レベルの間は出力
を新しい値に更新できません。ソフトウェアで実行するリセット
機能もあります。この機能は、DAC をパワーオン・リセット・
コードに従ってリセットします。コマンド 0110 はソフトウェ
ア・リセット機能用に指定されています（表 8 参照）。パワーオ
Rev. 0
データシート
ン・リセットを行っている期間中、LDACまたは RESETに関する
イベントはすべて無視されます。
リセット選択ピン（RSTSEL）
AD5676 には、パワーアップ時の出力電圧を制御するパワーオ
ン・リセット回路が組み込まれています。RSTSEL ピンをロー・
レベルに接続すると、パワーアップ時の出力はゼロ・スケールで
す。これは DAC のリニア領域外です。RSTSEL ピンをハイ・レ
ベルに接続すると、パワーアップ時の VOUTx はミッドスケールに
なります。この出力は、DAC に対して有効な書込みシーケンス
が実行されるまで、パワーアップ時のレベルを維持します。
－ 24/27 －
AD5676
データシート
アプリケーション情報
電源に関する推奨事項
AD5676 と SPORT との接続
通常、AD5676 の電源には VDD = 3.3 V、VLOGIC = 1.8 V を使用しま
す。
アナログ・デバイセズの ADSP-BF527 は、1 個の SPORT シリア
ル・ポートを内蔵しています。図 49 に、SPORT インターフェー
スを使って AD5676 を制御する方法を示します。
5V INPUT
図 47.
ADP7118
LDO
3.3V: VDD
ADP160
LDO
1.8V: VLOGIC
12549-057
ADP7118 はVDDピンの電源に使用できます。また、VLOGICピンの
電源には ADP160 を使用できます。このセットアップを図 47 に
示します。ADP7118 の入力電圧の最大値は 20 V、ADP160 の入
力電圧の最大値は 5.5 V です。
AD5676 用の低ノイズ電源ソリューション
図 49
マイクロプロセッサ・インターフェース
マイクロプロセッサと AD5676 の接続は、DSP プロセッサおよび
マイクロコントローラと互換の標準プロトコルを使用するシリ
アル・バスを介して行います。この通信チャンネルには、クロッ
ク信号、データ信号、同期信号で構成される 3 線式または 4 線式
のインターフェースが必要です。また、AD5676 には、SYNCの
立上がりエッジでデータが有効になる 24 ビットのデータワード
が必要です。
AD5676 と ADSP-BF531 との接続
AD5676 の SPI インターフェースは、業界標準の DSP やマイクロ
コントローラに容易に接続できます。図 48 に AD5676 とアナロ
グ・デバイセズの Blackfin® DSP との接続方法を示します。
Blackfin は、AD5676 の SPI ピンへ直接接続できる SPI ポートを内
蔵しています。
SPORT インターフェース
レイアウトのガイドライン
精度が重視される回路では、電源とグラウンド・リターンのレイ
アウトを注意深く行うことによって定格性能を確実に実現する
ことができます。AD5676 を搭載するプリント回路基板（PCB）
を取り付けるときは、アナログ・プレーン上に AD5676 が配置さ
れるようにしてください。
AD5676 では、各電源に 10μF と 0.1μF のコンデンサを並列接続し
て、十分な電源バイパスを設ける必要があります。これらのコン
デンサはできるだけデバイスの近くに取り付けてください。直接
接続が理想的です。10 μF のコンデンサはタンタル・ビーズ型を
使用します。0.1μF コンデンサは、等価直列抵抗（ESR）と等価
直列インダクタンス（ESI）が小さいもの、例えば一般的なセラ
ミック型を選択して下さい。これらの性能を満足するコンデンサ
は、高い周波数成分を GND へと導く低インピーダンス・パスを
提供することができ、内部ロジックのスイッチングに起因する過
渡電流を処理することができます。
1 枚のボード上に多数のデバイスを実装するシステムでは、電力消
費による熱の放熱を容易にするために何らかのヒート・シンク能
力を設ける方法が有効です。
デバイスが搭載されているプリント基板の GND プレーン面積を
増やすことで、自然なヒート・シンク効果を持たせることができ
ます（図 50 参照）。
AD5676
図 48
ADSP-BF531 とのインターフェース
BOARD
図 50.
Rev. 0
－ 25/27 －
パッドとボードの接続
12549-055
GND
PLANE
AD5676
データシート
CONTROLLER
多くのプロセス制御アプリケーションでは、コントローラと被制
御ユニットの間に絶縁障壁を設けて、危険な同相モード電圧が発
生したときに制御回路を絶縁して保護する必要があります。アナ
ログ・デバイセズの iCoupler®製品には、2.5 kV を超える電圧絶
縁能力があります。AD5676 はシリアル・ローディング方式を採
用しており、インターフェース・ライン数が最小であるため絶縁
インターフェース用に最適です。図 51 に、ADuM1400 を使用し
た AD5676 への 4 チャンネル絶縁型インターフェースを示します。
詳細については www.analog.com/icoupler をご覧ください。
SERIAL
CLOCK IN
SERIAL
DATA OUT
ADuM14001
VOA
VIA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
VIC
SYNC OUT
LOAD DAC
OUT
1
VOC
VOD
VID
ADDITIONAL PINS OMITTED FOR CLARITY.
図 51.
Rev. 0
－ 26/27 －
絶縁インターフェース
TO
SCLK
TO
SDI
TO
SYNC
TO
LDAC
12549-056
ガルバニック絶縁インターフェース
AD5676
データシート
外形寸法
6.60
6.50
6.40
20
11
4.50
4.40
4.30
6.40 BSC
1
10
PIN 1
0.65
BSC
1.20 MAX
0.15
0.05
COPLANARITY
0.10
0.30
0.19
0.20
0.09
SEATING
PLANE
0.75
0.60
0.45
8°
0°
COMPLIANT TO JEDEC STANDARDS MO-153-AC
図 52.
20 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
（RU-20）
寸法単位：mm
オーダー・ガイド
Model 1
Resolution
Temperature Range
Accuracy
Package Description
Package Option
AD5676BRUZ
AD5676BRUZ-REEL7
EVAL-AD5676RSDZ
16 Bits
16 Bits
−40°C to +125°C
−40°C to +125°C
±3 LSB INL
±3 LSB INL
20-Lead TSSOP
20-Lead TSSOP
Evaluation Board
RU-20
RU-20
1
Z = RoHS 準拠製品。
Rev. 0
－ 27/27 －