正誤表 この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。 この正誤表は、 2015 年 1 月 8 日現在、アナログ・デバイセズ株式会社で確認した誤り を記したものです。 なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。 正誤表作成年月日： 2015 年 1 月 8 日 製品名：AD5270/AD5271 対象となるデータシートのリビジョン(Rev)： 英語版 Rev.F (03/2013)および日本語版 Rev E, 12/2010 訂正箇所： 以下の箇所に記載されている Table 13 は正しくは Table15 です。 18 ページ、50-TP MEMORY BLOCK の章、3 行目及び 8 行目 19 ページ、RDAC AND 50-TP READ OPERATION の章、10 行目 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹 芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大 阪 MT ビル 2 号 電話 06（6350）6868 正誤表 20 ページ、Table 12. Write and Read to RDAC and 50-TP Memory の表中、8 行目 以上 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹 芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大 阪 MT ビル 2 号 電話 06（6350）6868 1024/256ポジション、1%抵抗偏差 SPIインターフェース、50-TPメモリ・デジタル可変抵抗 AD5270/AD5271 機能ブロック図 特長 VDD POWER-ON RESET AD5270/AD5271 RDAC REGISTER SCLK SYNC SERIAL INTERFACE A 10/8 W 50-TP MEMORY BLOCK DIN SDO アプリケーション 機械式可変抵抗の置き換え オペアンプ: 可変ゲイン制御 計装:ゲイン、オフセットの調整 プログラマブルな電圧/電流変換 プログラマブルなフィルタ、遅延、時定数 プログラマブルな電源 センサー・キャリブレーション VSS EXT_CAP GND 08077-001 1 チャンネル、1024/256 ポジション分解能 公称抵抗: 20 kΩ、50 kΩ、100 kΩ 公称抵抗偏差: 最大 ±1% 50 回書込み可能な(50-TP)ワイパー・メモリ 可変抵抗器モードの温度係数: 5 ppm/°C 単電源動作: 2.7 V～5.5 V AC またはバイポーラ動作向けの±2.5 V～±2.75 V の両電源動作 SPI 互換インターフェースを内蔵 ワイパー設定値のリードバックが可能 パワーオン時に 50-TP メモリからリフレッシュ 10 ピンの 3 mm × 3 mm × 0.8 mm 薄型 LFCSP パッケージ 10 ピンの 3 mm × 4.9 mm × 1.1 mm 小型 MSOP パッケージ 図 1. 概要 AD5270/AD52711 は、不揮発性メモリ(NVM)を採用した業界をリ ードする可変抵抗性能と小型パッケージを組み合わせた 1 チャン ネル 1024/256 ポジションのデジタル可変抵抗器です。 AD5270/AD5271 では、 1% 以下のピン間抵抗偏差を保証し、50 回 書込み可能なメモリ(50-TP)を提供しています。 業界をリードする保証された低抵抗偏差により、オープン・ル ープ・アプリケーション、高精度キャリブレーション、偏差一 致アプリケーションが簡素化されます。 1 AD5270/AD5271 デバイスのワイパー設定は、SPI デジタル・イ ンターフェースを介して制御することができます。抵抗値を 50TP メモリに書込む前には、無制限回数の調整が可能です。 AD5270/AD5271 では、ヒューズを焼き切るための外付け電源電 圧が不要で、50 回まで書込むことができます。50-TP の動作時 に、ヒューズの焼き切りコマンドにより、抵抗ポジションを固 定します(機械式可変抵抗器をエポキシ樹脂で固定するのに対応 します)。 AD5270/AD5271 は、3 mm × 3 mm の 10 ピン LFCSP パッケージ または 10 ピン MSOP パッケージを採用しています。これらの デバイスの動作は、工業用拡張温度範囲-40°C～+125°C で保証 しています。 米国特許 7688240 により保護されています。 Rev. E アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009–2010 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD5270/AD5271 目次 特長..................................................................................................... 1 シフトレジスタ ........................................................................... 18 アプリケーション ............................................................................. 1 RDACレジスタ ............................................................................ 18 機能ブロック図 ................................................................................. 1 50-TPメモリ・ブロック ............................................................. 18 概要..................................................................................................... 1 書込み保護機能 ........................................................................... 18 改訂履歴............................................................................................. 2 RDACと 50-TP の読出し動作 .................................................... 19 仕様..................................................................................................... 3 シャットダウン・モード ........................................................... 20 電気的特性—AD5270 ................................................................... 3 抵抗性能モード ........................................................................... 20 電気的特性—AD5271 ................................................................... 5 リセット ....................................................................................... 20 インターフェース・タイミング仕様.......................................... 7 SDO ピンとディジーチェーン動作........................................... 21 絶対最大定格 ..................................................................................... 9 RDACアーキテクチャ ................................................................ 21 熱抵抗............................................................................................. 9 可変抵抗のプログラミング........................................................ 22 ESDの注意 ..................................................................................... 9 EXT_CAPコンデンサ.................................................................. 22 ピン配置およびピン機能説明 ....................................................... 10 ピン電圧の動作範囲 ................................................................... 22 代表的な性能特性 ............................................................................11 パワーアップ・シーケンス........................................................ 22 テスト回路....................................................................................... 17 外形寸法........................................................................................... 23 動作原理........................................................................................... 18 オーダー・ガイド ....................................................................... 24 シリアル・データ・インターフェース.................................... 18 改訂履歴 12/10—Rev. D to Rev. E Changes to SDO Pin Description........................................................10 Changes to Table 1 ............................................................................... 3 Added Table 3; Renumbered Sequentially ........................................... 4 Changes to SDO Pin and Daisy-Chain Operation Section..................21 Changes to Table 4 ............................................................................... 5 Added Table 6 ...................................................................................... 6 11/10—Rev. C to Rev. D Changes to Figure 25..........................................................................14 Changes to Table 8 and Table 9 ............................................................ 9 Added Figure 6 and changes to Table 10............................................ 10 9/10—Rev. B to Rev. C Changes to Figure 3 Caption ................................................................7 Changes to Figure 4 Caption ................................................................8 Deleted Daisy-Chain Operation Section, Added SDO Pin and Daisy-Chain Operation Section ..........................................................21 Replaced Typical Performance Characteristics Section...................... 11 Changes to Figure 44.......................................................................... 21 Updated Outline Dimensions ............................................................. 23 Changes to Ordering Guide ................................................................ 24 5/10—Rev. A to Rev. B 3/10—Rev. 0 to Rev. A Added LFCSP Throughout ...................................................................1 Changed OTP to 50-TP Throughout .....................................................1 Changes to Product Title, Features, and General Description...............1 Changes to Product Title and General Description...............................1 Rev. E Changes to Theory of Operation Section............................................14 10/09—Revision 0: Initial Version － 2/24 － AD5270/AD5271 仕様 電気的特性—AD5270 特に指定がない限り、VDD = 2.7 V～5.5 V、VSS = 0 V; VDD = 2.5 V～2.75 V、VSS = −2.5 V～−2.75 V; −40°C < TA < +125°C。 表 1. Parameter DC CHARACTERISTICS—RHEOSTAT MODE Resolution Resistor Integral Nonlinearity 2, 3 Symbol Test Conditions/Comments Min R-INL RAW = 20 kΩ, |VDD − VSS| = 3.0 V to 5.5 V RAW = 20 kΩ, |VDD − VSS| = 2.7 V to 3.0 V RAW = 50 kΩ, 100 kΩ Resistor Differential Nonlinearity2 Nominal Resistor Tolerance R-Perf Mode4 Normal Mode Resistance Temperature Coefficient 5, 6 Wiper Resistance RESISTOR TERMINALS Terminal Voltage Range5, 7 Capacitance5 A R-DNL 10 −1 −1 −1 −1 See Table 2 and Table 3 −1 Code = full scale Code = zero scale Low Tristate Leakage Current Output Capacitance5 POWER SUPPLIES Single-Supply Power Range Dual-Supply Power Range Supply Current Positive Negative 50-TP Store Current5, 8 Positive ±0.5 ±15 5 35 VSS f = 1 MHz, measured to GND, code = half scale f = 1 MHz, measured to GND, code = half scale VA = VW Capacitance5 W Common-Mode Leakage Current5 DIGITAL INPUTS Input Logic5 High Low Input Current Input Capacitance5 DIGITAL OUTPUT Output Voltage5 High Typ 1 VINH VINL IIN CIN Max Unit +1 +1.5 +1 +1 Bits LSB LSB LSB LSB +1 70 VDD 90 V pF 40 pF 50 2.0 0.8 ±1 5 VOH RPULL_UP = 2.2 kΩ to VDD VOL RPULL_UP = 2.2 kΩ to VDD VDD = 2.7 V to 5.5 V, VSS = 0 V VDD = 2.5 V to 2.75 V, VSS = −2.5 V to −2.75 V VDD − 0.1 2.7 ±2.5 V V µA pF 5.5 ±2.75 V V 1 µA µA −1 IDD_OTP_STO V V µA pF 0.4 0.6 +1 5 IDD ISS nA V −1 VSS = 0 V % % ppm/°C Ω 4 mA −4 mA RE Negative ISS_OTP_STOR E OTP Read Current5, 9 Positive 500 IDD_OTP_REA µA D Negative Rev. E ISS_OTP_READ −500 － 3/24 － µA AD5270/AD5271 Parameter Power Dissipation 10 Power Supply Rejection Ratio5 Symbol PSRR DYNAMIC CHARACTERISTICS5, 11 Bandwidth Test Conditions/Comments VIH = VDD or VIL = GND ΔVDD/ΔVSS = ±5 V ± 10% RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ Min Max 5.5 −66 −75 −78 −55 −67 −70 Unit µW dB kHz −3 dB, RAW = 10 kΩ, Terminal W, see Figure 42 RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ VA = 1 V rms, f = 1 kHz, Total Harmonic Distortion Typ 1 300 120 60 dB code = half scale RAW = 20 kΩ RAW = 50 kΩ RAW= 100 kΩ Code = half scale, TA = 25°C RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ Resistor Noise Density −90 −88 −85 nV/√Hz 50 25 32 1 Typ 値は、25°C および VDD = 5 V、VSS = 0 V での平均測定値。 抵抗ポジション非直線性誤差 R-INL は、最大抵抗ワイパー・ポジションと最小抵抗ワイパー・ポジションとの間で測定された理論値からの差を表します。 R-DNL は、 連続タップ・ポジション間での理論値からの相対的ステップ変化を表します。 3 各コード内の最大電流は、IAW = (VDD − 1)/RAW により決定されます。 4 用語抵抗性能モードと R 性能モードは同じ意味で使用しています。 抵抗性能モードのセクションを参照してください。 5 設計上保証しますが、出荷テストは行いません。 6 詳細については、図 25 を参照。 7 抵抗ピン A と抵抗ピン W の極性は相互に制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 8 動作電流とは異なり、ヒューズ書込みの電源電流は約 55 ms 継続します。 9 動作電流とは異なり、ヒューズ読出しの電源電流は約 500 ns 継続します。 10 PDISS は (IDD × VDD) + (ISS × VSS)で計算されます。 11 すべてのダイナミック特性では、VDD = +2.5 V、VSS = -2.5 V を使用します。 2 表 2.AD5270—20 kΩ 抵抗性能モードのコード範囲 Resistor Tolerance Per Code |VDD − VSS| = 4.5 V to 5.5 V |VDD − VSS| = 2.7 V to 4.5 V R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance From 0x078 to 0x3FF From 0x037 to 0x3FF From 0x028 to 0x3FF From 0x0BE to 0x3FF From 0x055 to 0x3FF From 0x037 to 0x3FF 表 3.AD5270—50 kΩ と 100 kΩ 抵抗性能モードのコード範囲 Resistor Tolerance Per Code RAW = 50 kΩ RAW = 100 kΩ R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance From 0x078 to 0x3FF From 0x055 to 0x3FF From 0x032 to 0x3FF From 0x04B to 0x3FF From 0x032 to 0x3FF From 0x019 to 0x3FF Rev. E － 4/24 － AD5270/AD5271 電気的特性—AD5271 特に指定がない限り、VDD = 2.7 V～5.5 V、VSS = 0 V; VDD = 2.5 V～2.75 V、VSS = −2.5 V～−2.75 V; −40°C < TA < +125°C。 表 4. Parameter DC CHARACTERISTICS—RHEOSTAT MODE Resolution Resistor Integral Nonlinearity 2, 3 Resistor Differential Nonlinearity2 Nominal Resistor Tolerance R-Perf Mode 4 Normal Mode Resistance Temperature Coefficient 5, 6 Wiper Resistance Symbol Test Conditions/Comments See Table 5 and Table 6 −1 Code = full scale Code = zero scale ±0.5 ±15 5 35 VSS f = 1 MHz, measured to GND, code = half scale f = 1 MHz, measured to GND, code = half scale VA = VW Capacitance5 W Common-Mode Leakage Current5 DIGITAL INPUTS Input Logic5 High Low5 Input Current Input Capacitance5 VINH VINL IIN CIN DIGITAL OUTPUT Output Voltage5 High Low VOH VOL Max Unit +1 +1 Bits LSB LSB +1 70 VDD V pF 40 pF 50 0.8 ±1 5 RPULL_UP = 2.2 kΩ to VDD RPULL_UP = 2.2 kΩ to VDD VDD = 2.7 V to 5.5 V, VSS = 0 V VDD = 2.5 V to 2.75 V, VSS = −2.5 V to −2.75 V VDD − 0.1 2.7 ±2.5 V V µA pF 5.5 ±2.75 V V 1 µA µA −1 IDD_OTP_STORE ISS_OTP_STORE 4 −4 IDD_OTP_READ ISS_OTP_READ PSRR mA mA 500 −500 VIH = VDD or VIL = GND ΔVDD/ΔVSS = ±5 V ± 10% RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ － 5/24 － V V µA pF 0.4 0.6 +1 5 IDD ISS nA V −1 VSS = 0 V % % ppm/°C Ω 90 2.0 Tristate Leakage Current Output Capacitance5 Rev. E Typ 1 8 −1 −1 R-INL R-DNL RESISTOR TERMINALS Terminal Voltage Range5, 7 Capacitance5 A POWER SUPPLIES Single-Supply Power Range Dual-Supply Power Range Supply Current Positive Negative 50-TP Store Current5, 8 Positive Negative OTP Read Current5, 9 Positive Negative Power Dissipation 10 Power Supply Rejection Ratio5 Min 5.5 −66 −75 −78 −55 −67 −70 µA µA µW dB AD5270/AD5271 Parameter Symbol Test Conditions/Comments Min Typ 1 Max Unit 5, 11 DYNAMIC CHARACTERISTICS Bandwidth −3 dB, RAW = 10 kΩ, Terminal W, see Figure 42 RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ VA = 1 V rms, f = 1 kHz, code = half scale RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ Code = half scale, TA = 25°C RAW = 20 kΩ RAW = 50 kΩ RAW = 100 kΩ Total Harmonic Distortion Resistor Noise Density kHz 300 120 60 dB −90 −88 −85 nV/√Hz 50 25 32 1 Typ 値は、25°C および VDD = 5 V、VSS = 0 V での平均測定値。 抵抗ポジション非直線性誤差 R-INL は、最大抵抗ワイパー・ポジションと最小抵抗ワイパー・ポジションとの間で測定された理論値からの差を表します。 R-DNL は、 連続タップ・ポジション間での理論値からの相対的ステップ変化を表します。 3 各コード内の最大電流は、IAW = (VDD − 1)/RAW により決定されます。 4 用語抵抗性能モードと R 性能モードは同じ意味で使用しています。 抵抗性能モードのセクションを参照してください。 5 設計上保証しますが、出荷テストは行いません。 6 詳細については、図 25 を参照してください。 7 抵抗ピン A と抵抗ピン W の極性は相互に制約されません。 両電源動作では、グラウンドを基準としたバイポーラ信号の調整が可能です。 8 動作電流とは異なり、ヒューズ書込みの電源電流は約 55 ms 継続します。 9 動作電流とは異なり、ヒューズ読出しの電源電流は約 500 ns 継続します。 10 PDISS は (IDD × VDD) + (ISS × VSS)で計算されます。 11 すべてのダイナミック特性では、VDD = +2.5 V、VSS = -2.5 V を使用します。 2 表 5.AD5271—20 kΩ 抵抗性能モードのコード範囲 Resistor Tolerance per Code |VDD − VSS| = 4.5 V to 5.5 V |VDD − VSS| = 2.7 V to 4.5 V From 0x1E to 0xFF From 0x0F to 0xFF From 0x06 to 0xFF From 0x32 to 0xFF From 0x19 to 0xFF From 0x0E to 0xFF R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance 表 6.AD5271—50 kΩ と 100 kΩ 抵抗性能モードのコード範囲 Resistor Tolerance per Code RAW = 50 kΩ RAW = 100 kΩ R-TOLERANCE 1% R-Tolerance 2% R-Tolerance 3% R-Tolerance From 0x1E to 0xFF From 0x14 to 0xFF From 0x0A to 0xFF From 0x14 to 0xFF From 0x0F to 0xFF From 0x0A to 0xFF Rev. E － 6/24 － AD5270/AD5271 インターフェース・タイミング仕様 特に指定がない限り、VDD = 2.5 V～5.5 V、VSS = 0 V; VDD = 2.5 V、VSS = −2.5 V; すべての仕様は TMIN～TMAX で規定。 表 7. Limit 1 Unit Test Conditions/Comments 20 10 10 15 ns min ns min ns min ns min SCLK cycle time SCLK high time SCLK low time SYNC to SCLK falling edge setup time 5 5 1 ns min ns min ns min Data setup time Data hold time SCLK falling edge to SYNC rising edge t8 3, 4 500 ns min Minimum SYNC high time t9 15 ns min SYNC rising edge to next SCLK fall ignored 450 2 600 6 350 0.6 2 ns max µs max ns max µs max ms max ms max ms max SCLK rising edge to SDO valid RDAC register write command execute time RDAC register write command execute time Memory readback execute time Memory program time Reset 50-TP restore time Power-on 50-TP restore time Parameter t1 t2 t3 t4 2 t5 t6 t7 5 t10 tRDAC_R-PERF tRDAC_NORMAL tMEMORY_READ tMEMORY_PROGRAM tRESET tPOWER-UP 6 1 すべての入力信号は tr = tf = 1 ns/V (VDD の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。 SCLK の最大周波数は 50 MHz。 RDAC レジスタ書込み動作については、tRDAC_R-PER と tRDAC_NORMAL を参照してください。 4 メモリ・コマンド動作については、tMEMORY_READ と tMEMORY_PROGRAM を参照してください。 5 RPULL_UP = 2.2 kΩ(VDD へ接続)、容量負荷 = 168 pF。 6 VDD − VSS が 2.5 V に等しくなった後の最大時間。 2 3 シフトレジスタとタイミング図 DB9 (MSB) C3 0 C2 C1 C0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 08077-002 0 DB0 (LSB) DATA BITS CONTROL BITS 図 2.シフトレジスタの値 t4 t2 t7 t1 SCLK t8 t9 t3 SYNC t5 0 0 C3 C2 D7 D6 D5 D2 D1 SDO 図 3.書込みタイミング図 (CPOL = 0、CPHA = 1) Rev. E t6 D0 08077-003 DIN － 7/24 － AD5270/AD5271 SCLK t9 SYNC DIN 0 0 C3 D0 D0 0 0 C3 D1 D0 SDO X X C3 図 4.読出しタイミング図 (CPOL = 0、CPHA = 1) Rev. E － 8/24 － D1 D0 08077-004 t10 AD5270/AD5271 絶対最大定格 特に指定のない限り、TA = 25 °C。 表 8. Parameter Rating VDD to GND VSS to GND VDD to VSS VA, VW to GND Digital Input and Output Voltage to GND EXT_CAP to VSS IA, IW Continuous RAW = 20 kΩ RAW = 50 kΩ, 100 kΩ Pulsed 1 Frequency > 10 kHz Frequency ≤ 10 kHz Operating Temperature Range 4 Maximum Junction Temperature (TJ Maximum) Storage Temperature Range Reflow Soldering Peak Temperature Time at Peak Temperature Package Power Dissipation –0.3 V to +7.0 V +0.3 V to −7.0 V 7V VSS − 0.3 V, VDD + 0.3 V −0.3 V to VDD + 0.3 V 7V 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 熱抵抗 θJA は JEDEC 仕様 JESD-51 により定義され、値はテスト・ボー ドとテスト環境に依存します。 表 9.熱抵抗 ±3 mA ±2 mA ±MCC 2/d 3 ±MCC2/√d3 −40°C to +125°C 150°C Package Type θJA1 θJC Unit 10-Lead LFCSP 10-Lead MSOP 50 135 3 N/A °C/W °C/W 1 ESDの注意 −65°C to +150°C 260°C 20 sec to 40 sec (TJ max − TA)/θJA 1 最大ピン電流は、スイッチの最大処理電流、パッケージ最大消費電力、A ピ ン、W ピン内の任意の 2 ピン間の、設定された抵抗での最大入力電圧により 制約されます。 2 最大連続電流。 3 パルス・デューティ係数。 4 50-TP メモリの書込みを含みます。 Rev. E JEDEC 2S2P テスト・ボード、自然空冷(0 m/sec の空気流)。 － 9/24 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD5270/AD5271 ピン配置およびピン機能説明 10 SYNC 9 SCLK W 3 AD5270/ AD5271 VSS 4 (EXPOSED PAD) 7 SDO A 2 A W 3 2 VSS 4 10 AD5270/ AD5271 SYNC 9 SCLK TOP VIEW (Not to Scale) 8 DIN 7 SDO 6 GND EXT_CAP 5 EXT_CAP 5 08077-005 VDD 1 8 DIN 6 GND NOTES 1. THE EXPOSED PAD IS LEFT FLOATING OR IS TIED TO VSS. 08077-040 VDD 1 図 5.MSOP ピン配置 図 6.LFCSP のピン配置 表 10.ピン機能の説明 ピン番号 記号 説明 1 VDD 正の電源。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要があり ます。 2 A RDAC の A ピン VSS ≤ VA ≤ VDD。 3 W RDAC のワイパー・ピン。VSS ≤ VW ≤ VDD。 4 VSS 負電源。単電源アプリケーションで 0 V へ接続してください。このピンは、0.1 µF のセラミック・コンデンサと 10 µF のコンデンサでデカップリングする必要があります。 5 EXT_CAP 外付けコンデンサ。1 µF のコンデンサを EXT_CAP と VSS の間に接続します。このコンデンサの定格電圧は 7 V 以 上である必要があります。 6 GND グラウンド・ピン、ロジック・グラウンド基準。 7 SDO シリアル・データ出力。このピンは、ディジーチェーン・モードまたはリードバック・モードでシフトレジスタか らのデータを出力するときに使用できます。このオープン・ドレイン出力には、このピンを使用しない場合でも外 付けプルアップ抵抗が必要です。 8 DIN シリアル・データライン。このピンは、16 ビット入力レジスタにデータを入出力する SCLK ラインと組み合わせて 使います。 9 SCLK シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入力されま す。データは最大 50 MHz のレートで転送できます。 10 SYNC 立下がりエッジ同期信号。これは、入力データに対するフレーム同期信号です。SYNCがロー・レベルになると、 シフトレジスタがイネーブルされ、データは後続のクロックの立下がりエッジで入力されます。選択されたレジス タは、16 個目のクロック・サイクルの後ろのSYNCの立上がりエッジで更新されます。16 個目のクロック・サイク ルの前にSYNCをハイ・レベルにすると、SYNCの立上がりエッジは割込みとして機能するため、RDAC は書込み シーケンスを無視します。 EPAD エクスポーズ ド・パッド フローティングのままにするか、VSS へ接続してください。 Rev. E － 10/24 － AD5270/AD5271 代表的な性能特性 0.8 0.8 +125°C +25°C –40°C 0.6 RAW = 20kΩ TA = 25°C 0.4 0.2 0.2 0 0 –0.2 –0.2 0 128 256 384 512 640 768 896 1023 CODE (Decimal) –0.4 08077-010 –0.4 0 256 512 CODE (Decimal) 768 1023 08077-111 INL (LSB) 0.4 INL (LSB) 20kΩ 50kΩ 100kΩ 0.6 図 10.R 性能モードでの R-INL 対コード対公称抵抗 (AD5270) 図 7.R 性能モードでの R-INL 対コード対温度 (AD5270) 0.6 0.2 TA = 25°C RAW = 20kΩ 0.1 0.4 0 0.2 DNL (LSB) DNL (LSB) –0.1 –0.2 –0.3 0 –0.2 –0.4 –0.4 –0.5 0 128 256 384 512 +125°C 640 768 –0.6 896 1023 CODE (Decimal) 50kΩ 256 100kΩ 512 CODE (Decimal) 768 1023 図 11.R 性能モードでの R-DNL 対コード対公称抵抗 (AD5270) 図 8.R 性能モードでの R-DNL 対コード対温度 (AD5270) 0.6 0.50 +125°C +25°C –40°C 0.40 20kΩ 50kΩ 100kΩ TA = 25°C RAW = 20kΩ 0.4 INL (LSB) 0.30 INL (LSB) 20kΩ 0 08077-120 +25°C –40°C 08077-011 –0.6 0.20 0.2 0 0.10 –0.2 0 128 256 384 512 640 CODE (Decimal) 768 896 1023 08077-014 –0.4 –0.10 256 512 CODE (Decimal) 768 1023 図 12.ノーマル・モードでの R-INL 対コード対公称抵抗 (AD5270) 図 9.ノーマル・モードでの R-INL 対コード対温度 (AD5270) Rev. E 0 08077-121 0 － 11/24 － AD5270/AD5271 0.15 0.15 +125°C +25°C –40°C 0.10 TA = 25°C RAW = 20kΩ 0.05 DNL (LSB) 0.05 DNL (LSB) 20kΩ 50kΩ 100kΩ 0.10 0 0 –0.05 –0.05 –0.10 –0.10 0 128 256 384 512 640 768 896 –0.20 08077-015 –0.15 1023 CODE (Decimal) +125°C +25°C –40°C 0.15 256 512 CODE (Decimal) 768 1023 図 16.ノーマル・モードでの R-DNL 対コード対公称抵抗 (AD5270) 図 13.ノーマル・モードでの R-DNL 対コード対温度 (AD5270) 0.20 0 08077-122 –0.15 0.15 RAW = 20kΩ TA = 25°C 20kΩ 100kΩ 0.10 INL (LSB) 0.05 0 –0.05 0 –0.05 0 64 128 CODE (Decimal) 192 255 08077-013 –0.10 0.05 –0.10 0 図 14.R 性能モードでの R-INL 対コード対温度 (AD5271) 0.06 128 CODE (Decimal) 192 255 図 17.R 性能モードでの R-INL 対コード対公称抵抗 (AD5271) 0.15 +125°C +25°C –40°C RAW = 20kΩ 0.04 64 08077-123 INL (LSB) 0.10 TA = 25°C 0.02 0.10 0.05 –0.02 DNL (LSB) DNL (LSB) 0 –0.04 –0.06 –0.08 0 –0.05 –0.10 –0.10 20kΩ 0 64 128 CODE (Decimal) 192 255 図 15.R 性能モードでの R-DNL 対コード対温度 (AD5271) Rev. E 100kΩ –0.15 08077-012 –0.14 0 64 128 CODE (Decimal) 192 255 08077-125 –0.12 図 18.R 性能モードでの R-DNL 対コード対公称抵抗 (AD5271) － 12/24 － AD5270/AD5271 0.10 0.15 +125°C +25°C –40°C 0.08 20kΩ 100kΩ TA = 25°C RAW = 20kΩ 0.10 INL (LSB) INL (LSB) 0.06 0.04 0.05 0 0.02 0 64 128 CODE (Decimal) 192 255 –0.10 08077-016 –0.02 0 +125°C +25°C –40°C RAW = 20kΩ 0.02 128 CODE (Decimal) 192 255 図 22.ノーマル・モードでの R-INL 対コード対公称抵抗 (AD5271) 図 19.ノーマル・モードでの R-INL 対コード対温度 (AD5271) 0.03 64 08077-126 –0.05 0 0.010 TA = 25°C 100kΩ 20kΩ 0.008 0.01 DNL (LSB) DNL (LSB) 0.006 0 –0.01 0.004 0.002 –0.02 0 64 128 CODE (Decimal) 192 255 –0.002 図 20.ノーマル・モードでの R-DNL 対コード対温度 (AD5271) 0 64 128 CODE (Decimal) 192 08077-027 –0.03 08077-017 0 255 図 23.ノーマル・モードでの R-DNL 対コード対公称抵抗 (AD5271) 500 400 1.0 IDD = 5V 300 0.8 IDD = 3V 100 CURRENT (mA) ISS = 3V 0 –100 –200 ISS = 5V –300 –400 0.6 0.4 10 20 30 40 50 60 70 80 90 100 110 TEMPERATURE (°C) 08077-018 0.2 –500 –40 –30 –20 –10 0 0 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 VOLTAGE (V) 図 21.電源電流(IDD、ISS)の温度特性 図 24.デジタル入力電圧対電源電流(IDD) Rev. E － 13/24 － 5.0 5.5 08077-023 CURRENT (nA) 200 AD5270/AD5271 50 20kΩ 50kΩ 100kΩ 40 VDD/VSS = 5V/0V 20kΩ 50kΩ 100kΩ 6 THEORETICAL IWA_MAX (mA) 35 30 25 20 15 10 5 4 3 2 1 5 0 512 128 CODE (Decimal) 768 192 1023 AD5270 255 AD5271 0 0 0 256 64 図 25.コード対温度係数 ΔRWA/ΔT 0 AD5270 (AD5271) 0x100 (0x40) –10 0x080 (0x20) –20 GAIN (dB) 0x020 (0x08) 0x010 (0x04) –40 –50 0x040 (0x10) 0x040 (0x10) 0x008 (0x02) 0x010 (0x04) 0x008 (0x02) –40 0x004 (0x01) –50 0x001 –60 –60 1k 0x020 (0x08) –30 0x004 (0x01) 0x002 0x002 0x001 10k 100k 1M 10M FREQUENCY (Hz) –70 1k 08077-031 GAIN (dB) –30 –30 0 AD5270 (AD5271) –10 0x100 (0x40) 0x080 (0x20) –20 0x040 (0x10) –30 PSRR (dB) GAIN (dB) –20 0x020 (0x08) 0x010 (0x04) –40 0x008 (0x02) VDD /VSS= 5V/0V CODE = HALF SCALE 50kΩ 100kΩ 20kΩ –40 –50 –80 100k 1M 10M –90 100 08077-032 10k FREQUENCY (Hz) 図 27.50 kΩ ゲイン対コード対周波数 Rev. E 10M –70 0x002 0x001 –60 1k 1M –60 0x004 (0x01) –50 100k 図 29.100 kΩ ゲイン対コード対周波数 0 0x200 (0x80) 10k FREQUENCY (Hz) 図 26.20 kΩ ゲイン対コード対周波数 –10 AD5270 (AD5271) 0x200 (0x80) 0x100 (0x40) 0x080 (0x20) –20 1023 AD5270 255 AD5271 08077-041 –10 768 192 図 28.コード対理論最大電流 0 0x200 (0x80) 512 128 CODE (Decimal) 1k 10k FREQUENCY (Hz) 図 30.PSRR の周波数特性 － 14/24 － 100k 08077-028 256 64 08077-019 0 0 08077-024 RHEOSTAT MODE TEMPCO (ppm/°C) 7 VDD/VSS= 5V/0V 45 AD5270/AD5271 0 VDD/VSS = 5V/0V CODE = HALF SCALE fIN = 1kHz NOISE BW = 22kHz –10 –20 THD + N (dB) THD + N (dB) –20 0 20kΩ 50kΩ 100kΩ VDD/VSS= 5V/0V CODE = HALF SCALE NOISE BW = 22kHz VIN = 1V rms –40 –60 20kΩ 50kΩ 100kΩ –30 –40 –50 –60 –70 –80 –80 10k 100k FREQUENCY (Hz) –100 0.001 08077-025 1k 0.01 図 31.THD + N の周波数特性 0.1 VOLTAGE (VRMS) 08077-026 –90 –100 100 1 図 34.振幅対 THD + N 0.03 0.0010 20kΩ 50kΩ 100kΩ 0.02 VDD/VSS = 5V/0V IAW = 200µA CODE = HALF SCALE 0.0005 VOLTAGE (V) VOLTAGE (V) 0.01 0 –0.01 0 –0.0005 –0.02 –0.0010 14 19 –0.0015 –10 8.75 30 7.50 25 6.25 20 5.00 15 3.75 10 2.50 5 1.25 0 2.7 0 3.2 3.7 4.2 VDD (V) 4.7 5.2 40 50 70 VDD/VSS = 5V/0V 20kΩ 50kΩ 100kΩ 60 図 33.電圧対最大コード喪失 Rev. E 30 10.00 NUMBER OF CODES (AD5270) 35 11.25 NUMBER OF CODES (AD5271) NUMBER OF CODES (AD5270) 40 20 60 図 35.デジタル・フィードスルー 08077-021 TA = 25°C 20kΩ 50kΩ 100kΩ 10 TIME (µs) 図 32.最大グリッチ・エネルギー 45 0 15.0 50 12.5 40 10.0 30 7.5 20 5.0 10 2.5 0 –40 –20 0 20 40 60 TEMPERATURE (°C) 80 100 図 36.最大コード喪失の温度特性 － 15/24 － 15.5 120 0 NUMBER OF CODES (AD5271) 9 TIME (µs) 08077-020 4 08077-043 –0.04 –1 08077-046 –0.03 AD5270/AD5271 8 0.006 VDD/VSS = 5V/0V IAW = 10µA CODE = HALF SCALE 0.005 ΔRAW RESISTANCE (%) VOLTAGE (V) 7 6 5 0.004 0.003 0.002 0.001 0 4 0.09 0.11 0.13 0.15 TIME (Seconds) 0.17 –0.002 08077-029 0.07 100 200 300 400 500 600 700 800 900 1000 OPERATION AT 150°C (Hours) 図 38.バーンインにより加速した長時間ドリフト 図 37.ヒューズ書込み時の VEXT_CAP 波形 Rev. E 0 － 16/24 － 08077-038 –0.001 AD5270/AD5271 テスト回路 図 39 ～図 43 に、仕様のセクションで使用したテスト条件を示します。 DUT IW 1GΩ W W A A VMS 08077-033 図 42.ゲインの周波数特性 図 39.抵抗ポジション非直線性誤差 (可変抵抗器動作; R-INL、R-DNL) DUT RWA = DUT CODE = 0x00 IW RW = W VMS IW GND 08077-034 NC +2.75V V+ = VDD ±10% IW V+ PSS (%/%) = VMS VDD ΔVMS% ΔVDD% VMS 08077-035 A 図 41.電源除去比(PSS、PSRR) Rev. E GND NC = NO CONNECT –2.75V 図 43.コモン・リーク電流 PSRR (dB) = 20 LOG W +2.75V –2.75V A 2 図 40.ワイパー抵抗 VDD GND ICM W RWA A VMS V － 17/24 － 08077-037 VMS 08077-036 DUT AD5270/AD5271 動作原理 AD5270/AD5271 は、VSS < VTERM < VDD のピン電圧範囲内のアナ ログ信号に対して真の可変抵抗として動作するようにデザイン されています。RDAC レジスタ値により抵抗ワイパー・ポジシ ョンが決定されます。RDAC レジスタはスクラッチパッド・レ ジスタのように動作するため、抵抗設定値の変更回数には制限 がありません。RDAC レジスタには、SPI インターフェースを介 して任意のポジション設定値を書込むことができます。目的の ワイパー・ポジションが見つかった後に、この値を 50-TP メモ リ・レジスタに保存することができます。それ以後、ワイパ ー・ポジションは、後続パワーアップで常にそのポジションに 回復されます。50-TP データの保存には約 350ms 要し、この間 AD5270/AD5271 がロックされて値の変更が防止されます。 RDACレジスタ また、AD5270/AD5271 は特許取得済みの 1% のピン間抵抗偏差 を持っています。この機能は、高精度可変抵抗器モード、およ び絶対抵抗値が既知であることが不可欠であるオープン・ルー プ・アプリケーションが簡素化されます。 AD5270/AD5271 は、50-TPのプログラマブルなメモリ・レジス タのアレイを内蔵しています。このメモリ・レジスタを使うと、 ワイパー・ポジションを最大 50 回分書込むことができます。表 13 にメモリ・マップを示します。所望のワイパー・ポジション を決めたら、ユーザはコマンド 3 (表 11 参照)を使ってシリア ル・データ入力レジスタにロードすることができます。この命 令は、ワイパー・ポジション・データを 50-TPメモリ・レジス タへ保存します。書込む最初のアドレスはロケーション 0x01 (表 13 参照)です。 AD5270/AD5271 は、メモリがフルになるま で、各後続の書込みごとに 50-TP メモリ・アドレスをインクリ メントします。50-TPへのデータ書込みには約 4 mA を 55 ms間 消費します。さらに完了に約 350 msを要します。この間、シフ トレジスタをロックして、変更を防止します。コントロール・レ ジスタのビットC3 をポーリングして、ヒューズ・プログラム・ コマンドの完了を確認することができます。50-TP メモリの書 込みには電源電圧の変更は不要ですが、EXT_CAP ピンに 1 μF のコンデンサが必要です (図 46 参照)。50-TPをアクティブにする 前は、パワーアップ時にAD5270/AD5271 はミッドスケールに設 定されます。 シリアル・データ・インターフェース AD5270/AD5271 は、SPI インターフェース規格と大部分の DSP と互換性のあるシリアル・インターフェース (SYNC、SCLK、 DIN 、SDO)を内蔵しています。このデバイスでは、各レジスタ へのデータ書込みをシリアル・インターフェースを介して行い ます。 シフトレジスタ AD5270/AD5271 のシフトレジスタは、図 2 に示すように 16 ビ ット幅です。16 ビット・データ・ワードは、未使用の 2 ビット (0 に設定)、それに続く 4 ビットのコントロール・ビットと 10 ビ ットのRDACデータビットから構成されています(AD5271 の場 合、RDACレジスタに読み書きすると、RDACの下位 2 ビットは don’t careになることに注意してください)。データはMSBファー スト (ビット 15)でロードされます。4 ビットのコントロール・ ビットにより、ソフトウェア・コマンドの機能が指定されます( 表 11 参照)。図 3 に、AD5270/AD5271 の代表的な書込みシーケ ンスのタイミング図を示します。 SYNCラインをロー・レベルにすると、書込みシーケンスが開 始されます。データ・ワード全体がDINピンから入力されるま で、 SYNC ピンをロー・レベルに維持する必要があります。 SYNCがハイ・レベルに戻ると、シリアル・データ・ワードが 表 11 の命令に従ってデコードされます。コマンド・ビット (Cx) が、デジタル・ポテンショメータの動作を制御します。データ ビット(Dx)は、デコードされたレジスタにロードされる値です。 AD5270/AD5271 は、正常動作のために 16 ビット(1 フレーム)の 倍 数を カウント する カウンタ を内 蔵してい ます 。例えば 、 AD5270/AD5271 は 32 ビット・ワードで動作しますが、31 ビッ トまたは 33 ビット・ワードで動作することはできません。 SYNC がハイ・レベルのとき、AD5270/AD5271 は連続 SCLKを 必要としません。デジタル入力バッファの消費電力を小さくす るため、すべてのシリアル・インターフェース・ピンを VDD 電 源レール近くで動作させてください。 Rev. E RDACレジスタは、デジタル可変抵抗器のワイパー・ポジショ ンを直接制御します。例えば、RDACレジスタに全ビット 0 を ロードすると、ワイパーは可変抵抗のAピンに接続されます。 RDACレジスタは標準のロジック・レジスタであるため、許容 変更回数には制限がありません。可変抵抗ワイパー・ポジショ ン設定の基本モード(RDACレジスタの書込み)は、コマンド 1 ( 表 11 参照)とワイパー・ポジション・データをシリアル・デー タ入力レジスタにロードすることにより実行されます。 50-TPメモリ・ブロック 書込み保護機能 パワーアップ時に、RDACレジスタと 50-TPメモリ・レジスタに 対するシリアル・データ入力レジスタ書込みコマンドがディス エーブルされます。コントロール・レジスタのRDAC書込み保 護ビットC1(表 13 と 表 14 参照)は、デフォルトで 0 に設定され ます。この機能により、ソフトウェア・コマンドに無関係に、 RDACレジスタ値の変更が不可能になります。ただし、ソフト ウェア・リセットのコマンド 4 を使って、50-TPメモリから RDACレジスタをリフレッシュする場合は例外です。RDACレジ スタの書込みをイネーブルするときは、シリアル・データ入力 レジスタにコマンド 7 をロードすることにより、コントロー ル・レジスタの書込み保護ビット(ビットC1)を最初に書込む必 要があります。50-TPメモリの書込みをイネーブルするときは、 コントロール・レジスタの書込みイネーブル・ビット (ビット C0: デフォルト設定値は 0)を最初に 1 に設定する必要がありま す。 － 18/24 － AD5270/AD5271 選択されたメモリ・ロケーションのデータは、次の SPI 動作の 間にSDO ピンから出力されます。コマンド 6(表 11 参照)を使う と、直前に書込まれたワイパー・メモリ・ロケーションのバイ ナリ符号化されたアドレスをリードバックすることができます。 この機能を使うと、50-TP メモリ・ブロックのスペア・メモリ・ ステータスをモニタすることができます。 RDACと 50-TP の読出し動作 シリアル・データ出力 SDO ピンは、内部 RDAC レジスタ値ま たは50-TP メモリ値のリードバックに使用することができます。 RDAC レジスタ値は、コマンド 2を使ってSDOからリードバッ クすることができます (表 11参照)。RDAC レジスタのデータは、 次の SPI 動作の最後の10 クロック間にSDO ピンから出力されま す。 表 12 に、シリアル・データ入力 (DIN) ワード・シーケンスのサ ンプル・リストを示します。シリアル・データ出力は、RDAC レジスタと 50-TP メモリ (メモリ・ロケーション 20)に対する書込 み/読出しに対し 16 進フォーマットでSDO ピンに出力されます。 コマンド 5 を使って、SDOからすべての 50-TPメモリ・レジス タ値をリードバックすることができます。データバイトの下位 6 ビットD0～D5 により、リードバック対象のメモリ・ロケーシ ョンを選択します (表 13 参照)。 表 11.コマンド動作の真理値表 Data[DB9:DB0]1 Command[DB13:DB10] Command Number C3 C2 C1 C0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 X X X X X X X X X X NOP: do nothing. 1 0 0 0 1 D9 D8 D7 D6 D5 D4 D3 D2 D12 D02 Write contents of serial register data to RDAC. Operation 2 0 0 1 0 X X X X X X X X X X Read contents of RDAC wiper register. 3 0 0 1 1 X X X X X X X X X X Store wiper setting: store RDAC setting to 50-TP. 4 0 1 0 0 X X X X X X X X X X Software reset: refresh RDAC with last 50-TP memory stored value. 53 0 1 0 1 X X X X D5 D4 D3 D2 D1 D0 Read contents of 50-TP from SDO output in the next frame. 6 0 1 1 0 X X X X X X X X X X Read address of last 50-TP programmed memory location. 74 0 1 1 1 X X X X X X X D2 D1 D0 Write contents of serial register data to control register. 8 1 0 0 0 X X X X X X X X X X Read contents of control register. 9 1 0 0 1 X X X X X X X X X D0 Software shutdown. D0 = 0; normal mode. D0 = 1; device placed in shutdown mode. 1 X = don't care。 AD5271 = don't care。 3 50-TP メモリ・マップについては表 15 を参照してください。 4 詳細については、表 14 を参照してください。 2 Rev. E － 19/24 － AD5270/AD5271 シャットダウン・モード 抵抗性能モード ソフトウェア・シャットダウン・コマンドのコマンド 9 (表 11 参 照 ) を 実 行 し て 、 LSB に 1 を 設 定 す る こ と に よ り 、 AD5270/AD5271 をシャットダウンさせることができます。 こ の機能によりRDACはゼロ消費電力状態になり、ピン Axは開放 に、ワイパーピン Wxは接続されたままに、それぞれなります。 AD5270/AD5271 がシャットダウン・モードにあるとき、表 11 の 全コマンドを実行することができます。コマンド 9 を実行して LSBに 0 を設定するか、またはソフトウェア・リセットのコマ ンド 4(表 11 参照)により、デバイスをシャットダウン・モード から抜け出させることができます。 このモードでは、特許取得済みの新しい 1% ピン間抵抗偏差が アクティブになります。この 1% ピン間抵抗偏差では、各コー ドで±1% 抵抗偏差すなわちコード = ハーフスケール、RWA = 10 kΩ ± 100 Ωが保証されます。 ±1% 抵抗偏差が実現されるコード を確認するときは、表 2、表 3、表 5、表 6 を参照してください。 コントロール・レジスタのビット C2 に書込みを行うと、抵抗 性能モードがアクティブになります。 リセット コ マ ン ド 4( 表 11 参 照 ) を 実 行 す る と 、 ソ フ ト ウ ェ ア か ら AD5270/AD5271 をリセットすることができます。リセット・コ マンドは、直前に書込まれた 50-TP メモリ・ロケーションの値 をRDAC レジスタへロードします。直前に書込まれた 50-TPメ モリ・ロケーションがない場合には、RDACレジスタにミッド スケールがロードされます。 表 12.RDAC と 50-TP メモリの書込みと読出し DIN SDO 1 Action 0x1C03 0x0500 0x0800 0x0C00 0xXXXX 0x1C03 0x0500 0x100 0x1800 0x0000 0x0C00 0xXX19 0x1419 0x2000 0x0000 0x0100 0x0000 0xXXXX Enable update of the wiper position and the 50-TP memory contents through the digital interface. Write 0x100 to the RDAC register; wiper moves to ¼ full-scale position. Prepares data read from RDAC register. Stores RDAC register content into the 50-TP memory. A 16-bit word appears out of SDO, where the last 10-bits contain the contents of the RDAC register (0x100). Prepares data read of last programmed 50-TP memory monitor location. NOP Instruction 0 sends a 16-bit word out of SDO, where the six LSBs last six bits contain the binary address of the last programmed 50TP memory location, for example, 0x19 (see Table 13). Prepares data read from Memory Location 0x19. Prepares data read from the control register. Sends a 16-bit word out of SDO, where the last 10-bits contain the contents of Memory Location 0x19. NOP Instruction 0 sends a 16-bit word out of SDO, where the last four bits contain the contents of the control register. If Bit C3 = 1, the fuse program command successful. 1 X = don’t care。 表 13.コントロール・レジスタのビット・マップ DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 C3 C2 C1 C0 表 14.コントロール・レジスタ・ビットの説明 Bit Name Description C0 50-TP program enable 0 = 50-TP program disabled (default) 1 = enable device for 50-TP program C1 RDAC register write protect 0 = wiper position frozen to value in 50-TP memory (default) 1 1 = allow update of wiper position through digital interface C2 R-performance enable 0 = RDAC resistor tolerance calibration enabled (default) 1 = RDAC resistor tolerance calibration disabled C3 50-TP memory program success bit 0 = fuse program command unsuccessful (default) 1 = fuse program command successful 1 50-TP メモリに書込まれた直前の値に固定されたワイパー・ポジション。 50-TP メモリが書込まれていない場合には、ワイパーをミッドスケールに固定します。 Rev. E － 20/24 － AD5270/AD5271 表 15.メモリ・マップ Data Byte[DB9:DB8] 1 Command Number D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Register Contents 5 X X X X X … X X X X X X X X X X … X X X X X X X X X X … X X X X X 0 0 0 0 0 … 0 0 0 0 0 0 0 0 0 0 … 0 0 0 1 1 0 0 0 0 0 … 0 1 1 0 1 0 0 0 0 0 … 1 0 1 1 0 0 0 0 0 1 … 0 1 1 0 0 0 0 1 1 0 … 1 0 1 0 1 0 1 0 1 0 … 0 0 0 0 0 Reserved 1st programmed wiper location (0x01) 2nd programmed wiper location (0x02) 3rd programmed wiper location (0x03) 4th programmed wiper location (0x04) … 10th programmed wiper location (0xA) 20th programmed wiper location (0x14) 30th programmed wiper location (0x1E) 40th programmed wiper location (0x28) 50th programmed wiper location (0x32) 1 X is don’t care。 VDD SDO ピンとディジーチェーン動作 MOSI SDO1 Action 0xXXXX 0x8001 0xXXXX 0xXXXX 0x0000 High Impedance Last user command sent to the digipot. Prepares the SDO pin to be placed in high impedance mode. The SDO pin is placed in high impedance. AD5270/ AD5271 DIN U2 SDO SCLK SS SYNC SYNC SCLK SCLK 図 44.SDO を使ったディジーチェーン接続 RDACアーキテクチャ 最適性能を実現するため、アナログ・デバイセズはすべてのデジ タル・ポテンショメータに対して特許取得済みのRDAC セグメ ント化アーキテクチャを持っています。特に、AD5270/AD5271 では 3 ステージ・セグメント化を採用しています(図 45 参照)。 AD5270/ AD5271 ワイパー・スイッチは、トランスミッション・ ゲートCMOS回路を採用してデザインされています。 A RL RL 8-/10-BIT ADDRESS DECODER RM RM SW RW X は don’t care。 W 32 ビットがすべてそれぞれのシリアル・レジスタに入力される まで、 SYNCピンをロー・レベルに維持しておく必要がありま す。SYNCをハイ・レベルにすると、動作が完了します。 RW 08077-007 1 RP 2.2kΩ µC 表 16.SDO ピン消費電力の最小化 DIN AD5270/ AD5271 DIN U1 SDO 08077-006 シリアル・データ出力ピン (SDO) には 2 つの機能があります。 すなわち、ワイパー設定値と 50-TP 値をそれぞれコマンド 2 と コマンド 5 (表 11 参照)を使って読出すことと、ディジーチェー ン・モードでSDO ピンを使うことです。データは、SCLKの立上 がりエッジでSDOから出力されます。SDOピンにはオープン・ ドレインのNチャンネルFETが内蔵されており、これにはプルア ップ抵抗が必要です。ピンをハイ・インピーダンスにしてピン の使用時に消費電力を小さくするためには、0x8001 データ・ワ ードとそれに続いてコマンド 0 をデバイスへ送信する必要があ ります。 表 16 に、シリアル・データ入力 (DIN)シーケンスのサ ンプル・リストを示します。ディジーチェーン接続は、最小の ポート・ピン数でICの制御を可能にします。図 44 に示すように、 前のパッケージのSDOピンを次のパッケージのDINピンに接続 する必要があります。SDO-DIN間インターフェースにプルアッ プ抵抗と容量負荷があると、隣接デバイス間の遅延時間が大き くなるため、クロック周期を長くする必要が生ずることもあり ます。2 個のAD5270/AD5271 デバイスをディジーチェーン接続 すると、32 ビットのデータが必要になります。先頭の 16 ビッ トがU2 に、次の 16 ビットがU1 に行きます。 図 45.簡略化した RDAC 回路 Rev. E － 21/24 － AD5270/AD5271 可変抵抗のプログラミング ピン電圧の動作範囲 可変抵抗動作—1% 抵抗偏差 AD5270/AD5271の正側VDD 電源と負側VSS 電源により、2端子デ ジタル抵抗動作の動作範囲が決定されます。VDDまたはVSSを超 えてピンAとピンWに入力される電源信号は、内蔵の順方向バ イアス・ダイオードによりクランプされます(図 47参照)。 ピンWとピンAの間の公称抵抗値RWAは 20 kΩ、50 kΩ、100 kΩ であり、ワイパー・ピンから 1024/256 タップ・ポイントをアク セスします。RDACラッチ内の 10/8 ビット・データがデコード されて、1024 または 256 通りのワイパー設定値の内の 1 つを選 択します。AD5270/AD5271 は、±1% 抵抗偏差キャリブレーショ ン機能を内蔵しています。この機能はコントロール・レジスタ のビット C2 を書込むことによりディスエーブル/イネーブルさ れ、デフォルトでイネーブルされています (表 13 と VDD A W ピンと A ピンの間の、デジタル的に設定される出力抵抗 RWA は、全電源範囲と全温度範囲で最大±1%の絶対抵抗誤差となる ようにキャリブレーションされます。このため、W ピンと A ピ ンとの間のデジタル的に設定する出力抵抗を決定する一般式は次 のようになります。 VSS 図 47.VDD と VSS により設定される最大ピン電圧 AD5270 の場合 RWA (D) D RWA 1024 (1) D RWA 256 (2) AD5271 の場合 RWA (D) ここで、 D は、10/8 ビット RDAC レジスタにロードされるバイナリ・コ ード・データの 10 進数表示。 RWA はピン間抵抗。 ゼロスケール状態では、有限な合計ワイパー抵抗が 120Ωとなり ます。デバイスが動作している設定値に無関係に、ピン Aとピ ン Wの間の電流を±3 mAの最大連続電流に、または 表 8 に規定 するパルス電流に、制限するように注意してください。そうしな いと、内部スイッチ・コンタクトの性能低下または破壊が生ず る恐れがあります。 EXT_CAPコンデンサ AD5270/AD5271 のパワーアップ時と動作中に、1 µFのコンデン サをEXT_CAPピンとVSSとの間に接続する必要があります(図 46 参照)。 AD5270/ AD5271 EXT_CAP C1 1µF AD5270/AD5271のグラウンド・ピンは、主にデジタル・グラウ ンド基準として使われます。デジタル・グラウンド・バウンズ を最小にするため、AD5270/AD5271のグラウンド・ピンは共通 グラウンドから離れた所で接続する必要があります。 AD5270/AD5271 に対するデジタル入力コントロール信号はデバ イス・グラウンド・ピン(GND)を基準とし、仕様のセクション に規定するロジック・レベルを満たす必要があります。内蔵の レベル・シフト回路は、デジタル入力レベルに無関係に、3本の ピンの同相モード電圧範囲をVSSからVDDへ確実に拡張します。 パワーアップ・シーケンス ピンAとピンWでの電圧コンプライアンスを制限するダイオー ドが内蔵されているため(図 47)、ピンAとピンWに電圧を加える 前にVDD/VSSを加えることが重要です。そうしないと、ダイオー ドが順方向バイアスされて、意図せずにVDD/VSSに電源が接続さ れてしまいます。最適なパワーアップ・シーケンスは、VSS 、 GND、VDDデジタル入力の順、続いてVA、VWの順序です。電源 投入シーケンスVA、VWとデジタル入力の順は、VDD/VSS投入後 であれば、重要ではありません。 VDD に電源を加えると直ちに、パワーオン・プリセットが起動 され、最初にRDAC をミッドスケールに設定し、次に直前に書 込まれた50-TP 値をRDAC レジスタに復元します。 50_OTP MEMORY BLOCK VSS 08077-008 VSS 図 46.EXT_CAP ハードウェアのセットアップ Rev. E 08077-009 W 表 14 参照)。 － 22/24 － AD5270/AD5271 外形寸法 3.10 3.00 2.90 10 3.10 3.00 2.90 1 5.15 4.90 4.65 6 5 PIN 1 IDENTIFIER 0.50 BSC 0.95 0.85 0.75 15° MAX 1.10 MAX 0.30 0.15 0.70 0.55 0.40 0.23 0.13 6° 0° 091709-A 0.15 0.05 COPLANARITY 0.10 COMPLIANT TO JEDEC STANDARDS MO-187-BA 図 48.10 ピン・ミニ・スモール・アウトライン・パッケージ[MSOP] (RM-10) 寸法: mm 2.48 2.38 2.23 3.10 3.00 SQ 2.90 0.50 BSC 6 0.50 0.40 0.30 TOP VIEW 0.80 0.75 0.70 SEATING PLANE 1.74 1.64 1.49 EXPOSED PAD 1 BOTTOM VIEW 0.05 MAX 0.02 NOM 0.30 0.25 0.20 5 PIN 1 INDICATOR (R 0.15) FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.20 REF 図 49.10 ピン・フレーム・チップ・スケール・パッケージ[LFCSP_WD] 3 mm × 3 mm ボディ、極薄、デュアル・リード (CP-10-9) 寸法: mm Rev. E － 23/24 － 121009-A PIN 1 INDEX AREA 10 AD5270/AD5271 オーダー・ガイド Model 1 RAW (kΩ) Resolution Temperature Range Package Description Package Option Branding AD5270BRMZ-20 AD5270BRMZ-20-RL7 AD5270BRMZ-50 AD5270BRMZ-50-RL7 AD5270BRMZ-100 AD5270BRMZ-100-RL7 AD5270BCPZ-20-RL7 AD5270BCPZ-100-RL7 20 20 50 50 100 100 20 100 1,024 1,024 1,024 1,024 1,024 1,024 1,024 1,024 −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead LFCSP_WD 10-Lead LFCSP_WD RM-10 RM-10 RM-10 RM-10 RM-10 RM-10 CP-10-9 CP-10-9 D1X D1X DDP DDP D1W D1W DDY DDX AD5271BRMZ-20 AD5271BRMZ-20-RL7 AD5271BRMZ-100 AD5271BRMZ-100-RL7 AD5271BCPZ-20-RL7 AD5271BCPZ-100-RL7 20 20 100 100 20 100 256 256 256 256 256 256 −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C −40°C to +125°C 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead MSOP 10-Lead LFCSP_WD 10-Lead LFCSP_WD RM-10 RM-10 RM-10 RM-10 CP-10-9 CP-10-9 DE0 DE0 DDZ DDZ DE2 DE1 EVAL-AD5270SDZ 1 Evaluation Board Z = RoHS 準拠製品。 Rev. E － 24/24 －