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日本語参考資料
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真のレール to レール・バッファ内蔵
24 ビット、31.25k SPS、Σ-Δ ADC
AD7172-2
データシート
概要
特長
AD7172-2 は、低い周波数帯域信号を対象とした、マルチプレ
クス型の 2 または 4 チャンネル（完全差動またはシングルエ
ンド）入力を持つ、高機能、低ノイズ、低消費電力の Σ-Δ ア
ナログ・デジタル変換器（ADC）です。AD7172-2 の出力デ
ータが完全に安定する最大チャンネル・スキャン・レート
は、6.21 kSPS (161 µs)です。出力データ・レートは 1.25SPS～
31.25kSPS の範囲です。
高速かつ柔軟な出力レート 1.25 SPS から 31.25 kSPS
チャンネル・スキャン・データ・レート：
6.21kSPS/チャンネル（セトリング時間 161μs）
性能仕様
17.2 ノイズ・フリー・ビット＠31.25kSPS
24 ノイズ・フリー・ビット＠5SPS
INL:±2ppm/FSR
50ms セトリングで 50 Hz 信号と 60 Hz 信号の除去：85dB
入力チャンネルがユーザー設定可能
2 つの完全差動又は 4 つのシングルエンド・チャンネル
クロスポイント・マルチプレクサ
リファレンス電圧を内蔵：2.5 V（ドリフト 2ppm/℃）
真のレール to レールのアナログ入力バッファとリファレンス
入力バッファ
内部または外部クロック
電源
AVDD1=3.0V から 5.5 V, AVDD2=IOVDD=2 V から 5.5 V
AVDD1 と AVSS を±2.5V、もしくは±1.65V とする分離電
源も可能
ADC 消費電流：1.5 mA
動作温度範囲：-40℃～+105°C
3/4 線シリアル・デジタル・インターフェース
（SCLK はシュミット・トリガ装備）
シリアル・インターフェース：
SPI/QSPI/MICROWIRE/DSP 互換
AD7172-2 は、主要なアナログ/デジタル信号処理ブロックを
内蔵しており、ユーザーは、SPI 経由で、使用する各アナロ
グ入力チャンネルを個別に設定することができます。アナロ
グ入力と外部リファレンス入力に内蔵されている、真のレー
ル to レール・バッファにより高インピーダンス入力の駆動が
容易になっています。高精度、2.5V、低ドリフト（2ppm/℃）
の内部バンド・ギャップ・リファレンスには、出力リファレ
ンス・バッファが追加されているため、外部バッファを必要
とせず、外付け部品数を削減できます。
デジタル・フィルタにより、27.27SPS の出力データ・レート
においては、50Hz および 60Hz の同時除去が可能です。ユー
ザーは、アプリケーション毎に異なる各チャンネルの要求に
合わせて、異なったフィルタ・オプションを選択できます。
さらなるデジタル処理機能、例えば、オフセット調整やゲイ
ン調整に関するレジスタを、チャンネルごとに設定可能で
す。汎用 I/O（GPIO）は、ADC の変換タイミングと同期させ
る外部マルチプレクサを制御します。
規定の動作温度範囲は－40℃～＋105℃です。 AD7172-2 は
24 ピン TSSOP パッケージを採用しています。
なお、このデータシートでは、2 つの機能を持つピンに別の
名称が与えられている場合もありますが、その名称に該当す
る機能のみによって参照されていることに注意して下さい。
アプリケーション
プロセス・コントロール：PLC/DCS モジュール
温度計測および圧力計測
医療および科学関連のマルチ・チャンネル計測機器
クロマトグラフィ
機能ブロック図
図 1.
Rev.0
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの
所有者の財産です。
※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
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大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7172-2
データシート
目次
特長 ..................................................................................................1
汎用入出力 ................................................................................ 43
アプリケーション ..........................................................................1
外部マルチプレクサの制御 .................................................... 43
概要 ..................................................................................................1
遅延............................................................................................ 43
目次 ..................................................................................................2
16 ビット/24 ビット変換 ......................................................... 43
仕様 ..................................................................................................3
DOUT_RESET .......................................................................... 43
同期............................................................................................ 43
タイミング特性 ..........................................................................6
エラー・フラグ ........................................................................ 44
タイミング図 ..............................................................................7
ADC_ERROR ............................................................................ 44
絶対最大定格 ..................................................................................8
CRC_ERROR ............................................................................ 44
熱抵抗 ..........................................................................................8
REG_ERROR ............................................................................ 44
ピン配置およびピン機能説明 .......................................................9
ERROR 入力/出力 .................................................................... 44
代表的な性能特性 ........................................................................ 11
DATA_STAT .............................................................................. 44
ノイズ特性と分解能 .................................................................... 18
IOSTRENGTH ........................................................................... 45
評価開始にあたって .................................................................... 19
内部温度センサー .................................................................... 45
電源 ............................................................................................20
グラウンド接続とレイアウト .................................................... 46
デジタル通信 ............................................................................20
レジスタの一覧 ............................................................................ 47
AD7172-2 のリセット ...............................................................21
レジスタの詳細 ............................................................................ 48
構成概要 .................................................................................... 21
コミュニケーション・レジスタ ............................................ 48
回路説明 ........................................................................................26
ステータス・レジスタ ............................................................ 49
バッファ付きアナログ入力 .................................................... 26
ADC モード・レジスタ ........................................................... 50
クロスポイント・マルチプレクサ......................................... 26
インターフェース・モード・レジスタ ................................ 51
AD7172-2 リファレンス ...........................................................27
レジスタ・チェック ................................................................ 52
バッファされたリファレンス入力......................................... 28
データ・レジスタ .................................................................... 52
クロック・ソース .................................................................... 28
GPIO 設定レジスタ .................................................................. 53
外部水晶発振子 ........................................................................ 28
ID レジスタ .............................................................................. 54
デジタル・フィルタ .................................................................... 29
チャンネル・レジスタ 0 ......................................................... 54
Sinc5 + Sinc1 フィルタ .............................................................29
チャンネル・レジスタ 1 からチャンネル・レジスタ 3 ...... 55
Sinc3 フィルタ .......................................................................... 29
セットアップ・レジスタ 0 ..................................................... 56
シングル・サイクル・セトリング......................................... 30
強化された 50Hz/60Hz 除去フィルタ .................................... 33
セットアップ・レジスタ 1 からセットアップ・レジスタ 3
................................................................................................... 56
動作モード .................................................................................... 36
フィルタ設定レジスタ 0 ......................................................... 57
連続変換モード ........................................................................ 36
フィルタ設定レジスタ 1 からフィルタ設定レジスタ 3 ...... 58
連続読み出しモード ................................................................37
オフセット・レジスタ 0 ......................................................... 58
シングル変換モード ................................................................38
オフセット・レジスタ 1 からオフセット・レジスタ 3 ...... 58
スタンバイ およびパワーダウン・モード ............................39
ゲイン・レジスタ 0 ................................................................. 58
キャリブレーション ................................................................39
ゲイン・レジスタ 1 からゲイン・レジスタ 3 ...................... 58
デジタル・インターフェース .....................................................40
外形寸法 ........................................................................................ 59
チェックサム保護 .................................................................... 40
オーダー・ガイド .................................................................... 59
CRC の計算 ............................................................................... 41
内蔵機能 ........................................................................................43
改訂履歴
10/14—Revision 0:Initial Version
Rev.0
2 / 59
AD7172-2
データシート
仕様
特に指定のない限り、AVDD1 = 3.0 V から 5.5 V、AVDD2 = IOVDD = 2 V から 5.5 V、AVSS = DGND = 0 V、REF+ = 2.5 V、REF− =
AVSS、MCLK=内部マスター・クロック=2 MHz、TMAX （−40℃ to +105℃）
表 1.
Parameter
ADC SPEED AND
PERFORMANCE
Output Data Rate (ODR)
No Missing Codes 1
Resolution
Noise
Test Conditions/Comments
Min
Typ
1.25
24
Excluding sinc3 filter ≥ 15 kSPS
表 6 と、表 7 参照
Max
Unit
31,250
SPS
Bits
±5
ppm of
FSR
µV
nV/℃
ppm of
FSR
ppm/°C
表 6 と、表 7 参照
ACCURACY
Integral Nonlinearity (INL)
±2
Offset Error 2
Offset Drift
Internal short
Internal short
±40
±65
Gain Error2
AVDD1 = 5 V
±5
±45
±0.2
±0.5
Gain Drift
REJECTION
Power Supply Rejection
Common-Mode Rejection
At DC
At 50 Hz, 60 Hz1
Normal Mode Rejection1
ANALOG INPUTS
Differential Input Range
Absolute AIN Voltage
Limits1
Input Buffers Disabled
Input Buffers Enabled
Analog Input Current
Input Buffers Disabled
Input Current
Input Current Drift
Input Buffers Enabled
Input Current
Input Current Drift
Crosstalk
INTERNAL REFERENCE
Output Voltage
Initial Accuracy 3
AVDD1, AVDD2, VIN = 1 V
V IN =0.1 V
98
95
120
20 Hz output data rate (post filter),
50 Hz ± 1 Hz and 60 Hz ± 1 Hz
50 Hz ± 1 Hz and 60 Hz ± 1 Hz
Internal clock, 20 SPS ODR (post
filter)
External clock, 20 SPS ODR (post
filter)
dB
dB
71
90
dB
85
90
dB
±VREF
V
VREF = (REF+) − (REF−)
AVSS −
0.05
AVSS
External clock
Internal clock (±2.5% clock)
1 kHz input
100 nF external capacitor to AVSS
REFOUT with respect to AVSS
REFOUT, TA = 25℃
AVDD1 +
0.05
AVDD1
±5
±0.1
-120
nA
nA/°C
dB
+0.12
V
% of V
±2
±5
ppm/°C
±3
±10
ppm/°C
+10
mA
-10
Rev.0
3 / 59
V
µA/V
pA/V/°C
nA/V/°C
2.5
AVDD1, AVDD2, (line regulation)
∆VOUT/∆ILOAD
eN, 0.1 Hz to 10 Hz, 2.5 V reference
V
±6
±75
±0.5
-0.12
Temperature Coefficient1
0°C～105°C
-40℃～+105°C
Reference Load Current,
ILOAD
Power Supply Rejection
Load Regulation
Voltage Noise
dB
90
50
4.5
dB
ppm/mA
µV rms
AD7172-2
Parameter
Voltage Noise Density
Turn-On Settling Time
Short-Circuit Current, ISC
EXTERNAL REFERENCE
INPUTS
Differential Input Range
Absolute Voltage Limits1
Input Buffers Disabled
Input Buffers Enabled
REFIN Input Current
Input Buffers Disabled
Input Current
Input Current Drift
Input Buffers Enabled
Input Current
Input Current Drift
Normal Mode Rejection1
Common-Mode Rejection
TEMPERATURE
SENSOR
Accuracy
Sensitivity
BURNOUT CURRENTS
Source/Sink Current
GPIO (GPIO0, GPIO1)
Input Mode Leakage
Current1
Floating State Output
Capacitance
Output High Voltage, VOH1
Output Low Voltage, VOL1
Input High Voltage, VIH1
Input Low Voltage, VIL1
CLOCK
Internal Clock
Frequency
Accuracy
Duty Cycle
Output Low Voltage, VOL
Output High Voltage, VOH
Crystal
Frequency
Startup Time
External Clock (CLKIO)
Duty Cycle1
LOGIC INPUTS
Input High Voltage, VINH1
データシート
Test Conditions/Comments
eN, 1 kHz, 2.5 V reference
100 nF REFOUT capacitor
Min
Typ
215
200
25
Max
Unit
nV/√Hz
µs
mA
VREF = (REF+) − (REF−)
1
2.5
AVDD1
V
AVDD1 +
0.05
AVDD1
V
AVSS −
0.05
AVSS
V
±9
±100
±0.75
µA/V
pA/V/°C
nA/V/℃
±100
±0.25
nA
nA/°C
95
dB
After user calibration at 25°C
±2
477
°C
µV/K
Analog input buffers must be enabled
With respect to AVSS
±10
µA
External clock
Internal clock
See the Rejection parameter
-10
+10
5
ISOURCE = 200 µA
ISINK = 800 µA
pF
AVSS + 4
AVSS + 0.4
AVSS + 3
AVSS + 0.7
2
−2.5%
+2.5%
50
0.4
0.8 ×
IOVDD
14
30
2 V ≤ IOVDD < 2.3 V
2 V ≤ IOVDD ≤ 2.3 V
Hysteresis1
2.3 V ≤ IOVDD ≤ 5.5 V
IOVDD ≥ 2.7 V
16.384
2.048
70
0.08
Rev.0
4 / 59
V
V
V
V
MHz
%
%
V
V
MHz
µs
MHz
%
V
0.65 ×
IOVDD
0.7 ×
IOVDD
2.3 V ≤ IOVDD ≤ 5.5 V
Input Low Voltage, VINL1
16
10
2
50
µA
V
0.35 ×
IOVDD
0.7
0.25
V
V
V
AD7172-2
データシート
Parameter
Test Conditions/Comments
IOVDD < 2.7 V
Min
0.04
-10
IOVDD ≥ 4.5 V, ISOURCE = 1 mA
0.8 ×
IOVDD
0.8 ×
IOVDD
0.8 ×
IOVDD
Leakage Currents
LOGIC OUTPUT
(DOUT/RDY)
Output High Voltage, VOH1
2.7 V ≤ IOVDD < 4.5 V, ISOURCE = 500
µA
IOVDD < 2.7 V, ISOURCE = 200 µA
Output Low Voltage, VOL1
Leakage Current
Output Capacitance
SYSTEM CALIBRATION1
Full-Scale (FS)
Calibration Limit
Zero-Scale Calibration
Limit
Input Span
POWER
REQUIREMENTS
Power Supply Voltage
AVDD1 to AVSS
AVDD2 to AVSS
AVSS to DGND
IOVDD to DGND
IOVDD to AVSS
POWER SUPPLY
CURRENTS 4
Full Operating Mode
AVDD1 Current
AVDD1 = 5 V Typical,
5.5 V Maximum
AVDD1 = 3.3 V Typical,
3.6 V Maximum1
AVDD2 Current
IOVDD Current
Standby Mode
Standby (LDO On)
Power-Down Mode
POWER DISSIPATION4
IOVDD ≥ 4.5 V, ISINK = 2 mA
2.7 V ≤ IOVDD < 4.5 V, ISINK = 1 mA
IOVDD < 2.7 V, ISINK = 400 µA
Floating state
Floating state
Typ
Max
0.2
+10
Unit
V
µA
V
V
V
-10
0.4
0.4
0.4
+10
V
V
V
µA
pF
1.05 × FS
V
10
-1.05 × FS
V
0.8 × FS
2.1 × FS
V
3.0
2
-2.75
2
5.5
5.5
0
5.5
6.35
V
V
V
V
V
For AVSS < DGND
All outputs unloaded, digital inputs
connected to IOVDD or DGND
AIN± and REF± buffers disabled;
external reference
AIN± and REF± buffers disabled;
internal reference
AIN± and REF± buffers enabled;
internal reference
Each buffer:AIN± and REF±
AIN± and REF± buffers disabled;
external reference
AIN± and REF± buffers disabled;
internal reference
AIN± and REF± buffers enabled;
internal reference
Each buffer:AIN± and REF±
External reference
Internal reference
External clock
Internal clock
External crystal
0.23
0.27
mA
0.4
0.48
mA
1.9
2.35
mA
0.38
0.15
0.19
mA
mA
0.33
0.39
mA
1.65
2.1
mA
0.33
1
1.3
0.33
0.61
0.98
1.1
1.45
0.5
0.82
mA
mA
mA
mA
mA
mA
Reference off, total current
consumption
Reference on, total current
consumption
Full power-down, LDO, REF±
32
µA
420
µA
Rev.0
1
5 / 59
10
µA
AD7172-2
データシート
Parameter
Full Operating Mode
Test Conditions/Comments
Unbuffered, external clock and
reference; AVDD1 = 3.3 V, AVDD2 = 2
V, IOVDD = 2 V
Unbuffered, external clock and
reference; all supplies = 5 V
Unbuffered, external clock and
reference; all supplies = 5.5 V
Fully buffered, internal clock and
reference (note that REFOUT has no
load); AVDD1 = 3.3 V, AVDD2 = 2 V,
IOVDD = 2 V
Fully buffered, internal clock and
reference (note that REFOUT has no
load); all supplies = 5 V
Fully buffered, internal clock and
reference (note that REFOUT has no
load); all supplies = 5.5 V
Reference off, all supplies = 5 V
Reference on, all supplies = 5 V
Full power-down, all supplies = 5 V
Full power-down, all supplies = 5.5 V
Standby Mode
Power-Down Mode
Min
Typ
3.16
Max
7.8
Unit
mW
mW
10.3
mW
9.27
mW
19.1
mW
25.4
mW
55
µW
mW
µW
µW
160
2.1
5
これらの値は、出荷テストを行いませんが、設計および／または量産開始時のキャラクタライゼーション・データにより保証します。
システムもしくは内蔵ゼロスケールのキャリブレーション手順に従えば、オフセット誤差は、プログラムされた出力データ・レートにおけるノイズ・レベルとほぼ同等になります。シス
テム・フルスケール・キャリブレーションは、ゲイン誤差をプログラムされた出力データ・レートのノイズ・レベルと同等レベルにまで減少させることができます。
3 この仕様は、MSL（Moisture Level）プリコンディショニングの影響を含んでいます。
4 これらの特性は、REFOUT ピンと、デジタル出力ピンに負荷が接続されていない時の仕様です。
1
2
タイミング特性
特に指定のない限り、IOVDD = 2 V から 5.5 V、DGND = 0 V、入力ロジック 0 = 0 V、入力ロジック 1 = IOVDD、CLOAD = 20 pF。
表2
Parameter
SCLK
t3
t4
READ OPERATION
t1
Limit at TMIN, TMAX
Unit
Test Conditions/Comments 1, 2
25
25
ns min
ns min
SCLK high pulse width
SCLK low pulse width
0
ns min
ACSA falling edge to DOUT/ARDYA active time
ns max
ns max
ns min
ns max
ns max
ns min
IOVDD = 4.75 V to 5.5 V
IOVDD = 2 V to 3.6 V
SCLK active edge to data valid delay 4
IOVDD = 4.75 V to 5.5 V
IOVDD = 2 V to 3.6 V
t5
15
40
0
12.5
25
2.5
Bus relinquish time after CS inactive edge
t6
20
0
ns max
ns min
SCLK inactive edge to CS inactive edge
10
ns min
SCLK inactive edge to DOUT/RDY high/low
WRITE OPERATION
t8
0
ns min
t9
t10
t11
8
8
5
ns min
ns min
ns min
CS falling edge to SCLK active edge setup time4
Data valid to SCLK edge setup time
Data valid to SCLK edge hold time
t2 3
t7
5
CS rising edge to SCLK edge hold time
1
初期リリース時にサンプル・テストにより適合性を保証。
図 2 及び図 3 参照。
3 このパラメータは、出力が V
OL もしくは VOH を横切るために要する時間で定義されています。
4 SCLK のアクティブ・エッジとは、SCLK の立ち下がりエッジを意味します。
5 データ・レジスタを読み出した後、DOUT/RDY はハイ・レベルに戻ります。シングル変換モードおよび連続変換モードで、DOUT/RDY がハイ・レベルの間に、必要ならば、同一データを
再度読み出すことができますが、2 回目以降の読み出しは次の出力更新が近いところで読み出さないように注意してください。連続読み出しモードでは、デジタル・ワードは 1 回しか読み
出すことができません。
2
Rev.0
6 / 59
AD7172-2
データシート
タイミング図
CS (I)
t6
t1
t5
MSB
DOUT/RDY (O)
LSB
t7
t2
t3
12672-003
SCLK (I)
t4
I = INPUT, O = OUTPUT
図 2. 読み出しサイクルのタイミング図
CS (I)
t11
t8
SCLK (I)
t9
t10
MSB
LSB
12672-004
DIN (I)
I = INPUT, O = OUTPUT
図 3. 書き込みサイクルのタイミング図
Rev.0
7 / 59
AD7172-2
データシート
絶対最大定格
特に指定のない限り、TA = 25℃。
表 3.
熱抵抗
Parameter
Rating
AVDD1, AVDD2 to AVSS
-0.3 V～+6.5 V
θJA は、表面実装用 JEDEC テスト・ボードにハンダ付けされ
たデバイスで規定されています。
AVDD1 to DGND
-0.3 V～+6.5 V
IOVDD to DGND
-0.3 V～+6.5 V
IOVDD to AVSS
-0.3 V～+7.5 V
AVSS to DGND
-3.25 V～+0.3 V
Analog Input Voltage to AVSS
-0.3 V～AVDD1 + 0.3 V
Reference Input Voltage to AVSS
-0.3 V～AVDD1 + 0.3 V
Digital Input Voltage to DGND
-0.3 V～IOVDD + 0.3 V
Digital Output Voltage to DGND
-0.3 V～IOVDD + 0.3 V
10 mA
-40℃～+105°C
Analog Input/Digital Input Current
Operating Temperature Range
Storage Temperature Range
Maximum Junction Temperature
Lead Soldering, Reflow
Temperature
ESD Rating (HBM)
表 4.熱抵抗
θJA
Unit
1 層 JEDEC ボードの場合
149
°C/W
2 層 JEDEC ボードの場合
81
°C/W
Package Type
24 ピン TSSOP
ESD の注意
-65°C～+150°C
150°C
260°C
4 kV
上記の絶対最大定格を超えるストレスを加えるとデバイスに
恒久的な損傷を与えることがあります。この規定はストレス
定格の規定のみを目的とするものであり、この仕様の動作の
節に記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデ
バイスの信頼性に影響を与えます。
Rev.0
8 / 59
AD7172-2
データシート
AIN4 1
24
AIN3
REF– 2
23
AIN2
REF+ 3
22
AIN1
REFOUT 4
21
AIN0
REGCAPA 5
20
GPIO1
AD7172-2
19
TOP VIEW
(Not to Scale)
GPIO0
18
REGCAPD
AVSS 6
AVDD1
7
AVDD2
8
17
DGND
XTAL1 9
16
IOVDD
XTAL2/CLKIO 10
15
SYNC/ERROR
DOUT/RDY 11
14
CS
DIN 12
13
SCLK
12672-002
ピン配置およびピン機能説明
図 4.ピン配置
表 5.ピン機能の説明
Type
Pin No.
1
Mnemonic
AIN4
1
Description
AI
アナログ入力 4。アナログ入力 4 は、クロスポイント・マルチプレクサ経由で ADC に接
続されます。
2
REF−
AI
リファレンス入力、負側入力ピン。REF - への入力電圧範囲は AVSS から AVDD1 - 1V
です。
3
REF +
AI
リファレンス入力、正側入力ピン。外部リファレンス電圧は、REF+ と REF−に与えて
下さい。REF + への入力電圧範囲は、AVSS+1V から AVDD1 です。このデバイスは、1V
から AVDD1 の振幅を基準として動作します。
4
REFOUT
AO
バッファ付き内部リファレンス電圧：出力は 2.5V で、AVSS を基準としています。
5
REGCAPA
AO
アナログ LDO レギュレータ出力。このピンを 1μF と 0.1μF のコンデンサを使って AVSS
へデカップリングして下さい。
6
AVSS
P
負のアナログ電源。電源電圧範囲は 0 から-2.75V で、通常は 0V に設定してください。
7
AVDD1
P
アナログ電源 1。この電圧は、AVSS を基準として、3.3V または 5V±10%にして下さ
い。
8
AVDD2
P
アナログ電源 2。この電圧は、AVSS を基準として、2V から 5.5 V の範囲に設定して下
さい。
9
XTAL1
AI
水晶発振子用入力 1
10
XTAL2/CL
KIO
AI/
DI/O
水晶発振子用入力 2/クロック入力、またはクロック出力。どちらの機能として動作させ
るかは、ADCMODE レジスタ内の CLOCKSEL ビットで設定します。MCLK（マスタ
ー・クロック）源の選択には、以下の 4 つのオプションがあります。
内部発振器：外部への出力無し
内部発振器出力：XTAL2/CLKIO へ出力。これは、IOVDD のロジック・レベルで動作し
ます。
外部クロック： XTAL2/CLKIO。入力へは、IOVDD ロジック・レベルの信号を与えて下
さい。
外付け水晶発振子：XTAL1 と XTAL2/CLKIO ピンとの間に接続します。
11
DOUT/
RDY
DO
シリアル・データ出力/データ・レディ出力。DOUT/RDY は 2 つの機能を有します。
ADC の出力シフト・レジスタにアクセスするときは、シリアル・データ出力ピンとして
機能します。出力シフト・レジスタには、内蔵のデータ・レジスタまたはコントロー
ル・レジスタからのデータが格納されています。データ・ワード/コントロール・ワード
情報が SCLK の立ち下がりエッジで、DOUT/RDY ピンに送られ、SCLK の立ち上がりエ
ッジで有効になります。 CS が、ハイ・レベルの時、DOUT/ RDY 出力はスリーステート
になります。 CS が、ロー・レベルの時、DOUT/ RDY は、データ・レディー・ピンとし
て機能し、変換完了をロー・レベルで示します。変換後、もしデータが読み出されなか
った場合、このピンは次のデータ更新の直前にハイ・レベルになり、次の更新が完了す
るまでハイ・レベルを維持します。DOUT/RDY の立ち下がりエッジは、プロセッサに対
する割り込みとして使われ、有効なデータが準備できていることを示します。
A
A
A
A
A
A
Rev.0
9 / 59
A
A
AD7172-2
データシート
Type
Pin No.
12
Mnemonic
DIN
1
13
SCLK
DI
シリアル・クロック入力。このシリアル・クロック入力は、デバイスとの双方向データ
転送の同期用です。SCLK にはシュミット・トリガ入力が内蔵されているため、光アイ
ソレーション・アプリケーションのインターフェースにも適応しています。
CS
DI
チップ・セレクト入力。アクティブ・ローのロジック入力。このチップへのアクセスを
指定するときに使います。 CS は、シリアル・バス上に複数のデバイスが存在し、システ
ムが特定のデバイスを選択するときに使います。 CS がロー・レベルになると、デバイス
との通信を CLK、DIN、DOUT を使った 3 線で行えるようになります。 CS が、ハイ・レ
ベルの時、DOUT/ RDY 出力はスリーステートになります。
14
A
DI
Description
ADC の入力シフト・レジスタに対するシリアル・データ入力。このシフト・レジスタ内
のデータは、デバイス内のコントロール・レジスタに転送されます。該当するレジスタ
は、コミュニケーション・レジスタのレジスタ・アドレス（RA）ビットにより指定され
ます。データは、SCLK の立ち上がりエッジに同期して入力されます。
A
A
A
A
A
A
15
SYNC
/ ERROR
A
A
DI/O
A
A
A
同期入力または、エラー入出力。このピンの機能は、GPIOCON レジスタで、ロジック
入力とロジック出力との切り替えができます。同期入力（ SYNC ）がイネーブルの時、
このピンを使って複数のAD7172-2 間のデジタル・フィルタとアナログ変調器との同期
を可能にします。詳細は、「同期」セクションを参照して下さい。同期入力がディスエ
ーブルの時、このピンは、以下に示す 3 つのモードの内、どれか 1 つの機能を持ちま
す。
A
A
アクティブ・ローのエラー入力モード：このモードは、ステータス・レジスタの
ADC_ERROR ビットで設定できます。
アクティブ・ローのオープンドレイン・エラー出力モード：ステータス・レジスタのエ
ラー・ビットのデータが、ERROR 出力に反映されます。複数デバイスの SYNC
/ERROR ピンを、共通のプルアップ抵抗で接続すると、どのデバイスでエラーが起きて
もそれを検出することができます。
汎用出力モード：このピンの状態は、GPIOCON レジスタの ERR_DAT ビットによって
制御されます。このピンは、GPIOx ピンで使われている AVDD1 と AVSS とは違って、
IOVDD と DGND 間の電圧を基準としています。この場合、ピンは、アクティブ・プル
アップです。
16
IOVDD
P
デジタル I/O 電源電圧 IOVDD の電圧範囲は、2 V から 5.5 V です。IOVDD は AVDD2 と
は独立しています。例えば、AVDD2 に 5V を与えた状態で、IOVDD に 3 V を与えて動作
させることができます。 その逆も可能です。もし AVSS に-2.5 V を与えた場合、IOVDD
に与える電圧は 3.6V を超えてはいけません。
17
DGND
P
デジタル・グラウンド。
18
REGCAPD
AO
デジタル LDO レギュレータ出力：このピンはデカップリング専用です。このピンは、1
nF と 0.1μF のコンデンサで DGND へデカップリングしてください。
19
GPIO0
DI/O
汎用入出力 0。このピンにおける入出力レベルは、AVDD1 と AVSS 電源を基準としてい
ます。
20
GPIO1
DI/O
汎用入出力 1。このピンにおける入出力レベルは、AVDD1 と AVSS 電源を基準としてい
ます。
21
AIN0
AI
アナログ入力 0。アナログ入力 0 は、クロスポイント・マルチプレクサ経由で ADC に接
続されます。
22
AIN1
AI
アナログ入力 1。アナログ入力 1 は、クロスポイント・マルチプレクサ経由で ADC に接
続されます。
23
AIN2
AI
アナログ入力 2。アナログ入力 2 は、クロスポイント・マルチプレクサ経由で ADC に接
続されます。
24
AIN3
AI
アナログ入力 3。アナログ入力 3 は、クロスポイント・マルチプレクサ経由で ADC に接
続されます。
1 AI =アナログ入力、AO =アナログ出力、DI =デジタル入力、DO =デジタル出力、DIO =デジタル入力/出力、P =電源。
Rev.0
10 / 59
AD7172-2
データシート
代表的な性能特性
特に指定のない限り、AVDD1 = 5 V, AVDD2 = 5 V, IOVDD = 3.3 V, TA = 25℃
1200
8388492
8388490
1000
8388488
OCCURENCE
ADC CODE
800
8388486
8388484
600
400
8388482
0
200
400
600
800
1000
SAMPLE NUMBER
0
12672-205
8388478
8388480 8388482 8388484 8388486 8388488 8388490 8388492
ADC CODE
図 5. ノイズ
(アナログ入力バッファ・ディスエーブル、VREF = 5 V、
出力データ・レート= 1.25 SPS)
図 8.ノイズ分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データ・レート= 1.25 SPS)
8388510
140
8388505
120
8388500
100
OCCURENCE
ADC CODE
8388495
8388490
8388485
8388480
8388475
80
60
40
8388470
8388505
8388540
100
8388530
90
8388520
80
8388510
70
8388490
8388480
60
50
40
8388470
30
8388460
20
8388450
10
8388440
0
100
200
300
400
500
600
700
800
900
OCCURENCE
1000
0
ADC CODE
図 7.ノイズ (アナログ入力バッファ・ディスエーブル、
VREF = 5 V,出力データ・レート = 31.25 kSPS)
図 10.ノイズ分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データ・レート= 31.25 kSPS)
Rev.0
11 / 59
12672-210
8388500
8388446
8388449
8388452
8388455
8388458
8388461
8388464
8388467
8388470
8388473
8388476
8388479
8388482
8388485
8388488
8388491
8388494
8388497
8388500
8388503
8388506
8388509
8388512
8388515
8388518
8388521
8388524
8388527
8388530
8388533
OCCURENCE
図 9.ノイズ分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 VREF = 5 V,
出力データ・レート= 2.6 kSPS)
12672-207
ADC CODE
ADC CODE
図 6.ノイズ (アナログ入力バッファ・ディスエーブル、
VREF = 5 V, 出力データ・レート = 2.6 kSPS)
12672-209
8388503
8388501
8388499
8388497
8388495
8388493
8388491
8388489
0
8388487
1000
8388485
900
8388483
800
8388481
700
8388479
600
8388477
500
OCCURENCE
8388475
400
8388473
300
8388471
200
8388469
100
8388467
0
12672-206
8388460
8388465
20
8388465
12672-208
200
8388480
AD7172-2
データシート
8388495
1200
8388493
1000
8388491
OCCURENCE
ADC CODE
800
8388489
8388487
600
400
8388485
400
600
800
1000
SAMPLE NUMBER
0
8388482 8388484 8388486 8388488 8388490 8388492 8388494
ADC CODE
図 14.ノイズ分布ヒストグラム
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データ・レート= 1.25 SPS)
120
8388510
100
8388500
80
OCCURENCE
8388520
8388490
60
8388480
40
8388470
20
8388460
0
100
200
300
400
500
600
700
800
900
1000
OCCURENCE
12672-212
ADC CODE
図 11.ノイズ (アナログ入力バッファ・イネーブル、
VREF = 5 V,出力データ・レート= 1.25 SPS)
0
ADC CODE
図 12.ノイズ
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データ・レート= 2.6 kSPS)
12672-215
200
8388462
8388464
8388466
8388468
8388470
8388472
8388474
8388476
8388478
8388480
8388482
8388484
8388486
8388488
8388490
8388492
8388494
8388496
8388498
8388500
8388502
8388504
8388506
8388508
8388510
8388512
8388514
8388516
0
12672-211
8388481
図 15.ノイズ分布ヒストグラム
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データ・レート= 2.6 kSPS)
8388560
120
8388540
100
80
OCCURENCE
8388500
8388480
8388460
60
40
8388440
ADC CODE
図 13.ノイズ
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データ・レート= 31.25 kSPS)
図 16.ノイズ分布ヒストグラム
(アナログ入力バッファ・イネーブル、VREF = 5 V,
出力データ・レート= 31.25 kSPS)
Rev.0
12 / 59
8388542
12672-216
8388534
8388526
0
8388518
1000
8388510
900
8388502
800
8388494
700
8388486
600
8388478
500
OCCURENCE
8388470
400
8388462
300
8388454
200
8388446
100
8388438
0
8388430
8388400
8388422
20
8388420
12672-213
ADC CODE
8388520
12672-214
200
8388483
AD7172-2
データシート
0.000020
–60
ANALOG INPUT BUFFERS OFF
ANALOG INPUT BUFFERS ON
0.000018
–70
0.000016
–80
0.000012
PSRR (dB)
NOISE (µV rms)
0.000014
0.000010
0.000008
–90
–100
–110
0.000006
–120
0.000004
–130
0.000002
1000 201000 401000 601000 80100010010001201000140100016010001801000
FREQUENCY (MHz)
1
10
100
1k
10k
100k
10M
1M
12672-226
–140
12672-218
0
100M
VIN FREQUENCY (Hz)
図 17.アナログ入力バッファのオン・オフ時における、
外部マスター・クロック周波数に対するノイズ電圧の変化
図 20.VIN の周波数変化に対する電源変動除去比（PSRR）
0
6
–20
INTERNAL 2.5V REFERENCE, ANALOG INPUT BUFFERS OFF
INTERNAL 2.5V REFERENCE, ANALOG INPUT BUFFERS ON
EXT-CRYSTAL BUFFERS OFF
EXT-CRYSTAL BUFFERS ON
EXT CLK BUFFERS OFF
EXT CLK BUFFERS ON
4
–40
INL (ppm/FS)
CMRR (dB)
2
–90
–80
0
–2
–100
1
10
100
1k
10k
100k
1M
VIN FREQUENCY (Hz)
–6
–5
12672-224
–140
–4
–3
–2
–1
0
1
2
3
4
5
VIN (V)
図 18.VIN の周波数変化に対するコモン・モード除去比
図 21VIN （差動入力）
(CMRR)
12672-227
–4
–120
対 積分非直線性 (INL)
(VIN = 0.1 V, 出力データ・レート= 31.25 kSPS)
35
0
–20
30
–40
25
OCCURENCE
–80
–100
20
15
–120
10
–140
–180
10
20
30
40
50
60
70
VIN FREQUENCY (Hz)
0
0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00 3.25
INL (ppm)
図 19.VIN の周波数変化に対するコモン・モード除去比
12672-228
5
–160
12672-225
CMRR (dB)
–90
図 22.積分非直線性 (INL) 分布ヒストグラム
(差動入力、アナログ入力バッファ・イネーブル、VREF = 2.5
V 外部リファレンス電圧、100 ユニット）
(CMRR)
(VIN = 0.1 V, 10 Hz to 70 Hz, 出力データ・レート= 20 SPS
強化されたフィルタ使用時)
Rev.0
13 / 59
AD7172-2
データシート
40
5.0
AIN BUFFERS ON
AIN BUFFERS OFF
4.5
35
4.0
30
INL (ppm)
OCCURENCE
3.5
25
20
15
3.0
2.5
2.0
1.5
10
1.0
5
INL (ppm)
0
–40 –30 –20 –10 0
10 20 30 40 50 60 70 80 90 100
TEMPERATURE (°C)
図 23.積分非直線性 (INL) 分布ヒストグラム
（差動入力、 アナログ入力バッファ・ディスエーブル、VREF
= 2.5 V 外部リファレンス電圧、100 ユニット）
12672-232
0.50 0.75 1.00 1.25 1.50 1.75 2.00 2.25 2.50 2.75 3.00
12672-229
0
0.5
図 26.周囲温度 対 積分非直線性 (INL)
(差動入力 VREF = 2.5 V 外部リファレンス電圧)
50
35
45
30
40
25
OCCURENCE
OCCURENCE
35
30
25
20
15
20
15
10
10
5
0
0.2
0.4
0.6
0.8
1.0
1.2
1.4
1.6
INL (ppm)
0
12672-230
0
1.996
1.997
1.998
1.999
2.00
2.001
2.002
2.003
FREQUENCY (MHz)
図 24.積分非直線性 (INL) 分布ヒストグラム
（差動入力、 アナログ入力バッファ・イネーブル、
VREF = 5V 外部リファレンス電圧、100 ユニット）
12672-233
5
図 27.内部発振器の周波数精度分布ヒストグラム
（100 ユニット）
40
2.01
35
2.00
FREQUENCY (Hz)
25
20
15
1.99
1.98
1.97
10
1.96
0
0
0.2
0.4
0.6
0.8
1.0
1.2
1.4
INL (ppm)
1.95
–40 –30 –20 –10 0
10 20 30 40 50 60 70 80 90 100
TEMPERATURE (°C)
図 25.積分非直線性 (INL) 分布ヒストグラム
（差動入力、 アナログ入力バッファ・ディスエーブル、
VREF = 5V 外部リファレンス電圧、100 ユニット）
図 28.内部発振器周波数の温度特性
Rev.0
14 / 59
12672-234
5
12672-231
OCCURENCE
30
AD7172-2
データシート
25
0.0015
0.0010
20
OCCURENCE
ERROR (V)
0.0005
0
15
10
–0.0005
10 20 30 40 50 60 70 80 90 100
TEMPERATURE (°C)
0
12672-235
–0.0015
–40 –30 –20 –10 0
–8 –7 –6 –5 –4 –3 –2 –1
図 29.リファレンス電圧絶対値誤差の温度特性
1
2
3
4
5
6
5
6
図 32.ゲイン誤差分布ヒストグラム
(アナログ入力バッファ・イネーブル）
(100 ユニット)
25
30
25
20
OCCURENCE
20
OCCURENCE
0
GAIN ERROR (ppm of FSR)
12672-238
5
–0.0010
15
15
10
10
5
0
10
20
30
40
50
60
70
OFFSET (µV)
0
30
10
25
OCCURENCE
12
8
6
–4
–3
–2
–1
0
1
2
3
4
20
15
4
10
2
5
0
12672-237
OCCURENCE
35
OFFSET DRIFT (nV/°C)
–5
図 33.ゲイン誤差分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 100 ユニット)
14
–50 –40 –30 –20 –10 0 10 20 30 40 50 60 70 80 90 100 110
–6
GAIN ERROR (ppm of FSR)
図 30.オフセット・エラー分布ヒストグラム
（内部ショート）(100 ユニット)
0
–7
–0.2
–0.1
0
0.1
0.2
0.3
0.4
0.5
GAIN DRIFT (ppm/°C)
図 34.ゲイン誤差変動分布ヒストグラム
アナログ入力バッファ・イネーブル、100 ユニット)
図 31.オフセット・エラー変動分布ヒストグラム
（内部ショート）(100 ユニット)
Rev.0
15 / 59
12672-240
–50 –40 –30 –20 –10
12672-236
0
12672-239
5
AD7172-2
データシート
30
700
REFERENCE ENABLED
REFERENCE DISABLED
600
25
500
CURRENT (µA)
OCCURENCE
20
15
10
400
300
200
5
0
–0.05
0
0.05
0.10
0.15
0.20
0.25
GAIN DRIFT (ppm/°C)
12672-241
100
0
–40 –30 –20 –10 0
10 20 30 40 50 60 70 80 90 100
TEMPERATURE (°C)
図 35.ゲイン変動分布ヒストグラム
(アナログ入力バッファ・ディスエーブル、 100 ユニット)
図 37.周囲温度に対する消費電流変化
(スタンバイ・モード)
18
7
ALL BUFFERS ENABLED
ALL BUFFERS DISABLED
16
6
14
12
OCCURENCE
4
3
10
8
6
4
2
0
0
–40 –30 –20 –10 0
–2.0
10 20 30 40 50 60 70 80 90 100
TEMPERATURE (°C)
–1.6
–1.2
–0.8
–0.4
0
0.4
TEMPERATURE DELTA (°C)
図 38.温度センサー分布ヒストグラム
（未校正 100 ユニット）
図 36.周囲温度に対する消費電流変化
(連続変換モード時)
Rev.0
16 / 59
0.8
1.2
12672-244
2
1
12672-242
CURRENT (mA)
5
AD7172-2
データシート
15
45
AIN+ = AVDD1
AIN– = AVSS
AIN+ = AVDD1 – 0.2V
AIN– = AVDD1 – 0.2V
40
10
35
CURRENT (nA)
OCCURENCE
30
25
20
5
0
–5
15
10
–10
9.5
9.6
9.7
9.8
9.9
10.0 10.1 10.2 10.3 10.4 10.5
CURRENT (µA)
–15
–40 –30 –20 –10 0
12672-245
0
TEMPERATURE (°C)
図 41.入力バイアス電流の温度特性
図 39.バーンアウト電流分布ヒストグラム（100 ユニット）
10
–40°C, AIN–
–40°C, AIN+
+25°C, AIN–
+25°C, AIN+
+85°C, AIN–
+85°C, AIN+
+105°C, AIN–
0
–10
INPUT VOLTAGE (V)
12672-246
–5
–5.00
–4.62
–4.29
–3.96
–3.63
–3.30
–2.97
–2.64
–2.31
–1.98
–1.65
–1.32
–990.00m
–660.00m
–330.00m
0
330.00m
660.00m
990.00m
1.32
1.65
1.98
2.31
2.64
2.97
3.30
3.63
3.96
4.29
4.62
5.00
INPUT CURRENT (nA)
5
10 20 30 40 50 60 70 80 90 100
図 40.入力電圧に対するアナログ入力電流変化
(VCM = 2.5 V)
Rev.0
17 / 59
12672-247
5
AD7172-2
データシート
ノイズ特性と分解能
表 6 と表 7 に、AD7172-2 の各種出力レートやフィルタの組み
合わせによる、rms ノイズ、ピーク to ピーク・ノイズ、実効
分解能、そして、 ノイズ・フリー（ピーク to ピーク) 分解能
を示します。ここに示した値は、バイポーラ入力とした時の
値で、5 V の外部リファレンス電圧源を用いました。これら
の値は代表値であり、ADC の単一チャンネルの差動入力端子
表 6.RMS ノイズとピーク to ピーク分解能
Output Data Rate
RMS Noise (µV
(SPS)
rms)
Input Buffers Disabled
31,250
15,625
10,417
1007
59.52
49.68
16.63
1.25
Input Buffers Enabled
31,250
15,625
10,417
1007
59.52
49.68
16.63
1.25
に 0V を入力して、連続変換しているときに得られた値で
す。ピーク to ピーク分解能は、ピーク to ピーク・ノイズを基
に計算された値であることに注意をして下さい。このピーク
to ピーク分解能は、コード・フリッカが生じない分解能を示
します。
対 出力データ・レート（デフォルトの sinc5 + sinc1 フィルタ使用） 1
Effective Resolution
Peak-to-Peak
Peak-to-Peak Resolution
(Bits)
Noise (µV rms)
(Bits)
8.2
7.0
6.0
2.2
0.48
0.47
0.25
0.088
20.2
20.4
20.7
22.2
24
24
24
24
66
52
45
15
3.2
3.1
1.6
0.32
17.2
17.5
17.8
19.3
21.6
21.6
22.6
24
9.5
8.2
7.1
2.6
0.62
0.53
0.32
0.089
20
20.2
20.4
21.9
24
24
24
24
74
63
53
16
3.6
3.3
1.7
0.35
17
17.3
17.5
19.3
21.4
21.5
22.2
24
1 選択されたレートのみ：1000 サンプル
表 7.RMS ノイズとピーク to ピーク分解能
Output Data Rate
RMS Noise (µV
(SPS)
rms)
Input Buffers Disabled
31,250
15,625
10,417
1008
59.98
50
16.67
1.25
Input Buffers Enabled
31,250
15,625
10,417
1008
59.98
50
16.67
1.25
対 出力データ・レート （sinc3 フィルタ使用） 1
Effective Resolution
Peak-to-Peak
(Bits)
Noise (µV rms)
Peak-to-Peak Resolution
(Bits)
211
27.2
7.9
1.6
0.38
0.35
0.21
0.054
15.5
18.5
20.3
22.6
24
24
24
24
1600
205
57
11
2.5
2.3
1.1
0.27
12.5
15.6
17.4
19.8
21.9
22
23.1
24
212
27.7
8.5
1.8
0.45
0.44
0.24
0.073
15.5
18.5
20.2
22.4
24
24
24
24
1600
210
63
13
2.8
2.5
1.2
0.29
12.5
15.5
17.3
19.6
21.8
22
23
24
1 選択されたレートのみ：1000 サンプル
Rev.0
18 / 59
AD7172-2
データシート
評価開始にあたって
AD7172-2 は、高速セトリング、高分解能、さらにマルチプレ
クス機能を持った ADC で、それらの機能を組み合わせて構成
することが可能です。
•
•
•
AD7172-2 は、高精度・低ドリフト (2 ppm/℃)の 2.5 V のバン
ド・ギャップ・リファレンス電源を内蔵しています。このリ
ファレンス電源を ADC の変換の基準として、用いることがで
きるので、外部部品の削減ができます。内蔵リファレンス電
源をイネーブルにすると、REFOUT ピンからその電圧が出力
され、外部回路に対する低ノイズ・バイアス電圧源として用
いることができます。REFOUT を使う一例として、シングル
エンド入力で差動出力を持つアンプの入力コモン・モード信
号として使うことが挙げられます。
2 つの完全差動または 4 つのシングルエンド入力。
クロスポイント・マルチプレクサを搭載しているので、
A/D 変換したい入力信号として、どのアナログ入力の組
み合わせであっても、選択することができます。これら
の信号は入力バッファを経由したうえで、AD 変調器の
正（非反転）もしくは負（反転）入力へと接続されま
す。
アナログ及びリファレンス入力は、真のレール to レー
ル・バッファ装備。
どのアナログ入力に対しても、完全差動入力もしくはシ
ングルエンド入力が可能。
チャンネル毎に柔軟な構成が可能。最大 4 つの異なるセ
ットアップを定義でき、個別のセットアップをチャンネ
ルごとに割り当てることも可能。それぞれのセットアッ
プは、以下の項目を構成できる。バッファのイネーブル/
ディスエーブル、ゲインとオフセット補正の有無、フィ
AD7172-2 は、アナログおよびデジタル回路用に、それぞれ個
別のリニア・レギュレータを内蔵しています。アナログ LDO
レギュレータは、AVDD2 から安定な 1.8V を作り、その電圧
を ADC コアに供給します。電源接続を簡易化するため、
AVDD1 と AVDD2 とを接続することもできます。システム内
に 2V（最少）から 5.5V（最大）のクリーンな電圧レールが
あれば、電力消費を抑えるため、この電源レールを AVDD2
入力に接続するという選択も考えられます
GENERAL-PURPOSE I/O 0 AND
GENERAL-PURPOSE I/O 1
OUTPUT HIGH = AVDDx
GPIO1
OUTPUT LOW = AVSS
GPIO0
16MHz
19
20
GPIO0
GPIO1
OPTIONAL EXTERNAL
CRYSTAL CIRCUITRY
CAPACITORS
XTAL1 9
21
CX2
CX1
AIN0
XTAL2/CLKIO 10
DOUT/RDY 11
22
DOUT/RDY
AIN1
DIN
DIN 12
23
SCLK
SCLK 13
AIN2
CS
CS 14
24
AIN3
1
AIN4
CLKIN
OPTIONAL
EXTERNAL
CLOCK
INPUT
SYNC/ERROR 15
SYNC/ERROR
AD7172-2
IOVDD
IOVDD 16
0.1µF
DGND 17
1
3
TP
NC
VIN
2
4.7µF
VIN
REGCAPD 18
NC 7
0.1µF
1µF
0.1µF
ADR445BRZ
4
GND
AVDD1 7
VOUT 6
TRIM
TP
5
8
AVDD1
3
0.1µF
4.7µF
0.1µF
REF+
AVDD2
0.1µF
AVDD2 8
2.5V REFERENCE
OUTPUT
2
REF–
4
REFOUT
0.1µF
REGCAPA 5
0.1µF
0.1µF
AVSS
1µF
6
0.1µF
図 42.代表的な接続図
Rev.0
19 / 59
12672-051
•
•
ルタの型、出力データ・レート、リファレンス源の選択
（内部または外部）。
AD7172-2
データシート
ADM660 と ADP7182 は、バイポーラ・モードにおいて、最高
の変換特性を引き出すために必要な、AVSS 用負電源レール
を作り出すことが出来ます。
LDO
•
•
電源
AD7172-2 は 3 つの独立した電源ピンを持っています：それら
は、AVDD1、AVDD2、そして IOVDD です。AD7172-2 は、
各電源のパワーアップ・シーケンスに関する規定は特にあり
ません。全ての電源電圧が安定したとき、デバイスのリセッ
トが必要です。このデバイスのリセット方法に関する詳細
は、「AD7172-2 のリセット」セクションを参照して下さい。
AVDD1 は、クロスポイント・マルチプレクサ、内蔵のアナロ
グ及びリファレンス・バッファに電源供給を行っています。
AVDD1 は、AVSS を基準としています。そして、AVDD1 と
AVSS との電圧差の範囲は、3.3 V または 5 V にして下さい。
AVDD1 と AVSS は、単電源の 3.3 V または 5 V、もしくは
±1.65 V または ±2.5 V の正負分離電源に設定する事もできま
す。正負分離電源動作によって、このデバイスは、真のバイ
ポーラ入力が可能になります。正負分離電源で動作させると
き、絶対最大定格を考慮して下さい。（詳細は、「 絶対最大
定格 」セクション参照）。
AVDD2 は、内部の 1.8V のアナログ LDO レギュレータに電源
供給を行っています。このレギュレータは、ADC コアにも電
源供給しています。AVDD2 は、AVSS を基準とし、AVDD2
と AVSS との電圧差の範囲は、5.5 V (最大)から 2V（最小）で
す。
IOVDD は、内部の 1.8V のデジタル LDO レギュレータに電源
供給を行っています。このレギュレータは、ADC のデジタ
ル・ロジック回路への電源供給も行っています。IOVDD は、
ADC の SPI インターフェース電圧レベルを決めています。
IOVDD は、DGND を基準とし、IOVDD2 と DGND との電圧
差の範囲は、5.5 V (最大)から 2V（最小）です。
推奨リニア・レギュレータ
ADP7118 は、正電源レールを供給でき、電源要求に合わせ
て、5V と 3.3V、もしくは AVDD1/IOVDD を発生させること
ができます。ADP7118 の入力最大電圧は 20V です。
ADP7118
LDO
ADP7118
LDO
5V: AVDD1
3.3V: AVDD2/IOVDD
ADM660
ADP7182
LDO
LDO
–2.5V: AVSS
図 44.バイポーラ動作時の AD7172-2 電源レール
表 8.推奨される電源制御デバイス
製品
説明
ADP7118 20 V、200 mA、低ノイズ、 CMOS LDO レ
ギュレータ
ADP7182 -28 V/-200 mA、低ノイズ、リニア・レギ
ュレータ
ADM660
CMOS スイッチド・キャパシタ電圧変換用
IC
デジタル通信
AD7172-2 は、3 線もしくは 4 線の SPI インターフェースを持
ち、それらは、QSPI™、MICROWIRE®、DSP と互換性があ
ります.このインターフェースは SPI モード 3 で動作し、 CS
はロー・レベルに接続したままでも動作します。SPI モード 3
では、SCLK はアイドル・ハイで、SCLK の立下りエッジが起
動エッジ、立ち上がりエッジがサンプル・エッジです。すな
わち、データは立下りの起動エッジに同期して出力され、立
ち上がりのサンプル・エッジに同期して入力されます。
DRIVE EDGE
SAMPLE EDGE
図 45.SPI モード 3 の SCLK エッジ
ADC のレジスタ・マップへのアクセス
コミュニケーション・レジスタは、ADC 内のレジスタ・マッ
プへのアクセスを制御しています。このレジスタは、8 ビッ
トの書き込み専用レジスタです。パワーアップ時もしくはリ
セットの直後、デジタル・インターフェースはデフォルト状
態になります。これはコミュニケーション・レジスタに対し
て書き込み待ちの状態です。従って全ての通信は、コミュニ
ケーション・レジスタへのデータ書き込みによって開始され
ます。
コミュニケーション・レジスタへのデータ書き込みによっ
て、どのレジスタへのアクセスが行われるかが決まり、さら
に次の動作が、指定されたレジスタへの書き込みなのか、そ
れとも読み出しなのかも決まります。このレジスタのアドレ
ス・ビット(レジスタ 0x00 内の RA：ビット[5:0])の値で、ど
のレジスタに対して、データの読み書きを行うかが決まりま
す。
選択されたレジスタへの読み出し動作または書き込み動作が
完了すると、インターフェースはデフォルト状態、すなわ
ち、コミュニケーション・レジスタに対する書き込み動作待
ちの状態に戻ります。
図 43.単電源リニア・レギュレータ
Rev.0
+3.3V: IOVDD
–5V
12672-100
12V
INPUT
+2.5V: AVDD1/AVDD2
12672-052
•
内部マルチプレクサを使ったアナログ入力の高速スキャ
ニング。
GPIO で自動制御できる外部マルチプレクサを使った、
アナログ入力の高速スキャニング。
低速で高分解能なデータが必要なマルチ・チャンネル、
もしくはチャンネル毎に ADC が必要なアプリケーショ
ン。
チャンネル毎にシングル ADC を必要とする場合：高
速・低レイテンシ出力特性を実現しているので、外部の
マイクロコントローラや、DSP、FPGA で設計された特
定アプリケーション用のフィルタを使うことも可能。
LDO
ADP7118
AD7172-2 は、高分解能・高精度が要求される、幅広いアプリ
ケーションで使うことができます。いくつかのシナリオを以
下に示します。
•
ADP7118
5V
INPUT
12672-101
デジタル IOVDD 用のリニア・レギュレータは、同様の機能
を持ちます。つまり、IOVDD ピンに接続された入力電圧を
1.8V にレギュレーションし、内部のデジタル・フィルタに供
給します。シリアル・インターフェース信号は、IOVDD ピン
に与えられている電圧で動作します。もし、3.3V が IOVDD
ピンに与えられた場合、インタフェース・ロジック入出力
は、このレベルで動作します。
20 / 59
AD7172-2
データシート
図 46 と 図 47 は、書き込み動作と読み出し動作を示してお
り、最初に 8 ビット・コマンドをコミュニケーション・ レジ
スタに書き込み、それに続いて指定したレジスタのデータの
読み書きを行っている様子を示しています。
8-BIT COMMAND
8 BITS, 16 BITS,
OR 24 BITS OF DATA
構成概要
パワーオン、もしくはリセット後の AD7172-2 のデフォルト状
態を以下に示します。
•
CS
•
CMD
DIN
DATA
•
12672-053
SCLK
•
図 46.レジスタへの書き込み
(レジスタ・アドレスへ 8 ビットコマンドを送ると、それに続いて
8、16 もしくは 24 ビットのデータを書き込む。
データ長は選択されたレジスタによって変化する）
•
チャンネル設定：CH0 をイネーブル。AIN0 を正側入力
に選択して AIN1 を負側入力に選択する。Setup0 を選
択。
セットアップ設定：内蔵リファレンスとアナログ入力バ
ッファをディスエーブル。リファレンス入力バッファを
ディスエーブル。REF±ピンに与えられている外部リファ
レンスを選択。
フィルタ設定：sinc5 + sinc 1 フィルタを選択し、最大出
力レートとして 31.25 kSPS を選択。
ADC モード：連続変換モードと内部発振器をイネーブ
ル。
インターフェース・モード：CRC、データとステータス
出力をディスエーブル。
CS
いくつかの重要なレジスタ・オプションのみを示しました。
このリストは一例であることに留意してください。全てのレ
ジスタ情報に関しては、「レジスタの詳細」セクションを参
照してください。
DIN
図 48 に、ADC 動作の設定を変更するときの推奨フローの概
要を示します。このフローは 3 つのブロックに分けられま
す：
8-BIT COMMAND
8 BITS, 16 BITS,
24 BITS, OR
32 BITS OUTPUT
CMD
DOUT/RDY
•
•
•
DATA
12672-054
SCLK
図 47.レジスタからの読み出し
(レジスタ・アドレスへ 8 ビットコマンドを送ると、それに続いて
8、16 もしくは 24 ビットのデータを読みだす。
DOUT/ RDY に出力されるータ長は、選択されたレジスタによっ
て変化する）
A
A
ID レジスタの読み出しは、このデバイスが正しい通信を行っ
ているかを確認するための推奨される方法です。ID レジスタ
は読み出し専用のレジスタで AD7172-2 は、0x00DX という固
有の値を持っています。コミュニケーション・レジスタと ID
レジスタの詳細は、 表 9 と表 10 を参照してください。
AD7172-2 のリセット
電源を投入し、電源が安定したら、デバイスのリセットが必
要です。インターフェースの同期が失われた場合もリセット
が必要です。この場合、DIN をハイ・レベルにして、少なく
ともシリアル・クロックの 64 サイクルの間書き込み動作を行
わせると、 ADC はレジスタの内容を含むすべての設定をリセ
ットしてデフォルト状態に戻ります。あるいは、CS をデジタ
ル・インターフェースと共に使用し、CSをハイ・レベルにす
る事で、デジタル・インターフェースがリセットされ、その
時の全ての動作がアボートされます。
Rev.0
チャンネルの構成（ 図 48 の Box A 参照)
セットアップの構成 ( 図 48 の Box B 参照)
ADC モード・インターフェース・モードの構成 (図 48
Box C 参照)
チャンネル構成
AD7172-2 は、4 個の独立した入力チャンネルと、4 個の独立
したセットアップを持っています。どのチャンネルのアナロ
グ入力端子も、一組の入力端子として選択できます。同様に
4 個のセットアップを自由に選択することができます。すな
わち、チャンネル構成に関しては、完全な柔軟性を備えてい
ます。それぞれのチャンネル専用のセットアップを持たせる
ことができるので、チャンネル毎に、差動入力もしくはシン
グルエンド入力として構成することもできます。
チャンネル・レジスタ
チャンネル・レジスタは、5 個のアナログ入力ピン（AIN0 か
ら AIN4）のうち、どのピンを正アナログ入力 (AIN +) とする
のか、負アナログ入力 (AIN -) とするのか、を決める場合に使
用します。このレジスタには、チャンネルのイネーブル/ディ
スエーブル・ビットとセットアップ選択ビットも格納されて
おり、 これらは、指定されたチャンネルに対して、4 個の有
効なセットアップの内、どれか 1 つを選ぶ場合に使われま
す。
AD7172-2 の 1 つ以上のチャンネルがイネーブル状態で動作し
ているとき、 チャンセル・シーケンサは、チャンネル 0 から
チャンネル 3 のイネーブル・チャンネルを、シーケンシャル
な順番で AD 変換を循環させます。もしチャンネルがディス
エーブルであれば、この動作はシーケンサによってスキップ
されます。チャンネル 0 のチャンネル・レジスタの詳細を表
11.に示します。
21 / 59
AD7172-2
A
CHANNEL CONFIGURATION
SELECT POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNEL
SELECT ONE OF 4 SETUPS FOR ADC CHANNEL
B
SETUP CONFIGURATION
4 POSSIBLE ADC SETUPS
SELECT FILTER ORDER, OUTPUT DATA RATE, AND MORE
C
ADC MODE AND INTERFACE MODE CONFIGURATION
SELECT ADC OPERATING MODE, CLOCK SOURCE,
ENABLE CRC, DATA + STATUS, AND MORE
12672-044
データシート
図 48.推奨する ADC 構成時のフロー
表 9.コミュニケーション・レジスタ
Reg.
Name
Bits Bit 7
0x00
COMMS [7:0]
WEN
A
表 10.ID レジスタ
Reg.
Name
0x07
ID
Bits
[15:8]
[7:0]
表 11.Channel 0 レジスタ
Reg.
Name
Bits
0x10
CH0
[15:8]
[7:0]
Bit 7
Bit 7
CH_EN0
Bit 6
R/W
Bit 6
Bit 5
Bit 4
Bit 5
Bit 6
Reserved
Bit 4
Bit 5
Bit 3
Bit 3
ID[15:8]
ID[7:0]
Bit 4
SETUP_SEL0
AINPOS0[2:0]
Bit 2
RA
Bit 2
Bit 3
Bit 2
Reserved
AINNEG0
Rev.0
22 / 59
Bit 1
Bit 0
Reset
0x00
RW
W
Bit 1
Bit 0
Reset
0x00DX
RW
R
Bit 1
Bit 0
Reset
AINPOS0[4:3]
0x8001
R
W
RW
AD7172-2
データシート
ADC セットアップ
AD7172-2 は、4 個の独立したセットアップを持っています。
各セットアップは以下の 4 つのレジスタから構成されていま
す。
•
•
•
•
択するためのレジスタです。 バイポーラ・モードでは、ADC
は負の差動入力電圧にも対応し、 出力コーディングはオフセ
ット・バイナリになります。ユニポーラ・モードでは、 ADC
が正の差動入力電圧にのみ対応し、そのコーディングは、ス
トレート・バイナリです。どちらの場合も、入力電圧は電源
である AVDD1 と AVSS との電圧内でなければなりません。
リファレンス電圧源を、これらのレジスタを使って選択する
事もできます。リファレンス電圧源の選択は、3 つのオプシ
ョンが用意されています。それらは、内部の 2.5 V リファレ
ンス電源、REF＋ピンと REF- ピンとの間に接続する外部リフ
ァレンス電源、そして AVDD1 と AVSS の電位差電圧です。
アナログ入力バッファとリファレンス電圧入力バッファは、
これらのレジスタを使って、イネーブルもしくはディスエー
ブルにできます。
セットアップ設定レジスタ
フィルタ設定レジスタ
ゲイン・レジスタ
オフセット・レジスタ
例えば、Setup 0 というセットアップは、セットアップ・レ
ジスタ 0、フィルタ設定レジスタ 0、オフセット・レジスタ
0、そしてゲイン・レジスタ 0 から構成されています。図 49
は、これらのレジスタのグループを示しています。このセッ
トアップは、チャンネル・レジスタから設定可能です（詳細
は、「チャンネル構成」セクション参照）。これにより、4
個の個別セットアップをチャンネル毎に割り当てることが可
能になります。表 12 から表 15 に、Setup0 に関連する 4 つ
のレジスタを示しています。また、Setup 1 から Setup 3 ま
では、Setup0 と全く同じ構造です。
フィルタ設定レジスタ
フィルタ設定レジスタは、ADC モジュレータの出力に、どの
デジタル・フィルタを使うかを設定します。フィルタの次数
と出力データ・レートの選択は、これらのレジスタ内のビッ
トを設定することで行います。詳細については、「デジタ
ル・フィルタ」セクションを参照してください。
セットアップ・レジスタ
セットアップ・レジスタは、ADC の出力コーディングを、バ
イポーラ・モードにするかユニポーラ・モードにするかを選
FILTER CONFIG
REGISTERS
SETUP CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
ENHANCED 50Hz AND 60Hz
12672-045
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
図 49.ADC セットアップ・レジスタのグループ
表 12.セットアップ・レジスタ 0
Reg. Name
Bits Bit 7
0x20
SETUPCON0
[15:8]
[7:0]
Bit 6
Reserved
BURNO Reserved
UT_EN0
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
BI_UNIPOLA REFBUF0 REFBUF AINBUF0+ AINBUF0
R0
+
0−
−
REF_SEL0
Reserved
表 13.フィルタ設定レジスタ 0
Reg. Name
Bits Bit 7
Bit 6
Bit 5 Bit 4
0x28 FILTCON0 [15:8] SINC3_MAP0
Reserved
[7:0]
Reserved
ORDER0
Bit 3
Bit 2
ENHFILTEN0
ODR0
Bit 1
Bit 0
ENHFILT0
RW
0x1000 RW
Reset
0x0500
RW
RW
表 14.ゲイン・レジスタ 0
Reg. Name
Bits
Bit[23:0]
0x38 GAIN0
[23:0]
GAIN0[23:0]
Reset
RW
0x5XXXX0 RW
表 15 オフセット・レジスタ 0
Reg. Name
Bits
Bit[23:0]
0x30 OFFSET0 [23:0]
OFFSET0[23:0]
Reset
RW
0x800000 RW
Rev.0
23 / 59
AD7172-2
データシート
ゲイン・レジスタ
ADC モードとインターフェース・モードの構成
ゲイン・レジスタは 24 ビットのレジスタで、ADC のゲイ
ン・キャリブレーション係数を保持しています。ゲイン・レ
ジスタはリード/ライト・レジスタです。パワーオン時、これ
らのレジスタには工場出荷時のキャリブレーション係数が格
納されます。従って、各デバイスは個別のキャリブレーショ
ン係数を持っています。ユーザーによって、システム・フル
スケール・キャリブレーションが行われたり、ゲイン・レジ
スタが書き込まれたりした場合、デフォルト値は自動的に上
書きされます。詳細については、「動作モード」セクション
を参照してください。
ADC モード・レジスタとインターフェース・モード・レジス
タは、AD7172-2 によって使用される ADC コアの周辺回路
と、デジタル・インターフェースのモードを設定します。
ADC モード・レジスタ
ADC モード・レジスタは、主に ADC の変換モードを、連続
変換モード、もしくはシングル変換モードに設定するために
使われます。また、スタンバイ・モード、パワーダウン・モ
ードの選択もできます。さらに、各種キャリブレーション・
モードの選択も可能です。加えてこのレジスタには、クロッ
ク源の選択ビットと、内部リファレンス電圧のイネーブル・
ビットも含まれています。リファレンス電圧の選択ビット
は、セットアップ・レジスタに含まれています(詳細は、ADC
セットアップセクション参照)。これらのレジスタの構成を表
16 に示します。
オフセット・レジスタ
オフセット・レジスタは、ADC に対するオフセット・キャリ
ブレーション係数を保持しています。パワーオン・リセット
時、オフセット・レジスタの値は、0x800000 です。オフセッ
ト・レジスタは 24 ビットのリード/ライト・レジスタです。
もし、ユーザーが、内部ゼロスケールもしくはシステム・ゼ
ロスケール・キャリブレーションを実行されたり、オフセッ
ト・レジスタを上書きしたりした場合、 パワーオン・リセッ
ト値は、自動的に上書きされます。
表 16.ADC モード・レジスタ
Reg. Name
Bits
Bit 7
0x01
ADCMODE
[15:8]
[7:0]
REF_EN
Reserved
IFMODE
[15:8]
[7:0]
Bit 5
HIDE_DELAY
SING_CYC
Mode
Bit 5
Reserved
CONTREAD
インターフェース・モード・レジスタは、デジタル・インタ
ーフェースの動作を設定します。このレジスタは、データ・
ワード長、CRC イネーブル/ディスエーブル、データにステー
タスを付加するかどうか、そして連続読み出しモードを制御
します。これらのレジスタの構成を表 17 に示します。詳細に
ついては、「デジタル・インターフェース」セクションを参
照してください。
Bit 6
表 17 インターフェース・モード・レジスタ
Bits
Bit 7
Bit 6
Reg Name
.
0x02
インターフェース・モード・レジスタ
DATA_
STAT
REG_CH
ECK
Bit 4
Bit 3
Reserved
CLOCKSEL
Bit 4
Bit 3
ALT_SYNC
IOSTRENGTH
Reserved
Rev.0
24 / 59
Bit
2
Bit 2
CRC_EN
Bit 1
Bit 0
Reset
RW
0x0000
RW
Bit 0
Rese
t
RW
DOUT_
RESET
0x0000
RW
Delay
Reserved
Bit 1
Reserved
Reserved
WL16
AD7172-2
データシート
動作設定の柔軟性を理解する
最も単純で分かり易い AD7172-2 の動作設定は、隣接する 2 つ
の差動アナログ入力を使い、それぞれを同じ設定にしてゲイ
ン補正レジスタとオフセット補正レジスタとを使って動作さ
せることです。この場合、以下の組み合わせの差動入力を使
います：AIN0/AIN1 と AIN2/AIN3 です。図 50 において、黒
文字で示されているレジスタは、上記構成を行うために、必
ずプログラムしなければならないレジスタです。灰色の文字
で示されているレジスタは、この構成では設定不要です。
仮に選ばれたこの例では、1 つの差動入力と 2 つのシングル
エンド入力が必要となっています。シングルエンド入力は、
AIN2/AIN4 と AIN3/AIN4 との 組み合わせです。差動入力のペ
アは、AIN0/AIN1 で、Setup 0 を使います。2 つのシングルエ
ンド入力ペアは、自己診断用に設定されます。従って、差動
入力とは違ったセットアップを使いますが、差動入力のセッ
トアップを共用し、それを Setup 1 とします。2 つのセットア
ップ、すなわち、SETUPCON0 と SETUPCON1 レジスタが、
この例を動作させるために選択されており、この例の仕様に
合わせて、プログラムされます。また、FILTCON0 と
FILTCON1 レジスタも必要に応じてプログラムされます。オ
プションのゲインとオフセット補正も、GAIN0、GAIN1 レジ
スタと、 OFFSET0、OFFSET1 レジスタとを、チャンネルご
とにプログラムすることによって適用させることもできま
す。
ゲインおよびオフセット・レジスタのプログラミングは、ど
の場合もオプションで、レジスタ・ブロック間において点線
で示されています。
これら 2 個の完全差動入力を実装するためのもう一つの方法
は、4 つの利用可能なセットアップを使う方法です。この方
法を用いる理由としては、各差動入力のなかで、それぞれに
個別の変換スピードやノイズ特性を持たせたい場合や、特定
のチャンネルに、別個のオフセットまたはゲイン補正データ
を与えたい場合などです。図 51 は、どの様にして、各差動入
力に独立したセットアップを設定するかを示してあり、 これ
により、各チャンネルの設定に完全な柔軟性を持たせること
ができます。
図 52 に示されている例では、CH0 から CH2 までのチャンネ
ル・レジスタが使われています。これらのレジスタ内の MSB
をセットし、CH_EN0 から CH_EN2 ビットがセットされる
と、クロスポイント・マルチプレクサ経由で 3 つの入力組み
合わせをイネーブルにします。AD7172-2 に設定が反映される
と、シーケンサは、昇順のシーケンシャル順序、すなわち、
CH0、CH1、CH2 へと変化します。このシーケンスを繰り返
すと、CH2 から CH0 に戻ります。
図 52 は、 チャンネル・レジスタが、アナログ入力ピンの設
定と、その先のダウンストリーム側のセットアップ構成と
を、どのように繋げて行くか、その一例を、示しています。
CHANNEL
REGISTERS
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
AIN0
CH0
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
AIN1
CH1
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
AIN2
CH2
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
AIN3
CH3
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SELECT ANALOG INPUT PAIRS
ENABLE THE CHANNEL
SELECT SETUP 0
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
12672-046
AIN4
ENHANCED 50Hz AND 60Hz
図 50.2 個の完全差動入力全てを、１つのセットアップ(SETUPCON0; FILTCON0; GAIN0; OFFSET0)を使って設定する
CHANNEL
REGISTERS
AIN0
CH0
AIN1
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
CH1
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
AIN2
CH2
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
AIN3
CH3
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC5 + SINC1
SINC3
SINC3 MAP
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
12672-047
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
AIN4
ENHANCED 50Hz AND 60Hz
図 51.2 個の完全差動入力の設定を、チャンネル毎に行う
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
AIN0
CH0
0x10
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
AIN1
CH1
0x11
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
AIN2
CH2
0x12
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
AIN3
CH3
0x13
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
AIN4
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
DATA OUTPUT CODING
REFERENCE SOURCE
INPUT BUFFERS
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC5 + SINC1
SINC3
SINC3 MAP
ENHANCED 50Hz AND 60Hz
図 52.複数の共用セットアップを使って、差動とシングルエンド構成を混在させる
Rev.0
25 / 59
12672-048
CHANNEL
REGISTERS
AD7172-2
データシート
回路説明
AVDD1
バッファ付きアナログ入力
AD7172-2 は、各 ADC のアナログ入力には、真のレール to レ
ールの内蔵高精度ユニティ・ゲイン・バッファを装備してい
ます。このバッファによって高い入力インピーダンスが実現
されており、その入力電流は、公称 5 nA です。そのため、高
いインピーダンスを持つ信号源を、アナログ入力に直接接続
することができます。このバッファは、ADC コアのスイッチ
ド・キャパシタ・サンプリング・ネットワークを十分に駆動
でき、さらにバッファごとの消費電流は公称 0.87 mA と非常
に小さい為、アナログフロントエンド回路を省略できます。
各アナログ入力バッファ・アンプは、完全にチョッピングで
動作しています。これは、バッファのオフセット誤差ドリフ
トと 1/f ノイズを最小限にする為です。ADC とバッファの組
み合わせにおける 1/f ノイズ・プロファイルを、図 53 に示し
ます。
AIN0
AVSS
AVDD1
Ø1
+IN
AIN1
CS1
AVSS
Ø2
AVDD1
Ø2
AIN2
CS2
AVSS
–IN
AVDD1
Ø1
AIN3
AVSS
0
AVDD1
12672-056
AIN4
–50
AMPLITUDE (dB)
AVSS
図 54.簡略化されたアナログ入力回路
–100
CS1 と CS2 コンデンサは、それぞれピコ・ファラッド（pF）
オーダーの容量を持っています。このコンデンサの容量値
は、サンプリング・コンデンサと寄生容量との組み合わせに
なります。
–150
完全差動入力
–200
1
10
100
1k
FREQUENCY (Hz)
10k
AIN0 から AIN4 までのアナログ入力はクロスポイント・マル
チプレクサに接続されているので、どの入力端子の組み合わ
せを使用しても、アナログ入力ペアを構成することができま
す。この構造により、2 個の完全差動入力、もしくは 4 個の
シングルエンド入力を実現できます。
12672-255
–250
0.1
図 53.入力をショートした時の FFT 結果
（アナログ入力バッファ・イネーブル）
このデバイスのアナログ入力バッファは、他のディスクリー
ト増幅器と違って、レール電圧に近い電圧が入力されても、
リニアリティが低下することはありません。AVDD1 と AVSS
レール電圧、もしくはその電圧近くでアナログ入力バッファ
が動作すると、入力電流が増加します。入力電流の増加は、
温度が高くなると顕著になります。図 36 と 図 37 に、いくつ
かの条件下における入力電流変動を示します。アナログ入力
バッファをディスエーブルにすると、AD7172-2 の平均入力電
流は、差動入力電圧に対して直線的に増加し、その増加率
は、6µA/V です。
クロスポイント・マルチプレクサ
このデバイスには、5 つのアナログ入力ピンがあります。そ
れらは、AIN0、AIN1、AIN2、AIN3、AIN4 です。それらのピ
ンはそれぞれ、内蔵のクロスポイント・マルチプレクサに接
続されています。クロスポイント・マルチプレクサは、これ
ら入力端子をイネーブルにして、シングルエンド、もしくは
真の差動の入力ペアを構成します。AD7172-2 は、最大 4 つの
アクティブ・チャンネルを持つことができます。1 つ以上の
チャンネルがイネーブルになっているとき、番号が小さいイ
ネーブルになっているチャンネルから、番号の大きいイネー
ブルになっているチャンネルへ、自動的に切り替えが行われ
ます。マルチプレクサの出力は、内蔵の真のレール to レー
ル・バッファの入力に接続されます。バッファへの接続をバ
イパスすることは可能で、マルチプレクサの出力を ADC のス
イッチド・キャパシタ入力へ直接接続することもできます。
簡略化されたアナログ入力回路を 図 54 に示します。
Rev.0
2 つの完全差動入力の信号経路を AD7172-2 に接続する場合に
は、AIN0/AIN1 を差動入力ペアとして使い、AIN2/AIN3 を、
もう一つの差動入力ペアとして使う事を推奨します。このデ
バイスの AIN0/AIN1 及び AIN2/AIN3 ピンが、差動入力ペアと
して使うのに適した配置になっているからです。全てのアナ
ログ入力は、AVSS へデカップリングして下さい。
シングルエンド入力
4 個の異なるシングルエンド・アナログ入力への信号を測定
する構成も選択できます。この場合、各アナログ入力は、差
動からシングルエンド入力で測定されるように変更され、1
つのピンをコモンに設定します。これは、クロスポイント・
マルチプレクサがあるため、どのアナログ入力ピンを、アナ
ログ共通ピンとして設定できます。このような設定シナリオ
では、AIN4 ピンを AVSS か REFOUT（電圧は AVSS+2.5V）
に接続します。そして、クロスポイント・マルチプレクサの
構成時、この入力ピンをアナログ共通ピンとします。
AD7172-2 の入力をシングルエンド入力として使うと、INL の
仕様が低下します。
26 / 59
AD7172-2
データシート
るだけ近くに配置してください。REF−ピンは、AVSS の電位
に直接接続してください。AD7172-2 のパワーアップ時、内部
リファレンスは、デフォルトでディスエーブルです。内部リ
ファレンスの代わりに、外部リファレンスが使われます。内
部リファレンスの替わりに、外部リファレンスを使い、その
リファレンス電圧を AD7172-2 に接続する時、REFOUT ピン
の出力に関して細心の注意を払って下さい。採用したアプリ
ケーションで内部リファレンス電圧を他の部分で使わない場
合、REFOUT ピンが AVSS に直接接続されていない事を確認
して下さい。接続されていると、パワーアップ時に REFOUT
ピンに過大な電流が流れるからです。内部リファレンスは、
ADC モード・レジスタの REF_EN ビット(ビット 15) で設定し
ます。レジスタ・マップを 表 19 に示します。
AD7172-2 リファレンス
AD7172-2 は、デバイスの REF＋と REF- ピンに外部リファレ
ンス電圧を接続するか、内蔵の 2.5V の低ノイズ、低ドリフト
のリファレンス電圧のどちらかを選択できるようになってい
ます。アナログ入力端子に対して、使用したいリファレンス
電源を選択するには セットアップ構成レジスタ内の
REF_SELx ビット(ビット[5:4]) を適切に設定してください。
セットアップ・レジスタ 0 の構造を 表 18 に示します。
AD7172-2 電源投入時、デフォルトで REF+と REF−とに接続さ
れる外部リファレンス電源を使います。
外部リファレンス電圧
AD7172-2 は、完全差動のリファレンス電圧入力を持ち、リフ
ァレンス電圧は、REF+と REF−ピンに与えます。標準的な低
ノイズ低ドリフト電圧リファレンスとしては、ADR445,や、
ADR444、ADR441,があり、それらを使うことを推奨します。
AD7172-2 に外部リファレンス電圧を与えるには、図 55 に示
したリファレンス・ピンに接続してください。どの外部リフ
ァレンス電圧であっても、AVSS に対してデカップリングを
行ってください。図 55 に示したように、 ADR445 の出力に
は、電圧安定のため、0.1μF のコンデンサを使ってデカップリ
ングしてください。また、出力には 4.7μF のコンデンサが接
続されていますが、このコンデンサは ADC によるダイナミッ
クな電荷変動に対する、電荷供給源として振る舞います。続
いて 0.1μF のデカップリング・コンデンサを REF+入力に接続
してください。このコンデンサは、 REF+と REF−ピンのでき
内部リファレンス電圧
AD7172-2 に接続する時、REFOUT ピンの出力に関して細心の
注意を払って下さい。内部リファレンス電圧は、2.5V です。
ADC モード・レジスタ内の「REF_EN」ビットを設定する
と、内部リファレンス電圧が REFOUT ピンに出力されます。
また、この電圧は AVSS に 0.1μＦのコンデンサでデカップリ
ングして下さい。AD7172-2 の内部リファレンスは、パワーア
ップ時、デフォルトでディスエーブルになっています。
REFOUT 信号は、ピンから出力される前にバッファされてい
ます。この信号は、システム回路内で外部アンプと共に使用
する場合そのアンプ用のコモン・モード電圧源として使うこ
とができます。
AD7172-2
3V TO 18V
ADR4412
0.1µF
0.1µF
5V VREF
1
4.7µF
1
1
3
REF+
2
REF–
0.1µF
1
1
12672-159
1ALL DECOUPLING IS TO AVSS.
2ANY OF THE ADR44x FAMILY OF REFERENCES CAN BE USED.
THE ADR441 ENABLES REUSE OF THE 3.3V ANALOG SUPPLY
NEEDED FOR AVDD1 TO POWER THE REFERENCE VIN.
図 55.外部リファレンス電圧源(ADR441）を AD7172-2 のリファレンス電圧ピンに接続する。
表 18.アットアップ構成 0 レジスタ
Reg. Name
Bits
Bit 7
0x20 SETUPCON0
[15:8]
[7:0]
ADCM
ODE
[15:8]
[7:0]
Bit 5 Bit 4
REF_
EN
Reser
ved
Bit 6
HIDE_DEL
AY
Bit 3
Bit 2
Bit 1
Bit 0
Reset
BI_UNIPOL REFBUF0+ REFBUF0 AINBUF0 AINBUF
AR0
−
+
0−
REF_SEL0
Reserved
BURNOUT Reserved
_EN0
表 19ADC モード・レジスタ
Reg.
Name Bits
Bit 7
0x01
Bit 6
Reserved
Bit 5
Bit 4
SING_C
YC
Mode
Rev.0
Bit 3
Bit 2
Reserved
CLOCKSEL
27 / 59
Bit 1
Bit 0
Delay
Reserved
0x1000
RW
RW
Reset
RW
0x0000
RW
AD7172-2
データシート
バッファされたリファレンス入力
外部水晶発振子
AD7172-2 は、両方の ADC のリファレンス入力に、真のレー
ル to レールの内蔵高精度ユニティ・ゲイン・バッファを装備
しています。このバッファによって高い入力インピーダンス
が実現されており、そのため、高いインピーダンスを持つ信
号源を、リファレンス入力に直接接続することができます。
内蔵リファレンス・バッファは、内部のスイッチド・キャパ
シタ・サンプリング・ネットワークを十分に駆動でき、さら
にバッファごとの消費電流は公称 0.87 mA と非常に小さい
為、リファレンス回路を簡略化できます。各リファレンス入
力バッファ・アンプは、完全にチョッピングで動作していま
す。これは、オフセット誤差ドリフトと 1/f ノイズを最小限に
する為です。外部リファレンス電圧、例えば、ADR445,や、
ADR444、ADR441 を 使う場合は、内蔵バッファを使う必要
はありません。何故なら、これらは適切にデカップリングさ
れ、リファレンス入力を直接駆動できるからです。
もし、さらなる高精度・低ジッタのクロック源が必要な場
合、 AD7172-2 はマスター・クロック発生用に外部水晶発振子
を使用できます。水晶発振子は、XTAL1 と XTAL2/CLKIO ピ
ンとの間に接続します。ここで使用する水晶発振子は、
16MHｚ、10ppm、9pF の性能を持つエプソン-トヨコム製 FA20H を推奨します。この部品は表面実装型パッケージ品で
す。図 56 に示すように、 水晶発振子が接続されている
XTAL1 ピンと XTAL2/CLKIO ピンとを接続しているパターン
に、2 つのコンデンサを接続します。これらのコンデンサで
発振回路の調整をします。これらのコンデンサは、DGND ピ
ンに接続してください。2 つのコンデンサの容量は、水晶発
振子および XTAL1 ピン、XTAL2/CLKIO ピンを接続している
パターンの長さと、そのパターンによって形成される静電容
量に依存します。従って、これらコンデンサの容量は、PCB
のレイアウトと、採用した水晶発振子によって異なります。
クロック・ソース
AD7172-2
CX1
AD7172-2 は、公称 2MHz のマスター・クロックで使います。
AD7172-2 は、以下に示す 3 つのうち 1 つをサンプリング・ク
ロックとして用いることができます：
•
XTAL2/CLKIO 10
CX2
内部発振器
外付け水晶発振子（16MHz の水晶発振子を使ってくださ
い。内部で自動的に 2MHz に分周されます）
外部クロック源
データシートに記載されている、全ての出力データ・レート
は、この 2MHz を基にして作られています。より低いクロッ
ク周波数を使う場合、例えば外部クロック源から信号を供給
する場合は、データシートに記載されている出力データ・レ
ートと比例関係にある周波数を持つクロック源を使ってくだ
さい。指定された出力データ・レートを実現し、特に 50Hz
と 60Hz の影響を除去する為には、2MHz のクロックを使いま
す。 マスター・クロック源は、表 19 に示してある ADC モー
ド・レジスタの CLOCKSEL ビット(ビット[3:2])の値で設定し
ます。AD7172-2 のパワーアップとリセット時、デフォルトで
選択されて動作するのは、内部発振器です。低い出力デー
タ・レートの場合、SINC3_MAPx ビット（FILTCONx レジス
タの Bit 7）を使って、出力データ・レートの微調整をするこ
とも可能です。詳細については、「Sinc3 フィルタ 」セクシ
ョンを参照してください。
内部発振器
内部発振器は 16MHz で動作しており、変調回路用に内部で
2MHz に分周されています。また、この 16MHz は、ADC のマ
スター・クロックとして使用することができます。これは、
AD7172-2 のデフォルト・クロック源で、その精度は、±2.5%
と規定されています。
オプションで、この内部発振器の信号を XTAL2/CLKIO ピン
から出力させることもできます。クロック出力は、IOVDD の
ロジック・レベルで動作します。内部発振器の信号を出力す
るオプションを使うと、その出力ドライバから発生する悪影
響により、AD7172-2 の DC 特性に影響を与える可能性があり
ます。DC 特性に与える影響の大きさは、IOVDD 電源の質に
依存します。IOVDD 電圧が高くなると、ドライバからのロジ
ック出力の電圧振幅が大きくなり、DC 特性に与える影響がよ
り深刻になります。もし、IOSTRENGTH ビットを、IOVDD
が高い状態で設定した場合、さらに大きな影響を与えてしま
います （詳細は表 29 を参照)。
Rev.0
1
1DECOUPLE
TO DGND.
12672-160
•
•
1
XTAL1 9
図 56.外部に水晶発振子を接続する
外部水晶発振子回路は、SCLK のクロック・エッジ、SCLK ク
ロック周波数、IOVDD 電圧、水晶発振子の回路レイアウト、
そして使用する水晶発振子に対して敏感です。水晶発振回路
の起動時、SLCK エッジによって引き起こされる妨害によっ
て、水晶発振回路に、ダブル・エッジが入力される可能性が
あります。その結果、水晶発振器の出力電圧が十分に高くな
って、SCLK エッジからの干渉で、ダブル・クロッキングを
引き起こさなくなるまで、不正で無効な変換が行われます。
スタートアップ後、SCLK を与える前に、水晶発振回路の出
力レベルが十分高い値になるようにしておけば、このダブ
ル・クロッキングを避けることができます。
これは水晶発振回路の特性であり、この現象を避けるため、
要求される条件下で、最終 PCB レイアウトを使い正常動作す
るか、実験的に基づいたテストを行うことを推奨します。
外部クロック
AD7172-2 は、外部から供給されるクロックを使うこともでき
ます。このよう構成を必要とするシステムの場合、外部クロ
ックを XTAL2/CLKIO ピンに接続してください。この構成で
は、XTAL2/ CLKIO ピンは外部からの信号源を受け入れ、IC
内部の AD 変調器へとその信号を導きます。このロジック・
レベルは、IOVDD ピンに与えられている電圧によって決まり
ます。
28 / 59
AD7172-2
データシート
デジタル・フィルタ
AD7172-2 は、以下に述べる、柔軟性に富んだ 3 つのフィル
タ・オプションを備えており、セトリング時間、ノイズ特
性、そしてノイズ除去性能の最適化が可能です：
•
•
•
Sinc3 フィルタ
Sinc3 フィルタは、低い出力データ・レートにおいて、最良の
シングルチャンネル・ノイズ特性を実現しています。 それゆ
え、シングル・チャンネル・アプリケーションに最も適した
フィルタです。Sinc3 フィルタのセトリング時間は、常に以下
の式と等しくなります。
Sinc5 + sinc1 フィルタ
Sinc 3 フィルタ
強化された 50Hz/60Hz 除去フィルタ
tSETTLE = 3/Output Data Rate
SINC3
図 59 に、Sinc3 フィルタの周波数領域における応答を示しま
す。Sinc3 フィルタは、広い周波数にわたって良好なロールオ
フ特性を持ち、ノッチ周波数帯域の除去に適した、広いノッ
チ幅を備えています。
0
図 57.デジタル・フィルタ・ブロック図
–10
Sinc5 + Sinc1 フィルタ
Sinc5 + Sinc1 フィルタは、入力マルチプレクサを使うアプリ
ケーションを対象とし、2.6 kSPS 以下の出力データ・レート
において、シングル・サイクル・セトリングを実現していま
す。Sinc5 ブロックの出力は、最高速の出力データ・レートで
ある 31.25 kSPS に固定されています。 Sinc1 ブロックの出力
データ・レートは、最終段の ADC 出力データ・レートを制御
することで変更することができます。図 58 は、50SPS 出力デ
ータ・レートでの Sinc5 + Sinc1 フィルタの周波数領域におけ
る応答です。Sinc5 + Sinc1 フィルタは、広い周波数にわたっ
て緩やかなロールオフを持ち、かつ狭いノッチを備えていま
す。
0
FILTER GAIN (dB)
–20
–40
–20
–30
FILTER GAIN (dB)
フィルタと出力データ・レートは、選択されたセットアップ
に対して、フィルタ設定レジスタのビットを適切に設定する
ことで構成できます。各チャンネルは、異なったセットアッ
プと使うことができます。従って異なったフィルタと出力デ
ータ・レートを使う事ができます。詳細については、「レジ
スタの詳細」のセクションを参照してください。
–40
–50
–60
–70
–80
–90
–100
–110
–120
0
50
100
FREQUENCY (Hz)
150
12672-060
SINC1
12672-058
SINC5
50Hz AND 60Hz
POSTFILTER
図 59.Sinc3 フィルタの応答
Sinc3 フィルタの出力データ・レートに対する、セトリング時
間と rms ノイズとを、 表 22 に 表 23 に示します。Sinc3 フィ
ルタの出力データ・レートの微調整は、 フィルタ設定レジス
タ x の SINC3_MAPx ビットを設定することで可能です。この
ビットを変更すると、このフィルタ設定レジスタから反映さ
れた値で、sinc3 フィルタのデシメーション・レートを直接変
更します。他のオプションは全て消去されます。シングル・
チャンネルの出力データ・レートは、下記の式で計算できま
す。
Output Data Rate =
–60
f MOD
32× FILTCONx[ 14:0]
ここで、
fMOD は変調器のレート（MCLK/2）で、その値は 1 MHz で
す。
FILTCONx[14:0] は、MSB を除いたフィルタ設定レジスタの
内容です。
–80
–120
0
50
100
FREQUENCY (Hz)
150
12672-059
–100
図 58.出力データ・レート 50SPS における
Sinc5 + Sinc1 フィルタの応答
例えば、FILTCONx[14:0] ビットの値を 625 に設定し、
SINC3_MAPx をイネーブルすれば、出力データ・レートとし
て 50 SPS が得られます。
Sinc5 + Sinc1 フィルタの出力データ・レートに対応する、セ
トリング時間と rms ノイズを、 表 20 と 表 21 に示します。
Rev.0
29 / 59
AD7172-2
データシート
AD7172-2 は、ADC モード・レジスタの「SING_CYC」ビット
を使って、セトリング・モードの設定ができます。シング
ル・サイクル・セトリングに設定された場合、完全にセトリ
ングしたデータのみを出力します。このモードは、選択され
た出力データ・レートにおける ADC のセトリング時間に等し
くなるように出力データ・レートを下げて、シングル・サイ
クルでのセトリングを実現しています。SING_CYC ビット
は、sinc5 + sinc1 フィルタを使用して出力データ・レートが
2.6 kSPS より低く設定されている場合には影響を与えること
はありません。
図 60 は、シングル・サイクル・セトリングをディスエーブル
にし、Sinc3 フィルタを選択した場合のステップ波形です。入
力のステップ波形が変わっても、出力が最終セトリング値に
到達するには最低限 3 サイクル必要です。
図 61 に、シングル・サイクル・セトリングがイネーブル時、
先ほどと同じステップ波形をアナログ入力に与えた時の波形
を示します。出力が完全にセトリングするには、最低限のシ
ングル・サイクルが必要です。RDY 信号によって示される出
力データ・レートは、設定された出力データ・レートのフィ
ルタにおけるセトリング時間と同じになります。
ANALOG
INPUT
FULLY
SETTLED
ADC
OUTPUT
tSETTLE
12672-062
シングル・サイクル・セトリング
図 61.シングル・サイクル・セトリングモードを使った時の
ステップ入力
ANALOG
INPUT
FULLY
SETTLED
1/ODR
12672-061
ADC
OUTPUT
図 60.シングル・サイクル・セトリングを使わない時の
ステップ入力
表 20.入力バッファをディスエーブル状態にして Sinc5 + Sinc1 フィルタを使った時の、出力データ・レート、セトリング時
間、及びノイズ
Default Output
Output Data Rate
Data Rate
(SPS/Channel);
(SPS);
Effective
Peak-to-Peak
SING_CYC = 0
SING_CYC = 1 or
Resolution
Resolution
and Single
with Multiple
with 5 V
with 5 V
Notch
Noise
Channel
Channels
Settling
Noise
Frequenc
(µV
Reference
Reference
Enabled 1
Enabled1
Time1
y (Hz)
rms)
(Bits)
(µV p-p) 2
(Bits)
31,250
6211
161 µs
31,250
8.2
20.2
66
17.2
15,625
5181
193 µs
15,625
7.0
20.4
52
17.5
10,417
4444
225 µs
10,417
6.0
20.7
45
17.8
5208
3115
321 µs
5208
4.5
21.1
33
18.2
2597
2597
385 µs
3906
3.9
21.3
29
18.4
1007
1007
993 µs
1157
2.2
22.2
15
19.3
503.8
503.8
1.99 ms
539
1.5
22.6
10
19.9
381
381
2.63 ms
401
1.3
22.9
9.1
20.1
200.3
200.3
4.99 ms
206
0.88
23.3
6.1
20.6
100.2
100.2
9.99 ms
102
0.64
23.8
4.2
21.2
59.52
59.52
16.8 ms
59.98
0.48
24
3.2
21.6
49.68
49.68
20.13 ms 50
0.47
24
3.1
21.6
20.01
20.01
49.98 ms 20
0.27
24
1.7
22.4
16.63
16.63
60.13 ms 16.67
0.25
24
1.6
22.6
10
10
100 ms
10
0.2
24
1.1
23.1
5
5
200 ms
5
0.14
24
0.75
24
2.5
2.5
400 ms
2.5
0.091
24
0.32
24
1.25
1.25
800 ms
1.25
0.088
24
0.32
24
セトリング時間 は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
Rev.0
30 / 59
AD7172-2
データシート
表 21.入力バッファをイネーブル状態にして Sinc5 + Sinc1 フィルタを使った時の、出力データ・レート、セトリング時間、及
びノイズ
Default Output
Output Data Rate
Data Rate (SPS);
(SPS/Channel);
Effective
Peak-to-Peak
SING_CYC = 0
SING_CYC = 1 or
Resolution
Resolution
and Single
with Multiple
with 5 V
with 5 V
Notch
Channel
Channels
Settling
Noise
Noise
Frequenc
Reference
Reference
Enabled 1
Enabled1
Time1
y (Hz)
(µV rms) (Bits)
(µV p-p) 2 (Bits)
31,250
6211
161 µs
31,250
9.5
20
74
17
15,625
5181
193 µs
15,625
8.2
20.2
63
17.3
10,417
4444
225 µs
10,417
7.1
20.4
53
17.5
5208
3115
321 µs
5208
5.3
20.9
39
18
2597
2597
385 µs
3906
4.7
21
29
18.4
1007
1007
993 µs
1157
2.6
21.9
16
19.3
503.8
503.8
1.99 ms
539
1.8
22.4
12
19.7
381
381
2.63 ms
401
1.6
22.6
11
19.8
200.3
200.3
4.99 ms
206
1.1
23.1
7.5
20.3
100.2
100.2
9.99 ms
102
0.75
23.6
5.1
21
59.52
59.52
16.8 ms
59.98
0.62
24
3.6
21.4
49.68
49.68
20.13 ms 50
0.53
24
3.3
21.5
20.01
20.01
49.98 ms 20
0.32
24
1.8
22.4
16.63
16.63
60.13 ms 16.67
0.32
24
1.7
22.5
10
10
100 ms
10
0.25
24
1.2
23
5
5
200 ms
5
0.18
24
0.83
23.5
2.5
2.5
400 ms
2.5
0.11
24
0.35
24
1.25
1.25
800 ms
1.25
0.089
24
0.35
24
セトリング時間 は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
Rev.0
31 / 59
AD7172-2
データシート
表 22.入力バッファをディスエーブル状態にして Sinc3 フィルタを使った時の、出力データ・レート、セトリング時間、及び
ノイズ
Default Output
Data Rate
Output Data Rate
(SPS);
Effective
Peak-to-Peak
(SPS/Channel);
SING_CYC = 0
SING_CYC = 1 or
Resolutio
Resolution
and Single
with Multiple
Notch
n with 5V
with 5V
Channel
Channels
Frequenc
Reference Noise
Reference
Settling
Noise
Enabled 1
Enabled1
Time1
y (Hz)
(µV rms) (Bits)
(µV p-p) 2 (Bits)
31,250
10,309
97 µs
31,250
211
15.5
1600
12.5
15,625
5,181
193 µs
15,625
27.2
18.5
205
15.6
10,417
3,460
289 µs
10,417
7.9
20.3
57
17.4
5,208
1,733
577 µs
5,208
3.7
21.4
27
18.5
2,604
867.3
1.15 ms
2,604
2.5
21.9
17
19.2
1,008
335.9
2.98 ms
1,008
1.6
22.6
11
19.8
504
167.98
5.95 ms
504
1.1
23.1
7.5
20.3
400.6
133.5
7.49 ms
400.6
0.99
23.3
6.7
20.5
21
200.3
66.67
14.98 ms
200.3
0.68
23.7
4.6
100.2
33.39
29.95 ms
100.2
0.47
24
3.1
21.6
59.98
19.99
50.02 ms
59.98
0.38
24
2.5
21.9
50
16.67
60 ms
50
0.35
24
2.3
22
20.01
6.67
149.95 ms
20.01
0.21
24
1.2
23
16.67
5.56
180 ms
16.67
0.21
24
1.1
23.1
10
3.33
300 ms
10
0.18
24
0.83
23.5
5
1.67
600 ms
5
0.18
24
0.56
24
2.5
0.83
1.2 sec
2.5
0.16
24
0.41
24
1.25
0.42
2.4 sec
1.25
0.054
24
0.27
24
セトリング時間 は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
表 23.入力バッファをイネーブル状態にして Sinc3 フィルタを使った時の、出力データ・レート、セトリング時間、及びノイ
ズ
Default Output
Data Rate (SPS);
SING_CYC = 0
and Single
Channel
Enabled 1
Output Data Rate
(SPS/Channel);
SING_CYC = 1 or
with Multiple
Channels
Enabled1
Settling
Time1
Notch
Frequency
(Hz)
31,250
15,625
10,417
5,208
2,604
1,008
504
400.6
200.3
100.2
59.98
50
20.01
16.67
10
5
2.5
1.25
10,309
5,181
3,460
1,733
867.3
335.9
167.98
133.5
66.67
33.39
19.99
16.67
6.67
5.56
3.33
1.67
0.83
0.42
97 µs
193 µs
289 µs
577 µs
1.15 ms
2.98 ms
5.95 ms
7.49 ms
14.98 ms
29.95 ms
50.02 ms
60 ms
149.95 ms
180 ms
300 ms
600 ms
1.2 sec
2.4 sec
31,250
15,625
10,417
5,208
2,604
1,008
504
400.6
200.3
100.2
59.98
50
20.01
16.67
10
5
2.5
1.25
Noise
(µV rms)
Effective
Resolution
with 5 V
Reference
(Bits)
Noise
(µV p-p) 2
Peak-to-Peak
Resolution
with 5 V
Reference
(Bits)
212
27.7
8.5
4.3
3.0
1.8
1.3
1.2
0.82
0.57
0.45
0.44
0.26
0.24
0.19
0.12
0.098
0.073
15.5
18.5
20.2
21.2
21.7
22.4
22.9
23
23.5
24
24
24
24
24
24
24
24
24
1600
210
63
28
20
13
8.9
8.2
5.6
3.8
2.8
2.5
1.3
1.2
0.91
0.62
0.45
0.29
12.5
15.5
17.3
18.4
19
19.6
20.1
20.2
20.8
21.3
21.8
22
22.9
23
23.4
24
24
24
セトリング時間 は、最寄りのマイクロ秒に丸められています。この値は、出力データ・レートとチャンネル・スイッチング・レートを反映していま
す。チャンネル・スイッチング・レート = 1÷セトリング時間
2
1000 サンプル
1
Rev.0
32 / 59
AD7172-2
データシート
強化された 50Hz/60Hz 除去フィルタ
この強化されたフィルタは、50Hz と 60Hz を同時に除去でき
るように設計され、セトリング時間と、50Hz と 60Hz の除去
性能とのトレードオフを行うことができます。これらのフィ
ルタは、 27.27 SPS まで動作可能で、50 Hz ± 1 Hz と 60 Hz ± 1
Hz における干渉信号を最大 90dB 除去できます。これらのフ
ィルタは、 sinc5 + sinc1 フィルタ出力に対してのポスト・フ
ィルタとして実装されています。このため、この強化された
フィルタの定格セトリング時間とノイズ性能を満足する為に
は、sinc5 + sinc1 フィルタを必ず選択してください。出力デー
タ・レートに対応する、セトリング時間、50Hz と 60Hｚの除
去特性及び rms ノイズを、 表 24 に示します。図 62 から図
69 には、周波数領域における、強化されたフィルタの周波数
領域における応答を示してあります。
表 24 強化されたフィルタを使った時の、出力データ・レートと、ノイズ、セトリング時間及び除去特性
Simultaneous Rejection of
50 Hz ± 1 Hz and 60 Hz ± 1 Hz
Output Data
Settling
Noise
Peak-to-Peak
Rate (SPS)
Time (ms) (dB) 1
(µV rms)
Resolution (Bits) Comments
27.27
36.67
47
図 62 と 図 65 参照
0.45
21.4
25
40.0
62
図 63 と 図 66 参照
0.44
21.4
1
20
50.0
85
0.41
21.7
図 64 と 図 67 参照
16.667
60.0
90
0.417
21.7
図 68 と 図 69 参照
マスター・クロック = 2.00 MHz
Rev.0
33 / 59
データシート
0
–10
–20
–20
–30
–30
–40
–50
–60
–50
–60
–70
–70
–80
–80
–90
–90
–100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
–10
–10
–20
–20
–30
–30
FILTER GAIN (dB)
0
–40
–50
–60
–80
–90
–90
600
FREQUENCY (Hz)
–100
40
12672-065
–100
500
–10
–20
–20
–30
–30
FILTER GAIN (dB)
–10
–40
–50
–60
–80
–90
–90
–100
500
FREQUENCY (Hz)
65
70
–60
–80
400
60
–50
–70
300
55
–40
–70
600
–100
40
12672-067
FILTER GAIN (dB)
0
200
50
図 66. 25 SPS ODR, 40 ms セトリング時間
図 63. 25 SPS ODR, 40 ms セトリング時間
100
45
FREQUENCY (Hz)
0
0
70
–60
–80
400
65
–50
–70
300
60
–40
–70
200
55
図 65. 27.27 SPS ODR, 36.67 ms セトリング時間
図 62. 27.27 SPS ODR, 36.67 ms セトリング時間
100
50
FREQUENCY (Hz)
0
0
45
12672-066
100
45
50
55
60
65
FREQUENCY (Hz)
図 67. 20 SPS ODR, 50 ms セトリング時間
図 64. 20 SPS ODR, 50 ms セトリング時間
Rev.0
34 / 59
70
12672-068
0
FILTER GAIN (dB)
–40
12672-064
FILTER GAIN (dB)
0
–10
12672-063
FILTER GAIN (dB)
AD7172-2
AD7172-2
データシート
0
–10
–20
FILTER GAIN (dB)
–30
–40
–50
–60
–70
–80
–100
0
100
200
300
400
500
600
FREQUENCY (Hz)
12672-069
–90
図 68. 16.667 SPS ODR, 60 ms セトリング時間
0
–10
–20
–40
–50
–60
–70
–80
–90
–100
40
45
50
55
60
65
FREQUENCY (Hz)
70
12672-070
FILTER GAIN (dB)
–30
図 69. 16.667 SPS ODR, 60 ms セトリング時間
Rev.0
35 / 59
AD7172-2
データシート
動作モード
AD7172-2 は、ADC モード・レジスタとインターフェース・
モード・レジスタで設定可能な、数種類の動作モードを備え
ています (詳細は、 表 28 と表 29 を参照）。以下にそれらの
モードを列挙し、それに続く段落で詳細を説明します。
•
•
•
•
•
•
連続変換モード
連続読み出しモード
シングル変換モード
スタンバイ・モード
パワーダウン・モード
3 種類のキャリブレーション・モード
連続変換モード
連続変換モードは、パワーアップ時のデフォルト・モードで
す AD7172-2 連続で変換を行い、ステータス・レジスタ内の
RDY ビットは変換が完了する毎にロー・レベルになりま
す。CS がロー・レベルであれば、 変換が完了したときに
DOUT/RDY 出力もロー・レベルになります。変換結果を読み
出すときは、コミュニケーション・レジスタに書き込みを行
って、次の動作がデータ・レジスタからの読み出しであるこ
とを指定します。データ・レジスタからデータ・ワードを読
み出すと、 DOUT/RDY ピンがハイ・レベルになります。この
A
A
レジスタの内容は、必要に応じて何回も読み出すことが可能
ですが、次の変換の完了時にデータ・レジスタにアクセスし
てしまうことがないように注意する必要があります。もしこ
の時点でアクセスすると、新しい変換ワードが失われてしま
います。
いくつかのチャンネルがイネーブルになると、ADC はイネー
ブル状態にあるチャンネルを自動的に巡回し、各チャンネル
のデータ変換を行います。全チャンネルの変換が終了する
と、最初のチャンネルに戻って、再度巡回して変換を行いま
す。チャンネルのデータ変換は、最も番号の小さいチャンネ
ルから、最も番号の大きいチャンネルへ、順番に行われま
す。データ・レジスタは、変換が可能な状態になるたび、す
ぐさまアップデートされます。DOUT/RDY 出力は、新しい変
換結果がそろうたびに、ロー・レベルになります。ADC がイ
ネーブル状態にある次のチャンネルの変換を行っている間
に、変換結果を読み取ってください。
インターフェース・モード・レジスタの DATA_STAT ビット
が 1 に設定されている場合、 データ・レジスタが読まれる度
に、ステータス・レジスタの内容に変換されたデータが付加
されて一緒に出力されます。ステータス・レジスタは、変換
を行ったチャンネルの情報を表示します。
CS
0x44
0x44
DIN
DATA
DATA
12672-071
DOUT/RDY
SCLK
図 70. 連続変換モード
Rev.0
36 / 59
AD7172-2
データシート
連続読み出しモード
連続読み出しモードでは、ADC データを読みだす際に、毎回
コミュニケーション・レジスタへの書き込みを行う必要が無
くなります。RDY が変換終了を示すためにロー・レベルにな
った後に、読み出しに必要とされる数の SCLK を ADC に与え
るだけです。変換結果を読み出すと、RDY はハイ・レベルに
戻り、次の変換結果が得られるまでこのハイ・レベルを維持
します。このモードでは、データは一度の変換で 1 回しか読
み出すことができません。また、 次の変換が完了する前に、
データ・ワードを全て読み出すように注意する必要がありま
す。もし変換データを、次回の変換が完了する前に読み出さ
なかった場合、 もしくは、AD7172-2 に与えるシリアル・クロ
ック数が、データを読み出すには足りなかった場合は 、シリ
アル出力レジスタは、次の変換が完了する前にすぐリセット
され、新たな変換データがシリアル出力レジスタに格納され
ます。連続読み出しモードを使うためには、ADC は連続変換
モードとして設定しなければなりません。
す。このビットが設定されると、シリアル・インターフェー
スができるのは、データ・レジスタからのデータを読み出し
することのみになります。連続読み出しモードから抜け出す
には、 RDY がロー・レベルのとき、ダミーの ADC データ・
レジスタ・コマンド（0x44）を送信してください。もしく
は、 CS = 0 かつ DIN = 1 のとき、64 個の SCLK を送って、ソ
フトウエア・リセットを行ってください。この動作で、ADC
と全てのレジスタの内容がリセットされます。これらは、イ
ンターフェースが連続読み出しモードになった後、このイン
ターフェースが認識する唯一のコマンドです。したがって、
命令がデバイスに書き込まれるまで、連続読み出しモードで
は DIN をロー・レベルに維持しておく必要があります。
もし、複数の ADC チャンネルがイネーブルで、DATA_STAT
ビットがインターフェース・モード・レジスタ内で設定され
ていれば、データにステータス・ビットが付加された状態で
各チャンネルのデータが順番に出力されます。ステータス・
レジスタは、変換を行ったチャンネルの情報を表示します。
連続読み出しモードをイネーブルにするには、インターフェ
ース・モード・レジスタの CONTREAD ビットを設定しま
CS
0x02
0x0080
DIN
DATA
DATA
DATA
12672-072
DOUT/RDY
SCLK
図 71. 連続読み出しモード
Rev.0
37 / 59
シングル変換モード
シングル変換モードでは、AD7172-2 は、一度だけ変換を行
い、変換が終了するとスタンバイ・モードに移行します。変
換が完了すると、 RDY 出力はロー・レベルになります。デー
タ・レジスタからデータ・ワードを読み出すと、 RDY 出力が
ハイ・レベルになります。 RDY がハイ・レベルになっていて
も、データ・レジスタの内容は、必要に応じて複数回読み出
すことができます。
出力はロー・レベルになります。続いて ADC は、次のチャン
ネルを選択し、変換を開始します。この変換データは、次の
変換が行われている間に、必ず読み出してください。次の変
換が終了すると、データ・レジスタが更新されます。それゆ
え、変換データを読むための期間は限られています。ADC
は、選択されたチャンネルのシングル変換を行った後、スタ
ンバイ・モードに戻ります。
もし、いくつかのチャンネルがイネーブルになっていれば、
ADC はイネーブル状態にあるチャンネルを自動的に巡回し、
各チャンネルもデータ変換動作を行います。変換が開始され
ると、 RDY 出力がハイ・レベルになり、 CS がロー・レベル
のままであれば、有効な変換が完了するまでハイ・レベルを
維持します。有効な変換データが得られたら、ただちに RDY
もし、インターフェース・モード・レジスタの DATA_STAT
ビットが 1 にセットされた場合、データ・レジスタが読みだ
されるたびに、ステータス・レジスタの内容が変換結果と一
緒に出力されます。ステータス・レジスタの下位 LSB4 ビッ
トは、変換を行ったチャンネルを表示します。
A
A
A
A
A
A
A
A
A
A
CS
0x01
0x8010
0x44
DIN
DATA
12672-073
DOUT/RDY
SCLK
図 72. シングル変換モード
Rev.0
38 / 59
AD7172-2
データシート
スタンバイ およびパワーダウン・モード
スタンバイ・モードでは、ほとんどの回路ブロックがパワー
ダウンします。しかし、LDO はレジスタの内容を保持するた
め、動作状態を維持します。もし内部リファレンス電圧がイ
ネーブルであれば、こちらも動作状態を維持します。また外
部水晶発振子が選択されている場合も、動作状態を維持しま
す。スタンバイ・モードでレファレンス電圧を落とすために
は、ADC モード・レジスタの REF_EN ビットを設定してくだ
さい。クロックをスタンバイ・モードでパワーダウンさせる
には、ADC モード・レジスタの CLOCKSEL ビットを 00（内
蔵発振器を使う）に設定してください。
パワーダウン・モードでは、LDO を含むすべての回路ブロッ
クへの電源供給が止まります。この時、全てのレジスタの内
容は失われ、GPIO 出力は、スリーステートになります。偶発
的にパワーダウン・モードに入らないようにするため、最初
に ADC がスタンバイ・モードになるようにしてください。パ
ワーダウン・モードから抜け出すには、 CS = 0、DIN = 1 の状
態で、64 個の SCLK が必要です。これはシリアル・インター
フェースによるリセットを意味します。LDO がパワーアップ
するまでの猶予を与えるため、次の連続したシリアル・イン
ターフェース・コマンドの発行まで、500μs の遅延時間を与
える事を推奨します。
キャリブレーション
AD7172-2 は、オフセットとゲイン誤差を排除するために、2
ポイント・キャリブレーションを実施します。セットアップ
毎のオフセットとゲイン誤差を除去するため、以下の 3 つの
キャリブレーション・モードを提供しています。
•
•
•
内部ゼロスケール・キャリブレーション
システム・ゼロスケール・キャリブレーション
システム・フルスケール・キャリブレーション
内部のフルスケール・キャリブレーションは備えていませ
ん。何故なら、工場出荷時にキャリブレーションされている
からです。
キャリブレーション中は、1 チャンネルのみアクティブにな
ります。各変換後、ADC の変換結果は、データ・レジスタ書
き込む前に ADC キャリブレーション・レジスタのデータを使
って補正されます。
オフセット・レジスタのデフォルト値は、0x800000、ゲイ
ン・レジスタの公称値は 0x555555 です。ADC ゲインのキャ
リブレーション範囲は、0.4 × VREF から 1.05 × VREF です。以下
の式が、その計算に使われます。ユニポーラ・モードの場
合、ADC ゲイン誤差とオフセット誤差を含めないとすると、
データとゲイン・オフセットとの理想的な関係式は以下のよ
うになります。
 0.75 × V IN

Gain
Data = 
× 2 23 − (Offset − 0 x 800000) ×
×2
 V REF
 0 x 400000
バイポーラ・モードの場合、ADC ゲイン誤差とオフセット誤
差を含めないとすると、データとゲイン・オフセットとの理
想的な関係式は以下のようになります。
 0.75 × VIN

Gain
Data = 
× 2 23 – (Offset – 0 x 800000 ) ×
+ 0 x 800000
 VREF
 0 x 400000
キャリブレーションを開始するには、 ADC モード・レジスタ
にある、MODE ビット(Bits[6:4]) にそれぞれのキャリブレー
Rev.0
ション・モード対応する値を書き込みます。キャリブレーシ
ョを起動すると、DOUT/RDY ピンと 、 ステータス・レジス
タの RDY ビット（ビット 7）がハイ・レベルになります。キ
ャリブレーションが完了すると、対応するオフセット及びゲ
イン・レジスタの内容が更新され、 ステータス・レジスタの
RDY ビットがリセットされます。また、 RDY 出力がロー・
レベルに戻ります。但し CS がロー・レベルでなければなり
ません。その後 AD7172-2 はスタンバイ・モードに復帰しま
す。
A
A
A
A
A
A
内部オフセット・キャリブレーション中、選択された正側ア
ナログ入力ピンは切り離され、両方の AD 変調器入力と選択
された負側アナログ入力ピンとが内部で短絡されます。従っ
て、選択された負アナログ入力ピンに与えられている電圧
は、許される上限を超えていないことと、そのピン周辺に過
剰なノイズや干渉がないことを確認してください。
しかしながら、システム・キャリブレーションでは、キャリ
ブレーション・モードを起動する前に、システム・ゼロスケ
ール（オフセット）用の電圧、およびシステム・フルスケー
ル（ゲイン）用の電圧が、ADC のピンに与えられていなけれ
ばなりません。この結果により、ADC に対する外部誤差要因
を排除できます。
動作ポイントの観点からは、キャリブレーションはもう 1 つ
の ADC 変換のように扱う必要があります。必要に応じて、
オフセット・キャリブレーションは、常にフルスケール・キ
ャリブレーションの前に行うようにして下さい。ステータ
ス・レジスタの RDY ビットをモニタするようにシステム・
ソフトウエアを設定するか、もしくは DOUT/RDY ピンをモ
ニタし、ポーリング・シーケンスまたは割り込み駆動ルーチ
ンによってキャリブレーションの完了を調べます。全てのキ
ャリブレーションは、ある程度の時間がかかります。その時
間は、選択されたフィルタのセトリング時間と、出力デー
タ・レートと等しくなります。
内部オフセット・キャリブレーション、システム・ゼロ・キ
ャリブレーションそして、システム・フルスケール・キャリ
ブレーションは、どの出力データ・レートでも実行できま
す。最も低い出力データ・レートを使ってキャリブレーショ
ンを行うと、精度の高いキャリブレーション結果を得ること
ができ、かつ全ての出力データ・レートに対しても、高精度
のキャリブレーションデータが得られます。あるチャンネル
のリファレンス電圧が変更された場合、新たなオフセット・
キャリブレーションが必要です。
オフセット誤差は、公称±40 µV であり、オフセット・キャリ
ブレーションを行うと、ノイズと同等レベルにまで減少させ
ることができます。ゲイン誤差は、工場出荷時に周囲温度で
キャリブレーションされています。工場出荷時のキャリブレ
ーションによるゲイン誤差は、公称、FSR の±35ppm です。
AD7172-2 は、内蔵キャリブレーション・レジスタへのアクセ
スを許可しており、マイクロプロセッサがデバイスのキャリ
ブレーション係数を読み出し、そのキャリブレーション係数
を書き込むこともできます。内部もしくは自己キャリブレー
ション時以外は、オフセット・レジスタとゲイン・レジスタ
の読み書きはいつでも行えます。
39 / 59
AD7172-2
データシート
デジタル・インターフェース
AD7172-2 のプログラムできる機能は、SPI 経由で設定しま
す。AD7172-2 のシリアル・インターフェースは、以下の 4 つ
の信号線で構成されています。それらは、 CS 、DIN、
SCLK、そし DOUT/ RDYです。DIN 入力は、データを内蔵レ
ジスタに転送し、DOUT 出力は、内蔵レジスタから のデータ
を読み出します。SCLK はデバイスへのシリアル・クロック
入力で、すべてのデータ転送は、DIN 入力であっても DOUT
出力であっても、SCLK 信号を基準として実行されます。
A
データ書き込み時の CRC チェックサムの計算は、以下の多項
式を必ず用います。
x8 + x2 + x + 1
A
A
DOUT/RDY ピンは、出力がロー・レベルになることで、デー
タ・レディ信号としても機能します。その条件は、データ・
レジスタ内へ新しいデータ・ワードが格納され、CS がロー・
レベルが入力された時です。データ・レジスタからのデータ
読み出しが完了すると、 RDY 出力はハイ・レベルになって
リセットされます。RDY 出力は、データ・レジスタの更新前
にもハイ・レベルになり、デバイスからの読み出しができな
いことを表示して、レジスタの更新中にデータが読み出され
ることを防止します。RDY 出力がロー・レベルになる直前に
は、データ・レジスタからの読み出しは避けるようにして下
さい。データの読み出しが出来ない事を確認する最良の方法
は、 RDY 出力をモニタすることです。 RDY 出力がロー・レ
ベルになれば、ただちにデータ・レジスタの読み取りを開始
し、十分な SCLK のクロック数が存在していることが確認で
きれば、次回の変換結果が得られる前に、読み出しが完了し
ていることを意味します。CS はデバイスを選択するときに使
いますが、シリアル・バスに、複数個の異なる部品が接続さ
れているシステムでは、 CS を使って、AD7172-2 をデコード
することができます。
A
DIN
UP TO 24-BIT INPUT
8-BIT CRC
CS
DATA
CRC
12672-074
SCLK
図 73. CRC 付き SPI 書き込みトランアクション
A
CS をロー・レベルに固定すれば、シリアル・インターフェー
スは、3 線インターフェースで動作可能です。この場合、
SCLK、DIN、 DOUT/ RDY の各ピンを使って、AD7172-2 との
通信を行います。通信の終了は、ステータス・レジスタ
の RDY ビットをモニタすることでも可能です。
8-BIT COMMAND
UP TO 32-BIT
OUTPUT
8-BIT CRC
CS
DIN
DOUT/
RDY
CMD
DATA
CRC
SCLK
A
CS = 0 かつ DIN = 1 の状態で、64 個の SCLK 信号を書き込む
と、AD7172-2 をリセットできます。リセットにより、インタ
ーフェースをコミュニケーション・レジスタに対する書き込
み動作待ちの状態に戻します。この動作により、すべてのレ
ジスタ値がそれぞれのパワーオン時の値にリセットされま
す。リセット後、シリアル・インターフェースの書き込みを
する前に、500 µs の待ち時間が必要です。
A
8-BIT COMMAND
CS
A
図 2 と図 3 に、AD7172-2 の CS が接続されている場合のイン
ターフェースで、このデバイスをデコードするためのタイミ
ング図を示します。図 2 は、AD7172-2 からのデータ読み出し
動作のタイミング図で、図 3 は、AD7172-2 へのデータ書き込
み動作のタイミング図です。最初の読み出し動作を行ったあ
と、RDY 出力がハイ・レベルに戻った後でも、データ・レジ
スタからの読み出し操作を複数回行うことができます。しか
しながら、次回の出力データの更新が発生する前に、読み出
し動作が完全に終了していることを確認して下さい。ただし
連続読み出しモードでは、データ・レジスタは 1 変換につき
1 回しか読み出すことができません。
A
チェックサムは、読み出しと書き込みの各々のデータ交換ト
ランザクションの最後に付加されます。読み込みトランザク
ションは、8 ビットのコマンド・ワードと 8 から 24 ビットの
データを使って計算されます。書き込みトランザクション
は、8 ビットのコマンド・ワードと 8 から 32 ビットのデータ
を使って計算されます。図 73 と 図 74 に、SPI での読み出し
および書き込みトランザクションを、それぞれ示します。
12672-075
A
データ読み出し時は、この多項式か、より簡単な排他的論理
和（XOR）関数を選択することができます。XOR 関数を使っ
たチェックサムは、多項式ベースのチェックサムに比べる
と、ホスト・マイクロコントローラ上で、より短い時間で処
理できます。インターフェース・モード・レジスタ内の
CRC_EN ビットで、チェックサムを有効、もしくは無効に
し、有効の場合は多項式によるエラー・チェックを使うか、
XOR を使ったシンプルなエラー・チェックを使うかの選択で
きます。
A
図 74. CRC 付き SPI 読み出しトランアクション
連続読み出しモードがアクティブで、もしチェックサム保護
がイネーブルであれば、データ・トランザクションごとに、
暗黙のデータ読み込みコマンド、0x44 が存在します。従っ
て、チェックサムの計算時、このコマンドを必ず考慮しなけ
ればなりません。これにより、ADC のデータが 0x000000 で
あったとしても、非ゼロのチェックサム値にならないことを
保証しています。
チェックサム保護
AD7172-2 は、インターフェースの信頼性を向上させるため
に、チェックサム・モードを使うことができます。チェック
サムを使うと、レジスタには有効なデータのみが書き込ま
れ、検証済みのレジスタからのデータ読み出しが可能になり
ます。もし、レジスタへの書き込み時にエラーが起こったな
ら、ステータス・レジスタ内の CRC_ERROR ビットが設定さ
れます。しかしながら、レジスタへの書き込みが正常に行わ
れたかどうかを確認するため、レジスタ・データのリードバ
ックを行い、チェックサムの確認を行って下さい。
Rev.0
40 / 59
AD7172-2
データシート
CRC の計算
多項式
項式の MSB が、データの最も左にあるロジック 1 と合うよう
に、多項式値の位置決めします。新規かつ短い数値を作るた
め、排他的論理和 (XOR)関数をデータに適応します。再度、
多項式の MSB が、得られたデータの最も左にあるロジック 1
と合うように、多項式の値の位置決めします。このプロセス
は、元データが多項式の値よりも小さくなるまで繰り返され
ます。これは 8 ビットのチェックサムです。
8 ビット幅のチェックサムは、以下の多項式で生成します。
x8 + x2 + x + 1
チェックサム生成時、データは 8 ビットごとに左側にシフト
され、8 ビットのロジック 0 で終わる数値を生成します。多
24 ビット・ワードに対する多項式による CRC 計算例 0x654321 (8-Bit Command and 16-Bit Data)
この例では、多項式ベースのチェックサムを使い、8 ビットのチェックサムを計算します。詳細は以下。
I 初期値 011001010100001100100001
8 ビット左にシフト
01100101010000110010000100000000
8
2
x +x +x+1
=
多項式
100000111
100100100000110010000100000000
XOR 結果
多項式
100000111
100011000110010000100000000
XOR 結果
100000111
多項式
11111110010000100000000
XOR 結果
多項式 の値
100000111
1111101110000100000000
XOR 結果
100000111
多項式 の値
111100000000100000000
XOR 結果
多項式 の値
100000111
11100111000100000000
XOR 結果
100000111
多項式 の値
1100100100100000000
XOR 結果
多項式 の値
100000111
100101010100000000
XOR 結果
100000111
多項式 の値
101101100000000
100000111
1101011000000
100000111
101010110000
100000111
1010001000
100000111
10000110
XOR 結果
多項式 の値
XOR 結果
多項式 の値
XOR 結果
多項式 の値
XOR 結果
多項式 の値
チェックサム = 0x86.
Rev.0
41 / 59
排他的論理和の計算
元データをバイトごとに分離して、それぞれのバイトに XOR 演算を行って、8 ビット幅のチェックサムを生成します。
24 ビット・ワードに対する XOR を使った CRC 計算例 0x654321 (8-Bit Command and 16-Bit Data)
前の例と同じ例を使うとして、以下の 3 バイトに分割できます：0x65、0x43、0x21
01100101
0x65
01000011
0x43
00100110
XOR 結果
00100001
0x21
00000111
CRC
Rev.0
42 / 59
AD7172-2
データシート
内蔵機能
AD7172-2 は、多くのアプリケーションにおける有用性を向上
させることができる、いくつかの内蔵機能を備えています。
汎用入出力
AD7172-2 は 2 つの汎用デジタル入出力ピンを備えています。
GPIO0 と GPIO1 です。これらは、GPIOCON レジスタ内の
IP_EN0/IP_EN1 ビットまたは OP_EN0/OP_EN1 ビットを使っ
てイネーブルします。GPIO0 もしくは GPIO1 ピンが入力とし
て有効であるとき、GP_DATA0 もしくは GP_DATA1 ビット
に それぞれ格納されます。GPIO0 もしくは GPIO1 ピンが、出
力としてイネーブルであるとき、GP_DATA0 もしくは
GP_DATA1 のビット値は、対応する各ピンの出力ロジック・
レベルになります。これらのロジック・レベルは、AVDD1 と
AVSS とを基準にしています。 従って、出力電圧振幅は、5V
または、3.3V です。
SYNC/ERROR ピンは、汎用出力としても使うことができま
す。GPIOCON レジスタ内の、ERR_EN ビットが 11 に設定さ
れると、SYNC/ERROR ピンが汎用出力として動作します。こ
の構成では、GPIOCON レジスタの ERR_DAT ビットが、 ピ
ンの出力ロジック・レベルを決めます。このロジック・レベ
ルは、IOVDD と DGND を基準としています。
GPIO0 ピン、GPIO1 ピン、そして SYNC / ERROR ピンが、汎
用出力に設定されると、その出力はアクティブ・プルアップ
になります。
A
A
A
A
外部マルチプレクサの制御
チャンネル数を増やすために外部マルチプレクサを使う場合
は、外部マルチプレクサのロジック・ピンを、AD7172-2 の
GPIOx ピンを使って制御できます。MUX_IO ビット
（GPIOCON レジスタ内のビット 12)をセットすると、GPIOｘ
が ADC によって制御されます。従って、ADC に同期してチ
ャンネル変更が可能となり、同期を行うために別の回路を用
意する必要はありません。
遅延
AD7172-2 がサンプリングを行う前に、プログラマブルな遅延
を挿入することが可能です。これにより、外部アンプやマル
チプレクサの出力がセトリングするまで待つことができ、こ
れらの素子に対する要求特性を緩和することが可能です。8
つのプログラマブルな遅延設定ができ、その範囲は 0 µs から
8 ms です。この設定は、 ADC モード・レジスタ(アドレス
0x01、ビット[10:8]）を使います。
もし、ディレイが 0μs より大きな値が選択され、ADC モー
ド・レジスタの HIDE_DELAY ビットが 0 に設定されると、
選択された出力データ・レートに関わらず、このディレイ値
がそのまま変換時間に加えられます。
Sinc5 + Sinc1 フィルタを使う場合は、このディレイを見えな
くする（内包させる）ことも可能です。つまりディレイを有
効にしない場合の出力データ・レートと同じ出力データ・レ
ートにすることができます。IHIDE_DELAY ビットが 1 に設
定され、選択された遅延時間が、変換時間の半分より短い場
合、デジタル・フィルタが行うアベレージの回数を減らすこ
とによって、この遅延時間は、変換時間の中に内包されてし
まいます。これにより変換時間は変わりませんが、ノイズ特
性に影響を与える恐れがあります。
このノイズ特性への影響は、変換時間と比較した遅延時間の
長さに依存します。遅延時間を吸収できるのは、出力デー
Rev.0
タ・レートが 、2.6 kSPS 以下の時です。ただし例外があっ
て、以下の 4 つのレートでは、遅延時間を全く吸収できませ
ん。それらは、381 SPS、59.92 SPS、49.96 SPS、16.66 SPS で
す。
16 ビット/24 ビット変換
デフォルトで、AD7172-2 は、24 ビットでデータ変換を行いま
す。しかしながら 、データ幅を 16 ビットに減らして出力さ
せることもできます。インターフェース・モード・レジスタ
の WL16 ビットを 1 に設定すると、すべての変換データは、
16 ビットに収められます。24 ビット幅でデータを出力させる
には、このビットをクリアしてください。
DOUT_RESET
シリアル・インターフェースは、共有の DOUT/RDY ピンを
使います。デフォルトでこのピンは、 RDY 信号の出力ピン
です。データ読み出しの期間中、このピンは指定されたレジ
スタを出力します。読み出し終了後、ある短い時間 (t7)経過し
たら、 このピンは、 RDY 信号の出力ピンに復帰します。し
かしながら、この時間は、幾つかのマイクロコントローラに
とっては、短すぎるかもしれません。インターフェース・モ
ード・レジスタの DOUT_RESET ビットを 1 に設定して、 CS
ピンがハイ・レベルになるまで、この時間を引き延ばすこと
が出来ます。これは、CS を、各読み出し動作を考慮し、シリ
アル・インターフェースのトランザクションを完了するよう
に使用しなければならないことを意味します。
同期
ノーマル同期
GPIOCON レジスタ内の SYNC_EN ビットを 1 に設定する
と、 SYNC/ERROR ピンは、同期用ピンとして機能しま
す。SYNC入力を使うと、同じデバイスにおける他の設定に
対して影響を与えることなく、変調器とデジタル・フィルタ
とをリセットできます。この機能は、外部から指定できる既
知のタイミング、すなわち SYNC 入力の立ち上がりエッジか
ら、アナログ入力のサンプル・データ取得を開始できま
す。SYNC 入力は、同期が確実に行われることを担保するた
め、最低でもマスター・クロック 1 周期以上はロー・レベル
にしてください。
複数の AD7172-2 を、共通のマスター・クロックで動作させて
同期動作を実現し、それらデバイスのデータ・レジスタを同
時に更新することが可能です。この動作は通常、各 AD7172-2
がキャリブレーションを実行するか、キャリブレーション・
レジスタにキャリブレーション係数をロードした後に完了し
ます。 SYNC 入力の立ち下がりエッジで、デジタル・フィル
タとアナログ変調器がリセットされて、AD7172-2 は、あらか
じめ決められた状態に置かれて変換はスタートしません。
SYNC 入力がロー・レベルである限り、AD7172-2 は、この状
態を維持します。SYNC の立ち上がりエッジで、変調器とフ
ィルタはリセット状態を抜け出し、次のマスター・クロック
のエッジで、デバイスは再び入力サンプルの取得を開始しま
す。
A
A
A
A
このデバイスは、SYNC のロー・レベルからハイ・レベルへ
の遷移に続くマスター・クロックの立ち下がりエッジで、リ
セット状態から抜け出します。従って、複数のデバイスを同
期動作させる時は、すべてのデバイスがマスター・クロック
の立ち下がりエッジで確実にサンプリングすることを担保す
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AD7172-2
データシート
るため、マスター・クロックの立ち上がりエッジで SYNC ピ
ンをハイ・レベルにします。SYNCピンが、十分な時間が取
れずにハイ・レベルになった場合、デバイス間でマスター・
クロック 1 周期分の時間差を持つ可能性があります。すなわ
ち、デバイスごとの変換の瞬間が、最大マスター・クロック
1 周期分の差が生じることがあります。
SYNC 入力は、ノーマル同期モードの時、1 チャンネルの対
しての変換開始コマンドとしても使うことができます。この
モードでは、 SYNC の立ち上がりエッジで変換が開始され、
変換完了時、RDY の立ち下がりエッジが出現して変換完了を
知らせます。フィルタのセトリング時間は、各データ・レジ
スタの更新ごとに必要です。変換完了後、次変換を開始する
信号を待ち受けるため、 SYNC をロー・レベルにしていま
す。
オルタネート同期
このモードでは、AD7172-2 の複数チャンネルがイネーブルに
なっている時、SYNC ピンへの入力が変換開始コマンドとし
て機能します。インターフェース・モード・レジスタの
ALT_SYNC ビットを 1 に設定すると、オルタネート同期が起
動します。SYNC がロー・レベルになると、ADC は現状のチ
ャンネルの変換を完了し、順番で決められた次のチャンネル
を選択します。続いて ADC は、この次のチャンネルの変換が
開始できることを許可する SYNCがハイ・レベルになるまで
待機します。RDY ピンは、現状のチャンネルの変換が完了す
るとロー・レベルになります。
そして、その変換に対応するデータ・レジスタが更新されま
す。すなわち、SYNC コマンドを使うと、現状選択されてい
るチャンネルのサンプリングに影響を与えませんが、順番で
決められた次のチャンネルの変換が行われる瞬間を制御する
ことができます。
A
オルタネート同期は、いくつかのチャンネルがイネーブルに
なっている時のみ、使用することができます。1 つのチャン
ネルのみイネーブルになっている場合は、このモードの使用
は推奨されません。
エラー・フラグ
ステータス・レジスタは、ADC_ERROR、CRC_ERROR、
REG_ERROR の 3 つのエラー・ビットを保持しています。そ
れぞれのビットは、ADC の変換エラー、CRC チェック時のエ
ラー、レジスタ変更に伴って発生したエラーを格納していま
す。さらに、ERRORピンは、いずれかのエラーが起きたこと
を外部に知らせます。
ADC_ERROR
ます。このフラグは、ステータス・レジスタが読まれたこと
が分かると、リセットされます。
REG_ERROR
REG_ERROR フラグは、インターフェース・モード・レジス
タの REG_CHECK ビットと組み合わせて使用します。
REG_CHECK ビットが設定されると、AD7172-2 は、内部レジ
スタの値をモニタします。もしあるビットが変化すると、
REG_ERROR ビットが、「1」に設定されます。従って、内部
レジスタへの書き込みを行う際には、インターフェース・モ
ード・レジスタの REG_CHECK ビットが「0」に設定されて
いることを確認してください。レジスタ書き込みで更新され
ると、REG_CHECK ビットを「1」にセットできます。
AD7172-2 は、内部レジスタのチェックサムを計算します。も
し、1 つでもレジスタの値が変化していたなら、REG_ERROR
ビットが「1」に設定されます。エラーが検出されたら、ステ
ータス・レジスタの REG_ERROR ビットをクリアするため、
REG_CHECK ビットを必ず「0」に設定してください。なお、
このレジスタ・チェック機能はデータ・レジスタ、ステータ
ス・レジスタ、インターフェース・モード・レジスタをモニ
タしていません。
ERROR 入力/出力
GPIOCON レジスタ内の SYNC_EN ビットを 1 に設定する
と、SYNC/ERROR ピンは、エラーの入力/出力ピン、もしく
は汎用出力ピンとして機能します。GPIOCON レジスタの
ERR_EN ビットが、このピンの機能を決めます。
ERR_EN を 10 に設定した場合、 SYNC/ERROR このピンは、
オープンドレインのエラー出力ピン（ERROR）となります。
ステータス・レジスタ内の 3 つのエラー・ビット
（ADC_ERROR、CRC_ERROR、REG_ERROR) は、論理和
（OR）をとられ、反転された上で、ERROR 出力に反映され
ます。それゆえ、ERROR出力に、エラーの発生が表示されま
す。エラーの原因を特定するには、ステータス・レジスタを
読んで下さい。
ERR_EN を 01 に設定すると、SYNC/ERROR ピンは、エラー
入力ピン（ERROR）となります。他の部品のエラー・ピン
を、AD7172-2 の ERROR 入力に接続すると、AD7172-2 は、
デバイス自身もしくは、接続されている外部部品でエラーが
起きたことを検知して表示します。ERRORピンの値は反転さ
れ、ADC からの変換エラーとの OR をとります。その結果は
ステータス・レジスタの、 ADC_ERROR ビットに表示されま
す。ERROR入力の値は、GPIOCON 設定レジスタの
ERR_DAT ビットへ反映されます。
A
A
ERROR 入出力は、ERR_EN ビットを 00 に設定すると、ディ
スエーブルになります。ERR_EN ビットが 11 に設定される
と、 SYNC/ERROR ピンは、汎用出力として機能します。
A
変換プロセス中にエラーが発生した場合、ステータス・レジ
スタの ADC_ERROR ビットにフラグがたちます。このフラグ
は、ADC の出力で、オーバーレンジもしくはアンダーレンジ
を検知したときセットされます。アンダーレンジやオーバー
レンジが発生すると、ADC の出力はそれぞれ、オール 0 もし
くはオール 1 になります。このフラグは、オーバーレンジま
たはアンダーレンジが解消したときにのみ、リセットされま
す。このフラグは、データ・レジスタの読み込みによってリ
セットされることはありません。
CRC_ERROR
もし、書き込み動作時に付加された CRC の値が、送られた情
報と一致しなかった場合、CRC_ERROR フラグがセットされ
Rev.0
DATA_STAT
ステータス・レジスタの内容は、IFMODE レジスタの
DATA_STAT を使って AD7172-2 の各変換データに付加させる
ことができます。これは、複数のチャンネルがイネーブルに
なっている場合に便利な機能です。変換データが出力される
度に、ステータス・レジスタの内容が付け加えられます。ス
テータス・レジスタの下位 4 ビットは、どのチャンネルを変
換したかを表示します。加えて、エラー・ビットによってフ
ラグ付けされたエラーがあれば、そのエラーを特定できま
す。
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AD7172-2
データシート
IOSTRENGTH
シリアル・インターフェースは、電源電圧が 2V まで下がっ
ても動作します。しかしながら、低電圧の時、DOUT/RDY ピ
ンは、ボード上に存在する中程度の寄生容量の影響や、SCLK
周波数が高いときには、十分な駆動能力を得ることができな
いかもしれません。インターフェース・モード・レジスタの
ビットは、DOUT/RDY ピンの駆動能力を増加させることが
できます。
IOSTRENGTH
内部温度センサー
AD7172-2 は、内蔵温度センサーを装備しています。温度センサー
は、デバイスが動作している周囲温度を知るために使うことがで
きます。これは、デバイスの診断目的に使うこともできますし、
動作温度の変化を考慮して、アプリケーション回路がキャリブレ
ーション・ルーチンを再実行するための指標として用いることも
できます。温度センサーは、アナログ入力チャンネルの選択と同
Rev.0
様、クロスポイント・マルチプレクサを使って選択されます。温
度センサーを使用するには、両方のアナログ入力の入力バッファ
がイネーブルになっていることが必要です。もしバッファがイネ
ーブルになっていないなら、変換を行っている期間中、温度セン
サーを入力として選択して強制的にバッファをイネーブルにして
下さい。
温度センサーを使うためには、最初に既知の温度（25℃）におい
て、デバイスをキャリブレーションし、その温度を基準として変
換します。温度センサーの感度は、公称 477 µV/K です。理想的
な傾きと測定された傾きとの差は、温度センサーをキャリブレー
ションすることで補正できます。温度センサーは、25℃でキャリ
ブレーションした後の公称精度は、±2℃です。温度は以下の式で
計算できます。
 Conversion Result
Temperature ( °C ) = 

477 μV

45 / 59

 – 273.15


AD7172-2
データシート
グラウンド接続とレイアウト
ADC のアナログ入力とリファレンス電圧入力は差動であるた
め、アナログ変調器内の多くの電圧はコモン・モード電圧で
す。この製品の優れたコモン・モード除去比により、これら
入力でのコモン・モード・ノイズが除去されます。AD7172-2
のアナログ電源とデジタル電源は独立しており、別々のピン
を使用することにより、デバイスのアナログ部とデジタル部
の間の結合を最小にしています。デジタル・フィルタは、マ
スター・クロック周波数の整数倍の周波数以外の広帯域電源
ノイズを除去します。
デジタル・グラウンドでシールドしてボードの他の部分に対
するノイズの放射を防止します。また、クロック信号はアナ
ログ入力の近くを通過しないようにします。デジタル信号と
アナログ信号の交差は回避する必要があります。デジタル信
号とアナログ信号のパターンは、基板の反対側に配置し、そ
れぞれが直角になるように配置して下さい。これにより、ボ
ードのフイードスルーの効果を削減することができます。マ
イクロストリップ技術の使用は最善ですが、両面ボードでは
常に使用できるとは限りません。
また、ノイズ源がアナログ変調器を飽和させない限り、デジ
タル・フィルタはアナログ入力とリファレンス電圧入力のノ
イズも除去します。そのため、従来の高分解能コンバータに
比べて、AD7172-2 のノイズ干渉耐性は向上しています。しか
し、AD7172-2 は分解能が高く、 コンバータのノイズ・レベル
が非常に低いため、グラウンド接続とレイアウトについては
注意が必要です。
高分解能 ADC を使うときは、デカップリングが重要になりま
す。AD7172-2 は 3 つの独立した電源ピンを持っています：そ
れらは、AVDD1、AVDD2、そして IOVDD です。AVDD1 と
AVDD2 ピンは、AVSS を基準としています。一方、IOVDD
ピンは、DGND を基準としています。AVDD1 と AVDD2 は、
10 µF のコンデンサと 0.1μF のコンデンサとを並列に接続した
上で、それぞれ AVSS へデカップリングして下さい。各コン
デンサは、デバイスの各電源ピンのできるだけ近くに配置し
て下さい。理想的には、デバイスに直接接続する必要があり
ます。IOVDD は、10 μF のコンデンサと、0.1μF のコンデンサ
とを並列接続し、 DGND へデカップリングして下さい。全て
のアナログ入力は、AVSS へデカップリングして下さい。も
し外部基準電圧源を使う場合は、REF+と REF−ピンを、AVSS
にデカップリングして下さい。
ADC を実装するプリント回路ボード（PCB）は、アナログ部
とデジタル部を分離して、ボードの特定領域にまとめて配置
するようにデザインする必要があります。一般に、エッチン
グ部分を最小にすると、最適なシールド効果を持つため、こ
の方法はグラウンド・プレーンに最適です。
どのようなレイアウトであろうとも、システム内における電
流の流れには十分注意を払い、全てのリターン電流用の経路
と目的場所まで電流を流す経路とを、できるだけ近づけて配
置するよう心がけて下さい。
ノイズがチップに混入するので、デバイスの真下をデジタ
ル・ラインが通らないようにしてください。ノイズ混入を防
止するため、アナログ・グラウンドを、AD7172-2 直下に配置
して下さい。AD7172-2 への電源ラインはできるだけ太いパタ
ーンにしてインピーダンスを下げ、電源ライン上のグリッチ
を減らします。クロックなどの高速なスイッチング信号は、
Rev.0
AD7172-2 は、2 つの内蔵 LDO レギュレータを持ち、1 つは
AVDD2 を安定化し、もうひとつは、IOVDD を安定化してい
ます。REGCAPA ピンには、AVSS に対して 1μF と 0.1μF のコ
ンデンサを接続して下さい。同様に REGCAPD ピンは、
DGND に対して 1μF と 0.1μF のコンデンサを接続して下さ
い。
AD7172-2 を分離電源で動作させる場合、AVSS 用の分離され
た電源プレーンを、必ず用意して下さい。
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AD7172-2
データシート
レジスタの一覧
表 25.レジスタの一覧
Reg Name
0x00 COMMS
Bits
[7:0]
0x00 STATUS
[7:0]
0x01 ADCMODE
0x02 IFMODE
0x04 DATA
WEN
Bit 6
R/ W
RDY
ADC_ERROR CRC_ERROR REG_ERROR
E
Bit 5
Bit 4
Bit 3
A
E
A3
REF_EN
[7:0]
RESERVED
[15:8]
HIDE_DELAY
SING_CYC
0x10 CH0
DATA_STAT
ALT_SYNC
REG_CHECK
RESERVED
[7:0]
REGISTER_CHECK[7:0]
[23:16]
DATA[23:16]
[15:8]
DATA[15:8]
RESERVED
RESERVED
ID[7:0]
CH_EN0
[15:8]
[7:0]
CH_EN1
CH_EN2
CH_EN3
0x2B FILTCON3
R
0x0000
RW
DOUT_RES 0x0000
ET
RW
WL16
0x000000
R
0x000000
R
RESERVED
SETUP_SEL1
RESERVED
RESERVED
BURNOUT_E
N3
[15:8]
SINC3_MAP0
[7:0]
RESERVED
[15:8]
SINC3_MAP1
[7:0]
RESERVED
[15:8]
SINC3_MAP2
[7:0]
RESERVED
[15:8]
SINC3_MAP3
[7:0]
RESERVED
AINPOS0[4:3]
0x8001
RW
AINPOS1[4:3]
0x0001
RW
AINPOS2[4:3]
0x0001
RW
AINPOS3[4:3]
0x0001
RW
AINBUF0− 0x1000
RW
AINBUF1− 0x1000
RW
AINBUF2− 0x1000
RW
AINBUF3− 0x1000
RW
ENHFILT0
0x0500
RW
ENHFILT1
0x0500
RW
ENHFILT2
0x0500
RW
ENHFILT3
0x0500
RW
RESERVED
SETUP_SEL3
RESERVED
AINNEG3
REFBUF0+
BI_UNIPOLAR
0
RESERVED
REF_SEL0
RESERVED
REFBUF1+
REF_SEL1
REFBUF2+
REF_SEL2
REFBUF1−
AINBUF1+
REFBUF2−
AINBUF2+
RESERVED
REFBUF3+
BI_UNIPOLAR
3
RESERVED
AINBUF0+
RESERVED
BI_UNIPOLAR
2
RESERVED
REFBUF0−
RESERVED
BI_UNIPOLAR
1
RESERVED
[7:0]
R
AINNEG2
RESERVED
BURNOUT_E
N2
RW
GP_DATA0
0x00DX
RESERVED
SETUP_SEL2
RESERVED
BURNOUT_E
N1
ERR_DAT 0x0800
GP_DATA1
AINNEG1
RESERVED
BURNOUT_E
N0
ERR_EN
OP_EN0
AINNEG0
AINPOS3[2:0]
0x23 SETUPCON3 [15:8]
0x2A FILTCON2
RESERVE
D
RESERVED
AINPOS2[2:0]
0x22 SETUPCON2 [15:8]
[7:0]
SETUP_SEL0
AINPOS1[2:0]
0x21 SETUPCON1 [15:8]
[7:0]
RESERVED
AINPOS0[2:0]
0x20 SETUPCON0 [15:8]
0x29 FILTCON1
OP_EN1
ID[15:8]
[7:0]
0x28 FILTCON0
SYNC_EN
IP_EN0
IP_EN1
[7:0]
[7:0]
0x13 CH3
MUX_IO
[15:8]
[15:8]
0x80
DATA[7:0]
[15:8]
[7:0]
0x12 CH2
CRC_EN
REGISTER_CHECK[15:8]
[15:8]
RW
W
RESERVED
RESERVED
IOSTRENGT
H
REGISTER_CHECK[23:16]
[7:0]
0x11 CH1
Reset
0x00
CHANNEL
CLOCKSEL
[15:8]
[15:8]
Bit 0
DELAY
[23:16]
[7:0]
0x07 ID
RESERVED
MODE
RESERVED
CONTREAD
Bit 1
RESERVED
[7:0]
0x06 GPIOCON
Bit 2
RA
E
A
[15:8]
[7:0]
0x03 REGCHECK
Bit 7
REF_SEL3
REFBUF3−
AINBUF3+
RESERVED
RESERVED
ENHFILTEN
0
ORDER0
ODR0
RESERVED
ENHFILTEN
1
ORDER1
ODR1
RESERVED
ENHFILTEN
2
ORDER2
ODR2
RESERVED
ENHFILTEN
3
ORDER3
ODR3
0x30 OFFSET0
[23:0]
OFFSET0[23:0]
0x800000
RW
0x31 OFFSET1
[23:0]
OFFSET1[23:0]
0x800000
RW
0x32 OFFSET2
[23:0]
OFFSET2[23:0]
0x800000
RW
0x33 OFFSET3
[23:0]
OFFSET3[23:0]
0x800000
RW
0x38 GAIN0
[23:0]
GAIN0[23:0]
0x5XXXX0 RW
0x39 GAIN1
[23:0]
GAIN1[23:0]
0x5XXXX0 RW
0x3A GAIN2
[23:0]
GAIN2[23:0]
0x5XXXX0 RW
0x3B GAIN3
[23:0]
GAIN3[23:0]
0x5XXXX0 RW
Rev.0
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AD7172-2
データシート
レジスタの詳細
コミュニケーション・レジスタ
Address:0x00, Reset:0x00, Name:COMMS
内蔵のレジスタへのアクセスは、全てコミュニケーション・レジスタに対する書き込み動作で開始されます。ここでの書き込みは、
どんなレジスタが次にアクセスされるか、そしてそのオペレーションが、書き込みあるいは読み出しであるかどうかを決定します。
表 26COMMS の各ビットの説明
ビット
ビット名 設定
7
WEN
A
6
[5:0]
説明
このビットは、ADC との通信を始めるときロー・レベルで
なければなりません。
このビットで、このコマンドが読み出しなのか、書き込みな
のかを指定します。
R/ W
A
0
書き込みコマンド
1
読み出しコマンド
このレジスタ・アドレス・ビットで、現在の通信において、
この後どのレジスタを読み書きするのかを指定します。
RA
000000
ステータス・レジスタ
000001
ADC モード・レジスタ
000010
インターフェース・モード・レジスタ
000011
レジスタ・チェック・レジスタ
000100
データ・レジスタ
000110
GPIO 設定レジスタ
000111
ID レジスタ
010000
チャンネル・レジスタ 0
010001
チャンネル・レジスタ 1
010010
チャンネル・レジスタ 2
010011
チャンネル・レジスタ 3
100000
アットアップ・レジスタ 0
100001
アットアップ・レジスタ 1
100010
アットアップ・レジスタ 2
100011
アットアップ・レジスタ 3
101000
フィルタ設定レジスタ 0
101001
フィルタ設定レジスタ 1
101010
フィルタ設定レジスタ 2
101011
フィルタ設定レジスタ 3
110000
オフセット・レジスタ 0
110001
オフセット・レジスタ 1
110010
オフセット・レジスタ 2
110011
オフセット・レジスタ 3
111000
ゲイン・レジスタ 0
111001
ゲイン・レジスタ 1
111010
ゲイン・レジスタ 2
111011
ゲイン・レジスタ 3
Rev.0
48 / 59
リセット
0x0
アクセス
W
0x0
W
0x00
W
AD7172-2
データシート
ステータス・レジスタ
Address:0x00, Reset:0x80, Name:STATUS
ステータス・レジスタは 8 ビットのレジスタで、ADC とシリアル・インターフェースのステータスに関する情報が格納されていま
す。インターフェース・モード・レジスタの DATA_STAT ビット の設定を行う事により、このレジスタの内容をデータ・レジスタ
へ付加することもできます。
表 27.STATUS の各ビットの説明
ビット ビット名
設定
7
RDY
A
説明
CS がロー・レベルで、レジスタが読まれていないときはい
つでも、 RDY のステータスが、DOUT/ RDY ピンに出力され
ます。このビットは、ADC がデータ・レジスタに新しい結果
を書き込むとロー・レベルになります。ADC のキャリブレー
ション・モードでは、このビットは、その ADC がキャリブ
レーションを終えてデータを書き込むとロー・レベルになり
ます。 RDY は、データ・レジスタからデータが読み出される
と、自動的にハイ・レベルになります。
A
A
A
A
6
1
新しいデータ結果の待ち状態
0x0
R
0x0
R
エラー有り
0
エラー無し
1
CRC エラー
レジスタ整合性チェックが作動している時、このビットで、1
つでも内部レジスタの値が計算された値から変化したかどう
かを表示します。このレジスタ整合性チェックは、インター
フェース・モード・レジスタの REG_CHEK ビットを設定す
ると作動します。このビットは、REG_CHECK ビットをクリ
アするとクリアされます。
REG_ERROR
R
エラー無し
このビットは、レジスタ書き込み時に、CRC エラーが発生し
たことを表示します。このレジスタを読んで、ホスト・マイ
クロコントローラが、CRC エラーが発生しているかどうかの
判断をします。このビットは、このレジスタを読むとクリア
されます。
CRC_ERROR
0x0
A
このビットの機能はデフォルトで、ADC がオーバーレンジも
しくはアンダーレンジになったことを表示します。ADC の変
換結果は、オーバーレンジ・エラーの場合、0xFFFFFF でク
ランプされ、アンダーレンジ・エラーの場合、0x000000 で
クランプされます。このビットは、ADC の変換結果が更新さ
れる時に書き込まれ、オーバーレンジもしくはアンダーレン
ジ状態が解消された後の更新時にクリアされます。
ADC_ERROR
アクセス
R
A
新しいデータが読み出し可能
0
4
A
0
1
5
A
リセット
0x1
0
エラー無し
1
エラー有り
[3:2]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[1:0]
CHANNEL
これらのビットは、どのチャンネルの ADC 変換がアクティ
ブで、現在どのチャンネルの結果がデータ・レジスタに格納
されているかを示します。このビットで表示されるチャンネ
ルは、現在変換を行っているチャンネルとは違っていること
に注意して下さい。このビットは、チャンネル・レジスタの
ダイレクト・マッピングです。従ってチャンネル 0 の場合は
0x0 になり、チャンネル 3 の場合は 0X3 になります。
0x0
R
00
チャンネル 0
01
チャンネル 1
10
チャンネル 2
11
チャンネル 3
Rev.0
49 / 59
AD7172-2
データシート
ADC モード・レジスタ
Address:0x01, Reset:0x0000, Name:ADCMODE
ADC モード・レジスタは ADC の動作モードとマスター・クロックの選択を制御します。ADC モード・レジスタへの書き込みによっ
て、フィルタと RDYビットをリセットし、新しい変換もしくはキャリブレーションを開始します。
表 28.ADCMODE の各ビットの説明
ビット名
設定
説明
ビッ
ト
15
内部リファレンス電圧をイネーブルにし、REFOUT ピンにバッフ
ァされた 2.5V を出力します。
REF_EN
0
1
14
13
0x0
RW
0x0
RW
0x0
RW
イネーブル
0
イネーブル
1
ディスエーブル
固定のフィルタ・データ・レートのみで出力するように ADC を設
定し、かつ 1 チャンネルしかアクティブしない場合に使われま
す。
SING_CYC
アクセス
ディスエーブル
プログラマブルな遅延時間を DELAY ビットで設定した時、Sinc5
+ Sinc1 フィルタ時に選択されたデータ・レートを用いて遅延時間
を吸収することにより、その遅延時間を見えなくします。詳細に
ついては、Delay のセクションを参照してください。
HIDE_DELA
Y
リセット
0
ディスエーブル
1
イネーブル
[12:11]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[10:8]
DELAY
これらのビットは、プログラマブルな遅延を設定します。この遅
延はチャンネル・スイッチの後に付加され、ADC が入力の処理を
行う前に、外部回路を付加した事によるセトリングに対する時間
的な余裕を持たせます。
0 µs
32 µs
128 µs
320 µs
800 µs
1.6 ms
4 ms
8 ms
0x0
RW
000
001
010
011
100
101
110
111
7
RESERVED
0 に固定。（ユーザー使用不可）
0x0
R
[6:4]
MODE
これらのビットは、ADC の動作モードを設定します。詳細につい
ては、Operating Modes のセクションを参照してください。
0x0
RW
0x0
RW
0x0
R
[3:2]
[1:0]
000
連続変換モード
001
シングル変換モード
010
スタンバイ・モード
011
パワーダウン・モード
100
内部オフセットのキャリブレーション
110
システムのオフセット・キャリブレーション
111
システムのゲイン・キャリブレーション
このビットは、ADC のクロック源の選択に用います。内部発振器
を選択すると、内部発振器もイネーブルになります。
CLOCKSEL
RESERVED
00
内部発振器
01
内部発振器出力を XTAL2/CLKIO ピンに設定します。
10
外部クロックの入力を XTAL2/CLKIO ピンに設定します。
11
外部水晶発振子を XTAL1 と XTAL2/CLKIO ピンに設定します。
0 に固定（ユーザー使用不可）
Rev.0
50 / 59
AD7172-2
データシート
インターフェース・モード・レジスタ
Address:0x02, Reset:0x0000, Name:IFMODE
インターフェース・モード・レジスタは、様々なシリアル・インターフェース・オプションを構成します。
表 29.IFMODE の各ビットの説明
ビット
ビット名
設定
説明
リセット
アクセス
[15:13]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
12
ALT_SYNC
このビットをセットすると、ASYNCA/AERRORA ピンは、
0x0
RW
0x0
RW
通常とは違う振る舞いをします。すなわち ASYNC
A/AERRORA が、チャンネルのスキャン時にデータ変換タイ
ミングの制御を行うことができます（詳細は、「GPIO
Configuration Register 」セクションの、SYNC_EN ビットの
説明を参照して下さい）。
11
0
ディスエーブル
1
イネーブル
IOSTRENGT
H
このビットは、 DOUT/RDY ピンの駆動能力の強度を制御し
ます。IOVDD の電圧が低く、配線容量が中程度である場合
に、高速ビット・レートでシリアル・インターフェースを使
う時、このビットを設定します。
0
ディスエーブル(デフォルト)
1
イネーブル
[10:9]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
8
DOUT_RES
ET
詳細については、DOUT_RESET のセクションを参照してく
ださい。
0x0
RW
0x0
RW
0x0
RW
0x0
RW
0x0
R
0
1
7
6
5
4
イネーブル
このビットは、ADC データ・レジスタの連続読み出しを有
効にします。連続読み出しを使う場合は、ADC を連続変換
モードに構成する必要があります。詳細は、Operating
Modes セクションを参照して下さい。
CONTREAD
0
ディスエーブル
1
イネーブル
このビットは、変換データの読み出し時、ステータス・レジ
スタの内容をデータ・レジスタの内容に付加する機能をイネ
ーブルにします。これにより、チャンネルとその状態に関す
る情報が、データと共に転送されます。これは、ステータ
ス・レジスタから読み取られたチャンネルのステータス・デ
ータが、データ・レジスタ内のチャンネル・データに対応す
ることを保証する唯一の方法です。
DATA_STAT
0
ディスエーブル
1
イネーブル
このビットは、レジスタの一貫性チェックの機能をイネーブ
ルにします。これにより、ユーザー・レジスタの値のすべて
の変化をモニタすることができます。この機能を使うには、
このビットをクリアしたうえで、必要な全てのレジスタを設
定します。REG_CHECK ビットを 1 にするため、レジスタ
へ書き込みを行います。もし、どこかのレジスタの内容が変
化すると、ステータス・レジスタ内の REG_ERROR ビット
が１に設定されます。エラー状態をクリアするには、
REG_CHECK ビットに 0 を書き込みます。ただしインター
フェース・モード・レジスタと、ADC データ・レジスタあ
るいはステータス・レジスタのいずれも、チェックされるレ
ジスタに含まれていません。もしレジスタに新しい値の書き
込みを行わなければならない時、最初にこのビットをクリア
してください。さもなければ、新しいレジスタ内容を書き込
むときに、エラーにフラグが立てられます。
REG_CHEC
K
RESERVED
ディスエーブル
0
ディスエーブル
1
イネーブル
0 に固定。（ユーザー使用不可）
Rev.0
51 / 59
AD7172-2
ビット
ビット名
[3:2]
CRC_EN
データシート
設定
説明
リセット
アクセス
レジスタの読み書きに対する CRC 保護をイネーブルにしま
す。CRC を有効にすると、シリアル・インターフェース転
送における転送バイト数が増加します。詳細については、
CRC Calculation セクションを参照してください。
0x00
RW
00
ディスエーブル
01
レジスタの読み込みトランザクションで、XOR のチェック
サムをイネーブルします。このビットの設定では、レジスタ
読み込みの際は CRC を使います。
10
レジスタの読み書きトランザクションで、CRC チェックサ
ムをイネーブルします。
1
RESERVED
0 に固定。（ユーザー使用不可）
0x0
R
0
WL16
このビットは ADC のデータ・レジスタを 16 ビットに変更し
ます。ただし ADC はインターフェース・モード・レジスタ
へのこの書き込みで直ちにはリセットされません。従って、
ADC の現在の変換結果は、これらのビットが書かれた直後
であっても、すぐには新しいワード長（16 ビット）に収め
られることはありません。次の新しい ADC 結果が正しいワ
ード長です。
0x0
RW
0
24 ビット・データ
1
16 ビット・データ
レジスタ・チェック
Address:0x03, Reset:0x000000, Name:REGCHECK
レジスタ・チェック・レジスタは、ユーザー・レジスタを排他的論理和（XOR）計算で得られた 24 ビット長のチェックサムです。
この動作を行う時は、インターフェース・モード・レジスタの REG_CHECK ビットを 1 に設定しなければなりません。そうしないと
レジスタ読み出し値は 0 となります。
表 30.REGCHECK の各ビットの説明
ビット
ビット名
設定
[23:0]
REGISTER_CHECK
説明
REG_CHECK ビットがインターフェース・モー
ド・レジスタで設定されると、このレジスタはユ
ーザー・レジスタの 24 ビットのチェックサムが
設定されます。
リセット
0x000000
アクセス
R
データ・レジスタ
Address:0x04, Reset:0x000000, Name:データ
データ・レジスタは、ADC の変換結果を格納しています。エンコーディングはオフセット・バイナリ、もしくはセットアップ・レジ
スタの BI_UNIPOLARx ビットの内容によってユニポーラに変換することができます。データ・レジスタを読み出すと、その時 RDY
ビットと、 RDY 出力は、ロー・レベルであれば、それらをハイ・レベルにします。ADC の結果は、複数回読み出すことができま
す。しかしながら、RDY 出力がハイ・レベルの状態を維持していると、ADC の次の結果のデータ・デジスタへの転送が差し迫って
いるかどうかを知ることができません。このレジスタが読み出しの状態にある間は、ADC は新しい変換結結果をそのレジスタに書き
込むことができません。
A
A
A
表 31.DATA の各ビットの説明
ビット
ビット名
設定
[23:0]
DATA
説明
リセット
アクセス
このレジスタには、ADC 変換結果が格納されます。も
しインターフェース・モード・レジスタの DATA_STAT
ビットが設定されると、読み出し時にステータス・レジ
スタのデータが付加され、32 ビットデータとなりま
す。もしインターフェース・モード・レジスタの WL16
が設定されると、このレジスタは 16 ビット長になりま
す。
0x000000
R
Rev.0
52 / 59
A
AD7172-2
データシート
GPIO 設定レジスタ
Address:0x06, Reset:0x0800, Name:GPIOCON
GPIO 設定レジスタは、ADC の汎用 I/O ピンを制御します。
表 32.GPIOCON の各ビットの説明
ビット
ビット名
説明
リセット
アクセス
[15:13]
RESERVED
設定
0 に固定（ユーザー使用不可）
0x0
R
12
MUX_IO
このビットを設定すると、GPIO0/GPIO1 を使い、内部チャンネルのシ
ーケンサと同期して、ADC 外部のマルチプレクサの制御が可能になり
ます。1 つのチャンネル用に使われているアナログ入力ピンは、そのま
ま入力チャンネルとして選択できます。従って、AIN0/AIN1 と
AIN2/AIN3 の前段に 4 チャンネルのマルチプレクサを使うと、AD71722 に、トータル8 つの差動チャンネルを持たせることができます。しか
しながら、実際に一度に自動的なシーケンシングできるのは 4 チャン
ネルまでです。外部のマルチプレクサがスイッチングした後、遅延が挿
入されます (詳細は、「ADC Mode Register 」セクションの、DELAY ビ
ットを参照）。
0x0
RW
11
SYNC_EN
このビットにより、SYNC/ERRORピンを 同期入力として有効にしま
す。このピンがロー・レベルになると、SYNC/ERRORピンがハイ・
レベルになるまで ADC とフィルタのリセット状態を保持します。イン
ターフェース・モード・レジスタの ALT_SYNC を設定する
と、 SYNC/ERROR ピンのもうひとつの機能を使う事ができます。
このモードは、複数チャンネルがイネーブルになっている時のみ動作し
ます。このような場合、 SYNC/ERROR ピンが、ロー・レベルであ
っても、フィルタと変調器のリセットを直ちに行うことはありません。
そのかわり、もし SYNC/ERROR ピンがロー・レベルであれば、別
チャンネルに切り替った時に、変調器とフィルタが新しい変換を開始し
ないようになっています。この状態で SYNC/ERROR をハイ・レベ
ルにすると、次の変換が始まります。このオルタネート同期モードは、
チャンネルのスキャンを行っている際、SYNC/ERROR が使えるよう
にできます。
0x1
RW
0x0
RW
0
1
[10:9]
ディスエーブル
イネーブル
これらのビットは SYNC/ERROR ピンを、エラー入出力として設定
します。
ERR_EN
00
ディスエーブル
01
SYNC/ERROR は、外部エラー入力です。（反転された）リードバッ
ク・ステートは、他のエラー原因と OR がとられ、ステータス・レジス
タの ADC_ERROR ビットに送られ確認することができます。SYNC
/ ERROR ピンのステートは、このレジスタの ERR_DAＴから読み出
すことができます。
10
SYNC/ERROR は、オープンドレインのエラー出力になります。ステータ
ス・レジスタのエラー・ビットは OR されて反転されたうえで、SYNC
/ERROR ピンに出力されます。複数のデバイスにおける SYNC
/ERROR ピンは、共通のプルアップ抵抗で接続することが可能です。
したがって、どのデバイスでエラーが起きても、そのエラーを検知でき
ます。
11
SYNC/ERROR は汎用出力です。このピンのステータスは、このレジ
スタの ERR_DAT ビットによって制御されます。この出力は、他の汎
用 I/O ピンによって使われている AVDD1 と AVSS レベル出力とは異な
り、IOVDD と DGND 間の電圧を基準としています。SYNC/ERROR
ピンは、アクティブ・プルアップです。
8
ERR_DAT
このビットは、SYNC/ERROR ピンが汎用出力としてイネーブルにな
った時、そのロジック・レベルを決定します。このビット入力として有
効な場合、このビットは、このピンのリードバック・ステータスを反映
します。
0x0
RW
[7:6]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
5
IP_EN1
このビットは GPIO1 ピンを入力にします。入力は、AVDD1 と AVSS
との間の電圧を基準にした値です。
0x0
RW
0
ディスエーブル
1
イネーブル
Rev.0
53 / 59
AD7172-2
4
3
2
データシート
このビットは GPIO0 ピンを入力にします。入力は、AVDD1 と AVSS
との間の電圧を基準にした値です。
IP_EN0
0
ディスエーブル
1
イネーブル
このビットは GPIO1 ピンを出力にします。出力は、AVDD1 と AVSS
との間の電圧を基準にした値です。
OP_EN1
0
ディスエーブル
1
イネーブル
このビットは GPIO0 ピンを出力にします。出力は、AVDD1 と AVSS
との間の電圧を基準にした値です。
OP_EN0
0
ディスエーブル
1
イネーブル
0x0
RW
0x0
RW
0x0
RW
1
GP_DATA1
このビットは、GPIO1 のリードバックもしくは書き込みデータです。
0x0
RW
0
GP_DATA0
このビットは、GPIO0 のリードバックもしくは書き込みデータです。
0x0
RW
ID レジスタ
Address:0x07, Reset:0x00DX, Name:ID
ID レジスタを読み出すと、16 ビットのこのモデル固有のID コードを返します。AD7172-2 のID コードは、0x00DX です。
表 33.ID の各ビットの説明
ビット
ビット名
[15:0]
ID
設定
説明
リセット
アクセス
0x00DX
R
0x00DX
ID レジスタは、この ADC モデル固有の 16 ビット ID コードを返
します。
AD7172-2
チャンネル・レジスタ 0
Address:0x10, Reset:0x8001, Name:CH0
チャンネル・レジスタは 16 ビットのレジスタで、現在アクティブなチャンネルがどれか、そしてそれぞれのチャンネルのどの入力が
選択されていて、さらにそのチャンネル用の ADC 変換動作を構成するためには、どのセットアップを使うべきか、を選択するため
に使われます。チャンネル数（4）だけあります。
表 34.CH0 の各ビットの説明
ビット
ビット名
15
CH_EN0
設定
説明
リセット
アクセス
このビットはチャンネル 0 をイネーブルにします。1 チャン
ネル以上がイネーブルになっている場合は、ADC は自動的に
それらをシーケンシング（スキャン）します。
0x1
RW
0
ディスエーブル
1
イネーブル (デフォルト)
14
RESERVED
0 に固定。（ユーザー使用不可）
0x0
R
[13:12]
SETUP_SEL0
これらのビットは、4 つのセットアップの内、どのセットア
ップがこのチャンネルの AD 変換動作の設定のため適用され
るか指定します。1 つのセットアップは、4 セットのレジス
タで構成されています。それぞれ、セットアップ・レジス
タ、フィルタ設定レジスタ、 オフセット・レジスタそして
ゲイン・レジスタです。全てのアクティブなチャンネルに同
じ 2 ビットコードを適用すると、全て同じセットアップで動
作します。 あるいは、最大 4 チャンネルまで、異なった構成
にする事もできます。
0x0
RW
00
セットアップ 0
01
セットアップ 1
10
セットアップ 2
11
セットアップ 3
[11:10]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[9:5]
AINPOS0
これらのビットは、どのアナログ入力ピンを、その ADC チ
ャンネルの正側（非反転）入力に接続するかを選択します。
0x0
RW
00000
00001
00010
00011
00100
AIN0 (デフォルト)
AIN1
AIN2
AIN3
AIN4
Rev.0
54 / 59
AD7172-2
データシート
ビット
ビット名
設定
10001
説明
10010
温度センサー -
10011
((AVDD1 − AVSS)/5)+ (アナログ入力バッファを必ずイネー
ブルにして下さい)
10100
((AVDD1 − AVSS)/5)- (アナログ入力バッファを必ずイネーブ
ルにして下さい)
REF+
REF−
これらのビットは、どのアナログ入力ピンを、その ADC チ
ャンネルの負側（反転）入力に接続するかを選択します。
AIN0
AIN1(デフォルト)
AIN2
AIN3
AIN4
温度センサー +
10101
10110
[4:0]
AINNEG0
00000
00001
00010
00011
00100
10001
10010
10011
10100
10101
10110
リセット
アクセス
0x1
RW
温度センサー +
温度センサー ((AVDD1 − AVSS)/5)+
((AVDD1 − AVSS)/5)−
REF+
REF−
チャンネル・レジスタ 1 からチャンネル・レジスタ 3
Address:0x11, 0x12, 0x13, Reset:0x0001, Name:CH1 to CH3
残っている 3 つのチャンネル・レジスタのレイアウトは、チャンネル・レジスタ 0 と同じです。
表 35.CH1 から CH3 のレジスタ・マップ
Reg.
0x11
Name
CH1
0x12
CH2
0x13
CH3
Bits
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
Bit 7
CH_EN1
Bit 6
RESERVED
AINPOS1[2:0]
CH_EN2
RESERVED
AINPOS2[2:0]
CH_EN3
RESERVED
AINPOS3[2:0]
Bit 5
Bit 4
SETUP_SEL1
SETUP_SEL2
SETUP_SEL3
Rev.0
55 / 59
Bit 3
Bit 2
Bit 1
Bit 0
RESERVED
AINPOS1[4:3]
AINNEG1
RESERVED
AINPOS2[4:3]
AINNEG2
RESERVED
AINPOS3[4:3]
AINNEG3
Reset
0x0001
RW
RW
0x0001
RW
0x0001
RW
AD7172-2
データシート
セットアップ・レジスタ 0
Address:0x20, Reset:0x1000, Name:SETUPCON0
セットアップ・レジスタは 16 ビットのレジスタで、リファレンス電圧、入力バッファ、バーンアウト電流、そして ADC の出力コー
ディングの構成を行います。このレジスタは、全部で 4 本あります。
表 36.SETUPCON0 の各ビットの説明
ビット
ビット名
説明
リセット
[15:13]
RESERVED
設定
0 に固定（ユーザー使用不可）
0x0
R
12
BI_UNIPOLAR0
このビットは,Setup 0 の ADC の出力コーディングを設定しま
す。
0x1
RW
0x0
RW
0x0
RW
0x0
RW
0x0
RW
ユニポーラ・コーディング出力
0
バイポーラ・コーディング出力（オフセット・バイナリ）
1
11
このビットは、REF+入力バッファをイネーブル/ディスエーブ
ルします。
REFBUF0+
0
REF+バッファ・ディスエーブル
REF+ バッファ・イネーブル
1
10
REFBUF0−
このビットは、REF-入力バッファをイネーブル/ディスエーブ
ルします。
0
REF-バッファ・ディスエーブル
1
9
REF-バッファ・ディスエーブル
このビットは、AIN+入力バッファをイネーブル/ディスエーブ
ルします。
AINBUF0+
0
AIN+バッファ・ディスエーブル
1
8
アクセス
AIN+バッファ・イネーブル
このビットは、AIN-入力バッファをイネーブル/ディスエーブ
ルします。
AINBUF0−
0
AIN-バッファ・ディスエーブル
1
AIN+バッファ・イネーブル
7
BURNOUT_EN0
このビットは、選択された正側（非反転）アナログ入力の 10
µA 電流ソースと、選択された負側（反転）アナログ入力の 10
µA 電流シンクをイネーブルします。これらのバーンアウト電
流が接続されていると、配線がオープンの時 ADC の結果がフ
ルスケールになるので、断線診断時に有用です。測定中にバー
ンアウト電流をイネーブルすると、ADC にオフセット電圧が
生じます。高精度測定を行う前後に、ある一定間隔でバーンア
ウト電流をターン・オンし、オフセット電圧が発生しているか
どうかで断線診断を行う事は、最高の策とえいます。
0x00
R
6
RESERVED
0 に固定（ユーザー使用不可）
0x00
R
[5:4]
REF_SEL0
これらのビットは、Setup 0 における ADC 変換時のリファレ
ンス電圧源を設定することができます。
0x0
RW
0x0
R
[3:0]
00
外部リファレンス電圧
10
内部リファレンス電圧：2.5 V このリファレンス電圧を使うに
は、ADC モード・レジスタの REF_EN ビットを必ずイネーブ
ルにして下さい。
11
AVDD1 − AVSS。この設定は他のリファレンス電圧値確認の為
の診断としても使う事ができます。
0 に固定（ユーザー使用不可）
RESERVED
セットアップ・レジスタ 1 からセットアップ・レジスタ 3
Address:0x21, 0x22, 0x23, Reset:0x1000, Name:SETUPCON1 から SETUPCON3
残っている 3 つのセットアップ・レジスタのレイアウトは、セットアップ・レジスタ 0 と同じです。
表 37.SETUPCON1 から SETUPCON3 レジスタまでの一覧
Reg.
0x21
Name
Bits
SETUPCON1
[15:8]
[7:0]
0x22
SETUPCON2
[15:8]
[7:0]
0x23
SETUPCON3
[15:8]
[7:0]
Bit 7
Bit 6
RESERVED
BURNOUT_EN1
RESERVED
RESERVED
BURNOUT_EN2
RESERVED
RESERVED
BURNOUT_EN3
RESERVED
Bit
5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
RW
BI_UNIPOLAR1
REFBUF1+
REFBUF1−
AINBUF1+
AINBUF1−
0x1000
RW
AINBUF2−
0x1000
RW
AINBUF3−
0x1000
RW
REF_SEL1
BI_UNIPOLAR2
RESERVED
REFBUF2+
REF_SEL2
BI_UNIPOLAR3
REF_SEL3
Rev.0
56 / 59
REFBUF2−
AINBUF2+
RESERVED
REFBUF3+
REFBUF3−
AINBUF3+
RESERVED
AD7172-2
データシート
フィルタ設定レジスタ 0
Address:0x28, Reset:0x0500, Name:FILTCON0
フィルタ設定レジスタは 16 ビットのレジスタで、ADC のデータ・レートとフィルタのオプションを構成します。これらのレジスタ
に書き込みをすると、アクティブな ADC による変換はリセットされ、最初のチャンネルから順番に変換を再スタートします。
表 38.FILTCON0 の各ビットの説明
ビット
ビット名
説明
リセット
アクセス
15
SINC3_MAP0
このビットがセットされると、Setup 0 に対してフィルタ設定
レジスタのマッピングが、Sinc3 フィルタのデシメーション・
レートを直接プログラムするように変化します。他のオプショ
ンは全て消去されます。これにより、出力データ・レート及び
特定の周波数成分を除去するフィルター・ノッチの微調整が可
能になります。シングル・サイクルの設定がディスエーブル
時、シングル・チャンネルのデータ・レートは 、fMOD/(32 ×
FILTCON0[14:0])と等しくなります。
0x0
RW
[14:12]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
11
ENHFILTEN0
このビットは、Setup 0 に対して、50Hz/60Hz 除去用に強化さ
れた幾つかのポスト・フィルタをイネーブルします。この動作
を行うには、ORDER ビットも 00 に設定し、Sinc5＋Sinc1 フ
ィルタを選択して下さい。
0x0
RW
[10:8]
設定
0
ディスエーブル
1
イネーブル
0x5
RW
010
011
101
110
これらのビットは、Setup 0 に対して、50Hz/60Hz 除去用に強
化された幾つかのポスト・フィルタを選択します。
27 SPS, 47 dB rejection, 36.7 ms settling
21.25 SPS, 62 dB rejection, 40 ms settling
20 SPS, 86 dB rejection, 50 ms settling
16.67 SPS, 92 dB rejection, 60 ms settling
ENHFILT0
7
RESERVED
0 に固定。（ユーザー使用不可）
0x0
R
[6:5]
ORDER0
これらのビットは、変調器データを処理するデジタフ・フィル
タの次数を制御します。
0x0
RW
0x0
RW
00
[4:0]
11
Sinc5 + sinc1 (デフォルト)
Sinc3.
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10011
10100
10101
10110
これらのビットは、ADC の出力データ・レートを制御します
が、結果として Setup0 のセトリング時間、そしてノイズの値
も変化します。ここでのデータ・レートは、 sinc5 + sinc1 フィ
ルタ用です。表 20～表 23 を参照してください。
31,250
31,250
31,250
31,250
31,250
31,250
15,625
10,417
5208
2597
1007
503.8
381
200.3
100.2
59.52
49.68
20.01
16.63
10
5
2.5
1.25
ODR0
Rev.0
57 / 59
AD7172-2
データシート
フィルタ設定レジスタ 1 からフィルタ設定レジスタ 3
Address:0x29, 0x2A, 0x2B, Reset:0x0500, Name:FILTCON1 to FILTCON3
残っている 3 つのフィルタ設定レジスタのレイアウトは、フィルタ設定レジスタ 0 と同じです。
表 39.FILTCON1 から FILTCON3 のレジスタ一覧
Reg. Name
Bits
Bit 7
Bit 6
0x29
FILTCON1
0x2A
FILTCON2
0x2B
FILTCON3
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
SINC3_MAP1
RESERVED
SINC3_MAP2
RESERVED
SINC3_MAP3
RESERVED
Bit 5
Bit 4
RESERVED
ORDER1
RESERVED
ORDER2
RESERVED
ORDER3
Bit 3
Bit 2
ENHFILTEN1
ODR1
ENHFILTEN2
ODR2
ENHFILTEN3
ODR3
Reset
RW
ENHFILT1
Bit 1
Bit 0
0x0500
RW
ENHFILT2
0x0500
RW
ENHFILT3
0x0500
RW
オフセット・レジスタ 0
Address:0x30, Reset:0x800000, Name:OFFSET0
オフセット（ゼロスケール）レジスタは 24 ビットのレジスタで、ADC もしくはシステムのオフセット・エラーを補正するために使
われます。
表 40.OFFSET0 の各ビットの説明
ビット
ビット名
[23:0]
OFFSET0
設定
説明
リセット
アクセス
Setup 0 用オフセット・キャリブレーション係数
0x800000
RW
オフセット・レジスタ 1 からオフセット・レジスタ 3
Address:0x31, 0x 32, 0x33, Reset:0x800000, Name:OFFSET1 to OFFSET3
残っている 3 つのオフセット・レジスタのレイアウトは、オフセット・レジスタ 0 と同じです。
表 41.OFFSET1 から OFFSET3 の一覧
Reg. Name
Bits
0x31 OFFSET1 [23:0]
0x32 OFFSET2 [23:0]
0x33 OFFSET3 [23:0]
OFFSET1[23:0]
OFFSET2[23:0]
OFFSET3[23:0]
Reset
0x800000
0x800000
0x800000
RW
RW
RW
RW
ゲイン・レジスタ 0
Address:0x38, Reset:0x5XXXX0, Name:GAIN0
ゲイン（フルスケール）レジスタは 24 ビットのレジスタで、ADC やシステムのゲイン誤差を補正するために使われます。
表 42.GAIN0 の各ビットの説明
ビット
ビット名
[23:0]
GAIN0
設定
説明
リセット
アクセス
Setup 0 用ゲイン・キャリブレーション係数
0x5XXXX0
RW
ゲイン・レジスタ 1 からゲイン・レジスタ 3
Address:0x39, 0x3A, 0x3B, Reset:0x5XXXX0, Name:GAIN1 to GAIN3
残っている 3 つのゲイン・レジスタのレイアウトは、ゲイン・レジスタ 0 と同じです。
表 43.GAIN1 to GAIN3 Register Map
Reg. Name Bits
0x39 GAIN1 [23:0]
0x3A GAIN2 [23:0]
0x3B GAIN3 [23:0]
GAIN1[23:0]
GAIN2[23:0]
GAIN3[23:0]
Rev.0
58 / 59
Reset
0x5XXXX0
0x5XXXX0
0x5XXXX0
RW
RW
RW
RW
AD7172-2
データシート
外形寸法
7.90
7.80
7.70
24
13
4.50
4.40
4.30
6.40 BSC
12
1
PIN 1
0.65
BSC
1.20
MAX
0.15
0.05
0.30
0.19
SEATING
PLANE
0.20
0.09
8°
0°
0.75
0.60
0.45
0.10 COPLANARITY
COMPLIANT TO JEDEC STANDARDS MO-153-AD
図 75. 24 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-24)
寸法: mm
オーダー・ガイド
1
モデル名 1
AD7172-2BRUZ
温度範囲
パッケージ
-40℃から
+105°C
24 ピン薄型シュリンク・スモール・アウトライン・
パッケージ(TSSOP)
AD7172-2BRUZ-RL
-40℃から
+105°C
24 ピン薄型シュリンク・スモール・アウトライン・
パッケージ(TSSOP)
RU-24
AD7172-2BRUZ-RL7
-40℃から
+105°C
24 ピン薄型シュリンク・スモール・アウトライン・
パッケージ(TSSOP)
RU-24
Z = RoHS 準拠製品
Rev.0
59 / 59
パッケージ・オプション
RU-24