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日本語参考資料
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低消費電力、8/16 チャンネル 31.25 kSPS、
24 ビット、高付加機能シグマ・デルタ ADC
AD7173-8
データシート
特長
アプリケーション
プロセス・コントロール：PLC/DCS モジュール
低消費電力・8/16 チャンネル、高付加機能・マルチプレクサ
装備 A/D コンバータ（ADC）
高付加機能を集積
電圧、電流、温度、圧力測定
フロー・メーター
医療および科学関連のマルチ・チャンネル計測機器
地震用計測機器
化学解析用計測機器
高精度アナログ入力用バッファとリファレンス入力バッファ
2.5V 高精度リファレンス電圧（3.5ppm/℃）
クロス・ポイント・マルチプレクサ（システム診断が可能）
8 本の完全差動、または 16 本のシングルエンド・チャンネル
クロック発振回路
自動で外部マルチプレクサの制御可能な機能を持つ GPIO と GPO ピン
概要
AD7173-8 は、高速セトリング・高精度・低消費電力で、8/16
チャンネルのマルチプレクサと入力バッファを内蔵した低周
波帯域信号用 ΣΔ 型 A/D コンバータです。
高速で柔軟な出力レート 1.25 SPS から 31.25 kSPS
チャンネル・スキャン・データ・レート：6.21kSPS/チャン
ネル（16.1μs でセトリング）
性能仕様
高精度の 2.5 V、低ドリフト（3.5ppm/℃）バンド・ギャッ
プ・リファレンスと発振器を内蔵しています。
17.5 ノイズ・フリー・ビット＠31.25kSPS
24 ノイズ・フリー・ビット＠1.25SPS
INL:±3ppm/FSR
8 つのセットアップには、出力データ・レート、デジタル・
フィルタ・モード、オフセット及びゲイン誤差補正、リファ
レンス選択、バッファのイネーブルなどを柔軟に設定できま
す。このチャンネルごとに構成可能な機能は、各チャンネル
に sinc5 + sinc1 フィルタを使うと、出力データ・レートを高
速化できます。
50ms セトリングで 50 Hz と 60 Hz の除去：85dB
3.3V もしくは 5V で動作可能
単電源
AVDD1 は 3.3V 又は 5V、AVDD2 は 2V から 5V、IOVDD は 2V から
5V
オプションで分離電源可能
AVDD1 と AVSS とを±2.5 V または、AVDD1 と AVSS とを± 1.65V
sinc5+sinc1 フィルタは、チャンネル・スキャン・レートを最
大化し、sinc3 フィルタは分解能を最大化します。50Hz/60Hz
の除去性能を強化。さらに 4 つのオプションがノイズ除去を
最大化します。
消費電流：1.4 mA
3/4 線シリアル・デジタル・インターフェース
（SCLK はシュミット・トリガ装備）
CRC エラー・チェック
SPI、QSPI、MICROWIRE、DSP と互換
内蔵されている診断機能には、CRC、レジスタ・チェックサ
ム 、温度センサー、クロス・ポイント・マルチプレクサ、バ
ーンアウト電流、および GPIO/GPO が含まれます。
パッケージ：40 ピン 6 mm × 6 mm の LFCSP パッケージ
動作温度範囲：-40℃～+105°
機能ブロック図
AVDD1
AVDD2 REGCAPA
BUFFERED
PRECISION
REFERENCE
1.8V
LDO
1.8V
LDO
REFERENCE
INPUT
BUFFERS
CROSSPOINT
MULTIPLEXER
AIN0/REF2–
IOVDD REGCAPD
REF– REF+ REFOUT
AVDD
AIN1/REF2+
INT
REF
ANALOG
INPUT
BUFFERS
CS
SCLK
DIGITAL
FILTER
Σ-Δ ADC
SERIAL
INTERFACE
AND CONTROL
DIN
DOUT/RDY
SYNC
AIN15
AVSS
AIN16
ERROR
XTAL AND INTERNAL
CLOCK OSCILLATOR
CIRCUITRY
I/O AND EXTERNAL
MUX CONTROL
AD7173-8
AVSS
PDSW
GPIO0 GPIO1 GPO2
GPO3
XTAL1 XTAL2/CLKIO
DGND
11773-001
TEMPERATURE
SENSOR
図 1.
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の
利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので
もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの
所有者の財産です。
※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
© Analog Devices, Inc. All rights reserved.
本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD7173-8
データシート
グラウンド接続とレイアウト .................................................... 45
目次
レジスタの一覧 ............................................................................ 46
特長 ..................................................................................................1
レジスタの詳細 ............................................................................ 48
アプリケーション ..........................................................................1
コミュニケーション・レジスタ ............................................ 48
概要 ..................................................................................................1
ステータス・レジスタ ............................................................ 50
目次 ..................................................................................................2
ADC モード・レジスタ ........................................................... 51
改訂履歴 ..........................................................................................3
インターフェース・モード・レジスタ ................................ 52
仕様 ..................................................................................................4
レジスタ・チェック ................................................................ 53
タイミング特性 ..........................................................................8
データ・レジスタ .................................................................... 53
絶対最大定格 ..................................................................................9
GPIO 設定レジスタ .................................................................. 54
熱抵抗 ..........................................................................................9
ID レジスタ .............................................................................. 55
ESD の注意..................................................................................9
チャンネル・レジスタ 0 ......................................................... 55
ピン配置およびピン機能説明 .....................................................10
チャンネル・レジスタ 1 からチャンネル・レジスタ 15 .... 57
代表的な性能特性 ........................................................................ 12
アットアップ・レジスタ 0 ..................................................... 58
ノイズ特性と分解能 .................................................................... 18
評価開始にあたって .................................................................... 19
セットアップ・レジスタ 1 からセットアップ構成レジスタ
7 ................................................................................................. 59
電源 ............................................................................................20
フィルタ構成レジスタ ............................................................ 60
デジタル通信 ............................................................................20
フィルタ構成レジスタ 1 からフィルタ構成レジスタ 7 ...... 61
構成概要 .................................................................................... 22
オフセット・レジスタ ............................................................ 62
動作設定の柔軟性を理解する.................................................25
オフセット・レジスタ 1 からオフセット・レジスタ 7 ...... 62
回路説明 ........................................................................................27
ゲイン・レジスタ 0 ................................................................. 62
アナログ入力 ............................................................................27
ゲイン・レジスタ 1 からゲイン・レジスタ 7 ...................... 62
リファレンス電圧オプション.................................................29
外形寸法 ........................................................................................ 63
クロック・ソース .................................................................... 29
オーダー・ガイド .................................................................... 63
デジタル・フィルタ .................................................................... 31
Sinc5 + Sinc1 フィルタ .............................................................31
Sinc3 フィルタ .......................................................................... 32
シングル・サイクル・セトリング ............................................. 33
強化された 50H と 60Hz 除去フィルタ.................................. 33
動作モード .................................................................................... 36
連続変換モード ........................................................................ 36
連続読み出しモード ................................................................37
シングル変換モード ................................................................38
スタンバイ及びパワー・ダウン・モード .............................39
キャリブレーション・モード.................................................39
デジタル・インターフェース .....................................................40
チェックサム保護 .................................................................... 40
CRC の計算 ............................................................................... 41
高付加機能 .................................................................................... 43
汎用 I/O......................................................................................43
外部マルチプレクサの制御 .................................................... 43
遅延 ............................................................................................43
16 ビット/24 ビット変換..........................................................43
シリアル・インターフェース・リセット（DOUT_RESET）
.................................................................................................... 43
同期 ............................................................................................43
エラー・フラグ ........................................................................ 44
DATA_STAT ..............................................................................44
IOSTRENGTH ビット ..............................................................44
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AD7173-8
データシート
改訂履歴
4/14—Rev. 0 to Rev. A
Changes to General Description and Functional Block
Diagram............................................................................................... 1
Moved Revision History ..................................................................... 3
Changes to Figure 18 ........................................................................ 14
Changes to Getting Started Section ................................................ 19
Change to Table 11 ........................................................................... 23
Change to Table 17 ........................................................................... 29
Changes to Digital Filters Section ................................................... 31
Replaced Diagnostics Section with Integrated Function
Section ............................................................................................... 43
Changes to Address 0x02, Table 22 ................................................. 46
Changes to Bit 10, Table 26 .............................................................. 52
Changes to Bits[6:5], Table 35 ......................................................... 60
10/13—Revision 0:Initial Version
3 / 64
AD7173-8
データシート
仕様
AVDD1 = 3.0 V to 5.5 V, AVDD2 = 2 V to 5.5 V, IOVDD = 2 V to 5.5 V, AVSS = DGND = 0 V, REF+ = 2.5 V, REF− = AVSS,
特に指定のない限り、内部マスター・クロック = 2 MHz, TA = TMIN から TMAX
表 1.
Parameter
ADC SPEED AND
PERFORMANCE
Output Data Rate (ODR)
No Missing Codes 1
Resolution
Noise
Noise Free Resolution
ACCURACY
Integral Nonlinearity (INL)
Offset Error 2
Offset Drift
Offset Drift vs. Time 3
Gain Error2
Gain Drift vs. Temperature1
3
Gain Drift vs. Time
REJECTION
Power Supply Rejection
Common-Mode Rejection
At DC
At 50 Hz and 60 Hz1
Normal Mode Rejection1
Test Conditions/Comments
Excluding sinc3 filter at 31.25 kSPS
表6
±3
±5
±40
±350
±450
±10
±0.5
±3
25°C, AVDD1 = 5 V
AVDD1 and AVDD2, VIN = 1 V
VIN = 0.1 V
20 SPS ODR (post filter); 50 Hz ± 1 Hz
and 60 Hz ± 1 Hz
50 Hz ± 1 Hz and 60 Hz ± 1 Hz
Internal clock, 20 SPS ODR (post filter)
External clock, 20 SPS ODR (post filter)
Crosstalk
Output Voltage
Initial Accuracy1
Temperature Coefficient
0°C to +105°C
−40°C to +105°C
Reference Load Current, ILOAD
Max
Unit
31250
SPS
Bits
17.5
18.4
24
2.5 V reference
5 V reference
Internal short
Internal short
Bits
Bits
Bits
±7.5
±50
±1
90
71
85
ppm/FSR
ppm/FSR
µV
nV/°C
nV/1000 hrs
ppm/FSR
ppm/FSR/°C
ppm/FSR/
1000 hrs
dB
95
120
dB
dB
90
90
dB
dB
±VREF
V
AVSS − 0.05
Buffers Enabled
INTERNAL REFERENCE
Typ
1.25
24
表6
Sinc5 + sinc1 filter (default)
31.25 kSPS, REF+ = 5 V
2.6 kSPS, REF+ = 5 V
1.25 SPS, REF+ = 5 V
ANALOG INPUTS
Differential Input Voltage Range
Absolute AIN Voltage Limits1
Buffers Disabled
Analog Input Current
Buffers Enabled
Input Current
Input Current Drift
Buffers Disabled
Input Current
Input Current Drift
Min
AVDD1 +
0.05
AVDD1 −
1.1
AVSS
V
V
Single cycle settling enabled (default)
External clock
Internal clock (±2.5% clock)
1 kHz input
100 nF external capacitor on REFOUT
to AVSS
REFOUT with respect to AVSS
TA = 25°C 4
±2
±25
nA
pA/°C
±6
±0.1
±0.5
−120
µA/V
nA/V/°C
nA/V/°C
dB
2.5
−0.1
3.5
3.5
−10
IL
4 / 64
+0.1
V
% of V
8
10
+10
ppm/°C
ppm/°C
mA
AD7173-8
データシート
Parameter
Power Supply Rejection
(Line Regulation)
Load Regulation
Voltage Noise
Voltage Noise Density
Turn-On Settling Time
3
Long-Term Stability
Short Circuit
EXTERNAL REFERENCE
Reference Input Voltage
Absolute Reference Input
Voltage Limits1
Buffers Disabled
Buffers Enabled
Average Reference Input
Current
Buffers Disabled
Buffers Enabled
Average Reference Input Current
Drift
External clock
Internal clock
Normal Mode Rejection1
Common-Mode Rejection
TEMPERATURE SENSOR
Accuracy
Sensitivity
BURNOUT CURRENTS
Source/Sink Current
BRIDGE POWER-DOWN
SWITCH
RON
Allowable Currents
GENERAL-PURPOSE I/O
(GPIO0, GPIO1, GPO2, GPO3)
Input Mode Leakage Current1
Floating State Output
Capacitance
AVDD1 − AVSS = 5 V
Output High Voltage, VOH1
Output Low Voltage, VOL1
Input High Voltage, VIH1
Input Low Voltage, VIL1
AVDD1 − AVSS = 3.3 V
Output High Voltage, VOH1
Output Low Voltage, VOL1
Test Conditions/Comments
AVDD1 and AVDD2
Min
∆VOUT/∆IL
eN, 0.1 Hz to 10 Hz
eN, 1 kHz
100 nF capacitor
1000 hours
ISC
Typ
90
Max
140
6.5
215
60
460
25
Reference input = (REF+) − (REF−)
1
2.5
AVSS −
0.05
AVSS
Unit
dB
ppm/mA
µV rms
nV/√Hz
µs
ppm
mA
AVDD1
V
AVDD1 +
0.05
AVDD1
V
V
±9
±50
µA/V
nA
±5
±6
nA/V/°C
nA/V/°C
83
dB
After user calibration at 25°C
±2
477
°C
µV/°C
Analog input buffers must be enabled
±10
µA
Buffers disabled
See the Rejection parameter
24
16
Ω
mA
With respect to AVSS
−10
+10
5
ISOURCE = 200 µA
ISINK = 800 µA
AVSS + 4
AVSS + 0.4
AVSS + 3
AVSS + 0.7
ISOURCE = 200 µA
ISINK = 800 µA
AVSS + 2.7
AVSS +
0.27
Input High Voltage, VIH1
Input Low Voltage, VIL1
AVSS + 2
AVSS +
0.45
CLOCK
Internal Clock
Frequency
Accuracy
Duty Cycle
Output Low Voltage, VOL
Output High Voltage, VOH
2
−2.5
+2.5
µA
pF
V
V
V
V
V
V
V
V
MHz
%
50:50
0.4
V
V
16.384
MHz
0.8 ×
IOVDD
Crystal
Frequency
14
5 / 64
16
AD7173-8
Parameter
Start-Up Time
External Clock (CLKIO)
Duty Cycle1
LOGIC INPUTS
Input High Voltage, VINH1
データシート
Test Conditions/Comments
Min
Typical duty cycle 50:50
(maximum:minimum)
30:70
2 V ≤ IOVDD ≤ 2.3 V
0.65 ×
IOVDD
0.7 ×
IOVDD
2.3 V ≤ IOVDD ≤ 5.5 V
Input Low Voltage, VINL1
2 V ≤ IOVDD ≤ 2.3 V
Hysteresis1
2.3 V ≤ IOVDD ≤ 5.5 V
IOVDD > 2.7 V
IOVDD < 2.7 V
IOVDD ≥ 4.5 V, ISOURCE = 1 mA
2.7 V ≤ IOVDD < 4.5 V, ISOURCE = 500 μA
IOVDD < 2.7 V, ISOURCE = 200 μA
Output Low Voltage, VOL1
Leakage Current
Output Capacitance
SYSTEM CALIBRATION1
Full-Scale Calibration Limit
Zero-Scale Calibration Limit
Input Span
POWER REQUIREMENTS
Power Supply Voltage
AVDD1 − AVSS
AVDD2 − AVSS
AVSS − DGND
IOVDD − DGND
IOVDD − AVSS
POWER SUPPLY CURRENTS
Full Operating Mode
AVDD1 Current
AVDD1 = 5 V Typical,
5.5 V Maximum
AVDD1 = 3.3 V Typical,
3.6 V Maximum1
AVDD2 Current
IOVDD Current
IOVDD ≥ 4.5 V, ISINK = 2 mA
2.7 V ≤ IOVDD < 4.5 V, ISINK = 1 mA
IOVDD < 2.7 V, ISINK = 400 μA
Floating state
Floating state
0.35 ×
IOVDD
0.7
0.25
0.2
+10
0.8 ×
IOVDD
0.8 ×
IOVDD
0.8 ×
IOVDD
V
V
V
V
µA
V
V
V
0.4
0.4
0.4
+10
V
V
V
µA
pF
1.05 × FS
2.1 × FS
V
V
V
5.5
5.5
0
5.5
6.35
V
V
V
V
V
0.23
0.27
mA
0.42
0.49
mA
2.12
2.71
mA
0.945
1.22
mA
0.16
0.19
mA
0.34
0.4
mA
1.9
2.45
mA
0.87
1.13
mA
1
1.25
0.24
0.52
0.9
1.15
1.4
0.39
0.76
mA
mA
mA
mA
mA
−10
10
3.0
2
−2.75
2
For AVSS < DGND
All outputs unloaded
6 / 64
2.048
70:30
Unit
µs
MHz
V
−1.05 × FS
0.8 × FS
AIN± and REF± buffers disabled;
external reference
AIN± and REF± buffers disabled;
internal reference
AIN± and REF± buffers enabled; external
reference
Each enabled buffered pair:AIN+, AIN−
and REF+, REF−
AIN± and REF± buffers disabled;
external reference
AIN± and REF± buffers disabled;
internal reference
AIN± and REF± buffers enabled;
external reference
Each enabled buffered pair:AIN+, AIN−
and REF+, REF−
External reference
Internal reference
External clock
Internal clock
External crystal
Max
V
0.08
0.04
−10
Leakage Currents
LOGIC OUTPUT (DOUT/RDY)
Output High Voltage, VOH1
Typ
10
2
50:50
AD7173-8
データシート
Parameter
Standby Mode
Standby (LDO on)
Power-Down Mode
POWER DISSIPATION
Full Operating Mode
Standby Mode
Power-Down Mode
Test Conditions/Comments
Min
Typ
Max
Unit
10
µA
µA
µA
Reference off, total current consumption
Reference on, total current consumption
Full power-down, LDO, REF±
25
400
2
Unbuffered, external clock and
reference; AVDD1 = 3.3 V, AVDD2 = 2
V, IOVDD = 2 V
Unbuffered, external clock and
reference; all supplies = 5 V
Unbuffered, external clock and
reference; all supplies = 5.5 V
Fully buffered, internal clock and
reference (note that REFOUT has no
load); AVDD1 = 3.3 V, AVDD2 = 2 V,
IOVDD = 2 V
Fully buffered, internal clock and
reference (note that REFOUT has no
load); all supplies = 5 V
Fully buffered, internal clock and
reference (note that REFOUT has no
load); all supplies = 5.5 V
Reference off, all supplies = 5 V
Reference on, all supplies = 5 V
Full power-down, all supplies = 5 V
Full power-down, all supplies = 5.5 V
3
mW
7.35
mW
1
9.96
mW
10.4
mW
20.4
mW
28
mW
55
µW
mW
µW
µW
125
2
10
これらの値は、出荷テストを行いませんが、設計および／または量産開始時のキャラクタライゼーション・データにより保証します。
システムもしくは内蔵ゼロ・スケールのキャリブレーション手順に従えば、オフセット誤差は、プログラムされた出力データ・レートにおけるノイ
ズ・レベルとほぼ同等になります。システム・フルスケール・キャリブレーションは、ゲイン誤差をプログラムされた出力データ・レートのノイ
ズ・レベルと同等レベルにまで減少させることができます。
3
この仕様は非累積的であり、MSL（Moisture Level）プリコンディショニングの影響を含んでいます。
4
この仕様には、MSL プリコンディショニングの影響を含んでいます。
2
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AD7173-8
データシート
タイミング特性
特に指定のない限り、IOVDD = 2 V～5.5 V; DGND = 0 V;入力ロジック 0 = 0 V;入力ロジック 1 = IOVDD; CLOAD = 20 pF。
表 2.
Limit at TMIN, TMAX
Unit
Test Conditions/Comments 1, 2
25
25
ns min
ns min
SCLK high pulse width
SCLK low pulse width
0
ns min
t5 5
15
40
0
12
25
2.5
ns max
ns max
ns min
ns max
ns max
ns min
CS falling edge to DOUT/RDY active time
IOVDD = 4.5 V to 5.5 V
IOVDD = 2 V to 3.6 V
SCLK active edge to data valid delay 4
IOVDD = 4.5 V to 5.5 V
IOVDD = 2 V to 3.6 V
Bus relinquish time after CS inactive edge
t6
20
0
ns max
ns min
SCLK inactive edge to CS inactive edge
t7
10
ns min
SCLK inactive edge to DOUT/RDY high/low
0
ns min
8
8
5
ns min
ns min
ns min
CS falling edge to SCLK active edge setup time4
Data valid to SCLK edge setup time
Data valid to SCLK edge hold time
CS rising edge to SCLK edge hold time
Parameter
SCLK PULSE WIDTH
t3
t4
READ OPERATION
t1
t2 3
WRITE OPERATION
t8
t9
t10
t11
1
初期リリース時にサンプル・テストにより適合性を保証。
図 2 と図 3 を参照して下さい。
3
出力が VOL または VOH を横切るために要する時間。
4
SCLK のアクティブ・エッジとは、SCLK の立ち下がりエッジを意味します。
5
RDY がハイ・レベルに戻るのは、データ・レジスタを読み出した後です。シングル変換モードおよび連続変換モードで、RDYがハイ・レベルの間に、
必要ならば、同一データを再度読み出すことができますが、2 回目以降の読み出しは次の出力更新が近いところで読み出さないように注意してくださ
い。連続読み出しモードでは、デジタル・ワードは 1 回しか読み出すことができません。
2
タイミング図
CS (I)
t6
t1
t5
MSB
DOUT/RDY (O)
LSB
t7
t2
t3
11773-002
SCLK (I)
t4
I = INPUT, O = OUTPUT
図 2. 読み出しサイクルのタイミング図
CS (I)
t11
t8
SCLK (I)
t9
t10
MSB
LSB
11773-003
DIN (I)
I = INPUT, O = OUTPUT
図 3. 書込みサイクルのタイミング図
8 / 64
AD7173-8
データシート
絶対最大定格
特に指定のない限り、TA = 25℃。
熱抵抗
表 3
θJA は、表面実装用 JEDEC テスト・ボードにハンダ付
けされたデバイスで規定されています。表 4 に記載さ
れている値は、シミュレーション・データに基づいて
います。
Parameter
AVDD1, AVDD2 to AVSS
AVDD1 to DGND
IOVDD to DGND
IOVDD to AVSS
AVSS to DGND
Analog Input Voltage to AVSS
Reference Input Voltage to AVSS
Digital Input Voltage to DGND
Digital Output Voltage to DGND
AIN[16:0] or Digital Input Current
Operating Temperature Range
Storage Temperature Range
Maximum Junction Temperature
Lead Soldering, Reflow
Temperature
ESD Rating (HBM)
Rating
−0.3 V to +6.5 V
−0.3 V to +6.5 V
−0.3 V to +6.5 V
−0.3 V to +7.5 V
−3.25 V to +0.3 V
−0.3 V to AVDD1 +
0.3 V
−0.3 V to AVDD1 +
0.3 V
−0.3 V to IOVDD +
0.3 V
−0.3 V to IOVDD +
0.3 V
10 mA
−40°C to +105°C
−65°C to +150°C
150°C
260°C
表 4 熱抵抗
θJA
Unit
1 層 JEDEC ボードの場合
114
°C/W
4 層 JEDEC ボードの場合
54
°C/W
16 個のサーマル・ビア付 4 層 JEDEC
ボードの場合
34
°C/W
Package Type
40 ピン 6 mm × 6 mm の LFCSP パッケ
ージを採用
ESD の注意
4 kV
上記の絶対最大定格を超えるストレスを加えるとデバイスに
恒久的な損傷を与えることがあります。この規定はストレス
定格の規定のみを目的とするものであり、この仕様の動作の
節に記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデ
バイスの信頼性に影響を与えます。
9 / 64
AD7173-8
データシート
40
39
38
37
36
35
34
33
32
31
REF+
REF–
GPO3
AIN15
AIN14
AIN13
AIN12
AIN11
AIN10
AIN9
ピン配置およびピン機能説明
1
2
3
4
5
6
7
8
9
10
AD7173-8
TOP VIEW
(Not to Scale)
30
29
28
27
26
25
24
23
22
21
AIN8
AIN7
AIN6
AIN5
AIN4
GPO2
GPIO1
GPIO0
REGCAPD
DGND
NOTES
1. THE EXPOSED PAD SHOULD BE SOLDERED TO A SIMILAR PAD ON THE PCB
UNDER THE EXPOSED PAD TO CONFER MECHANICAL STRENGTH AND FOR
HEAT DISSIPATION. THE EXPOSED PAD MUST BE CONNECTED TO AVSS
THROUGH THIS PAD ON THE PCB.
11773-004
PDSW
XTAL1
XTAL2/CLKIO
DOUT/RDY
DIN
SCLK
CS
ERROR
SYNC
IOVDD
11
12
13
14
15
16
17
18
19
20
AIN16
AIN0/REF2–
AIN1/REF2+
AIN2
AIN3
REFOUT
REGCAPA
AVSS
AVDD1
AVDD2
図 4.ピン配置
表 5.ピン機能の説明
Pin
No.
1
Mnemonic
AIN16
Type
AI
2
AIN0/REF2−：
AI
アナログ入力 0 (AIN0)/リファレンス 2, 負入力(REF2−)：外部リファレンス電圧は、REF2+REF2−との間に
与えることができます。リファレンス 2 の選択は、セットアップ構成レジスタの REFSEL ビットで設定で
きます。
3
AIN0/REF2−：
AI
外部リファレンス電圧は、REF2+REF2−との間に与えることができます。REF2+ の入力電圧範囲は
AVSS+ 1 V.です。アナログ入力 1 の選択は、クロス・ポイント・マルチプレクサを介して設定できます。
リファレンス 2 の選択は、セットアップ構成レジスタの REFSEL ビットで設定できます。
4
AIN2
AI
アナログ入力 2：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
5
AIN3
AI
アナログ入力 3：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
6
REFOUT
AO
バッファ付き内部リファレンス電圧：2.5V 出力は、AVSS を基準としています。
7
REGCAP
AO
アナログ LDO レギュレータ出力：1μF のコンデンサで、このピンを AVSS へデカップリングしてくださ
い。
8
AVSS
P
負のアナログ電源：電源電圧範囲は 0 から-2.75V で、通常は 0V に設定してください。
9
AVDD1
P
アナログ電源 1：電源電圧範囲は、AVSS を基準として最低 3.0V から最高.5V です。
10
AVDD2
P
アナログ電源 2：電源圧範囲は、AVSS を基準として、2V から AVDD1 までです。
11
PDSW
AO
AVSS に接続されたパワーダウン・スイッチ：このピンのステータスは、GPIOCON レジスタ内の PDSW
ビットによって制御されます。
12
XTAL1
AI
水晶発振子 1 用入力
13
XTAL2/CLKIO
AI
水晶発振子（XTAL2）用入力 2 及びクロック入力または出力（CLKIO）：ADC モード・レジスタの
CLOCKSEL ビットの設定を参照して下さい。詳細情報は (表 25) に掲載があります。
14
DOUTRDY
DO
シリアル・データ出力（DOUT）/データ・レディ出力 (RDY)：このピンは、2 つの機能を持っています。
ADC の出力シフト・レジスタにアクセスするときは、シリアル・データ出力ピンとして機能します。出力
シフト・レジスタには、内蔵のデータ・レジスタまたはコントロール・レジスタからのデータが格納され
ます。データ・ワード/コントロール・ワード情報が SCLK の立ち下がりエッジで、DOUT/RDYピンに送ら
れ、SCLK の立ち上がりエッジで有効になります。 CSがハイ・レベルのとき、DOUT/RDY出力はトライ・
ステートになります。CS がロー・レベルで、レジスタの内容が読み出されていないとき、DOUT/RDY、デ
ータ・レディ・ピンとして機能し、変換の完了をロー・レベルで示します。変換後、もしデータが読み出
されなかった場合、このピンは次のデータ更新の直前にハイ・レベルになり、次の更新が完了するまでハ
イ・レベルを維持します。DOUT/RDYの立ち下がりエッジは、プロセッサに対する割り込みとして使わ
れ、有効なデータが準備できていることを示します。
1
Description
アナログ入力 16：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
10 / 64
AD7173-8
データシート
Pin
No.
15
Mnemonic
DIN
Type
DI
16
SCLK
DI
シリアル・クロック入力：このシリアル・クロック入力は、デバイスとの双方向データ転送の同期用で
す。SCLK にはシュミット・トリガ入力が内蔵されているため、光アイソレーション・アプリケーション
のインターフェースにも適応しています。
17
CS
DI
チップ・セレクト入力：アクティブ・ローのロジック入力。このチップへのアクセスを指定するときに使
います。CSは、シリアル・バス上に複数のデバイスが存在し、システムが特定のデバイスを選択するとき
に使います。 CS がロー・レベルになると、デバイスとの通信を CLK、DIN、DOUT を使った 3 線で行える
ようになります。 CS がハイ・レベルのとき、DOUT/RDY 出力はトライ・ステートになります。
18
ERROR
DI/O
1
Description
デバイスの入力シフト・レジスタに対するシリアル・データ入力：このシフト・レジスタ内のデータは、
デバイス内のコントロール・レジスタに転送されます。該当するレジスタは、コミュニケーション・レジ
スタのレジスタ・アドレス（RA）ビットにより指定されます。データは、SCLK の立ち上がりエッジに同
期して入力されます。
このピンは、以下の三つのモードの内、どれか 1 つを選択して使う事ができます。
アクティブ・ローのエラー入力モード：このモードでは、入力はステータス・レジスタの ADC_ERROR に
反映されます。
アクティブ・ローのオープン・ドレイン・エラー出力モード：ステータス・レジスタのエラー・ビットの
データが、ERRORピンに反映されます。複数デバイスの ERROR ピンは、共通のプルアップ抵抗で接続
することが可能です。したがって、どのデバイスでエラーが起きても、そのエラーを検知できます。
汎用出力モード：このピンのステータスは、GPIOCON レジスタの ERR_DAT ビットによって制御されま
す。このピンは、GPIO1 と GPIO2 ピンで使われている AVDD1 と AVSS とは違って、IOVDD と DGND 間
の電圧）を基準としています。この場合、 ERRORピンは、アクティブ・プルアップです。
19
SYNC
DI
同期入力：複数の AD7173-8 を使う場合、デジタル・フィルタとアナログ変調器との同期を可能にしま
す。
20
IOVDD
P
デジタル I/O 電源電圧：IOVDD の電圧範囲は、2 V から 5 V です。IOVDD は、AVDD1 と AVDD2 から独立
しています。例えば、AVDD1 または AVDD2 に 5V を与えた状態で、IOVDD に 3.3 V を与えて動作させる
ことができます。 その逆も可能です。もし AVSS に−2.5V を与えた場合、IOVDD に与える電圧は 3.6V を
超えてはいけません。
21
DGND
P
デジタル・グラウンド。
22
REGCAP
AO
デジタル LDO レギュレータ出力：このピンはデカップリング専用です。このピンを 1μF のコンデンサを
使って、DGND へデカップリングしてください。
23
GPIO0
DI/O
汎用入出力：このピンにおけるロジック入力/出力レベルは、AVDD1 と AVSS 電源を基準としています。
24
GPIO1
DI/O
汎用入出力：このピンにおけるロジック入力/出力レベルは、AVDD1 と AVSS 電源を基準としています。
25
GPO2
DO
このピンにおけるロジック出力レベルは、AVDD1 と AVSS 電源を基準としています。
26
AIN4
AI
アナログ入力 4：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
27
AIN5
AI
アナログ入力 5：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
28
AIN6
AI
アナログ入力 6：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
29
AIN7
AI
アナログ入力 7：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
30
AIN8
AI
アナログ入力 8：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
31
AIN9
AI
アナログ入力 9：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
32
AIN10
AI
アナログ入力 10：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
33
AIN11
AI
アナログ入力 11：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
34
AIN12
AI
アナログ入力 12：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
35
AIN13
AI
アナログ入力 13：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
36
AIN14
AI
アナログ入力 14：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
37
AIN15
AI
アナログ入力 15：クロス・ポイント・マルチプレクサ経由で ADC に接続します。
38
GPO3
DO
汎用出力：このピンにおけるロジック出力レベルは、AVDD1 と AVSS 電源を基準としています。
39
REF-
AI
リファレンス 1 入力の負側入力ピン：REF−への入力電圧範囲は AVSS から AVDD1−1V です。リファレン
ス 1 は、セットアップ構成レジスタの REFSEL ビットを介して設定できます。
40
REF+
AI
リファレンス 1 入力の正側入力ピン：外部リファレンス電圧は、REF+ と REF−に与えて下さい。REF+へ
の入力電圧範囲は AVDD1 から AVSS+1V です。リファレンス 1 は、セットアップ・レジスタの REFSEL
ビットを介して設定できます。
EP
P
露出金属パッド：露出パッド（パドル）は、パッケージに対する機械的強度を持たせ、放熱を行うためこ
のパドルを、背面に備えた PCB 上に設けられている同様のパターン上に、必ずはんだ付けしてください。
露出パッドは、PCB を介して必ず 、AVSS に接続してください。
1
AI =アナログ入力、AO =アナログ出力、DI =デジタル入力、DO =デジタル出力、DIO =デジタル入力/出力、P =電源
11 / 64
AD7173-8
データシート
代表的な性能特性
特に指定のない限り、AVDD1 = 5 V, AVDD2 = 5 V, IOVDD = 3.3V.
8388539
700
600
500
ADC CODE
OCCURRENCE
8388538
400
300
8388537
200
0
100
200
300
400
500
600
700
800
900
1000
SAMPLE
0
11773-005
8388536
8388536
8388537
8388538
ADC CODE
8388539
11773-008
100
図 8.ノイズ分布ヒストグラム
(出力データ・レート = 1.25 SPS, アナログ入力バッファ・ディ
スエーブル)
図 5.ノイズ
(出力データ・レート = 1.25 SPS、アナログ入力バッファ・ディ
スエーブル）
600
8388551
500
ADC CODE
OCCURRENCE
8388550
400
300
200
8388549
0
100
200
300
400
500
600
700
800
900
1000
SAMPLE
0
11773-006
8388548
8388548
8388549
8388550
8388551
ADC CODE
11773-009
100
図 9.ノイズ分布ヒストグラム
(出力データ・レート = 1.25 SPS, アナログ入力バッファ・イネ
ーブル)
図 6.ノイズ
(出力データ・レート = 1.25 SPS、アナログ入力バッファ・イネ
ーブル）
60
8388580
8388570
50
8388560
40
OCCURRENCE
ADC CODE
8388550
8388540
8388530
8388520
30
20
8388510
10
8388500
200
300
400
500
SAMPLE
600
700
800
900
1000
0
ADC CODE
図 7.ノイズ
(出力データ・レート = = 10 kSPS、アナログ入力バッファ・デ
ィスエーブル)
11773-010
100
8388499
8388502
8388505
8388508
8388511
8388514
8388517
8388520
8388523
8388526
8388529
8388532
8388535
8388538
8388541
8388544
8388547
8388550
8388553
8388556
8388559
8388562
8388565
8388568
8388571
8388574
0
11773-007
8388490
図 10.ノイズ分布ヒストグラム
(出力データ・レート = 10 kSPS, アナログ入力バッファ・ディス
エーブル)
12 / 64
AD7173-8
データシート
8388610
50
8388600
45
8388590
40
8388580
35
OCCURRENCE
ADC CODE
8388570
8388560
8388550
8388540
30
25
20
15
8388530
10
8388520
5
8388510
300
400
500
600
700
800
900
1000
SAMPLE NUMBER
0
ADC CODE
図 14.ノイズ分布ヒストグラム
(出力データ・レート = 10 kSPS, アナログ入力バッファ・イネー
ブル)
8388580
45
8388570
40
8388560
35
8388550
30
OCCURRENCE
ADC CODE
図 11.ノイズ
(出力データ・レート = 10 kSPS、アナログ入力バッファ・イネ
ーブル)
8388540
8388530
8388520
25
20
15
8388510
10
8388500
5
100
200
300
400
500
600
700
800
900
1000
SAMPLE NUMBER
0
8388497
8388500
8388503
8388506
8388509
8388512
8388515
8388518
8388521
8388524
8388527
8388530
8388533
8388536
8388539
8388542
8388545
8388548
8388551
8388554
8388557
8388560
8388563
8388566
8388569
8388572
8388575
0
11773-012
8388490
11773-014
200
ADC CODE
図 12. ノイズ
(出力データ・レート = = 31.25 kSPS、アナログ入力バッファ・
ディスエーブル)
11773-015
100
8388506
8388510
8388514
8388518
8388522
8388526
8388530
8388534
8388538
8388542
8388546
8388550
8388554
8388558
8388562
8388566
8388570
8388574
8388578
8388582
8388586
8388590
8388594
8388598
0
11773-011
8388500
図 15.ノイズ分布ヒストグラム
(出力データ・レート = = 31.25 kSPS、アナログ入力バッファ・
ディスエーブル)
8388620
40
8388600
35
30
OCCURRENCE
8388560
8388540
8388520
25
20
15
10
8388500
5
100
200
300
400
500
600
SAMPLE NUMBER
700
800
900
1000
0
8388494
8388499
8388504
8388509
8388514
8388519
8388524
8388529
8388534
8388539
8388544
8388549
8388554
8388559
8388564
8388569
8388574
8388579
8388584
8388589
8388594
8388599
8388604
8388609
0
11773-013
8388480
ADC CODE
図 13. ノイズ
(出力データ・レート = = 31.25 kSPS、アナログ入力バッファ・
ディスエーブル)
11773-016
ADC CODE
8388580
図 16.ノイズ分布ヒストグラム
(出力データ・レート = 31.25 kSPS、アナログ入力バッファ・イ
ネーブル)
13 / 64
AD7173-8
データシート
0
14
–20
12
–40
AMPLITUDE (dB)
–60
8
6
BUFFER ON, DEVICE 1
BUFFER OFF, DEVICE 1
BUFFER ON, DEVICE 2
BUFFER OFF, DEVICE 2
BUFFER ON, DEVICE 3
BUFFER OFF, DEVICE 3
2
1
2
3
4
–180
5
–200
0
1.0
0.5
1.5
2.0
2.5
3.0
3.5
FREQUENCY (kHz)
4.0
4.5
5.0
図 20.ADC 出力の FFT; 1 kHz 入力トーン -6 dBFS 入力を FFT
(出力データ・レート = 10 kSPS、外部リファレンス電圧、
外部クロック、バッファ・イネーブル)
図 17.コモン・モード入力電圧 対 RMS ノイズ
20
0
18
–20
–40
14
–60
12
10
8
–80
–100
–120
6
–140
4
–160
2
–180
2
1
0
FREQUENCY (MHz)
–200
0
0
–20
–40
–40
–60
–60
AMPLITUDE (dB)
0
–80
–100
–120
–160
–180
–180
4.0
4.5
5.0
14
–200
11773-019
2.0
2.5
3.0
3.5
FREQUENCY (kHz)
12
–120
–140
1.5
10
–100
–160
1.0
8
–80
–140
0.5
6
図 21.ADC 出力の FFT; 1 kHz 入力トーン −0.5 dBFS 入力を FFT
(出力データ・レート = 31.25 kSPS、外部リファレンス電圧、
外部クロック、バッファ・イネーブル)
–20
0
4
FREQUENCY (kHz)
図 18.マスター・クロック周波数 対 RMS ノイズ
(出力データ・レート = 31.25 kSPS, アナログ入力バッファ・イネ
ーブル)
–200
2
0
2
4
6
8
10
FREQUENCY (kHz)
図 19.ADC 出力の FFT; 1 kHz 入力トーン −0.5 dBFS 入力を FFT
(出力データ・レート = 10 kSPS、外部リファレンス電圧、
外部クロック、バッファ・イネーブル)
12
14
11773-022
0
11773-021
AMPLITUDE (dB)
16
11773-018
RMS NOISE (µV)
–120
–160
VCM (V)
AMPLITUDE (dB)
–100
–140
0
0
–80
11773-020
4
11773-017
RMS NOISE (µV)
10
図 22.ADC 出力の FFT; 1 kHz 入力トーン -6 dBFS 入力を FFT
(出力データ・レート = 31.25 kSPS、外部リファレンス電圧、
外部クロック、バッファ・イネーブル)
14 / 64
AD7173-8
データシート
1.0
0
UNIT 1 BUFFERS OFF
UNIT 1 BUFFERS ON
UNIT 2 BUFFERS OFF
UNIT 2 BUFFERS ON
UNIT 3 BUFFERS OFF
UNIT 3 BUFFERS ON
–20
0.5
–40
REJECTION (dB)
ERROR (%)
FROM POWER-DOWN
0
FROM STANDBY – REFERENCE OFF
–60
–80
–100
–0.5
0.0001
0.001
0.01
0.1
TIME (Seconds)
–140
11773-023
–1.0
0.00001
0
50k
150k
100k
200k
FREQUENCY (Hz)
図 23.内蔵リファレンス電圧のセトリング時間
11773-026
–120
図 26.周波数 対 コモン・モード除去比
(出力データ・レート = 31.25 kSPS)
0.10
0
–20
UNIT
UNIT
UNIT
UNIT
0.05
REJECTION (dB)
ERROR (%)
–40
0
1 BUFFERS OFF
1 BUFFERS ON
2 BUFFERS OFF
2 BUFFERS ON
–60
–80
–100
–0.05
0
10
30
20
40
50
TIME (Seconds)
–140
1
–105
UNIT 1 BUFFERS OFF
UNIT 1 BUFFERS ON
UNIT 2 BUFFERS ON
UNIT 3 BUFFERS ON
–120
–125
–130
–135
–140
30
40
50
60
FREQUENCY (Hz)
70
11773-025
REJECTION (dB)
–115
20
1k
10k
100k
図 27.周波数 対 電源変動除去比
–100
10
100
FREQUENCY (Hz)
図 24.内蔵リファレンス電圧のセトリング時間（長時間）
–110
10
図 25. 周波数 対 コモン・モード除去比(10 Hz to 70 Hz)
(20 SPS 強化フィルタ)
15 / 64
1M
10M
11773-027
–0.10
11773-024
–120
AD7173-8
データシート
6
10
9
INL ERROR (ppm)
8
4
3
2
0
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
6
5
4
2
1
5.0
REFERENCE VOLTAGE (V)
0
–40 –30 –20 –10
0
70 80
10 20 30 40 50 60
90 100
TEMPERATURE (°C)
図 28.リファレンス電圧 対 積分非直線性 (INL) 誤差
(差動入力、外部 リファレンス)
11773-031
1
7
3
BUFFER ON, DEVICE 1
BUFFER OFF, DEVICE 1
BUFFER ON, DEVICE 2
BUFFER OFF, DEVICE 2
BUFFER ON, DEVICE 3
BUFFER OFF, DEVICE 3
11773-028
INL ERROR (ppm)
5
図 31. 周囲温度 対 積分非直線性 (INL)
(差動入力 VREF = 2.5 V 外部リファレンス電圧)
30
16.02
16.00
15.98
20
FREQUENCY (Hz)
OCCURRENCE
25
15
10
15.96
15.94
15.92
15.90
DEVICE 1
DEVICE 2
DEVICE 3
15.88
15.86
5
1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0
INL ERROR (ppm)
15.82
–40
11773-029
0
–20
0
20
40
60
80
100
TEMPERATURE (°C)
図 29.積分非直線性 (INL) 分布ヒストグラム
(差動入力 VREF = 2.5 V 外部リファレンス)
11773-032
15.84
図 32.周囲温度 対 内部発振器周波数
2.5010
25
2.5008
2.5006
REFERENCE VOLTAGE (V)
15
10
2.5004
2.5002
2.5000
2.4998
DEVICE 1
DEVICE 2
DEVICE 3
2.4996
2.4994
5
2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0 5.2
INL ERROR (ppm)
2.4990
–40
–20
0
20
40
60
80
TEMPERATURE (°C)
図 30.積分非直線性 (INL) 分布ヒストグラム
(差動入力 VREF = 5 V 外部リファレンス)
図 33.周囲温度 対 内部リファレンス電圧
16 / 64
100
11773-033
2.4992
0
11773-030
OCCURRENCE
20
AD7173-8
データシート
16
9
14
8
7
OCCURRENCE
OCCURRENCE
12
10
8
6
6
5
4
3
4
0
–48 –46 –44 –42 –40 –38 –36 –34 –32 –30 –28 –26 –24 –22 –20 –18
VOLTAGE (µV)
0
–0.08
–0.06
–0.04
–0.02
0
0.02
0.04
0.06
0.08
0.10
0.12
0.14
0.16
0.18
0.20
0.22
0.24
0.26
0.28
0.30
0.32
0.34
0.36
0.38
0.40
11773-034
1
GAIN ERROR DRIFT (ppm/°C)
図 34.オフセット・エラー分布ヒストグラム
（内部ショート）
11773-037
2
2
図 37.ゲイン・エラー・ドリフト分布ヒストグラム
6
7
6
5
CURRENT (mA)
4
3
4
3
DEVICE 1
DEVICE 2
DEVICE 3
2
2
1
1
300
350
400
450
OFFSET DRIFT (nV/°C)
0
–40 –30 –20 –10
11773-035
0
250
0
10 20 30 40 50 60 70 80 90 100
TEMPERATURE (°C)
図 35.オフセット・エラー分布ヒストグラム
（内部ショート）
11773-038
OCCURRENCE
5
図 38.周囲温度 対 消費電流
(連続変換モード、バッファ・イネーブル、
（内部リファレンス電圧、内部クロック)
35
5.0
4.5
30
4.0
CURRENT (µA)
3.5
20
15
10
3.0
2.5
2.0
DEVICE 1
DEVICE 2
DEVICE 3
1.5
1.0
5
3.0
11773-036
2.8
2.6
2.4
2.2
2.0
1.8
1.6
1.4
1.2
1.0
0.8
0.6
0.4
0.2
–0.2
–0.6
–1.0
–1.4
GAIN ERROR (ppm)
0
–40 –30 –20 –10
0
10 20 30 40 50 60 70 80 90 100
TEMPERATURE (°C)
図 36.ゲイン・エラー分布ヒストグラム
図 39.周囲温度 対 消費電流
(パワーダウン・モード)
17 / 64
11773-039
0.5
0
–1.8
OCCURRENCE
25
AD7173-8
データシート
ノイズ特性と分解能
表 6 に、AD7173-8 の、各種出力レートやフィルタの組み合わ
せによる、rms ノイズ、ピーク-to-ピーク・ノイズ、実効分解
能、そして、 ノイズ・フリー（ピーク-to-ピーク) 分解能 を示
します。ここに示した値は、バイポーラ入力とした時の値で、
5V の外部リファレンス電圧源を用いました。
これらの値は代表値であり、ADC の単一チャンネルの差動入
力端子に 0V を入力して、連続変換しているときに得られた
値です。ピーク to ピーク分解能は、ピーク to ピーク・ノイズ
を基に計算された値であることに注意をして下さい。このピ
ーク to ピーク分解能は、コード・フリッカが生じない分解能
を示します。最高速レートで sinc3 フィルタを使うと、ノイズ
は量子化誤差で制限されます。この制限は、そのレートにお
けるノイズ性能を劣化させ、24 ビット、ノー・ミッシング・
コードを実現できません。
表 6RMS ノイズとピーク to ピーク分解能 対 出力データ・レート （デフォルトは sinc5 + sinc1 フィルタ使用） 1
Output Data Rate (SPS)
31,250
5208
1007
381
100.5
20.01
5
1.25
1
Sinc5 + Sinc1 Filter (Default)
Peak-to-Peak
Effective Resolution Bits)
Noise (µV rms)
20.2
67
21.1
30
22.2
15
22.9
8.9
23.8
5.1
24
1.7
24
0.75
24
0.32
Noise (µV rms)
8.0
4.5
2.2
1.3
0.71
0.32
0.15
0.07
Peak-to-Peak
Resolution (Bits)
17.5
18.3
19.3
20.1
21
22.2
23.4
24
選択されたレートのみ：1000 サンプル
表 7.RMS ノイズとピーク to ピーク分解能
対
出力データ・レート （sinc3 フィルタ使用） 1
Sinc3 Filter
Output Data Rate (SPS)
31,250
5208
1008
400.6
100.5
20.01
5
1.25
1
RMS Noise (µV rms)
210
3.6
1.5
1
0.55
0.25
0.11
0.07
Effective Resolution (Bits)
31,250
5208
1008
400.6
100.5
20.01
5
1.25
選択されたレートのみ：1000 サンプル
18 / 64
RMS Noise (µV rms)
210
3.6
1.5
1
0.55
0.25
0.11
0.07
Peak-to-Peak
Resolution (Bits)
31,250
5208
1008
400.6
100.5
20.01
5
1.25
AD7173-8
データシート
評価開始にあたって
AD7173-8 は、高速セトリング、高分解能、さらにマルチプレ
クス機能を持った ADC で、それらの機能を高次元で組み合わ
せて構成することが可能です。
•
•
8 本の完全差動または 16 本のシングルエンド入力。
クロス・ポイント・マルチプレクサを装備しており、
AD 変換したい信号ペアとして、いずれのアナログ入力
ピンの組み合わせも可能。これらの信号は入力バッファ
を経由したうえで、AD 変調器の正（非反転）もしくは
負（反転）入力へと接続されます。
ADC 入力は、完全差動入力として動作させるか、シング
ルエンド入力として動作させるかの選択が可能。
チャンネル毎に柔軟な動作設定が可能で、最大 8 つの異
なったセットアップを定義できます。個別のセットアッ
プを、チャンネルごとに割り当てることもできます。そ
れぞれのセットアップは、以下のような機能を設定する
ことができます。
•
sinc5 + sinc1 フィルタ使用時の出力データ・レート
•
オフセット/ゲイン誤差補正
•
リファレンス電圧源の選択（内部もしくは外部）
•
アナログ入力とリファレンス電圧入力に対するバッ
ファのイネーブル
•
デジタル出力のコード選択
AD7173-8 は、アナログおよびデジタル回路用に、それぞれ個
別のリニア・レギュレータを内蔵しています。アナログ LDO
は、AVDD2 から安定な 1.8V を作り、その電圧を ADC コアに
供給します。電源接続を簡易化するため、AVDD1 と AVDD2
とを共通接続することもできます。システム内に 2V（最少）
から 5.5V（最大）のクリーンな電圧レールがあれば、電力消
費を抑えるため、この電源レールを AVDD2 入力 I に接続する
という選択も考えられます。
16MHz
CX2
CX1
SEE ANALOG INPUT SECTION FOR FURTHER DETAILS
OPTIONAL EXTERNAL
CRYSTAL CIRCUITRY
CAPACITORS
XTAL1 12
AIN0/REF2–
2
XTAL2/CLKIO 13
DOUT/RDY 14
DOUT/RDY
AIN1/REF2+
3
DIN
DIN 15
36
CS
37
AIN15
1
AIN16
SCLK
SCLK 16
AIN14
CLKIN
OPTIONAL
EXTERNAL
CLOCK
INPUT
CS
17
AD7173-8
IOVDD
IOVDD 20
0.1µF
DGND 21
VIN
1
2
4.7µF
VIN
3
REGCAPD 22
NC 7
0.1µF
1µF
0.1µF
ADR44xBRZ
4
GND
5
VOUT 6
8
AVDD1
AVDD1 9
0.1µF
4.7µF
40
REF+
39
REF–
0.1µF
AVDD2
0.1µF
AVDD2 10
0.1µF
REGCAPA 7
AVSS
8
図 40.代表的な接続図
19 / 64
0.1µF
1µF
11773-040
•
•
AD7173-8 は、は、高精度・低ドリフト (3.5 ppm/℃)の 2.5 V バ
ンド・ギャップ・リファレンス電源を内蔵しています。この
リファレンス電源を ADC の変換の基準として用いることがで
きるので、外部部品の削減ができます。内蔵リファレンス電
源をイネーブルにすると、REFOUT ピンからその電圧が出力
され、外部回路に対する低ノイズ・バイアス電圧源として用
いることができます。REFOUT を使う一例として、シングル
エンド入力／差動出力を持つアンプの入力コモン・モード信
号として使うことが挙げられます。
AD7173-8
データシート
デジタル IOVDD 用のリニア・レギュレータは、同様の機能
を持ちます。すなわち、IOVDD ピンに接続された入力電圧を
1.8V にレギュレーションし、AD7173-8 内部のデジタル・フ
ィルタに供給します。シリアル・インターフェース信号は、
常に IOVDD ピンに供給されている電圧で動作します。これ
は IOVDD ピンに 3.3V が供給されている場合、インターフェ
ース・ロジック入出力は、この電圧レベルで動作するという
ことです。AD7173-8 は、高分解能・高精度が要求される、幅
広いアプリケーションで使うことができます。いくつかの想
定シナリオを以下に示します。
•
•
•
•
AVDD2 は、内部電圧レギュレータへの入力です。簡易的に、
AVDD2 と AVDD1 とを接続することも出来ます。一方で、シ
ステム内で別電源が利用できるなら、2V から 5.5V の電圧を
与えることもできます。ユニポーラ入力構成時、IOVDD は
2V から 5.5 V です。
正負分離電源動作 (AVSS ≠ DGND)
AD7173-8 は、AVSS を負電源に設定して動作する能力を持っ
ています。負電源で動作させると、真のバイポーラ入力が可
能になります。これにより、0V を中心とした信号を完全差動
で入力することができ、外部のレベル・シフト回路が不要に
なります。例えば、5V 電圧差の分離電源を使う時、AVDD1 =
2.5 V、AVSS = −2.5 V に設定できます。このような使い方を
するときでも、AD7173-8 は、内部で信号のレベル・シフトを
行い、デジタル出力を DGND（通常 0V）と IOVDD とで動作
させることができます。
内部マルチプレクサを使ったアナログ入力の高速スキャ
ニング。
外部マルチプレクサを使ったアナログ入力の高速スキャ
ニング。
低速で高分解能なデータが必要なマルチ・チャンネル、
もしくはチャンネル毎に ADC が必要なアプリケーショ
ン。
チャンネル毎にシングル ADC を必要とする場合：高
速・低レイテンシ出力特性を実現しているので、外部の
マイクロコントローラーや、DSP、FPGA で設計された
特定アプリケーション用のフィルタを使うことも可能。
AVDD1 と AVSS を分離電源で使う時、必ず絶対最大定格を考
慮することを忘れないでください(詳細は、絶対最大定格 のセ
クション参照)このデバイスの絶対最大定格内を超えないよう、
IOVDD は 3.6V 以下になっているか注意してください。
デジタル通信
電源
AD7173-8 は、3 線もしくは 4 線の SPI インターフェースを持
ち、それらは、QSPI、MICROWIRE、DSP と互換性がありま
す.このインターフェースは、 SPI モード 3 で動作し、CSはロ
ー・レベルに接続したままでも動作します。SPI モード 3 では、
SCLK はアイドル・ハイで、SCLK の立下りエッジが起動エッ
ジ、立ち上がりエッジがサンプル・エッジです。すなわち、
データは立下りの起動エッジに同期して出力され、立ち上が
りのサンプル・エッジに同期して入力されます。
AD7173-8 は 3.3V、5V 電源のどちらかで動作します。このデ
バイスは、3 つの独立した電源ピンを持っています。これら
は、AVDD1、AVDD2、そして IOVDD です。
•
•
A
AVDD1 と AVDD2 は AVSS を基準とします。
AVDD2 は、ADC へ電源を供給する内部レギュレータを
駆動しています。
簡単のため、AVDD1 と AVDD2 とを接続することもでき
ます。
IOVDD は DGND を基準とします。この電源は、SPI イン
ターフェースのロジック・レベルを規定し、デジタル処
理を行うための内部レギュレータを駆動します。
DRIVE EDGE
SAMPLE EDGE
11773-041
•
•
E
単電源動作(AVSS = DGND)
AD7173-8 が、AVDD1 に接続され、単電源で動作していると
き、この電圧は、3.3V もしくは 5V である必要があります。
この構成では、AVSS と DGND を短絡したうえで、一枚のグ
ラウンド・プレーンに接続します。この設定で、完全差動入
力を実現するには、入力コモン・モード電圧をシフトするた
め、外部にレベル・シフト回路が必要です。
図 41.SPI モード 3 の SCLK エッジ
20 / 64
AD7173-8
データシート
ADC のレジスタ・マップへのアクセス
コミュニケーション・レジスタは、ADC 内全てのレジスタ・
マップへのアクセスを制御しています。このレジスタは、8
ビットの書き込み専用レジスタです。パワーアップ時もしく
はリセットの直後、デジタル・インターフェースはデフォル
ト状態になります。これはコミュニケーション・レジスタに
対して書き込み待ちの状態です。従って全ての通信は、コミ
ュニケーション・レジスタへのデータ書き込みによって開始
されます。
8-BIT COMMAND
8 BITS, 16 BITS,
OR 24 BITS OF DATA
CMD
DATA
CS
DIN
11773-042
SCLK
コミュニケーション・レジスタへのデータ書き込みによって、
どのレジスタへのアクセスが行われるかが決まり、さらに次
の動作が指定されたレジスタへの書き込みなのか、読み出し
なのかも決まります。このレジスタのアドレス・ビット
(RA[5:0])の値で、どのレジスタに対して、データの読み書き
を行うかが決まります。
図 42.レジスタへの書き込み
(レジスタ・アドレスへ 8 ビットコマンドを送ると、それに続い
て 8、16 もしくは 24 ビットのデータを書き込む。
データ長は選択されたレジスタによって変化する）
選択されたレジスタへの読み出し動作または書込み動作が完
了すると、インターフェースはデフォルト状態、すなわち、
コミュニケーション・レジスタに対する書込み動作待ちの状
態に戻ります。インターフェースの同期が失われた場合は、
DIN をハイ・レベルにして、少なくともシリアル・クロックの
64 サイクルの間書き込み動作を行わせると、 ADC はレジスタ
の内容を含むすべての設定をリセットしてデフォルト状態に
戻ります。あるいは、CS をデジタル・インターフェースと共
に使用し、CSをハイ・レベルにする事で、デジタル・インタ
ーフェースがリセットされ、その時の全ての動作がアボート
されます。
8-BIT COMMAND
8 BITS, 16 BITS,
24 BITS, OR
32 BITS OUTPUT
CS
E
A
A
CMD
DIN
A
DOUT/RDY
図 42 と図 43 はそれぞれ、書き込み動作と読み出し動作の例
を示していますが、最初に 8 ビット・コマンドをコミュニケ
ーション・ レジスタに書き込み、それに続いて指定したレジ
スタのデータの読み書きを行っている様子を示しています。
DATA
SCLK
ID レジスタの読み出しは、このデバイスが正しい通信を行って
いるかを確認するための推奨される方法です。ID レジスタは読
み出し専用のレジスタで、AD7173-8 は、0x30DX という固有値
を持っています。コミュニケーション・レジスタと ID レジス
タの詳細は表 8 と表 9 を参照して下さい。
11773-043
A
E
図 43.レジスタからの読み出し
(レジスタ・アドレスへ 8 ビットコマンドを送ると、それに続い
て 8、16 もしくは 24 ビットのデータを読みだす。
データ長は選択されたレジスタによって変化する）
表 8.コミュニケーション・レジスタ・ビット・マップ
Reg
0x00
Name
COMMS
Bits
[7:0]
Bit 7
WEN
Bit 6
R/W
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
RA
Reset
0x00
Reg
W
表 9.ID レジスタ・ビット・マップ
Reg
0x07
Name
ID
Bits
[15:8]
[7:0]
1
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
INSEL[15:8]
INSEL[7:0]
X = don’t care.
21 / 64
Bit 2
Bit 1
Bit 0
Reset
0x30DX
1
Reg
R
AD7173-8
データシート
構成概要
チャンネル構成
パワー・オン、もしくはリセット後の AD7173-8 のデフォルト
状態を以下に示します：
•
•
•
チャンネル設定：CH0 をイネーブル。AIN0 を正側入力
に選択して AIN1 を負側入力に選択する。Setup0 を選択。
セットアップの設定：入力バッファをディスエーブ。外
部リファレンス電圧もディスエーブル。
ADC 動作モード：連続変換モード、内部発振器、シング
ル・サイクル設定がそれぞれイネーブル。
インターフェース・モード：CRC がディスエーブル、デ
ータとステータス出力もディスエーブル。
いくつかの重要なレジスタ・オプションのみを示しました。
このリストは一例であることに留意してください。全てのレ
ジスタ情報に関しては、レジスタの詳細セクションを参照し
て下さい。
チャンネル・レジスタ
チャンネル・レジスタは、17 個のアナログ入力ピン（AIN0
から AIN16）のうち、どのピンを正アナログ入力とするのか、
負アナログ入力とするのか、を決める場合に使用します。 こ
のレジスタには、チャンネルのイネーブル/ディスエーブル・
ビットとセットアップ選択ビットも格納されており、 これら
は、指定されたチャンネルに対して、8 個の有効なセットア
ップの内、1 つを選ぶ場合に使われます。
図 44 に、ADC 動作の設定を変更するときの推奨フローの概
要を示します。このフローは 3 つのブロックに分けられます:
•
•
•
AD7173-8 は、16 個の独立した入力チャンネルと、8 個の独立
したセットアップを持っています。どのチャンネルのアナロ
グ入力端子も、一組の入力端子として選択できます。同様に
どのチャンネルも 8 個のセットアップを自由に選択すること
ができます。すなわち、チャンネル構成に関しては、完全な
柔軟性を備えています。 8 個の差動入力としてチャンネルを
構成した場合では、それぞれのチャンネル専用のセットアッ
プを持たせることもできます。
チャンネルの構成（ 図 44 の Box A 参照)
セットアップの構成(図 44 の Box B 参照)
ADC モードとインターフェース・モードの構成(図 44 の
Box C 参照)
AD7173-8 の 1 つ以上のチャンネルがイネーブル状態で動作し
ているとき、 チャンセル・シーケンサは、チャンネル 0 から
チャンネル 15 のイネーブル・ルチャンネルをシーケンシャル
な順番で AD 変換を循環させます。もしチャンネルがディス
エーブルであれば、この動作はシーケンサによってスキップ
されます。チャンネル 0 のチャンネル・レジスタの詳細を表
10 に示します。
A
CHANNEL CONFIGURATION
SELECT POSITIVE AND NEGATIVE INPUT FOR EACH ADC CHANNEL
SELECT ONE OF 8 SETUPS FOR ADC CHANNEL
B
SETUP CONFIGURATION
8 POSSIBLE ADC SETUPS
SELECT FILTER ORDER, OUTPUT DATA RATE, AND MORE
C
ADC MODE AND INTERFACE MODE CONFIGURATION
SELECT ADC OPERATING MODE, CLOCK SOURCE,
ENABLE CRC, DATA + STATUS, AND MORE
11773-044
•
図 44.推奨する ADC 構成時のフロー
表 10.チャンネル 0 レジスタ・ビット・マップ
Reg Name
0x10 CH0
Bits Bit 7
Bit 6
Bit 5
Bit 4
[15:8] CH_EN0
SETUP_SEL[2:0]
[7:0]
AINPOS0[2:0]
22 / 64
Bit 3
Bit 2
Bit 1
Bit 0
RESERVED
AINPOS0[4:3]
AINNEG0
Reset RW
0x8001 RW
AD7173-8
データシート
ADC セットアップ
アットアップ・レジスタ
AD7173-8 は 8 つの独立したセットアップを持ち、各セットア
ップは以下の 4 つのレジスタから構成されています。
セットアップ・レジスタは、ADC の出力コーディングを、バイ
ポーラかユニポーラかを選択するためのレジスタです。 バイ
ポーラ・モードでは、ADC は負の差動入力電圧にも対応し、
出力コーディングはオフセット・バイナリになります。ユニポ
ーラ・モードでは、 ADC が正の差動（入力）電圧にのみ対応
し、そのコーディングは、ストレート・バイナリです。 どちら
の場合も、入力電圧は電源である AVDD1 と AVSS との電圧内
でなければなりません。 また、リファレンス電圧源を、このレ
ジスタを使って選択する事もできます。リファレンス電圧源の
選択は、4 つのオプションが用意されています。それらは、内
部の 2.5V リファレンス電源、REF＋ピンと REF- ピンとの間に
接続する外部リファレンス電源、AIN0/REF2−と AIN1/REF2+に
接続する外部リファレンス電源、そして AVDD1 – AVSS 電源間
電圧です。アナログ入力バッファとリファレンス電圧入力バッ
ファに関する設定は、このレジスタを使ってイネーブルにする
ことができます。
•
•
•
•
アットアップ構成レジスタ
フィルタ構成レジスタ
オフセット・レジスタ
ゲイン・レジスタ
例えば、Setup 0 は、セットアップ構成レジスタ 0、フィルタ
構成レジスタ 0、オフセット・レジスタ 0、そしてゲイン・レ
ジスタ 0 から構成されています。図 45 は、これらのレジスタ
のグループを示しています。このセットアップは、チャンネ
ル構成セクションで詳細に述べられているチャンネル・レジ
スタから設定することが可能です。これにより、8 個の個別
セットアップを各チャンネルに割り当てることが可能になり
ます。表 11 から 表 14 は Setup 0 と関連する 4 つのレジスタを
示しています。また、Setup1 から Setup7 までは、Setup0 と全
く同じ構造です。
フィルタ設定レジスタ
フィルタ設定レジスタは、ADC モジュレータの出力に、どの
デジタル・フィルタを使うかを設定します。フィルタの次数
と出力データ・レートの選択は、このレジスタ内のビットを
設定することで行います。詳細については、デジタル・フィ
ルタのセクションを参照して下さい。
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SETUPCON4 0x24
FILTCON4 0x2C
GAIN4
0x3C
OFFSET4 0x34
SETUPCON5 0x25
FILTCON5 0x2D
GAIN5
0x3D
OFFSET5 0x35
SETUPCON6 0x26
FILTCON6 0x2E
GAIN6
0x3E
OFFSET6 0x36
SETUPCON7 0x27
FILTCON7 0x2F
GAIN7
0x3F
AIN BUFFERS
REF BUFFERS
BURNOUT
REFERENCE SOURCE
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
SINC5 + SINC1
SINC3
SINC3 MAP
ENHANCED 50/60
GAIN CORRECTION
OPTIONALLY
PROGRAMMED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
OFFSET7 0x37
OFFSET CORRECTION
OPTIONALLY PROGRAMMED
PER SETUP AS REQUIRED
11773-045
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
図 45ADC セットアップのレジスタ・グループ
表 11.セットアップ 0 のレジスタ・ビット・マップ
Reg
Name
0x20
SETUPCON0 [15:8]
Bits
Bit 7
Bit 6
Bit 5
RESERVED
Bit 4
Bit 3
BI_UNIPOLAR0
Bit 2
Bit 1
REF_BUF 0[1:0]
Bit 0
AIN_BUF 0[1:0]
Reset
RW
0x1000
RW
Reset
RW
0x0000
RW
Reset
RW
0x800000
RW
Reset
RW
0x5XXXX0
RW
[7:0]
表 12.フィルタ設定 0 のレジスタ・ビット・マップ
Reg
Name
0x28
FILTCON0
Bits
Bit 7
Bit 6
Bit 5
SINC3_MAP0
Bit 4
Bit 3
RESERVED
Bit 2
ENHFILTEN0
Bit 1
ENHFILT0
Bit 0
ODR0
表 13.オフセット設定 0 のレジスタ・ビット・マップ
Reg
Name
Bits
0x30
OFFSET0
[23:0]
Bit[23:0]
OFFSET0[23:0]
表 14.ゲイン設定 0 のレジスタ・ビット・マップ
Reg
Name
Bits
0x38
GAIN0
[23:0]
Bit[23:0]
GAIN0[23:0]
23 / 64
AD7173-8
データシート
オフセット・レジスタ
ADC モードとインターフェース・モードの設定
オフセット・レジスタは、ADC に対するオフセット・キャリ
ブレーション係数を保持しています。パワーオン・リセット
時、オフセット・レジスタの値は、0x800000.です。オフセッ
ト・レジスタは 24 ビットのリード/ライト・レジスタです。
もし、ユーザによって、内部ゼロ・スケールもしくはシステ
ム・ゼロスケール・キャリブレーションが実行されたり、オ
フセット・レジスタを上書きされたりした場合、 パワーオ
ン・リセット値は、自動的に上書きされます。
ADC モード・レジスタとインターフェース・モード・レジスタ
は、 AD7173-8 によって使用される ADC コアの周辺回路と、
デジタル・インターフェースのモードを設定します。
ADC モード・レジスタ
ADC モード・レジスタは、主に ADC の変換モードを、連続
変換モード、もしくはシングル変換モードに設定するために
使われます。また、スタンバイ・モード、パワー・ダウン・
モードの選択もできます。さらに、各種キャリブレーショ
ン・モードの選択も可能です。加えてこのレジスタには、ク
ロック源の選択ビットと、内部リファレンス電圧のイネーブ
ル・ビットも含まれています。リファレンス電圧の選択ビッ
トは、セットアップ・レジスタに含まれています(詳細につい
ては ADC セットアップセクションを参照)。
ゲイン・レジスタ
ゲイン・レジスタは 24 ビットのレジスタで、ADC のゲイ
ン・キャリブレーション係数を保持しています。ゲイン・レ
ジスタはリード/ライト・レジスタです。 パワー・オン時、こ
れらのレジスタには工場出荷時のキャリブレーション係数が
格納されます。従って、各デバイスは個別のキャリブレーシ
ョン係数を持っています。ユーザによって、システム・フル
スケール・キャリブレーションが行われたり、ゲイン・レジ
スタが書き込まれたりした場合、デフォルト値は自動的に上
書きされます。詳細については動作モードのセクションを参
照して下さい。
インターフェース・モード・レジスタ
インターフェース・モード・レジスタは、デジタル・インタ
ーフェースの動作を設定します。このレジスタは、データ・
ワード長、CRC イネーブル／ディスエーブル、データ＋ステ
ータス読み出しモード、そして連続読み出しモードを制御し
ます。
両レジスタの詳細を、表 15 と表 16 に示します。詳細は、デ
ジタル・インターフェースセクションを参照して下さい。
表 15.ADC モード・レジスタ・ビット・マップ
Reg
0x01
Name
ADCMODE
Bits
[15:8]
Bit 7
REF_EN
Bit 6
RESERVED
[7:0]
RESERVED
Bit 5
SING_CYC
Bit 4
Bit 3
RESERVED
MODE
Bit 2
Bit 1
DELAY
CLOCKSEL
Bit 0
Reset
0x2000
RW
RW
Bit 0
Reset
RW
DOUT_RESET
0x0000
RW
RESERVED
表 16.インターフェース・レジスタ・ビット・マップ
Reg
Name
Bits
0x02
IFMODE
[15:8]
[7:0]
Bit 7
Bit 6
Bit 5
RESERVED
CONTREAD
DATA_
STAT
REG_
CHECK
Bit 4
Bit 3
Bit 2
ALT_SYNC
IOSTRENGTH
HIDE_DELAY
RESERVED
CRC_EN
24 / 64
Bit 1
RESERVED
RESERVED
WL16
AD7173-8
データシート
動作設定の柔軟性を理解する
ゲインおよびオフセット・レジスタのプログラミングは、ど
の場合もオプションで、図 46 のレジスタ・ブロック間におい
て点線で示されています。
最も単純で分かり易い AD7173-8 の動作設定は、 隣接する 8
個の差動アナログ入力を使い、それぞれを同じ設定にしてゲ
イン補正レジスタとオフセット補正レジスタとを使って動作
させることです。この場合、以下の組み合わせの差動入力を
使います：AIN0/AIN1, AIN2/AIN3, AIN4/AIN5, AIN6/AIN7,
AIN8/AIN9.AIN10/AIN11, AIN12/AIN13, AIN14/AIN15。
これら 8 個の完全差動入力を実装するためのもう一つの方法
は、8 つの利用可能なセットアップを使う方法です。この方
法を用いる理由としては、8 個の差動入力のなかで、それぞ
れに個別の変換スピードやノイズ特性を持たせたい場合や、
特定のチャンネルに、別個のオフセットまたはゲイン補正デ
ータを与えたい場合などです。図 47 どの様にして、各差動入
力に独立したセットアップを設定するか示してあり、これに
より、各チャンネルの設定に完全な柔軟性を持たせることが
できます。
図 46 において、黒文字で示されているレジスタは、上記構成
を行うために、必ずプログラムしなければならないレジスタ
です。灰色の文字で示されているレジスタは、この構成では
設定不要です。
CHANNEL
REGISTERS
AIN0
CH0
0x10
AIN1
CH1
0x11
AIN2
CH2
0x12
AIN3
CH3
0x13
AIN4
CH4
0x14
AIN6
AIN7
AIN8
AIN9
AIN10
AIN11
AIN12
CH5
CH6
CH7
CH8
CH9
GAIN REGISTERS*
OFFSET REGISTERS
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SETUPCON4 0x24
FILTCON4 0x2C
GAIN4
0x3C
OFFSET4 0x34
SETUPCON5 0x25
FILTCON5 0x2D
GAIN5
0x3D
OFFSET5 0x35
SETUPCON6 0x26
FILTCON6 0x2E
GAIN6
0x3E
OFFSET6 0x36
SETUPCON7 0x27
FILTCON7 0x2F
GAIN7
0x3F
OFFSET7 0x37
0x15
0x16
0x17
0x18
0x19
CH10 0x1A
CH11 0x1B
CH12 0x1C
AIN13
CH13 0x1D
AIN14
CH14 0x1E
AIN15
CH15 0x1F
AIN16
FILTER CONFIG
REGISTERS
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP 0
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
AIN BUFFERS
REF BUFFERS
BURNOUT
REFERENCE SOURCE
31.25kSPS TO 1.25SPS
SINC5 + SINC1
SINC3
OFFSET CORRECTION
GAIN CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
11773-046
AIN5
SETUP CONFIG
REGISTERS
SINC3 MAP
ENHANCED 50/60
図 46.8 個の完全差動入力全てを、１つのセットアップ(SETUPCON0; FILTCON0; GAIN0; OFFSET0)を使って設定する
CHANNEL
REGISTERS
AIN0
CH0
AIN1
CH1
0x11
AIN2
CH2
0x12
AIN3
CH3
0x13
AIN4
CH4
0x14
AIN6
AIN7
AIN8
AIN9
AIN10
AIN11
AIN12
CH5
CH6
CH7
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
0x38
OFFSET0 0x30
SETUPCON1 0x21
FILTCON1 0x29
GAIN1
0x39
OFFSET1 0x31
SETUPCON2 0x22
FILTCON2 0x2A
GAIN2
0x3A
OFFSET2 0x32
SETUPCON3 0x23
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SETUPCON4 0x24
FILTCON4 0x2C
GAIN4
0x3C
OFFSET4 0x34
SETUPCON5 0x25
FILTCON5 0x2D
GAIN5
0x3D
OFFSET5 0x35
SETUPCON6 0x26
FILTCON6 0x2E
GAIN6
0x3E
OFFSET6 0x36
SETUPCON7 0x27
FILTCON7 0x2F
GAIN7
0x3F
OFFSET7 0x37
0x15
0x16
0x17
CH8 0x18
CH9 0x19
CH10 0x1A
CH11 0x1B
CH12 0x1C
AIN13
CH13 0x1D
AIN14
CH14 0x1E
AIN15
CH15 0x1F
AIN16
SETUP CONFIG
REGISTERS
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
AIN BUFFERS
REF BUFFERS
BURNOUT
REFERENCE SOURCE
31.25kSPS TO 1.25SPS
SINC5 + SINC1
SINC3
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC3 MAP
ENHANCED 50/60
図 47.8 個の完全差動入力の設定を、チャンネルごとに行う
25 / 64
11773-047
AIN5
0x10
AD7173-8
データシート
図 48 は、チャンネル・レジスタが、アナログ入力ピンの設定
と、その先のダウンストリーム側のセットアップとを、どの
ように繋げて行くか、その一例を示しています。 仮に選ばれ
たこの例では、7 つの差動入力と 2 つのシングルエンド入力
が必要となっています。 シングルエンド入力は、
AIN8/AIN16 と AIN15/AIN16 との 組み合わせです。最初の 5
つの差動入力ペア（AIN0/AIN1、 AIN2/AIN3、AIN4/AIN5、
AIN6/AIN7、AIN9/AIN10) は同じセットアップ・レジスタ、
「SETUPCON0」を使います。2 つのシングルエンド入力ペア
（AIN8/AIN16 と AIN15/AIN16) は自己診断用として設定され
ているので、別個のセットアップ・レジスタを使います。そ
れは、「SETUPCON1」です。最後の 2 つの差動入力
（AIN11/AIN12 と AIN13/AIN14) も個別のセットアップを使
います。3 つのセットアップ・レジスタ、すなわち
「SETUPCON0」、「SETUPCON1」と「SETUPCON2」レジ
スタが、この例を動作させるために選択されており、この例
の仕様に合わせて、プログラムされます。また、
「FILTCON0」、「FILTCON1」、「FILTCON2」レジスタも
必要に応じてプログラムされます。オプションのゲインとオ
フセット補正も、GAIN0、GAIN1 そして GAIN3 レジスタと、
OFFSET0、OFFSET1 そして OFFSET2 レジスタとを、チャン
ネルごとにプログラムすることによって、適用させることも
できます。
図 48 に示されている例では、CH0 から CH8 までのチャンネ
ル・レジスタが使われています。これらのレジスタ内の MSB
をセットし、CH_EN0 から CH_EN8 ビットがセットされると、
クロス・ポイント・マルチプレクサ経由で 9 つの入力組み合
わせをイネーブルにします。AD7173-8 に設定が反映されると、
シーケンサは、昇順のシーケンシャル順序、すなわち、CH0、
CH1、CH2 へと変化して CH8 まで到達します。このシーケン
スを繰り返すため、CH8 から CH0 に戻ります。
CHANNEL
REGISTERS
CH0
0x10
AIN1
CH1
0x11
AIN2
CH2
0x12
AIN3
CH3
0x13
AIN4
CH4
0x14
AIN5
CH5
0x15
AIN6
CH6
0x16
AIN7
AIN8
CH7
0x17
CH8 0x18
AIN9
CH9 0x19
AIN10
CH10 0x1A
AIN11
CH11 0x1B
AIN12
CH12 0x1C
AIN13
CH13 0x1D
AIN14
CH14 0x1E
AIN15
CH15 0x1F
AIN16
SELECT ANALOG INPUT PARTS
ENABLE THE CHANNEL
SELECT SETUP
SETUP CONFIG
REGISTERS
FILTER CONFIG
REGISTERS
GAIN REGISTERS*
OFFSET REGISTERS
0x38
OFFSET0 0x30
GAIN1
0x39
OFFSET1 0x31
GAIN2
0x3A
OFFSET2 0x32
FILTCON3 0x2B
GAIN3
0x3B
OFFSET3 0x33
SETUPCON4 0x24
FILTCON4 0x2C
GAIN4
0x3C
OFFSET4 0x34
SETUPCON5 0x25
FILTCON5 0x2D
GAIN5
0x3D
OFFSET5 0x35
SETUPCON6 0x26
FILTCON6 0x2E
GAIN6
0x3E
OFFSET6 0x36
SETUPCON7 0x27
FILTCON7 0x2F
GAIN7
0x3F
OFFSET7 0x37
SETUPCON0 0x20
FILTCON0 0x28
GAIN0
SETUPCON1 0x21
FILTCON1 0x29
SETUPCON2 0x22
FILTCON2 0x2A
SETUPCON3 0x23
SELECT PERIPHERAL
FUNCTIONS FOR
ADC CHANNEL
SELECT DIGITAL
FILTER TYPE
AND OUTPUT DATA RATE
AIN BUFFERS
REF BUFFERS
BURNOUT
REFERENCE SOURCE
31.25kSPS TO 1.25SPS
SINC5 + SINC1
SINC3
GAIN CORRECTION
OFFSET CORRECTION
OPTIONALLY
OPTIONALLY PROGRAMMED
PROGRAMMED
PER SETUP AS REQUIRED
PER SETUP AS REQUIRED
(*FACTORY CALIBRATED)
SINC3 MAP
ENHANCED 50/60
図 48.複数の共用セットアップを使って、差動とシングルエンド構成を混在させる
26 / 64
11773-048
AIN0
AD7173-8
データシート
回路説明
じ長さにすることを推奨します。パターンの長さを同じにす
る最も確実で効率的な方法は、差動ペアとしてデバイス上で
隣り合った入力ピンを使うことです。全てのアナログ入力の
デカップリング・コンデンサは全て、AVSS に接続してくだ
さい。
アナログ入力
バッファ付きアナログ入力
AD7173-8 は、ADC の差動入力に高精度ユニティ・ゲイン・バ
ッファを内蔵しています。内蔵クロス・ポイント・マルチプ
レクサ出力は、これら高精度バッファを介して ADC に接続さ
れています。バッファによって高入力インピーダンスを実現
し、さらに ADC コアのスイッチド・キャパシタ・サンプリン
グ・ネットワークを十分に駆動できます。
シングルエンド入力
16 個の異なるシングルエンド・アナログ入力の信号を測定す
る構成も選択できます。この場合、各アナログ入力は、差動
からシングルエンド入力で測定されるように変更され、 1 つ
のピンをコモンに設定します。これは、クロス・ポイント・
マルチプレクサがあるため、どのアナログ入力ピンを、アナ
ログ共通ピンとして設定できます。このような設定シナリオ
では、AIN16 ピンを AVSS か REFOUT（電圧は AVSS+2.5V）
に接続します。そして、クロス・ポイント・マルチプレクサ
の構成時、この入力ピンをアナログ共通ピンとします。
AD7173-8 の入力をシングルエンド入力として使うと、INL の
仕様が低下します。
バッファは、ADC の正負両方のアナログ入力に実装されてい
ます。AIN ペアの入力信号は、クロス・ポイント・マルチプレ
クサで選択され、BUF+と BUF−経由でバッファ入力を通過後、
ADC のサンプリング・キャパシタ回路をドライブします。各
アナログ入力端子のバッファは、入力電圧範囲があり、その値
は、図 49 に示されている通りです。各バッファへの入力可能
電圧は、最低値が AVSS（アナログ・グラウンド）。最高値
は AVDD1 電源電圧から 1.1V 低い電圧です。
完全差動入力
完全差動入力あるいはシングルエンド入力であってもあるい
はバッファ回路が必要であれば、アナログ入力バッファをペ
アでターンオンすることができます。これは、たとえ入力ピ
ンが AVSS に接続されようが、そのチャンネルの入力バッフ
ァはターンオンしており、差動入力として構成した他のピン
もバッファされることを意味します。
AIN0 から AIN16 のアナログ入力は、クロス・ポイント・マル
チプレクサに接続されています。 従って、アナログ入力ペア
を作る際には、どの様な信号の組み合わせも可能です。この構
造により、8 個の完全差動入力、もしくは 16 個のシングルエン
ド入力を実現できます。AD7173-8 へのすべての信号が完全差
動であれば、入力端子への差動ペアのパターンは、すべて同
AVDD1
1.1V
AVDD1
CROSSPOINT
MULTIPLEXER
USABLE
INPUT VOLTAGE RANGE:
BUFFERS ON
(AVDD1 – 1.1V) – (AVSS)
AIN X
REF– REF+ REFOUT
REFERENCE
INPUT
BUFFERS
INT
REF
ANALOG
INPUT
BUFFERS
ON
BUF+
AIN Y
CS
Σ-Δ ADC
BUF–
DIGITAL
FILTER
SERIAL
INTERFACE
AND CONTROL
SCLK
DIN
DOUT/RDY
ON
11773-049
TEMPERATURE
SENSOR
AVSS
AVSS
図 49.アナログ入力バッファをイネーブルにした時のアナログ入力電圧範囲
27 / 64
AD7173-8
データシート
バッファ・チョッピング、ノイズ、入力電流
AD7173-8 の平均入力電流は、差動入力電圧に比例して直線的
に増加し、その増加率は 6 µA/V です。内部バッファを使わな
い場合、各アナログ入力は、必ず外部でバッファリングして
ください。差動入力電圧に比例して変化する入力電流が出現
する事を避けるだけではなく、高精度のサンプリングを実現
する為に、スイッチド・キャパシタ入力を安定させるためで
もあります。この状況下における簡略化されたアナログ入力
回路を 図 50.に示します。
各アナログ入力バッファ・アンプは、完全にチョッピングで
動作しています。これは、シグナル・チェーン内のオフセッ
ト誤差ドリフトと 1/f ノイズを最小限にする為です。 1/f ノイ
ズ・プロファイルを 図 51.に示します。
このバッファにおいて、ある特定の出力データ・レートにお
けるノイズ性能は、バッファのチョッピング・レートを増加
させれば改善します。一方で入力電流の増加と相関がありま
す。チョッピング・レート変更は、選択された設定における
セットアップ構成レジスタの、BUFCHOPMAXx ビットを変
更することで行われます。
0
–50
AMPLITUDE (dB)
SING_CYC ビット=0 でシングル・サイクルを動作
させる
ADC モード・レジスタの SING_CYC ビットを 0 に設定して、
1 チャンネルのみを使うようにすると、最高の出力データ・レ
ートが得られます。 しかしながら、アナログ入力端子の入力
電流の大きさは、選択された出力データ・レートに依存して
変化します。この設定で、出力データ・レートを 2.6 kSPS 以
上にすると、入力電流は約 32 倍になります。最高の出力デー
タ・レートを得たいという特定の使い方でのみ、SING_CYC
ビットを 0 に設定してください。図 52 と図 53 に、出力デー
タ・レートを変化させたときの、rms ノイズと入力電流との
関係を示します。
–100
–150
–250
0.1
1
10
100
1k
10k
FREQUENCY (Hz)
11773-051
–200
図 51.入力をショートしたときの FFT 結果
外部バッファを使う
12
デバイス内のアナログ入力バッファは、ディスエーブルにでき
ます。これらをディスエーブルにすると、 アナログ入力端子で
の入力電圧範囲は、AVDD1 - AVSS になります。また、この場
合アナログ入力のスイッチド・キャパシタ入力部が、外部へ露
出することになります。従って、このような状況では、アナロ
グ入力に対して十分な駆動能力と、アナログ入力を比較的高速
にセトリング可能な能力を備えた、適切な外部アンプが必要で
す。 下の図の CS1 と CS2 コンデンサは、それぞれピコ・ファ
ラッド（pF）オーダーの容量を持っています。 このコンデン
サの容量値は、サンプリング・コンデンサと寄生容量との組み
合わせになります。
RMS NOISE (µV)
10
8
6
BUFCHOP MAX = 0
BUFCHOP MAX = 1
4
2
0
1
10
AIN0
100
1k
10k
ODR (SPS)
11773-052
AVDD1
図 52.出力データ・レート 対 RMS ノイズ
(Sinc5 + Sinc1 フィルタ使用時)
AVSS
AVDD1
Ø1
14
+IN
AIN1
CS1
12
AVERAGE AIN CURRENT (nA)
AVSS
Ø2
Ø2
AVDD1
CS2
AIN14
AVSS
AVDD1
Ø1
–IN
AIN15
10
8
SINGLE CHANNEL AND SING_CYC = 0
BUFCHOPMAX = 1
SING_CYC = 1
6
4
2
0
–2
–4
AVDD1
–6
1
10
100
ODR (SPS)
11773-050
AIN16
1k
10k
11773-053
AVSS
図 53.出力データ・レート 対 標準的なアナログ入力電流
(2.5 V コモン・モード）
AVSS
図 50.簡略化されたアナログ入力回路
28 / 64
AD7173-8
データシート
リファレンス電圧オプション
内部リファレンス電圧
AD7173-8 は、デバイスの REF＋と REF- ピンに外部リファレ
ンス電圧を接続するか、内蔵の 2.5V の低ノイズ、低ドリフト
のリファレンス電圧のどちらかを選択できるようになってい
ます。 アナログ入力端子に対して、使用したいリファレンス
電源を選択するには セットアップ・レジスタ内の REF_SELx
ビット(ビット[5:4]) を適切に設定してください セットアッ
プ・レジスタ 0 の構造を表 17 に示します。AD7173-8 は、デ
フォルトで外部リファレンス電圧を使うよう設定されます。
AD7173-8 は、低ノイズ、低ドリフトの電圧リファレンスを内
蔵しています。パワーアップ時、内部リファレンス電圧源は、
デフォルトではディスエーブルで、ADC 内蔵のリファレンス
電圧源を選択するには、レジスタへの書き込みが必要です。
ADC モード・レジスタの、REF_EN ビット（ビット 15）に書
き込みを行い、イネーブルにします。(表 18 参照)。内部リフ
ァレンスの出力電圧は 2.5V で、ADC モード・レジスタの
REF_EN ビットを設定すると、REFOUT ピンから出力されま
す。内部リファレンス電圧は、AVSS に対して 0.1μF のコンデ
ンサを使ってデカップリングしてください。
外部リファレンス電圧
AD7173-8 は、完全差動のリファレンス電圧入力を持ち、リフ
ァレンス電圧は、REF+と REF−ピンに与えます。標準的な低
ノイズ低ドリフト電圧リファレンスとしては、ADR445 や、
ADR444、ADR441, があり、それらを使うことを推奨します
AD7173-8 に外部リファレンス電圧を与えるには、図 54.どの
外部リファレンス電圧であっても、AVSS に対してデカップ
リングを行ってください。
REFOUT 信号は、ピンから出力される前にバッファされてい
ます。この信号は、システム回路内で外部アンプと共に使用
する場合、そのアンプ用のコモン・モード電圧源として使う
ことができます。
REFOUT 信号は、ピンから出力される前にバッファされてい
ます。この信号は、システム回路内で外部アンプと共に使用
する場合、そのアンプ用のコモン・モード電圧源として使う
ことができます。
図 54 に示したように、ADR441 の出力は、電圧安定化のため、
0.1μF のコンデンサを使ってデカップリングしてください。ま
た、出力には 4.7μF のコンデンサが接続されていますが、こ
のコンデンサは ADC によるダイナミックな電荷変動に対する、
電荷供給源として振る舞います。続いて 0.1μF のデカップリ
ング・コンデンサを REF+入力に接続してください。このコ
ンデンサは、 REF+と REF−ピンのできるだけ近くに配置して
ください。REF−ピンは、AVSS の電位に直接接続してくださ
い。
クロック・ソース
TAD7173-8 は、マスター・クロックとして 2MHｚが必要です。
AD7173-8 は、以下に示す信号源を、そのサンプリング・クロ
ックとして用いることができます：
•
•
内部発振器
外付け水晶発振子（16MHｚの水晶発振子を使ってくだ
さい。内部で自動的に 2MHｚに分周されます）
外部クロック源
•
データシートに記載されている、全ての出力データ・レートは、
この 2MHｚを基にして作られています。 より低いクロック周
波数を使う場合、例えば外部クロック源から信号を供給する場
合は、データシートに記載されている出力データ・レートと比
例関係にある周波数を持つクロック源を使ってください。指定
された出力データ・レートを実現し、特に 50Hz と 60Hz の影響
を除去する為には、2MHｚのクロックを使います。マスター・
クロック源は、表 25 に示してある ADC モード・レジスタの
CLOCKSEL ビットの値で設定します。パワーアップとリセッ
ト時にデフォルトで選択されて動作するのは、 内部発振器で
す。
AD7173-8
3V TO 18V
ADR441**
40
REF+
39
REF–
0.1µF
0.1µF
2.5V VREF
*
*
0.1µF
*
4.7µF
*
*
11773-054
*ALL DECOUPLING IS TO AVSS.
**ANY OF THE ADR44x FAMILY REFERENCES CAN BE USED.
ADR441 ENABLES REUSE OF THE 3.3V ANALOG SUPPLY
NEEDED FOR AVDD1 TO POWER THE REFERENCE VIN.
図 54.E 外部リファレンス電圧源 ADR441 を、AD7173-8 のリファレンス電圧ピンに接続する
表 17.アットアップ構成 0 レジスタ
Reg
Name
0x20
SETUPCON0 [15:8]
Bits
[7:0]
Bit 7
Bit 6
Bit 5
RESERVED
BURNOUT_EN
Bit 4
Bit 3
RESERVED BI_UNIPOLAR
BUFCHOPMAX0
Bit 2
Bit 1
REF_BUF 0[1:0]
REF_SEL0
Bit 0
AIN_BUF 0[1:0]
Reset
RW
0x1000
RW
RESERVED
0
表 18.ADC モード・レジスタ
Reg
Name
Bits
0x01
ADCMODE
[15:8] INT_REF_EN RESERVED
[7:0]
Bit 7
RESERVED
Bit 6
Bit 5
SING_CYC
Bit 4
Bit 3
Bit 2
RESERVED
MODE
Bit 0
DELAY
CLOCKSEL
29 / 64
Bit 1
RESERVED
Reset
RW
0x2000
RW
AD7173-8
データシート
内部発振器は、デフォルトで ADC のマスター・クロックとし
て使用されます。ADC のサンプリングに用いられるこのクロ
ック周波数は 2MHｚです（内部発振器は、より高い周波数か
ら分周してこの信号を作ります）。これは、AD7173-8 のデフ
ォルト・クロック源であり、その周波数精度は±2.5％と規定
されています。
オプションで、この内部発振器の信号を XTAL2/CLKIO ピン
から出力させることもできます。クロック出力は、IOVDD の
ロジック・レベルで動作します。内部発振器の信号を出力す
るオプションを使うと、その出力ドライバから発生する悪影
響により、AD7173-8 の DC 特性に影響を与える可能性があり
ます。DC 特性に与える影響の大きさは、IOVDD 電源の質に
依存します。IOVDD 電圧が高くなると、ドライバからのロジ
ック出力の電圧振幅が大きくなり、DC 特性に与える影響がよ
り深刻になります。もし、IOSTRENGTH ビット（レジスタ
0x02 のビット 11）を、IOVDD が高い状態で設定した場合、
さらに大きな影響を与えてしまうかもしれません（詳詳細は、
表 26 を参照）。
図 55, に示すように、 水晶発振子が接続されている XTAL1 ピ
ンと XTAL2/CLKIO ピンとを接続しているパターンに、2 つの
コンデンサを接続します。これらのコンデンサで発振回路の
調整をします。これらのコンデンサは、DGND ピンに接続し
てください。2 つのコンデンサの容量は、水晶発振子および
XTAL1 ピン、XTAL2/CLKIO ピンを接続しているパターンの
長さと、そのパターンによって形成される静電容量に依存し
ます。従って、これらコンデンサの容量は、PCB のレイアウ
トと、採用した水晶発振子によって異なります。そのため、
回路の実験的なテストが必要になります。
AD7173-8
*
CX1
XTAL1 12
CLKIO/XTAL2 13
CX2
*
*DECOUPLE TO GND
11773-055
内部発振器
図 55 外部に水晶発振子を接続する
外部水晶発振子
外部クロック
もし、さらなる高精度低ジッタのクロック源が必要なら、
AD7173-8 はマスター・クロック発生用に外部水晶発振子を使
用できます。この場合 AD7173-8 に 16MHｚの水晶発振子を接
続して下さい。ADC 入力をサンプリングするための 2MHｚの
信号を作るため、内部で自動的に分周されます。
AD7173-8 は、外部から供給されるクロックを使うこともでき
ます。 このよう構成を必要とするシステムの場合、外部クロ
ックを XTAL2/CLKIO ピンに接続してください。この構成で
は、XTAL2/ CLKIO ピンは外部からの信号源を受け入れ、IC
内部の）AD 変調器へとその信号を導きます。このロジッ
ク・レベルは、IOVDD ピンに与えられている電圧によって決
まります。
水晶発振子は、XTAL1 と XTAL2/CLKIO ピンとの間に接続し
ます。ここで使用する水晶発振子は、16MHｚ、10ppm、9pF
の性能を持つエプソン-トヨコム製 FA-20H を推奨します。こ
の部品は表面実装型パッケージ品です。
30 / 64
AD7173-8
データシート
デジタル・フィルタ
グ動作を実現しています。sinc5 ブロックの出力は、最高速の
出力データ・レートである 31.25 kSPS に固定されています。
sinc1 ブロックの出力データ・レートは、最終段の ADC 出力
データ・レートを制御することで変更することができます図
57 は、50SPS 出力データ・レートでの sinc5 + sinc1 フィルタ
の周波数領域における応答です。 sinc5 + sinc1 フィルタは、
広い周波数にわたって緩やかなロールオフを持ち、かつ狭い
ノッチを備えています。
AD7173-8 は、以下に述べる、柔軟性に富んだ 3 つのフィル
タ・オプションを備えており、セトリング時間、ノイズ特性、
そしてノイズ除去性能の最適化が可能です。
•
•
•
Sinc5 + sinc1 フィルタ
Sinc 3 フィルタ
強化された 50Hz/60Hz 除去フィルタ
SINC5
SINC1
50Hz AND 60Hz
REJECTION
FILTERS
0
–40
FILTER GAIN (dB)
11773-056
–20
図 56.デジタル・フィルタ・ブロック図
フィルタと出力データ・レートは、選択されたセットアップ
に対してフィルタ設定レジスタの適切なビットを設定するこ
とで構成されます。sinc5 + sinc1 フィルタを使う場合は、チャ
ンネルごとに異なった出力データ・レートを選択することが
できます。sinc3 フィルタを使う場合、必ずすべて sinc3 フィ
ルタを選択し、イネーブルになっている全てのチャンネルの
出力データ・レートを同じにしてください。詳細については、
レジスタの詳細のセクションを参照して下さい。
–60
–80
–100
–120
0
50
100
150
FREQUENCY (Hz)
SINC5 + SINC1 フィルタ
11773-057
SINC3
図 57.出力データ・レート 50SPS における Sinc5 + Sinc1 フィル
タの応答
sinc5 + sinc1 フィルタは、入力マルチプレクサが高速でスイッ
チングするアプリケーションを対象とし、2.6 kSPS 以下の出
力データ・レートにおいて、シングル・サイクル・セトリン
Sinc5 + Sinc1 フィルタの出力データ・レートに対応する、セ
トリング時間と rms ノイズを、表 19 に示します。
表 19.Sinc5+Sinc1 フィルタを使った時の出力データ・レート(ODR)、セトリング時間(tSETTLE)、ノイズ
Default Output
Data Rate
1
(SPS/Channel);
SING_CYC = 1 or
with Multiple
Channels Enabled
6211
5181
4444
3115
2597
1007
503.8
381
200.3
100.5
59.52
49.68
20.01
16.63
10
5
Output Data
1
Rate (SPS);
SING_CYC = 0
and Single
Channel Enabled
31,250
15,625
10,417
5208
2597
1007
503.8
381
200.3
100.5
59.52
49.68
20.01
16.63
10
5
2.5
1.25
2.5
1.25
Settling
1
Time
161 µs
193 µs
225 µs
321 µs
385 µs
993 µs
1.99 ms
2.63 ms
4.99 ms
9.95 ms
16.8 ms
20.13 ms
49.98 ms
60.13 ms
100 ms
200 ms
400 ms
800 ms
Notch
Frequency
(Hz)
31250
15625
10417
5208
3890
1156
539
401
206
102
60
50
20
16.67
10
5
2.5
1.25
Noise
(µV rms)
8.0
6.9
6.0
4.5
3.9
2.2
1.5
1.3
0.99
0.71
0.57
0.52
0.32
0.3
0.22
0.15
0.08
0.07
1
Noise
2
(µV p-p)
67
52
40
30
27
15
11
8.9
6.6
5.1
3.3
3
1.7
1.6
1.1
0.75
0.32
0.32
Effective
Resolution with
5 V Reference
(Bits)
20.2
20.4
20.7
21.1
21.3
22.2
22.7
22.9
23.3
23.8
24
24
24
24
24
24
24
24
Peak-to-Peak
Resolution with
5 V Reference
(Bits)
17.5
17.7
17.9
18.3
18.5
19.3
19.9
20.1
20.5
21
21.4
21.4
22.2
22.4
22.7
23.4
24
24
セトリング時間 (tSETTLE) は、最寄りのマイクロ秒(µs).に丸められています。この値は、出力データ・レートとスイッチング・レートを反映してい
ます。スイッチング・レート = 1 ÷ tSETTLE.
2
1000 サンプル
31 / 64
AD7173-8
データシート
SINC3 フィルタ
sinc3 フィルタは、低い出力データ・レートにおいて、最良のシ
ングルチャンネル・ノイズ特性を実現しています。 それゆえ、
シングル・チャンネル・アプリケーションに最も適したフィ
ルタです。sinc3 フィルタを使う場合、必ず sinc3 フィルタを
選択し、イネーブルになっている全てのチャンネルの出力デ
ータ・レートを同じにしてください。Sinc3 フィルタのセトリ
ング時間は、常に以下の式のと等しくなります。
sinc3 フィルタの出力データ・レートに対する、セトリング時
間と rms ノイズを、 表 20 に示します。
sinc3 フィルタの出力データ・レートの微調整は、 フィルタ構
成レジスタ x の SINC3_MAPx ビットを設定することで可能です。
If this bit is set, the mapping of the filter register changes to directly
program the decimation rate of the sinc3 filter.All other options are
eliminated.シングル・チャンネルの出力データ・レートは、下
記の式で計算できます。
tSETTLE = 3/Output Data Rate
出力データ・レート =
図 58 に、sinc3 フィルタの周波数領域における応答を示しま
す。 sinc3 フィルタは、広い周波数にわたって良好なロールオ
フ特性を持ち、ノッチ周波数帯域の除去に適した、広いノッ
チ幅を備えています。
ここで、
fMOD は変調器のレートで、その値は 1 MHz です。
FILTCONx[14:0] は、MSB をを除いたフィルタ構成レジスタ
の内容です。
0
–10
例えば、FILTCONx[14:0] ビットの値を 625 に設定し、
SINC3_MAPx をイネーブルすれば、出力データ・レートとし
て 50 SPS が得られます。
–20
–30
FILTER GAIN (dB)
f MOD
32 × FILTCONx[14:0]
–40
–50
–60
–70
–80
–90
–100
–120
50
0
100
150
FREQUENCY (Hz)
11773-058
–110
図 58.sinc3 フィルタの応答
表 20.sinc3 フィルタを使った時の出力データ・レート（ODR）、セトリング時間、rms ノイズ
Default Output
Data Rate
1
(SPS/Channel);
SING_CYC = 1 or
with Multiple
Channels Enabled
Output Data
1
Rate (SPS);
SING_CYC = 0
and Single
Channel Enabled
10417
5208
3472
1736
868
336
168
133.53
67.76
33.5
19.99
16.67
6.67
5.56
3.33
1.67
0.83
0.42
31,250
15,625
10,417
5208
2,604
1,008
504
400.6
200.3
100.5
59.98
50
20.01
16.67
10
5
2.5
1.25
Settling
1
Time
Notch
Frequency
(Hz)
Noise
(µV rms)
96μV/μs
192μV/μs
288μV/μs
576μV/μs
1.15ms
2.98ms
5.95ms
7.49ms
14.99ms
29.85ms
50.02ms
60ms
149.93ms
179.96ms
300ms
600ms
1.2 sec
2.4 sec
31,250
15,625
10,417
5208
2,604
1,008
504
400.6
200.3
100.5
59.98
50
20.01
16.67
10
5
2.5
1.25
210
27
7.8
3.6
2.4
1.5
1.1
1
0.73
0.55
0.44
0.42
0.25
0.21
0.16
0.11
0.08
0.07
1
Noise
(µV p-p)
Effective
Resolution with
5V Reference
(Bits)
Peak-to-Peak
Resolution with
5 V Reference
(Bits)
1665
206
63
28
20
12
8
7.6
5.1
3.5
2.5
2.3
1.2
1.1
0.83
0.56
0.41
0.27
15.5
18.5
20.3
21.4
22
22.7
23.1
23.3
23.8
24
24
24
24
24
24
24
24
24
12.8
15.7
17.5
18.7
19.2
19.9
20.4
20.5
21.2
21.4
21.6
21.7
22.4
22.6
22.9
23.4
24
24
セトリング時間 (tSETTLE) は、最寄りのマイクロ秒(µs).に丸められています。このセトリング時間は、出力データ・レートとスイッチング・レート
を反映しています。スイッチング・レート = 1 ÷ tSETTLE.
32 / 64
AD7173-8
データシート
図 60 は、シングル・サイクル・セトリングをディスエーブル
にし、1 チャンネルのみイネーブルにしてから、 sinc3 フィル
タを選択した場合のステップ波形です。出力のステップ波形
が変わっても、最終セトリング値に到達するには最低限 3 サ
イクル必要です。しかしながら、ADC は新しい変換結果を、
ODR（出力データ・レート）の逆数の時間で高速出力できま
す。
シングル・サイクル・セトリング
デフォルトで AD7173-8 は、ADC モード・レジスタの
SING_CYC ビットが設定されています。これは、完全にセト
リングしたデータのみを出力することを意味するので、ADC
はシングル・サイクル・セトリング・モードに設定されます。
このモードは、選択された出力データ・レートにおける ADC
のセトリング時間に等しくなるように出力データ・レートを
下げて、シングル・サイクルでのセトリングを実現していま
す。SING_CYC ビットは、複数のチャンネルがイネーブルに
なっているか、sinc5 + sinc1 フィルタを使用して出力データ・
レートが 2.6 kSPS より低く設定されている場合には影響を与
えることはありません。
ANALOG
INPUT
FULLY
SETTLED
図 59 に、シングル・サイクル・セトリングがイネーブル時、
アナログ入力と同じタイミングのステップ信号を示します。
出力が完全にセトリングするには、最低限のシングル・サイ
クルが必要です。出力データ・レートは、設定された出力デ
ータ・レートのフィルタにおけるセトリング時間と同じにな
ります。
1/ODR
図 60.シングル・サイクル・セトリングモードを使わない時のステップ入力
強化された 50H と 60HZ 除去フィルタ
この強化されたフィルタは、50Hz と 60Hz を同時に除去でき
るように設計され、セトリング時間と、50Hz ／60Hz の除去
性能とのトレードオフを行うことができます。 これらのフィ
ルタは、 27.27 SPS まで動作可能で、50 Hz ± 1 Hz と 60 Hz ± 1
Hz における干渉信号を最大 90dB 除去できます。これらのフ
ィルタは、 sinc5 + sinc1 フィルタ出力に対してのポスト・フ
ィルタとして実装されています。このため、このフィルタを
使うためには、sinc5 + sinc1 フィルタを 必ず選択してくださ
い。出力データ・レートに対応する、セトリング時間、50Hz
と 60Hｚの除去特性及び rms ノイズを表 21 に示します。図 61
から図 68 には、周波数領域における、強化されたフィルタの
周波数領域における応答を示してあります。
ANALOG
INPUT
FULLY
SETTLED
11773-059
ADC
OUTPUT
tSETTLE
11773-060
ADC
OUTPUT
図 59.シングル・サイクル・セトリングモードを使った時のステップ入力
表 21.強化されたフィルタを使った時の、出力データ・レートと、ノイズ、セトリング時間 (tSETTLE)と強化されたフィルタを使った（信号）除去特性
Settling
Time
(ms)
36.67
Simultaneous
Rejection of
50 Hz ± 1 Hz and
60 Hz ± 1 Hz
1
(dB)
47
Noise
(µV
rms)
Noise
(µV p-p)
0.45
25
40.0
62
20
50.0
16.67
60.0
Output
Data
Rate
(SPS)
27.27
1
Peak-to-Peak
Resolution
(Bits)
Reference
3.6
Effective
Resolution
(Bits)
24.4
21.4
図 61 と図 64 参照
0.44
3.6
24.4
21.4
図 62 と図 65 参照
85
0.41
3.0
24.5
21.7
図 63 と図 66 参照
90
0.41
3.0
24.5
21.7
図 67 と図 68 参照
マスター・クロック = 2MHz
33 / 64
AD7173-8
データシート
0
–10
–20
–20
–30
–30
–40
–50
–60
–50
–60
–70
–70
–80
–80
–90
–90
–100
200
300
400
500
600
FREQUENCY (Hz)
–100
40
0
–10
–20
–20
–30
–30
FILTER GAIN (dB)
0
–40
–50
–60
–80
–90
–90
600
FREQUENCY (Hz)
–100
40
11773-062
–100
500
–20
–20
–30
–30
FILTER GAIN (dB)
0
–10
–40
–50
–60
–80
–90
–90
–100
–100
40
400
500
65
70
–60
–70
300
60
–50
–80
FREQUENCY (Hz)
55
–40
–70
600
11773-063
FILTER GAIN (dB)
0
200
50
図 65.25 SPS ODR, 40 ms セトリング時間
–10
100
45
FREQUENCY (Hz)
図 62.25 SPS ODR, 40 ms セトリング時間
0
70
–60
–80
400
65
–50
–70
300
60
–40
–70
200
55
図 64.27.27 SPS ODR, 36.67 ms セトリング時間
–10
100
50
FREQUENCY (Hz)
図 61.27.27 SPS ODR, 36.67 ms セトリング時間
0
45
11773-065
100
45
50
55
60
65
FREQUENCY (Hz)
図 63.20 SPS ODR, 50 ms セトリング時間
図 66.20 SPS ODR, 50 ms セトリング時間
34 / 64
70
11773-066
0
FILTER GAIN (dB)
–40
11773-064
FILTER GAIN (dB)
0
–10
11773-061
FILTER GAIN (dB)
50 Hz/60 Hz 除去フィルタ周波数領域特性プロット
AD7173-8
0
–10
–10
–20
–20
–30
–30
–40
–50
–60
–40
–50
–60
–70
–70
–80
–80
–90
–90
–100
–100
40
0
100
200
300
400
500
FREQUENCY (Hz)
600
45
50
55
60
65
FREQUENCY (Hz)
図 67.16.667 SPS ODR, 60 ms セトリング時間
図 68.16.667 SPS ODR, 60 ms セトリング時間
35 / 64
70
11773-068
FILTER GAIN (dB)
0
11773-067
FILTER GAIN (dB)
データシート
AD7173-8
データシート
動作モード
連続変換モード
連続変換モード（図 69 参照）は、パワーアップ時のデフォル
ト・モードです。AD7173-8 は、連続で変換を行い、ステータ
ス・レジスタの RDY ビットは変換が完了する毎にロー・レ
ベルになります。 CS がロー・レベルであれば、 変換が完了
したとき、DOUT/RDY ラインもロー・レベルになります。変
換結果を読み出すときは、コミュニケーション・レジスタに
書込みを行って、次の動作がデータ・レジスタからの読み出
しであることを指定します。データ・レジスタからデータ・
ワードを読み出すと、 DOUT/RDY がハイ・レベルになります。
このレジスタの内容は必要に応じて何回も 読み出すことが可
能ですが、しかしながら、次の変換の完了時に、データ・レ
ジスタをアクセスしてしまうことがないように注意する必要
があります。
ネルのデータ変換を行います。全チャンネルの変換が終了す
ると、最初のチャンネルに戻って、再度巡回して変換を行い
ます。チャンネルのデータ変換は、最も番号の小さいチャン
ネルから、最も番号の大きいチャンネルへ、順番に行われま
す。データ・レジスタは、変換が可能な状態になるたび、す
ぐさまアップデートされます。DOUT/RDY ピンは、新しい
変換結果がそろうたびに、ロー・レベルになります。ADC が、
イネーブル状態にある次のチャンネルの変換を行っている間
に、変換結果を読み取ってください。そうしないと、新しい
変換結果は失われる危険があります。
インターフェース・モード・レジスタの DATA_STAT ビット
が 1 に設定されている場合、 データ・レジスタが読まれる度
に、ステータス・レジスタの内容が変換されたデータが付加さ
れて一緒に出力されます。 ステータス・レジスタは、変換を
行ったチャンネルの情報を表示します。
いくつかのチャンネルがイネーブルになると、ADC はイネー
ブル状態にある入力チャンネルを自動的に巡回し、各チャン
CS
0x44
0x44
DIN
DATA
DATA
11773-069
DOUT/RDY
SCLK
図 69.連続変換モード
36 / 64
AD7173-8
データシート
きるのは、データ・レジスタからのデータを読み出しすること
のみになります。 連続読み出しモードから抜け出すに
は、 RDY がロー・レベルのとき、ダミーの ADC データ・レ
ジスタ・コマンド（0x44）を送信してください。もしく
は、 CS = 0 かつ DIN = 1 のとき、64 個の SCLK を送って、ソ
フトウエア・リセットを行ってください。この動作で、ADC
と全てのレジスタの内容がリセットされます。これらは、イ
ンターフェースが連続読み出しモードになった後、このイン
ターフェースが認識する唯一のコマンドです。したがって、
命令がデバイスに書き込まれるまで、連続読み出しモードで
は DIN をロー・レベルに維持しておく必要があります。
連続読み出しモード
連続読み出しモード（図 70 参照）では、ADC データを読み
だす際に、毎回コミュニケーション・レジスタへの書き込み
を行う必要が無くなります。その代わり、DOUT/RDYが変換
終了を示すためにロー・レベルになった後に、読み出しに必
要とされる数の SCLK を ADC に与える必要があります。変換
結果を読み出すと、DOUTRDY はハイ・レベルに戻り、次の
変換結果が得られるまでこのハイ・レベルを維持します。こ
のモードでは、データは一度の変換で 1 回しか読み出すこと
ができません。また、 次の変換が完了する前に、データ・ワ
ードを全て読み出すように注意する必要があります。もし変
換データを、次回の変換が完了する前に読み出さなかった場
合、 もしくは AD7173-8 に与えるシリアル・クロック数が、
データを読み出すには足りなかった場合は 、シリアル出力レ
ジスタは、次の変換が完了する前にすぐリセットされ、新た
な変換データがシリアル出力レジスタに格納されます。連続
読み出しモードを使うためには、ADC は連続変換モードとし
て設定しなければなりません。
もし、複数の ADC チャンネルがイネーブルで、DATA_STAT
ビットがインターフェース・モード・レジスタ内で設定され
ていれば、データにステータス・ビットが付加された状態で
各チャンネルのデータが順番に出力されます。ステータス・
レジスタは、変換を行ったチャンネルの情報を表示します。
もし、複数の ADC チャンネルがイネーブルで、DATA_STAT
ビットがインターフェース・モード・レジスタ内で設定され
ていれば、データにステータス・ビットが付加された状態で
各チャンネルのデータが順番に出力されます。ステータス・
レジスタは、変換を行ったチャンネルの情報を表示します。
連続読み出しモードをイネーブルにするには、インターフェ
ース・モード・レジスタの CONTREAD ビットを設定します。
このビットが設定されると、シリアル・インターフェースがで
CS
0x02
0x0080
DIN
DATA
DATA
DATA
11773-070
DOUT/RDY
SCLK
図 70.連続読出しモード
37 / 64
AD7173-8
データシート
します。有効な変換データが得られたら、ただちに
DOUT/RDY はローレベルになります。続いて ADC は、次の
チャンネルを選択し、変換を開始します。この変換データは、
次の変換が行われている間に、必ず読み出してください。次の
変換が終了すると、ただちにデータ・レジスタが更新されま
す。それゆえ、変換データを読むための期間は限られていま
す。ADC は、選択されたチャンネルのシングル変換を行った
後、スタンバイ・モードに戻ります。
シングル変換モード
シングル変換モード（図 71 参照)では、AD7173-8 は、一度だ
け変換を行い、変換が終了するとスタンバイ・モードに移行
します。 変換が完了すると、DOUT/RDY はロー・レベルにな
ります。データ・レジスタから、データ・ワードが読まれた
あと、 DOUT/RDY はハイ・レベルになります。 DOUT/RDY
がハイ・レベルにになっていても、データ・レジスタの内容
は、必要に応じて複数回読み出すことができます。
もし、いくつかのチャンネルがイネーブルになっていれば、
ADC はイネーブル状態にあるチャンネルを自動的に巡回し、
各チャンネルもデータ変換動作を行います。 変換が開始され
ると、DOUT/RDY がハイ・レベルになり、CS がロー・レベル
のままであれば有効な変換が完了するまでハイ・レベルを維持
もし、インターフェース・モード・レジスタの DATA_STAT
ビットが 1 にセットされた場合、データ・レジスタが読みだ
されるたびに、ステータス・レジスタの内容が変換結果と一
緒に出力されます。 ステータス・レジスタの下位 LSB4 ビッ
トは、変換を行ったチャンネルを表示します。
CS
0x01
0x2010
0x44
DIN
DATA
11773-071
DOUT/RDY
SCLK
図 71.シングル変換モード
38 / 64
AD7173-8
データシート
キャリブレーションを開始するには、 ADC モード・レジスタ
にある、MODE ビットにそれぞれのキャリブレーション・モ
ードに対応する値を書き込みます。DOUT/RDY ピンと、ステ
ータス・レジスタにある RDY ビット は、キャリブレーション
が起動すると、ハイ・レベルになります。キャリブレーション
が完了すると、対応するオフセットあるいはゲイン・レジス
タの内容は更新され、ステータス・レジスタ内の RDY ビッ
トが設定され、DOUT/RDY ピンは、ロー・レベルに戻ります。
但しこの間 CS がロー・レベルでなければなりません。その
後 AD7173-8 はスタンバイ・モードに移行します。
スタンバイ及びパワー・ダウン・モード
スタンバイ・モードでは、ほとんどの回路ブロックがパワ
ー・ダウンします。しかし LDO はレジスタの内容を保持する
ため、動作状態を維持します。もし内部リファレンス電圧が
イネーブルであれば、こちらも動作状態を維持します。また
外部水晶発振子が選択されている場合も、動作状態を維持し
ます。スタンバイ・モードでレファレンス電圧をパワー・ダ
ウンさせるには、ADC モード・レジスタの REF_EN ビットを
設定してください。クロックをスタンバイ・モードでパワ
ー・ダウンさせるには、ADC モード・レジスタの
CLOCKSEL ビットを 00（内蔵発振器を使う）に設定してく
ださい。
パワー・ダウン・モードでは、LDO を含むすべての回路ブロ
ックへの電源供給が止まります。この時、全てのレジスタの
内容は失われ、GPIO 出力は、トライ・ステートになります。
偶発的にパワー・ダウン・モードに入らないようにするため、
最初に ADC がスタンバイ・モードになるようにしてください。
パワー・ダウン・モードから抜け出すには、 CS = 0、DIN = 1
の状態で、64 個の SCLK が必要です。これはシリアル・イン
ターフェースによるリセットを意味します。LDO がパワーア
ップするまでの猶予を与えるため、次の連続したシリアル・
インターフェース・コマンドの発行まで、500μs の遅延時間
を与える事を推奨します。
キャリブレーション・モード
AD7173-8 は、セットアップ毎のオフセットとゲイン誤差を取
り除くため、以下の 3 つのキャリブレーション・モードを提
供しています。
•
•
•
内部ゼロスケール・キャリブレーション
システム・ゼロスケール・キャリブレーション
システム・フル・スケール・キャリブレーション
キャリブレーション中は、指定した 1 チャンネルのみアクテ
ィブになります。通常の変換時に ADC の変換結果は、デー
タ・レジスタに書き込む前に ADC キャリブレーション・レジ
スタのデータを使って補正されます。
オフセット・レジスタのデフォルト値は、0x800000、ゲイ
ン・レジスタの公称値は 0x555555 です。ADC ゲインのキャ
リブレーション範囲は、0.4 × VREF から 1.05 × VREF です。
以下の式が、その計算に使われます。ユニポーラ・モードの
場合、ADC ゲイン誤差とオフセット誤差を含めないとすると、
データとゲイン・オフセットとの理想的な関係式は以下のよ
うになります。
 0.75× VIN 23

Gain
Data = 
× 2 − (Offset − 0x800000) ×
×2
V
0x400000
REF


バイポーラ・モードの場合、ADC ゲイン誤差とオフセット誤
差を含めないとすると、（データとゲイン・オフセットとの）
理想的な関係式は以下のようになります。
 0.75× VIN

Gain
× 223 − (Offset − 0x800000) ×
+ 0x800000
Data = 
 VREF
 0x400000
39 / 64
内部オフセット・キャリブレーション中、選択された正側ア
ナログ入力ピンは切り離され、AD 変調器入力と選択された
負側アナログ入力ピンとが内部で短絡されます。この理由か
ら、選択された負アナログ入力ピンに与えられている電圧は、
許される上限を超えていないことと、そのピン周辺に過剰な
ノイズや干渉がないことを確認してください。
システム・キャリブレーションでは、キャリブレーション・
モードを起動する前に、システム・ゼロスケール（オフセッ
ト）用の電圧、およびシステム・フル・スケール（ゲイン）
用の電圧が、ADC のピンに与えられていることが前提です。
この結果により、ADC に対する外部誤差要因が排除できます。
動作ポイントの観点からは、キャリブレーションはもう 1 つ
の ADC 変換のように扱う必要があります。必要に応じて、
オフセット・キャリブレーションは、常にフル・スケール・
キャリブレーションの前に行うようにして下さい。ステータ
ス・レジスタの RDY ビットをモニタするようにシステム・
ソフトウエアを設定するか、もしくは DOUT/RDY ピンをモ
ニタし、ポーリング・シーケンスまたは割り込み駆動ルーチ
ンによってキャリブレーションの完了を調べます。全てのキ
ャリブレーションは、ある程度の時間がかかります。その時
間は、選択されたフィルタのセトリング時間と、出力デー
タ・レートと等しくなります。
内部オフセット・キャリブレーション、システム・ゼロ・キ
ャリブレーションそして、システム・フルスケール・キャリ
ブレーションは、どの出力データ・レートでも実行できます。
最も低い出力データ・レートを使ってキャリブレーションを
行うと、精度の高いキャリブレーション結果を得ることがで
き、かつ全ての出力データ・レートに対しても、高精度のデ
ータが得られます。あるチャンネルのリファレンス電圧が変
更された場合、新たなキャリブレーションが必要です。
オフセット誤差は、公称±40 µV であり、オフセット・キャリ
ブレーションを行うと、ノイズと同等レベルにまで減少させ
ることができます。ゲイン誤差は、工場出荷時に周囲温度で
キャリブレーションされています。工場出荷時のキャリブレ
ーションによるゲイン誤差は、公称±0.001%です。
TAD7173-8 は、内蔵キャリブレーション・レジスタへのアク
セスを許可しており、マイクロプロセッサがデバイスのキャ
リブレーション係数を読み出し、そのキャリブレーション係
数を書き込むこともできます。内部もしくは自己キャリブレ
ーション時以外は、オフセット・レジスタとゲイン・レジス
タの読み書きはいつでも行えます。
AD7173-8
データシート
デジタル・インターフェース
AD7173-8 のプログラムできる機能は、SPI シリアル・インタ
ーフェース経由で設定します。AD7173-8 のシリアル・インタ
ーフェースは、以下の 4 つの信号線で構成されています。CS
DIN、SCLK、そして DOUT/RDY.です。DIN ラインは、 内蔵
レジスタにデータを転送するときに使われ、DOUT/RDY は、
内蔵レジスタからデータを読み出すときに使われます。SCLK
は、デバイスへのシリアル・クロック入力で、すべてのデータ
転送は、DIN であっても DOUT/RDYであっても、SCLK 信号
を基準として発生します。
証済みのレジスタからのデータ読み出しが可能になります。
もし、レジスタへの書き込み時にエラーが起こったなら、ス
テータス・レジスタ内の CRC_ERROR ビットがセットされま
す。しかしながら、レジスタへの書き込みが正常に行われた
かどうかを確認するため、レジスタ・データのリードバック
を行い、チェックサムの確認を行うことが重要です。
データ書き込み時の CRC チェックサムの計算は、以下の多項
式を必ず用います。
図 2 と図 3、AD7173-8 の CSが接続されている場合のインタ
ーフェースで、このデバイスをデコードするためのタイミン
グ図を示します。 図 2 は、AD7173-8 からのデータ読み出し
動作のタイミング図で、図 3 は、AD7173-8 へのデータ書き込
み動作のタイミング図です。最初の読み出し動作を行ったあ
と、DOUT/RDY ラインがハイ・レベルに戻った後でも、デー
タ・レジスタからの読み出し操作を複数回行うことができます。
しかしながら、次の出力データの更新が発生する前には、読み
出し動作が完全に終了していることを確認して下さい。ただし
連続読み出しモードでは、データ・ワードは 1 変換につき 1
回しか読み出すことができません。
CS をロー・レベルに固定すれば、シリアル・インターフェー
スは、3 線インターフェースで動作可能です。この場合、
SCLK、DIN、と DOUT/RDY の各ラインを使って AD7173-8
との通信を行います。通信の終了は、ステータス・レジスタ
の RDY ビットをモニタすることでも可能です。
データ読み出し時は、この多項式か、同様の機能を持つ XOR
関数を選択することができます。XOR 関数を使ったチェック
サムは、多項式ベースのチェックサムに比べると、ホスト・マ
イクロコントローラ上で、より短い時間で処理できます。イン
ターフェース・モード・レジスタ内の CRC_EN ビットで、チェ
ックサムを有効、もしくは無効にし、有効の場合は多項式によ
るエラー・チェックを使うか、XOR を使ったシンプルなエラ
ー・チェックを使うかの選択できます。
チェックサムは、読み出しと書き込みの各々のデータ交換ト
ランザクションの最後に付加されます。読み込みトランザク
ションは、8 ビットのコマンド・ワードと 8 から 24 ビットの
データを使って計算されます。書き込みトランザクションは、
8 ビットのコマンド・ワードと 8 から 32 ビットのデータを使
って計算されます。図 72 と 図 73 に、SPI での読み出しおよび
書き込みトランザクションを、それぞれ示します。
DIN
UP TO 24-BIT INPUT
8-BIT CRC
CMD
DATA
CRC
SCLK
図 72.CRC 付き SPI 書き込みトランアクション
8-BIT COMMAND
UP TO 32-BIT OUTPUT
8-BIT CRC
CS
DIN
DOUT/
RDY
CS = 0、DIN = 1 の状態で、64 個の SCLK 信号を書き込むこと
でデバイスをリセットできます。リセットによりインターフ
ェースは、コミュニケーション・レジスタへの書き込み待ち
の状態になります。この動作により、すべてのレジスタ値が
それぞれのパワー・オン時のデフォルト値にリセットされま
す。リセット後、シリアル・インターフェースの書き込みを
する前に、500 µs の待ち時間が必要です。
8-BIT COMMAND
CS
11773-072
データ・レジスタ内へ新しいデータ・ワードが格納された状
態にあるとき、CS にロー・レベルが入力されると、
DOUT/RDYピンもロー・レベルになって、データ・レディ信
号として機能します。 このピンは、データ・レジスタからの
読み取り動作が完了すると、ハイ・レベルになってリセット
されます。DOUT/RDYピンは、データ・レジスタの更新前に
もハイ・レベルになり、デバイスからの読み出しができないこ
とを表示して、レジスタの更新中にデータが読み出されること
を防止します。DOUT/RDY が、ロー・レベルになる直前には、
データ・レジスタからの読み出しは避けるよう気をつけてく
ださい。データの読み出しが出来ない事を確認する最良の方法
は、常に DOUT/RDY ラインをモニタすることです。
DOUT/RDY がロー・レベルになれば、ただちにデータ・レジ
スタの読み取りを開始し、十分な SCLK のクロック数が存在
していることが確認できれば、次回の変換結果が得られる前
に、読み出しが完了していることを意味します。 CSはデバイ
スを選択するときに使いますが、シリアル・バスに複数のデ
バイスが接続されているシステムでは、この信号で AD7173-8
をデコードするために使うこともできます。
x8 + x2 + x + 1
CMD
DATA
CRC
11337-073
SCLK
図 73.CRC 付き SPI 読み出しトランアクション
連続読み出しモードがアクティブで、もしチェックサム保護
がイネーブルであれば、データ・トランザクションごとに、
暗黙のデータ読み込みコマンド、0x44 が存在します。従って、
チェックサムの計算時、このコマンドを必ず考慮しなければ
なりません。 これにより、ADC のデータが 0x000000 であっ
たとしても、非ゼロのチェックサム値にならないことを保証
しています。
チェックサム保護
AD7173-8 は、インターフェースの信頼性を向上するために、
チェックサム・モードを使うことができます。 チェックサム
を使うと、レジスタには有効なデータのみが書き込まれ、検
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AD7173-8
データシート
式の MSB が、データの最も左にあるロジック 1 と合うように、
多項式値の位置決めします。 新規かつ短い数値を作るため、
排他的論理和 Exclusive OR (XOR)関数をデータに適応します。
再度、多項式の MSB が、得られたデータの最も左にあるロジ
ック 1 と合うように、多項式の値の位置決めします。 このプ
ロセスは、元データが多項式の値よりも小さくなるまで繰り
返されます。これは 8 ビットのチェックサムです。
CRC の計算
多項式
8 ビット幅のチェックサムは、以下の多項式で生成します。
x8 + x2 + x + 1
チェックサム生成時、データは 8 ビットごとに左側にシフト
され、8 ビットのロジック 0 で終わる数値を生成します。多項
24 ビット・ワードに対する多項式による CRC 計算例 0x654321 (8 個のコマンド・ビットと 16 ビット・データ）
この例では、多項式ベースのチェックサムを使い、8 ビットのチェックサムを計算します。詳細は以下。
初期値
011001010100001100100001
8 ビット左にシフト
01100101010000110010000100000000
8
2
x +x +x+1
=
多項式
100000111
100100100000110010000100000000
XOR 結果
多項式
100000111
100011000110010000100000000
XOR 結果
100000111
多項式
11111110010000100000000
XOR 結果
多項式 の値
100000111
1111101110000100000000
XOR 結果
100000111
多項式 の値
111100000000100000000
XOR 結果
100000111
多項式 の値
11100111000100000000
XOR 結果
100000111
多項式 の値
1100100100100000000
XOR 結果
100000111
多項式 の値
100101010100000000
XOR 結果
100000111
多項式 の値
101101100000000
100000111
XOR 結果
多項式 の値
1101011000000
XOR 結果
100000111
多項式 の値
101010110000
XOR 結果
100000111
多項式 の値
1010001000
XOR 結果
100000111
多項式 の値
10000110
チェックサム = 0x86.
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AD7173-8
データシート
XOR（排他的論理和）の計算
元データをバイトごとに分離して、それぞれのバイトに XOR 演算を行って、8 ビット幅のチェックサムを生成します。
24 ビット・ワードに対する XOR を使った CRC 計算例 0x654321 (8 個のコマンド・ビットと 16 ビット・データ）
前の例と同じデータを使うこととして、
これを 3 つのバイトに分割します。0x65、0x43、0x21 に分割できます。
01100101
0x65
01000011
0x43
00100110
XOR 結果
00100001
0x21
00000111
CRC
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AD7173-8
データシート
高付加機能
TAD7173-8 は、多くのアプリケーションにおける有用性を向
上させることができる、いくつかの高付加機能を備えていま
す。同時に、安全性を意識しなければならないアプリケーシ
ョン用に、自己診断を目的とした機能も内蔵しています。
することはできません。それらは、 381SPS、59.52SPS、
49.68SPS、16.63SPS です。
16 ビット/24 ビット変換
汎用 I/O
AD7173-8 は 2 つの汎用デジタル入出力ピン（GPIO0 と GPIO1）
と、2 つの汎用デジタル出力（GPO2 と GPO3）を備えていま
す。名前が示すように、GPIO0 と GPIO1 ピンは、入力もしく
は出力として設定できますが、 GPO2 と GPO3 は出力のみで
す。GPIO と GPO ピンは、GPIOCON レジスタの、以下のビ
ットを使ってイネーブルします。 GPIO0 と GPIO1 用には、
IP_EN0, IP_EN1 (又は OP_EN0, OP_EN1) を、GPIO2 と GPIO3
用には OP_EN2_3 を使います。
GPIO0 もしくは GPIO1 ピンが入力として有効であるとき、そ
れらのピンのロジック・レベルは、 GP_DATA0 もしくは
GP_DATA1 ビットに それぞれ格納されます。GPIO0、GPIO1、
GPO2、もしくは GPO3 ピンが、出力として有効であるとき、
GP_DATA0, GP_DATA1, GP_DATA2, もしくは GP_DATA3 のビ
ット値は、対応する各ピンの出力ロジック・レベルになりま
す。 これらのロジック・レベルは、AVDD1 と AVSS を基準に
しています。 従って、出力電圧振幅は、5V もしくは 3.3V で
す。どちらの値になるかは、（AVDD1 − AVSS）印可される
値で決まります。
GPIOCON レジスタの ERR_EN ビットを 11 にセットする
と、ERROR ピンは、汎用出力としても使うことができます。
この構成では、GPIOCON レジスタの ERR_DAT ビット
が、ERROR ピンの出力ロジック・レベルを決めます。このロ
ジック・レベルは、IOVDD と DGND を基準としてお
り、ERROR ピンは、アクティブ・プルアップです。
デフォルトで、AD7173-8 は 24 ビットでデータ変換を行います
が、データ幅を 16 ビットに減らして出力させることもできま
す。 インターフェース・モード・レジスタの WL16 ビットを 1
に設定すると、すべての変換データは、16 ビットに丸められま
す。24 ビット幅でデータを出力させるには、このビットをクリ
アしてください。
シリアル・インターフェース・リセット（DOUT_RESET）
各読み出し動作が終了すると、シリアル・インターフェースは
リセットされます。シリアル・インターフェースをリセットす
る瞬間をいつにするのかをプログラミンする事が可能です。デ
フォルトでは、最後の SCLK の立ち上がりエッジ、この SCLK
のエッジは、プロセッサによってデータの LSB が読まれたタイ
ミングですが、それに続く短い時間が経過した後にリセットさ
れます。 インターフェース・モード・レジスタの、
DOUT_RESET ビットを 1 に設定すると、 CSの立ち上がりエ
ッジでインターフェースをリセットする瞬間を制御できます。
この場合、DOUT/RDY ピン は、CS がハイ・レベルになるま
で、レジスタの LSB を出力し続けます。 CS の立ち上がりエ
ッジのみが、インターフェース・リセットのきっかけとなり
ます。この構成は、全ての読み出し動作を確実に行うため
に CS 信号を使うときに有用です。もし、CS 信号を、すべて
の読み出し動作を確実に行うために使わないなら、
DOUT_RESET を 0 に設定してください。すると、読み出し操
作時における最後の SCLK のエッジに続いて、直ぐにインター
フェースがリセットされます。
同期
外部マルチプレクサの制御
ノーマル同期
チャンネル数を増やすために、外部マルチプレクサを使う場
合は、 外部マルチプレクサのロジック・ピンを、AD7173-8
の GPIO と GPO ピンを使って制御できます。GPIOCON レジ
スタ(アドレス 0x06）の MUX_IO ビット（ビット 12)をセット
すると、ADC が GPIO ピンを制御出来るようになります。 従
って、ADC に同期して、チャンネル変更が可能となり、同期
を行うために別の回路を用意する必要はありません。
遅延
AD7173-8 が、Sinc5＋Sinc1 フィルタを使ってサンプリングを
行う前に、プログラマブルな遅延を挿入することが可能です。
これにより、外部アンプやマルチプレクサの出力がセトリン
グするまで待つことができ、これらの素子に対する要求特性
を緩和することが可能です。 8 つのプログラマブルな遅延設
定ができ、その範囲は 0 µs から 8 ms です。この設定は、
ADC モード・レジスタ(アドレス 0x01）の、DELAY ビット
（ビット[10:8])を使って設定します。
遅延が、0µs より大きな値に選択され、インターフェース・
モード・レジスタ（アドレス 0x02）の HIDE_DELAY（ビッ
ト 10) を 1 に設定すると、選択された出力データ・レートと
は無関係に、各サンプルのデータ変換時間に、この遅延時間
がそのまま加えられます。
HIDE_DELAY が 0 に設定されたとき、選択された遅延時間が、
変換時間の半分より短い場合、この遅延時間は変換時間の中
に内包されてしまいます。これにより変換時間変わりません
が、変換時間と比較した遅延時間の長さによっては、ノイズ
特性に影響を与える恐れがあります。遅延時間を内包できる
のは、出力データ・レートが 、2.6 kSPS 以下の時です。ただ
し例外があって、以下の 4 つのレートでは、遅延時間を内包
43 / 64
GPIOCON レジスタ内の SYNC_EN ビットを 1 に設定する
と、SYNC ピンは、同期用ピンとして機能します。SYNC入力
を使うと、同じデバイスにおける他の設定に対して影響を与
えることなく、変調器とデジタル・フィルタとをリセットで
きます。これにより、外部から指定できる既知のタイミング、
すなわち SYNCの立ち上がりエッジから、アナログ入力のサ
ンプル・データ取得を開始できます。このピンは、同期が確
実に行われることを担保するため、最低でもマスター・クロ
ック 1 周期分以上はロー・レベルにしてください。もし複数
のチャンネルがイネーブルになっていたら、シーケンサは、
最初にイネーブルされるチャンネルでリセットされます。
複数の AD7173-8 を、共通のマスター・クロックで動作させ
て同期動作を実現し、それらデバイスのデータ・レジスタを同
時に更新することが可能です。この動作は、通常各 AD7173-8
がキャリブレーションを実行するか、キャリブレーション・
レジスタにキャリブレーション係数をロードした後に始めま
す。SYNC ピンの立ち下がりエッジで、デジタル・フィルタと
アナログ変調器がリセットされて AD7173-8 は、あらかじめ決
められた状態に置かれ変換はスタートしません。SYNC ピン
がロー・レベルである限り、AD7173-8 は、この状態を維持し
ます。SYNC の立ち上がりエッジで、変調器とフィルタはリ
セット状態を抜け出し、次のマスター・クロックのエッジで、
デバイスは再び入力サンプルの取得を開始します。
このデバイスは、SYNC のロー・レベルからハイ・レベルへ
の遷移に続くマスター・クロックの立ち下がりエッジで、リ
セット状態から抜け出します。従って、複数のデバイスを同
期動作させる時は、すべてのデバイスがマスター・クロック
の立ち下がりエッジで確実にサンプリングすることを担保す
るため、マスター・クロックの立ち上がりエッジで SYNC ピ
AD7173-8
データシート
をモニタします。もしあるビットが変化すると、
REG_ERROR ビットがセットされます。従って、内部レジス
タへの書き込みを行う際には、インターフェース・モード・
レジスタの REG_CHECK ビットが 0 に設定されていることを
確認してください。レジスタ書き込みで更新されると、
REG_CHECK ビットを 1 にセットできます。AD7173-8 は、内
部レジスタのチェックサムを計算します。もし、1 つでもレ
ジスタの値が変化していたなら、REG_ERROR ビットが設定
されます。エラーが検出されたら、ステータス・レジスタの
REG_ERROR ビットをクリアするため、REG_CHECK ビット
を必ず 0 に設定してください。なお、このレジスタ・チェッ
ク機能はデータ・レジスタ、ステータス・レジスタ、インタ
ーフェース・モード・レジスタをモニタしていません。
ンをハイ・レベルにします。SYNCピンが、十分な時間が取
れずにハイ・レベルになった場合、デバイス間でマスター・
クロック 1 周期分の時間差を持つ可能性があります。すなわ
ち、デバイスごとの変換のタイミングが、最大マスター・ク
ロック 1 周期分の差が生じることがあります。SYNCは、変
換開始コマンドとしても使うこことができます。 このモード
では、 SYNC の立ち上がりエッジで変換が開始され、変換完
了時、RDY の立ち下がりエッジが出現して変換完了を知らせ
ます。フィルタのセトリング時間は、各データ・レジスタの
更新ごとに、適切に割り当てられなければなりません。
オルタネート同期
インターフェース・モード・レジスタの ALT_SYNC ビットを
1 に設定すると、オルタネート同期方式が起動されます。この
同期方式をイネーブルにするには、GPIOCON レジスタの
SYNC_EN ビットも 1 に設定する必要があります。このモード
では、AD7173-8 の複数チャンネルがイネーブルになっている
時、SYNCピンが変換開始コマンドとして機能します。 SYNC
がロー・レベルになると、ADC は現状のチャンネルの変換を
完了し、順番で決められた次のチャンネルを選択します。続
いて ADC は、この次のチャンネルの変換が開始できることを
許可する SYNCがハイ・レベルになるまで待機します。RDY
ピンは、現状のチャンネルの変換が完了するとロー・レベル
になります。
す。すなわち、SYNC コマンドを使うと、現状選択されてい
るチャンネルのサンプリングに影響を与えませんが、順番で
決められた次のチャンネルの変換が行われる瞬間を制御する
ことができます。
ERROR ピン
ERRORピンは、エラー入力/出力ピン、又は汎用出力ピンと
して機能します。 GPIOCON レジスタの ERR_EN ビットが、
このピンの機能を決めます。
ERR_EN を 10 に設定した場合、このピンは、オープン・ドレ
インのエラー出力ピンとして機能します。ステータス・レジ
スタ内の 3 つのエラー・ビット（ADC_ERROR、
CRC_ERROR、REG_ERROR) は、論理和（OR）をとられ、
反転された上で、ERROR ピンに反映されます。それゆ
え、ERRORピンには、エラーの発生が表示されます。エラー
の原因を特定するには、ステータス・レジスタを読んで下さ
い。
ERR_EN ビットを 01 に設定すると、ERRORピンは、エラー
入力ピンとして機能します。他の部品のエラー・ピンを、
AD7173-8 の ERROR ピンに接続すると、AD7173-8 は、デバイス
自身もしくは、接続されている外部部品でエラーが起きたこと
を検知して表示します。ERRORピンの値は反転され、ADC か
らの変換エラーとの OR をとります。その結果はステータス・
レジスタの、 ADC_ERROR ビットに表示されます。ERRORピ
ンの値は、GPIOCON レジスタの ERR_DAT ビットへ反映され
ます。
このモードは、いくつかのチャンネルがイネーブルになって
いる時のみ、使用することができます。1 つのチャンネルの
みイネーブルになっている場合は、このモードの使用は推奨
されません。
エラー・フラグ
ステータス・レジスタは、ADC_ERROR、CRC_ERROR、
REG_ERROR の 3 つのエラー・ビットを保持しています。そ
れぞれのビットは、ADC の変換エラー、CRC チェック時のエ
ラー、レジスタ変更に伴って発生したエラーを格納していま
す。さらに、ERRORピンは、いずれかのエラーが起きたこと
を外部に知らせます。
ERROR ピンは、ERR_EN ビットを 00 に設定すると、ディスエ
ーブルになります。ERR_EN のビットを 11 に設定する
と、ERROR ピンは、汎用出力ピンとして動作します。
DATA_STAT
ADC_ERROR
ステータス・レジスタの内容は、 AD7173-8 の各変換（デー
タ）に付属させることができます。これは、複数のチャンネ
ルがイネーブルになっている場合に便利な機能です。変換デ
ータが出力される度に、ステータス・レジスタの内容が付け
加得られます。ステータス・レジスタの下位 4 ビットは、ど
のチャンネルを変換したかを表示します。加えて、エラー・
ビットによってフラグ付けされたエラーがあれば、そのエラ
ーを特定できます。
変換プロセス中にエラーが発生した場合、ステータス・レジ
スタの ADC_ERROR ビットにフラグがたちます。このフラグ
は、ADC の出力で、オーバーレンジもしくはアンダーレンジ
を検知したときにセットされます。アンダーレンジやオーバ
ーレンジが発生すると、ADC の出力はそれぞれ、オール 0 も
しくはオール 1 になります。このフラグは、アンダーレンジ
またはオーバーレンジが解消したときにのみ、リセットされ
ます。データ・レジスタの読み込みによってリセットされる
ことはありません。
IOSTRENGTH ビット
シリアル・インターフェースは、シリアル・インターフェー
ス用電源電圧が 2V まで下がっても動作します。しかしデー
タ・スピードが高速（10MHｚ～15MHｚ）である場合、
DOUT/RDY ピンは、ボード上に寄生容量が大きいと、十分な
駆動能力を得ることができないかもしれません。インターフェ
ース・モード・レジスタの IOSTRENGTH ビットは、
DOUT/RDY ピンの駆動能力を増加させることができます。
SPI クロックを高速（すなわち 15MHz まで）で使わない限り、
このビットはデフォルト値にしておくことを推奨します。
CRC_ERROR
もし、書き込み動作時に付加された CRC の値が、送られた情
報と一致しなかった場合、CRC_ERROR フラグがセットされ
ます。このフラグは、ステータス・レジスタが読まれたこと
が分かると、ただちにリセットされます。
REG_ERROR
このフラグは、インターフェース・モード・レジスタの
REG_CHECK ビットと組み合わせて使用します。
REG_CHECK ビットが設定されると、は、内部レジスタの値
44 / 64
AD7173-8
データシート
グラウンド接続とレイアウト
ADC のアナログ入力とリファレンス電圧入力は差動であるた
め、アナログ変調器内の多くの電圧はコモン・モード電圧で
す。この製品の優れたコモン・モード除去比により、これら
入力でのコモン・モード・ノイズが除去されます。AD7173-8
のアナログ電源とデジタル電源は独立しており、別々のピン
を使用することにより、デバイスのアナログ部とデジタル部
の間の結合を最小にしています。 デジタル・フィルタは、マ
スター・クロック周波数の整数倍の周波数以外の広帯域電源
ノイズを除去します。
ログ信号の交差は回避する必要があります。デジタル信号と
アナログ信号のパターンは、基板の反対側に配置し、それぞ
れが直角になるように配置して下さい。これにより、ボード
のフィードスルーの効果を削減することができます。マイク
ロストリップ技術の使用は最善ですが、両面ボードでは常に
使用できるとは限りません。この技術を使用するなら、ボー
ドの部品面はグラウンド・プレーン専用にして、信号はハン
ダ面に配線します。
また、ノイズ・ソースがアナログ変調器を飽和させない限り、
デジタル・フィルタはアナログ入力とリファレンス電圧入力
のノイズも除去します。そのため、従来の高分解能コンバー
タに比べて AD7173-8 のノイズ干渉耐性は向上しています。
しかし、AD7173-8 は分解能が高く、 コンバータのノイズ・
レベルが非常に低いため、グラウンド接続とレイアウトにつ
いては注意が必要です。
高分解能 ADC を使うときは、デカップリングが重要になりま
す。AD7173-8 は 3 つの独立した電源ピンを持っています：こ
れらは、AVDD1、AVDD2、そして IOVDD です。AVDD1 と
AVDD2 ピンは、AVSS を基準としています。一方、IOVDD ピ
ンは、DGND を基準としています。AVDD1 と AVDD2 は、10
µF のタンタル・コンデンサと 0.1μF のコンデンサとを並列に
接続した上で、それぞれ AVSS へデカップリングして下さい。
各 コンデンサは、デバイスの各電源ピンのできるだけ近くに
配置して下さい。理想的には、デバイスに直接接続する必要
があります。IOVDD は、10 μF のタンタル・コンデンサと、
0.1μF のコンデンサとを並列接続し、 DGND へデカップリン
グして下さい。全てのアナログ入力は、AVSS へデカップリ
ングして下さい。もし外部基準電圧源を使う場合は、REF+と
REF−ピンを、AVSS にデカップリングして下さい。
ADC を実装するプリント回路ボード（PCB）は、アナログ部
とデジタル部を分離して、ボードの特定領域にまとめて配置
するようにデザインする必要があります。一般に、エッチン
グ部分を最小すると、最適なシールド効果を持つため、この
方法はグラウンド・プレーンに最適です。
どのようなレイアウトであろうとも、システム内における電
流の流れには十分注意を払い、全てのリターン電流用の経路
と目的場所まで電流を流す経路とを、できるだけ近づけて配
置するよう心がけて下さい。
AD7173-8 は、2 つの内蔵 LDO レギュレータを持ち、 1 つは
AVDD2 を安定化し、もうひとつは、IOVDD を安定化してい
ます。REGCAPA ピンは、AVSS に対して 1μF と 0.1μF のコン
デンサを介して接続する事を推奨します。同様に REGCAPD
ピンは、DGND に対して 1μF と 0.1μF のコンデンサを介して
接続する事を推奨します。
このデバイスの下にデジタル・ラインを配置することは避け
て下さい。 この様なレイアウトは、デバイスのチップに対し
てノイズ結合が起きてしまいます AD7173-8 の下にアナロ
グ・グラウンドを配置すれば、ノイズ結合を避けることがで
きます。AD7173-8 への電源ラインはできるだけ太いパターン
にしてインピーダンスを下げ、電源ライン上のグリッチを減
らします。クロックなどの高速なスイッチング信号は、デジ
タル・グラウンドでシールドしてボードの他の部分に対する
ノイズの放射を防止します。また、クロック信号はアナログ
入力の近くを通過しないようにします。デジタル信号とアナ
11773-074
AD7173-8 を分離電源で動作させる場合、AVSS 用の分離された
電源プレーンを、必ず用意して下さい。一例をあげると、顧客
用評価ボード EVAL-AD7173-8SDZ は、4 層 PCB を用い、第 3
層の中央部に、大きな面積を持った AVSS 用プレーンを配置
してあります。図 74 に、この PCB における第 3 層のレイアウ
トを示します。
図 74.EVAL-AD7173-8SDZ の PCB 第 3 層
45 / 64
AD7173-8
データシート
レジスタの一覧
表 22.レジスタの一覧
Reg
Name
Bits
Bit 7
Bit 6
0x00
COMMS
[7:0]
WEN
R/W
0x00
STATUS
[7:0]
RDY
ADC_ERROR
CRC_ERROR
0x01
ADCMODE:
[15:8]
REF_EN
RESERVED
SING_CYC
[7:0]
RESERVED
0x02
IFMODE
[15:8]
[7:0]
0x03
REGCHECK
Bit 5
Bit 4
Bit 2
REG_ERROR
RESERVED
CLOCKSEL
ALT_SYNC
REG_CHECK
IOSTRENGTH
RESERVED
REGISTER_CHECK[23:16]
[15:8]
REGISTER_CHECK[15:8]
[7:0]
REGISTER_CHECK[7:0]
DATA
[23:0]
0x06
GPIOCON
[15:8]
RESERVED
PDSW
OP_EN2_3
MUX_IO
SYNC_EN
[7:0]
GP_DATA3
GP_DATA2
IP_EN1
IP_EN0
OP_EN1
0x10
ID
CH0
INSEL[15:8]
[7:0]
INSEL[7:0]
[15:8]
CH_EN0
[7:0]
0x11
CH1
[15:8]
CH2
[15:8]
CH3
[15:8]
CH4
[15:8]
CH5
[15:8]
CH6
[15:8]
CH7
[15:8]
CH8
[15:8]
CH9
[15:8]
CH10
[15:8]
CH11
[15:8]
CH12
[15:8]
CH13
[15:8]
CH14
[15:8]
0x20
CH15
SETUPCON0
[15:8]
0x21
SETUPCON1
CH_EN8
0x22
SETUPCON2
0x23
SETUPCON3
CH_EN9
0x24
SETUPCON4
0x25
SETUPCON5
CH_EN10
0x26
SETUPCON6
0x27
0x28
SETUPCON7
FILTCON0
AINPOS1[4:3]
0x0001
RW
AINPOS2[4:3]
0x0001
RW
AINPOS3[4:3]
0x0001
RW
AINPOS4[4:3]
0x0001
RW
AINPOS5[4:3]
0x0001
RW
AINPOS6[4:3]
0x0001
RW
AINPOS7[4:3]
0x0001
RW
AINPOS8[4:3]
0x0001
RW
AINPOS9[4:3]
0x0001
RW
AINPOS10[4:3]
0x0001
RW
AINPOS11[4:3]
0x0001
RW
AINPOS12[4:3]
0x0001
RW
AINPOS13[4:3]
0x0001
RW
AINPOS14[4:3]
0x0001
RW
AINPOS15[4:3]
0x0001
RW
AIN_BUF 0[1:0]
0x1000
RW
AIN_BUF 1[1:0]
0x1000
RW
AIN_BUF 2[1:0]
0x1000
RW
AIN_BUF 3[1:0]
0x1000
RW
AIN_BUF 4[1:0]
0x1000
RW
AIN_BUF 5[1:0]
0x1000
RW
AIN_BUF 6[1:0]
0x1000
RW
AIN_BUF 7[1:0]
0x1000
RW
0x0000
RW
AINNEG9
SETUP_SEL10
CH_EN11
RESERVED
AINNEG10
SETUP_SEL11
RESERVED
AINPOS11[2:0]
CH_EN12
AINNEG11
SETUP_SEL12
RESERVED
AINPOS12[2:0]
CH_EN13
AINNEG12
SETUP_SEL13
RESERVED
AINPOS13[2:0]
CH_EN14
AINNEG13
SETUP_SEL14
RESERVED
AINPOS14[2:0]
CH_EN15
AINNEG14
SETUP_SEL15
BURNOUT_
EN1
BUFCHOPMAX
1
BURNOUT_
EN2
BUFCHOPMAX
2
BURNOUT_
EN3
BUFCHOPMAX
3
BURNOUT_
EN4
BUFCHOPMAX
4
BURNOUT_
EN5
BUFCHOPMAX
5
BURNOUT_
EN6
BUFCHOPMAX
6
[7:0]
BURNOUT_
EN7
BUFCHOPMAX
7
[15:8]
SINC3_MAP0
[15:8]
BI_
UNIPOLAR0
BI_UNIPOLAR1
REF_BUF 2[1:0]
RESERVED
BI_UNIPOLAR3
REF_BUF 3[1:0]
REFSEL3
RESERVED
BI_UNIPOLAR4
REF_BUF 4[1:0]
REFSEL4
RESERVED
BI_UNIPOLAR5
REF_BUF 5[1:0]
REFSEL5
RESERVED
[15:8]
RESERVED
BI_UNIPOLAR2
RESERVED
[15:8]
REF_BUF 1[1:0]
REFSEL2
RESERVED
[15:8]
RESERVED
REFSEL1
RESERVED
[15:8]
REF_BUF 0[1:0]
REF_SEL0
RESERVED
[15:8]
RESERVED
AINNEG15
RESERVED
[15:8]
[7:0]
RESERVED
AINPOS10[2:0]
BUFCHOPMAX0
[7:0]
RW
AINNEG8
SETUP_SEL9
BURNOUT_
EN0
[7:0]
RESERVED
AINPOS9[2:0]
RESERVED
[7:0]
0x8001
AINNEG7
SETUP_SEL8
[15:8]
[7:0]
RESERVED
AINPOS8[2:0]
AINPOS15[2:0]
[7:0]
AINPOS0[4:3]
AINNEG6
SETUP_SEL7
[7:0]
[7:0]
RESERVED
AINPOS7[2:0]
[7:0]
0x1F
R
AINNEG5
SETUP_SEL6
CH_EN7
[7:0]
0x1E
RESERVED
AINPOS6[2:0]
[7:0]
0x1D
0x30DX 1
AINNEG4
SETUP_SEL5
CH_EN6
[7:0]
0x1C
RESERVED
AINPOS5[2:0]
[7:0]
0x1B
RW
GP_DATA0
AINNEG3
SETUP_SEL4
CH_EN5
[7:0]
0x1A
RESERVED
AINPOS4[2:0]
[7:0]
0x19
R
0x0800
AINNEG2
SETUP_SEL3
CH_EN4
[7:0]
0x18
0x000000
ERR_DAT
GP_DATA1
RESERVED
AINPOS3[2:0]
[7:0]
0x17
R
WL16
AINNEG1
SETUP_SEL2
CH_EN3
[7:0]
0x16
0x000000
ERR_EN
RESERVED
AINPOS2[2:0]
[7:0]
0x15
RW
DOUT_RESET
AINNEG0
SETUP_SEL1
CH_EN2
[7:0]
0x14
0x0000
RESERVED
RESERVED
AINPOS1[2:0]
[7:0]
0x13
SETUP_SEL0
CH_EN1
[7:0]
0x12
R
RW
RESERVED
OP_EN0
AINPOS0[2:0]
W
0x2000
DATA[23:0]
[15:8]
RW
0x00
RESERVED
HIDE_DELAY
CRC_EN
[23:16]
Reset
0x80*
DEALY
0x04
0x07
Bit 0
CHANNEL
MODE
DATA_STAT
Bit 1
RA
RESERVED
CONTREAD
Bit 3
RESERVED
BI_UNIPOLAR6
REF_BUF 6[1:0]
REFSEL6
RESERVED
RESERVED
BI_UNIPOLAR7
REF_BUF 7[1:0]
REFSEL7
RESERVED
RESERVED
ENHFILTEN0
46 / 64
ENHFILT0
AD7173-8
データシート
Reg
0x29
0x2A
0x2B
0x2C
0x2D
0x2E
0x2F
Name
FILTCON1
FILTCON2
FILTCON3
FILTCON4
FILTCON5
FILTCON6
FILTCON7
Bits
Bit 7
[7:0]
RESERVED
[15:8]
SINC3_MAP1
[7:0]
RESERVED
[15:8]
SINC3_MAP2
[7:0]
RESERVED
[15:8]
SINC3_MAP3
[7:0]
RESERVED
[15:8]
SINC3_MAP4
[7:0]
RESERVED
[15:8]
SINC3_MAP5
[7:0]
RESERVED
[15:8]
SINC3_MAP6
[7:0]
RESERVED
[15:8]
SINC3_MAP7
[7:0]
RESERVED
Bit 6
Bit 5
Bit 4
Bit 3
ORDER0
Bit 2
Bit 1
Bit 0
Reset
RW
ENHFILT1
0x0000
RW
ENHFILT2
0x0000
RW
ENHFILT3
0x0000
RW
ENHFILT4
0x0000
RW
ENHFILT5
0x0000
RW
ENHFILT6
0x0000
RW
ENHFILT7
0x0000
RW
ODR0
RESERVED
ENHFILTEN1
ORDER1
ODR1
RESERVED
ENHFILTEN2
ORDER2
ODR2
RESERVED
ENHFILTEN3
ORDER3
ODR3
RESERVED
ENHFILTEN4
ORDER4
ODR4
RESERVED
ENHFILTEN5
ORDER5
ODR5
RESERVED
ENHFILTEN6
ORDER6
ODR6
RESERVED
ENHFILTEN7
ORDER7
ODR7
0x30
OFFSET0
[23:0]
[23:0]
0x800000
RW
0x31
OFFSET1
[23:0]
OFFSET1[23:0]
0x800000
RW
0x32
OFFSET2
[23:0]
OFFSET2[23:0]
0x800000
RW
0x33
OFFSET3
[23:0]
OFFSET3[23:0]
0x800000
RW
0x34
OFFSET4
[23:0]
OFFSET4[23:0]
0x800000
RW
0x35
OFFSET5
[23:0]
OFFSET5[23:0]
0x800000
RW
0x36
OFFSET6
[23:0]
OFFSET6[23:0]
0x800000
RW
0x37
OFFSET7
[23:0]
OFFSET7[23:0]
0x800000
RW
0x38
GAIN0
[23:0]
GAIN0[23:0]
0x5XXXX0 2
RW
0x39
GAIN1
[23:0]
GAIN1[23:0]
0x5XXXX02
RW
0x3A
GAIN2
[23:0]
GAIN2[23:0]
0x5XXXX02
RW
0x3B
GAIN3
[23:0]
GAIN3[23:0]
0x5XXXX02
RW
0x3C
GAIN4
[23:0]
GAIN4[23:0]
0x5XXXX02
RW
0x3D
GAIN5
[23:0]
GAIN5[23:0]
0x5XXXX02
RW
0x3E
GAIN6
[23:0]
GAIN6[23:0]
0x5XXXX02
RW
0x3F
GAIN7
[23:0]
GAIN7[23:0]
0x5XXXX02
RW
1
2
X = don’t care. X の値は、ADC によって固有の値になります。
X の値は、使用される IC によって変動します。
47 / 64
AD7173-8
データシート
レジスタの詳細
コミュニケーション・レジスタ
Address:0x00, Reset:0x00, Name:COMMS
表 23.COMMS の各ビットの説明
Bits
7
Bit Name
WEN
6
R/W
[5:0]
Settings
Description
Reset
Access
このビットは、ADC との通信を始めるときロー・レベルでなければなり
ません。
0x0
W
このビットで、このコマンドが読み出しなのか書き込みなのかを指定し
ます。
0x0
W
0x00
W
0
書き込みコマンド
1
読み出しコマンド
このレジスタ・アドレス・ビットで、現在の通信において、この後どの
レジスタを読み書きするのかを指定します。
RA
000000
ステータス・レジスタ
000001
ADC モード・ドレジスタ
000010
インターフェース・モード・レジスタ
000011
レジスタ・チェックサム・レジスタ
000100
データ・レジスタ
000110
GPIO 設定レジスタ
000111
ID レジスタ
010000
Channel 0 レジスタ
010001
Channel 1 レジスタ
010010
Channel 2 レジスタ
010011
Channel 3 レジスタ
010100
Channel 4 レジスタ
010101
Channel 5 レジスタ
010110
Channel 6 レジスタ
010111
Channel 7 レジスタ
011000
Channel 8 レジスタ
011001
Channel 9 レジスタ
011010
Channel 10 レジスタ
011011
Channel 11 レジスタ
011100
Channel 12 レジスタ
011101
Channel 13 レジスタ
011110
Channel 14 レジスタ
011111
Channel 15 レジスタ
100000
セットアップ設定 0 レジスタ
100001
セットアップ設定 1 レジスタ
100010
セットアップ設定 2 レジスタ
100011
セットアップ設定 3 レジスタ
100100
セットアップ設定 4 レジスタ
100101
セットアップ設定 5 レジスタ
100110
セットアップ設定 6 レジスタ
100111
セットアップ設定 7 レジスタ
101000
フィルタ設定 0 レジスタ
101001
フィルタ設定 1 レジスタ
101010
フィルタ設定 2 レジスタ
101011
フィルタ設定 3 レジスタ
101100
フィルタ設定 4 レジスタ
101101
フィルタ設定 5 レジスタ
101110
フィルタ設定 6 レジスタ
101111
フィルタ設定 7 レジスタ
110000
オフセット 0 レジスタ
110001
オフセット 1 レジスタ
110010
オフセット 2 レジスタ
110011
オフセット 3 レジスタ
48 / 64
AD7173-8
データシート
Bits
Bit Name
Settings
110100
Reset
Description
オフセット 4 レジスタ
110101
オフセット 5 レジスタ
110110
オフセット 6 レジスタ
110111
オフセット 7 レジスタ
111000
ゲイン 0 レジスタ
111001
ゲイン 1 レジスタ
111010
ゲイン 2 レジスタ
111011
ゲイン 3 レジスタ
111100
ゲイン 4 レジスタ
111101
ゲイン 5 レジスタ
111110
ゲイン 6 レジスタ
111111
ゲイン 7 レジスタ
49 / 64
Access
AD7173-8
データシート
ステータス・レジスタ
Address:0x00, Reset:0x80, Name:STATUS
ステータス・レジスタは 8 ビットのレジスタで、ADC とシリアル・インターフェースのステータスに関する情報が格納されています。
インターフェース・モード・レジスタ（レジスタ 0x02）の DATA_STAT ビット (ビット 6）の設定を行う事により、このレジスタの内
容をデータ・レジスタへ付加することもできます。
表 24.STATUS の各ビットの説明
Bits
7
Bit Name
RDY
Settings
Description
CSがロー・レベルで、レジスタが読まれていないときはいつでも、RDY
のステータスが DOUT/RDYピンに出力されます。このビットは、ADC が
データ・レジスタに新しい結果を書き込むとロー・レベルになります。
ADC のキャリブレーション・モードでは、このビットは、その ADC が
キャリブレーションを終えてデータを書き込むとロー・レベルになりま
す。RDYは、データ・レジスタからデータが読み出されると、自動的に
ハイ・レベルになります。
0
1
6
5
4
[3:0]
0
エラー無し
エラー有り
このビットは、レジスタ書き込み時に、CRC エラーが発生したことを表
示します。このレジスタを読んで、ホスト・マイクロコントローラが、
CRC エラーが発生しているかどうかの判断をします。このビットは、こ
のレジスタを読むとクリアされます。
0
エラー無し
1
CRC エラー
レジスタ整合性チェックが作動している時、このビットで、1 つでも内部
レジスタの値が計算された値から変化たかどうかを表示します。このレ
ジスタ整合性チェックは、インターフェース・モード・レジスタの
REG_CHEK ビットを設定すると作動します。このビットは、
REG_CHECK ビットをクリアするとクリアされます。
REG_ERROR
0
エラー無し
1
エラー有り
チャンネル
0x0
R
0x0
R
0x0
R
0x0
R
新しいデータ結果の待ち状態
1
CRC_ERROR
Access
R
新しいデータが読み出し可能
このビットの機能はデフォルトで、ADC がオーバーレンジもしくはアン
ダーレンジになったことを表示します。オーバーレンジもしくはアンダ
ーレンジになった時、ADC の結果が±フル・スケールにクランプされま
す。ADC の新しい結果が更新され、アナログ入力のオーバーレンジもし
くはアンダーレンジ状態が解消されたときに、このビットは更新されま
す。
ADC_ERROR
Reset
0x1
これらのビットは、どのチャンネルの ADC 変換がアクティブで、現在ど
のチャンネルの結果がデータ・レジスタに格納されているかを示しま
す。このビットで表示されるチャンネルは、現在変換を行っているチャ
ンネルとは違っていることに注意して下さい。このビットは、チャンネ
ル ｘ レジスタのダイレクト・マッピングです。従ってチャンネル 0 の場
合 0x10 になり、チャンネル 15 の場合は 0X1F になります。
0000
チャンネル 0
0001
チャンネル 1
0010
チャンネル 2
0011
チャンネル 3
0100
チャンネル 4
0101
チャンネル 5
0110
チャンネル 6
0111
チャンネル 7
1000
チャンネル 8
1001
チャンネル 9
1010
チャンネル 10
1011
チャンネル 11
1100
チャンネル 12
1101
チャンネル 13
1110
チャンネル 14
1111
チャンネル 15
50 / 64
AD7173-8
データシート
ADC モード・レジスタ
Address:0x01, Reset:0x2000, Name:ADCMODE
ADC モード・ドレジスタは ADC の動作モードとマスター・クロックの選択を制御します。ADC モード・レジスタへの書き込みによ
って、フィルタと RDYビットをリセットし、新しい変換もしくはキャリブレーションを開始します。
表 25.ADCMODE の各ビットの説明
Bits
15
Bit Name
REF_EN
Settings
Description
内部リファレンス電圧をイネーブルにし、REFOUT ピンにバッファさ
れた 2.5V を出力します。
0
ディスエーブル
1
イネーブル
Reset
0x0
Access
RW
14
RESERVED
0 に固定。（ユーザ使用不可）
0x0
R
13
SING_CYC
固定のフィルタ・データ・レートのみで出力するようにＡＤＣを設定
し、かつ 1 チャンネルしかアクティブしない場合に使われます。
0x1
RW
0
ディスエーブル
1
イネーブル
[12:11]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[10:8]
遅延
これらのビットは、プログラマブルな遅延を設定します。この遅延は
チャンネル・スイッチの後に付加され、ADC が入力の処理を行う前
に、外部回路を付加した事によるセトリングに対する時間的な余裕を
持たせます。
0 µs
32 µs
128 µs
320 µs
800 µs
1.6 ms
4 ms
8 ms
0x0
RW
000
001
010
011
100
101
110
111
7
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[6:4]
MODE
これらのビットは、ADC の動作モードを設定します。詳細について
は、動作モードの項を参照してください。
0x0
RW
0x0
RW
0x0
R
[3:2]
000
連続変換モード
001
シングル変換モード
010
スタンバイ・モード
011
パワー・ダウン・モード
100
内部オフセットのキャリブレーション
110
システムのオフセット・キャリブレーション
111
システムのゲイン・キャリブレーション
このビットは、ADC のクロックの選択に用います。内部発振器を選択
すると、内部発振器もイネーブルになります。
CLOCKSEL
00
[1:0]
RESERVED
内部発振器
01
内部発振器出力を XTAL2/CLKIO ピンに設定します。
10
外部クロックの入力を XTAL2/CLKIO ピンに設定します。
11
外部水晶発振子を XTAL1 と XTAL2/CLKIO ピンに設定します。
0 に固定（ユーザー使用不可）
51 / 64
AD7173-8
データシート
インターフェース・モード・レジスタ
Address:0x02, Reset:0x0000, Name:IFMODE
インターフェース・モード・レジスタは、様々なシリアル・インターフェース・オプションを構成します。
表 26.IFMODE の各ビットの説明
Bits
Bit Name
Description
Reset
Access
[15:13]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
12
ALT_SYNC
このビットをセットすると、SYNCピンは通常とは違う振る舞いをしま
す。すなわち SYNC ピンが、チャンネルのスキャン時にデータ変換タ
イミングの制御を行うことができます。(詳細は、内蔵機能の SYNC_EN
ビットの説明を参照して下さい.)
0x0
RW
0x0
RW
0x0
RW
11
10
Settings
0
ディスエーブル
1
イネーブル
このビットは、DOUT (DOUT/RDY) と the XTAL2/CLKIO ピンの駆動能
力の強度を制御します。IOVDD の電圧が低く、配線容量が中程度であ
る場合に、高速ビット・レートでシリアル・インターフェースを使う
時、このビットを 1 に設定します。
IOSTRENGTH
0
ディスエーブル(デフォルト)
1
イネーブル
プログラマブルな遅延時間を、ADC モード・レジスタの DELAY ビット
で設定した時、選択されたデータ・レートにこの遅延時間を内包するこ
とにより、その遅延時間を見えなくします。詳細については、遅延セク
ションを参照してください。
HIDE_DELAY
0
イネーブル
1
ディスエーブル
9
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
8
DOUT_RESET
このビットにより、DOUT/RDY信号がデータの最後のクロックの立ち上
がりから直ぐに RDYがスイッチングして立ち上がることを防止しま
す。替わりに、DOUT/RDY ピンは、CSがハイに遷移するまでデータの
LSB を出力し続けます。これは、SPI のマスター・クロックが、データ
の LSB を確実にサンプルして読み込むことできるホールドタイムを提
供します。このビットが 1 の時、CS は、ロー・レベルに固定したまま
ではいけません。
0x0
RW
0x0
RW
0x0
RW
0x0
RW
7
6
5
0
ディスエーブル
1
イネーブル
このビットは、ADC データ・レジスタの連続読み出しを有効にします。
連続読み出しを使う場合は、ADC を連続変換モードに構成する必要が
あります。詳細は連続読み出しの項を参照して下さい。
CONTREAD
0
ディスエーブル
1
イネーブル
このビットは、変換データの読み出し時、ステータス・レジスタの内容
をデータ・レジスタの内容に付加する機能をイネーブルにします。これ
により、チャンネルとその状態に関する情報が、データと共に転送され
ます。これは、ステータス・レジスタから読み取られたチャンネルのス
テータス・データが、データ・レジスタ内のチャンネル・データに対応
することを保証する唯一の方法です。
DATA_STAT
0
ディスエーブル
1
イネーブル
このビットは、レジスタの一貫性チェックの機能をイネーブルにしま
す。これにより、ユーザー・レジスタの値のすべての変化をモニタする
ことができます。この機能を使うには、 このビットをクリアしたうえ
で、必要な全てのレジスタを設定します。続いて、REG_CHECK を 1 に
②するためレジスタへ書き込みを行います。もし、どこかのレジスタの
内容が変化すると、ステータス・レジスタ内の REG_ERROR ビットが
1 にセットされます。エラー状態をクリアするには、REG_CHECK ビ
ットに 0 を書き込みます。ただしインターフェース・モード・レジスタ
と、ADC データ・レジスタあるいはステータス・レジスタのいずれ
も、チェックされるレジスタに含まれていません。もしレジスタに新し
い値の書き込みを行わなければならない時、最初にこのビットをクリア
してください。さもなければ、新しいレジスタ内容を書き込むときに、
エラーにフラグが立てられます。
REG_CHECK
0
ディスエーブル
52 / 64
AD7173-8
データシート
Bits
Bit Name
Settings
Description
1
Reset
Access
イネーブル
4
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[3:2]
CRC_EN
レジスタの読み書きに対する CRC 保護をイネーブルにします。 CRC を
有効にすると、シリアル・インターフェース転送における転送バイト数
が増加します。詳細については、CRC の計算セクションを参照してく
ださい。
0x00
RW
00
ディスエーブル
01
レジスタの読み込みトランザクションで、XOR のチェックサムをイネ
ーブルします。このビットの設定では、レジスタ読み込みの際は CRC
を使います。
10
レジスタの読み書きトランザクションで、CRC チェックサムをイネー
ブルします。
1
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
0
WL16
ADC のデータ・レジスタを 16 ビットに変更します。ただし ADC はイ
ンターフェース・モード・レジスタへのこの書き込みで直ちにはリセッ
トされません。従って、ADC の現在の変換結果は、これらのビットが
書かれた直後であっても、すぐには新しいワード長（16 ビット）に丸
められることはありません。次の新しい ADC 結果が正しいワード長で
す。
0x0
RW
0
24 ビット・データ
1
16 ビット・データ
レジスタ・チェック
Address:0x03, Reset:0x000000, Name:REGCHECK
レジスタ・チェック・レジスタは、ユーザー・レジスタといくつかのアクセスできないレジスタのデータの XOR 計算で得られた 24
ビット長のチェックサムです。この動作を行う時は、インターフェース・モード・レジスタの REG_CHECK ビットが 1 に設定しなけ
ればなりません。そうしないとレジスタ読み出し値は 0 となります。
表 27.REGCHECK の各ビットの説明
Bits
[23:0]
Bit Name
REGISTER_CHECK
Settings
Description
REG_CHECK ビットがインターフェース・モード・レジスタでセッ
トされると、このレジスタはユーザー・レジスタの 24 ビットのチェ
ックサムがセットされます。
Reset
0x000000
Access
R
データ・レジスタ
Address:0x04, Reset:0x000000, Name:DATA
データ・レジスタは、ADC の変換結果を格納しています。エンコーディングはオフセット・バイナリですが、セットアップ・レジス
タの BI_UNIPOLAR ビットの内容によってユニポーラに変換することができます。データ・レジスタを読み出すと、その時 RDY ビ
ットとピンがロー・レベルであれば、それらをハイ・レベルにします。ADC の結果は、複数回読み出すことができます。しかしなが
ら、RDY がハイ・レベルの状態を維持していると、ADC の次の結果のデータ・デジスタへの転送が差し迫っているかどうかを知る
ことができません。このレジスタが読み出しの状態にある間は、ADC は新しい変換結結果をそのレジスタに書き込むことができませ
ん。
表 28.DATA の各ビットの説明
Bits
[23:0]
Bit Name
DATA
Settings
Description
このレジスタには、ADC 変換結果が格納されます。もしインターフェ
ース・モード・レジスタの DATA_STAT ビットが設定されると、読み
出し時にステータス・レジスタのデータが付加され、32 ビットデータ
となります。もしインターフェース・モード・レジスタの WL16 が設
定されると、このレジスタは 16 ビット長になります。
53 / 64
Reset
0x000000
Access
R
AD7173-8
データシート
GPIO 設定レジスタ
Address:0x06, Reset:0x0800, Name:GPIOCON
GPIO 設定レジスタは、ADC の汎用 I/O ピンを制御します。
表 29.GPIOCON の各ビットの説明
Bits
15
Bit Name
RESERVED
14
PDSW
13
12
Settings
Description
Reset
0x0
Access
R
このビットは、パワーダウン・スイッチ機能のイネーブル/ディスエーブ
ルを行います。このビットを設定すると、PDSW ピンは電流シンク可能
になります。このスイッチは、センサーのパワーアップ/パワー・ダウン
を制御できるので、この機能をブリッジ・センサー・アプリケーションに
使うことができます。
0x0
RW
OP_EN2_3
このビットで GPO2 と GPO3 ピンを汎用出力ピンに設定できます。出力
レベルは、AVDD1～AVSS 電圧を基準としています。
0x0
RW
MUX_IO
このビットを設定すると、GPIO0/GPIO1/GPO2/GPO3 を使い、内部チャン
ネルのシーケンサと同期して、ADC 外部のマルチプレクサの制御が可能に
なります。1 つのチャンネル用に使われているアナログ入力ピンは、その
まま入力チャンネルとしてに選択します。各アナログ入力ペア(AIN0/AIN1
から AIN14/AIN15)の前段に 16 チャンネルのマルチプレクサを使うと、ト
ータル 128 の差動チャンネルを持たせることができるはずです。しかしな
がら、実際に一度に自動的なシーケンシングできるのは 16 チャンネルまで
です。外付け 16 チャンネルのスキャン・シーケンシングが終わると、次の
入力チャンネル・ペアへの変更が可能になり、次の 16 チャンネルのシーケ
ンスを開始します。
0x0
RW
0x1
RW
0x0
RW
0x0
RW
0 に固定（ユーザー使用不可）
外部マルチプレクサのスイッチングと組み合わせた場合においても、アナロ
グ入力信号がセトリングするまでに必要な時間を確保するために、プログラ
マブル遅延機能を持っています。 (詳細は、ADC のディレイ・ビットを参
照下さい。).
11
[10:9]
8
このビットにより SYNC ピンを同期入力として有効にします。このビッ
トをロー・レベルに設定すると、SYNCピンがハイ・レベルになるまで
ADC とフィルタのリセット状態を保持します。インターフェース・モー
ド・レジスタの ALT_SYNC を設定すると、 SYNCピンのもうひとつの機能
を使う事ができます。このモードは、複数チャンネルがイネーブルになっ
ている時のみ動作します。この場合、SYNCピンが、ロー・レベルであっ
ても、フィルタと変調器のリセットを直ちに行うことはありません。その
かわり、もし SYNCピンがロー・レベルであれば、別チャンネルに切り替
った時に、変換器とフィルタが新しい変換を開始しないようになっていま
す。この状態で SYNC をハイ・レベルにすると、次の変換が始まりま
す。このオルタネート同期モードは、チャンネルのスキャンを行っている
際に、SYNCが使えるようにできます。
SYNC_EN
0
ディスエーブル
1
イネーブル
これらのビットは、ERROR ピンを、エラー入出力として設定します。
ERR_EN
ERR_DAT
00
ディスエーブル
01
ERROR ピンは、外部エラー入力になります。（反転された）リードバッ
ク・ステートは、他のエラー原因と OR がとられ、ステータス・レジスタ
の ADC_ERROR ビットに送られ確認することができます。 ERROR ピン
のステートは、このレジスタの ERR_DAT から読み出すことができます。
10
ERROR は、オープン・ドレインのエラー出力になります。ステータス・
レジスタのエラー・ビットは OR されて反転されたうえで ERRORピンに
出力されます。複数デバイスの ERRORピンを、共通のプルアップ抵抗で
接続すると、どのデバイスでエラーが起きてもそれを検出することができ
ます。
11
ERROR は、汎用出力になります。このピンのステータスは、このレジス
タの ERR_DAT ビットによって制御されます。他の汎用 I/O ピンによって
使われている AVDD1 と AVSS レベル出力とは異なり、IOVDD と DGND
間の電圧を基準としています。この場合、 このピンはアクティブ・プル
アップです。
このビットは、ERRORピンが汎用出力としてイネーブルになった時、そ
のロジック・レベルを決定します。このピンが入力として有効な場合、こ
のビットは、このピンのリードバック・ステータスを反映します。
7
GP_DATA3
このビットは、GP03 への書き込みデータです。
0x0
W
6
GP_DATA2
このビットは、GP02 への書き込みデータです。
0x0
W
54 / 64
AD7173-8
データシート
Bits
5
4
3
2
Bit Name
IP_EN1
Settings
Description
このビットは GPIO1 ピンを入力にします。入力電圧は、AVDD1 もしくは
AVSS と等しくなければなりません。
0
ディスエーブル
1
イネーブル
このビットは GPIO0 ピンを入力にします。入力電圧は、AVDD1 もしくは
AVSS と等しくなければなりません。
IP_EN0
0
ディスエーブル
1
イネーブル
このビットは GPIO1 ピンを出力にします。出力は、AVDD1 と AVSS と
の間の電圧を基準にした値です。
OP_EN1
0
ディスエーブル
1
イネーブル
このビットは GPIO0 ピンを出力にします。出力は、AVDD1 と AVSS と
の間の電圧を基準にした値です。
OP_EN0
0
ディスエーブル
1
イネーブル
Reset
0x0
Access
RW
0x0
RW
0x0
RW
0x0
RW
1
GP_DATA1
このビットは、GPIO1 のリードバックもしくは書き込みデータです。
0x0
RW
0
GP_DATA0
このビットは、GPIO0 のリードバックもしくは書き込みデータです。
0x0
RW
ID レジスタ
Address:0x07, Reset:0x30DX, Name:ID
ID レジスタを読み出すと、16 ビットのこのモデル固有の ID コードを返します。AD7173-8 の場合は、0x30DX です。
表 30.ID の各ビットの説明
Bits
[15:0]
Bit Name
ID
Settings
Description
ID レジスタは、この ADC モデル固有の 16 ビット ID コードを返します。
AD7173-8
0x30DX
1
Reset
1
0x30DX
Access
R
X = don’t care.
チャンネル・レジスタ 0
Address:0x10, Reset:0x8001, Name:CH0
チャンネル・レジスタは 16 ビットのレジスタで、現在アクティブなチャンネルがどれか、そしてそれぞれのチャンネルのどの入力が
選択されていて、さらにそのチャンネル用の ADC 変換動作を構成するためには、どのセットアップを使うべきか、を選択するため
に使われます。チャンネル数（16）だけあります。
表 31.CH0 の各ビットの説明
Bits
15
[14:12]
Bit Name
CH_EN0
Settings
Description
このビットはチャンネル 0 をイネーブルにします。1 チャンネル以上
がイネーブルになっている場合は、ADC は自動的にそれらをシーケン
シング（スキャン）します。
0
ディスエーブル
1
イネーブル (デフォルト)
これらのビットは、8 つのセットアップの内、どのセットアップがこ
のチャンネルの AD 変換動作の設定のため適用されるか指定します。
SETUP_SEL0
1 つのセットアップは、4 セットのレジスタで構成されています。それ
ぞれ、セットアップ・レジスタ、フィルタ設定レジスタ、 オフセッ
ト・レジスタ、そしてゲイン・レジスタです。
全てのアクティブなチャンネルに同じ 3 ビットコードを適用すると、
全て同じセットアップで動作します。あるいは、最大 8 チャンネルま
で、異なった構成にする事もできます。
000
セットアップ 0
001
セットアップ 1
010
セットアップ 2
011
セットアップ 3
100
セットアップ 4
101
セットアップ 5
55 / 64
Reset
0x1
Access
RW
0x0
RW
AD7173-8
Bits
Bit Name
データシート
Settings
110
111
Description
Reset
Access
セットアップ 6
セットアップ 7
[11:10]
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[9:5]
AINPOS0
これらのビットは、どのアナログ入力ピンを、その ADC チャンネルの
正側（非反転）入力に接続するかを選択します。TEMP SENSOR ± は
内部温度センサーです。
0x0
RW
0x1
RW
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10101
10110
[4:0]
AINNEG0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10101
10110
AIN0 (デフォルト)
AIN1
AIN2
AIN3
AIN4
AIN5
AIN6
AIN7
AIN8
AIN9
AIN10
AIN11
AIN12
AIN13
AIN14
AIN15
AIN16
TEMP SENSOR +
TEMP SENSOR −
REF+
REF−
これらのビットは、どのアナログ'入力ピンを、その ADC チャンネル
の負側（反転）入力に接続するかを選択します。
AIN0
AIN1(デフォルト)
AIN2
AIN3
AIN4
AIN5
AIN6
AIN7
AIN8
AIN9
AIN10
AIN11
AIN12
AIN13
AIN14
AIN15
AIN16
TEMP SENSOR +
TEMP SENSOR −
REF+
REF−
56 / 64
AD7173-8
データシート
チャンネル・レジスタ 1 からチャンネル・レジスタ 15
Address Range:0x11 to 0x1F, Reset:0x0001, Name:CH1 から CH15
後続のチャンネル・レジスタ、すなわち CH1 から CH15 までは、CH0 のレジスタと同じ構造をしています。これらは、デフォルトで
ディスエーブルになっています (MSB = 0)。各チャンネルは 8 つのセットアップの 1 つを参照して動作を設定する事ができます。シ
ーケンサは、イネーブルになっているチャンネルを順番に選択して行きます。
表 32 に、これらのレジスタ、アドレス、リセット値の一覧を示します。
表 32.CH1 らか CH15 までの一覧
Reg Name
0x11 CH1
0x12 CH2
0x13 CH3
0x14 CH4
0x15 CH5
0x16 CH6
0x17 CH7
0x18 CH8
0x19 CH9
0x1A CH10
0x1B CH11
0x1C CH12
0x1D CH13
0x1E CH14
0x1F CH15
Bits
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
[15:8]
[7:0]
Bit 7
CH_EN1
CH_EN2
CH_EN3
CH_EN4
CH_EN5
CH_EN6
CH_EN7
CH_EN8
CH_EN9
CH_EN10
CH_EN11
CH_EN12
CH_EN13
CH_EN14
CH_EN15
Bit 6
Bit 5
Bit 4
SETUP_SEL1
AINPOS1[2:0]
SETUP_SEL2
AINPOS2[2:0]
SETUP_SEL3
AINPOS3[2:0]
SETUP_SEL4
AINPOS4[2:0]
SETUP_SEL5
AINPOS5[2:0]
SETUP_SEL6
AINPOS6[2:0]
SETUP_SEL7
AINPOS7[2:0]
SETUP_SEL8
AINPOS8[2:0]
SETUP_SEL9
AINPOS9[2:0]
SETUP_SEL10
AINPOS10[2:0]
SETUP_SEL11
AINPOS11[2:0]
SETUP_SEL12
AINPOS12[2:0]
SETUP_SEL13
AINPOS13[2:0]
SETUP_SEL14
AINPOS14[2:0]
SETUP_SEL15
AINPOS15[2:0]
57 / 64
Bit 3
Bit 2
Bit 1
Bit 0
RESERVED
AINPOS1[4:3]
AINNEG1
RESERVED
AINPOS2[4:3]
AINNEG2
RESERVED
AINPOS3[4:3]
AINNEG3
RESERVED
AINPOS4[4:3]
AINNEG4
RESERVED
AINPOS5[4:3]
AINNEG5
RESERVED
AINPOS6[4:3]
AINNEG6
RESERVED
AINPOS7[4:3]
AINNEG7
RESERVED
AINPOS8[4:3]
AINNEG8
RESERVED
AINPOS9[4:3]
AINNEG9
RESERVED
AINPOS10[4:3]
AINNEG10
RESERVED
AINPOS11[4:3]
AINNEG11
RESERVED
AINPOS12[4:3]
AINNEG12
RESERVED
AINPOS13[4:3]
AINNEG13
RESERVED
AINPOS14[4:3]
AINNEG14
RESERVED
AINPOS15[4:3]
AINNEG15
Reset
0x0001
RW
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
0x0001
RW
AD7173-8
データシート
アットアップ・レジスタ 0
Address:0x20, Reset:0x1000, Name:SETUPCON0
セットアップ・レジスタは 16 ビットのレジスタで、リファレンス電圧、入力バッファ、バーンアウト電流、そして ADC の出力コー
ディングの構成を行います。このレジスタは、全部で 8 本あります。
表 33.SETUPCON0 の各ビットの説明
Bits
[15:13]
Bit Name
RESERVED
12
BI_UNIPOLAR0
[11:10]
[9:8]
Settings
Description
0 に固定（ユーザー使用不可）
Reset
0x0
Access
R
このビットは,Setup 0 の ADC の出力コーディングを設定します。
0x1
RW
0x0
RW
0x0
RW
0
ユニポーラ・コーディング出力
1
オフセット・バイナリ・コーディング出力
リファレンス電圧入力バッファ・イネーブル。これらのビットで、リフ
ァレンス電圧の正入力と負入力のバッファ・アンプをオンにします。こ
れにより、外部リファレンス電圧源にハイインピーダンス入力を提供し
て、それを ADC のスイッチド・キャパシタのリファレンス・サンプリ
ング入力から隔離することができます。正負のリファレンス電圧・バッ
ファは一緒に使って下さい。
REF_BUF_0[1:0]
00
リファレンス電圧入力バッファをディスエーブル
11
リファレンス電圧入力バッファをイネーブル
アナログ入力バッファ・アンプをイネーブル／ディスエーブルします。
これらのビットで、アナログ正（非反転）入力と負（反転）入力のバッ
ファをオンにします。これにより、s ンサーなどの被測定デバイスにハ
イインピーダンス入力を提供し、また ADC のサンプリングにつかわれ
るスイッチ・コンデンサ入力から隔離することができます。正負のリフ
ァレンス電圧・バッファは一緒に使って下さい。
AIN_BUF_0[1:0]
00
アナログ入力バッファをディスエーブル
11
アナログ入力バッファをディスエーブル
7
BURNOUT_EN0
このビットは、選択された正側（非反転）アナログ入力の 10 µA 電流
ソースと、選択された負側（反転）アナログ入力の 10 µA 電流シンク
をイネーブルします。 これらのバーンアウト電流が接続されている
と、配線がオープンの時 ADC の結果がフル・スケールになるので、断
線診断時に有用です。測定中にバーンアウト電流をイネーブルすると、
ADC のオフセット電圧の読み値が約 1 µV 変化します。高精度測定を行
う前後に、ある一定間隔でバーンアウト電流をターンオンし、オフセッ
ト電圧が発生しているかどうかで断線診断を行う事は、最高の策とえい
ます。
0x0
RW
6
BUFCHOPMAX0
このビットにより、バッファのチョッピング周波数は最高になり、AIN
入力電流は増加、バッファのノイズは減少します。
0x0
RW
[5:4]
REF_SEL0
これらのビットは、Setup 0 における ADC 変換時のリファレンス電圧
源を設定することができます。
0x0
RW
0x0
R
00
[3:0]
RESERVED
外部リファレンス電圧を REF+ と REF− ピンに供給
01
外部リファレンス 2（電圧源）を、AIN1/REF2+ と、AIN0/REF2−に供給
10
内部 2.5V リファレンス電圧を選択。このリファレンス電圧を使うには、
ADC モード・レジスタでこのリファレンス電圧を必ずイネーブルにして
下さい。
11
AVDD1 – AVSS を選択。この設定は他のリファレンス電圧値確認の為
の診断としても使う事ができます。
0 に固定（ユーザー使用不可）
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AD7173-8
データシート
セットアップ・レジスタ 1 からセットアップ構成レジスタ 7
Address:0x21 to 0x27, Reset:0x1000, Name:SETUPCON1 から SETUPCON7
残っている 7 つのセットアップ・レジスタは、SETUPCON0 と同じ 16 ビットのレジスタ・レイアウトと同じです。これらで、リファレ
ンス電圧選択、入力バッファ、バーンアウト電流、そして ADC の出力コーディングを構成できます。
表 34.SETUPCON1 から SETUPCON7 までの一覧
Reg
Name
Bits
0x21
SETUPCON1
[15:8]
0x22
0x23
SETUPCON2
SETUPCON3
0x25
0x26
SETUPCON4
SETUPCON5
SETUPCON6
SETUPCON7
Bit 5 Bit 4
BI_UNIPOLAR1
Bit 2
REF_BUF 1[1:0]
Bit 1
Bit 0
AIN_BUF 1[1:0]
Reset
RW
0x1000
RW
BUFCHOPMAX1
[15:8]
[7:0]
RESERVED
BUFCHOPMAX2
BI_UNIPOLAR2
REFSEL2
REF_BUF 2[1:0]
AIN_BUF 2[1:0]
RESERVED
0x1000
RW
BURNOUT_EN2
RESERVED
BI_UNIPOLAR3
REF_BUF 3[1:0]
0x1000
RW
0x1000
RW
[15:8]
BURNOUT_EN3
[15:8]
REFSEL1
Bit 3
BURNOUT_EN1
BUFCHOPMAX3
RESERVED
REFSEL3
BI_UNIPOLAR4
AIN_BUF 3[1:0]
RESERVED
REF_BUF 4[1:0]
AIN_BUF 4[1:0]
BURNOUT_EN4
BUFCHOPMAX4
[15:8]
[7:0]
RESERVED
BUFCHOPMAX5
BI_UNIPOLAR5
REFSEL5
REF_BUF 5[1:0]
AIN_BUF 5[1:0]
RESERVED
0x1000
RW
BURNOUT_EN5
RESERVED
BI_UNIPOLAR6
REF_BUF 6[1:0]
0x1000
RW
0x1000
RW
[15:8]
BURNOUT_EN6
[15:8]
[7:0]
BUFCHOPMAX6
RESERVED
BURNOUT_EN7
REFSEL4
RESERVED
[7:0]
[7:0]
0x27
Bit 6
RESERVED
[7:0]
[7:0]
0x24
Bit 7
REFSEL6
BI_UNIPOLAR7
BUFCHOPMAX7
REFSEL7
59 / 64
RESERVED
AIN_BUF 6[1:0]
RESERVED
REF_BUF 7[1:0]
AIN_BUF 7[1:0]
RESERVED
AD7173-8
データシート
フィルタ構成レジスタ
Address:0x28, Reset:0x0000, Name:FILTCON0
フィルタ構成レジスタは 16 ビットのレジスタで、ADC のデータ・レートとフィルタのオプションを構成します。これらのレジスタに
書き込みをすると、アクティブな ADC による変換はリセットされ、最初のチャンネルから順番に変換を再スタートします。
表 35. FILTCON の各ビットの説明
Bits
15
Bit Name
SINC3_MAP0
[14:12]
RESERVED
11
ENHFILTEN0
[10:8]
Settings
Description
Reset
0x0
Access
RW
0 に固定（ユーザー使用不可）
0x0
R
このビットは、Setup 0 へ強化された 50Hz/60Hz 除去フィルタ用の様々
なポストビスタｰをイネーブルします。このセッティングを機能させるに
は、ORDERx ビットも 00 に設定し、Sinc5＋Sinc1 フィルタを選択して
下さい。
0x0
RW
0x0
RW
このビットがセットされると、Setup 0 に対してフィルタ構成レジスタの
マッピングが、Sinc3 フィルタのデシメーション・レートを直接プログラ
ムするように変化します。他のオプションは全て消されてしまいます。
これにより、出力データ・レート及び特定の周波数成分を除去するフィ
ルター・ノッチの微調整が可能になります。シングル・サイクルの設定
がディスエーブル時、シングル・チャンネルのデータ・レートは
FMOD/(32 × FILTCON0[14:0])と等しくなります。
0
ディスエーブル
1
イネーブル
これらのビットを使って、Setup 0 へ強化された 50Hz/60Hz フィルタ用
に用意された幾つかのポスト・フィルタを選択します。
ENHFILT0
010
27.27 SPS, 47 dB 除去比, 36.67 ms セトリング
011
25 SPS, 62 dB 除去比, 40 ms セトリング
101
20 SPS, 86 dB 除去比, 50 ms セトリング
110
16.67 SPS, 92 dB 除去比, 60 ms セトリング
7
RESERVED
0 に固定（ユーザー使用不可）
0x0
R
[6:5]
ORDER0
これらのビットは、変調器データを処理するデジタフ・フィルタの次数
を制御します。
0x0
RW
0x0
RW
[4:0]
00
Sinc5 + sinc1 (デフォルト)
11
Sinc3.sinc3 フィルタを使う場合、必ず sinc3 フィルタを選択し、イネー
ブルになっている全てのチャンネルの出力データ・レートを同じにして
ください。
ODR0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10011
10100
10101
10110
これらのビットは、ADC の出力データ・レートを制御しますが、結果と
してセトリング時間、そしてノイズも制御することになります。
31,250 SPS
31,250 SPS
31,250 SPS
31,250 SPS
31,250 SPS
31,250 SPS
15,625 SPS
10,417 SPS
5208 SPS
2597 SPS (2604 SPS for sinc3)
1007 SPS (1008 SPS for sinc3)
503.8 SPS (504 SPS for sinc3)
381 SPS (400.6 SPS for sinc3)
200.3 SPS
100.5 SPS
59.52 SPS (59.98 SPS for sinc3)
49.68 SPS (50 SPS for sinc3)
20.01 SPS
16.63 SPS (16.67 SPS for sinc3)
10 SPS
5 SPS
2.5 SPS
1.25 SPS
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AD7173-8
データシート
フィルタ構成レジスタ 1 からフィルタ構成レジスタ 7
Address Range:0x29 to 0x2F, Reset:0x0000, Name:FILTCON1 to FILTCON7
残っている 7 つのフィルタ構成レジスタは、FILTCON0 と同じ 16 ビットのレジスタ・レイアウトを持っています。これらのレジスタ
は、ADC データ・レートとフィルタ・オプションを構成し、レジスタ名の最後に記載された数字毎に、データ・レートやフィルタ・
オプションをマップします・これらのレジスタに書き込みをすると、アクティブな ADC による変換はリセットされ、最初のチャン
ネルから順番に変換を再スタートします。
表 36.FILTCON1 から FILTCON7 までの一覧
Reg
Name
Bits
Bit 7
0x29
FILTCON1
[15:8]
SINC3_MAP1
[7:0]
RESERVED
[15:8]
SINC3_MAP2
[7:0]
RESERVED
ORDER2
[15:8]
[7:0]
SINC3_MAP3
RESERVED
RESERVED
ORDER3
ENHFILTEN3
[15:8]
SINC3_MAP4
RESERVED
ENHFILTEN4
[7:0]
RESERVED
[15:8]
SINC3_MAP5
[7:0]
RESERVED
ORDER5
[15:8]
[7:0]
SINC3_MAP6
RESERVED
RESERVED
ORDER6
ENHFILTEN6
[15:8]
SINC3_MAP7
RESERVED
ENHFILTEN7
[7:0]
RESERVED
0x2A
0x2B
0x2C
0x2D
0x2E
0x2F
FILTCON2
FILTCON3
FILTCON4
FILTCON5
FILTCON6
FILTCON7
Bit 6
Bit 5
Bit 4
RESERVED
Bit 3
Bit 2
ENHFILTEN1
ORDER1
Bit 1
Reset
RW
ENHFILT1
Bit 0
0x0000
RW
ENHFILT2
0x0000
RW
ENHFILT3
0x0000
RW
ENHFILT4
0x0000
RW
ENHFILT5
0x0000
RW
ENHFILT6
0x0000
RW
ENHFILT7
0x0000
RW
ODR1
RESERVED
ENHFILTEN2
ODR2
ODR3
ORDER4
ODR4
RESERVED
ENHFILTEN5
ODR5
ODR6
ORDER7
ODR7
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AD7173-8
データシート
オフセット・レジスタ
Address:0x30, Reset:0x800000, Name:OFFSET0
オフセット（ゼロ・スケール）レジスタは 24 ビットのレジスタで、ADC もしくはシステムのオフセット・エラーを補正するために使
われます。
表 37.OFFSET0 の各ビットの説明
Bits
[23:0]
Bit Name
OFFSET0
Settings
Description
Setup 0 用オフセット・キャリブレーション係数
Reset
0x800000
Access
RW
オフセット・レジスタ 1 からオフセット・レジスタ 7
Address Range:0x31to 0x37, Reset:0x800000, Name:OFFSET1 to OFFSET7
オフセット（ゼロ・スケール）レジスタ。OFFSET1 から OFFSET7 は、OFFSET0 と同じく 24 ビットの構造を持っています。また、
ADC もしくはシステムのオフセット誤差を補正する為、個別に使われます。
表 38.OFFSET1 から OFFSET7 までの一覧
Reg
0x31
0x32
0x33
0x34
0x35
0x36
0x37
Name
OFFSET1
OFFSET2
OFFSET3
OFFSET4
OFFSET5
OFFSET6
OFFSET7
Bits
[23:0]
[23:0]
[23:0]
[23:0]
[23:0]
[23:0]
[23:0]
Bit[23:0]
OFFSET1[23:0]
OFFSET2[23:0]
OFFSET3[23:0]
OFFSET4[23:0]
OFFSET5[23:0]
OFFSET6[23:0]
OFFSET7[23:0]
Reset
0x800000
0x800000
0x800000
0x800000
0x800000
0x800000
0x800000
RW
RW
RW
RW
RW
RW
RW
RW
ゲイン・レジスタ 0
Address:0x38, Reset:0x5XXXX0, Name:GAIN0
ゲイン（フル・スケール）レジスタは 24 ビットのレジスタで、ADC やシステムのゲイン誤差を補正するために使われます。
表 39.GAIN0 の各ビットの説明
Bits
[23:0]
1
Bit Name
GAIN0
Settings
1
Description
Setup 0 用ゲイン・キャリブレーション係数
Reset
0x5XXXX0
Access
RW
X の値は、使用される IC によって変動します。
ゲイン・レジスタ 1 からゲイン・レジスタ 7
Address Range:0x39 to 0x3F, Reset:0x5XXXX0, Name:GAIN1 to GAIN7
GAIN１から GAIN7 のゲイン（フル・スケール）レジスタは、24 ビット構造を持ち、GAIN0 レジスタと構造は同じです。これらのレ
ジスタは、ADC やシステムのゲイン誤差を補正する事ができ、それらのレジスタ番号に従って、所定のセットアップに対して割り当
てられます。
表 40.GAIN1 から GAIN7 までの一覧
Reset 1
RW
GAIN1[23:0]
GAIN2[23:0]
0x5XXXX0
0x5XXXX0
RW
RW
[23:0]
GAIN3[[23:0]
0x5XXXX0
RW
[23:0]
GAIN4[23:0]
0x5XXXX0
RW
GAIN5
[23:0]
GAIN5[23:0]
0x5XXXX0
RW
GAIN6
GAIN7
[23:0]
[23:0]
GAIN6[23:0]
GAIN7[23:0]
0x5XXXX0
0x5XXXX0
RW
RW
Reg
Name
Bits
0x39
0x3A
GAIN1
GAIN2
[23:0]
[23:0]
0x3B
GAIN3
0x3C
GAIN4
0x3D
0x3E
0x3F
1
Bit[23:0]
X の値は、使用される IC によって変動します。
62 / 64
AD7173-8
データシート
外形寸法
0.30
0.25
0.18
31
0.50
BSC
1
21
TOP VIEW
0.80
0.75
0.70
10
11
BOTTOM VIEW
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
4.05
3.90 SQ
3.75
EXPOSED
PAD
20
0.45
0.40
0.35
PIN 1
INDICATOR
40
30
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-WJJD.
05-06-2011-A
PIN 1
INDICATOR
6.10
6.00 SQ
5.90
図 75.40-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
6 mm × 6 mm Body, Very Very Thin Quad
(CP-40-14)
Dimensions shown in millimeters
オーダー・ガイド
モデル名
1
温度範囲
パッケージ
梱包オプション
AD7173-8BCPZ
-40℃～+105°C
40-Lead LFCSP_WQ
CP-40-14
AD7173-8BCPZ-RL
-40℃～+105°C
40-Lead LFCSP_WQ
CP-40-14
EVAL-AD7173-8SDZ
EVAL-SDP-CB1Z
1
Evaluation Board
Evaluation Controller Board
Z = RoHS 準拠製品
63 / 64
AD7173-8
データシート
ノート
64 / 64