日本語参考資料 最新版英語データシートはこちら 2 ppm/°Cリファレンス、I2Cインターフェース内蔵の 16/14/12ビット、クワッドnanoDAC+ AD5696R/AD5695R/AD5694R データシート 機能ブロック図 特長 高い相対精度(INL): 16 ビットで最大±2 LSB 低ドリフトの 2.5 V リファレンス電圧: 2 ppm/°C (typ) 小型パッケージ: 3 mm × 3 mm の 16 ピン LFCSP VDD GND VREF AD5696R/AD5695R/AD5694R VLOGIC INPUT REGISTER DAC REGISTER STRING DAC A SCL SDA A1 A0 VOUTA BUFFER INTERFACE LOGIC INPUT REGISTER DAC REGISTER STRING DAC B VOUTB BUFFER INPUT REGISTER DAC REGISTER STRING DAC C VOUTC BUFFER INPUT REGISTER DAC REGISTER STRING DAC D VOUTD BUFFER LDAC RESET POWER-ON RESET GAIN = ×1/×2 RSTSEL GAIN POWERDOWN LOGIC 10486-001 総合未調整誤差(TUE): FSR の最大±0.1% オフセット誤差:最大±1.5 mV ゲイン誤差: FSR の最大±0.1% 高い駆動能力: 20 mA、電源レールから 0.5 V ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン) ゼロスケールまたはミッドスケールへのリセット(RSTSEL ピン) 1.8 V ロジックに互換 低グリッチ: 0.5 nV-sec 400 kHz の I2C 互換シリアル・インターフェース 強固な 3.5 kV HBM および 1.5 kV FICDM ESD 定格 低消費電力: 3 V で 3.3 mW 電源電圧: 2.7 V～5.5 V 温度範囲: −40°C～+105°C 2.5V REFERENCE 図 1. アプリケーション 光トランシーバ 基地局用パワー・アンプ プロセス制御(PLC I/O カード) 工業用オートメーション データ･アクイジション･システム 概要 表 1.クワッド nanoDAC+デバイス AD5696R/AD5695R/AD5694R ファミリーは、低消費電力、クワッ ド、16/14/12 ビットのバッファ付き電圧出力 DAC です。このデバ イスは、2.5 V の 2 ppm/°C リファレンス電圧(デフォルトでイネー ブル)、2.5 V (ゲイン= 1)または 5 V (ゲイン= 2)のフルスケール出 力を選択するゲイン選択ピンを内蔵しています。すべてのデバイ スは 2.7 V～5.5 V の単電源で動作し、デザインにより単調性が保 証され、ゲイン誤差は 0.1% FSR 以下でオフセット誤差性能は 1.5 mV です。これらのデバイスは、3 mm × 3 mm LFCSP パッケージ または TSSOP パッケージを採用しています。 また、AD5696R/AD5695R/AD5694R はパワーオン・リセット回路 と RSTSEL ピンも内蔵しています。この RSTSEL ピンを使うと、 DAC 出力がゼロスケールまたはミッドスケールでパワーアップし、 有効な書込みが行われるまでその状態を維持させることができま す。各デバイスは、チャンネルごとのパワーダウン機能を内蔵し ています。この機能はパワーダウン・モードのデバイス消費電流 を 3 V で 4 µA へ削減します。 AD5696R/AD5695R/AD5694R は、最大 400 kHz のクロック・レー トで動作する多機能な 2 線式シリアル・インターフェースを採用 し、1.8 V/3 V/5 VLOGIC 用の VLOGIC ピンを内蔵しています。 Interface SPI I2C Rev. 0 Reference Internal Internal 16-Bit AD5686R AD5696R 14-Bit AD5685R AD5695R 12-Bit AD5684R AD5694R 製品のハイライト 1. 2. 3. 高い相対精度(INL)。 AD5696R (16 ビット):最大±2 LSB AD5695R (14 ビット):最大±1 LSB AD5694R (12 ビット):最大±1 LSB 低ドリフトの 2.5 V リファレンス電圧を内蔵。 温度係数: 2 ppm/°C (typ) 最大温度係数: 5 ppm/°C 2 種類のパッケージ・オプション。 3 mm × 3 mm の 16 ピン LFCSP 16 ピン TSSOP アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。 ※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2012 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD5696R/AD5695R/AD5694R データシート 目次 特長 ....................................................................................................... 1 書込み動作 ..................................................................................... 21 アプリケーション ................................................................................ 1 読出し動作 ..................................................................................... 22 機能ブロック図 .................................................................................... 1 複数 DAC のリードバック・シーケンス..................................... 22 概要 ....................................................................................................... 1 パワーダウン動作.......................................................................... 23 製品のハイライト ................................................................................ 1 DACのロード(ハードウェアLDACピン) ..................................... 24 改訂履歴 ............................................................................................... 2 LDAC マスク・レジスタ .............................................................. 24 仕様 ....................................................................................................... 3 ハードウェア・リセット(RESET)................................................ 25 AC 特性 ............................................................................................. 5 リセット選択ピン(RSTSEL) ......................................................... 25 タイミング特性 ................................................................................ 6 内蔵リファレンスのセットアップ .............................................. 25 絶対最大定格........................................................................................ 7 ハンダ加熱リフロー...................................................................... 25 ESD の注意 ....................................................................................... 7 長時間温度ドリフト...................................................................... 25 ピン配置およびピン機能説明............................................................. 8 熱ヒステリシス ............................................................................. 26 代表的な性能特性 ................................................................................ 9 アプリケーション情報...................................................................... 27 用語 ..................................................................................................... 16 マイクロプロセッサ・インターフェース ................................... 27 動作原理 ............................................................................................. 18 D/A コンバータ .............................................................................. 18 AD5696R/AD5695R/AD5694R と ADSP-BF531 とのインターフェ ース................................................................................................. 27 伝達関数.......................................................................................... 18 レイアウトのガイドライン .......................................................... 27 DAC アーキテクチャ ..................................................................... 18 電流絶縁型インターフェース ...................................................... 27 シリアル・インターフェース....................................................... 19 外形寸法 ............................................................................................. 28 書込コマンドと更新コマンド....................................................... 20 オーダー・ガイド.......................................................................... 29 シリアル動作 .................................................................................. 21 改訂履歴 4/12—Revision 0: Initial Version Rev. 0 － 2/29 － AD5696R/AD5695R/AD5694R データシート 仕様 特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～TMAX で規定。RL = 2 kΩ; CL = 200 pF。 表 2. Parameter STATIC PERFORMANCE2 AD5696R Resolution Relative Accuracy Min A Grade1 Typ Max 16 16 ±2 ±2 Differential Nonlinearity AD5695R Resolution Relative Accuracy Differential Nonlinearity AD5694R Resolution Relative Accuracy Differential Nonlinearity Min B Grade1 Typ Max ±8 ±8 ±1 14 ±1 ±1 ±2 ±3 ±1 14 ±0.5 ±4 ±1 12 ±0.5 ±2 ±1 ±0.12 LSB Bits LSB LSB ±1 ±1 Bits LSB LSB Zero-Code Error Offset Error Full-Scale Error 0.4 +0.1 +0.01 4 ±4 ±0.2 0.4 +0.1 +0.01 1.5 ±1.5 ±0.1 Gain Error ±0.02 ±0.2 ±0.02 ±0.1 Total Unadjusted Error ±0.01 ±0.25 ±0.01 ±0.1 ±1 ±1 0.15 ±1 ±1 0.15 mV mV % of FSR % of FSR % of FSR % of FSR µV/°C ppm mV/V ±2 ±2 µV ±3 ±2 ±3 ±2 µV/mA µV ±0.25 Offset Error Drift3 Gain Temperature Coefficient3 DC Power Supply Rejection Ratio3 Bits LSB ±1 ±1 12 ±0.12 Unit ±0.2 Test Conditions/Comments Gain = 2 Gain = 1 Guaranteed monotonic by design Guaranteed monotonic by design Guaranteed monotonic by design All zeros loaded to DAC register All ones loaded to DAC register External reference; gain = 2; TSSOP Internal reference; gain = 1; TSSOP Of FSR/°C DAC code = midscale; VDD = 5 V ± 10% DC Crosstalk3 OUTPUT CHARACTERISTICS3 Output Voltage Range 0 0 Capacitive Load Stability Resistive Load4 Load Regulation Short-Circuit Current5 Load Impedance at Rails6 Power-Up Time Rev. 0 VREF 2 × VREF 0 0 80 80 V V nF nF kΩ µV/mA 80 80 µV/mA 40 25 2.5 40 25 2.5 mA Ω µs 2 10 1 VREF 2 × VREF 2 10 1 － 3/29 － Due to single channel, full-scale output change Due to load current change Due to powering down (per channel) Gain = 1 Gain = 2, see Figure 31 RL = ∞ RL = 1 kΩ 5 V ± 10%, DAC code = midscale; −30 mA ≤ IOUT ≤ 30 mA 3 V ± 10%, DAC code = midscale; −20 mA ≤ IOUT ≤ 20 mA See Figure 31 Coming out of power-down mode; VDD = 5 V AD5696R/AD5695R/AD5694R データシート Parameter REFERENCE OUTPUT Output Voltage7 Reference TC 8, 9 Output Impedance3 Output Voltage Noise3 Min A Grade1 Typ Max 240 Load Regulation Sourcing3 20 20 µV/mA Load Regulation Sinking3 40 40 ±5 ±5 µV/mA mA At ambient Output Current Load Capability3 Line Regulation3 Long-Term Stability/Drift3 Thermal Hysteresis3 100 12 125 25 100 12 125 25 µV/V ppm ppm ppm At ambient After 1000 hours at 125°C First cycle Additional cycles ±2 0.3 × VLOGIC µA V V pF Per pin 0.4 V pF ISINK = 3 mA ±2 0.3 × VLOGIC 0.7 × VLOGIC 0.7 × VLOGIC 2 LOGIC OUTPUTS (SDA)3 Output Low Voltage, VOL Floating State Output Capacitance VDD VDD IDD 2 0.04 12 2.5025 5 At ambient See theTerminology section 240 POWER REQUIREMENTS VLOGIC ILOGIC 2.4975 Test Conditions/Comments Output Voltage Noise Density3 5 0.04 12 2.5025 20 Unit V ppm/°C Ω µV p-p nV/√Hz LOGIC INPUTS3 Input Current VINL, Input Low Voltage VINH, Input High Voltage Pin Capacitance 2.4975 Min B Grade1 Typ Max 2 0.4 4 4 1.8 5.5 3 1.8 5.5 3 V µA 2.7 VREF + 1.5 5.5 5.5 2.7 VREF + 1.5 5.5 5.5 V V Normal Mode10 0.59 1.1 0.7 1.3 0.59 1.1 0.7 1.3 mA mA All Power-Down Modes11 1 4 6 1 4 6 µA µA 0.1 Hz to 10 Hz At ambient; f = 10 kHz, CL = 10 nF At ambient VDD ≥ 3 V Gain = 1 Gain = 2 VIH = VDD, VIL = GND, VDD = 2.7 V to 5.5 V Internal reference off Internal reference on, at full scale −40°C to +85°C −40°C to +105°C 温度範囲 (A および B グレード): −40°C～+105°C。 特に指定がない限り、DC 仕様は出力無負荷でテスト。 上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつゲイン = 2 の場合にのみ存在します。直線性は、縮小コード範囲 256～65,280 (AD5696R)、64～16,320 (AD5695R)、12～4080 (AD5694R)を使って計算。 3 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 4 チャンネル A とチャンネル B は、最大 30 mA の組み合わせ出力電流を持つことができます。 同様に、チャンネル C とチャンネル D は、ジャンクション温度 110°C までで最大 30 mA の組み合わせ出力電流を持つことができます。 5 VDD = 5 V。このデバイスは、熱過負荷状態でデバイスを保護することを目的とした電流制限機能を内蔵しています。 電流制限時にはジャンクション温度を超えるこ とができます。 規定の最大動作ジャンクション温度より上での動作はデバイスの信頼性を損なう可能性があります。 6 いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 31 参照)。 7 前処理ハンダ・リフローでの初期精度は ±750 µV です。出力電圧は前処理でのドリフトの影響を含みます。 内蔵リファレンスのセットアップのセクションを参照し てください。 8 リファレンス電圧は 2 点の温度で調整/テストし、キャラクタライゼーションは−40°C～+105°C で行います。 9 リファレンス電圧の温度係数はボックス法に準拠して計算します。 詳細については、用語のセクションを参照してください。 10 インターフェースは非アクティブ状態。 すべての DAC はアクティブ状態。 DAC 出力は無負荷。 11 すべての DAC がパワーダウン。 1 2 Rev. 0 － 4/29 － AD5696R/AD5695R/AD5694R データシート AC 特性 特に指定がない限り、VDD = 2.7 V～5.5 V; RL = 2 kΩ (GND へ接続); CL = 200 pF (GND へ接続); 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～ TMAX で規定1 表 3. Parameter2 Output Voltage Settling Time AD5696R AD5695R AD5694R Slew Rate Digital-to-Analog Glitch Impulse Digital Feedthrough Digital Crosstalk Analog Crosstalk DAC-to-DAC Crosstalk Total Harmonic Distortion4 Output Noise Spectral Density Output Noise SNR SFDR SINAD Min Typ Max Unit Test Conditions/Comments 3 5 5 5 0.8 0.5 0.13 0.1 0.2 0.3 −80 300 6 90 83 80 8 8 7 µs µs µs V/µs nV-sec nV-sec nV-sec nV-sec nV-sec dB nV/√Hz µV p-p dB dB dB ¼ to ¾ scale settling to ±2 LSB ¼ to ¾ scale settling to ±2 LSB ¼ to ¾ scale settling to ±2 LSB 1 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 用語のセクションを参照してください。 3 温度範囲は、-40°C～+105°C です (25°C での typ 値)。 4 デジタル的に発生した 1 kHz の正弦波。 2 Rev. 0 － 5/29 － 1 LSB change around major carry At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz DAC code = midscale, 10 kHz; gain = 2 0.1 Hz to 10 Hz At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz AD5696R/AD5695R/AD5694R データシート タイミング特性 特に指定がない限り、VDD = 2.5 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～TMAX で規定。 1 表 4. Parameter2 Min t1 t2 t3 t4 t5 t63 t7 t8 t9 t10 t11 t12 2.5 0.6 1.3 0.6 100 0 0.6 0.6 1.3 0 20 + 0.1CB4 20 t13 400 Max 0.9 300 300 CB4 400 Unit µs µs µs µs ns µs µs µs µs ns ns ns Conditions/Comments SCL cycle time tHIGH, SCL high time tLOW, SCL low time tHD,STA, start/repeated start condition hold time tSU,DAT, data setup time tHD,DAT, data hold time tSU,STA, setup time for repeated start tSU,STO, stop condition setup time tBUF, bus free time between a stop and a start condition tR, rise time of SCL and SDA when receiving tF, fall time of SDA and SCL when transmitting/receiving LDAC pulse width ns SCL rising edge to LDAC rising edge pF Capacitive load for each bus line 1 図 2 を参照してください。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 3 SCL の立下がりエッジの不定領域を避けるため、マスター・デバイスは、SDA 信号に対して最小 300 ns のホールド・タイムを保証する必要があります(SCL 信号の VIH min を基準として)。 4 CB は、1 本のバス・ラインの合計容量(pF)です。 tR と tF は、0.3 VDD と 0.7 VDD の間で測定。 2 START CONDITION REPEATED START CONDITION STOP CONDITION SDA t9 t10 t4 t11 t3 SCL t4 t2 t6 t1 t5 t7 t8 t12 t13 LDAC1 t12 LDAC2 10486-002 NOTES 1ASYNCHRONOUS 2SYNCHRONOUS LDAC UPDATE MODE. LDAC UPDATE MODE. 図 2.2 線式シリアル・インターフェースのタイミング図 Rev. 0 － 6/29 － AD5696R/AD5695R/AD5694R データシート 絶対最大定格 特に指定のない限り、TA = 25 °C。 表 5. Parameter VDD to GND VLOGIC to GND VOUT to GND VREF to GND Digital Input Voltage to GND1 SDA and SCL to GND Operating Temperature Range Storage Temperature Range Junction Temperature 16-Lead TSSOP, θJA Thermal Impedance, 0 Airflow (4-Layer Board) 16-Lead LFCSP, θJA Thermal Impedance, 0 Airflow (4-Layer Board) Reflow Soldering Peak Temperature, Pb Free (J-STD-020) ESD2 FICDM 1 2 Rating −0.3 V to +7 V −0.3 V to +7 V −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V −0.3 V to VLOGIC + 0.3 V −0.3 V to +7 V −40°C to +105°C −65°C to +150°C 125°C 112.6°C/W 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久 的な損傷を与えることがあります。この規定はストレス定格の規 定のみを目的とするものであり、この仕様の動作のセクションに 記載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼 性に影響を与えます。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 70°C/W 260°C 3.5 kV 1.5 kV SDA と SCL を除きます。 人体モデル l (HBM) 分類。 Rev. 0 － 7/29 － AD5696R/AD5695R/AD5694R データシート ピン配置およびピン機能説明 13 RESET 14 RSTSEL 16 VOUTB 15 VREF AD5696R/AD5695R/AD5694R VOUTA 1 12 A1 VDD 3 10 A0 VOUTB 2 9 VLOGIC VOUTA 3 GAIN 8 LDAC 7 SDA 6 VOUTD 5 VOUTC 4 10486-006 TOP VIEW (Not to Scale) NOTES 1. THE EXPOSED PAD MUST BE TIED TO GND. 16 RSTSEL VREF 1 11 SCL GND 4 AD5696R/ AD5695R/ AD5694R VDD 5 TOP VIEW (Not to Scale) 15 RESET 14 A1 13 SCL 12 A0 VOUTC 6 11 VLOGIC VOUTD 7 10 GAIN SDA 8 9 LDAC 10486-007 GND 2 図 4.16 ピン TSSOP のピン配置 図 3.16 ピン LFCSP のピン配置 表 6.ピン機能の説明 ピン番号 LFCSP 1 TSSOP 3 記号 説明 VOUTA DAC A からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。 2 4 GND デバイス上の全回路に対するグラウンド基準ポイント。 3 5 VDD 電源入力。これらのデバイスは 2.7 V～5.5 V で動作し、電源は 10 µF のコンデンサと 0.1 µF のコンデン サとの並列接続により GND へデカップリングする必要があります。 4 6 VOUTC DAC C のアナログ出力電圧。出力アンプはレール to レール動作。 5 7 VOUTD DAC D のアナログ電圧出力。出力アンプはレール to レールの動作。 6 8 SDA シリアル・データ入力。このピンは、24 ビット入力シフトレジスタにデータを入出力する SCL ラインと 組み合わせて使います。SDA は双方向のオープン・ドレイン・データラインであるため、外付け抵抗で 電源にプルアップする必要があります。 7 9 LDAC LDAC は、非同期と同期の 2 つのモードで動作することができます。入力レジスタに新しいデータがある 場合、このピンにロー・レベルのパルスを入力すると、任意またはすべてのDACレジスタが更新されま す。この信号を使うと、全DAC出力を同時に更新することができます。あるいは、このピンをロー・レ ベルに固定することができます。 8 10 GAIN 振幅設定ピン。このピンを GND に接続すると、4 個すべての DAC 出力の振幅は 0 V～VREF になりま す。このピンを VDD に接続すると、4 個すべての DAC 出力の振幅は 0 V～ 2 × VREF になります。 9 11 VLOGIC デジタル電源。電圧範囲は 1.8 V～5.5 V。 10 12 A0 アドレス入力。7 ビット・スレーブ・アドレスの先頭の LSB を設定します。 11 13 SCL シリアル・クロック・ライン。このピンは、24 ビット入力レジスタにデータを入出力する SDA ライン と組み合わせて使います。 12 14 A1 アドレス入力。7 ビット・スレーブ・アドレスの 2 番目の LSB を設定します。 13 15 RESET 非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルのときは、すべ てのLDACパルスが無視されます。 RESETがロー・レベルになると、入力レジスタとDACレジスタが RSTSELピンの状態に応じてゼロスケールまたはミッドスケールで更新されます。 14 16 RSTSEL パワーオン・リセット・ピン。このピンを GND に接続すると、4 個すべての DAC はゼロス ケールでパワーアップします。このピンを VDD に接続すると、4 個すべての DAC はミッドスケール 15 1 VREF リファレンス電圧。AD5696R/AD5695R/AD5694R は共通のリファレンス・ピンを持っています。内蔵リ ファレンス電圧を使用する場合、このピンがリファレンス出力ピンになります。外付けリファレンスを 使用する場合は、このピンはリファレンス入力ピンになります。このピンは、デフォルトでリファレン ス出力になります。 16 2 VOUTB DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。 17 N/A EPAD エクスポーズド・パッド。エクスポーズド・パッドは GND に接続する必要があります。 でパワーアップします。 Rev. 0 － 8/29 － AD5696R/AD5695R/AD5694R データシート 代表的な性能特性 2.5020 VDD = 5V DEVICE 1 DEVICE 2 DEVICE 3 DEVICE 4 DEVICE 5 2.5015 2.5010 50 2.5005 40 HITS VREF (V) VDD = 5.5V 0 HOUR 168 HOURS 500 HOURS 1000 HOURS 60 2.5000 30 2.4995 20 2.4990 10 2.4985 0 20 40 60 80 100 120 TEMPERATURE (°C) 0 2.498 1600 DEVICE 1 DEVICE 2 DEVICE 3 DEVICE 4 DEVICE 5 VDD = 5V TA = 25°C 1200 1000 NSD (nV/ Hz) 2.5000 2.4995 800 600 400 2.4990 200 2.4985 VDD = 5V 0 20 40 60 80 100 120 TEMPERATURE (°C) 100 1k 10k 100k 1M FREQUENCY (MHz) 図 9.内蔵リファレンス・ノイズ・スペクトル密度の周波数特性 図 6.内蔵リファレンス電圧の温度特性(グレード A) 90 0 10 10486-109 –20 10486-111 VREF (V) 2.502 1400 2.5005 2.4980 –40 2.501 図 8.リファレンスの長時間安定性／ドリフト 2.5020 2.5010 2.500 VREF (V) 図 5.内蔵リファレンス電圧の温度特性(グレード B) 2.5015 2.499 10486-251 –20 10486-212 2.4980 –40 VDD = 5V VDD = 5V TA = 25°C 80 T NUMBER OF UNITS 70 60 50 1 40 30 20 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 TEMPERATURE DRIFT (ppm/°C) CH1 10µV A CH1 160mV 図 10.内蔵リファレンスのノイズ、0.1 Hz～10 Hz 図 7.リファレンス出力温度ドリフトのヒストグラム Rev. 0 M1.0s － 9/29 － 10486-112 0 10486-250 10 AD5696R/AD5695R/AD5694R データシート 10 2.5000 VDD = 5V TA = 25°C 8 2.4999 6 4 2 INL (LSB) VREF (V) 2.4998 2.4997 2.4996 0 –2 –4 2.4995 –6 2.4994 –0.003 –0.001 0.001 0.003 –10 10486-113 2.4993 –0.005 0.005 ILOAD (A) 0 2500 5000 7500 10000 12500 10486-119 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –8 15000 16348 CODE 図 14.AD5695R の INL 図 11.負荷電流対内蔵リファレンス電圧 10 2.5002 TA = 25°C 8 D1 2.5000 6 4 D3 INL (LSB) VREF (V) 2.4998 2.4996 2.4994 2 0 –2 –4 –6 2.4992 3.5 4.0 4.5 5.0 5.5 VDD (V) 0 625 2500 3125 3750 4096 図 15.AD5694R の INL 1.0 10 0.8 8 0.6 6 0.4 DNL (LSB) 4 2 0 –2 0.2 0 –0.2 –0.4 –4 –0.6 –6 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –10 0 10000 20000 30000 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –0.8 –1.0 40000 CODE 50000 60000 10486-118 –8 0 10000 20000 30000 40000 CODE 図 16.AD5696R の DNL 図 13.AD5696R の INL － 10/29 － 50000 60000 10486-121 INL (LSB) 1875 CODE 図 12.電源電圧対内蔵リファレンス電圧 Rev. 0 1250 10486-120 –10 3.0 10486-117 2.4990 2.5 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –8 D2 AD5696R/AD5695R/AD5694R 10 0.8 8 0.6 6 0.4 4 0.2 0 –0.2 2 DNL –2 –0.4 –4 –0.6 –6 V = 5V –0.8 DD TA = 25°C INTERNAL REFERENCE = 2.5V –1.0 0 2500 5000 7500 INL 0 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –8 10000 12500 15000 16383 –10 CODE 0 0.5 10 0.8 8 0.6 6 0.4 4 ERROR (LSB) 2.5 3.0 3.5 4.0 4.5 5.0 0.2 0 –0.2 –0.4 2 INL 0 DNL –2 –4 –0.6 –6 0 625 1250 1875 2500 3125 3750 4096 CODE 3.7 4.2 4.7 5.2 図 21.電源電圧対 INL 誤差および DNL 誤差 0.10 8 0.08 6 0.06 4 0.04 ERROR (% of FSR) 10 INL 0 DNL –2 –4 –6 0.02 0 FULL-SCALE ERROR GAIN ERROR –0.02 –0.04 –0.06 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –10 –40 10 60 TEMPERATURE (°C) 110 VDD = 5V –0.08 T = 25°C A INTERNAL REFERENCE = 2.5V –0.10 –40 –20 0 20 40 10486-124 –8 3.2 SUPPLY VOLTAGE (V) 図 18.AD5694R の DNL 2 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –10 2.7 10486-123 –1.0 –8 10486-126 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –0.8 60 80 100 120 TEMPERATURE (°C) 図 19.INL 誤差と DNL 誤差の温度特性 図 22.ゲイン誤差とフルスケール誤差の温度特性 － 11/29 － 10486-127 DNL (LSB) 2.0 図 20.VREF 対 INL 誤差および DNL 誤差 1.0 ERROR (LSB) 1.5 VREF (V) 図 17.AD5695R の DNL Rev. 0 1.0 10486-125 ERROR (LSB) 1.0 10486-122 DNL (LSB) データシート AD5696R/AD5695R/AD5694R データシート 0.10 1.2 0.8 0.6 0.4 ZERO-CODE ERROR 0.2 –20 0 20 40 60 80 100 120 TEMPERATURE (°C) 0.06 0.05 0.04 0.03 0.02 0.01 10486-128 OFFSET ERROR 0 –40 0.07 0 –40 40 60 100 120 0.04 0.02 GAIN ERROR 0 FULL-SCALE ERROR –0.02 –0.04 VDD = 5V –0.08 T = 25°C A INTERNAL REFERENCE = 2.5V –0.10 2.7 3.2 3.7 4.2 4.7 5.2 SUPPLY VOLTAGE (V) 10486-129 –0.06 0.08 0.06 0.04 0.02 0 –0.02 –0.04 –0.06 V = 5V –0.08 T DD= 25°C A INTERNAL REFERENCE = 2.5V –0.10 2.7 3.2 3.7 4.2 4.7 5.2 SUPPLY VOLTAGE (V) 図 24.電源対ゲイン誤差およびフルスケール誤差 10486-132 TOTAL UNADJUSTED ERROR (% of FSR) 0.06 図 27.電源対 TUE、ゲイン= 1 1.5 TOTAL UNADJUSTED ERROR (% of FSR) 0 1.0 0.5 ZERO-CODE ERROR 0 OFFSET ERROR –0.5 3.2 3.7 4.2 4.7 5.2 SUPPLY VOLTAGE (V) 10486-130 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –1.5 2.7 –0.01 –0.02 –0.03 –0.04 –0.05 –0.06 –0.07 –0.08 VDD = 5V –0.09 T = 25°C A INTERNAL REFERENCE = 2.5V –0.10 0 10000 20000 30000 40000 CODE 図 25.電源対ゼロ・コード誤差およびオフセット誤差 Rev. 0 80 0.10 0.08 ERROR (% of FSR) 20 図 26.TUE の温度特性 0.10 ERROR (mV) 0 TEMPERATURE (°C) 図 23.ゼロ・コード誤差とオフセット誤差の温度特性 –1.0 –20 図 28.コード対 TUE － 12/29 － 50000 60000 65535 10486-133 ERROR (mV) 1.0 VDD = 5V 0.09 TA = 25°C INTERNAL REFERENCE = 2.5V 0.08 10486-131 TOTAL UNADJUSTED ERROR (% of FSR) VDD = 5V 1.4 T = 25°C A INTERNAL REFERENCE = 2.5V AD5696R/AD5695R/AD5694R データシート 7 VDD = 5V TA = 25°C EXTERNAL REFERENCE = 2.5V 25 VDD = 5V 6 TA = 25°C GAIN = 2 INTERNAL 5 REFERENCE = 2.5V 20 0xFFFF 4 VOUT (V) HITS 15 10 0xC000 3 0x8000 2 0x4000 1 0x0000 0 5 560 580 600 620 640 IDD (V) –2 –0.06 10486-135 540 –0.04 –0.02 図 29.外付けリファレンス電圧 5 V での IDD ヒストグラム 0.02 0.04 0.06 図 32.5 V でのソース能力とシンク能力 5 VDD = 5V 30 T = 25°C A INTERNAL REFERENCE = 2.5V 25 VDD = 5V TA = 25°C 4 EXTERNAL REFERENCE = 2.5V GAIN = 1 0xFFFF 3 20 0xC000 VOUT (V) HITS 0 LOAD CURRENT (A) 10486-138 –1 0 15 2 0x8000 1 0x4000 10 0 0x0000 5 1000 1020 1040 1060 1080 1100 1120 1140 IDD FULLSCALE (V) –2 –0.06 –0.04 –0.02 0 0.02 0.04 0.06 LOAD CURRENT (A) 図 30.内蔵リファレンス電圧での IDD ヒストグラム VREFOUT = 2.5 V、ゲイン= 2 10486-139 0 10486-136 –1 図 33.3 V でのソース能力とシンク能力 1.0 1.4 0.8 1.2 0.6 CURRENT (mA) 0.4 ΔVOUT (V) SINKING 2.7V 0.2 SINKING 5V 0 –0.2 ZERO CODE 0.8 EXTERNAL REFERENCE, FULL-SCALE 0.6 0.4 SOURCING 5V –0.4 1.0 FULL-SCALE –0.6 0.2 SOURCING 2.7V 0 5 10 15 20 25 LOAD CURRENT (mA) 30 0 –40 10486-200 –1.0 60 TEMPERATURE (°C) 図 34.電源電流の温度特性 図 31.負荷電流対ヘッドルーム／フットルーム Rev. 0 10 － 13/29 － 110 10486-140 –0.8 AD5696R/AD5695R/AD5694R データシート 4.0 2.5008 DAC A DAC B DAC C DAC D 3.5 3.0 2.5003 VOUT (V) VOUT (V) 2.5 2.0 2.4998 1.5 160 2.4988 10486-141 80 320 TIME (µs) 0 4 6 8 10 12 図 38.デジタルからアナログへのグリッチ・インパルス 0.06 6 CH A CH B CH C CH D VDD 0.003 CH B CH C CH D 5 4 0.03 3 0.02 2 0.01 1 0 0 VOUT AC-COUPLED (V) 0.002 0.04 VDD (V) 0.05 2 TIME (µs) 図 35.セトリング・タイム、5.25 V VOUT (V) CHANNEL B TA = 25°C VDD = 5.25V INTERNAL REFERENCE CODE = 7FFF TO 8000 ENERGY = 0.227206nV-sec 2.4993 VDD = 5V 0.5 TA = 25°C INTERNAL REFERENCE = 2.5V ¼ TO ¾ SCALE 0 10 20 40 10486-144 1.0 0.001 0 –0.001 –1 15 10 TIME (µs) –0.002 0 5 10 15 20 10486-145 5 10486-142 TA = 25°C INTERNAL REFERENCE = 2.5V –0.01 –10 –5 0 25 TIME (µs) 図 36.0 V へのパワーオン・リセット 図 39.アナログ・クロストーク、チャンネル A 3 CH A CH B CH C CH D SYNC T GAIN = 2 VOUT (V) 2 GAIN = 1 1 0 5 TIME (µs) 10 VDD = 5V TA = 25°C EXTERNAL REFERENCE = 2.5V 10486-143 0 –5 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V CH1 10µV A CH1 802mV 図 40.0.1 Hz～10 Hz での出力ノイズ・プロット 外付けリファレンス電圧 図 37.パワーダウン終了時のミドスケール出力 Rev. 0 M1.0s － 14/29 － 10486-146 1 AD5696R/AD5695R/AD5694R データシート 4.0 T 0nF 0.1nF 10nF 0.22nF 4.7nF 3.9 3.8 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V VOUT (V) 3.7 1 3.6 3.5 3.4 3.3 3.2 VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V A CH1 802mV 1.595 1.600 1.605 1.610 1.615 1.620 1.625 1.630 TIME (ms) 図 41.0.1 Hz～10 Hz 出力ノイズ・プロット 2.5 V 内蔵リファレンス電圧 10486-150 M1.0s 3.0 1.590 10486-147 CH1 10µV 3.1 図 44.容量負荷対セトリング・タイム 0 1600 FULL-SCALE MIDSCALE ZERO-SCALE –10 BANDWIDTH (dB) NSD (nV/ Hz) 1200 1000 800 600 400 1k 10k 100k 1M –20 THD (dBV) –40 –60 –80 –100 –120 –140 2000 4000 6000 8000 10000 12000 14000 16000 18000 20000 FREQUENCY (Hz) 10486-149 –160 0 図 43.総合高調波歪み、1 kHz Rev. 0 100k FREQUENCY (Hz) VDD = 5V TA = 25°C INTERNAL REFERENCE = 2.5V –180 VDD = 5V TA = 25°C EXTERNAL REFERENCE = 2.5V, ±0.1V p-p 1M 10M 図 45.乗算帯域幅 外付けリファレンス電圧= 2.5 V、±0.1 V p-p、10 kHz～10 MHz 図 42.ノイズ・スペクトル密度 0 –40 –60 10k 10486-148 100 FREQUENCY (Hz) 20 –30 –50 200 0 10 –20 10486-151 VDD = 5V TA = 25°C 1400 INTERNAL REFERENCE = 2.5V － 15/29 － AD5696R/AD5695R/AD5694R データシート 用語 相対精度または積分非直線性(INL) DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関数 の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表します。 INL(typ)対コードのプロットを図 13 に示します。 出力電圧セトリング・タイム 1/4 フルスケールから 3/4 フルスケールへの入力変化に対して、 DAC 出力が規定のレベルまでに安定するために要する時間を表し ます。 微分非直線性(DNL) 微分非直線性(DNL)は、隣接する 2 つのコードの間における測定 された変化と理論的な 1 LSB 変化との差をいいます。最大±1 LSB の微分非直線性の規定により、単調性が保証されます。この DAC はデザインにより単調性を保証しています。代表的な DNL 対コ ードについては図 16 を参照してください。 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスは、DAC レジス タ内の入力コードが変化したときに、アナログ出力に混入するイ ンパルスを表します。通常、nV-sec で表すグリッチの面積として 規定され、主要なキャリ変化時に(0x7FFF から 0x8000)、デジタル 入力コードが 1 LSB だけ変化したときに測定されます(図 38 参照)。 ゼロ・コード誤差 ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタにロ ードしたときの出力誤差として測定されます。理論的には、出力 が 0 V である必要があります。ゼロ・コード誤差は AD5696R で は常に正です。これは、DAC と出力アンプのオフセット誤差の組 み合わせによって DAC 出力が 0 V より低くなることができないた めです。ゼロ・コード誤差は mV で表します。ゼロ・コード誤差 の温度特性を図 23 に示します。 デジタル・フィードスルー デジタル・フィードスルーは、DAC 出力の更新が行われていない ときに、DAC のデジタル入力から DAC のアナログ出力に注入さ れるインパルスを表します。nV-sec で規定され、データ・バス上 でのフルスケール・コード変化時、すなわち全ビット 0 から全ビ ット 1 への変化、またはその逆の変化のときに測定されます。 フルスケール誤差 フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レジ スタにロードしたときの出力誤差として測定されます。理論的に は出力は VDD － 1 LSB である必要があります。フルスケール誤差 はフルスケール範囲のパーセント値( FSR の%)で表します。フル スケール誤差の温度特性を図 22 に示します。 ゲイン誤差 DAC のスパン誤差を表します。理論 DAC 伝達特性傾斜からの変 位を表し、FSR の%で表示されます。 オフセット誤差ドリフト オフセット誤差の温度変化を表し、µV/°C で表されます。 ゲイン温度係数 これは、温度変化によるゲイン誤差の変化の測定値で、FSR/°C の ppm で表されます。 オフセット誤差 オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と VOUT (理論)の差を表し、mV で表示されます。オフセット誤差は、 AD5696R の DAC レジスタにコード 512 をロードして測定されて います。この誤差は正または負になります。 DC 電源除去比(PSRR) 電源電圧変化の DAC 出力に対する影響を表します。PSRR は、 DAC フルスケール出力での、VOUT 変化の VDD 変化に対する比で す。これは mV/V で測定されます。VREF を 2 V に維持して、VDD を±10%変化させます。 Rev. 0 リファレンス・フィードスルー DAC 出力に変化がない時の DAC 出力における信号振幅のリファ レンス入力に対する比であり、dB で表されます。 ノイズ・スペクトル密度 これは、内部で発生されたランダム・ノイズの大きさを表します。 ランダム・ノイズは、スペクトル密度(nV/√Hz)としてキャラクタ ライズされます。DAC にミッドスケールを入力し、出力のノイズ を測定して nV/√Hz で表します。ノイズ・スペクトル密度のプロ ットを図 42 に示します。 DC クロストーク 別の DAC 出力での変化に起因する 1 つの DAC の出力レベルでの DC 変化。1 つのミッドスケールに維持した DAC をモニタしなが ら、別の DAC 上でのフルスケール出力変化(またはソフト・パワ ーダウンとパワーアップ)を使って測定し、μV で表されます。 負荷電流変化に起因する DC クロストークは、1 つの DAC の負荷 電流変化がミッドスケールに設定された別の DAC へ与える影響を 表し、μV/mA で表わされます。 デジタル・クロストーク 1 の DAC の入力レジスタにおけるフルスケール・コード変化(全 ビット"0"から全ビット"1"への変化、およびその逆変化)から、ミ ッドスケール・レベルにある別の DAC の出力に混入したグリッ チ・インパルス。スタンドアロン・モードで測定し、nV-sec で表 されます。 － 16/29 － AD5696R/AD5695R/AD5694R データシート アナログ・クロストーク DAC の出力変化に起因して、別の DAC 出力に混入するグリッ チ・インパルス。入力レジスタの 1 つにフルスケール・コード変 化(全ビット 0 から全ビット 1 への変化、およびその逆の変化)を ロードして測定します。次に、ソフトウェア LDAC を実効して、 デジタル・コードが変化しない DAC の出力をモニタします。グ リッチの面積は nV-sec で表示します。 DAC 間クロストーク これは、デジタル・コードの変化とそれに続く DAC のアナログ 出力変化に起因して、別の DAC 出力に混入するグリッチ・イン パルスです。書込コマンドと更新コマンドを使って、DAC の 1 つ にフルスケール・コード変化(全ビット 0 から全ビット 1 への変化、 およびその逆変化)をロードして、この間にミッドスケールにある 別の DAC 出力をモニタすることにより測定します。グリッチの エネルギーは nV-sec で表示します。 乗算帯域幅 DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅はこ れを表します。入力された基準正弦波(DAC にフルスケール・コ ードをロード)は、出力に現われます。乗算帯域幅は、出力振幅が 入力より 3 dB 小さくなる周波数で表します。 Rev. 0 全高調波歪み(THD) 理論正弦波と DAC を使ったために減衰したその正弦波との差。 DAC に対してリファレンスとして正弦波を使ったときに、DAC 出力に現われる高調波が THD になります。dB 値で表示します。 電圧リファレンス TC 温度変化に対するリファレンス出力電圧の変化を意味し、リファ レンス TC はボックス法を使って計算されます。この方法では、 与えられた温度範囲でのリファレンス出力の最大変化として TC を定義し、次式のように ppm/°C で表わします。 7 − 73&'NJO 6 5$ = 3&'NBY × 10 7 5FNQ3BOHF × 3&'OPN ここで、 VREFmax は全温度範囲で測定した最大リファレンス出力。 VREFmin は全温度範囲で測定した最小リファレンス出力。 VREFnom は公称リファレンス出力電圧 2.5 V。 TempRange は規定の温度範囲(−40°C～+105°C)。 － 17/29 － AD5696R/AD5695R/AD5694R データシート 動作原理 D/A コンバータ AD5696R/AD5695R/AD5694R は、リファレンス電圧を内蔵したク ワッド 16/14/12 ビット、シリアル入力、電圧出力 DAC です。こ れらのデバイスは 2.7～5.5 V の電源電圧で動作します。データは、 2 線式シリアル・インターフェースを使って 24 ビットのワード・ フォーマットで AD5696R/AD5695R/AD5694R に書込まれます。 AD5696R/AD5695R/AD5694R は、パワーオン・リセット回路を内 蔵しており、この回路により、パワーアップ時に DAC 出力を既 知出力状態に維持することができます。これらのデバイスは、消 費電流を 4 µA (typ)まで減少させるソフトウェア・パワーダウン・ モードも持っています。 抵抗ストリング構造を図 47 に示します。各値が R の抵抗ストリ ングから構成されています。DAC レジスタにロードされるコード により、ストリングのどのノードから電圧を分割して出力アンプ へ供給するかが指定されます。スイッチの内の 1 つが閉じてスト リングがアンプに接続されて、電圧が取り出されます。抵抗のス トリングであるため、単調整が保証されます。 VREF R R R 伝達関数 内蔵リファレンスはデフォルトでオンになっています。外付けリ ファレンスを使うときは、非リファレンス・オプションのみが使 用できます。DAC への入力コーディングはストレート・バイナリ を使っているため、外付けリファレンスを使う場合、理論出力電 圧は次式で与えられます。 2 R ここで、 D は DAC レジスタにロードされるバイナリ・コードの 10 進数表 示です。 12 ビット・デバイスの場合 0～4,095。 14 ビット・デバイスの場合は 0～16,383。 16 ビット・デバイスの場合は 0～65,535。 N は、DAC の分解能です。 Gain は、出力アンプのゲインで、デフォルトで 1 に設定されます。 この値は、ゲイン選択ピンを使って×1 または×2 に設定すること ができます。このピンを GND に接続すると、4 個すべての DAC 出力の振幅は 0 V～VREF になります。このピンを VDD に接続する と、4 個すべての DAC 出力の振幅は 0 V～ 2 × VREF になります。 DAC アーキテクチャ DAC アーキテクチャは、ストリング DAC とそれに続く出力アン プから構成されています。図 46 に、DAC アーキテクチャのブロ ック図を示します。 VREF 2.5V REF RESISTOR STRING REF (–) GND 出力アンプ 出力バッファアンプは、出力でレール to レール電圧を発生するこ とができ、0 V～VDD の出力範囲になります。実際の範囲は、VREF の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存します。 GAIN ピンで出力のゲインを選択します。 • GAIN (GAIN = 1 OR 2) 図 46. DAC 1 チャンネルあたりのアーキテクチャのブロック図 Rev. 0 リファレンスを内蔵 AD5696R/AD5695R/AD5694R の内蔵リファレンスはパワーアップ 時にオンになりますが、コントロール・レジスタへの書込みによ りディスエーブルすることができます。詳細については、内蔵リ ファレンスのセットアップのセクションを参照してください。 AD5696R/AD5695R/AD5694R は 2.5 V、2 ppm/°C のリファレンス 電圧を内蔵し、GAIN ピンの状態に応じてフルスケール出力 2.5 V または 5 V になります。デバイスの内蔵リファレンス電圧は VREF ピンに出力されます。このバッファ付きリファレンス電圧は、最 大 10 mA の外部負荷を駆動することができます。 VOUTX 10486-052 DAC REGISTER 図 47.抵抗ストリング構造 • REF (+) INPUT REGISTER R % × (BJO / 10486-053 7065 =7 3&' TO OUTPUT AMPLIFIER このピンを GND に接続すると、4 個すべての出力のゲインは 1 になり、出力範囲は 0 V～VREF になります。 このピンを VLOGIC に接続すると、4 個すべての出力のゲイン は 2 になり、出力範囲は 0 V～2 × VREF になります。 これらのアンプは、GND へ接続した 1 kΩ と 2 nF の並列接続負荷 を駆動することができます。スルーレートは 0.8 V/µs であり、1/4 スケールから 3/4 スケールまでのセトリング・タイムは 5 µs です。 － 18/29 － AD5696R/AD5695R/AD5694R データシート 表 7.コマンドの定義 シリアル・インターフェース Command AD5696R/AD5695R/AD5694R は 2 線式 I2C 互換シリアル・インタ ーフェースを内蔵しています(Philips Semiconductor 社の I2C-Bus Specification, Version 2.1, January 2000 を参照してください)。図 2 に、代表的な書込みシーケンスのタイミング図を示します。 AD5696R/AD5695R/AD5694R は、マスター・デバイスから制御を 受けるスレーブ・デバイスとして ,& バスに接続することができ ま す 。 AD5696R/AD5695R/AD5694R は 、 標 準 (100 kHz) と 高 速 (400 kHz)のデータ転送モードをサポートしています。10 ビット・ アドレシングとジェネラル・コール・アドレシングはサポートさ れていません。 入力シフトレジスタ AD5696R/AD5695R/AD5694R の入力シフトレジスタは 24 ビット幅 です。データは、シリアル・クロック入力 SCLK の制御のもとで 24 ビット・ワードとしてデバイスに入力されます。上位 8 ビット がコマンド・バイトです。先頭の 4 ビットはコマンド・ビット(C3、 C2、C1、C0)で、デバイスの動作モードを制御します(詳細につい ては表 7 参照).先頭バイトの最後の 4 ビットは、アドレス・ビッ ト(DAC A、DAC B、DAC C、DAC D)です(表 8 参照)。 このデータワードは、16 ビット、14 ビット、または 12 ビットの入 力コード、その後ろに AD5696R、AD5695R、AD5694R では、そ れぞれ 4、2、または 0 個の don’t care ビットが続きます(図 48、図 49、図 50 参照)。これらのデータビットは、SCL の 24 個の立下が りエッジで入力レジスタへ転送されます。 コマンドは、選択したアドレス・ビットに応じて、個別 DAC チャ ンネル、組み合わせ DAC チャンネル、またはすべての DAC に対し て実行することができます。 C3 0 0 C2 0 0 C1 0 0 C0 0 1 Description No operation Write to Input Register n (dependent on LDAC) 0 0 1 0 0 0 0 0 1 1 1 0 0 1 0 1 Update DAC Register n with contents of Input Register n Write to and update DAC Channel n Power down/power up DAC Hardware LDAC mask register 0 0 1 … 1 1 1 0 … 1 1 1 0 … 1 0 1 0 … 1 Software reset (power-on reset) Internal reference setup register Reserved Reserved Reserved 表 8.アドレス・コマンド DAC D 0 0 0 1 0 1 C2 C1 C0 COMMAND DAC D DAC C DAC B DAC A D11 D10 D9 DAC ADDRESS COMMAND BYTE D8 Selected DAC Channel1 DAC A DAC B DAC C DAC D DAC A and DAC B1 All DACs DAC チャンネルの任意の組み合わせを、アドレス・ビットを使って選択する ことができます。 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 C3 DAC A 1 0 0 0 1 1 D7 D6 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 D5 D4 D3 D2 D1 D0 X X X X DAC DATA DAC DATA DATA HIGH BYTE DATA LOW BYTE 10486-300 1 Address (n) DAC C DAC B 0 0 0 1 1 0 0 0 0 1 1 1 図 48.AD5696R 入力シフトレジスタ値 C3 C2 C1 C0 COMMAND DAC D DAC C DAC B DAC A D13 D12 D11 DAC ADDRESS COMMAND BYTE D10 D9 D8 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 D7 D6 D5 D4 D3 D2 D1 D0 X X DAC DATA DAC DATA DATA HIGH BYTE DATA LOW BYTE 10486-301 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 C3 C2 C1 COMMAND C0 DAC D DAC C DAC B DAC A D15 DAC ADDRESS COMMAND BYTE D14 D13 D12 D11 D10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 DAC DATA DAC DATA DATA HIGH BYTE DATA LOW BYTE 図 50.AD5694R 入力シフトレジスタ値 Rev. 0 － 19/29 － 10486-302 図 49.AD5695R 入力シフトレジスタ値 AD5696R/AD5695R/AD5694R データシート 入力レジスタ n の値による DAC レジスタ n の更新 コマンド 0010 は、選択した入力レジスタ値を DAC レジスタ／出 力へロードして DAC 出力を直接更新します。 書込コマンドと更新コマンド 入力レジスタ n への書込(LDACに依存) コマンド 0001 を使うと、各DACの専用入力レジスタへ個別に書 込みを行うことができます。LDACがロー・レベルのとき、入力 レジスタはトランスペアレントになります(LDACマスク・レジス タから制御されていない場合)。 Rev. 0 DAC チャンネル n への書込と更新(LDAC依存) コマンド 0011 を使うと、DAC レジスタへ書込みを行なって、 DAC 出力を直接更新することができます。 － 20/29 － AD5696R/AD5695R/AD5694R データシート 2. シリアル動作 AD5696R/AD5695R/AD5694Rは、各々7ビットのスレーブ・アドレ スを持っています。上位5ビットは00011で、下位2ビット(A1, A0) はA0とA1アドレス・ピンの状態で設定されます。A0とA1をハー ド・ワイヤー接続で変更する機能を使うと、表9に示すように、1 つのバスにこれらのデバイスを最大4個接続することができます。 3. 表 9.デバイス・アドレスの指定 A0 Pin Connection GND VLOGIC GND A1 Pin Connection GND GND VLOGIC A0 0 1 0 A1 0 0 1 VLOGIC VLOGIC 1 1 書込み動作 2線式シリアル・バス・プロトコルは、次のように動作します。 1. マスターはスタート条件を設定してデータ転送を開始します。 このスタート条件は、SCL がハイ・レベルの間に SDA ライ ンがハイ・レベルからロー・レベルへ変化することと定義さ れます。次のバイトはアドレス・バイトで、7 ビットのスレ ーブ・アドレスから構成されています。送信されたアドレス に該当するスレーブ・アドレスは 9 番目のクロック・パルス で、SDA をロー・レベルにして応答します(これはアクノリ ッジ・ビットと呼ばれます)。選択されたデバイスがシフトレ ジスタに読み書きするデータを待つ間、バス上の他の全デバ イスはアイドル状態を維持します。 1 データは、9 個のクロック・パルスで 8 ビットのデータとそ れに続くアクノリッジ・ビットの順にシリアル・バス上を伝 送します。SDA ラインは SCL のロー・レベル区間で変化し て、SCL のハイ・レベル区間で安定に維持されている必要が あります。 全データビットの読出しまたは書込みが終了すると、ストッ プ条件が設定されます。書込みモードでは、マスターが 10 番目のクロック・パルスで SDA ラインをハイ・レベルにプ ルアップして、ストップ状態を設定します。読出しモードで は、マスターは 9 番目のクロック・パルスでアクノリッジを 発行しません(SDA ラインがハイ・レベルを維持)。この後、 マスターは SDA ラインをロー・レベルにして、10 番目のク ロック・パルスがハイ・レベルになるときストップ条件を設 定します。 9 AD5696R/AD5695R/AD5694Rへ書込みを行うときは、まずスター ト・コマンドを送信し、続いてアドレス・バイト(R/W = 0)を送信 します。その後にDACはSDAをロー・レベルにして、データ受信 の準備ができたことを通知します。AD5696R/AD5695R/AD5694R は、DACと種々のDAC機能を制御するコマンド・バイト用の 2 バ イトのデータを必要とします。このため、3 バイトのデータを DACに書込む必要があります。すなわち、コマンド・バイト、そ の後ろに上位データバイトと下位データバイトが続きます(図 51 参 照)。これらの全データバイトは、AD5696R/AD5695R/AD5694Rに よりアクノリッジされます。この後に、ストップ条件が続きます。 1 9 SCL 0 SDA 0 0 1 1 A1 A0 DB23 R/W DB22 DB21 DB20 DB19 DB18 DB17 DB16 ACK. BY AD56x6 START BY MASTER ACK. BY AD56x6 FRAME 1 SLAVE ADDRESS FRAME 2 COMMAND BYTE 1 9 1 9 SCL (CONTINUED) DB15 DB14 DB13 DB12 DB11 DB10 FRAME 3 MOST SIGNIFICANT DATA BYTE DB9 DB8 DB7 DB6 ACK. BY AD56x6 図 51.I2C の書込み動作 Rev. 0 － 21/29 － DB5 DB4 DB3 DB2 FRAME 4 LEAST SIGNIFICANT DATA BYTE DB1 DB0 ACK. BY STOP BY AD56x6 MASTER 10486-303 SDA (CONTINUED) AD5696R/AD5695R/AD5694R データシート 読出し動作 複数 DAC のリードバック・シーケンス AD5696R DACから読出しを行うときは、まずアドレス・バイト (R/W = 0)を送信します。その後、DACはSDAをロー・レベルにし て、データ受信の準備ができたことを通知します。このアドレ ス・バイトの後ろには、コントロール・バイトが続く必要があり ます。このコントロール・バイトは、後続の読出しコマンドと読 出し対象のポインタ・アドレスを指定します。これもDACからア クノリッジされます。ユーザーはリードバック対象チャンネルを 指定し、コントロール・バイトを使ってリードバック・コマンド をアクティブに設定します。この後、マスターからスタート条件 が繰り返され、アドレスがR/W = 1で再送されます。これはDAC からアクノリッジされて、データ送信の準備ができたことが通知 されます。次に、2バイトのデータがDACから読出されます(図52 参照)。マスターからのNACK条件の後ろにSTOP条件が続いて、 読出しシーケンスが完了します。複数のDACが選択された場合、 デフォルトのリードバックはチャンネルAです。 まずアドレス・バイト(R/W = 0)を送信します。その後にDACは SDAをロー・レベルにして、データ受信の準備ができたことを通 知します。このアドレス・バイトの後ろにはコントロール・バイ トが続く必要があり、これに対してもDACはアクノリッジします。 ユーザーはコントロール・バイトを使ってリードバックを開始す るチャンネルを設定します。この後、マスターからスタート条件 が繰り返され、アドレスがR/W = 1で再送されます。これはDAC からアクノリッジされて、データ送信の準備ができたことが通知 されます。そこで、最初の2バイトのデータが、コントロール・ バイトで選択されたDAC入力レジスタnから、MSBファーストで読 出されます(図52参照)。次の2バイトのデータが、DAC入力レジス タn + 1から読出され、次のバイトがDAC入力レジスタn + 2から読 出されます。DAC入力レジスタからのデータ読出しはオートイン クリメント方式で続き、NACKの後ろにストップ条件が続くと停 止します。DAC入力レジスタDを読出す場合、読出したデータの 次の2バイトは、DAC入力レジスタAから読出したデータになりま す。 1 9 1 9 SCL 0 SDA 0 0 1 1 A1 A0 R/W DB23 DB22 DB21 DB20 DB19 DB18 DB17 ACK. BY AD5696R START BY MASTER DB16 ACK. BY AD5696R FRAME 1 SLAVE ADDRESS FRAME 2 COMMAND BYTE 1 9 1 9 SCL 0 SDA 0 0 REPEATED START BY MASTER 1 1 A1 A0 R/W DB15 DB14 ACK. BY AD5696R FRAME 3 SLAVE ADDRESS 1 DB13 DB12 DB11 DB10 DB9 DB8 ACK. BY AD5696R FRAME 4 MOST SIGNIFICANT DATA BYTE n 9 1 9 SCL (CONTINUED) DB7 DB6 DB5 DB4 DB3 DB2 FRAME 3 SLAVE ADDRESS SIGNIFICANT DATA BYTE n DB1 DB0 DB15 DB14 DB13 DB12 ACK. BY MASTER 図 52.I2C の読出し動作 Rev. 0 － 22/29 － DB11 DB10 FRAME 4 MOST SIGNIFICANT DATA BYTE n – 1 DB9 DB8 NACK. BY AD5696R STOP BY MASTER 10486-304 SDA (CONTINUED) AD5696R/AD5695R/AD5694R データシート 知であると同時にデバイスがパワーダウン・モードになるという 利点を持っています。3 種類のパワーダウン・オプションがあり ます。すなわち、出力が内部で 1 kΩ または 100 kΩ 抵抗を介して GND に接続されるか、あるいはオープン(スリー・ステート)にな ります。出力ステージを図 53 に示します。 パワーダウン動作 AD5696R/AD5695R/AD5694R には 3 種類のパワーダウン・モード があります。コマンド 0100 は、パワーダウン機能に割り当てられ ています(表 7 参照)。これらのパワーダウン・モードは、シフト レジスタの 8 ビット(ビット DB7～ビット DB0)を設定することに より、ソフトウェアから設定することができます。各 DAC チャン ネルに対応した 2 ビットがあります。表 10 に、2 ビットの状態とデ バイスの動作モードとの対応を示します。 AMPLIFIER DAC VOUTX 表 10.動作モード PDx1 0 PDx0 0 0 1 1 1 0 1 POWER-DOWN CIRCUITRY RESISTOR NETWORK 10486-058 Operating Mode Normal Operation Power-Down Modes 1 kΩ to GND 100 kΩ to GND Three-State 図 53.パワーダウン時の出力ステージ 任意またはすべての DAC (DAC A～DAC D)を、対応するビットを セットすることにより、選択されたモードにパワーダウンさせる ことができます。パワーダウン／パワーアップ動作時の入力シフ トレジスタ値については表 11 を参照してください。 入力シフトレジスタのビット PDx1 とビット PDx0 (ここで x は選択 したチャンネル)を 0 に設定すると、デバイスは通常の消費電力(5 V で 4 mA)で通常動作しますが、3 つのパワーダウン・モードでは、 電源電流は 5 V で 4 μA に減少します。電源電流が減少するだけで なく、出力ステージも内部でアンプ出力から既知値の抵抗回路へ 切り替えられます。これは、デバイスの出力インピーダンスが既 パワーダウン・モードのときは、バイアス・ジェネレータ、出力 アンプ、抵抗ストリング、およびその他の関係するリニア回路は シャットダウンされます。ただし、DAC レジスタの値はパワーダ ウン・モードで影響を受けることはありません。デバイスがパワ ーダウン・モードのとき、DAC レジスタを更新することができま す。パワーダウンから抜け出すために要する時間は、VDD = 5 V で 4.5 µs (typ)です。 消費電流をさらに減らすときは、内蔵リファレンスをパワーオフさ せることができます。内蔵リファレンスのセットアップのセクシ ョンを参照してください。 表 11.パワーダウン/パワーアップ動作の 24 ビット入力シフトレジスタ値1 DB23 0 DB22 1 DB21 0 DB20 0 Command bits (C3 to C0) 1 DB19 to DB16 X Address bits Don’t care DB15 to DB8 X DB7 PDD1 Power-Down Select DAC D X = don’t care。 Rev. 0 DB6 PDD0 － 23/29 － DB5 PDC1 DB4 PDC0 Power-Down Select DAC C DB3 PDB1 DB2 PDB0 Power-Down Select DAC B DB1 PDA1 DB0 (LSB) PDA0 Power-Down Select DAC A AD5696R/AD5695R/AD5694R データシート DAC のロード(ハードウェアLDACピン) LDAC マスク・レジスタ AD5696R/AD5695R/AD5694RのDACは、入力レジスタとDACレジ スタの 2 つのレジスタ・バンクで構成されているダブルバッファ 化されたインターフェースを内蔵しています。入力レジスタの任 意の組み合わせへ書込みを行うことができます。DACレジスタの 更新は、LDACピンから制御されます。 コマンド 0101 は、このソフトウェアLDAC機能に予約されていま す。アドレス・ビットは無視されます。コマンド 0101 を使って DACへ書込を行うと、4 ビットのLDACレジスタ(DB3～DB0)がロ ードされます。各チャンネルのデフォルト値は 0、すなわ ちLDACピンは通常動作になります。ビットを 1 に設定すると、ハ ードウェア LDAC ピンの状態に無関係に、このDACチャンネル はLDACピンでの変化を無視します。この柔軟性は、LDACピンに 対応させてチャンネルを選択するアプリケーションで役立ちます。 OUTPUT AMPLIFIER REFIN 12-/14-/16-BIT DAC LDAC DAC REGISTER VOUT 表 12.LDAC 上書きの定義 Load LDAC Register SCL SDO INPUT SHIFT REGISTER 10486-059 INPUT REGISTER LDAC Bits (DB3 to DB0) 0 LDAC Pin LDAC Operation 1 or 0 Determined by the LDAC pin. 1 X1 DAC channels update and override the LDAC pin. DAC channels see LDAC as 1. 1 図 54.1 個の DAC についての入力ロード回路の簡略化した図 DAC の瞬時更新(LDACをロー・レベルに維持) コマンド 0001 を使ってデータを入力レジスタへ入力する間LDAC をロー・レベルに維持します。アドレス指定された入力レジスタ とDACレジスタが エラー ! ブックマークが定義されていませ ん。24 番目のクロックで更新されて、出力が変化を開始します (表 13 参照)。 X = don’t care このLDACレジスタを使うと、ハードウェアLDACピンを柔軟に制 御することができます(表 12 参照)。あるDACチャンネルに対し てLDACビット (DB0～DB3)を 0 に設定することは、このチャンネ ルの更新がハードウェアLDACピンから制御されることを意味し ます。 DAC の遅延更新(LDACへ立下がりパルスを入力) コマンド 0001 を使ってデータを入力レジスタへ入力する間LDAC をハイ・レベルに維持します。24 番目のクロックの後にLDACエ ラー! ブックマークが定義されていません。をロー・レベルにす る と 、 す べ て の DAC 出 力 が 非 同 期 に 更 新 さ れ ま す 。 更 新 は、LDACの立下がりエッジで行われるようになります。 表 13.書込コマンドとLDACピンの真理値表1 Commands 0001 0010 0011 Description Write to Input Register n (dependent on LDAC) Update DAC Register n with contents of Input Register n Write to and update DAC Channel n Hardware LDAC Pin State Input Register Contents VLOGIC Data update DAC Register Contents No change (no update) GND2 Data update Data update VLOGIC No change Updated with input register contents GND No change Updated with input register contents VLOGIC Data update Data update GND Data update Data update 1 ハードウェアLDACピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタ値が、LDACマスク・レジスタでマスクされていないチャンネルの入 力レジスタ値で更新されます。 2 LDAC をロー・レベルに固定すると、LDAC マスク・ビットは無視されます。 Rev. 0 － 24/29 － AD5696R/AD5695R/AD5694R データシート ハードウェア・リセット(RESET) ハンダ加熱リフロー RESET はアクティブ・ローのリセットで、出力をゼロスケールま たはミッドスケールへクリアできるようにします。クリア・コー ド値は、RESETセレクト・ピンを使って選択することができます。 動作を完了するためには、RESETを最小時間ロー・レベルに維持 する必要があります(図 2 参照)。RESET信号がハイ・レベルに戻 っても、新しい値が設定されるまで出力はクリア値を維持しま す。RESETピンがロー・レベルの間、出力は新しい値で更新でき ません。これらのデバイスには、DACをパワーオン・リセット・ コードにリセットする、ソフトウェアからのリセット機能もあり ます。コマンド 0110 は、このソフトウェア・リセット機能に割り 当てられています(表 7 参照)。パワーオン・リセット時のLDACま たはRESETの動作はすべて無視されます。 すべての IC リファレンス電圧回路と同様に、リファレンス値がハ ンダ処理でシフトすることがあります。アナログ・デバイセズは、 デバイスをボードへハンダ付けする影響を模倣する、プリコンデ ィションと呼ばれる信頼性テストを実施しています。前述の出力 電圧仕様には、この信頼性テストの影響が含まれます。 図 55 に、この信頼性テスト(プリコンディション)で測定したハン ダ加熱リフロー(SHR)の影響を示します。 60 POSTSOLDER HEAT REFLOW 50 PRESOLDER HEAT REFLOW 40 HITS リセット選択ピン(RSTSEL) AD5696R/AD5695R/AD5694R は、パワーアップ時に出力電圧を制 御するパワーオン・リセット回路を内蔵しています。RSTSEL ピ ンをロー・レベルにすると、出力はゼロスケールでパワーアップ します。これは DAC のリニア領域の外側にあることに注意してく ださい。RSTSEL ピンをハイ・レベルにすると、VOUT はミッドス ケールでパワーアップします。出力はこのレベルでパワーアップ を維持し、有効な書込みシーケンスが実行されるまでこの状態が 維持されます。 30 20 0 2.498 2.499 2.500 2.501 2.502 VREF (V) 10486-060 10 図 55.SHR でのリファレンス電圧シフト 内蔵リファレンスのセットアップ 長時間温度ドリフト 図 56 に、150°C の寿命テストにおける 1000 時間後の VREF 値変化 を示します。 表 14.リファレンス・セットアップ・レジスタ Action Reference on (default) Reference off 0 HOUR 168 HOURS 500 HOURS 1000 HOURS 50 40 30 20 10 0 2.498 2.499 2.500 2.501 2.502 VREF (V) 図 56.1000 時間でのリファレンス電圧ドリフト Rev. 0 － 25/29 － 10486-061 Internal Reference Setup Register (DB0) 0 1 60 HITS 内蔵リファレンスはパワーアップ時にデフォルトでオンになってい ます。電源電流を減少させるときは、コントロール・レジスタの ソフトウェアから設定可能なビット DB0 をセットすることにより、 このリファレンスをターンオフさせることができます。表 14 に、 ビットの状態と動作モードの対応を示します。コマンド 0111 は、 内蔵リファレンス電圧のセットアップ用に予約されています(図 6 参照)。表 14 に、入力シフトレジスタのビットの状態と、内蔵リ ファレンス電圧セットアップ時のデバイス動作モードとの対応を 示します。 AD5696R/AD5695R/AD5694R データシート 熱ヒステリシス 9 熱ヒステリシスは、周囲温度→低温→高温→周囲温度で温度変化 させた場合にリファレンス電圧に発生する電圧差です。 熱ヒステリシス・データを図 57 に示します。このデータは、周囲 温度→−40°C→+105°C→周囲温度で温度変化させて測定したもの です。そこで、VREF の変化分を 2 つの周囲温度の間で測定し、図 57 に青で示します。同じ温度変化と測定を直ちに繰り返し、その 結果を図 57 に赤で示します。 8 FIRST TEMPERATURE SWEEP SUBSEQUENT TEMPERATURE SWEEPS 7 HITS 6 5 4 3 2 0 –200 –150 –100 –50 0 DISTORTION (ppm) 図 57.熱ヒステリシス 表 15.内蔵リファレンス電圧セットアップ・コマンドに対する 24 ビット入力シフトレジスタ値1 DB23 (MSB) 0 DB22 1 DB21 1 Command bits (C3 to C0) 1 DB20 1 DB19 X DB18 X DB17 X DB16 X Address bits (A2 to A0) X = don’t care。 Rev. 0 － 26/29 － DB15 to DB1 X DB0 (LSB) 1/0 Don’t care Reference setup register 50 10486-062 1 AD5696R/AD5695R/AD5694R データシート アプリケーション情報 マイクロプロセッサ・インターフェース マイクロプロセッサと AD5696R/AD5695R/AD5694R とのインター フェースは、マイクロコントローラと DSP プロセッサに対して互 換性を持つ標準プロトコルを使うシリアル・バスを使って行いま す。この通信チャンネルは、クロック信号とデータ信号から構成 される 2 線式インターフェースです。 マル・ランド・パッドにハンダ付けしてください。PCB ランド・ パッド領域にサーマル・ビアを配置するようにデザインしてさら に熱放散を強化してください。 自然なヒート・シンク効果を提供するため、デバイス上の GND プレーンを大きくすることができます(図 59 参照)。 AD5696R/ AD5695R/ AD5694R AD5696R/AD5695R/AD5694R と ADSP-BF531 と のインターフェース AD5696R/AD5695R/AD5694R の I2C インターフェースは、業界標 準の DSP とマイクロコントローラに容易に接続できるようにデザ インされています。図 58 に、AD5696R/AD5695R/AD5694R とア ナログ・デバイセズの Blackfin® DSP との接続方法を示します。 Blackfin は、AD5696R/AD5695R/AD5694R の I2C ピンへ直接接続 できる I2C ポートを内蔵しています。 図 58.ADSP-BF531 インターフェース レイアウトのガイドライン 高精度が重要となる回路では、電源とグラウンド・リターンのレ イアウトを注意深く行うことが、定格性能の保証に役立ちます。 AD5696R/AD5695R/AD5694R を 実 装 す る PCB は 、 AD5696R/AD5695R/AD5694R をアナログ・プレーン上に配置する ようにデザインする必要があります。 AD5696R/AD5695R/AD5694R に対しては、10μF と 0.1μF の並列接 続により十分な電源バイパスをパッケージのできるだけ近くに、 理想的にはデバイスに直接に、接続する必要があります。10 µF のコンデンサはタンタルのビーズ型を使います。0.1μF コンデン サは、高周波でグラウンドに対する低インピーダンス・パスを提 供するセラミック型のような実効直列抵抗(ESR)が小さく、かつ 実効直列インダクタンス(ESI)が小さいものを使って、内部ロジッ クのスイッチングに起因する過渡電流を処理する必要があります。 1 枚のボード上に多くのデバイスを実装するシステムでは、ヒー ト・シンク能力を設けて電力の消費を容易にすることが有効であ ることがあります。 AD5696R/AD5695R/AD5694R には、デバイスの底にエクスポーズ ド・パッドが設けてあります。このパッドをデバイスの GND へ 接続してください。最適性能を得るためには、マザーボードのデ ザインに特別な注意を払って、パッケージを実装してください。 熱的性能、電気的性能、ボード・レベルの性能を強化するため、 パッケージ底面のエクスポーズド・パッドは対応する PCB のサー Rev. 0 多くのプロセス制御アプリケーションでは、コントローラと被制 御対象のユニットとの間にアイソレーション障壁を設けて、危険 な同相モード電圧から制御回路を保護してアイソレーションする ことが必要です。アナログ・デバイセズの iCoupler®製品は、2.5 kV を 超 え る 電 圧 ア イ ソ レ ー シ ョ ン を 提 供 し ま す 。 AD5696R/AD5695R/AD5694R はシリアル・ローディング構造を採 用しているため、インターフェース線数が最小で済むので、イン タ ー フ ェ ー ス の ア イ ソ レ ー シ ョ ン に 最 適 で す 。 図 60 に 、 ADuM1400 を使用した、AD5696R/AD5695R/AD5694R に対する 4 チャンネル絶縁型インターフェースを示します。詳細については、 ウェブサイトのデジタル・アイソレータ（iCoupler）をご覧くだ さい。 CONTROLLER SERIAL CLOCK IN SERIAL DATA OUT ADuM14001 VOA VIA ENCODE DECODE ENCODE DECODE ENCODE DECODE ENCODE DECODE VIB VOB VIC RESET OUT LOAD DAC OUT 1 VOC VID VOD ADDITIONAL PINS OMITTED FOR CLARITY. － 27/29 － 図 60.絶縁型インターフェース TO SCL TO SDA TO RESET TO LDAC 10486-167 10486-164 SCL SDA LDAC RESET 10486-166 電流絶縁型インターフェース ADSP-BF531 PF9 PF8 BOARD 図 59.パッドとボードの接続 AD5696R/ AD5695R/ AD5694R GPIO1 GPIO2 GND PLANE AD5696R/AD5695R/AD5694R データシート 外形寸法 3.10 3.00 SQ 2.90 0.50 BSC 13 PIN 1 INDICATOR 16 1 12 EXPOSED PAD 1.75 1.60 SQ 1.45 9 TOP VIEW 0.80 0.75 0.70 4 5 8 0.50 0.40 0.30 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 0.25 MIN BOTTOM VIEW 08-16-2010-E PIN 1 INDICATOR 0.30 0.23 0.18 COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6. 図 61.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ] 3 mm x 3 mm ボディ、極薄クワッド (CP-16-22) 寸法: mm 5.10 5.00 4.90 16 9 4.50 4.40 4.30 6.40 BSC 1 8 PIN 1 1.20 MAX 0.15 0.05 0.20 0.09 0.65 BSC 0.30 0.19 COPLANARITY 0.10 SEATING PLANE 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AB 図 62.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-16) 寸法: mm Rev. 0 － 28/29 － AD5696R/AD5695R/AD5694R データシート オーダー・ガイド Accuracy ±8 LSB INL ±2 LSB INL ±8 LSB INL ±8 LSB INL ±2 LSB INL ±2 LSB INL Reference Tempco (ppm/°C) ±5 (typ) ±5 (max) ±5 (typ) ±5 (typ) ±5 (max) ±5 (max) Package Description 16-Lead LFCSP_WQ 16-Lead LFCSP_WQ 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP Package Option CP-16-22 CP-16-22 RU-16 RU-16 RU-16 RU-16 Model1 AD5696RACPZ-RL7 AD5696RBCPZ-RL7 AD5696RARUZ AD5696RARUZ-RL7 AD5696RBRUZ AD5696RBRUZ-RL7 Resolution 16 Bits 16 Bits 16 Bits 16 Bits 16 Bits 16 Bits Temperature Range −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C AD5695RBCPZ-RL7 AD5695RARUZ AD5695RARUZ-RL7 AD5695RBRUZ AD5695RBRUZ-RL7 14 Bits 14 Bits 14 Bits 14 Bits 14 Bits −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C ±1 LSB INL ±4 LSB INL ±4 LSB INL ±1 LSB INL ±1 LSB INL ±5 (max) ±5 (typ) ±5 (typ) ±5 (max) ±5 (max) 16-Lead LFCSP_WQ 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP CP-16-22 RU-16 RU-16 RU-16 RU-16 DJR AD5694RBCPZ-RL7 AD5694RARUZ AD5694RARUZ-RL7 AD5694RBRUZ AD5694RBRUZ-RL7 EVAL-AD5696RSDZ 12 Bits 12 Bits 12 Bits 12 Bits 12 Bits −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C −40°C to +105°C ±1 LSB INL ±2 LSB INL ±2 LSB INL ±1 LSB INL ±1 LSB INL ±5 (max) ±5 (typ) ±5 (typ) ±5 (max) ±5 (max) 16-Lead LFCSP_WQ 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP 16-Lead TSSOP AD5696R TSSOP Evaluation Board CP-16-22 RU-16 RU-16 RU-16 RU-16 DJL EVAL-AD5694RSDZ 1 AD5694R TSSOP Evaluation Board Z = RoHS 準拠製品。 Rev. 0 － 29/29 － Branding DJA DJD