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日本語参考資料
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2 ppm/°Cリファレンス、SPIインターフェース内蔵の
16/14/12ビット、クワッドnanoDAC+
AD5686R/AD5685R/AD5684R
データシート
機能ブロック図
特長
高い相対精度(INL): 16 ビットで最大±2 LSB
低ドリフトの 2.5 V リファレンス電圧: 2 ppm/°C (typ)
小型パッケージ: 3 mm × 3 mm の 16 ピン LFCSP
VDD
GND
VREF
AD5686R/AD5685R/AD5684R
VLOGIC
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
SCLK
SYNC
SDIN
VOUTA
BUFFER
INTERFACE LOGIC
SDO
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
VOUTB
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC C
VOUTC
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC D
VOUTD
BUFFER
LDAC RESET
POWER-ON
RESET
GAIN
×1/×2
RSTSEL
GAIN
POWERDOWN
LOGIC
10485-001
総合未調整誤差(TUE): FSR の最大±0.1%
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
高い駆動能力: 20 mA、電源レールから 0.5 V
ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン)
ゼロスケールまたはミッドスケールへのリセット(RSTSEL ピン)
1.8 V ロジックに互換
リードバックまたはデイジーチェーン付きの 50 MHz SPI
低グリッチ: 0.5 nV-sec
強固な 4 kV HBM および 1.5 kV FICDM ESD 定格
低消費電力: 3 V で 3.3 mW
電源電圧: 2.7 V～5.5 V
温度範囲: −40°C～+105°C
2.5V
REFERENCE
図 1.
アプリケーション
光トランシーバ
基地局用パワー・アンプ
プロセス制御(PLC I/O カード)
工業用オートメーション
データ･アクイジション･システム
概要
表 1.クワッド nanoDAC+デバイス
nanoDAC+®ファミリーに属する AD5686R/AD5685R/AD5684R は、
低消費電力、クワッド、16/14/12 ビットのバッファ付き電圧出力
DAC です。このデバイスは、2.5 V の 2 ppm/°C リファレンス電圧
(デフォルトでイネーブル)、2.5 V (ゲイン= 1)または 5 V (ゲイン=
2)のフルスケール出力を選択するゲイン選択ピンを内蔵していま
す。すべてのデバイスは 2.7 V～5.5 V の単電源で動作し、デザイ
ンにより単調性が保証され、ゲイン誤差は 0.1% FSR 以下でオフ
セット誤差性能は 1.5 mV です。これらのデバイスは、3 mm × 3
mm LFCSP パッケージまたは TSSOP パッケージを採用しています。
Interface
SPI
Reference
Internal
External
16-Bit
AD5686R
AD5686
14-Bit
AD5685R
12-Bit
AD5684R
AD5684
I2C
Internal
External
AD5696R
AD5696
AD5695R
AD5694R
AD5694
また、AD5686R/AD5685R/AD5684R はパワーオン・リセット回路
と RSTSEL ピンも内蔵しています。この RSTSEL ピンを使うと、
DAC 出力がゼロスケールまたはミッドスケールでパワーアップし、
有効な書込みが行われるまでその状態を維持させることができま
す。各デバイスは、チャンネルごとのパワーダウン機能を内蔵し
ています。この機能はパワーダウン・モードのデバイス消費電流
を 3 V で 4 µA へ削減します。
1.
AD5686R/AD5685R/AD5684R は、最大 50 MHz のクロック・レー
トで動作する多機能な SPI インターフェースを採用し、すべての
デバイスは 1.8 V/3 V/5 V ロジック用の VLOGIC ピンを内蔵していま
す。
3.
Rev. A
製品のハイライト
2.
高い相対精度(INL)。
AD5686R (16 ビット):最大±2 LSB
AD5685R (14 ビット):最大±1 LSB
AD5684R (12 ビット):最大±1 LSB
低ドリフトの 2.5 V リファレンス電圧を内蔵。
温度係数: 2 ppm/°C (typ)
最大温度係数: 5 ppm/°C
2 種類のパッケージ・オプション。
3 mm × 3 mm の 16 ピン LFCSP パッケージ
16 ピン TSSOP
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関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
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AD5686R/AD5685R/AD5684R
データシート
目次
特長 ....................................................................................................... 1
デイジーチェーン動作 .................................................................. 23
アプリケーション ................................................................................ 1
リードバック動作.......................................................................... 23
機能ブロック図 .................................................................................... 1
パワーダウン動作.......................................................................... 24
概要 ....................................................................................................... 1
DACのロード(ハードウェアLDACピン) ..................................... 25
製品のハイライト ................................................................................ 1
LDAC マスク・レジスタ .............................................................. 25
改訂履歴 ............................................................................................... 2
ハードウェア・リセット(RESET)................................................ 26
仕様 ....................................................................................................... 3
リセット選択ピン(RSTSEL) ......................................................... 26
AC 特性 ............................................................................................. 5
内蔵リファレンスのセットアップ .............................................. 26
タイミング特性 ................................................................................ 6
ハンダ加熱リフロー...................................................................... 26
デイジーチェーンおよびリードバックのタイミング特性 .......... 7
長時間温度ドリフト...................................................................... 26
絶対最大定格........................................................................................ 9
熱ヒステリシス ............................................................................. 27
ESD の注意 ....................................................................................... 9
アプリケーション情報...................................................................... 28
ピン配置およびピン機能説明........................................................... 10
マイクロプロセッサ・インターフェース ................................... 28
代表的な性能特性 .............................................................................. 11
AD5686R/AD5685R/AD5684R と ADSP-BF531 とのインターフェ
ース................................................................................................. 28
用語 ..................................................................................................... 18
動作原理 ............................................................................................. 20
D/A コンバータ .............................................................................. 20
伝達関数.......................................................................................... 20
DAC アーキテクチャ ..................................................................... 20
シリアル・インターフェース....................................................... 21
スタンドアロン動作 ...................................................................... 22
AD5686R/AD5685R/AD5684R と SPORT とのインターフェース
........................................................................................................ 28
レイアウトのガイドライン .......................................................... 28
電流絶縁型インターフェース ...................................................... 29
外形寸法 ............................................................................................. 30
オーダー・ガイド.......................................................................... 31
書込コマンドと更新コマンド....................................................... 22
改訂履歴
9/12—Rev. 0 to Rev. A
Changes to Table 1 ..............................................................................1
Changes to Figure 13 ......................................................................... 11
Changes to Figure 36 .........................................................................15
4/12—Revision 0: Initial Version
Rev. A
－ 2/31 －
AD5686R/AD5685R/AD5684R
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～TMAX で規定。RL = 2 kΩ; CL = 200 pF。
表 2.
Parameter
STATIC PERFORMANCE2
AD5686R
Resolution
Relative Accuracy
Min
A Grade1
Typ
Max
16
16
±2
±2
Differential Nonlinearity
AD5685R
Resolution
Relative Accuracy
Differential Nonlinearity
AD5684R
Resolution
Relative Accuracy
Differential Nonlinearity
Min
B Grade1
Typ
Max
±8
±8
±1
14
±1
±1
±2
±3
±1
14
±0.5
±4
±1
12
±0.5
±2
±1
±0.12
LSB
Bits
LSB
LSB
±1
±1
Bits
LSB
LSB
Zero-Code Error
Offset Error
Full-Scale Error
0.4
+0.1
+0.01
4
±4
±0.2
0.4
+0.1
+0.01
1.5
±1.5
±0.1
Gain Error
±0.02
±0.2
±0.02
±0.1
Total Unadjusted Error
±0.01
±0.25
±0.01
±0.1
±1
±1
0.15
±1
±1
0.15
mV
mV
% of
FSR
% of
FSR
% of
FSR
% of
FSR
µV/°C
ppm
mV/V
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
±0.25
Offset Error Drift3
Gain Temperature Coefficient3
DC Power Supply Rejection
Ratio3
Bits
LSB
±1
±1
12
±0.12
Unit
±0.2
Test Conditions/Comments
Gain = 2
Gain = 1
Guaranteed monotonic by
design
Guaranteed monotonic by
design
Guaranteed monotonic by
design
All zeros loaded to DAC register
All ones loaded to DAC register
External reference; gain = 2;
TSSOP
Internal reference; gain = 1;
TSSOP
Of FSR/°C
DAC code = midscale; VDD = 5 V
± 10%
DC Crosstalk3
OUTPUT CHARACTERISTICS3
Output Voltage Range
0
0
Capacitive Load Stability
Resistive Load4
Load Regulation
Short-Circuit Current5
Load Impedance at Rails6
Power-Up Time
Rev. A
VREF
2 × VREF
0
0
80
80
V
V
nF
nF
kΩ
µV/mA
80
80
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
2
10
1
VREF
2 × VREF
2
10
1
－ 3/31 －
Due to single channel, full-scale
output change
Due to load current change
Due to powering down (per
channel)
Gain = 1
Gain = 2, see Figure 34
RL = ∞
RL = 1 kΩ
5 V ± 10%, DAC code =
midscale; −30 mA ≤ IOUT ≤ 30
mA
3 V ± 10%, DAC code =
midscale; −20 mA ≤ IOUT ≤ 20
mA
See Figure 34
Coming out of power-down
mode; VDD = 5 V
AD5686R/AD5685R/AD5684R
データシート
Parameter
REFERENCE OUTPUT
Output Voltage7
Reference TC 8, 9
Output Impedance3
Output Voltage Noise3
Min
A Grade1
Typ
Max
2.4975
At ambient
See the Terminology section
240
240
Load Regulation Sourcing3
20
20
µV/mA
Load Regulation Sinking3
40
40
±5
±5
µV/mA
mA
At ambient
Output Current Load
Capability3
Line Regulation3
Long-Term Stability/Drift3
Thermal Hysteresis3
100
12
125
25
100
12
125
25
µV/V
ppm
ppm
ppm
At ambient
After 1000 hours at 125°C
First cycle
Additional cycles
±2
0.3 × VLOGIC
µA
V
V
pF
Per pin
0.4
V
ISINK = 200 μA
V
ISOURCE = 200 μA
LOGIC INPUTS3
Input Current
VINL, Input Low Voltage
VINH, Input High Voltage
Pin Capacitance
±2
0.3 × VLOGIC
0.7 × VLOGIC
0.7 × VLOGIC
2
LOGIC OUTPUTS (SDO)3
Output Low Voltage, VOL
Output High Voltage, VOH
VDD
VDD
IDD
2
0.4
VLOGIC − 0.4
Floating State Output
Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
2
0.04
12
2.5025
5
Test Conditions/Comments
Output Voltage Noise Density
3
2.4975
Unit
V
ppm/°C
Ω
µV p-p
nV/√Hz
5
0.04
12
2.5025
20
Min
B Grade1
Typ
Max
VLOGIC − 0.4
4
4
0.1 Hz to 10 Hz
At ambient; f = 10 kHz, CL = 10
nF
At ambient
VDD ≥ 3 V
pF
1.8
5.5
3
1.8
5.5
3
V
2.7
VREF + 1.5
5.5
5.5
2.7
VREF + 1.5
5.5
5.5
µA
V
V
Normal Mode10
0.59
1.1
0.7
1.3
0.59
1.1
0.7
1.3
mA
mA
All Power-Down Modes11
1
4
6
1
4
6
µA
µA
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD = 2.7
V to 5.5 V
Internal reference off
Internal reference on, at full
scale
−40°C to +85°C
−40°C to +105°C
1
温度範囲 (A および B グレード): −40°C～+105°C。
2
特に指定がない限り、DC 仕様は出力無負荷でテスト。 上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつゲイン = 2
の場合にのみ存在します。直線性は、縮小コード範囲 256～65,280 (AD5686R)、64～16,320 (AD5685R)、12～4080 (AD5684R)を使って計算。
3
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
4
チャンネル A とチャンネル B は、最大 30 mA の組み合わせ出力電流を持つことができます。 同様に、チャンネル C とチャンネル D は、ジャンクション温度 110°C
までで最大 30 mA の組み合わせ出力電流を持つことができます。
5
VDD = 5 V。 このデバイスは、一時的過負荷状態でデバイスを保護することを目的とした電流制限機能を内蔵しています。 電流制限時にはジャンクション温度を超え
ることができます。 規定の最大動作ジャンクション温度より上での動作はデバイスの信頼性を損なう可能性があります。
6
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され
ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 34 参照)。
7
前処理ハンダ・リフローでの初期精度は ±750 µV です。出力電圧は前処理でのドリフトの影響を含みます。 内蔵リファレンスのセットアップのセクションを参照し
てください。
8
リファレンス電圧は 2 点の温度で調整/テストし、キャラクタライゼーションは−40°C～+105°C で行います。
9
リファレンス電圧の温度係数はボックス法に準拠して計算します。 詳細については、用語のセクションを参照してください。
10
インターフェースは非アクティブ状態。 すべての DAC はアクティブ状態。 DAC 出力は無負荷。
11
すべての DAC がパワーダウン。
Rev. A
－ 4/31 －
AD5686R/AD5685R/AD5684R
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V; RL = 2 kΩ (GND へ接続); CL = 200 pF (GND へ接続); 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～
TMAX で規定 1
表 3.
Parameter2
Output Voltage Settling Time
AD5686R
AD5685R
AD5684R
Slew Rate
Digital-to-Analog Glitch Impulse
Digital Feedthrough
Digital Crosstalk
Analog Crosstalk
DAC-to-DAC Crosstalk
Total Harmonic Distortion4
Output Noise Spectral Density
Output Noise
SNR
SFDR
SINAD
Min
Typ
Max
Unit
Test Conditions/Comments 3
5
5
5
0.8
0.5
0.13
0.1
0.2
0.3
−80
300
6
90
83
80
8
8
7
µs
µs
µs
V/µs
nV-sec
nV-sec
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
¼ to ¾ scale settling to ±2 LSB
¼ to ¾ scale settling to ±2 LSB
¼ to ¾ scale settling to ±2 LSB
1
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
2
用語のセクションを参照してください。
3
温度範囲は、-40°C～+105°C です (25°C での typ 値)。
4
デジタル的に発生した 1 kHz の正弦波。
Rev. A
－ 5/31 －
1 LSB change around major carry
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz; gain = 2
0.1 Hz to 10 Hz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At ambient, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
AD5686R/AD5685R/AD5684R
データシート
タイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 2 参照。特に指定が
ない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREFIN = 2.5 V。すべての仕様は TMIN～TMAX で規定。
表 4.
1
1.8 V ≤ VLOGIC < 2.7 V
2.7 V ≤ VLOGIC ≤ 5.5 V
Min
20
10
10
10
Parameter
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge Setup Time
Symbol
t1
t2
t3
t4
Min
33
16
16
15
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t5
t6
t7
5
5
15
5
5
10
ns
ns
ns
Minimum SYNC High Time (Single, Combined or All Channel Update)
t8
20
20
ns
SYNC Falling Edge to SCLK Fall Ignore
t9
16
10
ns
LDAC Pulse Width Low
t10
25
15
ns
SCLK Falling Edge to LDAC Rising Edge
t11
30
20
ns
SCLK Falling Edge to LDAC Falling Edge
t12
20
20
ns
RESET Minimum Pulse Width Low
t13
30
30
ns
RESET Pulse Activation Time
t14
30
30
ns
4.5
4.5
µs
Power-Up Time2
Max
Max
Unit
ns
ns
ns
ns
1
VDD =2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ VDD での最大 SCLK 周波数は 50 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
2
AD5686R/AD5685R/AD5684R 動作がパワーダウン・モードから通常モードに移行するために要する時間。出力無負荷で 32 番目のクロック・エッジから DAC ミツド
スケール値の 90%まで。
t9
t1
SCLK
t8
t3
t4
t2
t7
SYNC
t6
t5
SDIN
DB23
DB0
t12
t10
LDAC1
t11
LDAC2
VOUT
t13
t14
10485-002
RESET
1ASYNCHRONOUS LDAC UPDATE MODE.
2SYNCHRONOUS LDAC UPDATE MODE.
図 2.シリアル書込み動作
Rev. A
－ 6/31 －
AD5686R/AD5685R/AD5684R
データシート
デイジーチェーンおよびリードバックのタイミング特性
すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、電圧レベル(VIL + VIH)/2 からの時間とします。図 4 と図 5 参照。特に
指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; VREF = 2.5 V。すべての仕様は TMIN～TMAX で規定。VDD = 2.7 V～5.5 V。
表 5.
2.7 V ≤ VLOGIC ≤ 5.5 V
1.8 V ≤ VLOGIC < 2.7 V
1
Parameter
SCLK Cycle Time
SCLK High Time
SCLK Low Time
SYNC to SCLK Falling Edge
Symbol
t1
t2
t3
t4
Min
66
33
33
33
Data Setup Time
Data Hold Time
SCLK Falling Edge to SYNC Rising Edge
t5
t6
t7
Minimum SYNC High Time
Minimum SYNC High Time
SDO Data Valid from SCLK Rising Edge
SCLK Falling Edge to SYNC Rising Edge
t10
t115
SYNC Rising Edge to SCLK Rising Edge
1
Min
Max
Max
Unit
40
20
20
20
ns
ns
ns
ns
5
5
15
5
5
10
ns
ns
ns
t8
60
30
ns
t9
60
30
t12
ns
36
5
25
15
10
ns
ns
15
10
ns
VDD =2.7 V～5.5 V、1.8 V ≤ VLOGIC ≤ VDD で、最大 SCLK 周波数は 25 MHz または 15 MHz。 デザインとキャラクタライゼーションにより保証しますが、出荷テストは
行いません。
回路およびタイミング図
200µA
VOH (MIN)
CL
20pF
200µA
IOH
10485-003
TO OUTPUT
PIN
IOL
図 3.デジタル出力(SDO)タイミング仕様の負荷回路
SCLK
24
48
t11
t8
t12
t4
SYNC
SDIN
t6
DB23
DB0
INPUT WORD FOR DAC N
DB23
DB0
t10
INPUT WORD FOR DAC N + 1
DB23
SDO
UNDEFINED
DB0
INPUT WORD FOR DAC N
図 4.デイジーチェーンのタイミング図
Rev. A
－ 7/31 －
10485-004
t5
AD5686R/AD5685R/AD5684R
データシート
t1
SCLK
24
1
t8
t4
t3
24
1
t7
t2
t9
SYNC
t6
t5
DB23
DB0
DB23
INPUT WORD SPECIFIES
REGISTER TO BE READ
SDO
DB23
NOP CONDITION
t10
DB0
DB23
UNDEFINED
DB0
SELECTED REGISTER DATA
CLOCKED OUT
図 5.リードバック・タイミング図
Rev. A
DB0
－ 8/31 －
10485-005
SDIN
AD5686R/AD5685R/AD5684R
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 5.
Parameter
VDD to GND
VLOGIC to GND
VOUT to GND
VREF to GND
Digital Input Voltage to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
16-Lead TSSOP, θJA Thermal
Impedance, 0 Airflow (4-Layer Board)
16-Lead LFCSP, θJA Thermal
Impedance, 0 Airflow (4-Layer Board)
Reflow Soldering Peak
Temperature, Pb Free (J-STD-020)
ESD1
FICDM
1
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−40°C to +105°C
−65°C to +150°C
125°C
112.6°C/W
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久
的な損傷を与えることがあります。この規定はストレス定格の規
定のみを目的とするものであり、この仕様の動作のセクションに
記載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼
性に影響を与えます。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
70°C/W
260°C
4 kV
1.5 kV
人体モデル(HBM) 分類。
Rev. A
－ 9/31 －
AD5686R/AD5685R/AD5684R
データシート
ピン配置およびピン機能説明
13 RESET
14 RSTSEL
16 VOUTB
15 VREF
AD5686R/AD5685R/AD5684R
VOUTA 1
12 SDIN
VDD 3
VREF 1
10 SCLK
VOUTB 2
9 VLOGIC
VOUTA 3
GAIN 8
LDAC 7
SDO 6
VOUTD 5
VOUTC 4
11 SYNC
NOTES
1. THE EXPOSED PAD MUST BE TIED TO GND.
10485-006
TOP VIEW
(Not to Scale)
16 RSTSEL
GND 4
AD5686R/
AD5685R/
AD5684R
VDD 5
TOP VIEW
(Not to Scale)
15
RESET
14
SDIN
13
SYNC
12
SCLK
VOUTC 6
11
VLOGIC
VOUTD 7
10
GAIN
SDO 8
9
LDAC
10485-007
GND 2
図 7.16 ピン TSSOP のピン配置
図 6.16 ピン LFCSP のピン配置
表 6.ピン機能の説明
ピン番号
LFCSP
1
TSSOP
3
記号
VOUTA
DAC A からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
2
4
GND
デバイス上の全回路に対するグラウンド基準電圧ポイント。
3
5
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作し、電源は 10 µF のコンデンサと 0.1 µF のコンデン
サとの並列接続により GND へデカップリングする必要があります。
4
6
VOUTC
DAC C のアナログ出力電圧。出力アンプはレール to レール動作。
5
7
VOUTD
DAC D のアナログ電圧出力。出力アンプはレール to レールの動作。
6
8
SDO
シリアル・データ出力。複数の AD5686R/AD5685R/AD5684R デバイスのデイジーチェーン接続に、また
はリードバックに使用することができます。シリアル・データは SCLK の立上がりエッジで転送され、
クロックの立下がりエッジで有効になります。
7
9
LDAC
LDAC は、非同期と同期の 2 つのモードで動作することができます。入力レジスタに新しいデータがある
場合、このピンにロー・レベルのパルスを入力すると、すべてのDACレジスタが更新されます。この信
号を使うと、全DAC出力を同時に更新することができます。あるいは、このピンをロー・レベルに固定
することができます。
8
10
GAIN
振幅設定ピン。このピンを GND に接続すると、4 個すべての DAC 出力の振幅は 0 V～VREF になりま
す。このピンを VDD に接続すると、4 個すべての DAC 出力の振幅は 0 V～ 2 × VREF になります。
9
11
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。
10
12
SCLK
シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入
力されます。データは最大 50 MHz のレートで転送できます。
11
13
SYNC
アクティブ・ローのコントロール入力。これは、入力データに対するフレーム同期信号です。 SYNCが
ロー・レベルになると、データは次の 24 個のクロックの立下がりエッジで転送されます。
12
14
SDIN
シリアル・データ入力。このデバイスは、24 ビットの入力シフトレジスタを内蔵しています。データ
は、シリアル・クロック入力の立下がりエッジでレジスタに入力されます。
13
15
RESET
非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルのときは、すべ
てのLDACパルスが無視されます。 RESETがロー・レベルになると、入力レジスタとDACレジスタが
RSTSELピンの状態に応じてゼロスケールまたはミッドスケールで更新されます。
14
16
RSTSEL
パワーオン・リセット・ピン。このピンを GND に接続すると、4 個すべての DAC はゼロスケールでパ
ワーアップします。このピンを VDD に接続すると、4 個すべての DAC はミッドスケールでパワーアップ
します。
15
1
VREF
リファレンス電圧。AD5686R/AD5685R/AD5684R は共通のリファレンス・ピンを持っています。内蔵リ
ファレンス電圧を使用する場合、このピンがリファレンス出力ピンになります。外付けリファレンスを
使用する場合は、このピンはリファレンス入力ピンになります。このピンは、デフォルトでリファレン
ス出力になります。
16
2
VOUTB
DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。
17
N/A
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは GND に接続する必要があります。
Rev. A
説明
－ 10/31 －
AD5686R/AD5685R/AD5684R
データシート
代表的な性能特性
2.5020
VDD = 5V
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
2.5015
2.5010
50
2.5005
40
HITS
VREF (V)
VDD = 5.5V
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
60
2.5000
30
2.4995
20
2.4990
10
2.4985
0
20
40
60
80
100
120
TEMPERATURE (°C)
0
2.498
1600
DEVICE 1
DEVICE 2
DEVICE 3
DEVICE 4
DEVICE 5
VDD = 5V
TA = 25°C
1200
1000
NSD (nV/ Hz)
2.5000
2.4995
800
600
2.4990
400
2.4985
200
VDD = 5V
0
20
40
60
80
100
120
TEMPERATURE (°C)
0
10
10485-109
–20
1k
10k
100k
1M
FREQUENCY (MHz)
図 9.内蔵リファレンス電圧の温度特性(グレード A)
90
100
図 12.内蔵リファレンス・ノイズ・スペクトル密度の
周波数特性
VDD = 5V
VDD = 5V
TA = 25°C
80
T
NUMBER OF UNITS
70
60
50
40
1
30
20
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
TEMPERATURE DRIFT (ppm/°C)
CH1 2µV
図 10.リファレンス出力温度ドリフトのヒストグラム
Rev. A
M1.0s
A CH1
160mV
図 13.内蔵リファレンスのノイズ、0.1 Hz～10 Hz
－ 11/31 －
10485-112
0
10485-250
10
10485-111
VREF (V)
2.502
1400
2.5005
2.4980
–40
2.501
図 11.リファレンスの長時間安定性Ჩドリフト
2.5020
2.5010
2.500
VREF (V)
図 8.内蔵リファレンス電圧の温度特性(グレード B)
2.5015
2.499
10485-251
–20
10485-212
2.4980
–40
AD5686R/AD5685R/AD5684R
データシート
10
2.5000
VDD = 5V
TA = 25°C
8
2.4999
6
4
2
INL (LSB)
VREF (V)
2.4998
2.4997
2.4996
0
–2
–4
2.4995
–6
2.4994
–0.003
–0.001
0.001
0.003
–10
10485-113
2.4993
–0.005
0.005
ILOAD (A)
0
2500
5000
7500
10000
12500
10485-119
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
15000 16348
CODE
図 17.AD5685R の INL
図 14.負荷電流対内蔵リファレンス電圧
10
2.5002
TA = 25°C
8
D1
2.5000
6
4
D3
INL (LSB)
VREF (V)
2.4998
2.4996
2.4994
2
0
–2
–4
–6
2.4992
3.5
4.0
4.5
5.0
5.5
VDD (V)
0
625
2500
3125
3750 4096
図 18.AD5684R の INL
1.0
10
0.8
8
0.6
6
0.4
DNL (LSB)
4
2
0
–2
0.2
0
–0.2
–0.4
–4
–0.6
–6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.8
–1.0
40000
CODE
50000
60000
10485-118
V = 5V
–8 DD
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
0
10000
20000
30000
0
10000
20000
30000
40000
CODE
図 19.AD5686R の DNL
図 16.AD5686R の INL
－ 12/31 －
50000
60000
10485-121
INL (LSB)
1875
CODE
図 15.電源電圧対内蔵リファレンス電圧
Rev. A
1250
10485-120
–10
3.0
10485-117
2.4990
2.5
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
D2
AD5686R/AD5685R/AD5684R
1.0
10
0.8
8
0.6
6
0.4
4
ERROR (LSB)
0.2
0
–0.2
–0.4
2
INL
0
DNL
–2
–4
–0.6
–6
0
2500
5000
7500
10000
12500
–10
10485-122
–1.0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–8
15000 16383
CODE
0
0.5
10
0.8
8
0.6
6
0.4
4
ERROR (LSB)
2.5
3.0
3.5
4.0
4.5
5.0
0.2
0
–0.2
–0.4
2
INL
0
DNL
–2
–4
–0.6
–6
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.0
0
625
1250
1875
–8
2500
3125
3750 4096
CODE
3.7
4.2
4.7
5.2
図 24.電源電圧対 INL 誤差および DNL 誤差
0.10
8
0.08
6
0.06
4
0.04
ERROR (% of FSR)
10
INL
0
DNL
–2
–4
–6
0.02
0
FULL-SCALE ERROR
GAIN ERROR
–0.02
–0.04
–0.06
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
–40
10
60
TEMPERATURE (°C)
110
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
–40
–20
0
20
40
10485-124
–8
3.2
SUPPLY VOLTAGE (V)
図 21.AD5684R の DNL
2
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–10
2.7
10485-123
–0.8
10485-126
DNL (LSB)
2.0
図 23.VREF 対 INL 誤差および DNL 誤差
1.0
ERROR (LSB)
1.5
VREF (V)
図 20.AD5685R の DNL
60
80
100
120
TEMPERATURE (°C)
図 22.INL 誤差と DNL 誤差の温度特性
Rev. A
1.0
10485-125
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.8
図 25.ゲイン誤差とフルスケール誤差の温度特性
－ 13/31 －
10485-127
DNL (LSB)
データシート
AD5686R/AD5685R/AD5684R
データシート
0.10
1.2
0.8
0.6
0.4
ZERO-CODE ERROR
0.2
0
–40
–20
0
20
40
60
80
100
120
TEMPERATURE (°C)
0.06
0.05
0.04
0.03
0.02
0.01
10485-128
OFFSET ERROR
0.07
0
–40
0
20
40
60
80
100
120
TEMPERATURE (°C)
図 26.ゼロ・コード誤差とオフセット誤差の温度特性
図 29.TUE の温度特性
0.10
0.10
TOTAL UNADJUSTED ERROR (% of FSR)
0.08
0.06
ERROR (% of FSR)
–20
0.04
0.02
GAIN ERROR
0
FULL-SCALE ERROR
–0.02
–0.04
VDD = 5V
–0.08 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
10485-129
–0.06
0.08
0.06
0.04
0.02
0
–0.02
–0.04
–0.06
V = 5V
–0.08 T DD= 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
図 27.電源対ゲイン誤差およびフルスケール誤差
10485-132
ERROR (mV)
1.0
VDD = 5V
0.09 TA = 25°C
INTERNAL REFERENCE = 2.5V
0.08
10485-131
TOTAL UNADJUSTED ERROR (% of FSR)
VDD = 5V
1.4 T = 25°C
A
INTERNAL REFERENCE = 2.5V
図 30.電源対 TUE、ゲイン= 1
1.5
0
0.5
ERROR (mV)
ZERO-CODE ERROR
0
OFFSET ERROR
–0.5
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
–1.5
2.7
3.2
3.7
4.2
4.7
5.2
SUPPLY VOLTAGE (V)
10485-130
–1.0
–0.02
–0.03
–0.04
–0.05
–0.06
–0.07
–0.08
VDD = 5V
–0.09 T = 25°C
A
INTERNAL REFERENCE = 2.5V
–0.10
0
10000
20000
30000
40000
CODE
図 28.電源対ゼロ・コード誤差およびオフセット誤差
Rev. A
図 31.コード対 TUE
－ 14/31 －
50000
60000 65535
10485-133
TOTAL UNADJUSTED ERROR (% of FSR)
1.0
–0.01
AD5686R/AD5685R/AD5684R
データシート
7
VDD = 5V
TA = 25°C
EXTERNAL
REFERENCE = 2.5V
25
VDD = 5V
6 TA = 25°C
GAIN = 2
INTERNAL
5 REFERENCE = 2.5V
20
0xFFFF
4
VOUT (V)
HITS
15
10
0xC000
3
0x8000
2
0x4000
1
0x0000
0
5
560
580
600
620
640
IDD (V)
–2
–0.06
–0.04
–0.02
図 32.外付けリファレンス電圧 5 V での IDD ヒストグラム
0.02
0.04
0.06
図 35.5 V でのソース能力とシンク能力
VDD = 5V
30 T = 25°C
A
INTERNAL
REFERENCE = 2.5V
25
5
VDD = 3V
TA = 25°C
4 EXTERNAL REFERENCE = 2.5V
GAIN = 1
0xFFFF
3
20
0xC000
VOUT (V)
HITS
0
LOAD CURRENT (A)
10485-138
540
10485-135
–1
0
15
2
0x8000
1
10
0x4000
0
0x0000
5
1020
1040
1060
1080
1100
1120
1140
IDD FULLSCALE (V)
–2
–0.06
–0.04
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
図 33.内蔵リファレンス電圧での IDD ヒストグラム
VREFOUT = 2.5 V、ゲイン= 2
10485-139
1000
10485-136
–1
0
図 36.3 V でのソース能力とシンク能力
1.0
1.4
0.8
1.2
0.6
CURRENT (mA)
0.4
ΔVOUT (V)
SINKING 2.7V
0.2
SINKING 5V
0
–0.2
SOURCING 5V
–0.4
1.0
FULL-SCALE
ZERO CODE
0.8
EXTERNAL REFERENCE, FULL-SCALE
0.6
0.4
–0.6
0.2
SOURCING 2.7V
0
5
10
15
20
25
LOAD CURRENT (mA)
30
0
–40
10485-200
–1.0
60
TEMPERATURE (°C)
図 37.電源電流の温度特性
図 34.負荷電流対ヘッドルームᲩフットルーム
Rev. A
10
－ 15/31 －
110
10485-140
–0.8
AD5686R/AD5685R/AD5684R
データシート
4.0
2.5008
DAC A
DAC B
DAC C
DAC D
3.5
3.0
2.5003
VOUT (V)
VOUT (V)
2.5
2.0
2.4998
1.5
160
2.4988
10485-141
80
320
TIME (µs)
0
4
6
8
10
12
図 41.デジタルからアナログへのグリッチ・インパルス
0.06
6
CH A
CH B
CH C
CH D
VDD
0.003
CH B
CH C
CH D
5
4
0.03
3
0.02
2
0.01
1
0
0
VOUT AC-COUPLED (V)
0.002
0.04
VDD (V)
0.05
2
TIME (µs)
図 38.セトリング・タイム、5.25 V
VOUT (V)
CHANNEL B
TA = 25°C
VDD = 5.25V
INTERNAL REFERENCE
CODE = 7FFF TO 8000
ENERGY = 0.227206nV-sec
2.4993
VDD = 5V
0.5 TA = 25°C
INTERNAL REFERENCE = 2.5V
¼ TO ¾ SCALE
0
10
20
40
10485-144
1.0
0.001
0
–0.001
10
–1
15
–0.002
TIME (µs)
0
5
10
15
20
10485-145
5
10485-142
TA = 25°C
INTERNAL REFERENCE = 2.5V
–0.01
–10
–5
0
25
TIME (µs)
図 42.アナログ・クロストーク、チャンネル A
図 39.0 V へのパワーオン・リセット
3
CH A
CH B
CH C
CH D
SYNC
T
GAIN = 2
VOUT (V)
2
1
GAIN = 1
0
5
TIME (µs)
10
10485-143
0
–5
VDD = 5V
TA = 25°C
EXTERNAL REFERENCE = 2.5V
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
CH1 10µV
A CH1
802mV
図 43.0.1 Hz～10 Hz での出力ノイズ・プロット
外付けリファレンス電圧
図 40.パワーダウン終了時のミドスケール出力
Rev. A
M1.0s
－ 16/31 －
10485-146
1
AD5686R/AD5685R/AD5684R
データシート
4.0
T
0nF
0.1nF
10nF
0.22nF
4.7nF
3.9
3.8
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
VOUT (V)
3.7
1
3.6
3.5
3.4
3.3
3.2
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
A CH1
802mV
1.595
1.600
1.605
1.610
1.615
1.620
1.625
1.630
TIME (ms)
図 44.0.1 Hz～10 Hz 出力ノイズ・プロット
2.5 V 内蔵リファレンス電圧
10485-150
M1.0s
3.0
1.590
10485-147
CH1 10µV
3.1
図 47.容量負荷対セトリング・タイム
0
1600
FULL-SCALE
MIDSCALE
ZERO-SCALE
–10
BANDWIDTH (dB)
NSD (nV/ Hz)
1200
1000
800
600
400
1k
10k
100k
1M
10485-148
100
–20
THD (dBV)
–40
–60
–80
–100
–120
–140
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
FREQUENCY (Hz)
10485-149
–160
–180
図 46.総合高調波歪み、1 kHz
Rev. A
100k
FREQUENCY (Hz)
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
0
VDD = 5V
TA = 25°C
EXTERNAL REFERENCE = 2.5V, ±0.1V p-p
1M
10M
図 48.乗算帯域幅
外付けリファレンス電圧= 2.5 V、±0.1 V p-p、10 kHz～10 MHz
図 45.ノイズ・スペクトル密度
0
–40
–60
10k
FREQUENCY (Hz)
20
–30
–50
200
0
10
–20
10485-151
VDD = 5V
TA = 25°C
1400 INTERNAL REFERENCE = 2.5V
－ 17/31 －
AD5686R/AD5685R/AD5684R
データシート
用語
相対精度または積分非直線性(INL)
出力電圧セトリング・タイム
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関数
の上下両端を結ぶ直線からの最大乖離(LSB 数で表示)を表します。
INL(typ)対コードのプロットを図 16 に示します。
これは、1/4 フルスケール入力から 3/4 フルスケール入力への変化
に対して、DAC 出力が所定のレベルまでに安定するために要する
時間であり、SYNC の立上がりエッジから測定されます。
微分非直線性(DNL)
デジタルからアナログへのグリッチ・インパルス
微分非直線性(DNL)は、隣接する 2 つのコードの間における測定
された変化と理論的な 1 LSB 変化との差をいいます。最大±1 LSB
の微分非直線性の規定により、単調性が保証されます。この DAC
はデザインにより単調性を保証しています。代表的な DNL 対コ
ードについては図 19 を参照してください。
デジタルからアナログへのグリッチ・インパルスは、DAC レジス
タ内の入力コードが変化したときに、アナログ出力に混入するイ
ンパルスを表します。通常、nV-sec で表すグリッチの面積として
規定され、主要なキャリ変化時に(0x7FFF から 0x8000)、デジタル
入力コードが 1 LSB だけ変化したときに測定されます(図 41 参照)。
ゼロ・コード誤差
デジタル・フィードスルー
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタにロ
ードしたときの出力誤差として測定されます。理論的には、出力
が 0 V である必要があります。ゼロ・コード誤差は AD5686R では
常に正です。これは、DAC と出力アンプのオフセット誤差の組み
合わせによって DAC 出力が 0 V より低くなることができないため
です。ゼロ・コード誤差は mV で表します。ゼロ・コード誤差の
温度特性を図 26 に示します。
デジタル・フィードスルーは、DAC 出力の更新が行われていない
ときに、DAC のデジタル入力から DAC のアナログ出力に注入さ
れるインパルスを表します。nV-sec で規定され、データ・バス上
でのフルスケール・コード変化時、すなわち全ビット 0 から全ビ
ット 1 への変化、またはその逆の変化のときに測定されます。
フルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レジ
スタにロードしたときの出力誤差として測定されます。理論的に
は出力は VDD － 1 LSB である必要があります。フルスケール誤差
はフルスケール範囲のパーセント値( FSR の%)で表します。フル
スケール誤差の温度特性を図 25 に示します。
ゲイン誤差
DAC のスパン誤差を表します。理論 DAC 伝達特性傾斜からの変
位を表し、FSR の%で表示されます。
オフセット誤差ドリフト
オフセット誤差の温度変化を表し、µV/°C で表されます。
ゲイン温度係数
これは、温度変化によるゲイン誤差の変化を表し、FSR/°C の ppm
で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。オフセット誤差は、
AD5686R の DAC レジスタにコード 512 をロードして測定されて
います。この誤差は正または負になります。
DC 電源除去比(PSRR)
リファレンス・フィードスルー
DAC 出力に変化がない時の DAC 出力における信号振幅のリファ
レンス入力に対する比であり、dB で表されます。
ノイズ・スペクトル密度
これは、内部で発生されたランダム・ノイズの大きさを表します。
ランダム・ノイズは、スペクトル密度(nV/√Hz)としてキャラクタ
ライズされます。全 DAC にミッドスケールを入力し、出力のノ
イズを測定し、nV/√Hz で表されます。ノイズ・スペクトル密度の
プロットを図 45 に示します。
DC クロストーク
別の DAC 出力での変化に起因する 1 つの DAC の出力レベルでの
DC 変化。1 つのミッドスケールに維持した DAC をモニタしなが
ら、別の DAC 上でのフルスケール出力変化(またはソフト・パワ
ーダウンとパワーアップ)を使って測定し、μV で表されます。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負荷
電流変化がミッドスケールに設定された別の DAC へ与える影響を
表し、μV/mA で表わされます。
デジタル・クロストーク
1 の DAC の入力レジスタにおけるフルスケール・コード変化(全
ビット"0"から全ビット"1"への変化、およびその逆変化)から、ミ
ッドスケール・レベルにある別の DAC の出力に混入したグリッ
チ・インパルス。スタンドアロン・モードで測定し、nV-sec で表
されます。
電源電圧変化の DAC 出力に対する影響を表します。PSRR は、
DAC フルスケール出力での、VOUT 変化の VDD 変化に対する比で
す。これは mV/V で測定されます。VREF を 2 V に維持して、VDD
を±10%変化させます。
Rev. A
－ 18/31 －
AD5686R/AD5685R/AD5684R
データシート
アナログ・クロストーク
全高調波歪み(THD)
これは、DAC の出力変化に起因して別の DAC 出力に混入するグ
リッチ・インパルスです。入力レジスタの 1 つにフルスケール・
コード変化(全ビット 0 から全ビット 1 への変化、およびその逆の
変化)をロードして測定します。次に、ソフトウェア LDAC を実
効して、デジタル・コードが変化しない DAC の出力をモニタし
ます。グリッチの面積は nV-sec で表示します。
理論正弦波と DAC を使ったために減衰したその正弦波との差。
DAC に対してリファレンスとして正弦波を使ったときに、DAC
出力に現われる高調波が THD になります。dB 値で表示します。
DAC 間クロストーク
これは、デジタル・コードの変化とそれに続く DAC のアナログ
出力変化に起因して、別の DAC 出力に混入するグリッチ・イン
パルスです。書込コマンドと更新コマンドを使って、DAC の 1 つ
にフルスケール・コード変化(全ビット 0 から全ビット 1 への変化、
およびその逆変化)をロードして、この間にミッドスケールにある
別の DAC 出力をモニタすることにより測定します。グリッチの
エネルギーは nV-sec で表示します。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅はこ
れを表します。入力された基準正弦波(DAC にフルスケール・コ
ードをロード)は、出力に現われます。乗算帯域幅は、出力振幅が
入力より 3 dB 小さくなる周波数で表します。
Rev. A
電圧リファレンス TC
温度変化に対するリファレンス出力電圧の変化を意味し、リファ
レンス TC はボックス法を使って計算されます。この方法では、
与えられた温度範囲でのリファレンス出力の最大変化として TC
を定義し、次式のように ppm/°C で表わします。

95()PD[ − 95()PLQ 
6
 × 10
9
7HPS5DQJH
×
 5()QRP

7& = 
ここで、
VREFmax は全温度範囲で測定した最大リファレンス出力。
VREFmin は全温度範囲で測定した最小リファレンス出力。
VREFnom は公称リファレンス出力電圧 2.5 V。
TempRange は規定の温度範囲(−40°C～+105°C)。
－ 19/31 －
AD5686R/AD5685R/AD5684R
データシート
動作原理
VREF
D/A コンバータ
R
AD5686R/AD5685R/AD5684R は、リファレンス電圧を内蔵したク
ワッド 16/14/12 ビット、シリアル入力、電圧出力 DAC です。こ
れらのデバイスは 2.7～5.5 V の電源で動作します。データは、3
線式シリアル・インターフェースを使って 24 ビットのワード・フ
ォ ー マッ ト で AD5686R/AD5685R/AD5684R に 書 込ま れ ます 。
AD5686R/AD5685R/AD5684R は、パワーオン・リセット回路を内
蔵しており、この回路により、パワーアップ時に DAC 出力を既
知出力状態に維持することができます。これらのデバイスは、消
費電流を 4 µA (typ)まで減少させるソフトウェア・パワーダウン・
モードも持っています。
R
R
R
伝達関数
内蔵リファレンスはデフォルトでオンになっています。外付けリ
ファレンスを使うときは、非リファレンス・オプションのみが使
用できます。DAC への入力コーディングはストレート・バイナリ
を使っているため、外付けリファレンスを使う場合、理論出力電
圧は次式で与えられます。
9287
'
=9 5() × *DLQ  1 
 
2 
ここで、
D は DAC レジスタにロードされるバイナリ・コードの 10 進数表
示です
12 ビット・デバイスの場合 0～4,095。
14 ビット・デバイスの場合は 0～16,383。
16 ビット・デバイスの場合は 0～65,535。
N は、DAC の分解能です。
Gain は、出力アンプのゲインで、デフォルトで 1 に設定されます。
この値は、ゲイン選択ピンを使って×1 または×2 に設定すること
ができます。このピンを GND に接続すると、4 個すべての DAC
出力の振幅は 0 V～VREF になります。このピンを VDD に接続する
と、4 個すべての DAC 出力の振幅は 0 V～ 2 × VREF になります。
DAC アーキテクチャ
DAC アーキテクチャは、ストリング DAC とそれに続く出力アン
プから構成されています。図 49 に、DAC アーキテクチャのブロ
ック図を示します。
VREF
REF (+)
RESISTOR
STRING
REF (–)
GND
10485-053
図 50.抵抗ストリング構造
リファレンスを内蔵
AD5686R/AD5685R/AD5684R の内蔵リファレンスはパワーアップ
時にオンになりますが、コントロール・レジスタへの書込みによ
りディスエーブルすることができます。詳細については、内蔵リ
ファレンスのセットアップのセクションを参照してください。
AD5686R/AD5685R/AD5684R は 2.5 V、2 ppm/°C のリファレンス
電圧を内蔵し、GAIN ピンの状態に応じてフルスケール出力 2.5 V
または 5 V になります。デバイスの内蔵リファレンス電圧は VREF
ピンに出力されます。このバッファ付きリファレンス電圧は、最
大 10 mA の外部負荷を駆動することができます。
出力アンプ
出力バッファアンプは、出力でレール to レール電圧を発生するこ
とができ、0 V～VDD の出力範囲になります。実際の範囲は、VREF
の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存します。
GAIN ピンで出力のゲインを選択します。
•
•
VOUTX
GAIN
(GAIN = 1 OR 2)
10485-052
DAC
REGISTER
R
図 49. DAC 1 チャンネルあたりのアーキテクチャのブロック図
抵抗ストリング構造を図 50 に示します。各値が R の抵抗ストリ
ングから構成されています。DAC レジスタにロードされるコード
により、ストリングのどのノードから電圧を分割して出力アンプ
へ供給するかが指定されます。スイッチの内の 1 つが閉じてスト
リングがアンプに接続されて、電圧が取り出されます。抵抗のス
トリングであるため、単調整が保証されます。
Rev. A
このピンを GND に接続すると、4 個すべての出力のゲインは
1 になり、出力範囲は 0 V～VREF になります。
このピンを VLOGIC に接続すると、4 個すべての出力のゲイン
は 2 になり、出力範囲は 0 V～2 × VREF になります。
これらのアンプは、GND へ接続した 1 kΩ と 2 nF の並列接続負荷
を駆動することができます。スルーレートは 0.8 V/µs であり、1/4
スケールから 3/4 スケールまでのセトリング・タイムは 5 µs です。
2.5V
REF
INPUT
REGISTER
TO OUTPUT
AMPLIFIER
－ 20/31 －
AD5686R/AD5685R/AD5684R
データシート
シリアル・インターフェース
表 7.コマンドの定義
AD5686R/AD5685R/AD5684Rは、SPI、QSPI、MICROWIREの各イ
ンターフェース規格や大部分のDSPと互換性のある 3 線式シリア
ル・インターフェース(SYNC、SCLK、SDIN)を内蔵しています。
図 2 に、代表的な書込みシーケンスのタイミング図を示します。
AD5686R/AD5685R/AD5684RはSDOピンを内蔵しています。この
ピンを使うと、複数のデバイスをデイジーチェーン接続することが
できます(デイジーチェーン動作のセクション参照)。あるいはリ
ードバックに使うことができます。
入力シフトレジスタ
AD5686R/AD5685R/AD5684R の入力シフトレジスタは 24 ビット幅
です。データは MSB ファースト(DB23)でロードされ、先頭の 4
ビットはコマンド・ビット C3～C0 です(表 7 参照)。その後ろに、
4 ビットの DAC アドレス・ビット DAC A、DAC B、DAC C、
DAC D が続き(表 8 参照)、最後はデータワードのビットです。
このデータワードは、16 ビット、14 ビット、または 12 ビットの入
力コード、その後ろにAD5686R、AD5685R、AD5684Rでは、それ
ぞれ 0、2、または 4 個のdon’t careビットが続きます(図 51、図 52、
図 53 参照)。これらのデータビットは、SCLKの 24 個の立下がり
エッジで入力レジスタへ転送され、SYNCの立上がりエッジで更
新されます。
コマンドは、選択したアドレス・ビットに応じて、個別 DAC チャ
ンネル、組み合わせ DAC チャンネル、またはすべての DAC に対し
て実行することができます。
Command
C3
0
0
C2
0
0
C1
0
0
C0
0
1
Description
No operation
Write to Input Register n (dependent on LDAC)
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
1
Update DAC Register n with contents of Input
Register n
Write to and update DAC Channel n
Power down/power up DAC
Hardware LDAC mask register
0
0
1
1
1
…
1
1
1
0
0
0
…
1
1
1
0
0
1
…
1
0
1
0
1
0
…
1
Software reset (power-on reset)
Internal reference setup register
Set up DCEN register (daisy-chain enable)
Set up readback register (readback enable)
Reserved
Reserved
Reserved
表 8.アドレス・コマンド
Address (n)
DAC C DAC B
0
0
0
1
1
0
0
0
0
1
1
1
DAC D
0
0
0
1
0
1
1
Selected DAC Channel1
DAC A
DAC B
DAC C
DAC D
DAC A and DAC B
All DACs
DAC A
1
0
0
0
1
1
DAC チャンネルの任意の組み合わせを、アドレス・ビットを使って選択する
ことができます。
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0 DAC DAC DAC DAC D15 D14 D13 D12 D11 D10
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
COMMAND BITS
10485-054
DATA BITS
ADDRESS BITS
図 51.AD5686R 入力シフトレジスタ値
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
C0
DAC DAC DAC DAC D13 D12 D11 D10
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
COMMAND BITS
10485-055
DATA BITS
ADDRESS BITS
図 52.AD5685R 入力シフトレジスタ値
DB23 (MSB)
C3
C2
DB0 (LSB)
C1
DAC DAC DAC DAC D11 D10
C0
D
C
B
A
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
COMMAND BITS
10485-056
DATA BITS
ADDRESS BITS
図 53.AD5684R 入力シフトレジスタ値
Rev. A
－ 21/31 －
AD5686R/AD5685R/AD5684R
データシート
スタンドアロン動作
書込コマンドと更新コマンド
SYNCラインをロー・レベルにすると、書込みシーケンスが開始
されます。SDINラインからのデータは、SCLKの立下がりエッジ
で 24 ビット入力シフトレジスタに入力されます。24 個のデータ
ビットの最後を入力した後に、SYNCをハイ・レベルにする必要
があります。その後で設定された機能、すなわちDACレジスタ値
のLDAC依存変更および/または動作モード変更が実行されます。
24 番目のクロックの前のクロックでSYNCをハイ・レベルにする
と、有効なフレームと無効なデータがDACへロードされたものと
見なされます。次の書込みシーケンス前にSYNCを最小 20 ns間ハ
イ・レベルにして(シングル・チャンネル、図 2 のt8 参照)、SYNC
の立下がりエッジで次の書込みシーケンスを開始できるようにす
る必要があります。SYNCは、デバイスの消費電力を小さくする
ため書込みシーケンスと書込みシーケンスの間にレール間でアイ
ドルする必要があります。SYNCラインはSCLKの 24 個の立下が
りエッジ間ロー・レベルに維持され、DACはSYNCの立上がりエ
ッジで更新されます。
入力レジスタ n への書込(LDACに依存)
コマンド 0001 を使うと、各DACの専用入力レジスタへ個別に書
込みを行うことができます。LDACがロー・レベルのとき、入力
レジスタはトランスペアレントになります(LDACマスク・レジス
タから制御されていない場合)。
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、選択した入力レジスタ値を DAC レジスタ/出力
へロードして DAC 出力を直接更新します。
DAC チャンネル n への書込と更新(LDAC依存)
コマンド 0011 を使うと、DAC レジスタへ書込みを行なって、
DAC 出力を直接更新することができます。
データがアドレス指定されたDACの入力レジスタへ転送されたと
きに、SYNCラインがハイ・レベルの間にLDACをロー・レベルに
すると、すべてのDACレジスタと出力を更新することができます。
Rev. A
－ 22/31 －
AD5686R/AD5685R/AD5684R
データシート
デイジーチェーン動作
複数の DAC を使うシステムでは、SDO ピンを使って複数のデバ
イスをデイジーチェーン接続し、ソフトウェアからデイジーチェ
ーン・イネーブル(DCEN)コマンドを実行してイネーブルすること
ができます。コマンド 1000 は、この DCEN 機能として予約され
ています(表 7 参照)。デイジーチェーン・モードは、DCEN レジ
スタのビット(DB0)をセットしてイネーブルします。デフォルト
設定はスタンドアロン・モードで、DB0 = 0 になっています。表 9
に、ビットの状態とデバイスの動作モードとの対応を示します。
Description
Standalone mode (default)
DCEN mode
AD5686R/
AD5685R/
AD5684R
68HC11*
MOSI
SDIN
SCK
SCLK
PC7
SYNC
PC6
LDAC
SDO
MISO
リードバック動作
リードバック・モードは、ソフトウェアからリードバック・コマ
ンドを実行して開始します。コントロール・レジスタのデイジー
チェーン・モード・ディスエーブル・ビットを使って SDO 出力を
ディスエーブルすると、再度ディスエーブルされた後に、読出し
動作の間自動的にイネーブルされます。コマンド 1001 はリードバ
ック機能に予約されています。このコマンドは、アドレス・ビッ
ト DAC A～DAC D の選択に対応して、読出し対象レジスタを選
択します。リードバックでは 1 個の DAC レジスタだけが選択可
能であることに注意してください。残りの 3 個のアドレス・ビッ
トはロジック 0 に設定する必要があります。書込みシーケンス内
の残りのデータビットは don’t care ビットになります。1 個以外の
ビットを選択すると、デフォルトで DAC チャンネル A がリード
バックされます。次の SPI への書込み時に SDO に出力されるデー
タに、前にアドレス指定したレジスタのデータが含まれています。
表 9.デイジーチェーン・イネーブル(DCEN)レジスタ
DB0
0
1
ッチされて、入力シフトレジスタにさらにデータが入力されるの
を防止します。シリアル・クロックとしては、連続クロックまたは
ゲーティド・クロックが可能です。正しいクロック・サイクル数
間、SYNCをロー・レベルに維持することが可能な場合にのみ、
連続SCLKソースを使用することができます。ゲーティド・クロ
ック・モードでは、所定数のクロック・サイクルを含むバース
ト・クロックを使い、最終クロックの後にSYNCをハイ・レベル
にしてデータをラッチする必要があります。
例えば、チャンネル A の DAC レジスタをリードバックするとき
は、次のシーケンスを使うことができます。
SDIN
AD5686R/
AD5685R/
AD5684R
1.
SCLK
SYNC
LDAC
SDO
2.
SDIN
AD5686R/
AD5685R/
AD5684R
SCLK
SYNC
LDAC
*ADDITIONAL PINS OMITTED FOR CLARITY.
10485-057
SDO
図 54. AD5686R/AD5685R/AD5684R のデイジーチェーン接続
SYNCがロー・レベルのとき、SCLKピンは連続的に入力シフトレ
ジスタに接続されます。24 個を超えるクロック・パルスが入力さ
れると、データは入力シフトレジスタからはみ出して、SDOピン
に出力されます。データはSCLKの立上がりエッジで出力され、
SCLKの立下がりエッジで有効になります。このラインをチェー
ン内の次のDACのSDIN入力に接続すると、デイジーチェーン・イ
ンターフェースが構成されます。システム内の各DACは、24 個の
クロック・パルスを必要とします。したがって、必要な合計クロ
ック・サイクル数は 24×Nになります。ここで、Nは更新される合
計デバイス数です。24 の整数倍でないクロックでSYNCがハイ・
レベルになると、有効なフレームと無効なデータがDACにロード
されたものと見なされます。すべてのデバイスに対するシリアル
転送が完了したら、SYNCをハイ・レベルにします。この動作に
より、デイジーチェーン内にある各デバイス内の入力データがラ
Rev. A
－ 23/31 －
0x900000 を AD5686R/AD5685R/AD5684R 入力レジスタへ書
込みます。この動作により、デバイスが読出しモードに設定
され、チャンネル A の DAC レジスタが選択されます。デー
タビット DB15～DB0 は無視されることに注意してください。
次に、2 番目の書込みで NOP 状態 0x000000 を書込みます。
この書込みで、レジスタからのデータが SDO ラインへ出力
されます。DB23～DB20 には未定義データが格納され、最後
の 16 ビットに DAC レジスタ値の DB19～DB4 が格納されま
す。
AD5686R/AD5685R/AD5684R
データシート
知であると同時にデバイスがパワーダウン・モードになるという
利点を持っています。3 種類のパワーダウン・オプションがあり
ます。すなわち、出力が内部で 1 kΩ または 100 kΩ 抵抗を介して
GND に接続されるか、あるいはオープン(スリー・ステート)にな
ります。出力ステージを図 55 に示します。
パワーダウン動作
AD5686R/AD5685R/AD5684R には 3 種類のパワーダウン・モード
があります。コマンド 0100 は、パワーダウン機能に割り当てられ
ています(表 7 参照)。これらのパワーダウン・モードは、入力シ
フトレジスタの 8 ビット(ビット DB7～ビット DB0)を設定するこ
とにより、ソフトウェアから設定することができます。各 DAC チ
ャンネルに対応した 2 ビットがあります。表 10 に、2 ビットの状態
とデバイスの動作モードとの対応を示します。
AMPLIFIER
DAC
VOUTX
表 10.動作モード
PDx1
0
PDx0
0
0
1
1
1
0
1
POWER-DOWN
CIRCUITRY
RESISTOR
NETWORK
10485-058
Operating Mode
Normal Operation
Power-Down Modes
1 kΩ to GND
100 kΩ to GND
Three-State
図 55.パワーダウン時の出力ステージ
対応するビットをセットすることにより、任意またはすべての
DAC (DAC A～DAC D)を選択したモードにパワーダウンさせること
ができます。パワーダウン/パワーアップ動作時の入力シフトレジ
スタ値については表 11 を参照してください。
入力シフトレジスタのビット PDx1 とビット PDx0 (ここで x は選択
したチャンネル)を 0 に設定すると、デバイスは通常の消費電力(5
V で 4 mA)で通常動作しますが、3 つのパワーダウン・モードでは、
電源電流は 5 V で 4 μA に減少します。電源電流が減少するだけで
なく、出力ステージも内部でアンプ出力から既知値の抵抗回路へ
切り替えられます。これは、デバイスの出力インピーダンスが既
パワーダウン・モードのときは、バイアス・ジェネレータ、出力
アンプ、抵抗ストリング、およびその他の関係するリニア回路は
シャットダウンされます。ただし、DAC レジスタの値はパワーダ
ウン・モードで影響を受けることはありません。デバイスがパワ
ーダウン・モードのとき、DAC レジスタを更新することができま
す。パワーダウンから抜け出すために要する時間は、VDD = 5 V で
4.5 µs (typ)です。
消費電流をさらに減らすときは、内蔵リファレンスをパワーオフさ
せることができます。内蔵リファレンスのセットアップのセクシ
ョンを参照してください。
表 11.パワーダウン/パワーアップ動作の 24 ビット入力シフトレジスタ値1
DB23
0
DB22
1
DB21
0
DB20
0
Command bits (C3 to C0)
1
DB19 to DB16
X
Address bits Don’t
care
DB15
to DB8
X
DB7
PDD1
Power-Down
Select DAC D
X = don’t care。
Rev. A
DB6
PDD0
－ 24/31 －
DB5
PDC1
DB4
PDC0
Power-Down
Select DAC C
DB3
PDB1
DB2
PDB0
Power-Down
Select DAC B
DB1
PDA1
DB0
(LSB)
PDA0
Power-Down
Select DAC A
AD5686R/AD5685R/AD5684R
データシート
DAC のロード(ハードウェアLDACピン)
LDAC マスク・レジスタ
AD5686R/AD5685R/AD5684RのDACは、入力レジスタとDACレジ
スタの 2 つのレジスタ・バンクで構成されているダブルバッファ
化されたインターフェースを内蔵しています。入力レジスタの任
意の組み合わせへ書込みを行うことができます。DACレジスタの
更新は、LDACピンから制御されます。
コマンド 0101 は、このソフトウェアLDAC機能に予約されていま
す。アドレス・ビットは無視されます。コマンド 0101 を使って
DACへ書込を行うと、4 ビットのLDACレジスタ(DB3～DB0)がロ
ードされます。各チャンネルのデフォルト値は 0、すなわ
ちLDACピンは通常動作になります。ビットを 1 に設定すると、ハ
ードウェア LDAC ピンの状態に無関係に、このDACチャンネル
はLDACピンでの変化を無視します。この柔軟性は、LDACピンに
対応させてチャンネルを選択するアプリケーションで役立ちます。
OUTPUT
AMPLIFIER
VREF
16-/14-/12-BIT
DAC
LDAC
DAC
REGISTER
VOUTX
表 12.LDAC 上書きの定義
Load LDAC Register
SCLK
SYNC
SDIN
INTERFACE
LOGIC
SDO
10485-059
INPUT
REGISTER
LDAC Bits
(DB3 to DB0)
0
LDAC Pin
LDAC Operation
1 or 0
Determined by the LDAC pin.
1
X1
DAC channels update and override
the LDAC pin. DAC channels
see LDAC as 1.
1
図 56.1 個の DAC についての入力ロード回路の簡略化した図
DAC の瞬時更新(LDACをロー・レベルに維持)
コマンド 0001 を使ってデータを入力レジスタへ入力する間LDAC
をロー・レベルに維持します。アドレス指定された入力レジスタ
とDACレジスタがSYNCの立上がりエッジで更新されて、出力が
変化を開始します(表 13 参照)。
X = don’t care
このLDACレジスタを使うと、ハードウェアLDACピンを柔軟に制
御することができます(表 12 参照)。あるDACチャンネルに対し
てLDACビット (DB0～DB3)を 0 に設定することは、このチャンネ
ルの更新がハードウェアLDACピンから制御されることを意味し
ます。
DAC の遅延更新(LDACへ立下がりパルスを入力)
コマン ド 0001 を使 ってデ ー タ を 入力レジス タへ入力する と
きLDACをハイ・レベルに維持します。SYNCをハイ・レベルにし
た後にLDACをロー・レベルにすることにより、すべてのDAC出
力が非同期に更新されます。更新は、LDACの立下がりエッジで
行われるようになります。
表 13.書込コマンドとLDACピンの真理値表1
Commands
0001
0010
0011
Description
Write to Input Register n (dependent on LDAC)
Update DAC Register n with contents of Input Register
n
Write to and update DAC Channel n
Hardware LDAC
Pin State
VLOGIC
Input Register
Contents
Data update
DAC Register Contents
No change (no update)
GND2
Data update
Data update
VLOGIC
No change
Updated with input register
contents
GND
No change
Updated with input register
contents
VLOGIC
Data update
Data update
GND
Data update
Data update
1
ハードウェアLDACピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタ値が、LDACマスク・レジスタでマスクされていないチャンネルの入力
レジスタ値で更新されます。
2
LDAC をロー・レベルに固定すると、LDAC マスク・ビットは無視されます。
Rev. A
－ 25/31 －
AD5686R/AD5685R/AD5684R
データシート
ハードウェア・リセット(RESET)
ハンダ加熱リフロー
RESET はアクティブ・ローのリセットで、出力をゼロスケールま
たはミッドスケールへクリアできるようにします。クリア・コー
ド値は、RESETセレクト・ピンを使って選択することができます。
動作を完了するためには、RESETを最小時間ロー・レベルに維持
する必要があります(図 2 参照)。RESET信号がハイ・レベルに戻
っても、新しい値が設定されるまで出力はクリア値を維持しま
す。RESETピンがロー・レベルの間、出力は新しい値で更新でき
ません。これらのデバイスには、DACをパワーオン・リセット・
コードにリセットする、ソフトウェアからのリセット機能もあり
ます。コマンド 0110 は、このソフトウェア・リセット機能に割り
当てられています(表 7 参照)。パワーオン・リセット時のLDACま
たはRESETの動作はすべて無視されます。
すべての IC リファレンス電圧回路と同様に、リファレンス値がハ
ンダ処理でシフトすることがあります。アナログ・デバイセズは、
デバイスをボードへハンダ付けする影響を模倣する、プリコンデ
ィションと呼ばれる信頼性テストを実施しています。前述の出力
電圧仕様には、この信頼性テストの影響が含まれます。
図 57 に、この信頼性テスト(プリコンディション)で測定したハン
ダ加熱リフロー(SHR)の影響を示します。
60
POSTSOLDER
HEAT REFLOW
50
PRESOLDER
HEAT REFLOW
40
HITS
リセット選択ピン(RSTSEL)
AD5686R/AD5685R/AD5684R は、パワーアップ時に出力電圧を制
御するパワーオン・リセット回路を内蔵しています。RSTSEL ピ
ンをロー・レベルにすると、出力はゼロスケールでパワーアップ
します。これは DAC のリニア領域の外側にあることに注意してく
ださい。RSTSEL ピンをハイ・レベルにすると、VOUT はミッドス
ケールでパワーアップします。出力はこのレベルでパワーアップ
を維持し、有効な書込みシーケンスが実行されるまでこの状態が
維持されます。
30
20
0
2.498
2.499
2.500
2.501
2.502
VREF (V)
10485-060
10
図 57.SHR でのリファレンス電圧シフト
内蔵リファレンスのセットアップ
内蔵リファレンスはパワーアップ時にデフォルトでオンになってい
ます。電源電流を減少させるときは、コントロール・レジスタの
ソフトウェアから設定可能なビット DB0 をセットすることにより、
このリファレンスをターンオフさせることができます。表 14 に、
ビットの状態と動作モードの対応を示します。コマンド 0111 は、
内蔵リファレンス電圧のセットアップ用に予約されています(図 9
参照)。表 14 に、入力シフトレジスタのビットの状態と、内蔵リ
ファレンス電圧セットアップ時のデバイス動作モードとの対応を
示します。
長時間温度ドリフト
図 58 に、150°C の寿命テストにおける 1000 時間後の VREF 値変化
を示します。
60
0 HOUR
168 HOURS
500 HOURS
1000 HOURS
50
40
Internal Reference
Setup Register (DB0)
0
1
HITS
表 14.リファレンス・セットアップ・レジスタ
Action
Reference on (default)
Reference off
30
20
0
2.498
2.499
2.500
2.501
2.502
VREF (V)
図 58.1000 時間でのリファレンス電圧ドリフト
Rev. A
－ 26/31 －
10485-061
10
AD5686R/AD5685R/AD5684R
データシート
熱ヒステリシス
9
熱ヒステリシスは、周囲温度→低温→高温→周囲温度で温度変化
させた場合にリファレンス電圧に発生する電圧差です。
8
FIRST TEMPERATURE SWEEP
SUBSEQUENT TEMPERATURE SWEEPS
7
熱ヒステリシス・データを図 59 に示します。このデータは、周囲
温度→−40°C→+105°C→周囲温度で温度変化させて測定したもの
です。そこで、VREF の変化分を 2 つの周囲温度の間で測定し、図
59 に青で示します。同じ温度変化と測定を直ちに繰り返し、その
結果を図 59 に赤で示します。
HITS
6
5
4
3
2
0
–200
–150
–100
–50
0
DISTORTION (ppm)
図 59.熱ヒステリシス
表 15.内蔵リファレンス電圧セットアップ・コマンドに対する 24 ビット入力シフトレジスタ値1
DB23
(MSB)
0
DB22
1
DB21
1
Command bits (C3 to C0)
1
DB20
1
DB19
X
DB18
X
DB17
X
DB16
X
Address bits (A2 to A0)
X = don’t care。
Rev. A
－ 27/31 －
DB15 to DB1
X
DB0 (LSB)
1/0
Don’t care
Reference setup register
50
10485-062
1
AD5686R/AD5685R/AD5684R
データシート
アプリケーション情報
レイアウトのガイドライン
マイクロプロセッサ・インターフェース
マイクロプロセッサとAD5686R/AD5685R/AD5684Rとのインター
フェースは、マイクロコントローラとDSPプロセッサに対して互
換性を持つ標準プロトコルを使うシリアル・バスを使って行いま
す。この通信チャンネルには、クロック信号、データ信号、同期
信号から構成される 3 線式または 4 線式のインターフェースが必
要です。このデバイスでは、24 ビットのデータワードを使用
し、SYNCの立上がりエッジでデータが有効である必要がありま
す。
AD5686R/AD5685R/AD5684R と ADSP-BF531 と
のインターフェース
AD5686R/AD5685R/AD5684R の SPI インターフェースは、業界標
準の DSP とマイクロコントローラに容易に接続できるようにデザ
インされています。図 60 に、AD5686R/AD5685R/AD5684R とア
ナログ・デバイセズの Blackfin® DSP との接続方法を示します。
Blackfin は、AD5686R/AD5685R/AD5684R の SPI ピンへ直接接続
できる SPI ポートを内蔵しています。
AD5686R/
AD5685R/
AD5684R
ADSP-BF531
LDAC
RESET
AD5686R/AD5685R/AD5684R に対しては、10μF と 0.1μF の並列接
続により十分な電源バイパスをパッケージのできるだけ近くに、
理想的にはデバイスに直接に、接続する必要があります。10 µF
のコンデンサはタンタルのビーズ型を使います。0.1μF のコンデ
ンサは、高周波でグラウンドに対する低インピーダンス・パスを
提供するセラミック型のような実効直列抵抗(ESR)が小さく、か
つ実効直列インダクタンス(ESI)が小さいものを使って、内部ロジ
ックのスイッチングに起因する過渡電流を処理する必要がありま
す。
1 枚のボード上に多くのデバイスを実装するシステムでは、ヒー
ト・シンク能力を設けて電力の消費を容易にすることが有効であ
ることがあります。
AD5686R/AD5685R/AD5684R には、デバイスの底にエクスポーズ
ド・パッドが設けてあります。このパッドをデバイスの GND へ
接続してください。最適性能を得るためには、マザーボードのデ
ザインに特別な注意を払って、パッケージを実装してください。
熱的性能、電気的性能、ボード・レベルの性能を強化するため、
パッケージ底面のエクスポーズド・パッドは対応する PCB のサー
マル・ランド・パッドにハンダ付けしてください。PCB ランド・
パッド領域にサーマル・ビアを配置するようにデザインしてさら
に熱放散を強化してください。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 62 参照)。
図 60.ADSP-BF531 インターフェース
AD5686R/AD5685R/AD5684R と SPORT とのイ
ンターフェース
アナログ・デバイセズの ADSP-BF527 は、1 個の SPORT シリア
ル・ポートを内蔵しています。図 61 に、1 個の SPORT インター
フェースを使って、AD5686R/AD5685R/AD5684R を制御する方法
を示します。
AD5686R/
AD5685R/
AD5684R
図 62.パッドとボードの接続
SYNC
SCLK
SDIN
LDAC
RESET
10485-165
GPIO0
GPIO1
図 61.SPORT インターフェース
Rev. A
GND
PLANE
BOARD
ADSP-BF527
SPORT_TFS
SPORT_TSCK
SPORT_DTO
AD5686R/
AD5685R/
AD5684R
－ 28/31 －
10485-166
PF9
PF8
SYNC
SCLK
SDIN
10485-164
SPISELx
SCK
MOSI
高精度が重要となる回路では、電源とグラウンド・リターンのレ
イアウトを注意深く行うことが、定格性能の保証に役立ちます。
AD5686R/AD5685R/AD5684R を 実 装 す る PCB は 、 AD5686R/
AD5685R/AD5684R をアナログ・プレーン上に配置するようにデ
ザインする必要があります。
AD5686R/AD5685R/AD5684R
CONTROLLER
SERIAL
CLOCK IN
電流絶縁型インターフェース
多くのプロセス制御アプリケーションでは、コントローラと被制
御対象のユニットとの間にアイソレーション障壁を設けて、危険
な同相モード電圧から制御回路を保護してアイソレーションする
ことが必要です。アナログ・デバイセズの iCoupler®製品は、2.5
kV を 超 え る 電 圧 ア イ ソ レ ー シ ョ ン を 提 供 し ま す 。
AD5686R/AD5685R/AD5684R はシリアル・ローディング構造を採
用しているため、インターフェース線数が最小で済むので、イン
タ ー フ ェ ー ス の ア イ ソ レ ー シ ョ ン に 最 適 で す 。 図 63 に 、
ADuM1400 を使用した、AD5686R/AD5685R/AD5684R に対する 4
チャンネル絶縁型インターフェースを示します。詳細については、
ウェブサイトのデジタル・アイソレータ（iCoupler）をご覧くだ
さい。
Rev. A
－ 29/31 －
SERIAL
DATA OUT
ADuM14001
VOA
VIA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
VIC
SYNC OUT
LOAD DAC
OUT
1
VOC
VID
VOD
ADDITIONAL PINS OMITTED FOR CLARITY.
図 63.絶縁型インターフェース
TO
SCLK
TO
SDIN
TO
SYNC
TO
LDAC
10485-167
データシート
AD5686R/AD5685R/AD5684R
データシート
外形寸法
3.10
3.00 SQ
2.90
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
EXPOSED
PAD
1.75
1.60 SQ
1.45
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
08-16-2010-E
PIN 1
INDICATOR
0.30
0.23
0.18
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
図 64.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
3 mm x 3 mm ボディ、極薄クワッド
(CP-16-22)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.65
BSC
0.30
0.19
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 65.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
Rev. A
－ 30/31 －
AD5686R/AD5685R/AD5684R
データシート
オーダー・ガイド
Accuracy
±8 LSB INL
±2 LSB INL
±8 LSB INL
±8 LSB INL
±2 LSB INL
±2 LSB INL
Reference
Tempco
(ppm/°C)
±5 (typ)
±5 (max)
±5 (typ)
±5 (typ)
±5 (max)
±5 (max)
Package
Description
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
Package
Option
CP-16-22
CP-16-22
RU-16
RU-16
RU-16
RU-16
Model1
AD5686RACPZ-RL7
AD5686RBCPZ-RL7
AD5686RARUZ
AD5686RARUZ-RL7
AD5686RBRUZ
AD5686RBRUZ-RL7
Resolution
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
Temperature
Range
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
AD5685RBCPZ-RL7
AD5685RARUZ
AD5685RARUZ-RL7
AD5685RBRUZ
AD5685RBRUZ-RL7
14 Bits
14 Bits
14 Bits
14 Bits
14 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±1 LSB INL
±4 LSB INL
±4 LSB INL
±1 LSB INL
±1 LSB INL
±5 (max)
±5 (typ)
±5 (typ)
±5 (max)
±5 (max)
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
CP-16-22
RU-16
RU-16
RU-16
RU-16
DJK
AD5684RBCPZ-RL7
AD5684RARUZ
AD5684RARUZ-RL7
AD5684RBRUZ
AD5684RBRUZ-RL7
EVAL-AD5686RSDZ
12 Bits
12 Bits
12 Bits
12 Bits
12 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±1 LSB INL
±2 LSB INL
±2 LSB INL
±1 LSB INL
±1 LSB INL
±5 (max)
±5 (typ)
±5 (typ)
±5 (max)
±5 (max)
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
AD5686R TSSOP
Evaluation Board
AD5684R TSSOP
Evaluation Board
CP-16-22
RU-16
RU-16
RU-16
RU-16
DJG
EVAL-AD5684RSDZ
1
Z = RoHS 準拠製品。
Rev. A
－ 31/31 －
Branding
DJM
DJN