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日本語参考資料
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±2 LSB INL (16ビット)、
2 ppm/°Cリファレンス電圧内蔵の
小型16/14/12ビット I2C nanoDAC+
AD5693R/AD5692R/AD5691R/AD5693
データシート
機能ブロック図
超小型パッケージ: 2 mm × 2 mm、8 ピン LFCSP
高い相対精度(INL): 16 ビットで最大±2 LSB
AD5693R/AD5692R/AD5691R
低ドリフト 2 ppm/°C (typ)の 2.5 V リファレンスを内蔵
2.5 V または 5 V の出力振幅を選択可能
AD5693
外付けリファレンスのみ
選択可能な振幅出力: VREF または 2 × VREF
総合未調整誤差(TUE): FSR の最大±0.06%
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.05 %
低グリッチ: 0.1 nV-sec
高い駆動能力: 20 mA
低消費電力: 3.3 V で 1.2 mW
独立したロジック電源: 1.8 V～5.5 V
広い動作温度範囲: −40°C～+105℃
4 kV の HBM ESD 保護
VLOGIC
VDD
VREF
POWER-ON
RESET
LDAC
REF
DAC
REGISTER
INPUT
CONTROL LOGIC
SCL
OUTPUT
BUFFER
16-/14-/12-BIT
DAC
RESET
SDA
AD5693R/
AD5692R/
AD5691R
2.5V
REF
VOUT
POWER-DOWN
CONTROL LOGIC
A0
RESISTOR
NETWORK
12077-001
特長
GND
図 1.MSOP
LDAC OR VLOGIC
2.5V
REF
POWER-ON
RESET
アプリケーション
AD5693R/
AD5692R/
AD5691R/
AD5693
(SEE NOTE 2)
REF
DAC
REGISTER
プロセス制御
データ･アクイジション･システム
ゲインとオフセットのデジタル調整
プログラマブルな電圧源
光モジュールのパワー制御
VDD
VREF
16-/14-/12-BIT
DAC
INPUT
CONTROL LOGIC
OUTPUT
BUFFER
POWER-DOWN
CONTROL LOGIC
VOUT
RESISTOR
NETWORK
概要
内蔵のパワーオン・リセット回路により、内部出力バッファを通
常モードに設定した場合、パワーアップ時に DAC レジスタにゼ
ロ・スケールのコードが書き込まれます。 AD5693R/AD5692R/
AD5691R/AD5693 には消費電流を 5 V で最大 2 µA まで削減するパ
ワーダウン・モードがあり、さらにそのときの負荷をソフトウェ
アから選択することができます。
AD5693R/AD5692R/AD5691R/AD5693 は I C インターフェースを
採用しています。幾つかのデバイスには非同期の RESET ピンと
VLOGIC ピンのオプションがあり、1.8 V ロジックとの互換が可能で
す。
SDA
SCL
A0
GND
12077-002
nanoDAC+® フ ァ ミ リ ー に 属 す る AD5693R/AD5692R/
AD5691R/AD5693 は、低消費電力、1 チャンネル、16/14/12 ビッ
トのバッファ付き電圧出力 DAC です。AD5693 以外のデバイスは、
デフォルトではイネーブル（動作状態）されている 2 ppm/°C ドリ
フトの 2.5 V リファレンス電圧を内蔵しています。出力振幅は、0
V～VREF または 0 V～2 × VREF に設定することができます。すべて
のデバイスは 2.7 V～5.5 V の単電源で動作し、単調性はデザインに
より保証されています。これらのデバイスは、2.00 mm × 2.00 mm
の 8 ピン LFCSP パッケージまたは 10 ピン MSOP パッケージを採
用しています。
NOTES
1. NOT ALL PINS AVAILABLE IN ALL 8-LEAD LFCSP MODELS.
2. NOT AVAILABLE IN THE AD5693.
図
2.LFCSP
表 1.関連デバイス
Interface
Reference
16-Bit
14-Bit
12-Bit
SPI
Internal
External
AD5683R
AD5683
AD5682R
AD5681R
I2C
Internal
External
AD5693R
AD5693
AD5692R
AD5691R
製品のハイライト
1.
2
2.
3.
高 い 相 対 精 度 (INL): 最 大 ±2 LSB (16 ビ ッ ト の AD5693R/
AD5693 の場合 )
低ドリフトの 2.5 V リファレンスを内蔵: 温度係数 2 ppm/°C
(typ)および 5 ppm/°C (max)
2 mm × 2 mm、8 ピン LFCSP または 10 ピン MSOP パッケー
ジを採用
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. A
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本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
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電話 06（6350）6868
AD5693R/AD5692R/AD5691R/AD5693
データシート
目次
特長 ......................................................................................................... 1
伝達関数 ........................................................................................... 17
アプリケーション ................................................................................. 1
DAC アーキテクチャ ...................................................................... 17
概要 ......................................................................................................... 1
シリアル・インターフェース............................................................ 18
機能ブロック図 ..................................................................................... 1
I2C シリアル・データ・インターフェース.................................. 18
製品のハイライト ................................................................................. 1
I2C アドレス..................................................................................... 18
改訂履歴 ................................................................................................. 2
書込み動作 ....................................................................................... 18
仕様 ......................................................................................................... 3
読出し動作 ....................................................................................... 20
AC 特性 .............................................................................................. 5
DAC のロード(ハードウェア LDACピン) .................................... 21
タイミング特性 ................................................................................. 5
ハードウェア RESET ...................................................................... 21
絶対最大定格 ......................................................................................... 7
熱ヒステリシス ............................................................................... 21
熱抵抗................................................................................................. 7
パワーアップ・シーケンス ........................................................... 21
ESD の注意 ........................................................................................ 7
レイアウトのガイドライン ........................................................... 21
ピン配置およびピン機能説明 ............................................................. 8
外形寸法 ............................................................................................... 22
代表的な性能特性 ............................................................................... 10
オーダー・ガイド ........................................................................... 23
用語 ....................................................................................................... 16
動作原理 ............................................................................................... 17
D/A コンバータ ............................................................................... 17
改訂履歴
5/14—Rev. 0 to Rev. A
Added AD5693 ............................................................................ Universal
Changes to Features, General Description, Figure 2, Table 1, and Product
Highlights ................................................................................................. 1
Added AD5693 Parameter, Table 1 and AD5693 Parameter, Table 1 ....... 3
Changes to Endnote 1, Specifications Section, Table 1 ............................ 4
Change to Total Harmonic Distortion, AC Characteristics, Table 3 and
Endnote 2, Table 3 .................................................................................... 5
Changes to Endnote 7, Timing Characteristics, Table 4 ............................ 5
Change to Pin 9, Description, Table 7 ...................................................... 8
Changes to Figure 6 and Table 8............................................................... 9
Change to Figure 11................................................................................ 10
Change to Figure 18 ............................................................................... 11
Change to the External Reference Section .............................................. 17
Change to Figure 46 ............................................................................... 19
Change to Figure 48 ............................................................................... 20
Change to Figure 50 ............................................................................... 21
Changes to Ordering Guide .................................................................... 23
2/14—Revision 0: Initial Version
Rev. A
－ 2/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、VREF = 2.5 V～(VDD − 0.2 V)、VLOGIC = 1.8
V～5.5 V、−40°C < TA < +105°C。
表 2.
Parameter
STATIC PERFORMANCE 1
AD5693R
Resolution
Relative Accuracy (INL)
A Grade
B Grade
Differential Nonlinearity
AD5692R
Resolution
Relative Accuracy
Differential Nonlinearity
AD5691R
Resolution
Relative Accuracy
A Grade
B Grade
Differential Nonlinearity
AD5693
Resolution
Relative Accuracy (INL)
Min
Typ
16
±4
±1
Bits
LSB
LSB
Guaranteed monotonic by design
Bits
LSB
LSB
LSB
16
±2
±3
±1
1.25
±1.5
±0.075
±0.05
±0.16
±0.14
±0.075
±0.06
±1
±1
±1
0.2
0
0
VREF
2 × VREF
2
10
1
Short-Circuit Current
20
Rev. A
Gain = 2
Gain = 1
Guaranteed monotonic by design
±2
±1
±1
Resistive Load
Load Regulation
Load Impedance at Rails 2
LSB
LSB
LSB
LSB
12
Capacitive Load Stability
Test Conditions/Comments
±8
±2
±3
±1
14
Zero Code Error Drift
Offset Error Drift
Gain Temperature Coefficient
DC Power Supply Rejection Ratio
Unit
Bits
Differential Nonlinearity
Zero Code Error
Offset Error
Full-Scale Error
Gain Error
Total Unadjusted Error
OUTPUT CHARACTERISTICS
Output Voltage Range
Max
10
10
50
20
Bits
LSB
LSB
LSB
mV
mV
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
% of FSR
µV/°C
µV/°C
ppm/°C
mV/V
V
V
nF
nF
kΩ
µV/mA
µV/mA
mA
Ω
－ 3/23 －
Guaranteed monotonic by design
Gain = 2
Gain = 1
Guaranteed monotonic by design
All 0s loaded to DAC register
All 1s loaded to DAC register
Internal reference, gain = 1
Internal reference, gain = 2
External reference, gain = 1
External reference, gain = 2
DAC code = midscale, VDD = 5 V ± 10%
Gain = 0
Gain = 1
RL = ∞
RL = 2 kΩ
CL = 0 µF
VDD = 5 V, DAC code = midscale, −30 mA ≤ IOUT ≤ +30 mA
VDD = 3 V, DAC code = midscale, −20 mA ≤ IOUT ≤ +20 mA
AD5693R/AD5692R/AD5691R/AD5693
データシート
Parameter
REFERENCE OUTPUT
Output Voltage
Voltage Reference TC 3
A Grade
B Grade
Output Impedance
Output Voltage Noise
Output Voltage Noise Density
Capacitive Load Stability
Load Regulation Sourcing
Load Regulation Sinking
Output Current Load Capability
Line Regulation
Thermal Hysteresis
Min
Typ
2.4975
5
2
0.05
16.5
240
5
50
30
±5
80
125
25
REFERENCE INPUT
Reference Current
POWER REQUIREMENTS
VLOGIC 5
ILOGIC5
VDD
IDD 6
Normal Mode 7
Test Conditions/Comments
2.5025
V
At ambient temperature
See the Terminology section
20
5
ppm/°C
ppm/°C
Ω
µV p-p
nV/√Hz
µF
µV/mA
µV/mA
mA
µV/V
ppm
ppm
VREF = VDD = VLOGIC = 5.5 V, gain = 1
VREF = VDD = VLOGIC = 5.5 V, gain = 2
±1
±3
0.3 × VDD
µA
µA
V
V
pF
Per pin
SDA and SCL pins
0.4
V
V
pF
ISINK = 200 μA
ISOURCE = 200 μA
5.5
3
5.5
5.5
V
µA
V
V
500
180
2
µA
µA
µA
VDD
0.7 × VDD
2
VDD − 0.4
4
1.8
0.25
2.7
VREF + 1.5
350
110
Power-Down Modes 8
0.1 Hz to 10 Hz
At ambient temperature, f = 10 kHz, CL = 10 nF
RL = 2 kΩ
At ambient temperature, VDD ≥ 3 V
At ambient temperature
VDD ≥ 3 V
At ambient temperature
First cycle
Additional cycles
µA
µA
V
kΩ
kΩ
120
60
LOGIC INPUTS
IIN, Input Current
LOGIC OUTPUTS (SDA)4
Output Low Voltage, VOL
Output High Voltage, VOH
Pin Capacitance
Unit
35
57
Reference Input Range4
Reference Input Impedance
VINL, Input Low Voltage 4
VINH, Input High Voltage4
CIN, Pin Capacitance
Max
Gain = 1
Gain = 2
VIH = VLOGIC or VIL = GND
Gain = 1
Gain = 2
VIH = VDD, VIL = GND
Internal reference enabled
Internal reference disabled
1
直線性はコード範囲を縮小して計算: AD5693R/AD5693 (コード 512～コード 65,535)、AD5692R (コード 128～コード 16,384)、AD5691R (コード 32 ～コード 4096)。 出
力は無負荷。
2
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 20 Ω (typ)により制限され
ます。例えば、1 mA シンクの場合、 20 Ω、1 mA での最小出力電圧は 20 mV になります。 詳細については、図 35 を参照してください。
3
リファレンス電圧の温度係数はボックス法に準拠して計算します。 詳細については、用語のセクションを参照してください。
4
VLOGIC ピンを持つデバイス上では VLOGIC を VDD で置き換えてください。
5
VLOGIC ピンは全モードで使用できません。
6
VLOGIC ピンを使用できない場合は、IDD = IDD + ILOGIC となります。
7
インターフェースは非アクティブ状態。 DAC はアクティブ。 DAC 出力は無負荷。
8
DAC はパワーダウン。
Rev. A
－ 4/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V、RL = 2 kΩ (GND へ接続)、CL = 200 pF (GND へ接続)、VREF = 2.5 V～(VDD − 0.2 V)、VLOGIC = 1.8
V～5.5 V、typ 値は 25°C での値、−40°C < TA < +105°C。
表 3.
Parameter
Typ
Max
Unit
Conditions/Comments
Output Voltage Settling Time 1, 2
Slew Rate
Digital-to-Analog Glitch Impulse1
Digital Feedthrough1
Total Harmonic Distortion1
Output Noise Spectral Density1
Output Noise
SNR
SFDR
SINAD
5
0.7
0.1
0.1
−80
300
6
90
83
80
7
µs
V/µs
nV-s
nV-s
dB
nV/√Hz
µV p-p
dB
dB
dB
Gain = 1
±1 LSB change around major carry, gain = 2
At ambient temperature, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz
0.1 Hz to 10 Hz; internal reference
At ambient temperature, bandwidth (BW) = 20 kHz, VDD =5 V, fOUT = 1 kHz
At ambient temperature, BW = 20 kHz, VDD =5 V, fOUT = 1 kHz
At ambient temperature, BW = 20 kHz, VDD =5 V, fOUT = 1 kHz
1
用語のセクションを参照してください。
2
AD5693R/AD5693 では ±2 LSB へ。AD5692R では±1 LSB へ。AD5691R では ±0.5 LSB へ。
タイミング特性
特に指定がない限り、VDD = 2.7 V～5.5 V、VLOGIC = 1.8 V～5.5 V、−40°C < TA < +105°C。
表 4.
Parameter 1
Min
Max
Unit
Description
400
kHz
µs
µs
ns
µs
µs
µs
µs
µs
ns
ns
ns
ns
ns
ns
Serial clock frequency
SCL high time, tHIGH
SCL low time, tLOW
Data setup time, tSU; DAT
Data hold time, tHD; DAT
Setup time for a repeated start condition, tSU; STA
Hold time (repeated) start condition, tHD; STA
Bus free time between a stop and a start condition, tBUF
Setup time for a stop condition, tSU; STO
Rise time of SDA signal, tr
Fall time of SDA signal, tf
Rise time of SCL signal, tr
Fall time of SCL signal, tf
Pulse width of suppressed spike (not shown in Figure 3)
LDAC falling edge to SCL falling edge
400
ns
LDAC pulse width (synchronous mode)
20
ns
LDAC pulse width (asynchronous mode)
75
ns
RESET pulse width
µs
µs
Reference power-up (not shown in Figure 3)
Exit shutdown (not shown in Figure 3)
fSCL 2
t1
t2
t3
t4 3
t5
t6
t7
t8
t9
t10 4
t11
t124
tSP 5
t13
0.6
1.3
100
0
0.6
0.6
1.3
0.6
20
20 × (VDD/5.5 V)
20
20 × (VDD/5.5 V)
0
400
t14
t15
t16
tREF_POWER_UP 6
tSHUTDOWN 7
Typ
0.9
300
300
300
300
50
600
6
1
最大バス容量負荷は 400 pF に制限されています。 すべての入力信号は tR = tF = 1 ns/V (VDD の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。
2
SDA と SCL のタイミングは、入力フィルタをイネーブルして測定。 入力フィルタを切り離すと、転送レートは向上しますが、デバイスの EMC 動作に悪影響があり
ます。
3
SCL の立下がりエッジの不定領域を避けるため、マスター・デバイスは、SDA 信号に最小 300 ns を追加する必要があります(SCL 信号の VOH (min)を基準として)。
4
VLOGIC ピンを持つデバイス上では VDD を VLOGIC で置き換えて計算してください。
5
標準モードには適用しません。
6
VDD = 2.7 V の後にデバイス電源を投入する際、同じタイミングが期待されます。
7
パワーダウン動作モードを終わり AD5693R/AD5692R/AD5691R/AD5693 の通常動作モードまでの時間。
Rev. A
－ 5/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
タイミング図
t11
t12
t6
t8
t2
SCL
t10
t5
t1
t9
t3
t4
SDA
START
OR
REPEAT START
CONDITION
REPEAT START
CONDITION
STOP
CONDITION
図 3.I2C シリアル・インターフェースのタイミング図
SCL
SDA
ACK
STOP
CONDITION
t14
t13
t15
LDAC
ASYNCHRONOUS
DAC UPDATE
SYNCHRONOUS
DAC UPDATE
12077-004
t16
RESET
図 4.I2C RESETと LDAC のタイミング
Rev. A
－ 6/23 －
12077-003
t7
AD5693R/AD5692R/AD5691R/AD5693
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
表 5.
Parameter
Rating
VDD to GND
VLOGIC to GND
VOUT to GND
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V or +7 V
(whichever is less)
−0.3 V to VDD + 0.3 V or +7 V
(whichever is less)
−0.3 V to VDD + 0.3 V or +7 V
(whichever is less)
VREF to GND
Digital Input Voltage to GND
1
Operating Temperature Range
Industrial
Storage Temperature Range
Junction Temperature (TJ max)
Power Dissipation
ESD2
FICDM3
−40°C to +105°C
−65°C to +150°C
135°C
(TJ max − TA)/θJA
4 kV
1.25 kV
1
VLOGIC ピンを持つデバイス上では VDD を VLOGIC で置き換えてください。
2
人体モデル (HBM)。
3
Field-Induced Charged Device Model の分類。
Rev. A
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久
的な損傷を与えることがあります。この規定はストレス定格の規
定のみを目的とするものであり、この仕様の動作のセクションに
記載する規定値以上での製品動作を定めたものではありません。
製品を長時間絶対最大定格状態に置くと製品の信頼性に影響を与
えます。
熱抵抗
θJA は JEDEC JESD51 規格により定義され、値はテスト・ボードと
テスト環境に依存します。
表 6.熱抵抗 1
Package Type
θJA
θJC
Unit
8-Lead LFCSP
10-Lead MSOP
90
135
25
N/A
°C/W
°C/W
1
JEDEC 2S2P テスト・ボード、自然空冷(0 m/sec の空気流)。
ESD の注意
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
－ 7/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
VDD 1
RESET 3
AD5693R/
AD5691R
LDAC 4
TOP VIEW
(Not to Scale)
VLOGIC 2
GND 5
10
VOUT
9
VREF
8
SDA
7
SCL
6
A0
12077-005
ピン配置およびピン機能説明
図 5.10 ピン MSOP のピン配置
表 7.ピン機能説明、10 ピン MSOP
ピン番号
記号
説明
1
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作することができます。電源は GND へデカップリングしてくださ
い。
2
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。この電源は GND へデカップリングしてください。
3
RESET
ハードウェア エラー! ブックマークが定義されていません。・リセット・ピン。RESET 入力はロー・レベル検出で
す。RESET がロー・レベルになると、デバイスがリセットされ、他の外部ピン入力は無視されます。入力レジスタ
と DAC レジスタにはゼロ・スケール・コード値が書き込まれ、コントロール・レジスタにはデフォルト値が設定さ
れます。このピンを使用しない場合は、VLOGIC へ接続してください。
4
LDAC
DAC のロード。入力レジスタ値を DAC レジスタへ転送します。このピンは、非同期と同期の 2 つのモードで動作す
ることができます(図 4 参照)。このピンはロー・レベルに固定することができます。このときは新しいデータが入力
レジスタに書き込まれると、DAC が更新されます。
5
GND
グラウンド基準。
6
A0
複数のパッケージをデコードするためのプログラマブルなアドレス設定ピン。アドレス・ピンは随時更新することが
できます。
7
SCL
シリアル・クロック・ライン。
8
SDA
シリアル・データ入力/出力。
9
VREF
リファレンス電圧入力/出力。AD5693R/AD5691R では、デフォルトでこのピンがリファレンス出力ピンになります。
内蔵リファレンスに対して 10 nF のデカップリング・コンデンサの使用が推奨されます。
10
VOUT
DAC からのアナログ出力電圧。出力アンプはレール to レールで動作します。
Rev. A
－ 8/23 －
AD5693R/AD5692R/AD5691R/AD5693
LDAC 2
GND 3
AD5693R/
AD5692R/
AD5691R/
AD5693
TOP VIEW
(Not to Scale)
A0 4
8 VOUT
VDD 1
7 VREF
VLOGIC 2
6 SDA
GND 3
5 SCL
A0 4
NOTES
1. CONNECT THE EXPOSED PAD TO GND.
12077-006
VDD 1
8 VOUT
AD5691R-1
TOP VIEW
(Not to Scale)
7 VREF
6 SDA
5 SCL
NOTES
1. CONNECT THE EXPOSED PAD TO GND.
図 6.ピン配置、8 ピン LFCSP、LDAC オプション
12077-007
データシート
図 7.ピン配置、8 ピン LFCSP、VLOGIC オプション
表 8.ピン機能説明、8 ピン LFCSP
ピン番号
LDAC
VLOGIC
記号
説明
1
1
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作することができます。電源は GND へデカップリングしてくだ
さい。
2
N/A
LDAC
DAC のロード。入力レジスタ値を DAC レジスタへ転送します。このピンは、非同期と同期の 2 つのモードで動
作することができます(図 4 参照)。このピンはロー・レベルに固定することができます。このときは新しいデータ
が入力レジスタに書き込まれると、DAC が更新されます。
N/A
2
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。この電源は GND へデカップリングしてください。
3
3
GND
グラウンド基準。
4
4
A0
複数のパッケージをデコードするためのプログラマブルなアドレス設定ピン。アドレス・ピンは随時更新するこ
とができます。
5
5
SCL
シリアル・クロック・ライン。
6
6
SDA
シリアル・データ入力/出力。
7
7
VREF
リファレンス電圧入力/出力。AD5693R/AD5692R/AD5691R では、デフォルトでこのピンがリファレンス出力ピン
になります。内蔵リファレンスに対して 10 nF のデカップリング・コンデンサの使用が推奨されます。
8
8
VOUT
DAC からのアナログ出力電圧。出力アンプはレール to レールで動作します。
EPAD
エクスポーズド・パッド（金属面パッド）。エクスポーズド・パッドは GND へ接続してください。
Rev. A
－ 9/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
代表的な性能特性
2
2
VDD = 5V
TA = 25°C
VREF = 2.5V
1
DNL (LSB)
0
–1
0
–1
10000
0
20000
30000
50000
40000
60000 65535
CODE
–2
12077-009
–2
0
30000
50000
40000
60000 65535
CODE
図 8.AD5693R/AD5693 INL
2
20000
10000
12077-012
INL (LSB)
1
VDD = 5V
TA = 25°C
VREF = 2.5V
図 11.AD5693R/AD5693 DNL
1.0
VDD = 5V
TA = 25°C
VREF = 2.5V
VDD = 5V
0.8 TA = 25°C
VREF = 2.5V
0.6
1
DNL (LSB)
INL (LSB)
0.4
0
0.2
0
–0.2
–0.4
–1
–0.6
2000
4000
6000
8000
10000
12000
14000
16383
CODE
–1.0
12077-010
0
0
2000
4000
6000
8000
10000
12000
14000
16383
CODE
図 9.AD5692R INL
12077-013
–0.8
–2
図 12.AD5692R DNL
2.0
1.0
VDD = 5V
0.8 TA = 25°C
VREF = 2.5V
0.6
VDD = 5V
TA = 25°C
VREF = 2.5V
1.5
1.0
0.4
DNL (LSB)
INL (LSB)
0.5
0
–0.5
0.2
0
–0.2
–0.4
–1.0
–0.6
–1.5
0
500
1000
1500
2000
2500
CODE
3000
3500
4000
–1.0
12077-011
–2.0
0
1000
1500
2000
2500
3000
CODE
図 10.AD5691R INL
Rev. A
500
図 13.AD5691R DNL
－ 10/23 －
3500
4000
12077-014
–0.8
AD5693R/AD5692R/AD5691R/AD5693
データシート
1.4
VDD = 5V
VREF = 2.5V
1.2
INL AND DNL ERROR (LSB)
0.8
0.6
U1_DNL_INT_REF
U3_DNL_INT_REF
U2_DNL_EXT_REF
U1_INL_INT_REF
U3_INL_INT_REF
U2_INL_EXT_REF
0.2
U2_DNL_INT_REF
U1_DNL_EXT_REF
U3_DNL_EXT_REF
U2_INL_INT_REF
U1_INL_EXT_REF
U3_INL_EXT_REF
1.0
0.8
0.6
0.4
0.2
0
0
–40
–20
0
20
40
60
80
105
TEMPERATURE (°C)
–0.2
12077-015
–0.2
2
1.0
4
5
図 17.VREF 対 INL 誤差および DNL 誤差 (AD5693R/AD5693)
0.02
TA = 25°C
(AD5693R/AD5693)
(AD5692R)
(AD5691R)
0.01
0
0.8
TUE (% FSR)
INL AND DNL ERROR (LSB)
1.2
U2_DNL_INT_REF
U1_DNL_EXT_REF
U3_DNL_EXT_REF
U2_INL_INT_REF
U1_INL_EXT_REF
U3_INL_EXT_REF
U1_DNL_INT_REF
U3_DNL_INT_REF
U2_DNL_EXT_REF
U1_INL_INT_REF
U3_INL_INT_REF
U2_INL_EXT_REF
3
VREF (V)
図 14.INL 誤差および DNL 誤差の温度特性(AD5693R/AD5693)
1.4
VDD = 5V
TA = 25°C
U2_DNL
U1_INL
U3_INL
0.6
0.4
–0.01
–0.02
0.2
–0.03
0
2.70
3.30
3.75
4.25
4.75
5.25
VDD (V)
–0.04
12077-016
–0.2
0
0
0
10000
2000
500
20000
4000
1000
50000
10000
2500
40000
30000
8000
6000
2000
1500
CODE
60000 65535
12000 16383
3000 4095
12077-019
INL AND DNL ERROR (LSB)
1.0
0.4
U1_DNL
U3_DNL
U2_INL
12077-018
1.2
図 15.VDD 対 INL 誤差および DNL 誤差
図 18.コード対 TUE
0.06
U1_EXT_REF
U2_EXT_REF
U3_EXT_REF
U1_INT_REF
U2_INT_REF
U3_INT_REF
0.04
TA = 25°C
GAIN = 1
VREF = 2.5V
0.03
0.02
0.02
TUE (% FSR)
TUE (% FSR)
0.04
VDD = 5V
GAIN = 1
VREF = 2.5V
0
0.01
0
–0.02
–0.01
0
40
TEMPERATURE (°C)
80
U1_EXT_REF
U2_EXT_REF
U3_EXT_REF
–0.02
2.70
3.30
3.75
4.25
VDD (V)
図 16.TUE の温度特性
図 19. VDD 対 TUE
Rev. A
－ 11/23 －
4.75
5.25
12077-020
–40
U1_INT_REF
U2_INT_REF
U3_INT_REF
12077-017
–0.04
AD5693R/AD5692R/AD5691R/AD5693
データシート
0.030
0.03
TA = 25°C
GAIN = 1
VREF = 2.5V
0.025
0.02
0.020
0.015
ERROR (% FSR)
0
–0.01
U1_INT_REF
U2_INT_REF
U3_INT_REF
U1_EXT_REF
U2_EXT_REF
U3_EXT_REF
–0.04
–40
0.005
0
–0.005
–0.010
–0.015
VDD = 5V
GAIN = 1
VREF = 2.5V
0
40
80
TEMPERATURE (°C)
–0.025
2.70
4.75
U1_INT_REF
U2_INT_REF
U3_INT_REF
U1_EXT_REF
U2_EXT_REF
U3_EXT_REF
400
ERROR (µV)
250
ERROR (µV)
4.25
5.25
5.50
500
VDD = 5V
GAIN = 1
VREF = 2.5V
200
150
U1_INT_REF
U2_INT_REF
U3_INT_REF
U1_EXT_REF
U2_EXT_REF
U3_EXT_REF
50
0
0
20
40
60
80
105
TEMPERATURE (°C)
300
200
0
2.70
3.30
3.75
4.25
4.75
5.25
5.50
VDD (V)
図 21.ゼロ・コード誤差およびオフセット誤差の温度特性
図 24.VDD 対ゼロ・コード誤差およびオフセット誤差
2.505
4.5
VDD = 5V
U1
U2
U3
TA = 25°C
GAIN = 1
VREF = 2.5V
100
12077-022
100
–20
3.75
図 23.VDD 対ゲイン誤差およびフルスケール誤差
350
–40
3.30
U1_EXT_REF
U2_EXT_REF
U3_EXT_REF
VDD (V)
図 20.ゲイン誤差とフルスケール誤差の温度特性
300
U1_INT_REF
U2_INT_REF
U3_INT_REF
–0.020
12077-024
–0.03
0.010
12077-025
–0.02
12077-021
ERROR (% FSR)
0.01
4.0
2.503
VDD = 5V
TA = 25°C
GAIN = 1
NUMBER OF HITS
VREF (V)
3.5
2.501
2.499
3.0
2.5
2.0
1.5
1.0
2.497
TEMPERATURE (°C)
0
VREF (V)
図 22.内蔵リファレンス電圧の温度特性(グレード B)
図 25.リファレンス出力電圧の分布
Rev. A
－ 12/23 －
12077-026
60
12077-023
10
2.50001
2.50004
2.50007
2.50010
2.50013
2.50016
2.50019
2.50022
2.50025
2.50028
2.50031
2.50034
2.50037
2.50040
2.50043
2.50046
2.50049
2.50052
2.50055
2.50058
2.50061
2.50064
2.50067
2.50070
2.50073
2.50076
2.50079
2.50082
2.50085
2.50088
2.50091
2.50094
2.50097
2.50100
0.5
2.495
–40
データシート
AD5693R/AD5692R/AD5691R/AD5693
図 29.負荷電流対内蔵リファレンス電圧
図 26.VDD 対内蔵リファレンス電圧
図 27.内蔵リファレンスのノイズ、0.1 Hz～10 Hz
図 30.内蔵リファレンス・ノイズ・スペクトル密度の
周波数特性
図 28.0.1 Hz～10 Hz での出力ノイズ・プロット
内蔵リファレンス電圧使用
図 31.0.1 Hz～10 Hz での出力ノイズ・プロット
外付けリファレンス電圧使用
Rev. A
－ 13/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
1200
1.4
VDD = 5V
TA = 25°C
GAIN = 1
FULL-SCALE
MIDSCALE
ZEROSCALE
1000
SINKING, VDD = 3V
SOURCING, VDD = 5V
SINKING, VDD = 5V
SOURCING, VDD = 3V
1.0
TA = 25°C
0.6
ΔVOUT (V)
NSD (nV/√Hz)
800
600
0.2
–0.2
400
–0.6
200
–1.0
1k
10k
100k
1M
–1.4
FREQUENCY (Hz)
0
5
0.03
図 35.負荷電流対ヘッドルーム/フットルーム
7
VDD = 5V
TA = 25°C
GAIN = 1
0xFFFF
0xC000
0x8000
0x4000
0x0000
0.02
LOAD CURRENT (A)
図 32.ノイズ・スペクトル密度の周波数特性、ゲイン = 1
6
0.01
12077-036
100
12077-033
0
10
VDD = 5V
TA = 25°C
GAIN = 2
0xFFFF
0xC000
0x8000
0x4000
0x0000
6
5
4
4
VOUT (V)
VOUT (V)
3
2
3
2
1
1
0
0
0
–2
–50
12077-034
–1
–50
50
LOAD CURRENT (mA)
図 33.ソース能力とシンク能力、ゲイン = 1
500
0
50
LOAD CURRENT (mA)
12077-037
–1
図 36.ソース能力とシンク能力、ゲイン = 2
0.0015
VDD = 5V
450
GAIN = 1
GAIN = 2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
CODE = 0x7FFF TO 0x8000
0.0010
400
0.0005
350
0
ZS_INT_REF_GAIN = 1
FS_EXT_REF_GAIN = 2
FS_INT_REF_GAIN = 2
250
VOUT (V)
IDD (µA)
300
ZS_INT_REF_GAIN = 2
FS_INT_REF_GAIN = 1
FS_EXT_REF_GAIN = 1
200
–0.0005
–0.0010
150
–0.0015
100
–40
–20
0
20
40
60
TEMPERATURE (°C)
80
105
–0.0025
12077-035
0
0
2
3
4
5
6
7
TIME (µs)
図 34.IDD の温度特性
Rev. A
1
図 37.デジタルからアナログへのグリッチ・インパルス
－ 14/23 －
12077-038
–0.0020
50
AD5693R/AD5692R/AD5691R/AD5693
データシート
2.5
4.5
0nF
0.2nF
1nF
4.7nF
10nF
2.0
0nF
0.2nF
1nF
4.7nF
10nF
4.0
3.5
3.0
VOUT (V)
VOUT (V)
1.5
1.0
2.5
2.0
1.5
0.5
0.01
0.02
TIME (ms)
0
12077-039
0
0
0
0.02
図 41.セトリング・タイム対容量負荷、ゲイン = 2
20
0
VDD = 5V
TA = 25°C
INTERNAL REFERENCE = 2.5V
GAIN = 2
GAIN = 1
–10
–30
BANDWIDTH (dB)
–20
–80
–130
–30
–40
–50
–60
5
10
15
20
FREQUENCY (kHz)
–80
12077-040
0
1k
10k
100k
1M
10M
FREQUENCY (Hz)
図 39.全高調波歪み、1 kHz
12077-043
VDD = 5V
TA = 25°C
VOUT = MIDSCALE
EXTERNAL REFERENCE = 2.5V, ±0.1V p-p
–70
–180
図 42.乗算帯域幅
外付けリファレンス電圧 = 2.5 V、± 0.1 V p-p
10 kHz～10 MHz
6
0.06
5
0.05
3
VDD = 5V
TA = 25°C
MIDSCALE, GAIN = 2
0.04
4
2
0.03
2
0.02
1
0.01
VOUT (V)
3
VOUT (V)
VDD
VDD (V)
0.01
TIME (ms)
図 38.セトリング・タイム対容量負荷、ゲイン = 1
TOTAL HARMONIC DISTORTION (dBV)
VDD = 5V
TA = 25°C
GAIN = 2
RL = 2kΩ
INTERNAL REFERENCE = 2.5V
1.0
12077-042
VDD = 5V
TA = 25°C
GAIN = 1
RL = 2kΩ
INTERNAL REFERENCE = 2.5V
0.5
SYNC
MIDSCALE, GAIN = 1
1
VOUT
0
1
2
3
4
5
6
7
TIME (ms)
8
図 40.0 V へのパワーオン・リセット
Rev. A
0
–5
0
5
10
TIME (µs)
図 43.パワーダウン終了時のミドスケール出力
－ 15/23 －
15
12077-044
–0.01
–1
12077-041
0
0
AD5693R/AD5692R/AD5691R/AD5693
データシート
用語
相対精度または積分非直線性(INL)
DAC の場合、相対精度すなわち積分非直線性は、DAC 伝達関数
の上下両端を結ぶ直線からの最大のずれ(LSB 数で表示)を表しま
す。INL (typ)対コードのプロットについては、図 8、図 9、図 10
を参照してください。
微分非直線性(DNL)
微分非直線性(DNL)は、隣接する 2 つのコードの間における測定
された変化と理論的な 1 LSB との差をいいます。最大±1 LSB の微
分非直線性の規定により、単調性が保証されます。この DAC はデ
ザインにより単調性を保証しています。DNL (typ)対コードのプロ
ットについては、図 11、図 12、図 13 を参照してください。
ゼロ・コード誤差
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタにロ
ードしたときの出力誤差として測定されます。理論的には、出力
が 0 V です。ゼロ・コードでの誤差は AD5693R/
AD5692R/AD5691R/AD5693 では常にプラス電圧です。これは、
DAC と出力アンプのオフセット誤差の組み合わせによって DAC
出力が 0 V より低くなることができないためです。ゼロ・コード
誤差は mV で表します。ゼロ・コード誤差のプロットについては、
図 21 と図 24 を参照してください。
フルスケール誤差
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レジ
スタにロードしたときの出力誤差として測定されます。理論的に
は出力は VRef － 1 LSB あるいは 2×VRef－１LSB である必要があ
ります。フルスケール誤差はフルスケール範囲のパーセント値で
表します。フルスケール誤差の温度特性については、図 20 と図
23 を参照してください。
ゲイン誤差
ゲイン誤差は DAC のスパン誤差を表します。理論 DAC 伝達特性
傾斜からの変位を表し、FSR の%で表示されます。
ゼロ・コード誤差ドリフト
ゼロ・コード誤差ドリフトは、温度変化によるゼロ・コード誤差
の変化を表し、µV/°C で表されます。
ゲイン温度係数
ゲイン温度係数は、温度変化に対するゲイン誤差の変化を表し、
FSR/°C の ppm で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。オフセット誤差は、
DAC レジスタに AD5693R ではコード 512 を、 AD5692R ではコー
ド 256 を、AD5693R/AD5693 ではコード 128 をそれぞれロードし
て、測定されています。この誤差は正または負になります。
DC 電源除去比(PSRR)
PSRR は、電源電圧変化の DAC 出力に対する影響を表します。
PSRR は、DAC フルスケール出力での、VOUT 変化の VDD 変化に対
する比です。これは mV/V で測定されます。VREF を 2 V に維持し
て、VDD を±10%変化させます。
Rev. A
出力電圧セトリング・タイム
1/4 フルスケールから 3/4 フルスケールへの入力変化に対して、
DAC 出力が規定のレベル内に安定するために要する時間を表しま
す。
デジタルからアナログへのグリッチ・インパルス
デジタルからアナログへのグリッチ・インパルスは、DAC レジス
タ内の入力コードが変化したときに、アナログ出力に混入するイ
ンパルスを表します。通常、nV-sec で表すグリッチの面積として
規定され、デジタル入力コードが 1 LSB ステップだけ変化するメ
ジャーキャリー遷移時に(0x7FFF から 0x8000)、測定されます。
デジタル・フィードスルー
デジタル・フィードスルーは、DAC 出力の更新が行われていない
ときに、DAC のデジタル入力から DAC のアナログ出力に注入さ
れるインパルスを表します。nV-sec で規定され、データ・バス上
でのフルスケール・コード変化時、すなわち全ビット 0 から全ビ
ット 1 への変化、またはその逆の変化のときに測定されます。
ノイズ・スペクトル密度
ノイズ・スペクトル密度は、内部で発生するランダム・ノイズの
大きさを表します。ランダム・ノイズは、スペクトル密度
(nV/√Hz)として特性評価されます。DAC にミッドスケールを入力
し、出力のノイズを測定して nV/√Hz で表します。ノイズ・スペ
クトル密度のプロットについては、図 28、図 31、図 32 を参照し
てください。リファレンスのノイズ・スペクトル密度を図 27 と図
30 に示します。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅は、
これらの有限帯域幅を表します。リファレンス上の正弦波 (DAC
にはフルスケール・コードをロード)は、出力に現われます。乗算
帯域幅は、出力振幅が入力より 3 dB 小さくなる周波数で表します。
全高調波歪み(THD)
THD は、理想的な正弦波と DAC を使ったために歪んだ正弦波と
の差を表します。DAC に対してリファレンスとして正弦波を使っ
たときに、DAC 出力に現われる高調波との比が THD になります。
dB 値で表示します。
リファレンス電圧温度係数 (TC)
温度変化に対するリファレンス出力電圧の変化を意味し、リファ
レンス TC はボックス法を使って計算されます。この方法では、
与えられた温度範囲でのリファレンス出力の最大変化として TC
を定義し、次式のように ppm/°C で表わします。
 VREFmax − VREFmin 
6
TC = 
 × 10
 VREFnom × TempRange
ここで、
VREFmax は全温度範囲で測定した最大リファレンス出力。
VREFmin は全温度範囲で測定した最小リファレンス出力。
VREFnom は公称リファレンス出力電圧、2.5 V。
TempRange は規定の温度範囲、−40°C～+105℃。
－ 16/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
動作原理
ストリングの各抵抗は同じ値 R を持つため、ストリング DAC の
単調性が保証されます。
D/A コンバータ
AD5693R/AD5692R/AD5691R/AD5693 は、シングル 16 ビット、14
ビット、12 ビット、シリアル入力の電圧出力 DAC で、2.5 V のリ
ファレンス電圧を内蔵しています。これらのデバイスは 2.7 V～5.5
V の電源電圧で動作します。データは、I2C シリアル・インターフ
ェ ー ス を 使 用 し て 24 ビ ッ ト ・ ワ ー ド ・ フ ォ ー マ ッ ト で
AD5693R/AD5692R/AD5691R/ AD5693 へ書込まれます。
VREF
R
R
AD5693R/AD5692R/AD5691R/AD5693 は、パワーオン・リセット
回路を内蔵しており、この回路により、パワーアップ時に DAC
出力をゼロ・スケールにすることができます。これらのデバイス
は、消費電流を最大 2 µA まで減少させるソフトウェア・パワーダ
ウン・モードも持っています。
R
伝達関数
R
内蔵リファレンスは、デフォルトでオンになっています。DAC の
入力コード形式は、ストレート・バイナリです。理論的な出力電
圧は次式で与えられます。
12077-046
R
AD5693R/AD5693 の場合、
VOUT(D) = ゲイン × VREF ×
 D 


 65 , 536 
図 45.簡略化した抵抗ストリング構造
内蔵リファレンス電圧
AD5692R の場合、
VOUT(D) = ゲイン × VREF ×
AD5693R/AD5692R/AD5691R の内蔵リファレンスはパワーアップ
時にオンになりますが、コントロール・レジスタへの書込みによ
りディスエーブル（オフ）することができます。
 D 


 16 , 384 
AD5693R/AD5692R/AD5691R は 2.5 V、2 ppm/°C のリファレンス
電圧を内蔵し、ゲイン・ビットの状態に応じて DAC は、2.5 V ま
たは 5 V のフルスケール出力になります。
AD5691R の場合、
VOUT(D) = ゲイン × VREF ×  D 


 4096 
ここで、
D は DAC レジスタにロードされるバイナリ・コードの 10 進数表
示。
Gain は、出力アンプのゲインで、デフォルトで×1 に設定されます。
ゲインは、コントロール・レジスタのゲイン・ビットを使って×2
に設定することもできます。
DAC アーキテクチャ
AD5693R/AD5692R/AD5691R/AD5693 ではセグメント化したスト
リング DAC アーキテクチャを採用し、出力バッファ・アンプを
内蔵しています。 図 44 に内部ブロック図を示します。
VREF
DAC
REGISTER
REF (+)
RESISTOR
STRING
VOUT
12077-045
図 44.DAC チャンネル・アーキテクチャのブロック図
セグメント化抵抗ストリング DAC の簡略化した構造を図 45 に示
します。DAC レジスタにロードされるコードにより、出力バッフ
ァに接続されたストリングのオンになるスイッチが決定されます。
Rev. A
外付けリファレンス電圧
VREF ピンは、AD5693 では入力ピンです。AD5693R/ AD5692R/
AD5691R の VREF ピンは入力ピンに設定することもできるため、
アプリケーションで外付けリファレンス動作が必要な場合これを
使用することができます。
AD5693R/AD5692R/AD5691R の内蔵リファレンスは、デフォルト
でパワーアップ時にオンになっています。外付けリファレンスを
ピンに接続する前に、コントロール・レジスタの REF ビット (ビ
ット DB12)に書込みを行って、内蔵リファレンスをディスエーブ
ルしてください。
出力バッファは入力/出力レール to レール・バッファとしてデザ
インされており、最大出力電圧範囲は VDD までです。ゲイン・ビ
ットにより、セグメント化ストリング DAC のゲインを×1 または
×2 に設定します(表 12 参照)。
REF (–)
GND
内蔵リファレンス電圧は VREF ピンに出力されます。このバッファ
付きリファレンス電圧は、最大 5 mA の外部負荷を駆動すること
ができます。
出力バッファ
2.5V
REF
INPUT
REGISTER
TO OUTPUT
BUFFER
出力バッファは、10 nF の容量と 2 kΩ の抵抗の並列接続を駆動す
ることができます(図 38 と 図 41 参照)。容量負荷を大きくする場
合は、スナバ回路またはシャント抵抗を使って出力アンプから負
荷をアイソレーションしてください。スルーレートは 0.7 V/µs で
あり、1/4 スケールから 3/4 スケールまでのセトリング・タイムは
5 µs です。
－ 17/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
シリアル・インターフェース
ク・パルスがハイ・レベルになるときストップ条件を設定し
ます。
AD5693R/AD5692R/AD5691R/AD5693は、I2C互換の2線式シリア
ル・インターフェースを内蔵しています。これらのデバイスは、
マスター・デバイスから制御されるスレーブ・デバイスとして
I2Cバスに接続することができます。図3に、代表的な書込みシー
ケンスのタイミング図を示します。
I2C アドレス
AD5693R/AD5692R/AD5691R/AD5693は、7ビットのスレーブ・ア
ドレスを持っています。上位5ビットは10011固定です。最後から2
番目のビットはA0アドレス・ピンの状態で設定され、LSBは0に
設定されます。A0をハード・ワイヤー接続で変更する機能を使う
と、表9に示すように、1つのバスにこれらのデバイスを2個接続
することができます。さらに、送信を開始する前にピンを更新で
きるため、このピンをGPIOまたはマルチプレクサに接続すること
により、同じバス上で複数のデバイス制御が可能になります。
AD5693R/AD5692R/AD5691R/AD5693 は 、 標 準 (100 kHz) と 高 速
(400 kHz)のデータ転送モードをサポートしています。10ビット・
アドレシングとジェネラル・コール・アドレシングはサポートさ
れていません。
I2C シリアル・データ・インターフェース
2 線式シリアル・バス・プロトコルは、次のように動作します。
1.
2.
3.
マスターはスタート条件を設定してデータ転送を開始します。
このスタート条件は、SCL がハイ・レベルの間に SDA ライ
ンがハイ・レベルからロー・レベルへ変化することと定義さ
れます。次のバイトはアドレス・バイトで、7 ビットのスレ
ーブ・アドレスから構成されています。送信されたアドレス
に該当するスレーブ・アドレスのデバイスは、9 番目のクロ
ック・パルスで、SDA をロー・レベルにして応答します(こ
れはアクノリッジ(ACK)ビットと呼ばれます)。選択されたデ
バイスがシフトレジスタにデータを読み書きする間、バス上
の他の全デバイスはアイドル状態を維持します。
データは、9 個のクロック・パルスで 8 ビットのデータとそ
れに続くアクノリッジ・ビットの順にシリアル・バス上を伝
送します。SDA ラインは SCL のロー・レベル区間で変化し
て、SCL のハイ・レベル区間で安定に維持されている必要が
あります。
全データビットの読出しまたは書込みが終了すると、ストッ
プ条件が設定されます。書込みモードでは、マスターが 10
番目のクロック・パルスで SDA ラインをハイ・レベルに引
き上げて、ストップ条件を設定します。読出しモードでは、
マスターは 9 番目のクロック・パルスでアクノリッジを発行
しません(SDA ラインがハイ・レベルを維持)。この後、マス
ターは SDA ラインをロー・レベルにして、10 番目のクロッ
1
9
表 9.デバイス・アドレスの指定
A0 Pin Connection
A0
I2C Address
GND
VLOGIC (VDD on LFCSP Package)
0
1
1001100
1001110
書込み動作
AD5693R/AD5692R/AD5691R/AD5693 へ書込みを行うときは、ま
ずスタート条件を送信し、続いてアドレス・バイト(R/W = 0)を送
信します。その後に DAC は SDA をロー・レベルにして、データ
受 信 の 準 備 が で き た こ と を 通 知 し ま す ( 図 46 参 照 ) 。
AD5693R/AD5692R/AD5691R/AD5693 は、種々の DAC 機能を制御
するコマンド・バイト (表 10 参照) と 2 バイトの DAC データを必
要とします。これらの全データバイトは、AD5693R/AD5692R/
AD5691R/AD5693 によりそれぞれアクノリッジが送り返されます。
この後に、ストップ条件が続きます。書込みシーケンスを図 46 に
示します。
1
9
SCL
1
SDA
0
0
1
1
A0
START BY
MASTER
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
ACK BY
AD5693R/AD5692R/AD5691R/AD5693
DB1
DB0
ACK BY
AD5693R/AD5692R/AD5691R/AD5693
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
(CONTINUED)
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
DB7
DB6
ACK BY
AD5693R/AD5692R/AD5691R/AD5693
FRAME 3
DATA HIGH BYTE
図 46.I2C の書込み動作
Rev. A
－ 18/23 －
DB5
DB4
DB3
DB2
DB1
DB0
ACK BY STOP BY
AD5693R/AD5692R/AD5691R/AD5693 MASTER
FRAME 4
DATA LOW BYTE
12077-047
SDA
(CONTINUED)
AD5693R/AD5692R/AD5691R/AD5693
データシート
表 10.コマンド表
DB7
0
0
DB6
0
0
1
Command Byte
DB5 DB4 [DB3:DB0]
0
0
XXXX
0
1
XXXX
Data High Byte
[DB7:DB3] [DB2:DB0]
XXXXX
XXX
DB15:DB11 DB10:DB8
Data Low Byte
DB3
DB2 DB1
X
X
X
DB32 DB22 DB12, 3
[DB7:DB4]
XXXX
DB7:DB4
DB0
DB02,
Operation
NOP: do nothing.
Write input register.
3
0
0
1
0
XXXX
XXXXX
XXX
XXXX
X
X
X
0
0
1
1
XXXX
DB15:DB11
DB10:DB8
DB7:DB4
DB32
DB22
DB12, 3
X
Update DAC
register (LDAC
software).
DB02,
Write DAC and
input registers.
Write control
register.
3
0
1
0
0
XXXX
1
X = don’t care。
2
AD5681R の場合このビットは don’t care ビット。
3
AD5692R の場合このビットは don’t care ビット。
DB15:DB11
000
0000
0
0
0
0
入力レジスタの書込み
REF ビット
この入力レジスタを使って、DAC レジスタに更新する値を予め入
力しておくことができます。入力レジスタから DAC レジスタへ
の転送は、 LDAC ピンでハードウェアから、またはコマンド 2 を
使ってソフトウェアから実行することができます。
AD5693R/AD5692R/AD5691R の内蔵リファレンスは、デフォルト
でパワーアップ時にオンになっています。ソフトウェアからコン
トロール・レジスタのビット DB12 を設定することにより、この
リファレンスをターンオン/オフさせることができます。表 13 に、
ビットの状態と動作モードの対応を示します。
新しいデータを DAC レジスタへロードすると、この DAC レジス
タは自動的に入力レジスタを上書きします。
DAC レジスタを更新
このコマンドは、書き込み動作終了時に入力レジスタの内容を
DAC レジスタへ転送し、これにより VOUT ピン電圧が更新されま
す。このシリアル書込みに含まれるデータは無視されます。
この動作は、ソフトウェア LDACと同じです。
消費電力を削減するため、デバイスをパワーダウン・モードにす
る場合、内蔵リファレンスをディスエーブルすることが推奨され
ます。
表 13.リファレンス・ビット
REF
Reference Function
0
1
Reference enabled (default)
Reference disabled
DAC レジスタの書込み
このコマンドは、書込み動作の完了時に DAC 出力を更新します。
入力レジスタは、DAC レジスタ値で自動的に更新されます。
コントロール・レジスタへの書込み
コントロール・レジスタは、パワーダウン機能とゲイン機能を設
定するときに使います。また、内蔵リファレンス電圧のイネーブ
ル/ディスエーブルとソフトウェア・リセットの実行にも使います。
コントロール・レジスタの機能については、表 11 を参照してくだ
さい。
PD0 ビットと PD1 ビット
AD5693R/AD5692R/AD5691R/AD5693 には、コントロール・レジ
スタへの書込みによりアクセスされる 2 つの動作モードがあります。
通常モードでは、出力バッファは直接 VOUT ピンへ接続されます。
パワーダウン・モードでは、出力バッファは内部でディスエーブ
ルされ、VOUT ピンの出力インピーダンスは既知の値を選択するこ
とができます(表 14 参照)。
表 14.動作モード
表 11.コントロール・レジスタ・ビット
D15
D14
D13
D12
D11
Reset
PD1
PD0
REF
Gain
ゲイン・ビット
ゲイン・ビットは出力アンプのゲインを選択します。表 12 に、出
力電圧範囲と対応するゲイン・ビットの状態を示します。
Operating Mode
PD1
PD0
Normal Mode
Power-Down Modes
1 kΩ Output Impedance
100 kΩ Output Impedance
Three-State Output Impedance
0
0
0
1
1
1
0
1
表 12.ゲイン・ビット
Gain
Output Voltage Range
0
1
0 V to VREF (default)
0 V to 2 × VREF
Rev. A
－ 19/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
パワーダウン・モードでは、このデバイスは出力バッファをディ
スエーブルしますが、内蔵リファレンス電圧はディスエーブルし
ません。最大の消費電力削減を実現するためには、内蔵リファレ
ンスをディスエーブルすることが推奨されます。
リセット・ビット
AD5693R/AD5692R/AD5691R/AD5693 のコントロール・レジスタ
にはソフトウェア・リセット・ビットがあります。このビットは、
DAC をゼロ・スケールへリセットし、入力レジスタ、DAC レジ
スタ、コントロール・レジスタをそれぞれのデフォルト値へリセ
ットします。コントロール・レジスタの RESET ビットに 1 を設定
すると、ソフトウェア・リセットが開始されます。ソフトウェ
ア・リセットが完了すると、リセット・ビットは自動的に 0 にク
リアされます。
内蔵リファレンス電圧と出力バッファをディスエーブルすると、
電源電流は 5 V で 2 μA まで削減されます。
出力ステージを図 47 に示します。
AMPLIFIER
VOUT
POWER-DOWN
CIRCUITRY
RESISTOR
NETWORK
読出し動作
AD5693R/ AD5692R/AD5691R/AD5693 DAC の入力レジスタからリ
ードバックを行うときは、まず読み出しのアドレス・バイト
(R/W = 1)を送信します。その後、DAC は SDA をロー・レベルに
して、データ送信の準備ができたことを通知します。そこで、入
力レジスタ値を含む 2 バイトのデータが DAC から読出されます
(図 48 参照)。マスターからの NACK 条件の後ろに STOP 条件が続
いて、読出しシーケンスが完了します。
12077-048
DAC
図 47.パワーダウン時の出力ステージ
パワーダウン・モードになると、出力アンプはシャットダウンし
ますが、内蔵リファレンス電圧がパワーダウンされないかぎり(コ
ントロール・レジスタのビット DB12 を使用)、バイアス・ジェネ
レータ、リファレンス、抵抗ストリングは動作状態を続けます。
電源電流は、最小 5 V で 2 μA に減少します。DAC レジスタ値は
パワーダウン・モードで影響を受けないため、DAC レジスタの更
新を続けることができます。パワーダウンから抜け出すために要
する時間は、VDD = 5 V で 4 µs (typ)です。また、リファレンスがデ
ィスエーブルされている場合は 600 µs です。
1
9
1
9
SCL
1
SDA
0
0
1
1
A0
START BY
MASTER
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
ACK BY
AD5693R/AD5692R/AD5691R/AD5693
FRAME 1
SLAVE ADDRESS
DB1
DB0
ACK BY
AD5693R/AD5692R/AD5691R/AD5693
FRAME 2
COMMAND BYTE
1
9
SCL
(CONTINUED)
DB7
DB6
DB5
DB4
DB3
DB2
FRAME 3
DATA HIGH BYTE
DB1
DB0
NACK BY STOP BY
MASTER MASTER
図 48.I2C の読出し動作
Rev. A
－ 20/23 －
12077-049
SDA
(CONTINUED)
AD5693R/AD5692R/AD5691R/AD5693
データシート
パワーアップ・シーケンス
DAC のロード(ハードウェアLDACピン)
AD5693R/AD5692R/AD5691R/AD5693 の DAC は、入力レジスタと
DAC レジスタから構成されるダブル・バッファ化されたインター
フェースを内蔵しています。 LDAC ピンにより、データは入力レ
ジスタから DAC レジスタへ転送され、出力が更新されます。
同期 DAC 更新
入力レジスタの書込み中 LDAC ピンをロー・レベルに維持すると、
ACK ビットの前の最後の SCL 立下がりエッジで DAC レジスタ、
入力レジスタ、出力が更新されます(図 4 参照)。
非同期 DAC 更新
LDAC がハイ・レベルの間に、データはデバイスへ送信されます。
ストップ条件が発生した後に LDAC をロー・レベルにすると、
DAC 出力が更新されます。出力 DAC は、LDAC ピンの立下がり
エッジで更新されます。デバイスのアクセス中に LDAC にパルス
が入力されても、このパルスは無視されます。
ハードウェアRESET
RESET はアクティブ・ロー信号で、DAC 出力をゼロ・スケール
へリセットし、入力レジスタ、DAC レジスタ、コントロール・レ
ジスタにそれぞれのデフォルト値を設定します。動作を完了する
ためには、RESETを 75 ns 間ロー・レベルに維持する必要がありま
す。RESET信号がハイ・レベルに戻っても、新しい値が設定される
まで出力はゼロ・スケールを維持します。RESETエラー! ブックマ
ークが定義されていません。 ピンがロー・レベルの間、
AD5693R/AD5692R/AD5691R/ AD5693 は新しいコマンドを無視し
ます。パワーアップ時に RESET をロー・レベルに維持する
と、RESET ピンが解除されるまで、内蔵リファレンス電圧が正し
く初期化されません。
熱ヒステリシス
熱ヒステリシスは、周囲温度→低温→高温→周囲温度で温度変化
させた場合にリファレンス電圧に発生する電圧差です。
熱ヒステリシス・データを図 49 に示します。このデータは、周囲
温度→−40°C→+105°C→周囲温度で温度変化させて測定したもの
です。VREF の変化分を 2 つの周囲温度の間で測定し、結果を図 49
の実線で示します。同じ温度変化と測定を直ちに繰り返し、その
結果を図 49 に点線で示します。
ダイオードがデジタル・ピンとアナログ・ピンでの電圧コンプラ
イアンスを制限しているため、VDD、VOUT、VLOGIC の各電圧 を加え
る前に GND を接続することが重要です。そうしないと、ダイオ
ードが順方向バイアスされて、意図せずに VDD に電源が接続され
てしまいます。最適なパワーアップ・シーケンスは、GND、VDD、
VLOGIC 、VREF （外部電源の場合）続いてデジタル入力の順序です。
レイアウトのガイドライン
高精度が重要となる回路では、電源とグラウンド・リターンのレ
イアウトを注意深く行うことが、定格性能の保証に役立ちます。
ADC を 実 装 す る プ リ ン ト 回 路 ボ ー ド (PCB) は 、 AD5693R/
AD5692R/AD5691R/AD5693 をアナログ・プレーン上に配置するよ
うにデザインする必要があります。
AD5693R/AD5692R/AD5691R/AD5693 に対しては、10 µF と 0.1 µF
の並列接続により十分な電源バイパスをパッケージのできるだけ
近くに、理想的にはデバイスに直接に、接続する必要があります。
10μF コンデンサはタンタルのビーズ型を使います。0.1μF のコン
デンサは、高周波でグラウンドに対する低インピーダンス・パス
を提供する一般的なセラミック型のような実効直列抵抗(ESR)が
小さく、かつ実効直列インダクタンス(ESI)が小さいものを使って、
内部ロジックのスイッチングに起因する過渡電流を処理する必要
があります。
1 枚のボード上に多くのデバイスを実装するシステムでは、放熱
を容易にするヒート・シンク能力を設けることが有効な場合があ
ります。
AD5693R/AD5692R/AD5691R/AD5693 の LFCSP パッケージの底に
は、エクスポーズド・パッド（金属面パッド）が設けてあります。
このパッドをデバイスの GND へ接続してください。最適性能を
得るためには、マザーボードのデザインに特別な注意を払って、
パッケージを実装してください。熱的性能、電気的性能、ボー
ド・レベルの性能を強化するため、パッケージ底面のエクスポー
ズド・パッドは対応する PCB のサーマル・ランド・パッドにハン
ダ付けしてください。PCB ランド・パッド領域にサーマル・ビア
を配置するようにデザインしてさらに熱放散を強化してください。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 50 参照)。
6
AD5693R/
AD5692R/
AD5691R/
AD5693
FIRST TEMPERATURE SWEEP
SUBSEQUENT SWEEPS
GND
PLANE
4
3
BOARD
2
図 50.パッドとボードの接続
0
–100
–80
–60
–40
–20
0
DISTORTION (ppm)
20
40
60
12077-051
1
図 49.熱ヒステリシス
Rev. A
－ 21/23 －
12077-052
NUMBER OF HITS
5
AD5693R/AD5692R/AD5691R/AD5693
データシート
外形寸法
1.70
1.60
1.50
2.10
2.00 SQ
1.90
0.50 BSC
8
5
PIN 1 INDEX
AREA
0.15 REF
1.10
1.00
0.90
EXPOSED
PAD
0.425
0.350
0.275
BOTTOM VIEW
0.05 MAX
0.02 NOM
0.30
0.25
0.20
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
01-14-2013-C
0.60
0.55
0.50
SEATING
PLANE
PIN 1
INDICATOR
(R 0.15)
1
4
TOP VIEW
0.20 REF
図 51.8 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_UD]
2.00 × 2.00 mm ボディ、極薄、デュアル・リード
(CP-8-10)
寸法: mm
3.10
3.00
2.90
10
3.10
3.00
2.90
1
5.15
4.90
4.65
6
5
PIN 1
IDENTIFIER
0.50 BSC
0.95
0.85
0.75
15° MAX
1.10 MAX
0.30
0.15
6°
0°
0.23
0.13
COMPLIANT TO JEDEC STANDARDS MO-187-BA
0.70
0.55
0.40
091709-A
0.15
0.05
COPLANARITY
0.10
図 52.10 ピン・ミニ・スモール・アウトライン・パッケージ[MSOP]
(RM-10)
寸法: mm
Rev. A
－ 22/23 －
AD5693R/AD5692R/AD5691R/AD5693
データシート
オーダー・ガイド
Pinout
Temperature
Range
Performance
Package
Description
Package
Option
Branding
LDAC
−40°C to +105°C
A-Grade
8-Lead LFCSP_UD
CP-8-10
AB
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
A-Grade
A-Grade
B-Grade
B-Grade
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
10-Lead MSOP
RM-10
RM-10
RM-10
RM-10
DJU
DJU
DJV
DJV
−40°C to +105°C
B-Grade
8-Lead LFCSP_UD
CP-8-10
AA
Model 1
Resolution (Bits)
AD5693RACPZ-RL7
16
AD5693RARMZ
AD5693RARMZ-RL7
AD5693RBRMZ
AD5693RBRMZ-RL7
16
16
16
16
AD5693BCPZ-RL7
16
LDAC
AD5692RACPZ-RL7
14
LDAC
−40°C to +105°C
A-Grade
8-Lead LFCSP_UD
CP-8-10
4M
AD5691RACPZ-1RL7
AD5691RBCPZ-RL7
12
12
VLOGIC
LDAC
−40°C to +105°C
−40°C to +105°C
A-Grade
B-Grade
8-Lead LFCSP_UD
8-Lead LFCSP_UD
CP-8-10
CP-8-10
5W
6M
AD5691RBRMZ
AD5691RBRMZ-RL7
12
12
−40°C to +105°C
−40°C to +105°C
B-Grade
B-Grade
10-Lead MSOP
10-Lead MSOP
RM-10
RM-10
DK2
DK2
EVAL-AD5693RSDZ
1
Evaluation Board
Z = RoHS 準拠製品。
I2C は、Philips Semiconductors 社(現在の NXP Semiconductors 社)が制定した通信プロトコルです。
Rev. A
－ 23/23 －