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I2Cインターフェース付きの
16/12ビット・クワッド nanoDAC+
AD5696/AD5694
データシート
機能ブロック図
特長
高い相対精度(INL): 16 ビットで最大±2 LSB
小型パッケージ: 3 mm × 3 mm の 16 ピン LFCSP
総合未調整誤差(TUE): FSR の最大±0.1%
VDD
GND
VREF
AD5696/AD5694
VLOGIC
INPUT
REGISTER
DAC
REGISTER
STRING
DAC A
SCL
VOUTA
BUFFER
INTERFACE LOGIC
SDA
A1
A0
INPUT
REGISTER
DAC
REGISTER
STRING
DAC B
VOUTB
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC C
VOUTC
BUFFER
INPUT
REGISTER
DAC
REGISTER
STRING
DAC D
VOUTD
BUFFER
LDAC RESET
POWER-ON
RESET
GAIN =
×1/×2
RSTSEL
GAIN
POWERDOWN
LOGIC
図 1.
アプリケーション
ゲインとオフセットのデジタル調整
プログラマブルな減衰器
プロセス制御(PLC I/O カード)
工業用オートメーション
データ･アクイジション･システム
表 1.クワッド nanoDAC+デバイス
概要
nanoDAC+™ファミリーに属する AD5696/AD5694 は、低消費電
力 16/12 ビットのバッファ付き電圧出力クワッド DAC です。こ
れらのデバイスは、2.5 V (ゲイン= 1)または 5 V (ゲイン= 2)のフ
ルスケール出力を選択するゲイン選択ピンを内蔵しています。
デバイスは 2.7 V～5.5 V の単電源で動作し、デザインにより単
調性が保証され、ゲイン誤差は 0.1% FSR 以下でオフセット誤差
性能は 1.5 mV です。これらのデバイスは、3 mm × 3 mm LFCSP
パッケージまたは TSSOP パッケージを採用しています。
Interface
SPI
Reference
Internal
External
16-Bit
AD5686R
AD5686
14-Bit
AD5685R
12-Bit
AD5684R
AD5684
I2C
Internal
External
AD5696R
AD5696
AD5695R
AD5694R
AD5694
製品のハイライト
また、AD5696/AD5694 はパワーオン・リセット回路と RSTSEL
ピンも内蔵しています。この RSTSEL ピンを使うと、DAC 出力
がゼロスケールまたはミッドスケールでパワーアップし、有効
な書込みが行われるまでその状態を維持させることができます。
各デバイスは、チャンネルごとのパワーダウン機能を内蔵して
います。この機能はパワーダウン・モードのデバイス消費電流
を 3 V で 4 µA へ削減します。
1.
AD5696/AD5694 は、最大 400 kHz のクロック・レートで動作す
る多機能な 2 線式シリアル・インターフェースを採用し、1.8
V/3 V/5 V ロジック用の VLOGIC ピンを内蔵しています。
3.
Rev. 0
2.
高い相対精度(INL)。
AD5696 (16 ビット): 最大±2 LSB
AD5694 (12 ビット):最大 ±1 LSB
優れた DC 性能。
総合未調整誤差: FSR の最大±0.1%
オフセット誤差: 最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
2 種類のパッケージ・オプション。
3 mm × 3 mm、16 ピン LFCSP
16 ピン TSSOP
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
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は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。
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電話 06（6350）6868
10799-001
オフセット誤差:最大±1.5 mV
ゲイン誤差: FSR の最大±0.1%
高い駆動能力: 20 mA、電源レールから 0.5 V
ユーザー設定可能なゲイン: 1 または 2 (GAIN ピン)
ゼロスケールまたはミッドスケールへのリセット(RSTSEL ピ
ン)
1.8 V ロジックに互換
400 kHz の I2C 互換シリアル・インターフェース
4 個の I2C アドレスが使用可能
低グリッチ: 0.5 nV-sec
強固な 3.5 kV HBM および 1.5 kV FICDM ESD 定格
低消費電力: 3 V 電源で 1.8 mW
電源電圧: 2.7 V～5.5 V
温度範囲: −40°C～+105°C
AD5696/AD5694
データシート
目次
特長 ....................................................................................................1
シリアル・インターフェース ................................................... 17
アプリケーション .............................................................................1
書込コマンドと更新コマンド ................................................... 18
機能ブロック図 .................................................................................1
I2C スレーブ・アドレス ............................................................ 18
概要 ....................................................................................................1
シリアル動作 .............................................................................. 18
製品のハイライト .............................................................................1
書込み動作 .................................................................................. 18
改訂履歴 ............................................................................................2
読出し動作 .................................................................................. 19
仕様 ....................................................................................................3
複数 DAC のリードバック・シーケンス ................................. 19
AC 特性 ..........................................................................................5
パワーダウン動作 ...................................................................... 20
タイミング特性 .............................................................................6
DACのロード(ハードウェアLDACピン).................................. 20
絶対最大定格.....................................................................................7
LDAC マスク・レジスタ........................................................... 21
熱抵抗 ............................................................................................7
ハードウェア・リセット・ピン(RESET) ................................. 21
ESD の注意 ....................................................................................7
リセット選択ピン(RSTSEL)...................................................... 21
ピン配置およびピン機能説明..........................................................8
アプリケーション情報 .................................................................. 22
代表的な性能特性 .............................................................................9
マイクロプロセッサ・インターフェース................................ 22
用語 ..................................................................................................14
AD5696/AD5694 と ADSP-BF531 とのインターフェース ....... 22
動作原理 ..........................................................................................16
レイアウトのガイドライン ....................................................... 22
D/A コンバータ ...........................................................................16
電流絶縁型インターフェース ................................................... 22
伝達関数.......................................................................................16
外形寸法.......................................................................................... 23
DAC アーキテクチャ ..................................................................16
オーダー・ガイド ...................................................................... 24
改訂履歴
7/12—Revision 0: Initial Version
Rev. 0
－ 2/24 －
AD5696/AD5694
データシート
仕様
特に指定がない限り、VDD = 2.7 V～5.5 V; VREF = 2.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; RL = 2 kΩ; CL = 200 pF; すべての仕様は TMIN～TMAX で規定。
表 2.
A Grade
Parameter
STATIC PERFORMANCE2
AD5696
Resolution
Relative Accuracy
B Grade
Typ
Max
Unit
Test Conditions/Comments 1
±1
±1
±2
±3
±1
Bits
LSB
LSB
LSB
Gain = 2
Gain = 1
Guaranteed monotonic by design
±0.12
0.4
+0.1
+0.01
±1
±1
1.5
±1.5
±0.1
±0.2
±0.02
±0.1
±0.25
±0.01
±0.1
Typ
Max
±2
±2
±8
±8
±1
±0.12
0.4
+0.1
+0.01
±2
±1
4
±4
±0.2
Gain Error
±0.02
Total Unadjusted Error
±0.01
Differential Nonlinearity
AD5694
Resolution
Relative Accuracy
Differential Nonlinearity
Zero-Code Error
Offset Error
Full-Scale Error
Min
16
Min
16
12
12
±1
±1
0.15
±1
±1
0.15
Bits
LSB
LSB
mV
mV
% of
FSR
% of
FSR
% of
FSR
% of
FSR
µV/°C
ppm
mV/V
±2
±2
µV
±3
±2
±3
±2
µV/mA
µV
±0.25
Offset Error Drift3
Gain Temperature Coefficient3
DC Power Supply Rejection
Ratio3
DC Crosstalk3
OUTPUT CHARACTERISTICS3
Output Voltage Range
0
0
Capacitive Load Stability
Resistive Load4
Load Regulation
Rev. 0
VREF
2 × VREF
2
10
1
REFERENCE INPUT
Reference Current
Reference Input Impedance
0
0
2
10
Short-Circuit Current5
Load Impedance at Rails6
Power-Up Time
Reference Input Range
VREF
2 × VREF
±0.2
1
V
V
nF
nF
kΩ
80
80
µV/mA
80
80
µV/mA
40
25
2.5
40
25
2.5
mA
Ω
µs
90
180
90
180
µA
µA
V
V
kΩ
kΩ
1
1
VDD
VDD/2
1
1
16
32
VDD
VDD/2
16
32
－ 3/24 －
Guaranteed monotonic by design
All 0s loaded to DAC register
All 1s loaded to DAC register
Gain = 2
Gain = 1
Of FSR/°C
DAC code = midscale; VDD =
5 V ± 10%
Due to single channel, full-scale
output change
Due to load current change
Due to power-down (per
channel)
Gain = 1
Gain = 2 (see Figure 20)
RL = ∞
RL = 1 kΩ
DAC code = midscale
5 V ± 10%; −30 mA ≤ IOUT ≤
+30 mA
3 V ± 10%; −20 mA ≤ IOUT ≤
+20 mA
See Figure 20
Coming out of power-down
mode; VDD = 5 V
VREF = VDD = 5.5 V, gain = 1
VREF = VDD = 5.5 V, gain = 2
Gain = 1
Gain = 2
Gain = 2
Gain = 1
AD5696/AD5694
データシート
A Grade
Parameter
LOGIC INPUTS3
Input Current
Input Low Voltage, VINL
Input High Voltage, VINH
Min
0.7 ×
VLOGIC
Min
Typ
Max
Unit
Test Conditions/Comments 1
±2
0.3 ×
VLOGIC
µA
V
Per pin
0.7 ×
VLOGIC
2
V
2
0.4
VLOGIC −
0.4
Floating State Output
Capacitance
POWER REQUIREMENTS
VLOGIC
ILOGIC
VDD
B Grade
Max
±2
0.3 ×
VLOGIC
Pin Capacitance
LOGIC OUTPUTS (SDA)3
Output Low Voltage, VOL
Output High Voltage, VOH
Typ
pF
0.4
VLOGIC −
0.4
4
1.8
4
5.5
3
5.5
5.5
2.7
VREF + 1.5
1.8
2.7
VREF + 1.5
V
V
pF
5.5
3
5.5
5.5
V
µA
V
V
0.7
4
6
mA
µA
µA
IDD
Normal Mode7
All Power-Down Modes8
0.59
1
0.7
4
6
0.59
1
ISINK = 3 mA
ISOURCE = 3 mA
Gain = 1
Gain = 2
VIH = VDD, VIL = GND, VDD =
2.7 V to 5.5 V
−40°C to +85°C
−40°C to +105°C
1
温度範囲は −40°C～+105°C。
2
特に指定がない限り、DC 仕様は出力無負荷でテスト。 上側デッドバンド = 10 mV で、これは VREF = VDD かつゲイン = 1 の場合、または VREF/2 = VDD かつゲイン = 2
の場合にのみ存在します。直線性は、縮小コード範囲 256～65,280 (AD5696)、12～4080 (AD5694)を使って計算。
3
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
4
チャンネル A とチャンネル B は、最大 30 mA の組み合わせ出力電流を持つことができます。 同様に、チャンネル C とチャンネル D は、ジャンクション温度 110°C
までで最大 30 mA の組み合わせ出力電流を持つことができます。
5
VDD = 5 V。このデバイスは、一時的過負荷状態でデバイスを保護することを目的とした電流制限機能を内蔵しています。 電流制限時にはジャンクション温度を超え
ることができます。 規定の最大ジャンクション温度より上での動作はデバイスの信頼性を損なう可能性があります。
6
いずれかの電源レールから負荷電流を取り出すとき、その電源レールに対する出力電圧のヘッドルームは、出力デバイスのチャンネル抵抗 25 Ω (typ)により制限され
ます。 例えば、1 mA のシンク電流の場合、最小出力電圧 = 25 Ω × 1 mA = 25 mV となります (図 20 参照)。
7
インターフェースは非アクティブ状態。 すべての DAC はアクティブ状態。 DAC 出力は無負荷。
8
すべての DAC がパワーダウン。
Rev. 0
－ 4/24 －
AD5696/AD5694
データシート
AC 特性
特に指定がない限り、VDD = 2.7 V～5.5 V; VREF = 2.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V; RL = 2 kΩ; CL = 200 pF; すべての仕様は TMIN～TMAX で規定。
表 3.
Parameter1, 2
Output Voltage Settling Time
AD5696
AD5694
Slew Rate
Digital-to-Analog Glitch Impulse
Digital Feedthrough
Multiplying Bandwidth
Digital Crosstalk
Analog Crosstalk
DAC-to-DAC Crosstalk
Total Harmonic Distortion4
Output Noise Spectral Density
Output Noise
Signal-to-Noise Ratio (SNR)
Spurious-Free Dynamic Range (SFDR)
Signal-to-Noise-and-Distortion Ratio
(SINAD)
Min
Typ
Max
Unit
5
5
0.8
0.5
0.13
500
0.1
0.2
0.3
−80
100
6
90
83
80
8
7
µs
µs
V/µs
nV-sec
nV-sec
kHz
nV-sec
nV-sec
nV-sec
dB
nV/√Hz
µV p-p
dB
dB
dB
1
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
2
用語のセクションを参照してください。
3
温度範囲 (typ)は、25°C で-40°C～+105°C です。
4
デジタル的に発生した 1 kHz の正弦波。
Rev. 0
－ 5/24 －
Test Conditions/Comments 3
¼ to ¾ scale settling to ±2 LSB
1 LSB change around major carry transition
At TA, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
DAC code = midscale, 10 kHz, gain = 2
0.1 Hz to 10 Hz
At TA, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At TA, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
At TA, BW = 20 kHz, VDD = 5 V, fOUT = 1 kHz
AD5696/AD5694
データシート
タイミング特性
特に指定がない限り、VDD = 2.7 V～5.5 V; 1.8 V ≤ VLOGIC ≤ 5.5 V;すべての仕様は TMIN～TMAX で規定。
表 4.
Parameter1, 2
t1
t2
t3
t4
t5
t63
t7
t8
t9
t104
t114, 5
t12
Min
2.5
0.6
1.3
0.6
100
0
0.6
0.6
1.3
0
20 + 0.1CB
20
t13
400
tSP6
CB5
0
Max
0.9
300
300
50
400
Unit
µs
µs
µs
µs
ns
µs
µs
µs
µs
ns
ns
ns
Description
SCL cycle time
tHIGH, SCL high time
tLOW, SCL low time
tHD,STA, start/repeated start hold time
tSU,DAT, data setup time
tHD,DAT, data hold time
tSU,STA, repeated start setup time
tSU,STO, stop condition setup time
tBUF, bus free time between a stop condition and a start condition
tR, rise time of SCL and SDA when receiving
tF, fall time of SCL and SDA when transmitting/receiving
LDAC pulse width
ns
SCL rising edge to LDAC rising edge
ns
pF
Pulse width of suppressed spike
Capacitive load for each bus line
1
図 2 参照。
2
デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。
3
SCL の立下がりエッジの不定領域を避けるため、マスター・デバイスは、SDA 信号に対して最小 300 ns のホールド・タイムを保証する必要があります(SCL 信号の
VIH min を基準として)。
4
tR と tF は、0.3 × VDD から 0.7 × VDD の間で測定。
5
CB は、1 本のバス・ラインの合計容量(pF)です。
6
SCL と SDA の入力フィルタリングにより、ノイズ・スパイクを 50 ns 以下に抑圧。
タイミング図
START
CONDITION
REPEATED START
CONDITION
STOP
CONDITION
SDA
t9
t10
t11
t4
t3
SCL
t4
t2
t6
t1
t5
t7
t8
t12
t13
LDAC1
t12
LDAC2
10799-002
NOTES
1ASYNCHRONOUS
2SYNCHRONOUS
LDAC UPDATE MODE.
LDAC UPDATE MODE.
図 2.2 線式シリアル・インターフェースのタイミング図
Rev. 0
－ 6/24 －
AD5696/AD5694
データシート
絶対最大定格
特に指定のない限り、TA = 25 °C。
熱抵抗
表 5.
Parameter
VDD to GND
VLOGIC to GND
VOUT to GND
VREF to GND
Digital Input Voltage to GND1
SDA and SCL to GND
Operating Temperature Range
Storage Temperature Range
Junction Temperature
Reflow Soldering Peak Temperature, Pb
Free (J-STD-020)
ESD
Human Body Model (HBM)
Field-Induced Charged Device Model
(FICDM)
1
θJA はワーストケース条件で規定。すなわち表面実装パッケージ
の場合、デバイスを回路ボードにハンダ付けした状態で規定。
この値は、JEDEC 標準 4 層ボードを使用して自然空冷で測定し
ています。LFCSP パッケージの場合、エクスポーズド・パッド
は GND へ接続する必要があります。
Rating
−0.3 V to +7 V
−0.3 V to +7 V
−0.3 V to VDD + 0.3 V
−0.3 V to VDD + 0.3 V
−0.3 V to VLOGIC + 0.3 V
−0.3 V to +7 V
−40°C to +105°C
−65°C to +150°C
125°C
260°C
表 6.熱抵抗
Unit
°C/W
°C/W
ESD の注意
3.5 kV
1.5 kV
SDA と SCL は除きます。
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
Rev. 0
θJA
70
112.6
Package Type
16-Lead LFCSP
16-Lead TSSOP
－ 7/24 －
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
AD5696/AD5694
データシート
ピン配置およびピン機能説明
VOUTA 1
12 A1
GND 2
11 SCL
VOUTB
2
VOUTA
3
RESET
14
A1
SCL
A0
VOUTC 6
11
VLOGIC
7
10
GAIN
SDA 8
9
LDAC
VOUTD
GAIN 8
LDAC 7
SDA 6
VOUTD 5
15
12
VDD 5
9 VLOGIC
VOUTC 4
AD5696/
AD5694
13
GND 4
10 A0
VDD 3
16 RSTSEL
VREF 1
TOP VIEW
(Not to Scale)
10799-007
13 RESET
14 RSTSEL
16 VOUTB
15 VREF
AD5696/AD5694
NOTES
1. THE EXPOSED PAD MUST BE TIED TO GND.
10799-006
TOP VIEW
(Not to Scale)
図 4.16 ピン TSSOP のピン配置
図 3.16 ピン LFCSP のピン配置
表 7.ピン機能の説明
ピン番号
LFCSP
1
TSSOP
3
記号
説明
VOUTA
DAC A からのアナログ電圧出力。出力アンプはレール to レールの動作を行います。
2
4
GND
デバイス上の全回路に対するグラウンド基準電圧ポイント。
3
5
VDD
電源入力。これらのデバイスは 2.7 V～5.5 V で動作し、電源は 10 µF のコンデンサと 0.1 µF のコンデ
ンサとの並列接続により GND へデカップリングする必要があります。
4
6
VOUTC
DAC C のアナログ出力電圧。出力アンプはレール to レール動作。
5
7
VOUTD
DAC D のアナログ電圧出力。出力アンプはレール to レールの動作。
6
8
SDA
シリアル・データ入力。このピンは、24 ビット入力シフトレジスタにデータを入出力する SCL ライ
ンと組み合わせて使います。SDA は双方向のオープン・ドレイン・データラインであるため、外付け
抵抗で電源にプルアップする必要があります。
7
9
LDAC
LDAC は、非同期更新モードと同期更新モードの 2 つのモードで動作することができます。入力レジ
スタに新しいデータがある場合、このピンにロー・レベルのパルスを入力すると、任意またはすべて
のDACレジスタが更新されます。すべてのDAC 出力が同時に更新されます。あるいは、このピンを
ロー・レベルに固定することができます。
8
10
GAIN
ゲイン選択ピン。このピンを GND に接続すると、4 個すべての DAC 出力の振幅は 0 V～VREF になり
ます。このピンを VDD に接続すると、4 個すべての DAC 出力の振幅は 0 V～2 × VREF になります。
9
11
VLOGIC
デジタル電源。電圧範囲は 1.8 V～5.5 V。
10
12
A0
アドレス入力。7 ビット・スレーブ・アドレスの先頭の LSB を設定します。
11
13
SCL
シリアル・クロック・ライン。このピンは、24 ビット入力シフトレジスタにデータを入出力する
SDA ラインと組み合わせて使います。
12
14
A1
アドレス入力。7 ビット・スレーブ・アドレスの 2 番目の LSB を設定します。
13
15
RESET
非同期リセット入力。RESET入力は、立下がりエッジ検出です。RESETがロー・レベルになると、入
力レジスタとDACレジスタがRSTSELピンの状態に応じてゼロスケールまたはミッドスケールで更新さ
れます。RESETがロー・レベルのときは、すべてのLDACパルスが無視されます。
14
16
RSTSEL
パワーオン・リセット・ピン。このピンを GND に接続すると、4 個すべての DAC はゼロスケールで
パワーアップします。このピンを VDD に接続すると、4 個すべての DAC はミッドスケールでパワーア
ップします。
15
1
VREF
リファレンス電圧入力。
16
2
VOUTB
DAC B のアナログ電圧出力。出力アンプはレール to レールの動作を行います。
17
N/A
EPAD
エクスポーズド・パッド。エクスポーズド・パッドは GND に接続する必要があります。
Rev. 0
－ 8/24 －
AD5696/AD5694
データシート
10
1.0
8
0.8
6
0.6
4
0.4
2
0.2
DNL (LSB)
0
–2
–4
0
–0.2
–0.4
–6
–0.6
10000
20000
30000
40000
50000
60000
CODE
–1.0
0
625
6
6
4
4
ERROR (LSB)
8
2
0
–2
2
–6
–8
3125
3750 4096
CODE
0.8
8
0.6
6
0.4
4
ERROR (LSB)
10
0
–0.2
2
110
DNL
–2
–4
–0.6
–6
50000
60000
INL
0
–0.4
–8 VDD = 5V
TA = 25°C
–10
0.5
1.0
0
10799-121
DNL (LSB)
60
図 9.INL 誤差と DNL 誤差の温度特性
0.2
1.5
2.0
2.5
3.0
3.5
4.0
4.5
VREF (V)
図 10.VREF 対 INL 誤差および DNL 誤差
図 7.AD5696 DNL
Rev. 0
10
TEMPERATURE (°C)
1.0
40000
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
–40
図 6.AD5694 INL
CODE
INL
DNL
–4
30000
3750 4096
–2
–6
V = 5V
–0.8 DD
TA = 25°C
REFERENCE = 2.5V
–1.0
0
10000
20000
3125
0
–4
10799-120
INL (LSB)
10
8
2500
2500
図 8.AD5694 DNL
10
1875
1875
CODE
図 5.AD5696 INL
V = 5V
–8 DD
TA = 25°C
REFERENCE = 2.5V
–10
0
625
1250
1250
10799-124
0
10799-118
–10
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–0.8
10799-123
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–8
－ 9/24 －
5.0
10799-125
INL (LSB)
代表的な性能特性
AD5696/AD5694
10
0.10
8
0.08
6
0.06
4
0.04
ERROR (% of FSR)
2
INL
0
DNL
–2
–4
–6
GAIN ERROR
0
FULL-SCALE ERROR
–0.02
–0.04
–0.06
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
–10
2.7
3.2
3.7
4.2
4.7
10799-126
–8
0.02
5.2
SUPPLY VOLTAGE (V)
4.2
4.7
10799-129
ERROR (LSB)
データシート
5.2
SUPPLY VOLTAGE (V)
図 11.電源電圧対 INL 誤差および DNL 誤差
図 14.電源電圧対ゲイン誤差およびフルスケール誤差
0.10
1.5
0.08
1.0
0.04
0.5
FULL-SCALE ERROR
0.02
0
ERROR (mV)
ERROR (% of FSR)
0.06
GAIN ERROR
–0.02
ZERO-CODE ERROR
0
OFFSET ERROR
–0.5
–0.04
–0.06
40
60
80
100
120
TEMPERATURE (°C)
–1.5
2.7
0.8
0.6
ZERO-CODE ERROR
0.2
20
40
60
80
100
120
TEMPERATURE (°C)
10799-128
OFFSET ERROR
5.2
VDD = 5V
0.09 TA = 25°C
REFERENCE = 2.5V
0.08
0.07
0.06
0.05
0.04
0.03
0.02
0.01
0
–40
–20
0
20
40
60
TEMPERATURE (°C)
図 13.ゼロ・コード誤差とオフセット誤差の温度特性
Rev. 0
4.7
図 16.TUE の温度特性
－ 10/24 －
80
100
120
10799-131
TOTAL UNADJUSTED ERROR (% of FSR)
ERROR (mV)
1.0
0
4.2
0.10
1.2
–20
3.7
図 15.電源電圧対ゼロ・コード誤差およびオフセット誤差
VDD = 5V
1.4 T = 25°C
A
REFERENCE = 2.5V
0
–40
3.2
SUPPLY VOLTAGE (V)
図 12.ゲイン誤差とフルスケール誤差の温度特性
0.4
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
10799-130
–1.0
10799-127
VDD = 5V
–0.08 T = 25°C
A
REFERENCE = 2.5V
–0.10
–40
–20
0
20
AD5696/AD5694
0.10
1.0
0.08
0.8
0.06
0.6
0.04
0.4
0.02
0.2
ΔVOUT (V)
SINKING, 2.7V
0
–0.02
–0.2
–0.4
–0.06
–0.6
SOURCING, 5V
SOURCING, 2.7V
V = 5V
–0.08 T DD= 25°C
A
REFERENCE = 2.5V
–0.10
2.7
3.2
3.7
4.2
4.7
5.2
–1.0
0
5
10
15
20
25
30
LOAD CURRENT (mA)
図 17.電源電圧対 TUE、ゲイン = 1
10799-200
–0.8
SUPPLY VOLTAGE (V)
図 20.負荷電流対ヘッドルーム／フットルーム
7
0
VDD = 5V
6 TA = 25°C
REFERENCE = 2.5V
GAIN = 2
5
–0.01
–0.02
–0.03
0xFFFF
4
0xC000
VOUT (V)
–0.04
–0.05
–0.06
3
0x8000
2
0x4000
1
–0.07
0x0000
0
–0.08
–1
30000
40000
50000
60000 65535
–2
–0.06
CODE
–0.02
0
0.02
0.04
0.06
LOAD CURRENT (A)
図 18.コード対 TUE、AD5696
25
–0.04
10799-138
VDD = 5V
–0.09 T = 25°C
A
REFERENCE = 2.5V
–0.10
0
10000
20000
10799-133
TOTAL UNADJUSTED ERROR (% of FSR)
SINKING, 5V
0
–0.04
10799-132
TOTAL UNADJUSTED ERROR (% of FSR)
データシート
図 21.5 V でのソース能力とシンク能力
5
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
VDD = 3V
TA = 25°C
4 REFERENCE = 2.5V
GAIN = 1
20
0xFFFF
3
VOUT (V)
HITS
0xC000
15
10
2
0x8000
1
0x4000
0
0x0000
5
540
560
580
600
620
IDD (mA)
640
–2
–0.06
10799-135
0
–0.02
0
0.02
0.04
LOAD CURRENT (A)
図 19. IDD のヒストグラム、5 V
Rev. 0
–0.04
図 22. 3 V でのソース能力とシンク能力
－ 11/24 －
0.06
10799-139
–1
AD5696/AD5694
データシート
3
1.4
VOUTA
VOUTB
VOUTC
VOUTD
1.2
2
VOUT (V)
CURRENT (mA)
1.0
GAIN = 2
0.8
FULL-SCALE
0.6
GAIN = 1
1
0.4
0.2
60
110
0
–5
TEMPERATURE (°C)
5
10
TIME (µs)
図 23.電源電流の温度特性
図 26.パワーダウン終了時のミドスケール出力
4.0
3.5
0
10799-143
10
10799-140
0
–40
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
2.5008
VOUTA
VOUTB
VOUTC
VOUTD
3.0
2.5003
2.0
1.5
1.0
160
320
2.4988
0
10
VOUTB
VOUTC
VOUTD
3
0.02
2
0.01
1
VDD (V)
0.03
VOUT AC-COUPLED (V)
0.002
4
0
0
5
10
TIME (µs)
–1
15
0.001
0
–0.001
0
TA = 25°C
REFERENCE = 2.5V
–0.002
0
5
10
15
20
TIME (µs)
図 25.0 V へのパワーオン・リセット
Rev. 0
12
0.003
10799-142
VOUT (V)
8
5
0.04
–5
6
図 27.デジタルからアナログへのグリッチ・インパルス
6
VOUTA
VOUTB
VOUTC
VOUTD
VDD
4
TIME (µs)
図 24.セトリング・タイム
0.06
2
図 28.アナログ・クロストーク、VOUTA
－ 12/24 －
25
10799-145
80
10799-141
40
TIME (µs)
–0.01
–10
CHANNEL B
TA = 25°C
VDD = 5.25V
REFERENCE = 2.5V
CODE = 0x7FFF TO 0x8000
ENERGY = 0.227206nV-sec
2.4993
VDD = 5V
0.5 TA = 25°C
REFERENCE = 2.5V
¼ TO ¾ SCALE
0
10
20
0.05
2.4998
10799-144
VOUT (V)
VOUT (V)
2.5
AD5696/AD5694
データシート
4.0
T
0nF
0.1nF
0.22nF
4.7nF
10nF
3.9
3.8
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
VOUT (V)
3.7
1
3.6
3.5
3.4
3.3
3.2
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
A CH1
802mV
1.605
1.610
1.615
1.620
1.625
1.630
図 31.容量負荷対セトリング・タイム
0
VDD = 5V
TA = 25°C
REFERENCE = 2.5V
0
1.600
TIME (ms)
図 29.0.1 Hz～10 Hz での出力ノイズ・プロット
20
1.595
10799-150
M1.0s
3.0
1.590
10799-146
CH1 10µV
3.1
–10
–20
BANDWIDTH (dB)
THD (dBV)
–40
–60
–80
–100
–120
–20
–30
–40
–140
0
2000 4000 6000 8000 10000 12000 14000 16000 18000 20000
FREQUENCY (Hz)
–60
10k
10799-149
–180
100k
1M
FREQUENCY (Hz)
図 30.総合高調波歪み、1 kHz
Rev. 0
VDD = 5V
TA = 25°C
REFERENCE = 2.5V, ±0.1V p-p
図 32.乗算帯域幅
－ 13/24 －
10M
10799-151
–50
–160
AD5696/AD5694
データシート
用語
相対精度または積分非直線性(INL)
出力電圧セトリング・タイム
相対精度すなわち積分非直線性は、DAC 伝達関数の上下両端を
結ぶ直線からの最大乖離(LSB 数で表示)を表します。図 5 、図 6
に、コード対 INL (typ)を示します。
1/4 フルスケールから 3/4 フルスケールへの入力変化に対して、
DAC 出力が規定のレベルまでに安定するために要する時間を表
します。
微分非直線性(DNL)
デジタルからアナログへのグリッチ・インパルス
微分非直線性(DNL)は、隣接する 2 つのコードの間における測
定された変化と理論的な 1 LSB 変化との差をいいます。最大±1
LSB の微分非直線性の規定により、単調性が保証されます。
AD5696/AD5694 はデザインにより単調性を保証しています。図
7 と図 8 に、コード対 DNL (typ)を示します。
デジタルからアナログへのグリッチ・インパルスは、DAC レジ
スタ内の入力コードが変化したときに、アナログ出力に混入す
るインパルスを表します。通常、nV-sec で表すグリッチの面積
として規定され、主要なキャリ変化時に(0x7FFF から 0x8000)、
デジタル入力コードが 1 LSB だけ変化したときに測定されます
(図 27 参照)。
ゼロ・コード誤差
デジタル・フィードスルー
ゼロ・コード誤差は、ゼロ・コード(0x0000)を DAC レジスタに
ロードしたときの出力誤差として測定されます。理論的には、
出力が 0 V である必要があります。ゼロ・コード誤差は
AD5696/AD5694 では常に正です。これは、DAC と出力アンプ
のオフセット誤差の組み合わせによって DAC 出力が 0 V より低
くなることができないためです。ゼロ・コード誤差は mV で表
します。図 13 にゼロ・コード誤差の温度特性を示します。
デジタル・フィードスルーは、DAC 出力の更新が行われていな
いときに、DAC のデジタル入力から DAC のアナログ出力に注
入されるインパルスを表します。nV-sec で規定され、データ・
バス上でのフルスケール・コード変化時、すなわち全ビット 0
から全ビット 1 への変化、またはその逆の変化のときに測定さ
れます。
フルスケール誤差
ノイズ・スペクトル密度(NSD)
フルスケール誤差は、フルスケール・コード(0xFFFF)を DAC レ
ジスタにロードしたときの出力誤差として測定されます。理論
的には出力は VDD － 1 LSB である必要があります。フルスケー
ル誤差はフルスケール範囲のパーセント値(% FSR)で表します。
図 12 にフルスケール誤差の温度特性を示します。
ノイズ・スペクトル密度は、内部で発生するランダム・ノイズ
の大きさを表します。ランダム・ノイズは、スペクトル密度
(nV/√Hz)としてキャラクタライズされます。DAC にミッドスケ
ールを入力し、出力のノイズを測定して nV/√Hz で表します。
ゲイン誤差
別の DAC 出力での変化に起因する 1 つの DAC の出力レベルで
の DC 変化。1 つのミッドスケールに維持した DAC をモニタし
ながら、別の DAC 上でのフルスケール出力変化(またはソフ
ト・パワーダウンとパワーアップ)を使って測定し、μV で表さ
れます。
ゲイン誤差は、DAC 振幅誤差の測定値です。理論 DAC 伝達特
性傾斜からの変位を表し、DAC 出力の%FSR で表示されます。
ゲイン温度係数
ゲイン温度係数は、温度変化に対するゲイン誤差の変化を表し、
FSR/°C の ppm で表されます。
オフセット誤差
オフセット誤差は、伝達関数の直線領域での VOUT (実測値)と
VOUT (理論)の差を表し、mV で表示されます。この誤差は正ま
たは負になります。
負荷電流変化に起因する DC クロストークは、1 つの DAC の負
荷電流変化がミッドスケールに設定された別の DAC へ与える影
響を表し、μV/mA で表わされます。
デジタル・クロストーク
1 の DAC の入力レジスタにおけるフルスケール・コード変化(全
ビット 0 から全ビット 1 への変化、およびその逆変化)から、ミ
ッドスケール・レベルにある別の DAC の出力に混入したグリッ
チ・インパルスを表し、nV-sec で表示します。
オフセット誤差ドリフト
オフセット誤差ドリフトは、温度変化によるオフセット誤差の
変化を表し、µV/°C で表されます。
アナログ・クロストーク
DC 電源除去比(PSRR)
DC PSRR は、電源電圧変化の DAC 出力に対する影響を表しま
す。PSRR は、DAC ミッドスケール出力での、VOUT 変化の VDD
変化に対する比です。これは mV/V で測定されます。VREF を 2.5
V に維持して、VDD を±10%変化させます。
Rev. 0
DC クロストーク
DAC の出力変化に起因して、別の DAC 出力に混入するグリッ
チ・インパルスを表し、アナログ・クロストークを測定すると
きは、入力レジスタの 1 つにフルスケール・コード変化 (全ビッ
ト 0 から全ビット 1 への変化、及びその逆 )をロードし、次にソ
フトウェア LDAC を実行し、デジタル・コードが変化しない
DAC の出力をモニタします。グリッチの面積は nV-sec で表示し
ます。
－ 14/24 －
AD5696/AD5694
データシート
DAC 間クロストーク
全高調波歪み(THD)
デジタル・コードの変化とそれに続く別の DAC のアナログ出力
変化に起因して、別の DAC 出力に混入するグリッチ・インパル
ス。書込コマンドと更新コマンドを使って、DAC の 1 つにフル
スケール・コード変化(全ビット 0 から全ビット 1 への変化、お
よびその逆変化)をロードして、この間にミッドスケールにある
別のチャンネル出力をモニタすることにより測定します。グリ
ッチのエネルギーは nV-sec で表示します。
THD は、理論正弦波と DAC を使ったために減衰したその正弦
波との差を表します。DAC に対してリファレンスとして正弦波
を使ったときに、DAC 出力に現われる高調波が THD になりま
す。dB 値で表示します。
乗算帯域幅
DAC 内のアンプは有限な帯域幅を持っています。乗算帯域幅は
これを表します。入力された基準正弦波(DAC にフルスケー
ル・コードをロード)は、出力に現われます。乗算帯域幅は、出
力振幅が入力より 3 dB 小さくなる周波数で表します。
Rev. 0
－ 15/24 －
AD5696/AD5694
データシート
動作原理
D/A コンバータ
AD5696/AD5694 は、シリアル入力の 16/12 ビット電圧出力クワ
ッド DAC で、 2.7 V～5.5 V の電源で動作します。データは、2
線式シリアル・インターフェースを使って 24 ビットのワード・
フ ォ ー マ ッ ト で AD5696/AD5694 に 書 込 ま れ ま す 。
AD5696/AD5694 は、パワーオン・リセット回路を内蔵しており、
この回路により、パワーアップ時に DAC 出力を既知出力状態に
維持することができます。これらのデバイスは、消費電流を 4
µA まで減少させるソフトウェア・パワーダウン・モードも持っ
ています。
抵抗ストリング構造を図 34 に示します。各値が R の抵抗ストリ
ングから構成されています。DAC レジスタにロードされるコー
ドにより、ストリングのどのノードから電圧を分割して出力ア
ンプへ供給するかが指定されます。スイッチの内の 1 つが閉じ
てストリングがアンプに接続されて、電圧が取り出されます。
AD5696/AD5694 は抵抗のストリングであるため、単調整が保証
されます。
VREF
R
R
伝達関数
DAC への入力コーディングは自然 2 進を使っているため、理論
出力電圧は次式で与えられます。
R
TO OUTPUT
AMPLIFIER
'
9287 = 9 5() × *DLQ  1 
2 
DAC アーキテクチャ
VREF
図 34.抵抗ストリング構造
出力アンプ
出力バッファアンプは、出力でレール to レール電圧を発生する
ことができ、0 V～VDD の出力範囲になります。実際の範囲は、
VREF の値、GAIN ピン、オフセット誤差、ゲイン誤差に依存し
ます。 GAIN ピンで出力のゲインを選択します。
RESISTOR
STRING
REF (–)
VOUTX
GAIN
(GAIN = 1 OR 2)
10799-052
GND

図 33. DAC 1 チャンネルあたりのアーキテクチャのブロック図
Rev. 0
このピンを GND に接続すると、4 個すべての出力のゲイン
は 1 になり、出力範囲は 0 V～VREF になります。
このピンを VDD に接続すると、4 個すべての出力のゲイン
は 2 になり、出力範囲は 0 V～2 × VREF になります。
出力アンプは、GND へ接続した 1 kΩ と 2 nF の並列接続負荷を
駆動することができます。スルーレートは 0.8 V/µs であり、1/4
スケールから 3/4 スケールまでのセトリング・タイムは 5 µs で
す。
REF (+)
DAC
REGISTER
R

DAC アーキテクチャは、ストリング DAC とそれに続く出力ア
ンプから構成されています。図 33 に、DAC アーキテクチャの
ブロック図を示します。
INPUT
REGISTER
R
10799-053
ここで、
VREF は、外付けリファレンスの値です。
Gain は、出力アンプのゲインで、デフォルトで 1 に設定されま
す。ゲインは、ゲイン選択ピンを使って 1 または 2 に設定する
ことができます。GAIN ピンを GND に接続すると、4 個すべて
の DAC 出力の振幅は 0 V～VREF になります。このピンを VDD に
接続すると、4 個すべての DAC 出力の振幅は 0 V～2 × VREF にな
ります。
D は DAC レジスタにロードされるバイナリ・コードの 10 進数
表示です。
12 ビット AD5694 の場合 0～4095
16 ビット AD5696 の場合 0～65,535
N は DAC の分解能(12 ビットまたは 16 ビット)です。
－ 16/24 －
AD5696/AD5694
データシート
表 8.コマンドの定義
シリアル・インターフェース
Command Bits
AD5696/AD5694 は 2 線式 I2C 互換シリアル・インターフェース
を内蔵しています(Philips Semiconductor 社の I2C-Bus Specification,
Version 2.1, January 2000 を参照してください)。図 2 に、代表的
な書込みシーケンスのタイミング図を示します。
AD5696/AD5694 は、マスター・デバイスから制御を受けるスレ
ーブ・デバイスとして I2C バスに接続することができます。
AD5696/AD5694 は、標準(100 kHz)と高速(400 kHz)のデータ転送
モードをサポートしています。10 ビット・アドレシングまたは
ジェネラル・コール・アドレシングはサポートされていません。
入力シフトレジスタ
AD5696/AD5694 の入力シフトレジスタは 24 ビット幅です。デー
タは、シリアル・クロック入力 SCL の制御のもとで 24 ビッ
ト・ワードとして MSB ファーストでデバイスに入力されます。
上位 8 ビットがコマンド・バイトです (図 35 と図 36 参照)。

C2
0
0
C1
0
0
C0
0
1
Command
No operation
Write to Input Register n (dependent
on LDAC)
0
0
1
0
0
0
0
0
1
1
1
0
0
1
0
1
Update DAC Register n with contents of
Input Register n
Write to and update DAC Channel n
Power down/power up DAC
Hardware LDAC mask register
0
0
1
1
1
X1
1
1
X1
0
1
X1
Software reset (power-on reset)
Reserved
Reserved
1
先頭の 4 ビットはコマンド・ビット(C3、C2、C1、C0)で、
デバイスの動作モードを制御します(詳細については表 8 参
照).
コマンド・バイトの最後の 4 ビットはアドレス・ビット
(DAC D、DAC C、DAC B、DAC A)で、コマンドで動作す
る DAC を指定します(表 9 参照)。
X = don’t care
表 9.アドレス・ビットと選択される DAC
Address Bits
DAC D
0
0
0
0
0
0
0
1
1
…
1
8 ビットのコマンド・バイトの後ろには、データ 2 バイトが続
き、これらがデータワードになります。AD5696 の場合、データ
ワードは 16 ビット入力コードで構成され (図 35 参照)ます。
AD5694 の場合、データワードは 12 ビット入力コードとそれに
続く 4 ビットの don’t care ビットで構成されます (図 36 参照)。
これらのデータビットは、SCL の 24 個の立下がりエッジで入力
シフトレジスタへ転送されます。
コマンドは、選択したアドレス・ビットに応じて、1 つの DAC
チャンネルに対して、任意の 2 つまたは 3 つの DAC チャンネル
に対して、または 4 つの全 DAC チャンネルに対して実行するこ
とができます(表 9 参照)。
1
C2
C1
C0
COMMAND
DAC D DAC C DAC B DAC A D15
D14
D13
DAC ADDRESS
COMMAND BYTE
D12
D11
DAC B
0
1
1
0
0
1
1
0
0
…
1
DAC A
1
0
1
0
1
0
1
0
1
…
1
Selected DAC Channels1
DAC A
DAC B
DAC A and DAC B
DAC C
DAC A and DAC C
DAC B and DAC C
DAC A, DAC B, and DAC C
DAC D
DAC A and DAC D
…
All DACs
DAC チャンネルの任意の組み合わせを、アドレス・ビットを使って選択す
ることができます。
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
C3
DAC C
0
0
0
1
1
1
1
0
0
…
1
D10
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
10799-302

C3
0
0
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10
C3
C2
C1
COMMAND
C0
DAC D DAC C DAC B DAC A D11
DAC ADDRESS
COMMAND BYTE
D10
D9
D8
D7
D6
DB9
DB8
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
D5
D4
D3
D2
D1
D0
X
X
X
X
DAC DATA
DAC DATA
DATA HIGH BYTE
DATA LOW BYTE
図 36.AD5694 入力シフトレジスタ値
Rev. 0
－ 17/24 －
10799-300
図 35.AD5696 入力シフトレジスタ値
AD5696/AD5694
データシート
書込コマンドと更新コマンド
シリアル動作
LDAC 機 能 の 詳 細 に つ い て は 、 ロ ー ド DAC ( ハ ー ド ウ ェ
ア LDAC ピン) のセクションを参照してください。
2 線式 I2C シリアル・バス・プロトコルは、次のように動作しま
す。
入力レジスタ n への書込(LDACに依存)
1.
コマンド 0001 を使うと、各DACの専用入力レジスタへ個別に書
込みを行うことができます。LDACがロー・レベルのとき、入
力レジスタはトランスペアレントになります(LDACマスク・レ
ジスタから制御されていない場合)。
2.
入力レジスタ n の値による DAC レジスタ n の更新
コマンド 0010 は、アドレス・ビットで選択した入力レジスタ値
を DAC レジスタ／出力へロードして(表 9 参照)、DAC 出力を直
接更新します。
DAC チャンネル n への書込と更新(LDACに非依存)
3.
コマンド 0011 を使うと、LDACピンの状態に無関係に、DACレ
ジスタへ書込みを行なって、DAC出力を直接更新することがで
きます。
I2C スレーブ・アドレス
4.
AD5696/AD5694 は、7 ビットの I2C スレーブ・アドレスを持っ
ています。上位 5 ビットは 00011 で、下位 2 ビット(A1 と A0)は
アドレス・ピン(A0 と A1)の状態で設定されます。A0 と A1 をハ
ード・ワイヤー接続で変更する機能を使うと、表 10 に示すよう
に、1 つのバスに AD5696/AD5694 デバイスを最大 4 個接続する
ことができます。
表 10.デバイス・アドレスの指定
A1 Pin Connection
GND
GND
VLOGIC
VLOGIC
A0 Pin Connection
GND
VLOGIC
GND
VLOGIC
A1 Bit
0
0
1
1
A0 Bit
0
1
0
1
1
マスターはスタート条件を設定してデータ転送を開始しま
す。このスタート条件は、SCL がハイ・レベルの間に SDA
ラインがハイ・レベルからロー・レベルへ変化することと
定義されます。次のバイトはアドレス・バイトで、7 ビッ
トのスレーブ・アドレスから構成されています。
送信されたアドレスに該当するスレーブ・デバイスは 9 番
目のクロック・パルスで、SDA ラインをロー・レベルにし
て応答します(これはアクノリッジ・ビットと呼ばれます)。
選択されたデバイスが入力シフトレジスタに読み書きする
データを待つ間、バス上の他の全デバイスはアイドル状態
を維持します。
データは、9 個のクロック・パルスで 8 ビットのデータと
それに続くアクノリッジ・ビットの順にシリアル・バス上
を伝送します。SDA ラインは SCL のロー・レベル区間で変
化して、SCL のハイ・レベル区間で安定に維持されている
必要があります。
全データビットの読出しまたは書込みが終了すると、スト
ップ条件が設定されます。書込みモードでは、マスターが
10 番目のクロック・パルスで SDA ラインをハイ・レベル
にプルアップして、ストップ状態を設定します。読出しモ
ードでは、マスターは 9 番目のクロック・パルスでアクノ
リッジを発行しません(SDA ラインがハイ・レベルを維持)。
この後、マスターは SDA ラインをロー・レベルにして、10
番目のクロック・パルスが再度ハイ・レベルになるときス
トップ条件を設定します。
書込み動作
AD5696/AD5694 へ書込みを行うときは、まずスタート・コマン
ドを送信し、続いてアドレス・バイト(R/W = 0)を送信します。
その後にDACはSDAをロー・レベルにして、データ受信の準備
ができたことを通知します。AD5696/AD5694 は、DAC用の 2 バ
イトのデータと種々の DAC 機能を制御するコマンド・バイト
を必要とします。このため、3 バイトのデータをDACに書込む
必要があります。すなわち、コマンド・バイト、その後ろに上
位データバイトと下位データバイトが続きます(図 37 参照)。こ
れらの全データバイトは、AD5696/AD5694 によりアクノリッジ
されます。この後に、ストップ条件が続きます。
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
DB23
R/W
DB22 DB21 DB20 DB19 DB18
DB17
ACK BY
AD5696/AD5694
START BY
MASTER
DB16
ACK BY
AD5696/AD5694
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
(CONTINUED)
DB15 DB14
DB13 DB12
DB11 DB10
FRAME 3
MOST SIGNIFICANT
DATA BYTE
DB9
DB8
DB7
DB6
ACK BY
AD5696/AD5694
図 37.I2C の書込み動作
Rev. 0
－ 18/24 －
DB5
DB4
DB3
DB2
FRAME 4
LEAST SIGNIFICANT
DATA BYTE
DB1
DB0
ACK BY
STOP BY
AD5696/AD5694 MASTER
10799-303
SDA
(CONTINUED)
AD5696/AD5694
データシート
読出し動作
複数 DAC のリードバック・シーケンス
AD5696/AD5694 からデータの読出しを行うときは、まずスター
ト・コマンドを送信し、続いてアドレス・バイト(R/W = 0)を送
信します。その後にDACはSDAをロー・レベルにして、データ
受信の準備ができたことを通知します。アドレス・バイトの後
ろには、コマンド・バイトが続く必要があります。このコマン
ド・バイトは、後続の読出しコマンドと読出し対象のポイン
タ・アドレスを指定します。これもDACからアクノリッジされ
ます。ユーザーは 1 個または複数のDAC レジスタ値をリードバ
ックする対象チャンネルを設定し、コマンド・バイトを使って
リードバック・コマンドをアクティブに設定します。
複数のAD5696/AD5694 DACから読出しを行うときは、まずアド
レス・バイト(R/W = 0)を送信します。その後、DACはSDAをロ
ー・レベルにして、データ受信の準備ができたことを通知しま
す。このアドレス・バイトの後ろにはコマンド・バイトが続く
必要があり、これに対してもDACはアクノリッジします。ユー
ザーはコマンド・バイトを使ってリードバックを開始するチャ
ンネルを選択します。
この後、マスターからスタート条件が繰り返され、アドレスが
R/W = 1 で再送されます。これはDACからアクノリッジされて、
データ送信の準備ができたことが通知されます。そこで、最初
の 2 バイトのデータが、コマンド・バイトで選択されたDAC入
力レジスタnから、MSBファーストで読出されます(図 38 参照)。
次の 2 バイトのデータが、DAC入力レジスタn + 1 から読出され、
次のバイトがDAC入力レジスタn + 2 から読出されます。DAC入
力レジスタからのデータ読出しはオートインクリメント方式で
続き、NACKの後ろにストップ条件が続くと停止します。DAC
入力レジスタDを読出すと、読出したデータの次の 2 バイトは、
DAC入力レジスタAから読出したデータになります。
この後、マスターからスタート条件が繰り返され、アドレスが
R/W = 1 で再送されます。これはDACからアクノリッジされて、
データ送信の準備ができたことが通知されます。次に、2 バイ
トのデータがDACから読出されます(図 38 参照)。マスターから
のNACK条件の後ろにSTOP条件が続いて、読出しシーケンスが
完了します。複数のDACが選択されると、チャンネル Aがデフ
ォルトでリードバックされます。
1
9
1
9
SCL
0
SDA
0
0
1
1
A1
A0
R/W
DB23
DB22
DB21
DB20
DB19
DB18
DB17
ACK BY
AD5696/AD5694
START BY
MASTER
DB16
ACK BY
AD5696/AD5694
FRAME 1
SLAVE ADDRESS
FRAME 2
COMMAND BYTE
1
9
1
9
SCL
0
SDA
0
0
REPEATED START BY
MASTER
1
1
A1
A0
R/W
DB15
DB14
ACK BY
AD5696/AD5694
FRAME 3
SLAVE ADDRESS
1
9
DB13
DB12
DB11
DB10
DB9
DB8
ACK BY
MASTER
FRAME 4
MOST SIGNIFICANT
DATA BYTE n
1
9
SCL
(CONTINUED)
DB7
DB6
DB5
DB4
DB3
DB2
FRAME 5
LEAST SIGNIFICANT
DATA BYTE n
DB1
DB0
DB15
DB14 DB13 DB12
ACK BY
MASTER
図 38.I2C の読出し動作
Rev. 0
－ 19/24 －
DB11 DB10
FRAME 6
MOST SIGNIFICANT
DATA BYTE n + 1
DB9
DB8
NACK BY
MASTER
STOP BY
MASTER
10799-304
SDA
(CONTINUED)
AD5696/AD5694
データシート
パワーダウン動作
AMPLIFIER
VOUTX
POWER-DOWN
CIRCUITRY
RESISTOR
NETWORK
10799-058
DAC
コマンド 0100 は、パワーダウン機能に割り当てられています。
AD5696/AD5694 には 3 種類のパワーダウン・モードがあります
(表 11 参照)。これらのパワーダウン・モードは、入力シフトレ
ジスタのビット DB7～ビット DB0 を設定することにより、ソフ
トウェアから設定することができます。各 DAC チャンネルに対
応した 2 ビットがあります。表 11 に、2 ビットの状態とデバイス
の動作モードとの対応を示します。
図 39.パワーダウン時の出力ステージ
表 11.動作モード
PDx1
0
PDx0
0
0
1
1
1
0
1
入力シフトレジスタの対応するビットをセットすることにより、
任意またはすべての DAC (DAC A～DAC D)を選択したモードで
パワーダウンさせることができます。パワーダウン／パワーア
ップ動作時の入力シフトレジスタ値については表 12 を参照して
ください。
入力シフトレジスタの PDx1 と PDx0 の両ビット(x は選択した
DAC)を 0 に設定すると、デバイスは 5 V で 0.59 mA の消費電流
でノーマル動作します。PDx1 ビット、PDx0 ビット、または
PDx1 と PDx0 の両ビットが 1 に設定されると、デバイスはパワ
ーダウン・モードになります。パワーダウン・モードでは、電
源電流は 5 V で 4 μA に減少します。
パワーダウン・モードのときは、バイアス・ジェネレータ、出
力アンプ、抵抗ストリング、およびその他の関係するリニア回
路はシャットダウンされます。ただし、DAC レジスタ値はパワ
ーダウン・モードで影響を受けないため、デバイスのパワーダ
ウン・モード中でも DAC レジスタを更新することができます。
パワーダウンから抜け出すために要する時間は、VDD = 5 V で 2.5
µs (typ)です。
DAC のロード(ハードウェアLDACピン)
AD5696/AD5694 のDACは、入力レジスタとDACレジスタの 2 つ
のレジスタ・バンクで構成されているダブルバッファ化された
インターフェースを内蔵しています。入力レジスタの任意の組
み合わせへ書込みを行うことができます (表 9 参照)。DACレジ
スタの更新は、LDACピンから制御されます。
OUTPUT
AMPLIFIER
パワーダウン・モードでは、出力ステージが内部的にアンプ出
力から切り離されて既知の値を持つ抵抗回路に接続されます。
この方法には、パワーダウン・モードでデバイスの出力インピ
ーダンスが既知になるという利点があります。
VREF
12-/16-BIT
DAC
LDAC
DAC
REGISTER
表 11 に 3 種類のパワーダウン・オプションを示します。すなわ
ち、出力が内部で 1 kΩ または 100 kΩ 抵抗を介して GND に接続
されるか、あるいはオープン(スリー・ステート)になります。出
力ステージを図 39 に示します。
VOUTX
INPUT
REGISTER
SCL
SDA
10799-059
Operating Mode
Normal Operation
Power-Down Modes
1 kΩ to GND
100 kΩ to GND
Three-State
INPUT SHIFT
REGISTER
図 40.1 個の DAC についての入力ロード回路の簡略化した図
表 12.パワーダウン／パワーアップ動作の 24 ビット入力シフトレジスタ値1
DB23
(MSB)
0
DB22
1
DB21
0
DB20
0
Command bits (C3 to C0)
1
DB19 to DB16
X
DB15 to
DB8
X
DB7
PDD1
Address bits
(don’t care)
Don’t
care
Power-down
select, DAC D
X = don’t care.
Rev. 0
－ 20/24 －
DB6
PDD0
DB5
PDC1
DB4
PDC0
Power-down
select, DAC C
DB3
PDB1
DB2
PDB0
Power-down
select, DAC B
DB1
PDA1
DB0
(LSB)
PDA0
Power-down
select, DAC A
AD5696/AD5694
データシート
DAC の瞬時更新(LDACをロー・レベルに維持)
DACの瞬時更新の場合、コマンド 0001 を使ってデータを入力レ
ジスタへ入力する間LDACをロー・レベルに維持します。アド
レス指定された入力レジスタとDACレジスタが 24 番目のクロッ
クで更新されて、出力が変化を開始します。
表 13.LDAC 上書きの定義
LDAC Bit
(DB3 to DB0)
0
LDAC Pin
LDAC Operation
1 or 0
Determined by the LDAC pin.
DAC の遅延更新(LDACへ立下がりパルスを入力)
DACの遅延更新の場合、コマンド 0001 を使ってデータを入力レ
ジスタへ入力する間LDACをハイ・レベルに維持します。24 番
目のクロックの後にLDACをロー・レベルにすると、すべての
DAC出力が非同期に更新されます。更新は、LDACの立下がりエ
ッジで行われます。
1
X1
DAC channels are updated. (DAC
channels see LDAC pin as 1.)
Load LDAC Register
1
X = don’t care
ハードウェア・リセット・ピン(RESET)
RESET はアクティブ・ローのリセットで、出力をゼロスケール
またはミッドスケールへクリアできるようにします。クリア・
コード値は、セレクト・ピン(RSTSEL)を使って選択することが
できます。動作を完了するためには、RESETを最小 30 ns間ロ
ー・レベルに維持する必要があります。
LDAC マスク・レジスタ
コマンド 0101 は、このソフトウェアLDAC機能に予約されてい
ます。このコマンドが実行されるとき、アドレス・ビットは無
視されます。コマンド 0101 を使ってDACへ書込を行うと、4 ビ
ット の LDAC マスク・レジスタ (DB3 ～ DB0)がロードされ ま
す。LDAC マスク・レジスタのビット DB3 はDAC Dに、ビット
DB2 はDAC Cに、ビット DB1 はDAC Bに、ビット DB0 はDAC
Aに、それぞれ対応します。
RESET信号がハイ・レベルに戻っても、新しい値が設定される
まで出力はクリア値を維持します。RESETピンがロー・レベル
の間、出力は新しい値で更新できません。
これらのデバイスには、DACをパワーオン・リセット・コード
にリセットする、ソフトウェアからのリセット機能もあります。
コマンド 0110 は、このソフトウェア・リセット機能に割り当て
られています(表 8 参照)。パワーオン・リセット時のLDACまた
はRESETの動作はすべて無視されます。
これらのビットのデフォルト値は 0、すなわちLDACピンは通常
動作になります。これらのいずれかのビットを 1 に設定すると、
ハードウェアLDACピンの状態に無関係に、このDACチャンネ
ルはLDACピンでの変化を無視します。この柔軟性は、LDACピ
ンに対応させてチャンネルを選択するアプリケーションで役立
ちます。
リセット選択ピン(RSTSEL)
AD5696/AD5694 は、パワーアップ時に出力電圧を制御するパワ
ーオン・リセット回路を内蔵しています。RSTSEL ピンを GND
へ接続すると、出力はゼロスケールでパワーアップします (こ
れは DAC リニア領域の外側であることに注意してください)。
RSTSEL ピンを VDD に接続すると、出力はミッドスケールでパ
ワーアップします。出力は RSTSEL で設定されたレベルでパワ
ーアップしてこれを維持し、有効な書込みシーケンスが実行さ
れるまでこの状態が維持されます。
このLDACマスク・レジスタを使うと、ハードウェアLDACピン
を柔軟に制御することができます(表 13 参照)。あるDACチャン
ネルに対してLDACビット(DB3～DB0)を 0 に設定することは、
このチャンネルの更新がハードウェアLDACピンから制御され
ることを意味します。
表 14.書込コマンドとLDACピンの真理値表1
Command
0001
0010
0011
Description
Write to Input Register n (dependent on LDAC)
Update DAC Register n with contents of Input Register
n
Write to and update DAC Channel n
Hardware LDAC
Pin State
VLOGIC
Input Register
Contents
Data update
DAC Register Contents
No change (no update)
GND2
Data update
Data update
VLOGIC
No change
Updated with input register
contents
GND
No change
Updated with input register
contents
VLOGIC
Data update
Data update
GND
Data update
Data update
1
ハードウェアLDACピンのハイ・レベルからロー・レベルへの変化により、常に DAC レジスタ値が、LDACマスク・レジスタでマスクされていないチャンネルの入力
レジスタ値で更新されます。
2
LDACをロー・レベルに固定すると、LDACマスク・ビットは無視されます。
Rev. 0
－ 21/24 －
AD5696/AD5694
データシート
アプリケーション情報
マイクロプロセッサ・インターフェース
マイクロプロセッサと AD5696/AD5694 とのインターフェースは、
マイクロコントローラと DSP プロセッサに対して互換性を持つ
標準プロトコルを使うシリアル・バスを使って行います。この
通信チャンネルは、クロック信号とデータ信号から構成される
2 線式インターフェースです。
熱的性能、電気的性能、ボード・レベルの性能を強化するため、
LFCSP パッケージ底面のエクスポーズド・パッドは対応する
PCB のサーマル・ランド・パッドにハンダ付けしてください。
PCB ランド・パッド領域にサーマル・ビアを配置するようにデ
ザインしてさらに熱放散を強化してください。
自然なヒート・シンク効果を提供するため、デバイス上の GND
プレーンを大きくすることができます(図 42 参照)。
AD5696/
AD5694
AD5696/AD5694 と ADSP-BF531 とのインター
フェース
AD5686/AD5684 の I2C インターフェースは、業界標準の DSP と
マイクロコントローラに容易に接続できるようにデザインされ
ています。図 41 に、AD5696/AD5694 とアナログ・デバイセズ
の Blackfin®プロセッサとの接続方法を示します。Blackfin プロ
セッサは、AD5696/AD5694 の I2C ピンへ直接接続できる I2C ポ
ートを内蔵しています。
10799-166
GND
PLANE
BOARD
AD5696/
AD5694
図 42.パッドとボードの接続
ADSP-BF531
LDAC
RESET
多くのプロセス制御アプリケーションでは、コントローラと被
制御対象のユニットとの間にアイソレーション障壁を設けて、
危険な同相モード電圧から制御回路を保護してアイソレーショ
ンすることが必要です。
図 41.AD5696/AD5694 と ADSP-BF531 とのインターフェース
レイアウトのガイドライン
高精度が重要となる回路では、電源とグラウンド・リターンの
レイアウトを注意深く行うことが、定格性能の保証に役立ちま
す。AD5696/AD5694 を実装する PCB は、AD5696/AD5694 をア
ナログ・プレーン上に配置するようにデザインする必要があり
ます。
AD5696/AD5694 に対しては、10μF と 0.1μF の並列接続により十
分な電源バイパスをパッケージのできるだけ近くに、理想的に
はデバイスに直接に、接続する必要があります。10μF コンデン
サはタンタルのビーズ型を使います。0.1μF コンデンサは、高周
波でグラウンドに対する低インピーダンス・パスを提供するセ
ラミック型のような実効直列抵抗(ESR)が小さく、かつ実効直列
インダクタンス(ESI)が小さいものを使って、内部ロジックのス
イッチングに起因する過渡電流を処理する必要があります。
アナログ・デバイセズの iCoupler®製品は、2.5 kV を超える電圧
アイソレーションを提供します。AD5696/AD5694 はシリアル・
ローディング方式を採用しているため、インターフェース・ラ
イン数が最小になっているので、絶縁インターフェース向けに
最適です。図 43 に、ADuM1400 を使用して構成した、AD5696/
AD5694 への 4 チャンネル絶縁型インターフェースを示します。
詳細については、弊社ウェブサイト「iCoupler®デジタル・アイ
ソレーション比類なき性能と集積化」をご覧ください。
CONTROLLER
SERIAL
CLOCK IN
SERIAL
DATA OUT
VOA
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
ENCODE
DECODE
VIB
VOB
VIC
RESET OUT
1 枚のボード上に多くのデバイスを実装するシステムでは、熱
放散を容易にするヒート・シンク能力を設けることが有効な場
合があります。
AD5696/AD5694 の LFCSP モデルには、デバイスの底にエクス
ポーズド・パッドが設けてあります。このパッドをデバイスの
GND へ接続してください。最適性能を得るためには、マザーボ
ードのデザインに特別な注意を払って、パッケージを実装して
ください。
Rev. 0
ADuM1400
VIA
－ 22/24 －
LOAD DAC
OUT
VOC
VID
VOD
図 43.絶縁型インターフェース
TO
SCL
TO
SDA
TO
RESET
TO
LDAC
10799-167
PF9
PF8
電流絶縁型インターフェース
SCL
SDA
10799-164
GPIO1
GPIO2
AD5696/AD5694
データシート
外形寸法
3.10
3.00 SQ
2.90
0.50
BSC
13
PIN 1
INDICATOR
16
1
12
EXPOSED
PAD
1.75
1.60 SQ
1.45
9
TOP VIEW
0.80
0.75
0.70
4
5
8
0.50
0.40
0.30
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
0.25 MIN
BOTTOM VIEW
08-16-2010-E
PIN 1
INDICATOR
0.30
0.23
0.18
COMPLIANT TO JEDEC STANDARDS MO-220-WEED-6.
図 44.16 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
3 mm x 3 mm ボディ、極薄クワッド
(CP-16-22)
寸法: mm
5.10
5.00
4.90
16
9
4.50
4.40
4.30
6.40
BSC
1
8
PIN 1
1.20
MAX
0.15
0.05
0.20
0.09
0.65
BSC
0.30
0.19
COPLANARITY
0.10
SEATING
PLANE
8°
0°
0.75
0.60
0.45
COMPLIANT TO JEDEC STANDARDS MO-153-AB
図 45.16 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP]
(RU-16)
寸法: mm
Rev. 0
－ 23/24 －
AD5696/AD5694
データシート
オーダー・ガイド
Model1
AD5696ACPZ-RL7
AD5696BCPZ-RL7
AD5696ARUZ
AD5696ARUZ-RL7
AD5696BRUZ
AD5696BRUZ-RL7
Resolution
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
16 Bits
Temperature Range
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
Accuracy
(INL)
±8 LSB
±2 LSB
±8 LSB
±8 LSB
±2 LSB
±2 LSB
Package Description
16-Lead LFCSP_WQ
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
Package
Option
CP-16-22
CP-16-22
RU-16
RU-16
RU-16
RU-16
AD5694BCPZ-RL7
AD5694ARUZ
AD5694ARUZ-RL7
AD5694BRUZ
AD5694BRUZ-RL7
12 Bits
12 Bits
12 Bits
12 Bits
12 Bits
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
−40°C to +105°C
±1 LSB
±2 LSB
±2 LSB
±1 LSB
±1 LSB
16-Lead LFCSP_WQ
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
16-Lead TSSOP
CP-16-22
RU-16
RU-16
RU-16
RU-16
EVAL-AD5696RSDZ
EVAL-AD5694RSDZ
1
AD5696 TSSOP Evaluation Board
AD5694 TSSOP Evaluation Board
Z = RoHS 準拠製品。
I2C は、Philips Semiconductors 社(現在の NXP Semiconductors 社)が制定した通信プロトコルです。
Rev. 0
－ 24/24 －
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