初版
CY7C1061G/CY7C1061GE
带纠错码 （ECC）的 16 Mbit （1 M 字 ×
16 位）静态 RAM
纠错码 （ECC）的 16 Mbit （1 M 字 × 16 位）静态 RAM
特性
■
高速
❐ tAA
■
■
通过将芯片使能输入 （CE）置为低电平，可以访问单芯片使能
的器件。通过将两个芯片使能输入 — CE1 置为低电平， CE2 置
为高电平，可以访问双芯片使能器件。
= 10 ns/15 ns
通过将写入使能输入 （WE）置为低电平，并分别在器件数据
（I/O0 到 I/O15）引脚和地址（A0 到 A19）引脚提供数据和地址，
可以执行数据写入操作。字节高电平和字节低电平使能 （BHE，
BLE）输入用于控制字节写入操作，并将相应 I/O 线上的数据写入
到指定的存储器位置内。BHE 控制 I/O8 到 I/O15 ； BLE 控制 I/O0
到 I/O7。
用于单位错误纠正的嵌入式纠错码 （ECC）
工作和待机模式的低电流
当频率为 100 MHz 时， ICC = 90 mA 典型值
❐ ISB2 = 20 mA 典型值
❐
■
工作电压范围：1.65 V 到 2.2 V，2.2 V 到 3.6 V 和 4.5 V 到 5.5 V
■
1.0 V 数据保留
■
兼容晶体管 - 晶体管逻辑 （TTL）与输入和输出
■
错误指示 （ERR）引脚用于表示单位错误的检测和纠正
■
适用于无铅的 48 引脚 TSOP I、54 引脚 TSOP II 和 48 球形焊盘
VFBGA 等封装
功能描述
CY7C1061G和CY7C1061GE是带嵌入式ECC[1]的高性能CMOS
快速静态 RAM 器件。这两种器件均支持单芯片和双芯片使能选
项以及多种引脚配置。CY7C1061GE 器件具有一个 ERR 引脚，
用于通知读周期中的单一位错误检测和纠正事件。
通过设置输出使能 （OE）输入，并提供地址线上所需的地址，
可以执行读取数据的操作。可在 I/O 线 （I/O0 到 I/O15）上读取
数据。通过设置所需的字节使能信号（BHE 或 BLE），可以执行
字节访问，即读取指定地址上高字节或低字节数据。
当取消选择器件 （单芯片使能器件中 CE 为高电平；双芯片使能
器件中 CE1 为高电平 /CE2 为低电平），或者取消置位控制信号
（OE， BLE， BHE）时，会使所有的 I/O （I/O0 到 I/O15）进入
高电阻状态。
在 CY7C1061GE 器件中，通过设置 ERR 输出 （ERR = 高电
平），可以指示访问位置上单比特错误的检测和校正。请参考第
16 页上的真值表，了解读写模式的完整说明。
逻辑框图位于第二页。
CY7C1061G 和 CY7C1061GE 器件适用于 48 引脚 TSOP I、54
引脚 TSOP II 和 48 球形焊盘 VFBGA 封装。
产品系列概述
电流消耗
产品
CY7C1061G18
CY7C1061G(E)30
特性与选项
（请参阅 “ 引脚配置 ”
一节）
单芯片或双芯片使能
范围
工业级
可选的 ERR 引脚
CY7C1061G
速率 工作电流 ICC，（mA）
VCC 范围 （V） （ns）
f = fmax
10/15
1.65 V 到 2.2 V
15
待机电流 ISB2，
（mA）
典型值 [2]
最大值
典型值 [2]
最大值
70
80
20
30
2.2 V 到 3.6 V
10
90
110
4.5 V 到 5.5 V
10
90
110
地址 MSB A19 引脚的放
置选项与赛普拉斯和其它
供应商兼容
注释：
1. 检测错误时，该器件不支持自动回写功能。
2. 典型值仅供参考，并不能保证，也未经过测试。典型值的适用条件为：VCC = 1.8 V （VCC 范围为 1.65 V 至 2.2 V）， VCC = 3 V （VCC 范围为 2.2 V 至 3.6 V）和 VCC
= 5 V （VCC 范围为 4.5 V 至 5.5 V）， TA = 25 °C。
赛普拉斯半导体公司
文档编号：001-92008 版本 *A
•
198 Champion Court
•
San Jose, CA 95134-1709
•
408-943-2600
修订日期 August 13, 2014
初版
CY7C1061G/CY7C1061GE
逻辑框图 — CY7C1061G
逻辑框图 — CY7C1061GE
文档编号：001-92008 版本 *A
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初版
CY7C1061G/CY7C1061GE
目录
引脚配置 .............................................................................. 4
最大额定值 .......................................................................... 7
工作范围 .............................................................................. 7
直流电气特性 ....................................................................... 7
电容 ..................................................................................... 8
热阻 ..................................................................................... 8
交流测试负载和波形 ............................................................ 8
数据保留特性 ....................................................................... 9
数据保留波形 ....................................................................... 9
交流开关特性 ..................................................................... 10
开关波形 ............................................................................ 11
真值表................................................................................ 16
ERR 输出 — CY7C1061GE............................................... 16
订购信息 ............................................................................ 17
订购代码定义.............................................................. 17
封装图................................................................................ 18
文档编号：001-92008 版本 *A
缩略语................................................................................ 21
文档规范 ............................................................................ 21
测量单位 ..................................................................... 21
勘误表................................................................................ 22
受影响的器件型号....................................................... 22
快速 SRAM[44] 资质状态............................................ 22
快速 SRAM[44] 勘误表汇总 ........................................ 22
交流开关特性.............................................................. 23
文档修订记录页 ................................................................. 24
销售、解决方案和法律信息 ............................................... 25
全球销售和设计支持 {................................................. 25
产品 ............................................................................ 25
PSoC® 解决方案......................................................... 25
赛普拉斯开发者社区 ................................................... 25
技术支持 ..................................................................... 25
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初版
CY7C1061G/CY7C1061GE
引脚配置
图 1. 48 球形焊盘的 VFBGA （6 × 8 × 1.0 mm）
无 ERR 的双芯片使能，地址 MSB A19 位于球形焊盘 G2，
CY7C1061G[3] 封装 / 等级 ID：BVJXI
图 2. 48 球形焊盘的 VFBGA （6 × 8 × 1.0 mm）
无 ERR 的双芯片使能，地址 MSB A19 位于球形焊盘 H6，
CY7C1061G[3] 封装 / 等级 ID：BVXI
1
2
3
4
5
6
A
BLE
OE
A0
A1
A2
CE2
A
I/O0
B
I/O8
BHE
A3
A4
CE1
I/O0
B
I/O2
C
I/O9
I/O10
A5
A6
I/O1
I/O2
C
VCC
D
VSS I/O11
A17
A7
VCC
D
I/O4
VSS
E
VCC
I/O12
NC
A16
I/O4
VSS
E
A15
I/O5
I/O6
F
I/O14 I/O13
A14
A15
I/O5
I/O6
F
A12
A13
WE
I/O7
G
I/O15
NC
A12
A13
WE
I/O7
G
A9
A10
A11
NC
H
A18
A8
A9
A10
A11
A19
H
1
2
3
4
5
6
BLE
OE
A0
A1
A2
CE2
I/O8
BHE
A3
A4
CE1
I/O9
I/O10
A5
A6
I/O1
VSS I/O11
A17
A7
VCC
I/O12
NC
A16
I/O14 I/O13
A14
I/O15
A19
A18
A8
I/O3
I/O3
图 3. 48 球形焊盘的 VFBGA （6 × 8 × 1.0 mm）无 ERR 的单芯片使能，地址 MSB A19 位于球形焊盘 G2， CY7C1061G[3] 封装 /
等级 ID：BV1XI
注释：
3. NC 引脚并没有内部连接至芯片 （die）。
文档编号：001-92008 版本 *A
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初版
CY7C1061G/CY7C1061GE
引脚配置 （续）
图 5. 48 球形焊盘的 VFBGA （6 × 8 × 1.0 mm）
带 ERR 的双芯片使能，地址 MSB A19 位于球形焊盘 G2
CY7C1061GE[4、 5] 封装 / 等级 ID：BVJXI
图 4. 48 球形焊盘的 VFBGA （6 × 8 × 1.0 mm）
带 ERR 的单芯片使能，地址 MSB A19 位于球形焊盘 G2
CY7C1061GE[4、 5] 封装 / 等级 ID：BV1XI
1
2
3
4
5
6
A
BLE
OE
A0
A1
A2
CE2
A
I/O0
B
I/O8
BHE
A3
A4
CE1
I/O0
B
I/O2
C
I/O9
I/O10
A5
A6
I/O1
I/O2
C
VCC
D
VSS I/O11
A17
A7
VCC
D
I/O4
VSS
E
VCC
ERR
A16
I/O4
VSS
E
A15
I/O5
I/O6
F
I/O14 I/O13
A14
A15
I/O5
I/O6
F
A12
A13
WE
I/O7
G
I/O15
A19
A12
A13
WE
I/O7
G
A9
A10
A11
NC
H
A18
A8
A9
A10
A11
NC
H
1
2
3
4
5
BLE
OE
A0
A1
A2
ERR
I/O8
BHE
A3
A4
CE
I/O9
I/O10
A5
A6
I/O1
VSS I/O11
A17
A7
VCC
I/O12
NC
A16
I/O14 I/O13
A14
I/O15
A19
A18
A8
I/O3
6
I/O12
I/O3
图 6. 48 球形焊盘的 VFBGA （6 × 8 × 1.0 mm）带 ERR 的双芯片使能，地址 MSB A19 位于球形焊盘 H6
CY7C1061GE[4、 5] 封装 / 等级 ID：BVXI
1
2
3
4
5
6
BLE
OE
A0
A1
A2
CE2
A
I/O8
BHE
A3
A4
CE1
I/O0
B
I/O9
I/O10
A5
A6
I/O1
I/O2
C
VSS I/O11
A17
A7
VCC
D
VCC
ERR
A16
I/O4
VSS
E
I/O14 I/O13 A14
A15
I/O5
I/O6
F
I/O12
I/O3
I/O15
NC
A12
A13
WE
I/O7
G
A18
A8
A9
A10
A11
A19
H
注释：
4. NC 引脚并没有内部连接到芯片。
5. ERR 是一个输出引脚。
文档编号：001-92008 版本 *A
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初版
CY7C1061G/CY7C1061GE
引脚配置 （续）
图 8. 48 引脚 TSOP I （12 × 18.4 × 1 mm）
无 ERR 的单芯片使能
CY7C1061G[6] 封装 / 等级 ID：ZXI
图 7. 48 引脚 TSOP I （12 × 18.4 × 1 mm）
带 ERR 的单芯片使能
CY7C1061GE[6、 7] 封装 / 等级 ID：ZXI
A4
A3
A2
A1
A0
ERR
CE
I/O0
I/O1
I/O2
I/O3
VDD
GND
I/O4
I/O5
I/O6
I/O7
WE
NC
A19
A18
A17
A16
A15
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
图 9. 54 引脚 TSOP II （22.4 × 11.84 × 1.0 mm）
无 ERR 的双芯片使能
CY7C1061G[6] 封装 / 等级 ID：ZSXI
I/O12
VCC
I/O13
I/O14
VSS
I/O15
A4
A3
A2
A1
A0
BHE
CE1
VCC
WE
CE2
A19
A18
A17
A16
A15
I/O0
VCC
I/O1
I/O2
VSS
I/O3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
45
44
I/O11
VSS
I/O10
I/O9
VCC
I/O8
A5
A6
A7
A8
A9
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
NC
OE
VSS
NC
BLE
A10
A11
A12
A13
A14
I/O7
VSS
I/O6
I/O5
VCC
I/O4
54
53
52
51
50
49
48
47
46
A5
A6
A7
A8
OE
BHE
BLE
I/O15
I/O14
I/O13
I/O12
GND
VDD
I/O11
I/O10
I/O9
I/O8
NC
A9
A10
A11
A12
A13
A14
A4
A3
A2
A1
A0
NC
CE
I/O0
I/O1
I/O2
I/O3
VDD
GND
I/O4
I/O5
I/O6
I/O7
WE
NC
A19
A18
A17
A16
A15
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
A5
A6
A7
A8
OE
BHE
BLE
I/O15
I/O14
I/O13
I/O12
GND
VDD
I/O11
I/O10
I/O9
I/O8
NC
A9
A10
A11
A12
A13
A14
图 10. 54 引脚 TSOP II （22.4 × 11.84 × 1.0 mm）
带 ERR 的双芯片使能
CY7C1061GE[6、7] 封装 / 等级 ID：ZSXI
I/O12
VCC
I/O13
I/O14
VSS
I/O15
A4
A3
A2
A1
A0
BHE
CE1
VCC
WE
CE2
A19
A18
A17
A16
A15
I/O0
VCC
I/O1
I/O2
VSS
I/O3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
45
44
I/O11
VSS
I/O10
I/O9
VCC
I/O8
A5
A6
A7
A8
A9
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
ERR
OE
VSS
NC
BLE
A10
A11
A12
A13
A14
I/O7
VSS
I/O6
I/O5
VCC
I/O4
54
53
52
51
50
49
48
47
46
注释：
6. NC 引脚并没有内部连接至芯片 （die）。
7. ERR 是一个输出引脚。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
直流输入电压 [8] ....................................–0.5 V 到 VCC+0.5 V
最大额定值
超过最大额定值会影响器件的使用寿命。这些用户指导未经过测
试。
输出电流 （低电平）.................................................... 20 mA
静电放电电压 （MIL-STD-883， M. 3015）............. > 2001 V
存储温度 ................................................... –65 °C 至 +150 °C
栓锁电流 ................................................................. > 140 mA
通电状态下的环境温度.............................. –55 °C 至 +125 °C
操作范围
VCC 上相对于 GND 的供电电压 ................... –0.5 V 到 +6.0 V
等级
环境温度
VCC
工业级
–40 °C 至 +85 °C
1.65 V 至 2.2 V，
2.2 V 至 3.6 V，
4.5 V 至 5.5 V
应用于高阻状态下的输出的
直流电压 [8] ...........................................–0.5 V 到 VCC+0.5 V
直流电气特性
工作温度范围为 –40 C 到 85 C
参数
VOH
VOL
VIH
VIL
[8]
[8]
说明
测试条件
10 ns/15 ns
最小值
典型值 [10]
最大值
输出高电平 1.65 V 至 2.2 V VCC = 最小值， IOH = –0.1 mA
电压
2.2 V 至 2.7 V VCC = 最小值， IOH = –1.0 mA
1.4
–
–
2.0
–
–
2.7 V 至 3.6 V VCC = 最小值， IOH = –4.0 mA
2.2
–
–
4.5 V 至 5.5 V VCC = 最小值， IOH = –4.0 mA
输出低电平 1.65 V 至 2.2 V VCC = 最小值， IOL = 0.1 mA
电压
2.2 V 至 2.7 V VCC = 最小值， IOL = 2 mA
2.4
–
–
–
–
0.2
–
–
0.4
2.7 V 至 3.6 V VCC = 最小值， IOL = 8 mA
–
–
0.4
4.5 V 至 5.5 V VCC = 最小值， IOL = 8 mA
输入高电平 1.65 V 至 2.2 V
电压
2.2 V 至 2.7 V
–
–
0.4
1.4
–
VCC + 0.2
2.0
–
VCC + 0.3
2.7 V 至 3.6 V
2.0
–
VCC + 0.3
4.5 V 至 5.5 V
2.2
–
VCC + 0.5
–0.2
–
0.4
输入低电平 1.65 V 至 2.2 V
电压
2.2 V 至 2.7 V
单位
V
V
V
V
–0.3
–
0.6
2.7 V 至 3.6 V
–0.3
–
0.8
4.5 V 至 5.5 V
–0.5
–
0.8
–
+1.0
mA
IIX
输入漏电流
GND < VIN < VCC
–1.0
IOZ
输出漏电流
GND < VOUT < VCC，输出处于禁用状态
–1.0
–
+1.0
mA
工作供应电流
VCC = 最大值， IOUT = 0 mA， f = 100 MHz
CMOS 电平
f = 66.7 MHz
–
90.0
110.0
mA
–
70.0
80.0
–
–
40.0
mA
–
20.0
30.0
mA
ICC
[9]，
ISB1
自动 CE 断电电流 — TTL
输入
最大 VCC， CE > VIH
VIN > VIH 或 VIN < VIL， f = fMAX
ISB2
自动 CE 断电电流 — CMOS 最大 VCC， CE > VCC – 0.2 V[9]，
输入
VIN > VCC – 0.2 V 或 VIN < 0.2 V， f = 0
注释：
8. 在脉冲时间小于 2 ns 时， VIL(min) = –2.0 V 以及 VIH(max) = VCC + 2 V。
9. 对于所有的双芯片使能器件，CE 由 CE 1 和 CE2 逻辑组合。当 CE 1 为低电平，且 CE2 为高电平时，CE 将处于低电平状态；当 CE 1 为高电平或 CE2 为低电平时，CE 将
处于高电平状态。
10. 典型值仅供参考，并不能保证，也未经过测试。典型值的适用条件为：VCC = 1.8 V（VCC 范围为 1.65 V 至 2.2 V），VCC = 3 V（VCC 范围为 2.2 V 至 3.6 V）和 VCC = 5
V （VCC 范围为 4.5 V 至 5.5 V）， TA = 25 °C。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
电容
参数 [11]
说明
CIN
输入电容
COUT
I/O 电容
48 球形焊盘
VFBGA
测试条件
54 引脚 TSOP II
48 引脚 TSOP I 单位
TA = 25 °C，f = 1 MHz，VCC = VCC
（典型值）
10
10
10
pF
10
10
10
pF
测试条件
54 引脚 TSOP II
48 球形焊盘
VFBGA
静止空气，被焊接在 3 × 4.5 英寸
的四层印刷电路板上
93.63
31.50
57.99
°C/W
21.58
15.75
13.42
°C/W
热阻
参数 [11]
说明
JA
热阻 （结温）
JC
热阻 （壳温）
48 引脚 TSOP I 单位
交流测试负载和波形
图 11. 交流测试负载和波形 [12]
高阻特性：
50
输出
VTH
Z0 = 50
R1
VCC
输出
30 pF*
5 pF*
* 包括
JIG 和
Scope
（a）
* 电容负载包括
测试环境的
所有组件
R2
（b）
所有输入脉冲
VHIGH
GND
90%
90%
10%
上升时间：
> 1 V/ns
10%
（c）
下降时间：
> 1 V/ns
参数
1.8 V
3.0 V
5.0 V
单位
R1
1667
317
317
R2
1538
351
351
VTH
0.9
1.5
1.5
V
VHIGH
1.8
3
3
V
注释：
11. 初始测试和任何有关设计或流程的变化后的测试会影响这些参数。
12. 完整的器件交流操作假设 0 到 VCC （min）的升降时间为 100 µs，并 VCC 稳定到其运行价值时需要等待的时间为 100 µs。
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CY7C1061G/CY7C1061GE
数据保留特性
工作温度范围为 –40 °C 至 85 °C
参数
说明
条件
VDR
数据保留的 VCC
ICCDR
数据保留电流
tCDR[14]
从芯片取消选择到数据保留的时间
tR[15]
操作恢复的时间
最小值
最大值
单位
1.0
–
V
–
30.0
mA
0
–
ns
VCC > 2.2 V
10.0
–
ns
VCC < 2.2 V
15.0
–
ns
VCC = VDR、 CE > VCC – 0.2 V[13]、
VIN > VCC – 0.2 V 或 VIN < 0.2 V
数据保留波形
图 12. 数据保留波形 [13]
VCC
VCC(min)
tCDR
DATA RETENTION MODE
VDR = 1.0 V
VCC(min)
tR
CE
注释：
13. 对于所有的双芯片使能器件， CE 由 CE1 和 CE2 逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平时，
CE 会处于高电平状态。
14. 初始测试和任何有关设计或流程的变化后的测试会影响这些参数。
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CY7C1061G/CY7C1061GE
交流开关特性
工作温度范围为 –40 °C 至 85 °C
参数 [16]
说明
10 ns
15 ns
单位
最小值
最大值
最小值
最大值
–
100.0
–
µs
读周期
tPOWER
从 VCC （稳定）到第一次访问的时间 [17]
100.0
tRC
读周期的时间
10.0
–
15.0
–
ns
tAA
从地址到数据 /ERR 有效的时间
–
10.0
–
15.0
ns
tOHA
地址更改后的数据 /ERR 保持时间
3.0
–
3.0
–
ns
–
10.0
–
15.0
ns
–
5.0
–
8.0
ns
有效的时间 [18]
tACE
CE 为低电平到数据 /ERR
tDOE
OE 为低电平到数据 /ERR 有效的时间
OE
为低电平到低阻态的时间 [19、 20]
0
–
1.0
–
ns
OE
为高电平到高阻状态的时间 [19、 20]
–
5.0
–
8.0
ns
CE
为低电平到高阻态的时间 [18、 19、 20]
3.0
–
3.0
–
ns
CE
为高电平到高阻态的时间 [18、 19、 20]
–
5.0
–
8.0
ns
CE
为低电平到上电的时间 [18、 21]
0
–
0
–
ns
tPD
CE
为高电平到断电的时间 [18、 21]
tDBE
tLZOE
tHZOE
tLZCE
tHZCE
tPU
–
10.0
–
15.0
ns
字节使能到数据有效的时间
–
5.0
–
8.0
ns
tLZBE
字节使能到低阻态的时间 [19、 20]
0
–
1.0
–
ns
tHZBE
字节禁用到高阻态的时间 [19、 20]
–
6.0
–
8.0
ns
10.0
–
15.0
–
ns
7.0
–
12.0
–
ns
7.0
–
12.0
–
ns
写周期 [22、 23]
tWC
写周期的时间
为低电平到写周期结束的时间 [18]
tSCE
CE
tAW
地址建立到写周期结束的时间
tHA
写周期结束后的地址保持时间
0
–
0
–
ns
tSA
地址建立到写周期开始的时间
0
–
0
–
ns
tPWE
WE 脉冲宽度
7.0
–
12.0
–
ns
tSD
从数据建立到写周期结束的时间
5.0
–
8.0
–
ns
tHD
写周期结束后的数据保持时间
0
–
0
–
ns
3.0
–
3.0
–
ns
–
5.0
–
8.0
ns
7.0
–
12.0
–
ns
tLZWE
WE 为高电平到低阻态的时间
[19、 20]
为低电平到高阻态的时间 [19、 20]
tHZWE
WE
tBW
从字节使能到写周期结束的时间
注释：
16. 假设测试条件如下：信号跳变时长 （上升 / 下降）等于或低于 3 ns，时序参考电平为 1.5 V （对于 VCC > 3 V）和 VCC/2 （对于 VCC < 3 V），输入脉冲电平范围为 0
至 3 V （对于 VCC > 3 V）和 0 至 VCC （对于 VCC < 3 V）。除非另有说明，否则读周期的测试条件使用第 8 页上的图 11 中 （a）部分所显示的输出加载。
17. tPOWER 是指进行第一次存储器访问前供电电源等于稳定 VCC 的最小时间
18. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平时，
CE 将处于高电平状态。
19. 如第 8 页上的图 11 的 （b）部分所示， tHZOE、 tHZCE、 tHZWE 和 tHZBE 的负载电容为 5 pF。 Hi-Z、 Lo-Z 跃变在稳定状态电压 ±200 mV 的条件下测量。
20. 在任一温度和电压范围条件下，对于所有器件， tHZCE 低于 tLZCE、 tHZBE 低于 tLZBE、 tHZOE 低于 tLZOE 以及 tHZWE 低于 tLZWE。
21. 这些参数仅通过设计保证，并未经过测试。
22. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时间。必须在这些信号为低电平状态时启动写入操作。任一信号转为高电平，都会
终止写入操作。终止写入操作的信号边沿作为输入数据建立和保持时序的参考源。
23. 第二个写周期 （WE 被控制， OE 为低电平）的最小写入脉冲宽度为 tHZWE 和 tSD 的总和。
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CY7C1061G/CY7C1061GE
开关波形
图 13. CY7C1061G 的第一个读周期 （地址转换控制） [24、 25]
tRC
ADDRESS
tAA
tOHA
DATA I/O
PREVIOUS DATAOUT
VALID
DATAOUT VALID
图 14. CY7C1061GE 的第二个读周期 （地址转换控制） [24、 25]
tRC
ADDRESS
tAA
tOHA
DATA I/O
PREVIOUS DATAOUT
VALID
DATAOUT VALID
tAA
tOHA
ERR
PREVIOUS ERR VALID
ERR VALID
注释：
24. 一直选中该器件， OE= VIL， CE = VIL， BHE 或 / 和 BLE = VIL。
25. 在读周期中， WE 为高电平。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
开关波形 （续）
图 15. 第三个读周期 （OE 被控制） [26、 27、 28]
ADDRESS
tRC
CE
tPD
tHZCE
tACE
OE
tHZOE
tDOE
tLZOE
BHE/
BLE
tDBE
tLZBE
DATA I/O
HIGH IMPEDANCE
tHZBE
DATAOUT VALID
HIGH
IMPEDANCE
tLZCE
VCC
SUPPLY
CURRENT
tPU
ISB
注释：
26. 对于所有的双芯片使能器件， CE 是 CE1 和 CE2 的逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平
时， CE 将处于高电平状态。
27. WE 为高电平时，会执行读周期。
28. CE 转为低电平前或处在低电平状态时，地址会变为有效状态。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
开关波形 （续）
图 16. 第一个写周期 （CE 被控制） [29、 30、31]
tW C
ADDRESS
t SA
tSCE
CE
tAW
tHA
tPW E
WE
tBW
BHE/
BLE
OE
tHZOE
DATA I/O
t HD
tSD
注释 33
DATA IN VALID
图 17. 第二个写周期 （WE 被控制， OE 为低电平） [29、 30、 31、 32]
tWC
ADDRESS
tSCE
CE
tBW
BHE/
BLE
tAW
tSA
tHA
tPWE
WE
tHZWE
DATA I/O
注释 33
tSD
tLZWE
tHD
DATAIN VALID
注释：
29. 对于所有的双芯片使能器件， CE 由 CE1 和 CE2 逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平时，
CE 会处于高电平状态。
30. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时间。若要启动写入操作，必须将这些信号处于低电平状态。任一信号转为高电平
时，都会中止该操作。终止写入操作的信号边沿作为输入数据建设和保持时序的参考源。
31. 如果 CE = VIH，或 OE = VIH 或 BHE 和 / 或 BLE = VIH，数据 I/O 会处于高阻态。
32. 最小写周期脉冲宽度应等于 tHZWE 和 tSD 的总和。
33. 在该过程中， I/O 处于输出状态。勿采用输入信号。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
开关波形 （续）
图 18. 第三个写周期 （WE 被控制） [34、 35、 36]
tW C
ADDRESS
tS C E
CE
tA W
tS A
tH A
tP W E
WE
tB W
B H E /B L E
OE
tH Z O E
D A T A I/O
注释 37
tH D
tS D
D A T A IN V A L ID
注释：
34. 对于所有的双芯片使能器件， CE 由 CE1 和 CE2 逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 将处于低电平状态；当 CE1 为高电平或 CE2 为低电平时，
CE 将处于高电平状态。
35. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时间。若要启动写入操作，必须将这些信号处于低电平状态。任一信号转为高电平
时，都会中止该操作。终止写入操作的信号边沿作为输入数据建立和保持时序的参考源。
36. 如果 CE = VIH，或 OE = VIH 或 BHE，和 / 或 BLE = VIH，数据 I/O 会处于高阻抗状态。
37. 在该过程中， I/O 处于输出状态。勿采用输入信号。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
开关波形 （续）
图 19. 第四个写周期 （BLE 或 BHE 被控制） [38、 39、 40]
tWC
ADDRESS
tSCE
CE
tAW
tSA
tHA
tBW
BHE/
BLE
tPWE
WE
tHZWE
DATA I/O
注释 41
tSD
tHD
tLZWE
DATAIN VALID
注释：
38. 对于所有的双芯片使能器件， CE 由 CE 1 和 CE2 逻辑组合。当 CE 1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE 1 为高电平或 CE2 为低电平时，
CE 会处于高电平状态。
39. 通过重叠 WE = VIL、 CE = VIL 和 BHE 或 BLE = VIL，可以定义存储器的内部写入时长。若要启动写入操作，必须将这些信号处于低电平状态。任一信号转为高电平
时，都会中止该操作。终止写入操作的信号边沿作为输入数据建设和保持时序的参考源。
40. 如果 CE = VIH，或 OE = VIH 或 BHE，和 / 或 BLE = VIH，数据 I/O 会处于高阻抗状态。
41. 在该过程中， I/O 处于输出状态。勿采用输入信号。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
真值表
CE [42] OE
[43]
WE
BLE
BHE
[43]
[43]
[43]
I/O0–I/O7
模式
I/O8–I/O15
电源
高阻态
高阻态
断电
待机 （ISB）
L
L
H
L
L
数据输出
数据输出
读取所有位
活动 （ICC）
L
L
H
L
H
数据输出
高阻态
仅读取低位
活动 （ICC）
L
L
H
H
L
高阻态
数据输出
仅读取高位
活动 （ICC）
L
X
L
L
L
数据输入
数据输入
写入所有位
活动 （ICC）
L
X
L
L
H
数据输入
高阻态
仅写入低位
活动 （ICC）
L
X
L
H
L
高阻态
数据输入
仅写入高位
活动 （ICC）
L
H
H
X
X
高阻态
高阻态
选中，输出处于禁用状态
活动 （ICC）
L
X
X
H
H
高阻态
高阻态
选中该项，输出处于禁用状态
活动 （ICC）
H
X
X
X
X
ERR 输出 — CY7C1061GE
输出
0
读操作，存储数据中没有单比特错误。
1
读操作，检测到并纠正了单比特错误。
高阻态
模式
取消选择器件 / 禁用输出 / 写操作
注释：
42. 对于所有的双芯片使能器件， CE 由 CE1 和 CE2 逻辑组合。当 CE1 为低电平，且 CE2 为高电平时， CE 会处在低电平状态；当 CE1 为高电平或 CE2 为低电平时，
CE 会处于高电平状态。
43. 这些引脚上的输入电压电平应为 VIH 或 VIL。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
订购信息
速率
（ns）
10
电压范围
2.2 V 到 3.6 V
订购代码
封装图
主要特性 / 区分点
51-85183 48 引脚的 TSOP I
无 ERR 的单芯片使能
（12 × 18.4 × 1.0 mm）
位于引脚 6 上带
ERR 输出的芯片使能
CY7C1061G30-10ZXI
CY7C1061GE30-10ZXI
51-85160 54 引脚的 TSOP II
（22.4 × 11.84 × 1.0
mm）
CY7C1061G30-10ZSXI
CY7C1061GE30-10ZSXI
工作范围
工业级
无 ERR 的双芯片使能
位于引脚 43 上带 ERR 输出
的双芯片使能
51-85150 48 球形焊盘的 VFBGA 无 ERR 的双芯片使能
（6 × 8 × 1.0 mm）（无 地址 MSB A19 位于球形焊盘
H6
铅）
CY7C1061G30-10BVXI
15
封装类型
（所有均为无铅）
CY7C1061GE30-10BVXI
位于球形焊盘 E3 上带 ERR
输出的双芯片使能
地址 MSB A19 位于球形焊盘
H6
CY7C1061G30-10BV1XI
无 ERR 的单芯片使能
地址 MSB A19 位于球形焊盘
G2
CY7C1061G30-10BVJXI
无 ERR 的双芯片使能
地址 MSB A19 位于球形焊盘
G2
1.65 V 到 2.2 V CY7C1061G18-15BV1XI
无 ERR 的单芯片使能
地址 MSB A19 位于球形焊盘
G2
工业级
订购代码定义
CY 7 C 1 06 1
G
E
XX – XX XXX
I
温度范围：I = 工业级
无铅封装类型：XXX = ZX/ZSX/BVX
ZX = 48 引脚 TSOP I ； ZSX = 54 引脚 TSOP II ； BVX = 48 球形
焊盘 VFBGA
速率：XX = 10 ns 或 15 ns
电压范围：
18 = 1.65 V 到 2.2 V ； 30 = 2.2 V 到 3.6 V ；无字符 = 4.5 V 到 5.5 V
ERR 输出单比特错误指示
版本代码 “G”：加工技术 — 65 nm
数据宽度：1 = × 16 位
密度：06 = 16 Mbit
系列代码：1 = 快速异步 SRAM 系列
技术代码：C = CMOS
市场代码：7 = SRAM
公司 ID：CY = 赛普拉斯
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
封装图
图 20. 48 引脚 TSOP I （12 × 18.4 × 1.0 mm） Z48A 封装外形， 51-85183
51-85183 *C
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
封装图 （续）
图 21. 54 引脚 TSOP II （22.4 × 11.84 × 1.0 mm） Z54-II 封装外形， 51-85160
51-85160 *D
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
封装图 （续）
图 22. 48 球形焊盘的 VFBGA （6 × 8 × 1.0 mm） BV48/BZ48 封装布局， 51-85150
51-85150 *H
文档编号：001-92008 版本 *A
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缩略语
CY7C1061G/CY7C1061GE
文档规范
缩略语
说明
测量单位
BHE
字节高电平使能
BLE
字节低电平使能
°C
摄氏度
CE
芯片使能
MHz
兆赫兹
互补金属氧化物半导体
mA
微安
输入 / 输出
ms
微秒
输出使能
mA
毫安
mm
毫米
ns
纳秒
欧姆
%
百分比
pF
皮法
V
伏特
W
瓦特
CMOS
I/O
OE
SRAM
静态随机存取存储器
TSOP
薄小型封装
TTL
晶体管 - 晶体管逻辑
VFBGA
细间距球栅阵列
WE
写入使能
文档编号：001-92008 版本 *A
符号
测量单位
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CY7C1061G/CY7C1061GE
勘误表
本部分介绍的是加工工艺为 65 nm 的 16 Mbit 异步快速 SRAM — CY7C1061G30 和 CY7C1069GE30 的勘误表。勘误表中包括勘误
触发条件、影响范围、可用解决方案和芯片修订适用性。对本文档勘误表与该器件的数据表进行对比，以了解器件的完整功能说明。
如果您有任何问题，请与本地的赛普拉斯销售代表联系，或在 www.cypress.com/go/support 网站上提出有关技术支持的要求。
受影响的器件型号
器件编号
器件特性
CY7C1061G30 （所有封装和选项）
16 Mbit 快速 SRAM
CY7C1061GE30 （所有封装和选项）
16 Mbit 快速 SRAM
FAST SRAM[44] 资质状态
产品状态：所有的工程样本 （注意：可靠性的资质尚未完善。建议仅将这些样本使用于工程编译和评估，不推荐将其用于生产编
译）。
快速 SRAM[44] 勘误表汇总
该表定义了可用 16 Mbit 器件的勘误表适用性。
项目
快速 SRAM[44] 不满足数据手册规范中的交流开
关参数速率要求 （速率应为 10 ns）。
■
器件型号
芯片版本
修复状态
CY7C1061G30
CY7C1061GE30
*A
器件的修复将于 2014 年 5 月 12 日完成。
问题定义
CY7C1061G30 和 CY7C1061GE30 不满足表 1 中所指定的交流开关参数速率要求 （速率应为 10 ns）。
■
受影响的参数
交流开关参数
■
触发条件
当器件在以 10 ns 的速率运行时，其功能不受保证。
■
影响范围
该问题可能不会对大多数终端系统产生影响，因为这些系统也许已将一定的极限添加到了数据手册规范中。该数据手册中 10 ns 的受
限偏差是 2 ns。
■
解决方案
RAM 控制器时序需要其他极限以适用更低的速率。
■
修复状态
上述问题正在修复过程中。器件的修复将于 2014 年 5 月 12 日完成。
注释：
44. 该存储器适用于受影响的器件型号所提及的所有 MPN。
文档编号：001-92008 版本 *A
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CY7C1061G/CY7C1061GE
交流开关的特性
表 1. 10 ns 和 12 ns 器件的交流开关参数的对比
参数
说明
-10 ns
-12 ns
最小值
最大值
最小值
最大值
单位
读周期
tRC
读周期时间
10
–
12
–
ns
tAA
从地址到数据有效的时间
–
10
–
12
ns
tOHA
地址更改后的数据保持时间
3
–
3
–
ns
tACE
CE 为低电平到数据有效的时间
–
10
–
12
ns
tDOE
OE 为低电平到数据有效的时间
–
5
–
7
ns
tLZOE
OE 为低电平到低阻态的时间
1
–
1
–
ns
tHZOE
OE 为高电平到高阻态的时间
–
5
–
7
ns
tLZCE
CE 为低电平到低阻态的时间
3
–
3
–
ns
tHZCE
CE 为高电平到高阻态的时间
–
5
–
7
ns
tPU
CE 为低电平到上电的时间
0
–
0
–
ns
tPD
CE 为高电平到断电的时间
–
10
–
12
ns
tDBE
从字节使能到数据有效的时间
–
5
–
7
ns
tLZBE
从字节使能到低阻态的时间
1
–
1
–
ns
tHZBE
从字节禁用到高阻态的时间
–
6
–
7
ns
tWC
写周期的时间
10
–
12
–
ns
tSCE
CE 为低电平到写周期结束的时间
7
–
9
–
ns
tAW
地址建立到写周期结束的时间
7
–
9
–
ns
tHA
写周期结束后地址保持的时间
0
–
0
–
ns
tSA
地址建立到写周期开始的时间
0
–
0
–
ns
tPWE
WE 脉冲宽度
7
–
9
–
ns
tSD
从数据建立到写周期结束的时间
5
–
7
–
ns
tHD
写周期结束后数据保持的时间
0
–
0
–
ns
tLZWE
WE 为高电平到低阻态的时间
3
–
3
–
ns
tHZWE
WE 为低电平到高阻态的时间
–
5
–
7
ns
tBW
从字节使能到写周期结束的时间
7
–
9
–
ns
写周期
文档编号：001-92008 版本 *A
页 23/25
初版
CY7C1061G/CY7C1061GE
文档修订记录页
文档标题：CY7C1061G/CY7C1061GE，带纠错码 （ECC）的 16 Mbit （1 M 字 × 16 位）静态 RAM
文档编号：001-92008
修订版本
**
ECN 编号
4335672
变更者
GOX
提交日期
04/07/2014
本文档版本号为 Rev**，译自英文版 001-81540 Rev.*E。
*A
4473546
LISZ
08/13/2014
本文档版本号为 Rev*A，译自英文版 001-81540 Rev.*J。
文档编号：001-92008 版本 *A
更改说明
页 24/25
初版
CY7C1061G/CY7C1061GE
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文档编号：001-92008 版本 *A
修订日期 August 13, 2014
QDR RAM 和四倍数据速率 RAM 构成了 Cypress、 IDT、 NEC、 Renesas 和 Samsung 开发的产品的新系列。本文件中所提及的所有产品和公司名称均为其各自所有者的商标。
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