DS1002Ver. 2.8-J June 2009 MachXO ファミリ・データシート DS1002 Version 02.8, June 2009 DISCLAIMER Translation of Lattice materials into languages other than English is intended as a convenience for our non-English reading customers. Although we attempt to provide accurate translations of our materials into languages other than English, Lattice does not warrant the accuracy or completeness of information that has been translated from English. Any use of a translation is at the risk of the user and Lattice expressly disclaims any warranty with respect to the information provided in translation. Customers are encouraged to review the English language version of the materials for accurate and complete information. 注；日本語版の作成にあたっては可能な限り正確を期しておりますが、原文の英語版との 不一致や不適切な訳文がある場合は(特に明記する場合を除き)英語版が有効です（優先しま す）。特に電気的特性・仕様値については最新版の英語版を必ず参照するようにお願いし ます。 MachXO - DS1002Ver. 2.8-J 機 June 2009 MachXO ファミリデータシート イントロダクション 能 □ 組み込みメモリ（EBR）と分散メモリ □ 不揮発性で無限に再構成が可能 ・インスタントオン (数ミリ秒でパワーアップ) ・外部にコンフィグレーション・メモリが不要 ・卓越したデザイン・セキュリティ ・SRAMベースのロジックをミリ秒単位で再構成 ・SRAMと不揮発性メモリは、MPUインターフェイ スとJTAGポートを介してプログラム可能 ・不揮発性メモリのバックグランド・プログラミン グをサポート □ スリープモード ・静的電流を最大百分の一に低減が可能 □ TransFRTM 再構成機能 (TFR) ・フィールドでのロジック更新がデバイス動作中に 可能 □ 幅広いロジック集積度とパッケージ・オプション • 256 ∼ 2280 のLUT4とFF • 73 ∼ 271 I/Oで多くのパッケージオプション • 集積度のマイグレーションをサポート • 最大27.6Kbits sysMEMTM 組み込みブロック RAM(EBR) • 最大7.5Kbitの分散メモリ • 専用FIFO制御ロジック □ 自由度の高い入出力バッファ • プログラマブルなsysIOバッファは広範囲の インターフェイスをサポート − LVCMOS 3.3/2.5/1.8/1.5/1.2 − LVTTL − PCI − LVDS, Bus-LVDS, LVPECL, RSDS □ sysCLOCKTM PLL • 1デバイスあたり最大2個のアナログPLL • クロックのてい倍、分周、および位相シフト □ システムレベル・サポート • IEEE標準1149.1バウンダリ・スキャン • オンチップ発振器 • 動作電圧は1.2V品と3.3V/2.5V/1.8V品を用意 • IEEE1532 互換のインシステムプログラミング • 鉛フリー/RoHS適合パッケージをサポート 表 1-1 MachXOファミリ・セレクション・ガイド デバイス LCMXO256 LCMXO640 LCMXO1200 LCMXO2280 LUT サイズ 256 640 1200 2280 分散 RAM (Kbits) 2.0 6.0 6.25 7.5 EBR SRAM (Kbits) 0 0 9.2 27.6 EBR SRAMブロック数 (9k bit) 0 0 1 3 1.2/1.8/2.5/3.3 1.2/1.8/2.5/3.3 1.2/1.8/2.5/3.3 1.2/1.8/2.5/3.3 PLL 数 0 0 1 2 最大I/O数 78 159 211 271 78 74 73 73 113 113 113 VCC 電圧 (V) パッケージ 100-pin TQFP (14 x 14 mm) 144-pin TQFP (20 x 20 mm) 100-ball csBGA (8 x 8 mm) 78 74 132-ball csBGA (8 x 8 mm) 101 101 101 256-ball caBGA (14 x 14 mm) 159 211 211 256-ball ftBGA (17 x 17 mm) 159 211 211 324-ball ftBGA (19 x 19 mm) MachXO 271 - 1-1 DS1002Ver. 2.8-J June 2009 イントロダクション MachXOは、これまではCPLDや小規模FPGAによって対応してきたアプリケーションの要件を満たすために 最適化されました。それらはグルー・ロジック、バスブリッジ、バスインターフェイス、パワーアップ制御、 および制御ロジックなどです。これらデバイスは、シングルチップ上にCPLDとFPGAデバイスそれぞれの最 も優れた機能を取り込んでいます。 デバイスはフレキシブルで効率的な論理実現のためにFPGAが伝統的に採用してきたルックアップテーブル (LUT)と組込みブロックメモリ(EBR)を用います。不揮発テクノロジを通して、デバイスはCPLDが伝統的に 特長とするシングルチップ、高いセキュリティ、およびインスタントオン機能を提供します。最後に、先進 のプロセステクノロジと慎重な設計が、CPLDの特長とする高速ピン・ツー・ピン遅延性能を提供します。 ispLEVERⓇツールはMachXOデバイスに大規模で複雑なデザインを効率よく実装することを可能にします。 業界で広く採用されている論理合成ツール用にMachXOのライブラリが用意されています。ispLEVERツール は論理合成ツール出力をフロアプランニング・ツールからの制約と共に用いて、配置配線します。ispLEVER ツールは、タイミング検証のために、配線からタイミング情報を抽出して、デザインにバック・アノテート します。 MachXO - 1-2 DS1002Ver. 2.8-J June 2009 アーキテクチャ概要 MachXOアーキテクチャはプログラマブルI/Oセル(PIO)によって囲まれた論理ブロックのアレイを含んでい ます。このファミリにおける幾つかのデバイスには、sysCLOCK PLLとsysMEMTM 組み込みブロック RAM(EBR)メモリブロックがあります。図2-1、2-2、および2-3に各ファミリ・デバイスのブロック図を示し ます。 論理ブロックはロウ（行）とカラム（列）の二次元格子状に配置されています。EBRブロックはコラムで論 理アレイの左に配置されています。PIOはデバイスの周辺に位置するバンクに配置されています。PIOはフレ キシブルな入出力バッファを利用するsysIOインターフェイスと呼ばれ、種々インターフェイス標準との動 作をサポートします。ブロックは多くの縦方向と横方向の配線チャネルリソースに接続されます。配置配線 ソフトウェア・ツールは自動的にこれらの配線リソースを割り当てます。 2種類の論理ブロック、プログラマブル・ファンクション・ユニット(PFU)、およびRAM/ROMなしのPFUユ ニット(PFF)があります。PFUはロジック、演算、RAM、ROM、およびレジスタ機能のためのビルディング・ ブロックを含みます。PFFブロックはロジック、演算、ROM、およびレジスタ機能のためのビルディング・ ブロックを含んでいます。PFUとPFFブロックは共に、複雑なデザインを迅速にかつ効率的に実装できるよ うに柔軟性が最適化されています。論理ブロックは2次元配列でアレンジされており、1つのタイプのブロッ クだけが列単位で用いられます。 MachXOファミリでは、バンクの数はデバイスで異なります。異なるバンクには異なったタイプのI/Oバッフ ァがあります。詳細は本ドキュメントの後ろのセクションを参照してください。sysMEM EBRは大きくて専 用の高速メモリブロックで、サイズの大きいデバイスのみにあります。RAM、ROMまたはFIFOとしてこれ らのブロックを構成できます。FIFOでは、LUT使用を最小にするためにFIFOポインタとフラグ制御のハード ロジックを含んでいます。 図2-1 MachXO1200デバイスのブロック図 (上面図) MachXO -2-1 DS1002Ver. 2.8-J June 2009 図2-2 MachXO640デバイスのブロック図 (上面図) 図2-3 MachXO256デバイスのブロック図 (上面図) MachXOアーキテクチャは、サイズの大きいデバイスで最大2個の位相ロック・ループ(PLL)ブロック sysCLOCKを提供します。これらはメモリブロックのどちらかの端に位置しています。これらのPLLには、 てい倍、分周、および位相シフト機能があり、クロックの周波数と位相関係を管理するために用いられます。 ファミリの全デバイスには、ユーザ論理へのアクセスと同様にデバイスのプログラミングとコンフィグレー ションをサポートするJTAGポートがあります。MachXOデバイスは3.3V、2.5V、1.8V、および1.2V電源か らの動作用に用意しておりますので、システムへの容易な組込みを可能にします。 MachXO -2-2 DS1002Ver. 2.8-J June 2009 PFU ブロック MachXOデバイスのコアはPFUとPFFブロックから成ります。PFUはロジック、演算、分散RAM、および分 散ROM機能を実行するようにプログラムすることができます。PFFブロックはロジック、演算、およびROM 機能を実行するようにプログラムすることができます。特に明記しない場合、データシートの残りでは、PFU とPFFブロックの両方を示すのに用語PFUを用います。 それぞれのPFUブロックは、図2-4で示されるように0∼3と番号付けられた4つの相互接続されたスライスか ら成ります。それぞれのPFUブロックに関連する53本の入力と25本の出力があります。 図2-4 PFUダイヤグラム スライス 各スライスは、2つのレジスタ(FFかLatchモードでプログラムされる)に接続する2個のLUT4ルックアップ・ テーブルよりなり、さらにLUTがLUT5や、LUT6、LUT7およびLUT8などの機能を実行するために組み合わ せられるようにする関連ロジックを含んでいます。セット/リセット機能(同期か非同期でプログラムできる)、 クロック選択、チップセレクト、そしてより広いRAM/ROM機能を実行するための制御ロジックがあります。 図2-5はスライスの内部ロジックの概観を示します。正/負の、そしてエッジ/レベル・クロック用にスライス 内のレジスタを構成することができます。 スライスには14の入力信号があります。配線からの13本の信号と、キャリ・チェーンからの1本(隣接してい るスライスかPFUから)です。7本の出力があり、これらは配線への6本と(隣接しているPFUへの)キャリ・チ ェーンの1本です。表2-1は各スライスに関連している信号をリストアップします。 MachXO - 2-3 DS1002Ver. 2.8-J June 2009 図2-5 スライス・ダイヤグラム 表2-1 スライス信号記述 機能 タイプ 入力 データ信号 A0, B0, C0, D0 LUT4入力 信号名 入力 データ信号 A1, B1, C1, D1 LUT4入力 入力 複数用途 M0, M1 入力 制御信号 CE クロック・イネーブル 入力 制御信号 LSR ローカル・セット/リセット 入力 制御信号 CLK システム・クロック 入力 PFU間信号 FCIN 高速キャリ入力1 出力 データ信号 F0, F1 LUT4出力レジスタ・バイパス信号 出力 データ信号 Q0, Q1 レジスタ出力 出力 データ信号 OFX0 LUT5 MUX出力 出力 データ信号 OFX1 LUT6, LUT7, LUT82 MUX 出力、スライスに依存 出力 PFU間信号 FCO 高速キャリ出力1 1. 接続の詳細については図2-2を参照. 2. ２PFUが必要. MachXO 記述 複数用途入力 - 2-4 DS1002Ver. 2.8-J June 2009 動作モード それぞれのスライスには4動作モードがあり、それはロジック、リップル、RAM、およびROMです。PFFの スライスはRAM以外の全モードができます。表2-2はモードとスライス・ブロックの機能をリストします。 表2-2 スライス・モード ロジック リップル RAM ROM PFU スライス LUT 4x2 or LUT 5x1 2-bit 演算ユニット SP 16x2 ROM16x1 x 2 PFF スライス LUT 4x2 or LUT 5x1 2-bit 演算ユニット N/A ROM16x1 x 2 ロジック・モード: このモードで、各スライスにおけるLUTは、4入力の組み合わせルックアップ・テーブル (LUT4)として構成されます。LUT4は16の可能な入力組み合わせを持つことができます。このルックアップ・ テーブルをプログラムすることによって、4入力があるどんなロジック機能も生成することができます。1ス ライスあたり2個のLUT4があるので、1スライスでLUT5を組み立てることができます。他のスライスを連結 することによって、LUT6や、LUT7、LUT8などのより大きいルックアップ・テーブルを構成することができ ます。 リップル・モード: リップル・モードは小さな演算機能の効率的な実装ができます。リップル・モードでは、各 スライスは以下の機能を実装することができます。 • • • • • • • 2ビット加算 2ビット減算 動的な制御での2ビット加算・減算 2ビット・アップカウンタ 2ビット・ダウンカウンタ リップル・モード乗算器ビルディング・ブロック AとB入力のコンパレータ機能 - AはBより等しいか大きい - AはBに等しくない - AはBより等しいか小さい 2つの追加信号。Carry Generate（キャリ生成）とCarry Propagate（キャリ伝播）はこのモードでスライス 単位で生成され、スライスを連結することによって高速演算機能が構成できます。 RAMモード；このモードでは、16×2ビットのメモリとしてそれぞれのLUTブロックを用いることで,分散メ モリ(RAM)を構成することができます。LUTとスライスの組み合わせで、さまざまな異なったメモリを構成 することができます。 ispLEVERデザインツールは種々異なるサイズのメモリ作成をサポートします。適切な場合、PFUの機能を 示す分散メモリ・プリミティブを用いることで、ソフトウェアはこれらを構成します。表2-3は異なる分散メ モリ(RAM)プリミティブを実装するのに必要なスライスの数を示します。図2-6は分散メモリ・プリミティ ブ・ブロック図を示します。デュアルポート・メモリは2つのスライスの組み合わせにかかわっており、一 方のスライスはリード・ライト・ポートとして機能します。もう片方のスライスは、リードオンリ・ポート をサポートします。MachXOデバイスでRAMを用いる詳しい情報に関しては、テクニカル・ドキュメンテー ション（TN1092）を参照してください。 ROMモード: ROMモードはライト・ポートを除いてRAMモードと同じ原則を用います。プリロードはコンフ ィグレーションの間、プログラミング・インターフェイスを通して達成されます。 MachXO - 2-5 DS1002Ver. 2.8-J June 2009 表2-3 分散RAMの実装に必要なスライスの数 SPR16x2 DPR16x2 スライス数 1 2 注: SPR = Single Port RAM, DPR = Dual Port RAM 図2-6 分散メモリ・プリミティブ PFU動作モード より大きい機能を形成するためにPFU内でスライスを組み合わせることができます。表2-4はこれらのモード を表にしており、PFUレベルで可能な機能を記述します。 表2-4 PFU動作モード ロジック リップル RAM ROM LUT 4x8 or MUX 2x1 x 8 2-bit Add x 4 SPR16x2 x 4 DPR16x2 x 2 ROM16x1 x 8 LUT 5x4 or MUX 4x1 x 4 2-bit Sub x 4 SPR16x4 x 2 DPR16x4 x 1 ROM16x2 x 4 LUT 6x 2 or MUX 8x1 x 2 2-bit Counter x 4 SPR16x8 x 1 ROM16x4 x 2 LUT 7x1 or MUX 16x1 x 1 2-bit Comp x 4 ROM16x8 x 1 配線 単独信号かバス信号として関連する制御信号と共に配線するための多くのリソースがMachXOデバイスに用 意されています。配線リソースはスイッチング回路、バッファ、およびメタル・インターコネクト(配線)セ グメントから成ります。 MachXO - 2-6 DS1002Ver. 2.8-J June 2009 PFU相互の接続は(2PFUにまたがる)x1ライン、(3PFUにまたがる)x2ライン、および(7PFUにまたがる)x6ラ インで行われます。それぞれ速くて効率の良い接続を横方向と縦方向に提供します。 ispLEVERデザイン・ツールは、論理合成ツールの出力を取り込んで、デザインを配置配線します。デザイ ンを最適化するために対話的な配線エディタが利用できますが、一般に配置配線ツールは完全に自動です。 図2-7 MachXO256とMachXO640デバイスのプライマリ・クロック 図2-8 MachXO1200とMachXO2280デバイスのプライマリ・クロック クロック/制御線分配ネットワーク MachXOファミリ・デバイスはグローバルなクロック信号を全PFUに供給し、4本のプライマリ・クロックと 4本のセカンダリ・クロックがあります。プライマリ・クロック信号は図2-7と図2-8に示されているように4 MachXO - 2-7 DS1002Ver. 2.8-J June 2009 つの16:1マルチプレクサから生成されます。MachXO256とMachXO640デバイスで利用できるクロックソー スは、4本のクロックピン（デュアル・ファンクション）と12本の内部配線信号です。MachXO1200と MachXO2280デバイスで利用できるクロックソースは、4本のクロックピン（デュアル・ファンクション） と、9本の内部配線信号、および最大6本のPLL出力です。 4本のセカンダリ・クロックが図2-9に示すように16:1のマルチプレクサより供給されます。ソースとしては 4本はクロックピン（デュアルファンクション・ピン）から、12本は内部配線からです。 図2-9 MachXOのセカンダリ・クロック・ソース sysCLOCK位相ロック・ループ(PLL) MachXO1200とMachXO2280にはPLLがあります。外部ピンか配線からPLLクロック入力が供給され、入力 クロック分周器に入ります。フィードバック分周器へ入力される信号としては次の4つのソースがあります。 即ちCLKINTFB(内部フィードバック・ポート)、グローバル・クロックネット、ポストスカラ分周器の出力、 および配線（もしくは外部ピン）からです。PLLが入力クロック信号にロックしたことを示すために、 PLL_LOCK信号があります。図2-10にsysCLOCK PLLダイヤグラムを示します。 PLLのフィードバックか入力経路に遅延をプログラムすることによって、デバイスのセットアップとホール ド時間を改良することができますが、これによって入力クロックに対し出力クロックを進めるかまたは遅ら せるためです。この遅延は、コンフィグレーションの間プログラムするか、またはダイナミックに調整する ことができます。ダイナミックなモードでは、PLLは調整の後にロックを失い、tLOCKパラメータが満たされ るまで再ロックしないかもしれません。さらに、位相とデューティサイクル・ブロックで、ユーザはCLKOS 出力の位相とデューティ比を調整できます。 sysCLOCK PLLはクロック周波数を合成する機能があります。各PLLには、それに関連する4つの分周器があ り、それらは入力クロック分周器、フィードバック分周器、ポスト・スケーラ分周器とセカンダリ・クロッ ク分周器です。入力クロック分周器は入力クロック信号を分周し、他方フィードバック分周器はてい倍する ことに等価です。ポスト・スケーラ分周器によりVCOがクロック出力より高い周波数で動作することを可能 にし、その結果周波数範囲を増大させます。セカンダリ分周器は、より低い周波数出力を引き出すのに用い られます。 図2-11は利用できるPLLマクロを示します。表2-5はPLLブロックの信号記述を与えます。 MachXO - 2-8 DS1002Ver. 2.8-J June 2009 図2-10 PLLダイヤグラム 図2-11 PLLプリミティブ 表2-5 PLL信号記述 信号 記述 I/O CLKI I クロック入力。外部ピンもしくは配線から CLKFB I PLLフィードバック入力。PLL出力、クロックネット、配線/外部ピン、またはCLKINTFBポー トの内部フィードバックから RST I “1” でクロック分周器をリセット CLKOS O PLL出力クロック。クロックツリーへ（位相シフト、デューティ比可変） CLKOP O PLL出力クロック。クロックツリーへ（位相シフトなし） CLKOK O PLL出力。セカンダリ・クロック・ドライバを介してクロックツリーへ LOCK O “1” でPLLがCLKIにロックを示す CLKINTFB O 内部フィードバック・ソース。CLKTREE前のCLKOP分周出力 DDAMODE I ダイナミック遅延イネーブル。“1” ピン制御 (動的), “0”: フューズ制御 (静的) DDAIZR I ダイナミック遅延ゼロ。“1”: 遅延 = 0, “0”: 遅延 = on DDAILAG I ダイナミック遅延進み・遅れ。 “1”: 遅れ（Lag）、“0”: 進み（Lead） DDAIDEL[2:0] I ダイナミック遅延入力 PLLの詳しい情報に関しては、テクニカル・ドキュメンテーション（TN1089）を参照してください。 MachXO - 2-9 DS1002Ver. 2.8-J June 2009 sysMEMメモリ MachXOファミリのMachXO1200とMachXO2280デバイスはsysMEM組み込みブロックRAM(EBR)を搭載し ています。EBRは専用の入出力レジスタがある9kビットのRAMから成ります。 sysMEMメモリ・ブロック sysMEMブロックはシングルポート、デュアルポート、疑似デュアルポート、またはFIFOメモリを実装すること ができます。表2-6に示されるようにさまざまな深さと幅で各ブロックを用いることができます。 表2-6 sysMEMブロック・コンフィグレーション メモリ・モード 構成 シングルポート 8,192 x 1 4,096 x 2 2,048 x 4 1,024 x 9 512 x 18 256 x 36 真のデュアルポート 8,192 x 1 4,096 x 2 2,048 x 4 1,024 x 9 512 x 18 擬似デュアルポート 8,192 x 1 4,096 x 2 2,048 x 4 1,024 x 9 512 x 18 256 x 36 FIFO 8,192 x 1 4,096 x 2 2,048 x 4 1,024 x 9 512 x 18 256 x 36 バス・サイズ・マッチング 多ポート・メモリ・モードのすべてがそれぞれの異なるポート幅をサポートします。RAMビットはWord0の LSBからMSBへ、Word1のLSBからMSBへというように配置されます。ワード長とワード数はポートごとに 異なりますが、このマッピング体系は各ポートに適用されます。 RAMの初期化とROM動作 望む場合、デバイス・コンフィグレーションの際に、RAMの内容をプリロードすることができます。チップ・ コンフィグレーション・サイクルの間、RAMブロックをプリロードし、書き込み制御をディセーブル（不許 可）することで、sysMEMブロックはまた、ROMとして利用することができます。 メモリの連結 EBR sysMEMブロックを用いることで、より大きくて、より深いRAMブロックを作成することができます。 通常、ラティス・デザインツールは特定の設計への入力に基づいて透過的に（暗黙に）メモリを連結します。 シングル/デュアル/擬似デュアルポート/FIFOモード 図2-14は4つの基本的なメモリ・コンフィグレーションとそれらの入力/出力名を示します。全てのsysMEM RAMモードで、ポートへの入力データとアドレスにはメモリ・アレイの入力にレジスタがあります。メモリ の出力データへのレジスタはオプションです。 MachXO -2-10 2-10 DS1002Ver. 2.8-J June 2009 図2-12 sysMEM EBRプリミティブ EBRメモリはシングルポートかデュアルポート動作のための書き込みの振舞いとして3つの形態をサポート します。 1. 標準；出力データはリード・サイクルの間だけ現れます。ライト・サイクルの間、現在のアドレスの データは出力に現れません。 2. ライトスルー；ライト・サイクルの間、入力データのコピーが同じポートの出力に現れます。このモ ードはどのデータ幅にも使用できます。 3. リード・ビフォー・ライト；新しいデータが書かれときに、そのアドレスの古い内容が出力に現れま す。このモードではデータバス幅が9/18/36ビットである必要があります。 FIFOコンフィグレーション FIFOには、Data-in、CEW、WE、およびCLKW信号よりなるライトポートがあります。ほかにData、RCE、 RE、およびCLKR信号よりなるリードポートもあります。FIFOは内部的にAlmost Full、Full、Almost Empty、 およびEmpty Flagを生成します。FullとAlmost FullフラグはCLKWでレジスタされ、EmptyとAlmost Empty フラグはCLKRでレジスタされます。これらフラグのプログラム値の範囲を表2-7に示します。 MachXO -2-11 DS1002Ver. 2.8-J June 2009 表2-7 プログラマブルFIFOフラグの範囲 フラグ名 プログラム可能範囲 1 ∼ 2N-1 1 ∼ Full-1 1 ∼ Full-1 0 Full (FF) Almost Full (AF) Almost Empty (AE) Empty (EF) N はアドレスビット幅 FIFOステート・マシンはリセット信号RSTAとRSTBという2つのタイプをサポートします。RSTA信号はグ ローバル・リセットで、リード/ライト・ポインタをリセットし、FIFOフラグをリセット状態にすることで FIFOを初期化します。RSTB信号は、リード・ポインタをリセットするために用いられます。このリセット の目的は、FIFO内にあるデータを再送することです。これらのアプリケーションでは、パケットがFIFOに いつ書かれ、またいつ読み出されたかを注意深くトラッキングすることが、重要です。 メモリコア・リセット EBRのメモリ・アレイはA出力とB出力ポートのラッチを利用します。これらのラッチを非同期か同期でリセ ットすることができます。RSTAとRSTBはローカルの信号で、出力ラッチをリセットし、それぞれPort Aと Port Bに関連します。Global Reset(GSRN)信号は両ポートをリセットします。両ポートのための出力デー タ・ラッチと関連するリセットが図2-13で示されます。 図2-13 メモリコア・リセット sysMEM EBRブロックの詳しい情報に関しては、テクニカル・ドキュメンテーション（TN1092）を参照し てください。 MachXO - 2-12 DS1002Ver. 2.8-J June 2009 EBR 非同期リセット 図2-18に示すように、クロックイネーブルがリセットのアサート前とネゲート後にクロック1周期（以上） Low（非アクティブ）の場合にのみ、EBRの非同期リセットもしくはGSR（使用されていれば）は与えるこ とができます。EBRへのGSR入力は常に非同期です。 図2-14 EBR非同期リセットのタイミング図（GSRを含む） もし全てのクロックイネーブルが有効のままの場合、非同期リセットもしくはGSRはリード/ライト・クロッ ク入力が安定状態になった後、最小1/fMAX (EBRクロック)の期間、加えられなければなりません。またリセッ トのリリースタイミングは、次のアクティブなリード/ライト・クロックエッジに対して、同期リセットとし てのセットアップ時間を満たすようにしなければなりません。 EBR初期値がコンフィグレーション時にプリロードされる場合、GSR入力がディセーブルされるか、或いは デバイスのウェイクアップ時にI/Oの解放される前にGSRがリリースされるようにしなければなりません。 これらの要件は全てのEBR RAM、ROM、及びFIFOに適用されます。EBR FIFOモードでは、GSRは常時ア クティブで図2-14のようにWEとREはクロックイネーブルのように動作します。リセットタイミング要件は RE入力に対するPRPeset入力、およびWEとRE入力に対するRST入力に適用されます。RSTとRPResetは常 にEBRの非同期入力です。 EBRで同期リセットのみが用いられ、またEBRのGSR入力もディセーブルされていればリセットに関する制 約はありません。 MachXO - 2-13 DS1002Ver. 2.8-J June 2009 PIOグループ MachXOファミリ・デバイスのPIOセルには2種類のPIOグループがあり、それらは6PIOセルのグループと 4PIOセルのグループよりなります。前者は左右バンクにあり、後者は上下のバンクにあり、それぞれのPIO はsysIOバッファとパッドに接続されています。 全デバイスで、隣接しているPIOを2つ一緒に使用して、コンプリメンタリな出力ドライバペアを構成できま す。ペアは T と C とラベルされ、2つのPIOを識別します。 MachXO1200とMachXO2280デバイスはさらに次のIO機能をサポートします。即ちすべてのPIOペアは差動 レシーバにできます。左右辺バンクの半分のPIOはLVDSの送信ペアまたは受信ペアに構成できます。さらに、 上辺バンクのPIOはPCIをサポートします。 図2-15 4つのプログラマブルI/Oセルよりなるグループ 図2-16 6つのプログラマブルI/Oセルよりなるグループ MachXO -2-14 DS1002Ver. 2.8-J June 2009 PIO PIOブロックはsysIOバッファと内部のPFUアレイブロック間のインターフェイスを提供します。これらのブ ロックは、出力データをPFUアレイから、高速データ信号を隣接PFUからを受け取ります。出力データと高 速出力データ信号は多重化され、sysIOバッファを介してI/Oピンに一つの信号として提供されます。図2-17 はMachXOのPIO論理を示しています。 トライステート制御信号は、出力データ信号とその反転したものからマルチプレクスされて生成されます。 また、専用パッドからのグローバル信号(TSALL)でsysIOバッファをトライステート制御することができます。 PIOはピンからsysIOバッファを介して入力信号を受け取り、デバイスのコアに提供します。さらに、正のホ ールドタイム要件を避けるために必要なプログラマブル素子があり、設計ツールで利用できます。 図2-17 MachXO PIOブロック図 sysIOバッファ それぞれのI/OはsysIOバッファと呼ばれるフレキシブルなバッファに関連しています。これらのバッファは、 デバイスの周囲にバンクと呼ばれる8つのグループで配置されます。sysIOバッファは、ユーザはLVCMOS、 LVTTL、BLVDS、LVDS、およびLVPECLを含む、今日のシステムで見られる広範な標準の実装を可能にし ます。 sysIOバッファ・バンク MachXOデバイスでは、シングルエンド出力バッファとレシオ入力バッファ(LVTTL、LVCMOS、およびPCI) は、VCCIOを用いて電源が与えられます。バンクVCCIO電源に加えて、MachXOデバイスにはVCCコア・ロジッ ク電源があり、またVCCAUXは全ての差動バッファと参照電圧ありのバッファに電力を供給します。 MachXO256とMachXO640デバイスには、全バンクにシングルエンド入力バッファとコンプリメンタリ出力 のあるシングルエンド出力バッファがあります。 MachXO1200とMachXO2280デバイスは次に示す2つのタイプのsysIOバッファ・ペアを含んでいます。 1. 上・下辺のsysIOバッファ・ペア MachXO - 2-15 DS1002Ver. 2.8-J June 2009 デバイスの上下辺バンクにおけるsysIOバッファ・ペアは、2シングルエンド出力ドライバと2組のシング ルエンド入力バッファ(レシオ型又は絶対電圧レベル型)から成ります。これらデバイスの上下辺バンクの I/Oペアは差動入力バッファに対応します。上辺バンクにはPCIクランプもあります。PCIクランプはVCC、 VCCAUX、およびVCCIOが有効レベルになり、デバイスがコンフィグレーションされた後に有効になります。 ペアとなる2個のパッドは True"と Comp"として記述されます。Trueパッドが差動入力バッファの正 側（信号）に関連していて、Comp(コンプリメンタリ)パッドが差動の入力バッファの反転側（信号）に 関連しています。 2. 左・右辺のsysIOバッファ・ペア デバイスの左右辺バンクにおけるsysIOバッファ・ペアは、2シングルエンド出力ドライバと2組のシング ルエンド入力バッファ(レシオ型および絶対電圧レベル型)から成ります。これらデバイスでは、出力ペア を差動にでき、また参照電圧有りのバッファ入力ペアも差動に構成できます。ペアとなる2個のパッドは True"と Comp"として記述されます。Trueパッドが差動I/Oの正側(信号)に関連していて、Comp(コン プリメンタリ)パッドが差動のI/Oの反転側(信号)に関連しています。 典型的な電源投入時のI/Oの振る舞い 内部のパワーオン・リセット（以下POR）信号は、VCCやVCCAUXが所定のレベルに達すると解除されます。 PORが解除された後、FPGAコアロジックが動作を開始します。アプリケーションにとって非常に重要な全 I/Oバンクの出力ポートのレベルを適切に制御するために、VCCIOと入力ポートのレベルが有効になっている ことを確実にすることは、設計者の責任で行う必要があります。ブランクデバイスのI/Oピンのデフォルト構 成はVCCIOに弱いプルアップのあるトライステートです。I/OピンはVCCとVCCAUX、およびVCCIOが全て 規定電圧レベルに達してユーザ設定に移行するまではこの状態を保持します。 VCCとVCCAUXはFPGAコア・ファブリックに、またVCCIOはI/Oバッファに電源を供給します。常に一貫して予 測できるI/Oの振舞いを確保しつつも、システム設計を簡易化するためには、FPGAコア・ファブリックより も先にI/Oバッファに電源が供給されることを推奨します。即ち、VCCIOをVCCやVCCAUXよりも早く供給するこ と、或いは同時に供給するべきです。 サポートされる標準 MachXO sysIOバッファは、シングルエンドと差動の標準を共にサポートします。シングルエンド標準はさ ら に LVCMOS 、 LVTTL 、 お よ び 他 の 標 準 に 細 分 す る こ と が で き ま す 。 バ ッ フ ァ は LVTTL 、 LVCMOS1.2/1.5/1.8/2.5/3.3V標準をサポートします。LVCMOSとLVTTLモードでは、バッファには、ドライ ブ強度、バス・メンテナンス(弱いプルアップ、弱いプルダウン、またはバスキーパ・ラッチ)、およびオー プン・ドレインとして個別に構成可能なオプションがあります。 BLVDS及びLVPECL出力エミュレーションがすべてのデバイスでサポートされています。MachXO1200と MachXO2280 は 、 左 右 辺 バ ン ク で I/O の 約 50% が オ ン チ ッ プ LVDS 出 力 バ ッ フ ァ を サ ポ ー ト し ま す 。 MachXO1200とMachXO2280デバイスでは、LVDS、BLVDS、およびLVPECL用の差動レシーバが全バンク でサポートされます。MachXO1200とMachXO2280デバイスの上辺のバンクではPCIがサポートされます。 表2-8にMachXOファミリ各デバイスのI/O特性をまとめます。 表2-9と表2-10は、MachXOデバイスでサポートされるI/O標準を、それらの電源電圧と参照電圧と共に示し ます。sysIOバッファを利用する種々標準のサポートの詳細については、テクニカル・インフォメーション （TN1091）を参照してください。 MachXO - 2-16 DS1002Ver. 2.8-J June 2009 表2-8 デバイスごとのI/Oサポート MachXO256 2 シングルエンド(全I/O バンク) MachXO640 4 シングルエンド(全I/O バンク) 出力バッファタイプ コンプリメンタリ出力 があるシングルエン ド・バッファ(全I/Oバン ク) コンプリメンタリ出力 があるシングルエン ド・バッファ(全I/Oバン ク) 差動出力のエミュレー ション機能 PCIサポート 全I/Oバンク なし I/Oバンク数 入力バッファタイプ 全I/Oバンク MachXO1200 8 シングルエンド(全I/O バンク) 差動レシーバ(全I/Oバ ンク) コンプリメンタリ出力 があるシングルエン ド・バッファ(全I/Oバン ク) 真のLVDS出力がある 差動バッファ(左右辺 の50%) 全I/Oバンク MachXO2280 8 シングルエンド(全I/O バンク) 差動レシーバ(全I/Oバ ンク) コンプリメンタリ出力 があるシングルエン ド・バッファ(全I/Oバン ク) 真のLVDS出力がある 差動バッファ(左右辺 の50%) 全I/Oバンク なし 上辺のみ 上辺のみ 表2-9 サポートされる入力標準 VCCIO (Typ.) 入力標準 3.3V 2.5V 1.8V 1.5V 1.2V シングルエンド・インターフェイス LVTTL ✓ ✓ ✓ ✓ ✓ LVCMOS33 ✓ ✓ ✓ ✓ ✓ LVCMOS25 ✓ ✓ ✓ ✓ ✓ ✓ LVCMOS18 ✓ LVCMOS15 LVCMOS12 PCI 1 ✓ ✓ ✓ ✓ ✓ ✓ ✓ ✓ ✓ ✓ 差動インターフェイス BLVDS2, LVDS2, LVPECL2, RSDS2 1. 2. ✓ MachXO1200とMachXO2280デバイスの上辺バンクのみ MachXO1200とMachXO2280デバイスのみ 表2-10 サポートされる出力標準 出力標準 ドライブ VCCIO (公称値) 4mA, 8mA, 12mA, 16mA 3.3 シングルエンド・インターフェイス LVTTL LVCMOS33 4mA, 8mA, 12mA, 14mA 3.3 LVCMOS25 4mA, 8mA, 12mA, 14mA 2.5 LVCMOS18 4mA, 8mA, 12mA, 14mA 1.8 LVCMOS15 4mA, 8mA 1.5 LVCMOS12 2mA, 6mA 1.2 LVCMOS33, オープンドレイン 4mA, 8mA, 12mA 14mA — LVCMOS25, オープンドレイン 4mA, 8mA, 12mA 14mA — MachXO - 2-17 DS1002Ver. 2.8-J June 2009 LVCMOS18, オープンドレイン 4mA, 8mA, 12mA 14mA — LVCMOS15, オープンドレイン 4mA, 8mA — LVCMOS12, オープンドレイン 2mA, 6mA — N/A 3.3 N/A 2.5 N/A 2.5 3 PCI33 差動インターフェイス LVDS1, 2 BLVDS, RSDS 2 LVPECL2 N/A 1, MachXO1200とMachXO2280デバイスにのみ専用LVDSバッファがある 2, 全デバイスで外部抵抗によりエミュレート可能 3, MachXO1200とMachXO2280デバイスの上辺バンクのみ 3.3 sysIOバッファ・バンク このファミリのバンク数はデバイスによって異なります。より大きい2デバイス、MachXO1200および MachXO2280は、8つのバンク(1辺あたり2バンク)に囲まれています。MachXO640には、4つのバンク(1辺あ たり1つのバンク)があります。このファミリの最も小さいメンバ(MachXO256)には、2つのバンクしかあり ません。 それぞれのsysIOバッファ・バンクは複数のI/O標準をサポートすることができます。各バンクには、他のバ ンクから完全に独立させることができるバンク毎のI/O供給電圧(VCCIO)があります。図2-18、2-19、2-20、お よび図2-21はすべてのデバイス用のsysIOバンクとそれらの関連する供給電源を示しています。 図2-18 MachXO2280バンク構成 MachXO - 2-18 DS1002Ver. 2.8-J June 2009 図2-19 MachXO1200バンク構成 図2-20 MachXO640バンク構成 MachXO - 2-19 DS1002Ver. 2.8-J June 2009 図2-21 MachXO256バンク構成 ホット・ソケッティング(活線挿抜) パワーアップやパワーダウンの間、予測できる振舞いを確実にするようにMachXOデバイスは入念に設計さ れました。I/Oピンへのリークは仕様値内に制御されますので、システムの他部分とのインテグレーションが 容易にできます。これによりMachXOは複数電源やホットスワップ対応のアプリケーションに理想的です。 スリープモード MachXO C デバイス(Vcc=1.8/2.5/3.3V)には、システム休止期間の待機時電流を、劇的に減少することが できるスリープモードがあります。スリープモードへの移行（オン、オフ）はSLEEPNピンによって制御さ れます。 スリープモードの間、FPGA論理は非動作状態であり、レジスタの状態やEBRの内容は維持されません。ま たI/Oはトライステートになります。デバイスがプログラミング中やコンフィグレーション動作の間、スリー プモードに入らないようにする必要があります。スリープモード時は、電源は通常動作範囲を維持しておく ことができるため、外部で電源を切り替える必要がありません。表2-9はノーマル時、オフ時、およびスリー プモードの特性を比較しています。 表2-11 ノーマル、オフ、およびスリープモードの特性 特性項目 SLEEPNピン スタティック電流Icc I/Oリーク電流 供給電源Vcc/Vccio/Vccaux ロジック動作 I/O動作 JTAGとプログラミング回路 EBRの内容、レジスタ値 MachXO ノーマル時 High Typical <10mA < 10uA 通常範囲 ユーザ定義 ユーザ定義 動作 維持 オフ時 0 < 1mA 0 非動作 トライステート 非動作 維持しない - 2-20 スリープモード Low Typical <100uA < 10uA 通常範囲 非動作 トライステート 非動作 維持しない DS1002Ver. 2.8-J June 2009 SLEEPNピンの特性 SLEEPNピンは、デバイスのVCC電源に対するLVCMOS入力規格の電圧レベルで動作します。また、本ピン は誤ったトリガ入力を防ぐために、シュミットトリガ回路とグリッチフィルタと共に、10uAの電流が流れる 程度に弱くプルアップされています。スリープモードを意図しない場合に通常動作を確実にするため、本ピ ンを外部抵抗でVCCにプルアップすることを推奨します。 デバイスは、通常SLEEPNが有効なLowレベルにされた数百ns後にスリープモードに入ります。通常モード への復帰時はスリープモード・タイミング表で規定されるように動作を再開します。このデータシートのAC とDC仕様部が詳細なタイミング・ダイヤグラムを示します。 オシレータ 全MachXOデバイスが内部CMOSオシレータを持っています。オシレータはクロックツリーへのとして利用 できます。発振周波数は内部ロジックで分周できます。本オシレータをオン・オフをプログラムする専用の 制御ビットがあります。オシレータの周波数範囲は18MHzから26MHzです。 コンフィグレーションとテスト 以下のセクションはMachXOファミリデバイスのコンフィグレーションとテスト機能について説明します。 IEEEの1149.1準拠のバウンダリ・スキャン・テスタビリティ すべてのMachXOデバイスには、IEEE1149.1準拠のテスト・アクセス・ポート(TAP)を通してアクセスされ るバウンダリ・スキャン・セルがあります。これは、すべての重要なロジック・ノードにアクセスすること ができるシリアル・スキャン・パスを通して、デバイスが搭載される回路基板の機能的なテストを可能にし ます。内部レジスタはリンクされており、テストデータがシフトインされて直接テスト・ノードにロードさ れるか、または検証のためにテストデータをキャプチャしてシフトアウトすることができます。テスト・ア クセス・ポートはTDI、TDO、TCK、およびTMSの専用I/Oから成ります。テスト・アクセス・ポートは動作 電源としてVCCIOを共用しますが（MachXO256: VCCIO1; MachXO640: VCCIO2; MachXO1200とMachXO2280: VCCIO5）、LVCMOS3.3/2.5/1.8/1.5/1.2の標準で動作することができます。 デバイス・コンフィグレーション すべてのMachXOデバイスがデバイス・コンフィグレーションとプログラミングに用いることができるテス トアクセスポートを含んでいます。 MachXOの不揮発性メモリは以下の2つの異なるモードでプログラムすることができます。 ・IEEE1149.1ポートを介してのIEEE1532モード。このモードで、デバイスはオフラインで、I/OはBSCAN レジスタによって制御されます。 ・IEEE1149.1ポートを介してのバックグランド・モード。これは、再プログラミングが行われている間、 デバイスはユーザ・モードでの動作が継続可能です。 SRAMコンフィグレーション・メモリは、次の3つの異なる方法で構成することができます。 ・パワーアップ時にオンチップ不揮発性メモリにより ・IEEE1149.1ポートを介してリフレッシュコマンドを発行して ・IEEE1149.1ポートを介してIEEE1532モードで 図2-22はMachXOデバイスで利用できる異なるプログラミング・ポートとモードを表記しています。パワー アップ時に、SRAMはIEEE1532プロトコルによりIEEE1149.1シリアルTAPポートを通してコンフィグレー ションする準備ができています。 MachXO - 2-21 DS1002Ver. 2.8-J June 2009 リーブアローン(Leave Alone) I/O IEEE1532モードを用いて不揮発性メモリのプログラミング、SRAMのコンフィグレーション、あるいはリフ レッシュコマンドを発行するとき、ユーザはI/OをLow、High、トライステート、或いは現在の値に保持する ことのいづれかを指定できます。これは動作を継続したまま再プログラムをするようなシステムを実装する ために、素晴らしい柔軟性を提供します。 TransFRTM (Transparent Field Reconfiguration) TransFR(TFR)はラティスのユニークなテクノロジで、ispVMからのコマンド一つで、フィールドでのロジッ ク更新を、システム停止することなく可能にする機能です。詳細はテクニカルノートTN1087 (Minimizing System Interruption During Configuration Using TransFR) を参照して下さい。 セキュリティ MachXOデバイスはセキュリティ・ビットを持っており、これが設定されるとSRAMコンフィグレーション と不揮発性メモリ空間のリードバックを防げます。いったん設定されると、セキュリティ・ビットをクリア する唯一の方法はメモリ・スペースを消去することです。デバイス・コンフィグレーションの詳しい情報に 関しては、テクニカル・ドキュメンテーション(TN1086)を参照してください。 図2-22 MachXOコンフィグレーションとプログラミング ロジック集積度の移行（マイグレーション） 同じパッケージで異なるロジック集積度のデバイスが同じピン配置であることを保証するようにMachXOフ ァミリは設計されてあります。さらにアーキテクチャは、小さいロジック集積度のデバイスからより大きい ロジック集積度のデバイスに設計のマイグレーションを行うときに、高い成功率を確実にします。また多く の場合、高密度デバイスの低い使用効率の設計を、小さいロジック集積度のデバイスにターゲットを移行さ せることも可能です。しかしながら、最終的なリソース使用効率の正確な詳細は、それぞれのケースで成功 の確からしさに影響を与えるでしょう。 MachXO -2-22 DS1002Ver. 2.8-J June 2009 MachXO ファミリ・データシート DCおよびスイッチング特性 絶対最大定格1 2 3 LCMXO E(1.2V) LCMXO C(1.8V/2.5V/3.3V) 電源電圧 VCC ......... …………………………………-0.5 ∼ 1.32V ……………… -0.5 ∼ 3.75V 電源電圧 VCCAUX .....………………………………. -0.5 ∼ 3.75V ……………… -0.5 ∼ 3.75V 出力電源電圧 VCCIO ……………………………….-0.5 ∼ 3.75V ……………… -0.5 ∼ 3.75V 加えられるI/Oトライステート電圧4………………-0.5 ∼ 3.75V ……………… -0.5 ∼ 3.75V 加えられる入力専用ピン電圧4…….......................-0.5 ∼ 3.75V ……………… -0.5 ∼ 4.25V 保存温度(周囲) ........ ………………………………..-65 ∼ 150℃ ……………… -65 ∼ 150℃ ジャンクション温度(Tj) ……………………………… +125℃ ………………………… +125℃ １ "絶対最大定格"で記載された以上のストレスはデバイスに永久的な損傷を引き起こすかもしれません。これら条件下で、或 いはこれら仕様項目の推奨動作条件セクションで示される以外のいかなる他の条件下で、デバイスの機能的な動作を暗示する ものではありません。 2 ラティス Thermal Management （熱管理）ドキュメントに従うことが必要です。 3 全ての電圧はGND基準です 4 -2V∼(VIHMAX + 2)Vまでのオーバシュートとアンダシュートは <20nsの期間は許容されます。 推奨動作条件 1 シンボル VCC 3 Min. Max. 単位 1.2Vデバイスのコア電源電圧 パラメータ 1.14 1.26 V 1.8V/2.5V/3/3Vデバイスのコア電源電圧 1.71 3.465 V 補助(Auxiliary)電源電圧 3.135 3.465 V VCCIO 2 I/Oドライバ電源電圧 1.14 3.465 V tJCOM ジャンクション温度、コマーシャル品 0 85 ℃ tJIND ジャンクション温度、インダストリアル品 -40 100 ℃ tJFLASHCOM ジャンクション温度、フラッシュ・プログラミング、コマーシャル品 0 85 ℃ tJFLASHIND ジャンクション温度、フラッシュ・プログラミング、インダストリアル品 -40 100 ℃ VCCAUX 1 同じ電圧値の電源は同一ソースに接続すること。例えばVCCIOとVCCが共に2.5Vの場合や、3.3VのVCCIOはVCCAUXと同じ電源に、或い はLCMXO ”E”デバイスでは1.2VのVCCIOはVCCと同じ電源に接続のこと 2 後の表におけるI/O標準毎の推奨電圧を参照のこと 3 VCCAUXか2.5Vに達する前にVCCが規定最小値以上になっていること MachXO256, MachXO640 ホット・ソケッティング(活線挿抜)仕様1 2 3 シンボル IDK パラメータ 条件 Min. Typ. Max 入力、I/Oのリーク電流 0 ≦ VIN ≦ VIH (MAX) ̶ ̶ +/-1000 1 VCC、VCCAUX 及び VCCIO のシーケンスは順不同。ただし、いずれも単調増加・降下レートであることが必要 2 0 ≦ VCC ≦ VCC (MAX)、または 0 ≦ VCCIO ≦ VCCIO (MAX) 、0 ≦ VCCAUX ≦ VCCAUX (MAX)、 3 IDK は IPU 、IPW 、または IBH に加算される MachXO - 3-1 単位 uA DS1002Ver. 2.8-J June 2009 MachXO1200, MachXO2280 ホット・ソケッティング(活線挿抜)仕様1 2 3 4 シンボル パラメータ 条件 Min. Typ. Max 単位 ̶ ̶ +/-1000 uA ̶ ̶ +/-1000 非LVDSの汎用sysIO IDK 入力またはI/Oのリーク電流 0 ≦ VIN ≦ VIH (MAX) LVDSの汎用sysIO IDK 入力またはI/Oのリーク電流 VIN ≦ VCCIO VIN ＞ VCCIO ̶ 35 ̶ 1 VCC、VCCAUX 及び VCCIO のシーケンスは順不同。ただし、いずれも単調増加・降下レートであることが必要 2 0 ≦ VCC ≦ VCC (MAX)、または 0 ≦ VCCIO ≦ VCCIO (MAX) 、0 ≦ VCCAUX ≦ VCCAUX (MAX)、 3 IDK は IPU 、IPW 、または IBH に加算される 4 LVCMOSとLVTTLにて測定した値に基づく uA mA DC電気的特性 推奨動作条件にわたって シンボル パラメータ 条件 Min. Typ. Max. 単位 0 ≦ VIN ≦ (VCCIO – 0.2V) — — 10 uA (VCCIO - 0.2V) ＜ VIN ≦ 3.6V — — 40 uA 0 ≦ VIN ≦ 0.7 VCCIO -30 — -150 uA I/Oアクティブ・プルダウン電流 VIL (MAX) ≦ VIN ≦ VIH (MAX) 30 — 150 uA バスホールドLow維持電流 VIN = VIL (MAX) 30 — — uA IBHHS バスホールドHigh維持電流 VIN = 0.7VCCIO -30 — — uA IBHLO バスホールドLowオーバドライブ電 0 ≦ VIN ≦ VIH (MAX) 流 — — 150 uA IBHLH バスホールドHighオーバドライブ 電流 — — -150 uA VBHT3 バスホールド・トリップ・ポイント 0 ≦ VIN ≦ VIH (MAX) IIL, IIH1 4 5 入力、I/Oのリーク電流 IPU I/Oアクティブ・プルアップ電流 IPD IBHLS 0 ≦ VIN ≦ VIH (MAX) VIL (MAX) — VIH (MIN) V C1 2 I/O容量 VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V, VCC = TYP., VIO = 0 to VIH (MAX) — 8 — pf C2 専用入力の容量2 VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V, VCC = TYP., VIO = 0 to VIH (MAX) — 8 — pf 1. 入力やI/Oのリーク電流は、出力ドライバをトライステートにし、ピンは入力として、またはI/Oとして構成して測定される。出力ドライ バがアクティブな状態では測定されない。バスメンテナンス回路はディセーブルされる。 2. TA 25℃、f = 1.0MHz 3. 本ドキュメント内sysIOシングルエンドDC電気的特性仕様の表にあるVILとVIHを参照のこと 4. SLEEPNピンには適用されない 5. VIHがVCCIOより高い場合、HiからLoの遷移時に、標準で30ns以下の期間、ピークで6mAの過渡電流が流れ得る。MachXO1200と MachXO2280の真のLVDS出力ピンでは、VIHはVCCIOに等しいか高くならない必要がある。 MachXO - 3-2 DS1002Ver. 2.8-J June 2009 供給電流(スリープモード時)1 2 シンボル パラメータ デバイス Typ.3 MAX 単位 12 12 12 12 1 1 1 1 2 25 uA 25 25 25 15 uA 25 45 uA 85 30 uA LCMXO256C ICC LCMXO640C コア電源電流 LCMXO1200C LCMXO2280C LCMXO256C ICCAUXyy LCMXO640C 補助(Auxiliary)電源電流 LCMXO1200C LCMXO2280C ICCIO バンク電源電流 4 全LCMXO ”C”デバイス uA uA uA uA uA 1 全入力はLVCMOSに構成されてVCCIOまたはGNDに固定されていると仮定。 2 周波数 0MHz. 3 TA =25℃、電源電圧は公称値 4 バンク当り 供給電流(スタンバイ時)1 2 3 4 推奨動作条件にわたって シンボル パラメータ デバイス LCMXO256C LCMXO640C LCMXO1200C ICC LCMXO2280C コア電源電流 LCMXO256E LCMXO640E LCMXO1200E LCMXO2280E LCMXO256E/C ICCAUX 補助(Auxiliary)電源電流 VCCAUX = 3.3V LCMXO640E/C LCMXO1200E/C LCMXO2280E/C 6 Typ.5 単位 7 9 14 20 4 6 10 12 5 7 12 13 2 mA mA mA mA mA mA mA mA mA mA mA mA ICCIO バンク電源電流 全デバイス mA 1 供給電流についてのさらなる情報については、付加的技術情報の詳細を参照のこと 2 全出力はトライステート、全入力はLVCMOSに構成されてVCCIOまたはGNDに固定されていると仮定 3 周波数 0MHz. 4 ユーザパターンはブランク 5 TA =25℃、電源電圧は公称値 6 バンク当り。VCCIO=2.5V, プルアップ・ダウン抵抗を含まない MachXO - 3-3 DS1002Ver. 2.8-J June 2009 初期化供給電流1 2 3 4 推奨動作条件にわたって シンボル パラメータ デバイス LCMXO256C LCMXO640C LCMXO1200C ICC コア電源電流 LCMXO2280C LCMXO256E LCMXO640E LCMXO1200E LCMXO2280E LCMXO256E/C ICCAUX 補助(Auxiliary)電源電流 LCMXO640E/C VCCAUX = 3.3V LCMXO1200E/C LCMXO2280E/C Typ.5 単位 13 17 21 23 10 14 18 20 10 13 24 25 2 mA ICCio バンク電源電流6 全デバイス 1 供給電流についてのさらなる情報については、付加的技術情報の詳細を参照のこと 2 全I/OはVCCIOまたはGNDに固定されていると仮定 3 周波数 0MHz. 4 一般的ユーザパターン 5 TA =25℃、電源電圧は公称値 6 バンク当り。VCCIO=2.5V, プルアップ・ダウン抵抗を含まない MachXO - 3-4 mA mA mA mA mA mA mA mA mA mA mA mA DS1002Ver. 2.8-J June 2009 フラッシュメモリ・プログラミング時、消去時供給電流1 2 3 4 推奨動作条件にわたって シンボル パラメータ デバイス LCMXO256C LCMXO640C LCMXO1200C ICC コア電源電流 LCMXO2280C LCMXO256E LCMXO640E LCMXO1200E LCMXO2280E LCMXO256E/C ICCAUX 補助(Auxiliary)電源電流 LCMXO640E/C VCCAUX = 3.3V LCMXO1200E/C LCMXO2280E/C Typ.5 単位 9 11 16 22 6 8 12 14 8 10 15 16 2 mA mA mA mA mA mA mA mA mA mA mA mA ICCJ VCCJ 電源電流 6 全デバイス mA 1 供給電流についてのさらなる情報については、付加的技術情報の詳細を参照のこと 2 全入力はVCCIOまたはGNDに固定されていると仮定 3 一般的なユーザパターン 4 JTAGプログラムは25MHz 5 TA =25℃、電源電圧は公称値 6 バンク当り。VCCIO=2.5V, プルアップ・ダウン抵抗を含まない MachXO -3-5 DS1002Ver. 2.8-J June 2009 sysIO推奨動作条件 標準 VCCIO Min. Typ. Max. LVCMOS 3.3 3.135 3.3 3.465 LVCMOS 2.5 2.375 2.5 2.625 LVCMOS 1.8 1.71 1.8 1.89 LVCMOS 1.5 1.425 1.5 1.575 LVCMOS 1.2 1.14 1.2 1.26 LVTTL 3.135 3.3 3.465 3 3.135 3.3 3.465 LVDS 1 2 2.375 2.5 2.625 LVPECL 3.135 3.3 3.465 BLVDS1 2.375 2.5 2.625 PCI 1 1 RSDS , 2.375 2.5 1. デバイスに対する入力。出力は外部抵抗を加えて実装する 2. MachXO 1200とMachXO 2280は専用LVDSバッファあり 3. MachXO MachXO 1200とMachXO 2280の上辺のバンクのみ - 3-6 2.625 DS1002Ver. 2.8-J June 2009 シングルエンドsysIO DC電気的特性 VIL 入出力標準 LVCMOS 3.3 LVTTL VIH Min. (V) Max. (V) Min. (V) -0.3 0.8 2.0 -0.3 0.8 3.6 2.0 3.6 LVCMOS 2.5 -0.3 0.7 1.7 3.6 LVCMOS 1.8 -0.3 0.35VCCIO 0.65VCCIO 3.6 LVCMOS 1.5 LVCMOS 1.2 (“C” Version) LVCMOS 1.2 (“E” Version) PCI -0.3 0.35VCCIO VOH Min. (V) IOL1 (mA) IOH (mA) 0.4 VCCIO - 0.4 16, 12, 8, 4 -14, -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 2.4 16 -16 0.4 VCCIO - 0.4 12, 8, 4 -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 VOL Max. (V) Max. (V) 0.65VCCIO 3.6 -0.3 0.42 0.78 3.6 -0.3 0.35VCCIO 0.65VCCIO 3.6 -0.3 0.3VCCIO 0.5VCCIO 3.6 1 0.4 VCCIO - 0.4 16, 12, 8, 4 -14, -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 16, 12, 8, 4 -14, -12, -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 8, 4 -8, -4 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 6, 2 -6, -2 0.2 VCCIO - 0.2 0.1 -0.1 0.4 VCCIO - 0.4 6, 2 -6, -2 0.2 VCCIO - 0.2 0.1 -0.1 0.1VCCIO 0.9VCCIO 1.5 -0.5 1. ロジック信号接続表で示されるように、I/OによってGND接続の間、あるいはのI/Oバンクの端の最後のGNDと I/Oバンク間を流れる平均DC電流は、n*8mAを超えないものとします。ここでnはバンクGND接続か、バンクの最 後のGNDとバンク端の間のI/O数です。 （The average DC current drawn by I/Os between GND connections, or between the last GND in an I/O bank and the end of an I/O bank, as shown in the logic signal connections table shall not exceed n * 8mA. Where n is the number of I/Os between bank GND connections or between the last GND in a bank and the end of a bank.） MachXO - 3-7 DS1002Ver. 2.8-J June 2009 差動sysIO電気的特性 LVDS 推奨動作条件にわたって パラメータ シンボル パラメータ記述 VINP, VINM 入力電圧 VTHD 差動の入力スレッショルド VCM 入力コモンモード電圧 テスト条件 Min. Typ. Max. 単位 0 — 2.4 V +/-100 — — mV 100mV ≦ VTHD VTHD/2 1.2 1.8 V 200mV ≦ VTHD VTHD/2 1.2 1.9 V 350mV ≦ VTHD VTHD/2 1.2 2.0 V IIN 入力電流 パワーオン — — +/-10 uA VOH VOPかVOMの出力High電圧 RT = 100Ω — 1.38 1.60 V VOL VOPかVOMの出力Low電圧 RT = 100Ω 0.9V 1.03 — V VOD 出力差動電圧 (VOP - VOM), RT = 100Ω 250 350 450 mV ∆VOD HighとLow間のVODの変化 — — 50 mV VOS 出力電圧オフセット 1.125 1.25 1.375 V ∆VOS HとLの間のVOSの変化 — — 50 mV IOSD 出力短絡電流 — — 6 mA MachXO (VOP - VOM)/2, RT = 100Ω VOD = 0V 、ドライバ出力をショート - 3-8 DS1002Ver. 2.8-J June 2009 LVDSエミュレーション MachXOの一部デバイスは真のLVDSをサポートしますが、さらにエミュレートによってもLVDS出力をサポ ートし、これをLVDS25Eと呼びます。コンプリメンタリなLVCMOS出力を外部抵抗とともに用いることで 出力をエミュレートし、全デバイスで使用可能です。図3-1で示すのは標準的な構成例で、抵抗は1%偏差の 業界標準値です。 一部のデバイスには差動LVDS入力バッファがあります。 図3-1 外部抵抗を使用したLVDSの例（LVDS25E） 表3-1 LVDS25Eの直流条件 推奨動作条件にわたって パラメータ MachXO ZOUT 記述 出力インピーダンス Rs ドライバ直列抵抗 標準値 20 単位 Ω 294 Ω Rp ドライバ並列抵抗 121 Ω RT VOH VOL VOD VCM ZBACK IDC レシーバ終端 出力High電圧 出力Low電圧 出力差動電圧 出力コモンモード電圧 バック・インピーダンス 直流出力電流 100 1.43 1.07 0.35 1.25 100 3.66 Ω - 3-9 V V V V Ω mA DS1002Ver. 2.8-J June 2009 BLVDS MachXOデバイスは、BLVDS標準をサポートします。この出力は、ドライバ出力間のパラレル外部抵抗と共にコ ンプリメンタリなLVCMOS出力を用いることでエミュレートされます。入力は一部のデバイスではLVDS差動入力 バッファを用いてサポートされます。BLVDSはマルチドロップで双方向のマルチポイント差動シグナリングが必 要な時に用いられることを意図しています。図3-2で示される構成は、双方向のマルチポイント差動信号のための 1つの可能なソリューションです。 図3-2 BLVDSマルチポイント出力の例 表3-2 BLVDS直流条件1 推奨動作条件にわたって パラメータ Typical 記述 Zo = 45 Zo = 90 ZOUT 出力インピーダンス 100 100 Ω RTLEFT 左端の終端 45 90 Ω RTRIGHT 右端の終端 45 90 Ω VOH 出力High電圧 1.375 1.48 V VOL 出力Low電圧 1.125 1.02 V VOD 出力差動電圧 0.25 0.46 V VCM 出力コモンモード電圧 1.25 1.25 V IDC DC出力電流 11.2 10.2 mA 1. 入力バッファに関しては、LVDS表を参照してください MachXO 単位 - 3-10 DS1002Ver. 2.8-J June 2009 LVPECL MachXOデバイスは、差動LVPECL標準をサポートします。出力標準は、ドライバ出力間のパラレル外部抵抗と共 にコンプリメンタリなLVCMOS出力を用いることで、全デバイスでエミュレートできます。入力は一部のデバイ スではLVDS差動入力バッファを用いてサポートされます。図3-3で示される構成は、ポイント・ツー・ポイント 信号のための1つの可能なソリューションです。 図3-3 差動LVPECL 表3-3 LVPECL直流条件1 推奨動作条件にわたって Typical 単位 ZOUT パラメータ 出力インピーダンス 100 Ω RP ドライバのパラレル抵抗 150 Ω RT レシーバ終端 100 Ω VOH 出力High電圧 2.03 V VOL 出力Low電圧 1.27 V VOD 出力差動電圧 0.76 V VCM 出力コモンモード電圧 1.65 V ZBACK バック・インピーダンス 85.7 Ω IDC DC出力電流 12.7 mA 1. MachXO 記述 入力バッファに関しては、LVDS表を参照してください。 - 3-11 DS1002Ver. 2.8-J June 2009 RSDS LatticeECP/ECデバイスは、差動RSDS標準をサポートします。出力標準は、ドライバ出力間のパラレル外部 抵抗と共にコンプリメンタリなLVCMOS出力を用いることでエミュレートされます。入力は一部のデバイス ではLVDS差動入力バッファを用いてサポートされます。図3-4に示された構成は、RSDS標準の実装のため の1つの可能なソリューションです。RSDS動作には推奨抵抗値でLVDS25Eモードを用いてください。図3-4 における抵抗値は1%偏差の業界標準値です。 図3-4 RSDS (Reduced Swing Differential Standard) 表3-4 RSDS DC条件 パラメータ 記述 ZOUT 出力インピーダンス MachXO Typical 単位 20 Ω RS ドライバ・シリーズ抵抗 294 Ω RP ドライバ・パラレル抵抗 121 Ω RT レシーバ終端 100 Ω VOH 出力High電圧 1.35 V VOL 出力Low電圧 1.15 V VOD 出力差動電圧 0.20 V VCM 出力コモンモード電圧 1.25 V ZBACK バック・インピーダンス 101.5 Ω IDC DC出力電流 3.66 mA - 3-12 DS1002Ver. 2.8-J June 2009 典型的なビルディング・ブロック機能パフォーマンス1 ピン・ピン間のパフォーマンス(LVCMOS25 12mAドライブ) 機能 -5 タイミング 単位 基本機能 16ビット・デコーダ 6.7 ns 4:1 MUX 4.5 ns 16:1 MUX 5.1 ns レジスタ・レジスタ間パフォーマンス 機能 -5 タイミング 単位 基本機能 16:1 MUX 487 MHz 16ビット加算器 292 MHz 16ビット・カウンタ 388 MHz 64ビット・カウンタ 200 MHz エンベデッド・メモリ機能（1200と2280デバイスのみ） 256×36 シングルポートRAM 284 512×18 真のデュアルポートRAM 284 MHz MHz 分散メモリ機能 16×2 シングルポートRAM 434 MHz 64×2 シングルポートRAM 320 MHz 128×4 シングルポートRAM 261 MHz 32×2 擬似デュアルポートRAM 314 MHz 64×4 擬似デュアルポートRAM 271 MHz 本数値はispLEVER開発ツールを用いて算出されたもので、設計とツールのバージョンにより正確な値は異なること がある。ツールが用いる内部パラメータはキャラクタライズされたものであるが、全てのデバイスについてテスト されたものではない。 Rev.A 0.19 ディレーティング・ロジック・タイミング データシートの以下のセクションとispLEVERデザインツールに提供されるロジック・タイミングは、動作範囲内 での最悪値です。ベストケース・プロセスの公称温度と電圧における実際の遅延は、表で与えられた値よりはる かに良い場合があります。ispLEVERデザインツールは特定の温度と電圧でのロジック・タイミング値を与えるこ とができます。 MachXO - 3-13 DS1002Ver. 2.8-J June 2009 MachXO 外部スイッチング特性 1 推奨動作条件にわたって パラメータ 記 述 デバイス -5 -4 -3 単位 Min. Max. Min. Max. Min. Max. LCMXO256 — 3.5 — 4.2 — 4.9 LCMXO640 — 3.5 — 4.2 — 4.0 ns LCMXO1200 — 3.6 — 4.4 — 5.1 ns LCMXO2280 — 3.6 — 4.4 — 5.1 ns LCMXO256 — 4.0 — 4.8 — 5.6 ns LCMXO640 — 4.0 — 4.8 — 5.7 ns LCMXO1200 — 4.3 — 5.2 — 6.1 ns LCMXO2280 — 4.3 — 5.2 — 6.1 ns LCMXO256 1.3 — 1.6 — 1.8 — ns クロック対データ・セットアップ、PFU LCMXO640 へ LCMXO1200 1.1 — 1.3 — 1.5 — ns 1.1 — 1.3 — 1.6 — ns LCMXO2280 1.1 — 1.3 — 1.5 — ns LCMXO256 -0.3 — -0.3 — -0.3 — ns LCMXO640 -0.1 — -0.1 — -0.1 — ns LCMXO1200 0.0 — 0.0 — 0.0 — ns LCMXO2280 -0.4 — -0.4 — -0.4 — ns LCMXO256 — 600 — 550 — 500 MHz LCMXO640 — 600 — 550 — 500 MHz LCMXO1200 — 600 — 550 — 500 MHz LCMXO2280 — 600 — 550 — 500 MHz LCMXO256 汎用I/Oピン・パラメータ(PLLなしでグローバル・クロックを用いる)1 tPD tCO tSU 1LUT（最良ケース）の伝播遅延時間 クロック対出力（最良ケース）、PFU から クロック対データ・ホールド、PFU へ tH fMAX_IO I/OとPFUレジスタのクロック周波数 ns — 200 — 220 — 240 ps I/Oバンク内のプライマリ・クロックスキ LCMXO640 ュー LCMXO1200 — 200 — 220 — 240 ps — 200 — 220 — 240 ps LCMXO2280 1. 一般のタイミング値はLVCMOS2.5V、12mAに基づく Rev.A 0.19 — 200 — 220 — 240 ps tSKEW_PRI MachXO - 3-14 DS1002Ver. 2.8-J June 2009 MachXO内部タイミング・パラメータ 1 推奨動作条件にわたって パラメータ -5 記述 PFU/PFFロジック・モード・タイミング LUT4遅延(A∼D入力からF出力) tLUT4_PFU tLUT6_PFU tLSR_PFU tSUM_PFU tHM_PFU tSUD_PFU tHD_PFU tCK2Q_PFU tLE2Q_PFU tLD2Q_PFU Min. Max. Min. Max. Min. Max. 単位 — 0.28 — 0.34 — 0.39 ns — 0.44 — 0.53 — 0.62 ns セット/リセット対PFU出力 — 0.90 — 1.08 — 1.26 ns 入力セットアップ時間、クロック対Mux(M0、M1) 0.10 — 0.13 — 0.15 — ns 入力ホールド時間、クロック対Mux(M0、M1) -0.05 — -0.06 — -0.07 — ns 入力セットアップ時間、クロック対D入力 0.13 — 0.16 — 0.18 — ns ホールド時間、クロック対D入力 -0.03 — -0.03 - -0.04 — ns クロック対Q遅延、D-タイプ・レジスタ — 0.40 — 0.48 — 0.56 ns クロック対Q遅延、ラッチ — 0.53 — 0.64 — 0.74 ns D対Qスループット遅延、ラッチ・イネーブル時 — 0.55 — 0.66 — 0.77 ns 0.56 ns — 0.40 — 0.48 — データ・セットアップ時間 -0.18 — -0.22 — -0.25 — ns データ・ホールド時間 0.28 — 0.34 — 0.39 — ns アドレス・セットアップ時間 -0.46 — -0.56 — -0.65 — ns アドレス・ホールド時間 0.71 — 0.85 — 0.99 — ns リード/ライト・イネーブル・セットアップ時間 -0.22 — -0.26 — -0.30 — ns リード/ライト・イネーブル・ホールド時間 0.33 — 0.40 — 0.47 — ns — 0.75 — 0.90 — 1.06 ns — 1.29 — 1.54 — 1.80 ns — 2.24 — 2.69 — 3.14 ns — 0.54 — 0.64 — 0.75 ns -0.26 — -0.31 — -0.37 — ns PIO 入力/出力バッファ・タイミング 入力バッファ遅延 tIN_PIO tOUT_PIO -3 LUT6遅延(A∼D入力からOFX出力) PFUメモリ・モード・タイミング クロック対出力 tCORAM_PFU tSUDATA_PFU tHDATA_PFU tSUADDR_PFU tHADDR_PFU tSUWREN_PFU tHWREN_PFU -4 出力バッファ遅延 EBRタイミング tCO_EBR tCOO_EBR tSUDATA_EBR tHDATA_EBR tSUADDR_EBR tHADDR_EBR tSUWREN_EBR tHWREN_EBR tSUCE_EBR tHCE_EBR tRSTO_EBR クロック対出力、アドレスまたはデータから クロック対出力、EBR出力レジスタから セットアップ、データ対EBRメモリ ホールド、データ対EBRメモリ 0.41 — 0.49 — 0.57 — ns セットアップ、アドレス対EBRメモリ -0.26 — -0.31 — -0.37 — ns ホールド、アドレス対EBRメモリ 0.41 — 0.49 — 0.57 — ns ライト/リード・イネーブル・セットアップ、対EBR -0.17 — -0.20 — -0.23 — ns ライト/リード・イネーブルホールド、対EBR 0.26 — 0.31 — 0.36 — ns クロック・イネーブル・セットアップ、対EBR出力レジ スタ 0.19 — 0.23 — 0.27 — ns クロック・イネーブル・ホールド、対EBR出力レジスタ -0.13 — -0.16 — -0.18 — ns 出力遅延時間、リセットからEBR出力レジスタ — 1.03 — 1.23 — 1.44 ns PLLパラメータ リセット・リカバリ、対クロックの立ち上がり tRSTREC — 1.00 — 1.00 — 1.00 ns リセット信号セットアップ時間 1.00 — 1.00 — 1.00 — ns tRSTSU 1 内部パラメータはキャラクタライズされているが、全デバイスはテストしていない Rev.A 0.19 MachXO - 3-15 DS1002Ver. 2.8-J June 2009 MachXOファミリ タイミングの加算値 1 2 3 推奨動作条件にわたって バッファ・タイプ 記述 -5 -4 -3 単位 入力加算値 LVDS25 4 LVDS 0.44 0.53 0.61 ns BLVDS25 4 BLVDS 0.44 0.53 0.61 ns LVPECL33 4 LVPECL 0.42 0.50 0.59 ns LVTTL33 LVTTL 0.01 0.01 0.01 ns LVCMOS33 LVCMOS 3.3 0.01 0.01 0.01 ns LVCMOS25 LVCMOS 2.5 0.00 0.00 0.00 ns LVCMOS18 LVCMOS 1.8 0.07 0.08 0.10 ns LVCMOS15 LVCMOS 1.5 0.14 0.17 0.19 ns LVCMOS12 LVCMOS 1.2 0.40 0.48 0.56 ns PCI33 4 PCI 0.01 0.02 0.01 ns LVDS 2.5 E -0.13 -0.15 -0.18 ns LVDS 2.5 -0.21 -0.26 -0.30 ns BLVDS25 BLVDS 2.5 -0.03 -0.03 -0.04 ns LVPECL33 LVPECL 3.3 0.04 0.04 0.05 ns LVTTL33_4mA LVTTL 4mA ドライブ 0.04 0.04 0.05 ns LVTTL33_8mA LVTTL 8mA ドライブ 0.06 0.07 0.08 ns LVTTL33_12mA LVTTL 12mA ドライブ -0.01 -0.01 -0.01 ns 出力加算値 LVDS25E LVDS25 4 LVTTL33_16mA LVTTL 16mA ドライブ 0.50 0.60 0.70 ns LVCMOS33_4mA LVCMOS 3.3 4mA ドライブ 0.04 0.04 0.05 ns LVCMOS33_8mA LVCMOS 3.3 8mA ドライブ 0.06 0.07 0.08 ns LVCMOS33_12mA LVCMOS 3.3 12mA ドライブ -0.01 -0.01 -0.01 ns LVCMOS33_16mA LVCMOS 3.3 16mA ドライブ 0.50 0.60 0.70 ns LVCMOS25_4mA LVCMOS 2.5 4mA ドライブ 0.05 0.06 0.07 ns LVCMOS25_8mA LVCMOS 2.5 8mA ドライブ 0.10 0.12 0.13 ns LVCMOS25_12mA LVCMOS 2.5 12mA ドライブ 0.00 0.00 0.00 ns LVCMOS25_16mA LVCMOS 2.5 16mA ドライブ 0.34 0.40 0.47 ns LVCMOS18_4mA LVCMOS 1.8 4mA ドライブ 0.11 0.13 0.15 ns LVCMOS18_8mA LVCMOS 1.8 8mA ドライブ 0.05 0.06 0.06 ns LVCMOS18_12mA LVCMOS 1.8 12mA ドライブ -0.06 -0.07 -0.08 ns LVCMOS18_16mA LVCMOS 1.8 16mA ドライブ 0.06 0.07 0.09 ns LVCMOS15_4mA LVCMOS 1.5 4mA ドライブ 0.15 0.19 0.22 ns LVCMOS15_8mA LVCMOS 1.5 8mA ドライブ 0.05 0.06 0.07 ns LVCMOS12_2mA LVCMOS 1.2 2mA ドライブ 0.26 0.31 0.36 ns LVCMOS12_6mA LVCMOS 1.2 6mA ドライブ 0.05 0.06 0.07 ns PCI33 4 PCI33 1.85 2.22 2.59 ns 1 タイミング加算値はキャラクタライズされているが全デバイスはテストしていない 2 LVCMOSタイミングは スイッチングテスト条件 の項に示される負荷条件で測定 3 その他インターフェイスタイプは適切な仕様に従って測定 4 本I/O標準はLCMXO1200とLCMXO2280デバイスのみ MachXO - 3-16 Rev.A 0.19 DS1002Ver. 2.8-J June 2009 sysCLOCK PLLタイミング 推奨動作条件にわたって パラメータ fIN fOUT fOUT2 fVCO fPFD 記 述 入力クロック周波数(CLKI、CLKFB) 条件 Min. Max. 単位 25 420 MHz 出力クロック周波数(CLKOP、CLKOS) 25 420 MHz 0.195 210 MHz PLL VCO周波数 420 840 MHz 位相検出器入力周波数 25 — MHz 45 55 % K分周器出力周波数(CLKOK) AC特性 tDT 出力クロック・デューティサイクル tPH4 出力位相精度 選択されるデフォル ト・デューティ比 3 — 0.05 UI fOUT ≧ 100MHz — +/- 120 ps UIPP tOPJIT1 出力クロック周期ジッタ fOUT < 100MHz — 0.02 tSK tW tLOCK2 tPA tIPJIT tFBKDLY tHI tLO tRST 入力クロック対ク出力ロック・スキュー 分周比 = 整数 — +/- 200 ps 出力クロック・パルス幅 90%または10%で3 1 — ns — 150 us 100 400 ps — +/- 200 ps PLLロックイン時間 プログラマブル遅延ユニット 入力クロック周期ジッタ 外部フィードバック遅延 — 10 ns 入力クロックHigh時間 90% ∼ 90% 0.5 — ns 入力クロックLow時間 10% ∼ 10% 0.5 — ns 10 — ns RST パルス幅 1. ジッタサンプル数は 10,000, プライマリ出力をクリーンな基準クロックで取り込んだ場合 2. PLLリセットとダイナミックな遅延調整では、出力クロックはtLOCKの後に有効 3. LVDS バッファを使用 4. CLKOSをCLKOP出力に対して比較 (Rev.A 0.19) MachXO - 3-17 DS1002Ver. 2.8-J June 2009 MachXO “C” スリープモード・タイミング パラメータ tPWRDN tPWRUP 記述 SLEEPN Low からパワーダウン SLEEPN High からパワー アップ Min Typ. Max 単位 ns LCMXO1200 — — LCMXO2280 — — 全デバイス — — 400 400 600 800 1000 400 100 — — ns Min. Typ. Max. 単位 — — ms — — — — — — 0.4 0.6 0.8 1.0 — — LCMXO256 — — LCMXO640 — — tWSLEEPN SLEEPN パルス幅 tWAWAKE SLEEPN パルス・リジェク 全デバイス ション us us us us ns Rev.A 0.19 フラッシュ・ダウンロード時間 シンボル パラメータ LCMXO256 tFEFRESH MachXO VCCかVCCAUXの最低電圧値 LCMXO640 （遅い方）からデバイスが LCMXO1200 アクティブ LCMXO2280 - 3-18 ms ms ms DS1002Ver. 2.8-J June 2009 JTAGポート・タイミング仕様 推奨動作条件にわたって シンボル fMAX tBTCP tBTCPH tBTCPL tBTS tBTH tBTRF tBTCO tBTCODIS tBTCOEN tBTCRS tBTCRH tBUTCO tBTUODIS tBTUPOEN パラメータ Min. Max. 単位 TCKクロック周波数 — 25 MHz TCK [BSCAN] クロックパルス幅 40 — ns TCK [BSCAN] クロックパルス幅、High 20 — ns TCK [BSCAN] クロックパルス幅、Low 20 — ns TCK [BSCAN] セットアップ時間 8 — ns TCK [BSCAN] ホールド時間 10 — ns TCK [BSCAN] 立ち上がり/立ち下がり時間 50 — mV/ns TAPコントローラ、クロック立ち下がりエッジから有効出力 — 10 ns TAPコントローラ、クロック立ち下がりエッジから有効ディセーブル — 10 ns TAPコントローラ、クロック立ち下がりエッジから有効イネーブル — 10 ns BSCANテスト・キャプチャ・レジスタ、セットアップ時間 8 — ns BSCANテスト・キャプチャ・レジスタ、ホールド時間 25 — ns — 25 ns — 25 ns — 25 ns BSCANテスト・アップデート・レジスタ、クロック立ち下がりエッ ジから有効出力 BSCANテスト・アップデート・レジスタ、クロック立ち下がりエッ ジから有効ディセーブル BSCANテスト・アップデート・レジスタ、クロック立ち下がりエッ ジから有効イネーブル Rev.A 0.19 図3-5 JTAGタイミング図 3-19 MachXO - 3-19 DS1002Ver. 2.8-J June 2009 スイッチング・テスト条件 図3-6はACテストに用いられる出力テスト負荷を示します。抵抗、キャパシタンス、電圧、および他のテスト条件 の特定の値は表3-4で示されます。 図3-6 出力テスト負荷、LVTTLおよびLVCMOS標準 表3-5 テストフィクスチャの必要なコンポーネント、非終端インターフェイス テスト条件 LVTTL 及び他の LVCMOS 設定 (L -> H, H -> L) R1 ∞ 0pF LVTTLとLVCMOS 3.3（Z -> H） その他LVCMOS (Z -> L) 188 0pF VT LVTTL, LVCMOS 3.3 = 1.5V — LVCMOS 2.5 = VCCIO/2 — LVCMOS 1.8 = VCCIO/2 — LVCMOS 1.5 = VCCIO/2 — LVCMOS 1.2 = VCCIO/2 — 1.5 LVTTLとLVCMOS 3.3（Z -> L） その他LVCMOS (Z -> H) タイミング Ref. CL VOL VOH VCCIO/2 VOL VCCIO/2 VOH LVTTL + LVCMOS (H -> Z) VOH - 0.15 VOL LVTTL + LVCMOS (L -> Z) VOL - 0.15 VOH 注: 他の全てのインターフェイス用の出力テスト条件はそれぞれの標準で決定される 熱管理 どのようなFPGA設計でも健全な手法として熱管理が推奨されます。システムの熱特性を評価するために、 ラティスは全てのデータシートで最大許容ジャンクション温度を規定しています。設計者はデバイスとパッ ケージが自身の設計でジャンクション温度の限度を超えないことを確実にするために熱解析を完遂する必要 が あ り ま す 。 特 定 の デ バ イ ス と パ ッ ケ ー ジ の 組 み 合 わ せ に つ い て の 熱 抵 抗 値 を 知 る に は "Thermal Management”ドキュメントをご参照下さい。 追加情報 熱管理に関する追加情報については以下のドキュメントを参照して下さい。 • Thermal Management document • TN1090 - Power Estimation and Management for MachXO Devices • Power Calculator tool included with the Lattice ispLEVER design tool, or as a standalone download from www.latticesemi.com/software MachXO - 3-20 DS1002Ver. 2.8-J June 2009 MachXO ファミリ・データシート ピンアウト情報（一部） 信号記述 信号名 記述 I/O 汎用 [Edge]はパッドがあるデバイスの辺(エッジ)を示します。有効なエッジ名はL(左)、 B(下)、R(右)、T(上)です。 [Row/Column Number]はデバイスのそのPICがあるPFU Row(列)かColumn(行)を 示します。EdgeがTかBのときは、Row番号のみを明示する必要があります。Edge がLかRのときは、Column番号のみを明示する必要があります。 [A/B]はパッドが接続されているPIC内のPIOを示します。 P[Edge] [Row/Column Number*]_[A/B] I/O これらユーザ・プログラマブルなピンのいくつかは特別な機能ピンと共有されま す。専用ピンとして用いられない時は、ユーザロジックのためのI/Oとしてこれら のピンをプログラムすることができます。 コンフィグレーションの間、内部プルアップ抵抗がイネーブルされた状態で、ユー ザ・プログラマブルI/Oはトライステートにされます。また、どれかのピンが使用 されていない(または、パッケージ・ピンにボンディングされていない)場合、コン フィグレーションの後に内部プルアップ抵抗がイネーブルた状態で、それはトライ ステートにされます。 GSRN I グローバル・リセット信号(Lowアクティブ)。本機能を使用しない場合、本ピンは I/Oピンとして使用可能です。 TSALL I グローバル出力イネーブル信号入力。Hiの時、全出力はトライステート。本機能を 使用しない場合、本ピンはI/Oピンとして使用可能です。 NC — 非接続(NC) GND — グランド。専用ピン VCC — コア・ロジックのための電源ピン。専用ピン VCCAUX — 補助(Auxiliary)電源供給ピン。それは全ての差動と基準電圧を参照する入力バッフ ァを動かします。専用ピン VCCIOx — SLEEPN 1 I I/Oバンクx用の電源供給ピン。専用ピン ロー・アクティブ。このピンがHighに保持されるとき、デバイスは通常動作します。 Lowにドライブされるとき、デバイスは規定時間後にスリープモードに入ります。 本ピンは内部で弱くプルアップされていますが、本機能を使用しない場合、外部で Vccにプルアップすることを推奨します。 PLLとクロック機能(PLLかクロック・ピンとして使用しない場合は、ユーザ・プログラマブルI/Oピンとして用いられます) [LOC][0]_PLL[T, C]_IN — 基準クロック(PLL)入力パッド: [LOC]は位置を意味しULM(Upper PLL)か LLM)Lower PLL)。T = true and C = complement [LOC][0]_PLL[T, C]_FB — オプションのフィードバック(PLL)入力パッド: [LOC]は位置を意味しULM(Upper PLL)かLLM)Lower PLL)。T = true and C = complement PCLK[n]_[1:0] — プライマリ・クロック・パッド：各辺あたりn個。 テストとプログラミング（専用ピン) TMS I テストモード選択入力。1149.1ステート・マシンを制御するために用いられる。 TCK I テストクロック入力ピン。1149.1ステート・マシンのクロックとして用いられます。 TDI I テストデータ・ピン。1149.1ステート・マシンを用いて、デバイスへデータをロー ドするために使用されます。 テストデータ出力ピン。1149.1によってデータをデバイスからシフトアウトするた めに用いられます。 *1 MachXO “C”デバイスのみに適用。”E”デバイスではNC。 TDO MachXO O - 4-1 DS1002Ver. 2.8-J June 2009 個々デバイスのピン・信号配置については英語版データシートを参照して下さい。 日本語版改訂履歴 Ver. ページ 更 2.3 - 新規発行 1-1 2.8J 内 容 表1-1 256-ball caBGA 追加 2-13 “EBR非同期リセット” 節追加 3-6 表中BLVDSとRSDS行を分離 3-7 表中LVCMOS1.2を2行に変更 3-18 スリープモード・タイミング表を更新 3-19 図3-5 JTAGポートタイミング図追加 3-20 MachXO 新 熱管理 節を追加（英語版は4-36ページ） - 4-2