静電気保護回路設計手法の開発 馬場 俊祐 黒田 俊一 市川 憲治 加藤 且宏 半導体製造プロセスの微細化に伴い、LSIの静電気放電 素子の構造設計 （ESD：Electro-Static Discharge）対策はますます重要 になっている。LSIやICなどの半導体デバイスには通常、 ESDにより発生した高電圧パルス（ESDサージ）から内部 TDR−TLP測定 過渡応答特性評価 TEGの試作・評価 回路を保護するESD保護回路が組み込まれている。 LSIのコストはチップ面積に比例するため、面積の小さ TCADモデル キャリブレーション いESD保護回路が必要となるが、微細化に伴うMOSFET TDR−TLP法の回路 シミュレーションによる 等価回路モデル 検証 のゲート酸化膜の薄膜化はESD耐性を弱める。そのため ESD保護回路の単純な縮小化は難しい。保護回路を小さ 等価回路モデル 作成 くするには、ESDサージを回路のネットワークを利用し て逃がす必要があり、LSIの設計段階でESD保護回路を含 図1 ESD保護素子のモデル化手法 めた回路方式の検討が必要となる。 また従来、ESD保護回路の耐性評価は、LSIの商品開発 正する必要がある。そこで、寸法、構造に水準を持たせ 工程の下流において、実チップを用いて実施されている。 た評価素子を試作し、その特性より物理モデルを補正 ESD保護耐圧の未達による開発手戻りは、開発コストの する2）4）。 増大および、開発遅れによる機会損失の原因となる。上 また、回路シミュレーションによりTDR-TLP法を再現 流工程の設計段階でESD耐性の検証ができればLSIの開発 し、TCADより決定した等価回路モデルを検証する方法 リスクを低減させることができる。 を 開 発 し た 。 こ こ で 、 TDR-TLP（ Time Domain 以上の背景のもとに、LSIの回路設計段階においてESD Refraction Transmission Line Pulsing） 法とは、同軸 保護回路を高精度に設計・検証するための回路モデルの ケーブルに蓄えた電荷を矩形波として対象素子に印加し、 構築手法を開発した。本稿では、その考え方を述べると その反射波より対象素子のインピーダンスを測定する方 ともに適用事例を紹介する。 法である3）。TDR-TLP法を再現することで、寄生素子の 回路モデルを正確に構築できる。 ESD保護素子のモデル化手法 ESDによる素子のブレークダウン現象を回路シミュレー ションで再現するには、素子内部の寄生素子を等価回路 図2に、TDR-TLP法より決定した回路モデルを用いて 10.0 寄生素子あり として表現し、その回路定数を決定する必要がある。 さ方向に3次元的な広がりを持つため、素子構造に応じた 等価回路モデルを構築する必要がある。そこで半導体プ ロセス・デバイスシミュレーション （TCAD：Technology Computer Aided Design） 結果から素子の等価回路モデ ルを構築した1）2）3）4）5）6）。開発した手法の構成を図1に ドレイン電流（A） しかし、シリコン上に形成される素子の電流分布は深 6.0 ゲート 4.0 ソース 2.0 示す。TCADを用いることで、素子内部に流れる電流分 布を把握でき、その結果から回路シミュレーションに必 要な等価回路モデルを構築できる。ただし、TCADの予 測精度を高めるには、シミュレータ内の物理モデルを補 90 OKIテクニカルレビュー 2011年10月／第218号Vol.78 No.1 寄生素子なし 8.0 0.0 0.0 スナップ バック ドレイン サブストレート 1.0 2.0 3.0 4.0 5.0 ドレイン電圧（V） 図2 ESD保護素子のスナップバック特性 6.0 シミュレーションした保護トランジスタの電流-電圧特性 VDD を示す。MOSFETの寄生素子を考慮することで、ブレー 内部回路 クダウン現象として現れるスナップバック特性を高精度 出力端子 入力端子 に表現できる。 ESD保護回路の最適化設計 GGnMOS-Tr （Gate Grounded n型MOSFET 保護ト ランジスタ）は、MOSEFTのスナップバック動作を利用 GGnMOS-Tr GND し、印加されたHBMサージをグランドに放出する保護回 配線抵抗 路として利用されている。しかし、MOSFETがブレーク 図4 解析対象とした回路 ダウンする時間より短いCDMサージが印加されると、保 護素子として機能せず、内部回路を破壊することが知ら 6） れている 。 成したGGnMOS-Trに、HBMおよびCDMサージを印加 した場合の回路シミュレーションによる解析結果を述べ、 ここで、HBM （Human Body Model） は、放電する静 電気帯電物体がデバイスを取り扱う人体である場合のESD CDMサージに対する対応策について考察する。 図4に、GGnMOS-Trで構成される保護回路とイン モデルである。図3（A）にHBMの放電波形を示す。また、 バータ1段の内部回路で構成される、解析対象とした回路 CDM （Charged Device Model） はデバイスが直接または 図を示す。この回路図の入力端子より、図3（A）のHBM 間接的に静電気帯電し、静電誘導した端子から外部導体 サージを印加した場合の回路シミュレーション結果を図5 への静電気放電によりデバイスが損傷するESDモデルの （A）∼図5（C）に示す。図5（A）に示すように、入力端子に 総称である。CDMの放電波形を図3（B）に示す。CDMは 加わったHBMサージはGGnMOS-Trの働きによりGND HBMに比べると放電時間が非常に短い特性をもつ。 側に放出され、内部回路のゲート電極に印加される電圧 ここでは以下に、決定した等価回路モデルを用いて構 は酸化膜の絶縁耐圧以下に減衰し、保護回路として有効 に機能することがわかる。ここで、GGnMOS-Trがスナッ プバックを起すまでの電流の時間変化を図5 （B） 、電極の 2500 電位の時間変化を図5 （C） に示す。HBMサージが入力端子 （A）HBM（Human Body Model） 放電波形 2000 に印加されると、最初にGGnMOS-Trを構成する寄生素 電圧（V） 子に過渡的な電流①が流れ、ゲート電極の電位④を上昇 1500 させる。次に、0.1nsec程度経過するとMOSFETのチャ ネル部に電流②が流れ始める。チャネル電流はMOSFET 1000 のドレイン近傍で衝突イオン化現象を引き起こし、発生 500 した衝突イオン化電流がサブストレートに流れ、サブス 0 −50 トレートの電位⑤を上昇させる。これは寄生バイポーラ 0 50 100 150 200 250 300 時間（nsec） ブストレート電位⑤が0.6Vを越えると寄生バイポーラが 20 オンし、寄生バイポーラ電流③が流れ、HBMサージを （B）CDM（Charged Device Model） 放電波形 15 電流（A） のベース電位に相当するため、1nsec程度経過後に、サ GNDへ逃がす。また、それに伴い、GGnMOS-Trのドレ イン電極の電圧⑥が下がり、内部回路のゲート電極に印 10 加される電圧は、HBMサージが印加された瞬間に上昇す 5 るが、寄生バイポーラがオンすることで下がり、 GGnMOS-TrがESD保護回路として機能する様子がわ 0 かる。 −5 −10 次に、図4の回路の入力端子に、図3（ B）に示すCDM 0 0.5 1 1.5 2 時間（nsec） 図3 ESDモデルの放電波形 2.5 3 サージを印加した場合の、GGnMOS-Tr内の電流・電圧 の時間変化を図6 （A） に示す。CDMサージが入力端子に印 加されると、まずGGnMOS-Trを構成する寄生素子に過 OKIテクニカルレビュー 2011年10月／第218号Vol.78 No.1 91 5.0 （A）内部回路のゲート電極に 印加される電圧 4.0 3.0 0 −5 1.0 −10 0 50 100 150 200 250 300 （A）保護トランジスタの 各部の電流と電位 ⑦寄生素子に流れる電流 5 2.0 0.0 −50 ⑧MOSFETの チャネルに 流れる電流 10 電流（A） 電圧（V） 3 15 2 ⑨寄生バイポーラに流れる電流 1 電圧（V） 6.0 ⑩サブストレートの電位 0 −15 0 0.5 1 1.5 2 2.5 3 時間（nsec） 時間（nsec） 1.E+01 （B）保護トランジスタの各部に流れる電流 8 1.E-01 ① 寄生素子に 流れる電流 1.E-03 0.01 0.1 1 10 100 4 2 ②MOSFETの チャネルに 流れる電流 1.E-02 （B）内部回路へ印加される電圧 6 ③寄生バイポーラ に流れる電流 電圧（V） 電流（A） 1.E+00 0 1000 −1 0 0.5 1 1.5 2 2.5 3 時間（nsec） 時間（nsec） 図6 CDMサージ印加時のトランジスタの内部状態 1.E+01 ⑥ドレイン 電圧（V） 1.E+00 VDD ⑤サブストレート 入力端子 1.E-01 （C）保護トランジスタの電極の電位 GGnMOS-Tr 保護抵抗 出力 端子 GGnMOS-Tr.add 1.E-02 内部回路 ④ゲート 1.E-03 0.01 0.1 1 10 100 1000 GND 時間（nsec） 図5 HBMサージ印加時のトランジスタの内部状態 配線抵抗 図7 CDMサージに対する改善策を施した回路 渡的な電流⑦が流れ、次にGGnMOS-TrのMOSEFETが 92 オンしてチャネルに電流⑧を流す。ここで、衝突イオン レークダウンする時間より短いサージが印加されると、保 化電流が同時にサブストレートの電位⑩を上昇させ、 護素子として機能せず、内部回路を破壊する様子をシミュ ∼0.3nsで寄生バイポーラがオンし始めるが、その時には レーションで確認することができた。 CDMサージの印加が終わる。そのため、寄生バイポーラ GGnMOS-Trを用いる場合のCDMサージに対する対応 が機能せずにサージの印加が終了する。印加されたCDM 策として、図7に示す回路構成が有効である6）。図6 （A） の サージはMOSFETのチャネル電流⑧だけでは十分に逃が 寄生素子に流れる電流⑦の時間変化をみてわかるとおり、 すことができないため、内部回路のゲート電極に流れ込む。 サージが加わると寄生素子の容量成分に過渡電流が流れる。 その結果、図6 （B） に示すように、内部回路のゲート電 そこで、この特性を利用して内部回路の前段に保護抵抗 圧はCDMサージの波形に対応して高電圧（8V程度）に達 を配置し、保護抵抗と内部回路の間にGGnMOS-Tr.add し、内部回路のゲート酸化膜が破壊する。MOSFETがブ を追加挿入することでローパスフィルタ回路を形成する OKIテクニカルレビュー 2011年10月／第218号Vol.78 No.1 設計手法として、今後の展開が期待される。 0.15 ◆◆ 電流（A）,電圧（V） （A）GGnMOS-Tr.addに流れる電流と電位 0.1 ■参考文献 0.05 ⑫サブストレートの電位 0 ⑪ 寄生素子に 流れる電流 −0.05 −0.1 0 0.5 1 1.5 2 2.5 3 時間（nsec） （B）内部回路に印加される電圧 8.0 電圧（V） 6.0 ⑬改良前（図4の保護回路） 4.0 ⑭改良後（図7の保護回路） 1）梅村栄一，加藤且宏，福田保裕：静電気耐性の設計評価技術， 沖テクニカルレビュー169号，Vol.63 No.1，pp.119-122， 1996年 2）林洋一，甲斐和彦，福田浩一，西謙二：インバースモデリング 技術を用いたMOSFETチャネルプロファイル抽出法の開発，沖 テクニカルレビュー174号，Vol.64 No.2，pp.93-96，1997年 3）樋坂勝弘，三浦規之，福田浩一，福田保裕：先端デバイスに おけるESD保護素子評価手法，沖テクニカルレビュー180号， Vol.66 No.1，pp.97-100，1999年 4）林 洋一，黒田俊一，加藤且宏，福田浩一，馬場俊祐：MixedModeシミュレーションを用いたESD保護設計手法の開発，沖テ クニカルレビュー203号，Vol.72 No.3，pp.56-59，2005年 5）今井康雄，田中大起，福田保裕，矢部一博：電子デバイス・ モジュールの最新評価技術，OKIテクニカルレビュー216号， Vol.77 No.1，pp.48-51，2010年 6）福田保裕：半導体デバイスの静電気保護， www.oeg.co.jp 2.0 ●筆者紹介 0.0 0 0.5 1 1.5 2 2.5 3 時間（nsec） 図8 CDMサージ印加時のトランジスタの内部状態 ことが解決策の一つとなる。 図8に図7に示す回路をシミュレーションした結果を示す。 図 8（ A ）の 寄 生 素 子 に 流 れ る 電 流 ⑪ は 、 図 8（ B ）の 馬場俊祐：Shunsuke Baba. 沖エンジニアリング株式会社 デバ イス評価事業部 黒田俊一：Toshikazu Kuroda. 沖エンジニアリング株式会社 事 業支援部 市川憲治：Kenji Ichikawa. 沖エンジニアリング株式会社 デバ イス評価事業部 加藤且宏：Katsuhiro Kato. 沖エンジニアリング株式会社 デバ イス評価事業部 GGnMOS-Trのドレインにかかる電圧⑬に対応して流れ、 ローパスフィルタが機能することで、内部回路に印加さ れる電圧は図8 （B） の電圧⑭になり、CDMサージの保護回 路として機能することがわかる。 ここで注意すべきは、図7に示す保護抵抗とGGnMOSTr.addのトランジスタの大きさは、回路性能に影響を与 える。そのため、保護回路シミュレーションにより、内 部回路の動作を考慮しながら、最適な素子の組み合わせ を選択することが必要である。 ま と め ESD保護回路を、回路シミュレーションを用いて最適 化設計をすることを目的とし、TDR-TLP法を用いた寄生 素子の等価回路モデルを決定する手法を開発した。報告 では、決定した等価回路モデルが、ESDサージを印加し た時の保護素子の挙動を解析するのに有効であること示 した。特に保護回路シミュレーションは、回路の構成、最 適化に有効であることを確認した。ESD保護回路の回路 OKIテクニカルレビュー 2011年10月／第218号Vol.78 No.1 93