1GHzサンプリング／6bit高速ADCの開発 佐々木 征一郎 新井 満 八木 勝義 菅井 男也 杉村 直昭 表1 目標仕様 近年，WLAN，Digital TV，次世代DVD，HDDなどア プリケーションの高速化が進んでおり，アナログ信号を デジタル信号に変換するADC（Analog to Digital Converter）の高速化のニーズが高まっている（図1） 。ま た，プロセスの微細化によるトランジスタの高速な動作・ スイッチング特性の恩恵を受けるためには，ゲート耐圧 の関係から低電源電圧でのアナログ回路設計技術が必要 Parameter Resolution Sampling Rate SINAD ＊1） ENOB ＊2） Input Bandwidth Power (Analog) Min Typ 6 100 32.0 5.0 400 Max 1056 34.5 5.4 60 unit bit MHz dB bit MHz mW となる。さらに，高速通信可能な携帯端末の普及により， 1000 バッテリー駆動で使われる場面も増えるため，低消費電 力化も重要である。今回，UWB（Ultra Wide Band）に 代表される高速・広帯域のワイヤレス通信LSIに必要な 単一電源で開発した。本稿では主に，開発した回路技術 とその試作品評価結果について述べる。 変換周波数（ＭＨｚ） １０００ 消費電力(mW) 1GHzサンプリング／6bit高速ADCをCMOSプロセス・ トレンド 100 開発目標 目標技術 with 1.2 V 動作 HDD 0.1 10 DVD 1.0 0.09μm 0.13μm 0.18μm 0.25μm 0.35μm 10 変換周波数 （GＨｚ） 1００ Ｄ ｉ ｇ ｉ ｔ ａ ｌＴＶ 図2 国際学会における6bit換算ADC消費電力トレンド VDSL リング以上の高速ADCであるため，動作周波数・動作電 圧の制限からシンプルな構成のフラッシュ型とした。 WLAN ６ 1０ ８ １０ １２ Ｒｅｓｏ ｌ ｕ ｔ ｉ ｏｎ （ｂ ｉ ｔ） 図1 高速ADCの分野別ニーズ 図3に本ADCのブロック図を示す。以下，各ブロックに ついて説明する。 ① クロック入力部。差動入力構成とした。 ② 基準電圧を生成するRef抵抗。差動コンパレータへの 回 路 構 成 1）2）3）4） （1）目標仕様 6bit高速ADCの目標仕様を表1に示す。国際学会におけ 接続を考慮して二対で構成した。 ③ ADCアナログ部。S/H（Sample and Hold）＋3段プ リアンプ＋コンパレータラッチで構成されている。 る6bit換算ADC消費電力トレンド（図2）よりアナログ部 図4にRef抵抗部とアナログ部の詳細なブロック図を の消費電力を60mWとした。消費電力以外のパラメータ 示す。アパーチャ効果によるADC変換特性悪化を軽減す についてはUWB（MB-OFDM）の仕様から想定した。 るためにS/Hを搭載した。また，容量補間回路を適用す ることでS/Hと初段プリアンプの数を半分に削減した。こ （2）アーキテクチャ ADCのアーキテクチャは，パイプライン型，フラッシュ 型，シグマデルタ型などさまざまであるが，1GHzサンプ れにより，消費電力削減，入力容量低減によるアナログ 入力の広帯域化，入力換算オフセット低減などの効果を 得られる。 ＊1）Signal to Noise And Distortion : 信号（signal）に対する雑音（noise）と歪み（distortion）の和との比。 22 OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 ＊2）Effective Number Of Bits：有効ビット数 デバイス特集 ● ③アナログ部 ⑤間引き部 ④デジタル部 6 並列化 y 1/2GHz Refn Dout [6:1] 1/4GHz-1/32GHz エンコーダ Douti [6:1] 1/2GHz グレイコード dy[6:1] XOR 1GHz 1/2GHz 同期FF x ⑥出力部 エンコーダ Output Data select グレイコード c[63:1] 同期FF+エラー訂正 3rdプリアンプ Vref抵抗ラダー Vref抵抗ラダー CM 2ndプリアンプ S/H Refp 1stプリアンプ ②Ref抵抗 コンパレータラッチ Ainm dx[6:1] Ainp Doutp[6:1] 6 Doutn[6:1] DCLKp DCLKn CRCK CLKp ①クロック入力 CLKn STRB ⑧コントロール レジスタ ⑦BGR DATAI DATAO 図3 6bitADCブロック図 ④ ADCデジタル部。コンパレータラッチ出力を取り込む （3）シミュレーション結果 フリップフロップ，バブルエラー訂正回路，グレイ 図5にシミュレーション結果を示す。アナログ入力周波 コ ードエンコーダで構成されている。1GHz動作ロ 数246MHzでENOB = 5.2bitとなり，目標仕様を満足す ジック回路を削減することでタイミングマージン確保 ることを確認できた。 と電力削減効果を得るため，グレイコードエンコーダ 10 以降は並列化処理することで動作周波数を半分にして 容量補間あり 動作周波数 ： 1GHz 入力周波数 ： 246MHz 間引き ： 1 / 1 SINAD： 33.0dB ENOB ： 5.2bit SFDR ： 39.2dB THD ：−35.2dB ICN ： 36.8dB 0 いる。 -10 -20 制することと，測定器の制約から1/4∼1/32の範囲で -30 可変の間引き回路を搭載した。 ⑥ 出力部。差動出力構成とした。評価容易化のため， [dB] ⑤ 間引き部。デジタル出力バッファで発生するノイズを抑 -40 -50 データ出力だけではなく取り込み用のクロックも出力 -60 させた。 -70 ⑦ 基準バイアス生成部。電流型バンドギャップ回路にする -80 0 100 200 300 400 500 freq[MHz] ことで低電圧動作可能とした。 ⑧ コントロールレジスタ。各ブロックのパワー制御，タイ 図5 シミュレーション結果 db63n db63p db62n db62p LVDS_out コンパレータラッチアレー clkバッファ 3rdプリアンプアレー encoder Ref抵抗ラダー ADC ダイナミックコンパレータアレー プリアンプ ＋ラッチアレイ db61n db61p db32n db32p db03n db03p db02n db02p db01n db01p ミング調整，電流調整などを行う。 clk遅延 LVDS_in タイミング調整回路 2ndプリアンプアレー - 1stプリアンプアレー BGR 電流調整回路 S/Hアレー レジスタ REFN REFP AINN CM AINP REFP REFN Vref抵抗ラダー 図6 6bit ADCブロックレイアウト 図4 Ref抵抗およびアナログ部詳細ブロック図 OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 23 （4）レイアウト構成 （3）評価結果 図6（前ページ）にブロックレイアウトを示す。ADCの ① スペクトラム波形 約2倍のエリアをテスト回路用として確保し，タイミング 図7に試作品のスペクトラム波形と諸特性を示す。1/32 調整回路と電流調整回路を搭載した。これにより開発期 間引き出力のため，横軸は15.625MHzまでとなっている。 間短縮と，回路のタイミングマージンや電流・電圧依存 アナログ入力周波数が10MHzではあるが，シミュレー 性などさまざまな評価を行うことを可能とした。 ションと同等の結果を得られた。 試作品評価結果 10 容量補間あり 動作周波数 ： 1GHz 入力周波数 ： 10MHz 間引き ： 1/32 SINAD： 33.2dB ENOB ： 5.2bit SFDR ： 42.5dB THD ：-38.0dB ICN ： 36.6dB 0 （1）試作チップ写真 -10 写真1に試作チップ写真を示す。チップサイズは -20 [dB] 4.2mm×4.4mmで，空スペースにはバイパスコンデンサ を配置した。 -30 -40 -50 -60 -70 -80 0 2 4 6 8 Freq[MHz] 10 12 14 図7 スペクトラム波形（容量補間あり，1/32間引き） ② アナログ入力周波数特性 図8にアナログ入力周波数を1M∼400MHzまでスイー 写真1 試作チップ写真 プさせた場合のSINADを示す。試作では容量補間回路の 有効性を確認するために容量補間あり／なしの回路水準 （2）試作品評価環境 写真2に試作品評価ボードの外観を示す。クロックとア を設けた。どちらも50MHzまでのSINADはフラットな特 ナログ信号入力用バラン，差動データ出力をシングル変 性となっている。50MHz以上の高域でSINADが悪化して 換するためのバッファ，コントロールレジスタ制御用 いるのは，入力クロックジッタ測定結果から逆算した FPGA＊3）などで構成されている。アナログ入力周波数が SINAD限界値（計算値）と，アナログ入力信号のSINAD 400MHzの場合，入力クロックのジッタは50ps以下にす （実測値）から評価環境の影響が支配的であると思われる。 る必要がある。これは信号発生器のジッタよりも小さい。 また，わずかではあるが容量補間回路を適用することで ジッタを低減するために，フィルタを別途準備した。 SINADが向上することを確認できた。 60 50 デジタル出力用 LVDSバッファ 40 レジスタ制御用 FPGA TEG Chip フィルタ SINAD[dB] クロック入力 30 20 アナログ入力 容量補間なし （実測値） 容量補間あり （実測値） アナログ入力信号のSINAD（実測値） 評価環境（クロックジッタ）によるSINAD限界値（計算値） 10 0 1 10 100 Fin[MHz] 図8 アナログ入力周波数特性 写真2 6bit ADC試作品評価ボード外観 ＊3）Field Programmable Gate Array 24 OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 1000 デバイス特集 ● ア ナ ロ グ 容量補間あり プリアンプ３ デ ジ タ ル プリ Ref プリアンプ２ アンプ １ 抵抗 同期FF＋エラー訂正 CK20 バッファ CK30バッファ CK10・11 バッファ コンパレータ ラッチバッファ コンパレータ BGR ラッチ 容量補間なし プリアンプ３ プリアンプ２ プリアンプ Ref １ 抵抗 同期FF＋エラー訂正 CK30バッファ ア ナ ロ グ 0 20 40 エンコーダ CK20バッファ CK10・11 バッファ エンコーダ デ ジ タ ル 60 80 電力[mW] 100 120 140 160 図9 消費電力測定結果 ③ 消費電力測定結果 図9に容量補間あり／なし水準ごとの消費電力測定結果 を示す。容量補間により，プリアンプ1の電力を約半分に 削減できた。また，各プリアンプの電力とSINADの相関 解析により，プリアンプ3の電力を抑えてゲインを上げる ことにより，特性向上可能であることがわかっている。 ●筆者紹介 ま と め 1GHzサンプリング／6bit高速ADCの回路技術とその試 作品評価結果について紹介した。1GHzサンプリング／ 6bit高速ADCを実現するための回路技術と評価技術を構 築することができた。 謝 辞 本ADCは東京工業大学 大学院理工学研究科 松澤研究 室と共同開発したものである。研究開発を進めるに当た り，ご尽力頂いた松澤教授および研究室の皆さんに心よ り感謝する。◆◆ Solid-State Circuits Conference, vol. XLIII, pp.428-429, February. 2000 4）Christoph Sandner, Member, IEEE, Martin Clara, Andreas Santner, Thomas Hartig, and Franz Kuttner,“A 6-bit 1.2-GS/s Low-Power Flash-ADC in 0.13-um Digital CMOS,”IEEE Journal of Solid-State Circuits, Vol.40, No.7, JULY. 2005 ◆◆ 佐々木征一郎：Seiichiro Sasaki. シリコンソリューションカンパ ニー 通信車載システムビジネス本部 RF技術開発部 アナログ技術 チーム 新井満：Mitsuru Arai. シリコンソリューションカンパニー 通 信車載システムビジネス本部 RF技術開発部 アナログ技術チーム 八木勝義：Katsuyoshi Yagi. シリコンソリューションカンパニー 通信車載システムビジネス本部 RF技術開発部 アナログ技術 チーム 菅井男也：Danya Sugai. シリコンソリューションカンパニー 通信車載システムビジネス本部 RF技術開発部 アナログ技術 チーム 杉村直昭：Naoaki Sugimura. シリコンソリューションカンパ ニー 通信車載システムビジネス本部 RF技術開発部 アナログ技術 チーム マネージャ ■参考文献 1）K.Kusumoto, A.Matsuzawa, K.Murata,“A 10-b 20MHz 30mW Pipelined Interpolating CMOS ADC,”IEEE Journal of Solid-State Circuits, Vol.28, No.12, pp.12001206, 1993 2）A.Matsuzawa, S.Nakashima, I.Hidaka, S.Sawada, H.Kodaka, S.Shimada, “A 6b 1GHz Dual-parallel A/D Converter,”Solid-State Circuits Conference, 1991. Digest of Technical Papers. 38th ISSCC., 1991 IEEE International, 13-15 , pp.174-311, Feb. 1991 3）Kouji Sushihara, Hiroshi Kimura, Youichi Okamoto, Kazuko Nishimura, Akira Matsuzawa,“ A 6b 800Msample/s CMOS A/D converter,”IEEE International OKIテクニカルレビュー 2007年10月／第211号Vol.74 No.3 25