本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 MB91570 シリーズ 32 ビット・マイクロコントローラ FR ファミリ FR81S Hardware Manual (追補資料) Spansion (スパンション)のマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。 ご採用を検討中、またはご採用いただいたお客様に有益な情報を公開しています。 http://www.spansion.com/jp/support/microcontrollers/ Publication Number MB91570_MN705-00011-3v1-J-SI CONFIDENTIAL Revision 1.0 Issue Date January 27, 2015 H A R D W A R E M A N U A L ( 追 補 資 料 ) はじめに 本書の目的 本資料は MB91570 シリーズハードウェアマニュアルに関して追補する資料です。 MB91570 シリーズハードウェアマニュアルをご利用の際は、必ず本書も合わせて参照してください。 対象ドキュメント 名称 : MB91570 シリーズ 32 ビット・マイクロコントローラ FR ファミリ FR81S ハードウェアマニュアル コード : MN705-00011-3v1-J 2 CONFIDENTIAL MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 H A R D W A R E M A N U A L ( 追 補 資 料 ) 主な変更内容 ページ 場所 変更内容 Original document code: MN705-00011-3v1-J 594 18.4.1 「18.4.1 ウォッチドッグタイマ 0 制御レジスタ: WDTCR0」、の記述を訂正。 (誤) ウォッチドッグ制御レジスタ 0 (WDTCR0)のビット構成について説明します。 (正) ウォッチドッグ 0 制御レジスタ (WDTCR0)のビット構成について説明します。 Appendix 1 を参照してください。 690, 19.5.7.1 「19.5.7.1 概要」 、■測定モードの図 19.5-26 測定モードと測定内容の参照先を削除。 691 (誤) 参照先の欄が空白 (正) 参照先の欄を削除 Appendix 2 を参照してください。 701 20.2 「20.2. 特長」 、の記述を訂正 (誤) ⑲カスケードモード ch.0 出力を ch.1 入力、ch.1 出力を ch.2 入力、ch.2 出力を ch.3 入力に使用 ch.4 出力を ch.5 入力、ch.5 出力を ch.6 入力に使用 (正) ・カスケードモード ch.0 出力を ch.1 入力、ch.1 出力を ch.2 入力、ch.2 出力を ch.3 入力に使用 ch.4 出力を ch.5 入力、ch.5 出力を ch.6 入力に使用 Appendix 3 を参照してください。 1122 35.3 「35.3 構成」 、■LCD コントローラの構成図の図 3-1 構成図の記述を訂正 (誤) (参照先のリンクは正しい) PFR,EPFR で端子機能切換え （「12 章 I/O ポート」参照） (正) PFR,EPFR で端子機能切換え （「11 章 I/O ポート」参照） Appendix 4 を参照してください。 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 CONFIDENTIAL 3 H A R D W A R E ページ 場所 1297 39.5 M A N U A L ( 追 補 資 料 ) 変更内容 「39.5 動作説明」 、の記述を訂正 (誤) (参照先のリンクは正しい) 38.5.1 ECC 生成 39.5.2 ECC 検査 (正) 39.5.1 39.5.2 ECC 生成 ECC 検査 Appendix 5 を参照してください。 1317 40.4. 「40.4. レジスタ」 、の記述を訂正 (誤) アドレス +1 レジスタ +2 +3 +4 レジスタ機能 予約予約 0x04E8 (正) アドレス +1 レジスタ +2 +3 0x04E8 レジスタ機能 +4 予約 Appendix 6 を参照してください。 1329 40.4.1.3 「40.4.1.3 FIFO 制御レジスタ」 、の記述を訂正 誤）③ モード 1, 2, 3 の場合 ● モード４の場合 正）① モード 1, 2, 3 の場合 ② モード 4 の場合 Appendix 7 を参照してください。 1579 41.4.1 「41.4.1 シリアルコントロールレジスタ (SCR)」 、[bit3] AD:アドレス／データ形式選択ビットの注 意事項を訂正 (誤) (参照先のリンクは正しい) ＜注意事項＞ マルチプロセッサモード(モード１)以外のモードでの AD ビット読出し値は不定です。AD ビット の使用については、 『41.8. 使用上の注意事項』を参照してください。 (正) ＜注意事項＞ マルチプロセッサモード(モード１)以外のモードでの AD ビット読出し値は不定です。AD ビット の使用については、 『41.8. 使用上の注意事項』を参照してください。 Appendix 8 を参照してください。 4 CONFIDENTIAL MB91570_MN705-00011-3v0-J-SI1, January 27, 2015 H A R D W A R E ページ 場所 1701 42 M A N U A L ( 追 補 資 料 ) 変更内容 「CHAPTER 42 : CAN」、の記述を訂正 (誤)CAN について説明します （項目の記述がない） (正)CAN について説明します。 1. 概要 2. 特長 3. 構成 4. レジスタ 5. 動作説明 1775 42.5.3.5 Appendix 9 を参照してください。 「42.5.3.5 受信メッセージオブジェクトの設定」 、の記述を訂正 (誤) (参照先のリンクは正しい) Umask="1"のとき、IFx マスクレジスタ(Msk28-0, UMask, MXtd, MDir ビット)は、マスク設定によ りグループ化された ID を持つデータフレームの受信を許可するために使用します。詳細は、 「5.3 メッセージ受信動作」のデータフレーム受信を参照してください。 1794 42.6 (正) Umask="1"のとき、IFx マスクレジスタ(Msk28-0, UMask, MXtd, MDir ビット)は、マスク設定によ りグループ化された ID を持つデータフレームの受信を許可するために使用します。 詳細は、 「42.5.3 メッセージ受信動作」のデータフレーム受信を参照してください。 Appendix 10 を参照してください。 「42.6 制限事項」 、の記述を訂正 (誤)CAN の制限事項について説明します。 (項目の記述がない) (正)CAN の制限事項について説明します。 「6. 制限事項」 「6.1. INIT ビット」 「6.1.1. 制限事項」 「6.1.2. 回避方法」 Appendix 11 を参照してください。 January 27, 2015, MB91570_MN705-00011-3v0-J-SI1 CONFIDENTIAL 5 H A R D W A R E ページ 場所 1832 44.6 M A N U A L ( 追 補 資 料 ) 変更内容 「44.6 設定」 、表 44.6-1 A/D を使うために必要な設定-単発変換モードの設定方法欄を訂正 (誤) (参照先のリンクは正しい) 17.7.1 参照 44.7.2 参照 44.7.3 参照 44.7.4 参照 17.7.5 参照 44.7.6 参照 44.7.6 参照 17.7.8 参照 17.7.9 参照 (正) 44.7.1 44.7.2 44.7.3 44.7.4 44.7.5 44.7.6 44.7.6 44.7.8 44.7.9 1833 44.6 参照 参照 参照 参照 参照 参照 参照 参照 参照 Appendix 12 を参照してください。 「44.6 設定」 、表 44.6-2 A/D を使うために必要な設定-連続変換モードの設定方法欄を訂正 (誤) (参照先のリンクは正しい) 17.7.1 参照 44.7.2 参照 44.7.3 参照 44.7.4 参照 17.7.5 参照 44.7.6 参照 17.7.7 参照 17.7.8 参照 17.7.9 参照 (正) 44.7.1 44.7.2 44.7.3 44.7.4 44.7.5 44.7.6 44.7.7 44.7.8 44.7.9 参照 参照 参照 参照 参照 参照 参照 参照 参照 Appendix 12 を参照してください。 6 CONFIDENTIAL MB91570_MN705-00011-3v0-J-SI1, January 27, 2015 H A R D W A R E ページ 場所 1833 44.6 M A N U A L ( 追 補 資 料 ) 変更内容 「44.6 設定」 、表 44.6-4 A/D 割込みを行うために必要な項目の設定方法欄を訂正 (誤) (参照先のリンクは正しい) 44.7.11 参照 17.7.12 参照 17.7.13 参照 (正) 44.7.11 参照 44.7.12 参照 44.7.13 参照 Appendix 12 を参照してください。 1834 44.7 「44.7 Q&A」の記述を訂正 (誤) (参照先のリンクは正しい) 17.7.1 周期とデューティの設定(書換え)方法は? 17.7.2. PPG 動作を許可/停止するには? 17.7.3. PPG の動作モード(PWM 動作/ワンショット動作)を設定するには? 17.7.4. 再起動させるには? 17.7.5. カウントクロックの種類と選択方法は? 17.7.6. PPG 端子出力のレベルを固定させるには? 17.7.7. 起動トリガの種類と選択方法は? 17.7.8. 出力極性を反転させるには? 17.7.9. 端子を PPG 出力端子にするには? 17.7.10. 起動トリガの発生方法は? 17.7.11. PPG 動作を停止するには? 17.7.12. 割込み関連レジスタは? 17.7.13. 割込みの種類と選択方法は? (正) 44.7.1 44.7.2 44.7.3 44.7.4 44.7.5 44.7.6 44.7.7 44.7.8 44.7.9 44.7.10 44.7.11 44.7.12 44.7.13 変換モードの種類と設定方法は? ビット長を指定するには? チャネルを選択するには? 変換時間を設定するには? アナログ端子入力を有効にするには? A/D コンバータの起動方法を選択するには? A/D コンバータを起動するには? 変換終了を確認するには? 変換値を読み出すには? A/D 変換動作を強制的に停止させるには? 割込み関連レジスタは? 割込みの種類は? 割込みを許可/禁止/クリアするには? Appendix 13 を参照してください。 January 27, 2015, MB91570_MN705-00011-3v0-J-SI1 CONFIDENTIAL 7 H A R D W A R E ページ 場所 1850 44.7.13 M A N U A L ( 追 補 資 料 ) 変更内容 「44.7.13 割込みを許可/禁止/クリアするには?」の記述を訂正 (誤) (参照先のリンクは正しい) 動作 割込要求フラグ(INT) 割込み要求をクリアするには "0"を書き込む (「17.7.7. 起動トリガの種類と選択方法は?」参照) 動作 割込要求フラグ(INT) 割込み要求をクリアするには "0"を書き込む (「44.4.2 A/D 制御ステータスレジスタ（上位） 」参照) (正) Appendix 14 を参照してください。 1864 45.3.2 「45.3.2 セクタ構成図」 、図 3-3 セクタ構成図 (512KB+64KB) の図番を訂正 (誤) 図 3-3 (正) 図 45.3-3 Appendix 15 を参照してください。 1880 45.5 「45.5 動作説明」の記述を訂正 (誤) (参照先のリンクは正しい) 4.5.1. MD0, MD1, MD2, P127 端子の設定 45.5.2 CPU によるフラッシュメモリ書込み 4.5.3. 各モードの説明 45.5.4. リセットコマンド 45.5.5. 書込みコマンド 45.5.6. チップ消去コマンド 45.5.7. セクタ消去コマンド 45.5.8. セクタ消去一時停止コマンド 45.5.9. セキュリティ機能 45.5.10. フラッシュメモリの使用上の注意 (正) 45.5.1 45.5.2 45.5.3 45.5.4. 45.5.5. 45.5.6. 45.5.7. 45.5.8. 45.5.9. 45.5.10. アクセスモード設定 CPU によるフラッシュメモリ書込み 自動アルゴリズム リセットコマンド 書込みコマンド チップ消去コマンド セクタ消去コマンド セクタ消去一時停止コマンド セキュリティ機能 フラッシュメモリの使用上の注意 Appendix 16 を参照してください。 8 CONFIDENTIAL MB91570_MN705-00011-3v0-J-SI1, January 27, 2015 H A R D W A R E ページ 場所 1939 46.5.6 M A N U A L ( 追 補 資 料 ) 変更内容 「46.5.6 チップ消去コマンド」 、＜注意事項＞の記述を訂正 (誤) (参照先のリンクは正しい) ・ セキュリティ ON 時においては、フラッシュの消去には手順に制限があります。詳細は「45.5.9.3 フラッシュセキュリティ解除方法」を参照してください。 (正) ・ セキュリティ ON 時においては、フラッシュの消去には手順に制限があります。詳細は「46.5.9.3 フラッシュセキュリティ解除方法」を参照してください。 Appendix 17 を参照してください。 1945 46.5.9.2 「46.5.9.2 フラッシュセキュリティ設定方法」の記述を訂正 (誤) (参照先のリンクは正しい) フラッシュセキュリティコード領域(『フラッシュメモリ』の章の『図 46.3-2 セクタ構成図』を参 照してください) 1947 46.5.9.4 (正) フラッシュセキュリティコード領域(『フラッシュメモリ』の章の『図 45.3-2, 3-3 セクタ構成図』 を参照してください) Appendix 18 を参照してください。 「46.5.9.4 セキュリティ ON 時のフラッシュアクセス制限」 、表 46.5-3 セキュリティ ON 時のア クセス制限 の記述を訂正 (誤) (参照先のリンクは正しい) 上記以外 (ライタなど) (正) 上記以外 (ライタなど) フラッシュメモリに対するアクセスを制限します。 読出しはデータをマスクし 0xFFFF_FFFF を返却します。書込みコマンド、 セクタ消去コマンドは無視されます。 チップ消去コマンドは受け付けます。 「45.5.9.3 フラッシュセキュリティ解 除方法」を参照してください。 フラッシュメモリに対するアクセスを制限します。 読出しはデータをマスクし 0xFFFF_FFFF を返却します。書込みコマンド、 セクタ消去コマンドは無視されます。 チップ消去コマンドは受け付けます。 「46.5.9.3 フラッシュセキュリティ解 除方法」を参照してください。 Appendix 19 を参照してください。 2090 48.5.4 「48.5.4 本シリーズの OCD-DSU ID コードおよび実装タイプ情報」 表 48.5-1 本シリーズの OCD-DSU ID コード のメーカ ID の備考の記述を訂正 (誤) 富士通コード (正) 空白 Appendix 20 を参照してください。 January 27, 2015, MB91570_MN705-00011-3v0-J-SI1 CONFIDENTIAL 9 H A R D W A R E ページ 場所 2092, 49 M A N U A L ( 追 補 資 料 ) 変更内容 49 章の図番を訂正 2093, 2094, 2095, 2130, 2133 (誤) 図 A-1 メモリマップ MB91F577 図 A-2 メモリマップ MB91F575 図 B-1 I/O マップの見方 表 B-1 : I/O マップ(MB91F575/577) 表 C-1 割込みベクタ 表 D-1 端子状態表 (正) 図 49.1-1 メモリマップ MB91F577 図 49.1-2 メモリマップ MB91F575 図 49.2 I/O マップの見方 表 49.2-1 : I/O マップ(MB91F575/577) 表 49.3-1 割込みベクタ 表 49.4-1 端子状態表 Appendix 21, 22, 23, 24 を参照してください。 10 CONFIDENTIAL MB91570_MN705-00011-3v0-J-SI1, January 27, 2015 . HARDWARE MAN UAL ( 追 補 資 料 ) Appendix Appendix 1: 18.4.1 ウォッチドッグタイマ 0 制御レジスタ Appendix 2: 19.5.7.1 概要 ■測定モード 図 19.5-26 Appendix 3: 20.2 特長 Appendix 4: 35.3 構成 ■LCD コントローラの構成図 図 3-1 Appendix 5: 39.5 動作説明 Appendix 6: 40.4 レジスタ ■レジスタマップ Appendix 7: 40.4.1.3 FIFO 制御レジスタ 0 ■FCR0 Appendix 8: 41.4.1 シリアルコントロールレジスタ アドレス 0x04E8 [bit0] FE1 ■SCR (P1579) Appendix 9: 42 CHAPTER 42: CAN Appendix 10: 42.5.3.5 受信メッセージオブジェクトの設定 Appendix 11: 42.6 制限事項 Appendix 12: 44.6 設定 表 44.6-1, 表 44.6-2, 表 44.6-4 Appendix 13: 44.7 Q&A Appendix 14: 44.7.13 割込みを許可/禁止/クリアするには? Appendix 15: 45.3.2 セクタ構成図 図 45.3-3 Appendix 16: 45.5 動作説明 Appendix 17: 46.5.6 チップ消去コマンド Appendix 18: 46.5.9.2 フラッシュセキュリティ設定方法 Appendix 19: 46.5.9.4 セキュリティ ON 時のフラッシュアクセス制限 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 CONFIDENTIAL 表 46.5-3 11 1 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 20: 48.5.4 本シリーズの OCD-DSU ID コードおよび実装タイプ情報 Appendix 21: 49.1 メモリマップ 図 49.1-1, 図 49.1-2 Appendix 22: 49.2 I/O マップ 図 49-2, 表 49.2-1 Appendix 23: 49.3 割込みベクタ一覧 表 49.3-1 Appendix 24: 49.4 CPU 状態における端子状態 12 2 表 48.5-1 表 49.4-1 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 Appendix CONFIDENTIAL Appendix 1 MAN UAL ( 追 補 資 料 ) HARDWARE Appendix 1 18.4.1 ウォッチドッグタイマ 0 制御レジスタ : WDTCR0 (WatchDog Timer Control Register 0) ウォッチドッグ 0 制御レジスタ (WDTCR0)のビット構成について説明します。 ウォッチドッグタイマ 0 の各種設定を行います。 ウォッチドッグタイマ 0 起動後の本レジスタへの書込みは無効です。 WDTCR0 : アドレス 003CH (アクセス: バイト, ハーフワード, ワード) 初期値 属性 bit7 bit6 bit5 bit4 bit3 bit2 予約 RSTP 0 0 0 0 0 0 0 0 R0,W0 R/W R0,W0 R0,W0 R/W R/W R/W R/W 予約 bit1 bit0 WT[3:0] [bit7] 予約 このビットは、常に"0"を書き込んでください。読出し値は"0"です。 [bit6] RSTP (Reset by SToP) : ストップモード検出リセット許可 ウォッチドッグタイマ 0 動作時、時計モードまたはストップモード遷移を検出したときに、リセッ トを発生するかどうかを設定します。許可した場合、時計モードまたはストップモードへ遷移す るとウォッチドッグリセット 0 が発生します。許可していない場合、時計モードまたはストップ モードへ遷移するとウォッチドッグタイマ 0 は一時停止し、時計モードまたはストップモードか ら復帰する迄カウントを行いません。 RSTP ストップモード検出 0 検出しない(初期値) 1 検出してリセットを発生する ウォッチドッグタイマ 0 起動後の本ビットへの書込みは無効です。 [bit5,bit4] 予約 このビットは、常に"0"を書き込んでください。読出し値は"0"です。 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 594 (594) 13 : ウォッチドッグタイマ CONFIDENTIAL Appendix 2 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 2 ＜注意事項＞ 連続測定モードの場合、データバッファレジスタ(BTxDTBF)から測定結果を読み出す前に次の測 定が終了すると、データバッファレジスタ(BTxDTBF)に保持されている値が新しい値に上書きさ れ、 古い値は破棄されます。このとき、ステータス制御レジスタ(BTxSTC)の ERR ビットが"1"に 変わります。ベースタイマ x データバッファレジスタ(BTxDTBF)を読み出すと ERR ビットを"0" にクリアできます。 測定モード タイマ制御レジスタ (BTxTMCR)の EGS2～EGS0 ビットで次の 5 種類から選択します。 図 19.5-26 測定モードと測定内容 測定モード (EGS2～EGS0) 測定内容 "H"レベルの信号が入力されている期間の幅を測定します。 幅 H パルス幅測定 (EGS[2:0]=000) カウントスタート 幅 カウントストップ スタート ストップ カウント(測定)開始: 立上りエッジ検出時 カウント(測定)終了: 立下りエッジ検出時 立上りエッジを検出してから、次の立上りエッジを検出するまで の周期を測定します。 立上りエッジ間周期 測定 (EGS[2:0]=001) 期間 カウントスタート 期間 期間 カウントストップ カウントストップ スタート スタート カウント(測定)開始: 立上りエッジ検出時 カウント(測定)終了: 立上りエッジ検出時 立下りエッジを検出してから、次の立下りエッジを検出するまで の周期を測定します。 立下りエッジ間周期 測定 (EGS[2:0]=010) 期間 カウントスタート 期間 期間 カウントストップ カウントストップ スタート スタート カウント(測定)開始: 立下りエッジ検出時 カウント(測定)終了: 立下りエッジ検出時 14 690 (690) MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : ベースタイマ CONFIDENTIAL Appendix 2 HARDWARE 測定モード (EGS2～EGS0) MAN UAL ( 追 補 資 料 ) 測定内容 連続して入力されるエッジ間の幅を測定します。 ・ 立上りエッジ検出から、立下りエッジ検出まで ・ 立下りエッジ検出から、立上りエッジ検出まで 全エッジ間パルス幅 測定 (EGS[2:0]=011) 幅 カウントスタート 幅 幅 カウントストップ スタート カウントストップ スタート カウント(測定)開始: エッジ検出時 カウント(測定)終了: エッジ検出時 "L"レベルの信号が入力されている期間の幅を測定します。 幅 幅 L パルス幅周期測定 (EGS[2:0]=100) カウントスタート カウントストップ カウント スタート カウント ストップ カウント(測定)開始: 立下りエッジ検出時 カウント(測定)終了: 立上りエッジ検出時 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : ベースタイマ CONFIDENTIAL (691) 15 691 Appendix 3 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 3 20.2 特長 リロードタイマの特長について説明します。 本シリーズは 7 チャネルのリロードタイマを搭載しています。各チャネルは以下により構成され ています。 ・ 16 ビットダウンカウンタ ・ 16 ビットリロードレジスタ ・ 16 ビットリロード / コンペア / キャプチャレジスタ ・ 上記 バッファ ・ 内部カウントクロック作成用 6 ビットプリスケーラ ・ 外部トリガ/イベント入力(TTRG) ・ 外部トグル出力(TOUT) ・ コントロールレジスタ ・ カウント比較器 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 ×1 本タイマは以下のインターバルタイマモード/イベントカウンタモードをもち、レジスタを設定す ることにより、以下の用途・機能で使用することができます。 ・ インターバルタイマモード ① シングルワンショット動作 => シングルショットタイマ ② デュアルワンショット動作 ③ シングルリロード動作 => リロードタイマ ④ デュアルリロード動作 => PPG(Programmable Pulse Generator) ⑤ コンペアモード => アウトプットコンペア、 PWM(Pulse Width Modulator) ⑥ キャプチャモード(外部トリガ入力/ソフトウェアトリガ使用) => PWC(Pulse Width Counter) ⑦ アンダフロー割込み / キャプチャ割込み ⑧ 内部クロック 6 種類(周辺クロック(PCLK)の 2/4/8/16/32/64 分周) ⑨ 外部トリガ入力(立上りエッジ / 立下りエッジ / 両エッジ) ⑩ 外部ゲート入力 ・ イベントカウンタモード ⑪ シングルワンショット動作 ⑫ デュアルワンショット動作 ⑬ シングルリロード動作 ⑭ デュアルリロード動作 ⑮ コンペアモード ⑯ キャプチャモード(ソフトウェアトリガのみ) ⑰ アンダフロー割込み / キャプチャ割込み / コンペア割込み ⑱ 外部イベント入力エッジ検出(立上りエッジ検出 / 立下りエッジ検出 / 両エッジ検出) ・カスケードモード ch.0 出力を ch.1 入力, ch.1 出力を ch.2 入力, ch.2 出力を ch.3 入力に使用 ch.4 出力を ch.5 入力, ch.5 出力を ch.6 入力に使用 16 (701) : リロードタイマ CONFIDENTIAL MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 701 Appendix 4 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 4 35.3 構成 LCD コントローラの構成を示します。 LCD コントローラの構成図 LCD コントローラの構成図を、図 3-1 に示します。 図 3-1 構成図 PFR,EPFRで端子機能切換え メインクロック または サブクロック プリスケーラ タイミング制御回路 プリスケーラ タイミング制御回路 またはVCC 制御部 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 1122 PFR,EPFR で端子機能切換え PFR,EPFRで端子機能切換え (「第12章 (「第 11 章 I/Oポート」参照) I/O ポート」参照) (1122) 17 : LCD コントローラ CONFIDENTIAL Appendix 5 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 5 39.5 動作説明 RAMECC の動作について説明します。 18 39.5.1. ECC 生成 39.5.2. ECC 検査 39.5.3. エラー検出による割込み 39.5.4. 試験機能 (1297) 1298 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : RAMECC CONFIDENTIAL Appendix 6 HARDWARE MANUAL ( 追 補 資 料 ) Appendix 6 レジスタ アドレス 0x00CC 0x04E0 0x04E4 レジスタ機能 +0 +1 【共通】 FCR11 【共通】 FCR01 0x04F0 0x04F4 0x04F8 +3 【共通】 FBYTE1 －－－ch.1－－－ 【共通】FIFO 制御レジスタ 1 【共通】FIFO 制御レジスタ 0 【共通】FIFO バイトレジスタ －－－ch.8－－－ 【UART】シリアル制御レジスタ 【UART】 【UART】 【CSIO】シリアル制御レジスタ 【UART】 SSR8 ESCR8 【LIN-UART】シリアル制御レジスタ SCR8 【CSIO】 【CSIO】 【共通】シリアルモードレジスタ 【CSIO】 【共通】 【UART】シリアルステータスレジスタ SSR8 ESCR8 SCR8 SMR8 【CSIO】シリアルステータスレジスタ 【LIN-UA 【LIN-UA 【LIN-UA 【LIN-UART】シリアルステータスレジスタ RT】 RT】 RT】SCR8 【UART】拡張通信制御レジスタ SSR8 ESCR8 【CSIO】拡張通信制御レジスタ 【LIN-UART】拡張通信制御レジスタ 【UART】 RDR8/TDR8 【CSIO】 RDR8/TDR8 【LIN-UART】 RDR8/TDR8 【I2C】 RDR8/TDR8 【UART】 BGR8 【CSIO】 BGR8 【LIN-UART】 BGR8 【I2C】 BGR8 －－－ch.8－－－ 【UART】送受信データレジスタ 【CSIO】送受信データレジスタ 【LIN-UART】送受信データレジスタ 【UART】ボーレートジェネレータレジスタ 【CSIO】ボーレートジェネレータレジスタ 【LIN-UART】ボーレートジェネレータレジスタ 予約 0x04E8 0x04EC +2 【共通】 FCR18 【共通】 FCR08 【共通】 FBYTE8 －－－ch.8－－－ 【共通】FIFO 制御レジスタ 1 【共通】FIFO 制御レジスタ 0 【共通】FIFO バイトレジスタ －－－ch.9－－－ 【UART】シリアル制御レジスタ 【UART】 【UART】 【CSIO】シリアル制御レジスタ 【UART】 【LIN-UART】シリアル制御レジスタ SSR9 ESCR9 SCR9 【CSIO】 【CSIO】 【共通】シリアルモードレジスタ 【CSIO】 【共通】 【UART】シリアルステータスレジスタ SSR9 ESCR9 SCR9 SMR9 【CSIO】シリアルステータスレジスタ 【LIN-UAR 【LIN-UA 【LIN-UA 【LIN-UART】シリアルステータスレジスタ T】 RT】 RT】SCR9 【UART】拡張通信制御レジスタ SSR9 ESCR9 【CSIO】拡張通信制御レジスタ 【LIN-UART】拡張通信制御レジスタ 【UART】 RDR9/TDR9 【CSIO】 RDR9/TDR9 【LIN-UART】 RDR9/TDR9 【UART】 BGR9 【CSIO】 BGR9 【LIN-UART】 BGR9 －－－ch.9－－－ 【UART】送受信データレジスタ 【CSIO】送受信データレジスタ 【LIN-UART】送受信データレジスタ 【UART】ボーレートジェネレータレジスタ 【CSIO】ボーレートジェネレータレジスタ 【LIN-UART】ボーレートジェネレータレジスタ 予約 January 27, 2015, 2014, MB91570_MN705-00011-3v1-J-SI1 : マルチファンクションシリアルインタフェース CONFIDENTIAL (1317) 19 1317 Appendix 7 HARDWARE MANUAL ( 追 補 資 料 ) Appendix 7 [bit0] FE1 (FIFO Enable 1) : FIFO1 動作許可ビット FIFO1 の動作を許可/禁止するビットです。 ① モード 1, 2, 3 の場合 ・ FIFO1 を使用する場合、本ビットに"1"を設定してください。 ・ FIFO1 を送信 FIFO に設定し(FCR1:FSEL=0)、本ビットに"1"を書き込んだときに FIFO1 にデー タが存在し、送信許可(SCR:TXE=1)のとき、直ちに送信を開始します。このとき、SCR:TIE ビッ トと SCR:TBIE ビットは"0"にしてから本ビットに"1"を書込み、TIE ビットと SCR:TBIE ビット を"1"にしてください。 ・ FSEL ビットによって受信 FIFO として選択された場合、受信エラーが発生すると本ビットは"0" にクリアされ受信エラーがクリアされない限り本ビットに"1"を設定することはできません。 ・ 送信 FIFO で使用する場合には送信バッファがエンプティ(SSR:TDRE=1)、受信 FIFO で使用する 場合には受信バッファがエンプティ(SSR:RDRF=0)のときに本ビットに"1"または"0"を設定して ください。 ・ FIFO1 を禁止にしても FIFO1 の状態は保持されます。 ② モード 4 の場合 ・ FIFO1 を使用する場合、本ビットに"1"を設定してください。 ・ FCR1:FSEL ビットによって受信 FIFO として選択された場合、受信エラーが発生後に本ビット は"0"にクリアされ、受信エラーがクリアされない限り、本ビットに"1"を設定することはできま せん。 ・ FIFO1 を送信 FIFO で使用する場合には送信データがエンプティ(SSR:TDRE=“1”)のときに本 ビットに“1”または“0”を設定してください。 ・ FIFO1 を受信 FIFO で使用する場合には、I2C インタフェースを禁止(ISMK:EN=0)、動作フラグ (IBCR:ACT)が”0”または割込みフラグ(IBCR:INT)が”1” で受信バッファがエンプティ （SSR:RDRF= “0” ）および受信 FIFO に有効なデータがない(FBYTE2=0)ときに本ビットにまたは“0”を設定 してください。 ・ FIFO1 を受信 FIFO で使用する場合には、I2C インタフェースを禁止(ISMK:EN=0)または動作フ ラグ(IBCR:ACT)が”0”または割込みフラグ(IBCR：INT)が”1”で受信バッファがエンプティ （SSR:RDRF=“0”）のときに本ビットにまたは“1”を設定してください。 ・ FIFO1 を禁止にしても FIFO1 の状態は保持されます。 ＜注意事項＞ ・ IBSR:BB ビットが"0"または IBCR:INT ビットが"1"のときに許可/禁止の変更を行ってください。 ・ 受信 FIFO として選択されていて予約アドレスを検出し、スレーブ送信として動作する場合、予 約アドレス検出による割込みで本ビットを"0"にし、IBCR:ACKE="0"にしてください。 ・ 受信 FIFO として使用していて本ビットを"1"から"0"に変更したときに SSR の RDRF ビットが"1" になっていると"0"になるまで受信 FIFO は禁止になりません。 ・ 送信 FIFO として使用していて FIFO1 にデータが存在し、 本ビットを"0"から"1"に変更する場合、 SMR:TIE ビットを"0"にしてから本ビットに"1"を書込み、SMR:TIE ビットを"1"にしてください。 20 (1329) 1328 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : マルチファンクションシリアルインタフェース CONFIDENTIAL Appendix 8 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 8 [bit4] CL : データ長選択ビット データ長選択 CL 0 7 ビット［初期値］ 1 8 ビット 送信／受信データ長を指定します。モード 2 およびモード 3 では"1"に固定されます。 [bit3] AD : アドレス／データ形式選択ビット アドレス／データ形式選択 AD 0 データフレーム［初期値］ 1 アドレスフレーム マルチプロセッサモード(モード 1)でのデータ形式を指定します。読出しは、最後に受信したデー タ形式の値になります。 ＜注意事項＞ マルチプロセッサモード(モード１)以外のモードでの AD ビット読出し値は不定です。AD ビット の使用については、『41.8. 使用上の注意事項』を参照してください。 [bit2] CRE: 受信エラーフラグクリアビット 受信エラークリア CRE 書込み 読出し 0 影響なし［初期値］ 1 すべての受信エラー(PE, FRE, ORE)をクリア 読出し値は常に"0" シリアルステータスレジスタ(SSR)の PE, FRE, ORE フラグがクリアされます。 ＜注意事項＞ 受信動作禁止(RXE=0)後に受信エラーフラグをクリアしてください。 [bit1] RXE : 受信許可ビット 受信許可 RXE 0 受信禁止［初期値］ 1 受信許可 LIN-UART の受信動作を許可または禁止します。"0"に設定されている場合は、データフレーム受 信は禁止されます。モード 3 の LIN synch break 検出は影響されません。 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : LIN-UART CONFIDENTIAL (1579) 21 1579 Appendix 9 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 9 CHAPTER 42 : CAN CAN について説明します。 1. 概要 2. 特長 3. 構成 4. レジスタ 5. 動作説明 管理コード : FC42FC28-1v0-91570-1-J 22 (1701) 1702 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : CAN CONFIDENTIAL Appendix 10 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 10 42.5.3.5 受信メッセージオブジェクトの設定 受信メッセージオブジェクトの設定について示します。 以下に受信メッセージオブジェクトの初期化方法を示します。 表 42.5-2 受信メッセージオブジェクトの初期化 MsgVal Arb Data Mask EoB Dir 1 appl. appl. appl. 1 0 NewDat MsgLst 0 0 RxIE TxIE appl. 0 IntPnd RmtEn TxRqst 0 0 0 IFx アービトレーションレジスタ(ID28-0, Xtd ビット)は、アプリケーションによって与えられ、受 容フィルタに用いられる受信メッセージ ID とメッセージの種類を定義します。 標準フレーム(11 ビット ID)を設定した場合は、ID28～ID18 を使用し、ID17～ID0 は無効となりま す。また、標準フレームが受信されると、ID17～ID0 は"0"にリセットされます。拡張フレーム(29 ビット ID)を設定した場合は、ID28～ID0 を使用します。 RxIE ビットが"1"にセットされた場合、受信データフレームがメッセージオブジェクトへ格納され ると IntPnd ビットが"1"にセットされます。 データ長コード(DLC3-0)は、アプリケーションによって与えられます。CAN コントローラが、受 信データフレームをメッセージオブジェクトへ格納するとき、受信データ長コードと 8 バイトの データを格納します。データ長コードが 8 未満の場合は、メッセージオブジェクトの残りのデー タは不定データが書き込まれます。 Umask="1"のとき、IFx マスクレジスタ(Msk28-0, UMask, MXtd, MDir ビット)は、マスク設定によ りグループ化された ID を持つデータフレームの受信を許可するために使用します。 詳細は、 「42.5.3 メッセージ受信動作」のデータフレーム受信を参照してください。 ＜注意事項＞ IFx マスクレジスタの Dir ビットのマスク設定は禁止です。 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : CAN CONFIDENTIAL (1775) 23 1777 Appendix 11 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 11 42.6 制限事項 CAN の制限事項について説明します。 6. 制限事項 6.1 INIT ビット 6.1.1 制限事項 6.1.2 回避方法 24 (1794) 1796 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : CAN CONFIDENTIAL Appendix 12 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 12 44.6 設定 A/D コンバータの設定について説明します。 表 44.6-1 A/D を使うために必要な設定-単発変換モード 設定 設定レジスタ モード選択 (単発変換) ビット長選択 設定方法 44.7.1 参照 A/D 制御 (ADCS0) チャネルの選択 44.7.2 参照 44.7.3 参照 変換時間の設定 変換時間設定 (ADCT) 44.7.4 参照 AN 端子を入力に設定 アナログ入力許可 (ADER) 拡張アナログ入力許可(EADERLL) 44.7.5 参照 A/D 起動トリガ選択 44.7.6 参照 A/D 起動トリガ発生 ソフトトリガ → ソフトトリガビットの設定 A/D 制御 (ADCS1) リロードタイマ → リロードタイマ立上り出力 『リロードタイマ』の章を参照してくださ い。 外部トリガ → ADTG 端子にトリガを入力 外部より入力 変換終了フラグ確認 A/D 制御 (ADCS1) 44.7.8 参照 変換値読出し データレジスタ (ADCR0, ADCR1) 44.7.9 参照 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : A/D コンバータ CONFIDENTIAL 44.7.6 参照 (1832) 25 1833 Appendix 12 HARDWARE MAN UAL ( 追 補 資 料 ) 表 44.6-2 A/D を使うために必要な設定-連続変換モード 設定 設定レジスタ 設定方法 モード選択 (連続変換) 44.7.1 参照 ビット長選択 A/D 制御 (ADCS0, ADCS1) 44.7.2 参照 開始チャネルの選択 44.7.3 参照 変換時間の設定 変換時間設定 (ADCT) 44.7.4 参照 AN 端子を入力に設定 アナログ入力許可 (ADER) 拡張アナログ入力許可(EADERLL) 44.7.5 参照 A/D 起動トリガ選択 44.7.6 参照 A/D 起動トリガ発生 ソフトトリガ → ソフトトリガビットの設定 A/D 制御 (ADCS1) リロードタイマ → リロードタイマ立上り出力 『リロードタイマ』の章を参照してくださ い。 外部トリガ → ADTG 端子にトリガを入力 外部より入力 変換終了フラグ確認 A/D 制御 (ADCS1) 44.7.8 参照 変換値読出し データレジスタ (ADCR0, ADCR1) 44.7.9 参照 44.7.7 参照 表 44.6-3 A/D 動作の強制停止 設定 強制停止 設定レジスタ 設定方法 A/D 制御 (ADCS1) 44.7.10 参照 表 44.6-4 A/D 割込みを行うために必要な項目 設定 A/D 割込みベクタ, A/D 割込みレベルの設定 設定レジスタ 設定方法 『割込み制御(割込みコントローラ)』の章を 参照してください。 44.7.11 参照 A/D 割込み要因選択 (A/D 変換終了) A/D 割込み設定 割込み要求のクリア 割込み要求の許可 26 (1833) 1834 44.7.12 参照 A/D 制御レジスタ (ADCS1) 44.7.13 参照 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : A/D コンバータ CONFIDENTIAL Appendix 13 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 13 44.7 Q&A A/D コンバータの Q&A について説明します。 44.7.1 変換モードの種類と設定方法は? 44.7.2 ビット長を指定するには? 44.7.3 チャネルを選択するには? 44.7.4 変換時間を設定するには? 44.7.5 アナログ端子入力を有効にするには? 44.7.6 A/D コンバータの起動方法を選択するには? 44.7.7 A/D コンバータを起動するには? 44.7.8 変換終了を確認するには? 44.7.9 変換値を読み出すには? 44.7.10 A/D 変換動作を強制的に停止させるには? 44.7.11 割込み関連レジスタは? 44.7.12 割込みの種類は? 44.7.13 割込みを許可/禁止/クリアするには? January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : A/D コンバータ CONFIDENTIAL (1834) 27 1835 Appendix 14 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 14 44.7.13 割込みを許可/禁止/クリアするには? 割込みの許可/禁止/クリアについて説明します。 割込み要求の許可ビット、割込み要求フラグ 割込み許可の設定は、割込み要求許可ビット(ADCS1:INTE)にて行ってください。 動作 割込み要求許可ビット(INTE) 割込み要求を禁止するには "0"にする 割込み要求を許可するには "1"にする 割込み要求のクリアは、割込み要求フラグ(ADCS1:INT) にて行ってください。 28 動作 割込要求フラグ(INT) 割込み要求をクリアするには "0"を書き込む (「44.4.2. A/D 制御ステータスレジスタ (上位)」参照) (1850) 1852 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : A/D コンバータ CONFIDENTIAL Appendix 15 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 15 45.3.2 セクタ構成図 フラッシュメモリのセクタ構成図について示します。 図 45.3-2 セクタ構成図 (1024KB+64KB) 0x07_0000 SA0(8kB) SA1(8kB) 0x07_4000 SA2(8kB) SA3(8kB) 0x07_8000 SA4(8kB) SA5(8kB) 0x07_C000 SA6(8kB) SA7(8kB) SA8(64kB) SA9(64kB) SA10(64kB) SA11(64kB) SA12(64kB) SA13(64kB) SA14(64kB) SA15(64kB) SA16(64kB) SA17(64kB) SA18(64kB) SA19(64kB) SA20(64kB) SA21(64kB) SA22(64kB) SA23(64kB) 0x08_0000 小セクタ構成部(8kB×8) 1024KB+64kB 構成 アドレス 0x0C_0000 フラッシュセキュリティ 0x0E_0000 コード (フラッシュ先頭から 0x10_0000 2 ハーフワード目) 0x12_0000 オンチップデバッガ(OCD) 大セクタ構成部(64kB×16) 0x0A_0000 0x14_0000 起動許可用パスワード (フラッシュ先頭から 2 ワード目～9 ワード目) 0x16_0000 0x17_FFFF bit0-31 bit32-63 リセットベクタ (0x0F_FFFC 番地の１ワード) 図 45.3-3 セクタ構成図 (1024KB+64KB) SA0(8kB) SA1(8kB) SA2(8kB) SA3(8kB) 0x07_8000 SA4(8kB) SA5(8kB) 0x07_C000 SA6(8kB) SA7(8kB) SA8(64kB) SA9(64kB) SA10(64kB) SA11(64kB) SA12(64kB) SA13(64kB) SA14(64kB) SA15(64kB) bit0-31 bit32-63 フラッシュセキュリティ コード (フラッシュ先頭から 0x08_0000 2 ハーフワード目) 0x0A_0000 オンチップデバッガ(OCD) 0x0C_0000 起動許可用パスワード (フラッシュ先頭から 2 ワード目～9 ワード目) 0x0E_0000 大セクタ構成部(64kB×8) 0x07_0000 0x07_4000 小セクタ構成部(8kB×8) 512KB+64kB 構成 アドレス リセットベクタ (0x0F_FFFC 番地の１ワード) January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : フラッシュメモリ CONFIDENTIAL (1864) 29 1865 Appendix 16 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 16 45.5 動作説明 フラッシュメモリの動作について説明します。 30 45.5.1 アクセスモード設定 45.5.2 CPU によるフラッシュメモリ書込み 45.5.3. 自動アルゴリズム 45.5.4. リセットコマンド 45.5.5. 書込みコマンド 45.5.6. チップ消去コマンド 45.5.7. セクタ消去コマンド 45.5.8. セクタ消去一時停止コマンド 45.5.9. セキュリティ機能 45.5.10. フラッシュメモリの使用上の注意 (1880) 1882 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : フラッシュメモリ CONFIDENTIAL Appendix 17 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 17 46.5.6 チップ消去コマンド チップ消去コマンドについて示します。 チップ消去コマンドにて、フラッシュメモリの消去対象フラッシュマクロを一括して消去できま す。 チップ消去コマンドを対象 FLASH メモリに連続して送ると自動アルゴリズムを起動して、全セク タを一括で消去できます。チップ消去コマンドについては、 「46.5.3 自動アルゴリズム」を参照し てください。 1. チップ消去コマンドを消去対象フラッシュマクロのセクタに連続して送る 自動アルゴリズムが起動されフラッシュメモリへデータが書き込まれます。 2. 消去対象フラッシュマクロの任意のアドレスにリードアクセスする 読み出したデータはハードウェアシーケンスフラグになります。そのため、読み出したデータの bit7 (DPOLL ビット)が"1" だと、チップ消去が終了したことになります。 チップ消去に必要な時間は 「セクタ消去時間 × 全セクタ数＋チップ書込み時間(プリプログラム)」 となります。チップ消去動作が終了すると、フラッシュメモリは読出し/リセットモードに戻りま す。 ＜注意事項＞ ・ ・ 自動消去アルゴリズムが起動するとすべてのチップ消去する前に、フラッシュメモリがチッ プ内のすべてのセルに"0" を書き込んで、マージンを検証(プリプログラム)するため、チップ 消去前に、フラッシュメモリに書込みを行う必要はありません。また、マージン検証中は外 部からフラッシュメモリを制御する必要もありません。 セキュリティ ON 時においては、フラッシュの消去には手順に制限があります。 詳細は 「46.5.9.3 フラッシュセキュリティ解除方法」を参照してください。 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : ワークフラッシュメモリ CONFIDENTIAL (1939) 31 1939 Appendix 18 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 18 46.5.9.2 フラッシュセキュリティ設定方法 フラッシュセキュリティ設定方法について示します。 フラッシュセキュリティコード領域(『フラッシュメモリ』の章の『図 45.3-2, 3-3 セクタ構成図』 を参照してください)に 0x0001 が書き込まれた後にリセットの入力・解除が行われると、セキュ リティ ON になります。一度セキュリティ ON になると、フラッシュメモリ領域全体を消去しな い限り、セキュリティ OFF にはなりません。 32 (1945) 1946 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : ワークフラッシュメモリ CONFIDENTIAL Appendix 19 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 19 46.5.9.4 セキュリティ ON 時のフラッシュアクセス制限 セキュリティ ON 時のフラッシュアクセス制限について示します。 セキュリティ ON 時には、起動モードにより以下で示す制限が発生します。 表 46.5-3 セキュリティ ON 時のアクセス制限 動作モード アクセス制限 通常状態(後述のフラッシュセキュリティ違反によるアクセス制限がされていない 状態)では FLASH メモリに対するアクセス制限はありません。 ユーザ・外バス オンチップバス領域に対して命令フェッチが行なわれるとフラッシュセキュリティ 違反リセット要因によるリセット要求が発行されます。以後、フラッシュメモリ へのアクセスは受け付けません。 リセットで通常状態に復帰します。 フラッシュメモリに対するアクセスを制限します。 上記以外 (ライタなど) 読出しはデータをマスクし 0xFFFF_FFFF を返却します。書込みコマンド、セクタ 消去コマンドは無視されます。 チップ消去コマンドは受け付けます。 「46.5.9.3 フラッシュセキュリティ解除方法」 を参照してください。 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 : ワークフラッシュメモリ CONFIDENTIAL (1947) 33 1949 Appendix 20 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 20 48.5.4 本シリーズの OCD-DSU ID コードおよび実装タイプ情 報 本シリーズの OCD-DSU ID コードおよび実装タイプ情報について示します。 表 48.5-1 本シリーズの OCD-DSU ID コード 対応 ID レジス OCD 空間での タ名称 アドレス ID 名称 bit 幅 メーカ ID 16 E_IDMCR 0x000 0x0400 CPU ファミリ ID 16 E_IDFCR 0x001 0x0200 DSU タイプ ID 8 E_IDVCR 0x003 0x06 DSU バージョン ID 4 E_IDVCR 0x003 0x2 デバイス ID 16 E_IDDCR 0x002 デバイス バージョン ID 4 E_IDVCR 値 備考 FR81E/FR81S 0x0018 MB91F575/7 0x0019 MB91F578/9 0x0 MB91F575/7 0x1 MB91F578/9 0x003 表 48.5-2 本品種の実装タイプ情報 34 品種名 コード イベント数 データ イベント数 データ イベント (大小比較) シーケンサ イベント トレース MB91F577 MB91F575 8 8 ○ ○ 512 フレーム (2090) 2092 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 : オンチップデバッガ(OCD) CONFIDENTIAL Appendix 21 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 21 49.1 メモリマップ メモリマップについて示します。 MB91F578/9 のメモリマップはデータシートを参照してください。 図 49.1-1 メモリマップ MB91F577 MB91F577 0000 0000H I/O 領域 0000 0000 4000H 6000H BackUp RAM(8KB) 0001 0000H I/O 領域 RAM(64KB) 0002 0000H 予約 0007 0000H FLASH Memory (1024+64)KB 0018 0000H 予約 WorkFlash (64KB) 0033 0000H 0034 0000H 1000 0000H HS_SPI MEM 領域 2000 0000H HS_SPI CSR 領域 HSSSWAP レジスタ 2000 0404H 8000 0000H FFFF FFFFH 予約 予約 外部バス領域 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 付録 CONFIDENTIAL (2092) 35 2093 Appendix 21 HARDWARE MAN UAL ( 追 補 資 料 ) 図 49.1-2 メモリマップ MB91F575 MB91F575 0000 0000H 0000 4000H I/O 領域 a BackUp RAM(8KB) 0000 6000H I/O 領域 0001 0000H RAM(40KB) 0001 A000H 予約 0007 0000H FLASH memory (512+64)KB 0010 0000H 予約 0033 0000H WorkFlash(64KB) 0034 0000H 予約 1000 0000H HS_SPI MEM 領域 2000 0000H 2000 0404H HS_SPI CSR 領域 HSSSWAP レジスタ 予約 8000 0000H 外部バス領域 FFFF FFFFH 36 (2093) 2094 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 付録 CONFIDENTIAL Appendix 22 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 22 49.2 I/O マップ IO マップについて示します。 メモリ空間と周辺リソースの各レジスタの対応を示します。 MB91F578/9 の IO マップはデータシートを参照してください。 図 49-2 I/O マップの見方 リード／ライト属性(R: 読出し W: 書込み) アドレス 000090H 000094H 000098H 00009CH 0000A0H 0000A4H 0000A8H アドレスオフセット値 / レジスタ名 +3 +2 +1 BT1TMR [R] H BT1TMCR [R/W] B,H,W 00000000 00000000 00000000 00000000 BT1STC [R/W] B 00000000 BT1PCSR/BT1PRLL [R/W] H BT1PDUT/BT1PRLH/BT1DTBF [R/W] H 00000000 00000000 00000000 00000000 BTSEL [R/W] B BTSSSR [W] B, H ----0000 --------------11 ADERH [R/W] B, H, W ADERL [R/W] B, H, W 00000000 00000000 00000000 00000000 ADCS1 [R/W] B,H,W ADCS0 [R/W] B,H,W ADCR1 [R] B,H,W ADCR0 [R] B,H,W 00000000 ------XX 00000000 XXXXXXXX ADCT1 [R/W] B,H,W ADCT0 [R/W] B,H,W ADSCH [R/W] B,H,W ADECH [R/W] B,H,W 00010000 00101100 ---00000 ---00000 +0 ブロック ベースタイマ 1 ア ドレス A/D コンバータ データアクセス属性 B: バイト H: ハーフワード W: ワー ド ( 注意事項 ) 記述 し て い な い デー タ ア ク セ ス 属性 に よる ア ク セ ス は禁止 で す 。 リセット後のレジスタ初期値 リセット後のレジスタ初期値の表記の意味を以下に示します。 "1": 初期値"1" "0": 初期値"0" "X": 初期値不定 "-": 予約ビット/未定義ビット "*":設定により初期値が"0"または"1"に変化 ＜注意事項＞ 記載のないアドレスへのアクセスは禁止です。 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 付録 CONFIDENTIAL (2094) 37 2095 Appendix 22 HARDWARE MAN UAL ( 追 補 資 料 ) 表 49.2-1 : I/O マップ(MB91F575/577) アドレスオフセット値 / レジスタ名 アドレス +0 +1 +2 ブロック 000000H PDR00[R/W] B,H,W XXXXXXXX PDR01[R/W] B,H,W XXXXXXXX PDR02[R/W] B,H,W XXXXXXXX PDR03[R/W] B,H,W XXXXXXXX 000004H PDR04[R/W] B,H,W XXXXXXXX PDR05[R/W] B,H,W XXXXXXXX PDR06[R/W] B,H,W XXXXXXXX PDR07[R/W] B,H,W XXXXXXXX 000008H PDR08[R/W] B,H,W XXXXXXXX PDR09[R/W] B,H,W XXXXXXXX PDR10[R/W] B,H,W XXXXXXXX PDR11[R/W] B,H,W XXXXXXXX 00000CH PDR12[R/W] B,H,W XXXXXXXX PDR13[R/W] B,H,W XX-XXXXX ― ― 000010H ～ 000038H ― ― ― ― 予約 00003CH WDTCR0[R/W] B,H,W -0--0000 WDTCPR0[W] B,H,W 00000000 WDTCR1[R] B,H,W ----0110 WDTCPR1[W] B,H,W 00000000 ウォッチドッグタ イマ[S] 000040H ― ― ― ― 予約 000044H DICR [R/W] B -------0 ― ― ― 遅延割込み 000048H TMRLRA4 [R/W] H XXXXXXXX XXXXXXXX TMR4 [R] H XXXXXXXX XXXXXXXX 00004CH TMRLRB4 [R/W] H XXXXXXXX XXXXXXXX TMCSR4 [R/W] B, H,W 00000000 0-000000 000050H TMRLRA5 [R/W] H XXXXXXXX XXXXXXXX TMR5 [R] H XXXXXXXX XXXXXXXX 000054H TMRLRB5 [R/W] H XXXXXXXX XXXXXXXX TMCSR5 [R/W] B, H,W 00000000 0-000000 000058H TMRLRA6 [R/W] H XXXXXXXX XXXXXXXX TMR6 [R] H XXXXXXXX XXXXXXXX 00005CH TMRLRB6 [R/W] H XXXXXXXX XXXXXXXX TMCSR6 [R/W] B, H,W 00000000 0-000000 000060H TMRLRA0 [R/W] H XXXXXXXX XXXXXXXX TMR0 [R] H XXXXXXXX XXXXXXXX 000064H TMRLRB0 [R/W] H XXXXXXXX XXXXXXXX TMCSR0 [R/W] B, H,W 00000000 0-000000 000068H ～ 00007CH 38 +3 (2095) 2096 ― ― ― ― ポートデータレジ スタ リロードタイマ 4 リロードタイマ 5 リロードタイマ 6 リロードタイマ 0 予約 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 付録 CONFIDENTIAL Appendix 23 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 23 49.3 割込みベクタ一覧 割込みベクタ一覧について示します。 割込み要因と割込みベクタ/割込み制御レジスタの割当てを示します。 表 49.3-1 割込みベクタ 割込み番号 TBR オフセット デフォルトのア ドレス RN *1 10 進 16 進 割込み レベル リセット 0 00 - 3FCH 000FFFFCH - システム予約 1 01 - 3F8H 000FFFF8H - システム予約 2 02 - 3F4H 000FFFF4H - システム予約 3 03 - 3F0H 000FFFF0H - システム予約 4 04 - 3ECH 000FFFECH - FPU 例外 5 05 - 3E8H 000FFFE8H - 命令アクセス保護違反例外 6 06 - 3E4H 000FFFE4H - データアクセス保護違反例外 7 07 - 3E0H 000FFFE0H - データアクセスエラー割込み 8 08 - 3DCH 000FFFDCH - INTE 命令 9 09 - 3D8H 000FFFD8H - 命令ブレーク 10 0A - 3D4H 000FFFD4H - システム予約 11 0B - 3D0H 000FFFD0H - システム予約 12 0C - 3CCH 000FFFCCH - システム予約 13 0D - 3C8H 000FFFC8H - 不正命令例外 14 0E - 3C4H 000FFFC4H - NMI 要求/ XBS RAM ダブルビットエラー発生/ Backup RAM ダブルビットエラー発生 15 0F 15 (FH) 固定 3C0H 000FFFC0H - 外部割込み 0-7 16 10 ICR00 3BCH 000FFFBCH 0 外部割込み 8-15 17 11 ICR01 3B8H 000FFFB8H 1 リロードタイマ 0/1/4/5 18 12 ICR02 3B4H 000FFFB4H 2(*2) リロードタイマ 2/3/6 19 13 ICR03 3B0H 000FFFB0H 3(*2) マルチファンクションシリアル インタフェース ch.0 (受信完了)/ マルチファンクションシリアル インタフェース ch.0 (ステータス) 20 14 ICR04 3ACH 000FFFACH 4 (*3) マルチファンクションシリアル インタフェース ch.0 (送信完了) 21 15 ICR05 3A8H 000FFFA8H 5 マルチファンクションシリアル インタフェース ch.1 (受信完了)/ マルチファンクションシリアル インタフェース ch.1 (ステータス) 22 16 ICR06 3A4H 000FFFA4H 6 (*3) マルチファンクションシリアル インタフェース ch.1 (送信完了) 23 17 ICR07 3A0H 000FFFA0H 7 LIN-UART2 (受信完了) 24 18 ICR08 39CH 000FFF9CH 8 割込み要因 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 付録 CONFIDENTIAL (2130) 39 2131 Appendix 24 HARDWARE MAN UAL ( 追 補 資 料 ) Appendix 24 49.4 CPU 状態における端子状態 CPU 状態における端子状態について示します。 表 49.4-1 端子状態表 H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" I CM/CS/AM/TTL UD Output "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L" Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked I2 CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked I2 CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked I2 CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked Hi-Z/Input Blocked UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked K CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked L CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked L CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked J CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled M CM/CS/AM/TTL UD Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled M CM/CS/AM/TTL UD Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled N CM/CS/AM/TTL UD Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled N CM/CS/AM/TTL UD Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled Hi-Z/Input Enabled M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked N CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked N CM/CS/AM/TTL Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked M CM/CS/AM/TTL UD Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL D Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked H CM/CS/AM/TTL Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Enabled Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked Hi-Z/Input Blocked X X Y Y R D - - - - U Input Enabled - - - - - - - - (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) (*8) SLVL[1:0] =0x SLVL[1:0] =1x (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) (*9) Yes No Hi-Z/Input Blocked CM/CS/AM/TTL K SLVL[1:0] =1x Yes Hi-Z/Input Blocked I3 Hi-Z/Input Blocked SLVL[1:0] =0x No Output "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input BlockedOutput "L"/Input Blocked SLVL[1:0] =1x Affected by GPORTEN ? Issuing internal reset After internal (Including SLVL[1:0] reset oscillation =0x releasing stabilization waiting) Yes Issuing internal reset After internal (Including reset oscillation releasing stabilization waiting) Watch Mode Hi-Z/Input Blocked(*10) Issuing internal reset After internal (Including reset oscillation releasing stabilization waiting) Stop Mode Last status retained Issuing internal reset After internal Before Before (Including Issuing reset internal reset internal reset oscillation internal reset releasing issuance issuance stabilization waiting) Sleep Mode Hi-Z/Input Blocked(*10) PullUp/Down Input level Issuing internal reset Internal Reset Factor(*5) Last status retained X0 X1 X0A (*13) X1A (*13) NMIX RSTX DEBUGIF MD0 MD1 MD2 Internal Reset Factor(*4) Last status retained 117 118 95 96 97 107 110 114 115 116 After the reset factor has gone Last status retained(*6) P015/D29_0/SEG5/D21_1/INT13_1 P016/D30_0/SEG6/D22_1/INT14_1 P017/D31_0/SEG7/D23_1/INT15_1 P020/ASX/SEG8/ICU6_0/OCU0_1 P021/CS0X/SEG9/ICU7_0/OCU1_1 P022/CS1X/SEG10/ICU8_0/OCU2_1 P023/RDX/SEG11/ICU9_0/OCU3_1 P024/WR0X/SEG12/ICU10_0/OCU11_0 P025/WR1X/SEG13/ICU11_0/OCU10_0 P026/A00/SEG14/SPI_CS3/SIN6_1/OCU9_0 P027/A01/SEG15/SPI_CS2/SOT6_1/OCU8_0 P030/A02/SEG16/SPI_CS1/SCK6_1 P031/A03/SEG17/SPI_CS0/SIN9_0 P032/A04/SEG18/SPI_SIO3/SOT9_0/OCU7_0 P033/A05/SEG19/SPI_SIO2/SCK9_0/OCU6_0 P034/A06/SEG20/SPI_SIO1/SIN8_0/OCU5_1 P035/A07/SEG21/SPI_SIO0/SOT8_0/OCU4_1 P036/A08/SEG22/PPG11_0/SPI_CLK/SCK8_0 P037/A09/SEG23/ST0/PPG12_0/SIN7_0 P040/A10/SEG24/ST1/PPG13_0/SOT7_0 P041/A11/SEG25/ST2/PPG14_0/SCK7_0 P042/A12/SEG26/ST3/PPG15_0/AIN0_0 P043/A13/SEG27/ST4/BIN0_0/SGA4_0/OCU6_1 P044/A14/SEG28/ST5/ZIN0_0/SGO4_0/OCU7_1 P045/A15/SEG29/ST6/AIN1_0/SIN8_2 P046/A16/SEG30/ST7/BIN1_0/SOT8_2 P047/A17/SEG31/ST8/ZIN1_0/SCK8_2 P050/A18/COM0/OCU8_1 P051/A19/COM1/OCU9_1 P052/A20/COM2/OCU10_1 P053/A21/COM3/OCU11_1 P054/SYSCLK/V0/FRCK0_1 P055/CS2X/V1/FRCK1_1 P056/CS3X/V2/FRCK2_1 P057/RDY/V3/FRCK3_1 P060/PWM1P0/AN8 P061/PWM1M0/AN9/SIN1_1 P062/PWM2P0/AN10/ZIN1_1/SOT1_1 P063/PWM2M0/AN11/BIN1_1/SCK1_1 P064/PWM1P1/AN12/AIN1_1/SIN0_1 P065/PWM1M1/AN13/ZIN0_1/SOT0_1 P066/PWM2P1/AN14/BIN0_1/SCK0_1 P067/PWM2M1/AN15/AIN0_1/SIN9_1 P070/PWM1P2/AN16/SOT9_1 P071/PWM1M2/AN17/SCK9_1 P072/PWM2P2/AN18/ICU11_1/SIN8_1 P073/PWM2M2/AN19/ICU10_1/SOT8_1 P074/PWM1P3/AN20/PPG12_1/ICU9_1/SCK8_1 P075/PWM1M3/AN21/PPG13_1/ICU8_1/SIN7_1 P076/PWM2P3/AN22/PPG14_1/ICU7_1/SOT7_1 P077/PWM2M3/AN23/PPG15_1/ICU6_1/SCK7_1 P080/PWM1P4/AN24/SIN6_0/PPG16_0/AIN0_2 P081/PWM1M4/AN25/SOT6_0/PPG17_0/BIN0_2 P082/PWM2P4/AN26/SCK6_0/PPG18_0/ZIN0_2 P083/PWM2M4/AN27/ICU0_2/PPG19_0 P084/PWM1P5/AN28/ICU1_2/PPG20_0 P085/PWM1M5/AN29/ICU2_2/PPG21_0 P086/PWM2P5/AN30/ICU3_2/PPG22_0 P087/PWM2M5/AN31/ICU4_2/PPG23_0 P090/ADTG/PPG0_2 P100/SIN4_1/AN0/TIN0_1/PPG8_0 P101/SOT4_1/AN1/TIN1_1/PPG9_0 P102/SCK4_1/AN2/TIN2_1/PPG10_0/ICU6_2 P103/SIN5_1/AN3/TIN3_1/PPG1_1/ICU7_2 P104/SOT5_1/AN4/TOT0_1/PPG2_1/ICU8_2 P105/SCK5_1/AN5/TOT1_1/PPG3_1/ICU9_2 P106/AN6/PPG4_1/ICU10_2/SGA4_1 P107/AN7/PPG5_1/DAO1/ICU11_2/SGO4_1 P123/OCU1_0/PPG8_2/DAO0/AN39 P122/OCU0_0/SCK5_0/TOT3_0/PPG7_2/AN38 P121/FRCK0_0/SOT5_0/INT7_0/TOT2_0/PPG6_2/AN37 P120/FRCK1_0/SIN5_0/INT6_0/TOT1_0/PPG5_2/AN36 P117/SCK4_0/TOT0_0/SGO3/TRG4/FRCK2_0/AN35 P116/SOT4_0/TIN3_0/SGA3/FRCK3_0/AN34 P115/SIN4_0/TIN2_0/SGO2/FRCK4_0/AN33 P114/SCK3_0/TIN1_0/ICU5_1/SGA2/TRG3/AN32 P137 (*13) P136 (*13) P097/WOT/SOT3_0/INT8_0/TIN0_0/ICU4_1/PPG0_1 P094/SGO1/SIN3_0/INT15_0/ICU1_1/PPG9_1 P093/SGA1/SOT2_0/INT14_0/ICU3_1/PPG8_1 P092/SGO0/SCK2_0/INT13_0/TOT3_1/ICU0_1/PPG7_1 P091/SGA0/SIN2_0/INT12_0/TOT2_1/ICU2_1/PPG6_1 P110/TX1/PPG1_2/FRCK5_0 P111/RX1/INT10_0/PPG2_2 P112/TX2/PPG3_2 P113/RX2/INT11_0/PPG4_2 P095/TX0/PPG10_1 P096/RX0/INT9_0 P124/OCU2_0/ICU5_2/PPG9_2 P125/OCU3_0/ICU0_0/PPG10_2 P126/TRG0/SIN0_0/INT1_0/OCU4_0 P127/SOT0_0/OCU5_0 P130/SCK0_0/INT0_0/ICU1_0/TIOA0 P131/TRG1/SIN1_0/INT4_0/ICU2_0/TIOA1 P132/SOT1_0/INT2_0/ICU3_0/TIOB0 P133/SCK1_0/INT3_0/ICU4_0/TIOB1/PPG11_1/TRG5 P134/TRG2/INT5_0/ICU5_0/PPG1_3 P000/D16_0/SIN2_1/TIN0_2/PPG0_0/D24_1/INT0_1 P001/D17_0/SOT2_1/TIN1_2/PPG1_0/D25_1/INT1_1 P002/D18_0/SCK2_1/TIN2_2/PPG2_0/D26_1/INT2_1 P003/D19_0/SIN3_1/TIN3_2/PPG3_0/D27_1/INT3_1 P004/D20_0/SOT3_1/TOT0_2/PPG4_0/D28_1/INT4_1 P005/D21_0/SCK3_1/TOT1_2/PPG5_0/D29_1/INT5_1 P006/D22_0/TOT2_2/PPG6_0/D30_1/INT6_1 P007/D23_0/TOT3_2/PPG7_0/D31_1/INT7_1 P010/D24_0/SEG0/D16_1/INT8_1 P011/D25_0/SEG1/D17_1/INT9_1 P012/D26_0/SEG2/D18_1/INT10_1 P013/D27_0/SEG3/D19_1/INT11_1 P014/D28_0/SEG4/D20_1/INT12_1 While the reset factor is active Status before entering shutdown is retained. 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 22 23 24 25 26 27 28 29 30 31 32 33 34 35 38 39 40 43 44 45 46 47 48 49 50 53 54 55 56 57 58 59 60 63 64 65 66 67 68 69 70 73 74 75 76 77 78 79 80 81 85 86 87 88 89 90 91 92 95 96 98 99 100 101 102 103 104 105 106 111 112 113 120 121 122 123 124 125 126 127 131 132 133 134 135 136 137 138 139 140 141 142 143 Active Level Pad circuit type Port Number/Bidirection Function /Output Function/Input Function External Reset Factor 2(*2) After the reset factor has gone Status before entering shutdown is retained. External Reset Factor 1(*1) While the reset factor is active Pin Number Pin Function (*9) (*9) (*9) (*9) (*9) - - - - - - - - CS L Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled R CS L U Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled B TTL Input Disabled(*11) Input Disabled Input Enabled（*12） Input Disabled Input Enabled（*12） Input Disabled(*11) Input Enabled（*12） Input Disabled(*11) Input Enabled Input Disabled(*11) Input Disabled(*11) Input Disabled(*11) Input Disabled(*11) Input Disabled(*11) Input Disabled(*11) Input Disabled(*11) Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled CS - Input Enabled CS A Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled R2 CS - Hi-Z/Input Enabled A D Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled Input Enabled (*1) The reset factor consists of Power-On-Reset, Low Voltage Detection (Internal supply voltage) and RSTX+NMIX simultaneous assertion. (*2) The reset factor consists of External Reset and Low Voltage Detection (External supply voltage). (*4) The reset factor consists of Software Reset(w. and w/o. bus-tiemout) , Watchdog (both Soft and Hard) Reset(w. and w/o. bus-tiemout) and Recovery from Standby (w.Power Gating) with PMUCTLR:IOCTMD=0 (*5) The reset factor consists of Recovery from Standby (w.Power Gating) with PMUCTLR:IOCTMD=1 (*6) Certain peripheral functions continue to work. (*8) The pin does not go Hi-Z and the pin status stays in the last one when the pin is configured for LCD function. (*9) The pin does not go Hi-Z and LCD function continues to be active when the pin is configured for LCD function. (*10) The "Input Blocked" is not applied when the pin is configured for External Interrupt (i.e.: corresponding EPFR register bit is set, and GPORTEN is cleared as far as the pin is affected by GPORTEN) and it is enabled (i.e.: ENIR:EN bit of corresponding channel of External Interrupt is set.). (*11) In Emulation Mode, the pin becomes "Input Enabled". In Free-Run Mode, the pin becomes "Input Disabled". (*12) The pin is "Input Enabled" when a reset with INIT level is issued. The pin is "Input Disabled" in the other cases. (*13) The pin function is X1A/X0A in parts with sub-clock. The pin function is P136/P137 in parts without sub-clock. 40 (2133) 2134 MB91570_MN705-00011-3v1-J-SI1, January 27, 2015 付録 CONFIDENTIAL H A R D W A R E M A N U A L ( 追 補 資 料 ) MN705-00011-3v1-J-SI1 Spansion・Controller Manual 32 ビット・マイクロコントローラ FR ファミリ FR81S MB91570 シリーズ ハードウェアマニュアル (追補資料) 2015 年 1 月 Rev. 1.0 発行：Spansion Inc. 編集：コーポレートコミュニケーション部 January 27, 2015, MB91570_MN705-00011-3v1-J-SI1 CONFIDENTIAL 41 H A R D W A R E M A N U A L ( 追 補 資 料 ) 免責事項 本資料に記載された製品は、通常の産業用, 一般事務用, パーソナル用, 家庭用などの一般的用途 (ただし、用途の限定はあ りません) に使用されることを意図して設計・製造されています。(1) 極めて高度な安全性が要求され、仮に当該安全性が 確保されない場合、社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 (原子力施設における 核反応制御, 航空機自動飛行制御, 航空交通管制, 大量輸送システムにおける運行制御, 生命維持のための医療機器, 兵器シ ステムにおけるミサイル発射制御等をいう) 、ならびに(2) 極めて高い信頼性が要求される用途 (海底中継器, 宇宙衛星等を いう) に使用されるよう設計・製造されたものではありません。上記の製品の使用法によって惹起されたいかなる請求また は損害についても、Spansion は、お客様または第三者、あるいはその両方に対して責任を一切負いません。半導体デバイス はある確率で故障が発生します。当社半導体デバイスが故障しても、結果的に人身事故, 火災事故, 社会的な損害を生じさ せないよう、お客様において、装置の冗長設計, 延焼対策設計, 過電流防止対策設計, 誤動作防止設計などの安全設計をお願 いします。本資料に記載された製品が、外国為替及び外国貿易法、米国輸出管理関連法規などの規制に基づき規制されてい る製品または技術に該当する場合には、本製品の輸出に際して、同法に基づく許可が必要となります。 商標および注記 このドキュメントは、断りなく変更される場合があります。本資料には Spansion が開発中の Spansion 製品に関する情報が 記載されている場合があります。Spansion は、それらの製品に対し、予告なしに仕様を変更したり、開発を中止したりする 権利を有します。このドキュメントに含まれる情報は、現状のまま、保証なしに提供されるものであり、その正確性, 完全 性, 実施可能性および特定の目的に対する適合性やその市場性および他者の権利を侵害しない事を保証するものでなく、ま た、明示, 黙示または法定されているあらゆる保証をするものでもありません。Spansion は、このドキュメントに含まれる 情報を使用することにより発生したいかなる損害に対しても責任を一切負いません。 Copyright © 2015 Spansion All rights reserved. 商標：Spansion®, Spansion ロゴ (図形マーク), MirrorBit®, MirrorBit® Eclipse™, ORNAND™ 及びこれらの組合せは、米国・日本 ほか諸外国における Spansion LLC の商標です。第三者の社名・製品名等の記載はここでは情報提供を目的として表記した ものであり、各権利者の商標もしくは登録商標となっている場合があります。 42 CONFIDENTIAL MB91570_MN705-00011-3v1-J-SI1, January 27, 2015