5. Stratix V デバイスの I/O 機能 2011?1? 2011 SV51006-1.3 SV51006-1.2 この章では、Stratix V デバイスは既存および新たに登場する I/O 規格および要件へ の準拠を可能にする I/O 機能を提供する方法について説明します。このデバイスの機 能により、ボード・デザインのインタフェース・コストを削減し、開発の柔軟性を 向上させることができます。 Stratix V I/O は、使いやすさと迅速なシステム統合を実現すると同時に、内部ロジッ クの能力を最大化し、システム・レベルの性能を達成するのに必要な広帯域幅を提 供することに重点を置いて設計されています。 Stratix V デバイス・ファミリの I/O 機能は前世代の FPGA が利用可能な I/O 帯域幅を遥 かに超えています。バーティカル・マイグレーションが可能な共通バンク構造を持つ 独立したモジュール・ベースの I/O バンクにより、高速 I/O の効率と柔軟性が高まり ます。 ダイナミック終端機能を備えたパッケージとダイの機能強化、および出力コント ロールは、クラス最高のシグナル・インテグリティを提供します。Stratix V デバイス は、以下の機能を含めて、デバイス間の高速データ転送を支援する I/O 機能を提供し ます。 ■ 最大 1020 の汎用 I/O (GPIO) および 255 の全二重 LVDS チャネル ■ すべての I/O バンクの真の LVDS チャネルは SGMII、SPI-4.2、および XSBI アプリケー ションをサポート ■ ハード・ダイナミック・フェーズ・アラインメント（DPA）およびシリアライザ / デシリアライザ（SERDES）は DPA を使用したデバイスのすべてのサイドの I/O バ ンクをサポート ■ 非電圧リファレンス形式および電圧リファレンス形式のシングル・エンド I/O 規格 ■ すべての I/O バンクにわたって、LVDS、RSDS、mini-LVDS、HSTL、SSTL、および HSUL の I/O 規格 ■ ダブル・データ・レート（DDR） 、シングル・データ・レート（SDR）、および ハーフ・データ・レート入力と出力のオプション ■ ロウ I/O およびカラム I/O バンク両方のユビキタス I/O サポート ■ 高性能なメモリ・インタフェースのデスキュー、リードおよびライト・レベリン グ、およびクロック・ドメイン・クロス機能 ■ プログラマブル出力ドライブ強度 ■ プログラマブル・スルー・レート ■ プログラム可能な入力および出力遅延 ■ プログラマブル・バス・ホールドの回路 ■ プログラマブル・プルアップ抵抗 ■ オープン・ドレイン出力 © 2011 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera’s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Subscribe 第 5 章 : Stratix V デバイスの I/O 機能 5–2 I/O 規格のサポート ■ 1 キャリブレーション付きまたはキャリブレーションなし直列 On-Chip Termination （チップ内終端）（RS）のダイナミックな On-Chip Termination（OCT）、およびキャ リブレーション付きのチップ内直列 (RT) 終端 ■ キャリブレーションなしの差動 (RD) OCT ■ プログラマブル・プリエンファシス ■ プログラマブル差動出力電圧（VOD） 特に記述のない限り、次の情報は、Stratix V デバイスに適用されます。 I/O 規格のサポート Stratix V デバイスは、I/O 規格を幅広くサポートしています。表 5–1 に、Stratix V デバ イスの I/O 規格とサポートされる一般的なアプリケーションを示します。これらのデ バイスは、3.0 V、2.5 V、1.8 V、1.5 V、1.35、1.25、および 1.2 V の VCCIO 電圧レベル をサポートします。 表 5‒1. I/O 規格およびアプリケーション ( その１ ) I/O 規格 一般的なアプリケーション 3.3-V LVTTL/LVCMOS (1), (2) 汎用 2.5-V LVCMOS 汎用 1.8-V LVCMOS 汎用 1.5-V LVCMOS 汎用 1.2-V LVCMOS 汎用 SSTL-2 Class I and II DDR SDRAM SSTL-18 Class I and II DDR2 SDRAM SSTL-15 Class I and II DDR3 SDRAM SSTL-15 DDR3 SDRAM SSTL-135 DDR3L SDRAM SSTL-125 DDR3U SDRAM SSTL-12 RLDRAM III HSTL-18 Class I and II QDR II/RLDRAM II HSTL-15 Class I and II QDR II/QDR II+/RLDRAM II HSTL-12 Class I and II 汎用 HSUL-12 LPDDR2 SDRAM Differential SSTL-2 Class I and II DDR SDRAM Differential SSTL-18 Class I and II DDR2 SDRAM Differential SSTL-15 Class I and II DDR3 SDRAM Differential HSTL-18 Class I and II クロック・インタフェース Differential HSTL-15 Class I and II クロック・インタフェース Differential HSTL-12 Class I and II クロック・インタフェース Differential SSTL-15 DDR3 SDRAM Differential SSTL-135 DDR3L SDRAM Differential SSTL-125 DDR3U SDRAM Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–3 I/O 規格のサポート 表 5‒1. I/O 規格およびアプリケーション ( その２ ) I/O 規格 一般的なアプリケーション Differential SSTL-12 RLDRAM III Differential HSUL-12 LPDDR2 SDRAM LVDS 高速通信 RSDS フラット・パネル・ディスプレイ mini-LVDS フラット・パネル・ディスプレイ LVPECL ビデオ・グラフィックおよびクロック分配 表 5–1 の注 : (1) 3.3-V LVTTL/LVCMOS I/O 規格は、3.0 V の VCCIO でサポートされます。 (2) この I/O 規格は、Stratix V GX および GS でのみサポートされます。 I/O 規格および電圧レベル 表 5–2 に、サポートされている I/O 規格と、入力および出力の VCCIO、VCCPD、VREF、 およびボード VTT の標準値を示します。 表 5‒2. Stratix V I/O 規格および電圧レベル ( 注 1) ( その１ ) I/O 規格 VCCIO (V) 規格サポート 入力動作 出力動作 VCCPD (V) VREF (V) VTT (V) （プリドラ （入力 Ref （ボード終 イバ電圧） 電圧） 端電圧） 3.3-V LVTTL (2) JESD8-B 3.0/2.5 3.0 3.0 — — 3.3-V LVCMOS (2) JESD8-B 3.0/2.5 3.0 3.0 — — 2.5-V LVCMOS JESD8-5 3.0/2.5 2.5 2.5 — — 1.8-V LVCMOS JESD8-7 1.8/1.5 1.8 2.5 — — 1.5-V LVCMOS JESD8-11 1.8/1.5 1.5 2.5 — — 1.2-V LVCMOS JESD8-12 1.2 1.2 2.5 — — SSTL-2 Class I JESD8-9B (3) 2.5 2.5 1.25 1.25 SSTL-2 Class II JESD8-9B (3) 2.5 2.5 1.25 1.25 SSTL-18 Class I JESD8-15 (3) 1.8 2.5 0.90 0.90 SSTL-18 Class II JESD8-15 (3) 1.8 2.5 0.90 0.90 SSTL-15 Class I — (3) 1.5 2.5 0.75 0.75 SSTL-15 Class II — (3) 1.5 2.5 0.75 0.75 SSTL-15 JESD79-3D (3) 1.5 2.5 0.75 (5) SSTL-135 — (3) 1.35 2.5 0.675 (4) SSTL-125 — (3) 1.25 2.5 0.625 (4) SSTL-12 — (3) 1.2 2.5 0.6 (4) HSTL-18 Class I JESD8-6 (3) 1.8 2.5 0.90 0.90 HSTL-18 Class II JESD8-6 (3) 1.8 2.5 0.90 0.90 HSTL-15 Class I JESD8-6 (3) 1.5 2.5 0.75 0.75 HSTL-15 Class II JESD8-6 (3) 1.5 2.5 0.75 0.75 HSTL-12 Class I JESD8-16A (3) 1.2 2.5 0.6 0.6 HSTL-12 Class II JESD8-16A (3) 1.2 2.5 0.6 0.6 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–4 I/O 規格のサポート 表 5‒2. Stratix V I/O 規格および電圧レベル ( 注 1) ( その２ ) I/O 規格 VCCIO (V) 規格サポート VCCPD (V) VREF (V) VTT (V) （プリドラ （入力 Ref （ボード終 イバ電圧） 電圧） 端電圧） 入力動作 出力動作 — (3) 1.2 2.5 0.6 (4) Differential SSTL-2 Class I JESD8-9B (3) 2.5 2.5 — 1.25 Differential SSTL-2 Class II JESD8-9B (3) 2.5 2.5 — 1.25 Differential SSTL-18 Class I JESD8-15 (3) 1.8 2.5 — 0.90 HSUL-12 Differential SSTL-18 Class II JESD8-15 (3) 1.8 2.5 — 0.90 Differential SSTL-15 Class I — (3) 1.5 2.5 — 0.75 Differential SSTL-15 Class II — (3) 1.5 2.5 — 0.75 Differential HSTL-18 Class I JESD8-6 (3) 1.8 2.5 — 0.90 Differential HSTL-18 Class II JESD8-6 (3) 1.8 2.5 — 0.90 Differential HSTL-15 Class I JESD8-6 (3) 1.5 2.5 — 0.75 Differential HSTL-15 Class II JESD8-6 (3) 1.5 2.5 — 0.75 Differential HSTL-12 Class I JESD8-16A (3) 1.2 2.5 — 0.60 Differential HSTL-12 Class II JESD8-16A (3) 1.2 2.5 — 0.60 Differential SSTL-15 JESD79-3D (3) 1.5 2.5 — (5) Differential SSTL-135 — (3) 1.35 2.5 — (5) Differential SSTL-125 — (3) 1.25 2.5 — (5) Differential SSTL-12 — (3) 1.2 2.5 — (5) Differential HSUL-12 — (3) 1.2 2.5 — (5) ANSI/TIA/EIA-644 (3) 2.5 2.5 — — — (3) 2.5 2.5 — — mini-LVDS (6), (6), (7) — (3) 2.5 2.5 — — LVPECL — (5) — 2.5 — — LVDS (6), (7) RSDS (6), (6), (7) 表 5–2 の注 : (1) VCCPD は、2.5 V または 3.0 V のいずれかです。VCCIO = 3.0 V のとき、VCCPD = 3.0 V です。そして、VCCIO は 2.5 V 以下のとき、VCCPD = 2.5 V です。 (2) Stratix V デバイスでサポートされている 3.3-V LVTTL/LVCMOS I/O 規格について詳しくは、5–8 ページの「3.3 V I/O のインタフェー ス」を参照してください。 (3) シングル・エンド HSTL/SSTL/HSUL、differential SSTL/HSTL/HSUL、および LVDS 入力バッファは、VCCPD で駆動します。 Differential HSTL、SSTL、および HSUL 出力は、真の差動出力ではありません。これらは 2 つのシングル・エンド出力を 2 番目 の出力が反転されるようにプログラムして使用します。Differential HSTL、SSTL、および HSUL 入力は、RD サポート付きの LVDS 差動入力バッファを使用します。 (4) 通常、この I/O 規格にはボード終端が不要です。 (5) LVPECL I/O 規格はクロック入力動作でサポートされます。差動クロック入力は VCCPD から電源が供給されます。 (6) すべての I/O バンクは、抵抗ネットワークのない真の LVDS 出力バッファを使用した LVDS、RSDS、および mini-LVDS I/O 規格を サポートします。また、すべての I/O バンクは、3 つの抵抗 (LVDS_E_3R、RSDS_E_3R、および mini-LVDS_E_3R) ネットワークを 備えた、2 つのシングル・エンド出力バッファを使用したエミュレートされる LVDS、RSDS、および mini-LVDS I/O 規格をサ ポートします。 (7) トライステート機能をサポートするエミュレートされた差動出力規格は LVDS_E_3R、RSDS_E_3R、および mini_LVDS_E_3R で構 成されています。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–5 I/O バンク I/O バンク 図 5–1 に示す通り、Stratix V デバイスは最大 26 個の I/O バンクを内蔵しています。 Stratix V GX および GS タイプのすべての I/O バンクは、差動 I/O 規格をサポートする 真の差動入力および出力バッファと専用回路を内蔵しています。 Stratix V デバイスの各 I/O バンクは、高性能外部メモリ・インタフェースをサポート します。I/O ピンはペアで編成されており、差動規格をサポートします。各 I/O ピン・ ペアは差動入力バッファと差動出力バッファの両方をサポート可能です。 図 5‒1. Stratix V GX および GS デバイスの I/0 バンク - 暫定仕様 ( 注 1) Bank 8B Bank 8C Bank 8D Bank 7D Bank 7C Bank 7B Bank 7A Bank 5A Bank 5B Bank 5C Bank 5D Bank 6D Transceiver Block Bank 1A Bank 6C Bank 6B Bank 6A Bank 8A Bank 2A This is a top view of the silicon die that corresponds to a reverse view for flip chip packages. This figure illustrates the highest density for Stratix V devices. More information about other Stratix V devices bank locations will be available in future releases of the Stratix V device pin-out files. Bank 3A Bank 3B Bank 3C Bank 3D Bank 4D Bank 4C Bank 4B Bank 4A 図 5–1 の注 : (1) この図は、I/O バンクの命名スキームを表示するデバイスのいずれかの側のトランシーバとの Stratix V デバイスの単一のタイプ を表します。いくつかの Stratix V のタイプは、デバイスの左右両側にトランシーバが含まれています。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–6 I/O 構造 表 5–3 に、すべての Stratix V GX と GS のデバイス・パッケージの GPIO、LVDS、およ びトランシーバ・チャンネル数を示しています。 表 5‒3. Stratix V GX と GS デバイスの GPIO、LVDS、およびトランシーバ・チャネル数 ( 注 1), (2) GPIO、LVDS、およびトランシーバ・チャネル 機能 Stratix V GX Stratix V GS 5SGXA3 5SGXA4 5SGXA5 5SGXA7 5SGXB5 5SGXB6 5SGSB7 5SGSB8 HF29– F780 270, 67, 24 270, 67, 24 — — — — — — HF35– F1152 560, 140, 24 560, 140, 24 560, 140, 24 560, 140, 24 — — — — IF35– F1152 — — — — — — 523, 130, 27 523, 130, 27 KF35– F1152 444, 111, 36 444, 111, 36 444, 111, 36 444, 111, 36 — — — — KF40– F1517 624, 156, 36 624, 156, 36 707, 176, 36 707, 176, 36 — — — — RF40– F1517 — — — — 439, 109, 66 439, 109, 66 — — IF40– F1517 — — — — — — 781, 195, 27 781, 195, 27 KF40– F1517 — — — — — — — — NF40– F1517 — — 597, 149, 48 597, 149, 48 — — — — NF45– F1932 — — 840, 210, 48 840, 210, 48 — — — — RF45– F1932 — — — — 648, 162, 66 648, 162, 66 — — IF45– F1932 — — — — — — 1020, 255, 27 1020, 255, 27 表 5–3 の注 : (1) LVDS およびトランシーバ数は、全二重チャンネルです。各全二重チャネルは、ハード SERDES 付き 1 個のトランスミッタ （TX）のペアと 1 個のレシーバ（RX）のペアがあります。 (2) 各パッケージのロウは同じロウにあるすべてのデバイスのバーティカル・ピン・マイグレーション（一般的な回路ボードの フットプリント）を提供しています。 モジューラー I/O バンク Stratix V デバイスの I/O ピンは、モジュラー I/O バンクと呼ぶグループで編成されま す。Stratix V I/O バンク数は、デバイス集積度に応じて 16 ∼ 26 バンクになります。 I/O 構造 Stratix V デバイスの IOE は、1 個の双方向 I/O バッファおよび I/O レジスタで構成され ており、完全なエンベデッド双方向 SDR または DDR 転送をサポートします。IOE は、 Stratix V デバイス周辺の I/O ブロック内に配置されています。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–7 I/O 構造 I/O レジスタは、ピンからコアへのデータを処理するための入力パス、コアからピン へのデータを処理するための出力パス、および出力バッファの OE 信号を処理するた めの出力イネーブル（OE）パスで構成されます。これらのレジスタにより、高速な ソース同期レジスタ間転送および再同期が可能です。入力パスは、DDR 入力レジス タ、アラインメントおよび同期レジスタ、および HDR（ハーフ・データ・レート・ ブロック）で構成されています。入力パスの各ブロックはバイパスできます。入力パ スは、プロセス、電圧、および温度（PVT）の変動にわたって入力レジスタ・クロッ ク遅延を調整してスキューの遅延を使用しています。 出力パスおよび OE パスは、出力または OE レジスタ、アラインメント・レジスタ、 およびハーフ・データ・レート・ブロックに分割されます。出力および OE パスの各 ブロックはバイパスできます。 図 5–2 に、Stratix V の IOE 構造を示します。 図 5‒2. Stratix V デバイスの IOE 構造 ( 注 1), (2) From Core DQS Logic Block OE Register D OE from Core 2 Half Data Rate Block D5_OCT PRN Q D6_OCT Dynamic OCT Control (2) Alignment Registers OE Register D D5, D6 Delay PRN Q VCCIO Programmable Pull-Up Resistor Programmable Current Strength and Slew Rate Control Output Register Write Data from Core 4 Half Data Rate Block Alignment Registers D PRN Q From OCT Calibration Block Output Buffer D5, D6 Delay Output Register D Open Drain PRN Q D2 Delay Input Buffer D3_0 Delay clkout To Core Bus-Hold Circuit D1 Delay D3_1 Delay To Core On-Chip Termination Input Register PRN D Read Data to Core 4 Half Data Rate Block Alignment and Synchronization Registers Q Input Register Input Register PRN D DQS CQn PRN Q D Q D4 Delay Deskew Delay clkin 図 5–2 の注 : (1) D3_0 および D3_1 遅延には、Quartus II ソフトウェアに同じ使用可能な設定があります。 (2) 1 つのダイナミック OCT コントロールは DQ/DQS グループ単位で使用可能です。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–8 I/O 構造 3.3 V I/O のインタフェース Stratix V I/O バッファは 3.3-V I/O 規格をサポートします。Stratix V I/O バッファはシステ ム内のトランスミッタまたはレシーバとして使用できます。Stratix V の VCCIO 電圧は 3.0 V で動作されるとき、出力 High 電圧（VOH）、出力 Low 電圧（VOL）、入力 High 電 圧（VIH）、および入力 Low 電圧（VIL）のレベルは、わずかなマージンで EIA/JEDEC 規格 JESD8-B で定義される 3.3-V I/O 規格に適合します。 デバイスの信頼性と適切な動作を実現するには、Stratix V デバイスを使用して 3.3 V I/O システムとインタフェースするときに、Stratix V デバイスの絶対最大定格に違反 しないことが重要です。アルテラでは、オーバシュート電圧およびアンダシュート電 圧は仕様範囲内にあることを確認するように、IBIS または SPICE シミュレーション を実行することを推奨しています。 Stratix V デバイスをトランスミッタとして使用する場合は、I/O ピンでのオーバー シュートおよびアンダーシュートを制限するように低速スルー・レートおよび直列 終端を利用できます。レシーバで大きな電圧変動を引き起こす伝送線路の影響は、ド ライバと伝送線路間のインピーダンス・ミスマッチに関連しています。ドライバのイ ンピーダンスを伝送線路の特性インピーダンスにマッチングさせることによって、 オーバーシュート電圧を大幅に低下させることができます。ドライバの近くに配置さ れている直列終端抵抗を使用して、総ドライバ・インピーダンスを伝送線路イン ピーダンスとマッチングさせることができます。Stratix V デバイスは、すべての I/O バンクで LVTTL および LVCMOS I/O 規格の RS OCT をサポートしています。 Stratix V デバイスをレシーバとして使用する場合は、オーバシュート電圧を制限する ように、クランプ・ダイオード（オフチップ）を利用できます。 3.3 V I/O 規格は、3.0 V のバンク電源電圧 (VCCIO) および 3.0 V の VCCPD 電圧でサポート されます。この方法により、クランプ・ダイオード（オフチップ）がイネーブルさ れている場合、ダイオードはオーバーシュート電圧を DC および AC 入力電圧仕様の 範囲内で十分にクランプすることができます。クランプされた電圧は、電源電圧 （VCCIO）とダイオード順方向電圧の合計値として表すことができます。 外部メモリ・インタフェース Stratix V デバイスは、各 IOE 内の I/O レジスタに加えて、外部メモリ・インタフェー スにインタフェースするために、すべての I/O バンクに専用レジスタおよび位相シフ ト回路も内蔵しています。Stratix V デバイスは、SSTL-12、SSTL-15、SSTL-125、 SSTL-135、および HSUL-12 などの新しい I/O 規格をサポートします。 DPA サポート付き高速差動 I/O Stratix V デバイスは、高速差動 I/O サポートのための以下の専用回路を備えています。 ■ 差動 I/O バッファ ■ トランスミッタ・シリアライザ ■ レシーバ・デシリアライザ ■ データ・リアラインメント ■ DPA ■ シンクロナイザ（FIFO バッファ） ■ PLL（Phase-Locked Loop） Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–9 I/O 構造 電流強度 Stratix V デバイスの各 I/O ピンの出力バッファは、特定の I/O 規格に適合させるため のプログラマブル電流強度コントロール機能が内蔵されています。プログラマブル電 流強度を使用して、長い伝送線路またはレガシー・バックプレーンに起因する高い 信号減衰の影響を緩和できます。LVTTL、LVCMOS、SSTL、および HSTL I/O 規格には、 ユーザーがコントロール可能な複数レベルのドライブ強度があります。表 5–4 に、 Stratix V デバイスのプログラマブル電流強度設定をリストします。 表 5‒4. プログラマブル電流強度設定 I/O 規格 IOH / IOL 電流値設定 単位 3.3-V LVTTL (1) 16, 12, 8, 4 mA 3.3-V LVCMOS (1) 16, 12, 8, 4 mA 2.5-V LVCMOS 16, 12, 8, 4 mA 1.8-V LVCMOS 12, 10, 8, 6, 4, 2 mA 1.5-V LVCMOS 12, 10, 8, 6, 4, 2 mA 1.2-V LVCMOS 8, 6, 4, 2 mA SSTL-2 Class I 12, 10, 8 mA SSTL-2 Class II 16 mA SSTL-18 Class I 12, 10, 8, 6, 4 mA SSTL-18 Class II 16 mA SSTL-15 Class I 12, 10, 8, 6, 4 mA SSTL-15 Class II 16 mA HSTL-18 Class I 12, 10, 8, 6, 4 mA HSTL-18 Class II 16 mA HSTL-15 Class I 12, 10, 8, 6, 4 mA HSTL-15 Class II 16 mA HSTL-12 Class I 12, 10, 8, 6, 4 mA HSTL-12 Class II 16 mA SSTL-12 40, 60, 240 (2), (3) W SSTL-15 34, 40, 25, 50 (2), (3) W SSTL-125 34, 40 (2), (3) W SSTL-135 34, 40 (2), (3) W HSUL-12 34, 40, 48, 60, 80 (2), (3) W 表 5–4 の注 : (1) 3.3-V LVTTL および 3.3-V LVCMOS I/O 規格は 3.0 V の VCCIO および VCCPD でサポートされます。 (2) 電流の強さは、ドライバのインピーダンス値（）で表されます。キャリブレーション付き RS OCT のみがサポートされます。 (3) シリコン特性評価待ちです。 1 2011 年 1 月 アルテラでは、特定のアプリケーションに対する正しいドライブ強度設定を決定す るために、IBIS または SPICE シミュレーションを実行することを推奨しています。 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–10 I/O 構造 スルー・レート・コントロール Stratix V デバイスのレギュラー・ピンおよびデュアル・ファンクション I/O ピンの出 力バッファは、各出力を低ノイズまたは高速性能に設定可能なプログラマブル出力 スルー・レート・コントロール機能を内蔵しています。高速スルー・レートを指定し た場合は、高性能システムに対応した高速転送が行われます。低速スルー・レートを 指定した場合、システム・ノイズの低減には役立ちますが、立ち上がりおよび立ち 下がりエッジに一定の遅延が追加されます。各 I/O ピンは個別にスルー・レート・コ ントロール機能を備えているため、ユーザーはピン単位でスルー・レートを指定す ることができます。 1 RS OCT を使用するときには、プログラマブル・スルー・レート機能を使用すること はできません。 Quartus® II ソフトウェアでは、2 つのプログラマブル・スルーレート・コントロール （0、1、および 2）設定が可能です。ここで、0 は低速スルー・レート、1 は高速ス ルー・レートです。より高速なスルー・レートを使用して、メモリ・インタフェー ス・アプリケーションで得られるタイミング・マージン、または出力ピンに高い容 量性負荷がある場合のタイミング・マージンを改善することができます。 1 アルテラでは、特定のアプリケーションに対する正しいスルー・レート設定を決定 するために、IBIS または SPICE シミュレーションを実行することを推奨しています。 I/O 遅延 次の項では、プログラマブル IOE 遅れおよびプログラマブル出力バッファ遅延につ いて説明します。 プログラマブル IOE 遅延 Stratix V デバイスの IOE には、5–7 ページの 図 5–2 に示すプログラマブルな遅延機能 が含まれており、アクティブにしてゼロ・ホールド・タイム、最小セットアップ・ タイム、クロック - 出力時間の延長を行うことができます。各ピンは、ピンから入力 レジスタ までの異なる入力遅延値、または出力レジスタから出力ピンまでの遅延値 を持つことができ、バスが同じ遅延でデバイスの入力または出力を行うことができ ます。この機能によってバスにおける信号間の不確実性が小さくなるため、リードお よびライト・タイム・マージンを確保するのに役立ちます。 「DC and Switching Characteristics for f プログラマブル IOE 遅延の仕様について詳しくは、 Stratix V Devices」の章を参照してください。 プログラマブル出力バッファ遅延 Stratix V デバイスは、5–7 ページの 図 5–2 に示すシングル・エンド出力バッファ内に 構築された遅延チェインをサポートします。遅延チェインは出力バッファの立ち上が りエッジおよび立ち下がりエッジ遅延を独立して制御し、意図的にチャネル間ス キューを導入することによって、出力バッファのデューティ・サイクルの調整、 チャネル間スキューの補正、同時スイッチング出力（SSO）ノイズの低減を達成で き、高速メモリ・インタフェースのタイミング・マージンを改善します。Stratix V デ バイスは、デフォルト設定の「No Delay」で、4 レベルの出力バッファ遅延設定をサ ポートします。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–11 I/O 構造 f プログラマブル出力バッファ遅延の仕様について詳しくは、「DC and Switching Characteristics for Stratix V Devices」の章を参照してください。 オープン・ドレイン出力 Stratix V デバイスは、各 I/O ピンに対しオプションでオープン・ドレイン出力 ( オー プン・コレクタと同等 ) を提供します。オープン・ドレインとしてコンフィギュレー ションした場合、出力のロジック値は High-Z または 0 のいずれかです。一般に、ロ ジック High を供給するには外部プルアップ抵抗が必要です。 バス・ホールド Stratix V デバイスの各 I/O ピンは、オプションのバス・ホールド機能を備えています。 バス・ホールド回路は、I/O ピンの信号を最後にドライブされた状態にウィーク状態 で保持します。バス・ホールド機能は、次の入力信号が現れるまで最後にドライブさ れた状態にピンを保持するため、バスがトライ・ステートになったとき、信号レベ ルを保持するための外部プルアップまたはプルダウン抵抗が不要になります。 バス・ホールド回路は、ノイズによって高周波数スイッチングが予定外に発生しそ うな場合、ドライブされていないピンを入力スレッショルド電圧から離します。この 機能は、ユーザーが各 I/O ピンに対して個別に選択できます。バス・ホールド出力の ドライブは VCCIO を超えることがなく、信号のオーバードライブを防ぎます。バス・ ホールド機能がイネーブルの場合、プログラマブル・プルアップ・オプションは使 用できません。I/O ピンが差動信号用にコンフィギュレーションされているときは、 バス・ホールド機能をディセーブルにしてください。 バス・ホールド回路は、約 7 k の公称抵抗値 (RBH) を持つ抵抗を使用して、信号レ ベルを最後にドライブされた状態に固定します。 バス・ホールド回路は、コンフィギュレーション完了後にのみアクティブになりま す。ユーザー・モードに移行すると、バス・ホールド回路はコンフィギュレーション の終了時にピンに与えられた値をキャプチャします。 プログラマブル・プルアップ抵抗 Stratix V デバイスの各 I/O ピンは、ユーザー・モードで使用されるプログラマブル・ プルアップ抵抗をオプションで提供します。この機能を 1 つの I/O ピンに対してイ ネーブルにすると、プルアップ抵抗 ( 通常 25 k) は、VCCIO レベルに I/O をウィーク 状態で保持します。 プログラマブル・プルアップ抵抗は、ユーザー I/O ピンでのみサポートされており、 専用コンフィギュレーション・ピン、JTAG ピン、または専用クロック・ピンではサ ポートされていません。プログラマブル・プルアップ・がイネーブルの場合、バス・ ホールド機能は使用できません。 プリエンファシス Stratix V LVDS トランスミッタは伝送線路の周波数依存減衰の補正をサポートされま す。Quartus II ソフトウェアには、2 つのプログラマブル・プリエンファシス・コント ロールの設定があります。0 がディセーブルされて、1 がイネーブルされます。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–12 I/O 構造 差動出力電圧 LVDS トランスミッタはプログラマブル VOD をサポートします。プログラマブル VOD 設定で、トレース長と消費電力を最適化するように出力アイの高さを調整できます。 より小さい VOD 振幅は消費電力を低減しますが、より高い VOD 振幅はレシーバ端に おける電圧マージンを向上させます。Quartus II ソフトウェアでは、4 つのプログラマ ブル VOD コントロール（0、1、2、および 3）が可能です。ここで、VOD は Low (0)、 Medium low (1；デフォルト )、Medium high (2)、および High (3) です。 MultiVolt I/O インタフェース Stratix V アーキテクチャは、MultiVolt I/O インタフェース機能をサポートしており、す べてのパッケージの Stratix V デバイスは電源電圧の異なるシステムとインタフェー スすることができます。 VCCIO ピンは要求される出力のレベルに応じて、1.2-、1.25-、1.35-、1.5-、1.8-、2.5-、 または 3.0-V のいずれかの電源に接続することができます。出力レベルは電源と同じ 電圧のシステムと互換性があります。例えば、VCCIO ピンを 1.5 V の電源に接続した 場合、出力レベルは 1.5 V のシステムと互換性を持つようになります。 Stratix V の VCCPD 電源ピンは、2.5 V または 3.0 V の電源に接続されている必要があり ます。これらの電源ピンは、出力バッファにプリドライバ電源を供給するために使用 され、出力ピンの性能を強化します。表 5–5 に、Stratix V の MultiVolt I/O サポートを示 します。 表 5‒5. Stratix V の MultiVolt I/O サポート ( 注 1) VCCIO (V) 入力信号 (V) 出力信号 (V) (3) 1.2 1.25 1.35 1.5 1.8 2.5 3.0 3.3 1.2 1.25 1.35 1.5 1.8 2.5 3.0 3.3 1.2 v — — — — — — — v — — — — — — — 1.25 — v — — — — — — — v — — — — — — 1.35 — — v — — — — — — — v — — — — — 1.5 — — — v v — — — — — — v — — — — 1.8 — — — v v — — — — — — — v — — — 2.5 — — — — — v v (2) v (2) — — — — — v — — 3.0 — — — — — v v (2) v (2) — — — — — — v v 表 5–5 の注 : (1) ピン電流はデフォルト値よりもわずかに高くなることがあります。駆動デバイスの VOL 最大電圧および VOH 最低電圧が、適用 される Stratix V の VIL 最大電圧仕様および VIH 最小電圧仕様に違反していないことを検証する必要があります。 (2) アルテラでは、入力信号が 3.0 V か 3.3 V のとき、I/O ピンの上に外部のクランプ・ダイオードを使用することができます。 (3) Stratix V デバイスの各 I/O バンクには、専用の VCCIO ピンがあり、1.2、1.25、1.35、1.5、1.8、または 3.0 V のいずれか 1 つの VCCIO のみサポートします。VCCIO は 3.0 V のとき、LVDS I/O 規格はサポートされていません。VCCIO は 1.2、1.25、1.35、1.5、 1.8、または 2.5 V のとき、LVDS の入力動作はサポートされています。VCCIO は 2.5 V のときにのみ、LVDS 出力動作はサポート されます。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–13 OCT のサポートおよび I/O 終端方法 OCT のサポートおよび I/O 終端方法 Stratix V デバイスは、I/O インピーダンス・マッチングおよび終端機能を可能にする ダイナミック RS および RT OCT を備えています。OCT は、信号品質の維持、ボード・ スペースの節約、外部コンポーネント・コストの低減を実現します。 Stratix V デバイスは、以下の OCT 方法をサポートしています。 ■ キャリブレーション付きまたはなしの RS ■ キャリブレーション付き RT ■ シングル・エンド I/O 規格のダイナミック RS ■ シングル・エンド I/O 規格のダイナミック RT ■ 差動 LVDS I/O 規格の RD Stratix V デバイスはすべての I/O バンクの OCT をサポートします。同じ VCCIO 電源電圧 を使用する場合、差動 I/O 規格に対して、同じ I/O バンクで RS および RT OCT を使用 できます。I/O バンクの各 I/O は、RS OCT、プログラマブル電流強度、または RT OCT をサポートするために、独立してコンフィギュレーションすることができます。 1 同じ I/O バッファに対して、RS OCT とプログラマブル電流強度の両方をコンフィギュ レーションすることはできません。 Stratix V OCT キャリブレーション・プロセスは、直列および並列キャリブレーション 終端に対して、特定の I/O バンクにおけるすべてのキャリブレーション・ブロックで 使用可能な RZQ ピンを使用します。RZQ ピンは、配置されている I/O バンクと同じ VCCIO 電源を共有します。これは兼用 I/O ピンであり、キャリブレーション回路を使用 しない場合、GPIO として機能します。OCT キャリブレーションに使用する場合、RZQ ピンは外部 100- または 240- リファレンス抵抗を通して GND に接続されます。 すべての I/O ピンは双方向ピンのキャリブレーションされた RS OCT、RT OCT、および ダイナミック OCT をサポートします。ダイナミック RT OCT は、受信モードの双方向 ピンでイネーブルされて、送信モードでディセーブルされます。 次の接続は、リファレンス抵抗を介して RZQ ピンを接続する必要があります。 ■ RZQ ピンは、34、40、48、60、および 80- の RS OCT の外部 240- 抵抗を介して、 GND に接続され ■ RZQ ピンは、20、30、40、60、および 120- の RT OCT の外部 240- 抵抗を介して、 GND に接続され ■ RZQピンは、 25- および 50- の RS OCT の外部 100- 抵抗を介して、 GND に接続され ■ RZQ ピンは、50- の RT OCT の外部 100- 抵抗を介して、GND に接続され キャリブレーションなしの RS OCT Stratix V デバイスは、I/O ドライバに伝送ラインのインピーダンスと厳密にマッチン グする制御された出力インピーダンスを提供するために、ドライバ・インピーダン ス・マッチングをサポートしています。その結果、反射を大幅に低減できます。 Stratix V デバイスは、シングル・エンド I/O 規格の RS OCT をサポートします（図 5–3 を参照）。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–14 OCT のサポートおよび I/O 終端方法 図 5–3 に示す RS は、出力トランジスタの固有インピーダンスです。標準的な RS の 値は、25 と 50 です。マッチング・インピーダンスが選択されると、電流強度は 選択不能になります。 図 5‒3. キャリブレーションなしの RS OCT Receiving Device Stratix V Driver Series Termination VCCIO RS Z0 = 50 Ω RS GND SSTL Class I I/O 規格の OCT を使用するには、50- RS OCT 設定を選択する必要があり ます。したがって、50- の伝送ラインと一致するように、外部 25- RS を削除しま す。SSTL Class II I/O 規格に対して、50- 伝送ラインと近端の VTT への 50- プルアッ プ抵抗を整合させるために 25- RS OCT 設定を選択する必要があります。 キャリブレーション付き RT OCT Stratix V デバイスは、キャリブレーション付き RS OCT をすべてのバンクでサポート します。RS OCT キャリブレーション回路は、I/O バッファの合計インピーダンスと RZQピンに接続された外部 240- または 100- のリファレンス抵抗を比較し、それらが マッチングするまでダイナミックにトランジスタをイネーブルまたはディセーブル します。 図 5–4 に示す RS は、出力トランジスタの固有インピーダンスです。キャリブレー ションは、デバイス・コンフィギュレーションの最後に実行されます。キャリブレー ション回路は、正しいインピーダンスを見つけるとパワーダウンし、ドライバ特性 の変更を停止します。 図 5‒4. キャリブレーション付き RS OCT Receiving Device Stratix V Driver Series Termination VCCIO RS Z0 = 50 Ω RS GND Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–15 OCT のサポートおよび I/O 終端方法 表 5–6 に、異なる I/O 規格で I/O のキャリブレーション付き / なし OCT の入力および 出力終端を示します。 表 5‒6. キャリブレーション付きおよびキャリブレーションなしの OCT を使用した選択可能な I/O 規格 ( その １) 出力終端 入力終端 キャリブレー ションされてい ない Rs OCT 設 定、Rs() キャリブレー ションされた Rs OCT 設定、 Rs() (1) RT OCT 設定、RT () 3.3V LVTTL/LVCMOS 25/50 25/50 2.5-V LVCMOS 25/50 1.8-V LVCMOS VREF (V) VCCIO (V) — — 3 25/50 — — 2.5 25/50 25/50 — — 1.8 1.2-V LVCMOS 25/50 25/50 — — 1.2 SSTL-2 Class I 50 50 50 1.25 2.5 SSTL-2 Class II 25 25 50 1.25 2.5 SSTL-18 Class I 50 50 50 0.9 1.8 SSTL-18 Class II 25 25 50 0.9 1.8 SSTL15 Class I 50 50 50 0.75 2.5 SSTL15 Class II 25 25 50 0.75 2.5 HSTL 1.8 Class I 50 50 50 0.9 1.8 HSTL 1.8 Class II 25 25 50 0.9 1.8 HSTL 1.5 Class I 50 50 50 0.75 1.5 HSTL 1.5 Class II 25 25 50 0.75 1.5 HSTL 1.2 Class I 50 50 50 0.6 1.2 HSTL 1.2 Class II 25 25 50 0.6 1.2 0.75 1.5 I/O 規格 SSTL15 — 25, 34, 40, 50 (2) 20, 30, 40, 60, 120 (2) SSTL135 — 34, 40 (2) 20, 30, 40, 60, 120 (2) 0.675 1.35 SSTL125 — 34, 40 (2) 20, 30, 40, 60, 120 (2) 0.625 1.25 SSTL12 — 40, 60, 240 (2) 60, 120 (2) 0.6 1.2 HSUL 1.2 — 34, 40, 48, 60, 80 (2) (2) 0.6 1.2 Differential SSTL-2 Class I 50 50 50 1.25 2.5 Differential SSTL-2 Class II 25 25 50 1.25 2.5 Differential SSTL-18 Class I 50 50 50 0.9 1.8 Differential SSTL-18 Class II 25 25 50 0.9 1.8 Differential SSTL15 Class I 50 50 50 0.75 2.5 Differential SSTL15 Class II 25 25 50 0.75 2.5 Differential HSTL 1.8 Class I 50 50 50 0.9 1.8 Differential HSTL 1.8 Class II 25 25 50 0.9 1.8 Differential HSTL 1.5 Class I 50 50 50 0.75 1.5 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–16 OCT のサポートおよび I/O 終端方法 表 5‒6. キャリブレーション付きおよびキャリブレーションなしの OCT を使用した選択可能な I/O 規格 ( その ２) 出力終端 入力終端 キャリブレー ションされてい ない Rs OCT 設 定、Rs() キャリブレー ションされた Rs OCT 設定、 Rs() (1) RT OCT 設定、RT () Differential HSTL 1.5 Class II 25 25 Differential HSTL 1.2 Class I 50 Differential HSTL 1.2 Class II VREF (V) VCCIO (V) 50 0.75 1.5 50 50 0.6 1.2 25 25 50 0.6 1.2 Differential SSTL15 — 25, 34, 40, 50 (2) 20, 30, 40, 60, 120 (2) — 1.5 Differential SSTL135 — 34, 40 (2) 20, 30, 40, 60, 120 (2) — 1.35 Differential SSTL125 — 34, 40 (2) 20, 30, 40, 60, 120 (2) — 1.25 Differential SSTL12 — 40, 60, 240 (2) 60, 120 (2) — 1.2 Differential HSUL 1.2 — 34, 40, 48, 60, 80 (2) (2) — 1.2 I/O 規格 表 5–6 の注 : (1) 25- および 50- ドライバ・インピーダンスが 100 のリファレンス抵抗に接続される RZQ ピンとキャリブレーションされて、 GND に接続されます。 (2) キャリブレーションされた RS および RT OCT の最終的な値はシリコン特性評価待ちです。 キャリブレーション付き RT OCT Stratix V デバイスは、キャリブレーション付き RT OCT をすべてのバンクでサポート します。キャリブレーション付き RT OCT は、入力コンフィギュレーションまたは双 方向ピン・コンフィギュレーションでのみサポートされます。出力ピン・コンフィ ギュレーションは、キャリブレーション付き RT OCT はサポートしません。図 5–5 に、 キャリブレーション付き RT OCT を示します。RT OCT が使用されているとき、バンク の VCCIO は RT OCT がイネーブルされる I/O 規格に合わせないといけません。 図 5‒5. キャリブレーション付き RT OCT VCCIO Stratix V OCT 100 Z0 V REF 100 Transmitter Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 GND Receiver 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–17 OCT のサポートおよび I/O 終端方法 RT OCT キャリブレーション回路は、I/O バッファの合計インピーダンスと RZQ ピンに 接続された外部 100- または 240- の抵抗を比較し、それらがマッチングするまで ダイナミックにトランジスタをイネーブルまたはディセーブルします。キャリブレー ションは、デバイス・コンフィギュレーションの最後に実行されます。キャリブレー ション回路は、正しいインピーダンスを見つけるとパワーダウンし、ドライバ特性 の変更を停止します。 ダイナミック OCT Stratix V デバイスはすべての I/O バンクにおける双方向のダイナミック RS および RT OCT をサポートします。図 5–6 に、Stratix V デバイスでサポートされる終端方法を 示します。ダイナミック RT OCT は、双方向 I/O がレシーバとして動作するときにのみ イネーブルされ、ドライバとして動作するときはディセーブルされます。同様に、ダ イナミック RS OCT は、双方向 I/O がドライバとして動作するときにのみイネーブル され、レシーバとして動作するときはディセーブルされます。データの方向に応じて シグナル・インテグリティが最適化されるので、この機能は任意の高性能双方向パ スを終端するのに役立ちます。 アルテラは、ダイナミック OCT 方法で DDR3 メモリ・インタフェースの新しい I/O 規 格を使用することを推奨します。これらの I/O 規格が使用される外部終端抵抗の数を 減らすことによって、ボード・スペースを節約します。 デバイス終端は外部ではなく内部にあるので、ダイナミック OCT を使用するとパ ワーを節約することができます。終端は入力動作のときだけスイッチ・オンできます ので、スタティック消費電力が少なくなります。 図 5‒6. Stratix V デバイスのダイナミック RT OCT VCCIO VCCIO Transmitter Receiver 100 Ω 100 Ω 50 Ω Z0 = 50 Ω 100 Ω 100 Ω GND GND Stratix V OCT Stratix V OCT VCCIO VCCIO Receiver Transmitter 100 Ω 100 Ω 50 Ω Z0 = 50 Ω 100 Ω GND Stratix V OCT 2011 年 1 月 50 Ω Altera Corporation 100 Ω 50 Ω GND Stratix V OCT Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–18 OCT キャリブレーション LVDS 入力の RD OCT Stratix V デバイスは、図 5–7 に示すとおり、100 の公称抵抗値を持つ差動 LVDS 入 力バッファに対する OCT をサポートします。すべての I/O バンクは RD OCT をサポー トします。VCCIO および VCCPD の両方が 2.5 V に設定されるとき、RD OCT を使用でき ます。 図 5‒7. 差動入力 OCT Transmitter Receiver Z0 = 50 Ω 100 Ω Z0 = 50 Ω OCT キャリブレーション Stratix V デバイスは、専用コンフィギュレーションピンを除いて、すべての I/O ピン でキャリブレーションされた RS および RT をサポートします。デバイス集積度に応じ て、利用可能な 4 ∼ 8 の OCT キャリブレーション・ブロックのいずれかを使用して キャリブレーションすることができます。各キャリブレーションブロックは、1 つ RZQ ピンが含まれています。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–19 OCT キャリブレーション 図 5–8 に、RZQ ピンと OCT キャリブレーション・ブロック付き I/O バンクの位置を示 します。 図 5‒8. RZQ ピンと OCT キャリブレーション・ブロック付き I/O バンクの位置 - 暫定仕様 Bank 8C Bank 8D Bank 7D Bank 7C Bank 7B Bank 7A Bank 2A I/O bank with OCT calibration block and RZQ pin Bank 3A Bank 3B RZQ pin Bank 3C Bank 3D Bank 4D Bank 4C Bank 4B Bank 5A Bank 5B Bank 5C Bank 5D Bank 6D Bank 1A Transceiver Block This is a top view of the silicon die that corresponds to a reverse view for flip chip packages. This figure illustrates the highest density for Stratix V devices. More information about other Stratix V devices bank locations will be available in future releases of the Stratix V device pin-out files. Bank 4A RZQ pin Bank 8B Bank 6C Bank 6B Bank 6A Bank 8A RZQ pin RZQ pin RZQ pin RZQ pin 複数の I/O バンクでの OCT キャリブレーション・ブロックの共有 OCT キャリブレーション・ブロックと、そのブロックを持つ I/O バンクの VCCIO は同 じです。OCT キャリブレーションは、利用可能な OCT キャリブレーション・ブロッ ク数を上限とする異なる VCCIO 電圧規格を持つすべての I/O バンクでサポートされま す。I/O バンクをコンフィギュレーションして、同じ VCCIO を持つ任意の OCT キャリ ブレーション・ブロックからのキャリブレーション済みコードを受信することがで きます。同じ VCCIO を持つすべての I/O バンクは、そのバンクが専用の OCT キャリブ レーション・ブロックを持っている場合でも、1 つの OCT キャリブレーション・ブ ロックを共有できます。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–20 OCT キャリブレーション 例えば、図 5–9 に同じ VCCIO 電圧を持つ I/O バンクのグループを示します。I/O バン ク・グループが同じ VCCIO 電圧を持つ場合は、1 つの OCT キャリブレーション・ブ ロックを使用して、周辺部に配置された I/O バンクのグループをキャリブレーション できます。3B、4C、6C、および 7B にはバンク 7A と同じ VCCIO があり、バンク 7A に 配置されている OCT キャリブレーション・ブロック (CB7) を持つ 4 つすべての I/O バ ンク（3B、4C、6C、および 7B）をキャリブレーションできます。これは RS OCT キャ リブレーション・コードを、バンク 7A に配置されている OCT キャリブレーション・ ブロックから周辺部に配置されている I/O バンクに、シリアルにシフト・アウトして 達成することができます。 1 キャリブレーション・ブロックが含まれていない I/O バンクはキャリブレーション・ ブロックが含まれている I/O バンクとキャリブレーション・ブロックを共有します。 図 5–9 はシリコン・ダイの上面図で、フリップチップ・パッケージの裏面図に相当 します。この表はトランシーバ・キャリブレーション・ブロックを示しません。 図 5‒9. 1 つの OCT キャリブレーション・ブロックを持つ複数 I/O バンクの共有例 - 暫定仕様 CB7 Bank 8C Bank 8D Bank 7D Bank 7C Bank 7B Bank 7A Transceiver Block This is a top view of the silicon die that corresponds to a reverse view for flip chip packages. This figure illustrates the highest density for Stratix V devices. More information about other Stratix V devices bank locations will be available in future releases of the Stratix V device pin-out files. Bank 2A I/O bank with the same VCCIO I/O bank with different VCCIO Bank 3A Bank 3B Bank 3C Bank 3D Bank 4D Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 Bank 4C Bank 4B Bank 5A Bank 5B Bank 5C Bank 5D Bank 6D Bank 6C Bank 6B Bank 6A Bank 8B Bank 1A Bank 8A Bank 4A 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–21 OCT キャリブレーション OCT キャリブレーションの動作モード OCT キャリブレーションはパワーアップ・モードまたはユーザー・モードのいずれ かで発振します。 パワーアップ・モード パワーアップ・モードには、OCT キャリブレーションはパワーアップ時に自動的に 実行されます。キャリブレーション・コードはユーザー・モードに遷移する前に、選 択された I/O バッファにシフトされます。 ユーザー・モード ユーザー・モードには、OCTUSRCLK、ENAOCT、nCLRUSR および ENASER 信号は各 OCT キャリブレーション・ブロックから任意の I/O にキャリブレーション・コードをキャ リブレートしてシリアルに遷移するすのに使用されます。 表 5–7 に、ユーザー制御キャリブレーション・ブロックの信号名とそれらの説明を 示します。 表 5‒7. ユーザー・コントロールの OCT キャリブレーション・ブロックのポート 信号名 説明 OCTUSRCLK OCT ブロックのクロック。 ENAOCT イネーブル OCT キャリブレーション ( ユーザー IP によって生 成されました） 。 ENASER[7..0] ENOCT=0 のときに各信号は、対応する OCT キャリブレーション・ ブロックに OCT シリアライザをイネーブルします。 ENAOCT= 1 のときに各信号は、対応する OCT キャリブレーショ ン・ブロックに OCT キャリブレーションをイネーブルします。 S2PENA_<bank#> I/O 単位でのシリアル - パラレルのロード・イネーブル。 nCLRUSR クリア・ユーザー。 図 5–10 に、ユーザー信号のフローを示します。ENAOCT が 1 のとき、すべての OCT キャリブレーション・ブロックはキャリブレーション・モードにありますが、 ENAOCT が 0 のとき、すべての OCT キャリブレーション・ブロックはシリアル・データ 転送モードにあります。OCTUSRCLK のクロック周波数は 20 MHz またはその以下でな ければなりません。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–22 OCT キャリブレーション 1 すべてのユーザー信号は OCTUSRCLK信号の立ち上がりエッジに生成しなければなりま せん。 Bank 1A Bank 7A Bank 7B Bank 7C Bank 7D Bank 8D Bank 8C Bank 8B Bank 8A 図 5‒10. ユーザー・モード・キャリブレーション用の信号 CB7 CB8 CB6 Bank 6A Bank 6B ENAOCT, nCLRUSR, Bank 6C Transceiver Blocks S2PENA_6C Bank 6D Stratix V Core Bank 5D S2PENA_4C Bank 5C OCTUSRCLK, ENASER[N] Bank 5B CB5 CB3 Bank 5A Bank 4A Bank 4B Bank 4C Bank 4D Bank 3D Bank 3C CB4 Bank 3B Bank 3A Bank 2A OCT キャリブレーション 図 5–11 に、ユーザー・モードの信号タイミングの波形を示します。OCT ブロック [N] （N はキャリブレーション・ブロック数）をキャリブレートするのに、ENASER[N] を アサートする前に ENAOCT は 1 サイクルを先にアサートしなければなりません。また、 ENASER[N] をアサートされる前に、nCLRUSR は一つの OCTUSRCLK サイクルに「Low」に 設定します。RS OCT および RT OCT キャリブレーションを実行するには、1000 OCTUSRCLK サイクルのための ENASER[N] 信号をアサートします。最後の ENASER がディ アサートされた 1 クロック・サイクル後に、ENAOCT をディアサートすることができ ます。 シリアル・データ転送 キャリブレーションが完成されたら、32 ビット OCT キャリブレーション・コード （16 ビット RS OCT コードおよび 16 ビット RT OCT) は各 OCT キャリブレーション・ブ ロックから対応する I/O バッファにシリアルにシフトされます。一度に 1 つだけ ENASER [N] 信号をアサートすることによって任意の時点で一つの OCT キャリブレー ション・ブロックはコードを送信することができます。ENAOCT がデアサートされた 後、任意の ENASER[N] 信号をイネーブルしてシリアル転送を開始するのに少なくと Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–23 OCT キャリブレーション も 1 OCTUSRCLK サイクルを待つ必要があります。32 ビット・コードを OCT キャリブ レーション・ブロックからシフトできるように、ENASER[N] は厳密に 32 OCTUSRCLK サイクルをアサートしなけれまなりません。2 つの連続アサートされた ENASER 信号 の間には少なくとも 1 つの OCTUSRCLK サイクルのギャップが必要です ( 図 5–11 を参 照 )。 図 5‒11. 1 つの OCT ブロック用の OCT ユーザー・モードの信号タイミングの波形 OCTUSRCLK ENAOCT Calibration Phase nCLRUSR ENASER0 1000 OCTUSRCLK Cycles 32 OCTUSRCLK Cycles ts2p (1) S2PENA_1A 図 5–11 の注 : (1) ts2p 25 ns. キャリブレートされたコードが各 I/O バンクへシリアルにシフトされたら、I/O バッ ファで使用される前に、そのキャリブレートされたコードはシリアル形式からパラ レル形式に変換しなければなりません。図 5–11 に、各 I/O バンクはキャリブレー ション・コードをどの時点でも更新するためにアサートできる S2PENA 信号を示しま す。同じ OCT キャリブレーション・ブロックからコードを受け取ったすべての I/O バ ンクは同時に、または異なる時に S2PENA をアサートさせることができますが、別の OCT キャリブレーション・ブロックはキャリブレートされ、コードをシリアルにシ フトされても S2PENA をアサートさせることができます。ENASER が少なくとも 25 ns でディアサートされた後に、S2PENA 信号は 1 OCTUSRCLK サイクルにアサートされま す。それらの S2PENA がパラレル・コード転送にアサートされるとき、I/O は送信また はデータ受信として使用することはできません。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–24 I/O 規格の終端方法 複数の OCT キャリブレーション・ブロックの使用例 図 5–12 には RS と RT のキャリブレーションを行っている 2 つの OCT キャリブレー ション・ブロックの信号タイミング波形を示します。キャリブレーション・ブロック は、異なるタイミングで ENASER 信号をアサートすることにより、異なる時間でキャ リブレートし始めます。ENAOCT はどんなキャリブレーションの進行中でもアサート されたままでなければなりません。ENASER[N] 信号をアサートする前に、nCLRUSR は 1 サイクルの OCTUSRCLK に対して「Low」に設定しなければなりません。図 5–12 に、 nCLRUSRはOCTキャリブレーション・ブロック0を初期化するのに2回目に0に設定され ても、キャリブレーションが実行中であるので、OCT キャリブレーション・ブロッ ク 1 には影響を与えないことを示します。 図 5‒12. 2 つの OCT ブロック用の OCT ユーザー・モード信号タイミング波形 OCTUSRCLK ENAOCT nCLRUSR Calibration Phase 1000 OCTUSRCLK 32 OCTUSRCLK CY CLE S CY CLE S ENASER0 32 OCTUSRCLK 1000 OCTUSRCLK CY CLE S ENASER1 CY CLE S ts2p (1) S2PENA_1A (2) ts2p (1) S2PENA_2A (3) 図 5–12 の注 : (1) ts2p 25 ns (2) S2PENA_1A はキャリブレーション・ブロック 0 に対してバンク 1A にアサートされます。 (3) S2PENA_2A はキャリブレーション・ブロック 1 に対してバンク 2A にアサートされます。 I/O 規格の終端方法 以下のセクションは Stratix V デバイスで使用される I/O 規格の異なった終端方法につ いて説明します。 シングル・エンド I/O 規格の終端 電圧リファレンス形式の I/O 規格では、入力リファレンス電圧（VREF）と終端電圧 （VTT）の両方が必要です。受信デバイスのリファレンス電圧は、送信デバイスの終端 電圧に追従します。 通常、SSTL-15、SSTL-135、SSTL-125、SSTL-12、および HSUL-12 などのサポートさ れる I/O 規格は、外部ボード終端を必要としません。アルテラは、使用される外部終 端抵抗の数を減らすことによって、ボード・スペースとコストを節約するため、こ れらの I/O 規格とダイナミック OCT を使用することを推奨しています。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–25 I/O 規格の終端方法 図 5–13 に、Stratix V デバイスで SSTL I/O 終端の詳細を示します。 図 5‒13. SSTL I/O 規格の終端 ( 注 1) Termination SSTL Class I SSTL Class II VTT VTT 50 Ω 25 Ω External On-Board Termination VTT 50 Ω 25 Ω 50 Ω 50 Ω 50 Ω VREF VREF Transmitter Receiver Stratix V Series OCT 50 Ω Transmitter Receiver Stratix V Series OCT 25 Ω VTT VTT VTT 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω OCT Transmit VREF VREF Transmitter Receiver Transmitter Receiver VTT Stratix V Parallel OCT VCCIO 50 Ω 100 Ω 25 Ω OCT Receive 100 Ω 25 Ω 50 Ω 50 Ω VREF VREF 100 Ω GND Transmitter Series OCT 50 Ω 100 Ω Receiver Series OCT 25 Ω OCT in Bi-Directional Pins 100 Ω GND Stratix V 100 Ω 100 Ω 50 Ω Receiver VCCIO VCCIO 100 Ω 100 Ω GND Transmitter VCCIO VCCIO Stratix V Parallel OCT VCCIO 50 Ω 100 Ω GND 100 Ω Series OCT 50 Ω Stratix V GND Stratix V 100 Ω GND Series OCT 25 Ω Stratix V 図 5–13 の注 : (1) これは SSTL-12、SSTL-15、SSTL-125、および SSTL-135 の I/O 規格に適用できません。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–26 I/O 規格の終端方法 図 5–14 に、Stratix V デバイスで HSTL I/O 終端の詳細を示します。 図 5‒14. HSTL I/O 規格の終端 ( 注 1) Termination HSTL Class I HSTL Class II VTT VTT 50 Ω VTT 50 Ω 50 Ω External On-Board Termination 50 Ω 50 Ω VREF VREF Transmitter Receiver Stratix V Series OCT 50 Ω Transmitter Receiver Stratix V Series OCT 25 Ω VTT VTT VTT 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω OCT Transmit VREF VREF Transmitter Receiver Transmitter Receiver VTT Stratix V Parallel OCT VCCIO 50 Ω 100 Ω 50 Ω OCT Receive 100 Ω 50 Ω VREF VREF 100 Ω GND Transmitter Series OCT 50 Ω 100 Ω Receiver Series OCT 25 Ω OCT in Bi-Directional Pins 100 Ω GND Stratix V 100 Ω 100 Ω 50 Ω Receiver VCCIO VCCIO 100 Ω 100 Ω GND Transmitter VCCIO VCCIO Stratix V Parallel OCT VCCIO 50 Ω 100 Ω GND 100 Ω 100 Ω Series OCT 50 Ω Stratix V GND GND Stratix V Series OCT 25 Ω Stratix V 図 5–14 の注 : (1) これは、HSUL-12 I/O 規格に適用できません。 1 RS および RT OCT を同時に使用することはできません。詳細は、5–17 ページの「ダイナ ミック OCT」を参照してください。 差動 I/O 規格の終端 Stratix V デバイスは、differential SSTL-18 と SSTL-2、differential HSTL-18、HSTL-15、 HSTL-12、LVDS、LVPECL、RSDS、および mini-LVDS I/O 規格をサポートします。 図 5–15 ∼図 5–21 には、Stratix V デバイスでの様々な差動 I/O 終端の詳細を示します。 通常、differential SSTL-12、differential SSTL-15、differential SSTL-125、differential SSTL-135、および differential HSUL-12 などのサポートされる I/O 規格は、外部ボード 終端を必要としません。アルテラは、使用される外部終端抵抗の数を減らすことに よって、ボード・スペースとコストを節約するため、これらの I/O 規格とダイナミッ ク OCT を使用することを推奨しています。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–27 I/O 規格の終端方法 1 Differential HSTL、SSTL、および HSUL I/O 規格の出力は、真の差動出力ではありませ ん。これらは 2 つのシングル・エンド出力を 2 番目の出力が反転されるようにプロ グラムして使用します。 図 5‒15. 差動 SSTL I/O 規格の終端 ( 注 1) Termination Differential SSTL Class I VTT 50 Ω 25 Ω Differential SSTL Class II VTT VTT 50 Ω 50 Ω VTT VTT 50 Ω 50 Ω 50 Ω VTT 50 Ω 50 Ω 25 Ω External On-Board Termination 25 Ω 25 Ω 50 Ω Transmitter Receiver VCCIO Stratix V Series OCT 50 Ω Transmitter Stratix V Series OCT 25 Ω Receiver VCCIO VTT 50 Ω 100 Ω Z0 = 50 Ω 100 Ω Z0 = 50 Ω VCCIO OCT 50 Ω VCCIO VTT 100 Ω 100 Ω 50 Ω 100 Ω GND Z0 = 50 Ω GND GND Z0 = 50 Ω 100 Ω Transmitter 100 Ω 100 Ω Receiver Transmitter GND Receiver 図 5–15 の注 : (1) これは、differential SSTL-12、differential SSTL-15、differential SSTL-125、differential SSTL-135、および differential HSUL-12 の I/O 規格に適用できません。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–28 I/O 規格の終端方法 図 5‒16. 差動 HSTL I/O 規格の終端 ( 注 1) Termination Differential HSTL Class I VTT Differential HSTL Class II VTT 50 Ω VTT 50 Ω 50 Ω VTT VTT 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω VTT 50 Ω External On-Board Termination Transmitter Receiver VCCIO Stratix StratixVV Series SeriesOCT OCT25 50ΩΩ Transmitter Stratix V Series OCT 25 Ω Receiver VCCIO VTT 50 Ω 100 Ω Z0 = 50 Ω VCCIO OCT 100 Ω Z0 = 50 Ω VCCIO VTT 100 Ω 100 Ω 50 Ω 100 Ω GND Z0 = 50 Ω GND GND Z0 = 50 Ω 100 Ω Transmitter 100 Ω 100 Ω Receiver Transmitter GND Receiver 図 5–16 の注 : (1) これは、differential HSUL-12 I/O 規格に適用できません。 LVDS Stratix V デバイスでは、LVDS I/O 規格は 2.5 V の VCCIO レベルを要求します。LVDS 入力 バッファは、2.5 V の VCCPD を要求します。LVDS レシーバは、入力バッファの 2 つの 信号間で 100 の終端抵抗を要求します。Stratix V デバイスは VCCIO および VCCPD が 2.5 V に設定されるとき、RD OCT を使用してオプションの 100 差動終端抵抗を提供 します。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–29 I/O 規格の終端方法 図 5–17 に、LVDS I/O 規格の終端を示します。オンチップ差動抵抗は、すべての I/O バ ンクで使用できます。 図 5‒17. LVDS I/O 規格の終端 ( 注 1) Termination LVDS Differential Outputs Differential Inputs 50 W External On-Board Termination 100 W 50 W Stratix V OCT Differential Outputs Differential Inputs OCT Receiver (True LVDS Output) (2) 50 W Joey dear dear 100 W 50 W Stratix V OCT Single-Ended Outputs Differential Inputs ≤ 1 inch OCT Receive (Single-Ended Output with Three-Resistor Network, LVDS_E_3R) (2) 50 W RS 100 W RP RS 50 W External Resistor Transmitter Stratix V OCT 図 5–17 の注 : (1) 3 本の抵抗ネットワーク付きエミュレートされる LVDS_E_3R 出力に対して、RS 値と RP 値は、デバイス特性評価後に決定され ます。 (2) すべての I/O バンクは真の LVDS 出力バッファおよびエミュレートされる LVDS_E_3R の I/O 規格をサポートします。エミュレー トされた LVDS 出力バッファは 2 つのシングル・エンド出力バッファでコンフィギュレーションされて、トライ・ステートに することができます。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–30 I/O 規格の終端方法 差動 LVPECL Stratix V デバイスでは、LVPECL I/O 規格はすべての /O バンクの入力クロック・ピンで サポートされます。LVPECL 出力動作は、Stratix V デバイスではサポートされていませ ん。LVDS の入力バッファは、LVPECL 入力動作をサポートするために使用されます。 出力バッファの LVPECL コモン・モード電圧が LVPECL 入力コモン・モード電圧と一 致しなかった場合、AC 結合が必要です。図 5–18 に AC 結合終端方法を示します。レ シーバ端で使用される 50 抵抗は、デバイスの外部になります。 図 5‒18. LVPECL AC 結合終端 ( 注 1) LVPECL Output Buffer Stratix V LVPECL Input Buffer 0.1 μF Z0 = 50 Ω VICM 50 Ω 0.1 μF Z0 = 50 Ω 50 Ω 図 5–18 の注 : (1) LVPECL AC/DC 結合終端は、アルテラの FPGA トランスミッタが使用されている場合にのみ適用されま す。 DC 結合 LVPECL は、LVPECL 出力コモン・モード電圧が、Stratix V LVPECL 入力バッ ファ仕様の範囲内にある場合にサポートされます（図 5–19 を参照）。 図 5‒19. LVPECL DC 結合終端 ( 注 1) LVPECL Output Buffer Stratix V LVPECL Input Buffer Z0 = 50 Ω 100 Ω Z0 = 50 Ω 図 5–19 の注 : (1) LVPECL AC/DC 結合終端は、アルテラの FPGA トランスミッタが使用されている場合にのみ適用されま す。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–31 I/O 規格の終端方法 RSDS Stratix V デバイスは、すべての I/O 出バンクで LVDS 出力バッファ・タイプを使用し て、最大 360 Mbps のデータ・レートの RSDS 出力規格をサポートします。エミュ レートされた RSDS 出力バッファは、3 本の外部抵抗ネットワークで 2 つのシング ル・エンド出力バッファを使用して、トライ・ステートにすることができます。 図 5–20 に示す通り、これらはすべての I/O バンクで使用できます。 図 5‒20. エミュレートされる RSDS I/O 規格の終端 ( 注 1) Termination Three-Resistor Network (RSDS_E_3R) ≤ 1 inch 50 W RS External On-Board Termination 100 W RP RS 50 W External Resistor Receiver Transmitter Stratix V OCT ≤ 1 inch 50 W RS OCT 100 W RP RS 50 W External Resistor Transmitter Receiver 図 5–20 の注 : (1) RS 値と RP 値は、デバイス特性評価後に決定されます。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–32 I/O 規格の終端方法 出力電圧振幅を減衰させて RSDS 仕様に適合させるには、1 本の抵抗ネットワークが 必要です。3 本の抵抗ネットワークの値を変更して、消費電力を低減したり、ノイ ズ・マージンを改善することができます。選択する抵抗値は、式 5–1 の式を満たさな ければなりません。 式 5‒1. R R s ------p2 -------------------- = 50 R R s + ------p2 1 カスタム抵抗値が RSDS I/O 規格の要件を満たすことを確認するために、IBIS または SPICE のモデルを使用した追加シミュレーションを実行する必要があります。 f RSDS I/O 規格について詳しくは、National Semiconductor のウェブサイト (www.national.com) の「RSDS Specification」を参照してください。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–33 I/O 規格の終端方法 Mini-LVDS Stratix V デバイスは、すべての I/O バンクで LVDS 出力バッファ・タイプを使用して、 最大 400 Mbps のデータ・レートの mini-LVDS 出力規格をサポートします。エミュ レートされた mini-LVDS 出力バッファは、3 本の外部抵抗ネットワークで 2 つのシン グル・エンド出力バッファを使用して、トライ・ステートにすることができます。 図 5–21 に示す通り、これらはすべての I/O バンクで使用できます。 図 5‒21. エミュレートされる mini-LVDS I/O 規格の終端 ( 注 1) Termination Three-Resistor Network (RSDS_E_3R) ≤ 1 inch 50 W RS External On-Board Termination 100 W RP RS 50 W External Resistor Receiver Transmitter Stratix V OCT ≤ 1 inch 50 W RS OCT 100 W RP RS 50 W External Resistor Transmitter Receiver 図 5–21 の注 : (1) RS 値と RP 値は、デバイス特性評価後に決定されます。 LVDS 出力電圧振幅を減衰させて mini-LVDS 仕様に適合させるには、1 つの抵抗ネッ トワークが必要です。3 本の抵抗ネットワークの値を変更して、消費電力を低減した り、ノイズ・マージンを改善することができます。選択する抵抗値は、5–32 ページ の 式 5–1 の式を満たさなければなりません。 1 2011 年 1 月 カスタム抵抗 RS および RP 値が mini-LVDS 要件を満たすことを確認するために、IBIS ま たは SPICE のモデルを使用したシミュレーションを実行する必要があります。 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–34 デザインの検討事項 LVDS ダイレクト・ループバックのモード LVDS ダイレクト・ループバックのモードは、同じパッド・グループ番号を持ってい る I / O モジュールの真の LVDS ドライバとレシーバのペアで使用できます。図 5–22 に、I/O モジュール 1 (RX1 と TX1) および I/O モジュール 2 (RX2 と TX2) の LVDS ダイ レクト・ループバック・モードのデータパス例を示します。データは、真の LVDS 入 力バッファを介してレシーバ・ピンから供給されて、真の LVDS 出力バッファにルー プします。送信および受信したデータをチェックすることで、RX と TX バッファを確 認するための LVDS ダイレクト・ループバック・モードを使用することができます。 1 LVDS ダイレクト・ループバック・モードは、異なる I/O モジュール（例えば、RX1 と TX2）からの LVDS ドライバとレシーバのペアではサポートされません。 図 5‒22. LVDS ダイレクト・ループバック・パス RX1[p] RX1[n] TX1[p] TX1[n] RX2[p] RX2[n] RD = 100 Ω LVDS In TX2[p] TX2[n] RD = 100 Ω LVDS Out LVDS In Loopback LVDS Out Loopback To and From SERDES/DPA, PLL, and FPGA Core ループバック・モードを使用するには、既存のデザインをリセットして、再コンパ イルする必要があります。Quartus II ソフトウェアは、指定された I/ O 規格とピンの方 向は、ダイレクト・ループバック・モードの要件を満たしていない場合、エラーを 生成します。 すでに使用された LVDS 出力のペアでは、同じ I/O モジュールの真の差動入力バッ ファからの信号とデバイス・コアからの接続を無効にするために、LVDS のダイレク ト・ループバック・モードを適用することができます。完成したデザインの真の LVDS 入力信号を観察するには、このモードを使用します。 デザインの検討事項 Stratix V デバイスは、高性能および高速システム・デザインに対応する多様な I/O 機 能を備えていますが、その他にも、これらのデザインを成功させるために注意すべ き検討事項がいくつかあります。 I/O バンクの制約 各 I/O バンクは複数の I/O 規格を同時にサポートできます。以下の項では、Stratix V デ バイスで非電圧リファレンス形式および電圧リファレンス形式の I/O 規格を混在させ るためのガイドラインを示します。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation 第 5 章 : Stratix V デバイスの I/O 機能 5–35 デザインの検討事項 非電圧リファレンス形式の規格 Stratix V デバイスの各 I/O バンクには、専用の VCCIO ピンがあり、1.2、1.25、1.35、 1.5、1.8、2.5、または 3.0 V のいずれか 1 つの VCCIO のみサポートします。I/O バンク は、5–3 ページの 表 5–2 に示すように、VCCIO および VCCPD 要件を満たした場合、異 なる差動 I/O 規格が割り当てられたいかなる数の入力信号でも同時にサポートできま す。 出力信号の場合、1 つの I/O バンクは VCCIO と同じ電圧でドライブする非電圧リファ レンス形式の出力信号をサポートします。1 つの I/O バンクは 1 つの VCCIO の値しか取 ることができないため、非電圧リファレンス信号に対してはその 1 つの値のみドラ イブ・アウトできます。例えば、VCCIO 設定が 2.5 V の I/O バンクは、2.5 V の標準入力 と出力、および 3.0 V の LVCMOS 入力（3.0-V LVCMOS 出力または双方向ピン以外）を サポートします。 電圧リファレンス形式の規格 電圧リファレンス形式の I/O 規格に対応するために、Stratix V デバイスの各 I/O バン クは、共通の VREF バスに電源を供給する複数の VREF ピンをサポートします。使用 可能な VREF ピンの数は、デバイスの集積度が大きくなるほど増加します。これらの ピンは VREF ピンとして使用されていない場合に、GPIO ピンとして使用することが できないので、VCCIO または GND に接続しなければなりません。ただし、各バンクが 任意の時点で持つことができるのは、1 つの VCCIO 電圧レベルと 1 つの VREF 電圧レベ ルだけです。 シングル・エンド規格または差動規格に対応する I/O バンクは、すべての電圧リファ レンス形式の規格が同じ VREF 設定を使用している限り、電圧リファレンス形式の規 格をサポートできます。 性能上の理由により、電圧リファレンス形式の入力規格は、電源として独自の VCCPD レベルを使用します。この機能により、2.5-V または以下の VCCIO を持つ I/O バンクに 電圧リファレンス形式の入力信号を置くことができます。例えば、VCCIO が 2.5 V の I/O バンクには、HSTL-15 入力ピンしか配置できません。しかし、RT OCT がイネーブ ルされている電圧リファレンス入力は、入力規格の電圧を合わせるために I/O バンク の VCCIO が必要です。RT OCT は VCCIO が 2.5 V のとき、HSTL-15 I/O 規格に対してサポー トされません。 電圧リファレンス形式の双方向信号および出力信号は、I/O バンクの VCCIO 電圧と同 じでなければなりません。例えば、VCCIO が 2.5 V の I/O バンクには、SSTL-2 出力ピン しか配置できません。 電圧リファレンス形式の規格と非電圧リファレンス形式の規格の混在 I/O バンクはルール・セットを個別に適用することによって、電圧リファレンス形式 と非電圧リファレンス形式のピンのピンの両方をサポートできます。例えば、I/O バ ンクは 1.8 V の VCCIO および 0.9 V の VREF で、SSTL-18 入力と 1.8 V 入力および出力を サポートできます。同様に、I/O バンクは 1.5 V 規格、1.8 V 入力（出力は非適用）、お よび 1.5 V の VCCIO および 0.75 V の VREF で、HSTL および HSTL-15 I/O 規格をサポート できます。 2011 年 1 月 Altera Corporation Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 第 5 章 : Stratix V デバイスの I/O 機能 5–36 改訂履歴 VCCPD の制約 1 つの VCCPD ピンは、I/O バンクの特定のグループで共有されています。同じ I/O 番号 を持つ I/O バンク（例えば、7A、7B、7C、および 7D）は、同じ VCCPD ピンを共有す るグループを形成します。これは、I/O バンクの 3A、3B、3C、および 3D を除いて、 すべての I/O バンクにあてはまります。バンク 3A および 3B は 1 つの VCCPD ピンのグ ループを形成しますが、バンク 3C および 3D は専用の VCCPD ピンのある異なるグ ループを形成します。 1 つの I/O バンクは 3.0-V VCCPD を使用する場合、同じグループ内の他の I/O バンクも 3.0 V の VCCPD を使用する必要があります。 1 3.3 V-LVTTL/LVCMOS I/O 規格の出力または双方向ピンを使用している場合、配置アサ インメントを使用して手動でこの制約に準拠する必要があります。 改訂履歴 表 5–8 に、本資料の改訂履歴を示します。 表 5‒8. 改訂履歴 日付 バージョン 変更内容 2011 年 1 月 1.2 表 5–2 を便新。 2010 年 12 月 1.1 Quartus II ソフトウェア 10.1 に対して、この章の内容に変更はありません。 2010 年 7 月 1.0 初版。 Stratix V デバイス・ハンドブック Volume 1: デバイスのインタフェースおよび統合 2011 年 1 月 Altera Corporation