Stratix GX 対応、 シリアル・デジタル・インタフェース・ リファレンス・デザイン Application Note 339 2004 年 5 月、ver. 2.0 はじめに SMPTE（Society of Motion Picture and Television Engineers）は、ビデオ制作施 設における機器間のインタコネクトとして、ビデオ・システム設計者に広く使用 されているシリアル・デジタル・インタフェース（SDI）を定義しています。 アルテラ Stratix® GX デバイス対応のアルテラ SDI リファレンス・デザインには、 次の SDI データ・レートを処理可能な全二重 SDI が実装されてます。 ■ SMPTE259M-1997 10 ビット 4:2:2 コンポーネント・シリアル・デジタル・イ ■ SMPTE292M-1998 高精細テレビ・システム用ビットシリアル・デジタル・イン タフェースで定義される 1.485/1.4835 Gbps（Gigabit per Second）高精細（HD） SDI ンタフェースで定義される 270 Mbps 標準精細（SD）SDI 全二重インタフェースは、次の動作モードに対して容易にコンフィギュレーショ ンできます。 ■ 送信のみ ■ 受信のみ ■ HD のみ ■ SD のみ ■ HD および SD マルチレート このアプリケーション・ノートでは、以下のトピックについて説明します。 ■ リファレンス・デザインの機能説明 ■ リファレンス・デザインのシミュレーション方法（ModelSim-Altera シミュ ■ レータを使用） リファレンス・デザインのコンパイル方法（Quartus® II ソフトウェアを使用） ■ Stratix GX ビデオ・デモンストレーション・ボードでの SDI のデモンストレー ション方法 Stratix GXのビデオ・デモンストレーション・ボードについて詳しくは、 「Stratix GX Video Demonstration Board Data Sheet」を参照してください。 アルテラは、リファレンス・デザインを Verilog HDL ソース・コードとして提供 しています。リファレンス・デザインにはテストベンチが含まれており、このテ ストベンチを利用すると Verilog HDL ソース・コードのテストが可能になります。 このリファレンス・デザインの目的は、ビデオ・システム設計者に Stratix GX デ バイスを使用した SDI または HD-SDI の実装方法を提示することです。 Altera Corporation AN-339-2.0/JP 1 暫定仕様 背景 背景 Stratix GX ファミリ・デバイスは、高速シリアル・トランシーバとスケーラブル な高性能ロジック・アレイを組み合わせたアルテラの第 2 の FPGA ファミリで す。Stratix GX デバイスは、それぞれが最大 3.1875 Gbps のデータ・レートで動 作可能なクロック・データ・リカバリ（CDR）テクノロジとエンベデッド SERDES 機能を備えた 4 ∼ 20 本の高速トランシーバ・チャネルを搭載しています。これ らのトランシーバは、統合 4 チャネル・ブロックにグループ化され、低消費電力 と小さなダイ・サイズを実現するように設計されています。Stratix GX FPGA テ クノロジは、Stratix アーキテクチャ上に構築され、比類のない性能、柔軟性、お よび「time-to-market」能力を備えた 1.5V ロジック・アレイを提供します。この スケーラブルな高性能アーキテクチャにより、Stratix GX デバイスは複数の SDI 入力および出力を使用するアプリケーションに最適なものになります。 さらに、Stratix GX デバイスは、高速バックプレーン・インタフェース、チップ 間インタフェース、および各種高速シリアル・インタフェースにも最適です。 Stratix GX デバイスについて詳しくは、 「Stratix GX FPGA Family Data Sheet」を 参照してください。 機能の説明 リファレンス・デザインには、次のエレメントが含まれています。 ■ Stratix GX トランシーバと、マルチレート SD/HD レシーバ動作でのコント ■ ロールおよびインタフェース・ロジック SD/HD SDI トランスミッタ・スクランブラ ■ CRC（Cyclic Redundancy Code）およびライン番号（LN）挿入機能を搭載 した HD-SDI トランスミッタ・データ・フォーマッタ ■ SD/HD SDI レシーバ・デスクランブラおよびワード・アライナ ■ HD-SDI レシーバ CRC チェッカおよび LN エクストラクタ ■ ビデオ・タイミング信号の抽出を伴うレシーバのフレーミング ■ レシーバ・フォーマット検出器 ■ 補助データの識別およびトラッキング ■ ビデオ・パターン・ジェネレータ 図 1 にリファレンス・デザインのブロック図を示します。 2 Altera Corporation 暫定仕様 機能の説明 図 1. ブロック図 Stratix GX トランシーバ トランスミッタ PLL パラレル・ ビデオ入力 スクランブラ LNの 挿入 CRCの 挿入 FIFO バッファ SDI出力 パラレルから シリアルへ トランスミッタ・ オーバサンプラ LNの 抽出 CRCの チェック パラレル・ ビデオ出力 SDI入力 アライナ 補助 フォーマットの データの 検出 トラッキング シリアルから パラレル デスクランブラ レシーバ・ オーバサンプラ TRSの 適合 HDのみ SDのみ レシーバ PLL F、V、およびH トランスミッタの概要 トランスミッタは 10 ビット（SD の場合）または 20 ビット（HD の場合）のパラ レル・ビデオ・データを受け入れます。 HD 動作の場合、現在のビデオ・ライン番号が各ラインの適切なポイントに挿入 されます。また、luma チャネルおよび chroma チャネルに対して、CRC が計算さ れ、挿入されます。 SDI 規格に従って、パラレル・ビデオ・データがスクランブルされ、NRZI エン コードされます。 スクランブルされたデータは、送信用トランシーバに供給されます。SD 動作の場 合、5x オーバサンプリングにより、トランシーバは 270 Mbps データ・レートの サポートが可能になります。 Stratix GX トランシーバは、エンコードされたパラレル・データを高速シリアル 出力に変換します（パラレル - シリアル変換）。 Altera Corporation 3 暫定仕様 機能の説明 レシーバの概要 Stratix GXトランシーバは高速シリアル入力をデシリアル化します。HDの場合は、 クロック・データ・リカバリ（CDR）機能がデシリアル化を実行し、レシーバ PLL をレシーバ・データにロックします。SD の場合、レシーバ PLL を常時基準クロッ クにロックした状態で、シリアル・データの固定周波数オーバサンプルを提供す ることにより、 トランシーバは270 Mbpsデータ・レートのサポートが可能になります。 トランシーバは SD データと HD データのいずれも処理できます。データ・レー トは自動的に検出できるため、インタフェースはデバイス・リコンフィギュレー ションを行うことなく SD と HD の両方を処理できます。 受信データは NRZI 方式で復号化およびデスクランブルされ、ワード・アライン メントされた 10 ビット（SD の場合）または 20 ビット（HD の場合）のパラレル 出力として供給されます。 レシーバ・インタフェースは、受信データ内の F、V、および H タイミング信号 を抽出およびトラッキングします。また、アクティブな画像および補助データ・ ワードも識別され、使用できます。 HD の場合、受信した CRC が luma および chroma チャネルについてチェックさ れます。また、LN も抽出され、デザインからの出力として提供されます。 受信したビデオのフレーム・フォーマットを検出するためのロジックが搭載され ています。 トランスミッタ・クロック トランスミッタには 2 つのクロック、つまりパラレル・ビデオ・クロック（pclk） とトランスミッタ基準クロック（tx_refclk）が必要です。 パラレル・ビデオ・クロックはパラレル・ビデオ入力のサンプリングと処理を行 います。このクロックは、SD の場合は 27 MHz、HD の場合は 74.25 MHz または 74.175 MHz です。 トランシーバはトランスミッタ基準クロックを使用して高速シリアル出力を生成 します。トランスミッタを 20 ビット動作にコンフィギュレーションする場合、基 準クロックはシリアル・データ・レートの 1/20 になります。また、トランスミッ タを 10 ビット動作にコンフィギュレーションする場合、基準クロックはシリア ル・データ・レートの 1/10 になります。 SD の場合、オーバサンプリング実装となるため、シリアル・データ・ レートは SDI ビット・レートの 5 倍（1,350 Mbps）になります。 HD 動作の場合、トランスミッタ基準クロックは pclk でドライブできます。 4 Altera Corporation 暫定仕様 機能の説明 SD 動作の場合、トランスミッタ基準クロックは、Stratix GX PLL（Phase-LockedLoop）のいずれかを使用して pclk から生成できます。PLL は 27 MHz の pclk 信号を 5（10 ビット・トランシーバの場合）または 5/2（20 ビット・トランシー バの場合）で乗算できます。 マルチレート動作の場合、外部マルチプレクサを使用して、SD および HD 基準 クロックのいずれかを選択します。 Stratix GX アーキテクチャでは、4 つのトランスミッタの各グループ（トランシー バ・クワッド）が個別のトランスミッタ基準クロックを持つことができます。 レシーバ・クロック トランシーバにはレシーバ基準クロック、rx_refclk が必要です。このクロッ クは、トランシーバ内のレシーバ PLL を調整します。 HD 動作の場合、20 ビット・トランシーバ・インタフェースを使用するため、こ のクロックはシリアル・データ・レートの標準 1/20 であることが必要です。この クロックはレシーバ PLL の調整にのみ使用されるため、データに周波数ロックす る必要はありません。 20 ビット・トランシーバ・インタフェースを使用する SD 動作の場合、このク ロックはシリアル・データ・レートの標準 1/4（つまり、67.5 MHz）であること が必要です。10 ビット・トランシーバ・インタフェースの場合、データ・レート の 1/2（135 MHz）であることが必要です。クロックをデータに周波数ロックす る必要はありません。 マルチレート動作の場合、レシーバ基準クロックは 67.5 MHz でなければならず、 それによりトランシーバは正しい周波数で SD のデータをサンプリングすること ができます。HD の場合、レシーバ PLL は 67.5 MHz の基準クロックで調整を行 い、実際の着信データ・レートをトラッキングします。 すべてのレシーバ・インタフェースは共通のレシーバ基準クロックを共有できます。 Stratix GX トランシーバ リファレンス・デザインは Stratix GX トランシーバ（altgxb メガファンクショ ン）を Custom プロトコル・モードで使用します。HD およびマルチレート・イ ンタフェースは 20 ビット・インタフェース・モードを使用して実装され、SD イ ンタフェースは 10 ビットまたは 20 ビットのインタフェース・モードのいずれか を使用できます。 Stratix GX トランシーバについて詳しくは、 「Stratix GX ハンドブック」を参照し てください。 Altera Corporation 5 暫定仕様 機能の説明 リファレンス・デザインには事前にコンフィギュレーションされた2つのメガファ ンクション、つまり HD およびマルチレート・ソリューションの場合は 20 ビッ ト・トランシーバ、SD の場合は 10 ビット・トランシーバが搭載されます。どち らのメガファンクションもシングル・デュプレックス・インタフェースに対して パラメータ化されます。 メガファンクションは、Quartus ® II MegaWizard ® Plug-In Manager を使 用してパラメータ化できます。 表 1 に、トランシーバ・トランスミッタ・インタフェース信号を示します。 表 1. トランスミッタ信号 信号 注 (1)、(2)、および (3) 方向 説明 txdigitalreset 入力 アクティブ High リセット。SDI 出力がリセットされるとアサートします。 inclk 入力 トランスミッタ基準クロック。20 ビット・モードの場合はシリアル・データ・レート の 1/20（つまり、1.485 Gbps HD-SDI の場合は 74.25 MHz）、10 ビット・モードの場 合はシリアル・データ・レートの 1/10（つまり、5 倍オーバサンプリングされた 270 Mbps SDI の場合は 135 MHz）。 pll_locked 出力 トランスミッタ PLL のロック・ステータス・フラグ PLL がロックされるとアサートさ れます。 coreclk_out 出力 トランスミッタ PLL からのパラレル・ワード・クロック。 tx_coreclk 入力 トランスミッタ・パラレル・ワード・クロック（inclk と同じ周波数）。この入力は、 inclkと同じ信号でドライブできます。トランスミッタの位相補償用FIFOバッファで パラレル入力が同期化されます。位相補償用 FIFO バッファが inclk と PLL 出力間 の周波数の差異によって破壊されないようにするために、pll_locked が Low のと きに txdigitalreset をアサートする必要があります。 tx_in 入力 パラレル・データ入力。 tx_out 出力 シリアル出力。AC 結合コンデンサを使用して、外部ケーブル・ドライバ（LVPECL 入 力付き）に接続可能な 1.5V PCML 差動信号。 表 1 の注： (1) トランシーバのプリエンファシス機能は、SDI に対しては使用されません。 (2) デフォルト値の 1000 mV は、電圧出力差動（VOD）制御設定に対しては使用されません。 (3) トランスミッタ PLL には広帯域幅を推奨します。 6 Altera Corporation 暫定仕様 機能の説明 表 2 に、トランシーバのレシーバ・インタフェース信号を示します。 表 2. レシーバ信号 信号 注 (3) 方向 説明 rxdigitalreset 入力 アクティブ High のリセット。 rx_cruclk 入力 レシーバ PLL の基準クロック。20 ビット・モードの場合はシリアル・データ・レー トの 1/20（つまり、1.485 Gbps HD-SDI の場合は 74.25 MHz）、10 ビット・モード の場合はシリアル・データ・レートの 1/10（つまり、5 倍オーバサンプリングされた 270 Mbps SDI の場合は 135 MHz）。注 (1)、(2) rx_cruclk に強制的にロックするコントロール信号。 rx_locktorefclk 入力 レシーバ PLL を rx_locktodata 入力 レシーバ PLL を着信シリアル・データに強制的にロックするコントロール信号。 rx_bitslip 入力 ワード・アラインメントのビットスリップ・コントロール（このデザインでは使用し ない）。 rx_rlv 出力 ラン・レングス違反フラグ。連続 100 個のビットを遷移なしで受信したことを示しま す（HD の場合のみ）。 rx_locked 出力 レシーバ PLL が rx_clkout 出力 パラレル・ワード・クロック出力を受信します。 rx_coreclk 入力 rx_clkout に接続します。 rx_in 入力 シリアル入力。AC 結合コンデンサを使用して、外部ケーブル・イコライザに接続可 能な（LVPECL 入力を使用）1.5V PCML 差動信号。 rx_out 出力 パラレル・データ出力。 rx_cruclk にロックされたことを示します（Low の場合）。 表 2 の注： (1) レシーバ PLL はトランスミッタ PLL からは調整されませんが、 rx_cruclk 入力で調整されます。HD の場合、この入力はシリ アル・データ・レートの標準 1/20（つまり、1.485 Gbps HD-SDI の場合は 74.25 MHz）ですが、非常に広範囲な周波数に対応可能 です。マルチレート・デザインには 67.5 MHz が使用されます。 (2) SD の場合、 rx_cruclk は固定基準周波数をオーバサンプリング・ファンクションに提供します。入力は、20 ビット・モードで は 67.5 MHz、10 ビット・モードでは 135 MHz であることが必要です。Stratix GX の拡張 PLL または高速 PLL の 1 つを使用して、 この周波数を 27 MHz クロックから合成できます。基準クロックは、シリアル・データ・レートにロックされる周波数である必要 。 はありません（10,000 ppm の周波数差を許容） (3) トランシーバ・イコライザは SDI に対しては使用されません。レシーバ PLL には狭帯域幅を推奨します。 Altera Corporation 7 暫定仕様 機能の説明 トランシーバ・インタフェース アルテラは、トランシーバを SDI 機能に接続するトランシーバ・インタフェース （source\gxb_interface\sdi_gxb_interface）を提供しています。トランシーバ・イ ンタフェースは次の機能を実行します。 ■ 20ビット・トランシーバ使用時のSDに対応する10ビットから20ビットへの変換 ■ パラレル・ビデオ・クロック・ドメインからトランシーバ・トランスミッ ■ タ・クロック・ドメインへのリタイミング（オプション） SD に対応するトランスミッタおよびレシーバのオーバサンプリング ■ トランシーバ・レシーバ・モード・コントロール SD に対応するデータ幅変換 パラレル・ビデオ・データ入力は、SD に対しては 10 ビットです。20 ビット・ト ランシーバを使用する場合、トランシーバ・インタフェースは 10 ビット入力ワー ドの各ペアから 20 ビット・ワードを作成します。この 20 ビット・ワードは、1 パ ラレル・ワード・クロックおきにリタイミング FIFO バッファに書き込まれます。 トランスミッタのリタイミング トランシーバへの tx_in パラレル・データ入力は、 tx_coreclk トランシー バ・クロック入力に対して同期し、かつ位相調整されていることが必要です。SD （およびオプションでの HD）には、オーバサンプリング・ロジックが搭載されて いるため、リタイミング機能が必要です。トランスミッタは小容量の 4 × 20 の FIFO バッファをリタイミングに使用します。 HDの場合、 FIFOバッファはパラレル・ビデオ入力をトランシーバのtx_coreclk クロックにリアラインメントします。これは、tx_pclk クロックごとに書き込ま れ、 tx_coreclk ごとに読み出されます。 SD の場合、FIFO バッファはさらに、トランスミッタのオーバサンプリング・ロ ジックに必要なレート変換を実現します。これは、tx_pclk クロックごとに（10 ビット・トランシーバ）、または tx_pclk の 1 つおきに（SD データ幅変換ロ ジックを使用する 20 ビット・トランシーバ）書き込まれ、tx_coreclk の 5 つ おきに読み出されます。この動作によって、5 クロックごとに 1 ワードのパラレ ル・ビデオ・データがトランスミッタのオーバサンプリング・ロジックに確実に 供給されます。 8 Altera Corporation 暫定仕様 機能の説明 SD トランスミッタのオーバサンプリング SD-SDIには270 Mbpsのシリアル・データ・レートが必要ですが、 これは1,350 Mbps の信号を、各ビットを 5 回繰り返して送信することによって実現します。この処 理によって、トランシーバはサポートされる周波数で動作します。 トランスミッタのオーバサンプリング・ロジック（gxb_txsample）は、リタイミ ング FIFO バッファからの出力を 5 ワードに変換し、これらの 5 ワードがトラン シーバに供給されます。第 1 ワードには、パラレル・ビデオ・データの最下位ビッ ト（LSB）が各ビットを 5 回繰り返して格納されます。第 2 ワードには次の下位 ビットが格納され、以降のワードも同様に続きます。表 3 に 10 ビット・モードの 動作を示します。 表 3. 10 ビット・モードの動作 説明 ワード FIFO バッファからのパラレル・データ 9 8 7 6 5 4 3 2 1 0 トランシーバへのパラレル・データ 第 1 ワード 1 1 1 1 1 0 0 0 0 0 第 2 ワード 2 2 2 2 2 3 3 3 3 3 9 8 8 8 8 8 ... 第 5 ワード 9 9 9 9 SD レシーバのオーバサンプリング Stratix GX トランシーバは、500 Mbps 未満のデータ・レートでは CDR をサポート しません。レシーバは、270 Mbps SD-SDI を受信するために、固定周波数オーバサン プリングを使用します。シリアル・データはトランシーバによって 1,350 Mbps でサ ンプリングされ、元の 270 Mbps のデータは SD レシーバのオーバサンプリング・ロ ジック（gxb_rxsample）によって抽出されます。 トランシーバからのパラレル・データは、LSB から先に処理されて、最初の遷移 ポイントが検出されます。このロジックは遷移ポイントから2ビット後に発生する サンプル（データ・ビットのほぼ中央に位置）を認識します。さらに、次の遷移ポ イントを探し、この処理を繰り返します。シリアル・データはサンプル・レートの 標準 1/5 であるため、遷移が検出されない場合、現在のビットから 5 ビット後方 のサンプルが使用されます。図 2 にレシーバのオーバサンプリングを示します。 Altera Corporation 9 暫定仕様 機能の説明 図 2. レシーバのオーバサンプリング データ サンプル 抽出ビット 011111000001111111111000000000 1 0 1 1 0 0 遷移が検出される 遷移が検出されない （直前のサンプルに対する位置を 基準としたビット抽出） トランシーバからのパラレル・ワードごとに、レシーバは多数のサンプルを識別 および抽出します。10 ビット・ワードの場合は 1 と 3 の間が予想され、20 ビッ ト・ワードの場合は最大 5 が可能です。正確な数は、着信データと固定周波数オー バサンプリングとの間の周波数と位相の関係によって決まります。 各ワードごとに抽出されたサンプルは、 累積されて新しい 10 ビットまたは 20 ビッ トのパラレル・ワードになります。このワードは、必要なサンプル数が取得され ると SDI に供給されます。 オーバサンプル・ロジックがクロック・リカバリ機能を直接提供することはあり ま せ ん。パ ラ レ ル・デ ー タ は、固 定 周 波 数 の オ ー バ サ ン プ ル・ク ロ ッ ク （rx_clkout）を使用してクロック出力されます。各新規ワードごとに、有効フ ラグがアサートされます。この有効フラグは、以降の受信処理ロジックに対する クロック・イネーブルとして使用でき、また同期ロジックが実装されている場合 にはクロックとして直接使用することもできます。クロック・イネーブルとして の使用を推奨します。図 3 に、レシーバ・データ・タイミングの例を示します。 図 3. レシーバ・データ・タイミング rx_clkout rxdata データ rxdata_valid 10 Altera Corporation 暫定仕様 機能の説明 トランシーバ・コントローラ SDIに必要な受信機能を実現するために、トランシーバ・コントローラ（sdi_gxb_ctrl） はトランシーバの rx_locktorefclk 信号および rx_locktodata 信号を 制御します。 インタフェースが SD を受信すると、トランシーバのレシーバ PLL はレシーバ基 準クロックにロックします（rx_locktorefclk をアサート）。 インタフェースが HD を受信すると、トランシーバのレシーバ PLL はまず、レ シーバ基準クロックにロックする（rx_locktorefclk をアサートする）こと によって調整されます。PLL はロックされる（rx_locked で示される）と、実 際のレシーバ・データ・レートをトラッキング（rx_locktorefclk をネゲー トし、 rx_locktodata をアサートする）できます。有効な SDI 信号がないま ま一定の期間が経過した場合、PLL は基準クロックで再調整され、この処理が繰 り返されます。 トランシーバ・コントローラによって、トランシーバは 1 つのレートと他のレー トを交互に検索するアルゴリズムを使用して、SD データと HD データの両方の 受信をサポートすることが可能です。まず、HD 信号を探し、PLL を調整して、シ リアル・データ・レートをトラッキングさせます。有効な HD 信号が 0.1 秒以内 に検出されなかった場合は受信パスがリセットされ、PLL が SD に対して調整さ れます。これに対して、有効な SD 信号が 0.1 秒以内に検出されなかった場合は受 信パスがリセットされ、この処理が繰り返されます。また、信号が有効でなくなっ たことが SDI レシーバによって示されると、トランシーバ・コントローラはリ セットされ、再び検索を開始します。図 4 にトランシーバ・コントローラの状態 図を示します。 Altera Corporation 11 暫定仕様 機能の説明 図 4. トランシーバ・コントローラの状態図 !sdi_lockedまたはラン・レングス違反 locktorefclk = 1 locktodata = 0 タイムアウト !sdi_locked タイムアウト RESET 交互サーチ 交互サーチ IDLE locktorefclk = 1 locktodata = 0 HD_SEARCH locktorefclk = 0 locktodata = 1 sdi_locked locktorefclk = 0 HD_LOCKED locktodata = 1 locktorefclk = 1 SD_SEARCH locktodata = 0 sdi_locked locktorefclk = 1 locktodata = 0 SD_LOCKED HD 動作の場合、同じ値のビットが 100 個連続して検出されると、レシーバがリセッ トされ、 PLL が再調整されます。HD-SDI の最大適合ラン・レングスは 59 ビットです。 12 Altera Corporation 暫定仕様 機能の説明 SDI トランスミッタ・エンコーダ SDI トランスミッタ・エンコーダ（source\transmit\sdi_transmit）は、次の 3 つ の機能で構成されます。 ■ HD LN の挿入 ■ HD CRC の生成と挿入 ■ スクランブルおよび NRZI コーディング HD LN の挿入 SMPTE292M の第 5.4 項では、現在のライン番号を示すために各 HD-SDI ビデオ・ ラインに含まれる 2 ワードのフォーマットが定義されています。モジュール hdsdi_insert_In は、これらの 2 ワードをフォーマットし、出力データに挿入しま す。hdsdi_insert_In は現在のライン番号を入力として受け付けます。 システム側でライン番号が不明な場合は、出力ビデオ・フォーマットを 検出して現在のラインを特定するロジックを実装できます。この機能は、 このリファレンス・デザインの範囲外です。 LN ワード（LN0 および LN1）によって、EAV（End of Active Video）タイミン グ基準シーケンス（TRS）の「XYZ」ワードに続く 2 ワードが上書きされます。同 じ値が luma および chroma チャネルに含まれています。sdi_trsmatch モジュール は、出力データでのこれらのワードの位置を特定します。また、sdi_trsmatch は SDI 受信デコーディングにも使用されます。 sdi_trsmatch には、データで 3FF 000 000 シーケンスが存在するかどうかを 示す入力が必要です。そして、"XYZ" ワードを調べて、このシーケンスが EAV を 表すか、または SAV（Start of Active Video）の TRS の開始を表すかが判断され ます。システム側で 3FF 000 000 シーケンスの有無を示すタイミングが不明 な場合、それを特定するためのシンプルなパターン・マッチング・ロジックを実 装できます。 HD CRC の生成と挿入 SMPTE292M の第 5.5 項には、各 HD-SDI ビデオ・ラインの chroma チャネルお よび luma チャネルに含まれる CRC（Cyclic Redundancy Code）が定義されてい ます。hdsdi_crc モジュールは、必要な CRC を生成およびフォーマットし、出力 データに挿入します。 sdi_trsmatch モジュールは、CRC 計算に含むワードを特定し、そのワードを出力 データのどの位置に挿入するかを決定します。フォーマットされた CRC データ・ ワード（luma チャネルの場合は YCR0 および YCR1、chroma チャネルの場合は CCR0 および CCR1）によって、EAV 後のライン番号に続く 2 ワードが上書きされ ます。luma および chroma チャネルに対しては、別の計算が実行されます。 Altera Corporation 13 暫定仕様 機能の説明 CRC はアクティブ・デジタル・ラインのすべてのワードに対して計算され、この 計算は最初のアクティブ・ワード・ラインで始まり、ライン番号（LN1）の最終 ワードで終了します。CRC の初期値はゼロに設定され、生成多項式 CRC(X) = X18 + X5 + X4 + 1 が適用されます。 hdsdi_crc は、出力データの各ビットに LSB から順に生成多項式を繰り返し適用 して、CRC 計算を実行します。 スクランブリングおよび NRZI コーディング SMPTE292M の第 5 項および SMPTE292M の第 7 項では、SDI と HD-SDI の両方 に使用される共通のチャネル・コーディングが定義されています。このチャネル・ コーディングは、スクランブリング関数（G1(X) = X9 + X4 + 1）に NRZI エンコー ディング（G2(X) = X + 1）を続けて構成されています。sdi_scrambler モジュール は、このチャネル・コーディングを実行します。このモジュールは、10 ビットま たは 20 ビットのパラレル・データのどちらかを処理するようにコンフィギュレー ションできます。 sdi_scrambler は、スクランブリングおよび NRZI エンコーディング・アルゴリ ズムを出力データの各ビットに LSB から順に繰り返し適用することによって、こ のチャネル・コーディングを実行します。実装されるアルゴリズムをSMPTE259M の図 C.1 に示します。 SDI レシーバ・デコーダ SDI レシーバ・デコーダ（source\receive\sdi_receive）は、次の 5 つの機能で構 成されます。 ■ NRZI デコーディングおよびデスクランブリング ■ ワード・アラインメント ■ ビデオ・タイミング・フラグの抽出 ■ HD LN の抽出 ■ HD CRC のチェック NRDI デコーディングおよびデスクランブリング sdi_descrambler モジュールは、SDI と HD-SDI に共通のチャネル・デコーディ ング機能を提供します。このモジュールは、NRZI デコーディングとその後に必 要なデスクランブリングを実行します。SMPTE259M の図 C.1 に示すアルゴリズ ムが、LSB から順に受信データに繰り返し適用されます。 ワード・アラインメント アライナ（sdi_aligner）は、出力データのビット順序が元のビデオ・データと同 じになるように、デスクランブルされた受信データをワード・アラインメントします。 14 Altera Corporation 暫定仕様 機能の説明 EAV および SAV シーケンスによって、正しいワード・アラインメントが決定され ます。SDI の場合、固有の 3FF 000 000 パターンが使用されます。HD-SDI の場 合、chroma および luma チャネルの組み合わせに見られる 3FF 3FF 000 000 000 000 パターンが使用されます。 アライナは、デスクランブルされた受信データ内の選択したパターンを照合しま す。可能なワード・アラインメントのいずれかでパターンが検出されると、フラ グがセットされ、アラインメントの一致が示されます。この処理は受信データに 継続的に適用されます。 アライナの第 2 ステージでは、データに対する正しいワード・アラインメントを 決定します。同じアラインメントで 3 つ連続した TRS を検索します。これが検出 されると、そのアラインメントが保存されます。続いて、異なるアラインメント で2つの連続したTRSが検出されると、この新しいアラインメントが保存されます。 アライナによって、特定のビデオ・ラインの間で、あるアラインメントから別の アラインメントに即時に切り換えることができます。この機能を使用すると、 SMPTE RP168-1993 の定義に従って、垂直インターバル・スイッチング・ポイン トでの即時リアラインメントをサポートできます。このリファレンス・デザイン ではこの機能は使用しません。 アライナの最終ステージでは、受信したデータにバレル・シフト機能を適用して、 正しくアラインメントされたパラレル・ワード出力を生成します。このリファレ ンス・デザインの場合、バレル・シフタによって、あるアラインメントから別の アラインメントに瞬時に切り換えることができます。 小さな面積のデザインが必要な場合、Stratix GX トランシーバのロジッ ク機能とビットスリップ機能を組み合わせて使用できます。このオプ ションは、このリファレンス・デザインの範囲外です。 ビデオ・タイミング・フラグの抽出 sdi_trsmatch モジュールは、受信したデータから F、V、および H ビデオ・タイ ミング・フラグを抽出します。これらのフラグは、受信フォーマットの検出やフ ライホイール機能の実装に使用できます。 また、sdi_trsmatch は HD-SDI のライン番号および CRC ワードを識別します。 HD LN の抽出 hdsdi_extract_In モジュールは、HD-SDI chroma チャネルから SMPTE292M の第 5.4 項で定義される LN ワードを抽出し、フォーマットします。このデザインでは、 LN を出力として供給します。 Altera Corporation 15 暫定仕様 機能の説明 HD CRC のチェック hdsdi_crcモジュールは、 HD-SDI lumaおよびchromaチャネルに対して、 SMPTE292M の第 5.5 項で定義される CRC をチェックします。 このモジュールはレシーバとトランスミッタに共通です。 このチェックは、受信したビデオ・ラインごとに CRC を再計算し、その計算結 果を受信した CRC データと照合することによって実行されます。結果が異なる場 合、エラー・フラグがアサートされます。luma および chroma チャネルに対して、 個別のエラー・フラグが存在します。フラグは次のチェックが実行されるまで、ア サートされた状態に保持されます。 全二重インタフェース このリファレンス・デザインでは、SD と HD SDI の両方または一方の処理が可 能な全二重インタフェース（source\port\sdi_txrx_port）の実装を提供します。 sdi_txrx_port は、Stratix GX トランシーバ・メガファンクション、トランシーバ・ コントロール、SDI 送信エンコーディング・ロジック、および SDI 受信デコー ディング・ロジックをインスタンス化します。 オプションのモジュール（sdi_format および sdi_anctrack）では、さらに高度な デザイン例が提供され、 受信データに対して追加処理が実行されます。sdi_format は、受信したビデオのフレーム・パラメータおよびフォーマットを決定します。 SMPTE292M の表 1 で定義される PAL、NTSC、および HD フレーム・フォー マットがサポートされます。sdi_anctrack は、受信したデータ内に存在する補助 データ・パケットを識別および解析します。 インタフェース・モードを設定するには、 enable_sd（SD の場合）および enable_hd（HD の場合）入力のいずれかまたは両方をアサートします。 SD を 10 ビット・トランシーバ・インタフェースでのみ実装するには、 SD_ONLY_10BIT_MODE パラメータを 1 に設定します。 ビデオ・パターン・ジェネレータ リファレンス・デザインには、デモ用のビデオ・パターン・ジェネレータが搭載 されています。ビデオ・パターン・ジェネレータは、SMPTE RP178 および RP198 で定義されるシンプルなカラーバー・テスト・パターンまたは SDI チェックフィー ルド・パターンを生成できます。 ビデオ・パターン・ジェネレータには、 ビデオ・フレーム・クリエイタ （sdi_makeframe） とアクティブ・ピクチャ・コンテンツ・ジェネレータ （gen_colorbarおよびgen_patho） の 2 つの主要なエレメントがあり、これらは source\pattern_gen ディレクトリに存 在します。 16 Altera Corporation 暫定仕様 機能の説明 sdi_makeframe は要求されるフォーマットでビデオ・フレームを作成します。ラ インあたりのワード数、フレームあたりのライン数などのフレーム・パラメータ は、モジュールへの入力として与えられます。sdi_makeframe は、SD フォーマッ トまたは HD フォーマットのいずれかの出力を生成するようにコンフィギュレー ションできます。出力データをフレーミングする EAV および SAV ワードは、適 切なタイミングで生成されます。 アクティブ・ピクチャ・コンテンツ（可視パターン）は、ビデオ・フレーム・クリ エイタから要求されます。gen_colorbar はシンプルなカラーバー・パターンを生成 し、gen_patho は SDI チェックフィールド用のデータを生成します。 gen_colorbar はシンプルな 8 色の垂直バー・パターンを生成します。SD または HD のいずれかに対する 75% または 100% 振幅信号に、適切な値を生成するよう にコンフィギュレーションできます。異なる色の間を遷移する周波数を制限する ために、シンプルなスムージング・アルゴリズムが適用されます。 gen_patho は SDI チェックフィールド・パターンを生成します。このフレームの 上半分は、イコライザのストレス状態を発生できるデータ（19 回の High（また は Low）状態とそれに続く 1 回の Low（または High）状態の繰り返し）で構成 されています。このフレームの下半分は、PLL のストレス状態を発生できるデー タ（20 回の Low（または High）状態とそれに続く 20 回の High（または Low） 状態の繰り返し）で構成されています。 デモンストレーション・デザイン Stratix GX ビデオ・デモンストレーション・ボードに対するデモンストレーショ ン・デザイン（source\demo\sdi_loopback_demo）では、2 つの全二重 SDI イ ンスタンスを使用します。 最初のインスタンス（SDI1）は、全二重のマルチレート・インタフェースを提 供し、レシーバからトランスミッタへのループバックのデモを行います。受信し たデータは、デコードおよびバッファされ、記録されて送信されます。インタ フェースは、データ・レートおよびフレーム・フォーマットの自動検出を利用し て、270 Mbps SDI、1.4835 Gbps または 1.485 Gbps の HD を処理できます。 2 番目のインスタンス（SDI2）は、HD 専用にコンフィギュレーションされ、 1.4835 Gbps HD カラーバーまたはパソロジカル・チェックフィールド・テスト・ フレームを送信します。さらに、入力に接続された任意の SDI 信号を受信して、 デコードします。 デモンストレーション・デザインのさまざまなエレメントについて説明します。 レシーバ基準クロック PLL は 67.5 MHz SDI レシーバの基準クロックを生成します。つまり、ボード上の ローカル・オシレータからの 27 MHz を 5/2 倍します。 Altera Corporation 17 暫定仕様 機能の説明 トランシーバのメガファンクションは、74.25 MHz の基準クロックを期 待します。Quartus II 開発ソフトウェアでデザインを正常にコンパイルす るには、27 MHz ではなく 29.7 MHz に対応するように PLL をコンフィ ギュレーションします。29.7 MHz のクロック入力では、基準クロックは 74.25-MHz の周波数になり、Quartus II 開発ソフトウェアで生成される エラーを回避できます。 ループバック FIFO バッファ デコードされた受信データは、FIFO バッファを介してトランスミッタ入力に接続 されます。レシーバがロックされ、フレーム・フォームが既知の場合、受信デー タは FIFO バッファに書き込まれます。FIFO バッファが半分まで満たされると、 トランスミッタはデータの読み出し、エンコーディングおよび送信を開始します。 SDI 出力は SDI TX0 BNC 上に供給されます。 トランスミッタ・クロック ループバック・デモンストレーション（SDI1）用の FIFO バッファで、アンダフ ローまたはオーバフローが発生しないようにするために、送信レートは受信レー トに周波数ロックされます。 SD 動作の場合、デモンストレーションではボード上の ICS MK2069 デバイスが 使用されます。この 27 MHz 基準オシレータの周波数は、SDI 受信ポートで生成 されるデータ有効フラグの周波数に一致するように調整されます。データ有効フ ラグと基準周波数は、 ともに1,200で除算された後で比較されます。MK2069フィー ドバック・パス内のアナログ・ループ・フィルタと組み合わせると、受信信号内 のジッタが減衰します。Stratix fast PLL は、MK2069 からの 27 MHz 基準クロッ クを逓倍して、必要な 67.5 MHz トランスミッタ基準クロックを生成します。 HD 動作の場合、ディスクリート 74.175 MHz 電圧制御水晶オシレータ（VCXO） がボード上に実装されています。この VCXO の周波数は、PFD モジュールが提供 する位相 / 周波数検出器（PFD）機能を使用して、復元されたレシーバ・クロッ クにロックされます。復元された受信クロックと VCXO 基準クロックは、ともに 128 で分周された後で比較されます。VCXO コントロール・パス内のアナログ・ ループ・フィルタと組み合わせると、受信信号に存在するジッタが減衰します。 トランスミッタ基準クロック（SDI1）は、MK2069 および SD 用の 5/2 倍高速 の PLL、または HD 用ディスクリート VCXO の 2 つのソースの 1 つから供給さ れます。外部マルチプレクサによって適切なクロックが選択されます。 18 Altera Corporation 暫定仕様 使用開始にあたって HD-SDI レシーバ・レートの検出 hdsdi_rate モジュールは、デモンストレーションが受信する HD-SDI 信号が 1.485 Gbps か 1.4835 Gbps かを判定します。周波数を判定するために、復元された受信 クロックの周波数とローカルの 67.5 MHz 受信基準クロックを比較します。 hdsdi_rate は、67.5 MHz の基準クロックでクロックされるカウンタと復元され たレシーバ・クロックでカウントされる 2 つのカウンタを使用します。2 つのカウ ン タ は リ セ ッ ト さ れ、カ ウ ン ト を 開 始 し ま す。基 準 ク ロ ッ ク の カ ウ ン タ が 21’h111110 に達すると（約 16.6 ms 後）、レシーバ・クロックのカウンタの値 がチェックされます。値が 21’h12C391 を超える場合、デモンストレーション は 1.485 Gbps 信号を受信し、超えない場合は 1.4835 Gbps 信号を受信します。 CRC エラー表示 ユーザ LED の 2 つは、受信した HD-SDI 信号（SDI1）に対して何らかの受信 CRC エラーが検出されたことを示します。一方の LED は受信した chroma チャネル内 のエラーを示し、他方の LED は受信した luma チャネル内のエラーを示します。 LED はエラーが検出されると点灯し、プッシュ・ボタン 3 を押すと消灯します。 latch_errorモジュールは、エラー・フラグをラッチするレジスタを提供します。 ビデオ・パターン・ジェネレータ パターン・ジェネレータ機能で 1080i HD テスト・パターンが生成されます。こ のテスト・パターンは振幅 75% のカラーバーまたは SDI チェックフィールド・フ レームのいずれかです。デモンストレーションでは、SDI TX1 BNC でテスト・パ ターンがエンコードされ送信されます。ビデオ・パターン・ジェネレータは、ロー カル 74.175 MHz オシレータをトランスミッタ基準クロックに使用するため、出 力データ・レートは 1.4835 Gbps になります。 SDI RX1 BNC に接続されたすべての HD-SDI 信号がデコードされます。 LED 各 SDI BNC の横にある 3 色 LED は、インタフェースの動作を示します。 使用開始に あたって このセクションでは、以下の手順について説明します。 ■ ハードウェアおよびソフトウェア要件 ■ デザインのインストール ■ デザインのシミュレーション ■ デザインのコンパイル ■ Stratix GX のビデオ・デモンストレーション・ボードでの SDI のデモンスト レーション Altera Corporation 19 暫定仕様 使用開始にあたって ハードウェアおよびソフトウェア要件 デモンストレーションには、次のハードウェアが必要です。 ■ Stratix GX ビデオ・デモンストレーション・ボード ■ ビデオ信号ジェネレータ（Tektronix TG2000 など） ■ ビデオ信号アナライザ（Tektronix WFM700M など） ■ 75ΩHD-SDI データの処理が可能なビデオ BNC ケーブル Stratix GX ビデオ・デモンストレーション・ボードを入手するには、アルテラの 販売代理店にお問い合わせください。 リファレンス・デザインには、Windows オペレーティング・システムを搭載し た PC に、次のソフトウェアが必要です。 ■ Quartus II バージョン 4.0 ■ ModelSim-Altera バージョン 5.7e デザインのインストール 図 5 にディレクトリ構造を示します。 図 5. ディレクトリ構造 auk_sdi doc ドキュメントを格納 quartus デザインのQuartus IIプロジェクトを格納 simulate 各テストベンチのシミュレーション・スクリプトを格納 source ソース・ファイルを格納 demo トップレベル・デモンストレーション・デザイン・ファイルを格納 gxb トランシーバ・ロジックおよびI/O処理ファイルを格納 gxb_interface トランシーバ・インタフェース・ファイルを格納 pattern_gen パターン・ジェネレータ・ファイルを格納 port 全二重インタフェース・ファイルを格納 receive SDIレシーバ・ファイルを格納 transmit SDIトランシーバ・ファイルを格納 tb テストベンチ・ファイルを格納 20 Altera Corporation 暫定仕様 使用開始にあたって 表 4 に、source\demo ディレクトリ内のデモンストレーション・ファイルを示し ます。 表 4. デモンストレーション・ファイル ファイル名 説明 sdi_loopback_demo.v デモンストレーション・デザインのトップレベル・ デザイン・ファイル。 pll_x5_d2_fudge.v PLL メガファンクション。 latch_error.v エラー・フラグ・ラッチ。 fifo_256x20.v ループバック・デザイン用の FIFO バッファ。 表 5 に、source\gxb ディレクトリ内のトランシーバ・メガファンクション・ファ イルを示します。 表 5. トランシーバ・メガファンクション・ファイル ファイル名 gxb_duplex_1port_1485.v gxb_duplex_1port_1350_10bit.v 説明 HD およびマルチレート動作（20 ビット・モー ド）用トランシーバ・メガファンクション。 SD 動作用トランシーバ・メガファンクション （10 ビット・モード）。 表 6 に、source\gxb_interface ディレクトリ内のトランシーバ・インタフェース・ ファイルを示します。 表 6. トランシーバ・インタフェース・ファイル ファイル名 Altera Corporation 説明 sdi_gxb_interface.v トランシーバ・インタフェース・ロジック用トッ プレベル・デザイン・ファイル。 fifo_4x20.v リタイミング FIFO バッファ。 gxb_txsample.v トランスミッタ・オーバサンプリング・ロジック。 gxb_rxsample.v レシーバ・オーバサンプリング・ロジック。 sdi_gxb_ctrl.v トランシーバ・コントロール・ステート・マシン・ ロジック。 21 暫定仕様 使用開始にあたって 表 7 に、source\pattern_gen ディレクトリ内のパターン・ジェネレータ・ファイ ルを示します。 表 7. パターン・ジェネレータ・ファイル ファイル名 説明 pattern_gen.v パターン・ジェネレータのトップレベル・デザイ ン・ファイル。 sdi_makeframe.v フレーム・メーカ。 gen_colorbar.v カラーバー・パターン・ジェネレータ。 gen_patho.v チェックフィールド・パターン・ジェネレータ。 表 8 に、source\portディレクトリ内の全二重インタフェース・ファイルを示します。 表 8. 全二重インタフェース・ファイル ファイル名 sdi_txrx_port.v 説明 全二重マルチレート SDI 用トップレベル・デザイ ン・ファイル。 表 9 に、source\receive ディレクトリ内のデコーダ・ファイルを示します。 表 9. デコーダ・ファイル ファイル名 22 説明 sdi_receive.v SDIデコーダのトップレベル・デザイン・ファイル。 sdi_descrambler.v NRZI デコーディングおよびデスクランブリング・ ロジック sdi_aligner.v ワード・アライナ。 sdi_trsmatch.v HD-SDI LN および CRC ワードを識別するための ロジック。 hdsdi_extract_ln.v HD-SDI ライン番号を抽出するためのロジック。 sdi_format.v フォーマット検出器。 hdsdi_rate.v HD データ・レートを特定するためのロジック。 sdi_anctrack.v 補助データ・パケットを識別およびトラッキング するためのロジック。 Altera Corporation 暫定仕様 使用開始にあたって 表 10 に、source\transmit ディレクトリ内のエンコーダ・ファイルを示します。 表 10. エンコーダ・ファイル ファイル名 説明 hdsdi_transmit.v HD-SDI デコーダのトップレベル・デザイン・ファ イル。 hdsdi_insert_ln.v HD-SDI LN ワードを挿入するためのロジック。 hdsdi_crc.v CRC ジェネレータおよびチェッカ。 sdi_scrambler.v スクランブリングおよび NRZI エンコーディング・ ロジック。 デザインのシミュレーション リファレンス・デザイン用テストベンチ、および ModelSim-Altera シミュレータ でシミュレーションするためのスクリプトが用意されています。 シミュレーション・バッチ・ファイル run.bat は、ライン 4 を編集して、 ModelSim-Altera シミュレータのインストール先をポイントするように 修正する必要があります。 シミュレーションを実行するには、simulate\tb_sdi_txrx_port サブディレクトリ 内の run.bat を実行します。このファイルによってデザインをコンパイルし、 ModelSim-Altera シミュレータを起動します。選択した信号が波形ビューアに表 示されます。シミュレーションは自動的に実行され、完了時に合格か不合格かが 表示されます。 tb_sdi_txrx_port テストベンチは、リファレンス・デザインをインスタンス化し、 動作の HD モードをテストします。 トランスミッタ動作をテストするために、テストベンチは基準クロックおよびパ ラレル・ビデオ・データを生成します。デザインは、このパラレル・ビデオ・デー タをエンコードし、シリアル化します。シリアル出力は、サンプリング、NRZI デ コーディング、およびデスクランブリングが行われ、次にパラレル形式に再構築 されます。テストベンチは、TRS トークン（EAV および SAV）が出力に存在する ことを検出して、動作が正しいかどうかチェックします。 レシーバ動作をテストするために、テストベンチはシリアル・トランスミッタ・ データをレシーバ入力に接続します。テストベンチは、レシーバがワード・アラ インメントを完了したかどうかをチェックし、抽出された LN が正しいかどうか を検証します。 Altera Corporation 23 暫定仕様 使用開始にあたって デザインのコンパイル リファレンス・デザインには、Stratix GX ビデオ・デモンストレーション・ボー ドにマップされた Quartus II プロジェクト・ファイルが含まれています。このデ モンストレーション・デザインをコンパイルして、デモンストレーションに必要 なデバイス・イメージを作成する必要があります。 デモンストレーション・デザインをコンパイルするには、Quartus II 開発ソフト ウェアで関連するプロジェクトを開き、Start Compilation（Tools メニュー）を 選択します。 Stratix GX のビデオ・デモンストレーション・ボードでの SDI のデモンストレーション デモンストレーション・デザインは、SDI の機能動作および Stratix GX デバイス のシリアル・インタフェース性能を示します。 Stratix GXのビデオ・デモンストレーション・ボードについて詳しくは、 「Stratix GX Video Demonstration Board Data Sheet」を参照してください。 デモンストレーションを実行するには、以下の手順に従ってください。 1. すべての DIP スイッチ（S7）が closed 位置にあることを確認します。ジャンパ J8 を（電源入力で）取り外します。ジャンパ JP2 と JP4 を接続し、ケーブル・ イコライザをイネーブル（BNC から遠い方の 2 本のピンを接続）します。 2. SDI 信号ジェネレータを SDI 0（BNC J42）のレシーバ入力に接続します。 3. SDI 信号アナライザを SDI 0 のトランスミッタ出力（BNC J38 または J39）に 接続します。 4. 5V 電源をボードに接続します（5V を J7、GND を J6）。 電源入力に対する保護はありません。電圧と極性を確認してからボード に電源を供給してください。 5. ボードに電源を供給し、Quartus II で生成された quartus\sdi_loopback\sdi_loopback_demo.sofファイルをダウンロードします。 24 6. デモンストレーションでは、受信されたSDI信号がアナライザに再送信されます。 7. さまざまなビデオ・パターン（カラーバー、パソロジカル・チェックフィー ルドなど）およびデータ・レート（270 Mbps SD、1.4835 Gbps HD および 1.485 Gbps HD）でデザインをテストします。 Altera Corporation 暫定仕様 使用開始にあたって VCXO はトランスミッタ・データをレシーバ・データに周波数ロックし ます。HD-SDI 動作の場合、この VCXO は 1.4835 Gbps データのみをサ ポートします。1.485 Gbps データ用 VCXO をバイパスするためのオプ ションが用意されています（以下を参照）。 LED は次の状態を示します。 ■ ユーザLED[0]が点滅すると、レシーバ基準クロックが存在することを示しま す。 ■ ユーザLED[1]が点滅すると、トランスミッタ基準クロックが存在することを ■ 示します。 ユーザ LED[2] は、レシーバがワード・アラインメントされている場合に点灯 します。 ■ ユーザ LED[3] は、受信したライン・フォーマットが既知である場合に点灯し ます。 ■ ユーザ LED[4] は、受信したフレーム・フォーマットが既知である場合に点灯 ■ します。 ユーザ LED[6] は、 HD chroma チャネルに関して CRC エラーが検出された場 ■ ユーザ LED[7] は、 HD luma チャネルに関して CRC エラーが検出された場合 合に点灯します。 に点灯します。 ■ ユーザLED[6]とユーザLED[7]は、 プッシュ・ボタン3を押すと消灯できます。 ■ レシーバ SDI LED は、270 Mbps SD が検出された場合には緑色、1.4835 Gbps HD が検出された場合には黄色、1.485 Gbps HD が検出された場合には赤色 になります。信号が検出されなかった場合、または受信したフレーム・フォー マットが既知でない場合は点灯しません。 トランスミッタ SDI LED は、インタフェースが送信中のときに点灯します。レ シーバと同じカラー・コードが使用されます。 ボタンを操作すると、次の動作が実行されます。 ■ DIPスイッチ[0]をOpenにすると、復元されたクロックをHD送信に使用しま す。デフォルトで VCXO は、レシーバからトランスミッタへ転送される可能 ■ 性のあるジッタを減衰させます。 プッシュ・ボタン 1 を押すと、2 番目のインタフェース送信が、シンプルな 1080i カラーバー・テスト・パターン（デフォルト）からパソロジカル・チェッ クフィールド・テスト・フレームに変化します。 デモンストレーションには、SignalTap™ コンフィギュレーション・ファイルが含 まれています。このファイルを使用すると、Quartus II 開発ソフトウェアで、レ シーバ・データと一部のタイミング・フラグとステータス・フラグをモニタでき るようになります。 Altera Corporation 25 暫定仕様 Copyright © 2004 Altera Corporation. All rights reserved. Altera、The Programmable Solutions Company、スタイル化されたアルテラのロゴ、各製品名、商標ま たはサービス・マーク表示されている単語およびロゴは、特に指定のない限り、Altera Corporation の米国およびその他の国における商標またはサービス・マー クです。その他の製品およびサービス名はそれぞれの所有者に帰属しています。Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は 参考用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。 26 暫定仕様 Altera Corporation