SM5921A 8ch lip sync ■概要 SM5921A は、オーディオ用 SDRAM コントローラ LSI です。入力された 64fs slot の 3 線式シリアルフォー マットのオーディオデータを外部 SDRAM に蓄積し、任意のアドレスをアクセスすることで各チャネルデータ にディレイを付加することが可能です。また、ダイレクトミュート機能によりオーディオデータにミュートを かけることが可能です。 ■特長 ■端子配置 VSS DQ4 DQ5 DQ6 DQ7 WEN CASN RASN CSN BA A10 A0 A1 A2 A3 VDD 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 • システムクロック入力 48 (Top view) ●機能 25 A6 DQ12 57 24 A5 DQ11 58 23 A4 DQ10 59 22 DOD DQ9 60 21 DOC DQ8 61 20 DOB WPOLN 62 19 DOA OEN 63 18 TEST VSS 64 17 VDD • ディレイ設定：イントリンシックディレイとイ ンディヴィジュアルディレイの和で設定 − イントリンシックディレイ (各ch共通、default default = 0 sample、 最小設定単位：1 サンプル ) 最大遅延値：1365.3ms @ fs = 48kHz 682.7ms @ fs = 96kHz 341.3ms @ fs = 192kHz • アドレスシフタ機能：×1/×2/×4 対応 VDD 1 = 0 sample、最小設定単位：16 サンプル ) − インディヴィジュアルディレイ ( 各 ch 独立、 ■外形寸法図 (Unit : mm) 重さ：0.35g 遅延設定値を変えることなく遅延時間を 1 倍/2 倍 /4 倍することができます。 • SDRAM I/F：16M/64M/128M (×16 品対応 ) 12 ± 0.4 10 ± 0.1 + 0.075 0.125 − 0. 025 10 ± 0.1 ●構造 • シリコンゲート CMOS 12 ± 0.4 • パッケージ：64 ピン QFP ●用途 • 多チャンネル PCM 信号へのディレイ付加 Package SM5921AF 64 ピン QFP 0.5 0.08 S + 0.09 0.18 − 0.05 0.1 S 1.7 MAX Device 0 to 10 1.4 ± 0.1 ■オーダーインフォメーション 0.5 ± 0.2 • MCU インターフェース：3 線式シリアル VSS 16 56 RSTN 15 A7 DQ13 DMUTEN 14 26 TEST3 13 55 TEST2 12 A8 DQ14 SIO 11 27 SI 10 54 9 A9 DQ15 3 線シリアル、8ch PCM 64 clock/slot、ワードクロック極性反転可能 • ダイレクトミュート機能 SCLK 28 8 53 XCS CKE DQ0 7 29 DID 52 6 DQ1 DIC CLKO • データ入 / 出力 5 30 DIB 51 4 DQM DQ2 DIA VSS 31 3 32 50 BCKI 49 DQ3 2 VDD WCKI 64fs (fs = 32kHz ∼ 192kHz)、ビットクロックで 代用 • サンプリング周波数：fs = 32kHz ∼ 192kHz 対応 注 ) 公差なき寸法は参考値 SEIKO NPC CORPORATION —1 SM5921A ■ブロック図 WPOLN WCKI BCKI DIA DIB DIC DID Input data interface TEST TEST2 Sequencer block TEST3 CKE Arithmetic operation block CLKO DQM RSTN Address controller A0 to A10 BA DQ0 to DQ15 CSN CASN SDRAM interface RASN XCS WEN SCLK MCU interface SI SIO Output data interface DOA DOB DOC OEN DMUTEN DOD ■端子説明 設定 端子番号 端子名 I/O *1 1 VDD − 電源端子 2 WCKI I ワードクロック入力 3 BCKI I ビットクロック入力 (64fs) 4 DIA I シリアルデータ入力 A 5 DIB I シリアルデータ入力 B 6 DIC I シリアルデータ入力 C 7 DID I シリアルデータ入力 D 8 XCS I MCU ラッチイネーブル入力 9 SCLK I MCU クロック入力 10 SI I MCU データ入力 11 SIO Ot MCU データ出力 12 TEST2 Id TEST 入力端子 Test 13 TEST3 Id TEST 入力端子 Test 14 DMUTEN Ip ダイレクトミュート設定 Mute 15 RSTN リセット入力端子 Reset 機能 16 VSS Ip − 17 VDD − 電源端子 18 TEST Id TEST 入力端子 19 DOA Ot シリアルデータ出力 A 20 DOB Ot シリアルデータ出力 B 21 DOC Ot シリアルデータ出力 C 22 DOD Ot シリアルデータ出力 D H L GND 端子 Test SEIKO NPC CORPORATION —2 SM5921A 端子番号 端子名 I/O *1 23 A4 O アドレス出力 A4 24 A5 O アドレス出力 A5 25 A6 O アドレス出力 A6 26 A7 O アドレス出力 A7 27 A8 O アドレス出力 A8 28 A9 O アドレス出力 A9 29 CKE O SDRAM クロックイネーブル出力 30 CLKO O SDRAM クロック出力 (64fs) 31 DQM O DQM 出力 32 VSS − GND 端子 33 VDD − 電源端子 34 A3 O アドレス出力 A3 35 A2 O アドレス出力 A2 36 A1 O アドレス出力 A1 37 A0 O アドレス出力 A0 38 A10 O アドレス出力 A10 機能 39 BA O バンクアドレス出力 BA 40 CSN O /CS 出力 41 RASN O /RAS 出力 42 CASN O /CAS 出力 43 WEN O /WE 出力 44 DQ7 I/O データ入出力 DQ7 45 DQ6 I/O データ入出力 DQ6 46 DQ5 I/O データ入出力 DQ5 47 DQ4 I/O 48 VSS − GND 端子 49 VDD − 電源端子 50 DQ3 I/O データ入出力 DQ3 51 DQ2 I/O データ入出力 DQ2 52 DQ1 I/O データ入出力 DQ1 53 DQ0 I/O データ入出力 DQ0 54 DQ15 I/O データ入出力 DQ15 55 DQ14 I/O データ入出力 DQ14 56 DQ13 I/O データ入出力 DQ13 57 DQ12 I/O データ入出力 DQ12 58 DQ11 I/O データ入出力 DQ11 59 DQ10 I/O データ入出力 DQ10 60 DQ9 I/O データ入出力 DQ9 61 DQ8 I/O データ入出力 DQ8 62 WPOLN Ip ワードクロック極性設定 63 OEN Id データ出力イネーブル設定 64 VSS − GND 端子 設定 H L データ入出力 DQ4 反転 Hi-Z 出力 *1. I: Input, I/O: Input/Output, O: Output, Ip: Input with pull-up resistor, Id: Input with pull-down resistor, Ot: three-state Output SEIKO NPC CORPORATION —3 SM5921A ■絶対最大定格 VSS = 0V, VDD 端子電圧 = VDD 項目 記号 定格 単位 電源電圧 V DD −0.3 ∼ 4.6 V 入力電圧 VI −0.3 ∼ 5.5 V 出力電圧 VO −0.3 ∼ VDD + 0.3 V 保存温度 T STG −55 ∼ 125 °C 消費電力 PW 120 mW ( 注 ) 電源の投入 / 切断時にも適用します。 ■推奨動作条件 VSS = 0V, VDD 端子電圧 = VDD 項目 規格 記号 MIN TYP MAX 単位 電源電圧 V DD 3.0 3.3 3.6 V 動作温度 TOPR −40 25 85 °C ■電気的特性 ● DC 特性 V SS = 0V, VDD = 3.0 ∼ 3.6V, Ta = −40 ∼ 85°C 項目 規格 端子 記号 VDD IDD (*1)(*2) (*3)(*5) 2.0 入力電圧 VIH V DD V IL 0 0.8 出力電圧 (*4)(*5) VDD − 0.4 V DD 0 0.4 入力リーク電流 (*1)(*5) 消費電流 (*2) 入力電流 (*3) 条件 MIN (*A) TYP MAX 18 30 V OH IOH = −2.0mA VOL IOL = 2.0mA ILH V IN = VDD −1.0 1.0 ILL V IN = 0V −1.0 1.0 IIH1 V IN = VDD −1.0 1.0 IIL1 V IN = 0V −90.0 −33.0 −12.5 IIH2 V IN = VDD 12.5 33.0 90.0 IIL2 V IN = 0V −1.0 単位 mA V V µA µA 1.0 (*A)： 全出力端子無負荷、システムクロック周波数 FBCKI = 12.288MHz、入力サンプリング周波数 fs = 192kHz、電源電圧 V DD = 3.6V ( 注 ) 端子については、下記「○端子種別」をご参照下さい。 ○端子種別 記号 種別 端子名 (*1) 入力端子 WCKI, BCKI, DIA, DIB, DIC, DID, XCS, SCLK, SI (*2) 入力端子 DMUTEN, WPOLN, RSTN (*3) 入力端子 OEN, TEST, TEST2, TEST3 (*4) 出力端子 DOA, DOB, DOC, DOD, RASN, CASN, CSN, A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10, BA, WEN, CLKO, CKE, DQM, SIO (*5) 入出力端子 DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7, DQ8, DQ9, DQ10, DQ11, DQ12, DQ13, DQ14, DQ15 SEIKO NPC CORPORATION —4 SM5921A ● AC 特性 ○シリアル入力 (WCKI, BCKI, DI* 端子 ) 規格 項目 記号 条件 単位 MIN TYP MAX t WCCY 5.2 20.8 32 µs tBICY 81.25 325.5 500 ns BCKI パルス幅 (H 区間 ) t BICWH 32.5 130.2 320 ns BCKI パルス幅 (L 区間 ) tBICWL 32.5 130.2 320 ns DI* セットアップタイム t DIS 20.0 ns DI* ホールドタイム tDIH 20.0 ns t BWI 32.5 ns t WBI 32.5 ns WCKI 周期 BCKI パルス周期 ラスト BCKI 立ち上がり → WCKI エッジ WCKI エッジ → ファースト BCKI 立ち上がり VIH 0.5VDD WCKI tBWI tWBI VIL VIH 0.5VDD BCKI tBICWH tBICWL VIL tBICY VIH 0.5VDD DI* tDIS tDIH VIL 注 ) DI*：DIA, DIB, DIC, DID 端子 SEIKO NPC CORPORATION —5 SM5921A ○シリアル出力 (DO* 端子 ) 規格 項目 記号 条件 MIN TYP MAX 単位 BCKI からの出力遅延 tBDL CL = 15pF 0 20 ns DI* からの出力遅延 tDDL データスルー時 (THROU = "1"), CL = 15pF 0 20 ns ワード境界からの イネーブル時間 tODL OEN = H → L, CL = 15pF 0 30 ns ワード境界からの ディスエーブル時間 t OEZ OEN = L → H, CL = 15pF 0 30 ns VIH 0.5VDD BCKI VIL VIH 0.5VDD DI* VIL tDDL VOH 0.5VDD DO* VOL tBDL VIH 0.5VDD WCKI VIL VOH 0.5VDD DO* tODL tOEZ VOL 注 ) DI*：DIA, DIB, DIC, DID 端子 DO*：DOA, DOB, DOC, DOD 端子 SEIKO NPC CORPORATION —6 SM5921A ○ SDRAM インターフェース (CLKO, RASN, CASN, WEN, CSN, A0 ∼ A10, DQ0 ∼ DQ15 端子 ) 規格 項目 記号 条件 MIN TYP MAX 単位 CLKO パルス周期 tCLKCY CL = 15pF 1 tBICY CLKO パルス幅 (H 区間 ) t CLKOH CL = 15pF 1/2 tBICY CLKO パルス幅 (L 区間 ) tCLKOL CL = 15pF 1/2 tBICY tRASNH CL = 15pF 1 tBICY tRASNL CL = 15pF 1 tBICY tCASNH CL = 15pF 1 tBICY tCASNL CL = 15pF 1 tBICY tWENH CL = 15pF 1 tBICY t WENL CL = 15pF 1 tBICY RASN パルス幅 CASN パルス幅 WEN パルス幅 CLKO ↑ CSN セットアップ tCSNS CL = 15pF 1/2 tBICY ホールド t CSNH CL = 15pF 1/2 tBICY CLKO ↑ RASN セットアップ t RASNS CL = 15pF 1/2 tBICY tRASNHO CL = 15pF 1/2 tBICY CLKO ↑ セットアップ t CASNS CL = 15pF 1/2 tBICY CASN ホールド tCASNHO CL = 15pF 1/2 tBICY CLKO ↑ WEN セットアップ tWENS CL = 15pF 1/2 tBICY t WENHO CL = 15pF 1/2 tBICY CLKO ↑ A0 ∼ A10 セットアップ tADS CL = 15pF 1/2 tBICY ホールド tADH CL = 15pF 1/2 tBICY CLKO ↑ DQ0 ∼ DQ15 セットアップ tDQS CL = 15pF 1/2 tBICY ホールド tDQH CL = 15pF 1/2 tBICY リフレッシュコマンド間隔 t REF CL = 15pF 3 回 /fs CLKO からの遅延時間 t DLY CL = 15pF ホールド ホールド 0 15 ns SEIKO NPC CORPORATION —7 SM5921A VOH 1.5V CLKO tCLKOH tCLKOL tCLKCY VOL VOH 1.5V CSN tDLY VOL tDLY VOH 1.5V RASN tRASNL tRASNH VOL tDLY VOH 1.5V CASN tCASNH tCASNL VOL tDLY VOH 1.5V WEN tWENH tWENL VOL tDLY VOH 1.5V A0 to A10 tDLY VOL VOH 1.5V DQ0 to DQ15 tDLY VOL SEIKO NPC CORPORATION —8 SM5921A ○ MCU インターフェース入出力 (SCLK, SI, XCS, SIO 端子 ) 規格 項目 記号 条件 MIN TYP MAX 単位 XCS パルス幅 (H 区間 ) t XCSWH 60 + tBICY ns XCS パルス幅 (L 区間 ) tXCSWL 1020 + 17tBICY ns ラスト SCLK 立ち上がり → XCS 立ち上がり t XCSS 30 + t BICY/2 ns XCS 立ち上がり → ファースト SCLK 立ち上がり tXCSH 30 + t BICY/2 ns SCLK パルス周期 t SCLKCY 60 + tBICY ns SCLK パルス幅 (H 区間 ) t SCLKH 30 + t BICY/2 ns SCLK パルス幅 (L 区間 ) tSCLKL 30 + t BICY/2 ns SI セットアップタイム t SIS 30 + t BICY/2 ns SI ホールドタイム t SIH 30 + t BICY/2 ns SCLK からの出力遅延 tDSIO CL = 15pF 0 tXCSWL 20 ns tXCSWH VIH 0.5VDD XCS VIL tXCSS tXCSH VIH 0.5VDD SCLK tSCLKH tSCLKL tSCLKCY VIL VIH 0.5VDD SI tSIS tSIH VIL VIH 0.5VDD SIO tDSIO VIL SEIKO NPC CORPORATION —9 SM5921A ■機能説明 ●ディレイ設定 SM5921A では、MCU インターフェースからディレイ値を設定することにより入力されたデータに遅延を 与えることができます。各 ch データにおける総ディレイ値は、以下の公式で計算された値となります。 tDelay (sec) = (nSample-system + (nSample-intrinsic + nSample-individual) × nMp) fs nSample-system nSample-intrinsic nSample-individual nMp fs ：システム上のディレイのサンプル数 (2 サンプル固定 ) ：イントリンシックディレイのサンプル数 ：インディヴィジュアルディレイのサンプル数 ：アドレスシフト係数 ：サンプリング周波数 注 ) イントリンシックディレイ、インディヴィジュアルディレイが共に 0 サンプル設定でも 2 サンプル分 の遅延が発生します。 ○アドレスシフト係数 アドレスシフト係数とは、MP0N, MP1N フラグの設定により決定される係数です。遅延設定値を変える ことなく遅延時間を 1 倍 /2 倍 /4 倍にすることができます。例えば、入力信号が fs = 48kHz から 192kHz に 切り換わったときにアドレスシフトで 4 倍にすれば、遅延時間をほぼ同量にすることができます。 MP0N MP1N nMp L L 1 L H 2 H L 4 H H 1 • 設定値上限を超える設定はできません。 • 計算例 fs = 48kHz, REG 0/H = 200/H, REG 2/H = 800/H, nMp = 1 の場合の遅延値は、 tDelay = (nSample-system + (nSample-intrinsic + nSample-individual) × nMp) / fs (sec) = (2 + (8192 + 2048) × 1) / 48000 = 213.3msec fs = 192kHz, REG 0/H = 200/H, REG 2/H = 800/H, nMp = 1 の場合の遅延値は、 tDelay = (nSample-system + (nSample-intrinsic + nSample-individual) × nMp) / fs (sec) = (2 + (8192 + 2048) × 1) / 192000 = 53.3msec fs = 192kHz, REG 0/H = 200/H, REG 2/H = 800/H, nMp = 2 の場合の遅延値は、 tDelay = (nSample-system + (nSample-intrinsic + nSample-individual) × nMp) / fs (sec) = (2 + (8192 + 2048) × 2) / 192000 = 106.6msec fs = 192kHz, REG 0/H = 200/H, REG 2/H = 800/H, nMp = 4 の場合の遅延値は、 tDelay = (nSample-system + (nSample-intrinsic + nSample-individual) × nMp) / fs (sec) = (2 + (8192 + 2048) × 4) / 192000 = 213.3msec このように fs = 48kHz → fs = 192kHz に移行したときに nMp = 1 → nMp = 4 とするだけで同等の遅延 値を得ることができます。しかしながら、メモリサイズの物理限界を超えることはできませんので、 nMp = 4 としたときに (nSample-intrinsic + nSample-individual) の総和が 16384 サンプルを超えていた場 合、nMp = 1 設定時の 65535 サンプル設定として扱われます。 SEIKO NPC CORPORATION —10 SM5921A ○イントリンシックディレイ ( 固有遅延 ) イントリンシックディレイとは、各 ch グループに固有に与えられる遅延値です。各 ch グループのデー タに同じ遅延値を与えるのに使用します。default では、0 サンプルの値になるように設定されています。 イントリンシックディレイは、REG 0/H (DIA/DOA, DIB/DOB グループ )、REG 1/H (DIC/DOC, DID/DOD グループ ) に書き込むことにより設定され、設定の最小単位は、16 サンプル (333.2µs @ fs = 48kHz) です。 TRACKT フラグ (「● MCU インターフェース」の表「REG A/H」参照 ) を "H" とすることで、DIA/ DOA, DIB/DOB, DIC/DOC, DID/DOD 全てに同じ遅延値を与えることもできます。 ○インディヴィジュアルディレイ ( 個別遅延 ) インディヴィジュアルディレイとは、各 ch に独立に与えられる遅延値です。各 ch のデータにそれぞれ 独立の遅延値を与えるのに使用します。default では、0 サンプルの値になるように設定されています。イ ンディヴィジュアルディレイは、REG 2/H, REG 3/H, REG 4/H, REG 5/H, REG 6/H, REG 7/H, REG 8/H, REG 9/H に書き込むことにより設定され、設定の最小単位は、1 サンプル (20.8 µs @ fs = 48kHz) です。 TRACKD フラグ (「● MCU インターフェース」の表「REG A/H」参照 ) を "H" とすることで、REG 2/ H の設定値 (DIA/DOA-Lch) を DIA/DOA-Rch, DIB/DOB-Lch, DIB/DOB-Rch に、REG 6/H の設定値 (DIC/ DOC-Lch) を DIC/DOC-Rch, DID/DOD-Lch, DID/DOD-Rch に反映させることができます。 全ての ch に同じディレイを与えるための最小設定は、REG 0/H, REG 2/H, REG 6/H を設定し、TRACKT フラグと TRACKD フラグを "H" にすることとなります。下表に設定レジスタとイントリンシックディレ イとインディヴィジュアルディレイの関係を示します。 Channel Intrinsic delay Individual delay DIA/DOA-Lch DIA/DOA-Rch REG 2/H REG 3/H REG 0/H DIB/DOB-Lch REG 4/H DIB/DOB-Rch REG 5/H DIC/DOC-Lch REG 6/H DIC/DOC-Rch REG 7/H REG 1/H DID/DOD-Lch REG 8/H DID/DOD-Rch REG 9/H ○遅延時間例 総ディレイ値は、上式に定義された値に設定されます。以下にその遅延時間例を示します。 サンプリング周波数 (fs) 設定値 nSample-intrinsic + nSample-individual 32kHz 44.1kHz 48kHz 96kHz 192kHz 0*1 62.5 45.4 41.7 20.8 10.4 µs 1000 31.3 22.7 20.8 10.4 5.2 ms 10000 312.5 226.8 208.3 104.2 52.1 ms 20000 625 453.5 416.7 208.3 104.2 ms 36863 1152 835.9 768 384 192 ms 65535 2048 1486.1 1365.3 682.7 341.3 ms 単位 *1. 設定値が 0 でも、システム上 2 サンプルの遅延が生じます。 SEIKO NPC CORPORATION —11 SM5921A ○遅延設定値の上限 各チャンネルにおける遅延設定値入力 "(nSample-intrinsic + nSample-individual) × nMp" の上限は 65535 サ ンプルとなります。仮に 65536 サンプルを超える遅延設定入力を行った場合、内部リミッタにより、その チャンネルの遅延設定値は 65535 サンプルとして扱われます。 遅延値設定例 遅延設定値入力 (nSample-intrinsic + nSample-individual) × nMp nMp REG 0/H REG 2/H (sample) リミット後の遅延設定値 (sample) 1 FFF/H 00F/H (65520 + 15) × 1 = 65535 65535 1 FFF/H 010/H (65520 + 16) × 1 = 65536 65535 2 7FF/H 00F/H (32752 + 15) × 2 = 65534 65534 2 7FF/H 010/H (32752 + 16) × 2 = 65536 65535 4 3FF/H 00F/H (16368 + 15) × 4 = 65532 65532 4 3FF/H 010/H (16368 + 16) × 4 = 65536 65535 ●システムリセット (RSTN 端子 , WPOLN 端子 , INIT フラグ ) パワー ON 時に SM5921A のリセットを行う必要があります。このリセットは、RSTN 端子に L パルスを 印加することにより行います。システムリセット時には、全レジスタがクリアされ、シーケンサもリセット されます。電源電圧が安定し、WCKI, BCKI の各入力クロックが安定した状態で RSTN 端子を L から H にし てシステムリセットを解除して下さい。また、動作中に WCKI, BCKI が停止した場合は、各入力クロックが 再度安定した状態でシ ステムリセットを行って下さい。システムリセット解除後、SM5921A はイニシャラ イズシーケンスに入り、SDRAM のイニシャライズを開始します。イニシャライズは、1/fs × 64 区間で完了 します。イニシャライズ区間中に入力された DIA, DIB, DIC, DID の各入力データは、無視されます。システ ムリセットは、RSTN 端子に L パルスを印加すること以外に次の状態でもかけることができます。 ○ WPOLN 端子切り換え時、INIT フラグ発行時 これらの状態でも SDRAM のイニシャライズシーケンスが起動し、SDRAM をイニシャライズします。 SDRAM のイニシャライズ中は、各出力端子はダイレクトミュートされます。 ●ワードクロック極性 (WPOLN 端子 ) SM5921A では、64fs slot のデータを 1 ワードとして取り扱うため、ワード境界を選択することができま す。WPOLN 端子は pull-up されていますので、WPOLN 端子をオープンとした場合、WCKI の "H" 区間を Lch データとして取り扱います。データスルー、出力イネーブル、ダイレクトミュートの各機能は、WPOLN 端子で設定されたワード境界を基準として動作します。 詳しくは、 「■タイミングチャート」の項を参照下さい。 WPOLN 端子設定 機能 L WCKI の "L" 区間を Lch データとして取り扱います。ワード境界は、WCKI の ↓ エッジ となります。 H WCKI の "H" 区間を Lch データとして取り扱います。ワード境界は、WCKI の ↑ エッジ となります。 SEIKO NPC CORPORATION —12 SM5921A ●データスルー (THROU フラグ ) SM5921A では、SDRAM を介してデータのやり取りを行う関係上、遅延設定を "0" と設定してもシステム としての固定遅延が発生します (「●ディレイ設定」参照 )。完全に遅延を "0" としたい場合は、レジスタ A/ H の THROU フラグを "1" に設定することで DOA, DOB, DOC, DOD の各出力端子には、DIA, DIB, DIC, DID の入力データがそのまま出力されます。THROU フラグは default で "0" にされていますので、何も設定しな ければ DOA, DOB, DOC, DOD の各出力端子には遅延データが出力されます。THROU フラグは WCKI 境界 エッジにて取り込まれて反映されるため、最大 1 ワード遅れてスルーに切り換わります。 ●出力イネーブル (OEN 端子 ) SM5921A では、DOA, DOB, DOC, DOD の各出力端子の出力イネーブルを持ちます。各出力をディスエー ブルしたい場合は、OEN 端子を "H" 設定します。OEN 端子は pull-down されていますので、OEN 端子をオー プンとした場合、各出力端子はイネーブルとなり遅延データが出力されます。OEN 端子の入力は、WCKI 境 界エッジにて取り込まれて反映されるため、最大 1 ワード遅れて出力がディスエーブルに切り換わります。 ●ダイレクトミュート (DMUTEN 端子 ) ○ダイレクトミュートの ON/OFF DMUTEN 端子設定 動作 L 設定後の出力ワードから 0 データとなります H 設定後の出力ワードからデータ出力となります ○その他のミュート動作 リセット入力時にもダイレクトミュートがかかります。 RSTN 端子設定 動作 L 設定後の出力ワードから 0 データとなります H 設定後の 64 出力ワード後から遅延データ出力となります INIT フラグ発行時にもダイレクトミュートがかかります。 INIT 端子設定 動作 L 通常出力 H 設定後から 64 出力ワード区間ミュート後遅延データ出力となります PDW フラグ発行時にもダイレクトミュートがかかります。 PDW 端子設定 動作 L (H → L) レジスタ書き込み後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイ ントまでの区間ミュート後遅延データ出力となります H レジスタ書き込み後の出力ワードから 0 データとなります 遅延設定時にもダイレクトミュートがかかります。 遅延設定 動作 イントリンシック ディレイ レジスタ (0/H, 1/H) 書き込み後の出力ワードから 0 データとなり、設定後最初のデータ書 き込みポイントまでの区間ミュート後遅延データ出力となります インディヴィジュアル ディレイ レジスタ書き込み後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイ ントまでの区間ミュート後遅延データ出力となります SEIKO NPC CORPORATION —13 SM5921A MP0N, MP1N フラグ設定変更時にもダイレクトミュートがかかります。 • nMp の値に変化があった場合にミュートがかかります。 MP0N, MP1N フラグ設定 動作 (L, L) → (H, L) (L, L) → (L, H) (H, H) → (H, L) (H, H) → (L, H) (H, L) → (L, L) (H, L) → (L, H) (H, L) → (H, H) (L, H) → (L, L) (L, H) → (H, L) (L, H) → (H, H) (L, L) → (H, H) (H, H) → (L, L) 設定後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイントまでの区 間ミュート後遅延データ出力となります 設定後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイントまでの区 間ミュート後遅延データ出力となります 設定後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイントまでの区 間ミュート後遅延データ出力となります 通常出力 TRACKT, TRACKD フラグ発行時にもダイレクトミュートがかかります。 TRACKT 設定 動作 L (H → L) レジスタ書き込み後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイ ントまでの区間ミュート後遅延データ出力となります H (L → H) レジスタ書き込み後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイ ントまでの区間ミュート後遅延データ出力となります TRACKD 設定 動作 L (H → L) レジスタ書き込み後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイ ントまでの区間ミュート後遅延データ出力となります H (L → H) レジスタ書き込み後の出力ワードから 0 データとなり、設定後最初のデータ書き込みポイ ントまでの区間ミュート後遅延データ出力となります • リセット解除後のダイレクトミュート期間中に遅延値が設定された場合、64 ワードのダイレクト ミュート区間終了後に、遅延設定値から決まる最初のデータ書き込みポイントまでの区間がミュート されます。 • ミュート動作中に遅延設定値が更新された場合でかつ、前に設定された遅延値によるミュートの残存 区間が更新された値より大きい場合は、前に設定された遅延値区間までミュートし続けるように動き ます。先に設定されたミュートの残存区間が、更新された値より小さい場合は、更新された遅延値区 間までミュートされます。 SEIKO NPC CORPORATION —14 SM5921A ○イントリンシックディレイ時の一例 (TRACKT = L) After writing, the first data writing point WCKI DIA, DIB Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DIC, DID Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DOUTA, DOUTB Lch Rch DMUTE Lch Rch Lch Rch DOUTC, DOUTD Lch Rch DMUTE Lch Rch Lch Rch 0/H writing ○インディヴィジュアルディレイ時の一例 (TRACKD = L) • 2/H でのミュート残存期間 > 4/H 書き込みでのミュート時間 After 2/H writing, the first data writing point WCKI After 4/H writing, the first data writing point DIA Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DIB Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DIC Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DID Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DOUTA Lch Rch DMUTE Lch Rch DOUTB Lch Rch DMUTE Lch Rch DOUTC Lch Rch DMUTE Lch Rch DOUTD Lch Rch DMUTE Lch Rch 2/H writing 4/H writing SEIKO NPC CORPORATION —15 SM5921A ○インディヴィジュアルディレイ時の一例 (TRACKD = L) • 2/H でのミュート残存期間 < 4/H 書き込みでのミュート時間 Movement After 2/H writing, the first data writing point WCKI After 4/H writing, the first data writing point DIA Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DIB Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DIC Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DID Lch Rch Lch Rch Lch Rch Lch Rch Lch Rch DOUTA Lch Rch DMUTE Lch Rch DOUTB Lch Rch DMUTE Lch Rch DOUTC Lch Rch DMUTE Lch Rch DOUTD Lch Rch DMUTE Lch Rch 2/H writing 4/H writing SEIKO NPC CORPORATION —16 SM5921A ● MCU インターフェース MCU インターフェースは、4 線式シリアルインターフェースにて構成されています。 SCLK XCS SI RD/ A3 WR A2 A1 A0 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 A1 A0 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 "0" WRITE Hi-Z SIO SI READ RD/ A3 WR A2 "1" SIO Hi-Z D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 Hi-Z • SCLK は、点線のようになっても構いませんが、XCS の "L" 区間に 17 発必要です。 • RD/WR ビットが、"1" でレジスタリードモードとなり、A3 ∼ A0 に指定されたアドレスのレジスタ内容が SIO 端子にシリアルデータとして出力されます。リードモード時、SI 端子の D11 ∼ D0 のデータは、無視 されます。 • RD/WRビットが、"0" でレジスタライトモードとなり、A3∼A0に指定されたアドレスのレジスタに SI 端子 の D11 ∼ D0 のデータが書き込まれます。 • リード時にD11∼D0の区間をHi-Zにすることができるシステムであれば、SIとSIOを束ねて3線式のシリア ルインターフェースとして使用することも可能です。 • リード時に該当アドレスが無いときの出力は、"0" データとなります。 SEIKO NPC CORPORATION —17 SM5921A REG 0/H A3 0 A2 0 A1 0 A0 0 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Intrinsic delay (DIA, DIB) 最小設定単位：16 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 16 sample 0000 0000 1000 → 128 sample 0000 0001 0000 → 256 sample 0000 1000 0000 → 2048 sample 0001 0000 0000 → 4096 sample 1000 0000 0000 → 32768 sample 1111 1111 1111 → 65520 sample 333.2µs/step @ fs = 48kHz 1365ms/max @ fs = 48kHz 83.3µs/step @ fs = 192kHz 341.2ms/max @ fs = 192kHz REG 1/H A3 0 A2 0 A1 0 A0 1 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Intrinsic delay (DIC, DID) 最小設定単位：16 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 16 sample 0000 0000 1000 → 128 sample 0000 0001 0000 → 256 sample 0000 1000 0000 → 2048 sample 0001 0000 0000 → 4096 sample 1000 0000 0000 → 32768 sample 1111 1111 1111 → 65520 sample 333.2µs/step @ fs = 48kHz 1365ms/max @ fs = 48kHz 83.3µs/step @ fs = 192kHz 341.2ms/max @ fs = 192kHz SEIKO NPC CORPORATION —18 SM5921A REG 2/H A3 0 A2 0 A1 1 A0 0 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DIA-Lch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz REG 3/H A3 0 A2 0 A1 1 A0 1 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DIA-Rch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz SEIKO NPC CORPORATION —19 SM5921A REG 4/H A3 0 A2 1 A1 0 A0 0 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DIB-Lch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz REG 5/H A3 0 A2 1 A1 0 A0 1 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DIB-Rch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz SEIKO NPC CORPORATION —20 SM5921A REG 6/H A3 0 A2 1 A1 1 A0 0 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DIC-Lch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz REG 7/H A3 0 A2 1 A1 1 A0 1 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DIC-Rch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz SEIKO NPC CORPORATION —21 SM5921A REG 8/H A3 1 A2 0 A1 0 A0 0 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DID-Lch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz REG 9/H A3 1 A2 0 A1 0 A0 1 D11 × D10 × D9 × D8 × D7 × D6 × D5 × D4 × D3 × D2 × D1 × D0 × Individual delay (DID-Rch) 最小設定単位：1 サンプル 0000 0000 0000 → 0 sample (default) 0000 0000 0001 → 1 sample 0000 0000 1000 → 8 sample 0000 0001 0000 → 16 sample 0000 1000 0000 → 128 sample 0001 0000 0000 → 256 sample 1000 0000 0000 → 2048 sample 1111 1111 1111 → 4095 sample 20.8µs/1 step @ fs = 48kHz 85.3ms/max @ fs = 48kHz 5.2µs/1 step @ fs = 192kHz 21.3ms/max @ fs = 192kHz SEIKO NPC CORPORATION —22 SM5921A REG A/H A3 1 A2 0 A1 1 miscellaneous A0 0 D11 L Do not use D10 L Do not use D9 L Do not use D8 L Do not use D7 L Do not use D6 L MP0N アドレスシフト設定 0 D5 L MP1N アドレスシフト設定 1 (MP0N, MP1N) = (L, L) 1 倍 (MP0N, MP1N) = (L, H) 2 倍 (MP0N, MP1N) = (H, L) 4 倍 (MP0N, MP1N) = (H, H) 1 倍 D4 L THROU THROU = H 入力データをスルーします。 THROU = L 通常動作 (default) D3 L TRACKD TRACKD = H REG 3/H ∼ 5/H の内容を REG 2/H の内容に追従させます。 REG 7/H ∼ 9/H の内容を REG 6/H の内容に追従させます。 TRACKD = L 通常動作 (default) D2 L TRACKT TRACKT = H TRACKT = L L PDW PDW = H SDRAM にパワーダウンコマンドを発行します。 PDW = L 通常動作 (default) L INIT INIT = H SDRAM のイニシャライズを開始します。 イニシャライズ終了と共に INIT は、"L" になります。 INIT = L 通常動作 (default) D1 D0 REG 1/H の内容を REG 0/H の内容に追従させます。 通常動作 (default) SEIKO NPC CORPORATION —23 SM5921A ● SDRAM について ○使用可能な SDRAM SM5921A は、SDRAM のモードレジスタ (MRS) を下記に示すとおり設定し、データ転送を行います。 下記設定が可能な SDRAM を使用して下さい。 CL (/CAS Latency) ：2 BL ( バースト長 ) ：2, 8 WT ( ラップタイプ ) ：シーケンシャル ○ SDRAM との接続 SM5921A は、16M/64M/128M (×16 品 ) の SDRAM に対応しています。各 SDRAM とのインターフェース は、以下に示すとおり接続を行って下さい。 SDRAM 端子 /CS CLK CKE BA1 BA0 (BA) A11 A10 ∼ A 0 16M 接続時 CSN CLKO CKE − BA − A10 ∼ A0 SM5921AF 端子 64M 接続時 CSN CLKO CKE L BA L A10 ∼ A0 CSN CLKO CKE L BA L A10 ∼ A0 /RAS /CAS /WE HDQM LDQM DQ15 ∼ D Q0 16M 接続時 RASN CASN WEN DQM DQM DQ15 ∼ DQ0 64M 接続時 RASN CASN WEN DQM DQM DQ15 ∼ DQ0 128M 接続時 RASN CASN WEN DQM DQM DQ15 ∼ DQ0 128M 接続時 SDRAM 端子 SM5921AF 端子 SEIKO NPC CORPORATION —24 SM5921A ■タイミングチャート ●入力タイミング (WCKI, BCKI, DIA, DIB, DIC, DID 端子 ) WCKI (fs) Lch Rch BCKI (64fs) DI* 64 1 2 15 16 31 32 33 34 47 48 63 64 1 図 1：64fs/slot, WPOLN = H DI*：DIA, DIB, DIC, DID 端子 WCKI (fs) Lch Rch BCKI (64fs) DI* 64 1 2 15 16 31 32 33 34 47 48 63 64 1 図 2：64fs/slot, WPOLN = L DI*：DIA, DIB, DIC, DID 端子 ●出力タイミング (WCKI, BCKI, DOUTA, DOUTB, DOUTC, DOUTD 端子 ) WCKI (fs) Lch Rch BCKI (64fs) DOUT* 64 1 2 15 16 31 32 33 34 47 48 63 64 1 図 3：64fs/slot, WPOLN = H DOUT*：DOUTA, DOUTB, DOUTC, DOUTD 端子 WCKI (fs) Lch Rch BCKI (64fs) DOUT* 64 1 2 15 16 31 32 33 34 47 48 63 64 1 図 4：64fs/slot, WPOLN = L DOUT*：DOUTA, DOUTB, DOUTC, DOUTD 端子 SEIKO NPC CORPORATION —25 SM5921A ■応用回路例 ● 16M SDRAM (MSM56V16160) との接続例 XCS MCU CSN CLKO CLE SCLK SI BA SIO A10 to A0 SM5921A RASN CASN WEN WCKI BCKI DQM Digital signal processor DIA DIB DIC DID 16M SDRAM MSM56V16160 OKI HDQM LDQM DQ15 to DQ0 WPOLN OEN DMUTEN ● 64M SDRAM (MD56V62160) との接続例 XCS MCU SI CSN CLKO CLE SIO BA SCLK BA0 A10 to A0 SM5921A RASN CASN WEN WCKI BCKI DQM Digital signal processor DIA DIB DIC DID BA1 A11 64M SDRAM MD56V62160 OKI HDQM LDQM DQ15 to DQ0 WPOLN OEN DMUTEN SEIKO NPC CORPORATION —26 SM5921A ※このカタログに記載されている製品のご使用に際しては、次の点にご注意くださいますようお願い申し上げます。 1. このカタログに記載されている製品は、 その故障または誤作動が直接人命に関わる製品に使用されることを意図しておりません。 このような使用をご検討の場合には、 必ず事前に当社営業部までご相談ください。 なお、 事前の ご相談なく使用され、そのことに よって発生した損害 等については、当社では一切責 任を負いかねますの でご了承 ください。 2. このカタログに記載されている内容は、 特性、信頼性等の改善のため予告なしに変更されることがありますので予めご了承ください。 3. このカタログに記載されている内容は、第三者の知的財産権その他の権利を侵害していないことを保証するものではありません。 したがって、 その使用に起因する第三者の権利に対する侵害について当社は責任を負いかねますのでご了承ください。 4. このカタログに記載されている回路等の定数は一例を示すものであり、 量産に際しての設計を保証するものではありません。 5. このカタログに記載 されている製品の全 部または一部が、外国為替及び外国 貿易法その他の関係 法令に定める物資に 該当する 場合は、 それ らの法令に基づく輸 出の承認、 許 可が必要になります ので、 お客様 の方でその申請手 続きをお取りくださ るようお 願いいたします。 セ イ コ ー Ｎ Ｐ Ｃ 株 式 会 社 本社・東京営業所 〒 1040032 東京都中央区八丁堀 199 TEL 0355416501 FAX 0355416510 那須塩原事業所 〒 3292811 栃木県那須塩原市下田野 5311 TEL 0287353111( 代 ) FAX 0287353120 関 西 営 業 所 〒 5500004 大阪市西区靭本町 232 TEL 0664446631( 代 ) FAX 0664446680 http://www.npc.co.jp/ Email: [email protected] NC0514D 2008.10 SEIKO NPC CORPORATION —27