本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 FUJITSU SEMICONDUCTOR DATA SHEET DS702–00016–3v0-J 8 ビット・マイクロコントローラ New 8FX MB95650L シリーズ MB95F652E/F652L/F653E/F653L/F654E/F654L/F656E/F656L ■ 概要 MB95650L シリーズは , コンパクトな命令体系に加えて , 豊富な周辺機能を内蔵した汎用ワンチップマイクロコント ローラです。 ■ 特長 • F2MC®-8FX CPU コア コントローラに最適な命令体系 • 乗除算命令 • 16 ビット演算 • ビットテストによるブランチ命令 • ビット操作命令など ( 注意事項 )F2MC は FUJITSU Flexible Microcontroller の略で , 富士通セミコンダクター株式会社の登録商標です。 • クロック • 選択可能なメインクロックソース - メイン 発振クロック ( 最大 16.25 MHz, 最大マシンクロック周波数 : 8.125 MHz) - 外部クロック ( 最大 32.5 MHz, 最大マシンクロック周波数 : 16.25 MHz) - メイン CR クロック (4 MHz ±2%) - メイン CR PLL クロック - PLL 逓倍率が 2 の場合 , メイン CR PLL クロックの周波数は 8 MHz ±2% になります。 - PLL 逓倍率が 2.5 の場合 , メイン CR PLL クロックの周波数は 10 MHz ±2% になります。 - PLL 逓倍率が 3 の場合 , メイン CR PLL クロックの周波数は 12 MHz ±2% になります。 - PLL 逓倍率が 4 の場合 , メイン CR PLL クロックの周波数は 16 MHz ±2% になります。 - メイン PLL クロック ( 最大マシンクロック周波数 : 16 MHz) • 選択可能なサブクロックソース - サブ発振 クロック (32.768 kHz) - 外部クロック (32.768 kHz) - サブ CR クロック ( 標準:100 kHz, 最小 : 50 kHz, 最大:150 kHz) • タイマ • 8/16 ビット複合タイマ × 2 チャネル • タイムベースタイマ × 1 チャネル • 時計プリスケーラ × 1 チャネル ( 続く ) 富士通セミコンダクターのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。 ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。 http://edevice.fujitsu.com/micom/jp-support/ Copyright©2012-2013 FUJITSU SEMICONDUCTOR LIMITED All rights reserved 2013.6 MB95650L シリーズ ( 続き ) • UART/SIO × 1 チャネル (UART/SIO と I2C バスインタフェースとのどちらかを選択 ) • I2C バスインタフェースと交互使用 • 全二重ダブルバッファ • クロック非同期 (UART) のシリアルデータ転送およびクロック同期 (SIO) のシリアルデータ転送が可能 • I2C バスインタフェース × 2 チャネル ( 内 1 チャネルは , UART/SIO と I2C バスインタフェースとのどちらかを選択 ) • 標準モードと高速モード (400 kHz) に対応 • ウェイクアップ機能内蔵 • LIN-UART • 全二重ダブルバッファ • クロック同期のシリアルデータ転送およびクロック非同期のシリアルデータ転送が可能 • 外部割込み × 6 チャネル • エッジ検出による割込み ( 立上りエッジ , 立下りエッジおよび両エッジから選択可能 ) • 各種の低消費電力 ( スタンバイ ) モードからの解除としても使用可能 • 8/12 ビット A/D コンバータ × 6 チャネル 8 ビットまたは 12 ビット分解能の選択可能 • 低消費電力 ( スタンバイ ) モード スタンバイモードは下記の 4 つあります。 • ストップモード • スリープモード • 時計モード • タイムベースタイマモード • I/O ポート • MB95F652E/F653E/F654E/F656E ( ポート数 : 21) - 汎用入出力ポート (CMOS I/O) : 17 本 - 汎用入出力ポート (N-ch オープンドレイン ) : 4 本 • MB95F652L/F653L/F654L/F656L ( ポート数 : 20) - 汎用入出力ポート (CMOS I/O) : 17 本 - 汎用入出力ポート (N-ch オープンドレイン ) : 3 本 • オンチップデバッグ • 1 線式シリアル制御 • シリアル書込みサポート ( 非同期モード ) • ハードウェア / ソフトウェアウォッチドッグタイマ • ハードウェアウォッチドッグタイマ内蔵 • ソフトウェアウォッチドッグタイマ内蔵 • パワーオンリセット 電源が投入されると , パワーオンリセットが発生します。 • 低電圧検出リセット回路と低電圧検出割込み回路 (MB95F652E/F653E/F654E/F656E にのみ搭載 ) 低電圧検出機能内蔵 • クロックスーパバイザカウンタ クロックスーパバイザカウンタ機能内蔵 • デュアルオペレーションフラッシュメモリ 書込み / 消去動作・読込み動作は , 異なったバンク ( 上位バンク / 下位バンク ) で同時に行えます。 • フラッシュメモリセキュリティ機能 フラッシュメモリ内容を保護 2 DS702–00016–3v0-J MB95650L シリーズ ■ 品種構成 項目 品種 MB95F652E MB95F653E MB95F654E MB95F656E MB95F652L MB95F653L MB95F654L MB95F656L 分類 クロックスーパ バイザカウンタ フラッシュメモリ品 メインクロックとサブクロックの発振を監視 フラッシュ メモリ 容量 8 K バイト 12 K バイト 20 K バイト 36 K バイト 8 K バイト 12 K バイト 20 K バイト 36 K バイト RAM 容量 256 バイト 512 バイト 1024 バイト 1024 バイト 256 バイト 512 バイト 1024 バイト 1024 バイト パワーオン リセット あり 低電圧検出 リセット リセット入力 あり なし ソフトウェア選択 専用のリセット入力あり 基本命令数 命令ビット長 命令長 データビット長 最小命令実行時間 割込み処理時間 : 136 命令 : 8 ビット : 1 ~ 3 バイト : 1, 8, 16 ビット長 : 61.5 ns ( マシンクロック周波数 = 16.25 MHz ) : 0.6 µs ( マシンクロック周波数 = 16.25 MHz ) CPU 機能 • • • • • • 汎用入出力 • I/O ポート : 21 本 • CMOS I/O : 17 本 • N-ch オープンドレイン : 4 本 タイムベース タイマ インターバル時間 : 0.256 ms ~ 8.3 s ( 外部クロック周波数 = 4 MHz) ハードウェア / ソフトウェア ウォッチドッグ タイマ • リセット発生周期 メイン発振クロック 10 MHz 時:105 ms ( 最小 ) • サブ CR クロックをソフトウェアウォッチドッグタイマのソースクロックとして使用可能 ワイルド レジスタ 3 バイト分のデータ置換え可能 LIN-UART • • • • 8/12 ビット A/D コンバータ • I/O ポート : 20 本 • CMOS I/O : 17 本 • N-ch オープンドレイン : 3 本 専用リロードタイマによって広範囲の通信速度の選択が可能 全二重ダブルバッファ クロック同期のシリアルデータ転送およびクロック同期非のシリアルデータ転送が可能 LIN 機能は LIN マスタまたは LIN スレーブとして使用可能 6 チャネル 8 ビットまたは 12 ビット分解能の選択が可能 2 チャネル 8/16 ビット 複合タイマ • • • • タイマは 8 ビットタイマ × 2 チャネルまたは 16 ビットタイマ × 1 チャネルとして構成可能 インターバルタイマ機能 , PWC 機能 , PWM 機能およびインプットキャプチャ機能内蔵 カウントクロック:内部クロック (7 種類 ) および外部クロックから選択可能 方形波出力可能 6 チャネル 外部割込み • エッジ検出による割込み ( 立上りエッジ , 立下りエッジまたは両エッジから選択可能 ) • スタンバイモードからの解除としても使用可能 オンチップ デバッグ • 1 線式シリアル制御 • シリアル書込みをサポート ( 非同期モード ) 1 チャネル (UART/SIO と I2C バスインタフェースとのどちらかを選択 ) UART/SIO • • • • • UART/SIO でのデータ転送可能 全二重ダブルバッファ, 可変データ長 (5/6/7/8 ビット ), ボーレートジェネレータ内蔵 , エラー検出機能 NRZ 方式転送フォーマット LSB ファースト / MSB ファーストのデータ転送が使用可能 クロック非同期 (UART) またはクロック同期 (SIO) のシリアルデータ転送が使用可能 ( 続く ) DS702–00016–3v0-J 3 MB95650L シリーズ ( 続き ) 項目 品種 MB95F652E MB95F653E MB95F654E MB95F656E MB95F652L MB95F653L MB95F654L MB95F656L 2 チャネル ( 内 1 チャネルは , UART/SIO と I2C バスインタフェースとのどちらかを選択 ) I C バスインタ フェース 2 時計 プリスケーラ フラッシュ メモリ • マスタ / スレーブ送受信 • バスエラー機能 , アービトレーション機能 , 転送方向検出機能 , ウェイクアップ機能 , スタートコン ディションの繰り返し発生および検出機能 8 種類のインターバル時間から選択可能 • 自動プログラミング (Embedded Algorithm) および書込み / 消去 / 消去一時停止 / 消去再開コマンドを サポート • アルゴリズム完了を示すフラグ • フラッシュメモリ内容を保護するフラッシュセキュリティ機能 書込み / 消去回数 データ保持時間 スタンバイ モード パッケージ 4 1000 10000 100000 20 年間 10 年間 5 年間 スタンバイモードは下記の 4 つあります。 • ストップモード • スリープモード • 時計モード • タイムベースタイマモード FPT-24P-M10 FPT-24P-M34 LCC-32P-M19 DS702–00016–3v0-J MB95650L シリーズ ■ パッケージと品種対応 パッケージ 品種 MB95F652E MB95F653E MB95F654E MB95F656E MB95F652L MB95F653L MB95F654L MB95F656L FPT-24P-M10 ○ ○ ○ ○ ○ ○ ○ ○ FPT-24P-M34 ○ ○ ○ ○ ○ ○ ○ ○ LCC-32P-M19 ○ ○ ○ ○ ○ ○ ○ ○ ○:使用可能 DS702–00016–3v0-J 5 MB95650L シリーズ ■ 品種間の相違点と品種選択時の注意事項 • 消費電流 オンチップデバッグ機能を使用する場合は , フラッシュメモリのプログラム / 消去の消費電流を考慮してください。 消費電流の詳細は ,「■ 電気的特性」を参照してください。 • パッケージ 各パッケージの詳細は ,「■ パッケージと品種対応」および「■ パッケージ・外形寸法図」を参照してください。 • 動作電圧 動作電圧は , オンチップデバッグ機能を使用するか使用しないかによって異なります。 動作電圧の詳細は ,「■ 電気的特性」を参照してください。 • オンチップデバッグ機能 オンチップデバッグ機能を使用する場合は , VCC, VSS および 1 本のシリアルケーブルを評価ツールに接続する必要が あります。接続方法については 「New , 8FX MB95650L シリーズハードウェアマニュアル」の「第 20 章 シリアル書込み 接続例」を参照してください。 6 DS702–00016–3v0-J MB95650L シリーズ ■ 端子配列図 1 2 3 4 5 6 7 8 9 10 11 12 24 23 22 21 20 19 18 17 16 15 14 13 (TOP VIEW) TSSOP24 FPT-24P-M10 SOP24 FPT-24P-M34 P12/DBG/EC0 P07/INT07/TO10 P06/INT06/TO01 P05/INT05/AN05/TO00 P04/INT04/AN04/SIN/EC0 P03/INT03/AN03/SOT P02/INT02/AN02/SCK P01/AN01 P00/AN00 P64/EC1 P14/SDA0 P15/SCL0 32 31 30 29 28 27 26 25 PF0/X0 PF1/X1 NC NC NC NC P07/INT07/TO10 P12/DBG/EC0 PF0/X0 PF1/X1 Vss PG2/X1A PG1/X0A Vcc C PF2/RST P17/SCL1/UI0 P16/SDA1/UO0 P62/TO10/UCK0 P63/TO11 DS702–00016–3v0-J (TOP VIEW) 16 P15/SCL0 QFN32 LCC-32P-M19 9 10 11 12 13 14 15 PF2/RST P17/SCL1/UI0 P16/SDA1/UO0 1 2 3 4 5 6 7 8 P63/TO11 P62/TO10/UCK0 NC NC NC NC P14/SDA0 Vss PG2/X1A PG1/X0A Vcc C 24 23 22 21 P06/INT06/TO01 P05/INT05/AN05/TO00 P04/INT04/AN04/SIN/EC0 P03/INT03/AN03/SOT 20 19 18 17 P02/INT02/AN02/SCK P01/AN01 P00/AN00 P64/EC1 7 MB95650L シリーズ ■ 端子機能説明 入出力形式 端子番号 入出力 端子名 回路形式 *4 SOP24* , 3 QFN32* TSSOP24*2 機能 1 PF0 入力 出力 OD*5 PU*6 ヒステリシス CMOS — — B メインクロック用入出力発振端 ヒステリシス CMOS 子 — — — 電源端子 (GND) — — ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ 32 2 31 3 1 4 2 5 3 6 4 VCC — 電源端子 — — — — 7 5 C — バイパスコンデンサ接続端子 — — — — ○ — X0 B 汎用入出力ポート 1 汎用入出力ポート PF1 X1 VSS PG2 X1A PG1 X0A C C 6 RST A 10 11 7 8 10 SCL1 J SDA1 J UART/SIO ch. 0 データ出力端子 P62 汎用入出力ポート 大電流用端子 TO10 D D SCL0 SDA0 EC1 CMOS —/ ○ *7 — CMOS CMOS —/ ○ *7 — ヒステリシス CMOS — ○ 汎用入出力ポート 大電流用端子 8/16 ビット複合タイマ ch. 1 出 力端子 ヒステリシス CMOS — ○ 汎用入出力ポート I I2C バスインタフェース ch. 0 クロック入出力端子 CMOS CMOS ○ — CMOS CMOS ○ — ヒステリシス CMOS — ○ 汎用入出力ポート I I2C バスインタフェース ch. 0 データ入出力端子 D 8/16 ビット 複合タイマ ch. 1 クロック入力端子 汎用入出力ポート P64 17 8/16 ビット複合タイマ ch. 1 出 力端子 CMOS UART/SIO ch. 0 クロック入出力 端子 P14 15 I2C バスインタフェース ch. 1 データ入出力端子 UO0 P15 15 I2C バスインタフェース ch. 1 クロック入出力端子 汎用入出力ポート TO11 14 リセット端子 MB95F652L/F653L/F654L/F656L ヒステリシス CMOS ではリセット専用端子となりま す。 UART/SIO ch. 0 データ入力端子 9 16 サブクロック用入力発振端子 UI0 P63 13 汎用入出力ポート P16 UCK0 12 サブクロック用入出力発振端子 — 汎用入出力ポート P17 9 汎用入出力ポート — 汎用入出力ポート PF2 8 メインクロック用入力発振端子 ( 続く ) 8 DS702–00016–3v0-J MB95650L シリーズ 入出力形式 端子番号 入出力 端子名 回路形式 *4 SOP24* , 3 QFN32* TSSOP24*2 1 汎用入出力ポート P00 16 18 17 19 AN00 E E 外部割込み入力端子 INT02 20 AN02 E 21 LIN-UART クロック入出力端子 P03 汎用入出力ポート 外部割込み入力端子 AN03 E 22 LIN-UART データ出力端子 P04 汎用入出力ポート AN04 23 F LIN-UART データ入力端子 EC0 8/16 ビット複合タイマ ch. 0 クロック入力端子 P05 汎用入出力ポート 大電流用端子 外部割込み入力端子 K INT06 D INT07 K 25 EC0 ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ ヒステリシス / CMOS アナログ — ○ CMOS — ○ 8/12 ビット A/D コンバータ アナログ入力端子 ヒステリシス / CMOS アナログ — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS — ○ ヒステリシス CMOS ○ — CMOS/ アナログ 外部割込み入力端子 外部割込み入力端子 汎用入出力ポート P12 24 ○ 8/16 ビット複合タイマ ch. 1 出 力端子 TO10 DBG — 汎用入出力ポート 大電流用端子 P07 26 ヒステリシス / CMOS アナログ 8/16 ビット複合タイマ ch. 0 出 力端子 TO01 23 PU*6 汎用入出力ポート 大電流用端子 P06 24 OD*5 8/16 ビット複合タイマ ch. 0 出 力端子 TO00 22 8/12 ビット A/D コンバータ アナログ入力端子 SIN AN05 出力 外部割込み入力端子 INT05 21 8/12 ビット A/D コンバータ アナログ入力端子 SOT INT04 20 8/12 ビット A/D コンバータ アナログ入力端子 SCK INT03 19 8/12 ビット A/D コンバータ アナログ入力端子 入力 汎用入出力ポート P02 18 8/12 ビット A/D コンバータ アナログ入力端子 汎用入出力ポート P01 AN01 機能 H DBG 入力端子 8/16 ビット複合タイマ ch. 0 クロック入力端子 ( 続く ) DS702–00016–3v0-J 9 MB95650L シリーズ ( 続き ) 入出力形式 端子番号 入出力 端子名 回路形式 *4 SOP24* , 3 QFN32* TSSOP24*2 1 機能 入力 出力 OD*5 PU*6 — — — — 11 12 13 — 14 27 NC — 内部接続端子です。 常に開放にしてください。 28 29 30 ○ : 使用可能 *1: FPT-24P-M34 *2: FPT-24P-M10 *3: LCC-32P-M19 *4: 入出力回路形式については「■ 入出力回路形式」を参照してください。 *5: N-ch オープンドレイン *6: プルアップ *7: I2C モードでは , N-ch オープンドレイン端子となります。 10 DS702–00016–3v0-J MB95650L シリーズ ■ 入出力回路形式 分類 回路 A 備考 リセット入力 / ヒステリシス入力 リセット出力 / デジタル出力 • N-ch オープンドレイン出力 • ヒステリシス入力 • リセット出力 N-ch B P-ch ポート選択 デジタル出力 • 発振回路 • 高速側 帰還抵抗:約 1 MΩ デジタル出力 N-ch スタンバイ制御 ヒステリシス入力 • CMOS 出力 • ヒステリシス入力 クロック入力 X1 X0 スタンバイ制御 / ポート選択 P-ch ポート選択 デジタル出力 N-ch デジタル出力 スタンバイ制御 ヒステリシス入力 C ポート選択 R プルアップ制御 • 発振回路 • 低速側 帰還抵抗:約 5 MΩ P-ch P-ch デジタル出力 N-ch デジタル出力 • CMOS 出力 • ヒステリシス入力 • プルアップ制御あり スタンバイ制御 ヒステリシス入力 クロック入力 X1A X0A スタンバイ制御 / ポート選択 R ポート選択 プルアップ制御 デジタル出力 デジタル出力 P-ch N-ch デジタル出力 スタンバイ制御 ヒステリシス入力 ( 続く ) DS702–00016–3v0-J 11 MB95650L シリーズ 分類 回路 備考 D プルアップ制御 R P-ch デジタル出力 P-ch • • • • CMOS 出力 ヒステリシス入力 プルアップ制御あり 大電流出力 • • • • CMOS 出力 ヒステリシス入力 プルアップ制御あり アナログ入力 • • • • CMOS 出力 CMOS 入力 プルアップ制御あり アナログ入力 デジタル出力 N-ch スタンバイ制御 ヒステリシス入力 E プルアップ制御 R P-ch デジタル出力 P-ch デジタル出力 N-ch アナログ入力 A/D 制御 スタンバイ制御 ヒステリシス入力 F プルアップ制御 R P-ch デジタル出力 P-ch デジタル出力 N-ch アナログ入力 A/D 制御 スタンバイ制御 CMOS 入力 H スタンバイ制御 ヒステリシス入力 • N-ch オープンドレイン出力 • ヒステリシス入力 デジタル出力 N-ch I デジタル出力 • N-ch オープンドレイン出力 • CMOS 入力 N-ch スタンバイ制御 CMOS 入力 ( 続く ) 12 DS702–00016–3v0-J MB95650L シリーズ ( 続き ) 分類 回路 J 備考 I2C モード制御 デジタル出力 • CMOS 出力 • CMOS 入力 • I2C モード時 N-ch オープンドレ イン出力 P-ch デジタル出力 N-ch スタンバイ制御 CMOS 入力 K プルアップ制御 R P-ch デジタル出力 P-ch • • • • • CMOS 出力 ヒステリシス入力 プルアップ制御あり アナログ入力 大電流出力 デジタル出力 N-ch アナログ入力 A/D 制御 スタンバイ制御 ヒステリシス入力 DS702–00016–3v0-J 13 MB95650L シリーズ ■ 取扱上のご注意 半導体デバイスは , ある確率で故障します。また , 半導体デバイスの故障は , 使用される条件 ( 回路条件 , 環境条件など ) によっても大きく左右されます。 以下に , 半導体デバイスをより信頼性の高い状態で使用していただくために , 注意・配慮しなければならない事項につい て説明します。 1. 設計上の注意事項 ここでは , 半導体デバイスを使用して電子機器の設計を行う際に注意すべき事項について述べます。 ・絶対最大定格の遵守 半導体デバイスは , 過剰なストレス ( 電圧 , 電流 , 温度など ) が加わると破壊する可能性があります。この限界値を定め たものが絶対最大定格です。従って , 定格を一項目でも超えることのないようご注意ください。 ・推奨動作条件の遵守 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , 全てこの条件の範囲内で保 証されます。常に推奨動作条件下で使用してください。この条件を越えて使用すると , 信頼性に悪影響を及ぼすことがあり ます。 本資料に記載されていない項目 , 使用条件 , 論理組み合わせでの使用は , 保証していません。記載されている以外の条件 での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。 ・端子の処理と保護 半導体デバイスには , 電源および各種入出力端子があります。これらに対して以下の注意が必要です。 (1) 過電圧・過電流の防止 各端子に最大定格を超える電圧・電流が印加されると , デバイスの内部に劣化が生じ , 著しい場合には破壊に至りま す。機器の設計の際には , このような過電圧・過電流の発生を防止してください。 (2) 出力端子の保護 出力端子を電源端子または他の出力端子とショートしたり , 大きな容量負荷を接続すると大電流が流れる場合があ ります。この状態が長時間続くとデバイスが劣化しますので , このような接続はしないようにしてください。 (3) 未使用入力端子の処理 インピーダンスの非常に高い入力端子は , オープン状態で使用すると動作が不安定になる場合があります。 適切な 抵抗を介して電源端子やグランド端子に接続してください。 ・ラッチアップ 半導体デバイスは , 基板上に P 型と N 型の領域を形成することにより構成されます。外部から異常な電圧が加えられた 場合 , 内部の寄生 PNPN 接合 ( サイリスタ構造 ) が導通して , 数百 mA を越える大電流が電源端子に流れ続けることがあ ります。これをラッチアップと呼びます。この現象が起きるとデバイスの信頼性を損ねるだけでなく , 破壊に至り発熱・発 煙・発火の恐れもあります。これを防止するために , 以下の点にご注意ください。 (1) 最大定格以上の電圧が端子に加わることが無いようにしてください。異常なノイズ , サージ等にも注意してくださ い。 (2) 電源投入シーケンスを考慮し , 異常な電流が流れないようにしてください。 ・安全等の規制と規格の遵守 世界各国では , 安全や , 電磁妨害等の各種規制と規格が設けられています。お客様が機器を設計するに際しては , これら の規制と規格に適合するようお願いします。 ・フェイル・セーフ設計 半導体デバイスは , ある確率で故障が発生します。半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的 な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止設計 , 誤動作防止設計などの安全設計 をお願いします。 管理番号 : DS00-00004-2 14 DS702–00016–3v0-J MB95650L シリーズ ・用途に関する注意 本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意 図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影 響を与えかつ直接生命・身体に対する重大な危険性を伴う用途 ( 原子力施設における核反応制御 , 航空機自動飛行制御 , 航 空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵器システムにおけるミサイル発射制御 をいう ), ならびに極めて高い信頼性が要求される用途 ( 海底中継器 , 宇宙衛星をいう ) に使用されるよう設計・製造された ものではありません。当社は, これらの用途に当該製品が使用されたことにより発生した損害などについては, 責任を負い かねますのでご了承ください。 2. パッケージ実装上の注意事項 パッケージには , リード挿入形と表面実装形があります。いずれの場合も , はんだ付け時の耐熱性に関する品質保証は , 当社の推奨する条件での実装に対してのみ適用されます。実装条件の詳細については営業部門までお問い合わせくださ い。 ・リード挿入形 リード挿入形パッケージのプリント板への実装方法は , プリント板へ直接はんだ付けする方法とソケットを使用してプ リント板に実装する方法とがあります。 プリント板へ直接はんだ付けする場合は , プリント板のスルーホールにリード挿入後 , 噴流はんだによるフローはんだ 方法 ( ウェーブソルダリング法 ) が一般的に使用されます。この場合 , はんだ付け実装時には , 通常最大定格の保存温度を 上回る熱ストレスがリード部分に加わります。当社の実装推奨条件で実装してください。 ソケット実装方法でご使用になる場合 , ソケットの接点の表面処理と IC のリードの表面処理が異なるとき , 長時間経過 後 , 接触不良を起こすことがあります。このため , ソケットの接点の表面処理と IC のリードの表面処理の状態を確認して から実装することをお勧めします。 ・表面実装形 表面実装形パッケージは , リード挿入形と比較して , リードが細く薄いため , リードが変形し易い性質をもっています。 また , パッケージの多ピン化に伴い , リードピッチも狭く , リード変形によるオープン不良や , はんだブリッジによる ショート不良が発生しやすいため , 適切な実装技術が必要となります。 当社ははんだリフロー方法を推奨し , 製品ごとに実装条件のランク分類を実施しています。当社推奨のランク分類に 従って実装してください。 ・鉛フリーパッケージ BGA パッケージの Sn-Ag-Cu 系ボール品を Sn-Pb 共晶はんだにて実装した場合 , 使用状況により接合強度が低下するこ とがありますのでご注意願います。 ・半導体デバイスの保管について プラスチックパッケージは樹脂でできているため , 自然の環境に放置することにより吸湿します。吸湿したパッケージ に実装時の熱が加わった場合 , 界面剥離発生による耐湿性の低下やパッケージクラックが発生することがあります。以下 の点にご注意ください。 (1) 急激な温度変化のある所では製品に水分の結露が起こります。このような環境を避けて , 温度変化の少ない場所に 保管してください。 (2) 製品の保管場所はドライボックスの使用を推奨します。相対湿度 70 %RH 以下 , 温度 5°C ~ 30 °C で保管をお願いし ます。 ドライパッケージを開封した場合には湿度 40% ~ 70%RH を推奨いたします。 (3) 当社では必要に応じて半導体デバイスの梱包材として防湿性の高いアルミラミネート袋を用い , 乾燥剤としてシリ カゲルを使用しております。半導体デバイスはアルミラミネート袋に入れて密封して保管してください。 (4) 腐食性ガスの発生する場所や塵埃の多い所は避けてください。 ・ベーキングについて 吸湿したパッケージはベーキング ( 加熱乾燥 ) を実施することにより除湿することが可能です。ベーキングは , 当社の推 奨する条件で実施してください。 条件:125 °C/24 時間 DS702–00016–3v0-J 15 MB95650L シリーズ ・静電気 半導体デバイスは静電気による破壊を起こしやすいため , 以下の点についてご注意ください。 (1) 作業環境の相対湿度は 40 % ~ 70 %RH にしてください。 除電装置 ( イオン発生装置 ) の使用なども必要に応じて検討してください。 (2) 使用するコンベア , 半田槽 , 半田ゴテ , および周辺付帯設備は大地に接地してください。 (3) 人体の帯電防止のため , 指輪または腕輪などから高抵抗 (1 MΩ 程度 ) で大地に接地したり , 導電性の衣服・靴を着用 し , 床に導電マットを敷くなど帯電電荷を最小限に保つようにしてください。 (4) 治具 , 計器類は , 接地または帯電防止化を実施してください。 (5) 組立完了基板の収納時 , 発泡スチロールなどの帯電し易い材料の使用は避けてください。 3. 使用環境に関する注意事項 半導体デバイスの信頼性は , 先に述べました周囲温度とそれ以外の環境条件にも依存します。ご使用にあたっては , 以下 の点にご注意ください。 (1) 湿度環境 高湿度環境下での長期の使用は , デバイス自身だけでなくプリント基板等にもリーク性の不具合が発生する場合が あります。高湿度が想定される場合は , 防湿処理を施す等の配慮をお願いします。 (2) 静電気放電 半導体デバイスの直近に高電圧に帯電したものが存在すると , 放電が発生し誤動作の原因となることがあります。 このような場合 , 帯電の防止または放電の防止の処置をお願いします。 (3) 腐食性ガス , 塵埃 , 油 腐食性ガス雰囲気中や , 塵埃 , 油等がデバイスに付着した状態で使用すると , 化学反応によりデバイスに悪影響を及 ぼす場合があります。このような環境下でご使用の場合は , 防止策についてご検討ください。 (4) 放射線・宇宙線 一般のデバイスは , 設計上 , 放射線 , 宇宙線にさらされる環境を想定しておりません。したがって , これらを遮蔽し てご使用ください。 (5) 発煙・発火 発火物の近くでは , ご使用にならないでください。発煙・発火 樹脂モールド型のデバイスは , 不燃性ではありません。 しますと , その際に毒性を持ったガスが発生する恐れがあります。 その他 , 特殊な環境下でのご使用をお考えの場合は , 営業部門にご相談ください。 最新の取扱上のご注意については , 下記の URL にてご確認ください。 http://edevice.fujitsu.com/jp/handling-j.pdf 16 DS702–00016–3v0-J MB95650L シリーズ ■ デバイス使用上の注意 • ラッチアップの防止 使用に際して , 印加する電圧が最大定格電圧を超えないようにしてください。 CMOS IC では , 中耐圧端子でも高耐圧端子でもない入出力端子に VCC より高い電圧や VSS より低い電圧が印加された 場合 , または「■ 電気的特性」の「1. 絶対最大定格」に示す電源電圧の定格範囲外の電圧が VCC 端子または VSS 端子に印 加された場合 , ラッチアップ現象が発生することがあります。 ラッチアップ現象が発生すると電源電流が激増し , 素子が熱破壊する恐れがあります。 • 供給電圧の安定化 供給電圧は , 安定させてください。 電源電圧が急激に変動すると , たとえ変動が VCC 電源電圧の動作保証範囲内であっても , 誤動作を生じることがあり ます。 電圧安定化の基準として , 商用周波数 (50 Hz / 60 Hz) での VCC リプル変動 (P-P 値 ) は , 標準 VCC 値の 10% 以下に , ま た電源の切換え時などの瞬時変化においては , 過渡変動率が 0.1 V/ms 以下になるよう電圧変動を抑えてください。 • 外部クロック使用時の注意 外部クロック使用時において , パワーオンリセット , サブクロックモードまたはストップモード解除時には , 発振安定 待ち時間が発生します。 ■ 端子接続について • 未使用端子の処理 入力に用いる未使用端子を開放のままにしておくと , 誤動作およびラッチアップ現象による永久破壊の原因になるこ とがあります。使用していない入力端子は 2 kΩ 以上の抵抗を介してプルアップまたはプルダウンの処理をしてくださ い。使用していない入出力端子は , 出力状態に設定して開放とするか , 入力状態に設定して入力端子と同じ処理をして ください。使用していない出力端子は , 開放としてください。 • 電源端子 不要輻射の低減 , グランドレベルの上昇によるストローブ信号の誤動作の防止 , 総出力電流規格を遵守などのために , 必ず VCC 端子と VSS 端子をデバイスの外部で電源とグランドに接続してください。また , 電流供給源と VCC 端子および VSS 端子は低インピーダンスで接続してください。 本デバイスに近い位置で , VCC 端子と VSS 端子の間に 1.0 µF 程度のセラミックコンデンサをバイパスコンデンサとし て接続することをお勧めいたします。 • DBG 端子 DBG 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。 パワーオン後 , リセット出力が解除されるまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。 DBG 端子はデバッグモード時に通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存す るため , ツールのドキュメントに従ってプルアップ抵抗を選択してください。 • RST 端子 RST 端子を 2 kΩ 以上の外部のプルアップ抵抗に接続してください。 ノイズによってデバイスが意図せずにリセットモードに入るのを防止するため , プリント基板のレイアウトを設計す るときは , RST 端子とプルアップ抵抗間の配線距離 , および VCC 端子とプルアップ抵抗間の配線距離を最小限にして ください。 パワーオン後 , PF2/RST 端子はリセット入出力端子として機能します。また , リセット出力は SYSC レジスタの RSTOE ビットによって許可でき , リセット入力機能または汎用入出力機能は SYSC レジスタの RSTEN ビットによって選択で きます。 DS702–00016–3v0-J 17 MB95650L シリーズ • C 端子 セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。VCC 端子のバイパスコンデンサ は CS 以上の容量値のコンデンサを使用してください。バイパスコンデンサ CS への接続は下図を参照してください。ノ イズによってデバイスが意図せずに不明なモードに入るのを防止するため , プリント基板のレイアウトを設計すると きは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてください。 • DBG / RST / C 端子接続図 DBG C RST Cs • シリアル通信に関する注意事項 シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があります。そのため , ノイズを抑える ボードの設計をしてください。 また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , データの最終部にチェックサムなどを 付加してエラー検出を行ってください。エラーが検出された場合には , 再送を行うなどの処理をしてください。 18 DS702–00016–3v0-J MB95650L シリーズ ■ ブロックダイヤグラム F2MC-8FX CPU PF2*1/RST*2 セキュリティ付き デュアルオペレーション フラッシュ (36/20/12/8 Kバイト) LVD付きリセット PF0/X0*2 PF1/X1*2 PG1/X0A*2 発振器回路 CR発振器 RAM (1024/512/256バイト) PG2/X1A*2 割込みコントローラ クロック制御 (P05*3/TO00) オンチップデバッグ (P12*1/DBG) 8/16ビット複合タイマch. 0 (P06*3/TO01) (P04/EC0), P12*1/EC0 外部割込み P02/INT02~P07/INT07 C (P00/AN00~P05*3/AN05) 8/12ビットA/Dコンバータ (P04/SIN) (P03/SOT) LIN-UART 内部バス ワイルドレジスタ (P07*3/TO10), P62*3/TO10 8/16ビット複合タイマch. 1 P63*3/TO11 P64/EC1 I2Cバスインタフェースch. 0 I2Cバスインタフェースch. 1 P14*1/SDA0 P15*1/SCL0 (P16/SDA1) (P17/SCL1) (P02/SCK) P17/UI0 UART/SIO ch. 0 P16/UO0 P62/UCK0 ポート ポート Vcc Vss *1: P12, P14, P15とPF2はN-chオープンドレイン端子です。 *2: ソフトウェアオプション *3: P05~P07, P62とP63は大電流用端子です。 (注意事項) DS702–00016–3v0-J ( )内の端子は, ほかの周辺機能との兼用端子を意味しています。 19 MB95650L シリーズ ■ CPU コア • メモリ空間 MB95650L シリーズのメモリ空間は 64 K バイト で , I/O 領域 , 拡張 I/O 領域 , データ領域とプログラム領域によって構 成されます。 メモリ空間の中には汎用レジスタ , ベクタテーブルなど特定の用途に使用される領域があります。 MB95650L シリーズのメモリマップを以下に示します。 • メモリマップ MB95F652E/F652L 0x0000 0x0080 0x0090 0x0100 0x0190 I/O領域 アクセス禁止 RAM 256バイト レジスタ MB95F653E/F653L 0x0000 0x0080 0x0090 0x0100 0x0200 I/O領域 アクセス禁止 RAM 512バイト レジスタ MB95F654E/F654L 0x0000 0x0080 0x0090 0x0100 0x0200 I/O領域 アクセス禁止 RAM 1024バイト レジスタ MB95F656E/F656L 0x0000 0x0080 0x0090 0x0100 0x0200 I/O領域 アクセス禁止 RAM 1024バイト レジスタ 0x0290 アクセス禁止 アクセス禁止 0x0490 0x0490 アクセス禁止 0x0F80 拡張I/O領域 0x0F80 拡張I/O領域 0x1000 0x1000 拡張I/O領域 0x1000 フラッシュメモリ 4 Kバイト フラッシュメモリ 4 Kバイト 0x2000 0x2000 0x0F80 アクセス禁止 0x0F80 拡張I/O領域 0x1000 フラッシュメモリ 4 Kバイト 0x2000 フラッシュメモリ 4 Kバイト 0x2000 アクセス禁止 アクセス禁止 アクセス禁止 0x8000 アクセス禁止 フラッシュメモリ 32 Kバイト 0xC000 フラッシュメモリ 16 Kバイト 0xE000 フラッシュメモリ 8 Kバイト 0xF000 フラッシュメモリ 4 Kバイト 0xFFFF 20 0xFFFF 0xFFFF 0xFFFF DS702–00016–3v0-J MB95650L シリーズ ■ メモリ空間 MB95650L シリーズのメモリ空間は 64K バイトで , I/O 領域 , 拡張 I/O 領域 , データ領域 , プログラム領域によって構成 されています。メモリ空間には , 汎用レジスタやベクタテーブルなど , 特定の用途に使用される領域があります。 • I/O 領域 ( アドレス : 0x0000 ~ 0x007F) • この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタが配置されています。 • I/O 領域はメモリ空間の一部に割り当てられているため , メモリにアクセスする場合と同様にアクセスできます。ま た , ダイレクトアドレッシング命令を用いることで , より高速にアクセスできます。 • 拡張 I/O 領域 ( アドレス : 0x0F80 ~ 0x0FFF) • この領域には , 内蔵する周辺機能の制御レジスタ , データレジスタなどが配置されています。 • 拡張 I/O 領域はメモリ空間の一部に割り当てられているメモリにアクセスする場合と同様にアクセスできます。 • データ領域 • 内部データ領域としてスタティック RAM がデータ領域内に内蔵されています。 • 内部 RAM 容量は , 品種によって異なります。 • 0x0090 ~ 0x00FF は , ダイレクトアドレッシング命令を用いることで , 高速にアクセスできます。 • MB95F656E/F656L のアドレス 0x0090 ~ 0x047F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポ インタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。 • MB95F654E/F654L のアドレス 0x0090 ~ 0x047F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポ インタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。 • MB95F653E/F653L のアドレス 0x0090 ~ 0x028F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポ インタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。 • MB95F652E/F652L のアドレス 0x0090 ~ 0x018F は , 拡張ダイレクトアドレッシング領域です。ダイレクトバンクポ インタの設定により , ダイレクトアドレッシング命令による高速アクセスが可能となります。 • MB95F653E/F653L/F654E/F654L/F656E/F656Lのアドレス0x0100 ~ 0x01FF は,汎用レジスタ領域として使用できます。 • MB95F652E/F652L のアドレス 0x0100 ~ 0x018F は , 汎用レジスタ領域として使用できます。 • プログラム領域 • 内部プログラム領域としてフラッシュメモリが内蔵されています。 • フラッシュメモリ容量は , 品種によって異なります。 • 0xFFC0 ~ 0xFFFF は , ベクタテーブルとして使用します。 • 0xFFBB ~ 0xFFBF は , 不揮発性レジスタのデータ保存に使用します。 DS702–00016–3v0-J 21 MB95650L シリーズ • メモリ空間マップ 0x0000 0x0080 0x0090 0x0100 0x0200 I/O領域 ダイレクトアドレッシング領域 アクセス禁止 レジスタ (汎用レジスタ領域) 拡張ダイレクトアドレッシング領域 データ領域 0x047F 0x048F 0x0490 アクセス禁止 0x0F80 0x0FFF 0x1000 拡張I/O領域 プログラム領域 0xFFC0 0xFFFF 22 ベクタテーブル領域 DS702–00016–3v0-J MB95650L シリーズ ■ 特定用途の領域 特定の用途の領域には , 汎用レジスタ領域とベクタテーブル領域があります。 • 汎用レジスタ領域 ( アドレス : 0x0100 ~ 0x01FF*1 ) • 8 ビットの演算や転送などに使用する補助的レジスタが配置されています。 • RAM 領域の一部に割り当てられており , 通常の RAM としても使用できます。 • 汎用レジスタとして使用すると , 汎用レジスタアドレッシングによって , 短い命令で高速にアクセスできます。 • 不揮発性レジスタデータ領域 ( アドレス : 0xFFBB ~ 0xFFBF) • 0xFFBB ~ 0xFFBF までの領域は不揮発性レジスタのデータの保存用として使用します。詳細は , 「New 8FX MB95650L シリーズハードウェアマニュアル」の「第 23 章 不揮発性レジスタ (NVR) の機能」を参照してください。 • ベクタテーブル領域 ( アドレス : 0xFFC0 ~ 0xFFFF) • ベクタコール命令 (CALLV), 割込み , およびリセットのベクタテーブルとして使用します。 • フラッシュメモリ領域の最上部に割り当てられており , それぞれのベクタテーブルのアドレスに対応する処理ルー チンの開始アドレスをデータとして設定します。 「■ 割込み要因のテーブル」は , ベクタコール命令 , 割込み , およびリセットに対応して参照されるベクタテーブルの アドレスを示します。 詳細は「New 8FX MB95650L シリーズハードウェアマニュアル」の「第 4 章 リセット」 「第 , 5 章 リセット」および「付 録」の「A.2 特殊な命令について ■ 特殊な命令について ● CALLV #vct」を参照してください。 • ダイレクトバンクポインタとアクセス領域 ダイレクトバンクポインタ (DP[2:0]) オペランドで指定された dir アクセス領域 0bXXX( マッピングに影響しません ) 0x0000 ~ 0x007F 0x0000 ~ 0x007F 0b000 ( 初期値 ) 0x0090 ~ 0x00FF 0x0090 ~ 0x00FF 0b001 0x0100 ~ 0x017F 0b010 0x0180 ~ 0x01FF *1 0b011 0x0200 ~ 0x027F 0b100 0x0080 ~ 0x00FF 0x0280 ~ 0x02FF *2 0b101 0x0300 ~ 0x037F 0b110 0x0380 ~ 0x03FF 0b111 0x0400 ~ 0x047F *1: MB95F652E/F652L では , メモリの容量制限により , 使用可能なアクセス領域は “0x018F” までとなります。 *2: MB95F653E/F653L では , メモリの容量制限により , 使用可能なアクセス領域は “0x028F” までとなります。 DS702–00016–3v0-J 23 MB95650L シリーズ ■ I/O マップ アドレス レジスタ略称 レジスタ名称 R/W 初期値 0x0000 PDR0 ポート 0 データレジスタ R/W 0b00000000 0x0001 DDR0 ポート 0 方向レジスタ R/W 0b00000000 0x0002 PDR1 ポート 1 データレジスタ R/W 0b00000000 0x0003 DDR1 ポート 1 方向レジスタ R/W 0b00000000 0x0004 — 0x0005 WATR 0x0006 PLLC 0x0007 0x0008 ( 使用禁止 ) — — 発振安定待ち時間設定レジスタ R/W 0b11111111 PLL 制御レジスタ R/W 0b000X0000 SYCC システムクロック制御レジスタ R/W 0bXXX11011 STBC スタンバイ制御レジスタ R/W 0b00000000 0x0009 RSRR リセット要因レジスタ R/W 0b000XXXXX 0x000A TBTC タイムベースタイマ制御レジスタ R/W 0b00000000 0x000B WPCR 時計プリスケーラ制御レジスタ R/W 0b00000000 0x000C WDTC ウォッチドッグタイマ制御レジスタ R/W 0b00XX0000 0x000D SYCC2 システムクロック制御レジスタ 2 R/W 0bXXXX0011 0x000E ~ 0x0015 — — — ( 使用禁止 ) 0x0016 PDR6 ポート 6 データレジスタ R/W 0b00000000 0x0017 DDR6 ポート 6 方向レジスタ R/W 0b00000000 0x0018 ~ 0x0027 — — — 0x0028 PDRF ポート F データレジスタ R/W 0b00000000 0x0029 DDRF ポート F 方向レジスタ R/W 0b00000000 0x002A PDRG ポート G データレジスタ R/W 0b00000000 0x002B DDRG ポート G 方向レジスタ R/W 0b00000000 0x002C PUL0 ポート 0 プルアップレジスタ R/W 0b00000000 — — R/W 0b00000000 — — ポート G プルアップレジスタ R/W 0b00000000 ( 使用禁止 ) 0x002D ~ 0x0032 — ( 使用禁止 ) 0x0033 PUL6 0x0034 — 0x0035 PULG 0x0036 T01CR1 8/16 ビット複合タイマ 01 ステータス制御レジスタ 1 R/W 0b00000000 0x0037 T00CR1 8/16 ビット複合タイマ 00 ステータス制御レジスタ 1 R/W 0b00000000 0x0038 T11CR1 8/16 ビット複合タイマ 11 ステータス制御レジスタ 1 R/W 0b00000000 0x0039 T10CR1 8/16 ビット複合タイマ 10 ステータス制御レジスタ 1 R/W 0b00000000 — — ポート 6 プルアップレジスタ ( 使用禁止 ) 0x003A ( 使用禁止 ) ~ 0x0048 — 0x0049 EIC10 外部割込み回路制御レジスタ ch. 2/ch. 3 R/W 0b00000000 0x004A EIC20 外部割込み回路制御レジスタ ch. 4/ch. 5 R/W 0b00000000 0x004B EIC30 外部割込み回路制御レジスタ ch. 6/ch. 7 R/W 0b00000000 ( 続く ) 24 DS702–00016–3v0-J MB95650L シリーズ アドレス レジスタ略称 レジスタ名称 R/W 初期値 ( 使用禁止 ) — — LVD 制御レジスタ R/W 0b00000100 0x004C ~ 0x004E — 0x004F LVDC 0x0050 SCR LIN-UART シリアル制御レジスタ R/W 0b00000000 0x0051 SMR LIN-UART シリアルモードレジスタ R/W 0b00000000 0x0052 SSR LIN-UART シリアルステータスレジスタ R/W 0b00001000 RDR LIN-UART 受信データレジスタ TDR LIN-UART 送信データレジスタ R/W 0b00000000 0x0054 ESCR LIN-UART 拡張ステータス制御レジスタ R/W 0b00000100 0x0055 ECCR LIN-UART 拡張通信制御レジスタ R/W 0b000000XX 0x0056 SMC10 UART/SIO シリアルモード制御レジスタ 1 ch. 0 R/W 0b00000000 0x0057 SMC20 UART/SIO シリアルモード制御レジスタ 2 ch. 0 R/W 0b00100000 0x0058 SSR0 UART/SIO シリアルステータスアンドデータレジスタ ch. 0 R/W 0b00000001 0x0059 TDR0 UART/SIO シリアル出力データレジスタ ch. 0 R/W 0b00000000 0x005A RDR0 UART/SIO シリアル入力データレジスタ ch. 0 R 0b00000000 — — 0x0053 0x005B ( 使用禁止 ) ~ 0x005F — 0x0060 IBCR00 I2C バス制御レジスタ 0 ch. 0 R/W 0b00000000 0x0061 IBCR10 I C バス制御レジスタ 1 ch. 0 R/W 0b00000000 0x0062 IBSR0 I C バスステータスレジスタ ch. 0 R/W 0b00000000 0x0063 IDDR0 I2C データレジスタ ch. 0 R/W 0b00000000 0x0064 IAAR0 I C アドレスレジスタ ch. 0 R/W 0b00000000 0x0065 ICCR0 I C クロック制御レジスタ ch. 0 R/W 0b00000000 0x0066 IBCR01 I C バス制御レジスタ 0 ch. 1 R/W 0b00000000 0x0067 IBCR11 I2C バス制御レジスタ 1 ch. 1 R/W 0b00000000 0x0068 IBSR1 I C バスステータスレジスタ ch. 1 R/W 0b00000000 2 2 2 2 2 2 0x0069 IDDR1 I C データレジスタ ch. 1 R/W 0b00000000 0x006A IAAR1 I C アドレスレジスタ ch. 1 R/W 0b00000000 0x006B ICCR1 I2C クロック制御レジスタ ch. 1 R/W 0b00000000 0x006C ADC1 8/12 ビット A/D コンバータ制御レジスタ 1 R/W 0b00000000 0x006D ADC2 8/12 ビット A/D コンバータ制御レジスタ 2 R/W 0b00000000 0x006E ADDH 8/12 ビット A/D コンバータデータレジスタ ( 上位 ) R/W 0b00000000 0x006F ADDL 8/12 ビット A/D コンバータデータレジスタ ( 下位 ) R/W 0b00000000 0x0070 ADC3 8/12 ビット A/D コンバータ制御レジスタ 3 R/W 0b01111100 0x0071 FSR2 フラッシュメモリステータスレジスタ 2 R/W 0b00000000 0x0072 FSR フラッシュメモリステータスレジスタ R/W 0b000X0000 0x0073 SWRE0 フラッシュメモリセクタ書込み制御レジスタ 0 R/W 0b00000000 0x0074 FSR3 フラッシュメモリステータスレジスタ 3 R 0b000XXXXX 0x0075 FSR4 フラッシュメモリステータスレジスタ 4 R/W 0b00000000 0x0076 WREN ワイルドレジスタアドレス比較許可レジスタ R/W 0b00000000 0x0077 WROR ワイルドレジスタデータテスト設定レジスタ R/W 0b00000000 0x0078 — — — 2 2 レジスタバンクポインタ (RP) とダイレクトバンクポインタ (DP) のミラー ( 続く ) DS702–00016–3v0-J 25 MB95650L シリーズ アドレス レジスタ略称 レジスタ名称 R/W 初期値 0x0079 ILR0 割込みレベル設定レジスタ 0 R/W 0b11111111 0x007A ILR1 割込みレベル設定レジスタ 1 R/W 0b11111111 0x007B ILR2 割込みレベル設定レジスタ 2 R/W 0b11111111 0x007C ILR3 割込みレベル設定レジスタ 3 R/W 0b11111111 0x007D ILR4 割込みレベル設定レジスタ 4 R/W 0b11111111 0x007E ILR5 割込みレベル設定レジスタ 5 R/W 0b11111111 0x007F — — — 0x0F80 WRARH0 ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 0 R/W 0b00000000 0x0F81 WRARL0 ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 0 R/W 0b00000000 0x0F82 WRDR0 ワイルドレジスタデータ設定レジスタ ch. 0 R/W 0b00000000 0x0F83 WRARH1 ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 1 R/W 0b00000000 0x0F84 WRARL1 ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 1 R/W 0b00000000 0x0F85 WRDR1 ワイルドレジスタデータ設定レジスタ ch. 1 R/W 0b00000000 0x0F86 WRARH2 ワイルドレジスタアドレス設定レジスタ ( 上位 ) ch. 2 R/W 0b00000000 0x0F87 WRARL2 ワイルドレジスタアドレス設定レジスタ ( 下位 ) ch. 2 R/W 0b00000000 0x0F88 WRDR2 ワイルドレジスタデータ設定レジスタ ch. 2 R/W 0b00000000 — — ( 使用禁止 ) 0x0F89 ( 使用禁止 ) ~ 0x0F91 — 0x0F92 T01CR0 8/16 ビット複合タイマ 01 ステータス制御レジスタ 0 R/W 0b00000000 0x0F93 T00CR0 8/16 ビット複合タイマ 00 ステータス制御レジスタ 0 R/W 0b00000000 0x0F94 T01DR 8/16 ビット複合タイマ 01 データレジスタ R/W 0b00000000 0x0F95 T00DR 8/16 ビット複合タイマ 00 データレジスタ R/W 0b00000000 0x0F96 TMCR0 8/16 ビット複合タイマ 00/01 タイマモード制御レジスタ R/W 0b00000000 0x0F97 T11CR0 8/16 ビット複合タイマ 11 ステータス制御レジスタ 0 R/W 0b00000000 0x0F98 T10CR0 8/16 ビット複合タイマ 10 ステータス制御レジスタ 0 R/W 0b00000000 0x0F99 T11DR 8/16 ビット複合タイマ 11 データレジスタ R/W 0b00000000 0x0F9A T10DR 8/16 ビット複合タイマ 10 データレジスタ R/W 0b00000000 0x0F9B TMCR1 8/16 ビット複合タイマ 10/11 タイマモード制御レジスタ R/W 0b00000000 — — 0x0F9C ~ 0x0FBB — ( 使用禁止 ) 0x0FBC BGR1 LIN-UART ボーレートジェネレータレジスタ 1 R/W 0b00000000 0x0FBD BGR0 LIN-UART ボーレートジェネレータレジスタ 0 R/W 0b00000000 0x0FBE PSSR0 UART/SIO 専用ボーレートジェネレータプリスケーラ選択 レジスタ ch. 0 R/W 0b00000000 0x0FBF BRSR0 UART/SIO 専用ボーレートジェネレータボーレート設定 レジスタ ch. 0 R/W 0b00000000 0x0FC0 ~ 0x0FC2 — — — 0x0FC3 AIDRL R/W 0b00000000 0x0FC4 ~ 0x0FE3 — — — ( 使用禁止 ) A/D 入力禁止レジスタ ( 下位 ) ( 使用禁止 ) ( 続く ) 26 DS702–00016–3v0-J MB95650L シリーズ ( 続き ) アドレス レジスタ略称 レジスタ名称 R/W 初期値 0x0FE4 CRTH メイン CR クロックトリミングレジスタ ( 上位 ) R/W 0b000XXXXX 0x0FE5 CRTL メイン CR クロックトリミングレジスタ ( 下位 ) R/W 0b000XXXXX 0x0FE6 SYSC2 システム構成レジスタ 2 R/W 0b00000000 0x0FE7 CRTDA メイン CR クロック温度依存補正レジスタ R/W 0b000XXXXX 0x0FE8 SYSC システム構成レジスタ R/W 0b00111111 0x0FE9 CMCR クロック監視制御レジスタ R/W 0b00000000 0x0FEA CMDR クロック監視データレジスタ R 0b00000000 0x0FEB WDTH ウォッチドッグタイマ選択 ID レジスタ ( 上位 ) R 0bXXXXXXXX 0x0FEC WDTL ウォッチドッグタイマ選択 ID レジスタ ( 下位 ) R 0bXXXXXXXX — — 0x0FED ~ 0x0FFF — ( 使用禁止 ) • R/W についての説明 R/W :リード / ライト可能 R :リードオンリ • 初期値についての説明 0 :この ビットの初期値は “0” です。 1 :この ビットの初期値は “1” です。 X :この ビットの初期値は不定です。 ( 注意事項 )「( 使用禁止 )」のアドレスへの書込みは行わないでください。 「( 使用禁止 )」のアドレスを読み出した場合は 不定値が読み出されます。 DS702–00016–3v0-J 27 MB95650L シリーズ ■ I/O ポート • ポートレジスタ一覧 リード / ライト 初期値 ポート 0 データレジスタ PDR0 R, RM/W 0b00000000 ポート 0 方向レジスタ DDR0 R/W 0b00000000 ポート 1 データレジスタ PDR1 R, RM/W 0b00000000 ポート 1 方向レジスタ DDR1 R/W 0b00000000 ポート 6 データレジスタ PDR6 R, RM/W 0b00000000 ポート 6 方向レジスタ DDR6 R/W 0b00000000 ポート F データレジスタ PDRF R, RM/W 0b00000000 ポート F 方向レジスタ DDRF R/W 0b00000000 ポート G データレジスタ PDRG R, RM/W 0b00000000 ポート G 方向レジスタ DDRG R/W 0b00000000 ポート 0 プルアップレジスタ PUL0 R/W 0b00000000 ポート 6 プルアップレジスタ PUL6 R/W 0b00000000 ポート G プルアップレジスタ PULG R/W 0b00000000 A/D 入力禁止レジスタ ( 下位 ) AIDRL R/W 0b00000000 レジスタ名称 R/W R, RM/W 28 : リード / ライト可能 ( 読出し値は書込み値 ) : リード / ライト可能 ( 読出し値は書込み値と異なります。書込み値は , リードモディファイライト (RMW) 系命 令によって , 読み出されます。) DS702–00016–3v0-J MB95650L シリーズ 1. ポート 0 ポート 0 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95650L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 0 の構成 ポート 0 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 0 データレジスタ (PDR0) • ポート 0 方向レジスタ (DDR0) • ポート 0 プルアップレジスタ (PUL0) • A/D 入力禁止レジスタ ( 下位 ) (AIDRL) (2) ポート 0 のブロックダイヤグラム • P00/AN00 端子 本端子には以下の周辺機能があります。 • 8/12 ビット A/D コンバータアナログ入力端子 (AN00) • P01/AN01 端子 本端子には以下の周辺機能があります。 • 8/12 ビット A/D コンバータアナログ入力端子 (AN01) • P00/AN00 および P01/AN01 のブロックダイヤグラム A/Dアナログ入力 ヒステリシス 0 プルアップ 1 PDR0リード PDR0 端子 PDR0ライト ビット操作命令実行時 内部バス DDR0リード DDR0 DDR0ライト ストップモード, 時計モード(SPL = 1) PUL0リード PUL0 PUL0ライト AIDRLリード AIDRL AIDRLライト DS702–00016–3v0-J 29 MB95650L シリーズ • P02/INT02/AN02/SCK 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT02) • 8/12 ビット A/D コンバータアナログ入力端子 (AN02) • LIN-UART クロック入出力端子 (SCK) • P03/INT03/AN03/SOT 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT03) • 8/12 ビット A/D コンバータアナログ入力端子 (AN03) • LIN-UART データ出力端子 (SOT) • P05/INT05/AN05/TO00 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT05) • 8/12 ビット A/D コンバータアナログ入力端子 (AN05) • 8/16 ビット複合タイマ ch. 0 出力端子 (TO00) • P02/INT02/AN02/SCK, P03/INT03/AN03/SOT および P05/INT05/AN05/TO00 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 (INT02, INT03とINT05) 周辺機能出力許可 周辺機能出力 A/Dアナログ入力 ヒステリシス プルアップ 0 1 PDR0リード 1 PDR0 0 端子 PDR0ライト ビット操作命令実行時 内部バス DDR0リード DDR0 DDR0ライト ストップモード, 時計モード(SPL = 1) PUL0リード PUL0 PUL0ライト AIDRLリード AIDRL AIDRLライト 30 DS702–00016–3v0-J MB95650L シリーズ • P04/INT04/AN04/SIN/EC0 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT04) • 8/12 ビット A/D コンバータアナログ入力端子 (AN04) • LIN-UART データ入力端子 (SIN) • 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0) • P04/INT04/AN04/SIN/EC0 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 (INT04) A/Dアナログ入力 0 1 プルアップ CMOS PDR0リード PDR0 端子 PDR0ライト ビット操作命令実行時 内部バス DDR0リード DDR0 DDR0ライト ストップモード, 時計モード(SPL = 1) PUL0リード PUL0 PUL0ライト AIDRLリード AIDRL AIDRLライト DS702–00016–3v0-J 31 MB95650L シリーズ • P06/INT06/TO01 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT06) • 8/16 ビット複合タイマ ch. 0 出力端子 (TO01) • P07/INT07/TO10 端子 本端子には以下の周辺機能があります。 • 外部割込み入力端子 (INT07) • 8/16 ビット複合タイマ ch. 1 出力端子 (TO10) • P06/INT06/TO01 および P07/INT07/TO10 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可(INT06とINT07) 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR0リード 1 PDR0 0 端子 PDR0ライト ビット操作命令実行時 内部バス DDR0リード DDR0 DDR0ライト ストップモード, 時計モード(SPL = 1) PUL0リード PUL0 PUL0ライト 32 DS702–00016–3v0-J MB95650L シリーズ (3) ポート 0 のレジスタ • ポート 0 のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 書込み時 0 端子状態が “L” レベル PDR0 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR0 の値が “1” 出力ポート時は , “H” レベルを出力 レジスタ略称 データ PDR0 DDR0 PUL0 AIDRL ポート入力許可 0 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 0 アナログ入力許可 1 ポート入力許可 • ポート 0 におけるレジスタと端子との関係 端子名 P07 P06 bit7 bit6 - - 関連するレジスタのビットと端子との関係 P05 P04 P03 P02 P01 P00 bit1 bit0 PDR0 DDR0 PUL0 AIDRL DS702–00016–3v0-J bit5 bit4 bit3 bit2 33 MB95650L シリーズ (4) ポート 0 の動作 • 出力ポートとしての動作 • 端子に対応する DDR0 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDR0 レジスタの値が外部端子に出力されます。 • PDR0 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR0 レジスタを読み出すと , PDR0 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR0 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • アナログ入力機能兼用端子を入力ポートとして使用している時は , A/D 入力禁止レジスタ ( 下位 ) (AIDRL) の対応す るビットを “1” に設定してください。 • PDR0 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR0 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR0 レジスタから端子の値を読み出せます。したがって , PDR0 レジスタの読出 し動作により, 周辺機能の出力値を読み出せます。 ただし , リードモディファイライト (RMW) 系命令を使用して PDR0 レジスタを読み出す場合は , PDR0 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR0レジスタのビットを“0”に設定します。 • アナログ入力機能兼用端子をそのほかの周辺機能入力端子として使用する場合は , AIDRL レジスタのその端子に対応 するビットを “1” に設定して , その端子を入力ポートとして設定してください。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR0 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令では , PDR0 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR0 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。アナロ グ入力機能兼用端子については, AIDRLレジスタが“0”に初期化されるため, ポート入力は禁止された状態になります。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR0 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開放 によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。ただし , 外部割込み (INT02 ~ INT07) による割込み入力が許可されている場合 , 入力可能になり入力は遮断されません。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • アナログ入力端子としての動作 • アナログ入力端子に対応する DDR0 レジスタのビットに “0” を , AIDRL レジスタのその端子に対応するビットに “0” を設定してください。 • ほかの周辺機能と兼用されている端子で , それらの周辺機能の出力は禁止されます。PUL0 レジスタの対応するビッ トを “0” に設定してください。 • 外部割込み入力端子としての動作 • 外部割込み入力端子に対応する DDR0 レジスタのビットを “0” に設定してください。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子の値は常に外部割込み回路に入力されます。端子を割込み以外の機能に使用する場合は , その端子に対応する 外部割込み機能を禁止にします。 • プルアップレジスタの動作 PUL0 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL0 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 34 DS702–00016–3v0-J MB95650L シリーズ 2. ポート 1 ポート 1 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95650L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 1 の構成 ポート 1 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 1 データレジスタ (PDR1) • ポート 1 方向レジスタ (DDR1) (2) ポート 1 のブロックダイヤグラム • P12/DBG/EC0 端子 本端子には以下の周辺機能があります。 • DBG 入力端子 (DBG) • 8/16 ビット複合タイマ ch. 0 クロック入力端子 (EC0) • P12/DBG/EC0 のブロックダイヤグラム 周辺機能入力 ヒステリシス 0 1 PDR1リード PDR1 端子 内部バス OD PDR1ライト ビット操作命令実行時 DDR1リード DDR1 DDR1ライト DS702–00016–3v0-J ストップモード, 時計モード(SPL = 1) 35 MB95650L シリーズ • P14/SDA0 端子 本端子には以下の周辺機能があります。 • I2C バスインタフェース ch. 0 データ入出力端子 (SDA0) • P15/SCL0 端子 本端子には以下の周辺機能があります。 • I2C バスインタフェース ch. 0 クロック入出力端子 (SCL0) • P14/SDA0 および P15/SCL0 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 周辺機能出力許可 周辺機能出力 CMOS 0 1 PDR1リード 端子 1 PDR1 OD 0 内部バス PDR1ライト ビット操作命令実行時 DDR1リード DDR1 DDR1ライト ストップモード, 時計モード(SPL = 1) • P16/SDA1/UO0 端子 本端子には以下の周辺機能があります。 • I2C バスインタフェース ch. 1 データ入出力端子 (SDA1) • UART/SIO ch. 0 データ出力端子 (UO0) • P16/SDA1/UO0 のブロックダイヤグラム SYSC2レジスタのI2C_SELビット UART/SIO機能出力許可 UART/SIO機能出力 I2C機能入力 I2C機能入力許可 I2C機能出力許可 I2C機能出力 0 周辺機能入力許可 周辺機能出力許可 周辺機能出力 1 周辺機能入力 0 1 PDR1リード CMOS 1 PDR1 P-ch 0 内部バス 端子 PDR1ライト ビット操作命令実行時 N-ch DDR1リード DDR1 DDR1ライト 36 ストップモード, 時計モード(SPL = 1) DS702–00016–3v0-J MB95650L シリーズ • P17/SCL1/UI0 端子 本端子には以下の周辺機能があります。 • I2C バスインタフェース ch. 1 クロック入出力端子 (SCL1) • UART/SIO ch. 0 データ入力端子 (UI0) • P17/SCL1/UI0 のブロックダイヤグラム SYSC2レジスタのビットI2C_SEL UART/SIO機能入力 UART/SIO機能入力許可 0 周辺機能入力許可 周辺機能出力許可 周辺機能出力 I2C機能入力 I2C機能入力許可 2 I C機能出力許可 I2C機能出力 1 周辺機能入力 0 1 PDR1リード CMOS 1 PDR1 P-ch 0 内部バス 端子 PDR1ライト ビット操作命令実行時 N-ch DDR1リード DDR1 DDR1ライト DS702–00016–3v0-J ストップモード, 時計モード(SPL = 1) 37 MB95650L シリーズ (3) ポート 1 のレジスタ • ポート 1 のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 書込み時 0 端子状態が “L” レベル PDR1 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR1 の値が “1” 出力ポート時は , “H” レベルを出力 * レジスタ略称 データ PDR1 DDR1 0 ポート入力許可 1 ポート出力許可 *: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。 • ポート 1 におけるレジスタと端子との関係 端子名 PDR1 DDR1 38 P17 P16 bit7 bit6 関連するレジスタのビットと端子との関係 P15 P14 P12 bit5 bit4 - bit2 - - - - DS702–00016–3v0-J MB95650L シリーズ (4) ポート 1 の動作 • 出力ポートとしての動作 • 端子に対応する DDR1 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , その端子から PDR1 レジスタの値が外部端子に出力されます。 • PDR1 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR1 レジスタを読み出すと , PDR1 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR1 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR1 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR1 レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR1 レジスタから端子の値を読み出せます。したがって , PDR1 レジスタの読 出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR1レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR1 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR1 レジスタを読み出す場合は , PDR1 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR1 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR1 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 DS702–00016–3v0-J 39 MB95650L シリーズ 3. ポート 6 ポート 6 は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95650L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート 6 の構成 ポート 6 は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート 6 データレジスタ (PDR6) • ポート 6 方向レジスタ (DDR6) • ポート 6 プルアップレジスタ (PUL6) (2) ポート 6 のブロックダイヤグラム • P62/TO10/UCK0 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 1 出力端子 (TO10) • UART/SIO ch. 0 クロック入出力端子 (UCK0) • P63/TO11 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 1 出力端子 (TO11) • P62/TO10/UCK0 および P63/TO11 のブロックダイヤグラム 周辺機能入力 周辺機能入力許可 周辺機能出力許可 周辺機能出力 ヒステリシス プルアップ 0 1 PDR6リード 1 PDR6 0 端子 PDR6ライト ビット操作命令実行時 内部バス DDR6リード DDR6 DDR6ライト ストップモード, 時計モード(SPL = 1) PUL6リード PUL6 PUL6ライト 40 DS702–00016–3v0-J MB95650L シリーズ • P64/EC1 端子 本端子には以下の周辺機能があります。 • 8/16 ビット複合タイマ ch. 1 クロック入力端子 (EC1) • P64/EC1 のブロックダイヤグラム 周辺機能入力 ヒステリシス 0 1 PDR6リード PDR6 端子 内部バス PDR6ライト ビット操作命令実行時 DDR6リード DDR6 DDR6ライト ストップモード, 時計モード(SPL = 1) DS702–00016–3v0-J 41 MB95650L シリーズ (3) ポート 6 のレジスタ • ポート 6 のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 書込み時 0 端子状態が “L” レベル PDR6 の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDR6 の値が “1” 出力ポート時は , “H” レベルを出力 * レジスタ略称 データ PDR6 DDR6 PUL6 ポート入力許可 0 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 *: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。 • ポート 6 におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 P64 P63 P62 - - - - PDR6 DDR6 - bit4 bit3 bit2 PUL6 42 DS702–00016–3v0-J MB95650L シリーズ (4) ポート 6 の動作 • 出力ポートとしての動作 • 端子に対応する DDR6 レジスタのビットを “1” に設定すると , その端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDR6 レジスタの値が外部端子に出力されます。 • PDR6 レジスタにデータを書き込むと , その値は出力ラッチに保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDR6 レジスタを読み出すと , PDR6 レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDR6 レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDR6 レジスタにデータを書き込むと , その値が出力ラッチに保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDR6 レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用 して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。 • 周辺機能出力端子としての動作 • 端子に対応する周辺機能に出力許可ビットを設定し , 周辺出力機能を許可すると , その端子は , 周辺機能出力端子と なります。 • 周辺機能出力を許可した場合でも , PDR6 レジスタから端子の値を読み出せます。したがって , PDR6 レジスタの読 出し動作により , 周辺機能の出力値を読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。 • 周辺機能入力端子としての動作 • 端子を入力ポートとして設定するには, 周辺機能の入力端子に対応するDDR6レジスタのビットを“0”に設定します。 • 周辺機能がその端子を入力端子として使用しているかどうかに関係なく , PDR6 レジスタを読み出すと , 端子の値が 読み出されます。ただし , リードモディファイライト (RMW) 系命令を使用して PDR6 レジスタを読み出す場合は , PDR6 レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDR6 レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態設定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDR6 レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態設定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PUL6 レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルのと きは , PUL6 レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702–00016–3v0-J 43 MB95650L シリーズ 4. ポート F ポート F は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95650L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート F の構成 ポート F は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート F データレジスタ (PDRF) • ポート F 方向レジスタ (DDRF) (2) ポート F のブロックダイヤグラム • PF0/X0 端子 本端子には以下の周辺機能があります。 • メインクロック用入力発振端子 (X0) • PF1/X1 端子 本端子には以下の周辺機能があります。 • メインクロック用入出力発振端子 (X1) • PF0/X0 および PF1/X1 のブロックダイヤグラム ヒステリシス 0 1 PDRFリード 端子 PDRF 内部バス PDRFライト ビット操作命令実行時 DDRFリード DDRF DDRFライト ストップモード, 時計モード(SPL = 1) • PF2/RST 端子 本端子には以下の周辺機能があります。 • リセット端子 (RST) • PF2/RST のブロックダイヤグラム リセット入力 リセット入力許可 リセット出力許可 リセット出力 ヒステリシス 0 1 PDRFリード 端子 1 PDRF 0 OD 内部バス PDRFライト ビット操作命令実行時 DDRFリード DDRF DDRFライト 44 ストップモード, 時計モード(SPL = 1) DS702–00016–3v0-J MB95650L シリーズ (3) ポート F のレジスタ • ポート F のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 書込み時 0 端子状態が “L” レベル PDRF の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDRF の値が “1” 出力ポート時は , “H” レベルを出力 * レジスタ略称 データ PDRF DDRF 0 ポート入力許可 1 ポート出力許可 *: N-ch オープンドレイン端子では , 端子状態は Hi-Z になります。 • ポート F におけるレジスタと端子との関係 端子名 PDRF DDRF - - - - 関連するレジスタのビットと端子との関係 PF2* - - - bit2 PF1 PF0 bit1 bit0 *: PF2/RST は , MB95F652L/F653L/F654L/F656L では , リセット専用端子となります。 DS702–00016–3v0-J 45 MB95650L シリーズ (4) ポート F の動作 • 出力ポートとしての動作 • 端子に対応する DDRF レジスタのビットを “1” に設定すると , 端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDRF レジスタの値が外部端子に出力されます。 • PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDRF レジスタを読み出すと , PDRF レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDRF レジスタのビットを “0” に設定すると , 端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDRF レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDRF レジスタを読み出すと , 端子の値が読み出せます。ただし , リードモディファイライト (RMW) 系命令を使用 して PDRF レジスタを読み出す場合は , PDRF レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDRF レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDRF レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 46 DS702–00016–3v0-J MB95650L シリーズ 5. ポート G ポート G は , 汎用入出力ポートです。汎用入出力ポートとしての機能を中心に説明します。周辺機能の詳細については , 「New 8FX MB95650L シリーズハードウェアマニュアル」にあるそれぞれの章を参照してください。 (1) ポート G の構成 ポート G は以下の要素から構成されます。 • 汎用入出力端子 / 周辺機能入出力端子 • ポート G データレジスタ (PDRG) • ポート G 方向レジスタ (DDRG) • ポート G プルアップレジスタ (PULG) (2) ポート G のブロックダイヤグラム • PG1/X0A 端子 本端子には以下の周辺機能があります。 • サブクロック用入力発振端子 (X0A) • PG2/X1A 端子 本端子には以下の周辺機能があります。 • サブクロック用入出力発振端子 (X1A) • PG1/X0A および PG2/X1A のブロックダイヤグラム ヒステリシス 0 プルアップ 1 PDRGリード PDRG 端子 PDRGライト ビット操作命令実行時 内部バス DDRGリード DDRG DDRGライト ストップモード, 時計モード(SPL = 1) PULGリード PULG PULGライト DS702–00016–3v0-J 47 MB95650L シリーズ (3) ポート G のレジスタ • ポート G のレジスタの機能 読出し時 リードモディファイライト (RMW) 系命令による読出し 書込み時 0 端子状態が “L” レベル PDRG の値が “0” 出力ポート時は , “L” レベルを出力 1 端子状態が “H” レベル PDRG の値が “1” 出力ポート時は , “H” レベルを出力 レジスタ略称 データ PDRG DDRG PULG 0 ポート入力許可 1 ポート出力許可 0 プルアップ禁止 1 プルアップ許可 • ポート G におけるレジスタと端子との関係 端子名 - - - - 関連するレジスタのビットと端子との関係 PG2 PG1 - bit1 - PDRG DDRG - - - bit2 PULG 48 DS702–00016–3v0-J MB95650L シリーズ (4) ポート G の動作 • 出力ポートとしての動作 • 端子に対応する DDRG レジスタのビットを “1” に設定すると , 端子は出力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • 端子が出力ポートとして使用されている時は , PDRG レジスタの値が外部端子に出力されます。 • PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持され , そのまま出力ポートとして設定した端子へ 出力されます。 • PDRG レジスタを読み出すと , PDRG レジスタの値が読み出されます。 • 入力ポートとしての動作 • 端子に対応する DDRG レジスタのビットを “0” に設定すると , その端子は入力ポートになります。 • 端子を兼用する周辺機能においては , その出力を禁止してください。 • PDRG レジスタにデータを書き込むと , 出力ラッチにその値が保持されますが , 入力ポートとして設定した端子へは 出力されません。 • PDRG レジスタを読み出すと , 端子の値が読み出されます。ただし , リードモディファイライト (RMW) 系命令を使 用して PDRG レジスタを読み出す場合は , PDRG レジスタの値を読み出します。 • リセット時の動作 CPU がリセットされると , DDRG レジスタのすべてのビットが “0” に初期化され , ポート入力が許可されます。 • ストップモードおよび時計モード時の動作 • スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) が “1” に設定され , デバイスがストップモードもしくは 時計モードに移行すると , DDRG レジスタの値に関係なく端子は強制的にハイインピーダンスになります。入力開 放によるリークを防止するために , 端子入力は “L” レベルに固定され , 遮断されます。 • 端子状態指定ビットが “0” の場合は , ポート入出力の状態または周辺機能入出力の状態は変更されず , 出力レベルは 維持されます。 • プルアップレジスタの動作 PULG レジスタのビットに “1” を設定すると , プルアップ抵抗は端子に内部接続されます。端子出力が “L” レベルの ときは , PULG レジスタの値にかかわらず , プルアップ抵抗は切断されます。 DS702–00016–3v0-J 49 MB95650L シリーズ ■ 割込み要因のテーブル 割込み要因 割込み 要求番号 ベクタテーブルの 同一レベル 割込みレベル設定レジスタ アドレス 割込み要因の 優先順位 レジスタ ビット 上位 下位 ( 同時発生時 ) 外部割込み ch. 4 IRQ00 0xFFFA 0xFFFB ILR0 L00 [1:0] 外部割込み ch. 5 IRQ01 0xFFF8 0xFFF9 ILR0 L01 [1:0] IRQ02 0xFFF6 0xFFF7 ILR0 L02 [1:0] IRQ03 0xFFF4 0xFFF5 ILR0 L03 [1:0] IRQ04 0xFFF2 0xFFF3 ILR1 L04 [1:0] 外部割込み ch. 2 外部割込み ch. 6 外部割込み ch. 3 外部割込み ch. 7 低電圧検出割込み回路 UART/SIO ch. 0 8/16 ビット複合タイマ ch. 0 ( 下位 ) IRQ05 0xFFF0 0xFFF1 ILR1 L05 [1:0] 8/16 ビット複合タイマ ch. 0 ( 上位 ) IRQ06 0xFFEE 0xFFEF ILR1 L06 [1:0] LIN-UART ( 受信 ) IRQ07 0xFFEC 0xFFED ILR1 L07 [1:0] LIN-UART ( 送信 ) IRQ08 0xFFEA 0xFFEB ILR2 L08 [1:0] — IRQ09 0xFFE8 0xFFE9 ILR2 L09 [1:0] IRQ10 0xFFE6 0xFFE7 ILR2 L10 [1:0] — IRQ11 0xFFE4 0xFFE5 ILR2 L11 [1:0] — IRQ12 0xFFE2 0xFFE3 ILR3 L12 [1:0] — IRQ13 0xFFE0 0xFFE1 ILR3 L13 [1:0] IRQ14 0xFFDE 0xFFDF ILR3 L14 [1:0] IRQ15 0xFFDC 0xFFDD ILR3 L15 [1:0] IRQ16 0xFFDA 0xFFDB ILR4 L16 [1:0] IRQ17 0xFFD8 0xFFD9 ILR4 L17 [1:0] 8/12 ビット A/D コンバータ IRQ18 0xFFD6 0xFFD7 ILR4 L18 [1:0] タイムベースタイマ IRQ19 0xFFD4 0xFFD5 ILR4 L19 [1:0] 時計プリスケーラ IRQ20 0xFFD2 0xFFD3 ILR5 L20 [1:0] I C バスインタフェース ch. 1 2 8/16 ビット複合タイマ ch. 1 ( 上位 ) — I2C バスインタフェース ch. 0 — — IRQ21 0xFFD0 0xFFD1 ILR5 L21 [1:0] 8/16 ビット複合タイマ ch. 1 ( 下位 ) IRQ22 0xFFCE 0xFFCF ILR5 L22 [1:0] フラッシュメモリ IRQ23 0xFFCC 0xFFCD ILR5 L23 [1:0] 50 高い 低い DS702–00016–3v0-J MB95650L シリーズ ■ 各モードにおける端子状態 端子名 PF0/X0 通常動作 スリープモード 発振入力 発振入力 PF1/X1 PF2/RST 発振入力 リセット入力 リセット入力 入出力ポート * 入出力ポート * 1 入出力ポート * 発振入力 PG2/X1A 1 発振入力 1 入出力ポート * 1 発振入力 入出力ポート *1 入出力ポート *1 Hi-Z 時計モード SPL=0 SPL=1 Hi-Z Hi-Z - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 Hi-Z 入出力ポート *1 入出力ポート *1 発振入力 PG1/X0A Hi-Z 入出力ポート *1 入出力ポート *1 発振入力 ストップモード SPL=0 SPL=1 Hi-Z Hi-Z Hi-Z リセット時 — - Hi-Z - 入力許可 *3 ( ただし機能 しません ) — - Hi-Z - 入力許可 *3 - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z 1, 2 1, 2 1, 2 1, 2 ( ただし機能 - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * しません ) リセット入力 リセット入力 リセット入力 リセット入力 リセット入力 *4 - Hi-Z - 入力許可 *3 - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z ( ただし機能 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 しません ) Hi-Z Hi-Z Hi-Z Hi-Z — - Hi-Z - 入力許可 *3 - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z ( ただし機能 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 - 入力遮断 *1, *2 しません ) Hi-Z Hi-Z Hi-Z Hi-Z — - Hi-Z - 入力許可 *3 - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z 1, 2 1, 2 1, 2 1, 2 ( ただし機能 - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * - 入力遮断 * * しません ) P00/AN00 P01/AN01 P02/INT02/ AN02/SCK P03/INT03/ AN03/SOT P04/INT04/ AN04/SIN/ EC0 入出力ポート / 入出力ポート / - Hi-Z - 前の状態保持 - Hi-Z*6 - 前の状態保持 - Hi-Z*6 周辺機能入出力 / 周辺機能入出力 / - 入力遮断 *2, *5 - 入力遮断 *2, *5 - 入力遮断 *2, *5 - 入力遮断 *2, *5 - 入力遮断 *2 アナログ入力 アナログ入力 P05/INT05/ AN05/TO00 P06/INT06/ TO01 P07/INT07/ TO10 - Hi-Z - 前の状態保持 - Hi-Z*6 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z*6 2, 5 2, 5 周辺機能入出力 周辺機能入出力 - 入力遮断 * * - 入力遮断 * * - 入力遮断 *2, *5 - 入力遮断 *2, *5 - 入力遮断 *2 P14/SDA0 P15/SCL0 P16/SDA1/ UO0 P17/SCL1/ UI0 - Hi-Z 入出力ポート / 入出力ポート / - 前の状態保持 - Hi-Z - 前の状態保持 - Hi-Z - 入力許可 *3 ( ただし機能 周辺機能入出力 周辺機能入出力 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 - 入力遮断 *2, *7 しません ) P12/DBG/ EC0 P62/TO10/ UCK0 入出力ポート / 入出力ポート / - 前の状態保持 周辺機能入出力 周辺機能入出力 - 入力遮断 *2 - Hi-Z - 入力遮断 *2 - 前の状態保持 - 入力遮断 *2 - Hi-Z - 入力遮断 *2 P63/TO11 - Hi-Z - 入力許可 *3 ( ただし機能 しません ) P64/EC1 SPL: スタンバイ制御レジスタの端子状態指定ビット (STBC:SPL) Hi-Z: ハイインピーダンス *1: この端子は , 汎用 I/O ポートとして設定されている場合 , 表示される状態になります。 *2:「入力遮断」とは , 端子からの直接の入力ゲート動作が禁止されていることを意味します。 ( 続く ) DS702–00016–3v0-J 51 MB95650L シリーズ ( 続き ) *3:「入力許可」とは , 入力機能が許可されている状態であることを意味します。入力機能が許可されている間 , 外部入力 によるリークを回避するためにプルアップまたはプルダウン処理を行ってください。端子を出力ポートとして使用し た場合 , その端子状態はほかのポートの端子状態と同じです。 *4: PF2/RST 端子は , リセット端子として設定されている場合 , 表示される状態になります。 *5; 入力が遮断されますが , 外部割込み要求が許可される場合 , 外部割込みが入力できます。 *6: プルアップ制御の設定がまだ有効です。 *7: I2C バスインタフェースは , MCU スタンバイモードウェイクアップ機能を許可した場合 , ストップモードまたは時計 モードでは MCU をウェイクアップできます。MCU スタンバイモードウェイクアップ機能の詳細については , 「New 8FX MB95650L シリーズハードウェアマニュアル」の「第 19 章 I2C バスインタフェース」を参照してください。 52 DS702–00016–3v0-J MB95650L シリーズ ■ 電気的特性 1. 絶対最大定格 項目 記号 定格値 最小 最大 単位 備考 VCC VSS − 0.3 VSS + 6 V 入力電圧 * 1 VI VSS − 0.3 VSS + 6 V *2 出力電圧 * 1 VO VSS − 0.3 VSS + 6 V *2 ICLAMP −2 +2 mA 特定端子に適用します。*3 Σ|ICLAMP| — 20 mA 特定端子に適用します。*3 IOL — 15 mA 電源電圧 *1 最大クランプ電流 最大総クランプ電流 “L” レベル最大出力電流 IOLAV1 “L” レベル平均電流 4 — mA 12 IOLAV2 “L” レベル最大総出力電流 ΣIOL — 100 mA “L” レベル平均総出力電流 ΣIOLAV — 37 mA IOH — −15 mA “H” レベル最大出力電流 −4 IOHAV1 “H” レベル平均電流 — mA −8 IOHAV2 “H” レベル最大総出力電流 ΣIOH — −100 mA “H” レベル平均総出力電流 ΣIOHAV — −47 mA 消費電力 Pd — 320 mW 動作温度 TA −40 +85 °C P05 ~ P07, P62, P63 以外 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) P05 ~ P07, P62, P63 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) 平均総出力電流=動作電流 × 動作率 ( 端子の総数 ) P05 ~ P07, P62, P63 以外 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) P05 ~ P07, P62, P63 平均出力電流=動作電流 × 動作率 ( 端子 1 本 ) 平均総出力電流=動作電流 × 動作率 ( 端子の総数 ) −55 +150 °C Tstg 保存温度 *1: VSS = 0.0 V を基準にしています。 *2: VI, VO は VCC + 0.3 V を超えてはいけません。VI は定格電圧を超えてはいけません。ただし , 外部の部品を使用して 入力への電流または入力からの電流の最大値を制限する場合は , VI 定格に代わって ICLAMP 定格が適用されます。 *3: 特定端子:P00 ~ P07, P14, P15, P62 ~ P64, PF0, PF1, PG1, PG2 • 推奨動作条件下で使用してください。 • 直流電圧 ( 電流 ) で使用してください。 • HV (High Voltage) 信号は , VCC 電圧を超える入力信号です。HV (High Voltage) 信号とマイクロコントローラの間に は , 必ず制限抵抗を接続し HV (High Voltage) 信号を印加してください。 • HV (High Voltage) 入力時にマイクロコントローラ端子に入力される電流が , 瞬時・定常を問わず規格値以下にな るように制限抵抗の値を設定してください。 • 低消費電力モードなど , マイクロコントローラの駆動電流が少ない動作状態では , HV (High Voltage) 入力電位が保 護ダイオードを通して VCC 端子の電位を上昇させ , ほかの機器へ影響を及ぼします。 • マイクロコントローラ電源が OFF 時 (0 V に固定していない場合 ) に HV (High Voltage) 入力がある場合は , 端子か ら電源が供給されているため , 不完全な動作を行う可能性があります。 • 電源投入時に HV (High Voltage) 入力がある場合は , 端子から電源が供給されているため , パワーオンリセットが 動作しない電源電圧になる可能性があります。 • HV (High Voltage) 入力端子は , 開放状態にならないようにしてください。 ( 続く ) DS702–00016–3v0-J 53 MB95650L シリーズ ( 続き ) • 推奨回路例 • 入出力等価回路 保護ダイオード VCC 制限 抵抗 P-ch HV (High Voltage) 入力 (0 V ~ 16 V) N-ch R <注意事項> 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ ります。したがって , 定格を一項目でも超えることのないようご注意ください。 54 DS702–00016–3v0-J MB95650L シリーズ 2. 推奨動作条件 (VSS = 0.0 V) 項目 記号 規格値 最小 最大 単位 備考 電源電圧 VCC 1.8*1 5.5 V 通常動作の場合 バイパスコンデンサ CS 0.2 10 µF 1.0 µF 程度のコンデンサを推奨 *2 動作温度 TA −40 +85 +5 +35 °C オンチップデバッグモード以外 オンチップデバッグモード *1: 低電圧検出リセットあり品使用時またはオンチップデバッグモード使用時では , 電源電圧の最小値は 2.18 V となりま す。 *2: セラミックコンデンサまたは同程度の周波数特性のコンデンサを使用してください。バイパスコンデンサ CS への接 続は下図を参照してください。ノイズによってデバイスが意図せずに不明なモードに入るのを防止するため , プリン ト基板のレイアウトを設計するときは , C 端子から CS への距離および CS から VSS 端子への距離を最小限にしてくだ さい。 • DBG / RST / C 端子配列図 * DBG C RST Cs *: DBG 端子は 2 kΩ 以上の外部のプルアップ抵抗に接続してください。パワーオン後 , リセット出力が解除され るまでの間 , DBG 端子が “L” レベルのままにならないようにしてください。DBG 端子はデバッグモード時に 通信端子となります。実際のプルアップ抵抗値は , 使用するツールや配線長に依存するため , ツールのドキュ メントに従ってプルアップ抵抗を選択してください。 <注意事項> 推奨動作条件は , 半導体デバイスの正常な動作を確保するための条件です。電気的特性の規格値は , すべて この条件の範囲内で保証されます。 常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼性に悪影響を及ぼすことがあります。 データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。 記載されて いる以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。 DS702–00016–3v0-J 55 MB95650L シリーズ 3. 直流規格 (VCC = 3.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 “H” レベル 入力電圧 “L” レベル 入力電圧 オープン ドレイン 出力印加 電圧 “H” レベル 出力電圧 “L” レベル 出力電圧 記号 条件 規格値 最小 標準 最大 単位 備考 VIHI1 P04, P16, P17 *1 0.7 VCC — VCC + 0.3 V CMOS 入力レベル VIHI2 P14, P15 *1 0.7 VCC — VSS + 5.5 V CMOS 入力レベル VIHS P00 ~ P03, P05 ~ P07, P12, P62 ~ P64, PF0, PF1, PG1, PG2 *1 0.8 VCC — VCC + 0.3 V ヒステリシス入力 VIHM PF2 — 0.8 VCC — VCC + 0.3 V ヒステリシス入力 VILI P04, P14 ~ P17 *1 VSS − 0.3 — 0.3 VCC V CMOS 入力レベル VILS P00 ~ P03, P05 ~ P07, P12, P62 ~ P64, PF0, PF1, PG1, PG2 *1 VSS − 0.3 — 0.2 VCC V ヒステリシス入力 VILM PF2 — VSS − 0.3 — 0.2 VCC V ヒステリシス入力 VD1 P12, PF2 — VSS − 0.3 — Vss + 5.5 V VD2 P14, P15 — VSS − 0.3 — Vss + 5.5 V VD3 P16, P17 — VSS − 0.3 — Vss + 5.5 V VOH1 P05 ~ P07, P12, P62, P63 以外の IOH = −4 mA*2 出力端子 VCC − 0.5 — — V VOH2 P05 ~ P07, P62, IOH = −8 mA*3 P63 VCC − 0.5 — — V VOL1 P05 ~ P07, P62, P63 以外の出力 IOL = 4 mA*4 端子 — — 0.4 V VOL2 P05 ~ P07, P62, IOL = 12 mA*5 P63 — — 0.4 V すべての入力 端子 −5 — +5 µA 内部プルアップ抵抗が 禁止されている場合 P00 ~ P07, P62 ~ P64, PG1, VI = 0 V PG2 75 100 150 kΩ 内部プルアップ抵抗が 許可されている場合 VCC, VSS 以外 — 5 15 pF 入力リーク 電流 (Hi-Z 出力リーク 電流 ) ILI 内部プル アップ抵抗 RPULL 入力容量 端子名 CIN 0.0 V < VI < VCC f = 1 MHz I2C モードの場合 ( 続く ) 56 DS702–00016–3v0-J MB95650L シリーズ (VCC = 3.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 条件 規格値 最小 標準 *1 最大 *6 単位 備考 — 4.2 6.8 フラッシュメモリ書 mA 込み , 消去以外の場 合 — 9.3 14.7 mA フラッシュメモリ書 込み , 消去の場合 — 6 10 mA A/D 変換時 — 1.7 3 mA ICCL FCL = 32 kHz VCC ( 外部クロック FMPL = 16 kHz サブクロックモード 動作 ) (2 分周 ) TA = +25 °C — 35 60 µA ICCLS FCL = 32 kHz FMPL = 16 kHz サブスリープモード (2 分周 ) TA = +25 °C — 2 7 µA ICCT FCL = 32 kHz 時計モード メインストップモード TA = +25 °C — 1 6 µA ICCMCRPLL FMCRPLL = 16 MHz FMP = 16 MHz メイン CR PLL クロック モード (4 逓倍 ) — 4.3 7.7 mA ICCMPLL FMPLL = 16 MHz FMP = 16 MHz メイン PLL クロックモー ド (4 逓倍 ) — 4.1 7 mA ICCMCR FCRH = 4 MHz FMP = 4 MHz メイン CR クロック モード — 1.5 3 mA ICCSCR サブ CR クロックモード (2 分周 ) TA = +25 °C — 50 100 µA — 450 500 µA — 0.7 5 µA FCH = 32 MHz FMP = 16 MHz メインクロックモード (2 分周 ) ICC FCH = 32 MHz FMP = 16 MHz メインスリープモード (2 分周 ) ICCS 電源電流 *7 VCC ICCTS ICCH FCH = 32 MHz タイムベースタイマモード VCC ( 外部クロック TA = +25 °C 動作 ) サブストップモード TA = +25 °C ( 続く ) DS702–00016–3v0-J 57 MB95650L シリーズ ( 続き ) (VCC = 3.0 V±10%, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 電源電流 *7 記号 端子名 条件 規格値 最小 標準 *1 最大 *6 単位 IPLVD 低電圧検出リセット回路 動作時の消費電流 — 6 26 µA IILVD 低電圧検出割込み回路動 作時の消費電流 ( 通常 モード ) — 6 14 µA IILVDL 低電圧検出割込み回路動 作時の消費電流 ( 低消費 電力モード ) — 3 10 µA ICRH メイン CR 発振器の消費 電流 — 270 320 µA ICRL サブ CR 発振器を 100 kHz で発振させる場 合の消費電流 — 5 20 µA ISOSC サブ発振器の消費電流 — 0.8 7 µA VCC 備考 *1: VCC = 3.0 V, TA = +25 °C *2: VCC が 4.5 V 未満の場合は , 条件は IOH = −2 mA になります。 *3: VCC が 4.5 V 未満の場合は , 条件は IOH = −4 mA になります。 *4: VCC が 4.5 V 未満の場合は , 条件は IOL = 2 mA になります。 *5: VCC が 4.5 V 未満の場合は , 条件は IOL = 6 mA になります。 *6: VCC = 3.3 V, TA = +85 °C ( 別記のない限り ) *7: • 電源電流は外部クロックで規定されています。低電圧検出リセット回路が選択された場合は , 低電圧検出リセット 回路の消費電流 (IPLVD) の値を ICC ~ ICCH のどれか 1 つの値に足した合計が電源電流となります。また , 低電圧検出 リセット回路と CR 発振器の両方が選択された場合は , 低電圧検出リセット回路の消費電流 (IPLVD), CR 発振器の消 費電流 (ICRH または ICRL) および ICC ~ ICCH のどれか 1 つの値を足した合計が電源電流となります。オンチップデバッ グモードでは , メイン CR 発振器 (ICRH) と低電圧検出リセット回路も常に動作するため , それに応じて消費電流が増 大します。 • FCH, FCL, FCRH, FMCRPLL と FMPLL は , 「4. 交流規格 (1) クロックタイミング」を参照してください。 • FMP と FMPL は , 「4. 交流規格 (2) ソースクロック / マシンクロック」を参照してください。 • サブクロックモードにおける電源電流は外部クロックの使用で規定されており , 水晶振動子を使用した場合は外部 クロック使用時に比べて消費電流が増大します。水晶振動子を使用した場合の電源電流は , 外部クロック使用時の 電源電流に対して ISOSC ( サブ発振器の消費電流 ) を足した合計となります。サブクロックの制御の詳細は , 「New 8FX MB95650L シリーズハードウェアマニュアル」の「第 3 章 クロック制御部」と「第 24 章 システム構成レジ スタ」を参照してください。 58 DS702–00016–3v0-J MB95650L シリーズ 4. 交流規格 (1) クロックタイミング (VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 FCH FCRH 端子名 条件 規格値 最小 標準 最大 備考 X0, X1 — 1 — 16.25 MHz メイン発振回路使用の場合 X0 — 1 — 32.5 MHz メイン外部クロック使用の場 合 X0, X1 — — 4 — MHz メイン PLL クロック使用の場 合 3.92 4 4.08 動作条件 MHz • メイン CR クロック使用 • 0 °C ≦ TA ≦ +70 °C — ⎯ 3.8 4 4.2 動作条件 MHz • メイン CR クロック使用 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 7.84 8 8.16 動作条件 MHz • PLL 逓倍率 : 2 • 0 °C ≦ TA ≦ +70 °C 7.6 8 8.4 動作条件 MHz • PLL 逓倍率 : 2 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 9.8 10 10.2 動作条件 MHz • PLL 逓倍率 : 2.5 • 0 °C ≦ TA ≦ +70 °C クロック周波数 FMCRPLL 単位 — 9.5 10 10.5 動作条件 MHz • PLL 逓倍率 : 2.5 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 11.76 12 12.24 動作条件 MHz • PLL 逓倍率 : 3 • 0 °C ≦ TA ≦ +70 °C — FMPLL — — FCL X0A, X1A — FCRL — — 11.4 12 12.6 動作条件 MHz • PLL 逓倍率 : 3 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 15.68 16 16.32 動作条件 MHz • PLL 逓倍率 : 4 • 0 °C ≦ TA ≦ +70 °C 動作条件 MHz • PLL 逓倍率 : 4 • − 40 °C ≦ TA < 0 °C, + 70 °C < TA ≦ + 85 °C 15.2 16 16.8 8 — 16 MHz メイン PLL クロック使用の場 合 — 32.768 — kHz サブ発振回路使用の場合 — 32.768 — kHz サブ外部クロック使用の場合 50 100 150 kHz サブ CR クロック使用の場合 ( 続く ) DS702–00016–3v0-J 59 MB95650L シリーズ ( 続き ) (VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 クロックサイク ルタイム 記号 tHCYL tLCYL 端子名 条件 規格値 最小 標準 最大 単位 X0, X1 — 61.5 — 1000 ns メイン発振回路使用の場合 X0 — 30.8 — 1000 ns 外部クロック使用の場合 X0, X1 — — 250 — ns メイン PLL クロック使用の場 合 X0A, X1A — — 30.5 — µs サブクロック使用の場合 X0 — 12.4 — — ns 外部クロック使用の場合 , デューティ比は 40 % ~ 60 % の範囲としてください。 X0, X1 — — 125 — ns メイン PLL クロック使用の場 合 — — 15.2 — µs 外部クロック使用の場合 , デューティ比は 40 % ~ 60 % の範囲としてください。 — — — 5 ns 外部クロック使用の場合 tWH1, tWL1 入力クロック パルス幅 tWH2, tWL2 X0A 入力クロックの 立上り時間と 立下り時間 CR 発振開始時間 PLL 発振開始時 間 60 tCR, tCF 備考 X0, X0A tCRHWK — — — — 50 µs メイン CR クロック使用の場 合 tCRLWK — — — — 30 µs サブ CR クロック使用の場合 tMCRPLLWK — — — — 100 µs メイン CR PLL クロック使用 の場合 DS702–00016–3v0-J MB95650L シリーズ • 外部クロック ( メインクロック ) 使用時の発生入力波形 tHCYL tWH1 tWL1 tCR tCF 0.8 VCC 0.8 VCC X0, X1 0.2 VCC 0.2 VCC 0.2 VCC • メインクロック入力ポート外部接続図 水晶振動子使用時または セラミック振動子使用時 X0 外部クロック使用時 X0 X1 FCH FCH • 外部クロック ( サブクロック ) 使用時の発生入力波形 tLCYL tWH2 tWL2 tCR tCF 0.8 VCC 0.8 VCC X0A 0.2 VCC 0.2 VCC 0.2 VCC • サブクロック入力ポート外部接続図 水晶振動子使用時または セラミック振動子使用時 X0A 外部クロック使用時 X1A X0A FCL FCL • 内部クロック ( メイン CR クロック ) 使用時の発生入力波形 tCRHWK 1/FCRH メインCRクロック 発振開始 DS702–00016–3v0-J 発振安定 61 MB95650L シリーズ • 内部クロック ( サブ CR クロック ) 使用時の発生入力波形 tCRLWK 1/FCRL サブCRクロック 発振開始 発振安定 • 内部クロック ( メイン CR PLL クロック ) 使用時の発生入力波形 1/FMCRPLL tMCRPLLWK メインCR PLLクロック 発振開始 62 発振安定 DS702–00016–3v0-J MB95650L シリーズ (2) ソースクロック / マシンクロック (VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 ソースクロック サイクルタイム *1 記号 tSCLK 端子名 — FSPL マシンクロック サイクルタイム *2 ( 最小命令実行 時間 ) tMCLK — FMPL 備考 標準 最大 61.5 — 2000 ns メイン外部クロック使用の場合 最小:FCH = 32.5 MHz, 2 分周 最大:FCH = 1 MHz, 2 分周 — 250 — ns メイン CR クロック使用の場合 62.5 — 250 ns メイン PLL クロック使用の場合 最小:FCH = 4 MHz, 4 逓倍 最大:FCH = 4 MHz, 分周なし 62.5 — 250 ns メイン CR PLL クロック使用の場合 最小:FCRH = 4 MHz, 4 逓倍 最大:FCRH = 4 MHz, 分周なし — 61 — µs サブ発振クロック使用の場合 FCL = 32.768 kHz, 2 分周 — 20 — µs サブ CR クロック使用の場合 FCRL = 100 kHz, 2 分周 0.5 — 16.25 MHz メイン発振クロック使用の場合 — 4 — MHz メイン CR クロック使用の場合 4 — 16 MHz メイン PLL クロック使用の場合 4 — 16 MHz メイン CR PLL クロック使用の場合 — 16.384 — kHz サブ発振クロック使用の場合 — 50 — kHz サブ CR クロック使用の場合 FCRL = 100 kHz, 2 分周 61.5 — 32000 ns メイン発振クロック使用の場合 最小:FSP = 16.25 MHz, 分周なし 最大:FSP = 0.5 MHz, 16 分周 250 — 4000 ns メイン CR クロック使用の場合 最小:FSP = 4 MHz, 分周なし 最大:FSP = 4 MHz, 16 分周 62.5 — 4000 ns メイン PLL クロック使用の場合 最小:FSP = 4 MHz, 4 逓倍 最大:FSP = 4 MHz, 16 分周 62.5 — 4000 ns メイン CR PLL クロック使用の場合 最小:FSP = 4 MHz, 4 逓倍 最大:FSP = 4 MHz, 16 分周 61 — 976.5 µs サブ発振クロック使用の場合 最小:FSPL = 16.384 kHz, 分周なし 最大:FSPL = 16.384 kHz, 16 分周 20 — 320 µs サブ CR クロック使用の場合 最小:FSPL = 50 kHz, 分周なし 最大:FSPL = 50 kHz, 16 分周 0.031 — 16.25 MHz メイン発振クロック使用の場合 0.25 — 4 MHz メイン CR クロック使用の場合 — FMP マシンクロック 周波数 単位 最小 — FSP ソースクロック 周波数 規格値 0.25 — 16 MHz メイン PLL クロック使用の場合 0.25 — 16 MHz メイン CR PLL クロック使用の場合 1.024 — 16.384 kHz サブ発振クロック使用の場合 3.125 — 50 kHz サブ CR クロック使用の場合 FCRL = 100 kHz ( 続く ) DS702–00016–3v0-J 63 MB95650L シリーズ ( 続き ) *1: マシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがって分周される前のクロック です。本ソースクロックがマシンクロック分周比選択ビット (SYCC:DIV[1:0]) によって設定される分周比にしたがっ て分周され , マシンクロックとなります。なお , ソースクロックは , 以下から選択できます。 • メインクロックの 2 分周 • メインクロックの PLL 逓倍 (2, 2.5, 3, 4 逓倍から選択 ) • メイン CR クロック • メイン CR クロックの PLL 逓倍 (2, 2.5, 3, 4 逓倍から選択 ) • サブクロックの 2 分周 • サブ CR クロックの 2 分周 *2: マイクロコントローラの動作クロックです。マシンクロックは , 以下から選択できます。 • ソースクロック ( 分周なし ) • ソースクロックの 4 分周 • ソースクロックの 8 分周 • ソースクロックの 16 分周 64 DS702–00016–3v0-J MB95650L シリーズ • クロック生成部の概略図 FCH (メイン発振クロック) 2分周 FMPLL (メインPLLクロック) FCRH (メインCRクロック) SCLK (ソースクロック) FMCRPLL (メインCR PLLクロック) FCL (サブ発振クロック) 2分周 FCRL (サブCRクロック) 2分周 分周回路 × 1 × 1/4 × 1/8 × 1/16 MCLK (マシンクロック) マシンクロック分周比選択ビット (SYCC:DIV[1:0]) クロックモード選択ビット (SYCC:SCS[2:0]) • 動作電圧 − 動作周波数 (TA = −40 °C ~ +85 °C) 5.5 5.0 4.5 動作電圧 (V) 4.0 A/Dコンバータ動作範囲 3.5 3.0 2.5 2.0 1.8 1.5 ≈ 0.0 16 kHz 3 MHz 10 MHz 16.25 MHz ソースクロック周波数 (FSP/FSPL) DS702–00016–3v0-J 65 MB95650L シリーズ (3) 外部リセット (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 RST “L” レベル パルス幅 tRSTL 規格値 最小 最大 2 tMCLK* ⎯ 単位 備考 ns *: tMCLK については「 (2) ソースクロック / マシンクロック」を参照してください。 tRSTL RST 0.2 VCC 66 0.2 VCC DS702–00016–3v0-J MB95650L シリーズ (4) パワーオンリセット (VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 電源立上り時間 記号 規格値 端子名 dV/dt 単位 最小 標準 最大 0.1 — — V/ms 備考 電源切断時間 Toff 1 — — ms リセット解除電圧 Vdeth 1.44 1.60 1.76 V 電圧上昇時 リセット検出電圧 Vdetl 1.39 1.55 1.71 V 電圧下降時 リセット解除遅延 時間 Tond — — 10 ms dV/dt ≧ 0.1 mV/µs リセット検出遅延 時間 Toffd — — 0.4 ms dV/dt ≧ −0.04 mV/µs VCC Toff Vdeth Vdetl VCC dV 0.2 V dt パワーオンリセット DS702–00016–3v0-J Tond 0.2 V Toffd 67 MB95650L シリーズ (5) 周辺入力タイミング (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 周辺入力 “H” パルス幅 tILIH 周辺入力 “L” パルス幅 tIHIL 規格値 端子名 INT02 ~ INT07, EC0, EC1 単位 最小 最大 2 tMCLK* ⎯ ns 2 tMCLK* ⎯ ns *: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 tILIH INT02~INT07, EC0, EC1 68 0.8 VCC tIHIL 0.8 VCC 0.2 VCC 0.2 VCC DS702–00016–3v0-J MB95650L シリーズ (6) LIN-UART タイミング サンプリングクロックの立上りエッジでサンプリングを行い *1, シリアルクロック遅延を禁止する場合 *2 (ESCR レジスタ : SCES ビット = 0, ECCR レジスタ : SCDE ビット = 0) (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC SCK SCK↓ → SOT 遅延時間 tSLOVI SCK, SOT 条件 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 規格値 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns tMCLK* + 80 — ns 有効 SIN → SCK↑ tIVSHI SCK, SIN SCK↑ → 有効 SIN ホールド時間 tSHIXI SCK, SIN 0 — ns シリアルクロック “L” パルス幅 tSLSH SCK 3 tMCLK*3−tR — ns シリアルクロック “H” パルス幅 tSHSL SCK tMCLK*3 + 10 — — 2 tMCLK* + 60 ns SCK↓ → SOT 遅延時間 tSLOVE SCK, SOT 有効 SIN → SCK↑ tIVSHE SCK, SIN SCK↑ → 有効 SIN ホールド時間 tSHIXE SCK, SIN 外部クロック動作 出力端子: CL = 80 pF + 1 TTL 3 ns 3 30 — ns tMCLK*3 + 30 — ns SCK 立下り時間 tF SCK — 10 ns SCK 立上り時間 tR SCK — 10 ns *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 DS702–00016–3v0-J 69 MB95650L シリーズ • 内部シフトクロックモード tSCYC 0.8 VCC SCK 0.2 VCC 0.2 VCC tSLOVI 0.8 VCC SOT 0.2 VCC tIVSHI tSHIXI 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC • 外部シフトクロックモード tSLSH tSHSL 0.8 VCC 0.8 VCC 0.8 VCC SCK 0.2 VCC tF 0.2 VCC tR tSLOVE 0.8 VCC SOT 0.2 VCC tIVSHE tSHIXE 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC 70 DS702–00016–3v0-J MB95650L シリーズ サンプリングクロックの立下りエッジでサンプリングを行い *1, シリアルクロック遅延を禁止する場合 *2 (ESCR レジスタ : SCES ビット = 1, ECCR レジスタ : SCDE ビット = 0) (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 シリアルクロックサイクルタイム tSCYC SCK↑ → SOT 遅延時間 tSHOVI 端子名 SCK SCK, SOT 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns — ns 0 — ns SCK 3 tMCLK*3 − tR — ns SCK tMCLK* + 10 — tIVSLI SCK, SIN SCK↓→ 有効 SIN ホールド時間 tSLIXI SCK, SIN シリアルクロック “H” パルス幅 tSHSL tSLSH 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 規格値 tMCLK* + 80 有効 SIN → SCK↓ シリアルクロック “L” パルス幅 条件 SCK↑ → SOT 遅延時間 tSHOVE SCK, SOT 有効 SIN → SCK↓ tIVSLE SCK, SIN SCK↓→ 有効 SIN ホールド時間 tSLIXE SCK, SIN 3 3 外部クロック動作 出力端子: CL = 80 pF + 1 TTL ns — 2 tMCLK* + 60 ns 30 — ns tMCLK*3 + 30 — ns 3 SCK 立下り時間 tF SCK — 10 ns SCK 立上り時間 tR SCK — 10 ns *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 DS702–00016–3v0-J 71 MB95650L シリーズ • 内部シフトクロックモード tSCYC 0.8 VCC 0.8 VCC SCK 0.2 VCC tSHOVI 0.8 VCC SOT 0.2 VCC tIVSLI tSLIXI 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC • 外部シフトクロックモード tSHSL 0.8 VCC tSLSH 0.8 VCC SCK 0.2 VCC tR tF 0.2 VCC 0.2 VCC tSHOVE 0.8 VCC SOT 0.2 VCC tIVSLE tSLIXE 0.7 VCC 0.7 VCC SIN 0.3 VCC 0.3 VCC 72 DS702–00016–3v0-J MB95650L シリーズ サンプリングクロックの立上りエッジでサンプリングを行い *1, シリアルクロック遅延を許可する場合 *2 (ESCR レジスタ : SCES ビット = 0, ECCR レジスタ : SCDE ビット = 1) (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC SCK SCK↑ → SOT 遅延時間 tSHOVI SCK, SOT 有効 SIN → SCK↓ tIVSLI SCK, SIN SCK↓→ 有効 SIN ホールド時間 tSLIXI SCK, SIN SOT → SCK↓ 遅延時間 tSOVLI SCK, SOT 規格値 条件 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns tMCLK* + 80 — ns 0 — ns 3tMCLK*3 − 70 — ns 3 *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 tSCYC 0.8 VCC SCK 0.2 VCC SOT 0.8 VCC 0.8 VCC 0.2 VCC 0.2 VCC tIVSLI SIN DS702–00016–3v0-J 0.2 VCC tSHOVI tSOVLI tSLIXI 0.7 VCC 0.7 VCC 0.3 VCC 0.3 VCC 73 MB95650L シリーズ サンプリングクロックの立下りエッジでサンプリングを行い *1, シリアルクロック遅延を許可する場合 *2 (ESCR レジスタ : SCES ビット = 1, ECCR レジスタ : SCDE ビット = 1) (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC SCK SCK↓ → SOT 遅延時間 tSLOVI SCK, SOT 有効 SIN → SCK↑ tIVSHI SCK, SIN SCK↑ → 有効 SIN ホールド時間 tSHIXI SCK, SIN SOT → SCK↑ 遅延時間 tSOVHI SCK, SOT 規格値 条件 内部クロック動作 出力端子: CL = 80 pF + 1 TTL 単位 最小 最大 5 tMCLK*3 — ns −50 +50 ns tMCLK* + 80 — ns 0 — ns 3tMCLK*3 − 70 — ns 3 *1: 受信データのサンプリングをシリアルクロックの立上りで行うか , 立下りで行うかを選択する機能があります。 *2: シリアルクロック遅延機能は , シリアルクロックの出力信号を半クロック遅延させる機能です。 *3: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 tSCYC 0.8 VCC SCK 0.8 VCC 0.2 VCC tSOVHI SOT 0.8 VCC 0.8 VCC 0.2 VCC 0.2 VCC tIVSHI SIN 74 tSLOVI tSHIXI 0.7 VCC 0.7 VCC 0.3 VCC 0.3 VCC DS702–00016–3v0-J MB95650L シリーズ (7) 低電圧検出 • 通常モード (VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 規格値 最小 標準 最大 単位 備考 リセット解除電圧 VPDL+ 1.88 2.03 2.18 V リセット検出電圧 VPDL− 1.8 1.93 2.06 V 電源降下の場合 割込み解除電圧 0 VIDL0+ 2.13 2.3 2.47 V 電源上昇の場合 割込み検出電圧 0 VIDL0− 2.05 2.2 2.35 V 電源降下の場合 割込み解除電圧 1 VIDL1+ 2.41 2.6 2.79 V 電源上昇の場合 割込み検出電圧 1 VIDL1− 2.33 2.5 2.67 V 電源降下の場合 割込み解除電圧 2 VIDL2+ 2.69 2.9 3.11 V 電源上昇の場合 割込み検出電圧 2 VIDL2− 2.61 2.8 2.99 V 電源降下の場合 割込み解除電圧 3 VIDL3+ 3.06 3.3 3.54 V 電源上昇の場合 割込み検出電圧 3 VIDL3− 2.98 3.2 3.42 V 電源降下の場合 割込み解除電圧 4 VIDL4+ 3.43 3.7 3.97 V 電源上昇の場合 割込み検出電圧 4 VIDL4− 3.35 3.6 3.85 V 電源降下の場合 割込み解除電圧 5 VIDL5+ 3.81 4.1 4.39 V 電源上昇の場合 割込み検出電圧 5 VIDL5− 3.73 4 4.27 V 電源降下の場合 電源開始電圧 Voff — — 1.6 V 電源到達電圧 Von 4.39 — — V 電源電圧変化時間 ( 電源上昇の場合 ) tr 697.5 — — µs リセット解除信号が規格内 (VPDL+/VIDL+) で発生する電源の傾き 電源電圧変化時間 ( 電源降下の場合 ) tf 697.5 — — µs リセット検出信号が規格内 (VPDL-/VIDL-) で発生する電源の傾き リセット解除遅延時間 tdp1 — — 30 µs リセット検出遅延時間 tdp2 — — 30 µs 割込み解除遅延時間 tdi1 — — 30 µs 割込み検出遅延時間 tdi2 — — 30 µs 割込みしきい値電圧遷移 安定時間 tstb — — 30 µs DS702–00016–3v0-J 電源上昇の場合 75 MB95650L シリーズ • 低消費電力モード (VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 規格値 最小 標準 最大 単位 備考 割込み解除電圧 0 VIDLL0+ 2.06 2.3 2.54 V 電源上昇の場合 割込み検出電圧 0 VIDLL0− 1.98 2.2 2.42 V 電源降下の場合 割込み解除電圧 1 VIDLL1+ 2.33 2.6 2.87 V 電源上昇の場合 割込み検出電圧 1 VIDLL1− 2.25 2.5 2.75 V 電源降下の場合 割込み解除電圧 2 VIDLL2+ 2.6 2.9 3.2 V 電源上昇の場合 割込み検出電圧 2 VIDLL2− 2.52 2.8 3.08 V 電源降下の場合 割込み解除電圧 3 VIDLL3+ 2.96 3.3 3.64 V 電源上昇の場合 割込み検出電圧 3 VIDLL3− 2.88 3.2 3.52 V 電源降下の場合 割込み解除電圧 4 VIDLL4+ 3.32 3.7 4.08 V 電源上昇の場合 割込み検出電圧 4 VIDLL4− 3.24 3.6 3.96 V 電源降下の場合 割込み解除電圧 5 VIDLL5+ 3.68 4.1 4.52 V 電源上昇の場合 割込み検出電圧 5 VIDLL5− 3.6 4 4.4 V 電源降下の場合 電源開始電圧 VoffL — — 1.6 V 電源到達電圧 VonL 4.52 — — V 電源電圧変化時間 ( 電源上昇の場合 ) trL 7300 — — µs 割込み解除信号が規格内 (VIDLL+) で発生 する電源の傾き 電源電圧変化時間 ( 電源降下の場合 ) tfL 7300 — — µs 割込み検出信号が規格内 (VIDLL-) で発生 する電源の傾き 割込み解除遅延時間 tdiL1 — — 400 µs 割込み検出遅延時間 tdiL2 — — 400 µs 割込みしきい値電圧遷移 安定時間 tstbL — — 400 µs 割込み用低電圧検出モー ド遷移時間 tmdsw — — 400 µs 通常モード⇔低消費電力モード ( 注意事項 ) 低電圧検出回路は , 割込みに使用するとき , 通常モードと低消費電力モードをレジスタ設定により切り換え られます。低消費電力モードでは , 通常モードに比べ検出・解除電圧精度および検出・解除遅延時間が劣る 代わりに , 消費電力を削減できます。通常モードと低消費電力モードにおける消費電流の違いについては , 「3. 直流規格」を参照してください。また , 通常モードと低消費電力モードの切換え方法については , 「New 8FX MB95650L シリーズハードウェアマニュアル」の「第 17 章 低電圧検出回路」を参照してください。 76 DS702–00016–3v0-J MB95650L シリーズ VCC Von/VonL Voff/VoffL 時間 tf/tfL tr/trL VPDL+/VIDL+ VPDL-/VIDL- 内部リセット信号または 割込み信号 時間 tdp2/tdi2/tdiL2 DS702–00016–3v0-J tdp1/tdi1/tdiL1 77 MB95650L シリーズ (8) I2C バスインタフェースタイミング (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 規格値 項目 記号 SCL クロック周波数 fSCL ( 反復 ) スタート条件ホールド時間 SDA ↓ → SCL ↓ tHD;STA 端子名 条件 標準モード 高速モード 最小 最大 最小 最大 0 100 0 400 kHz SCL0, SCL1, SDA0, SDA1 4.0 — 0.6 — µs SCL0, SCL1 単位 SCL クロック “L” 幅 tLOW SCL0, SCL1 4.7 — 1.3 — µs SCL クロック “H” 幅 tHIGH SCL0, SCL1 4.0 — 0.6 — µs tSU;STA SCL0, SCL1, SDA0, SDA1 4.7 — 0.6 — µs tHD;DAT SCL0, SCL1, SDA0, SDA1 0 3.45*2 0 0.9*3 µs tSU;DAT SCL0, SCL1, SDA0, SDA1 0.25 — 0.1 — µs tSU;STO SCL0, SCL1, SDA0, SDA1 4 — 0.6 — µs tBUF SCL0, SCL1, SDA0, SDA1 4.7 — 1.3 — µs ( 反復 ) スタート条件セットアップ時間 SCL ↑ → SDA ↓ データホールド時間 SCL ↓ → SDA ↓↑ データセットアップ時間 SDA ↓↑ → SCL ↑ ストップ条件セットアップ時間 SCL ↑ → SDA ↑ ストップ条件とスタート条件との間の バスフリー時間 R = 1.7 kΩ, C = 50 pF*1 *1: R, C はそれぞれ SCL0/1, SDA0/1 ラインのプルアップ抵抗 , 負荷容量です。 *2: tHD;DAT の最大値は , デバイスが SCL 信号の “L” 区間 (tLOW) を延長していないときにのみ適用されます。 *3: 高速モード I2C バスデバイスを標準モード I2C バスシステムに使用できますが , 要求される条件 tSU;DAT ≧ 250 ns を満 足しなければなりません。 tWAKEUP SDA0, SDA1 tLOW SCL0, SCL1 78 tHD;STA tHD;DAT tHIGH tSU;DAT fSCL tHD;STA tSU;STA tBUF tSU;STO DS702–00016–3v0-J MB95650L シリーズ (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 条件 規格値 *2 最小 最大 単位 備考 SCL クロック “L” 幅 tLOW SCL0, SCL1 (2 + nm/2)tMCLK − 20 — ns マスタモード SCL クロック “H” 幅 tHIGH SCL0, SCL1 (nm/2)tMCLK − 20 (nm/2)tMCLK + 20 ns マスタモード tHD;STA SCL0, SCL1, SDA0, SDA1 (-1 + nm/2)tMCLK − 20 (-1 + nm)tMCLK + 20 ns マスタモード 最大値は m, n = 1, 8 時に適用。 それ以外の設定は 最小値を適用。 tSU;STO SCL0, SCL1, SDA0, SDA1 (1 + nm/2)tMCLK − 20 (1 + nm/2)tMCLK + 20 ns マスタモード (1 + nm/2)tMCLK − 20 (1 + nm/2)tMCLK + 20 ns マスタモード tBUF SCL0, SCL1, SDA0, SDA1 (2 nm + 4) tMCLK − 20 — ns tHD;DAT SCL0, SCL1, SDA0, SDA1 3 tMCLK − 20 — ns マスタモード ns マスタモード SCL の “L” が引き 延ばされていない と仮定した場合。 最小値は連続デー タの第 1 ビットに 適用。それ以外は 最大値を適用。 START 条件 ホールド時間 STOP 条件 セットアップ時間 SCL0, START 条件セット tSU;STA SCL1, SDA0, アップ時間 SDA1 「ストップ」条件と 「スタート」条件と の間のバスフリー 時間 データ ホールド時間 データ セットアップ時間 tSU;DAT SCL0, SCL1, SDA0, SDA1 R = 1.7 kΩ, C = 50 pF*1 (-2 + nm/2) tMCLK − 20 (-1 + nm/2) tMCLK + 20 ( 続く ) DS702–00016–3v0-J 79 MB95650L シリーズ (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 条件 規格値 *2 最小 最大 単位 備考 tSU;INT SCL0, SCL1 (nm/2) tMCLK − 20 (1 + nm/2) tMCLK + 20 ns 最小値は 9th SCL↓ 時の割込みに適 用。最大値は 8th SCL↓ 時の割込み に適用。 SCL クロック “L” 幅 tLOW SCL0, SCL1 4 tMCLK − 20 — ns 受信の場合 SCL クロック “H” 幅 tHIGH SCL0, SCL1 4 tMCLK − 20 — ns 受信の場合 tHD;STA SCL0, SCL1, SDA0, SDA1 2 tMCLK − 20 — ns 受信の場合 1 tMCLK の場合未検出 tSU;STO SCL0, SCL1, SDA0, SDA1 2 tMCLK − 20 — ns 受信の場合 1 tMCLK の場合未検出 SCL0, 「再スタート」条件 tSU;STA SCL1, SDA0, 検出条件 SDA1 2 tMCLK − 20 — ns 受信の場合 1 tMCLK の場合未検出 tBUF SCL0, SCL1, SDA0, SDA1 2 tMCLK − 20 — ns 受信の場合 tHD;DAT SCL0, SCL1, SDA0, SDA1 2 tMCLK − 20 — ns スレーブ送信 モードの場合 割込みクリアから SCL 立上りまでの セットアップ時間 「スタート」条件 検出 「ストップ」条件 検出 バスフリー時間 データホールド 時間 R = 1.7 kΩ, C = 50 pF*1 ( 続く ) 80 DS702–00016–3v0-J MB95650L シリーズ ( 続き ) (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 データセットアップ時間 データホールド時間 データセットアップ時間 SDA↓ → SCL↑ ( ウェイクアップ機能時 ) 記号 端子名 条件 規格値 *2 単位 備考 最小 最大 tSU;DAT SCL0, SCL1, SDA0, SDA1 tLOW − 3 tMCLK − 20 — ns スレーブ送信 モードの場合 tHD;DAT SCL0, SCL1, SDA0, SDA1 0 — ns 受信の場合 tSU;DAT SCL0, SCL1, SDA0, SDA1 tMCLK − 20 — ns 受信の場合 tWAKEUP SCL0, SCL1, SDA0, SDA1 発振安定待ち時間 +2 tMCLK − 20 — ns R = 1.7 kΩ, C = 50 pF*1 *1: R, C はそれぞれ SCL0/SCL1, SDA0/SDA1 ラインのプルアップ抵抗 , 負荷容量です。 *2: • tMCLK については ,「(2) ソースクロック / マシンクロック」を参照してください。 • m は I2C クロック制御レジスタ ch. 0/ch. 1 (ICCR0/ICCR1) の CS[4:3] ビットです。 • n は I2C クロック制御レジスタ ch. 0/ch. 1 (ICCR0/ICCR1) の CS[2:0] ビットです。 • I2C バスインタフェースの実際のタイミングは , マシンクロック (tMCLK) および ICCR0/ICCR1 レジスタの CS[4:0] に て設定される m, n の値により決定されます。 • 標準モード : 0.9 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。 m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。 (m, n) = (1, 8) : 0.9 MHz < tMCLK ≦ 1 MHz (m, n) = (1, 22), (5, 4), (6, 4), (7, 4), (8, 4) : 0.9 MHz < tMCLK ≦ 2 MHz (m, n) = (1, 38), (5, 8), (6, 8), (7, 8), (8, 8) : 0.9 MHz < tMCLK ≦ 4 MHz (m, n) = (1, 98), (5, 22), (6, 22), (7, 22) : 0.9 MHz < tMCLK ≦ 10 MHz (m, n) = (8, 22) : 0.9 MHz < tMCLK ≦ 16.25 MHz • 高速モード : 3.3 MHz < tMCLK ( マシンクロック ) < 16.25 MHz の範囲で m, n の設定が可能です。 m, n の設定によっては , 下記のように使用できるマシンクロックが決まります。 (m, n) = (1, 8) : 3.3 MHz < tMCLK ≦ 4 MHz (m, n) = (1, 22), (5, 4) : 3.3 MHz < tMCLK ≦ 8 MHz (m, n) = (1, 38), (6, 4), (7, 4), (8, 4) : 3.3 MHz < tMCLK ≦ 10 MHz (m, n) = (5, 8) : 3.3 MHz < tMCLK ≦ 16.25 MHz DS702–00016–3v0-J 81 MB95650L シリーズ (9) UART/SIO, シリアル入出力タイミング (VCC = 3.0 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 端子名 シリアルクロックサイクルタイム tSCYC UCK0 UCK ↓ → UO 時間 tSLOV UCK0, UO 有効 UI → UCK ↑ tIVSH UCK0, UI0 UCK ↑ → 有効 UI ホールド 時間 tSHIX シリアルクロック “H” パルス幅 tSHSL シリアルクロック “L” パルス幅 UCK ↓ → UO 時間 規格値 条件 単位 最小 最大 4 tMCLK* — ns −190 +190 ns 2 tMCLK* — ns UCK0, UI0 2 tMCLK* — ns UCK0 4 tMCLK* — ns tSLSH UCK0 4 tMCLK* — ns tSLOV UCK0, UO0 — 190 ns 有効 UI → UCK ↑ tIVSH UCK0, UI0 2 tMCLK* — ns UCK ↑ → 有効 UI ホールド 時間 tSHIX UCK0, UI0 2 tMCLK* — ns 内部クロック動作 外部クロック動作 *: tMCLK については , 「(2) ソースクロック / マシンクロック」を参照してください。 • 内部シフトクロックモード tSCYC 0.8 VCC UCK0 0.2 VCC 0.2 VCC tSLOV 0.8 VCC UO0 0.2 VCC tIVSH tSHIX 0.7 VCC 0.7 VCC UI0 0.3 VCC 0.3 VCC • 外部シフトクロックモード tSLSH tSHSL 0.8 VCC 0.8 VCC UCK0 0.2 VCC 0.2 VCC tSLOV 0.8 VCC UO0 0.2 VCC tIVSH tSHIX 0.7 VCC 0.7 VCC UI0 0.3 VCC 0.3 VCC 82 DS702–00016–3v0-J MB95650L シリーズ 5. A/D コンバータ (1) A/D コンバータ電気的特性 (VCC = 1.8 V ~ 5.5 V, VSS = 0.0 V, TA = −40 °C ~ +85 °C) 項目 記号 分解能 総合誤差 直線性誤差 — 微分直線性誤差 規格値 単位 標準 最大 — — 12 bit −6 — +6 LSB −10 — +10 LSB Vcc < 2.7 V −3 — +3 LSB VCC ≧ 2.7 V −5 — +5 LSB Vcc < 2.7 V −1.9 — +1.9 LSB VCC ≧ 2.7 V −2.9 — +2.9 LSB ゼロトランジション 電圧 V0T VSS − 6 LSB — VSS + 8.2 LSB mV フルスケールトランジ ション電圧 VFST VCC − 6.2 LSB — VCC + 9.2 LSB mV サンプリング時間 TS 備考 最小 VCC ≧ 2.7 V Vcc < 2.7 V * — 10 µs 0.861 — 14 µs VCC ≧ 2.7 V 2.8 — 14 µs Vcc < 2.7 V コンペア時間 Tcck 動作許可状態への遷移 時間 Tstt 1 — — µs アナログ入力電流 IAIN −0.3 — +0.3 µA アナログ入力電圧 VAIN VSS — VCC V *: 最小サンプリング時間については , 「(2) A/D コンバータの注意事項」を参照してください。 DS702–00016–3v0-J 83 MB95650L シリーズ (2) A/D コンバータの注意事項 • アナログ入力の外部インピーダンスとサンプリング時間について MB95650L シリーズの A/D コンバータはサンプルホールド付きのものです。外部インピーダンスが高くサンプリング 時間を十分に確保できない場合は , 内部サンプルホールド用コンデンサに十分にアナログ電圧が充電されず , A/D 変換 精度に影響を及ぼします。したがって , A/D 変換精度規格を満たすために , 外部インピーダンスと最小サンプリング時 間の関係から , サンプリング時間を最小値より長くなるようにレジスタ値と動作周波数を調整するか , 外部インピー ダンスを下げて使用してください。また , サンプリング時間を十分に確保できない場合は , アナログ入力端子に 0.1 µF 程度のコンデンサを接続してください。 • アナログ入力等価回路 コンパレータ アナログ信号源 Rext Rin アナログ入力端子 (AN00~AN05) VCC 4.5 V ≦ VCC ≦ 5.5 V 2.7 V ≦ VCC < 4.5 V 1.8 V ≦ VCC < 2.7 V Cin Rin 0.9 kΩ (最大) 13 pF (最大) Cin 1.6 kΩ (最大) 13 pF (最大) 4.0 kΩ (最大) 13 pF (最大) (注意事項) 数値は参考値です。 • 外部インピーダンスと最小サンプリング時間の関係 必要なサンプリング時間は外部インピーダンスによって変わります。サンプリング時間を設定するとき , 以下の条件を 満たしてください。 Ts ≧ (Rin + Rext) × Cin × 9 TS Rin Cin Rext : : : : サンプリング時間 A/D コンバータの入力抵抗 A/D コンバータの入力容量 外部回路の出力インピーダンス • A/D 変換誤差について |VCC − VSS| が小さくなるに従って , A/D 変換の誤差は大きくなります。 84 DS702–00016–3v0-J MB95650L シリーズ (3) A/D コンバータの用語の定義 • 分解能 A/D コンバータにより識別可能なアナログ変化を示します。 12 ビットなら , アナログ電圧を 212 = 4096 の部分に分解可能です。 • 直線性誤差 ( 単位 : LSB) デバイスのゼロトランジション点 (“0000 0000 0000” ← → “0000 0000 0001”) と , 同じデバイスのフルスケールトランジ ション点 (“1111 1111 1111” ← → “1111 1111 1110”) とを結んだ直線と , 実際の変換値との誤差がどの程度かを示しま す。 • 微分直線性誤差 ( 単位:LSB) 出力コードを 1LSB 変化させるのに必要な入力電圧の理想値からの偏差がどの程度かを示します。 • 総合誤差 ( 単位 : LSB) 実際の値と理論値との差を示し , ゼロトランジション誤差 / フルスケールトランジション誤差 / 直線性誤差 / 量子誤差 および雑音に起因する誤差です。 理想入出力特性 0xFFF 総合誤差 0xFFF VFST 0xFFE 2 LSB 0xFFD デジタル出力 デジタル出力 0xFFE 0x004 0x003 V0T 実際の変換特性 0xFFD {1 LSB × (N-1) + 0.5 LSB} 0x004 VNT 0x003 1 LSB 0x002 実際の変換特性 0x002 0x001 0x001 理想特性 0.5 LSB VSS VCC VSS アナログ入力 1 LSB = VCC − VSS 4096 VCC アナログ入力 (V) デジタル出力 = N の総合誤差 VNT − {1 LSB × (N − 1) + 0.5 LSB} 1 LSB [LSB] N : A/D コンバータデジタル出力値 VNT : デジタル出力が 0x(N − 1) から 0xN に遷移する電圧 ( 続く ) DS702–00016–3v0-J 85 MB95650L シリーズ ( 続き ) フルスケールトランジション誤差 ゼロトランジション誤差 理想特性 0x004 実際の変換特性 0xFFF 実際の変換特性 デジタル出力 デジタル出力 0x003 0x002 実際の変換特性 理想特性 0xFFE 0xFFD 0x001 実際の変換特性 V0T ( 実測値 ) 0xFFC VSS VCC VSS アナログ入力 微分直線性誤差 理想特性 実際の変換特性 0x(N+1) {1 LSB × N + V0T} 実際の変換特性 デジタル出力 0xFFD VFST ( 実測値 ) VNT 0x004 実際の変換特性 デジタル出力 0xFFE VCC アナログ入力 直線性誤差 0xFFF VFST ( 実測値 ) V(N+1)T 0xN VNT 0x(N-1) 0x003 0x002 0x001 実際の変換特性 理想特性 0x(N-2) V0T ( 実測値 ) VSS VSS VCC アナログ入力 デジタル出力 N の直線性誤差 = VCC アナログ入力 VNT − {1 LSB × N + V0T} 1 LSB デジタル出力 N の微分直線性誤差 = V (N + 1)T − VNT 1 LSB −1 N: A/D コンバータデジタル出力値 VNT: デジタル出力が 0x(N − 1) から 0xN に遷移する電圧 V0T ( 理想値 ) = Vss + 0.5 LSB [V] VFST ( 理想値 ) = Vcc − 2 LSB [V] 86 DS702–00016–3v0-J MB95650L シリーズ 6. フラッシュメモリ書込み / 消去特性 項目 規格値 単位 備考 最小 標準 最大 セクタ消去時間 (2 K バイトセクタ ) — 0.3*1 1.6*2 s 消去前 “0x00” 書込み時間は除きます。 セクタ消去時間 (32 K バイトセクタ ) — 0.6*1 3.1*2 s 消去前 “0x00” 書込み時間は除きます。 バイト書込み時間 — 17 272 µs システムレベルのオーバヘッド時間は除 きます。 100000 — — cycle 1.8 — 5.5 V 20*3 — — 10*3 — — 5*3 — — 書込み / 消去サイクル 書込み / 消去時の電源電圧 フラッシュメモリデータ保持時間 平均 TA = +85 °C, 書込み / 消去サイクルが 1000 回以下の場合 year 平均 TA = +85 °C, 書込み / 消去サイクルが 1001 回以上 , 10000 回以下の場合 平均 TA = +85 °C, 書込み / 消去サイクルが 10001 回以上の場合 *1: VCC = 5.5 V, TA = +25 °C, 0 サイクル *2: VCC = 1.8 V, TA = +85 °C, 100000 サイクル *3: テクノロジ信頼性評価結果からの換算値です ( アレニウスの式を使用し , 高温加速試験結果を平均温度 +85 °C へ換算 しています ) 。 DS702–00016–3v0-J 87 MB95650L シリーズ ■ 特性例 • 電源電流・温度特性 ICC − VCC TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインクロックモード , 外部クロック動作時 ICC − TA VCC = 3.3 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインクロックモード , 外部クロック動作時 10 10 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 8 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 8 6 ICC[mA] ICC[mA] 6 4 4 2 2 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] ICCS − VCC TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインスリープモード , 外部クロック動作時 +150 4 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 3 ICCS[mA] 3 ICCS[mA] +100 ICCS − TA VCC = 3.3 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) メインスリープモード , 外部クロック動作時 4 2 1 2 1 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] +50 +100 +150 TA[°C] ICCL − VCC TA = +25 °C, FMPL = 16 kHz (2 分周 ) サブクロックモード , 外部クロック動作時 ICCL − TA VCC = 3.3 V, FMPL = 16 kHz (2 分周 ) サブクロックモード , 外部クロック動作時 140 140 120 120 100 100 ICCL[μA] ICCL[μA] +50 TA[°C] 80 80 60 60 40 40 20 20 0 0 1 2 3 4 VCC[V] 5 6 7 −50 0 +50 +100 +150 TA[°C] ( 続く ) 88 DS702–00016–3v0-J MB95650L シリーズ ICCLS − TA VCC = 3.3 V, FMPL = 16 kHz (2 分周 ) サブスリープモード , 外部クロック動作時 10 10 9 9 8 8 7 7 6 6 ICCLS[μA] ICCLS[μA] ICCLS − VCC TA = +25 °C, FMPL = 16 kHz (2 分周 ) サブスリープモード , 外部クロック動作時 5 5 4 4 3 3 2 2 1 1 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] ICCT − VCC TA = +25 °C, FMPL = 16 kHz (2 分周 ) 時計モード , 外部クロック動作時 +100 +150 ICCT − TA VCC = 3.3 V, FMPL = 16 kHz (2 分周 ) 時計モード , 外部クロック動作時 5 4 4 3 3 ICCT[μA] ICCT[μA] 5 2 2 1 1 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] +50 +100 +150 TA[°C] ICCTS − VCC TA = +25 °C, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) タイムベースタイマモード , 外部クロック動作時 ICCTS − TA VCC = 3.3 V, FMP = 2, 4, 8, 10, 16 MHz (2 分周 ) タイムベースタイマモード , 外部クロック動作時 600 600 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 500 FMP = 16 MHz FMP = 10 MHz FMP = 8 MHz FMP = 4 MHz FMP = 2 MHz 500 400 ICCTS[μA] 400 ICCTS[μA] +50 TA[°C] 300 300 200 200 100 100 0 0 1 2 3 4 VCC[V] 5 6 7 −50 0 +50 +100 +150 TA[°C] ( 続く ) DS702–00016–3v0-J 89 MB95650L シリーズ ICCH − VCC TA = +25 °C, FMPL = ( 停止 ) サブストップモード , 外部クロック停止時 ICCH − TA VCC = 3.3 V, FMPL = ( 停止 ) サブストップモード , 外部クロック停止時 5 4 4 3 3 ICCH[μA] ICCH[μA] 5 2 2 1 1 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] +100 +150 ICCMCR − TA VCC = 3.3 V, FMP = 4 MHz ( 分周なし ) メイン CR クロックモード 5 5 4 4 3 3 ICCMCR[mA] ICCMCR[mA] ICCMCR − VCC TA = +25 °C, FMP = 4 MHz ( 分周なし ) メイン CR クロックモード 2 1 2 1 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] +50 +100 +150 TA[°C] ICCMCRPLL − VCC TA = +25 °C, FMP = 16 MHz (PLL 逓倍率 : 4) メイン CR PLL クロックモード ICCMCRPLL − TA VCC = 3.3 V, FMP = 16 MHz (PLL 逓倍率 : 4) メイン CR PLL クロックモード 10 10 8 8 ICCMCRPLL[mA] ICCMCRPLL[mA] +50 TA[°C] 6 4 6 4 2 2 0 0 1 2 3 4 VCC[V] 5 6 7 −50 0 +50 +100 +150 TA[°C] ( 続く ) 90 DS702–00016–3v0-J MB95650L シリーズ ( 続き ) ICCMPLL − TA VCC = 3.3 V, FMP = 16 MHz (PLL 逓倍率 : 4) メイン PLL クロックモード 10 10 8 8 6 6 ICCMPLL[mA] ICCMPLL[mA] ICCMPLL − VCC TA = +25 °C, FMP = 16 MHz (PLL 逓倍率 : 4) メイン PLL クロックモード 4 2 4 2 0 0 1 2 3 4 5 6 −50 7 0 VCC[V] ICCSCR − VCC TA = +25 °C, FMPL = 50 kHz (2 分周 ) サブ CR クロックモード +100 +150 ICCSCR − TA VCC = 3.3 V, FMPL = 50 kHz (2 分周 ) サブ CR クロックモード 200 200 150 150 ICCSCR[μA] ICCSCR[μA] +50 TA[°C] 100 50 100 50 0 0 1 2 3 4 VCC[V] DS702–00016–3v0-J 5 6 7 −50 0 +50 +100 +150 TA[°C] 91 MB95650L シリーズ • 入力電圧特性 VIHI1 − VCC および VILI − VCC TA = +25 °C VIHI2 − VCC および VILI − VCC TA = +25 °C 5 5 VIHI2 VILI 4 4 3 3 VIHI2/VILI[V] VIHI1/VILI[V] VIHI1 VILI 2 1 2 1 0 0 1 2 3 4 5 6 1 2 3 VCC[V] 4 5 VIHS − VCC および VILS − VCC TA = +25 °C VIHM − VCC および VILM − VCC TA = +25 °C 5 5 VIHM VILM 4 4 3 3 VIHM/VILM[V] VIHS/VILS[V] VIHS VILS 2 1 2 1 0 0 1 2 3 4 VCC[V] 92 6 VCC[V] 5 6 1 2 3 4 5 6 VCC[V] DS702–00016–3v0-J MB95650L シリーズ • 出力電圧特性 (VCC − VOH2) − IOH TA = +25 °C 1.0 1.0 0.8 0.8 VCC − VOH2[V] VCC − VOH1[V] (VCC − VOH1) − IOH TA = +25 °C 0.6 0.4 0.2 0.6 0.4 0.2 0.0 0.0 0 −1 −2 −3 −4 −5 −6 −7 −8 −9 −10 −11 −12 −13 −14 −15 0 −1 −2 −3 −4 −5 −6 −7 −8 −9 −10 −11 −12 −13 −14 −15 IOH[mA] IOH[mA] VCC = 1.8 V VCC = 2.0 V VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.6 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V VCC = 1.8 V VCC = 2.0 V VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.6 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V VOL1 − IOL TA = +25 °C VOL2 − IOL TA = +25 °C 0.8 0.8 0.6 0.6 VOL2[V] 1.0 VOL1[V] 1.0 0.4 0.4 0.2 0.2 0.0 0.0 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 IOL[mA] VCC = 1.8 V VCC = 2.0 V VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.6 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V DS702–00016–3v0-J 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 IOL[mA] VCC = 1.8 V VCC = 2.0 V VCC = 2.4 V VCC = 2.7 V VCC = 3.0 V VCC = 3.6 V VCC = 4.0 V VCC = 4.5 V VCC = 5.0 V VCC = 5.5 V 93 MB95650L シリーズ • プルアップ特性 RPULL − VCC TA = +25 °C 300 250 RPULL[kΩ] 200 150 100 50 0 1 2 3 4 5 6 VCC[V] 94 DS702–00016–3v0-J MB95650L シリーズ ■ マスクオプション 品種名 No. MB95F652L MB95F653L MB95F654L MB95F656L MB95F652E MB95F653E MB95F654E MB95F656E 選択方法 設定不可 1 低電圧検出リセット / 割込み 低電圧検出リセット / 割込みあり 低電圧検出リセット / 割込みなし 2 リセット 専用のリセット入力なし 専用のリセット入力あり DS702–00016–3v0-J 95 MB95650L シリーズ ■ オーダ型格 型格 MB95F652ENPFT-G-SNE2 MB95F652LNPFT-G-SNE2 MB95F653ENPFT-G-SNE2 MB95F653LNPFT-G-SNE2 MB95F654ENPFT-G-SNE2 MB95F654LNPFT-G-SNE2 MB95F656ENPFT-G-SNE2 MB95F656LNPFT-G-SNE2 パッケージ プラスチック・TSSOP, 24 ピン (FPT-24P-M10) MB95F652ENPF-G-SNE2 MB95F652LNPF-G-SNE2 MB95F653ENPF-G-SNE2 MB95F653LNPF-G-SNE2 MB95F654ENPF-G-SNE2 MB95F654LNPF-G-SNE2 MB95F656ENPF-G-SNE2 MB95F656LNPF-G-SNE2 プラスチック・SOP, 24 ピン (FPT-24P-M34) MB95F652ENWQN-G-SNE1 MB95F652ENWQN-G-SNERE1 MB95F652LNWQN-G-SNE1 MB95F652LNWQN-G-SNERE1 MB95F653ENWQN-G-SNE1 MB95F653ENWQN-G-SNERE1 MB95F653LNWQN-G-SNE1 MB95F653LNWQN-G-SNERE1 MB95F654ENWQN-G-SNE1 MB95F654ENWQN-G-SNERE1 MB95F654LNWQN-G-SNE1 MB95F654LNWQN-G-SNERE1 MB95F656ENWQN-G-SNE1 MB95F656ENWQN-G-SNERE1 MB95F656LNWQN-G-SNE1 MB95F656LNWQN-G-SNERE1 プラスチック・QFN, 32 ピン (LCC-32P-M19) 96 DS702–00016–3v0-J MB95650L シリーズ ■ パッケージ・外形寸法図 プラスチック・TSSOP, 24 ピン リードピッチ 0.65 mm パッケージ幅× パッケージ長さ 4.40 mm × 7.80 mm リード形状 ガルウィング 封止方法 プラスチックモールド 取付け高さ 1.20 mm MAX 質量 0.10 g (FPT-24P-M10) プラスチック・TSSOP, 24 ピン (FPT-24P-M10) 注 1)端子幅および端子厚さはメッキ厚を含む。 注 2)端子幅はタイバ切断残りを含まず。 注 3)# 印寸法はレジン残りを含まず。 # 7.80±0.10(.307±.004) +0.06 24 0.13 –0.03 +.002 .005 –.001 13 BTM E-MARK # 4.40±0.10 (.173±.004) INDEX Details of "A" part 6.40±0.20 (.252±.008) 1 12 0.65(.026) +0.07 0.22 –0.02 +.003 .008 –.001 1.20(.047) (Mounting height) MAX 0~8° "A" 0.10(.004) 0.60±0.15 (.024±.006) 0.10±0.05 (Stand off) (.004±.002) 0.10(.004) C 2008-2010 FUJITSU SEMICONDUCTOR LIMITED F24033S-c-1-2 単位:mm (inches) 注意:括弧内の値は参考値です。 最新の外形寸法図については , 下記 URL にてご確認ください。 http://edevice.fujitsu.com/package/jp-search/ ( 続く ) DS702–00016–3v0-J 97 MB95650L シリーズ プラスチック・SOP, 24ピン リードピッチ 1.27 mm パッケージ幅× パッケージ長さ 7.50 mm × 15.34 mm リード形状 ガルウィング リード曲げ方向 正曲げ 封止方法 プラスチックモールド 取付け高さ 2.80 mm Max. 質量 0.44 g (FPT-24P-M34) プラスチック・SOP, 24ピン (FPT-24P-M34) 注1)*印寸法はレジン残りを含まず。 *15.34±0.10(.604±.004) 24 0.27±0.07 (.011±.003) 13 10.20±0.40 (.402±.016) +0.10 7.50±0.10 (.295±.004) INDEX ø1.20±0.1 DEP0.20 –0.05 +.004 ø.047±.004 DEP.008 –.002 Details of "A" part 2.60 .102 +0.20 –0.25 +.008 –.010 0.25(.010) 1 1.27(.050) 12 0.42±0.07 (.017±.003) "A" 0~8° 0.25(.010) M 0.60±0.20 (.024±.008) +0.15 0.15 –0.10 .006 +.006 –.004 0.10(.004) C 2009-2010 FUJITSU SEMICONDUCTOR LIMITED F24034S-c-1-2 単位:mm(inches) 注意:括弧内の値は参考値です。 最新の外形寸法図については , 下記 URL にてご確認ください。 http://edevice.fujitsu.com/package/jp-search/ ( 続く ) 98 DS702–00016–3v0-J MB95650L シリーズ ( 続き ) プラスチック・QFN, 32ピン リードピッチ 0.50 mm パッケージ幅× パッケージ長さ 5.00 mm × 5.00 mm 封止方法 プラスチックモールド 取付け高さ 0.80 mm Max. 質量 0.06 g (LCC-32P-M19) プラスチック・QFN, 32ピン (LCC-32P-M19) 3.50±0.10 (.138±.004) 5.00±0.10 (.197±.004) 5.00±0.10 (.197±.004) 3.50±0.10 (.138±.004) INDEX AREA 0.25 (.010 (3-R0.20) ((3-R.008)) 0.50(.020) +0.05 –0.07 +.002 –.003 ) 0.40±0.05 (.016±.002) 1PIN CORNER (C0.30(C.012)) (TYP) 0.75±0.05 (.030±.002) 0.02 (.001 C +0.03 –0.02 +.001 –.001 (0.20(.008)) ) 2009-2010 FUJITSU SEMICONDUCTOR LIMITED C32071S-c-1-2 単位:mm(inches) 注意:括弧内の値は参考値です。 最新の外形寸法図については , 下記 URL にてご確認ください。 http://edevice.fujitsu.com/package/jp-search/ DS702–00016–3v0-J 99 MB95650L シリーズ ■ 本版での主な変更内容 変更箇所は , 本文中のページ左側の│によって示しています。 ページ 100 場所 18 ■ 端子接続について • C 端子 60 ■ 電気的特性 4. 交流規格 (1) クロックタイミング 変更内容 以下の記述を訂正 VCC 端子のバイパスコンデンサは , CS より大きい容量値のコンデンサを使用 してください。 → VCC 端子のバイパスコンデンサは CS 以上の容量値のコンデンサを使用して ください。 項目「入力クロックの立上り時間と立下り時間」の端子名を訂正 X0 → X0, X0A DS702–00016–3v0-J MB95650L シリーズ MEMO DS702–00016–3v0-J 101 MB95650L シリーズ MEMO 102 DS702–00016–3v0-J MB95650L シリーズ MEMO DS702–00016–3v0-J 103 MB95650L シリーズ 富士通セミコンダクター株式会社 〒 222-0033 神奈川県横浜市港北区新横浜 2-10-23 野村不動産新横浜ビル http://jp.fujitsu.com/fsl/ 電子デバイス製品に関するお問い合わせ先 0120-198-610 受付時間 : 平日 9 時~ 17 時 ( 土・日・祝日 , 年末年始を除きます ) 携帯電話・PHS からもお問い合わせができます。 ※ 電話番号はお間違えのないよう , お確かめのうえおかけください。 本資料の記載内容は , 予告なしに変更することがありますので , 製品のご購入やご使用などのご用命の際は、当社営業窓口にご確認ください。 本資料に記載された動作概要や応用回路例などの情報は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を 保証するものではありません。したがって , お客様の機器の設計においてこれらを使用する場合は、お客様の責任において行ってください。これらの 使用に起因する損害などについては , 当社はその責任を負いません。 本資料は、本資料に記載された製品および動作概要・回路図を含む技術情報について , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその 他の権利の使用権または実施権を許諾するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができるこ との保証を行うものではありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害などについて , 当社はその責任 を負いません。 本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 直接生命・身体に対する重大な危険性を伴う用途(原子力施設における 核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵器システムにおけるミサイル発 射制御など), または極めて高い信頼性が要求される用途(海底中継器 , 宇宙衛星など)に使用されるよう設計・製造されたものではありません。し たがって , これらの用途へのご使用をお考えのお客様は , 必ず事前に当社営業窓口までご相談ください。ご相談なく使用されたことにより発生した損 害などについては , 当社は責任を負いません。 半導体デバイスには、ある確率で故障や誤動作が発生します。本資料に記載の製品を含め当社半導体デバイスをご使用いただく場合は、当社半導体 デバイスに故障や誤動作が発生した場合も , 結果的に人身事故 , 火災事故 , 社会的な損害などを生じさせないよう , お客様の責任において , 装置の冗長 設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。 本資料に記載された製品および技術情報を輸出または非居住者に提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規などの規制 をご確認の上 , 必要な手続きをおとりください。 本資料に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。 編集 プロモーション推進部