ISL6722A, ISL6723A ® 数据资料 FN9237.0 January 2006 弹性单端电流模式 PWM 控制器 主要特点 ISL6722A 和 ISL6723A 是低功耗, 单端脉冲宽度调制 (PWM) • 1A MOSFET 驱动器 电流模式控制器适用于的多种 DC/DC 转换应用, 包括升压调 • 100µA 启动电流 节器, 反馈转换器以及隔离式输出配置。与 ISL6721 相似并且 • 快速瞬变反应运用峰值电流控制模式 引脚兼容, ISL6722A 和 ISL6723A 提供了修改的功能集。 • 可调振荡频率高达 1MHz ISL6722A 用能减少待机电流低于 200µA 的低功耗休止功能 • 低功耗的休止模式(ISL6722A) 来取代原先的外部同步功能。ISL6723A 改变输入电压的欠压 • 低功耗的切断模式 临界至 13V。另外, 两个控制器的内部过温保护也被去除。控 • 过压及过流故障切断延迟再启动 制器的其余的功能没有改变，并有包括当输入电流低于 • 可调斜率补偿 200µA 时 过 流 及 过 压 故 障 切 断 的 一 个 低 功 耗 模 式 。 内 置 • 可调软启动 300ms 的延迟时钟能够避免当故障切断时控制器快速”打嗝” • 可调过流切断延迟 的表现 。 • 可调欠压和过压指示 这个先进的 BiCMOS 设计兼容了低工作电流, 可调振荡频率 • 上升边缘消隐 高达 1MHz, 以及可调软启动。 • 基准电压 1%容差 • 不含铅加退火, 以及 ELV, WEEE (RoHS Compliant) 定购资料 零件号码 应用 零件标号 温度范围 (°C) 包装 包装图号 • 电信和信息电源 # • 无线基站电源 • 档案服务器电源 • 工业动力系统 • 隔离式降压及反馈转换器 • 升压调节器 16 Ld SOIC -40 to 105 M16.15 (Pbfree) 16LD ISL6723AABZ 6723AAB SOIC -40 to 105 M16.15 (Note) Z (Pb free) 16 Ld ISL6722AAVZ 6722AAV TSSOP -40 to 105 M16.173 (Note) Z (Pbfree) Add -T suffix to part number for tape and reel packaging. ISL6722AABZ (Note) 6722AAB Z NOTE: Intersil Pb-free products employ special Pb-free material sets; molding compounds/die attach materials and 100% matte tin plate termination finish, which are RoHS compliant and compatible with both SnPb and Pb-free soldering operations. Intersil Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020. 1 插脚引线 ISL6722A，ISL6723A (SOIC，TSSOP) 顶视图 GATE 1 16 VC ISENSE 2 15 PGND SYNC/SLEEP 3 14 VCC SLOPE 4 13 VREF UV 5 12 LGND OV 6 11 SS RTCT 7 10 COMP ISET 8 9 FB CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures. 1-888-INTERSIL or 1-888-468-3774 |Intersil (and design) is a registered trademark of Intersil Americas Inc. Copyright © Intersil Americas Inc. 2006. All Rights Reserved All other trademarks mentioned are the property of their respective owners ISL6722A, ISL6723A 内部电路结构 (ISL6722A) V REF 5.00 V VCC START/STOP UV COMPARATOR + - VREF SOFTSTART CHARGE 70 µA CURRENT ENABLE ON BG +SS CHARGE VOLTAGE CLAMP OC FAULT SS CHARGED RESTART DELAY SLEEP SS 25 µA + - 15 µA + - LGND 4.375 V OC ISET SS DCHG ON 0.8 ISENSE 5K + VREF + - Σ 53 µA + SHTDN OVERCURRENT COMPARATOR 100mV + OVERCURRENT SHUTDOWN DELAY OC DETECT SS CHG SLOPE 0.1 + SS CLAMP + PWM COMPARATOR VFB R Q SET DOMINANT + - VREF VREF UV COMPARATOR 4. 65V + 1/3 Q 100nS BLANKING START BG + - VREF 2.50V BLANKING COMPARATOR 12K ON - 30K + UV + - 3.0V/ 1.5V 1.45V 3.0V + - 20K OV + - + - 2.5V ERROR AMPLIFIE R + - S + - COMP 270 mV SS LOW COMPARATOR FAULT LATCH SS + - - SS LOW + OSCILLATOR COMPARATOR - RTCT + S Q R Q VC 1mA GATE ON 36K PGND 2 ISL6722A, ISL6723A 内部电路结构 (ISL6723A) VREF 5.00 V 1% VCC START /STOP UV COMPARATOR + - VREF SOFTSTART CHARGE 70 µA CURRENT ENABLE ON BG +SS CHARGE VOLTAGE CLAMP SS OC FAULT SS CHARGED RESTART DELAY 25 µA + - 15 µA + - LGND 4.375 V OC ISET 0.8 SS DCHG ON ISENSE 5K - + VREF + - Σ 53 µA + SHTDN OVERCURRENT COMPARATOR 100mV + OVERCURRENT SHUTDOWN DELAY OC DETECT SS CHG SLOPE 0.1 + SS CLAMP + PWM COMPARATOR VFB ERROR AMPLIFIE R + - R Q VREF SET DOMINANT + - VREF UV COMPARATOR 4.65V + 1/3 Q 100 nS BLANKING START BG + - VREF 2.50V BLANKING COMPARATOR 12K ON - 30K + UV + - 3.0V 1.5V 1.45V 3.0V + - 20K OV + - + - 2.5V S + - COMP 270mV SS LOW COMPARATOR FAULT LATCH SS + - - SS LOW + OSCILLATOR COMPARATOR - RTCT Bi-Directional Synchronization + 1mA S Q R Q VC GATE OSC IN VREF ON 36K CLK OUT + - 4V NO EXT SYNC 2V EXT SYNC BLANKING + SYNC IN VREF 100 SYNC 4.5K 3 SYNC OUT PGND ISL6722A, ISL6723A 典型应用电路 – 48V 输入, 两个输出反馈转换 3.3V @ 2.5A, 1.8V SP1 SP2 CR5 T1 ISOLATION XFMR +3.3V C21 + C15 + C16 R21 VIN+ P9 +1.8V C18 R24 CR4 C19 + C2 C17 CR2 C5 + C22 C20 RETURN CR6 R1 R17 R16 36-75V R18 C6 C1 C3 R19 TP1 U2 Q1 C14 R2 R4 R3 R15 R22 C13 U3 R23 VIN- R20 TP2 R25 C4 Q2 U4 PGND ISENSE SLEEP SLOPE UV R5 OV ISL6722A SLEEP R6 VC GATE D1 TP3 VCC R14 VREF LGND SS TP4 R26 TP5 RTCT D2 ISET COMP VFB R27 Q3 C12 R8 C11 R10 C7 VR 1 R7 R11 R9 4 C9 C8 R12 R13 C10 ISL6722A, ISL6723A 额定值 热性能的资料 Supply Voltage, VCC, VC -------- ---GND – 0.3V to +20.0V GATE ----------GND – 0.3V to Gate Output Limit Voltage PGND to LGND--------------------------------------------+ 0.3V VREF --------------------------------------GND – 0.3V to 5.3V Signal Pins --------------------------------GND – 0.3V to VREF Peak GATE Current ------------------------------------------- 1A ESD Classification Thermal Resistance Junction to Ambient (Typical) θJA ( C/W) 16 Lead SOIC (Note 1)-------------------------------------80 16 Lead TSSOP (Note 1)----------------------------------105 o o Maximum Junction Temperature -------------------55 C to 150 C o o Maximum Storage Temperature Range-----------65 C to 150 C o Maximum Lead Temperature (Soldering 10s)--------------300 C (SOIC, TSSOP – Lead Tips Only) Human Body Model (Per JESD22-A114C.01)-------------------1250V Charged Device Model (Per JESD22-C101-A)-------------------1000V o 运行条件 Supply Voltage Range (Typical)-----------------9V-18VDC Temperature Range o o ISL6722AAxZ ----------------------------- -40 C to 105 C o o ISL6723AAxZ----------------------------- -40 C to 105 C CAUTION: Stress above those listed in “Absolute Maximum Ratings” may cause permanent damage to the device. This is a stress only rating and operation of the device at these or any other conditions above those indicated in the operational section of this specification is not implied. Notes: 1) θJA is measured with the component mounted on a low effective thermal conductivity test board in free air. See Tech Brief TB379 for details. 2) All voltages are with respect to GND. Electrical Specifications 电气规范 Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block Diagram and Typical Application Schematic. 9V < VCC = VC < 20V, RT = 11kΩ, CT = 330pF, TA = -40oC to 105oC (Note 3), Typical values are at TA= 25oC (Continued) PARAMETER TEST CONDITIONS MIN TYP MAX UNITS 7.95 8.25 8.55 V START Threshold (ISL6723A) 12.4 13 13.4 V STOP Threshold 7.4 7.7 8.2 V Hysteresis (ISL6722A) 0.50 0.55 1.00 V 4.00 5.00 6.00 V - 100 175 µA OC/OV Fault Operating Current, ICC - 200 300 µA Operating Current, ICC - 4.5 10.0 mA - 8.0 12.0 mA Line, load, TA = 0 - 105°C 4.95 5.00 5.05 V Line, load, TA = -40 - 105°C 4.90 5.00 5.05 V - 5.00 - mV Fault Voltage 4.50 4.65 4.75 V VREF Good Voltage UNDERVOLTAGE LOCKOUT START Threshold (ISL6722A) SLEEP = 0V Hysteresis (ISL6723A) Start-Up Current, ICC VCC < START Threshold Operating Supply Current, IC Includes 1nF GATE loading REFERENCE VOLTAGE Overall Accuracy Long Term Stability TA = 125°C, 1000 hours (Note 5) 4.65 4.8 4.95 V Hysteresis 75 165 250 mV Operational Current -10 - - mA Current Limit -20 - - mA - 5 - kΩ CURRENT SENSE Input Impedance 5 ISL6722A, ISL6723A Electrical Specifications 电气规范 Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block Diagram and Typical Application Schematic. 9V < VCC = VC < 20V, RT = 11kΩ, CT = 330pF, TA = -40oC to 105oC (Note 3), Typical values are at TA= 25oC (Continued) PARAMETER TEST CONDITIONS Offset Voltage Input Voltage Range Blanking Time (Note 5) Gain, ACS VSLOPE = 0V, VFB = 2.3V, VISET = 0.35V, 1.5V ACS = ∆ISET/∆ISENSE MIN TYP MAX UNITS 0.08 0.10 0.11 V 0 - 1.5 V 30 60 100 ns 0.77 0.79 0.81 V/V 60 90 - dB ERROR AMPLIFIER Open Loop Voltage Gain (Note 5) Gain-Bandwidth Product (Note 5) - 15 - MHz Reference Voltage Initial Accuracy VFB = COMP, TA = 25°C (Note 5) 2.465 2.515 2.565 V Reference Voltage VFB = COMP 2.44 2.515 2.590 V COMP to PWM Gain, ACOMP COMP = 4V, TA = 25°C 0.31 0.33 0.35 V/V COMP to PWM Offset COMP = 4V 0.51 0.75 0.88 V FB Input Bias Current VFB = 0V -2 0.1 2 µA COMP Sink Current COMP = 1.5V, VFB = 2.7V 2 6 - mA COMP Source Current COMP = 1.5V, VFB = 2.3V -0.25 -0.5 - mA COMP VOH VFB = 2.3V 4.25 4.4 5.0 V COMP VOL VFB = 2.7V 0.4 0.8 1.2 V PSRR Frequency = 120Hz (Note 5) 60 80 - dB SS Clamp, VCOMP SS = 2.5V, VFB = 0V, ISET = 2V 2.4 2.5 2.6 V 289 318 347 kHz - 2 3 2 3 OSCILLATOR Frequency Accuracy Frequency Variation with VCC TA = 105°C (F20V - F9V)/F9V TA = -40°C (F20V - F9V)/F9V % Temperature Stability (Note 5) - 8 - % Maximum Duty Cycle (Note 6) 68 75 81 % - 3.00 - V - 4.00 - V V Comparator High Threshold Comparator High Threshold w/Ext. SYNC (ISL6723A) (Note 5) Comparator Low Threshold Discharge Current - 1.50 - TA = 0 - 105°C 0.75 1 1.2 TA = -40 - 105°C 0.70 1 1.2 SS = 2V -40 -55 -70 µA 4.26 4.5 4.74 V 30 40 55 µA mA SOFTSTART Charging Current Charged Threshold Voltage Initial Overcurrent Discharge Current 6 Sustained OC Threshold < SS < Charged Threshold ISL6722A, ISL6723A 电气规范 Electrical Specifications Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block Diagram and Typical Application Schematic. 9V < VCC = VC < 20V, RT = 11kΩ, CT = 330pF, TA = -40oC to 105oC (Note 3), Typical values are at TA= 25oC (Continued) Overcurrent Shutdown Threshold Voltage Charged Threshold minus, TA = 25°C 0.110 0.125 0.140 V Fault Discharge Current SS = 2V 0.25 1.0 - mA Reset Threshold Voltage TA = 25°C 0.22 0.27 0.31 V SLOPE = 2V, TA= 0 - 105°C -45 -53 -65 µA TA = -40 - 105°C -41 -53 -65 µA Slope Compensation Gain Fraction of slope voltage added to ISENSE, TA = 25°C 0.1 0.103 0.107 V/V Discharge Voltage VRTCT = 4.5V - 0.1 0.2 V SLOPE COMPENSATION Charge Current GATE OUTPUT Gate Output Limit Voltage VC = 20V, CGATE = 1nF, IOUT = 0mA 11.0 13.5 16.0 V Gate VOH VC - GATE, VC = 10V, IOUT = 150mA - 1.5 2.2 V 1.2 1.5 0.6 0.8 - 1 - A 1.2 2.6 - mA GATE - PGND, IOUT = 150mA Gate VOL IOUT = 10mA V Peak Output Current VC = 20V, CGATE = 1nF (Note 5) Output “Faulted” Leakage VC = 20V, UV = 0V, GATE = 2V Rise Time VC = 20V, CGATE = 1nF 1V < GATE < 9V - 60 100 ns Fall Time VC = 20V, CGATE = 1nF 1V < GATE < 9V - 15 40 ns Minimum ON time ISET = 0.5V; VFB = 0V; VC = 11V ISENSE to GATE w/10:1 Divider RTCT = 4.75V through 1kΩ (Note 5) - - 110 ns OVERCURRENT PROTECTION Minimum ISET Voltage - - 0.35 V Maximum ISET Voltage 1.2 - - V -1 - 1 µA 150 295 445 ms Overvoltage Threshold 2.4 2.5 2.6 V Undervoltage Fault Threshold 1.38 1.45 1.52 V Undervoltage Clear Threshold 1.41 1.53 1.62 V 20 50 100 mV ISET Bias Current VISET = 1.00V Restart Delay TA = 25°C OV & UV VOLTAGE MONITOR Undervoltage Hysteresis Voltage UV Bias Current VUV = 2.00V -1 - 1 µA OV Bias Current VOV = 2.00V -1 - 1 µA 7 ISL6722A, ISL6723A Electrical Specifications 电气规范 Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block Diagram and Typical Application Schematic. 9V < VCC = VC < 20V, RT = 11kΩ, CT = 330pF, TA = -40oC to 105oC (Note 3), Typical values are at TA= 25oC. SLEEP (ISL6722A) SLEEP Input Threshold Voltage Active High 1 1.5 2.7 V SLEEP Input Current VSLEEP = 4.0V 11 25 46 µA ICC @ SLEEP VCC = 15V - 175 210 µA - - 2.5 V 25 - - ns 0.65x Free Running - 1 MHz SYNCHRONIZATION (ISL6723A) Input High Threshold Input Pulse Width Input Frequency Range (Note 5) Input Impedance - 4.5 - kΩ VOH RLOAD = 4.5kΩ 2.5 - - V VOL RLOAD = open - - 0.1 V SYNC Advance SYNC rising edge to GATE falling edge, CGATE = CSYNC = 100pF - 25 55 ns Output Pulse Width CSYNC = 100pF 50 - - ns NOTES: 3. o o o Specifications at -40 C and 105 C are guaranteed by 25 C test with margin limits. 4. This is the VCC current consumed when the device is active but not switching. Does not include gate drive current. 5. Guaranteed by design, not 100% tested in production. 6. This is the maximum duty cycle achievable using the specified values of RT and CT. Larger or smaller maximum duty cycles may be obtained using other values for RT and CT. See Equations 1-4. 8 ISL6722A, ISL6723A Normalized Frequency FIGURE 1 1.002 1 0.998 0.995 0.993 0.991 40 10 20 50 80 Temperature (C) 1 0.998 0.995 0.993 0.991 110 EA REFERENCE VOLTAGE vs TEMPERATURE FIGURE 2 1-10 1.002 0.996 ) z H k( Y C N E U Q E R F 0.989 0.983 0.976 0.97 FIGURE 3 1.002 Normalized Vref Normalized EA Reference 典型性能曲线图 40 10 20 50 80 Temperature (C) 110 OSCILLATOR FREQUENCY vs TEMPERATURE 9 40 10 20 50 80 Temperature (C) 110 VREF REFERENCE VOLTAGE vs TEMPERATURE 3 CT= 100pF 100 220pF 330pF 470pF 680pF 1000pF 10 10 20 30 40 50 60 70 80 90 100 2000pF RT (kΩ) FIGURE 4 CAPACITANCE vs FREQUENCY ISL6722A, ISL6723A 这个引脚是过压监视输入端。这个信号与内置的2.5V基准电 各管脚简介 压作比较来检测过压状况。 SLOPE 每一个开关周期, 内置的电流源会充电一个外部电容。由此产 UV 生的斜升转换后与ISENSE信号叠加。可以用这个方法来提高 这是欠压监察输入引脚。UV信号与内置 1.45V临限值比较决 ISENSE斜升率, 为提高无噪音的免疫力或是提高对于占空比 定其欠压条件。 大于50%的控制环路的稳定性。 ISENSE SLEEP (ISL6722A) 这是电流感应比较器的输入端。这个控制器有两个电流感应 这是一个逻辑输入控制信号可以用来禁止控制器以及启动低 比较器, 一个PWM比较器用作峰值电流控制模式, 一个过流保 功耗待机模式。SLEEP是高态有效信号。 护比较器。过流保护比较器的临界值可以通过ISET引脚来设 置。 SYNC (ISL6723A) 双向同步信号是用来协调多系统的工作频率。通过连接每个 超过过流临界将引发延迟的切断过程。一旦过流状况被检测, 单元的SYNC引脚在一起或者利用外界主控时钟可以取得同 软启动的充电源会被抑制, 而软启动电容开始放电。放电至小 步。即使使用外界主控时钟, 振荡器的定时电容, CT, 也是必须 于4.375V时(持续过流临界), 切断产生并且门极输出将会被拉 使用的。第一个取得这个信号的单元将起主导控制作用。 低。当软启动电压达到0.27V时 (重设临界), 软启动将开始。 如果在50µs时间内软启动电容没有跌落低于4.375V(持续过流 RTCT 这是振荡器的时序控制引脚。工作频率和最大占空比可用在 在这个引脚和VREF之间挎接一个电阻, RT, 以及在这个引脚和 临界), 过流情况消除，切断不会发生, 软启动电压复位。 LGND LGND之间挎接一个 电容, CT 来 决定。 这 个振荡 器能产生 器件上所有模拟功能都以这个小信号基准为地。 100KHz至1.0MHz的锯齿波型。充电时间, TC, 放电时间, TD, PGND 开关频率, FSW, 以及最大占空比, DMAX, 可以用以下的等式来 求: TD ≈ −RT • CT • LN ( FSW = PGND 引脚必须用与引脚很近并且很短的 PCB 线迹在控制器 S Tc ≈ 0.655 • RT • CT EQ. 1 0.001 • RT − 3.6 ) 0.001 • RT − 1.9 1 TD + TC 这 个 引 脚 为 门 极 驱 动 器 提 供 专 门 的 接 地 。 LGND 引 脚 与 S Hz EQ. 2 EQ. 3 的外面相连。这对于防止巨大的开关电流流经控制器内部的 接地面是相当有必要的 (从 VC 到 PGND 跨接一个低 ESR 的 0.1µF 或更高的电容来去耦)。 GATE 这是芯片的输出端, 是一个高电流功率驱动器可以用来以峰值 Dmax = TC • FSW EQ. 4 为1A的电流驱动一个功率MOSFET。这个驱动器的输出端将 图4可以用来选择一个已知濒率的电容和电阻值。 被拉低当VCC低于其欠压临界值。 COMP 输 出 端 的 钳 位 电 压 是 ~13.5V 。 高 于 这 个 电 压 值 不 可 以 与 COMP引脚是误差放大器的输出端以及PWM比较器的输入 端。控制环路频率补偿网络跨接在COMP引脚与FB引脚之 GATE引脚直接连接。为了防止过冲或下冲电压, 每个输出端 提供非常低的阻抗。 间。 VC ISL6722A和ISL6723A具备内置全周期软启动功能。软启动是 这个引脚是为门极驱动输出提供分开的集电极电源。把VC 和 通过最大COMP电压钳位来实现的。 PGND分开能帮助芯片的模拟电路与高功率的门极驱功噪声 去耦。(从VC 到PGND跨接一个低ESR的0.1µF或更高的电容 FB 反馈电压输入端与误差放大器的反相输入端连接。误差放大 器的同相输入端与内置基准电压连接。 OV 10 来去耦)。 VCC ISL6722A, ISL6723A VCC是控制器的电源输入端。虽然静态电流, ICC, 很小, 但是它 钟信号, 主要元件 SYNC 采用 SYNC 信号控制。如果信号产 与频率有直接的关系。要优化抗扰度, 用一个陶瓷电容器尽可 生于前 1/3 的开关周期, 可忽略外部 SYNC 脉冲。 能靠近并挎接在VCC和LGND引脚。 在正常运行情况下, RTCT 电压充电由 1.5 至 3.0V, 周期循 总电源电流, (IC加上ICC), 取决于门极负载状况, 将会更高。总 环。当到达 3.0V 门限值时就会产生时钟和 SYNC 信号。若 电流是静态电流和平均门极输出电流之和。平均门极输出电 在后 2/3 的充电周期内检测出外部时钟信号, 振荡器会转换成 流的大小取决于已知工作频率FSW, 以及MOSFET门极输出负 外部同步模式, 且根据外部 SYNC 信号来终止振荡器周期。 载电容电荷, Qg,可以用以下的公式来计算: 此模式是不会产生 SYNC 信号。如果 RTCT 电压超过 4.0V I gate = Qg • FSW A EQ. 5 (换而言之: 没有外部的 SYNC 信号终止周期), 振荡器会回复 到内部时钟模式且会产生 SYNC 信号。 VREF 这是5.00V的基准电压输出端。可连接0.01μF或更高的电容至 实现软启动运作 LGND以作滤波这输出所需。使用电容小于这个值可能会引起 ISL6722A 和 ISL6723A 使用外部电容和内部电流电源来作软 振荡。 启动。软启动降低启动期间的电压和浪涌电流。 SS 启动时，软启动电路把误差放大器输出 (COMP 引脚) 钳位于 在这个引脚与LGND之间连接一个软启动时序电容能够控制软 一个与软启动电压相应的值。 误差放大器输出随着软启动电 启动的时间。这个电容值能够决定在软启动时占空比上升的 容电压增加而增加, 这使软启动期间的输出脉宽可从零增加到 速度, 控制过流切断的延迟。 稳定状态运行时的占空比。当软启动电压超过误差放大器电 压，软启动完成。软启动强制受控输出电压上升。软启动开 ISET 在这个引脚上0.35V至1.2VDC电压可以用来设置脉冲-脉冲过 始于起动或因故障而复位时。软启动电压钳位于 4.5V。 流临界。当过流发生时, SS软启功电容将开始放电并开始过 门极驱动器 流延迟关闭的过程。 ISL6722A和ISL6723A的输出可灌出和吸入1A峰值电流。独 立集成供应 (VC) 和功率地 (PGND) 引脚可把大功率门极驱动 功能概述 器噪音隔离开IC的模拟电路。要限制峰值电流通过IC，可在 IC (门极引脚) 的推拉输出和MOSFET的门极之间放置一个外 主要特点 部电阻。而这个小串联电阻能减少由线组寄生电感和驱动器 ISL6722A和ISL6723A电流模式PMW最适用于采用了加强控 制和监督能力的低成本反激和正激型拓扑结构的变换器。 ISL6722A和ISL6723A具有可调过压和欠压门限, 过流保护, 的输入电容的共振所产生的振荡。 斜率补偿 间歇延迟的性能, 需要极少外部元件。其它性能包括: 峰值电 对于最大占空比少于50%的应用可采用斜率补偿来改善噪音 流模式控制，可调软启动, 斜率补偿, 可调振荡器频率和低功 干扰，尤其是在较低负载时。防止噪音干扰所需的斜率补偿 率静态模式。 额可以凭经验确定, 但一般约为10%的总电流反馈信号。对于 最大占空比高于50%的应用则需用斜率补偿防止不稳定。斜 振荡器 ISL6722A和ISL6723A通过改变RTCT引脚的电阻和电容可调 锯齿振荡器频率高达1MH。(指定频率的电阻和电容请参考图 率补偿是通过加接额外斜坡以调整电流反馈信号的一种方 法。 4) 。 最小斜坡补偿应相当于1/2的电感下坡。可是, 加接过多的斜 实现同步操作 (ISL6723A) 制。 ISL6723A 可在 SYNC 引脚设置一外部时钟或通过把多重 IC 的 SYNC 引脚连接在一起来实现同步化。如果用外部主时钟 信号, 振荡器必须至少有 65%的 IC 固有频率才可实现同步 化。外部主时钟信号应有一大于 20ns 的脉宽。如果不用主时 11 率补偿会导致控制环表现为电压模式控制多于电流模式控 ISL6722A, ISL6723A mc = 1 + ISENSE Signal (V) Downslope Current Sense Signal 若Q系数设置为1，双极会临界阻尼；Q>1时，欠阻尼； Q<1 则会过阻尼。欠阻尼会引起电流环不稳定。 Q= Figure 5 Cslope = 4.24 × 10 −6 ton • Vslope F EQ. 6 EQ. 12 Se = Sn(( 1 π + 0. 5 ) 1 − 1) 1− D EQ. 13 因为Sn和Se分别是电流斜坡和外部斜坡导通时的斜率，与导 式中：ton是导通时间, Vslope是加在电流反馈信号作为斜坡 补偿的电压值。大致上斜坡值是所需最小值的2-3倍。 通时间 (TON) 之积是导通时间 (TON) 内所产生的电压变化。 Ve = Vn(( 例如: 假设在关断期间, ISENSE引脚的电感电流信号降低125mV, 且开关频率, Switching Frequency, Fsw = 250kHz 1 π + 0 .5 ) 1 − 1) 1− D EQ. 14 式中：Vn是导通时间内电流反馈信号的变化，Ve是加外部斜 坡所增加的电压。 对于降压拓扑结构, 用输出电压，电流传感器元件和输出电感 占空比, Duty Cycle, D = 60% 可求出Vn, 代入等式15, 可求出Ve。 ton = D/Fsw = 0.6/250E3 = 2.4μs Ve = toff = (1 - D)/Fsw = 1.6μs 确定下坡: Tsw • Vo • Rcs Ns 1 • ( + D − 0. 5 ) NCT • LO Np π EQ. 15 式中：RCS是电流感应电阻，NCT是电流变压器变比，LO是输 下坡= 0.125V/1.6μs = 78mV/μs。现确定导通时间末端电流 感应信号所需增加的电压值。 Vslope = 1 π (mc (1 − D ) − 0.5) 式中：D是最大占空比。设定Q = 1，求得Se为 加在SLOPE引脚的最小电容值为 1 • 0.078 • 2.4 = 94mV 2 Cslope(min) = 4.24 × 10 − 6 • 2.4 × 10 −6 ≈ 110 pF 0.094 EQ. 7 EQ. 8 的斜坡补偿电容应为所得值的1/2-1/3, 即68-33pF之间。 较精确的斜坡补偿可从小信号电流模式的模型[1]求得。它显 示了自然抽样调制器的增益。Fm，无斜率补偿，是 式中：Sn是锯齿信号的斜率。Tsw是开关频率。若加接一外 部斜坡，调制器的增益则为 式中：Se是外部斜坡的斜率以及 12 Tsw • Vo • Rcs Np 1 • ( + D − 0. 5 ) V NCT • LP Ns π EQ. 16 式中：RCS是电流感应电阻，NCT是电流变压器变比，LP是 原边电感，VO 是输出电压，而NS 和NP 分别是副边和原边线 圈。如果不采用电流变压器, 则NCT = 1。 为讨论之用, 会更深入地论述反激型拓扑结构。而降压拓扑结 构的论述可见ISL6753的数据资料。 原边电流通过电流感应变压器的反射而在电流感应电阻上产 EQ. 9 1 1 = (Sn + Se ) • Tsw mc SnTsw 感可求出Vn, 代入等式16, 可求出Ve Ve = 所计算出的值, 110pF, 为所需的最小斜坡补偿。此例中适当 1 Sn • Tsw 出电感，VO是输出电压，而NS和NP分别是副边和原边线圈。 对于反激型拓扑结构, 用输出电压，电流传感器元件和原边电 因此, Fm = EQ. 11 50%的振荡器频率的双极阻尼系数决定外部斜坡的基准额。 Time Fm = Se Sn 生的电流感应信号为, VCS = RCS N (1 − D ) • VO • TSW N P • ((IO • S ) + ) NCT NP NS 2LP V EQ. 17 式中：VCS是横跨电流感应电阻的电压，IO是输出电流的门限 EQ. 10 值。 由于峰值电流门限值是取决于ISET，若输出负载为此电流门 限值, 总电流反馈信号和外部斜坡电压必须加到这个伏数。 ISL6722A, ISL6723A Ve + (VCS • 0.8) + 0.100 = ISET EQ. 18 4.5 V SS 式中包括内部增益和IC的失调电压。把等式15和17代入等式 ISET 18可求得其RCS值 ISENSE ' RCS (ISET − 0.1) • NCT = TSW • VO • N P N 1 • ( + 0.6D − 0.1) + 0.8IO • S LP •N S π NP GATE FIGURE 6 PULSE-BY-PULSE OC BEHAVIOR DURING SS EQ. 19 即ISL6722A和ISL6723A用SLOPE输入实现的斜率补偿。用 等式16确定Ve值, 再乘以10就是SLOPE输入所需的电压。 CSLOPE = ISLOPE • Ton Ve • 10 EQ. 20 尽管存在过流情况, 在软启动(SS)周期完成前不会发生关断。 在软启动周期内只有峰值电流限制运作。如果软启动周期完 成后仍存在过流情况, 就会启动延迟过流关断, 如下图 7 所 示。 SS 4.5 V 式中ISLOPE是SLOPE的内部充电电流, 典型值为53μA。 4.375 V 295ms GND 过压和欠压监控 ISET OV和UV信号是窗口比较器的输入, 用来监控变换器输入电压 ISENSE ' 平。若电压跌落至超出指定的操作范围就会引起关断故障。 GATE 过压 (OV) 故障, 在约295ms复位时间内ICC供应电流降低至 200μA。若故障清除, 一个软启动周期将重新运作。否则会产 FIGURE 7 OC SHUTDOWN BEHAVIOR 生另一个关断周期。欠压 (UV) 状况也会导致关断故障, 但元 如果关断前过流情况停止, 软启动电压则会复位。如图8所 件不会进入低功率模式和故障清除时不会发生重启延迟。 示。当负载下降低于过流门限值且在50µs时间内软启动电容 Vin和LGND间的电阻分割器的每个输入决定工作阀。欠压 (UV)门限有一个75mV的固定迟滞。 没有跌落低于4.375V，过流情况会消除，软启动电压复位。 SS 4.5 V 50 µS OC 过流运作 4.375 V 过流门限根据ISET引脚的供应电压来设定。从VREF到LGND ISET 用一电阻分压器来设定过流门限。ISET门限应设在相应于所 ISENSE ' 要峰值输出电感电流加上斜率补偿迭加效应的水平。 软启动周期完成后，过流延迟关断保护才启动。如果检测出 过流情况，软启动充电电流电源就会中止，启动放电电流电 源。软启动电容通过40µA电源放电。过流情况停止后，在 50µs时间内，如果软启动电容由4.5V放电至4.375V，输出停 止且软启动电容放电。输出持续停止而ICC电流在约295ms内 会跌落至200μA。然后开始新的软启动周期。过流 (OC) 保护 的关断和重启通常视为因重复启动和关断的间歇运作。 GATE FIGURE 8 OC RECOVERY PRIOR TO SHUTDOWN 上升沿封锁 用上升沿封锁电路可消除ISENSE最初100ns的电流反馈信号 输入。当门极 (GATE) 输出上升沿超过3.0V时开始封锁周 期。上升沿封锁可防止因寄生元素而产生尖峰电流所引起 PWM比较器和过流比较器的错误触发。 如果在软启动电压降至的4.375V前，且过流情况停止至少 故障状况 50µs，软启动充电和放电电流会恢复正常运作，软启动电压 如果VREF跌落低于4.65V, OV输入超过2.50V, 或UV输入跌 会复位。 落低于1.45V就会发生故障状况。检测出故障时, GATE输出 通过设定ISET的电压为超过误差放大器电流控制电压或约 1.5V就不会产生间歇过流 (OC) 保护。 图6显示了软启动期间的过流状态。ISENSE’表示输入到过流 比较器的ISENSE值。 13 就会截止且软启动电容会迅速地放电。当故障清除后以及软 启动电压低于复位临限时, 一个软启动周期将重新运作。 接地要求 ISL6722A, ISL6723A 为使这个器件能理想地工作，应该要仔细布局。特别是应用 反激型变压器的设计是繁琐的且多次重复的过程, 要有丰富的 一个好的接地面，部分的接地面必须设只为高di/dt电流输 经验才可达到满意的效果。这个设计过程有许多折衷之处, 对 出。功率地 (PGND) 与逻辑接地 (LGND) 分开连接在一单 相同的要求/指标, 即使经验丰富的设计师也会有不同的设计 点。 VC应以一个好的高频电容直接旁接到地PGND。输入功 方案。为了清晰起见, 迭代反复设计过程将不在此讨论。 率的回路连接和主输入电容应连接于PGND。 简略的设计过程如下: • 选择适于此应用的磁心的几何形状。高度, 占位面积, 安装要 参考设计 求, 以及工作环境将会影响到此选择。 ISL6722A 典 型 应 用 于 传 统 双 端 输 出 的 10W 间 断 模 式 反 激 • 选择适当磁心的材料 (可能多于一种) 。 DC/DC变换器。ISL6722AEVAL1示范单元引用了此设计且可 • 选择适合操作的最大磁通量密度。 供测定。输入电压是36V-75V直电流, 两个输出是3.3V @ • 选择磁心的尺寸大小。磁心体积将取决于磁心结构储存能量 2.5A和1.8V @ 1.0A。可用两个输出的加权和实现横向调节。 的能力, 必须绕的圈数, 和所要的线规。在通常的情况下, 窗口 电路元件简介 面积 (绕组的空间) 以及功率损耗将会决定最终的选择。对于 此变换器的设计可分成下列功能块: 输入存储和滤波电容: C1, C2, C3 反激型的变压器, 其储存能量是决定磁心体积的临界系数。磁 路的磁心横截面积和气隙的长度决定能量的储存能力。 • 确定适合操作的最大磁通量密度。所允许的磁通密度由工作 频率, 磁心材料的选择以及工作环境来决定。初次选择所适当 隔离变压器: T1 的磁通密度往往是比较困难的。通常一个合意的设计往往是 原边电压钳位: CR6, R24, C18 利用了最大的磁通密度, 但是有时也会因为绕线的几何形状而 启动偏压调节器: R1, R2, R6, Q3, VR1 选用较大的磁心。 运行偏压与调节器: R25, Q2, D1, C5, CR2, D2 主功率 MOSFET: Q1 • 确定原边线圈的圈数。 • 决定匝比。 • 选择每个绕组的线规。 电流感应网络: R4, R3, R23, C4 反馈网络: R13, R15, R16, R17, R18, R19, R20, R26, R27, C13, C14, U2, U3 • 确定绕线次序和绝缘材料要求。 • 核实设计。 输入功率: Pin=Pout/Efficiency = 14.3W (use 15W) 最大导通时间: Ton(max) = Dmax/Fsw = 2.25μs 控制电路: C7, C8, C9, C10, C11, C12, R5, R6, R8, R9, R10, 平均输入电流: Ivan(in) = Pin/Vin(min) = 0.42A R11, R12, R14, R22 峰值原边电流: 输出整流和过滤: CR4, CR5, C15, C16, C19, C20, C21, C22 Ippk = 副边的缓冲器: R21, C17 最大原边电感: 设计标准 LP (max) = 选择以下设计要求: 选择适合的原边电感为 40μH。 开关频率, Fsw: 200kHz 磁心结构必须可在每个开关周期输送能量到副边以保持特定 Vin: 36 - 75V 的输出功率。 Vout (1): 3.3V @ 2.5A ∆w = Pout • 2 • Iavg (in ) = 1.87 A FSW • TON (max) Vin(min) • TON (max) Vout (2): 1.8V @ 1.0A I PPK EQ. 21 = 43.3 µH Vout + Vd Joules FSW • Vout EQ. 22 EQ. 23 Vout (偏压): 12V @ 50mA 式中 Δw 是每个周期转换时所需的能量, Vd 横跨输出整流器 Pout: 10W 的电压降。 效率, Efficiency: 70% 最大占空比, Maximum Duty Cycle, Dmax: 0.45 变压器设计 带气隙的铁氧体磁心结构的能量储存能力取决于气隙, 可表示 为: Vg = Aeff • I g = 14 2 • µ o • ∆w ∆B 2 m3 EQ. 24 ISL6722A, ISL6723A 式中 Aeff 是有效的磁心横截面积, 单位为 m2; lg 是气隙的长 度, 单位为米。μo 是真空磁导率(4π • 10-7), ΔB 是通量密度的 I P ( rms ) = Ippk • 变化, 单位为特斯拉。 较小气隙的磁心结构无法提供足够的输出功率。相反, 若气隙 的长度过大, 间隙周围会产生磁场边缘, 且增加气隙体积。通 常允许有部分边缘, 但过多的边缘会增加间隙周围的绕组损耗 从而导致元件过热。一旦找到适合的磁心与间隙组合, 便开始 了迭代反复的设计过程。展开和检验设计以易组装和减少内 热。如果磁心没有足够的绕线空间, 则需要一个有较大窗口面 积的磁心。若变压器工作时发热, 可用较低通量密度(较多的 原边线圈, 较低的工作频率), 选用损耗少的磁心材料, 改变绕 组的几何图形(绕线次序), 用粗号线或多重绕线, 或改变所用线 状(例如: 绞合线) 。 为了简单化, 只对最后部分的设计作更进一步的描述。选择 AL 值为 25 nH/N2 的 N87 间隙材料的 EPCOS EFD 20/10/7 磁心, 可有较多的气隙存储能量, 但需有足够的窗口面积。 Aeff = 31 • 10 −6 m2 lg = 1.56 • 10 −3 m Ton(max) 3 • Tsw A 值) 。 其他绕组的峰值和 RMS 电流值可用下式计算: Ispk = 2 • Iout • Tsw Tr Irms = 2 • Iout • A Tsw 3 • Tr EQ. 28 A EQ. 29 原边绕组的 RMS 电流是 0.72A, 3.3V 输出的是 4.23A, 1.8V 输出的是 1.69A, 以及偏压绕组的是 85mA。 要减少变压器漏感, 原边绕组分成两个截面并行连接, 这样其 他的绕组可夹放在中间。配置输出绕组使 3.3V 绕线的分接头 为 1.8V 绕线。分接 1.8V 输出需要副边绕组一起传导两个输 出的合成电流。副边线规必须据此选择。 电线的电流传输容量的选择是综合考虑了其性能, 体积, 和成 邻近 /几何图形。通常每安培为 250 至 1000 圆密尔。圆密尔 (Circular Mils) 是直径为 0.001 英寸 (1 密尔) 的圆形面积。随 着工作频率的增加, 电线的交流 (AC) 电阻也会因表层和邻近 因此 µ o • NP 2 • Aeff lg 效应而增加。用粗号线可减少此效应, 或用多股线并联。有些 µH EQ. 25 实例中必需用绞合线。 原边线圈的圈数 Np 可用 EQ.25 计算, 其结果为 Np = 40 圈。 绕线配置选择是: 副边线圈的圈数也可计算如下: 原边绕线 #1: 40T, 2 #30(双线) NS ≤ EQ. 27 本。它受许多设计约束如工作频率(波形的谐波含量) 和绕组 通量密度 ΔB 仅是 0.069T 或 690 高斯 (一个相对较低的 LP = 接着, 确定线规。原边绕组的 RMS 电流可用下式计算: lg• (Vout + Vd ) • Tr N P • Ippk • µ o • Aeff EQ. 26 式中 Tr 是磁心复位所需的时间。由于是间断 MMF 模式操作, 在关断期间磁心必须完全复位。要保持间断模式操作, 允许磁 心复位的最长时间是 Tsw - Ton(max), 式中 Tsw = 1/Fsw。最 小时间取决于应用和设计师根据所知的副边绕线 RMS 和波纹 电流对于输出电容应力随复位时间减少而增加而作判断。运 用公式 T = Tsw - Ton (max) = 2.75μs, 求得 3.3V 输出的最大 副边线圈的圈数 (Ns) 是 5.52 圈。 副边线圈圈数的确定同样取决于输出次数和其所要的匝比。 如果采用肖特基输出整流器, 假设其正向电压降为 0.45V, 两 个输出电压 3.3V 和 1.8V 所需的线圈比例是 5:3。 副边绕组的匝比是 5:3, 设 Ns1 = 5 圈和 Ns2 = 3 圈, 用这些副 边线圈数求得复位时间, Tr = 2.33μs 或约 47%的开关时间, 是 副边绕线: 5T, 0.003 英寸(3 密尔)铜箔接在 3T 偏压绕线: 17T #32 原边绕线 #2: 40T, 2 #30(双线) 内部空间和绝缘系统设计以原边和副边绕组之间的额定为 1500V 直流 (DC) 绝缘负荷 功率 MOSFET 选择 主开关 MOSFET 的选择必需考虑应用中的电压和电流应力, 元件的功率损耗, 体积, 以及其成本。 变换器的输入电压是 36-75V 直流 (DC)。由于隔离变压器的 原边绕组可能会出现反馈电压, 建议用额定电压为 150V 的 MOSFET。 MOSFET 工作损耗可分成三种类型: 传导, 开关和门极驱动损 耗。 传导损耗来自 MOSFET 导通时的阻抗。 一个合意的结果。 偏压绕组线圈同样可计算, 只需用二极管的 0.7V 正向电压降, 便可求出 12V 偏压的线圈数的整数为 17 圈。 15 Pcond = rDS(ON ) • Iprms 2 W EQ. 30 ISL6722A, ISL6723A 式中 rDS(ON)是 MOSFET 的导通电阻和 Iprms 是 RMS 原边 电流。传导损耗的确定因热敏 rDS(ON)随温度变化而变得复 杂化。 rDS(ON)随着结温增加而增加, 损耗也随之而增加。元 件可能会发热散如没有适当的热沉。一般 25°C rDS(ON)的两 倍估计产生 125°C 结温的传导损失。 输出滤波器选择 在反激型设计中, 输出滤波的设计关键是电容电流波纹的应力 和输出波纹与噪音的规格。 绕组电流与输出电流间的输出电容的电流流入和流出之差。 3.3V 输出的峰值副边电流 (Ispk) 为 10.73A, 1.8V 输出的为 开关损耗有两部分: 电容开关损耗和电压/电流交迭损耗。电 4.29A。绕组电流和输出电流流入输出滤波器电容的电流是不 容损耗产生于元件导通期间, 可计算如下: 同的。这样峰值绕组电流减去 2.5A 的输出电流, 3.3V 输出电 1 Pswcap = • Cfet • Vin 2 • Fsw 2 W EQ. 31 3.5Arms, 1.8V 输出电容的 RMS 波纹电流大约为 1.4Arms。 式中 Cfet 是 MOSFET 的等效输出电容。数据库中所指的元 件输出电容为 Coss, 是非线性于供应电压。利用充电模型式 可 知 等 效 隔 离 电 容 （ Cfet), 而 用 已 知 的 电 流 源 ， 并 确 定 MOSFET 漏极充电至工作电压所需的时间，则可计算出等效 电容。 Cfet = Ichg • t V 容 的 电 容 必 须 能 储 存 8.23A, 其 RMS 波 纹 电 流 大 约 为 F EQ. 32 开关周期间的电压偏差(波纹和噪音)是决定于输出电容电荷, 等效串联电阻 (ESR), 以及等效串联电感(ESL)的变化。这些 组元件各自产生部分波纹和噪音, 而每个元件影响的大小取决 于所采用的电容。 为了便于讨论我们假设下列各项: 3.3V 输出: 100mV 总输出波纹和噪音 其他开关损耗是由于开关转换期间电压与电流交迭而引起 等效串联电阻, ESR: 60mV 的。 开关转折产生于 MOSFET 导通和断开时。由于是电感 电容, Capacitor ΔQ: 10mV 负载, 导通转折期间不存在电压与电流交迭, 所以关键在于关 等效串联电感, ESL: 30mV 断转折。 功率耗散可估计为: PSW 1.8V 输出: 50mV 总输出波纹和噪音 1 = • Ippk • Vin • Tol • Fsw x 等效串联电阻, ESR: 30mV EQ. 33 电容电荷 ΔQ: 5mV 式中 Tol 是交迭的时间, 典型应用中的 x 值约为 3-6, 是取决于 等效串联电感, ESL: 15mV 波形交汇点。因为部分的为断漏为流用于元件为出为容充为 对于 3.3V 输出而言: 而在为为周期不会耗散, 可为定比为为高的估为耗散。 ESR ≤ ∆V 0.060 = = 7.3mΩ Ispk − Iout 10.73 − 2.5 EQ. 35 因输出电容电荷变化(ΔQ)而变化的电压决定了所需的输出电 Ippk 容量. C≥ (Ispk − Iout ) • Tr (10.73 − 2.5) • 2.33 × 10 −6 = = 960 µF 2 • ∆V 2 • 0.01 EQ. 36 ESL 附加的波纹和噪音电压与电容的电流变化率成正比例 (V VD-S = L • di/dt) 。 Tol L≤ Figure 9 MOSFET 损耗的最后部分门极驱动损失是经由元件门极电阻 充电到门极电容而引起。取决于门极驱动电路所有外部电阻 的相对值, 部分功率会在表层耗散。 EQ. 37 大容量电容往往没有足够低的 ESL。高频电容如平面式安装 的陶瓷或薄膜电容与大容量电容并联以确定 ESL 的效应。高 频和高波纹电容合并可达到理想的综合性能。1.8V 输出的分 析类似于 3.3V 输出, 为简化予以省略。3.3V 和 1.8V 输出可 W Pgate = Qg • Vg • Fsw V • dt 0.030 • 200 × 10 −9 = = 0.56nH 10.73 di EQ. 34 选择两个 OSCON 4SEP560M (560μF)电解电容和一个 22μF 一旦确知损耗, 必须选择元件组合和设计热沉法。由于此设计 X5R, 型号 1210 的陶瓷电容。每个 4SEP560M 电解电容额定 需要小的平面式安装配件, 可选择 SOIC-8 组件。根据这些标 波纹电流为 4520mA 和 ESR 为 13mΩ。仅一个电容的波纹电 准 可 选 择 Fairchild FDS2570 MOSFET 。 总 损 耗 估 计 为 流额定已足够, 但需两个使 ESR 和电容量达到最小化。 400mW。 16 ISL6722A, ISL6723A 低功率和低电流的偏压对其滤波电容应力是微不足道。可选 第一个设定的参数是峰值电流反馈环路增益。由于这是一个 择一个 0.1μF 的单片陶瓷电容。 低功耗的应用, 电流反馈信号可以用与功率开关 MOSFET 源 极串联的电阻来取样。对于较高功率的应用, 适合使用电流感 控制环路设计 反馈控制环路的主要元件包含有一个可调式分流调节器, 光耦 应变压器, 因为电阻将会引起过多的损耗。 合器以及 ISL6722A 的内置反相放大器。光耦合器可以用来 由于必须提供过流保护, 电流环路的调节只具备一定的灵活 传送误差信号越过隔离障碍。光耦合器为隔离障碍信息传输 性。过流临界和电流环路增益是由电流感应电阻以及 ISET 临 提供了可行的方法, 但是在一定程度上为反馈控制设计带来复 界值来决定。ISET 设置为 1.0V 接近于最大值, 用来减少噪音 杂性。它不仅在 10KHz 加了一个极点并且由于电流传输比产 效果。当选择 ISET 值时必须考虑控制器内的 ISENSE 信号 生很大的增益变化。光耦合器的电流传输比会随初时容差, 温 内部增益及其偏压。最大原边峰值电流已经由前面的计算中 度, 正向电流以及时效而变化。 得知为 1.87A, 所以选用 2.25A 的原边峰值过流临界是可以理 解的。电流增益值, AEXT, 等于 0.5V/A, 可以用来取得以上的 图 10 是反馈控制环路的架构。 选择。 PRIMARY SIDE AMPLIFIER REF ISET = 2.25 • 0.8 • 0.5 + 0.100 = 1.00V + POWER STAGE PWM Z3 - VOUT Z4 ERROR AMPLIFIER 控制到输出的传输功能可以用 [2] 来表达, vo Ro • Ls • FSW =K• • vc 2 1+ 1+ s ωz EQ. 39 s ωp 如果我们忽视电流反馈抽样数据的影响, Z2 ISOLATION EQ. 38 Z1 + REF K= I spk (max) Vc (max) RO = 负载电阻 LS = 副边电感 Figure 10 环路补偿被置于转换器的副边误差放大器 (EA) 的周围。内置 于控制器的原边放大器被用作整体增益放大器并不提供环路 补偿。以备在某种工作条件下转换器会进入持续导电模式 2 型误差放大器配置被选用。 2 Ro • Co 1 ωz = Rc • Co ωp = Or Or 1 π • Ro • Co 1 fz = 2π • Rc • Co fp = CO = 输出电容 Vout RC = 输出电容 ESR VC(max) = 控制电压范围 K 值可以根据假设所有的输出功率是在过流临界时 3.3V 的输 出功率来决定。根据以前的计算可允许的最大功率是 15W, Verror + REF 所以, 2• I spk (max) = Pout 15 • Tsw • 5 × 10 − 6 2• Vout 3 . 3 = = 19.5 A Tr 2.33 × 10 − 6 Figure 11 TYPE 2 ERROR AMPLIFIER 研发电流控制模式的小信号模式具有相应的复杂性。特选的 方法 [1] 可以精确地预视环路的表现。为了进一步简化分析, 这个转换器将被模仿成单独的输出供应, 并且所有的输出电容 被反射到 3.3V 的输出边。一旦这个”单独”的输出供应糸统被 补偿, 基于实际的环路测量, 将会对环路作出必要的调整。 17 Vc (max) = VISENSE • AEXT • ACS • 1 = 2.93V ACOMP AEXT 是电流反馈网络的外置增益, ACS 是控制器内置增益, ACOMP 是在误差放大器和 PWM 比较器之间的增益。 ISL6722A, ISL6723A II 型误差放大器配置具备 2 个极点和 1 个零点。第一个极点 以下是闭环路系统在低输入, 最大负载时的波德图. 是在原点, 并提供导致精确 DC 调整率的积分特性。参考典型 fPC = C13 + C14 1 ≈ 2 • π • R15 • C14 • C13 2 • π • R15 • C14 EQ. 40 fZC = 1 2 • π • R15 • C13 EQ. 41 Gain (dB) 应用电路图，剩下的极点和零点被置于以下位置: R15 与 R17 和 R18 并联阻值的比例将决定误差放大器中频宽 带的增益。 Amidband R • (R17 + R18 ) = 15 R17 • R18 50 40 30 20 10 0 10 20 30 40 50 0.01 0.1 1 10 Frequency (kHz) EQ. 42 100 Figure 12A GAIN 从等式 27 可以看出控制到输出的传输功能频率将会随负载, 输出电容值, 以及输出电容的 ESR 而变化。在补偿控制环路 时这些变化必须被考虑进去。转换器的最差小信号工作条件 ESR。 对于频宽越大的转换器, 一个能在整个工作范围内都能保持稳 定的设计方案是很难实现的。基本方法是限制频宽至 1/4 的 开关频率。在这于例孑里，由于以 LM431 为基准的误差放大 器有较低的 GBWP 以及光耦合器的使用, 频宽将被继续限 制。5KHz 频宽将被采用。 对于误差放大器的补偿, 第一个极点放在原点(C14 是积分电 容)。第一个零点放在低于交界频率, 通常在 1/3 的 fCO 。第二 个极点可以放在较低的 ESR 零点频率或开关频率的 1/2。中 频程的增益可以由此调节去获得所需的交界频率。如果允许 相位余量不是相当充分, 交界频率可以继续变小。 用以上的方法来决定补偿, 以下是为误差放大器作补偿的元件: R17 = R18 = R15 = 1KΩ R20 = Open C13 = 100nF C14 = 100pF 18 Phase Margin (degrees) 发生在最小输入电压, 最大负载, 最大输出电容以及最小 200 150 100 50 0 50 100 0.01 0.1 1 10 Frequency (kHz) Figure 12B PHASE MARGIN 100 ISL6722A, ISL6723A 输出负载调整率性能 波型 TABLE1. OUPUT LOAD REGULATION, VIN = 48V IOUT (A), 3.3V 0 0.39 0.88 1.38 1.87 2.39 2.89 3.37 0 0.39 0.88 1.38 1.87 2.39 2.89 0 0.39 0.88 1.38 1.87 2.39 0 0.39 0.88 1.38 1.87 0 0.39 0.88 1.38 0 0.39 0.88 0 0.39 IOUT (A), 1.8V 0.03 0.03 0.03 0.03 0.03 0.03 30 0.03 0.52 0.52 0.52 0.52 0.52 0.52 0.52 1.05 1.05 1.05 1.05 1.05 1.05 1.55 1.55 1.55 1.55 1.55 2.07 2.07 2.07 2.07 2.62 2.62 2.62 3.14 3.14 VOUT (V), 3.3V 3.351 3.281 3.251 3.223 3.204 3.185 3.168 3.153 3.471 3.283 3.254 3.233 3.218 3.203 3.191 3.619 3.29 3.254 3.235 3.22 3.207 3.699 3.306 3.26 3.239 3.224 3.762 3.329 3.27 3.245 3.819 3.355 3.282 3.869 3.383 VOUT (V), 1.8V 1.825 1.956 1.988 2.014 2.029 2.057 2.084 2.103 1.497 1.8 1.836 1.848 1.855 1.859 1.862 1.347 1.73 1.785 1.805 1.814 1.82 1.265 1.682 1.75 1.776 1.789 1.201 1.645 1.722 1.752 1.142 1.612 1.697 1.091 1.581 从 图 13 至 15 里 可 以 找 到 典 型 的 波 型 。 这 些 波 型 是 从 ISL6721EVA1 评估扳上得到，有包括一些典型具有代表性的 然而与 ISL622A 无关的同步波型。图 13 是在稳定操作时锯 齿振荡器在 RTCT 引脚的波型 (Trace 2), SYNC 引脚的波型 (Trace 1), 以及门极输出至转换器 FET (Trace 3) 。图 14 是 转换器在过流故障保护时的运行状态。Trace 1 是 0V 到 4.5V 软启动的电压, 4.5V 正是过流故障保护功能的生效点。当过 流时软启动电容被放电至过流故障的临界值, 4.375V, 控制器 会进入故障停机状态。Trace 2 是当故障停机时, 时序时钟电 容电压的状态。在故障发生时大部分 IC 的功能会进入省电状 态, 振荡器也不例外。在故障发生时, IC 被关闭直到重启动延 迟被中止。在延迟后电源回复, IC 也重新开始正常工作。 Trace 3 是在软启动和过流故障时的门极驱动输出。 Figure 13 NOTE: Trace 1: SYNC Output Trace 2: RTCT Sawtooth Trace 3: GATE Output 19 TYPICAL WAVEFORMS ISL6722A, ISL6723A Figure 14 SOFT-START WITH OVERCURRENT FAULT NOTE: Trace 1: SS Trace 2: RTCT Sawtooth Trace 3: GATE Output 图 15 是在稳态运行时开关 FET 的波型。Trace 1 是漏-源极 电压, Trace 2 是门-源电压。 Figure 15 GATE AND DRAIN-SOURCE WAVEFORMS NOTE: Trace 1: VD -S Trace 3: VG-S 20 ISL6722A, ISL6723A 元件表 REFERENCE DESIGNATOR VALUE DESCRIPTION C1, C2, C3 1.0µF Capacitor, 1812, X7R, 100V, 20% C5, C13 0.1µF Capacitor, 0603, X7R, 25V, 10% C15, C16, C19, C20 560µF Capacitor, Radial, SANYO 4SEP560M C17 470pF Capacitor, 0603, COG, 50V, 5% C18 0.01µF Capacitor, 0805, X7R, 50V, 10% C21, C22 22µF Capacitor, 1210, X5R, 10V, 20% C4, C14 100pF Capacitor, 0603, COG, 50V, 5% C6 1500pF C7 Capacitor, Disc, Murata DE1E3KX152MA5BA01 Zero Ohm Jumper, 0603 C8 330pF Capacitor, 0603, COG, 50V, 5% C9, C10, C11, C12 0.22µF Capacitor, 0603, X7R, 16V, 10% CR2, CR6 Diode, Fairchild ES1C CR4, CR5 Diode, IR 12CWQ03FN D1 Zener, 18V, Zetex BZX84C18 D2 Diode, Schottky, BAT54C Q1 FET, Fairchild FDS2570 Q2 Transistor, Zetex FMMT491A Q3 Transistor, ON MJD31C R1, R2 1.00K Resistor, 1206, 1% R10 20.0K Resistor, 0603, 1% R7, R9, R11, R26, R27 10.0K Resistor, 0603, 1% R12 38.3K Resistor, 0603, 1% R13, R15, R17, R18, R19, R25 1.00K Resistor, 0603, 1% R14 10 Resistor, 0603, 1% R16 165 Resistor, 0603, 1% R21 10 Resistor, 1206, 1% R22 5.11 Resistor, 0603, 1% R24 3.92K Resistor, 2512, 1% R3, R23 100 Resistor, 0603, 1% R4 1 Resistor, 2512, 1% R5 221K Resistor, 0603, 1% R6 75.0K Resistor, 0603, 1% R8, R20 OMIT T1 Transformer, MIDCOM 31555 U2 Opto-coupler, NEC PS2801-1 U3 Shunt Reference, National LM431BIM3 U4 PWM, Intersil ISL6722AABZ VR1 Zener, 15V, Zetex BZX84C15 参考为料 [1] Ridley, R., “A New Continuous-Time Model for Current Mode Control”, IEEE Transactions on Power Electronics, Vol. 6, No. 2, April 1991. 21 [2] Dixon, Lloyd H., “Closing the Feedback Loop”, Unitrode Power Supply Design Seminar, SEM-700, 1990. ISL6722A, ISL6723A Small Outline Plastic Packages (SOIC) M16.15 (JEDEC MS-012-AC ISSUE C) 16 LEAD NARROW BODY SMALL OUTLINE PLASTIC PACKAGE N INDEX AREA H 0.25(0.010) M INCHES SYMBOL B M MILLIMETERS NOTES E MIN MAX MIN MAX A 0.0532 0.0688 1.35 1.75 A1 0.004 0.0098 0.10 0.25 - B 0.013 0.020 0.33 0.51 9 C 0.0075 0.0098 0.19 0.25 - -B1 2 3 L SEATING PLANE - A- A D h x 45° - C- e A1 B 0.25(0.010) M α C 0.10(0.004) C A M B S 1. Symbols are defined in the “MO Series Symbol List” in Section 2.2 of Publication Number 95. 2. Dimensioning and tolerancing per ANSI Y14.5M-1982. 3. Dimension “D” does not include mold flash, protrusions or gate burrs. Mold flash, prot rusion and gate burrs shall not exceed 0.15mm (0.006 inch) per side. 4. Dimension “E” does not include interlead flash or protrusions. Int erlead f lash and protrusions shall not exceed 0.25mm (0.010 inch) per side. 5. The chamf er on the body is optional. If it is not present , a visual index f eat ure must be located within the crosshatched area. 6. “L” is the length of terminal for soldering to a subst rate. 7. “N” is the number of terminal positions. 8. Terminal numbers are shown f or reference only. 9. The lead width “B”, as measured 0. 36mm (0.014 inch) or greater above t he seating plane, shall not exceed a maximum value of 0. 61mm (0. 024 inch). 10. Cont rolling dimension: MI LLI METER. Converted inch dimensions are not necessarily exact. 22 - D 0.3859 0.3937 9.80 10.00 3 E 0.1497 0.1574 3.80 4.00 4 e 0.050 BSC 1.27 BSC - H 0.2284 0.244 5.80 6.20 - h 0.0099 0.0196 0.25 0.50 5 L 0.016 0.050 0.40 1.27 6 N α 16 O 0 16 O 8 O 0 7 O 8 Rev.1 6/05 ISL6722A, ISL6723A Thin Shrink Small Packages (TSSOP) Outline Plastic SYMBOL N INDEX AREA E 0.25(0.010) M 2 GAUGE PLANE 3 0.05(0.002) -A- MIN B M MILLIMETERS INCHES MAX MIN NOTES MAX E1 -B- 1 M16.173A 16 LEAD THIN SHRINK SMALL OUTLINE PLASTIC PACKAGE 0.25 0.010 SEAT ING PLANE L A D -C- e A2 A1 c 0.10(0.004) 0.10(0.004) M C A M - 0.043 - 1.10 - 0.002 0.006 0.05 0.15 - A2 0.033 0.037 0.85 0.95 - b 0.0075 0.012 0.19 0.30 9 c 0.0035 0.008 0.09 0.20 - D 0.193 0.201 4.90 5.10 3 E1 0.169 0.177 4.30 4.50 4 e α b A A1 B S 0.026 BSC E 0.246 L 0.020 N Notes: α 0.65 BSC 0.256 6.25 0.028 0.50 16 O 0 - 6.50 - 0.70 6 16 O 8 O 0 These package dimensions are within allowable dimensions of JEDEC MO-153-AB, Issue E. 2. Dimensioning and tolerancing per ANSI Y14.5M-1982. 3. Dimension “D” does not include mold flash, protrusions or gate burrs. Mold flash, protrusion and gate burrs shall not exceed 0.15mm (0.006 inch) per side. 4. Dimension “E1” does not include interlead flash or protrusions. Interlead flash and protrusions shall not exceed 0.15mm (0.006 inch) per side. 5. The chamfer on the body is optional. If it is not present, a visual index feature must be located within the crosshatched area. 6. “L” is the length of terminal for soldering to a substrate. 7. “N” is the number of terminal positions. 8. Terminal numbers are shown for reference only. 9. Dimension “b” does not include dambar protrusion. Allowable dambar protrusion shall be 0.08mm (0.003 inch) total in excess of “b” dimension at maximum material condition. Minimum space between protrusion and adjacent lead is 0.07mm (0.0027 inch). 10. Controlling dimension:MILLIMETER. Converted inch dimensions are not necessarily exact. (Angles in degrees). 7 O 8 - 1. Rev.1 2/02 All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems. Intersil Corporation’s quality certifications can be viewed at www.intersil.com/design/quality. Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries. For information regarding Intersil Corporation and its products, see www.intersil.com 23