ISL6740A ® 数据资料 FN9195.0 September 2005 主要特点 弹性双端电压模式及电压前馈 PWM 控制器 • 输入电压前馈补偿 • 精确的占空比及死区时间控制 • 可调延迟过流切断及再启动 • 可调短络切断及启动 • 可调振荡频率高达 2MHz • 双向同步控制 • 可调输入电源欠压切断保护 • 精确的容差遍及输入、负载和温度范围 • 可调软启动 • 故障指示 这个先进的 BiCMOS 设计不但兼容了低工作电流, 可调振荡 • 95µA 启动电流 频率高达 1MHz, 可调软启动, 内部及外界过温保护, 故障指示 • 内部过温保护 以及一个双向 SYNC 信号。这个 SYNC 信号能允许振荡器与 • 糸统过温保护使用热敏电阻或者热传感器 并联单元或外界振荡器同步而降低噪声。 • 不含铅, 以及 ELV, WEEE, and RoHS Compliant ISL6740A 是增强型 ISL6740 双端电压模式 (PWM) 控制器具 备内置电压前馈功能。它的引脚以及性能与 ISL6740 兼容, 与 现有设计能混合替换。 电压前馈控制能够补偿输入电压变化无须反馈控制环路的干 预。这个功能对于输出电压会随输入电压而变化的未调总线 转换器以及 DC 变压器能有效地降低其输出电压变化幅度。 除了具备电压前馈补偿的特点, ISL6740A 具有一个相当灵活 的振荡器, 这个振荡器能提供精确的频率, 占空比以及死区时 间控制。死区时间低于 40nS 能轻易地被实现。 应用 定购资料 零件号码 温度范围 包装 包装图号 # (°C) 16 Ld ISL6740AIVZA -40 to 105 TSSOP M16.173A (Note) (Pb-free) Add -T suffix to part number for tape and reel packaging. NOTE: Intersil Pb-free products employ special Pb-free material sets; molding compounds/die attach materials and 100% matte tin plate termination finish, which are RoHS compliant and compatible with both SnPb and Pb-free soldering operations. Intersil Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020. • 电信和信息电源 • 无线基站电源 • 档案服务器电源 • 工业动力系统 • DC 变压器以及总线转换器 插脚引线 ISL6740A (QSOP) 顶视图 OUTA 1 GND 2 15 V REF SCSET 3 14 V DD CT 4 13 RTD SYNC 5 12 RTC CS 6 V E RROR 7 UV/F F 8 1 16 OUT B 11 OT S 10 FAULT 9 SS CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures. 1-888-INTERSIL or 1-888-468-3774 | Intersil (and design) is a registered trademark of Intersil Americas Inc. Copyright © Intersil Americas Inc. 2005. All Rights Reserved All other trademarks mentioned are the property of their respective owners ISL6740A 内部电路结构 V DD VREF SYNC FL VREF 5.00 V 1% 100 OUTA Q ENABLE + - T Q BG +- OUTB PWM TOGGLE 4.5 k GND SC S/D Internal OT Shutdown 130 - 150 C Bi-Directional Synchronization UV/FF + - SS LOW INHIBI T VREF S Q R Q 70µA SYNC IN INHIBIT/VIN UV 1. 00 V OC S/D N_SYNC OUT ON SC LATCH EXT . SYNC SS SS DONE I RTC RTC OC LATCH - Oscillator S Q R Q 15µA + 300 k 4.5 V IRTD R TD SS CLAMP CLK SCSET Short Circuit Detection SS HI CT + - Q 4.25 V Q SS DONE 50 µS RETRIGGERABLE ONE SHOT SS LOW INHIBIT CS 0.6 V + - R 0.4 + - FAULT LATCH SET DOMINANT OC DETECT S PWM COMPARATOR Q Q PWM LATCH RESET DOMINANT 0.27 V + - S Q R Q FAULT SC S/D VREF OC S/D VERROR SS 0. 4 VREF UV 4.65 V 0.5 V REF/2 + OTS 2 FL + BG +- ISL6740A 典型应用电路 – 48V 输入总线转换器, 9V@10A 输 3 ISL6740A 典型应用电路 – 36V – 75V 输入, 12V @ 8A 稳压输出 4 ISL6740A 额定值 热性能的资料 Supply Voltage, VDD --------------- GND - 0.3V to +20.0V OUTA, OUTB, Signal Pins -------------GND - 0.3V to VREF VREF ---------------------------------------GND – 0.3V to 6.0V Peak GATE Current----------------------------------------- 0.5A ESD Classification Thermal Resistance Junction to Ambient (Typical) θJA ( C/W) 16 Lead TSSOP (Note 1)-------------------------------------102 o o Maximum Junction Temperature -------------------55 C to 150 C o o Maximum Storage Temperature Range-----------65 C to 150 C o Maximum Lead Temperature (Soldering 10s)--------------300 C (TSSOP – Lead Tips Only) Human Body Model (Per MIL-STD-883 Method 3015.7)------1500V Charged Device Model (Per EOS/ESD DS5.3, 4/14/93)-------1000V o 运行条件 Supply Voltage Range (Typical)------------------9V-16VDC Temperature Range o o ISL6740AIVx ------------------------------ -40 C to 105 C CAUTION: Stress above those listed in “Absolute Maximum Ratings” may cause permanent damage to the device. This is a stress only rating and operation of the device at these or any other conditions above those indicated in the operational section of this specification is not implied. Notes: 1) θJA is measured with the component mounted on a low effective thermal conductivity test board in free air. See Tech Brief TB379 for details. 2) All voltages are with respect to GND. Electrical Specifications 电气规范 Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block Diagram and Typical Application Schematic. 9V < VDD < 20V, RTD = 51.1kΩ, RTC = 10.0 kΩ, CT = 470pF, TA = -40oC to 105oC (Note 3), Typical values are at TA= 25oC. PARAMETER TEST CONDITIONS MIN TYP MAX UNITS 140 µA SUPPLY VOLTAGE Start-Up Current, IDD VDD < START Threshold - 95 Operating Current, IDD RLOAD, COUTA,B = 0 - 5 8 mA COUTA,B = 1nF - 7 12 mA 6.5 7.25 8 V 6 6.75 7.5 V 0.35 0.5 0.75 V 4.9 5 5.05 V - 3 - mV 4.1 4.55 4.75 V 4.25 4.75 VREF 0.05 V Hysteresis 75 165 250 mV Operational Current (source) -20 - - mA 5 - - mA -25 - -100 mA 0.55 0.6 0.65 V UVLO START Threshold UVLO STOP Threshold Hysteresis REFERENCE VOLTAGE Overall Accuracy IVREF = 0, -20mA Long Term Stability TA = 125 C, 1000 hours (Note 4) o Fault Voltage VREF Good Voltage Operational Current (sink) Current Limit CURRENT SENSE Current Limit Threshold VERROR = VREF CS to OUT Delay - 35 50 ns CS Sink Current - 10 - mA Input Bias Current -1 - 1 µA SCSET Input Impedance 1 - - Ω SC Setpoint Accuracy - 10 - % 5 ISL6740A Electrical Specifications 电气规范 Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block Diagram and Typical Application Schematic. 9V < VDD < 20V, RTD = 51.1kΩ, RTC = 10.0 kΩ, CT = 470pF, TA = -40oC to 105oC (Note 3), Typical values are at TA= 25oC. (continued) PARAMETER TEST CONDITIONS MIN TYP MAX UNITS 400 - - kΩ - - 0 % 83 - % PULSE WIDTH MODULATOR VERROR Input Impedance Minimum Duty Cycle VERROR < CT Valley Voltage Maximum Duty Cycle VERROR > 4.75V, VUV/FF = 2.5V (Note 6) RTD = 5.11kΩ, RTC = 25.5kΩ, CT = 220pF - 99 - % VERROR to PWM Comparator Input Gain (Note 4) - 0.4 - V/V CT to PWM Comparator Input Gain (Note 4) - 0.4 - V/V SS to PWM Comparator Input Gain (Note 4) - 0.5 - V/V 333 351 369 kHz - 0.1 0.4 % - 0.1 0.3 - 0.2 0.7 OSCILLATOR o Frequency Accuracy TA = 25 C (Note 7) o TA = 105 C, |(F20V - F9V)/F9V|, UV/FF = 2.00V (Note 4) o TA = 25 C, |(F20V - F9V)/F9V|, UV/FF = 2.00V o TA = -40 C, |(F20V - F9V)/F9V|, UV/FF = 2.00V (Note 4) Frequency Variation with VDD o Frequency Variation with VUV/FF TA = 25 C, |(F4.25V – F2.00V)/ F2.00V | Temperature Stability Charge Current Gain Discharge Current Gain CT Valley Voltage % VDD = 9V - 1.2 3 % VDD = 20V - VUV/FF = 2.0V, VDD = 9V (Note 4) - 1.2 3 % 0.5 1.5 % 1.88 2 2.12 mA/mA 45 55 65 mA/mA 0.75 0.8 0.85 V VUV/FF = 2.00V 2.3 2.4 2.5 V VUV/FF = 4.25V 4.1 4.2 4.3 V Input High Threshold (VIH), Minimum 4 - - V Input Low Threshold (VIL), Maximum - - 0.8 V - Static operation Static operation CT Peak Voltage (Static Operation) SYNCHRONIZATION Input Impedance 4.5 - kΩ - Free Running Hz Input Frequency Range (Note 4) 0.6x Free Running Input Pulse Width (Note 4) 100 - - ns High Level Output Voltage (VOH) ILOAD = -1mA - 4.5 - V Low Level Output Voltage (VOL) ILOAD = 10mA - - 100 mV SYNC Output Current VOH > 2.0V (Note 4) -10 - - mA SYNC Output Pulse Duration (minimum) (Notes 4, 5) 250 - 400 ns SYNC Advance SYNC rising edge to GATE falling edge, COUTA/B = CSYNC = 100pF (Note 4) 6 5 ns ISL6740A Electrical Specifications 电气规范 Recommended Operating Conditions, Unless Otherwise Noted. Refer to Block Diagram and Typical Application Schematic. 9V < VDD < 20V, RTD = 51.1kΩ, RTC = 10.0 kΩ, CT = 470pF, TA = -40oC to 105oC (Note 3), Typical values are at TA= 25oC. SOFTSTART Charging Current SS = 2V SS Clamp Voltage -45 -55 -75 µA 4.35 4.5 4.65 V Sustained Overcurrent Threshold Voltage Charged Threshold minus: 0.2 0.25 0.3 V Overcurrent/Short Circuit Discharge Current SS = 2V 13 18 23 µA Fault SS Discharge Current SS = 2V - 10 - mA 0.25 0.27 0.33 V ILOAD = -10mA 2.85 3.5 - V Fault Low Level Output Voltage (VOL) ILOAD = 10mA - 0.4 0.9 V Fault Rise Time CLOAD = 100pF (Note 4) - 15 - ns Fault Fall Time CLOAD = 100pF (Note 4) - 15 - ns VREF - OUTA or OUTB, IOUT = -50µA, 1mS duration, CVREF = 1.0µF - 0.5 1 V OUTA or OUTB - GND, IOUT = 50mA, 1ms duration, CVREF = 1.0µF - 0.5 1 V Rise Time CGATE = 1nF, VDD = 15V (Note 4) - 50 100 ns Fall Time CGATE = 1nF, VDD = 15V (Note 4) - 40 80 ns Reset Threshold Voltage FAULTS Fault High Level Output Voltage (VOH) OUTPUTS High Level Output Voltage (VOH) Low Level Output Voltage (VOL) THERMAL PROTECTION Thermal Shutdown (Note 4) 135 145 155 °C Thermal Shutdown Clear (Note 4) 120 130 140 °C Hysteresis, Internal Protection (Note 4) - 15 - °C 2.375 2.5 2.625 V 18 25 30 µA 0.97 1 1.03 V 7 10 15 µA OTS Threshold Hysteresis, Switched Current Amplitude UV/FF Undervoltage Inhibit/Feed Forward Input Voltage Low/Inhibit Threshold Hysteresis, Switched Current Amplitude Input High Clamp Voltage Input Impedance FF Gain VRTD/VFF, VRTC/VFF Maximum Control Voltage 4.8 - - V 1 - - MΩ 0.78 0.8 0.82 V/V 4.2 - VREF V NOTES: o o o 3. Specifications at -40 C and 105 C are guaranteed by 25 C test with margin limits. 4. Guaranteed by design, not 100% tested in production. 5. SYNC pulse width is the greater of this value or the CT discharge time. 6. This is the maximum duty cycle achievable using the specified values of RTC, RTD, and CT. Larger or smaller maximum duty cycles may be obtained using other values for these components. See Equations 2-4. 7. The oscillator frequency is affected by the tolerance of the timing components used. In particular, parasitic capacitance at the CT pin introduced by layout, leads, and probes, etc. will lower the frequency. 7 ISL6740A 典型性能曲线图 65 CT DISCHARGE CURRENT GAIN NOR MAL IZED VRE F 1.001 1 0.999 0.998 0.997 - 40 -25 -10 5 20 35 50 65 80 60 55 50 45 40 95 110 0 50 100 150 TEMPERAT URE (°C) 1•10 4 1•10 3 REFERENCE VOLTAGE vs. TEMPERATURE CT (p F) = 1000 680 470 330 220 100 100 10 10 20 30 40 50 60 70 FIGURE 2 80 DEADTIME (DT) vs CAPACITANCE 8 3 00 350 4 00 450 5 00 90 100 CT DISCHARGE CURRENT GAIN vs RTD CURRENT 1•10 6 1•10 5 1•10 RTD (k Ω) FIGURE 3 250 RTD CURRE NT (µA) FREQUENCY (Hz) DEADTIME - TD (ns) FIGURE 1 20 0 4 RTD = 10K CT (pF ) = 100 220 330 470 10 20 30 680 1000 40 50 60 70 RTC (kΩ) FIGURE 4 DEADTIME (DT) vs FREQUENCY 80 90 100 ISL6740A OTS可以用监察除了温度以外的参数, 比如电压。OTS比较器 各管脚简介 可以用在任何需求高束傅监察功能的信号。 VDD VDD是控制器的电源输入端。要优化抗扰度, 用一个陶瓷电容 器尽可能靠近并挎接在VDD和GND引脚。 总电源电流, IDD, 将取决于输出端OUTA和OUTB的负载状 况。总IDD电流是静态电流和平均输出电流的的总和, 平均输出 电流的大小取决于已知工作频率FSW, 以及输出负载电容电荷, Q, 平均输出电流可以用以下的公式来计算: IOUT = 2 • Q • FSW A EQ. 1 SYNC 双向同步信号是用来协调多系统的工作频率。通过连接每个 单元的SYNC引脚在一起或者利用外界主控时钟可以取得同 步。不管使用某种同步方法, 振荡器的定时电容, CT, 是必须使 用的。在平行系统中具备最高振荡器频率的单元将起主导控 制作用。 FAULT 无论何时当输出OUTA和OUTB被抑制止时, FAULT信号会指 示高。过温, 输入电压欠压切断, VREF欠压切断, 或是过流或短 路切断都会产生故障指示。当输出被抑制时, 故障指示可以用 来抑制同步整流器。 故障指示是三态输出并且在软启功时呈高阻抗。在软启动时 从VREF挎接一个上拉电阻或是从GND挎接一个下拉电阻将会 决定故障信号的状态。这个特点使得设计者在软启功时能够 采用故障信号去允许或抑制同步整流器。 UV/FF 这是欠压监察及电压前馈输入引脚。在电压输入源及GND之 间挎接一个电阻分压器将会决定欠压锁定临界以及为电压前 馈补偿提供电压感应功能。 UV/FF 信号与内置 1V临限值比较决定其切断条件。当其电压 RTC 这是振荡器的定时电容的充电电流控制引脚。在这个引脚和 GND之间挎接一个电阻。通过这个电阻的电流将会决定充电 荷电流的大小。充电电流通常是这个电流的二倍。PWM的最 大接通时间是由定时电容的充电时间所决定的。这个引脚的 高于1V, 电压前馈电路使用此信号来调制振荡器的斜升幅度。 CS 这是电流感应比较器的输入端。过流比较器的标称临限值设 置在0.6V。 电压通常是UV/FF引脚电压的80%。 输出的任一端被终止会导致CS引脚与GND引脚短路。取决于 RTD 电流取样的内部阻抗，由于内部时钟与外部电源开关之间的 这是振荡器的定时电容的放电电流控制引脚。在这个引脚和 GND之间挎接一个电阻。通过这个电阻的电流将会决定放电 电流的大小。放电电流通常是这个电流的50倍。PWM的最大 延迟, 可以在输入端串联一个电阻。这个延迟可能会导致在电 流信号仍然有效时CS信号被放电。如果电流感应源是低阻抗, 电功率耗损会增加。 死区时间是由定时电容的放电时间所决定的。这个引脚的电 超过过流临界将引发延迟的切断过程。一旦过流状况被检测, 压通常是UV/FF引脚电压的80%。 软启动的充电源会被抑制。软启动电容会开始通过25µA电流 源放电, 如果放电至小于4.25V时(持续过流临界), 切断产生并 CT 振荡器的定时电容可以挎接在这个引脚和GND之间。 VERROR 这个引脚是PWM比较器的反相输入端。占空比是由此引脚的 误差电压来控制。增大这个信号会增加占空比。外界误差信 号放大器或光耦合器可以用来驱动这个电压节点。 ISL6740A具有内置软启功的功能是通过在误差信号上作电压 钳位来实现软启功。 且OUTA和OUTB输出将会被拉低。当软启动电压达到0.27V 时(重设临界), 软启动将开始。 在延迟的切断控制可以重设之前, 过流状况必须缺席50µs。如 果过流状况停止, 在达到切断临界之前又经过50µs, 切断不会 发生。软启动充电流会重新开始并且软启动电压可以允许恢 复。 GND 器件上所有功能和电源地都以这个引脚为基准。由于高峰值 OTS 这个引脚是过温切断比较器的同相输入端。这个引脚的输入 信号会与一个内设的临界电压VREF/2相比较。如果这个引脚 电压超出临界电压, 指示故障并且输出会被抑制直到故障被排 除。滞后是用一个25µA开关电流来产生。改变进入这个引脚 的源阻抗可以用来改变滞后的大小。 9 电流以及高频运行, 低阻抗布局是很有必要的。高度推荐使用 接地面以及短线迹。 OUTA and OUTB 这两个输出端是用来提供交替式半周期运行。每个输出能够 为驱动逻辑级场效应晶体管MOSFET或者是MOSFET驱动器 ISL6740A 提供0.5A峰值电流。为了防止过冲或下冲电压, 每个输出端提 式中: Tc 和 TD分别是充电和放电时间, TSW是振荡器固定周期; 供非常低的阻抗。 FSW 是振荡器频率 。 一个输出的开关周期等于二个振荡器周 VREF 期。由于每个传输延迟约为10ns，因此实际时间比所计算的 这是 5.00V 的基准电压输出端，且有+1-2%的容差遍及输 入、负载和温度范围。可连接 0.047μF 至 2.2μF 的低 ESR 电 容至 GND 以作滤波这输出所需。使用电容在这个范围之外可 能会引起振荡。 时间稍微长。这个延迟直接增加到开关时间，且引起定时电 容峰值和谷电压门限过冲，因而增大了定时电容峰-峰的电 压。另外，如果使用非常低的充电和放电电流，时间误差将 会因CT引脚处的输入阻抗而增加。 最大占空比（D）和死区时间百分比（DT）可用以下公式计 SS 在这个引脚与GND之间连接一个软启动时序电容能够控制软 启动的时间。这个电容值能够决定在软启动时工作同期上升 的速度, 控制过流切断的延迟, 以及过流和短路再起动的周 期。 算： D= TC TSW DT = 1 − D EQ. 5 EQ. 6 图 3 和 4(第 8 页)描绘了死区时间及振荡器频率与时序元件的 SCSET 这个引脚是 用 来设定与短 路 相应的占空 北 临界。从RTC 到 GND, VREF到GND, RTD到GND挎接一个分压电阻器, 或者是 0V到2V的电压也可以用来调节SCSET的临界。如果使用从 RTC或RTD的分压电阻器, 到地的阻抗会影响振荡器的时序, 所 以在选择振荡器时序元件时必须考虑这个因素。 关系。 实现同步操作 这个振荡器可以与在 SYNC 引脚上的外部时钟振荡器取得同 步或者连接多个 IC 的 SYNC 引脚在一起。如果使用一个外部 主时钟信号, 振荡器自由运行频率应该比所需的同步频率慢 连接SCSET引脚到地会抑制短路切断的功能。 10%。外部主时钟信号的频宽必须大于 20nS。在起先 60% 的振荡器开关周期内, SYNC 电路将不会对外部信号起反应。 功能概述 SYNC 输入端是边缘触发, 它的脉宽将不会影响振荡器的运行。 但是死区时间会被 SYNC 频率所影响。在 SYNC 输出端上加 主要特点 高频信号会缩短死区时间。缩短的原因是由于时序电容的充 ISL6740A最适用于需用精确占空比和死区控制的低成本电压 电周期被外部 SYNC 脉冲过早地中断了。所以当放电周期开 前馈电压模式桥型变换器。它有许多保护和控制的性能, 一个 始时, 时序电容并没有充电完毕。只有在使用外界主时钟振荡 相当具有弹性并需要极少外部元件的设计是可以实现的。其 器或是并联单元使用不同操作频率时才有这个问题。 性能包括:电压前馈补偿控制, 可调软启动, 过流保护, 过热保 实现软启动运作 护, 双向同步整流器输出, 故障指示和可调振荡器频率。 振荡器 动降低启动期间的压力和浪涌电流。 ISL6740A通过改变电阻和电容可调振荡器频率高达2MHz, 可 以用两个电阻和一个电容来编调。使用三个时序元件, RTC, RTD, 以及CT将会为设置振荡器频率带来更大的弹性以及精确 度。 开关周期是定时电容充电和放电时间之和。充电时间由RTC和 CT决定，而放电时间取决于RTD 和CT。 TC ≈ 0.5 • R TC • C T S EQ. 2 TD ≈ 0.02 • R TD • C T S EQ. 3 1 S EQ. 4 TSW = TC + TD = 软启动是使用一个外部电容和内部电流电源来工作的。软启 启动时，软启动电路限制误差电压(VERROR 引脚)非直接地等 于软启动电压。与许多实现不同, 软启动实际上并非钳位误差 输入电压。而是通过 PWM 比较器的两个反向输入端的较低 电压端来控制的。 输出脉宽随着软启动电容电压增加而增加。这使软启动期间 的占空比可从零增加到调整脉宽。当软启动电压超过 PWM 比较器输入端的误差电压，软启动完成。软启动开始于起动 或因故障而复位时, 或过流/短路切断。软启动电压钳位于 4.5V。 FSW 10 ISL6740A 除非是动态故障(参考故障条件 See Fault Conditions), 故障输 出信号在软启动时是高阻抗。建议在软启动时使用 VREF 上拉 电阻或是 GND 下拉电阻来取得所需的故障状态。 用 SS 引脚为失效输入端来实现输出截止。把 SS 拉低于 0.25V 使所有输出降低。用漏极开路方式联接失效信号于 SS 引脚。 随着VIN临近欠压状况, 临界电压是 VIN(DOWN ) = R1 + R2 R2 ∆V = 10 − 5 • (R1 + R3 • ( R1 + R2 )) R2 将R3设置为零将导致最小磁滞电压, 这些输出端可灌出和吸入0.5A峰值电流, 但是由于5V驱动电 ∆V = 10 −5 • R1 制通过IC的峰值电流, 建议在IC的推拉输出(OUTA 或OUTB引 EQ. 7 V EQ. 8 V EQ. 9 V EQ. 10 磁滞电压, ∆(V), 是 门极驱动器 压限制, 这些输出主要是为了能使用MOSFET驱动器。为了限 V 随着VIN从欠压状况增加, 临界电压是 脚)及MOSFET门极之间加一个外部电阻。这个串联小电阻同 VIN(UP ) = VIN(DOWN ) + ∆V 时也能衰减任何由PC板的线迹寄生电感与IC的输入电容引起 通过电压前馈补偿技术, 输出电压随输入源电压的变化可以被 振荡。 消除。通过使用电压前馈, 基于输入电压的变化, 占空比可以 欠压监察, 抑制和电压前馈 被直接调制。无需使用闭环反馈系统。电压前馈电路使用 UV/FF输入是用于输入源欠压锁定以及抑制功能, 并且用来为 电压前馈补偿作电压读出。 UV/FF引脚上的电压来调制振荡器的斜升幅度, 这样的调节将 不会对振荡器的频率以及死区时间带来影响。电压前馈能够 在3:1输入电压范围内工作。 如果电压节点低于1.00V, 欠压切断故障会发生。这个现象可 能是低电源电压或者是为了抑制输出, 有意地把这个引脚接地。 VUV/FF 磁滞是由10µA交换电流源产生。这个电流源只是在欠压/抑制 故障时有效; 否则这个电流源是无效的而且不会影响这个节点 电压。磁滞的大小是外部分压电阻器阻抗来决定的。如果这 个阻抗导致太小磁滞, 在UV引脚和分压器之间可以串联一个 VERROR CT 电阻, 这个电阻可以用来增加磁滞。当欠压/抑制故障消除时 OUTA 软启动开始工作。 OUTB 由交换电流源及外部阻抗而产生的电压磁滞通常很小, 主要是 Figure 6 因为必须使用大比例的分压电阻器才能使输入电压递减到欠 UV/FF引脚上的电压是0.8与RTC和RTD输出引脚的乘积。这个 压临界的范围。在UV输入与地之间挎接一个小电容可以帮助 电压与CT 谷临界电压(0.8V)之和产生CT 峰值电压。当UV/FF 噪声滤波。 电压变化时, CT峰值电压和CT充放电流都会变化, 而且都直接 FEED FORWARD BEHAVIORS 与三者本身变化成比例。其结果是在CT上产生频率固定的振 V IN 幅调制的锯齿波型。 随着UV的电压的增大CT 电压振幅会从1.6V变化到4.2V。UV R1 临界电压将决定CT的最小振幅以及对应最大占空比的运行。 1.00V R3 10µA R2 ON + - 对于未调总线转换器和DC变压器来讲, 电压前馈可以补偿输 入电压的变化而无需应用闭环反馈网路。从VREF 到VERROR 的 分压电阻器设置前馈控制电压。举例来说, 如果最小工作电压 所需的占空比是90%的话, VERROR = DMAX ( VUV / FF • 0.8) + 0.8 UV HYSTERESIS Figure 5 UV HYSTERESIS 11 = 0.9(1.0 • 0.8) + 0.8 = 1.52 V EQ. 11 ISL6740A 过流保护 ISL6740A 有两种过流保护技巧. 一种用于轻微过流, 一种用 于严重超负载. 它们分别是过流保护和短路保护. 过流运作 软启动周期完成后，过流延迟关断保护才启动。如果检测出 过流情况，软启动充电电流电源就会中止，且软启动电容通 过 15µA 电源放电。同时, 50µs 一次触发定时器被激活。过 流情况停止后，在 50µs 时间内，如果软启动电容放电至 OC RECO VERY PRIOR TO SHUTDOWN 4.25V，输出停止且发出故障信号。这种状态持续到软启动电 压降至 270mV，开始新软启动周期。如果在软启动电压降至 FIGURE 9 OC RECOVERY PRIOR TO SHUTDOWN 的 4.25V 前，且过流情况停止至少 50µs，软启动充电电流会 过流（OC）关断时间会因在 VREF 和 SS 间加接一电阻而增加. 恢复正常运作，软启动电压会复位。 此电阻值必须足够大, 才不会超过 SS 放电电流的最小值. 例 如使用一个 422kΩ 的电阻会产生一股小的电流注入 SS, 有效 地降低放电电流. 这样大约会增加一倍的关断（OFF〕时间. 外部上拉电阻也会减少 SS 的时间, 因而在选择 SS 电容值时 应该考虑它的影响. FIGURE 7 PULSE-BY-PULSE OC BEHAVIOR DURING SS 1 16 2 VREF 15 3 14 13 4 ISL6740A 图 7 显示了在软启动(SS)期间的过流状态. 尽管存在过流情 5 况, 软启动(SS)周期完成前是不会发生关断. 在软启动周期内 6 11 只有峰值电流限制运作. 7 10 8 SS 9 如果软启动周期完成后仍存在过流 情况, 就会启动延迟过流关断, 如图 8 所示. 12 R C SS FIGURE 10 MODIFYING OC SHUTDOWN TIMING 在 VREF 和 SS 间用一低阻的电阻也可锁住过流(OC)关断. 如果 SS 放电不低于 SS 重设门限值, IC 不会从过流故障中复 FIGURE 8 OC SHUTDOWN BEHAVIOR 图 8 描绘了典型的延迟过流关断状态. 一旦 SS 放电至 4.25V, 输出就中止并保持此状态直至 SS 放电至 0.27V, 新的 软启动周期开始. 如果关断前过流情况停止, 软启动电压则会复位. 如图9所示. 位. 此电阻值必须足够低，最大放电电流才不会把 SS 拉低于 0.33V. 例如一个 200kΩ 电阻可阻止 SS 放电低于约 0.4V. 而 且外部上拉电阻会减少 SS 的时间, 因而在选择 SS 电容值时 应该考虑它的影响. 短路运作 当负载降低于过流门限值且在50µs时间内软启动电容没有跌 如果输出电流增加超出过流门限值, 峰值电流限制会降低占空 落低于4.25V，过流情况会消除，软启动电压复位。 比. 占空比会因负载电流的增加而继续增加. 电流过流限制和 降低占空比的同时发生即为短路. 用 SCSET 输入可调整界定短路情况的占空比的降幅. 在 RTD, RTC 或 VREF 和 GND 间的电阻分割器到 RCSET 设置一个与定 12 ISL6740A 时电容, CT 的电压相比较的门限值. 1/2 的电阻分割器电压与 期间. 否则它是不存在和不影响结电压. 外部电阻分割器阻抗 低至令短路可存在的占空比相一致. V DSC = SCSET • DMAX 2 影响热迟滞的大小. EQ. 12 可用正温度系数(PTC)或负温度系数 (NTC)的热敏电阻. 若需要 NTC 的热敏电阻, 可用正 R1 代替. 若需要 PTC, 则可用正 R2 代替. 使固定电阻等于在所需温度 式中 DSC 是最大的短路占空比, VSCSET 是 SCSET 的供应电压, DMAX 是最大占空比. 如果在过流脉冲检测出之前定时电容电 压不超过门限值, 就会发生短路. 若在 32 个振荡周期内发生 的热敏电阻值来设置增加温度的门限值. VTH↑ = 2.5V and R1 = R2 (HOT) 8 次短路就会引起关断. 一旦发生关断, SS 会通过 15μA 电流 源放电. 当 SS 达到 0.27V 时, 新的软启动周期开始. 锁住关断可用如过流部分所述的同样方法来实现. V RE F V RE F ON 软启动周 R1 期完成后, 短路关断保护才启动. 连接 SCSET 到 GND 可防 25µA 止短路关断. V RE F/2 R3 如果用 RTC 或 RTD 作为分割器的电压源, 由于 RTC 和 RTD 电流 + - R2 源决定定时电容的充电和放电电流, 所以 SCSET 分割器的影 响必须包括在定时计算之内. 典型地, RTC 或 RTD 和 GND 间 的电阻是由两个中端连接于 SCSET 的串联电阻组成. 或者, SCSET 的电压可设在 0V 和 2V 之间. 此电压的 1/2 决 定了电流限制时短路的最大占空比的百分比. 例如, 若最大占 空比是 95%, 供应到 SCSET 的电压为 1V, 那么短路占空比是 47.5%. OTS HYSTERESIS FIGURE 11 OTS HYSTERESIS 用与所需复位温度相一致的热敏电阻值来确定热迟滞电阻值, 故障情况 R3, 下列任何一种情况都会引起故障: R3 = 10 5 • (R1 − R2) − R1 • R2 R1 + R2 Ω EQ. 13 • VREF 跌落低于 4.65V • UV 跌落低于 1.00V 若不需热迟滞电阻, R3 = 0, 而复位温度的热敏电阻值可由下 • 触发内热保护 列式确定, • OTS 故障 R1 = 当检测出任何一种上述故障时, OUTA 和 OUTB 输出就会中 止。出现故障，软启动电容会迅速地放电. 当故障清除后以 R2 = 及软启动电压低于复位临限时, 一个软启动周期将重新运作。 2 .5 • R 2 2.5 − 10 − 5 • R2 2.5 • R1 2.5 + 10 − 5 • R1 Ω (NTC) EQ. 15 Ω (PTC) EQ. 16 在软启动周期内故障是高阻抗的, 除非出现故障. OTS 的其它用途 因过流或短路情况而关断同样会引起故障, 但软启动电容不会 OTS 比较器也可用作除上述建议外的其它监测信号. 它可用 迅速放电. 软启动电容放电为额定的 15μA 时会延迟新的软启 于监测任何电压信号要如上述反应. 动周期. 这可降低间隔的重复次数和保持平均电流至最小值. 测. 过热保护 例如输入和输出电压监 接地要求 过热保护的方法有两种. 第一种方法是用一内热传感器保护 器件芯片结温不超出 145˚ C，热迟滞约 15˚ C。 第二种方法是用一参考值为 2.5V(VREF/2)的内部比较器. 比较 器的非反相输入可通过 OTS 引脚进入. 热敏电阻或者热传感 器应安置于适当位置并连于 OTS 引脚。典型值为 25μA 的开 关电流源可产生热迟滞. 这电流源仅存在于过热（OT）故障 13 为使这个器件能理想地工作，应该要仔细布局。特别是应用 一个好的接地面，VDD 和 VREF 必须以一个好的高频电容直接 旁接到地 GND。 ISL6740A Thin Shrink Small Packages (TSSOP) Outline Plastic M16.173A 16 LEAD THIN SHRINK SMALL OUTLINE PLASTIC PACKAGE SYMBOL N INDEX AREA E 0.25(0.010) M 1 2 GAUGE PLANE 3 0.05(0.002) -A- MIN B M E1 -B- 0.25 0.010 SEAT ING PLANE L A D e α A2 A1 b c 0.10(0.004) 0.10(0.004) M C A M B S MAX MIN NOTES MAX A - 0.043 - 1.1 - 0.002 0.006 0.05 0.15 - A2 0.033 0.037 0.85 0.95 9 b 0.0075 0.012 0.19 0.3 c 0.0035 0.008 0.09 0.2 - D 0.193 0.201 4.9 5.1 3 E1 0.169 0.177 4.3 4.5 4 0.026 BSC 0.65 BSC - E 0.246 0.256 6.25 6.5 - L 0.02 0.028 0.5 0.7 6 E 0.246 0.256 6.25 Notes: N 1. α These package dimensions are within allowable dimensions of JEDEC MO-153-AB, Issue E. 2. Dimensioning and tolerancing per ANSI Y14.5M-1982. 3. Dimension “D” does not include mold flash, protrusions or gate burrs. Mold flash, protrusion and gate burrs shall not exceed 0.15mm (0.006 inch) per side. 4. Dimension “E1” does not include interlead flash or protrusions. Interlead flash and protrusions shall not exceed 0.15mm (0.006 inch) per side. 5. The chamfer on the body is optional. If it is not present, a visual index feature must be located within the crosshatched area. 6. “L” is the length of terminal for soldering to a substrate. 7. “N” is the number of terminal positions. 8. Terminal numbers are shown for reference only. 9. Dimension “b” does not include dambar protrusion. Allowable dambar protrusion shall be 0.08mm (0.003 inch) total in excess of “b” dimension at maximum material condition. Minimum space between protrusion and adjacent lead is 0.07mm (0.0027 inch). 10. Controlling dimension:MILLIMETER. Converted inch dimensions are not necessarily exact. (Angles in degrees). MILLIMETERS A1 e -C- INCHES 16 0 O 6.5 16 8 O 0 O 7 8 O Rev.1 2/02 All Intersil U.S. products are manufactured, assembled and tested utilizing ISO9000 quality systems. Intersil Corporation’s quality certifications can be viewed at www.intersil.com/design/quality. Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries. 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