1.8 V、20/40/65/80 MSPSの 14ビットA/Dコンバータ AD9649 機能ブロック図 特長 AVDD 1.8 V のアナログ電源動作 GND SDIO SCLK CSB DRVDD 1.8 V～3.3 V の出力電源 RBIAS 9.7 MHz 入力で 74.3 dBFS SPI VCM PROGRAMMING DATA 200 MHz 入力で 71.5 dBFS VIN+ SFDR 9.7 MHz 入力で 93 dBc ADC CORE VIN– 200 MHz 入力で 80 dBc CMOS OUTPUT BUFFER SNR VREF 低消費電力 OR D13 (MSB) D0 (LSB) DCO SENSE 80 MSPS で 87 mW AD9649 REF SELECT 帯域幅 700 MHz の差動入力 リファレンス電圧とサンプル・アンド・ホールド回路を内蔵 DIVIDE BY 1, 2, 4 2 V p-p の差動アナログ入力 DNL = ±0.35 LSB PDWN CLK+ CLK– シリアル・ポート制御オプション オフセット・バイナリ、グレイ・コード、または 2 の補数デー タ・フォーマット MODE CONTROLS DFS MODE 08539-001 20 MSPS で 45 mW 図 1. 分周比 1、2、4 の入力クロック分周器 選択可能なデジタル・テスト・パターン発生器を内蔵 製品のハイライト 省電力のパワーダウン・モード クロックとデータのアライメントが調整可能なデータ・クロック 出力 (DCO) 1. 2. アプリケーション 通信 ダイバーシティー無線システム マルチモード・デジタル・レシーバ 3. GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、 TD-SCDMA スマート・アンテナ・システム バッテリ駆動の計装機器 ハンドヘルド型スコープ・メータ 4. 携帯型医用画像処理 超音波 レーダ/LIDAR Rev. 0 AD9649 は 1.8 V アナログ単電源で動作し、1.8 V～3.3 V ロ ジック・ファミリーに対応するためデジタル出力ドライバ 電源が分離されています。 特許取得済みのサンプル・アンド・ホールド入力は、200 MHz までの入力周波数に対して優れた性能を維持し、低価 格、低消費電力、使い易さを重視してデザインされていま す。 標準シリアル・ポート・インターフェース(SPI)では、デー タ出力フォーマッテイング機能、内部クロック分周器、パ ワーダウン、DCO、データ出力 (D13～D0)のタイミングと オフセットの調整、電圧リファレンス・モードなどの種々 の製品機能をサポートしています。 AD9649 は 32 ピンのRoHS準拠 LFCSPパッケージを採用して います。このデバイスは、 AD9629 (12 ビット ADC)および AD9609 (10 ビット ADC)とピン互換であるため、20 MSPS ～80 MSPSのサンプリングで 10 ビット・コンバータと 14 ビ ット・コンバータとの間の移行を容易に行うことができます。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2009 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9649 目次 特長......................................................................................................1 クロック入力の考慮事項 ............................................................20 アプリケーション ..............................................................................1 消費電力とスタンバイ・モード.................................................21 機能ブロック図 ..................................................................................1 デジタル出力 ................................................................................22 製品のハイライト ..............................................................................1 タイミング ....................................................................................22 改訂履歴..............................................................................................2 ビルトイン・セルフテスト(BIST)と出力テスト..........................23 概要......................................................................................................3 ビルトイン・セルフテスト(BIST) .............................................23 仕様......................................................................................................4 DC仕様 ............................................................................................4 AC仕様 ............................................................................................5 デジタル仕様 ..................................................................................6 スイッチング仕様 ..........................................................................7 タイミング仕様 ..............................................................................8 絶対最大定格 ......................................................................................9 熱特性..............................................................................................9 ESDの注意 ......................................................................................9 ピン配置およびピン機能説明 ........................................................10 代表的な性能特性 ............................................................................ 11 AD9649-80.....................................................................................11 AD9649-65.....................................................................................13 AD9649-40.....................................................................................14 AD9649-20.....................................................................................15 出力テスト・モード ....................................................................23 シリアル・ポート・インターフェース(SPI) ................................24 SPIを使う設定 ..............................................................................24 ハードウェア・インターフェース.............................................25 SPIを使わない設定.......................................................................25 SPIからアクセス可能な機能.......................................................25 メモリ・マップ ................................................................................26 メモリ・マップ・レジスタ・テーブルの読出し .....................26 未使用ロケーション ....................................................................26 デフォルト値 ................................................................................26 メモリ・マップ・レジスタ・テーブル.....................................27 メモリ・マップ・レジスタの説明.............................................29 アプリケーション情報 ....................................................................30 デザイン・ガイドライン ............................................................30 等価回路............................................................................................16 外形寸法............................................................................................31 動作原理............................................................................................17 オーダー・ガイド ........................................................................31 アナログ入力に対する考慮 ........................................................17 リファレンス電圧 ........................................................................19 改訂履歴 10/09—Revision 0: Initial Version Rev. 0 － 2/31 － AD9649 概要 AD9649 は、モノリシック、1 チャンネル、1.8 V 電源、14 ビット、 20/40/65/80 MSPS の A/D コンバータ (ADC)です。高性能サンプ ル・アンド・ホールド回路とリファレンス電圧を内蔵していま す。 この製品では、80 MSPS のデータレートで 14 ビット精度を提供 し、全動作温度範囲でノー・ミスコードを保証するための出力 誤差補正ロジックを内蔵するパイプライン化マルチステージ差 動アーキテクチャを採用しています。 ADC は、プログラマブルなクロックとデータのアライメントや プログラマブルなデジタル・テスト・パターン発生器のような、 柔軟性を強化し、システム・コストを削減するようにデザイン された幾つかの機能を内蔵しています。使用可能なデジタル・ テスト・パターンとしては、内蔵の決定性および疑似ランダム のパターンやシリアル・ポート・インターフェース (SPI)を介し Rev. 0 － 3/31 － て入力されるユーザ定義のカスタム・テスト・パターンなどがあ ります。 オプションの分周比 1、2、4 を持つ差動クロック入力により、す べての内部変換サイクルが制御されます。 デジタル出力データは、オフセット・バイナリ、グレイ・コード または 2 の補数フォーマットで出力されます。データ出力クロッ ク (DCO) は、受信ロジックとの正しいラッチ・タイミングを確 保するように出力されます。1.8 V と 3.3 V の CMOS レベルをサ ポートしています。 AD9649 は 32 ピンの RoHS 準拠 LFCSP パッケージを採用し、-40 ～+85°C の工業温度範囲で仕様を規定しています。 AD9649 仕様 DC仕様 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 表 1. AD9649-20/AD9649-40 Parameter Temp Min RESOLUTION Full 14 ACCURACY No Missing Codes Offset Error Gain Error1 Differential Nonlinearity (DNL)2 Integral Nonlinearity (INL)2 Full Full Full Full 25°C Full 25°C −0.40 Typ Max AD9649-65 Min Typ AD9649-80 Max 14 Guaranteed +0.05 +0.50 −1.5 ±0.50 ±0.25 ±1.30 ±0.50 −0.40 Min Typ Max 14 Guaranteed +0.05 +0.50 −1.5 +0.55 ±0.3 ±1.30 ±0.50 −0.40 Unit Bits Guaranteed +0.05 +0.50 −1.5 ±0.65 ±0.35 ±1.75 ±0.60 % FSR % FSR LSB LSB LSB LSB TEMPERATURE DRIFT Offset Error Full INTERNAL VOLTAGE REFERENCE Output Voltage (1 V Mode) Load Regulation Error at 1.0 mA Full Full INPUT-REFERRED NOISE VREF = 1.0 V 25°C 0.98 0.98 0.98 LSB rms ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance3 Input Common-Mode Voltage Input Common-Mode Range Full Full Full Full 2 6 0.9 2 6 0.9 2 6 0.9 V p-p pF V V REFERENCE INPUT RESISTANCE Full POWER SUPPLIES Supply Voltage AVDD DRVDD Supply Current IAVDD2 IDRVDD2 (1.8 V) IDRVDD2 (3.3 V) POWER CONSUMPTION DC Input Sine Wave Input2 (DRVDD = 1.8 V) Sine Wave Input2 (DRVDD = 3.3 V) Standby Power4 Power-Down Power Full Full ±2 0.984 ±2 0.996 2 1.008 0.5 1.3 0.984 0.5 7.5 1.7 1.7 0.996 2 ±2 1.008 1.3 1.008 1.3 7.5 1.8 1.9 3.6 41.0 4.7 8.4 44.0 kΩ 1.9 3.6 Full Full Full 25.0/31.3 1.6/2.9 3.0/5.3 27.3/33.7 Full Full 45.2/57.2 47.9/61.6 Full 54.9/73.8 101.5 118.3 mW Full Full 34/34 0.5 34 0.5 34 0.5 mW mW 75.2 82.3 87.5 1.0 V の外部リファレンス電圧で測定。 10 MHz の入力周波数、定格サンプル・レート、フル・スケール正弦波、各出力ビットに約 5 pF の負荷を接続して測定。 3 入力容量は、1 本の差動入力ピンとグラウンドとの間の実効容量です。 4 スタンバイ電力は、DC 入力で CLK+と CLK−をアクティブにして測定。 2 － 4/31 － 1.7 1.7 V mV 1.8 51.8/65.8 1.7 1.7 0.996 2 0.5 7.5 1 Rev. 0 0.984 ppm/°C 1.8 1.9 3.6 V V 47.0 5.6 10.2 50.0 mA mA mA 86.8 94.7 100 mW mW AD9649 AC仕様 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 表 2. AD9649-20/AD9649-40 Parameter1 SIGNAL-TO-NOISE RATIO (SNR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz SIGNAL-TO-NOISE-AND-DISTORTION (SINAD) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz WORST SECOND OR THIRD HARMONIC fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz WORST OTHER (HARMONIC OR SPUR) fIN = 9.7 MHz fIN = 30.5 MHz Temp 25°C 25°C Full 25°C Full 25°C 25°C 25°C Full 25°C Full 25°C Min Typ Max AD9649-65 Min 74.7 74.4 Typ AD9649-80 Max Min 74.5 74.3 73.1 Typ Max 74.3 74.1 dBFS dBFS dBFS dBFS dBFS dBFS 73.6 73.7 73.7 73.6 72.7 71.5 71.5 71.5 74.6 74.3 74.4 74.2 74.1 74.0 Unit 70.0 70.0 70.0 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 12.0 12.0 11.9 11.3 12.0 12.0 11.9 11.3 12.0 12.0 11.9 11.3 Bits Bits Bits Bits 25°C 25°C Full 25°C Full 25°C −95 −95 −95 −95 −93 −93 dBc dBc dBc dBc dBc dBc 25°C 25°C Full 25°C Full 25°C 73.0 73.5 73.6 73.6 73.5 72.6 −82 −83 −94 −94 −92 −80 −80 −80 95 94 95 94 93 93 −82 82 dBc dBc dBc dBc dBc dBc 83 93 93 92 82 80 80 80 −100 −100 −100 −100 −100 −100 25°C 25°C Full 25°C Full 25°C −100 −100 −100 −95 −95 −95 TWO-TONE SFDR fIN = 30.5 MHz (−7 dBFS), 32.5 MHz (−7 dBFS) 25°C 90 90 90 dBc ANALOG INPUT BANDWIDTH 25°C 700 700 700 MHz fIN = 70 MHz fIN = 200 MHz 1 −90 −90 −90 定義の完全なセットについてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 Rev. 0 － 5/31 － dBc dBc dBc dBc dBc dBc AD9649 デジタル仕様 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 表 3. AD9649-20/AD9649-40/AD9649-65/AD9649-80 Parameter Temp DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−) Logic Compliance Internal Common-Mode Bias Differential Input Voltage Input Voltage Range High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full Full LOGIC INPUTS (SCLK/DFS, MODE, SDIO/PDWN)1 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.2 0 −50 −10 LOGIC INPUTS (CSB)2 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.2 0 −10 40 Full Full 3.29 3.25 DIGITAL OUTPUTS DRVDD = 3.3 V High Level Output Voltage (IOH) IOH = 50 µA IOH = 0.5 mA Low Level Output Voltage (IOL) IOL = 1.6 mA IOL = 50 µA DRVDD = 1.8 V High Level Output Voltage (IOH) IOH = 50 µA IOH = 0.5 mA Low Level Output Voltage (IOL) IOL = 1.6 mA IOL = 50 µA 1 2 Full Full Full Full － 6/31 － Typ Max Unit 3.6 AVDD + 0.2 +10 +10 12 V V p-p V µA µA kΩ pF CMOS/LVDS/LVPECL 0.9 0.2 GND − 0.3 −10 −10 8 10 4 DRVDD + 0.3 0.8 −75 +10 V V µA µA kΩ pF DRVDD + 0.3 0.8 +10 135 V V µA µA kΩ pF 30 2 26 2 Full Full 30 kΩ 内部プルダウン。 30 kΩ 内部プルアップ。 Rev. 0 Min V V 0.2 0.05 1.79 1.75 V V V V 0.2 0.05 V V AD9649 スイッチング仕様 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 表 4. Parameter Temp CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate1 CLK Period, Divide-by-1 Mode (tCLK) Full Full Full AD9649-20/AD9649-40 Min Typ Max 80/160 20/40 3 50/25 Min AD9649-65 Typ Max 260 65 3 15.38 Min AD9649-80 Typ Max 320 80 3 12.5 Unit MHz MSPS ns CLK Pulse Width High (tCH) Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Full Full 25.0/12.5 1.0 0.1 7.69 1.0 0.1 6.25 1.0 0.1 ns ns ps rms DATA OUTPUT PARAMETERS Data Propagation Delay (tPD) Full 3 3 3 ns DCO Propagation Delay (tDCO) Full 3 3 3 ns DCO to Data Skew (tSKEW) Full 0.1 0.1 0.1 ns Pipeline Delay (Latency) Wake-Up Time2 Standby Full Full Full 8 350 600/400 8 350 300 8 350 260 Cycles µs ns Full 2 2 2 Cycles OUT-OF-RANGE RECOVERY TIME 1 2 変換レートは CLK 分周後のクロック・レートです。 ウェイクアップ時間はデカップリング・コデンサの値に依存します。 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCO DATA N–8 N–7 N–6 tPD 図 2.CMOS 出力データ・タイミング Rev. 0 － 7/31 － N–5 N–4 08539-002 tSKEW AD9649 タイミング仕様 表 5. Parameter SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO Rev. 0 Conditions Min Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK SCLK pulse width high SCLK pulse width low Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns － 8/31 － Typ Max Unit AD9649 絶対最大定格 表 6. Parameter AVDD to AGND1 DRVDD to AGND1 VIN+, VIN− to AGND1 CLK+, CLK− to AGND1 VREF to AGND1 SENSE to AGND1 VCM to AGND1 RBIAS to AGND1 CSB to AGND1 SCLK/DFS to AGND1 SDIO/PDWN to AGND1 MODE/OR to AGND1 D0 through D13 to AGND1 DCO to AGND1 Operating Temperature Range (Ambient) Maximum Junction Temperature Under Bias Storage Temperature Range (Ambient) 1 Rating −0.3 V to +2.0 V −0.3 V to +3.9 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −40°C to +85°C 150°C −65°C to +150°C AGND は、ユーザ PCB のアナログ・グラウンドです。 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. 0 － 9/31 － 熱特性 エクスポーズド・パドルはチップの唯一のグラウンド接続であ るため、ユーザ PCB のアナログ・グラウンド・プレーンへハン ダ付けする必要があります。エクスポーズド・パドルをユー ザ・ボードのグラウンド・プレーンにハンダ付けすると、ハン ダ接続の信頼性が高くなり、パッケージの最大熱能力が得られ ます。 表 7.熱抵抗 Package Type 32-Lead LFCSP 5 mm × 5 mm Airflow Velocity (m/sec) 0 1.0 2.5 θJA1, 2 3 θJC1, θJB1, 37.1 32.4 29.1 3.1 20.7 4 JT1,2 0.3 0.5 0.8 Unit °C/W °C/W °C/W 1 JEDEC 51-7 と JEDEC 51-5 2S2P テスト・ボードに準拠。 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 3 MIL-Std 883、Method 1012.1 に準拠。 4 JEDEC JESD51-8 (自然空冷)に準拠。 2 θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層PCBに対して 規定されています。表 7 に示すように、空気流を与えると熱放 散が大きくなるので、θJAが小さくなります。また、メタル・パ ターン、スルー・ホール、グラウンド・プレーン、電源プレー ンとパッケージ・ピンが直接接触する場合、これらのメタルに よってもθJAが小さくなります。 ESDの注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知 されないまま放電することがあります。本製品は 当社独自の特許技術である ESD 保護回路を内蔵 してはいますが、デバイスが高エネルギーの静電 放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止する ため、ESD に対する適切な予防措置を講じるこ とをお勧めします。 AD9649 32 31 30 29 28 27 26 25 AVDD VIN+ VIN– AVDD RBIAS VCM SENSE VREF ピン配置およびピン機能説明 PIN 1 INDICATOR AD9649 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 AVDD MODE/OR DCO D13 (MSB) D12 D11 D10 D9 D2 D3 D4 D5 DRVDD D6 D7 D8 08539-003 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 CLK+ CLK– AVDD CSB SCLK/DFS SDIO/PDWN D0 (LSB) D1 NOTES 1. THE EXPOSED PADDLE MUST BE SOLDERED TO THE ANALOG GROUND PLANE OF THE PCB TO ENSURE PROPER FUNCTIONALITY AND MAXIMIZE THE HEAT DISSIPATION, NOISE, AND MECHANICAL STRENGTH BENEFITS. 図 3.ピン配置 表 8.ピン機能の説明 ピン番号 記号 説明 0 (EP) GND エクスポーズド・パドル。 エクスポーズド・パドルは唯一のグラウンド接続です。ユーザ PCB のアナログ・ グラウンドにハンダ接続して、正しい機能を保証し、熱放散、ノイズ耐性、機械的強度を強化する必要があ ります。 1、2 CLK+、CLK− PECL、LVDS、1.8 V CMOS 入力に対する差動エンコード・クロック。 3、24、29、32 AVDD ADC CORE ドメインに対する 1.8 V 電源ピン。 4 CSB SPI チップ・セレクト。アクティブ・ロー・イネーブル、30 kΩ 内部プルアップ付き。 5 SCLK/DFS SPI モードでの SPI クロック入力 (SCLK)。30 kΩ 内部プルダウン付き。 非 SPI モードでのデータ・フォーマット選択 (DFS)。データ出力フォーマットのスタティック制御。30 kΩ 内部 プルダウン付き。 DFS ハイ・レベル = 2 の補数出力; DFS ロー・レベル = オフセット・バイナリ出力。 6 SDIO/PDWN SPI データ入力/出力 (SDIO)。双方向 SPI データ I/O、30 kΩ 内部プルダウン付き。 非SPI モード・パワーダウン (PDWN)。チップ・パワーダウンのスタティック制御、30 kΩ 内部プルダウン付 き。詳細については、表 14 を参照。 7～12、14～21 ADC デジタル出力。 13 D0 (LSB)～ D13 (MSB) DRVDD 出力ドライバ・ドメインに対する 1.8 V～3.3 V 電源ピン。 22 DCO データ・クロック・デジタル出力。 23 MODE/OR SPI モードでのチップ・モード・セレクト入力 (MODE)。 SPI モードまたは非 SPI モードでのアウトオブレンジ・デジタル出力 (OR)。 デフォルト = アウトオブレンジ (OR) デジタル出力 (SPI レジスタ 0x2A、ビット 0 = 1)。 オプション = チップ・モード・セレクト入力 (SPI レジスタ 0x2A、ビット 0 = 0)。 チップ・パワーダウン (SPI レジスタ 0x08、ビット[7:5] = 100)。 チップ・スタンバイ (SPI レジスタ 0x08、ビット[7:5] = 101)。 ノーマル動作、出力をディスエーブル (SPI レジスタ 0x08、ビット[7:5] = 110)。 ノーマル動作、出力をイネーブル (SPI レジスタ 0x08、ビット[7:5] = 111)。 非 SPI モードでは、このピンはアウトオブレンジ (OR) デジタル出力としてのみ動作。 25 VREF 1.0 V リファレンス電圧の入力/出力。表 10 を参照してください。 26 SENSE リファレンス・モード選択。表 10 を参照してください。 27 VCM アナログ出力電圧、AVDD 電源の中心。アナログ入力の同相モードを設定。 28 RBIAS アナログ電流バイアスを設定。このピントとグラウンドの間に 10 kΩ (1% 偏差) 抵抗を接続します。 30、31 VIN−、VIN+ ADC アナログ入力。 Rev. 0 － 10/31 － AD9649 代表的な性能特性 AD9649-80 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 0 –15 –30 –15 80MSPS 30.5MHz @ –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 93.6dBc –30 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 80MSPS 9.7MHz @ –1dBFS SNR = 73.4dB (74.4dBFS) SFDR = 94.4dBc –45 –60 –75 –90 2 –105 3 5 6 4 –45 –60 –75 –90 3 2 5 –105 6 4 –120 12 16 20 24 28 FREQUENCY (MHz) 32 36 –120 4 図 4.AD9649-80 シングル・トーン FFT、fIN = 9.7 MHz 0 0 –15 16 20 24 28 FREQUENCY (MHz) 32 36 80MSPS 200MHz @ –1dBFS SNR = 70.5dB (71.5dBFS) SFDR = 80.2dBc –30 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –30 12 図 7.AD9649-80 シングル・トーン FFT、fIN = 30.5 MHz 80MSPS 70.3MHz @ –1dBFS SNR = 72.1dB (73.1dBFS) SFDR = 93.5dBc –15 8 08539-034 8 08539-033 4 –45 –60 –75 –90 2 3 6 –105 –60 –75 2 3 –90 4 5 –45 –105 4 6 5 8 12 16 20 24 28 FREQUENCY (MHz) 32 36 –120 08539-062 4 図 5.AD9649-80 シングル・トーン FFT、fIN = 70.3 MHz AMPLITUDE (dBFS) –30 –60 –75 2F1 + F2 2F2 + F1 F1 + F2 –105 36 SFDR (dBc) –40 IMD3 (dBc) –60 –80 2F1 – F2 2F2 – F1 SFDR (dBFS) –100 IMD3 (dBFS) –120 8 12 16 20 24 28 FREQUENCY (MHz) 32 36 –120 –90 08539-200 4 図 6.AD9649-80 2 トーン FFT fIN1 = 30.5 MHz および fIN2 = 32.5 MHz Rev. 0 32 –20 –45 F2 – F1 16 20 24 28 FREQUENCY (MHz) 0 80MSPS 30.5MHz @ –7dBFS 32.5MHz @ –7dBFS SFDR = 89.5dBc (96.5dBFS) –90 12 –78 –66 –54 –42 –30 INPUT AMPLITUDE (dBFS) –18 –6 08539-054 –15 8 図 8.AD9649-80 シングル・トーン FFT、fIN = 200 MHz SFDR/IMD3 (dBc/dBFS) 0 4 08539-036 –120 図 9.入力振幅 (AIN)対 AD9649-80 2 トーン SFDR/IMD3 fIN1 = 30.5 MHz および fIN2 = 32.5 MHz － 11/31 － AD9649 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 120 100 SFDR (dBc) 90 70 SNR (dBFS) SNR/SFDR (dBFS) SNR/SFDR (dBFS/dBc) SFDRFS 100 80 60 50 40 30 80 SNRFS 60 SFDR 40 SNR 20 20 0 50 100 150 INPUT FREQUENCY (MHz) 200 0 –90 08539-057 0 –80 –60 –40 INPUT AMPLITUDE (dBFS) –20 0 08539-061 10 図 13.入力振幅 (AIN)対 AD9649-80 SNR/SFDR、fIN = 9.7 MHz 図 10.入力周波数 (AIN)対 AD9649-80 SNR/SFDR 2 V p-p フルスケール 450,000 120 400,000 SFDR (dBc) 100 SNR (dBFS) 80 NUMBER OF HITS SNR/SFDR (dBFS/dBc) 350,000 60 40 300,000 250,000 200,000 150,000 100,000 20 20 30 40 50 60 SAMPLE RATE (MSPS) 70 80 0 08539-055 0 10 N–1 N N+1 N+2 N+3 N+4 OUTPUT CODE 図 14.AD9649-80 グラウンド入力時のヒストグラム 図 11.サンプル・レート対 AD9649-80 SNR/SFDR、AIN = 9.7 MHz 0.5 2.0 0.4 1.5 0.3 1.0 INL ERROR (LSB) 0.2 DNL ERROR (LSB) N–4 N–3 N–2 08539-048 50,000 0.1 0 –0.1 –0.2 0.5 0 –0.5 –1.0 –0.4 –0.5 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 OUTPUT CODE 図 12.AD9649-80 DNL 誤差、fIN = 9.7 MHz Rev. 0 | Page 12 of 31 –1.5 –2.0 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 OUTPUT CODE 図 15.AD9649-80 INL、fIN = 9.7 MHz 08539-037 08539-038 –0.3 AD9649 AD9649-65 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 0 120 65MSPS 9.7MHz @ –1dBFS SNR = 73.5dB (74.5dBFS) SFDR = 97.7dBc –15 SFDRFS 100 SNR/SFDR (dBFS) AMPLITUDE (dBFS) –30 –45 –60 –75 –90 5 6 –105 2 4 80 SNRFS 60 SFDR 40 SNR 3 20 6 9 12 15 18 21 FREQUENCY (MHz) 24 27 30 図 16.AD9649-65 シングル・トーン FFT、fIN = 9.7 MHz 0 90 –60 –75 2 3 –105 4 5 6 AMPLITUDE (dBFS) 70 SNR (dBFS) 60 50 40 30 12 15 18 21 FREQUENCY (MHz) 24 27 30 –45 –60 –75 –90 3 5 2 6 4 6 9 12 15 18 21 FREQUENCY (MHz) 24 27 30 08539-031 –120 3 0 50 100 150 INPUT FREQUENCY (MHz) 図 20.入力周波数 (AIN)対 AD9649-65 SNR/SFDR 2 V p-p フルスケール 65MSPS 30.5MHz @ –1dBFS SNR = 73.3dB (74.3dBFS) SFDR = 99.3dBc –105 0 図 18.AD9649-65 シングル・トーン FFT、fIN = 30.5 MHz － 13/31 － 200 08539-056 9 08539-032 6 図 17.AD9649-65 シングル・トーン FFT、fIN = 70.3 MHz Rev. 0 SFDR (dBc) 10 3 –30 0 20 –120 –15 –20 80 –45 –90 –60 –40 INPUT AMPLITUDE (dBFS) 100 SNR/SFDR (dBFS/dBc) AMPLITUDE (dBFS) –30 –80 図 19.入力振幅 (AIN)対 AD9649-65 SNR/SFDR、fIN = 9.7 MHz 65MSPS 70.3MHz @ –1dBFS SNR = 72.6dB (73.6dBFS) SFDR = 94.1dBc –15 0 0 –90 08539-030 3 08539-060 –120 AD9649 AD9649-40 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 0 –15 120 40MSPS 9.7MHz @ –1dBFS SNR = 73.5dB (74.5dBFS) SFDR = 95.4dBc SFDRFS 100 SNR/SFDR (dBFS) –30 AMPLITUDE (dB) –45 –60 –75 –90 –105 4 5 3 80 SNRFS 60 SFDR 40 SNR 2 6 20 4 6 8 10 12 14 FREQUENCY (MHz) 16 18 図 21.AD9649-40 シングル・トーン FFT、fIN = 9.7 MHz 0 –15 AMPLITUDE (dBFS) –30 40MSPS 30.5MHz @ –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 95.7dBc –60 –75 –90 4 5 3 2 6 4 6 8 10 12 14 FREQUENCY (MHz) 16 18 08539-029 –120 2 図 22.AD9649-40 シングル・トーン FFT、fIN = 30.5 MHz Rev. 0 –80 –60 –40 INPUT AMPLITUDE (dBFS) –20 0 図 23.入力振幅 (AIN)対 AD9649-40 SNR/SFDR 、fIN = 9.7 MHz –45 –105 0 –90 08539-059 2 08539-028 –120 － 14/31 － AD9649 AD9649-20 特に指定がない限り、AVDD = 1.8 V; DRVDD = 1.8 V、最大サンプル・レート、2 V p-p 差動入力、1.0 V 内部リファレンス電圧; AIN = −1.0 dBFS、50% デューティ・サイクル・クロック。 0 –15 120 20MSPS 9.7MHz @ –1dBFS SNR = 73.5dBFS (74.5dBFS) SFDR = 97.2dBc SFDR (dBFS) 100 SNR/SFDR (dBc/dBFS) AMPLITUDE (dBFS) –30 –45 –60 –75 –90 –105 2 4 5 3 6 SNR (dBFS) 80 60 SFDR (dBc) 40 SNR (dBc) 20 図 24.AD9649-20 シングル・トーン FFT、fIN = 9.7 MHz 0 –15 20MSPS 30.5MHz @ –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 98.1dBc AMPLITUDE (dBFS) –45 –60 –75 –90 2 4 6 5 3 08539-026 –120 950k 1.90 2.85 3.80 4.75 5.70 6.65 7.60 8.55 9.50 FREQUENCY (MHz) 図 25.AD9649-20 シングル・トーン FFT、fIN = 30.5 MHz Rev. 0 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 図 26.入力振幅 (AIN)対 AD9649-20 SNR/SFDR 、fIN = 9.7 MHz –30 –105 0 –100 08539-058 950k 1.90 2.85 3.80 4.75 5.70 6.65 7.60 8.55 9.50 FREQUENCY (MHz) 08539-024 –120 － 15/31 － AD9649 等価回路 AVDD DRVDD 08539-042 08539-039 VIN± 図 27.アナログの等価入力回路 図 31. D0～D13 および OR の等価デジタル出力回路 DRVDD AVDD SCLK/DFS, MODE, SDIO/PDWN 375Ω VREF 30kΩ 08539-043 08539-047 7.5kΩ 350Ω 図 32.SCLK/DFS、MODE、SDIO/PDWN の等価入力回路 図 28.VREF の等価回路 DRVDD AVDD AVDD 375Ω 30kΩ 350Ω 08539-045 CSB 08539-046 SENSE 図 33.CSB の等価入力回路 図 29.SENSE の等価回路 CLK+ 5Ω 15kΩ AVDD 0.9V 15kΩ CLK– 5Ω 08539-040 図 34.RBIAS、VCM の等価回路 図 30.クロックの等価入力回路 Rev. 0 375Ω 08539-044 RBIAS AND VCM － 16/31 － AD9649 動作原理 アナログ入力に対する考慮 AD9649 のアナログ入力は内部でDCバイアスされていません。 したがって、AC結合のアプリケーションでは、ユーザが外付け からDCバイアスを与える必要があります。最適性能のために VCM = AVDD/2 となるようにデバイスを設定することが推奨さ れますが、デバイスはさらに広い範囲で適切な性能で機能しま す(図 36 と 図 37 参照)。 100 SFDR (dBc) 90 AD9649 のアナログ入力は、差動入力信号処理用にデザインさ れた差動スイッチド・キャパシタ回路です。この回路は広い同 相モード範囲をサポートすることができるため、優れた性能を 維持することができます。電源電圧の 1/2 での入力同相モード 電圧は、信号依存の誤差を最小化しするため、最適性能を実現 します。 80 SNR (dBFS) 70 60 50 0.5 0.6 0.7 0.8 0.9 1.0 1.1 INPUT COMMON-MODE VOLTAGE (V) 1.2 1.3 08539-049 出力ステージのブロックで、データ・アライメント、誤差補正、 CMOS 出力バッファへのデータ出力が行われます。出力バッフ ァは別電源(DRVDD)から供給されるため、出力電圧振幅を調整 することができます。パワーダウン時には、出力バッファはハ イ・インピーダンス状態になります。 入力同相モード 1.3 08539-050 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残留アンプ(例えば、乗算 D/A コンバータ(MDAC)) により構成されています。この残留アンプは、再生された DAC 出力とパイプライン内の次のステージに対するフラッシュ入力 の差を増幅します。各ステージ内で冗長な 1 ビットを使って、 フラッシュ誤差のデジタル補正を可能にしています。最終ステ ージはフラッシュ ADC で構成されています。 することができます。これにより、入力にローパス・フィルタ が構成されて、不要な広帯域幅ノイズが制限されます。詳細につ いては、AN-742 アプリケーション・ノート、AN-827 アプリケー シ ョ ン ・ ノ ー ト 、 Analog Dialogue 資 料 「 Transformer-Coupled Front-End for Wideband A/D Converters」 (ボリューム 39、2005 年 4 月)をご覧ください。一般に、正確な値はアプリケーションに依 存します。 SNR/SFDR (dBFS/dBc) AD9649 アーキテクチャは、マルチステージのパイプライン化 ADC から構成されています。各ステージは、前ステージのフラ ッシュ誤差を訂正するように十分重なるようになっています。 各ステージからの量子化された出力は、デジタル補正ロジック で結合されて最終的に 14 ビットになります。パイプライン化さ れたアーキテクチャにより、新しい入力サンプルに対して最初 のステージが動作すると同時に、残りのステージは先行してい るサンプルに対して動作することができます。サンプリングは クロックの立上がりエッジで行われます。 図 36.入力同相モード電圧対 SNR/SFDR fIN = 32.1 MHz、fS = 80 MSPS H 100 CPAR H VIN+ CSAMPLE S SFDR (dBc) 90 S S SNR/SFDR (dBFS/dBc) S CSAMPLE VIN– H 08539-006 H CPAR 図 35.スイッチド・キャパシタ入力回路 SNR (dBFS) 70 60 クロック信号により、入力回路はサンプル・モードとホール ド・モードの間で交互に切り替えられます(図 35 参照)。入力回 路がサンプル・モードになったとき、信号ソースはサンプル・ コンデンサを充電して、クロック・サイクルの 1/2 以内に安定 する必要があります。各入力に小さい抵抗を直列に接続すると、 駆動源側の出力ステージから出力されるピーク過渡電流を減少 させることに役立ちます。さらに、低いQのインダクタまたはフ ェライト・ビードを各入力に接続して、アナログ入力での大きな 差動容量を小さくして、ADC帯域幅を広げることができます。こ のような低いQのインダクタまたはフェライト・ビードの使用は、 高いIF 周波数でコンバータ・フロント・エンドを駆動する際に必 要となります。シャント・コンデンサまたは 2 個のシングルエン ド・コンデンサを各入力に接続して、一致した受動回路を構成 Rev. 0 80 － 17/31 － 50 0.5 0.6 0.7 0.8 0.9 1.0 1.1 INPUT COMMON-MODE VOLTAGE (V) 1.2 図 37.入力同相モード電圧対 SNR/SFDR fIN = 10.3 MHz、fS = 20 MSPS 同相モード・リファレンス電圧が内蔵されており、VCMピンに 出力されています。VCMピンは、0.1µFのコンデンサによりグラ ウンドにデカップリングする必要があります(アプリケーション 情報参照)。 AD9649 は不足しています。SNRが重要なパラメータとなる 10 MHz以下 のアプリケーションに対しては、入力構成に差動ダブル・バラ ン結合を使用することが推奨されます(図 41 参照)。 差動入力構成 最適性能は、AD9649 を差動入力構成で駆動したときに得られ ます。ベースバンド・アプリケーションに対しては、 AD8138、 ADA4937-2、ADA4938-2 の各差動ドライバが優れた性能とA/D コンバータに対する柔軟なインターフェースを提供します。 第 2 ナイキスト領域の周波数でトランス結合入力を使う代わり に、AD8352 差動ドライバを使う方法があります。図 42 に例を 示します。詳細については、AD8352 のデータシートを参照し てください。 ADA4938-2 の出力同相モード電圧はAD9649 のVCMピンで容易 に設定できるため(図 38 参照)、ドライバをSallen Keyフィルタ回 路に組込んで入力信号の帯域制限を行うことができます。 10pF ADA4938-2 0.1µF VIN– AVDD 90Ω 120Ω ADC 33Ω VCM VIN+ 200Ω 表 9. RC 回路の例 SNRが重要なパラメータとなる 10 MHz以下のアプリケーション に対しては、入力構成に差動トランス結合を使用することが推 奨されます。図 39 に例を示します。アナログ入力にバイアスを 加えるため、VCM電圧をトランス二次巻線のセンタータップに 接続することができます。 2V p-p 49.9Ω 価格に厳しいアプリケーションでは、シングルエンド入力で妥 当な性能を得ることが可能です。この構成では、入力同相モー ド振幅が大きいためSFDR性能と歪み性能が低下します。各入力 のソース・インピーダンスを一致させると、SNR性能に対する 影響を小さくすることができます。図 40 に代表的なシングルエ ンド入力構成を示します。 ADC C R VCM 10µF 08539-008 VIN– 0.1µF AVDD 1kΩ 1V p-p 図 39.差動トランス結合構成 49.9Ω 0.1µF R 0.1µF ADC C 1kΩ 10µF VIN+ 1kΩ AVDD トランスを選択するときは、信号特性を考慮する必要がありま す。大部分の RF トランスは、数 MHz より低い周波数で飽和し ます。大きな信号電力もコア・サチレーションの原因になり、 歪みを発生させます。 R VIN– 1kΩ 図 40.シングルエンド入力構成 第 2 ナイキスト領域およびそれ以上の入力周波数では、AD9649 の真のSNR性能を得るためには、大部分のアンプのノイズ性能 0.1µF 0.1µF C Differential (pF) 22 Open 33 125 シングルエンド入力構成 VIN+ R R Series (Ω Each) Frequency Range (MHz) 0 to 70 70 to 200 図 38.ADA4938-2 を使用した差動入力構成 R VIN+ 2V p-p 25Ω PA S S P 0.1µF 25Ω ADC C 0.1µF R VCM VIN– 図 41.差動ダブル・バラン入力構成 VCC ANALOG INPUT 0Ω 16 1 8, 13 11 0.1µF 2 CD RD RG 3 ANALOG INPUT 0.1µF 0Ω R VIN+ 200Ω 10 0.1µF 200Ω R 14 0.1µF 0.1µF 図 42.AD8352 を使用した差動入力構成 Rev. 0 ADC C AD8352 4 5 0.1µF － 18/31 － VIN– VCM 08539-011 0.1µF 08539-009 76.8Ω どの構成でも、シャント・コンデンサCの値は入力周波数とソ ース・インピーダンスに依存するため、小さくするか削除する 必要があります。表 9 にRC回路に設定する推奨値を示します。 ただし、これらの値は入力信号に依存するため、初期ガイドと してのみ使用してください。 08539-010 VIN 33Ω 08539-007 200Ω AD9649 0 内部リファレンス電圧の接続 AD9649 内部のコンパレータがSENSEピンの電位を検出して、 リファレンスを 表 10 に示す 2 つの状態のいずれかに設定しま す。SENSEをグラウンドに接続すると、リファレンス・アン プ・スイッチは内部抵抗分圧器に接続され(図 43)、VREFが 1.0 Vに設定されます。 –0.5 –1.0 INTERNAL VREF = 0.996V –1.5 –2.0 –2.5 –3.0 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 LOAD CURRENT (mA) 08539-014 AD9649 には、安定かつ正確な 1.0 V電圧リファレンスが内蔵さ れています。内蔵 1.0 V リファレンス電圧または外付け 1.0 V リ ファレンス電圧を使用してVREFを設定することができます。 種々のリファレンス・モードの一覧を以下のセクションに示しま す。リファレンス電圧のデカップリングのセクションでは、リ ファレンス電圧のPCBレイアウトについて説明します。 REFERENCE VOLTAGE ERROR (%) リファレンス電圧 図 44.負荷電流対 VREF 精度 VIN+ VIN– 4 3 ADC CORE 2 0.1µF SELECT LOGIC SENSE 0.5V 0 –1 –2 –3 –4 08539-012 ADC VREF ERROR (mV) 1 –5 –6 –40 図 43.内部リファレンス電圧の設定 ゲイン・マッチングを改善するために、AD9649 の内部リファ レンス電圧を使って複数のコンバータを駆動する場合、他のコ ンバータによるリファレンス電圧への負荷を考慮する必要があ ります。図 44 に内部リファレンスが負荷から受ける影響を示し ます。 外部リファレンス電圧による動作 ADCのゲイン精度を向上させる場合または温度ドリフト特性を 改善する場合、外部リファレンス電圧の使用が必要となること があります。図 45 に、1.0 Vモードについて、代表的な内部リ ファレンスのドリフト特性を示します。 –20 0 20 40 TEMPERATURE (°C) 60 図 45.VREF ドリフト(typ) SENSEピンをAVDDに接続すると、内部リファレンス電圧がデ ィスエーブルされて、外部リファレンス電圧の使用が可能にな ります。内部リファレンス・バッファに対して、等価 7.5 kΩを 持つ外部リファレンスが負荷になります(図 28 参照)。内部リフ ァレンス・バッファは、ADCコアに対して正側と負側のフルス ケール・リファレンスを発生します。したがって、外付けリフ ァレンス電圧は最大 1.0 Vに制限する必要があります。 表 10.リファレンス構成の一覧 Selected Mode SENSE Voltage (V) Resulting VREF (V) Resulting Differential Span (V p-p) Fixed Internal Reference Fixed External Reference AGND to 0.2 AVDD 1.0 internal 1.0 applied to external VREF pin 2.0 2.0 Rev. 0 － 19/31 － 80 08539-052 1.0µF VREF ERROR (mV) VREF AD9649 クロック入力の考慮事項 最適性能を得るためには、AD9649 のサンプル・クロック入力 (CLK+とCLK-)を差動信号で駆動する必要があります。信号は、 一般にトランスまたはコンデンサを介してCLK+ピンとCLK-ピ ンにAC結合されます。これらのピンは内部でバイアスされるた め(図 46 参照)、外付けバイアスは不要です。 AVDD この機能は、クロックの大きな電圧振幅が AD9649 の別の部分 に混入することを防止しすると同時に、低ジッタ性能にとって 重要な、信号の高速な立上がり時間と立下がり時間を維持しま す。 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動PECL信号をサンプル・クロック入力ピンへAC結合す ることです(図 49 参照)。AD9510/ AD9511/ AD9512/ AD9513/ AD9514/ AD9515/ AD9516/ AD9517 クロック・ドライバは、優れ たジッタ性能を提供します。 0.9V CLOCK INPUT 図 46.等価クロック入力回路 0.1µF CLK+ 2pF 08539-016 2pF 0.1µF CLOCK INPUT 0.1µF 50kΩ AD951x PECL DRIVER 240Ω 50kΩ 100Ω 0.1µF ADC CLK– 08539-019 CLK– 240Ω 図 49.差動 PECL サンプル・クロック (定格サンプル・レートの 4 倍まで) クロック入力オプション AD9649 は非常に柔軟なクロック入力構造を持っています。ク ロック入力としては、CMOS、LVDS、LVPECL、または正弦波 信号が可能です。使用する信号タイプによらず、クロック・ソ ース・ジッタは、ジッタについての考慮事項のセクションで説 明するように、最も大きな問題です。 図 47 と 図 48 に、AD9649 をクロック駆動する 2 つの望ましい方 法を示します。CLK 入力は、内蔵クロック分周器を使う場合、 定格サンプル・レートの 4 倍までサポートします。ジッタの少な いクロック・ソースは、RFバランまたはRFトランスを使ってシ ングルエンド信号から差動信号に変換されます。 3 つ目のオプションは、差動LVDS信号をサンプル・クロック入 力 ピ ン へ AC 結 合 す る 方 法 で す ( 図 50 参 照 ) 。 AD9510/ AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD9517 ク ロ ック・ドライバは、優れたジッタ性能を提供します。 0.1µF CLOCK INPUT CLOCK INPUT 0.1µF CLK+ 0.1µF 50kΩ AD951x LVDS DRIVER 100Ω 0.1µF ADC CLK– 08539-020 CLK+ 50kΩ Mini-Circuits® ADT1-1WT, 1:1 Z 0.1µF CLOCK INPUT XFMR CLK+ 100Ω 50Ω 図 50.差動 LVDS サンプル・クロック (定格サンプル・レートの 4 倍まで) 0.1µF ADC 0.1µF CLK– 08539-017 SCHOTTKY DIODES: HSMS2822 0.1µF 図 47.トランス結合の差動クロック(3 MHz～200 MHz) アプリケーションによっては、サンプル・クロック入力をシン グルエンド 1.8 V CMOS信号で駆動できる場合があります。この ようなアプリケーションでは、CLK+ピンをCMOSゲートで直接 駆動し、CLK-ピンは 0.1 μFのコンデンサによりグラウンドへバ イパスします( 図 51 参照)。 VCC 0.1µF CLOCK INPUT CLK+ 50Ω 1nF AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ CLK+ ADC CLK– SCHOTTKY DIODES: HSMS2822 CLK– 図 48.バラン結合の差動クロック(定格サンプル・レートの 4 倍まで) RF バラン構成は 80 MHz～320 MHz のクロック周波数に、RF ト ランスは 3 MHz～200 MHz のクロック周波数に、それぞれ推奨さ れます。トランス/バランの 2 次側に互いに逆向きに接続された ショットキ・ダイオードが、AD9649 に入力されるクロックを 約 0.8 Vp-p 差動に制限します。 Rev. 0 50Ω 1 1kΩ ADC 0.1µF 08539-018 CLOCK INPUT 0.1µF － 20/31 － 0.1µF 150Ω RESISTOR IS OPTIONAL. 08539-021 1nF 図 51.シングルエンド 1.8 V CMOS 入力クロック (最大 200 MHz) 入力クロック・ドライバ AD9649 は入力クロック分周器を内蔵し、入力クロックを 1、2、 4 分周することができます。 AD9649 クロック・デューティ・サイクル 代表的な高速ADCでは両クロック・エッジを使って、様々な内 部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、ダイナミック 性能特性を維持するためにはクロック・デューティ・サイクル の許容偏差は±5%以内である必要があります(図 52 参照)。 入力クロックの立上がりエッジのジッタもダイナミック性能に 影響を与えるため、ジッタについての考慮事項のセクションで 説明するように、これを小さくする必要があります。 低ジッタの水晶制御オシレータは最適なクロック源です。クロ ックが別のタイプのソース(ゲーティング、分周、または別の方 法)から発生される場合、最終ステップで元のクロックを使って 再タイミングする必要があります。 詳細については、http://www.analog.com/jpから提供しているAN501 アプリケーション・ノートとAN-756 アプリケーション・ノー トを参照してください。 消費電力とスタンバイ・モード 図 54 に示すように、AD9649 で消費されるアナログ・コアの電 力はサンプル・レートに比例します。CMOS出力のデジタル消 費電力は主にデジタル・ドライバの強度と各出力ビットの負荷 で決定されます。 80 75 70 IDRVDD = VDRVDD × CLOAD × fCLK × N 60 ここで、N は出力ビット数であり、AD9649 の場合は 15 になり ます。 50 40 10 20 30 40 50 60 POSITIVE DUTY CYCLE (%) 70 80 08539-053 45 図 52.クロック・デューティ・サイクル対 SNR ジッタについての考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた入力周波数(fINPUT)でジッタ(tJRMS)により発生する SNR 性 能の低周波 SNR (SNRLF)からの低下は次式で計算されます。 SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 ( SNRLF /10) ] この式で、rmsアパーチャ・ジッタがクロック入力ジッタ仕様を 表しています。アンダーサンプリング・アプリケーションは、 特にジッタに敏感です(図 53)。 80 75 0.05ps 70 85 80 75 65 AD9649-80 70 65 AD9649-65 60 55 50 AD9649-40 45 35 10 AD9649-20 20 30 40 50 60 CLOCK RATE (MSPS) 70 80 0.5ps 60 図 54.クロック・レート対アナログ・コア消費電力 55 1.0ps 1.5ps 50 45 3.0ps 1 10 2.0ps 2.5ps 100 FREQUENCY (MHz) 1k 08539-022 SNR (dBFS) デジタル消費電力は出力ドライバの容量負荷を小さくすること により、小さくすることができます。図 54 に示すデータは、代 表的な性能特性の場合と同じ動作条件で取得したもので、各出 力ドライバの負荷を 5 pFにしています。 40 0.2ps 図 53.入力周波数対 SNR およびジッタ ジッタが AD9649 のダイナミック・レンジに影響を与えるケー スでは、クロック入力はアナログ信号として扱う必要がありま す。クロック・ドライバの電源は ADC 出力ドライバの電源と分 離して、クロック信号がデジタル・ノイズから変調を受けないよ うにする必要があります。 Rev. 0 この最大電流は、各クロック・サイクルで各出力ビットがスイ ッチングする条件に対するもので、この条件はナイキスト周波 数 fCLK/2 のフルスケール方形波に対してのみ発生します。実用 的には、DRVDD 電流はスイッチングしている出力ビット数の 平均値を使って計算します。この値はサンプル・レートとアナ ログ入力信号の特性によって決定されます。 08539-051 55 ANALOG CORE POWER (mW) SNR (dBFS) 最大 DRVDD 電流(IDRVDD)は次のように計算されます。 65 － 21/31 － SPI モードでは、SPI ポートまたはプログラマブルな外部 MODE ピンを使って、AD9649 を直接パワーダウン・モードにすること ができます。非 SPI モードでは、PDWN ピンをハイ・レベルにす ると、パワーダウンします。この状態では、ADC の消費電力は 500 µW(typ)になります。パワーダウン時は、出力ドライバはハ イ・インピーダンス状態になります。PDWN ピン (SPI モードで は MODE ピン)をロー・レベルにすると、AD9649 はノーマル動 作モードに戻ります。PDWN は デ ジ タ ル出 力 ド ラ イ バ 電 源 (DRVDD)を基準にしているため、この電源電圧を超えることは できません。 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。パワーダウン・モ ードに入ると、内部コンデンサは放電するため、通常動作に戻 AD9649 るときには再充電する必要があります。このため、ウェイクア ップ時間はパワーダウン・モードに留まる時間に関係し、パワ ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな ります。 SPIポート・インターフェースを使うときは、ADCをパワーダウ ン・モードまたはスタンバイ・モードにする必要があります。 スタンバイ・モードにすると、高速なウェイクアップが必要な 場合、内部リファレンス回路を動作させたままにしておくこと ができます。詳細については、メモリ・マップのセクションを参照 してください。 デジタル出力 AD9649 の出力ドライバは、1.8 V または 3.3 V の CMOS ロジッ ク・ファミリーとインターフェースするように設定することが できます。出力データも 1 本の出力バスにマルチプレクスして、 パターン数を減らすことができます。 CMOS 出力ドライバは、広範囲なロジック・ファミリーを駆動 するために十分な出力電流を供給するようにサイズが決められ ていますが、大きな駆動電流は電源に電流グリッチを生じさせ る傾向を持つため、コンバータ性能に影響を与えることがあり ます。 ADC により大きな容量負荷または大きなファンアウトを駆動す ることが必要なアプリケーションでは、外付けバッファまたは ラッチが必要となることがあります。 外部ピン・モードで動作する場合、SCLK/DFSピンを設定して、 出力データ・フォーマットとしてオフセット・バイナリまたは 2 の補数を選択することができます(表 11 参照)。 アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」で説明するように、SPI 制御を使用する場合、デ ータ・フォーマットとして、オフセット・バイナリ、2 の補数、 またはグレイ・コードを選択することができます。 デジタル出力イネーブル機能(OEB) SPI インターフェースを使用する場合、プログラマブルな外部 MODE ピンを使うことにより、データ出力と DCO を独立にス リー・ステートにすることができます。MODE ピンの OEB 機能 は、レジスタ 0x08 のビット[6:5]を使ってイネーブルします。 従来型 OEB モードで動作するように MODE ピンを設定し、かつ MODE ピンをロー・レベルにすると、出力データ・ドライバと DCO がイネーブルされます。MODE ピンをハイ・レベルにする と、出力データ・ドライバと DCO はハイ・インピーダンス状態 になります。この OEB 機能は、バスに対する高速アクセスを意 図したものではありません。MODE ピンはデジタル出力ドライ バ電源(DRVDD)を基準にしているため、この電源電圧を超える ことはできません。 タイミング AD9649 は、8 クロック・サイクルのパイプライン遅延を持つラ ッチされたデータを出力します。データ出力は、クロック信号 の立上がりエッジから 1 伝搬遅延(tPD)後に出力されます。 出力データラインの長さと、それらに接続された負荷を最小に して AD9649 内部での過渡電圧を抑える必要があります。 これ らの過渡電圧はコンバータのダイナミック性能を低下させること があります。 AD9649 の最小変換レートは 3 MSPS(typ)です。3 MSPS より低い クロック・レートでは、ダイナミック性能が低下することがあり ます。 データ・クロック出力(DCO) AD9649 は、外部レジスタ内のデータをキャプチャするために、 データ・クロック出力(DCO)信号を提供します。CMOSデータ出 力は、SPIからDCOクロック極性が変更されていない限り、DCO の立上がりエッジで有効です。タイミング説明については、図 2 を参照してください。 表 11.SCLK/DFS と SDIO/PDWN モード選択 (外部ピン・モー ド) Voltage at Pin SCLK/DFS SDIO/PDWN GND Offset binary (default) DRVDD Twos complement Normal operation (default) Outputs disabled 表 12.出力データ・フォーマット Input (V) Condition (V) Offset Binary Output Mode Twos Complement Mode OR VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 1 0 0 0 1 Rev. 0 － 22/31 － AD9649 ビルトイン・セルフテスト(BIST)と出力テスト AD9649 は、各チャンネル正常性の確認とボード・レベルのデ バッグを可能にするテスト機能を内蔵しています。BIST (ビル トイン・セルフテスト)機能も内蔵しており、AD9649 のデジタ ル・データ・パスの正常性を確認します。AD9649 の出力に予測 可能な値を出力させるために、様々な出力テスト・オプションも 用意されています。 BIST が完了すると、レジスタ 0x24 のビット 0 が自動的にクリア されます。PN シーケンスは、レジスタ 0x0E のビット 2 に 0 を書 込むことにより、最終値から続けることができますが、PN シー ケンスがリセットされない場合、テストの終わりにシグネチャ 計算が規定値と一致しません。このため、ユーザは出力データ の確認に依存するしかありません。 ビルトイン・セルフテスト(BIST) 出力テスト・モード BIST は AD9649 の選択した信号パスのデジタル部分をテストし ます。デバイスが既知の状態にあることを確認するため、リセ ット後に BIST テストを実行してください。BIST テストでは、 ADC ブロック出力から開始され、両チャンネルのデジタル・デ ータパスに内部疑似ランダム・ノイズ (PN) ソースからのデータ が出力されます。データパス出力では、CRC ロジックがデータ からのシグネチャを計算します。BIST シーケンスは 512 サイク ル間動作して停止します。BIST シーケンスが完了した後、BIST はシグネチャ結果と規定値を比較します。シグネチャが一致す ると、BIST はレジスタ 0x24 のビット 0 を設定して、テストが パスしたことを表示します。BIST テストに失敗した場合は、レ ジスタ 0x24 のビット 0 がクリアされます。このテストの間出力 が切り離されないため、PN シーケンスを動作中に観測すること ができます。値 0x05 をレジスタ 0x0E に書込むと、BIST が実行 されて、レジスタ 0x0E のビット 0 (BIST イネーブル)がイネーブ ルされ、PN シーケンス・ジェネレータがリセットされます(レジ スタ 0x0E のビット 2 (BIST init))。 出力テスト・オプションを 表 16 のアドレス 0x0Dに示します。出 力テスト・モードをイネーブルすると、ADCのアナログ・セク ションがデジタル・バックエンド・ブロックから切り離され、テ スト・パターンが出力フォーマッティング・ブロックを通して実 行されます。テスト・パターンのいくつかは出力フォーマッテ ィングが行われ、また行われないものもあります。レジスタ 0x0Dのビット 4 またはビット 5 をセットすることにより、PN シーケンス・テストのPN ジェネレータをリセットすることがで きます。アナログ信号なしまたはアナログ信号ありで(ありの場 合、アナログ信号は無視されます)、これらのテストを実行する ことができますが、エンコード・クロックは不要です。詳細に ついては、アプリケーション・ノートAN-877、「Interfacing to High Speed ADCs via SPI」を参照してください。 Rev. 0 － 23/31 － AD9649 シリアル・ポート・インターフェース(SPI) AD9649 のSPIを使うと、ADC内部に用意されている構造化され たレジスタ・スペースを介してコンバータの特定の機能または 動作を設定することができます。SPIは、アプリケーションに応 じて、柔軟性とカスタマイゼーションを強化します。シリアル・ ポートを介してアドレスがアクセスされ、ポートを介して読み 書きすることができます。メモリは、バイトで構成されており、 さらにフィールドに分割できます。これについては メモリ・マ ップのセクションに記載してあります。詳細については、アプ リケーション・ノートAN-877、「Interfacing to High Speed ADCs via SPI」を参照してください。 CSBの立下がりエッジとSCLKの立上がりエッジの組み合わせに より、フレームの開始が指定されます。シリアル・タイミング の例とその定義を 図 55 と 表 5 に示します。 SPIを使う設定 命令フェーズでは、16 ビット命令が送信されます。命令フェー ズの後ろにはデータが続き、長さはW0 ビットとW1 ビットによ り指定されます(図 55 参照)。 このADC のSPIは、SCLK (SCLK/DFS)、SDIO (SDIO/PDWN)、 CSBピンの 3 本のピンにより定義されます( 表 13 参照)。SCLK (シリアル・クロック)ピンは、ADCに対する読出し/書込みデー タの同期に使用されます。SDIO (シリアル・データ入力/出力)ピ ンは 2 つの機能で共用されるピンであり、内部ADCメモリ・マ ップ・レジスタに対するデータの送受信に使われます。CSB (チ ップ・セレクト・バー)はアクティブ・ローのコントロール信号 であり、読込みサイクルと書込みサイクルをイネーブル/ディス エーブルします。 すべてのデータは 8 ビット・ワードで構成されます。マルチバイ ト・シリアル・データの先頭バイトの先頭ビットは、読出しコマ ンドまたは書込みコマンドのいずれが発行されたかを表示しま す。これにより、シリアル・データ入力/出力(SDIO)ピンが、シ リアル・フレームの該当するポイントで入力から出力へ方向を 変えることができます。 命令フェーズでは、ワード長の他に、シリアル・フレームが読 出し動作または書込み動作のいずれであるかを指定します。こ れにより、シリアル・ポートをチップへの書込みまたは内蔵メ モリ値の読出しに使うことができます。命令がリードバック動 作の場合、リードバックを実行すると、シリアル・データ入力/ 出力(SDIO)ピンの方向がシリアル・フレーム内の該当するポイ ントで入力から出力へ変わります。 表 13.シリアル・ポート・インターフェース・ピン Pin Function SCLK Serial clock. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial data input/output. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active-low control that gates the read and write cycles. SDIO CSB tHIGH tDS tS tDH CSB を使用するその他のモードもあります。CSB はロー・レベ ルに固定することができ、これによりデバイスが常時イネーブ ルされます。これはストリーミングと呼ばれます。CSB をバイ ト間でハイ・レベルに維持して外部タイミングを延ばすことが できます。CSB をハイ・レベルに固定すると、SPI 機能はハ イ・インピーダンス・モードになります。このモードではすべ ての SPI ピンは 2 つ目の機能になります。 データは、MSB ファースト・モードまたは LSB ファースト・モ ードで送信することができます。MSB ファーストはパワーアッ プ時のデフォルトであり、SPI ポート設定レジスタを使って変 えることができます。この機能およびその他の詳細については、 アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」を参照してください。 tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 図 55.シリアル・ポート・インターフェースのタイミング図 Rev. 0 － 24/31 － D3 D2 D1 D0 DON’T CARE 08539-023 SCLK DON’T CARE AD9649 ハードウェア・インターフェース 表 13 に示すピンにより、ユーザ書込みデバイスとAD9649 のシ リアル・ポートとの間の物理インターフェースが構成されてい ます。SCLKピンとCSBピンは、SPIインターフェースを使用す るときは入力として機能します。SDIOピンは双方向で、書込み フェーズでは入力として、リードバック時は出力として、それ ぞれ機能します。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、アプリケーション・ノート AN-812「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9649 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ入力でこれらの信号が変化することを防止することが必要に なります。 SPIインターフェースを使用しない場合には、SDIO/PDWNピン とSCLK/DFSピンは他の機能に使用されます。デバイス・パワー オン時にピンを DRVDD またはグラウンドに接続すると、それ らのピンは特定の機能として使われます。デジタル出力のセク ションに、AD9649 でサポートしているストラップ接続可能な 機能を示します。 SPIを使わない設定 SPI コントロール・レジスタにインターフェースしないアプリ ケーションでは、SDIO/PDWN ピンと SCLK/DFS ピンは、独立し Rev. 0 － 25/31 － た CMOS 互換のコントロール・ピンとして機能します。デバイ スがパワーアップすると、パワーダウンと出力データ・フォー マット機能制御用のスタティック・コントロール・ラインとし てピンが使用されるものと見なされます。このモードでは、 CSB チップ・セレクトを DRVDD に接続する必要があります。 この接続により、シリアル・ポート・インターフェースがディ スエーブルされます。 表 14.モードの選択 Pin External Voltage Configuration SDIO/PDWN DRVDD AGND (default) DRVDD AGND (default) Chip power-down mode Normal operation (default) Twos complement enabled Offset binary enabled SCLK/DFS SPIからアクセス可能な機能 表 15 に、SPIからアクセスできる一般的な機能の簡単な説明を 示します。これらの機能は、アプリケーション・ノートAN-877 「Interfacing to High Speed ADCs via SPI」 で詳しく説明しています。 AD9649 デバイスに固有な機能は 表 16 に示します。 表 15.SPI を使ってアクセスできる機能 Feature Description Modes Allows the user to set either power-down mode or standby mode Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set up outputs Allows the user to set the output clock polarity Allows the user to vary the DCO delay Offset Adjust Test Mode Output Mode Output Phase Output Delay AD9649 メモリ・マップ メモリ・マップ・レジスタ・テーブルの読出し デフォルト値 メモリ・マップ・レジスタ・テーブル(表 16) 内の各行には 8 ビ ットのロケーションがあります。メモリ・マップは大まかに、 チップ設定レジスタ(アドレス 0x00 ～アドレス 0x02)、デバイス 転送レジスタ(アドレス 0xFF)、プログラム・レジスタ―セットア ップ、コントロール、テストを含む(アドレス 0x08～アドレス 0x2A)、デジタル機能コントロール・レジスタ(アドレス 0x101) の 4 つのセクションに分かれています。 AD9649 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブル(表 16)に記載してあります。 表 16 には、各 16 進アドレスに対するデフォルトの 16 進値が記 載してあります。先頭ビット 7 (MSB)の列は、デフォルト 16 進 値の開始になります。例えば、アドレス 0x2AのOR/MODE セレ クト・レジスタは、16 進のデフォルト値 0x01 を持っています。 これは、アドレス 0x2Aで、ビット[7:1] = 0、かつビット 0 = 1 で あることを意味します。この設定はOR/MODEのデフォルト設 定になっています。デフォルト値により、プログラマブルな外 部 MODE/OR ピン (ピン 23)はアウトオブレンジ・デジタル出力 として機能することになります。この機能およびその他の詳細 については、アプリケーション・ノートAN-877「Interfacing to High Speed ADCs via SPI」を参照してください。このドキュメント では、レジスタ 0x00～レジスタ 0xFFにより制御される機能を詳 しく説明しています。残りのレジスタ 0x101 については、メモ リ・マップ・レジスタの説明の後の 表 16 のセクションを参照 してください。 未使用ロケーション SPI マップに記載されていないすべてのアドレスとビット・ロケ ーションは、このデバイスではサポートされていないロケーショ ンです。有効アドレス・ロケーションの未使用ビットには 0 を書 込む必要があります。アドレス・ロケーションの一部が未使用 の場合にのみ、これらのロケーションへの書込みが必要です(例 えばアドレス 0x2A)。アドレス・ロケーション全体が未使用の 場合、SPI マップから削除されており(例えばアドレス 0x13)、こ のアドレス・ロケーションに対しては書込みを行わないでくださ い。 Rev. 0 － 26/31 － ロジック・レベル ロジック・レベルは次のように定義します。 「ビットをセットする」は、「ビットをロジック 1 に設定す る」または「ビットにロジック 1 を書込む」と同じ意味で す。 「ビットをクリアする」は、「ビットをロジック 0 に設定す る」または「ビットにロジック 0 を書込む」と同じ意味で す。 転送レジスタ・マップ アドレス 0x08～アドレス 0x18 はシャドウされます。これらの アドレスに書込みを行っても、アドレス 0xFF に 0x01 を書込んで 転送コマンドが発行されて、転送ビットがセットされるまで、 デバイスの動作に反映されません。この動作により、転送ビッ トがセットされたときに、これらのレジスタが内部で同時に更 新されるようになります。内部更新は転送ビットがセットされ たときに実行され、ビットは自動的にクリアされます。 AD9649 メモリ・マップ・レジスタ・テーブル 表 16 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスでは現在サポートされていません。 表 16. Addr. (Hex) Register Name (MSB) Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB first Soft reset 1 1 Soft reset LSB first (LSB) Bit 0 Def. Value (Hex) 0 0x18 The nibbles are mirrored so that LSB or MSB first mode registers correctly, regardless of shift mode. Read only Unique chip ID used to differentiate devices; read only. Read only Unique speed grade ID used to differentiate devices; read only. Default Notes/ Comments Chip configuration registers 0x00 SPI port configuration 0x01 Chip ID 0x02 Chip grade 0 8-bit chip ID, Bits[7:0] AD9649 = 0x6F Open Speed grade ID, Bits[6:4] (identify device variants of chip ID) 20 MSPS = 000 40 MSPS = 001 65 MSPS = 010 80 MSPS = 011 Open Open External Pin 23 MODE input enable External Pin 23 function when high 00 = full power-down 01 = standby 10 = normal mode, output disabled 11 = normal mode, output enabled Open Device transfer registers 0xFF Transfer Open Open Open Open Open Transfer 0x00 Synchronously transfers data from the master shift register to the slave. Open Open Open 00 = chip run 01 = full power-down 10 = standby 11 = chip wide digital reset 0x00 Determines various generic modes of chip operation. 0x00 The divide ratio is the value + 1. 0x00 When set, the test data is placed on the output pins in place of normal data. 0x00 When Bit 0 is set, the built-in selftest function is initiated. 0x00 Device offset trim. Program registers 0x08 Modes 0x0B Clock divide 0x0D Test mode User test mode 00 = single 01 = alternate 10 = single once 11 = alternate once Reset PN long gen Reset PN short gen 0x0E BIST enable Open Open Open 0x10 Offset adjust Rev. 0 Open Open Clock divider, Bits[2:0] Clock divide ratio 000 = divide-by-1 001 = divide-by-2 011 = divide-by-4 Output test mode, Bits[3:0] (local) 0000 = off (default) 0001 = midscale short 0010 = positive FS 0011 = negative FS 0100 = alternating checkerboard 0101 = PN 23 sequence 0110 = PN 9 sequence 0111 = 1/0 word toggle 1000 = user input 1001 = 1/0 bit toggle 1010 = 1× sync 1011 = one bit high 1100 = mixed bit frequency Open BIST init Open 8-bit device offset adjustment, Bits[7:0] (local) Offset adjust in LSBs from +127 to −128 (twos complement format) － 27/31 － BIST enable AD9649 (MSB) Bit 7 Addr. (Hex) 0x14 Output mode 00 = 3.3 V CMOS 10 = 1.8 V CMOS 0x15 Output adjust 3.3 V DCO drive strength 00 = 1 stripe (default) 01 = 2 stripes 10 = 3 stripes 11 = 4 stripes 0x16 Output phase DCO output polarity 0= normal 1 = inv Open Open 0x17 Output delay Enable DCO delay Open Enable data delay 0x19 USER_PATT1_LS B B7 B6 B5 B4 B3 B2 B1 0x1A USER_PATT1_M SB B15 B14 B13 B12 B11 B10 0x1B USER_PATT2_LS B B7 B6 B5 B4 B3 0x1C USER_PATT2_M SB B15 B14 B13 B12 B11 0x24 BIST signature LSB 0x2A OR/MODE select Register Name Bit 6 (LSB) Bit 0 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Open Output disable Open Output invert 00 = offset binary 01 = twos complement 10 = gray code 11 = offset binary Open Open Default Notes/ Comments Configures the outputs and the format of the data. 0x22 Determines CMOS output drive strength properties. Input clock phase adjust, Bits[2:0] (Value is number of input clock cycles of phase delay) 000 = no delay 001 = 1 input clock cycle 010 = 2 input clock cycles 011 = 3 input clock cycles 100 = 4 input clock cycles 101 = 5 input clock cycles 110 = 6 input clock cycles 111 = 7 input clock cycles 0x00 On devices that use global clock divide, determines which phase of the divider output is used to supply the output clock; internal latching is unaffected. DCO/data delay, Bits[2:0] 000 = 0.56 ns 001 = 1.12 ns 010 = 1.68 ns 011 = 2.24 ns 100 = 2.80 ns 101 = 3.36 ns 110 = 3.92 ns 111 = 4.48 ns 0x00 Sets the fine output delay of the output clock but does not change internal timing. B0 0x00 User-defined Pattern 1 LSB. B9 B8 0x00 User-defined Pattern 1 MSB. B2 B1 B0 0x00 User-defined Pattern 2 LSB. B10 B9 B8 0x00 User-defined Pattern 2 MSB. 0x00 Least significant byte of BIST signature, read only. 3.3 V data drive strength 00 = 1 stripe (default) 01 = 2 stripes 10 = 3 stripes 11 = 4 stripes 1.8 V DCO drive strength 00 = 1 stripe 01 = 2 stripes 10 = 3 stripes (default) 11 = 4 stripes Def. Value (Hex) 0x00 Open 1.8 V data drive strength 00 = 1 stripe 01 = 2 stripes 10 = 3 stripes (default) 11 = 4 stripes BIST signature, Bits[7:0] Open Open Open Open Open Open Open 0= MODE 1 = OR (default) 0x01 Selects I/O functionality in conjunction with Address 0x08 for MODE (input) or OR (output) on External Pin 23. 1 Open Open Open Enable GCLK detect Run GCLK Open Disable SDIO pulldown 0x88 Enables internal oscillator for clock rates of <5 MHz. Digital feature-control register 0x101 Rev. 0 USR2 － 28/31 － AD9649 メモリ・マップ・レジスタの説明 ビット 2—GCLKの動作 レジスタ 0x00～レジスタ 0xFF で制御される機能の詳細につい ては、アプリケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」を参照してください。 ビット 2 は GCLK 発振器をイネーブルします。エンコード・レ ートが 10 MSPS より低いアプリケーションによっては、このビ ットをハイ・レベルに設定して GCLK 検出器を置換えることが 望ましい場合があります。 USR2 (レジスタ 0x101) ビット 0— SDIO プルダウンのディスエーブル ビット 3— GCLK 検出のイネーブル 通常はハイ・レベルに設定します。、ビット 3 は約 5 MSPS 以 下のエンコード・レートを検出する回路をイネーブルします。 低いエンコード・レートが検出されると、内部発振器 GCLK が イネーブルされて、幾つかの回路の正常動作が保証されます。 ロー・レベルに設定すると、検出器がディスエーブルされます。 Rev. 0 － 29/31 － ビット 0 をハイ・レベルにして、SDIO ピンの内部 30 kΩ プルダ ウンをディスエーブルすることができます。これを使用して、 多数のデバイスが SPI バスに接続されるとき、負荷を制限する ことができます。 AD9649 アプリケーション情報 デザイン・ガイドライン 1 つのシステムとして、AD9649 のデザインとレイアウトを開始 する前に、特定のピンに必要とされる特別な回路接続とレイア ウト条件を説明する次のガイドラインをお読みください。 電源とグラウンドの推奨事項 電源を AD9649 に接続する際、2 個の別々の電源を使うことが強 く推奨されます。1 個はアナログ (AVDD)用の 1.8 V 電源に、他の 1 個はデジタル出力電源 (DRVDD)用の 1.8 V～3.3 V 電源に、それ ぞれ使用します。共通の 1.8 V の AVDD 電源と DVDD 電源を使 用し、フェライト・ビードまたはフィルタ・チョークと個別の デカップリング・コンデンサで AVDD ドメインと DRVDD ドメ インを 分離する必要があります。幾つかの異なるデカップリン グ・コンデンサを使って高周波と低周波をデカップリングする こともできます。これらは PCB レベルの入り口の近くで、かつ 最短パターンでデバイス・ピンの近くに配置する必要がありま す。 AD9649 を使うときは、1 枚の PCB グラウンド・プレーンで十 分です。適切なデカップリングと PCB のアナログ、デジタル、 クロックの各セクションの賢明な分割により、最適性能を容易 に実現することができます。 エクスポーズド・パドル・サーマル・ヒート・シンクの推 奨事項 エクスポーズド・パドル(ピン 0)は AD9649 の唯一のグラウンド 接続であるため、ユーザ PCB のアナログ・グラウンド(AGND) へハンダ付けする必要があります。最適な電気的および熱的性 能を実現するため、PCB 上に露出した(ハンダ・マスクなし)連 続銅プレーンを設けて、これに AD9649 のエクスポーズド・パ ドル(ピン 0)を接続します。 銅プレーンには最小の熱抵抗になるように複数のビアを使用し て、PCB の裏面へ放熱するようにします。これらのビアには非 伝導性のエポキシを詰める必要があります。 Rev. 0 － 30/31 － ADCとPCBとの接触面積と接着を最大にするため、シルクスク リーンで覆い、PCBの連続プレーンを複数の均一なセクション に分割してください。これにより、リフロー・プロセス時に ADCとPCBの間で複数の接続点を形成することができます。パ ーティションのない 1 枚の連続プレーンを使うと、ADCとPCB との間の接続点が確実に 1 個だけになります。チップ・スケー ル・パッケージのパッケージとPCBレイアウトの詳細について は 、 ア プ リ ケ ー シ ョ ン ・ ノ ー ト AN-772 「 A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP)」( http://www.analog.com/jp)を参照してください。 エンコード・クロック 最適ダイナミック性能を得るためには、AD9649 のクロックと して、50% デューティ・サイクル (±5%)の低ジッタ・エンコー ド・クロック・ソースを使用してください。 VCM VCMピンは、0.1μFのコンデンサによりグラウンドにデカップ リングする必要があります(図 39 参照)。 RBIAS AD9649 では、RBIAS ピンとグラウンドとの間に 10 kΩ の抵抗 を接続する必要があります。この抵抗は ADC コアのマスター電 流リファレンスを設定するため、誤差 1%以下ものを使う必要が あります。 リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ い 0.1 μF のセラミック・コンデンサとの並列接続により外部で グラウンドにデカップリングする必要があります。 SPIポート コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9649 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ入力でこれらの信号が変化することを防止することが必要に なります。 AD9649 外形寸法 0.60 MAX 5.00 BSC SQ 0.60 MAX PIN 1 INDICATOR 0.50 BSC 4.75 BSC SQ 0.50 0.40 0.30 12° MAX 17 16 0.80 MAX 0.65 TYP 0.30 0.23 0.18 1 EXPOSED PAD (BOTTOM VIEW) 3.65 3.50 SQ 3.35 9 8 0.25 MIN 3.50 REF 0.05 MAX 0.02 NOM SEATING PLANE 32 0.20 REF COPLANARITY 0.08 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2 100608-A TOP VIEW 1.00 0.85 0.80 PIN 1 INDICATOR 25 24 図 56.32 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 5 mm × 5 mm ボディ、極薄クワッド(CP-32-4) 寸法: mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9649BCPZ-801, 2 AD9649BCPZRL7-801, 2 AD9649BCPZ-651, 2 AD9649BCPZRL7-651, 2 AD9649BCPZ-401, 2 AD9649BCPZRL7-401, 2 AD9649BCPZ-201, 2 AD9649BCPZRL7-201, 2 AD9649-80EBZ1 AD9649-65EBZ1 AD9649-40EBZ1 AD9649-20EBZ1 –40°C to +85°C –40°C to +85°C –40°C to +85°C –40°C to +85°C –40°C to +85°C –40°C to +85°C –40°C to +85°C –40°C to +85°C 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) 32-Lead Lead Frame Chip Scale Package (LFCSP_VQ) Evaluation Board Evaluation Board Evaluation Board Evaluation Board CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 1 2 Z = RoHS 準拠製品。 エクスポーズド・パドル(ピン 0)はチップの唯一の GND 接続であるため、PCB の AGND へ接続する必要があります。 Rev. 0 － 31/31 －