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14ビット、170 MSPS/250 MSPS、JESD204B、
A/D コンバータ
AD9683
データシート
機能ブロック図
特長
AVDD DRVDD
DVDD
AGND
DGND DRGND
AD9683
JESD204B
INTERFACE
VIN+
PIPELINE
14-BIT ADC
VIN–
HIGH
SPEED
SERIALIZERS
CML, TX
OUTPUTS
SERDOUT0±
VCM
CMOS
DIGITAL
INPUT
CONTROL
REGISTERS
SYSREF±
SYNCINB±
CLK±
RFCLK
PDWN
CLOCK
GENERATION
CMOS DIGITAL
INPUT/OUTPUT
RST
FAST
DETECT
CMOS
DIGITAL
OUTPUT
FD
11410-001
JESD204B サブクラス 0 またはサブクラス 1 符号化のシリア
ル・デジタル出力
信号対ノイズ比 (SNR) = 185 MHz AIN かつ 250 MSPS で 70.6
dBFS
スプリアスフリー・ダイナミックレンジ (SFDR) = 185 MHz
AIN かつ 250 MSPS で 88 dBc
総合消費電力: 250 MSPS で 434 mW
電源電圧: 1.8 V
入力クロック分周器(1～8 分周)を内蔵
サンプル・レート:最大 250 MSPS
IF サンプリング周波数: 最大 400 MHz
A/D コンバータ (ADC) のリファレンス電圧を内蔵
柔軟なアナログ入力範囲
1.4 V p-p～2.0 V p-p (公称 1.75 V p-p )
ADC クロック・デューティ・サイクル・スタビライザ (DCS)を
内蔵
シリアル・ポート制御
省電力のパワーダウン・モード
SDIO SCLK CS
図 1.
概要
アプリケーション
通信
ダイバーシティー無線システム
マルチモード・デジタル・レシーバ(3G)
TD-SCDMA、WiMAX、W-CDMA、CDMA2000、GSM、
EDGE、LTE
DOCSIS 3.0 CMTS アップストリーム受信パス
HFC デジタル逆方向パス・レシーバ
スマート・アンテナ・システム
テスト装置と計測装置
レーダー・レシーバ
COMSEC ラジオ・アーキテクチャ
IED 検出／ジャミング・システム
汎用ソフトウェア無線
ブロードバンド・データ・アプリケーション
超音波装置
AD9683 は、サンプリング速度が最大 250 MSPS の 14 ビット
A/D コンバータ(ADC) です。AD9683 は、低価格、小型、広帯域、
多機能が必要とされる通信アプリケーションをサポートするよう
にデザインされています。
ADC コアはマルチステージの差動パイプライン・アーキテクチ
ャを採用し、出力誤差補正ロジックを内蔵しています。ADC コ
アは、ユーザー選択可能な多様な入力範囲をサポートする広帯
域入力を持っています。リファレンス電圧を内蔵しているため
デザインが容易です。デューティ・サイクル・スタビライザ
(DCS)は、クロック・デューティ・サイクルの変動を補償して、
優れた性能を維持します。JESD204B 高速シリアル・インター
フェースは、ボード配線条件を緩和し、受信デバイスのピン数
を削減します。
ADC 出力データは、直接 JESD204B シリアル出力レーンに接続
されます。これらの出力は、CML 電圧レベルです。データは
250 MSPS の最大サンプリング・レートのレーンを使って送信す
ることができるため、レーン・レートは 5 Gbps になります。同
期化入力 (SYNCINB± と SYSREF±)を備えています。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
Rev. A
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本
社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
AD9683
データシート
目次
特長 ...................................................................................................... 1
デジタル出力 .................................................................................... 24
アプリケーション .............................................................................. 1
JESD204B 送信最上位レベルの説明 ......................................... 24
機能ブロック図 .................................................................................. 1
ADC オーバーレンジとゲインの制御 ....................................... 29
概要 ...................................................................................................... 1
DC 補正 (DCC) ................................................................................. 31
改訂履歴 .............................................................................................. 2
DC 補正帯域幅 ............................................................................. 31
製品のハイライト .............................................................................. 3
DC 補正のリードバック.............................................................. 31
仕様 ...................................................................................................... 4
DC 補正のフリーズ ..................................................................... 31
ADC の DC 仕様 ............................................................................. 4
DC 補正イネーブル・ビット...................................................... 31
ADC の AC 仕様 ............................................................................. 5
シリアル・ポート・インターフェース(SPI) ................................ 32
デジタル仕様 .................................................................................. 6
SPI を使う設定 ............................................................................. 32
スイッチング仕様 .......................................................................... 8
ハードウェア・インターフェース ............................................ 32
タイミング仕様 .............................................................................. 9
SPI からアクセス可能な機能 ..................................................... 33
絶対最大定格 .................................................................................... 10
メモリ・マップ ................................................................................ 34
熱特性............................................................................................ 10
メモリ・マップ・レジスタ・テーブルの読出し..................... 34
ESD の注意 ................................................................................... 10
メモリ・マップ・レジスタ・テーブル .................................... 35
ピン配置およびピン機能説明 ........................................................ 11
メモリ・マップ・レジスタの説明 ............................................ 38
代表的な性能特性 ............................................................................ 13
アプリケーション情報 .................................................................... 43
等価回路 ............................................................................................ 18
デザイン・ガイドライン ............................................................ 43
動作原理 ............................................................................................ 19
外形寸法............................................................................................ 44
ADC のアーキテクチャ ............................................................... 19
オーダー・ガイド ........................................................................ 44
アナログ入力に対する考慮 ........................................................ 19
リファレンス電圧 ........................................................................ 20
クロック入力の考慮事項 ............................................................ 21
消費電力とスタンバイ・モード ................................................ 23
改訂履歴
2/14—Rev. 0 to Rev. A
Changes to Data Output Parameters, Table 4 ........................................ 8
Changes to Figure 3 .............................................................................. 9
4/13—Revision 0: Initial Version
Rev. A
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AD9683
データシート
柔軟なパワーダウン・オプションは、必要に応じて大幅な省電
力を可能にします。プログラマブルな範囲外レベル検出を専用
高速検出ピンを使ってサポートしています。
設定と制御は、3 線式 SPI 互換シリアル・インターフェースを介
して行います。
AD9683 は 32 ピン LFCSP パッケージを採用し、−40°C～+85°C
の工業用温度範囲で仕様が規定されています。このデバイスは、
米国特許により保護されています。
Rev. A
製品のハイライト
1. 14 ビット、170 MSPS/250 MSPS の ADC を内蔵。
2. 設定可能な JESD204B 出力ブロックにより最大 5 Gbps のレ
ーン・レートをサポート。
3. 位相ロック・ループ (PLL)を内蔵しているため、1 つの ADC
サンプリング・クロックを入力するだけで、PLL が ADC サ
ンプリング・クロックを逓倍して対応する JESD204B デー
タレート・クロックを発生します。
4. システム・ボード・デザインを容易にするためオプション
の RF クロック入力をサポート
5. 当社独自の差動入力により、最大 400 MHz までの入力周波
数で優れた SNR 性能を維持。
6. 1.8 V 単電源動作。
7. クロック DCS、パワーダウン、テスト・モード、リファレ
ンス電圧モード、範囲外高速検出、シリアル出力構成の制
御など、種々の製品機能をサポートする標準シリアル・ポ
ート・インターフェース (SPI)を内蔵。
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AD9683
データシート
仕様
ADC の DC 仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、速度グレードに対する最大サンプル・レート、VIN = −1.0 dBFS 差
動入力、1.75 V p-p フルスケール入力範囲、デューティ・サイクル・スタビライザをイネーブル、デフォルト SPI。
表 1.
Parameter
Temperature
Min
RESOLUTION
Full
14
ACCURACY
No Missing Codes
Offset Error
Gain Error
Differential Nonlinearity (DNL)
Integral Nonlinearity (INL) 1
Full
Full
Full
Full
25°C
Full
25°C
AD9683-170
Typ
Max
Min
AD9683-250
Typ
Max
14
Guaranteed
Unit
Bits
Guaranteed
±9
−6.6/−0.3
±0.8
±9
−5.3/+1.2
±0.75
±0.8
±1.5
mV
%FSR
LSB
LSB
LSB
LSB
±0.5
±0.5
±1.6
±2.7
TEMPERATURE DRIFT
Offset Error
Gain Error
Full
Full
±7
±13
±7
±39
ppm/°C
ppm/°C
INPUT REFERRED NOISE
VREF = 1.75 V
25°C
1.38
1.42
LSB rms
ANALOG INPUT
Input Span
Input Capacitance 2
Input Resistance 3
Input Common-Mode Voltage
Full
Full
Full
Full
1.75
2.5
20
0.9
1.75
2.5
20
0.9
V p-p
pF
kΩ
V
POWER SUPPLIES
Supply Voltage
AVDD
DRVDD
DVDD
Supply Current
IAVDD
IDRVDD + IDVDD
POWER CONSUMPTION
Sine Wave Input
Standby Power 4
Power-Down Power 5
Full
Full
Full
1.7
1.7
1.7
1.8
1.8
1.8
1.9
1.9
1.9
Full
Full
135
68
Full
Full
Full
365
221
9
1.7
1.7
1.7
1.8
1.8
1.8
1.9
1.9
1.9
V
V
V
151
73
149
92
163
97
mA
mA
403
434
266
9
468
mW
mW
mW
1
低入力周波数のフルスケール正弦波で測定。
2
入力容量は、1 つの差動入力ピンとその相補入力との間の実効容量です。
3
入力抵抗は、1 つの差動入力ピンとその相補入力との間の実効抵抗です。
4
スタンバイ消費電力は、低周波数のフルスケール正弦波を入力し、CLK±ピンをアクティブにして測定。アドレス 0x08 に 0x20 を設定し、PDWN ピンをアサート。
5
パワーダウン消費電力は、低周波数のフルスケール正弦波を入力し、RFCLK をハイ・レベルにし、CLK±ピンをアクティブにして測定。アドレス 0x08 に 0x00 を設
定し、PDWN ピンをアサート。
Rev. A
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AD9683
データシート
ADC の AC 仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、速度グレードに対する最大サンプル・レート、VIN = −1.0 dBFS 差
動入力、1.75 V p-p フルスケール入力範囲、デフォルト SPI。
表 2.
Parameter 1
SIGNAL-TO-NOISE-RATIO (SNR)
fIN = 30 MHz
fIN = 90 MHz
Temperature
25°C
25°C
Full
Min
AD9683-170
Typ
Max
Min
72.3
72.0
AD9683-250
Typ
Max
72.1
71.7
Unit
dBFS
dBFS
dBFS
71
fIN = 140 MHz
25°C
71.3
71.3
dBFS
fIN = 185 MHz
25°C
70.5
70.6
dBFS
Full
fIN = 220 MHz
70.0
dBFS
25°C
70.0
70.0
dBFS
71.3
70.8
70.9
70.6
fIN = 185 MHz
25°C
25°C
Full
25°C
25°C
70.2
69.5
70.1
69.5
dBFS
dBFS
dBFS
dBFS
dBFS
fIN = 220 MHz
25°C
68.8
68.7
dBFS
25°C
25°C
25°C
25°C
11.5
11.5
11.4
11.3
11.5
11.4
11.4
11.3
Bits
Bits
Bits
Bits
25°C
11.1
11.1
Bits
25°C
25°C
Full
25°C
25°C
Full
25°C
94
89
87
86
94
89
87
88
dBc
dBc
dBc
dBc
dBc
dBc
dBc
SIGNAL-TO-NOISE AND DISTORTION (SINAD)
fIN = 30 MHz
fIN = 90 MHz
fIN = 140 MHz
69.9
Full
EFFECTIVE NUMBER OF BITS (ENOB)
fIN = 30 MHz
fIN = 90 MHz
fIN = 140 MHz
fIN = 185 MHz
fIN = 220 MHz
68.7
dBFS
SPURIOUS-FREE DYNAMIC RANGE (SFDR)
fIN = 30 MHz
fIN = 90 MHz
fIN = 140 MHz
fIN = 185 MHz
fIN = 220 MHz
WORST SECOND OR THIRD HARMONIC
fIN = 30 MHz
fIN = 90 MHz
fIN = 140 MHz
fIN = 185 MHz
fIN = 220 MHz
WORST OTHER (HARMONIC OR SPUR)
fIN = 30 MHz
fIN = 90 MHz
fIN = 140 MHz
fIN = 185 MHz
fIN = 220 MHz
Rev. A
81
80
87
86
25°C
25°C
Full
25°C
25°C
Full
25°C
−94
−89
−87
−86
25°C
25°C
Full
25°C
25°C
Full
25°C
－ 5/44 －
−81
−94
−89
−87
−88
−87
−86
−99
−92
−95
−94
−80
−83
−96
−94
−94
−93
−95
−92
−82
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
dBc
AD9683
データシート
Parameter 1
Temperature
Min
AD9683-170
Typ
Max
Min
AD9683-250
Typ
Max
Unit
TWO-TONE SFDR
fIN1 = 184.12 MHz (−7 dBFS), fIN2 = 187.12 MHz (−7 dBFS)
FULL POWER BANDWIDTH 2
25°C
87
87
dBc
25°C
1000
1000
MHz
1
完全な定義については AN-835 アプリケーション・ノート「Understanding High Speed ADC Testing and Evaluation」を参照してください。
2
フルパワー帯域幅は、基本周波数のスペクトル電力が 3 dB 低下する点で決定される動作帯域幅。
デジタル仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、速度グレードに対する最大サンプル・レート、VIN = −1.0 dBFS 差
動入力、1.75 V p-p フルスケール入力範囲、DCS をイネーブル、デフォルト SPI。
表 3.
Parameter
Temperature
Min
Full
40
0.3
AGND
0.9
0
−60
Input Capacitance
Full
Full
Full
Full
Full
Full
Full
Input Resistance
Full
8
Full
625
DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−)
Input CLK± Clock Rate
Logic Compliance
Internal Common-Mode Bias
Differential Input Voltage
Input Voltage Range
Input Common-Mode Range
High Level Input Current
Low Level Input Current
RF CLOCK INPUT (RFCLK)
RF Clock Rate
Logic Compliance
Internal Bias
Input Voltage Range
High Input Voltage Level
Low Input Voltage Level
High Level Input Current
Low Level Input Current
Input Capacitance
Input Resistance (AC-Coupled)
Full
Full
Full
Full
Full
Full
Full
Full
SYNCIN INPUTS (SYNCINB+/SYNCINB−)
Logic Compliance
Internal Common-Mode Bias
Differential Input Voltage Range
Input Voltage Range
Input Common-Mode Range
High Level Input Current
Low Level Input Current
Input Capacitance
Input Resistance
Full
Full
Full
Full
Full
Full
Full
Full
Rev. A
－ 6/44 －
AGND
1.2
AGND
0
−150
8
Typ
Max
625
CMOS/LVDS/LVPECL
0.9
3.6
AVDD
1.4
+60
0
4
10
12
1500
CMOS/LVDS/LVPECL
0.9
AVDD
AVDD
0.6
+150
0
1
10
12
CMOS/LVDS
0.9
0.3
DGND
0.9
−5
−10
12
3.6
DVDD
1.4
+5
+10
1
16
20
Unit
MHz
V
V p-p
V
V
µA
µA
pF
kΩ
MHz
V
V
V
V
µA
µA
pF
kΩ
V
V p-p
V
V
µA
µA
pF
kΩ
AD9683
データシート
Parameter
SYSREF INPUTS (SYSREF+/SYSREF−)
Logic Compliance
Internal Common-Mode Bias
Differential Input Voltage Range
Input Voltage Range
Input Common-Mode Range
High Level Input Current
Low Level Input Current
Temperature
Min
Typ
Max
Unit
3.6
AVDD
1.4
+5
+10
V
V p-p
V
V
µA
µA
pF
12
kΩ
2.1
0.6
+5
−45
V
V
µA
µA
kΩ
pF
2.1
0.6
100
+10
V
V
µA
µA
kΩ
pF
2.1
0.6
100
+10
V
V
µA
µA
kΩ
pF
750
1.05
mV
V
LVDS
0.3
AGND
0.9
−5
−10
Input Capacitance
Full
Full
Full
Full
Full
Full
Full
0.9
Input Resistance
Full
8
Full
Full
Full
Full
Full
Full
1.22
0
−5
−100
High Level Input Voltage
Low Level Input Voltage
High Level Input Current
Low Level Input Current
Input Resistance
Input Capacitance
Full
Full
Full
Full
Full
Full
1.22
0
45
−10
LOGIC INPUT (SDIO)3
High Level Input Voltage
Low Level Input Voltage
High Level Input Current
Low Level Input Current
Input Resistance
Input Capacitance
Full
Full
Full
Full
Full
Full
1.22
0
45
−10
DIGITAL OUTPUTS (SERDOUT0+/SERDOUT0−)
Logic Compliance
Differential Output Voltage (VOD)
Output Offset Voltage (VOS)
Full
Full
400
0.75
Full
Full
Full
1.79
1.75
1.6
4
10
LOGIC INPUT (RST) 1
High Level Input Voltage
Low Level Input Voltage
High Level Input Current
Low Level Input Current
Input Resistance
Input Capacitance
26
2
LOGIC INPUTS (SCLK, PDWN, CS 2) 3
DIGITAL OUTPUTS (SDIO/FD 4)
High Level Output Voltage (VOH)
IOH = 50 µA
IOH = 0.5 mA
IOH = 2.0 mA
Low Level Output Voltage (VOL)
IOL = 2.0 mA
IOL = 1.6 mA
IOL = 50 µA
1
プルアップ。
2
このピンには外付けプルアップが必要です。
3
プルダウン。
4
JEDEC 標準 JESD8-7A と互換。
Rev. A
Full
Full
Full
－ 7/44 －
26
2
26
5
CML
600
DRVDD/2
V
V
V
0.25
0.2
0.05
V
V
V
AD9683
データシート
スイッチング仕様
表 4.
Parameter
CLOCK INPUT PARAMETERS
Conversion Rate 1
SYSREF± Setup Time to Rising Edge CLK± 2
SYSREF± Hold Time from Rising Edge CLK±2
SYSREF± Setup Time to Rising Edge RFCLK±2
SYSREF± Hold Time from Rising Edge RFCLK±2
CLK± Pulse Width High
Divide-by-1 Mode, DCS Enabled
Divide-by-1 Mode, DCS Disabled
Divide-by-2 Mode Through Divide-by-8 Mode
Aperture Delay
Aperture Uncertainty (Jitter)
DATA OUTPUT PARAMETERS
Data Output Period or Unit Interval (UI)
Data Output Duty Cycle
Data Valid Time
PLL Lock Time
Wake-Up Time
Standby
ADC (Power-Down) 3
Output (Power-Down) 4
Subclass 0: SYNCINB± Falling Edge to First Valid K.28
Characters (Delay Required for Rx CGS Start)
Subclass 1: SYSREF± Rising Edge to First Valid K.28
Characters (Delay Required for SYNCINB± Rising
Edge/Rx CGS Start)
CGS Phase K.28 Characters Duration
Pipeline Delay
JESD204B (Latency)
Fast Detect (Latency)
Lane Rate
Uncorrelated Bounded High Probability (UBHP) Jitter
Random Jitter
At 3.4 Gbps
At 5 Gbps
Output Rise/Fall Time
Differential Termination Resistance
Out-of-Range Recovery Time
Symbol
Temperature
Min
fS
tREFS
tREFH
tREFSRF
tREFHRF
tCH
Full
Full
Full
Full
Full
40
2.61
2.76
0.8
tA
tJ
Full
Full
Full
Full
Full
tLOCK
AD9683-170
Typ
Max
170
Min
AD9683-250
Typ
Max
40
300
40
400
0
2.9
2.9
MSPS
ps
ps
ps
ps
2.2
2.1
1.0
0.16
1.0
0.16
ns
ns
ns
ns
ps rms
Full
25°C
25°C
25°C
20 × fS
50
0.82
25
20 × fS
50
0.78
25
Seconds
%
UI
µs
25°C
25°C
25°C
Full
10
250
50
10
250
50
5
5
µs
µs
µs
Multiframes
Full
6
6
Multiframes
Full
1
1
Multiframe
Full
Full
Full
Full
36
7
3.4
10
Full
Full
Full
25°C
Full
2.4
1.8
1.9
0.8
12
Cycles 5
Cycles5
Gbps
ps
1.7
60
100
3
ps rms
ps rms
ps
Ω
Cycles5
5
60
100
3
変換レートは分周後のクロック・レートです。
2
タイミングについては、図 3 を参照してください。
3
ウェイクアップ時間 ADC は、ADC がパワーダウン・モードから通常動作へ戻るために要する時間として定義されます。
4
ウェイクアップ時間出力は、 JESD204B 出力がパワーダウン・モードから通常動作へ戻るために要する時間として定義されます。
5
サイクルとは、ADC 変換レート・サイクルです。
－ 8/44 －
2.0
2.0
36
7
1
Rev. A
250
300
40
400
0
3.19
3.05
Unit
5
AD9683
データシート
タイミング仕様
表 5.
Parameter
Test Conditions/Comments
Min
SPI TIMING REQUIREMENTS
tDS
tDH
tCLK
tS
See Figure 67
Setup time between the data and the rising edge of SCLK
Hold time between the data and the rising edge of SCLK
Period of the SCLK
Setup time between CS and SCLK
2
2
40
2
ns
ns
ns
ns
tH
Hold time between CS and SCLK
2
ns
tHIGH
tLOW
tEN_SDIO
Minimum period that SCLK must be in a logic high state
Minimum period that SCLK must be in a logic low state
Time required for the SDIO pin to switch from an input to an output relative
to the SCLK falling edge (not shown in figures)
Time required for the SDIO pin to switch from an output to an input relative
to the SCLK rising edge (not shown in figures)
Time required after hard or soft reset until SPI access is available (not
shown in figures)
10
10
10
ns
ns
ns
10
ns
500
µs
tDIS_SDIO
tSPI_RST
Typ
Max
Unit
タイミング図
SAMPLE N
N – 36
N+1
N – 35
ANALOG
INPUT
SIGNAL
N – 34
N–1
N – 33
CLK–
CLK+
CLK–
CLK+
SAMPLE N – 36
ENCODED INTO 2
8B/10B SYMBOLS
11410-002
SERDOUT0±
SAMPLE N – 34
ENCODED INTO 2
8B/10B SYMBOLS
SAMPLE N – 35
ENCODED INTO 2
8B/10B SYMBOLS
図 2.Data 出力タイミング
RFCLK
CLK–
CLK+
SYSREF–
tREFS
tREFSRF
tREFH
tREFHRF
11410-003
SYSREF+
NOTES
1. CLOCK INPUT IS EITHER RFCLK OR CLK±, NOT BOTH.
図 3.SYSREF±のセットアップとホールド・タイミング
(クロック入力は RFCLK または CLK±の両方ではなく、いずれか一方)
Rev. A
－ 9/44 －
AD9683
データシート
絶対最大定格
表 6.
熱特性
Parameter
Rating
Electrical
AVDD to AGND
DRVDD to DRGND
DVDD to DGND
VIN+, VIN− to AGND
CLK+, CLK− to AGND
RFCLK to AGND
VCM to AGND
CS, PDWN to DGND
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to AVDD + 0.2 V
−0.3 V to AVDD + 0.2 V
−0.3 V to AVDD + 0.2 V
−0.3 V to AVDD + 0.2 V
−0.3 V to DVDD + 0.3 V
SCLK to DGND
SDIO to DGND
RST to DGND
FD to DGND
SERDOUT0+, SERDOUT0− to AGND
SYNCINB+, SYNCINB− to DGND
SYSREF+, SYSREF− to AGND
Environmental
Operating Temperature Range
(Ambient)
Maximum Junction Temperature
Under Bias
Storage Temperature Range
(Ambient)
LFCSP パッケージのエクスポーズド・パッドは、グラウンド・
プレーンにハンダ付けする必要があります。エクスポーズド・
パッドをグラウンド・プレーンにハンダ付けすると、ハンダ接
続の信頼性が高くなり、パッケージの最大熱能力が得られます。
表 7.熱抵抗
Package Type
32-Lead LFCSP
5 mm × 5 mm
(CP-32-12)
−0.3 V to DVDD + 0.3 V
−0.3 V to DVDD + 0.3 V
−0.3 V to DVDD + 0.3 V
θJA1, 2
θJC1, 3, 4
θJB1, 4, 5
0
37.1
3.1
20.7
°C/W
1.0
32.4
N/A
N/A
°C/W
2.5
29.1
N/A
N/A
°C/W
Unit
1
JEDEC 51-7 と JEDEC 25-5 2S2P テスト・ボードに準拠。
−0.3 V to DVDD + 0.3 V
−0.3 V to DRVDD + 0.3 V
−0.3 V to DVDD + 0.3 V
−0.3 V to AVDD + 0.3 V
2
JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。
3
MIL-STD -883、Method 1012.1 に準拠。
−40°C to +85°C
θJA(typ)は、厚いグラウンド・プレーンを持つ 4 層プリント回路
ボード (PCB)に対して規定します。表 7 に示すように、空気流
を与えると熱放散が大きくなるので、θJA が小さくなります。ま
た、メタル・パターン、スルー・ホール、グラウンド・プレー
ン、電源プレーンとパッケージ・ピンが直接接触する場合、こ
れらのメタルによっても θJA が小さくなります。
150°C
−65°C to +125°C
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
Rev. A
Airflow
Velocity
(m/sec)
4
N/A = 該当しません。
4
JEDEC JESD51-8 (自然空冷)に準拠。
ESD の注意
－ 10/44 －
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
AD9683
データシート
32
31
30
29
28
27
26
25
AVDD
AVDD
AVDD
VIN+
VIN–
AVDD
AVDD
VCM
ピン配置およびピン機能説明
1
2
3
4
5
6
7
8
AD9683
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
DNC
PDWN
CS
SCLK
SDIO
FD
DGND
DVDD
NOTES
1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN.
2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE
PACKAGE PROVIDES THE GROUND REFERENCE FOR
AVDD. THIS EXPOSED PAD MUST BE CONNECTED TO
AGND FOR PROPER OPERATION.
11410-004
DGND
DVDD
SYNCINB+
SYNCINB–
DRGND
DRVDD
SERDOUT0–
SERDOUT0+
9
10
11
12
13
14
15
16
RFCLK
CLK–
CLK+
AVDD
SYSREF+
SYSREF–
AVDD
RST
図 4.ピン配置 (上面図)
表 8.ピン機能の説明
ピン番号
記号
タイプ
説明
4、7、26、27、30、31、32
AVDD
電源
アナログ電源(公称 1.8 V)。
10、17
DVDD
電源
デジタル電源(公称 1.8 V)。
9、18
DGND
グラウンド
DVDD のグラウンド基準。
13
DRGND
グラウンド
DRVDD のグラウンド基準。
14
DRVDD
電源
JESD204B PHY シリアル出力ドライバの電源 (公称 1.8 V )。DRVDD 電
源は AGND プレーンを基準とすることに注意。
ADC 電源
24
接続なし。
DNC
EPAD (AGND)
グラウンド
エクスポーズド・パッド。パッケージ底面のエクスポーズド・サーマ
ル・パッドは、AVDD のグラウンド基準になります。このエクスポーズ
ド・パッドは AGND へ接続する必要があります。
ADC アナログ
1
RFCLK
入力
ADC RF クロック入力。
2
CLK−
入力
ADC ナイキスト・クロック入力—相補。
3
CLK+
入力
ADC ナイキスト・クロック入力—真。
25
VCM
出力
アナログ入力の同相モード・レベル・バイアス出力。このピンは、0.1
µF のコンデンサでグランドへデカップリングしてください。
28
VIN−
入力
差動アナログ入力 (−)。
29
VIN+
入力
差動アナログ入力 (+)。
FD
出力
高速検出インジケータ (CMOS レベル)。
5
SYSREF+
入力
JESD204B LVDS SYSREF 入力—真。
6
SYSREF−
入力
JESD204B LVDS SYSREF 入力—相補。
11
SYNCINB+
入力
JESD204B LVDS 同期入力—真。
12
SYNCINB−
入力
JESD204B LVDS 同期入力—相補。
15
SERDOUT0−
出力
CML 出力データ—相補。
16
SERDOUT0+
出力
CML 出力データ—真。
ADC 高速検出出力
19
デジタル入力
データ出力
Rev. A
－ 11/44 －
AD9683
データシート
ピン番号
記号
タイプ
説明
被テスト・デバイス (DUT) 制御
8
RST
入力
デジタル・リセット (アクティブ・ロー)。
20
SDIO
入力／出力
SPI シリアル・データ I/O。
21
SCLK
入力
SPI シリアル・クロック。
22
CS
入力
SPI チップ・セレクト(アクティブ・ロー)。このピンには外付けプルア
ップが必要です。
23
PDWN
入力
パワーダウン入力 (アクティブ・ハイ)。このピンの動作は SPI モードに
依存し、パワーダウンまたはスタンバイに設定することができます (表
17 参照)。
Rev. A
－ 12/44 －
AD9683
データシート
代表的な性能特性
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、速度グレードに対する最大サンプル・レート、VIN = −1.0 dBFS、
1.75 V p-p 差動入力、DCS をイネーブル、16k サンプル、TA = 25°C、デフォルト SPI。
0
0
170MSPS
90.1MHz AT –1.0dBFS
SNR = 70.7dB (71.7dBFS)
SFDR = 89dBc
–20
–20
–40
AMPLITUDE (dBFS)
–60
THIRD HARMONIC
–80
SECOND HARMONIC
–100
–60
THIRD
HARMONIC
–80
–100
10
20
30
40
50
60
70
80
FREQUENCY (MHz)
–140
11410-005
0
20
30
40
50
60
70
80
図 8.AD9683-170 シングル・トーン FFT、fIN = 185.1 MHz、
RFCLK = 680 MHz 、分周比 4 (アドレス 0x09 = 0x21)
0
0
170MSPS
90.1MHz AT –1.0dBFS
SNR = 71.1dB (72.1dBFS)
–20 SFDR = 88dBc
–20
–40
–40
AMPLITUDE (dBFS)
AMPLITUDE (dBFS)
10
FREQUENCY (MHz)
図 5.AD9683-170 シングル・トーン FFT、fIN = 90.1 MHz
–60
THIRD HARMONIC
–80
0
11410-008
–120
–120
SECOND HARMONIC
–100
–120
170MSPS
305.1MHz AT –1.0dBFS
SNR = 67.6dB (68.6dBFS)
SFDR = 85dBc
–60
THIRD
HARMONIC
SECOND
HARMONIC
–80
–100
–120
0
10
20
30
40
50
60
70
80
FREQUENCY (MHz)
–140
11410-006
–140
SECOND
HARMONIC
0
10
20
30
40
50
60
70
11410-009
AMPLITUDE (dBFS)
–40
–140
170MSPS
185.1MHz AT –1dBFS
SNR = 70.1dB (71.1dBFS)
SFDR = 84dBc
80
FREQUENCY (MHz)
図 6.AD9683-170 シングル・トーン FFT、fIN = 90.1 MHz、
RFCLK = 680 MHz 、分周比 4 (アドレス 0x09 = 0x21)
図 9.AD9683-170 シングル・トーン FFT、fIN = 305.1 MHz
120
0
170MSPS
185.1MHz AT –1.0dBFS
SNR = 69.6dB (70.6 dBFS)
SFDR = 90dBc
AMPLITUDE (dBFS)
–40
–60
–80
SECOND
HARMONIC
SFDR (dBFS)
100
SNR/SFDR (dBc AND dBFS)
–20
THIRD
HARMONIC
80
SNR (dBFS)
60
SFDR (dBc)
40
SNR (dBc)
–100
20
0
10
20
30
40
50
FREQUENCY (MHz)
60
70
80
11410-007
0
–100
–140
–80
–70
–60
–50
–40
–30
INPUT AMPLITUDE (dBFS)
–20
–10
0
図 10.AD9683-170 入力振幅 (AIN)対シングル・トーン
SNR/SFDR 、fIN = 185.1 MHz
図 7.AD9683-170 シングル・トーン FFT、fIN = 185.1 MHz
Rev. A
–90
11410-010
–120
－ 13/44 －
AD9683
データシート
100
0
95
–20
SFDR/IMD3 (dBc AND dBFS)
SNR (dBFS)/SFDR (dBc)
SFDR (dBc)
90
85
80
75
SNR (dBFS)
70
SFDR (dBc)
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
65
11410-011
45
–120
–90.0 –81.7 –73.4 –65.1 –56.8 –48.5 –40.2 –31.9 –23.6 –15.3 –7.0
80 115 150 185 220 255 290 325 360 395 430 465 500
FREQUENCY (MHz)
図 11.AD9683-170 入力周波数 (fIN)対シングル・トーン
SNR/SFDR
INPUT AMPLITUDE (dBFS)
図 14.AD9683-170 入力振幅 (AIN)対 2 トーン SFDR/IMD3、fIN1
= 184.12 MHz、fIN2 = 187.12 MHz、fS = 170 MSPS
100
0
90
SFDR (dBc)
–40
85
80
75
SNR (dBFS)
70
–60
–80
–100
80 115 150 185 220 255 290 325 360 395 430 465 500
FREQUENCY (MHz)
–140
11410-012
45
0
10
20
30
40
50
60
70
80
FREQUENCY (MHz)
図 12.AD9683-170 入力周波数 (fIN)対シングル・トーン
SNR/SFDR、RFCLK = 680 MHz 、分周比 4 (アドレス 0x09 =
0x21)
11410-015
–120
65
図 15.AD9683-170 2 トーン FFT、fIN1 = 89.12 MHz、fIN2 =
92.12 MHz、fS = 170 MSPS
0
0
–20
170MSPS
184.12MHz AT –7dBFS
187.12MHz AT –7dBFS
SFDR = 87dBc (94dBFS)
–20
SFDR (dBc)
–40
–40
AMPLITUDE (dBFS)
SFDR/IMD3 (dBc AND dBFS)
170MSPS
89.12MHz AT –7dBFS
92.12MHz AT –7dBFS
SFDR = 90dBc (97dBFS)
–20
AMPLITUDE (dBFS)
SNR (dBFS)/SFDR (dBc)
95
60
10
11410-014
IMD3 (dBFS)
60
10
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–60
–80
–100
–100
–120
–78.5
–67.0
–55.5
–44.0
–32.5
INPUT AMPLITUDE (dBFS)
–21.0
–9.5
–140
10
20
30
40
50
FREQUENCY (MHz)
図 13.AD9683-170 入力振幅 (AIN)対 2 トーン SFDR/IMD3、fIN1
= 89.12 MHz、fIN2 = 92.12 MHz、fS = 170 MSPS
Rev. A
0
60
70
80
11410-016
–120
–90.0
11410-013
IMD3 (dBFS)
図 16.AD9683-170 2 トーン FFT、fIN1 = 184.12 MHz、fIN2 =
187.12 MHz、fS = 170 MSPS
－ 14/44 －
AD9683
データシート
100
0
SFDR (dBc)
95
–40
AMPLITUDE (dBFS)
90
85
80
–60
THIRD HARMONIC
–80
–100
75
–120
SNR (dBFS)
50
60
70
80
90 100 110 120 130 140 150 160 170
SAMPLE RATE (MSPS)
–140
11410-017
70
40
SECOND HARMONIC
0
75
100
125
図 20.AD9683-250 シングル・トーン FFT、fIN = 90.1 MHz、
RFCLK = 1.0 GHz 、分周比 4 (アドレス 0x09 = 0x21)
0
2,097,152 TOTAL HITS
1.375 LSB rms
250MSPS
185.1MHz AT –1dBFS
SNR = 69.5dB (70.5dBFS)
–20 SFDR = 88dBc
598772
600000
50
FREQUENCY (MHz)
図 17.AD9683-170 サンプル・レート (fS) 対シングル・トーン
SNR/SFDR、fIN = 90.1 MHz
700000
25
11410-020
SNR (dBFS)/SFDR (dBc)
250MSPS
90.1MHz AT –1dBFS
SNR = 71dB (72dBFS)
SFDR = 89dBc
–20
521038
–40
400000
AMPLITUDE (dBFS)
NUMBER OF HITS
500000
384443
300000
278480
200000
–60
–80
THIRD HARMONIC
SECOND HARMONIC
–100
138113
100153
100000
–120
41248
28
638
N–5
2363
N–3
N–1
N+1
N+3
182
N+5
OUTPUT CODE
–140
0
0
125
–40
AMPLITUDE (dBFS)
–60
THIRD HARMONIC
–80
SECOND HARMONIC
–100
–60
THIRD HARMONIC
–80
SECOND HARMONIC
–100
–120
–120
0
25
50
75
FREQUENCY (MHz)
100
125
–140
11410-019
–140
0
25
50
75
FREQUENCY (MHz)
図 19.AD9683-250 シングル・トーン FFT、fIN = 90.1 MHz
100
125
11410-022
AMPLITUDE (dBFS)
100
250MSPS
185.1MHz AT –1dBFS
SNR = 70dB (71dBFS)
SFDR = 85dBc
–20
–40
Rev. A
75
図 21.AD9683-250 シングル・トーン FFT、fIN = 185.1 MHz
250MSPS
90.1MHz AT –1dBFS
SNR = 71dB (72dBFS)
SFDR = 89dBc
–20
50
FREQUENCY (MHz)
図 18.AD9683-170 グラウンド時入力ヒストグラム
0
25
11410-021
1
N–7
11410-018
0
24088
7601
図 22.AD9683-250 シングル・トーン FFT、fIN = 185.1 MHz、
RFCLK = 1.0 GHz 、分周比 4 (アドレス 0x09 = 0x21)
－ 15/44 －
AD9683
データシート
100
0
250MSPS
305.1MHz AT –1dBFS
SNR = 67.5dB (68.5dBFS)
SFDR = 85dBc
95
SFDR (dBc)
SNR (dBFS)/SFDR (dBc)
–20
–60
SECOND HARMONIC
THIRD HARMONIC
–80
–100
–120
85
80
75
SNR (dBFS)
70
65
0
25
50
75
100
60
10
11410-023
–140
125
FREQUENCY (MHz)
45
80 115 150 185 220 255 290 325 360 395 430 465 500
FREQUENCY (MHz)
11410-026
AMPLITUDE (dBFS)
–40
90
図 26.AD9683-250 入力周波数 (fIN)対シングル・トーン
SNR/SFDR、RFCLK = 1.0 GHz
分周比 4 (アドレス 0x09 = 0x21)
図 23.AD9683-250 シングル・トーン FFT、fIN = 305.1 MHz
0
120
SFDR (dBFS)
–20
80
SFDR/IMD3 (dBc AND dBFS)
SNR/SFDR (dBc AND dBFS)
100
SNR (dBFS)
60
SFDR (dBc)
40
SNR (dBc)
SFDR (dBc)
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
20
–80
–70
–60
–50
–40
–30
–20
–10
0
INPUT AMPLITUDE (dBFS)
11410-024
–90
–120
–90.0
–67.0
–55.5
–44.0
–32.5
–21.0
–9.5
INPUT AMPLITUDE (dBFS)
図 27.AD9683-250 入力振幅 (AIN)対 2 トーン SFDR/IMD3、
fIN1 = 89.12 MHz、fIN2 = 92.12 MHz、fS = 250 MSPS
図 24.AD9683-250 入力振幅 (AIN)対シングル・トーン
SNR/SFDR 、fIN = 185.1 MHz
0
100
95
–20
SFDR/IMD3 (dBc AND dBFS)
SFDR (dBc)
SNR (dBFS)/SFDR (dBc)
–78.5
11410-027
IMD3 (dBFS)
0
–100
90
85
80
75
SNR (dBFS)
70
SFDR (dBc)
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
65
80 115 150 185 220 255 290 325 360 395 430 465 500
FREQUENCY (MHz)
11410-025
45
–120
–90.0
–67.0
–55.5
–44.0
–32.5
INPUT AMPLITUDE (dBFS)
–21.0
–9.5
図 28.AD9683-250 入力振幅 (AIN)対 2 トーン SFDR/IMD3、
fIN1 = 184.12 MHz、fIN2 = 187.12 MHz、fS = 250 MSPS
図 25.AD9683-250 入力周波数 (fIN)対シングル・トーン
SNR/SFDR
Rev. A
–78.5
11410-028
IMD3 (dBFS)
60
10
－ 16/44 －
AD9683
データシート
100
0
250MSPS
89.12MHz AT –7dBFS
92.12MHz AT –7dBFS
SFDR = 90dBc (97dBFS)
SFDR (dBc)
95
SNR/SFDR (dBFS/dBc)
–20
–60
–80
–100
90
85
80
75
–120
SNR (dBFS)
0
25
50
75
100
125
FREQUENCY (MHz)
70
40
11410-029
–140
80
100
120
140
160
180
200
220
240
SAMPLE RATE (MSPS)
図 29.AD9683-250 2 トーン FFT、fIN1 = 89.12 MHz、
fIN2 = 92.12 MHz、fS = 250 MSPS
図 31.AD9683-250 サンプル・レート (fS) 対シングル・トーン
SNR/SFDR、fIN = 90.1 MHz
0
700000
250MSPS
184.12MHz AT –7dBFS
187.12MHz AT –7dBFS
SFDR = 87dBc (94dBFS)
–20
60
11410-031
AMPLITUDE (dBFS)
–40
2,097,152 TOTAL HITS
1.419 LSB rms
600000
581334
520772
500000
–60
–80
300000
–100
200000
–120
100000
0
25
50
75
100
125
FREQUENCY (MHz)
0
11410-030
–140
261252
181231
70369
4
N–7
161
2316
N–5
59901
15633
7965
N–3
N–1
N+1
N+3
658
49
N+5
OUTPUT CODE
図 30.AD9683-250 2 トーン FFT、fIN1 = 184.12 MHz、
fIN2 = 187.12 MHz、fS = 250 MSPS
Rev. A
395507
400000
図 32.AD9683-250 グラウンド時入力ヒストグラム
－ 17/44 －
11410-032
NUMBER OF HITS
AMPLITUDE (dBFS)
–40
AD9683
データシート
等価回路
DVDD
AVDD
VIN
400Ω
PDWN,
SCLK,
CS
11410-033
11410-038
30kΩ
図 38. PDWN、SCLK、または CS の等価入力回路
図 33.アナログ入力の等価回路
DVDD
AVDD
DVDD
AVDD
AVDD
DVDD
0.9V
0.9V
15kΩ
17kΩ
15kΩ
CLK+
17kΩ
SYNCINB+
SYNCINB–
11410-034
11410-039
CLK–
図 39. SYNCINB± の等価入力回路
図 34.クロック入力の等価回路
AVDD
0.5pF
AVDD
AVDD
INTERNAL
CLOCK DRIVER
RFCLK
AVDD
0.9V
17kΩ
10kΩ
17kΩ
SYSREF–
11410-035
SYSREF+
11410-040
BIAS
CONTROL
図 40.SYSREF± の等価入力回路
図 35. RF クロック入力の等価回路
DRVDD
DRVDD
DRVDD
DRVDD
3mA
DRVDD
RST
VCM
400Ω
SERDOUT0±
3mA
11410-036
3mA
11410-041
SERDOUT0±
28kΩ
3mA
RTERM
図 41. RST入力等価回路
図 36.デジタル CML 出力回路
AVDD
DVDD
400Ω
400Ω
SDIO
VCM
図 37.SDIO の等価回路
Rev. A
11410-042
11410-037
31kΩ
図 42. VCM の等価回路
－ 18/44 －
AD9683
データシート
動作原理
ADC 入力に適切なローパス・フィルタまたはバンドパス・フィ
ルタを使い ADC 性能をほとんど損なうことなく、DC～400 MHz
の周波数をサンプルすることができます。400 MHz 以上のアナ
ログ入力を処理することができますが、ADC のノイズと歪みが
大きくなります。
同期機能を内蔵しているため、複数デバイス間でタイミングを
同期させることができます。
AD9683 の設定と制御は、3 ピンの SPI 互換シリアル・インター
フェースを使って行います。
ADC のアーキテクチャ
各入力に小さい抵抗を直列に接続すると、駆動源側の出力ステ
ージに必要とされるピーク過渡電流を減少させることに役立ち
ます。また、入力間にコンデンサをシャント接続すると、動的
な充電電流を供給することができます。これらの受動回路は
ADC 入力でローパス・フィルタを構成するため、正確な値はア
プリケーションに依存します。
中間周波数(IF)アンダーサンプリング・アプリケーションの場合
は、シャント・コンデンサを小さくしてください。駆動源イン
ピーダンスとの組み合わせでは、シャント・コンデンサが入力
帯域幅を制限します。詳細については、AN-742 アプリケーショ
ン・ノート「Frequency Domain Response of Switched-Capacitor
ADCs 」、 AN-827 アプリケーション・ノート「 A Resonant
Approach to Interfacing Amplifiers to Switched-Capacitor ADCs」、
アナログ・ダイアログ資料「Transformer-Coupled Front-End for
Wideband A/D Converters」を参照してください。
AD9683 アーキテクチャは、フロントエンドのサンプル・アン
ド・ホールド回路とそれに続くパイプライン化されたスイッチ
ド・キャパシタ型 ADC から構成されています。各ステージから
の量子化された出力は、デジタル補正ロジックで結合されて最
終的に 14 ビットになります。パイプライン化されたアーキテク
チャにより、新しい入力サンプルに対して最初のステージが動
作し、残りのステージは先行しているサンプルに対して動作す
ることができます。サンプリングはクロックの立上がりエッジ
で行われます。
最終ステージ以外のパイプラインの各ステージは、スイッチ
ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC
とステージ間残留アンプ(MDAC)により構成されています。こ
の MDAC は、再生された DAC 出力とパイプライン内の次のス
テージに対するフラッシュ入力の差を増幅します。各ステージ
内で冗長な 1 ビットを使って、フラッシュ誤差のデジタル補正
を可能にしています。最終ステージはフラッシュ ADC のみで構
成されています。
入力ステージには差動サンプリング回路が含まれており、差動
モードまたはシングルエンド・モードで AC 結合または DC 結
合することができます。出力ステージのブロックで、データの整
列、誤差補正、出力バッファへの出力が行われます。出力バッフ
ァの電源は分離されているため、デジタル出力ノイズをアナロ
グ・コアから分離することができます。
アナログ入力に対する考慮
AD9683 のアナログ入力は、差動のスイッチド・キャパシタ回路
になっています。この回路は、差動入力信号を処理する際に最
適性能が得られるようにデザインされています。
クロック信号により、入力はサンプル・モードとホールド・モ
ードの間で交互に切り替えられます(図 43 参照)。入力がサンプ
ル・モードになったとき、信号ソースはサンプル・コンデンサ
を充電する能力を持ち、クロック・サイクルの 1/2 以内で安定
する必要があります。
BIAS
S
S
CFB
CS
VIN+
CPAR2
CPAR1
S
S
H
CS
VIN–
CPAR1
CPAR2
S
CFB
S
BIAS
11410-043
AD9683 は、1 つのアナログ入力チャンネルと 1 つの JESD204B
出力レーンを持っています。信号は、複数のステージを通過し
た後に出力ポートから出力されます。
図 43.スイッチド・キャパシタ入力
最適なダイナミック性能を得るためには、VIN+と VIN-を駆動
するソース・インピーダンスを一致させ、さらに入力も平衡さ
せてください。
入力同相モード
AD9683 のアナログ入力は内部で DC バイアスされていません。
AC 結合のアプリケーションでは、ユーザーが外部からこのバイ
アスを与える必要があります。最適性能のためには、VCM = 0.5
× AVDD (すなわち 0.9 V) となるように入力を設定することが推
奨されます。同相モード・リファレンス電圧が内蔵されており、
VCM ピンに出力されています。VCM 出力を使って入力同相モ
ードを設定することが推奨されます。アナログ入力の同相モー
ド電圧を VCM ピン電圧( 0.5 × AVDD (typ))で設定したときに最
適性能が得られます。VCM ピンは、0.1 µF のコンデンサでグラ
ンドにデカップリングする必要があります(アプリケーション情
報のセクション参照)。このデカップリング・コンデンサはピン
の近くに配置して、デバイスとこのコンデンサの間の直列抵抗
とインダクタンスを小さくしてください。
差動入力構成
最適性能は、AD9683 を差動入力構成で駆動したときに得られま
す。ベースバンド・アプリケーションに対しては、 AD8138、
ADA4937-1、ADA4938-1、ADA4930-1 の各差動ドライバが優れ
た性能と A/D コンバータに対する柔軟なインターフェースを提
供します。
ADA4930-1 の出力同相モード電圧は AD9683 の VCM ピンで容
易に設定できるため(図 44 参照)、ドライバを Sallen Key フィル
タ回路に組込んで入力信号の帯域制限を行うことができます。
Rev. A
－ 19/44 －
AD9683
データシート
15pF
200Ω
15Ω
VIN–
AVDD
5pF
ADC
ADA4930-1
0.1µF
33Ω
15Ω
VCM
VIN+
120Ω
15pF
33Ω
11410-044
200Ω
0.1µF
図 44.ADA4930-1 を使用した差動入力構成
SNR が重要なパラメータとなるこれらのアプリケーションに対
しては、入力構成に差動トランス結合を使用することが推奨さ
れます。図 45 に例を示します。アナログ入力にバイアスを加え
るため、VCM 電圧をトランス 2 次巻線のセンタータップに接続
することができます。
C2
R3
R2
VIN+
R1
2V p-p
49.9Ω
C1
表 9. RC 回路の例
Frequency
Range
(MHz)
R1
Series
(Ω)
C1
Differential
(pF)
R2
Series
(Ω)
C2
Shunt
(pF)
R3
Shunt
(Ω)
0 to 100
100 to 400
>400
33
15
15
8.2
8.2
≤3.9
0
0
0
15
8.2
≤3.9
24.9
24.9
24.9
第 2 ナイキスト領域の周波数でトランス結合入力を使う代わり
に、可変ゲイン・アンプを使う方法があります。AD8375 デジ
タル可変ゲイン・アンプ(DVGA)は、AD9683 の駆動で優れた性
能を提供します。図 47 に、折り返し防止バンドパス・フィルタ
を介して AD9683 を駆動する AD8375 の例を示します。
1000pF
ADC
R2
R1
VCM
VIN–
180nH 220nH
1µH
165Ω
VPOS
33Ω
R3
0.1µF
C2
11410-045
0.1µF
AD8375
1µH
トランスを選択するときは、信号特性を考慮する必要がありま
す。大部分の RF トランスは、数 MHz より低い周波数で飽和し
ます。大きな信号電力もコア・サチレーションの原因になり、
歪みを発生させます。
第 2 ナイキスト領域およびそれ以上の入力周波数では、 AD9683
の真の SNR 性能を得るためには、大部分のアンプのノイズ性能
は不十分です。SNR が重要なパラメータとなるこれらのアプリ
ケーションに対しては、入力構成に差動ダブル・バラン結合を
使用することが推奨されます(図 46 参照)。この構成では、入力
は AC 結合され、VCM 電圧が 33 Ω 抵抗を介して各入力に供給さ
れます。これらの抵抗は入力バランの損失を補償して、ドライバ
に対して 50 Ω インピーダンスを提供します。
R2
2V p-p
S
P
33Ω
ADC
0.1µF
R1
R2
R3
VIN–
33Ω
C2
VCM
0.1µF
図 46.差動ダブル・バラン入力構成
Rev. A
68nH
AD9683 には、安定かつ正確なリファレンス電圧が内蔵されて
います。フルスケール入力範囲は、SPI を経由して基準電圧を変
化させることにより調整することができます。ADC の入力スパ
ンは、リファレンス電圧の変化に比例して追従します。
VIN+
C1
0.1µF
1nF
リファレンス電圧
11410-046
S
165Ω
20kΩ║2.5pF
図 47.AD8375 を使用した差動入力構成
33Ω
PA
301Ω
VCM
1000pF
NOTES
1. ALL INDUCTORS ARE COILCRAFT® 0603CS COMPONENTS WITH THE
EXCEPTION OF THE 1µH CHOKE INDUCTORS (COILCRAFT 0603LS).
2. FILTER VALUES SHOWN ARE FOR A 20MHz BANDWIDTH FILTER
CENTERED AT 140MHz.
C2
R3
R1
0.1µF
1nF
ADC
3.9pF
180nH 220nH
図 45.差動トランス結合構成
0.1µF
5.1pF
15pF
11410-047
33Ω
90Ω
76.8Ω
VIN
ダブル・バラン構成とトランス構成では、入力コンデンサと抵抗
の値は入力周波数とソース・インピーダンスに依存します。こ
れらのパラメータに基づき、入力抵抗とコンデンサの値を調整
するか、部品の削除が必要となることがあります。表 9 に、
様々な入力周波数範囲に対して RC 回路を設定する推奨値を示
しますが、これらの値は入力信号と帯域幅に依存します。これら
の値は、開始ガイドとしてのみ使用してください。表 9 に示す値
は、図 45 と図 46 に示す R1、R2、C1、C2、R3 の各部品に対す
るものであることに注意してください。
－ 20/44 －
AD9683
データシート
クロック入力の考慮事項
390pF
CLOCK
INPUT
ADC
CLK+
100Ω
50Ω
390pF
CLK–
11410-049
AD9683 には、入力サンプリング・クロックを駆動するための、
差動ナイキスト・サンプリング・クロック入力または RF クロ
ック入力 (内部で 2 分周または 4 分周)の 2 つのオプションがあり
ます。クロック入力はアドレス 0x09 で選択され、デフォルトで
ナイキスト・クロック入力が選択されています。最適性能を得
るためには、AD9683 のサンプル・クロック入力 CLK+と CLKを差動信号で駆動する必要があります。信号は、一般にトラン
スまたはコンデンサを介して CLK+ピンと CLK-ピンに AC 結合
されます。これらのピンは内部でバイアスされるため(図 48 参
照)、外付けバイアスは不要です。クロック入力をフローティン
グにする場合は、CLK− ピンを CLK+ピンより少し低く駆動して、
余分なクロック動作を防止します。
Mini-Circuits®
ADT1-1WT, 1:1Z
390pF
XFMR
SCHOTTKY
DIODES:
HSMS2822
図 49.トランス結合の差動クロック(最大 200 MHz)
25Ω
CLOCK
INPUT
390pF
ADC
390pF
CLK+
390pF
ナイキスト・クロック入力オプション
1nF
CLK–
11410-050
AD9683 ナイキスト・クロック入力は、40 MHz～625 MHz の差
動クロックをサポートしています。このクロック入力構造は、
0.3 V～3.6 V の差動入力電圧をサポートするため、CMOS、
LVDS、LVPECL のような種々のロジック・ファミリー入力と互
換性があります。正弦波入力も受け付けますが、一般に高いス
ルーレートほど性能がよくなります。クロック・ソース・ジッ
タは、性能に影響を与えるクリティカルなパラメータです(ジッ
タについての考慮事項のセクション参照)。入力をフローティン
グにする場合は、CLK− ピンをロー・レベルにプルダウンして余
分なクロック動作を防止してください。
ナイキスト・クロック入力ピン (CLK+と CLK−)は、内部で 0.9
V にバイアスされ、入力インピーダンス(typ)は 4 pF と 10 kΩ の
並列接続になります (図 48 参照)。入力クロックは一般に CLK+
と CLK−に AC 結合されます。代表的なクロック駆動回路を参考
として図 49～図 52 に示します。
SCHOTTKY
DIODES:
HSMS2822
25Ω
図 50.バラン結合の差動クロック(最大 625 MHz)
場合によっては、1 つのソースからの複数クロックを発生または
バッファさせることが望ましい場合があります。これらのケー
スでは、アナログ・デバイセズは優れたジッタ性能を持つクロ
ック・ドライバを提供しています。図 51 に、代表的な PECL ド
ライバ回路を示します。これらの PECL ドライバは、AD9510、
AD9511 、 AD9512 、 AD9513 、 AD9514 、 AD9515 、 AD9516 、
AD9517 、 AD9518 、 AD9520 、 AD9522 、 AD9523 、 AD9524 、
ADCLK905、ADCLK907、ADCLK925 のような PECL ドライバ
を使用しています。
AVDD
0.1µF
ADC
0.1µF
CLOCK
INPUT
CLK+
AD95xx
0.9V
0.1µF
240Ω
50kΩ
240Ω
4pF
11410-048
4pF
CLK–
50kΩ
11410-051
CLOCK
INPUT
CLK–
100Ω
0.1µF
図 51.差動 PECL サンプル・クロック(最大 625 MHz)
図 48.等価ナイキスト・クロック入力回路
40 MHz～200 MHz のシングルエンド低ジッタ・クロックが使用
可能なアプリケーションに対しては、RF トランスの使用が推奨
されます。クロック回路で RF トランスを使用する例を図 49 に
示します。200 MHz より上の周波数では、RF バランの使用が推
奨されます(図 50 参照)。トランス 2 次側に互いに逆向きに接続
されたショットキ・ダイオードにより、AD9683 に入力される
クロックが約 0.8 V のピーク to ピーク差動に制限されます。こ
の機能は、クロックの大きな電圧振幅が AD9683 の別の部分に
混入することを防止すると同時に、低ジッタ性能にとって重要
な、クロックの高速な立上がり時間と立下がり時間を維持しま
す。
アナログ・デバイセズは優れたジッタ性能を持つ LVDS クロッ
ク・ドライバも提供しています。代表的な回路を図 52 に示しま
す。この回路では、 AD9510 、 AD9511 、 AD9512 、 AD9513 、
AD9514 、 AD9515 、 AD9516 、 AD9517 、 AD9518 、 AD9520 、
AD9522、AD9523、AD9524 のような LVDS ドライバを使用して
います。
0.1µF
0.1µF
CLOCK
INPUT
ADC
CLK+
AD95xx
0.1µF
CLOCK
INPUT
LVDS DRIVER
100Ω
0.1µF
CLK–
50kΩ
50kΩ
図 52.差動 LVDS サンプル・クロック(最大 625 MHz)
Rev. A
－ 21/44 －
11410-052
CLK+
PECL DRIVER
AD9683
データシート
RF クロック入力オプション
AD9683 RF クロック入力は、625 MHz～1.5 GHz のシングルエン
ド・クロックをサポートしています。RF クロック入力の等価回
路を図 53 に示します。入力は 0.9 V にセルフバイアスされており、
一般に AC 結合されます。RFCLK ピンでの入力インピーダンス
は、10 kΩ と 0.5 pF の並列接続になります。
って選択することができます。アドレス 0x09 を使って RF クロッ
ク入力を設定し、アドレス 0x0B を使って RF クロック入力とナ
イキスト・クロック入力に対する 1～8 分周の分周比を設定する
ことができます。1 以外の分周比に対して、デューティ・サイク
ル・スタビライザ (DCS)が自動的にイネーブルされます。
RFCLK
÷2 OR ÷4
0.5pF
NYQUIST
CLOCK
INTERNAL
CLOCK DRIVER
RFCLK
11410-055
÷1 TO ÷8
DIVIDER
10kΩ
11410-053
図 55.クロック・デバイダ回路
BIAS
CONTROL
図 53.RF クロック入力の等価回路
AD9683 の RF クロック入力は、PECL 信号または 600 mV p-p の
最小信号振幅を持つ正弦波信号で駆動することが推奨されます。
使用する信号タイプによらず、クロック・ソース・ジッタは、
ジッタについての考慮事項のセクションで説明するように、最
も大きな問題です。図 54 に、AD9683 の RF クロック入力を使用
する際の望ましい方法を示します。クロック信号は高周波であ
るため、50 Ω 伝送線を使用して AD9683 の RF クロック入力へ
接続することが推奨されます。伝送線は RF クロック入力の近
くで終端してください。
ADC
RFCLK
50Ω
図 54.代表的な RF クロック入力回路
図 56 に、AD9515 の LVPECL 出力で駆動される AD9683 の RF ク
ロック入力を示します。 AD9515 からの差動 LVPECL 出力信号は、
RF バランまたは RF トランスを使ってシングルエンド信号に変
換されます。RF クロック入力に接続されるクロック周波数に対
しては RF バラン構成の使用が推奨されます。
入力クロック・ドライバ
AD9683 は、ナイキスト入力クロックを 1～8 分周できる入力ク
ロック分周器を内蔵しています。RF クロック入力は、内蔵分周
器を使用してクロック入力を 4 分周した後に 1～8 分周器に入力
されます。このため RF クロック入力で高い入力周波数を実現す
ることができます。分周比はアドレス 0x09 とアドレス 0x0B を使
Rev. A
クロック・デューティ・サイクル
代表的な高速 ADC では両クロック・エッジを使って、様々な内
部タイミング信号を発生しているため、クロックのデューテ
ィ・サイクルの影響を大きく受けます。一般に、ダイナミック
性能特性を維持するためにはクロック・デューティ・サイクル
の許容誤差は±5%以内である必要があります。
AD9683 は、非サンプリング・エッジ(立下がり)の再タイミング
を行って、公称 50%のデューティ・サイクルを持つ内部クロッ
ク信号を発生する DCS を内蔵しています。この回路により、
AD9683 の性能に影響を与えずに広範囲なクロック入力のデュ
ーティ・サイクルを許容することができます。
0.1µF
11410-054
RF CLOCK
INPUT
50Ω Tx LINE
AD9683 のクロック分周器は外部 SYSREF 入力を使って同期さ
せることができます。アドレス 0x3A のビット 1 とビット 2 を使
うと、各 SYSREF 信号で、またはレジスタが書込まれた後の最
初の信号で、クロック分周器を再同期することができます。有
効な SYSREF により、クロック分周器は初期状態にリセットさ
れます。この同期機能を使うと、複数のデバイスに位相の一致
したクロック分周器を持たせることができるので、同時入力サン
プリングが保証されます。
それでも、入力クロックの立上がりエッジのジッタは大きな問
題であり、DCS で減少させることはできません。デューティ・
サイクル制御ループは、公称 40 MHz 以下のクロック・レート
では機能しません。このループは時定数を持っているため、ク
ロック・レートがダイナミックに変わるときは、これを考慮す
る必要があります。ダイナミックにクロック周波数が増減した後
に、DCS ループが入力信号に再ロックするまで、1.5 µs～5 µs の
待ち時間が必要です。ループがロックされていない間、DCS ル
ープはバイパスされるため、内部デバイスのタイミングは入力
クロック信号のデューティ・サイクルに依存します。このような
アプリケーションでは、DCS をディスエーブルすることが適切
です。その他のすべてのアプリケーションでは、AC 性能を最大
にするため DCS 回路をイネーブルすることが推奨されます。
－ 22/44 －
AD9683
データシート
VDD
ADC
127Ω
127Ω
0.1µF
50Ω Tx LINE
0.1µF
0.1µF
RFCLK
CLOCK INPUT
AD9515
0.1µF
50Ω
LVPECL
DRIVER
0.1µF
CLOCK INPUT
82.5Ω
11410-056
82.5Ω
図 56.差動 PECL RF クロック入力回路
消費電力とスタンバイ・モード
高速な高分解能 ADC は、クロック入力の品質に敏感です。与え
られた入力周波数(fIN)でジッタ(tJ)により発生する SNR 性能の低
下は次式で計算されます。
図 58 に示すように、AD9683 で消費される電力はサンプル・レ
ートに比例します。図 58 のデータは、代表的な性能特性のセク
ションと同じ動作条件で取得しました。図 58 の IDVDD は、IDVDD
と IDRVDD の和です。
SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10 ( − SNRLF / 10) ]
TOTAL POWER (W)
この式で、rms アパーチャ・ジッタは、クロック入力、アナロ
グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ
ースの 2 乗和平方根を表します。アンダーサンプリング・アプ
リケーションは、特にジッタに敏感です(図 57)。
80
75
0.25
0.4
0.20
TOTAL POWER
0.3
IAVDD
0.2
0.15
0.10
IDVDD
0.1
0.05
65
0
40
60
0.05ps
0.2ps
0.5ps
1ps
1.5ps
MEASURED
50
1
0
85 100 115 130 145 160 175 190 205 220 235 250
図 58.AD9683-250 のエンコード・レート対消費電力
10
100
1000
INPUT FREQUENCY (MHz)
図 57.AD9683-250 の入力周波数およびジッタ対 SNR
アパーチャ・ジッタが AD9683 のダイナミックレンジに影響を
与えるケースでは、クロック入力はアナログ信号として扱う必
要があります。クロック・ドライバの電源は ADC 出力ドライバ
の電源と分離して、クロック信号がデジタル・ノイズから変調
を受けないようにする必要があります。低ジッタの水晶制御オ
シレータは最適なクロック源です。クロックが別のタイプのソ
ース(ゲーティング、分周、または別の方法)から発生される場
合、最終ステップで元のクロックを使って再タイミングする必
要があります。
ADC に関係するジッタ性能の詳細については、AN-501 アプリケ
ーション・ノート「 Aperture Uncertainty and ADC System
Performance」と AN-756 アプリケーション・ノート「Sampled
Systems and the Effects of Clock Phase Noise and Jitter」を参照してく
ださい。
Rev. A
70
ENCODE FREQUENCY (MSPS)
11410-057
55
55
11410-058
SNR (dBFS)
70
0.5
SUPPLY CURRENT (A)
ジッタについての考慮事項
PDWN をアサートすると (SPI ポートを使うか、または PDWN
ピンをハイ・レベルします)、AD9683 はパワーダウン・モード
になります。この状態では、ADC の消費電力は約 9 mW になりま
す。PDWN ピンをロー・レベルにすると、AD9683 は通常動作モ
ードに戻ります。
パワーダウン・モードでの低消費電力は、リファレンス電圧、
リファレンス・バッファ、バイアス回路、クロックをシャット
ダウンすることにより、実現されています。パワーダウン・モ
ードに入ると、内蔵コンデンサは放電するため、通常動作に戻
るときには再充電する必要があります。このため、ウェイクア
ップ時間はパワーダウン・モードに留まる時間に関係し、パワ
ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな
ります。
SPI ポート・インターフェースを使うときは、ADC をパワーダ
ウン・モードまたはスタンバイ・モードにする必要があります。
スタンバイ・モードにすると、高速なウェイクアップ時間が必
要な場合に内蔵リファレンス回路を動作させたままにしておく
ことができます。詳細については、メモリ・マップ・レジスタ
の説明のセクションと AN-877 アプリケーション・ノート
「Interfacing to High Speed ADCs via SPI」を参照してください。
－ 23/44 －
AD9683
データシート
デジタル出力
JESD204B 送信最上位レベルの説明
AD9683 のデジタル出力では、JEDEC 標準 No. JESD204B, Serial
Interface for Data Converters を採用しています。JESD204B は、
最大 5 Gbps リンク速度のシリアル・インターフェースを使って
AD9683 とデジタル処理デバイスを接続するプロトコルです。
JESD204B インターフェースの利点としては、データ・インタ
ーフェースの配線に要するボード面積を削減し、コンバータと
ロジック・デバイスのパッケージを小型化できることなどがあ
ります。AD9683 は、シングル・レーン・インターフェースを
サポートしています。
JESD204B の概要
JESD204B データ送信ブロックは、ADC からのパラレル・データ
をフレームに変換し、8B/10B 符号化を行い、さらにオプションの
スクランブリングを行ってシリアル出力データを形成します。
レーン同期がリンク確立時に特別な文字を使ってサポートされ、
追加同期機能がその後のデータ・ストリームに組み込まれてい
ます。シリアル・データ・ストリームにロックしてデータとクロ
ックを再生するためには、外部レシーバの一致が必要です。
JESD204B インターフェースの詳細については、JESD204B 規格
を参照してください。
AD9683 JESD204B 送信ブロックは、ADC 出力を 1 本のリンク
に対応させます。このリンクは、レーンと呼ばれる 1 対のシリ
アル差動出力を使って構成されます。JESD204B 仕様はリンク
を定義する多数のパラメータを規定し、これらのパラメータは、
JESD204B トランスミッタ (AD9683 出力) とレシーバの間で一致
する必要があります。
JESD204B リンクは、次のパラメータに従って規定されます。
•
•
•
•
•
•
•
•
•
•
•
•
•
•
S = 1 コンバータ当たり 1 フレーム・サイクルで送信される
サンプル数 (AD9683 値 = 1)
M = 1 コンバータ・デバイス当たりのコンバータ数
(AD9683 値 = 1)
L = 1 コンバータ・デバイス当たりのレーン数 (AD9683 値 =
1)
N = コンバータ分解能 (AD9683 値 = 14)
N’ = 1 サンプル当たりの合計ビット数 (AD9683 値 = 16)
CF = 1 コンバータ・デバイスの 1 フレーム・クロック・サ
イクル当たりのコントロール・ワード数 (AD9683 値 = 0)
CS = コントロール・ビット数／変換サンプル ( AD9683 で
は 2 ビットまで設定可能)
K = 1 マルチフレーム当たりのフレーム数 (AD9683 では設
定可能)
HD = 高密度モード (AD9683 値 = 0)
F = 1 フレーム当たりのオクテット数 (AD9683 値 = 2)
C = コントロール・ビット (範囲外、オーバーフロー、アン
ダーフロー; AD9683 上で使用可能)
T = テール・ビット (AD9683 上で使用可能)
SCR = スクランブラ・イネーブル／ディスエーブル (AD9683
上で設定可能)
FCHK = JESD204B パラメータに対するチェックサム (自動
的に計算してレジスタ・マップに保存)
Rev. A
図 59 に、AD9683 JESD204B リンクの簡略化したブロック図を
示します。AD9683 は、1 コンバータと 1 レーンを使用します。
コンバータ・データは、SERDOUT0+/SERDOUT0−に出力され
ます。
デフォルトでは、AD9683 内で 14 ビット・コンバータ・ワード
は、2 つのオクテット (8 ビットのデータ)に分割されます。ビッ
ト 0 (MSB) ～ビット 7 は先頭オクテット内にあり、ビット 8 ～ビ
ット 13 (LSB)と 2 ビットのテール・ビットは 2 番目のオクテット
内にあります。テール・ビットは、ゼロ、擬似ランダム数シーケ
ンス、またはコントロール・ビット(上限外、下限外、または有
効データ状態を表示)として設定することができます。
得られた 2 つのオクテットをスクランブルすることができます。
ただし、スクランブルはオプションであり、同じデジタル・デ
ータ・パターンを送信する際にスペクトル・ピークの発生を防
止するために使用することができます。スクランブラでは、式
1 + x14 + x15 を使用した多項式ベースの自己同期アルゴリズムを
採用しています。レシーバのデスクランブラは、スクランブラ
多項式の自己同期バージョンである必要があります。
2 つのオクテットは、その後 8B/10B エンコーダで符号化されます。
8B/10B エンコーダは、8 ビットのデータ (オクテット)を取り出し
てこれを 10 ビットのシンボルに符号化します。図 60 に、ADC
から 14 ビット・データを取り出し、テール・ビットを追加し、2
つのオクテットをスクランブルし、これらのオクテットを 2 つ
の 10 ビット・シンボルに符号化する方法を示します。図 60 に、
デフォルトのデータ・フォーマットを示します。
データ・リンク層では、8B/10B 符号化の他に、文字置換を行っ
てレシーバがフレーム・アライメントを監視できるようにします。
文字置換プロセスはフレームとマルチフレームの境界で実行され、
発生する境界に応じて、さらにスクランブリングがイネーブル
されている場合に実装されます。
スクランブリングがディスエーブルされている場合には、次が適
用されます。
•
•
マルチフレームの最後のフレームの最後のスクランブルされ
たオクテットが前のフレームの最後のオクテットと一致す
る場合、トランスミッタは最後のオクテットを制御文字
/A/ = /K28.3/で置き換えます。
マルチフレーム内の他のフレームでは、フレーム内の最後
のオクテットが前のフレームの最後のオクテットに一致す
る場合、トランスミッタは最後のオクテットを制御文字 /F/
= /K28.7/で置き換えます。
スクランブリングがイネーブルされている場合には、次が適用
されます。
•
•
マルチフレームの最後のフレームの最後のオクテットが
0x7C の場合、トランスミッタは最後のオクテットを制御文
字 /A/ = /K28.3/で置き換えます。
マルチフレーム内の他のフレームでは、最後のオクテット
が 0xFC の場合、トランスミッタは最後のオクテットを制
御文字 /F/ = /K28.7/で置き換えます。
JESD204B インターフェースの詳細については、JEDEC 規格 No.
204B, July 2011 を参照してください。セクション 5.1 にはトラン
スポート層とデータ・フォーマットの詳細が、セクション 5.2
にはスクランブリングとデスクランブリングが記載されていま
す。
－ 24/44 －
AD9683
データシート
JESD204B 同期化の詳細
表 10.ILAS フェーズでの 14 個の設定オクテット
AD9683 は、2 つのコントロール信号(SYSREF と SYNC)、および
一般的には共通のデバイス・クロックを使ってリンクの同期を
確立する JESD204B サブクラス 1 デバイスです。SYSREF と
SYNC は、システム・レベルでのアライメント用としてすべて
のコンバータ・デバイスに共通です。
同期プロセスは、コード・グループ同期 (CGS)、初期レーン・ア
ライメント・シーケンス (ILAS)、データ送信からなる 3 つのフェ
ーズで実行されます。スクランブリングがイネーブルされている
場合、ビットはデータ送信フェーズまで実際にはスクランブル
されず、CGS フェーズと ILAS フェーズではスクランブリング
を使用しません。
CGS フェーズ
CGS フェーズでは、JESD204B 送信ブロックは/K28.5/ 文字を送
信します。レシーバ (外部ロジック・デバイス) は、クロックと
データの再生 (CDR) 技術を使って入力データ・ストリーム内で
/K28.5/ 文字を探す必要があります。
リンク・レーンで所定数の連続した /K28.5/ 文字が検出されると、
レシーバは、AD9683 送信データが内部でローカル・マルチフ
レーム・クロック (LMFC)を確立できるように SYSREF エッジ
を開始します。
No.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4 Bit 3
DID[7:0]
Bit 2
Bit 1
Bit 0
(LSB)
BID[3:0]
LID[4:0]
L[4:0]
SCR
F[7:0]
K[4:0]
M[7:0]
CS[1:0]
SUBCLASS[2:0]
JESDV[2:0]
N[4:0]
N’[4:0]
S[4:0]
CF[4:0]
Reserved, don’t care
Reserved, don’t care
FCHK[7:0]
リンク・セットアップ・パラメータ
次のセクションでは、AD9683 JESD204B インターフェースの設
定方法を説明します。出力設定ステップには次が含まれます。
設定を変更する前にレーンのディスエーブル
クイック設定オプションの選択
詳細オプションの設定
JESD204B インターフェース・パラメータのチェックサム
である FCHK のチェック
その他のデジタル出力設定オプションの設定
レーンの再イネーブル
また、SYSREF エッジは ADC 内で全サンプリング・エッジをリ
セットして、サンプリング・タイミングを LMFC に一致させます。
これは、複数のデバイス間で同期を維持するために重要です。
1.
2.
3.
4.
レシーバまたはロジック・デバイスは SYNC 信号 (SYNCINB±)
のアサートを解除し、トランスミッタ・ブロックは ILAS フェ
ーズを開始します。
5.
6.
ILAS フェーズ
設定を変更する前にレーンのディスエーブル
ILAS フェーズでは、トランスミッタは既知パターンを送信し、
レシーバはリンク内のレーンをアラインさせ、リンクのパラメ
ータを確認します。
JESD204B リンク・パラメータを変更する前に、リンクをディス
エーブルしてリセット状態にします。これは、ロジック 1 をア
ドレス 0x5F のビット 0 へ書込むことにより実行します。
SYNC のアサートが解除された(ハイ・レベルになります)後に、
ILAS フェーズが開始されます。送信ブロックは、4 個のマルチ
フレームの送信を開始します。マルチフレーム全体が送信され
るように、ダミー・サンプルが所要文字の間に挿入されます。
4 個のマルチフレームには次が含まれます。
詳細オプションの設定
•
•
•
•
/R/ 文字 [K28.0]で開始され、 /A/ 文字 [K28.3]で終わるマル
チフレーム 1。
/R/ 文字で開始され、/Q/ [K28.4] 文字、14 個の設定オクテッ
トのリンク設定パラメータ (表 10 参照)が続き、/A/ 文字で
終わるマルチフレーム 2 。
マルチフレーム 1 と同じマルチフレーム 3。
マルチフレーム 1 と同じマルチフレーム 4。
データ送信フェーズ
テール・ビットとコントロール・ビットを次のように設定しま
す。
•
•
•
データ送信フェーズでは、フレーム・アライメントが制御文字
で監視されます。文字置換はフレームの終わりで使用されます。
トランスミッタでの文字置換は次の場合に行われます。
•
•
スクランブリングがディスエーブルされ、かつフレームま
たはマルチフレームの最後のオクテットが前のフレームの
オクテット値に一致する場合。
スクランブリングがイネーブルされ、かつマルチフレームの
最後のオクテットが 0x7C に一致するか、またはフレームの
最後のオクテットが 0xFC に一致する場合。
Rev. A
N’ = 16 と N = 14 では、JESD204B リンクでその他の情報を
送信するためにサンプル当たり 2 ビット使用することがで
きます。オプションはテール・ビットまたはコントロー
ル・ビットです。デフォルトで、0b00 値のテール・ビット
が使用されます。
テール・ビットは、2 つのオクテットを完成させるためにリ
ンクに送信され、入力信号についての情報を持たないダミ
ー・ビットです。テール・ビットは、ゼロ固定 (デフォル
ト) または擬似ランダム数 (アドレス 0x5F、ビット 6)です。
アドレス 0x72、ビット[7:6]のテール・ビットの代わりに、
1 ビットまたは 2 ビットのコントロール・ビットを使用す
ることができます。テール・ビットはアドレス 0x14、ビッ
ト[7:5]を使って送信することができ、テール・ビットはア
ドレス 0x5F、ビット 6 を使ってイネーブルすることができ
ます。
レーン識別値の設定
•
－ 25/44 －
JESD204B ではパラメータを使ってデバイスとレーンを識別
することができます。これらのパラメータは ILAS フェーズ
で送信され、内部レジスタからアクセスすることができま
す。
AD9683
データシート
•
デバイス識別 (DID)、バンク識別 (BID)、レーン識別 (LID)
の 3 種類の識別値があります。DID と BID はデバイス固有
であるため、リンク識別に使用することができます。
マルチフレーム当たりのフレーム数 K の設定
•
•
•
JESD204B 仕様では、マルチフレームは K 個の連続フレーム
のグループとして定義されています。ここで K は 1～32 の
値で、オクテット数は 17 ～1024 である必要があります。
K 値は、アドレス 0x70、ビット[7:0]にデフォルトで 32 と
設定されています。K 値はレジスタ値 + 1 であることに注
意してください。
K 値は変更できますが、次の条件に従う必要があります。
JESD204B クイック設定値に基いて、AD9683 ではフレーム
(F)当たりのオクテット数に固定値を使用します。K は 4
の倍数で次式を満たす必要があります。
32 ≥ K ≥ Ceil (17/F)
また、JESD204B 仕様はマルチフレーム当たりのオクテッ
ト数 (K × F)を 17～1024 にすることを要求しています。ク
イック設定値で F 値を固定にしてこの関係を満たしていま
す。
Register, Bits
Value Range
LID
DID
BID
0x67, [4:0]
0x64, [7:0]
0x65, [3:0]
0 to 31
0 to 255
0 to 15
スクランブル、SCR。
•
アドレス 0x6E、ビット 7 を設定して、スクランブルをイネ
ーブルまたはディスエーブルすることができます。デフォル
トで、スクランブリングはイネーブルされています。
JESD204B プロトコルに従い、レーン同期が完了した後に
のみスクランブは機能します。
一般的なアプリケーションに対して、デフォルトで JESD204B
インターフェースの大部分の同期機能がイネーブルされていま
す。場合によって、これらの機能をディスエーブルするか、次
のように変更することができます。
ILAS のイネーブルはアドレス 0x5F、ビット[3:2]から制御
され、デフォルトでイネーブルされています。オプション
で、インターフェースの独自な例 (例えば NMCDA-SL)をサ
ポートするため、ILAS シーケンスをディスエーブルするか、
または ILAS シーケンスを連続して繰り返すように、
JESD204B インターフェースを設定することができます。
AD9683 は、次のように固定値の JESD204B インターフェース・
パラメータを持ちます。
•
•
•
•
•
•
•
N = 14、コンバータ当たりのビット数は 14、アドレス 0x72、
ビット[3:0]
N’ = 16、サンプル当たりのビット数は 16、アドレス 0x73、
ビット[3:0]
CF = 0、1 個のコンバータのフレーム・クロック・サイク
ル当たりのコントロール・ワード数は 0、アドレス 0x75、
ビット[4:0]
JESD204B インターフェース・パラメータのチェックサム
(FCHK) のチェック
チェックサム値は、表 12 の No. 欄のパラメータのモジュロ 256
の和です。チェックサムは、表 12 に示すオクテットにパックす
る前にパラメータ・フィールドを加算することにより計算され
ます。
レーン 0 から出力されるデータに対するレーン設定の FCHK 値
は、アドレス 0x79 から読出すことができます。
No.
0
1
2
3
4
5
6
7
8
9
10
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4 Bit 3
DID[7:0]
Bit 2
Bit 1
Bit 0
(LSB)
BID[3:0]
LID[4:0]
L[4:0]
SCR
F[7:0]
K[4:0]
M[7:0]
CS[1:0]
SUBCLASS[2:0]
JESDV[2:0]
N[4:0]
N’[4:0]
S[4:0]
CF[4:0]
その他のデジタル出力設定オプションの設定
その他のデータ・フォーマット制御には次が含まれます。
•
•
•
Rev. A
L = リンク当たりのレーン数は 1; アドレス 0x6E、ビット
[4:0]の値を読出します
F = フレーム当たりのオクテット数は 1、2、または 4; アド
レス 0x6F、ビット[7:0]の値を読出します
HD = 高密度モードは 0 または 1 に設定可能; アドレス 0x75、
ビット 7 の値を読出します
M = リンク当たりのコンバータ数は 1; アドレス 0x71、ビッ
ト[7:0]の値を読出します
S = フレーム当たりの 1 コンバータのサンプル数は 1 また
は 2 に設定可能; アドレス 0x74、ビット[4:0]の値を読出し
ます
表 12.ILAS と CHKSUM 計算で使用される JESD204B 設定表
レーン同期オプションの選択。
•
•
JESD204B パラメータは、JESD204B インターフェース・パラメー
タのチェックサム値 (FCHK) を使って検証することができます。
各レーンには対応する FCHK 値があります。FCHK 値は ILAS の
2 番目のマルチフレームで送信され、内部レジスタから読出すこ
とができます。
表 11.JESD204B の設定可能な識別値
ID Value
リンク当たりのレーン数 (L)、フレーム当たりのオクテット数
(F)、コンバータ数 (M)、フレーム当たりの 1 コンバータのサン
プル数 (S)の各読出し専用値を確認します。AD9683 は、他の設
定、特にクイック設定レジスタの選択に基いて幾つかの
JESD204B パラメータ値を計算します。ここでの読出し専用値は、
評価用にレジスタ・マップに記載してあります。
－ 26/44 －
シリアル出力データ極性の反転、アドレス 0x60、ビット 1
ADC データ・フォーマットの選択 (オフセット・バイナリま
たは 2 の補数)、アドレス 0x14、ビット[1:0]
SYSREF±と SYNCINB±についての信号解釈オプション、ア
ドレス 0x3A、ビット[4:0]
AD9683
データシート
設定後のレーン再イネーブル
JESD204B リンク・パラメータを変更した後、リンクをイネーブ
ルして同期プロセスを開始できるようにします。これは、ロジッ
ク 0 をアドレス 0x5F、ビット 0 へ書込むことにより実行します。
AD9683 ADC
CONVERTER
INPUT
CONVERTER
SAMPLE
CONVERTER
JESD204B LANE CONTROL
(M = 1, L = 1)
11410-059
SERDOUT0±
SYSREF±
SYNCINB±
図 59.送信リンクの簡略化したブロック図
JESD204B
TEST PATTERN
10-BIT
8B/10B
ENCODER/
CHARACTER
REPLACEMENT
A8
A9
A10
A11
A12
A13
C0
C1
A0
A1
A2
A3
A4
A5
A6
A7
S8
S9
S10
S11
S12
S13
S14
S15
S0
S1
S2
S3
S4
S5
S6
S7
SERDOUT0±
SERIALIZER
E10
E11
E12
E13
E14
E15
E16
E17
E18
E19
E0
E1
E2
E3
E4
E5
E6
E7
E8
E9
E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 . . . E19
SYNC
t
SYSREF±
11410-060
OPTIONAL
SCRAMBLER
1 + x14 + x15
OCTET0
ADC
VIN–
JESD204B
TEST PATTERN
8-BIT
OCTET1
VIN+
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
ADC
TEST PATTERN
16-BIT
図 60.JESD204B レーンのデジタル処理
表 13.JESD204B の一般的な設定
M (No. of Converters),
Address 0x71,
Bits[7:0]
L (No. of Lanes),
Address 0x6E,
Bits[4:0]
F (Octets/Frame),
Address 0x6F,
Bits[7:0], Read Only
S (Samples/ADC/Frame),
Address 0x74, Bits[4:0],
Read Only
HD (High Density Mode),
Address 0x75, Bit 7,
Read Only
0x11 (Default)
1
1
2
1
0
DATA
FROM
ADC
FRAME
ASSEMBLER
(ADD TAIL BITS)
OPTIONAL
SCRAMBLER
1 + x14 + x15
8B/10B
ENCODER
TO
RECEIVER
11410-061
JESD204B
Configure
Setting
図 61.ADC 出力データ・パス
表 14.JESD204B フレーム・アライメントの監視と補正置換文字
Scrambling
Lane Synchronization
Character to be Replaced
Last Octet in
Multiframe
Replacement Character
Off
Off
Off
On
On
On
On
On
Off
On
On
Off
Last octet in frame repeated from previous frame
Last octet in frame repeated from previous frame
Last octet in frame repeated from previous frame
Last octet in frame equals D28.7
Last octet in frame equals D28.3
Last octet in frame equals D28.7
No
Yes
Not applicable
No
Yes
Not applicable
K28.7
K28.3
K28.7
K28.7
K28.3
K28.7
Rev. A
－ 27/44 －
AD9683
データシート
フレームとレーン・アライメントの監視と補正
フレーム・アライメントの監視と補正は、JESD204B 仕様に含ま
れています。14 ビット・ワードでは、すべてのデータを送信す
るために 2 個のオクテットが必要です。2 個のオクテット (MSB
と LSB)で 1 フレームが構成されます。ここで F = 2 です。通常
の動作状態では、フレーム・アライメントは一定の条件下でフ
レームの終わりに挿入されるアライメント文字を使って監視さ
れます。表 14 に、文字挿入の条件と種々の動作モードで予想さ
れる文字の一覧を示します。レーン同期がイネーブルされる場合、
置換文字値は、オクテットがフレームの終わりか、またはマル
チフレームの終わりのいずれにあるかに依存します。
AD9683 デジタル出力はカスタム ASIC と FPGA のレシーバにイ
ンターフェースできるため、ノイズの多い環境で優れたスイッ
チング性能を提供することができます。1 本の 100 Ω の終端抵抗
をできるだけレシーバの近くに接続した 1 対１回路の使用が推
奨されます。DC 結合接続を使用する場合、デジタル出力の同相
モードは自動的に AD9683 電源の中央(1.8 V 電源では同相モード
電圧は 0.9 V)にバイアスされます (図 63 参照)。DRVDD 電源の境
界を超えるレシーバ・ロジックに対しては、AC 結合接続を使用
してください。0.1 µF のコンデンサを各出力ピンに接続し、レ
シーバ側の近くに 100 Ω の差動終端を設けてください。
100Ω
DIFFERENTIAL
TRACE PAIR
DRVDD
動作モードに基いて、レシーバは置換文字を正常受信すること
により、フレーム境界に同期していることを確認することがで
きます。
SERDOUT0+
100Ω
RECEIVER
SERDOUT0–
AD9683 には、デフォルトでパワーアップする差動デジタル出力
があります。ドライバの電流は内部で発生され、各出力での出
力電流公称値は 3 mA に設定されます。各出力には 100 Ω のダ
イナミックな内部終端があり、不要な反射を削減します。
各レシーバ入力に 100 Ω の差動終端抵抗を接続すると、レシー
バで公称振幅 600 mV p-p が得られます (図 62 参照)。あるいは、
シングルエンド 50 Ω 終端を使用することもできます。シングル
エンド終端を使用する場合、終端電圧を DRVDD/2 にする必要が
あります。そうでない場合は、AC 結合コンデンサを使ってシン
グルエンド電圧を終端することができます。
VRXCM
100Ω
DIFFERENTIAL
0.1µF TRACE PAIR
DRVDD
SERDOUT0+
100Ω
OR
RECEIVER
SERDOUT0–
OUTPUT SWING = 600mV p-p
VCM = Rx VCM
図 62.AC 結合デジタル出力終端の例
Rev. A
11410-062
0.1µF
OUTPUT SWING = 600mV p-p
VCM = DRVDD/2
11410-063
デジタル出力とタイミング
図 63.DC 結合デジタル出力終端の例
遠端でレシーバ終端がない場合、または差動パターン配線が良
くない場合には、タイミング誤差が発生します。このようなタ
イミング誤差を防止するため、パターン長を 6 インチ以下に抑
え、差動出力パターンを同じ長さで互いに近い配置にすること
が推奨されます。
図 64 に、デジタル出力 (デフォルト) データ・アイと時間インタ
ーバル誤差 (TIE) ジッタ・ヒストグラムの例、および 5 Gbps で動
作する AD9683 レーンのバスタブカーブを示します。
追加の SPI オプションを使うと、出力ドライバ電圧振幅を大き
くするか、またはプリエンファシスを可能にして長いパターンを
駆動できるようにすることができます(表 17 のアドレス 0x15 参
照)。DRVDD 電源の消費電力は、このオプションを使うと増加
します。詳細については、メモリ・マップのセクションを参照
してください。
出力データのデフォルト・フォーマットは 2 の補数です。出力
データ・フォーマットをオフセット・バイナリへ変更するとき
は、メモリマップのセクションを参照してください(表 17 のア
ドレス 0x14 参照)。
－ 28/44 －
AD9683
データシート
HEIGHT1: EYE DIAGRAM
400
1
3
–
6000
200
TJ AT BER1: BATHTUB
2
–
300
–
1–2
1–4
5000
100
1–6
0
4000
BER
HITS
VOLTAGE (mV)
PERIOD1: HISTOGRAM
7000
1
1–8
3000
–100
1–10
2000
–200
–300
1–12
1000
1–14
–200
–100
0
TIME (ps)
100
0
200
–10
0
TIME (ps)
1–16
–0.5
10
0
ULS
11410-064
EYE: ALL BITS OFFSET: 0
–400 ULS: 7000; 993329 TOTAL: 7000; 993329
0.5
図 64.5 Gbps での AD9683 デジタル出力のデータアイ、ヒストグラム、バスタブ、外部 100 Ω 終端
HEIGHT1: EYE DIAGRAM
400
1
3
–
6000
200
–
1–2
1–4
5000
100
4000
BER
HITS
1–6
0
1–8
3000
–100
1–10
2000
–300
1–12
1000
EYE: ALL BITS OFFSET: 0.0018
ULS: 8000; 673330 TOTAL: 8000; 673330
–250
–150
–50 0 50
TIME (ps)
150
0
250
1–14
–10
0
TIME (ps)
10
1–16
–0.5
0
ULS
0.5
11410-065
–200
–400
TJ AT BER1: BATHTUB
2
–
300
VOLTAGE (mV)
PERIOD1: HISTOGRAM
7000
1
図 65.3.4 Gbps での AD9683 デジタル出力のデータアイ、ヒストグラム、バスタブ、外部 100 Ω 終端
ADC オーバーレンジ(OR)
ADC オーバーレンジとゲインの制御
レシーバ・アプリケーションでは、コンバータがクリップされ
そうなとき確実に検出できることが望まれます。標準のオーバ
ーフロー・インジケータは、アナログ入力の状態に対して事後
情報を提供するため、クリッピングの防止にはあまり役立ちま
せん。したがって、クリップが発生する前にゲインを小さくする
ための時間を確保するために、フルスケールより下にプログラマ
ブルなスレッショールドを設けることが有効です。さらに、入
力信号が大きなスルーレートを持つことがあるため、この機能
によるレイテンシが問題になります。
SPI ポートを使うと、超えたときに FD 出力がアクティブになる
スレッショールドを設定することができます。アドレス 0x45 の
ビット 0 により高速検出機能がイネーブルされます。アドレス
0x47～アドレス 0x4A を使うと、スレッショールド・レベルを設
定することができます。信号が選択したスレッショールドを下
回っている限り、FD 出力はロー・レベルを維持します。このモ
ードでは、データの振幅が条件の計算に使用されます(データの
符号は無視されます)。スレッショールド検出機能は、所望の範
囲外にある正と負の信号(振幅)に対して同じ応答をします。
Rev. A
ADC の入力でオーバーレンジが検出されると、ADC オーバー
レンジ・インジケータがアサートされます。オーバーレンジ状
態は ADC パイプラインの出力で決定されるため、ADC クロッ
クで 36 サイクルのレイテンシが発生します。入力でのオーバー
レンジは、発生してから 36 クロック・サイクル後にこのビット
で表示されます。
ゲインの切り替え
AD9683 は、広いダイナミックレンジのアプリケーションまた
はゲイン調整アンプを採用しているアプリケーションで役立つ
回路を内蔵しています。この回路を使うと、上側と下側のスレ
ッショールドが変更できるようにデジタル・スレッショールド
を設定できます。
この機能の 1 つの使い方は、特定の入力条件のもとで、ADC が
フルスケールに近づこうとしているこを検出することです。こ
の結果が表示され、これを使って、減衰器を迅速に挿入して、
ADC のオーバードライブを防止します。
－ 29/44 －
AD9683
データシート
ADC パイプライン・レイテンシが発生しますが、コンバータ分
解能は正確です。下側スレッショールド振幅は次式で与えられ
ます。
高速スレッショールド検出 (FD)
入力振幅がアドレス 0x47 とアドレス 0x48 にある高速検出上側
スレッショールド・レジスタに設定された値を超えると、FD イ
ンジケータがアサートされます。選択されたのスレッショール
ド・レジスタが、ADC の出力で信号振幅と比較されます。高速
上側スレッショールド検出には、7 クロック・サイクルの遅延
があります。上側スレッショールド振幅の概略値は次式で与え
られます。
下側スレッショールド振幅 (dBFS) = 20 log (スレッショール
ド振幅/213)
例えば、−6 dBFS の上側スレッショールドを設定するときは、
これらのレジスタへ 0x0FFF を書込み、−10 dBFS の下側スレッ
ショールドを設定するときは、これらのレジスタへ 0x0A1D を
書込みます。
上側スレッショールド振幅 (dBFS) = 20 log (スレッショール
ド振幅/213)
信号が設定されたドウエル時間に対する下側スレッショールド
を下回るまで、FD インジケータはクリアされません。下側スレ
ッショールドは、アドレス 0x49 とアドレス 0x4A の高速検出下
側スレッショールド・レジスタに設定されます。高速検出下側
スレッショールド・レジスタは 16 ビットのレジスタで、このレ
ジスタは ADC の出力で信号振幅と比較されます。この比較では、
アドレス 0x4B とアドレス 0x4C の高速検出ドウエル時間レジス
タに所望の値を設定して、ドウエル時間を 1～65,535 サンプ
ル・クロック・サイクルに設定することができます。
図 66 に上側スレッショールド・レジスタと下側スレッショール
ド・レジスタおよびドウエル時間レジスタの動作を示します。
UPPER THRESHOLD
DWELL TIME
TIMER RESET BY
RISE ABOVE
LOWER THRESHOLD
DWELL TIME
FD
図 66.FD 信号に対するスレッショールド設定値
Rev. A
－ 30/44 －
TIMER COMPLETES BEFORE
SIGNAL RISES ABOVE LT
11410-066
MIDSCALE
LOWER THRESHOLD
AD9683
データシート
DC 補正 (DCC)
ADC の DC オフセットが測定する信号より大幅に大きくなるこ
とがあるため、電力を測定する前に DC オフセットを除去する
DC 補正回路が含まれています。DC 補正回路はメイン信号パス
に挿入するように切り替えることができますが、大きな DC 成
分を持つ時間変化する、GSM のような信号を ADC がデジタル
化する場合には、これは適切でありません。
DC 補正のリードバック
DC 補正帯域幅
アドレス 0x40 のビット 6 をセットすると、DC 補正を現在の状
態にフリーズして、直前に更新した値を DC 補正値として使い
続けます。このビットをクリアすると、DC 補正を再起動して、
現在計算した値をデータに加算します。
DC 補正回路は、プログラマブルな帯域幅(245.76 MSPS で 0.29
Hz～2.387 kHz の範囲)を持つハイパス・フィルタです。この帯
域幅を制御するときは、4 ビットの DC 補正帯域幅選択ビット
(アドレス 0x40、ビット[5:2])に書込みを行います。次式を使っ
て、DC 補正回路の帯域幅値を計算することができます。
DC_Corr_BW = 2−k−14 × fCLK/(2 × π)
ここで、
k はアドレス 0x40 のビット[5:2]に設定される 4 ビット値 (k に対
しては 0～13 の値が有効)。
fCLK は AD9683 ADC サンプル・レート(Hz)。
Rev. A
電流 DC 補正値は、アドレス 0x41 とアドレス 0x42 へリードバッ
クすることができます。DC 補正値は、ADC の全入力範囲を表
せる 16 ビット値です。
DC 補正のフリーズ
DC 補正イネーブル・ビット
アドレス 0x40 のビット 1 をセットすると、出力データ信号パス
で DC 補正が使用可能になります。
－ 31/44 －
AD9683
データシート
シリアル・ポート・インターフェース(SPI)
AD9683 の SPI を使うと、ADC 内部の構造化されたレジスタ・
スペースを介してコンバータの特定の機能または動作を設定す
ることができます。SPI を使うと、アプリケーションに応じて、
柔軟性とカスタマイズ性が向上します。シリアル・ポートを介
してアドレスがアクセスされ、ポートを介して読み書きするこ
とができます。メモリは、バイトで構成されており、さらにフ
ィールドに分割できます。これらのフィールドは、メモリ・マ
ップのセクションに記載します。詳細については、AN-877 アプ
リケーション・ノート「Interfacing to High Speed ADCs via SPI」を
参照してください。
SPI を使う設定
この ADC の SPI は、SCLK ピン、SDIO ピン、CSピンの 3 本の
ピンにより定義されます(表 15 参照)。SCLK (シリアル・クロッ
ク)ピンは、ADC に対する読出し／書込みデータの同期に使用
されます。SDIO (シリアル・データ入力／出力)ピンは 2 つの機
能で共用されるピンであり、内部 ADC メモリ・マップ・レジス
タに対するデータの送受信に使われます。 CS (チップ・セレク
ト・バー)はアクティブ・ローのコントロール信号であり、読込
みサイクルと書込みサイクルをイネーブル／ディスエーブルし
ます。
表 15.シリアル・ポート・インターフェース・ピン
Pin
Function
SCLK
Serial clock. The serial shift clock input, which is used to
synchronize the serial interface reads and writes.
Serial data input/output. A dual-purpose pin that typically serves
as an input or an output, depending on the instruction being sent
and the relative position in the timing frame.
Chip select bar. An active low control that gates the read and
write cycles.
SDIO
CS
すべてのデータは 8 ビット・ワードで構成されます。シリアル・
データの各バイトの先頭ビットは、読出しコマンドまたは書込
みコマンドのいずれが発行されたかを表示します。これにより、
SDIO ピンが入力から出力へ方向を変えることができます。
命令フェーズでは、ワード長の他に、シリアル・フレームが読
出し動作または書込み動作のいずれであるかを指定します。こ
れにより、シリアル・ポートをチップへの書込みまたは内蔵メ
モリ値の読出しに使うことができます。命令がリードバック動
作の場合、リードバックを実行すると、SDIO ピンの方向がシリ
アル・フレーム内の該当するポイントで入力から出力へ変わり
ます。
データは、MSB ファースト・モードまたは LSB ファースト・モ
ードで送信することができます。MSB ファーストはパワーアッ
プ時のデフォルトであり、SPI ポート設定レジスタを使って変
えることができます。この機能およびその他の詳細については、
AN-877 アプリケーション・ノート「Interfacing to High Speed
ADCs via SPI」を参照してください。
ハードウェア・インターフェース
表 15 に示すピンにより、ユーザー書込みデバイスと AD9683 の
シリアル・ポートとの間の物理インターフェースが構成されて
います。SCLK ピンと CSピンは、SPI インターフェースを使用
するときは入力として機能します。SDIO ピンは双方向で、書込
みフェーズでは入力として、リードバック時は出力として、そ
れぞれ機能します。
SPI インターフェースは、FPGA またはマイクロコントローラか
ら制御できるように十分な柔軟性を持っています。SPI 設定の
一方法は、AN-812 アプリケーション・ノート「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。
CSの立下がりエッジと SCLK の立上がりエッジの組み合わせに
より、フレームの開始が指定されます。シリアル・タイミング
の例とその定義を図 67 と表 5 に示します。
CS を使用するその他のモードもあります。 CS はロー・レベル
に固定することができ、これによりデバイスが常時イネーブル
されます。これはストリーミングと呼ばれます。CS をバイト間
でハイ・レベルに維持して外部タイミングを延ばすことができ
ます。CS をハイ・レベルに固定すると、SPI 機能はハイ・イン
ピーダンス・モードになります。このモードではすべての SPI
ピンは 2 つ目の機能になります。
コンバータのフル・ダイナミック性能が必要な区間では、SPI ポ
ートをアクティブにしないようにしておく必要があります。
SCLK 信号、CS信号、SDIO 信号は一般に ADC クロックに同期
しているため、これらの信号からのノイズがコンバータ性能を
低下させることがあります。内蔵 SPI バスを他のデバイスに対し
て使うことが便利な場合には、このバスと AD9683 との間にバ
ッファを設けて、クリティカルなサンプリング区間にコンバー
タ入力でこれらの信号が変化することを防止することが必要に
なります。
命令フェーズでは、16 ビット命令が送信されます。命令フェー
ズの後ろにはデータが続き、長さは W0 ビットと W1 ビットに
より指定されます。
Rev. A
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AD9683
データシート
SPI からアクセス可能な機能
表 16 に、SPI からアクセスできる一般的な機能の簡単な説明を
示します。これらの機能は、AN-877 アプリケーション・ノート
「Interfacing to High Speed ADCs via SPI」で詳しく説明しています。
AD9683 デバイスに固有な機能はメモリ・マップ・レジスタの
説明のセクションで説明します。
表 16.SPI を使ってアクセスできる機能
Feature Name
Description
Mode
Clock
Offset
Test I/O
Output Mode
Output Phase
Output Delay
VREF
Allows the user to set either power-down mode or standby mode
Allows the user to access the DCS via the SPI
Allows the user to digitally adjust the converter offset
Allows the user to set test modes to have known data on output bits
Allows the user to set up outputs
Allows the user to set the output clock polarity
Allows the user to vary the DCO delay
Allows the user to set the reference voltage
tDS
tS
tHIGH
tCLK
tDH
tH
tLOW
CS
SDIO DON’T CARE
DON’T CARE
R/W
W1
W0
A12
A11
A10
A9
A8
A7
D5
D4
D3
図 67.シリアル・ポート・インターフェースのタイミング図
Rev. A
－ 33/44 －
D2
D1
D0
DON’T CARE
11410-067
SCLK DON’T CARE
AD9683
データシート
メモリ・マップ
デフォルト値
メモリ・マップ・レジスタ・テーブルの読出し
メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットのロ
ケーションがあります。メモリ・マップは大まかに、チップ設定
レジスタ (アドレス 0x00～アドレス 0x02)、セットアップ、コント
ロール、テストを含む ADC 機能レジスタ (アドレス 0x08～アド
レス 0xA8)、デバイス更新レジスタ(アドレス 0xFF)の 3 つのセ
クションに分かれています。
メモリ・マップ・レジスタ・テーブル( 表 17 参照)には、各 16 進
アドレスに対するデフォルトの 16 進値が記載してあります。先
頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になります。
例えば、アドレス 0x14 の出力モード・レジスタは、16 進デフ
ォルト値 0x01 を持ちます。これは、ビット 0 = 1 で、残りのビ
ットはすべて 0 であることを意味します。この設定値は、デフォ
ルトの出力フォーマット値で 2 の補数です。この機能およびそ
の他の詳細については、AN-877 アプリケーション・ノート
「Interfacing to High Speed ADCs via SPI」を参照してください。
このアプリケーション・ノートでは、アドレス 0x00～アドレス
0x21 およびアドレス 0xFF(ただし、アドレス 0x08 とアドレス
0x14 を除く)から制御される機能を説明しています。残りのレジ
スタ(アドレス 0x08、アドレス 0x14、アドレス 0x3A～アドレス
0xA8) は、メモリ・マップ・レジスタの説明のセクションにド
キュメント化してあります。
AD9683 のリセット後、クリティカルなレジスタにはデフォルト
値がロードされます。レジスタのデフォルト値は、メモリ・マ
ップ・レジスタ・テーブル(表 17)に記載してあります。
ロジック・レベル
ロジック・レベルは次のように定義します。
•
「ビットをセットする」は、「ビットをロジック 1 に設定す
る」または「ビットにロジック 1 を書込む」と同じ意味で
す。
•
「ビットをクリアする」は、「ビットをロジック 0 に設定す
る」または「ビットにロジック 0 を書込む」と同じ意味で
す。
転送レジスタ・マップ
アドレス 0x09、アドレス 0x0B、アドレス 0x14、アドレス 0x18、
アドレス 0x3A～アドレス 0x4C は、シャドウされます。これら
のアドレスに書込みを行っても、アドレス 0xFF に 0x01 を書込ん
で転送コマンドが発行されて、転送ビットがセットされるまで、
デバイスの動作に反映されません。この動作により、転送ビッ
トがセットされたときに、これらのレジスタが内部で同時に更
新されるようになります。内部更新は転送ビットがセットされ
たときに実行され、ビットは自動的にクリアされます。
未使用ロケーション
表 17 に記載されていないすべてのアドレスとビット・ロケーシ
ョンは、このデバイスでは現在サポートされていません。有効
アドレス・ロケーションの未使用ビットには 0 を書込んでくださ
い。アドレス・ロケーションの一部が未使用の場合にのみ、こ
れらのロケーションへの書込みが必要です(例えばアドレス
0x18)。アドレス・ロケーション全体が未使用の場合(例えばアド
レス 0x13)、このアドレス・ロケーションに対しては書込みを行
わないでください。
Rev. A
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AD9683
データシート
メモリ・マップ・レジスタ・テーブル
表 17 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスでは現在サポートされていません。
表 17.メモリ・マップ・レジスタ
Reg
Addr
(Hex)
Reg Addr
Name
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0 (LSB)
Default
0x00
SPI port
configuration
0
LSB first
Soft reset
1
1
Soft reset
LSB first
0
0x18
0x01
Chip ID
0x02
Chip grade
0x08
PDWN modes
0x09
Global clock
Reserved
0x0A
PLL status
PLL
locked
status
0x0B
Clock divide
0x0D
Test mode
0x10
Customer offset
Rev. A
AD9683 8-bit chip ID is 0xC3
Speed grade:
00 = 250 MSPS,
11 = 170 MSPS
External
PDWN
mode:
0=
PDWN is
full
powerdown,
1=
PDWN
puts
device in
standby
JESD204B
standby
mode (when
external
PDWN is
used):
0=
JESD204B
core is
unaffected,
1=
JESD204B
core is
powered
down except
for PLL
JESD204B power modes:
00 = normal mode
(power-up);
01 = power-down mode,
PLL off, serializer off,
clocks stopped, digital
held in reset;
10 = standby mode, PLL
on, serializer off, clocks
stopped, digital circuitry
held in reset
Clock selection:
00 = Nyquist clock,
01 = RF clock divide by 2,
10 = RF clock divide by 4,
11 = clock off
ADC power modes:
00 = normal mode
(power-up),
01 = power-down mode,
10 = standby mode,
does not affect JESD204B
digital circuitry
Clock duty
cycle
stabilizer
enable
Long
pseudorandom
number
generator
reset:
0 = long
PRN
enabled,
1 = long
PRN held
in reset
Short
pseudorandom
number
generator
reset:
0 = short
PRN
enabled,
1 = short
PRN held in
reset
Clock divider ratio relative to
the encode clock:
0x00 = divide by 1,
0x01 = divide by 2,
0x02 = divide by 3,
…
0x07 = divide by 8
Data output test generation mode:
0000 = off (normal mode),
0001 = midscale short,
0010 = positive full scale,
0011 = negative full scale,
0100 = alternating checkerboard,
0101 = PN sequence long,
0110 = PN sequence short,
0111 = 1/0 word toggle,
1000 = user test mode (use with Address 0x0D,
Bits[7:6] and user pattern 1, 2, 3, 4),
1001 to 1110 = unused,
1111 = ramp output
Offset adjust in LSBs from +31 to −32 (twos complement format):
01 1111 = adjust output by +31,
01 1110 = adjust output by +30,
…
00 0001 = adjust output by +1,
00 0000 = adjust output by 0 (default),
…
10 0001 = adjust output by −31,
10 0000 = adjust output by −32
－ 35/44 －
Read only
0x00
or
0x30
0x00
0x01
JESD204B
link is
ready
Clock divide phase relative to
the encode clock:
0x0 = 0 input clock cycles delayed,
0x1 = 1 input clock cycles delayed,
0x2 = 2 input clock cycles delayed,
…
0x7 = 7 input clock cycles delayed
User test mode cycle:
00 = repeat pattern
(user pattern 1, 2, 3, 4, 1,
2, 3, 4, 1, …);
10 = single pattern
(user pattern 1, 2, 3, 4,
then all zeros)
0xC3
Reserved for chip die revision, currently
0x0
Notes
DCS enabled
if clock
divider
enabled
Read only
0x00
0x00
0x00
Clock divide
values other
than 0x00
automatically
cause the
DCS to
become
active
AD9683
データシート
Reg
Addr
(Hex)
Reg Addr
Name
Bit 7
(MSB)
0x14
Output mode
JESD204B CS bits assignment
(in conjunction with Address 0x72):
000 = {overrange||underrange, valid},
001 = {overrange, underrange},
010 = {overrange||underrange, blank},
011 = {blank, valid},
100 = {blank, blank},
101 = {underrange, overrange},
110 = {valid, overange||underrange},
111 = {valid, blank}
0x15
CML output
adjust
0x18
Input span
select
0x19
User Test
Pattern 1 LSB
User Test Pattern 1 LSB; use in conjunction with Address 0x0D and Address 0x61
0x1A
User Test
Pattern 1 MSB
User Test Pattern 1 MSB
0x1B
User Test
Pattern 2 LSB
User Test Pattern 2 LSB
0x1C
User Test
Pattern 2 MSB
User Test Pattern 2 MSB
0x1D
User Test
Pattern 3 LSB
User Test Pattern 3 LSB
0x1E
User Test
Pattern 3 MSB
User Test Pattern 3 MSB
0x1F
User Test
Pattern 4 LSB
User Test Pattern 4 LSB
0x20
User Test
Pattern 4 MSB
User Test Pattern 4 MSB
0x21
PLL low encode
00 = for lane speeds of
>2 Gbps,
01 = for lane speeds of
<2 Gbps
0x3A
SYNCINB±/
SYSREF±
control
Rev. A
Bit 6
Bit 5
Bit 4
Bit 3
ADC output
disable
Bit 2
ADC data
invert:
0 = normal
(default),
1=
inverted
Bit 1
Bit 0 (LSB)
0x01
JESD204B CML differential output
drive level adjustment:
000 = 75% of nominal ( 438 mV p-p),
001 = 83% of nominal (488 mV p-p),
010 = 91% of nominal (538 mV p-p),
011 = nominal (default) (588 mV p-p),
100 = 109% of nominal (638 mV p-p),
101 = 117% of nominal (690 mV p-p),
110 = 126% of nominal (740 mV p-p),
111 = 134% of nominal (790 mV p-p)
0x03
Main reference full-scale VREF adjustment:
0 1111 = internal 2.087 V p-p,
…
0 0001 = internal 1.772 V p-p,
0 0000 = internal 1.75 V p-p (default),
1 1111 = internal 1.727 V p-p,
…
1 0000 = internal 1.383 V p-p
JESD204B
realign
SYNCINB±:
0 = normal
mode,
1 = realigns
lane on
every active
SYNCINB±
JESD204B
realign
SYSREF±:
0 = normal
mode,
1=
realigns
lane on
every
active
SYSREF±
－ 36/44 －
Default
Data format select
(DFS) :
00 = offset binary,
01 = twos complement
0x00
0x00
SYSREF±
mode:
0=
continuous
reset clock
dividers,
1 = sync
on next
SYSREF±
rising edge
only
SYSREF±
enable:
0=
disabled,
1=
enabled
Enable
SYNCINB±
buffer:
0 = buffer
disabled,
1 = buffer
enabled
0x00
Notes
AD9683
データシート
Reg
Addr
(Hex)
Reg Addr
Name
Bit 7
(MSB)
Bit 6
Bit 4
Bit 3
Bit 2
Bit 0 (LSB)
DC Correction
Value 0
DC correction value LSB[7:0]
0x00
0x42
DC Correction
Value 1
DC correction value MSB[15:8]
0x00
0x45
Fast detect
control
0x49
0x4A
0x4B
0x4C
Force FD
output
enable:
0 = normal
function,
1 = force
to value
Fast detect
upper threshold
Fast detect upper threshold[7:0]
Fast detect
lower threshold
Fast detect lower threshold[7:0]
JESD204B
quick config
0x5F
JESD204B Link
Control 1
0x60
JESD204B Link
Control 2
0x61
JESD204B Link
CTRL 3
0x64
JESD204B DID
config
Forced FD
output
value; if
Notes
0x00
Enable fast
detect
output
0x00
force FD
pin is true,
this value
is output
on the FD
pin
Fast detect upper threshold[14:8]
Fast detect lower threshold[14:8]
Fast detect
dwell time
0x5E
Rev. A
FD pin
function:
0 = fast
detect,
1=
overrange
Enable dc
correction
Default
0x41
0x48
DC correction bandwidth select;
correction bandwidth is 2387.32 Hz/register value;
there are 14 possible values;
0000 = 2387.32 Hz,
0001 = 1193.66 Hz,
0010 = 596.83 Hz,
0011 = 298.42 Hz,
0100 = 149.21 Hz,
0101 = 74.60 Hz,
0110 = 37.30 Hz,
0111 = 18.65 Hz,
1000 = 9.33 Hz,
1001 = 4.66 Hz,
1010 = 2.33 Hz,
1011 = 1.17 Hz,
1100 = 0.58 Hz,
1101 = 0.29 Hz,
1110 = reserved,
1111 = reserved
Bit 1
DC correction
control
0x47
Freeze dc
correction:
0=
calculate,
1 = freeze
value
Bit 5
0x40
Fast detect dwell time[7:0]
Fast detect dwell time[15:8]
JESD204B quick configuration, always reads back 0x00;
0x11: M = 1, L = 1; one converter, one lane
Serial tail
bit
enable:
0 = extra
bits are 0,
1 = extra
bits are
9-bit PN
JESD204B
test
sample
enable
Reserved;
set to 1
Reserved;
set to 0
Reserved;
set to 0
Reserved;
set to 0
SYNCINB±
logic type:
0 = LVDS
(differential),
1 = CMOS
(singleended)
Reserved;
set to 0
Reserved;
set to 0
Test data injection point:
01 = 10-bit data at
8B/10B output,
10 = 8-bit data at scrambler
input
ILAS mode:
01 = ILAS normal mode
enabled,
11 = ILAS always on, test
mode
Reserved;
set to 0
Reserved;
set to 1
JESD204B
link powerdown; set
high while
configuring
link
parameters
0x14
Invert
transmit
bits
Reserved;
set to 0
0x00
JESD204B test mode patterns:
0000 = normal operation (test mode disabled),
0001 = alternating checker board,
0010 = 1/0 word toggle,
0011 = PN Sequence PN23,
0100 = PN Sequence PN9,
0101 = continuous/repeat user test mode,
0110 = single user test mode,
0111 = reserved,
1100 = PN Sequence PN7,
1101 = PN Sequence PN15,
other setting are unused
JESD204B DID value
－ 37/44 －
0x00
0x00
Always reads
back 0x00
AD9683
データシート
Reg
Addr
(Hex)
Reg Addr
Name
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0 (LSB)
Default
0x65
JESD204B BID
config
0x67
JESD204B LID
config
0x6E
JESD204B
scrambler
(SCR) and lane
(L)
configuration
0x6F
JESD204B
parameter, F
JESD204B number of octets per frame (F); calculated value; read only
0x70
JESD204B
parameter, K
JESD204B number of frames per multiframe (K);
set value of K per JESD204B specifications, but must also be a multiple of four octets
0x71
JESD204B
parameter, M
JESD204B number of converters (M); 0 = 1 converter
0x72
JESD204B
parameters,
N/CS
0x73
JESD204B
parameters,
subclass/N’
JESD204B subclass:
00 = Subclass 0,
01 = Subclass 1 (default)
0x74
JESD204B
parameter, S
Reserved;
set to 1
0x75
JESD204B
parameters, HD
and CF
0x76
JESD204B
RESV1
JESD204B Reserved Field 1
0x77
JESD204B
RESV2
JESD204B Reserved Field 2
0x79
JESD204B
CHKSUM
JESD204B checksum value for the output lane
0x80
JESD204B
output driver
control
JESD204B
driver
powerdown:
0 = enabled,
1 = powered
down
0x00
0x8B
JESD204B
LMFC offset
Local multiframe clock (LMFC) phase offset value; reset value for
LMFC phase counter when SYSREF± is asserted; used for deterministic
delay applications
0x00
0xA8
JESD204B
preemphasis
0xFF
Device update
(global)
JESD204B LID value
JESD204B
scrambling
(SCR):
0=
disabled,
1=
enabled
JESD204B number of lanes (L); 0 = one lane per link (L = 1)
Number of control bits
(CS):
00 = no control bits
(CS = 0),
01 = 1 control bit
(CS = 1),
10 = 2 control bits
(CS = 2)
JESD204B
HD value;
read only
0x80
Read only
0x00
ADC converter resolution (N),
0xD = 14-bit converter (N = 14)
0x0D
JESD204B N’ value; 0xF = N’ = 16
0x2F
Read only
JESD204B samples per converter per frame cycle (S); read only
JESD204B control words per frame clock cycle per link (CF); read only
JESD204B preemphasis enable option (consult factory for more details);
set value to 0x04 for preemphasis off, and set value to 0x14 for preemphasis on
Read only
0x04
Typically not
required
Transfer
settings
PDWN モード (アドレス 0x08)
メモリ・マップ・レジスタの説明
アドレス 0x00～アドレス 0x21 およびアドレス 0xFF (ただし、ア
ドレス 0x08 とアドレス 0x14 は除く)から制御される機能の詳細
については、AN-877 アプリケーション・ノート「Interfacing to
High Speed ADCs via SPI」を参照してください。
Rev. A
Notes
JESD204B BID value
ビット[7:6]—予約済み
ビット 5—外部 PDWN モード
このビットは、PDWN ピンの機能を制御します。このビットが 0
のとき、PDWN ピンをアサートすると、デバイスがフル・パワー
ダウンします。このビットが 1 のとき、PDWN ピンをアサートす
ると、デバイスはスタンバイ・モードになります。
－ 38/44 －
AD9683
データシート
ビット 4—JESD204B スタンバイ・モード
ビット 1—SYSREF± のイネーブル
外部 PDWN ピンを使ってデバイスをスタンバイ・モードにする
と、このビットは JESD204B デジタル回路の状態を制御します。
このビットが 0 の場合、JES204B デジタル回路はスタンバイ・
モードになりません。このビットが 1 の場合、PDWN ピンをア
サートしてビット 5 が 1 のとき、JESD204B 回路はスタンバイ・
モードになります。
このビットをロー・レベルに設定すると、SYSREF± 入力がディ
スエーブルされます。このビットがハイ・レベルのとき、
SYSREF± 入力がイネーブルされます。
ビット[3:2]—JESD204B パワー・モード
これらのビットは、JESD204B デジタル回路のパワー・モード
を制御します。ビット[3:2] = 00 のとき、JESD204B デジタル回
路は通常モードになります。ビット [3:2] = 01 のとき、
JESD204B デジタル回路はパワーダウン・モードになり、PLL
はオフ、シリアライザはオフ、クロックは停止、デジタル回路
はリセット状態になります。ビット[3:2] = 10 のとき、 JESD204B
デジタル回路はスタンバイ・モードになり、PLL はオン、シリ
アライザはオフ、クロックは停止、デジタル回路はリセット状
態になります。
ビット[1:0]—ADC パワー・モード
これらのビットは、JESD204B デジタル回路を除く ADC のパワ
ー・モードを選択します。ビット[1:0] = 00 のとき、 ADC は通常
モードになります。ビット[1:0] = 01 のとき、ADC はパワーダウ
ン・モードになります。ビット[1:0] = 10 のとき、ADC はスタン
バイ・モードになります。
ビット 0— SYNCINB± バッファのイネーブル
このビットをロー・レベルに設定すると、SYNCINB±入力バッ
ファがディスエーブルされます。このビットがハイ・レベルの
とき、SYNCINB±入力バッファがイネーブルされます。
DC 補正の制御(アドレス 0x40)
ビット 7—予約済み
ビット 6— DC 補正のフリーズ
ビット 6 をロー・レベルに設定すると、DC 補正が連続的に計算
されます。ビット 6 をハイ・レベルにすると、直前に計算され
た DC 値を保持する信号モニタ・ブロックに対して DC 補正が
更新されなくなります。
ビット[5:2]—DC 補正帯域幅の選択
ビット[5:2]は、信号モニタ DC 補正機能で平均をとる時間を設
定します。この 4 ビットのワードは、補正ブロックの帯域幅を
次式に従って設定します。
DC _ Corr _ BW = 2−k − 14 ×
f CLK
2× π
これらのビットは、JESD204B シリアル・データ・ストリーム
内で CS ビットの機能を制御します。
ここで、
k はアドレス 0x40 のビット[5:2]に書込む 4 ビット値 (有効な k 値
は 0～13。14 または 15 を書込むと、13 を書込んだ場合と同じ
結果になります)。
fCLK は AD9683ADC のサンプル・レート(Hz)。
ビット 4—ADC 出力ディスエーブル
ビット 1—DC 補正のイネーブル
このビットをセットすると、ADC 出力データがディスエーブル
されます。
ビット 3—オープン
このビットをハイ・レベルにすると、DC 計測ブロックの出力が
信号パスのデータに加算されて、信号パスから DC オフセット
が除去されます。
ビット 2—ADC データの反転
ビット 0—予約済み
このビットをセットすると、ADC 出力データが反転されます。
DC 補正値 0 (アドレス 0x41)
出力モード (アドレス 0x14)
ビット[7:5]—JESD204B CS ビット割り当て
ビット[1:0]—データ・フォーマットの選択
ビット[7:0]—DC 補正値 LSB[7:0]
これらのビットは出力データ・フォーマットを選択します。ビ
ット[1:0] = 00 のとき出力データはオフセット・バイナリ・フォ
ーマットで、ビット[1:0] = 01 のとき、出力データは 2 の補数フ
ォーマットになります。
これらのビットは、DC 補正値の下位ビットです。
SYNCINB±/SYSREF± 制御 (アドレス 0x3A)
これらのビットは、DC 補正値の上位ビットです。
ビット[7:5]—予約済み
高速検出制御 (アドレス 0x45)
ビット 4—JESD204B リアライン SYNCINB±
ビット[7:5]—予約済み
このビットがロー・レベルのとき、JESD204B リンクは通常モ
ードで動作します。このビットがハイ・レベルのとき、
JESD204B リンクは各アクティブ SYNCINB± アサーションごと
にリアラインします。
ビット 4—FD ピンの機能
ビット 3—JESD204B リアライン SYSREF±
ビット 3—強制 FD 出力のイネーブル
このビットがロー・レベルのとき、JESD204B リンクは通常モ
ードで動作します。このビットがハイ・レベルのとき、
JESD204B リンクは各アクティブ SYSREF±アサーションごとに
リアラインします。
このビットにハイ・レベルを設定すると、FD 出力ピンはこのレ
ジスタ (アドレス 0x45)のビット 2 に書込まれた値になります。
この機能を使うと、ユーザーはデバッグのために FD ピンを強
制的に既知の値にすることができます。
ビット 2—SYSREF± モード
ビット 2—強制 FD 出力値
このビットをロー・レベルにすると、クロック分周器は各
SYSREF± アサーションごとに連続的にリセットされます。この
ビットをハイ・レベルにすると、クロック分周器は SYSREF±の
次の立上がりエッジでのみリセットされます。
ビット 3 にハイ・レベルが書込まれたとき、ビット 2 に書込ま
れた値が FD 出力ピンに出力されます。
Rev. A
DC 補正値 1 (アドレス 0x42)
ビット[7:0]—DC 補正値 MSB[15:8]
このビットをロー・レベルに設定すると、FD ピンは高速検出出
力として機能します。このピンにハイ・レベルを設定すると、
FD ピンは範囲外インジケータとして機能します。
－ 39/44 －
AD9683
データシート
ビット 1—予約済み
ビット 0—高速検出出力のイネーブル
ビット[3:2]—ILAS モード
このビットをハイ・レベルに設定すると、上側スレッショール
ド FD コンパレータ出力が FD 出力ピンを駆動できるようになり
ます。
01 = 初期レーン・アライメント・シーケンスをイネーブル。
高速検出上側スレッショールド (アドレス 0x47 とアドレ
ス 0x48)
11 = テスト・モードでは初期レーン・アライメント・シーケンス
は常にオン; 繰り返しレーン・アライメント・シーケンス
( JESD204B 5.3.3.8.2 に規定 ) がすべてのレーンへ送信される
JESD204B データ・リンク層テスト・モード。
ビット 1—予約済み; 1 に設定
アドレス 0x48、ビット 7—予約済み
アドレス 0x48、ビット[6:0]—高速検出上側スレッショールド
[14:8]
アドレス 0x47、ビット[7:0]—高速検出上側スレッショールド
[7:0]
これらのレジスタは、上側スレッショールドを提供します。15
ビットの値が、ADC ブロックからの出力振幅と比較されます。
ADC 振幅がこのスレッショールド値を超えると、アドレス
0x45 のビット 0 がセットされているとき、FD 出力ピンがセッ
トされます。
ビット 0—JESD204B リンクのパワーダウン
ビット 0 がハイ・レベルに設定されると、シリアル送信リンク
がリセット状態になり、クロックはオフになります。リンク設
定ビットを変更する際は、JESD204B トランスミッタをパワー
ダウンさせる必要があります。
JESD204B リンク制御 2 (アドレス 0x60)
ビット[7:5]—予約済み; 0 に設定
ビット 4—SYNCINB± のロジック・タイプ
0 = LVDS 差動対 SYNCINB± 入力 (デフォルト)。
高速検出下側スレッショールド (アドレス 0x49 とアドレ
ス 0x4A)
1 = SYNCINB− 入力を使用する CMOS シングルエンド SYNCINB±。
ビット 3—オープン
アドレス 0x4A、ビット 7—予約済み
アドレス 0x4A、ビット[6:0]—高速検出下側スレッショールド
[14:8]
アドレス 0x49、ビット[7:0]—高速検出下側スレッショールド
[7:0]
これらのレジスタは下限スレッショールドを提供します。15 ビッ
トの値が、ADC ブロックからの出力振幅と比較されます。高速
検出ドウエル時間レジスタに書込まれたサイクル数の間 ADC
振幅がこのスレッショールド値を下回ると、FD 出力ビットがク
リアされます。
ビット 2—予約済み; 0 に設定
ビット 1—送信ビットの反転
このビットをセットすると、10 ビットのシリアル出力が反転さ
れます。これにより実際に出力信号が反転します。
ビット 0—予約済み; 0 に設定
JESD204B リンク制御 3 (アドレス 0x61)
ビット[7:6]—予約済み; 0 に設定
ビット[5:4]—テスト・データ注入ポイント
01 = 8B/10B エンコーダ出力 (PHY への入力)で 10 ビットのテス
ト生成データを注入
高速検出ドウエル時間 (アドレス 0x4B とアドレス 0x4C)
アドレス 0x4C、ビット[7:0]—高速検出ドウエル時間[15:8]
10 = スクランブラ入力で 8 ビットのテスト生成データを注入
アドレス 0x4B、ビット[7:0]—高速検出ドウエル時間[7:0]
これらのレジスタ値には、FD 出力ビットがクリアされる前に信
号が下側スレッショールド値を下回っている必要のある最小時
間を ADC サンプル・クロック(クロック分周器出力)のサイクル
数で設定します。
ビット[3:0]—JESD204B テスト・モード・パターン
0000 = 通常動作 (テスト・モードをディスエーブル)。
0001 = チェッカボードの切り替え。
0010 = 1/0 ワード・トグル。
JESD204B クイック設定 (アドレス 0x5E)
0011 = PN23 シーケンス。
ビット[7:0]—JESD204B クイック設定
0100 = PN9 シーケンス。
これらのビットは、 M = 1 と L = 1 に対するデフォルト
JESD204B リンク・パラメータを迅速に設定する機能を持ちま
す。
0101 = 連続／繰り返しユーザー・テスト・モード。ユーザー・
パターン (1、2、3、4)からの最上位ビットが 1 クロック・サイ
クル間出力された後、出力ユーザー・パターンが繰り返されま
す (1、2、3、4、1、2、3、4、1、2、3、4….)。
JESD204B リンク制御 1 (アドレス 0x5F)
ビット 7—オープン
ビット 6—シリアル・テール・ビット・イネーブル
このビットをセットし、かつ CS ビットをイネーブルしない場合、
未使用テール・ビットには 9 ビット LFSR からの擬似ランダム数
シーケンスが詰め込まれます (JESD204B 5.1.4 参照)。
ビット 5—JESD204B テスト・サンプル・イネーブル
セットされると、JESD204B テスト・サンプルがイネーブルされ
て、トランスポート層テストの長いサンプル・シーケンス
(JESD204B のセクション 5.1.6.3 で規定)がすべてのリンク・レー
ンへ送信されます。
0110 = シングル・ユーザー・テスト・モード。ユーザー・パター
ン (1、2、3、4)からの最上位ビットが 1 クロック・サイクル間出
力された後、全ビット・ゼロが出力されます (出力ユーザー・パ
ターン 1、2、3、4; その後に全ビット・ゼロの出力)。
0111 = 予約済み。
1100 = PN7 シーケンス。
1101 = PN15 シーケンス。
その他 = 未使用。
ビット 4—予約済み; 1 に設定
Rev. A
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AD9683
データシート
JESD204B デバイス識別 (DID) 設定 (アドレス 0x64)
JESD204B パラメータ、サブクラス/N’ (アドレス 0x73)
ビット[7:0]—JESD204B デバイス識別 (DID) 値
ビット 7—予約済み
JESD204B バンク識別 (BID) 設定 (アドレス 0x65)
ビット[6:5]—JESD204B サブクラス
ビット[3:0]—JESD204B バンク識別 (BID) 値
ビット[6:5] が 00 のとき、デバイスはサブクラス 0 モードで動作
し、ビット[6:5]が 01 のとき、デバイスはサブクラス 1 モードで
動作します。
JESD204B レーン識別 (LID) 設定 (アドレス 0x67)
ビット 4—予約済み
ビット[7:4]—オープン
ビット[7:5]—オープン
ビット[3:0]—JESD204B N’ 値
ビット[4:0]—JESD204B レーン識別 (LID) 値
サンプル当たりの全ビット数 - 1 を表す読出し専用ビット (サン
プル当たり 16 ビットに対する読出し値は 15 (0xF))。
JESD204B スクランブラ (SCR) およびレーン (L) 設定 (ア
ドレス 0x6E)
JESD204B フレーム・サイクル当たりの 1 コンバータのサ
ンプル数 (アドレス 0x74)
ビット 7—JESD204B スクランブリング (SCR)
このビットをロー・レベルに設定すると、スクランブラがディ
スエーブルされます (SCR = 0)。
ビット[7:6]—オープン
このビットをハイ・レベルに設定すると、スクランブラがイネ
ーブルされます (SCR = 1)。
ビット[4:0]—JESD204B コンバータ・フレーム・サイクル当た
りのサンプル数
ビット[6:5]—オープン
コンバータ・フレーム・サイクル当たりのサンプル数 - 1 を表す
読出し専用ビット (コンバータ・フレーム当たり 1 サンプルに対
する読出し値は 0 (0x0))。
ビット[4:0]—JESD204B レーン数 (L)
0 = リンク当たり 1 レーン (L = 1)。
ビット 5—予約済み; 1 に設定
JESD204B パラメータ HD および CF (アドレス 0x75)
JESD204B パラメータ、F (アドレス 0x6F、読出し専用)
ビット 7—JESD204B 高密度 (HD) 値 (読出し専用)
ビット[7:0]—JESD204B フレーム当たりのオクテット数 (F)
読出し専用ビット。常に 0 に設定。
このレジスタの読出し値は、F = (M × 2)/L で計算されます。
ビット[6:5]—オープン
M = 1 かつ L = 1 のとき F の有効値は 2 です。
JESD204B パラメータ、K (アドレス 0x70)
ビット[4:0]—JESD204B リンク当たりの 1 フレーム・クロッ
ク・サイクルのコントロール・ワード数 (CF)
ビット[7:0]—JESD204B マルチフレーム当たりのフレーム数 (K)
読出し専用ビット。読出し値は 0x0。
このレジスタは JESD204B インターフェースの K 値を設定しま
す。この値はマルチフレーム当たりのフレーム数を定めます。
この値は 4 の倍数である必要があります。
JESD204B 予約済み 1 (アドレス 0x76)
ビット[7:0]—JESD204B 予約済みフィールド 1
ユーザー用のリード／ライト・レジスタ。
JESD204B パラメータ、M (アドレス 0x71)
ビット[7:0]—JESD204B コンバータ数 (M)
JESD204B 予約済み 2 (アドレス 0x77)
0 = 1 個の ADC に接続したリンク。プライマリ入力のみを使用
(M = 1)。
ユーザー用のリード／ライト・レジスタ。
JESD204B パラメータ、N/CS (アドレス 0x72)
JESD204B チェックサム (アドレス 0x79)
ビット[7:6]—コントロール・ビット数 (CS)
ビット[7:0]—JESD204B 出力レーンのチェックサム値
00 = サンプル当たり送信するコントロール・ビットなし (CS =
0)。
この読出し専用レジスタは、レーンに対して自動的に計算され
ます。チェックサムはモジュラス 256 の和 (レーンのリンク設定
全パラメータ)です。
01 = サンプル当たり 1 コントロール・ビットを送信—範囲外ビ
ットをイネーブル (CS = 1)。
ビット[7:0]—JESD204B 予約済みフィールド 2
JESD204B 出力ドライバ制御 (アドレス 0x80)
10 = サンプル当たり 2 コントロール・ビットを送信—オーバー
フロー／アンダーフロー・ビットをイネーブル (CS = 2)。
ビット[7:1]—予約済み
ビット[5:4]—オープン
このビットをロー・レベルに設定すると、JESD204B 出力ドライ
バがイネーブルされます。このビットをハイ・レベルに設定す
ると、JESD204B 出力ドライバがパワーダウンします。
ビット [3:0]—ADC コンバータ分解能 (N)
コンバータ分解能を表す読出し専用ビット (14 ビット分解能に
対する読出し値は 13 (0xD))。
Rev. A
ビット 1—JESD204B ドライバ・パワーダウン
－ 41/44 －
AD9683
データシート
JESD204B LMFC オフセット (アドレス 0x8B)
JESD204B プリエンファシス (アドレス 0xA8)
ビット[7:5]—予約済み
ビット[7:0]—JESD204B プリエンファシス・イネーブル・オプ
ション
ビット[4:0]—ローカル・マルチフレーム・クロック・フェー
ズ・オフセット値
これらのビットは、SYSREF±がアサートされたときのローカ
ル・マルチフレーム・クロック (LMFC) フェーズ・カウンタの
リセット値です。これらのビットは、決定性遅延を必要とする
アプリケーションで使用されます。
Rev. A
これらのビットは、JESD204B 出力ドライバのプリエンファシ
ス機能をイネーブルします。ビット[7:0]に 0x04 を設定するとプ
リエンファシスがディスエーブルされ、ビット[7:0]に 0x14 を設
定するとプリエンファシスがイネーブルされます。
－ 42/44 －
AD9683
データシート
アプリケーション情報
デザイン・ガイドライン
AD9683 のシステムのレベル・デザインとレイアウトを開始す
る前に、特定のピンに必要とされる特別な回路接続とレイアウ
ト条件を説明する次のガイドラインをお読みください。
電源とグラウンドの推奨事項
電源を AD9683 に接続する際、2 個の 1.8 V 電源を使うことが推
奨されます。AVDD の電源を絶縁型にし、DVDD と DRVDD の
電源を相互接続することができます。この場合、約 1 µH のアイ
ソレーション・インダクタの使用が推奨されます。あるいは、
JESD204B PHY 電源 (DRVDD)とアナログ (AVDD) 電源を相互接
続し、デジタル出力 (DVDD)に別の電源を使用することができま
す。
高周波と低周波のデカップリングをカバーするために、種類の
異なる複数のデカップリング・コンデンサを使うことができま
す。これらコンデンサは PCB レベルの入り口の近くで、かつ最
短パターンでデバイス・ピンの近くに配置してください。
AD9683 を使うときは、1 枚の PC ボード・グラウンド・プレーン
で十分です。適切なデカップリングと PCB のアナログ、デジタ
ル、クロックの各セクションの適切な分割により、最適性能を
容易に実現することができます。
エクスポーズド・パッド・サーマル・ヒート・スラグの推
奨事項
最適な電気性能と熱性能を得るためには、ADC の下側の露出型
パッドをアナログ・グラウンド(AGND)に接続することが必要で
す。PCB 上に露出した(ハンダ・マスクなし)連続銅プレーンを
設けて、これに AD9683 のエクスポーズド・パッドを接続しま
す。
Rev. A
銅プレーンには最小の熱抵抗になるように複数のビアを使用し
て、PCB の裏面へ放熱するようにします。これらのビアには非
伝導性のエポキシを詰める必要があります。
ADC と PCB との接触面積と接着を最大にするため、シルクス
クリーンで覆い、PCB の連続プレーンを複数の均一なセクショ
ンに分割してください。これにより、リフロー・プロセス時に
ADC と PCB の間で複数の接続点を形成することができます。パ
ーティションのない 1 枚の連続プレーンを使うと、ADC と PCB
との間の接続点が確実に 1 個だけになります。PCB レイアウト
例については評価用ボードを参照してください。チップ・スケ
ール・パッケージのパッケージと PCB レイアウトの詳細につい
ては、 AN-772 アプリケーション・ノート「 A Design and
Manufacturing Guide for the Lead Frame Chip Scale Package
(LFCSP)」を参照してください。
VCM
VCM ピンは、0.1 µF のコンデンサでグラウンドにデカップリン
グしてください(図 45 参照)。0.1 µF のコンデンサを VCM ピン
の近くに、もう 1 個をアナログ入力回路への VCM 接続の近く
に、それぞれ接続することが推奨されます。
SPI ポート
コンバータのフル・ダイナミック性能が必要な区間では、SPI ポ
ートをアクティブにしないようにしておく必要があります。
SCLK 信号、CS信号、SDIO 信号は一般に ADC クロックに同期
しているため、これらの信号からのノイズがコンバータ性能を
低下させることがあります。内蔵 SPI バスを他のデバイスに対し
て使うことが便利な場合には、このバスと AD9683 との間にバ
ッファを設けて、クリティカルなサンプリング区間にコンバー
タ入力ピンでこれらの信号が変化するのを防止することが必要
になります。
－ 43/44 －
AD9683
データシート
外形寸法
0.30
0.25
0.18
32
25
1
24
0.50
BSC
*3.75
3.60 SQ
3.55
EXPOSED
PAD
17
TOP VIEW
0.80
0.75
0.70
SEATING
PLANE
0.50
0.40
0.30
PIN 1
INDICATOR
8
16
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
9
BOTTOM VIEW
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
*COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5
WITH EXCEPTION TO EXPOSED PAD DIMENSION.
08-16-2010-B
PIN 1
INDICATOR
5.10
5.00 SQ
4.90
図 68.32 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
5 mm x 5 mm ボディ、極薄クワッド
(CP-32-12)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
AD9683BCPZ-170
AD9683BCPZRL7-170
AD9683-170EBZ
AD9683BCPZ-250
AD9683BCPZRL7-250
AD9683-250EBZ
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
Evaluation Board with AD9683-170
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
Evaluation Board with AD9683-250
CP-32-12
CP-32-12
1
Z = RoHS 準拠製品。
Rev. A
－ 44/44 －
CP-32-12
CP-32-12

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