日本語参考資料 最新版英語データシートはこちら 310 MSPS、3.3V/1.8V デュアル 16 ビット ADC AD9652 データシート 特長 機能ブロック図 高ダイナミックレンジ SNR = 75.0 dBFS at 70 MHz (AIN = −1 dBFS) SFDR = 87 dBc at 70 MHz (AIN = −1 dBFS) Noise spectral density (NSD) = −156.7 dBFS/Hz 入力ノイ ズ at −1 dBFS at 70 MHz NSD = −157.6 dBFS/Hz 小信号ノイズ at −7dBFS at 70 MHz チャンネル・アイソレーション/クロストーク: 90 dB ディザリング回路を内蔵（小信号直線性を改善） 卓越した IF サンプリング性能 SNR = 73.7 dBFS at 170 MHz (AIN = −1 dBFS) SFDR = 85 dBc at 170 MHz (AIN = −1 dBFS) フルパワー帯域幅： 465 MHz 3.3 V バッファを内蔵 プログラマブル入力スパン： 2 Vp-p～2.5 Vp-p (デフォルト) 1、2、4 及び 8 分周差動クロック入力受信回路（クロック分周 器は 1.24 GHz までのクロックを受信可能） ADC クロックのデューティ・サイクル・スタビライザを内蔵 SYNC 入力によりマルチチップ同期が可能 総合消費電力： 2.16 W 電源電圧： 3.3 V 及び 1.8 V DDR LVDS（ANSI-644 レベル）出力 シリアル・ポート制御 省電力のパワーダウン・モード 図1 アプリケーション 軍用レーダー及び通信 マルチモード・デジタル・レシーバ(3G または 4G) 試験及び計測機器 スマート・アンテナ・システム 概要 AD9652 は、デユアル、16 ビットの A/D コンバータ(ADC)で、最大 310MSPS のサンプリング速度を備えています。AD9652 は、広い周 波数帯域（最大 465 MHz まで）に渡って優れたダイナミックレンジ 性能を要求する高速信号処理アプリケーションをサポートするため に設計されています。-157.6 dBFS という優れた低ノイズ・フロア特 性と大信号スプリアス・フリー・ダイナミック・レンジ (SFDR) 特 性（通常 85 dBFS を超える）により、大信号が存在する場合でも低 レベルの信号を処理することができます。デュアルの ADC コアは、 マルチステージのパイプライン・アーキテクチャを採用し、出力誤 差補正ロジックを内蔵しています。内蔵の高性能バッファと基準電 圧源により、ADC の優れた性能を保持しながら、外付け駆動回路と のインタフェース を簡略化を図ることができます。AD9652 は、 ADC のサンプル・クロックを生成するために使用される 1、2、4,及 び 8 分周が可能な分周回路を備えており、最高 1.24 GHz までの入力 クロック周波数をサポートすることができます。デューティ・サイ クル・スタビライザは、ADC へのクロック・デューティ・サイクル の変動を補償します。各 ADC からの 16 ビットの出力データ（オー Rev. A バーレンジ・ビットつき）は、ダブルデータレート(DDR)クロック と一緒に単一の LVDS 出力上にインターリーブされます。セットア ップと制御のためのプログラミングは、3 線の SPI 互換シリアル・ インターフェースを用いて行われます。 AD9652 は、144 ボール CSP＿BGA パッケージを採用し、-40℃～ +85℃の標準工業用温度範囲にわたって仕様規定されています。こ の製品は出願中の米国特許によって保護されています。 製品のハイライト 1. 16 ビット、310MSPS の ADC を 2 個内蔵。 2. 内蔵のバッファで ADC のドライバ・インタフェースを簡易化。 3. 3.3 V 及び 1.8 V の電源と、これらとは別のデジタル出力ドライバ 用電源で LVDS 出力に対応。 4. 独自の差動入力により、最大 485 MHz までの入力周波数で優れた 信号対雑音比 (SNR) 性能を維持。 5. SYNC 入力により複数デバイスの同期が可能。 6. レジスタのプログラミングとリードバックのための、 3.3 V または 1.8 V の 3 線 SPI ポートを装備。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2010 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 310 MSPS、3.3V/1.8V デュアル 16 ビット ADC AD9652 データシート 目次 特長........................................................................................... 1 電圧リファレンス ............................................................. 23 アプリケーション ................................................................... 1 クロック入力の考慮事項 ................................................. 23 機能ブロック図 ....................................................................... 1 消費電力とスタンバイ・モード ..................................... 25 概要........................................................................................... 1 内部バックグラウンド・キャリブレーション ............. 25 製品のハイライト ................................................................... 1 デジタル出力 ..................................................................... 26 改訂履歴 ................................................................................... 2 ADC のオーバーレンジ ................................................... 26 仕様........................................................................................... 3 高速スレッショールド検出 (FDA/FDB) ............................ 28 ADC の直流(DC)仕様 ......................................................... 3 シリアル・ポート・インタフェース ................................. 29 ADC の交流(AC)仕様.......................................................... 4 SPI を使う設定 ................................................................. 29 デジタル仕様 ....................................................................... 5 ハードウェア・インターフェース ................................. 29 スイッチング仕様 ............................................................... 7 SPI を使わない設定.......................................................... 29 タイミング仕様 ................................................................... 7 SPI からアクセス可能な機能 .......................................... 30 絶対最大定格 ........................................................................... 9 メモリ・マップ..................................................................... 31 熱特性 ................................................................................... 9 メモリ・マップ・レジスタ・テーブルの読み出し ..... 31 ESD に関する注意 .............................................................. 9 メモリ・マップ・レジスタ・テーブル ......................... 32 ピン配置及びピン機能説明 ................................................. 10 アプリケーション情報 ......................................................... 36 代表的な性能特性 ................................................................. 13 デザイン・ガイドライン ................................................. 36 等価回路 ................................................................................. 19 外形寸法 ................................................................................ 37 動作原理 ................................................................................. 20 オーダー・ガイド ............................................................. 37 ADC のアーキテクチャ .................................................... 20 アナログ入力に対する考慮 ............................................. 20 改訂履歴 5/14—Rev. 0 to Rev. A 3 ページ、表 1、クロック分周 =1 の電源電流及び消費電力のパ ラメータを変更。 4/14—Revision 0: Initial Version Rev. A | Page 2 of 37 AD9652 データシート 仕様 ADC の直流(DC)仕様 特に指定のない限り、AVDD3 = 3.3 V、AVDD = AVDD_CLK = 1.8 V、SPIVDD = DRVDD = 1.8 V、サンプル・レート = 310 MSPS (クロッ ク入力 = 1240 MHz、 AD9652 4 分周)、VIN = −1.0 dBFS 差動入力、2.5 V p-p フルスケール入力範囲、デューティ・サイクル・スタビライ ザ (DCS) イネーブル、ディザ・オフ。 表1 パラメータ 温度 分解能 Full Min Typ 16 Max 単位 Bits 精度 ノーミス・コード Full オフセット誤差 Full 保証 1.5 mV ゲイン誤差 Full −0.3 % FSR Full −0.76/+1.1 LSB Full −4.5/+4.5 LSB オフセット誤差 Full ±0.7 mV ゲイン誤差 Full ±0.1 %FSR オフセット誤差 Full ±0.8 ppm/°C ゲイン誤差 Full ±16 ppm/°C 25°C 3.7 LSB rms 微分非直線性(DNL) 1 積分非直線性(INL)1 マッチング特性 温度ドリフト 入力換算ノイズ VREF = 1.25 V アナログ入力 入力スパン（V REF = 1.25 V に対して） Full 2.5 V p-p 入力容量 2 Full 5.8 pF 入力抵抗 3 Full 27 Full 2.0 2.4 V 3.3 1.8 1.8 1.8 1.8 3.45 1.9 1.9 1.9 3.6 V V V V V 入力コモン・モード電圧 kΩ 電源 電源電圧 AVDD3 AVDD AVDD_CLK DRVDD SPIVDD 電源電流、クロック分周 = 1 IAVDD3 IAVDD IAVDD_CLK IDRVDD ISPIVDD 消費電力 Full Full Full Full Full 3.15 1.7 1.7 1.7 1.7 Full Full Full Full Full 145 701 56 180 0.005 mA mA mA mA mA Full 2160 Full 80 mW Full 1 mW クロック分周 = 1 通常動作 1 スタンバイ電力 4 パワーダウン時電力 1 低入力周波数のフルスケール正弦波を用いて測定。 入力容量は、1 本の差動入力ピンと AGND との間の実効容量です。 3 入力抵抗は、1 本の差動入力ピンと AGND との間の実効抵抗です。 2 Rev. A | Page 3 of 37 2236 mW AD9652 4 Data Sheet スタンバイ電力は、DC 入力と CLK±ピンを非アクティブ(すなわち AVDD または AGND に接続)にして測定。 ADC の交流(AC)仕様 特に指定のない限り、AVDD3 = 3.3 V、AVDD = AVDD_CLK = 1.8 V、SPIVDD = DRVDD = 1.8 V、サンプル・レート = 310 MSPS (クロッ ク入力 = 1240 MHz、AD9652 4 分周)、VIN = −1.0 dBFS 差動入力、2.5 V p-p フルスケール入力範囲、DCS イネーブル、ディザ・オフ。 表2 VREF = 1.25 V、 デフォルト VREF = 1 V パラメータ 1 温度 25°C Typ 2.0 fIN = 30 MHz (ナイキスト 1 設定条件を使用) 25°C 74.0 fIN = 70 MHz (ナイキスト 1 設定条件を使用) 25°C 73.6 fIN = 70 MHz (ナイキスト 1 設定条件を使用、ディザ・オン) Full 25°C fIN = 170 MHz (ナイキスト 2 設定条件を使用) 差動入力電圧 Min Max Min Typ 2.5 Max 単位 V p-p 信号対ノイズ比(SNR) 75.4 dBFS 75.0 dBFS 73.1 74.3 dBFS dBFS 25°C 72.1 73.7 dBFS fIN = 170 MHz (ナイキスト 2 設定条件を使用, ディザ・オン) 25°C 71.2 72.0 dBFS fIN = 305 MHz (ナイキスト 2 設定条件を使用) 25°C 70.1 70.7 dBFS fIN = 400 MHz (ナイキスト 3 設定条件を使用) 25°C 67.9 68.0 dBFS fIN = 30 MHz (ナイキスト 1 設定条件を使用) 25°C 72.8 74.2 dBFS fIN = 70 MHz (ナイキスト 1 設定条件を使用) 25°C 73.5 74.6 dBFS fIN = 70 MHz (ナイキスト 1 設定条件を使用、ディザ・オン) Full 25°C 73.0 74.0 dBFS dBFS fIN = 170 MHz (ナイキスト 2 設定条件を使用) 25°C 72.0 72.6 dBFS fIN = 170 MHz (ナイキスト 2 設定条件を使用, ディザ・オン) 25°C 71.1 71.7 dBFS fIN = 305 MHz (ナイキスト 2 設定条件を使用) 25°C 68.5 dBFS fIN = 400 MHz (ナイキスト 3 設定条件を使用) 25°C 65.8 dBFS 12.0 Bits 12.1 Bits 74.0 73.3 信号対ノイズ比及び歪み(SINAD) 73.8 73.2 実効ビット数(ENOB) fIN = 30 MHz (ナイキスト 1 設定条件を使用) 25°C 11.8 fIN = 70 MHz (ナイキスト 1 設定条件を使用) 25°C 12 fIN = 70 MHz (ナイキスト 1 設定条件を使用、ディザ・オン) Full 25°C 11.8 12.0 Bits Bits fIN = 170 MHz (ナイキスト 2 設定条件を使用) 25°C 11.7 11.8 Bits fIN = 170 MHz (ナイキスト 2 設定条件を使用, ディザ・オン) 25°C 11.5 11.6 Bits fIN = 305 MHz (ナイキスト 2 設定条件を使用) 25°C 11.1 Bits fIN = 400 MHz (ナイキスト 3 設定条件を使用) 25°C 10.6 Bits 12.0 11.9 第 2 または第 3 高調波 fIN = 30 MHz (ナイキスト 1 設定条件を使用) 25°C −96 −94 fIN = 70 MHz (ナイキスト 1 設定条件を使用) 25°C −90 −87 fIN = 70 MHz (ナイキスト 1 設定条件を使用、ディザ・オン) Full 25°C −92 fIN = 170 MHz (ナイキスト 2 設定条件を使用) 25°C fIN = 170 MHz (ナイキスト 2 設定条件を使用, ディザ・オン) fIN = 305 MHz (ナイキスト 2 設定条件を使用) fIN = 400 MHz (ナイキスト 3 設定条件を使用) dBc −83 dBc −83 −89 dBc dBc −87 −85 dBc 25°C −87 −85 dBc 25°C −89 −86 dBc 25°C −80 −77 dBc fIN = 30 MHz (ナイキスト 1 設定条件を使用) 25°C 96 94 dBc fIN = 70 MHz (ナイキスト 1 設定条件を使用) 25°C 90 87 dBc スプリアス・フリー・ダイナミック・レンジ(SFDR) Rev. A | Page 4 of 37 83 AD9652 データシート VREF = 1.25 V、 デフォルト VREF = 1 V パラメータ 1 温度 Min Typ Max Min 83 Typ Max 単位 fIN = 70 MHz (ナイキスト 1 設定条件を使用、ディザ・オン) Full 25°C 92 89 dBc dBc fIN = 170 MHz (ナイキスト 2 設定条件を使用) 25°C 84 85 dBc fIN = 170 MHz (ナイキスト 2 設定条件を使用, ディザ・オン) 25°C 87 85 dBc fIN = 305 MHz (ナイキスト 2 設定条件を使用) 25°C 89 86 dBc fIN = 400 MHz (ナイキスト 3 設定条件を使用) 25°C 80 77 dBc nd rd その他の高調波 (2 または 3 高調波は含まない) fIN = 30 MHz (ナイキスト 1 設定条件を使用) 25°C −101 −102 fIN = 70 MHz (ナイキスト 1 設定条件を使用) 25°C −99 −98 fIN = 70 MHz (ナイキスト 1 設定条件を使用、ディザ・オン) Full 25°C −100 fIN = 170 MHz (ナイキスト 2 設定条件を使用) 25°C fIN = 170 MHz (ナイキスト 2 設定条件を使用, ディザ・オン) 25°C fIN = 305 MHz (ナイキスト 2 設定条件を使用) fIN = 400 MHz (ナイキスト 3 設定条件を使用) 2 調波 SFDR fIN = 70.1 MHz (−7 dBFS ), 72.1 MHz (−7 dBFS ) fIN = 184.12 MHz (−7 dBFS ), 187.12 MHz (−7 dBFS ) クロストーク 2 フル・パワー帯域幅 ノイズ帯域幅 3 4 dBc −90 dBc −86 −100 dBc dBc −91 −90 dBc −90 −95 dBc 25°C −98 −97 dBc 25°C −92 −91 dBc 25°C 25°C Full 90 93 83 90 dBc dBc dB 25°C 485 485 MHz 25°C 650 650 MHz 1 完全な定義については AN-835 Application Note「Understanding High Speed ADC Testing and Evaluation」を参照してください。 クロストークは、片方のチャンネルに-1.0 dBFS を入力し、他方のチャンネルは入力なしで、100 MHz で測定。 3 フルパワー帯域幅とは、適切な ADC 性能が得られる動作帯域幅です。. 4 ノイズ帯域幅は、ADC にノイズが混入して内部で減衰されない ADC 入力の−3 dB 帯域幅です。 2 デジタル仕様 特に指定のない限り、AVDD3 = 3.3 V、AVDD = AVDD_CLK = 1.8 V、SPIVDD = DRVDD = 1.8 V、サンプル・レート = 310 MSPS (クロッ ク入力 = 1240 MHz、 AD9652 4 分周)、VIN = −1.0 dBFS 差動入力、2.5 V p-p フルスケール入力範囲、DCS イネーブル、ディザ・オフ。 表3 パラメータ 試験条件／コメント 差動クロック入力 (CLK+, CLK−) ロジック互換性 差動入力電圧 入力電圧範囲 内部コモン・モード・バイアス 入力コモン・モード範囲 ハイ・レベル入力電流 ロー・レベル入力電流 温度 Min Full CMOS/LVDS/LVPECL 0.3 3.6 Full Full Full Full AGND Full −155 Typ Max AVDD_CLK 0.9 0.9 +10 1.4 +145 −15 単 位 V pp V V V µA µA 1 Full 5 pF 入力抵抗 1 Full 10 kΩ 入力容量 SYNC 入力 ロジック互換性 内部バイアス Full 入力電圧範囲 Full Rev. A | Page 5 of 37 CMOS/LVDS 0.9 AGND AVDD_CLK V V AD9652 Data Sheet パラメータ 試験条件／コメント Max AVDD_CLK 単 位 V V ハイ・レベル入力電圧 温度 Full ロー・レベル入力電圧 Full AGND 0.6 ハイ・レベル入力電流 Full −15 +110 µA ロー・レベル入力電流 Full −105 +15 µA 入力容量 Full 1.5 pF 入力抵抗 Full 16 kΩ Min 1.2 Typ ロジック入力 (CSB) 2 ハイ・レベル入力電圧 Full ロー・レベル入力電圧 1.22 SPIVDD V V Full 0 0.6 ハイ・レベル入力電流 Full −65 +65 µA ロー・レベル入力電流 Full −135 0 µA 入力容量 Full 26 kΩ 入力抵抗 Full 2 pF ロジック入力 (SCLK) 3 ハイ・レベル入力電圧 Full 1.22 SPIVDD V ロー・レベル入力電圧 Full 0 0.6 V Full 0 110 µA ロー・レベル入力電流 Full −60 入力容量 Full 26 kΩ Full 2 pF ハイ・レベル入力電流 入力抵抗 ロジック入力 (SDIO) +50 µA 2 ハイ・レベル入力電圧 Full 1.22 SPIVDD V ロー・レベル入力電圧 Full 0 0.6 V ハイ・レベル入力電流 Full −65 +70 µA ロー・レベル入力電流 Full −135 0 µA 入力容量 Full 26 kΩ 入力抵抗 Full 5 pF ロジック入力 (PDWN) 3 ハイ・レベル入力電圧 Full 1.22 DRVDD V ロー・レベル入力電圧 Full 0 0.6 V ハイ・レベル入力電流 Full −80 +190 µA ロー・レベル入力電流 Full −145 入力容量 Full 26 kΩ 入力抵抗 Full 5 pF +130 µA デジタル出力 LVDS データ及び OR± 出力 公称 100 Ω 差動終端を仮 定 ANSI モード 差動出力電圧 (VOD) 最大設定値、デフォルト 出力オフセット電圧 (VOS) Full 310 350 450 mV Full 1.15 1.22 1.35 V Full 150 200 280 mV Full 1.15 1.22 1.35 V Reduced Swing モード 差動出力電圧 (VOD) 最小設定値 出力オフセット電圧 (VOS) 1 2 I 入力容量／抵抗は、1 本の差動入力ピンと AGND との間の実効容量／抵抗です。 I 内部の弱いプルアップ。. Rev. A | Page 6 of 37 AD9652 データシート 3 内部の弱いプルダウン。 スイッチング仕様 表4 パラメータ 試験条件／コメント 温度 Min Max 単位 Full Full 80 1240 MHz 80 310 Full 3.2 MSPS Typ クロック入力パラメータ (CLK±) 入力クロック・レート 変換レート 1 周期—1 分周モード (tCLK) ns ハイ・レベルの最小パルス幅 (tCH) 1 分周モード DCS イネーブル Full 0.8 ns DCS ディスエーブル Full 1.3 ns Full 0.8 ns アパーチャ遅延 (tA) Full 1.0 ns アパーチャ不確定性 (ジッタ、tJ) Full 0.1 ps rms Full 290 ps DCO± 伝播遅延 (tDCO) Full 290 ps DCO±-to-Data スキュー (tSKEW) Full 0 ns 2 分周モード～8 分周モード データ出力パラメータ LVDS モード データ伝播遅延 (tPD) パイプライン遅延(レイテンシ) ウェイクアップ時間 Full 26 Cycles スタンバイから Full 100 µs パワーダウンから Full 1 sec Full 3 Cycles 範囲外からの回復時間 1 変換レートは分周後のクロック・レートです。 タイミング仕様 表5 パラメータ 試験条件／コメント SYNC のタイミング 条件 tSSYNC SYNC から CLK+の立ち上がりエッジまでのセットアップ・タイム 0.1 ns SYNC から CLK+の立ち上がりエッジまでのホールド・タイム 0.1 ns tHSYNC SPI のタイミング条 件 tDS tDH Min Typ Max 単位 データと SCLK の立ち上がりエッジとの間のセットアップ・タイム 2 ns データと SCLK の立ち上がりエッジとの間のホールド・タイム 2 ns tCLK SCLK の周期 40 ns tS CSB と SCLK との間のセットアップ・タイム 2 ns tH CSB と SCLK との間のホールド・タイム 2 ns tHIGH SCLK ハイ・レベルの最小時間 10 ns tLOW SCLK ロー・レベルの最小時間 10 ns tEN_SDIO SCLK の立下りエッジを基準として、SDIO ピンを入力から出力に切り 換えるために必要な時間 (タイミング図には示されていない) 10 ns tDIS_SDIO SCLK の立下りエッジを基準として、SDIO ピンを出力から入力に切り 換えるために必要な時間 (タイミング図には示されていない) 10 ns Rev. A | Page 7 of 37 AD9652 Data Sheet パラメータ tSPI_RST 試験条件／コメント Min 500 パワーアップの後、SPI アクセスが可能となるまでのハードまたはソ フト・リセットのために必要な時間(タイミング図には示されていな い) Typ Max 単位 µs タイミング図 tA N–1 N+4 N+5 N N+3 VIN±x N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCO– DCO+ tSKEW PARALLEL INTERLEAVED D0± (LSB) CH A CH B CH A CH B CH A CH B CH A CH B CH A N – 26 N – 26 N – 25 N – 25 N – 24 N – 24 N – 23 N – 23 N – 22 CHANNEL A AND CHANNEL B D15± (MSB) CH A CH B CH A CH B CH A CH B CH A CH B CH A N – 26 N – 26 N – 25 N – 25 N – 24 N – 24 N – 23 N – 23 N – 22 12169-002 tPD 図 2. LVDS データ出力のタイミング CLK± tHSYNC 12169-003 tSSYNC SYNC 図 3. SYNC タイミング入力 tHIGH tDS tS tDH tCLK tH tLOW CSB SCLK DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 図 4. シリアル・ポート・インタフェースのタイミング図 Rev. A | Page 8 of 37 D3 D2 D1 D0 DON’T CARE 12169-049 SDIO DON’T CARE DON’T CARE AD9652 データシート 絶対最大定格 の節に記載する規定値以上での製品の動作を定めたものではあ りません。製品を長時間最大動作条件以上で動作させると製品 の信頼性に影響を与えます。 表6 パラメータ 定格 電気的条件 熱特性 AGND を基準とする AVDD3 -0.3 V～+3.6 V AGND を基準とする AVDD_CLK -0.3 V～+2.0 V AGND を基準とする AVDD -0.3 V～+2.0 V AGND を基準とする DRVDD -0.3 V～+2.0 V AGND を基準とする SPIVDD -0.3 V～+3.6 V AGND を基準とする VIN+A/VIN+B、VIN−A/VIN−B 1.2 V～3.0 V AGND を基準とする CLK+、 CLK− AGND を基準とする SYNC -0.3 V～AVDD_CLK + 0.2 V -0.3 V～AVDD_CLK + 0.2 V -0.3 V～AVDD + 0.2 V AGND を基準とする VCM θJA (Typ) は、厚いグラウンド・プレーンを持つ JEDEC 51-2 規格 の 4 層 PCB と、8 層 PCB の両方に対して規定されます。8 層 PCB は 2 オンスの銅配線層（M1 と M8)、1 オンスの内部銅配線 層、及び M2、M5、及び M7 層へのヴィア接続を持っています。 AGND を基準とする CSB -0.3 V～SPIVDD + 0.3 V AGND を基準とする SCLK -0.3 V～SPIVDD + 0.3 V AGND を基準とする SDIO -0.3 V～SPIVDD + 0.3 V AGND を基準とする PDWN -0.3 V～DRVDD + 0.3 V AGND を基準とする OR+/OR− -0.3 V～DRVDD + 0.3 V AGND を基準とする D0±～D15± -0.3 V～DRVDD + 0.3 V AGND を基準とする DCO± -0.3 V～DRVDD + 0.3 V 環境条件 動作温度範囲(周囲) バイアス時の最高ジャンクショ ン温度 保存温度範囲(周囲) 表 7 に示されるように、空気流を与えると熱放散が大きくなり、 θJA が小さくなります。また、メタル・パターン、スルー・ホー ル、グラウンド・プレーン、電源プレーンとパッケージ・ピン が直接接触する場合、これらのメタルによっても θJA が小さくな ります。 表 7. 熱抵抗 パッケージ・タイプ 144 ボール CSP_BGA 10 mm × 10 mm (BC-144-6) 1 2 空気流 の速度 (m/sec) ボードのタイ プ 0 1.0 0 1.0 8 層 PCB θJA 2 15.8 単位 °C/W 8 層 PCB 13.9 °C/W 21.7 19.2 °C/W °C/W 1 JEDEC JEDEC1 JEDEC 51-7 と JEDEC 25-5 2S2P テスト・ボードに準拠。 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準 拠。 ESD に関する注意 -40℃～+85℃ 125°C −65°C ～150°C 上記の絶対最大定格またはそれ以上のストレスを加えるとデバ イスに恒久的な損傷を与えることがあります。この規定はスト レス定格の規定のみを目的とするものであり、この仕様の動作 Rev. A | Page 9 of 37 SD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検知されないまま放 電することがあります。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが高エネルギ ーの静電放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止するため、ESD に対する適切な予防措置を講じることをお勧めします。 AD9652 Data Sheet ピン配置及びピン機能説明 AD9652 1 2 3 4 5 6 7 8 9 10 11 12 A RBIAS VCM AVDD3 VIN+B VIN–B AVDD3 AVDD3 VIN–A VIN+A AVDD3 SENSE VREF B AGND AVDD3 AVDD3 AGND AGND AVDD3 AVDD3 AGND AGND AVDD3 AVDD3 AGND C AGND AGND AVDD AGND AGND AVDD_ CLK AVDD_ CLK AGND AGND AVDD AGND AGND D CLK– AGND AVDD AGND AGND AVDD_ CLK AVDD_ CLK AGND AGND AVDD AGND CSB E CLK+ AGND AVDD AGND AGND AVDD_ CLK AVDD_ CLK AGND AGND AVDD AGND SDIO F TEST AGND AVDD AGND AGND AVDD_ CLK AVDD_ CLK AGND AGND AVDD AGND SCLK G SYNC AGND AVDD AGND AGND AVDD AVDD AGND AGND AVDD AGND OR+ H PDWN AGND AVDD AGND AGND AVDD AVDD AGND AGND AVDD AGND OR– J D0– D0+ DRGND DRGND DRGND DRGND DRGND DC0+ DRGND DRGND D15+ D15– K D1– D1+ DRVDD DRVDD SPIVDD DRVDD DRVDD DC0– DRVDD DRVDD D14+ D14– L D2+ D3+ D4+ D5+ D6+ D7+ D8+ D9+ D10+ D11+ D12+ D13+ M D2– D3– D4– D5– D6– D7– D8– D9– D10– D11– D12– D13– 12169-004 TOP VIEW (Not to Scale) 図 5.ピン配置 表 8. ピン機能の説明 ピン番号 記号 タイプ 説明 ADC 電源 K5 SPIVDD 電源 シリアル・インタフェース・ロジック電源（1.8 V Typ.、3.3 V オプション） K3, K4, K6, K7, K9, K10 DRVDD 電源 デジタル出力ドライバ電源(1.8 V 公称) A3, A6, A7, A10, B2, B3, B6, B7, B10, B11 C6, C7, D6, D7, E6, E7, F6, F7 C3, C10, D3, D10, E3, E10, F3, F10, G3, G6, G7, G10, H3, H6, H7, H10 AVDD3 電源 3.3 V アナログ電源(3.3 V 公称) AVDD_CLK 電源 クロック回路用 1.8 V アナログ電源(1.8 V 公称) AVDD 電源 1.8 V アナログ電源(1.8 V 公称) Rev. A | Page 10 of 37 AD9652 データシート ピン番号 記号 AGND タイプ 説明 アナログ・グ ラウンド AVDD3、AVDD_CLK、及び AVDD 用アナログ・グラウンド 基準 DRGND デジタル・グ ラウンド デジタル及び出力ドライバ・グラウンド基準 J4 DRGND デジタル・グ ラウンド デジタル及び出力ドライバ・グラウンド基準 J5 DRGND デジタル・グ ラウンド デジタル及び出力ドライバ・グラウンド基準 J6 DRGND デジタル・グ ラウンド デジタル及び出力ドライバ・グラウンド基準 J7 DRGND デジタル・グ ラウンド デジタル及び出力ドライバ・グラウンド基準 J9 DRGND デジタル・グ ラウンド デジタル及び出力ドライバ・グラウンド基準 J10 DRGND デジタル・グ ラウンド デジタル及び出力ドライバ・グラウンド基準 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A A8 VIN−A 入力 差動アナログ入力ピン(-)、チャンネル A A4 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B A5 VIN−B 入力 差動アナログ入力ピン(-)、チャンネル B A2 VCM 出力 アナログ入力のコモン・モード・レベル・バイアス出力。0.1 μF のコンデンサでこのピンをグラウンドへデカップリング してください。 A1 RBIAS 出力 外部バイアス抵抗接続。このピンとアナログ・グラウンド (AGND) との間に 10 kΩの抵抗を接続する必要があります。 A12 VREF 入力/出力 リファレンス電圧入力/出力 A11 SENSE 入力 リファレンス電圧モード・セレクト（表 12 参照)。 E1 CLK+ 入力 ADC クロック入力（＋側）。 D1 CLK− 入力 ADC クロック入力（－側）。 TEST 入力 プルダウン。未使用デジタル入力。50 Ω の抵抗でこのピン をグラウンドへプルダウンしてください。 G1 SYNC 入力 デジタル入力クロック同期ピン。使用しない場合はロー・レ ベルに固定。 H1 PDWN 入力 パワーダウン入力（アクティブ・ハイ）。このピンの動作は SPI モードに依存し、パワーダウンまたはスタンバイに設定 することができます ( Table 17 内の抵抗 0x08 参照）。 D0+ 出力 チャンネル A/チャンネル B LVDS 出力データ 0—（＋側、 LSB)。 J1 D0− 出力 チャンネル A/チャンネル B LVDS 出力データ 0—（－側、 LSB)。 K2 D1+ 出力 チャンネル A/チャンネル B LVDS 出力データ 1—（＋側）。 K1 D1− 出力 チャンネル A/チャンネル B LVDS 出力データ 1—（－側）。 B1, B4, B5, B8, B9, B12, C1, C2, C4, C5, C8, C9, C11, C12, D2, D4, D5, D8, D9, D11, E2, E4, E5, E8, E9, E11, F2, F4, F5, F8, F9, F11, G2, G4, G5, G8, G9, G11, H2, H4, H5, H8, H9, H11 J3 ADC アナログ A9 デジタル入力 F1 デジタル出力 J2 Rev. A | Page 11 of 37 AD9652 ピン番号 L1 Data Sheet 記号 D2+ タイプ 説明 出力 チャンネル A/チャンネル B LVDS 出力データ 2—（＋側）。 M1 D2− 出力 チャンネル A/チャンネル B LVDS 出力データ 2—（－側）。 L2 D3+ 出力 チャンネル A/チャンネル B LVDS 出力データ 3—（＋側）。 M2 D3− 出力 チャンネル A/チャンネル B LVDS 出力データ 3—（－側）。 L3 D4+ 出力 チャンネル A/チャンネル B LVDS 出力データ 4—（＋側）。 M3 D4− 出力 チャンネル A/チャンネル B LVDS 出力データ 4—（－側）。 L4 D5+ 出力 チャンネル A/チャンネル B LVDS 出力データ 5—（＋側）。 M4 D5− 出力 チャンネル A/チャンネル B LVDS 出力データ 5（－側）。 L5 D6+ 出力 チャンネル A/チャンネル B LVDS 出力データ 6（＋側）。 M5 D6− 出力 チャンネル A/チャンネル B LVDS 出力データ 6（－側）。 L6 D7+ 出力 チャンネル A/チャンネル B LVDS 出力データ 7（＋側）。 M6 D7− 出力 チャンネル A/チャンネル B LVDS 出力データ 7（－側）。 L7 D8+ 出力 チャンネル A/チャンネル B LVDS 出力データ 8（＋側）。 M7 D8− 出力 チャンネル A/チャンネル B LVDS 出力データ 8（－側）。 L8 D9+ 出力 チャンネル A/チャンネル B LVDS 出力データ 9（＋側）。 M8 D9− 出力 チャンネル A/チャンネル B LVDS 出力データ 9（－側）。 L9 D10+ 出力 チャンネル A/チャンネル B LVDS 出力データ 10（＋側）。 M9 D10− 出力 チャンネル A/チャンネル B LVDS 出力データ 10（－側）。 L10 D11+ 出力 チャンネル A/チャンネル B LVDS 出力データ 11（＋側）。 M10 D11− 出力 チャンネル A/チャンネル B LVDS 出力データ 11（－側）。 L11 D12+ 出力 チャンネル A/チャンネル B LVDS 出力データ 12（＋側）。 M11 D12− 出力 チャンネル A/チャンネル B LVDS 出力データ 12（－側）。 L12 D13+ 出力 チャンネル A/チャンネル B LVDS 出力データ 13（＋側）。 M12 D13− 出力 チャンネル A/チャンネル B LVDS 出力データ 13（－側）。 K11 D14+ 出力 チャンネル A/チャンネル B LVDS 出力データ 14（＋側）。 K12 D14− 出力 チャンネル A/チャンネル B LVDS 出力データ 14（－側）。 J11 D15+ 出力 チャンネル A/チャンネル B LVDS 出力データ 15 (＋側、 MSB)。 J12 D15− 出力 チャンネル A/チャンネル B LVDS 出力データ 15 (－側、 MSB)。 G12 OR+ 出力 チャンネル A/チャンネル B LVDS 範囲外（＋側）。 H12 OR− 出力 チャンネル A/チャンネル B LVDS 範囲外（－側）。 J8 DCO+ 出力 チャンネル A/チャンネル B LVDS データ・クロック出力— （＋側）。 K8 DCO− 出力 チャンネル A/チャンネル B LVDS データ・クロック出力— （－側）。 SPI 制御 F12 SCLK 入力 SPI シリアル・クロック E12 SDIO 入力/出力 SPI のシリアル・データ入力/出力。 D12 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。このピンはこの ピンはパワーアップ時はハイ・レベルにプルアップする必要 があります。 Rev. A | Page 12 of 37 AD9652 データシート 代表的な性能特性 特に指定のない限り、AVDD3 = 3.3 V、AVDD = AVDD_CLK = 1.8 V、SPIVDD = DRVDD = 1.8 V、サンプル・レート = 310 MSPS (クロッ ク入力 = 1240 MHz、 AD9652 4 分周)、VIN = −1.0 dBFS 差動、VREF = 1.25 V、DCS イネーブル、ディザ・オフ。 0 0 AIN = –1dBFS SNRFS = 75.0dB SFDR = 89dBc –20 –40 –60 –80 –60 –80 –100 –100 –120 –120 0 20 40 60 80 100 120 140 fIN (MHz) –140 12169-005 –140 図 6. シングル・トーン高速フーリエ変換(FFT)、 fIN = 70.1 MHz、(NSD = −156.7 dBFS/Hz) 0 60 80 100 120 140 図 9. シングル・トーン FFT、fIN = 70.1 MHz、ディザ・オン、 (NSD = −156.3 dBFS/Hz) AIN = –7dBFS SNRFS = 75.7dB SFDR = 91.9dBc –20 40 fIN (MHz) 0 0 20 12169-006 AMPLITUDE (dB) –40 AMPLITUDE (dB) AIN = –1dBFS SNRFS = 74.4dB SFDR = 90dBc –20 AIN = –7dBFS SNRFS = 75.2dB SFDR = 94.4dBc –20 –40 AMPLITUDE (dB) AMPLITUDE (dB) –40 –60 –80 –60 –80 –100 –100 –120 0 20 40 60 80 100 120 140 fIN (MHz) 12169-007 –140 –140 図 7. シングル・トーン高速フーリエ変換(FFT)、fIN = 70.1 MHz (NSD = −156.7 dBFS/Hz) 0 20 40 60 80 100 120 140 fIN (MHz) 図 10. シングル・トーン FFT、fIN = 70.1 MHz at −7 dBFS、 ディザ・オン (NSD = -157.1 dBFS/Hz) 0 AIN = –1dBFS SNRFS = 73.2dB SFDR = 88dBc –20 AIN = –1dBFS SNRFS = 72.9dB SFDR = 88dBc –20 –40 AMPLITUDE (dB) –40 –60 –80 –60 –80 –100 –100 –140 –140 0 20 40 60 80 100 120 140 fIN (MHz) 図 8. シングル・トーン FFT、fIN = 185 MHz at -1 dBFS (NSD = -155.2 dBFS/Hz)、抵抗 0x22A = 0x01 0 20 40 60 80 fIN (MHz) 100 120 140 12169-010 –120 –120 12169-009 AMPLITUDE (dB) 0 12169-008 –120 図 11. シングル・トーン FFT、fIN = 185 MHz at -1 dBFS、 ディザ・オン (NSD = -154.9 dBFS/Hz)、抵抗 0x22A = 0x01 Rev. A | Page 13 of 37 AD9652 0 Data Sheet 0 AIN = –7dBFS SNRFS = 75dB SFDR = 92dBc –20 –40 AMPLITUDE (dB) –80 –80 –100 –100 –120 –120 0 20 40 60 80 100 120 –140 12169-011 –140 140 fIN (MHz) 0 0 40 60 80 100 120 140 図 15. シングル・トーン FFT、fIN = 185 MHz at -7 dBFS (NSD = -156.4 dBFS/Hz)、抵抗 0x22A = 0x01 0 AIN = –1dBFS SNRFS = 69.7dB SFDR = 86.9dBc –20 20 fIN (MHz) 図 12. シングル・トーン FFT、fIN = 185 MHz at -7 dBFS (NSD = -156.9 dBFS/Hz)、抵抗 0x22A = 0x01 AIN = –1dBFS SNRFS = 69.5dB SFDR = 91.6dBc –20 –40 –60 –80 –60 –80 –100 –100 –120 –120 0 50 100 150 fIN (MHz) 図 13. FFT、fIN = 305 MHz、AIN = −1 dBFS、ディザ・オフ、 抵抗 0x22A = 0x01 0 –140 12169-200 –140 0 100 150 fIN (MHz) 図 16. FFT、fIN = 305 MHz、AIN = −1 dBFS、ディザ・オン、 抵抗 0x22A = 0x01 0 AIN = –7dBFS SNRFS = 72.7dB SFDR = 90.7dBc –20 50 12169-201 MAGNITUDE (dB) –40 MAGNITUDE (dB) –60 12169-012 –60 AIN = –7dBFS SNRFS = 72.8dB SFDR = 90.7dBc –20 –40 MAGNITUDE (dB) –40 –60 –80 –60 –80 –100 –100 –120 –120 0 50 100 fIN (MHz) 150 –140 12169-204 –140 図 14. FFT、fIN = 305 MHz、AIN = -7 dBFS、ディザ・オフ、 抵抗 0x22A = 0x01 0 50 100 fIN (MHz) 150 12169-205 AMPLITUDE (dB) –40 MAGNITUDE (dB) AIN = –7dBFS SNRFS = 74.5dB SFDR = 93dBc –20 図 17. FFT、fIN = 305 MHz、AIN = −7 dBFS、ディザ・オン、 抵抗 0x22A = 0x01 Rev. A | Page 14 of 37 AD9652 データシート 0 0 AIN = –1dBFS SNRFS = 68.0dB SFDR = 75.7dBc –20 –40 –60 –80 –60 –80 –100 –100 –120 –120 50 0 100 –140 12169-202 –140 150 fIN (MHz) 0 150 図 21. FFT、fIN = 400 MHz、AIN = −1 dBFS、ディザ・オン、 抵抗 0x22A = 0x02 0 AIN = –7dBFS SNRFS = 71.7dB SFDR = 81.3dBc –20 100 fIN (MHz) 図 18. FFT、fIN = 400 MHz、AIN = −1 dBFS、ディザ・オフ、 抵抗 0x22A = 0x02 0 50 AIN = –7dBFS SNRFS = 71.9dB SFDR = 80.2dBc –20 –40 –60 –80 –60 –80 –100 –100 –120 –120 0 50 100 150 fIN (MHz) –140 12169-206 –140 0 100 150 fIN (MHz) 図 22. FFT、fIN = 400 MHz、AIN = −7 dBFS、ディザ・オン、 抵抗 0x22A = 0x02 図 19. FFT、fIN = 400 MHz、AIN = -7 dBFS、ディザ・オフ、 抵抗 0x22A = 0x02 78 50 78 140 140 76 76 120 120 74 66 SNR (dB) 70 68 100 SNRFS (dB), –40°C SNRFS (dB), +25°C SNRFS (dB), +85°C SFDR (dBFS), –40°C SFDR (dBFS), +25°C SFDR (dBFS), +85°C SFDR (dBc), –40°C SFDR (dBc), +25°C SFDR (dBc), +85°C 80 60 66 60 64 64 40 40 62 62 20 –60 –40 AIN (–dBFS) –20 0 60 –80 12169-014 60 –80 図 20. シングル・トーン SNR/SFDR 対入力振幅(AIN)、fIN = 90.1 MHz、VREF = 1.25 V、パラメータ：温度、ディザ・オフ 20 –60 –40 AIN (–dBFS) –20 0 12169-114 68 80 SFDR (dB) 70 72 100 SNRFS (dB), –40°C SNRFS (dB), +25°C SNRFS (dB), +85°C SFDR (dBFS), –40°C SFDR (dBFS), +25°C SFDR (dBFS), +85°C SFDR (dBc), –40°C SFDR (dBc), +25°C SFDR (dBc), +85°C SFDR (dB) 74 72 12169-207 MAGNITUDE (dB) –40 SNR (dB) 12169-203 MAGNITUDE (dB) MAGNITUDE (dB) –40 MAGNITUDE (dB) AIN = –1dBFS SNRFS = 68.0dB SFDR = 75.0dBc –20 図 23. シングル・トーン SNR/SFDR 対入力振幅(AIN)、fIN = 90.1 MHz、VREF = 1.25 V、パラメータ：温度、ディザ・オン Rev. A | Page 15 of 37 AD9652 Data Sheet 78 140 78 76 140 76 120 120 74 68 80 66 SNR (dB) 70 72 100 SNRFS (dB), –40°C SNRFS (dB), +25°C SNRFS (dB), +85°C SFDR (dBFS), –40°C SFDR (dBFS), +25°C SFDR (dBFS), +85°C SFDR (dBc), –40°C SFDR (dBc), +25°C SFDR (dBc), +85°C SFDR (dB) 60 100 SNRFS (dB), –40°C SNRFS (dB), +25°C SNRFS (dB), +85°C SFDR (dBFS), –40°C SFDR (dBFS), +25°C SFDR (dBFS), +85°C SFDR (dBc), –40°C SFDR (dBc), +25°C SFDR (dBc), +85°C 70 68 80 66 64 60 64 40 40 62 0 AIN (–dBFS) 図 24. シングル・トーン SNR/SFDR 対入力振幅(AIN)、fIN = 90.1 MHz、VREF = 1.0 V、パラメータ：温度、ディザ・オフ 76 SNRFS (NYQUIST SETTING 1) SNRFS (NYQUIST SETTING 2) SNRFS (NYQUIST SETTING 3) 74 –40 –20 0 AIN (–dBFS) 110 76 106 74 110 SNRFS (NYQUIST SETTING 1) SNRFS (NYQUIST SETTING 2) SNRFS (NYQUIST SETTING 3) 106 70 98 68 94 66 90 64 86 SFDR (NYQUIST SETTING 1) SFDR (NYQUIST SETTING 2) SFDR (NYQUIST SETTING 3) 60 58 56 0 50 100 150 200 250 300 350 400 450 500 58 56 70 86 82 58 56 0 50 100 150 200 250 300 fIN (MHz) 350 400 450 500 SNR (dB) 98 62 150 200 250 300 350 400 450 500 76 74 64 100 74 110 106 SNRFS (NYQUIST SETTING 1) SNRFS (NYQUIST SETTING 2) SNRFS (NYQUIST SETTING 3) 102 98 68 94 66 90 64 86 62 78 60 74 58 70 550 56 図 26. シングル・トーン SNR/SFDR 対入力周波数周波数(fIN)、 振幅 = -7 dBFS、VREF = 1.25 V 70 550 fIN (MHz) 72 90 50 78 図 28. シングル・トーン SNR/SFDR 対入力周波数周波数(fIN)、 振幅 = -1 dBFS、VREF = 1.0 V 102 94 82 SFDR (NYQUIST SETTING 1) SFDR (NYQUIST SETTING 2) SFDR (NYQUIST SETTING 3) 0 106 66 60 86 70 550 68 SFDR (NYQUIST SETTING 1) SFDR (NYQUIST SETTING 2) SFDR (NYQUIST SETTING 3) 64 74 SFDR (dBc) 70 90 60 12169-017 SNRFS (NYQUIST SETTING 1) SNRFS (NYQUIST SETTING 2) SNRFS (NYQUIST SETTING 3) 72 94 62 110 74 68 78 fIN (MHz) 102 66 82 図 25. シングル・トーン SNR/SFDR 対入力周波数周波数(fIN)、 振幅 = -1 dBFS、VREF = 1.25 V 76 SNR (dB) 72 98 SFDR (dBc) 102 70 62 SNR (dB) 20 –60 図 27. シングル・トーン SNR/SFDR 対入力振幅(AIN)、fIN = 90.1 MHz、VREF = 1.0 V、パラメータ：温度、ディザ・オン 12169-116 SNR (dB) 72 60 –80 SFDR (dB) –20 12169-016 –40 SFDR (dBc) 20 –60 12169-015 60 –80 12169-115 62 82 SFDR (NYQUIST SETTING 1) SFDR (NYQUIST SETTING 2) SFDR (NYQUIST SETTING 3) 0 50 100 150 200 78 74 250 300 fIN (MHz) 350 400 450 500 70 550 12169-117 SNR (dB) 72 SFDR (dB) 74 図 29. シングル・トーン SNR/SFDR 対入力周波数周波数(fIN)、 振幅 = -7 dBFS、VREF = 1.0 V Rev. A | Page 16 of 37 105 –20 100 –20 100 –40 95 –40 95 –100 –120 –80 –60 –40 –20 85 –80 80 –100 75 –120 –80 0 INPUT AMPLITUDE (dBFS) 85 80 75 –60 –40 –20 0 INPUT AMPLITUDE (dBFS) 図 33. 2 トーン SFDR/IMD 対入力振幅、fIN = 70.1 MHz 及び 72.1 MHz、ディザ・オン 0 105 –20 100 –20 100 –40 95 –40 95 –60 90 SFDR (dBFS) IMD2 (dBc) IMD3 (dBc) IMD2 (dBFS) IMD3 (dBFS) –80 –100 –120 –80 –60 –40 –20 90 SFDR (dBFS) IMD2 (dBc) IMD3 (dBc) IMD2 (dBFS) IMD3 (dBFS) –80 80 –100 75 –120 –80 0 INPUT AMPLITUDE (dBFS) 85 80 75 –60 –40 –20 0 INPUT AMPLITUDE (dBFS) 図 34. 2 トーン SFDR/IMD 対入力振幅、fIN = 184 MHz 及び 187 MHz、ディザ・オン、抵抗 0x22A = 0x01 70000 AIN1 = AIN2 = –7dBFS SFDR = 87dBc (94dBFS) IMD2 = –92dBc (–99dBFS) IMD3 = –87dBc (–94dBFS) –20 –60 85 図 31. 2 トーン SFDR/IMD 対入力振幅、fIN = 184 MHz 及び 187 MHz、ディザ・オフ、抵抗 0x22A = 0x01 0 IMD (dB) 105 SFDR (dBFS) 0 12169-330 60000 –40 図 32. 2 トーン FFT、fIN = 89.1 MHz 及び 92.1 MHz、 VREF = 1.25 V 図 35. グラウンド時入力ヒストグラム Rev. A | Page 17 of 37 N + 20 N + 18 12169-026 CODES N + 16 N + 14 N + 12 fIN (MHz) 0 N+8 150 N + 10 125 N+6 100 N+4 75 N 50 N +2 25 N–2 0 N–4 –140 N–6 10000 N–8 –120 N – 10 20000 12169-331 –100 N – 12 30000 N – 14 –80 40000 N – 16 –60 N – 18 NUMBER OF HITS 50000 N – 20 IMD (dB) 図 30. 2 トーン SFDR/相互変調歪み(IMD) 対入力振幅、 fIN = 70.1 MHz 及び 72.1 MHz、ディザ・オフ AMPLITUDE (dB) 90 SFDR (dBFS) IMD2 (dBc) IMD3 (dBc) IMD2 (dBFS) IMD3 (dBFS) SFDR (dBFS) –80 –60 12169-332 90 SFDR (dBFS) IMD2 (dBc) IMD3 (dBc) IMD2 (dBFS) IMD3 (dBFS) 12169-333 –60 IMD (dB) 0 SFDR (dBFS) 105 12169-329 IMD (dB) 0 SFDR (dBFS) AD9652 データシート AD9652 Data Sheet 図 36. エンコード・レート・スイープ、fIN = 90.1 MHz at −7 dBFS、VREF = 1.25 V 及び 1.0 V 図 39. エンコード・レート・スイープ、fIN = 90.1 MHz at -1 dBFS、VREF = 1.25 V 及び 1.0 V 図 37. ディザ・オフ時の DNL、fIN = 30 MHz 図 40. ディザ・オフ時の INL、fIN = 30 MHz 図 38. ディザ・オン時の DNL、fIN = 30 MHz 図 41. ディザ・オン時の INL、fIN = 30 MHz Rev. A | Page 18 of 37 AD9652 データシート 等価回路 SPIVDD AVDD3 350Ω SCLK 26kΩ 12169-027 27kΩ 12169-339 VIN±x 図 47. SLCK 入力等価回路 図 42. アナログ入力段等価回路 AVDD_CLK SPIVDD AVDD AVDD 26kΩ 0.9V 10kΩ 10kΩ CSB CLK– 12169-032 12169-028 CLK+ 350Ω 図 43. クロック入力等価回路 図 48. CSB 入力等価回路 DRVDD AVDD_CLK AVDD_CLK V– V+ DATAOUT+ DATAOUT– SYNC 0.9V V+ V– 0.9V 図 44. LVDS 出力等価回路 (DCO±、OR±、及び D0± ～D15±) 図 49. SYNC 入力等価回路 AVDD SPIVDD 26kΩ 350Ω 350Ω 12168-208 SENSE 12169-030 SDIO 12169-033 12169-029 16kΩ 図 50. SENSE 等価回路 図 45. SDIO 等価回路 AVDD 350Ω VREF 6kΩ 12169-209 26kΩ 12169-300 PDWN 図 46. PDWN 等価回路 図 51. VREF 等価回路 Rev. A | Page 19 of 37 AD9652 Data Sheet 動作原理 AD9652 は、デュアル、16 ビットの ADC で、最大 310 MSPS の サンプリング速度を持っています。AD9652 は、広帯域性能が 要求される通信及び計測機器のアプリケーション用に設計され ています。 デュアル ADC デザインは、2 つの別のアンテナから受信された同 じキャリアに対して ADC が同じ動作を行うダイバーシティー受 信回路で使用することができます。ADC は独立なアナログ入力 に対しても使うことができます。ADC 入力に適切なローパス・ フィルタまたはバンドパス・フィルタを使って、ADC 性能をほ とんど損なうことなく、DC～310 MHz の周波数をサンプルする ことができます。485 MHz (Typ.)アナログ入力に対する処理が許 容されていますが、ADC ノイズと歪みが増える犠牲が伴います。 同期機能を内蔵しているため、複数デバイス間でタイミングを 同期させることができます。 が得られるようにデザインされています。入力バッファは一貫 した入力インピーダンスを提供し、アナログ入力のインタフェ ースを容易にします。 差動アナログ入力インピーダンスは約 54 kΩの抵抗と 5.8 pF の 並列容量から構成されます。個別素子の受動ネットワークを使 用して ADC 入力にローパス・フィルタを構成することができま すが、素子の正確な値はアプリケーションによって変わります。 中間周波数(IF)のアンダーサンプリング・アプリケーションでは、 シャント・コンデンサが小さくなります。駆動源インピーダン スとの組み合わせでは、シャント・コンデンサが入力帯域幅を 制限します。詳細については、資料「Analog Dialog」の 「Transformer-Coupled Front-End for Wideband A/D Converters」の 項を参照してください。 AD9652 の設定と制御は、3 線の SPI 互換シリアル・インターフ ェースを使って行います。 AD9652 は、様々な入力信号周波数に対して、内蔵されている 最適設定を使用します。望ましい周波数帯に対する最適な ADC を構成するために抵抗 0x22A を使用します。 ADC のアーキテクチャ 表 9. 抵抗 0x22A の設定 AD9652 はデュアルのバッファつきフロントエンド・サンプ ル・アンド・ホールド回路と、パイプライン化されたスイッチ ド・キャパシタ型 ADC から構成されています。AD9652 は、パ イプライン化されたコンバータに加えて、初段の性能を最大限 に高めるための新しい入力回路の長所を利用したユニークなア ーキテクチャを採用しています。 抵抗 0x22A の設定 入力周波数範囲 0 (デフォルト) 1 0～155 MHz (1st ナイキスト) 2 310 MHz 以上 (3rd ナイキスト) 各ステージからの量子化された出力は、デジタル補正ロジック で結合されて最終的に 16 ビットの結果を生成します。パイプラ イン化されたアーキテクチャにより、新しい入力サンプルに対 して最初のステージが動作し、残りのステージは先行している サンプルに対して動作することができます。サンプリングはク ロックの立ち上がりエッジで行われます。 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・コンデンサ DAC に接続された低分解能のフラッシュ ADC とステージ間残留乗算型 DAC(MDAC)により構成されています。 MDAC は、再生された DAC 出力とパイプライン内の次のステ ージに対するフラッシュ入力の差を増幅します。各ステージ内 で冗長な 1 ビットを使って、フラッシュ誤差のデジタル補正を 可能にしています。最終ステージはフラッシュ ADC のみで構成 されています。 AD9652 は、各パイプライン・ステージで発生する内部誤差を 連続的に追跡し、誤差を補正することによって様々な動作条件 に対して連続的な動作を保証する内部デジタル信号処理回路を 備えています。この方法は、補正データのリセット及び収集を 行うための余分なスタートアップ時間を必要とします。 各チャンネルの入力ステージには差動サンプリング回路が含ま れており、差動モードまたはシングルエンド・モードで AC 結 合または DC 結合することができます。出力ステージのブロッ クで、データの整列、誤差補正、出力バッファへの出力が行わ れます。出力バッファの電圧は、デジタル出力ノイズをアナロ グ・コアから隔離するために アナログ回路とは別の電源から供 給されます。パワーダウン時には、出力バッファは高インピー ダンス状態になります。 アナログ入力に対する考慮 AD9652 のアナログ入力は、高性能な差動バッファになってい ます。このバッファは、差動入力信号を処理する際に最適性能 155～310 MHz (2nd ナイキスト) 最適なダイナミック性能を得るためには、各差動入力 VIN+と VIN-を駆動するソース・インピーダンスが一致しており、各差 動入力はバランスしている必要があります。 入力コモン・モード AD9652 のアナログ入力は内部で DC バイアスされていません。 AC 結合のアプリケーションでは、ユーザーが外付けからこの バイアスを与える必要があります。最適な性能を得るためには、 コモン・モード電圧が 2.0 V に等しくなるように設定すること が推奨されます。設計ではオンボードにコモン・モード電圧リ ファレンスが搭載されており、VCM ピンから供給することがで きます。入力コモン・モードを設定するために VCM 出力を使 用することが推奨されます。VCM ピンはアプリケーション情報 セクションで説明されているように、0.1μF のコンデンサでグ ラウンドに対してデカップリングする必要があります。このデ カップリング・コンデンサは、デバイスとこのコンデンサ間の 直列抵抗とインダクタンスを最小化するためにピンにできるだ け近く配置してください。 コモン・モード電圧サーボ AD9652 の VCM 出力とアナログ入力間に電圧損失があるような アプリケーションの場合、コモン・モード電圧サーボを有効に して対処することができます。入力が交流結合され、VCM 出力 とアナログ入力の間に 100Ω 以上の抵抗が置かれている場合、 大きな電圧降下が生ずることがあり、コモン・モード電圧サー ボを有効にします。レジスタ 0x0F 内の Bit 0 をハイ・レベルに セットすると、VCM サーボ・モードが有効になります。このモ ードでは、AD9652 がアナログ入力部でのコモン・モード入力 レベルを監視し、コモン・モード入力電圧を最適なレベルに維 持するように VCM 出力レベルを調整します。 両方のチャンネルが動作している場合、チャンネル A が 監視さ れます。しかし、チャンネル A がパワーダウンまたはスタンバ Rev. A | Page 20 of 37 AD9652 データシート イ・モードである場合は、チャンネル B が監視されます。ディ ザAD9652 は、SFDR 特性、特に小信号でのそれを改善するために 使用できるオプションの内部ディザ回路を備えています。 ディ ザリングとは、AD9652 の入力に既知のしかし大きさがランダ ムな白色ノイズを注入する操作のことです。ディザリングは ADC の伝達関数内のローカル・リニアリティを改善する効果を 持っています。AD9652 は、どちらかの ADC 入力に独立にディ ザリングを施すことが可能です。ディザ DAC のフルスケールは 十分小さいため、ディザリングを有効化しても外部入力信号振 幅を制限することはありません。 図 52 のディザ回路ブロック図に示されるように、ディザ DAC を通して ADC の入力に加えられたディザは、SNR の劣化をデ ジタル的に最小化するために ADC の出力で正確に減算されます。 ディザリングが有効化されると、ディザ DAC が擬似乱数発生器 （PN gen）によって駆動されます。AD9652 では、ディザ DAC が精密に較正されており、ディザを有効化することによって SNR と SINAD の劣化を極めて小さく抑えることができます。 AD9652 ADC CORE DOUT 小信号入力の場合、フロントエンド・サンプリング回路は通常 歪みにはほとんど影響を与えません。SFDR はランダム素子の ミスマッチによって生ずる DNL 誤差が発生するトーンによって 制限される傾向があります。従って、小信号の場合（通常、-6 dBFS 以下）、ディザリングはこれらの DNL トーンを白色ノイ ズに変換することによって SFDR を大幅に改善することができ ます。 静的直線性 DITHER DAC ディザリングは、ADC の INL 伝達関数における鋭いローカル不 連続性を除去し、総合的なピーク to ピーク INL を低減する効果 もあります。 12169-034 PN GEN 小信号 FFT DITHER ENABLE ディザリングを使用すると、INL 伝達関数に不連続性を発生す るローカル小信号 DNL 誤差をランダム化するため、ピーク to ピーク INL 性能が改善されます。 図 52. ディザ回路ブロック図 SFDR の改善には SNR の劣化という代償が伴いますが、ディザ 回路が内蔵されており両者を相関づけることができるため、 SNR への影響は 1st ナイキスト領域内で通常 0.5 dB 以下に抑え られます。内蔵のディザ回路を有効化してもフルスケール・ダ イナミック・レンジへの影響はありません。ディザの大きさは 制御可能であり、これによってユーザーは SFDR の改善と SNR の劣化の間で望ましいトレードオフを選択することができます。 ディザを有効化するには、レジスタ 0x30 の Bit 4 をセットしま す。ディザのゲインを変更するには、レジスタ 0x212[7:4]を使 用します。 差動入力構成 最適性能は、AD9652 を差動入力構成で駆動したときに得られ ます。ベースバンド・アプリケーションに対しては、ADL5566、 AD8138、ADA4937-2、ADA4938-2、及び ADA4930-2 差動ドラ イバが優れた性能と ADC に対する柔軟なインタフェースを提供 します。 ADA4930-2 の出力コモン・モード電圧は AD9652 の CML ピン で容易に設定できるため（図 53 参照）、ドライバを Sallen Key フィルタ回路に組込んで入力信号の帯域制限を行うことができ ます。 15pF 表 10. ディザのゲイン 200Ω レジスタ 0x212[7:4] の設定 ゲイン比 ゲイン(%) 0b0000（デフォルト） 0b0001 0b0010 0b0011 0b0100 0b0101 0b0110 0b0111 0b1000 Maximum dither 100 255/256 × max 254/256 × max 252/256 × max 248/256 × max 240/256 × max 224/256 × max 192/256 × max Minimum dither 99.6 99.2 98.4 96.8 93.75 87.5 75 50 大信号高速フーリエ変換 VIN±x 76.8Ω 33Ω 90Ω 15Ω VIN–x 5pF ADC ADA4930-2 0.1µF 33Ω 120Ω 15Ω VIN+x VCM 15pF 200Ω 33Ω 0.1µF 12169-035 VIN±x ほとんどの場合、ディザリングはフルスケールに近い大信号に 対しては、たとえば入力信号が -1 dBFS のような場合は、SFDR を改善する効果はありません。入力が大信号の場合、SFDR は 通常、ディザリングでは改善できないフロントエンド・サンプ リングの歪みによって制約されます。しかし、そのような大信 号に対しても、ディザリングはノイズ・フロアをより白色化す るため、あるアプリケーションに対しては有効となることがあ ります。パイプライン型 ADC では一般的であるように、 AD9652 はランダム素子のミスマッチによって生ずる小さな DNL 誤差を含んでおり、ノイズ・フロアをデバイスごとに若干 ランダムに色づけるスプリアスまたはトーンを発生します。こ れらのトーンは通常極めて低レベルであり、ADC が大信号入力 を量子化している場合は SFDR を制限しませんが、ディザリン グはこれらのトーンを雑音に変換し、より白色が強いノイズ・ フロアを発生します。 図 53. ADA4930-2 を使用した差動入力構成 SNR が重要なパラメータとなるベースバンド・アプリケーショ ンに対しては、入力構成に差動トランス結合を使用することが 推奨されます。図 54 に例を示します。アナログ入力にバイアス Rev. A | Page 21 of 37 AD9652 Data Sheet を加えるため、VCM 電圧をトランス二次巻線のセンタータップ に接続することができます。 R2、C1、C2、及び R3 に対する値であることに注意してくださ い。 C2 表 11. RC ネットワークの例 VIN+x R1 49.9Ω ADC C1 R2 R1 0.1µF VIN–x R3 VCM 33Ω 0.1µF C2 R1 直 列(Ω) R2 直 列(Ω) C2 シャ ント(pF) R3 シャ ント(Ω) 33 C1 差動 (pF) Open 0～100 0 15 49.9 100～300 15 Open 15 2.7 0 第 2 ナイキスト領域の周波数でトランス結合入力を使う代わり に、可変ゲイン・アンプを使う方法があります。 AD8375 また は AD8376 のデジタル可変ゲイン・アンプ (DVGA) は AD9652 を駆動するための優れた性能を提供します。図 55 は AD8376 と バンドパス・アンチエリアス・フィルタを通して AD9652 を駆 動する例を示します。 12169-036 2V p-p 周波数範 囲(MHz) 図 54. 差動トランス結合構成 トランスを選択するときは、信号特性を考慮する必要がありま す。大部分の RF トランスは、数 MHz より低い周波数で飽和し ます。大きな信号電力もコア・サチレーションの原因になり、 歪みを発生させます。 1000pF 180nH 220nH 165Ω 1µH 15pF VPOS AD8376 第 2 ナイキスト領域及びそれ以上の入力周波数では、 AD9652 の真の SNR 性能を得るためには、大部分のアンプのノイズ性能 は不十分です。 SNR が重要なパラメータとなるこれらのアプリ ケーションに対しては、入力構成に差動ダブル・バラン結合を使 用することが推奨されます（図 56 参照）。この構成では、入 5.1pF 1nF 1µH 3.9pF 301Ω AD9652 VCM 165Ω 1nF 54kΩ║2.9pF 68nH 180nH 220nH 1000pF NOTES 1. ALL INDUCTORS ARE COILCRAFT® 0603CS COMPONENTS WITH THE EXCEPTION OF THE 1µH CHOKE INDUCTORS (COIL CRAFT 0603LS). 2. FILTER VALUES SHOWN ARE FOR A 20MHz BANDWIDTH FILTER CENTERED AT 140MHz. 力は AC 結合され、VCM 電圧は 33Ω の抵抗を通して各入 力に供給されます。これらの抵抗は入力バランの損失を補償 図 55. AD8376 を使用した差動入力構成 し、ドライバに 50Ω のインピーダンスを供給します。 ダブル・バランとトランスの構成の場合、入力容量と抵抗の値 は入力周波数とソース・インピーダンスに依存して変わります。 これらのパラメータに基づいて、入力抵抗と容量の値を調整し たり、 ある素子を削除したりする必要が生ずることがあります。 表 11 は、様々な入力周波数領域に対して RC ネットワークを設 定するための 推奨値を示します。た だし、これらの値は入力信号に依存す るため、初期ガイドとして帯域幅のみ 0.1µF 2V p-p 使用してください。表 11 の数値は図 54 及び図 56 に表示されている各 R1、 S P S A C2 R3 R1 0.1µF R2 VIN+x 33Ω P ADC C1 0.1µF 33Ω 0.1µF R1 R2 R3 VIN–x VCM 33Ω C2 0.1µF 図 56. 差動ダブル・バラン入力構成 表 12. VREF 回路構成のオプション 選択するモード SENSE 電圧 発生される ADC リファレンス電圧 (V) 発生される入力スパン(差動 V p-p) 外部リファレンス電圧 AVDD N/A1 2×外部リファレンス電圧 内部固定リファレンス電圧 GND VREF2 2 × VREF2 1 2 N/A = 該当せず。 VREF は抵抗 0x18 を通して設定される。デフォルトの VREF は 1.25 V。 Rev. A | Page 22 of 37 12169-037 R2 12169-038 R3 AD9652 データシート 0 電圧リファレンス VREF = 1.25V AD9652 には安定で正確なプログラマブル・リファレンス電圧 回路が内蔵されており、このリファレンスは 1.0V から、最大 2.5 Vpp の差動フルスケール入力を供給するための 1.25V までの 電圧リファレンスが可能となっています。VREF 電圧はデフォル トで 1.25V に設定されていますが、レジスタ 0x18[2:0]、VREF select を用いて変更することが可能です。 内部リファレンス電圧に対して AD9652 を設定するには、 SENSE ピンをロー・レベルに固定する必要があります。SENSE をロー・レベルに固定すると、ADC は VREF を直接使用して VREF 値の 2 倍の差動入力電圧を提供します。 内部リファレンス電圧を用いて最適なノイズ性能を得るために は、VREF ピンを 1.0 μF と 0.1μF のコンデンサでピンの近傍で デカップリングすることが推奨されます。図 57 は、VREF によ って 2.5 Vp-p の差動フルスケール入力電圧を設定する内部リフ ァレンス接続の構成を示します。 VIN+A/VIN+B VIN–A/VIN–B ADC CORE –3 –4 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 LOAD CURRENT (mA) 図 58. リファレンス電圧誤差対負荷電流 外部リファレンス電圧による動作 ADC のゲイン精度を向上させる場合または温度ドリフト特性を 改善する場合、外部リファレンス電圧の使用が必要となること があります。 SENSE ピンを AVDD に接続すると、内部リファ レンス電圧がディスエーブルされて、VREF ピンに供給される 外部リファレンス電圧の使用が可能になります。内部リファレ ンス・バッファに対して、等価 6 kΩ を持つ外部リファレンスが 負荷になります。内部リファレンス・バッファは、ADC コアに 対して正側と負側のフルスケール・リファレンスを発生します。 従って、入力電圧を 2.5 Vp-p 差動フルスケール入力またはそれ 以下に維持するには、外部リファレンス電圧が最大 1.25 V に制 限される必要があります。 クロック入力の考慮事項 VREF 1.0µF –2 12169-056 内部リファレンス電圧の接続 –1 VREF ERROR (%) AD9652 には、安定かつ正確なリファレンス電圧が内蔵されて います。フルスケール入力範囲は、SPI を通して 基準電圧を変 化させることにより調整することができます。 ADC の入力スパ ンは、リファレンス電圧の変化に比例して追従します。 0.1µF 最適な性能を得るためには、AD9652 のサンプル・クロック入 力（CLK+と CLK-）を高スルーレートの差動信号で駆動する必 要があります。信号は一般にトランスまたはコンデンサを介し て CLK+ピンと CLK-ピンに AC 結合されます。これらのピンは 内部でバイアスされるため（図 59 参照）、外付けバイアスは不 要です。入力がフローティングされている場合、CLK-ピンは CLK+ピンより若干低い電位にバイアスされるため、余分なクロ ック動作が防止されます。（これは図 59 には示されていません） SELECT LOGIC SENSE AD9652 12169-039 VSELECT 図 57. 内部リファレンス電圧発生回路の構成 AVDD_CLK ゲイン・マッチングを改善するために、 AD9652 の内部リファ レンス電圧を使って複数のコンバータを駆動する場合、他のコ ンバータによるリファレンス電圧への負荷を考慮する必要があ ります。図 58 に、内部リファレンス電圧が受ける負荷の影響を 示します。 0.9V CLK– CLK+ 5pF 12169-041 5pF 図 59. 単純化されたクロック入力等価回路 クロック入力オプション AD9652 は非常に柔軟なクロック入力構造を持っています。ク ロック入力としては、CMOS、LVDS、LVPECL、または正弦波 信号が可能です。使用する信号タイプによらず、クロック・ソ ース・ジッタは、「ジッタについての考慮事項」のセクション で説明するように、最も大きな問題です。 Rev. A | Page 23 of 37 AD9652 Data Sheet 0.1µF AD95xx 390pF CLOCK INPUT 12169-042 図 60. トランス結合の差動クロック(最大 200 MHz) 25Ω ADC 390pF 1nF SYNC 入力は、シングルエンドの CMOS タイプ信号を用いて駆 動してください。SYNC 入力を使用しない場合は SYNC ピンを グラウンドに接続してください。 12169-043 CLK– 25Ω SCHOTTKY DIODES: HSMS2822 クロック・デューティ・サイクル 図 61. バラン結合の差動クロック(最大 1240 MHz) 代表的な高速 ADC では両クロック・エッジを使って、さまざま な内部タイミング信号を発生しているため、クロックのデュー ティ・サイクルの影響を大きく受けます。一般に、ダイナミッ ク性能特性を維持するためにはクロック・デューティ・サイク ルの許容偏差は±5%以内である必要があります。 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合 することです（図 62 参照）。 AD9510、 AD9511, AD9512、 AD9513、 AD9514、 AD9515、 AD9516、 AD9517、 AD9518、 AD9520、 AD9522, AD9523, AD9524、及び ADCLK905/ADCLK907/ADCLK925 の各クロックドライバは、 優れたジッタ性能を提供します。 0.1µF AD9652 は、非サンプリング・エッジ（立下り）の再タイミング を行って、公称 50%のデューティ・サイクルを持つ内部クロック 信号を発生する クロック・DCS を内蔵しています。この回路に より、 AD9652 の性能に影響を与えずに広範囲なクロック入力 のデューティ・サイクルを許容することができます。 ADC 0.1µF CLOCK INPUT CLK+ AD95xx 0.1µF PECL DRIVER 100Ω 0.1µF 50kΩ 240Ω 12169-044 CLK– 50kΩ 50kΩ CLK+ 390pF CLOCK INPUT CLK– 50kΩ AD9652 のクロック分周器は外部 SYNC 入力を使って同期させ ることができます。レジスタ 0x100 のビット 1 とビット 2 を使 うと、各 SYNC 信号で、またはレジスタが書き込まれた後の最 初の SYNC 信号で、クロック分周器を再同期することができま す。有効な SYNC により、クロック分周器は初期状態にリセッ トされます。この同期機能を使うと、複数のデバイスに位相の 一致したクロック分周器を持たせることができるので、同時入 力サンプリングが保証されます。分周器がイネーブルされ、 SYNC オプションが使用される場合、ADC クロック分周器の出 力位相は、同期後にレジスタ 0x16 を用いて入力クロック・サイ クルの刻みで調整することができます。 CLK– 390pF 0.1µF AD9652 は入力クロックを 1、2、4、または 8 分周できる入力ク ロック分周器を内蔵しています。デューティ・サイクル・スタ ビライザ (DCS) が、デフォルトでパワーアップ時にイネーブル されます。クロック分周比はレジスタ 0x0B にセットされます。 390pF CLOCK INPUT 100Ω 入力クロック分周器 ADC SCHOTTKY DIODES: HSMS2822 LVDS DRIVER 図 63. 差動 LVDS サンプル・クロック(最大 625 MHz) CLK+ 100Ω 50Ω CLOCK INPUT ADC CLK+ 0.1µF RF バラン構成は 125 MHz～1240 MHz のクロック周波数に、RF トランスは 80 MHz～200 MHz のクロック周波数に、それぞれ推 奨されます。トランス 2 次側に互いに逆向きに接続されたショ ットキ・ダイオードにより、 AD9652 に入力されるクロックが 約 0.8 V のピーク to ピーク差動に制限されます。この制限は、 クロックの大きな電圧振幅が AD9652 の別の部分に混入するこ とを防止するのに役立つと同時に、低ジッタ性能にとって重要 な、クロックの高速な立ち上がり時間と立ち下がり時間を維持 します。 Mini-Circuits® ADT1-1WT, 1:1Z 390pF XFMR 0.1µF CLOCK INPUT 12169-045 図 60 と図 61 に AD9652 をクロック駆動する(最大 1240 MHz の クロック・レートまで) 2 つの望ましい方法を示します。ジッタ の少ないクロック・ソースは、RF バランまたは RF トランスを 使ってシングルエンド信号から差動信号に変換されます。 240Ω 図 62. 差動 PECL サンプル・クロック(最大 1240 MHz) 3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック 入力ピンへ AC 結合する方法です（図 63 参照）。 AD9510、 AD9511、 AD9512、 AD9513、 AD9514、 AD9515、 AD9516、 AD9517、 AD9518、 AD9520、 AD9522、 AD9523、及び AD9524 の各クロック・ドライバは 優れたジッタ性能を提供し ます。 それでも、入力クロックの立ち上がりエッジのジッタは大きな 問題であり、内部安定化回路で容易に減少させることはできま せん。DCS 制御ループは、公称 80 MHz 以下のクロック・レー トでは機能しません。このループは時定数を持っているため、 クロック・レートがダイナミックに変わるときは、これを考慮 する必要があります。ダイナミックにクロック周波数が増減し た後に、DCS ループが入力クロックに再ロックするまで、1.5 μs ～5 μs の待ち時間が必要です。ループがロックされていない間、 DCS ループはバイパスされるため、内部デバイスのタイミング は入力クロック信号のデューティ・サイクルに依存します。 AD9652 その他のすべてのアプリケーションでは、AC 性能を最 大にするため DCS 回路をイネーブルすることが推奨されます。 ジッタについての考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた入力周波数(fIN)でジッタ(tJ)により発生する SNR 性能の低 下は次式で計算されます。 Rev. A | Page 24 of 37 AD9652 データシート SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10 ( − SNRLF / 10) ] この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ ースの 2 乗和平方根を表します。アンダーサンプリング・アプ リケーションは、特にジッタに敏感です（図 64）。 80 PDWN ピンのレベルはデジタル出力ドライバ電源(DRVDD)を基 準にしているため、この電源電圧を超えることはできないこと に注意してください。 78 76 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。スタンバイ・モー ドに入ると、デカップリング・コンデンサは放電するため、通 常動作に戻るときには再充電する必要があります。このため、 ウェイクアップ時間はパワーダウン・モードに留まる時間に関 係し、パワーダウン・サイクルが短いほど、ウェイクアップ時 間も短くなります。 72 70 68 66 MEASURED 0.8ps 0.2ps 0.1ps 0.05ps 0.05ps 64 62 60 5 50 fIN (MHz) 500 SPI ポート・インターフェースを使うときは、ADC をパワーダ ウン・モードまたはスタンバイ・モードにすることが可能です。 12169-046 SNRFS (dB) 74 図 64. SNRFS 対入力周波数及びジッタ ジッタが AD9652 のダイナミックレンジに影響を与えるケース では、クロック入力をアナログ信号として扱ってください。 ADC クロックがノイズで変調されるのを防ぐために、外部クロ ック源及びバッファはクリーンな ADC 出力ドライバ電源で駆動 してください。 低ジッタの水晶制御発振器は最適なクロック源です。 クロックが別のタイプのソース(ゲーティング、分周、または別 の方法)から発生される場合、最終ステップで元のクロックを使 って再タイミングする必要があります。 ADC に関係するジッタ性能の詳細については、AN-501「アパ ーチャ不確定性と ADC システム性能」と AN-756「サンプル化 システムに及ぼすクロック位相ノイズとジッタの影響」を参照 してください。 消費電力とスタンバイ・モード 図 65 に示すように、 AD9652 で消費される電力はサンプル・レ ートに比例します。図 65 のデータは代表的な性能特性のセクシ ョンと同じ動作条件で取得しました。 1.0 0.9 0.8 2.5 AVDD3 AVDD_CLK DRVDD/SPIVDD AVDD POWER 2.0 1.5 0.6 0.5 1.0 0.4 POWER (W) 0.7 0.3 0.5 0.2 0.1 0 80 0 130 180 230 SAMPLE RATE (MSPS) 280 図 65. 消費電力及び電流対サンプル・レート 12169-047 CURRENT (A) パワーダウン (レジスタ 0x08 の設定、または PDWN ピンをハ イ・レベルします)をアサートすると、AD9652 はパワーダウ ン・モードになります。この状態では、ADC の消費電力は 1 mW(typ)になります。パワーダウン時は、出力ドライバは高イ ンピーダンス状態になります。PDWN ピンをロー・レベルにす ると、AD9652 は通常動作モードに戻ります。 スタンバイ・モードにすると、高速なウェイクアップが必要な 場合、内部リファレンス回路を動作させたままにしておくこと ができます。詳細については、 AN-877「SPI を使った高速 ADC へのインタフェース」を参照してください。 内部バックグラウンド・キャリブレーション AD9652 は様々な条件に対応して高いレベルなノイズ性能を維持 するために、内部アナログ回路間のエラーを継続的に補正するバ ックグラウンド・キャリブレーション機能を備えています。 キャ リブレーション補正は様々なアナログ回路ブロック内のエラー をデジタル的に監視し、エラー量を計算して補正を行います。 バックグラウンド補正は 3 × 233 サンプルごとに計算されます。 従って 310 MSPS で動作中は、アップデート速度は約 83 秒とな ります。各キャリブレーション・サイクルは、トラッキング性 能を高めるため以前のキャリブレーションとは独立に行われま す。バックグラウンド・キャリブレーションのための入力信号 に関する制約は一切ありません。 キャリブレーションは各 ADC の経路に対して個別に行われます。 バックグラウンド・キャリブレーションは連続して行われます が、更新はキャリブレーションの計算にエラーを発生させるこ とがあるため、入力信号がある範囲から大きくずれない限り （OTR）更新を行いません。キャリブレーション・エンジンが エラーを監視し、1 回のキャリブレーション・サイクルの中で 1000 サンプルにわたって入力信号が入力範囲を超えた場合にキ ャリブレーション・サイクルをリセットします。AD9652 に初 めて電源が投入され、正しいクロックが供給されたスタートア ップ時には、通常のキャリブレーション・サイクルより 64 倍高 速に収束する高速スタートアップ・バックグラウンド・キャリ ブレーションが実行されます。310 MSPS 時には、高速スタート アップ・キャリブレーションが 1.3 秒後に更新を行います。高 速スタートアップ・キャリブレーションは、AD9652 の SNR 性 能の低下を 0.5 dB 以下に抑えながら、フル・キャリブレーショ ン・サイクルの完了を待つよりも早く使用可能とします。この 性能の低下は最初のキャデラック・サイクルが完了するまで続 きます。 AD9652 の設定が変わって再キャリブレーションが必要になっ た場合、SPI レジスタの書き込みまたは PDWN ピンのアサート 及びデアサートによって高速スタートアップ・キャリブレーシ Rev. A | Page 25 of 37 AD9652 Data Sheet ョンを開始させることができます。SPI レジスタを用いて開始 させるには、レジスタ 0x08[1:0]を使用します。 注：バックグラウンド・キャリブレーションを再度オンにする ためには、レジスタ 0x4FB の Bit 0 に 0x0 を書き込みます。 新たに高速キャリブレーションを開始するには、ADC チャンネ ルの一方または両方を一旦スタンバイ状態においてから、レジ スタ 0x08[1:0]に 0x2、0x0 の順に書き込みを行うことによって 通常動作モードに戻します。通常動作モードに戻ると、高速キ ャリブレーションが一回行われた後、通常のフル・キャリブレ ーション・サイクルが実効されます。スタンバイの場合に加え て、パワーダウンの場合も同様のキャリブレーションが実行さ れます。0x1 に続いて 0x0 を書き込むことによって高速キャリ ブレーションが開始されます。別の方法として、レジスタ 0x4FB に 0x0C、0x08 を順番に書き込むことによっても高速キャ リブレーションを開始させることができます。 デジタル出力 PDWN ピンは、レジスタ 0x08[1:0]の設定に従ってデバイスをパ ワーダウンまたはスタンバイ・モードに移行させるように設定 することができます。パワーダウンまたはスタンバイ・モード のいずれかから通常モードに移行すると、高速キャリブレーシ ョンが開始されます。新たなキャリブレーションが必要な設定 変更としては、VREF の変更、ディザ・オン／オフ、クロック 入力の変更、及び DCS 状態の変更がありますが、これらには限 られません。 特別な取扱いを必要とするアプリケーションのためのバックグ ラウンド・キャリブレーションに関連した様々な高度設定オプ ションもあります。これらのオプションとしては、スタンバイ に対するオプションのリカバリ・モード、及びバックグラウン ド・キャリブレーションの停止等があります。 アプリケーションでスタンバイ・モードが用いられる場合、 AD9652 はデフォルトで電流補正を維持しますが、通常動作モ ードに戻ったときに新たな高速キャリブレーションを開始しま す。スタンバイ・モードで条件が大きく変化していない場合は、 AD9652 はスタンバイ・モードに移行する前にレジスタ 0x4FA に 0ｘ00 を書き込むことによって最近の補正係数を維持するよ うに設定することができます。 これにより、デバイスはスタンバイ・モードに移行したときと 同じ動作に戻り、スタンバイ・モードでの以前のキャリブレー ション値を維持し、通常動作モードに戻ると同時に通常のキャ リブレーション・サイクルを継続して実行します。 これは推奨されませんが、環境、クロッキング、及び入力信号 のすべてが極めて安定しているような場合は、キャリブレーシ ョンを停止させることも可能です。バックグラウンド・キャリ ブレーションの停止は、若干の性能低下が生じますが、レジス タ 0x4FB の Bit 0 に 0ｘ01 を書き込むことによって行うことがで きます。バックグラウンド・キャリブレーションを再度オンに するためには、レジスタ 0x4FB の Bit 0 に 0x0 を書き込みます。 AD9652 出力ドライバは標準の ANSI LVDS 用ドライバですが、 オプションとしてレジスタ 0x15 を用いて駆動電流を小さくする こともできます。LVDS 用駆動電流を小さくするとデジタル的 に誘起されたノイズを抑えられる可能性があります。. AN-877 アプリケーション・ノート、「SPI を使った高速 ADC へのインタフェース」で説明するように、SPI 制御を使用する 場合、データ・フォーマットとして、オフセット・バイナリ、2 の補数、またはグレイ・コードを選択することができます。 AD9652 は、デジタル出力ピンに対して柔軟なスリー・ステー ト機能を持っています。スリー・ステート・モードは、デバイ スがパワーダウン・モードに設定されたときにイネーブルされ ます。 タイミング AD9652 は、26 サンプル・クロック・サイクルの遅延を持つラ ッチされたデータを出力します。データ出力は、クロック信号 の立ち上がりエッジから 1 伝搬遅延(tPD)後に出力されます。 AD9652 内部の過渡電圧を抑えるために、 出力データ線の長さ と対応する負荷を最小限に抑えてください。これらの過渡電圧 はコンバータのダイナミック性能を低下させることがあります。 AD9652 の最小変換レートは 80 MSPS(typ)です。80 MSPS より 低いクロック・レートでは、ダイナミック性能が低下すること があります。 データ・クロック出力 AD9652 は、外部レジスタ内のデータをキャプチャするための データ・クロック出力 (DCO) も供給します。図 2 に、AD9652 の出力モードのタイミング図を示します。データ出力に対する DCO はレジスタ 0x17 を用いてタイミングを調整することができ ます。1 ステップあたり約 81 ps の刻みで 32 通りの遅延を設定す るとができます。データは DDR フォーマットで出力され、DCO± から生成されたクロックの立ち上がり及び立下りエッジに整列さ れます。 ADC のオーバーレンジ ADC の入力でオーバーレンジ (OR) が検出されると、ADC オー バーレンジ・インジケータがアサートされます。オーバーレン ジ状態は ADC パイプラインの出力で決定されるため、ADC ク ロックで 26 サイクルのレイテンシが発生します。入力でのオー バーレンジは、それが 発生してから 26 クロック・サイクル後 にこのビットで表示されます。 Rev. A | Page 26 of 37 AD9652 データシート 表 13. 出力データ・フォーマット 差動入力電圧 (V): (VIN+x) – (VIN–x) 入力スパン = 2.5 V p-p (V) オフセット自然 2 進数出力 モード 2 の補数モード（デフォルト） OR± ピンのロジッ ク・レベル <–1.25 –1.25 0 +1.25 >+1.25 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 1 0 0 0 1 Rev. A | Page 27 of 37 AD9652 Data Sheet 高速スレッショールド検出 (FDA/FDB) レシーバ・アプリケーションでは、コンバータがクリップされ そうなとき確実に検出できることが望まれます。OR± ピン上の 標準オーバーフロー・インジケータは出力データで同期される 遅延情報を提供します。遅延インジケータはこの場合、 クリッ ピングの防止に限定された値しか表示しません。このため、ク リップが発生する前に外部ゲインを小さくするための時間を確 保するために、フルスケールより下に プログラマブルなスレッ ショールドを設けることが有効です。さらに、入力信号が大き なスルーレートを持つことがあるため、この機能によるレイテ ンシが大きな問題になります。 高速上側スレッショールド検出は 7 クロック・サイクル分の遅 延を持っています。上側スレッショールドは次の式で定義され る 4 ビットの値です： Upper Threshold (% Full Scale) = ((Register 0x47 value)/8) × 100% SPI ポートを使うと、超えたときに高速検出 (FD) 出力がアクテ ィブになるスレッショールドを設定することができます。レジ スタ 0x45 の Bit 0 が FD 機能をオンにします。レジスタ 0x47 ～レ ジスタ 0x4C によってスレッショールド・レベルとタイミング を設定することができます。信号が選択されたスレッショール ドを下回っている限り、FD 出力はロー・レベルを維持します。 このモードでは、データの振幅が条件の計算に使用されますが、 データの符号（正か負のいずれか）は考慮されません。スレッ ショールド検出機能は、所望の範囲外にある正と負の信号(振幅) に対して同じ応答をします。チャンネル A 用 FDA、及びチャン ネル B 用 FDB の高速検出インジケータは、入力の振幅が高速検 出上側シュレッショールド・レジスタ 0x47 にプログラムされた 値を超えたときにアサートされます。選択されたスレッショー ルド・レジスタの内容が、ADC の出力での信号振幅と比較され ます。 FD インジケータは、信号が下側スレッショールド・レベル以下 に低下し、プログラムされたドウェル・タイムの間そのレベル 以下に留まるまでクリアされません。下側スレッショールド・ レベルは高速検出下側スレッショールド・レジスタ、0x49 及び 0x4A でプログラムされます。高速検出下側スレッショールド・ レジスタは、ADC 出力の信号振幅と比較される 15 ビットのレ ジスタです。この比較には、ADC のパイプライン・レイテンシ が発生しますが、コンバータ分解能は正確です。下側スレッシ ョールドは次式で定義されています。 Lower Threshold (% Full Scale) = ((Register 0x49/Register 0x4A value)/32767) × 100% たとえば、フルスケールの 50%を上側スレッショールドに設定 し、フルスケールの 40%を下側スレッショールドに設定する場 合は、レジスタ 0x49 とレジスタ 0x4A に 0x3333 を書き込みます。 ドウェル・タイムは、高速検出ドウェル・タイム・レジスタ、 0x4B と 0x4C 内に望みの値を書き込むことによって 1 サンプ ル・クロック・サイクルから 65,535 サンプル・クロック・サイ クルの間でプログラムすることができます( 図 66 参照)。. UPPER THRESHOLD DWELL TIME TIMER RESET BY RISE ABOVE LOWER THRESHOLD DWELL TIME FDA OR FDB 図 66. FDA 及び FDB 信号に対するスレッショールドの設定 Rev. A | Page 28 of 37 TIMER COMPLETES BEFORE SIGNAL RISES ABOVE LOWER THRESHOLD 12169-048 MIDSCALE LOWER THRESHOLD AD9652 データシート シリアル・ポート・インタフェース AD9652 シリアル・ポート・インターフェース(SPI)を使うと、 ADC 内部に用意されている構造化されたレジスタ・スペースを 介してコンバータの特定の機能または動作を設定することがで きます。SPI は、アプリケーションに応じて、柔軟性とカスタ マイゼーションを強化します。シリアル・ポートを介してアド レスがアクセスされ、このポートを介して読み書きすることが できます。メモリは、バイトで構成されており、さらにフィー ルドに分割できます。これらのフィールドについては、Memory Map のセクションに記載します。詳細については、アプリケー ション・ノート AN-877、「SPI を使った高速 ADC へのインタ フェース」を参照してください。 メモリ値の読み出しに使うことができます。命令がリードバッ ク 動作の場合、リードバックを実行すると、シリアル・データ 入力/出力 (SDIO/DCS)ピンの方向がシリアル・フレーム内の該 当するポイントで入力から出力へ変わります。データは、MSB ファースト・モードまたは LSB ファースト・モードで送信する ことができます。MSB ファーストはパワーアップ時のデフォル トであり、SPI ポート設定レジスタを使って変えることができ ます。詳細及びその他の機能については、 AN-877 アプリケー ション・ノートを参照してください。 SPI を使う設定 表 14 に記載されているピンは、ユーザー書込みデバイスと AD9652 のシリアル・ポートとの間の物理層インタフェースで す。SCLK ピンと CSB ピンは、SPI インタフェースを使用する ときは入力として機能します。SDIO ピンは双方向で、書込みフ ェーズでは入力として、リードバック時は出力として、それぞ れ機能します。SPI インタフェースは、フィールド・プログラ マブル・グリッド・アレイ (FPGA) またはマイクロコントロー ラから制御できるように十分な柔軟性を持っています。SPI 設 定の一つの方法は、 AN-812「Microcontroller-Based Serial Port Interface (SPI) Boot Circuit」に詳細が記載されています。コンバ ータのフル・ダイナミック性能が必要な区間では、SPI ポート をアクティブにしないようにしておく必要があります。SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同期して いるため、これらの信号からのノイズがコンバータ性能を低下 させることがあります。オンボードの SPI バスを他のデバイス に対して使う場合には、このバスと AD9652 との間にバッファ を設けて、クリティカルなサンプリング区間にコンバータ入力 でこれらの信号が変化することを防止することが必要になりま す。 この ADC の SPI は、SCLK ピン、SDIO ピン、CSB ピンの 3 本 のピンにより定義されます(表 14 参照)。SCLK (シリアル・クロ ック)ピンは、ADC に対する に対する読み出し/書込みデータの 同期に使用されます。SDIO (シリアル・データ入力/出力)ピンは 2 つの機能で共用されるピンであり、 内部 ADC メモリ・マッ プ・レジスタに対するデータの送受信に使われます。CSB (チッ プ・セレクト・バー)はアクティブ・ローのコントロール信号で あり、書込みサイクルと書込みサイクルをイネーブル/ディスエ ーブルします。 表 14. シリアル・ポート・インタフェース・ピン ピン SCLK SDIO CSB 機能 シリアル・クロック。シリアル・インタフェースの読 み出し・書き込みを同期させるために用いられるシリ アル・シフト・クロック入力。 シリアル・データ入力/出力。2 つの機能で共有される ピンであり、送られる命令とタイミング・フレーム内 の相対位置に依存して、入力ピンまたは出力ピンとし て働きます。 チップ・セレクト・バー。読み出しサイクルと書込み サイクルをゲーティングするアクティブ・ローのコン トロール信号です。パワーアップ中はロジック・ハイ にプルアップする必要があります。 CSB の立ち下がりエッジと SCLK の立ち上がりエッジの組み合 わせにより、フレームの開始が指定されます。シリアル・タイ ミングの例とその定義を表 5 と 図 4 に示します。 CSB ピンを使用するその他のモードもあります。CSB ピンはロ ー・レベルに固定することができ、これによりデバイスが常時 イネーブルされます。これはストリーミングと呼ばれます。 CSB ピンをバイト間でハイ・レベルに維持して外部タイミング を延ばすことができます。CSB をハイ・レベルに固定すると、 SPI 機能は高インピーダンス・モードになります。命令フェー ズでは、16 ビット命令が送信されます。命令フェーズの後ろに はデータが続き、長さは W0 ビットと W1 ビットにより指定さ れます。すべてのデータは 8 ビット・ワードで構成されます。 ハードウェア・インターフェース SPI を使わない設定 SPI コントロール・レジスタとインタフェースしないアプリケ ーションでは、 SDIO ピンと SCLK ピン は独立した CMOS 互換 のコントロール・ピンとして機能します。デバイスがパワーア ップすると、ピンは DCS 及び出力データ・フォーマット機能制 御用のスタティック・コントロール・ラインとして使用される ものと見なされます。このモードでは、CSB を AVDD に接続す る必要があります。この接続により、シリアル・ポート・イン タフェースがディスエーブルされます。 表 15. モードの選択 ピン 外部電源電圧 コンフィギュレーション SDIO AVDD (デフォルト) AGND DCS イネーブル AVDD 2 の補数有効 AGND (デフォルト) オフセット・バイナリ有効 SCLK シリアル・データの各バイトの先頭ビットは、発行されている のが読み出しコマンドまたは書込みコマンドのいずれであるか を表示します。これにより、シリアル・データ入力/出力(SDIO) ピンが入力と出力との間で方向を変えることができます。 命令フェーズでは、ワード長の他に、シリアル・フレームが読 み出し動作または書込み動作のいずれであるかを指定します。 これにより、シリアル・ポートをチップへの書込みまたは 内蔵 Rev. A | Page 29 of 37 DCS ディスエーブル AD9652 Data Sheet SPI からアクセス可能な機能 表 16 に、SPI からアクセスできる一般的な機能の簡単な説明を 示します。これらの機能の詳細については AN-877 アプリケー ション・ノートに記載されています。 表 16. SPI を使ってアクセスできる機能 機能名 Power Modes 説明 Clock SPI を介して DCS にアクセスすることができます。 Offset コンバータのオフセットをデジタル的に調整します。 Test I/O 既知のデータを出力ビット上に表示させるテスト・モードを設定します。 Output Mode 出力モードを設定します。 Output Phase 出力クロックの極性を設定します。 Output Delay DCO±から出力されるクロックの遅延を変更します。 リファレンス電圧を設定します。 VREF パワーダウン・モードまたはスタンバイ・モードのいずれかに設定することができます。 Rev. A | Page 30 of 37 AD9652 データシート メモリ・マップ メモリ・マップ・レジスタ・テーブルの読み出し ロジック・レベル メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは大まかに、チップ 設定レジスタ(アドレス 0x00～アドレス 0x02)、チャンネル・イ ンデックス及び転送レジスタ(アドレス 0x05 とアドレス 0xFF)、 及びセットアップ、コントロール、及びテストを含む ADC 機能 レジスタ(アドレス 0x08～アドレス 0x4FB)の 3 つのセクション に分かれています。 ロジック・レベルは次のように定義します。 メモリ・マップ・レジスタ・テーブル( 表 17 を参照)には、各 16 進アドレスに対するデフォルトの 16 進値が記載してありま す。先頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始にな ります。たとえば、アドレス 0x09 のグローバル・クロック・レ ジスタは、16 進デフォルト値 0x01 を持ちます。これは、LSB またはビット 0 = 1、残りのビットはすべて 0 であることを意味 します。この設定はデフォルトの出力フォーマット値であり、2 の補数です。 レジスタ 0x00～レジスタ 0x17 によって制御される機能の詳細 については、AN-877 アプリケーション・ノートを参照してくだ さい。このアプリケーション・ノートは、他の残りのレジスタ によって制御される機能の詳細も説明しています。 未使用及び予約済みのロケーション 表 17 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスではサポートされていないロケーション です。特に指定がない限り、有効アドレス・ロケーションの未 使用ビットには 0 を書き込む必要があります。アドレス・ロケ ーションの一部が未使用の場合にのみ、これらのロケーション への書込みが必要です(たとえばアドレス 0x18)。アドレス・ロ ケーション全体がオープン/未使用/未記載の場合(たとえばアド レス 0x13)、このアドレス・ロケーションに対しては書込みを行 わないでください。 デフォルト値 AD9652 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブ表 17 に記載してあります。 • • 「ビットをセットする」は、「ビットをロジック 1 に設定 する」または「ビットにロジック 1 を書き込む」と同じ意 味です。 「ビットをクリアする」は、「ビットをロジック 0 に設定 する」または「ビットにロジック 0 を書き込む」と同じ意 味です。 転送レジスタ・マップ アドレス 0x08、0x09、0x0B、0x0D、0x0F、0x10、0x14、0x16、 0x17、及び 0x30 のレジスタはシャドウされます。これらのアド レスに書込みを行っても、アドレス 0xFF に 0x01 を書き込んで 転送コマンドが発行されて、転送ビットがセットされるまで、 デバイスの動作に反映されません。この動作により、転送ビッ トがセットされたときに、これらのレジスタが内部で 同時に 更 新されるようになります。内部更新は転送ビットがセットされ たときに実行され、ビットは自動的にクリアされます。 チャンネル特有レジスタ 信号モニター・スレッショールドのような幾つかのチャンネ ル・セットアップ機能は、チャンネルごとに異なった値をプロ グラムすることができます。これらの場合、チャンネル・アド レス・ロケーションは、内部で 各チャンネルにコピーされます。 これらのレジスタとビットは、表 17 でローカルと表示されてい ます。これらのローカル・レジスタとビットをアクセスすると きは、 レジスタ 0x05 内の該当するチャンネル A またはチャン ネル B ビットをセットします。両ビットがセットされている場 合は、後続の書込みは両チャンネルのレジスタに対して行われ ます。読み出しサイクルでは、チャンネル A またはチャンネル B の一方のみをセットして、2 つのレジスタの内の 1 つを読み出 します。SPI 読み出しサイクルで両ビットがセットされている と、デバイスはチャンネル A の値を返します。 でグローバル と表示されているレジスタとビットは、 デバイス全体またはチ ャンネル間に独立な設定が許容されていないチャンネル機能に 対して有効です。 レジスタ 0x05 内の設定は、グローバルなレ ジスタとビットに影響を与えません。 Rev. A | Page 31 of 37 AD9652 Data Sheet メモリ・マップ・レジスタ・テーブル 表 17 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスではサポートされていないロケーションです。 表 17. メモリ・マップ・レジスタ アド レス (Hex) レジスタ名 Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB ファ ースト ソフト・ リセット 1 1 ソフト・ リセット LSB フ ァースト Bit 0 (LSB) デフォ ルト値 (Hex) デフォルト の注/ コメント 0 0x18 ニブル は、 LSB ファー スト・モー ド または MSB ファー スト・モー ド がシフ ト・モード に関係なく 正しくレジ スタするよ うにミラー されます。 0xC1 読み出し専 用 0x00 デバイスを 区別するた めに用いら れる速度グ レード ID；読み出 し専用 チャンネ ル A (デ フォルト) 0x03 ビットは、 チップ上の どのデバイ スが次の書 き込みコマ ンドを受け 取るかを決 めるために セットされ ます。ロー カル・レジ スタのみに 適用されま 転送 0x00 マスタ・シ フト・レジ スタからス レーブへデ ータを同期 転送しま す。 0x80 パワーダウ ンのオプシ ョンを制御 します。 チップ設定レジスタ 0x00 SPI ポート 設定（グロ 1 ーバル） 0x01 チップ ID (グローバ ル) 0x02 Chip grade (グローバ ル) 0 8-Bit チップ ID[7:0], (AD9652 = 0xC1) (デフォルト) 速度グレード、0x00: デフォルト チャンネル・インデクス及び転送レジスタ 0x05 チャンネ ル・インデ クス (グロ ーバル) 0xFF 転送(グロ ーバル) チャンネ ル B (デ フォル ト) す。 ADC 機能 0x08 パワー・モ ード（ロー カル） 予約済 み、1 に 設定。 外部パワ ー・ダウ ン・ピン 機能 (ロ ーカル) 0 = パワ 内部パワーダウン・ モード (ローカル) 00 = 通常動作 01 = フル・パワーダ ウン 10 = スタンバイ Rev. A | Page 32 of 37 AD9652 データシート アド レス (Hex) レジスタ名 0x09 グローバ ル・クロッ ク (グロー バル) 0x0B クロック分 周（グロー バル) 0x0D テスト・モ ード (ロー カル） 0x0F コモン・モ ード・サー ボ (グロー バル) 0x10 オフセット 調整 (ロー カル) 0x14 出力モード (ローカ ル） 0x15 出力 LVDS のコントロ ール (グロー バル) 0x16 クロック位 相調整 (グ ローバル) Bit 7 (MSB) Bit 6 Bit 5 ーダウン 1 = スタ ンバイ Bit 4 Bit 3 Bit 2 Bit 0 (LSB) Bit 1 11 = 予約済み DCS イネ ーブル (デフォル ト) クロック分周比 000 = 1 分周 001 = 2 分周 010 = 予約済み、使用不可 011 = 4 分周 100 = 8 分周 リセット PN23 (Long gen.) PN23: 17 1+x + 22 x リセット PN9 (Short gen.) PN9: 3 1+x + 8 x 出力テスト・モード 0000 = オフ (デフォルト) 0001 = ミッドスケール・ショート 0010 = 正 FS 0011 = 負 FS 0100 = 交互チェッカー・ボード 0101 = PN23 長シーケンス 0110 = PN9 短シーケンス 0111 = 1/0 ワード・トグル コモン・ モード・ サーボ・ イネーブ ル LSB 内オフセット調整 +127 (0111 1111) ～−128 (1000 0000) (2 の補数形式) デフォルト の注/ コメント 0x01 0x00 0x00 このレジス タがセット されると、 出力ピン (D0±～ D15±) 上 に 通常デ ータに代え てテスト・ データが出 力されま す。 0x00 0x00 出力形式 00 = オフセット・バ イナリ (デフォルト) 01 = 2 の補数 10 = グレイ・コード 11 = 予約済み 0x00 LVDS 出力駆動電流の調整 000 = 3.72 mA (ANSI-LVDS, default) 001 = 3.50 mA 010 = 3.30 mA 011 = 2.96 mA 100 = 2.82 mA 101 = 2.57 mA 110 = 2.27 mA 111 = 2.00 mA (Reduced Swing LVDS) 0x00 入力クロック分周器の位相調整 000 = 遅延なし 001 = 1 入力クロック・サイクル 010 = 2 入力クロック・サイクル 011 = 3 入力クロック・サイクル 100 = 4 入力クロック・サイクル 101 = 5 入力クロック・サイクル 110 = 6 入力クロック・サイクル Rev. A | Page 33 of 37 デフォ ルト値 (Hex) 0x00 出力形式と データのフ ォーマット を設定しま す。 AD9652 アド レス (Hex) レジスタ名 Data Sheet Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 0 (LSB) Bit 2 Bit 1 111 = 7 入力クロック・サイクル DCO± 出力遅延 (遅延 = (2500 ps × レジスタ値/31)) 00000 = 0 ps 00001 = 81 ps 00010 = 161 ps … 11110 = 2419 ps 11111 = 2500 ps デフォ ルト値 (Hex) 0x17 DCO± 出力 遅延 (グローバ ル) 0x18 入力スパン 選択 (グローバ ル) 0x30 ディザ (ロ ーカル） 0x45 高速検出 (FD) コン トロール 0x47 FD 上側ス レッショー ルド 0x49 FD 下側ス レッショー ルド 0x4A FD 下側ス レッショー ルド 0x4B FD ドウェ ル・タイム 高速検出ドウェル・タイム[7:0] 0x00 0x4C FD ドウェ ル・タイム 高速検出ドウェル・タイム[15:8] 0x08 0x100 SYNC コ ントロール (グローバ ル) 0x212 ディザのゲ イン（グロ ーバル） 0x22A 入力周波数 の設定 (グ ローバル) 0x4F A 較正パワー ダウン設定 予約済 み、1 に 設定 予約済 み、1 に 設定 0x00 VREF 選択 000 = 1.25 V (2.5 V p-p 入力)、デフ ォルト 001 = 1.125 V (2.25 V p-p 入力) 010 = 1.20 V (2.4 V p-p 入力) 011 = 1.25 V (2.5 V p-p 入力) 100 = 使用不可 101 = 1.0 V (2.0 V p-p 入力) ディザ・ イネーブ ル 0x00 高速検出 出力イネ ーブル 0x00 高速検出上側スレッショールド[3:0] 有効プログラミング範囲 = 0x1 to 0x8 スレッショールド = ミッドスケール ± (レジ スタ値) × (1/8) × (フルスケール) 0x08 高速検出下側スレッショールド[7:0] 0x00 高速検出下側スレッショールド[14:8] 0b0000: 100% ディザ適用 0b0001: 99.6% ディザ適用 0b0010: 99.2% ディザ適用 0b0011: 98.4% ディザ適用 0b0100: 96.8% ディザ適用 0b0101: 93.75% ディザ適用 0b0110: 87.5% ディザ適用 0b0111: 75% ディザ適用 0b1000: 50% ディザ適用 予約済 み、0 に 予約済 み、0 に 予約済 み、0 に 予約済 み、0 に 設定 予約済 み、0 に 0xC0 予約済 み、0 に Rev. A | Page 34 of 37 0x02 クロック 分周器 次の SYNC の み クロック 分周器 SYNC イ ネーブル マスター SYNC バ ッファ・ イネーブ ル 0x00 予約済 み、0 に 設定 予約済 み、0 に 設定 予約済 み、0 に 設定 0x08 予約済 み、0 に 0: fIN in 1 Nyquist nd 1: fIN in 2 Nyquist 2: fIN in 3rd Nyquist ま たはそれ以上 st 0x00 パワーダウン/スタン バイ初期較正： 0x03 デフォルト の注/ コメント AD9652 データシート アド レス (Hex) 0x4F B 1 レジスタ名 (グローバ ル) 較正パワー ダウン設定 （グローバ ル） Bit 7 (MSB) 設定 Bit 6 設定 Bit 5 設定 Bit 4 設定 Bit 3 設定 Bit 2 設定 予約済 み、0 に 設定 予約済 み、0 に 設定 予約済 み、0 に 設定 予約済 み、0 に 設定 予約済 み、1 に 設定 バックグ ラウン ド・キャ リブレー ションを リセッ ト。ハイ にセット した後、 ローにセ ット。 Bit 0 (LSB) Bit 1 0b00: 以前の較正・ 補正を使用 0b11: 高速較正を開 始 予約済 み、0 に 設定 バックグ ラウン ド・キャ リブレー ションを 停止 デフォ ルト値 (Hex) 0x08 アドレス 0x05 のチャンネル・インデクス・レジスタには、アドレス 0x00 に書き込む際、0x03 (デフォルト）を設定する必要があります。 Rev. A | Page 35 of 37 デフォルト の注/ コメント AD9652 Data Sheet アプリケーション情報 デザイン・ガイドライン VCM AD9652 のシステムのレベル・デザインとレイアウトを開始す る前に、特定のピンに必要とされる特別な回路接続とレイアウ ト条件を説明する次のガイドラインをお読みください。 VCM ピンは、ピンの近くで 0.1μF のコンデンサにより GND に デカップリングする必要があります（図 54 参照）。最適なチャ ンネル間 アイソレーションのためには、 AD9652 の VCM ピン とチャンネル A アナログ入力ネットワーク接続の間と、 AD9652 の VCM ピンとチャンネル B アナログ入力ネットワーク 接続の間の両方に 33 Ω の抵抗を挿入する必要があります。 電源とグラウンドの推奨事項 電源を AD9652 に接続する際は、3 個の独立した電源を使うこと が推奨されます。AVDD3 は 3.3 V の電源を、AVDD_CLK 及び AVDD は 1.8 V の電源を、また DRVDD は 1.8 V 電源をそれぞれ 必要とします。SPIVDD は通常、DRVDD と同じ電源に接続しま すが、SPI ピン（CLK、SPIO、及び CSB）に接続するロジック・ デバイスとのインタフェースを容易にするために 1.8 V と 3.3 V の中間の独立した電源に接続することも可能です。 AVDD3 電源はクリーンな 3.3 V 電源から供給する必要がありま す。デカップリングは、高周波及び低周波ノイズ源の両方をカ バーするため、PCB 面コンデンサとデカップリング・コンデン サの組み合わせで行う必要があります。0.1 μF と 1 μF のコンデ ンサ（Typ.）を AD9652 の AVDD3 ピンの近くに配置することが 推奨されます。 AVDD と AVDD_CLK の電圧は適切なオンチップ・バイアシング を行うために同時にパワーアップされなければなりません。そ のため、これら 2 つのピンは同じ電源に接続することが推奨さ れます。AVDD3 電源と同様に、AVDD と AVDD_CLK 電源のデ カップリングは高周波及び低周波ノイズ源の両方をカバーする ため、PCB 面コンデンサとデカップリング・コンデンサの組み 合わせで行う必要があります。0.1 μF と 1 μF のコンデンサ（Typ.） を AD9652 の AVDD ピン及び AVDD_CLK ピンの近くに配置す ることが推奨されます。 RBIAS AD9652 では、RBIAS ピンとグラウンドとの間に 10 kΩ の抵抗 を接続する必要があります。この抵抗は ADC コアのマスター電 流リファレンスを設定するため、誤差 1%以下ものを使う必要が あります。 リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ い 0.1 μF のセラミック・コンデンサとの並列接続により外部 でグラウンドにデカップリングする必要があります。 SPI ポート コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。オンボードの SPI バスを他のデ バイスに対して使う場合には、このバスと AD9652 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ 入力でこれらの信号が変化することを防止することが必要に なります。 DRVDD 及び SPIVDD 電源接続もデカップリングする必要があ りますが、これらは AD9652 から少し離れた場所に配置するこ とも可能です。DRVDD ピンと SPIVDD ピンは、1.8 V SPI イン タフェース・ロジックを使用するアプリケーションの場合は結 合させることができます。SPIVDD ピンはオプションで高電圧 レベルのロジックとのインタフェースをサポートするために最 大 3.3 V までの電源を供給することができます。 複数の大面積 PCB グラウンド・プレーンを配置することが推奨 されます。これにより多くの利点が生じます。性能を維持する ためには、低インピーダンスの電源及びグラウンド・プレーン が必要です。PCB 内に電源及びグラウンド・プレーンをスタッ クすることにより高周波のデカップリングを行うことができま す。グラウンド・プレーンとサーマル・ビアはデバイスが発生 した熱を放散するのに役立ちます。適切なデカップリングと PCB のアナログ、デジタル、及びクロック・セクションのスマ ートな分割を行うことにより、最適な性能を発揮させることが できます。 Rev. A | Page 36 of 37 Data Sheet AD9652 外形寸法 A1 BALL CORNER 12 11 10 9 8 7 6 5 4 3 2 1 A B C D E F G H J K L M 8.80 BSC SQ 0.80 BSC TOP VIEW 1.40 1.34 1.19 0.60 REF BOTTOM VIEW DETAIL A DETAIL A 0.33 NOM 0.28 MIN *0.50 SEATING PLANE 0.45 0.40 BALL DIAMETER 1.11 1.01 0.91 COPLANARITY 0.12 *COMPLIANT WITH JEDEC STANDARDS MO-275-EEAA-1 WITH THE EXCEPTION TO BALL DIAMETER. 11-18-2011-A A1 BALL CORNER 10.10 10.00 SQ 9.90 図 67. 144 ボール・チップ・スケール・パッケージのボール・グリッド・アレイ [CSP_BGA] (BC-144-6) 寸法表示： mm オーダー・ガイド モデル名 1 AD9652BBCZ-310 温度範囲 パッケージの説明 −40°C～+85°C 144 ボール・チップ・スケール・パッケージ・ボー ル・グリッド・アレイ（CSP_BGA） AD9652BBCZRL7-310 −40°C～+85°C 144 ボール・チップ・スケール・パッケージ・ボー ル・グリッド・アレイ（CSP_BGA） AD9652-310EBZ −40°C～+85°C AD9652 搭載評価ボード 1 Z = RoHS 適合部品 Rev. A | Page 37 of 37 梱包オプション BC-144-6 BC-144-6