日本語参考資料 最新版英語データシートはこちら 125 MSPS/105 MSPS、1.8 Vの 14ビット・デュアルA/Dコンバータ AD9648 特長 機能ブロック図 SDIO SCLK CSB PROGRAMMING DATA VIN+A ADC VIN–A VREF SENSE VCM AD9648 REF SELECT ADC VIN+B CLK+ CLK– ORA D13A D0A DCOA DRVDD CMOS/LVDS OUTPUT BUFFER RBIAS VIN–B CMOS/LVDS OUTPUT BUFFER SPI DIVIDE 1 TO 8 DUTY CYCLE STABILIZER MODE CONTROLS SYNC DCS PDWN DFS OEB NOTES 1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY; SEE FIGURE 7 FOR LVDS PIN NAMES. ORB D13B D0B DCOB 図 1. 通信 ダイバーシティー無線システム マルチモード・デジタル・レシーバ GSM、EDGE、W-CDMA、LTE, CDMA2000、WiMAX、TD-SCDMA I/Q 復調システム スマート・アンテナ・システム ブロードバンド・データ・アプリケーション バッテリ駆動の計装機器 ハンドヘルド・スコープ・メータ 携帯型医用画像 超音波 レーダー/LIDAR 1 AGND 09975-001 アプリケーション AVDD MUX OPTION 1.8 V のアナログ電源動作 1.8 V の CMOS または LVDS 出力 70 MHz で SNR = 74.5 dBFS 70 MHz で SFDR = 91 dBc 低消費電力: 125 MSPS でチャンネル ADC コアあたり 78 mW 650 MHz 帯域幅の差動アナログ入力 IF サンプリング周波数: 200 MHz まで リファレンス電圧とサンプル・アンド・ホールド回路を内蔵 2 V p-p の差動アナログ入力 DNL = ±0.35 LSB シリアル・ポート制御オプション オフセット・バイナリ、グレイ・コード、または 2 の補数デ ータ・フォーマット オプションのクロック・デューティ・サイクル・スタビライ ザ 入力クロック分周器(1～8 分周)を内蔵 データ出力マルチプレクス・オプション 選択可能なデジタル・テスト・パターン発生機能を内蔵 省電力のパワーダウン・モード プログラマブルなクロック/データ・アライメント機能を持つ データ・クロック出力 製品のハイライト 1. 2. 3. 4. AD96481 は 1.8 V アナログ単電源で動作し、1.8 V の CMOS または LVDS ロジック・ファミリーに対応する ためのデジタル出力ドライバ電源が分離されています。 特許取得済みのサンプル・アンド・ホールド回路は最 大 200 MHz の入力周波数に対して優れた性能を維持し、 低価格、低消費電力、使い安いようにデザインされて います。 標準のシリアル・ポート・インターフェースは、デー タ出力フォーマッティング、内部クロック分周器、パ ワーダウン、DCO/データ・タイミング、オフセット 調整などの種々の製品機能をサポートしています。 AD9648 は 64 ピン RoHS 準拠 LFCSP パッケージを採 用 し て い ま す 。 こ の デ バ イ ス は 、 AD9650/ AD9269/AD9268 16 ビット ADC、AD9258 14 ビット ADC 、 AD9628/AD9231 12 ビ ッ ト ADC 、 AD9608/AD9204 10 ビット ADC とピン互換であるため、 20 MSPS～125 MSPS のサンプリングで 10 ビット・コン バータと 16 ビット・コンバータとの間でシンプルな移 行パスを可能にします。 このデバイスは、米国特許により保護されています。 Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2011 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9648 目次 特長 ....................................................................................................1 クロック入力の考慮事項........................................................... 28 アプリケーション .............................................................................1 チャンネル/チップ同期 ............................................................. 30 機能ブロック図 .................................................................................1 消費電力とスタンバイ・モード ............................................... 30 製品のハイライト .............................................................................1 デジタル出力 .............................................................................. 31 改訂履歴 ............................................................................................2 概要 ....................................................................................................3 仕様 ....................................................................................................4 タイミング .................................................................................. 31 ビルトイン・セルフテスト(BIST)と出力テスト......................... 32 ビルトイン・セルフテスト(BIST) ............................................ 32 DC 仕様...........................................................................................4 AC 仕様...........................................................................................5 デジタル仕様 .................................................................................6 出力テスト・モード .................................................................. 32 シリアル・ポート・インターフェース(SPI) ............................... 33 SPI を使う設定............................................................................ 33 スイッチング仕様..........................................................................8 ハードウェア・インターフェース ........................................... 34 タイミング仕様 .............................................................................9 SPI を使わない設定 .................................................................... 34 絶対最大定格...................................................................................12 熱特性 ..........................................................................................12 ESD の注意 ..................................................................................12 SPI からアクセス可能な機能 .................................................... 34 メモリ・マップ .............................................................................. 35 メモリ・マップ・レジスタ・テーブルの読出し .................... 35 ピン配置およびピン機能説明........................................................13 メモリ・マップ・レジスタ・テーブル ................................... 36 代表的な性能特性 ...........................................................................19 AD9648-125..................................................................................20 AD9648-105..................................................................................22 等価回路 ..........................................................................................24 動作原理 ..........................................................................................25 メモリ・マップ・レジスタの説明 ........................................... 39 アプリケーション情報 .................................................................. 41 デザイン・ガイドライン........................................................... 41 外形寸法.......................................................................................... 42 ADC のアーキテクチャ ..............................................................25 アナログ入力に対する考慮........................................................25 リファレンス電圧 .......................................................................27 改訂履歴 7/11—Revision 0: Initial Version Rev. 0 － 2/42 － オーダー・ガイド ...................................................................... 42 AD9648 概要 AD9648 は、モノリシック、2 チャンネル、1.8 V 電源、105 MSPS/125 MSPS の 14 ビット A/D コンバータ(ADC)です。この デバイスは、高性能サンプル・アンド・ホールド回路とリファ レンス電圧を内蔵しています。 差動クロック入力により、すべての内部変換サイクルが制御され ます。オプションのデューティ・サイクル・スタビライザ(DCS) は、クロック・デューティ・サイクルの広い変動を補償すると同 時に、優れた ADC 全体性能を維持します。 また、125 MSPS のデータレートで 14 ビット精度を提供し、全 動作温度範囲でノー・ミスコードを保証するための出力誤差補 正ロジックを内蔵するパイプライン化マルチステージ差動アー キテクチャを採用しています。 デジタル・データは、オフセット・バイナリ・フォーマット、グ レイ・コード・フォーマットまたは 2 の補数フォーマットで出力 されます。受信ロジックとの正しいラッチ・タイミングを保証す るため、各 ADC チャンネルに対してデータ出力クロック(DCO) を出力しています。1.8 V の CMOS または LVDS の出力ロジッ ク・レベルをサポートしています。また、出力データを 1 本の出 力バスへマルチプレクスすることもできます。 ADC は、柔軟性を高め、システム・コストを下げるためにデザ インされた、プログラマブルなクロック、データ・アライメン ト、プログラマブルなデジタル・テスト・パターンの生成など の複数の機能を持っています。使用可能なデジタル・テスト・ パターンとしては、決定論的パターン、疑似ランダム・パター ン、シリアル・ポート・インターフェース(SPI)を介して入力す るユーザー定義のテスト・パターンなどがあります。 Rev. 0 AD9648 は 64 ピン RoHS 準拠 LFCSP パッケージを採用し、工業 用温度範囲(−40°C～+85°C)で仕様が規定されています。このデ バイスは、米国特許により保護されています。 － 3/42 － AD9648 仕様 DC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、 DCS をイネーブル。 表 1. Parameter RESOLUTION ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL) 1 Integral Nonlinearity (INL)1 MATCHING CHARACTERISTIC Offset Error Temp Full Full Full Full Full 25°C Full 25°C Min 14 −0.8 −4.20 −0.5 AD9648-105 Typ Guaranteed −0.3 ±1.3 Max Min 14 +0.2 +4.2 +1.2 −0.8 −5.1 −0.5 +2.3 −2.3 ±0.5 −2.3 AD9648-125 Typ Guaranteed −0.3 ±1.3 Max Unit Bits +0.2 +5.1 +1.2 % FSR % FSR LSB LSB LSB LSB ±0.5 ±1.0 +2.3 ±1.0 Full ±0.01 ±0.58 ±0.01 ±0.58 % FSR Full ±0.5 ±4.0 ±0.5 ±4.0 % FSR TEMPERATURE DRIFT Offset Error Gain Error Full Full ±2 ±50 INTERNAL VOLTAGE REFERENCE Output Voltage (1 V Mode) Load Regulation Error at 1.0 mA Full Full INPUT REFERRED NOISE VREF = 1.0 V 25°C 0.98 0.98 LSB rms ANALOG INPUT Input Span, VREF = 1.0 V Input Capacitance 2 Input Resistance (Differential) Input Common-Mode Voltage Input Common-Mode Range Full Full Full Full Full 2 5 7.5 0.9 2 5 7.5 0.9 0.5 1.3 V p-p pF kΩ V V Full Full 1.7 1.7 1.8 1.8 1.9 1.9 V V 95 22.5 65.0 100 mA mA mA Gain Error POWER SUPPLIES Supply Voltage AVDD DRVDD Supply Current IAVDD1 IDRVDD (1.8 V CMOS)1 IDRVDD(1.8 V LVDS)1 Rev. 0 Full Full Full 0.98 1.00 2 ±2 ±50 1.02 0.98 1.3 0.5 1.8 1.8 1.9 1.9 1.7 1.7 81 19.2 63.5 86 － 4/42 － 1.00 2 ppm/°C ppm/°C 1.02 V mV AD9648 Parameter POWER CONSUMPTION DC Input Sine Wave Input (DRVDD = 1.8 V CMOS Output Mode) Sine Wave Input (DRVDD = 1.8 V LVDS Output Mode) Standby Power 3 Power-Down Power AD9648-105 Typ Max Full Full 135.4 172.3 Full 180.4 Full Full 108 2.0 Temp Min AD9648-125 Typ Max Unit 181.3 155.5 202.5 211.5 mW mW 189.4 211.5 220.5 mW Min 120 2.0 mW mW 1 低入力周波数、フルスケール正弦波、各出力ビットに約 5 pF の負荷を接続して測定。 入力容量は、1 本の差動入力ピンと AGND との間の実効容量です。 3 スタンバイ電力は、DC 入力と CLK± ピンをアクティブにして測定(1.8 V CMOS モード)。 2 AC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、 DCS をイネーブル。 表 2. Parameter 1 SIGNAL-TO-NOISE-RATIO (SNR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 100 MHz fIN = 200 MHz SIGNAL-TO-NOISE AND DISTORTION (SINAD) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz Temp 25°C 25°C 25°C Full 25°C Min AD9648-105 Typ Max Min 75.4 75.2 74.8 AD9648-125 Typ Max 75.0 74.7 74.5 Unit 73.8 73.9 dBFS dBFS dBFS dBFS dBFS 25°C 71.0 71.5 dBFS 25°C 25°C 25°C Full 25°C 25°C 74.3 74.0 73.4 73.9 73.4 73.3 73.8 73.0 72.8 72.8 70.3 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 12.0 11.9 Bits fIN = 30.5 MHz 25°C 12.0 11.9 Bits fIN = 70 MHz 25°C 11.8 11.8 Bits fIN = 100 MHz 25°C 11.8 11.8 Bits fIN = 200 MHz 25°C 11.3 11.4 Bits 25°C −98 −96 dBc fIN = 30.5 MHz 25°C −90 −90 dBc fIN = 70 MHz 25°C −93 −91 dBc fIN = 100 MHz fIN = 200 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 9.7 MHz WORST SECOND OR THIRD HARMONIC fIN = 9.7 MHz 73.0 72.8 69.6 Full −86 −82 dBc fIN = 100 MHz 25°C −92 −90 dBc fIN = 200 MHz 25°C −81 −84 dBc Rev. 0 － 5/42 － AD9648 Parameter 1 SPURIOUS-FREE DYNAMIC RANGE (SFDR) Temp Min AD9648-105 Typ Max Min AD9648-125 Typ Max Unit fIN = 9.7 MHz 25°C 98 96 dBc fIN = 30.5 MHz 25°C 90 90 dBc fIN = 70 MHz 25°C 93 91 dBc Full 86 dBc 82 fIN = 100 MHz 25°C 92 90 dBc fIN = 200 MHz 25°C 81 84 dBc 25°C −98 −97 dBc fIN = 30.5 MHz 25°C −96 −97 dBc fIN = 70 MHz 25°C −96 −97 dBc WORST OTHER (HARMONIC OR SPUR) fIN = 9.7 MHz Full −91 −90 dBc fIN = 100 MHz 25°C −92 −92 dBc fIN = 200 MHz 25°C −90 −90 dBc 25°C 84 84 dBc CROSSTALK 2 Full −95 −95 dB ANALOG INPUT BANDWIDTH 25°C 650 650 MHz TWO-TONE SFDR fIN = 29 MHz (−7 dBFS ), 32 MHz (−7 dBFS ) 1 完全な定義についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0 / 最新版は英文をご覧ください）を参 照してください。 2 クロストークは、片方のチャンネルに-1.0 dBFS を入力し、他方のチャンネルは入力なしで、100 MHz で測定。 デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、 DCS をイネーブル。 表 3. Parameter DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−) Logic Compliance Internal Common-Mode Bias Differential Input Voltage Input Voltage Range Input Common-Mode Range High Level Input Current Low Level Input Current Input Capacitance Input Resistance Temp Min Full Full Full Full Full Full Full Full LOGIC INPUT (CSB) 1 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full Rev. 0 － 6/42 － AD9628-105/125 Typ Max CMOS/LVDS/LVPECL 0.9 0.3 AGND - 0.3 0.9 −10 −10 8 3.6 AVDD + 0.2 1.4 +10 +10 4 10 1.22 0 −10 40 12 DRVDD + 0.2 0.6 +10 132 26 2 Unit V V p-p V V µA µA pF kΩ V V µA µA kΩ pF AD9648 Parameter LOGIC INPUT (SCLK/DFS/SYNC) 2 High Level Input Voltage Low Level Input Voltage High Level Input Current (VIN = 1.8 V) Low Level Input Current Input Resistance Input Capacitance Temp Min Full Full Full Full Full Full 1.22 0 −92 −10 LOGIC INPUT/OUTPUT (SDIO/DCS)1 High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −10 38 LOGIC INPUTS (OEB, PDWN)2 High Level Input Voltage Low Level Input Voltage High Level Input Current (VIN = 1.8 V) Low Level Input Current Input Resistance Input Capacitance Full Full Full Full Full Full 1.22 0 −90 −10 Full Full 1.79 1.75 DIGITAL OUTPUTS CMOS Mode—DRVDD = 1.8 V High Level Output Voltage IOH = 50 µA IOH = 0.5 mA Low Level Output Voltage IOL = 1.6 mA IOL = 50 µA LVDS Mode—DRVDD = 1.8 V Differential Output Voltage (VOD), ANSI Mode Output Offset Voltage (VOS), ANSI Mode Differential Output Voltage (VOD), Reduced Swing Mode Output Offset Voltage (VOS), Reduced Swing Mode 1 2 Unit DRVDD + 0.2 0.6 −135 +10 V V µA µA kΩ pF DRVDD + 0.2 0.6 +10 128 V V µA µA kΩ pF DRVDD + 0.2 0.6 −134 +10 V V µA µA kΩ pF 26 5 26 5 V V Full Full Full Full Full Full Max 26 2 290 1.15 160 1.15 プルアップ。 プルダウン。 Rev. 0 AD9628-105/125 Typ － 7/42 － 345 1.25 200 1.25 0.2 0.05 V V 400 1.35 230 1.35 mV V mV V AD9648 スイッチング仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、 DCS をイネーブル。 表 4. Parameter CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate 1 DCS Enabled DCS Disabled CLK Period—Divide-by-1 Mode (tCLK) CLK Pulse Width High (tCH) Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Temp Min AD9648-105 Typ Max Full Min AD9648-125 Typ Max Unit 1000 MHz 125 125 MSPS MSPS ns ns ns ps rms 4.4 4.4 +1.0 ns ns ns 1000 Full Full Full Full Full Full 20 10 DATA OUTPUT PARAMETERS CMOS Mode (DRVDD = 1.8 V) Data Propagation Delay (tPD) DCO Propagation Delay (tDCO) 2 DCO to Data Skew (tSKEW) Full Full Full 1.8 2.0 −1.2 LVDS Mode (DRVDD = 1.8 V) Data Propagation Delay (tPD) Full 2.4 2.4 Full 2.4 2.4 DCO Propagation Delay (tDCO)2 DCO to Data Skew (tSKEW) CMOS Mode Pipeline Delay (Latency) LVDS Mode Pipeline Delay (Latency) Channel A/Channel B Wake-Up Time (Power Down) 3 Wake-Up Time (Standby) Out-of-Range Recovery Time Full Full Full Full Full Full 1 105 105 9.52 4.76 1.0 0.07 −0.20 2.9 3.1 −0.1 +0.03 16 16/16.5 350 250 2 変換レートは分周後のクロック・レートです。 SPI レジスタ 0x17 のビット[2: 0]に書込むことにより DCO 遅延を追加することができます (表 18 参照)。 3 ウェイクアップ時間は、パワーダウン・モードから通常動作へ戻るために要する時間として定義されます。 2 Rev. 0 － 8/42 － 20 10 8 4 1.0 0.07 4.4 4.4 +1.0 +0.25 1.8 2.0 −1.2 −0.20 2.9 3.1 −0.1 +0.03 16 16/16.5 350 250 2 ns ns +0.25 ns Cycles Cycles µs ns Cycles AD9648 タイミング仕様 表 5. Parameter SYNC TIMING REQUIREMENTS tSSYNC tHSYNC SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO Description Limit Unit SYNC to rising edge of CLK+ setup time SYNC to rising edge of CLK+ hold time 0.24 0.40 ns typ ns typ Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK SCLK pulse width high SCLK pulse width low Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge 2 2 40 2 2 10 10 10 ns min ns min ns min ns min ns min ns min ns min ns min 10 ns min タイミング図 N–1 N+4 tA N VIN N+1 tCH N+5 N+3 N+2 tCLK CLK+ CLK– tDCO DCOA/DCOB CH A/CH B DATA N – 17 N – 16 N – 15 N – 14 tPD 図 2.CMOS デフォルト出力モードでのデータ出力タイミング Rev. 0 － 9/42 － N – 13 N – 12 09975-002 tSKEW AD9648 N–1 N+4 tA N N+5 N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCOA/DCOB tSKEW CH A DATA CH A CH B CH A N – 16 N – 15 N – 14 CH B CH A N – 13 N – 12 CH B CH A N – 11 N – 10 CH B N–9 CH A N–8 CH B CH A CH B N – 16 N – 15 N – 14 CH A CH B N – 13 N – 12 CH A CH B N – 11 N – 10 CH A N–9 CH B N–8 CH B DATA 09975-003 tPD 図 3.CMOS インターリーブ出力モードでのデータ出力タイミング N–1 N+4 tA N VIN N+1 tCH tDCO DCO– D0+ (LSB) PARALLEL INTERLEAVED MODE D0– (LSB) D13+ (MSB) D13– (MSB) CHANNEL MULTIPLEXED MODE CHANNEL A CHANNEL MULTIPLEXED MODE CHANNEL B D1+/0+ (LSB) D1–/D0– (LSB) D13+/D12+ (MSB) D13–/D12– (MSB) D1+/D0+ (LSB) D1–/D0– (LSB) D13+/D12+ (MSB) D13–/D12– (MSB) tPD tSKEW CH A N – 12 CH B N – 12 CH A N – 11 CH B N – 11 CH A N – 10 CH B N – 10 CH A N–9 CH B N–9 CH A N–8 CH A N – 12 CH B N – 12 CH A N – 11 CH B N – 11 CH A N – 10 CH B N – 10 CH A N–9 CH B N–9 CH A N–8 CH A0 N – 12 CH A1 N – 12 CH A0 N – 11 CH A1 N – 11 CH A0 N – 10 CH A1 N – 10 CH A0 N–9 CH A1 N–9 CH A0 N–8 CH A12 N – 12 CH A13 N – 12 CH A12 N – 11 CH A13 N – 11 CH A12 N – 10 CH A13 N – 10 CH A12 N–9 CH A13 N–9 CH A12 N–8 CH B0 N – 12 CH B1 N – 12 CH B0 N – 11 CH B1 N – 11 CH B0 N – 10 CH B1 N – 10 CH B0 N–9 CH B1 N–9 CH B0 N–8 CH B12 N – 12 CH B13 N – 12 CH B12 N – 11 CH B13 N – 11 CH B12 N – 10 CH B13 N – 10 CH A12 N–9 CH A13 N–9 CH A12 N–8 図 4.LVDS モードでのデータ出力タイミング Rev. 0 － 10/42 － 09975-004 DCO+ N+2 tCLK CLK+ CLK– N+5 N+3 AD9648 CLK+ tHSYNC 09975-005 tSSYNC SYNC 図 5.SYNC の入力タイミング条件 Rev. 0 － 11/42 － AD9648 絶対最大定格 表 6. Parameter Electrical1 AVDD to AGND DRVDD to AGND VIN+A/VIN+B, VIN−A/VIN−B to AGND CLK+, CLK− to AGND SYNC to AGND VCM to AGND RBIAS to AGND CSB to AGND SCLK/DFS to AGND SDIO/DCS to AGND OEB PDWN D0A/D0B through D13A/D13B to AGND DCOA/DCOB to AGND Environmental Operating Temperature Range (Ambient) Maximum Junction Temperature Under Bias Storage Temperature Range (Ambient) 1 熱特性 Rating LFCSP パッケージのエクスポーズド・パッドは、グラウンド・ プレーンにハンダ付けする必要があります。エクスポーズド・ パッドを PCB にハンダ付けすると、ハンダ接続の信頼性が高く なり、パッケージの最大熱能力が得られます。 −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V 表 7.熱抵抗 Package Type 64-Lead LFCSP 9 mm × 9 mm (CP-64-4) θJA1, 2 22.3 θJC1, 3 1.4 θJB1, 4 N/A ΨJT1,2 0.1 Unit °C/W 1.0 19.5 N/A 11.8 0.2 °C/W 2.5 17.5 N/A N/A 0.2 °C/W 1 JEDEC 51-7 と JEDEC 25-5 2S2P テスト・ボードに準拠。 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 3 MIL-Std 883、Method 1012.1 に準拠。 4 JEDEC JESD51-8 (自然空冷)に準拠。 2 θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層 PCB に対し て規定します。表 7 に示すように、空気流を与えると熱放散が大 きくなるので、θJA が小さくなります。また、メタル・パターン、 スルー・ホール、グラウンド・プレーン、電源プレーンとパッ ケージ・ピンが直接接触する場合も、これらのメタルによって も θJA が小さくなります。 −0.3 V to DRVDD + 0.2 V −40°C to +85°C 150°C −65°C to +150°C 入力と出力は電源電圧(AVDD または DRVDD) + 0.2 V に対して定格を規定し ていますが、2.1 V を超えることはできません。 ESD の注意 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. 0 Airflow Velocity (m/sec) 0 － 12/42 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD9648 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9648 PARALLEL CMOS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS ORA D13A (MSB) D12A D11A D10A D9A DRVDD D8A D7A D6A D5A NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09975-006 D10B D11B DRVDD D12B D13B (MSB) ORB DCOB DCOA NC NC D0A (LSB) DRVDD D1A D2A D3A D4A 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC NC NC D0B (LSB) D1B D2B D3B DRVDD D4B D5B D6B D7B D8B D9B 図 6.パラレル CMOS ピン構成(上面図) 表 8.ピン機能の説明(パラレル CMOS モード) ピン番号 記号 タイプ 説明 10、19、28、37 DRVDD 電源 デジタル出力ドライバ電源(公称 1.8 V) 49、50、53、 54、59、60、 63、64 AVDD 電源 アナログ電源(公称 1.8 V)。 4、5、25、26 NC 0 AGND、Exposed Pad グラウンド パッケージ底面のエクスポーズド・サーマル・パッドは、デバイスのアナログ・グラウ ンドになります。このエクスポーズド・パッドはグラウンドへ接続する必要がありま す。 51 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A。 52 VIN−A 入力 差動アナログ入力ピン(-)、チャンネル A。 62 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B。 61 VIN−B 入力 差動アナログ入力ピン(-)、チャンネル B。 55 VREF 入力/出力 リファレンス電圧入力/出力。 56 SENSE 入力 リファレンス電圧モード選択 58 RBIAS 入力/出力 外部リファレンス電圧バイアス抵抗。 57 VCM 出力 アナログ入力の同相モード・レベル・バイアス出力。 1 CLK+ 入力 ADC クロック入力—真。 2 CLK− 入力 ADC クロック入力—相補。 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 ADC 電源 未接続。これらのピンは接続しないでください。 ADC アナログ デジタル入力 3 Rev. 0 － 13/42 － AD9648 ピン番号 記号 タイプ 説明 27 D0A (LSB) 出力 チャンネル A CMOS 出力データ。 29 D1A 出力 チャンネル A CMOS 出力データ。 30 D2A 出力 チャンネル A CMOS 出力データ。 31 D3A 出力 チャンネル A CMOS 出力データ。 32 D4A 出力 チャンネル A CMOS 出力データ。 33 D5A 出力 チャンネル A CMOS 出力データ。 34 D6A 出力 チャンネル A CMOS 出力データ。 35 D7A 出力 チャンネル A CMOS 出力データ。 36 D8A 出力 チャンネル A CMOS 出力データ。 38 D9A 出力 チャンネル A CMOS 出力データ。 39 D10A 出力 チャンネル A CMOS 出力データ。 40 D11A 出力 チャンネル A CMOS 出力データ。 41 D12A 出力 チャンネル A CMOS 出力データ。 42 D13A (MSB) 出力 チャンネル A CMOS 出力データ。 43 ORA 出力 チャンネル A 範囲外出力。 6 D0B (LSB) 出力 チャンネル B CMOS 出力データ。 7 D1B 出力 チャンネル B CMOS 出力データ。 8 D2B 出力 チャンネル B CMOS 出力データ。 9 D3B 出力 チャンネル B CMOS 出力データ。 11 D4B 出力 チャンネル B CMOS 出力データ。 12 D5B 出力 チャンネル B CMOS 出力データ。 13 D6B 出力 チャンネル B CMOS 出力データ。 14 D7B 出力 チャンネル B CMOS 出力データ。 15 D8B 出力 チャンネル B CMOS 出力データ。 16 D9B 出力 チャンネル B CMOS 出力データ。 17 D10B 出力 チャンネル B CMOS 出力データ。 18 D11B 出力 チャンネル B CMOS 出力データ。 20 D12B 出力 チャンネル B CMOS 出力データ。 21 D13B (MSB) 出力 チャンネル B CMOS 出力データ。 22 ORB 出力 チャンネル B 範囲外出力。 24 DCOA 出力 チャンネル A データ・クロック出力。 23 DCOB 出力 チャンネル B データ・クロック出力。 45 SCLK/DFS 入力 外部ピン・モードでの SPI シリアル・クロック/データ・フォーマット・セレクト・ピ ン。 44 SDIO/DCS 入力/出力 外部ピン・モードでの SPI シリアル・データ I/O/デューティ・サイクル・スタビライ ザ・ピン。 46 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 47 OEB 入力 出力イネーブル入力(アクティブ・ロー)。ピンは SPI 経由でイネーブルする必要がありま す。 48 PDWN 入力 外部ピン・モードでのパワーダウン入力。SPI モードでは、この入力をパワーダウンま たはスタンバイに設定することができます。 デジタル出力 SPI 制御 ADC 構成 Rev. 0 － 14/42 － 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD AD9648 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9648 INTERLEAVED PARALLEL LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS OR+ OR– D13+ (MSB) D13– (MSB) D12+ D12– DRVDD D11+ D11– D10+ D10– NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09975-007 D4– D4+ DRVDD D5– D5+ D6– D6+ DCO– DCO+ D7– D7+ DRVDD D8– D8+ D9– D9+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC NC NC NC NC D0– (LSB) D0+ (LSB) DRVDD D1– D1+ D2– D2+ D3– D3+ 図 7.インターリーブ・パラレル LVDS ピン構成(上面図) 表 9.ピン機能の説明(インターリーブ・パラレル LVDS モード) ピン番号 記号 タイプ 説明 10、19、28、 37 DRVDD 電源 デジタル出力ドライバ電源(公称 1.8 V) 49、50、53、 54、59、60、 63、64 AVDD 電源 アナログ電源(公称 1.8 V)。 4、5、6、7 0 NC ADC 電源 未接続。これらのピンは接続しないでください。 AGND、 Exposed Pad グラウンド パッケージ底面のエクスポーズド・サーマル・パッドは、デバイスのアナログ・グラウンドに なります。このエクスポーズド・パッドはグラウンドへ接続する必要があります。 51 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A。 52 VIN−A 入力 差動アナログ入力ピン(-)、チャンネル A。 62 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B。 61 VIN−B 入力 差動アナログ入力ピン(-)、チャンネル B。 55 VREF 入力/出力 リファレンス電圧入力/出力。 56 SENSE 入力 リファレンス電圧モード選択。 58 RBIAS 入力/出力 外部リファレンス電圧バイアス抵抗。 57 VCM 出力 アナログ入力の同相モード・レベル・バイアス出力。 1 CLK+ 入力 ADC クロック入力—真。 2 CLK− 入力 ADC クロック入力—相補。 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 9 D0+ (LSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 0—真。 8 D0− (LSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 0—相補。 12 D1+ 出力 チャンネル A/チャンネル B LVDS 出力データ 1—真。 ADC アナログ デジタル入力 3 デジタル出力 Rev. 0 － 15/42 － AD9648 ピン番号 記号 タイプ 説明 11 D1− 出力 チャンネル A/チャンネル B LVDS 出力データ 1—相補。 14 D2+ 出力 チャンネル A/チャンネル B LVDS 出力データ 2—真。 13 D2− 出力 チャンネル A/チャンネル B LVDS 出力データ 2—相補。 16 D3+ 出力 チャンネル A/チャンネル B LVDS 出力データ 3—真。 15 D3− 出力 チャンネル A/チャンネル B LVDS 出力データ 3—相補。 18 D4+ 出力 チャンネル A/チャンネル B LVDS 出力データ 4—真。 17 D4− 出力 チャンネル A/チャンネル B LVDS 出力データ 4—相補。 21 D5+ 出力 チャンネル A/チャンネル B LVDS 出力データ 5—真。 20 D5− 出力 チャンネル A/チャンネル B LVDS 出力データ 5—相補。 23 D6+ 出力 チャンネル A/チャンネル B LVDS 出力データ 6—真。 22 D6− 出力 チャンネル A/チャンネル B LVDS 出力データ 6—相補。 27 D7+ 出力 チャンネル A/チャンネル B LVDS 出力データ 7—真。 26 D7− 出力 チャンネル A/チャンネル B LVDS 出力データ 7—相補。 30 D8+ 出力 チャンネル A/チャンネル B LVDS 出力データ 8—真。 29 D8− 出力 チャンネル A/チャンネル B LVDS 出力データ 8—相補。 32 D9+ 出力 チャンネル A/チャンネル B LVDS 出力データ 9—真。 31 D9− 出力 チャンネル A/チャンネル B LVDS 出力データ 9—相補。 34 D10+ 出力 チャンネル A/チャンネル B LVDS 出力データ 10—真。 33 D10− 出力 チャンネル A/チャンネル B LVDS 出力データ 10—相補。 36 D11+ 出力 チャンネル A/チャンネル B LVDS 出力データ 11—真。 35 D11− 出力 チャンネル A/チャンネル B LVDS 出力データ 11—相補。 39 D12+ 出力 チャンネル A/チャンネル B LVDS 出力データ 12—真。 38 D12− 出力 チャンネル A/チャンネル B LVDS 出力データ 12—相補。 41 D13+ (MSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 13—真。 40 D13− (MSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 13—相補。 43 OR+ 出力 チャンネル A/チャンネル B LVDS 範囲外出力―真。 42 OR− 出力 チャンネル A/チャンネル B LVDS 範囲外出力―相補。 25 DCO+ 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—真。 24 DCO− 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—相補。 45 SCLK/DFS 入力 外部ピン・モードでの SPI シリアル・クロック/データ・フォーマット・セレクト・ピン。 44 SDIO/DCS 入力/出力 外部ピン・モードでの SPI シリアル・データ I/O/デューティ・サイクル・スタビライザ・ピ ン。 46 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 47 OEB 入力 出力イネーブル入力(アクティブ・ロー)。ピンは SPI 経由でイネーブルする必要があります。 48 PDWN 入力 外部ピン・モードでのパワーダウン入力。SPI モードでは、この入力をパワーダウンまたはス タンバイに設定することができます。 SPI 制御 ADC 構成 Rev. 0 － 16/42 － 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD AD9648 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9648 CHANNEL MULTIPLEXED LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS OR+ OR– A D13+/D12+ (MSB) A D13–/D12– (MSB) A D11+/D10+ A D11–/D10– DRVDD A D9+/D8+ A D9–/D8– A D7+/D6+ A D7–/D6– NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09975-008 B D9–/D8– B D9+/D8+ DRVDD B D11–/D10– B D11+/D10+ B D13–/D12– (MSB) B D13+/D12+ (MSB) DCO– DCO+ A D1–/D0– (LSB) A D1+/D0+ (LSB) DRVDD A D3–/D2– A D3+/D2+ A D5–/D4– A D5+/D4+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC NC NC NC NC B D1–/D0– (LSB) B D1+/D0+ (LSB) DRVDD B D3–/D2– B D3+/D2+ B D5–/D4– B D5+/D4+ B D7–/D6– B D7+/D6+ 図 8.チャンネル・マルチプレクス LVDS ピン構成(上面図) 表 10 ピン機能説明(チャンネル・マルチプレクス・パラレル LVDS モード) ピン番号 記号 タイプ 説明 10、19、28、 37 DRVDD 電源 デジタル出力ドライバ電源(公称 1.8 V) 49、50、53、 54、59、60、 63、64 AVDD 電源 アナログ電源(公称 1.8 V)。 4、5、6、7 0 NC ADC 電源 接続なし。 AGND、Exposed Pad グラウンド パッケージ底面のエクスポーズド・サーマル・パッドは、デバイスのアナログ・ グラウンドになります。このエクスポーズド・パッドはグラウンドへ接続する 必要があります。 51 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A。 52 VIN−A 入力 差動アナログ入力ピン(-)、チャンネル A。 62 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B。 61 VIN−B 入力 差動アナログ入力ピン(-)、チャンネル B。 55 VREF 入力/出力 リファレンス電圧入力/出力。 56 SENSE 入力 リファレンス電圧モード選択。 58 RBIAS 入力/出力 外部リファレンス電圧バイアス抵抗。 57 VCM 出力 アナログ入力の同相モード・レベル・バイアス出力。 1 CLK+ 入力 ADC クロック入力—真。 2 CLK− 入力 ADC クロック入力—相補。 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 ADC アナログ デジタル入力 3 デジタル出力 Rev. 0 － 17/42 － AD9648 ピン番号 記号 タイプ 説明 8 B D1−/D0− (LSB) 出力 チャンネル B LVDS 出力データ 1/データ 0¯相補。 9 B D1+/D0+ (LSB) 出力 チャンネル B LVDS 出力データ 1/データ 0¯真。 11 B D3−/D2− 出力 チャンネル B LVDS 出力データ 3/データ 2¯相補。 12 B D3+/D2+ 出力 チャンネル B LVDS 出力データ 3/データ 2¯真。 13 B D5−/D4− 出力 チャンネル B LVDS 出力データ 5/データ 4¯相補。 14 B D5+/D4+ 出力 チャンネル B LVDS 出力データ 5/データ 4¯真。 15 B D7−/D6− 出力 チャンネル B LVDS 出力データ 7/データ 6¯相補。 16 B D7+/D6+ 出力 チャンネル B LVDS 出力データ 7/データ 6¯真。 17 B D9−/D8− 出力 チャンネル B LVDS 出力データ 9/データ 8¯相補。 18 B D9+/D8+ 出力 チャンネル B LVDS 出力データ 9/データ 8¯真。 20 B D11−/D10− 出力 チャンネル B LVDS 出力データ 11/データ 10¯相補。 21 B D11+/D10+ 出力 チャンネル B LVDS 出力データ 11/データ 10¯真。 22 B D13−/D12− (MSB) 出力 チャンネル B LVDS 出力データ 13/データ 12¯相補。 23 B D13+/D12+ (MSB) 出力 チャンネル B LVDS 出力データ 13/データ 12¯真。 26 A D1−/D0− (LSB) 出力 チャンネル A LVDS 出力データ 1/データ 0¯相補。 27 A D1+/D0+ (LSB) 出力 チャンネル A LVDS 出力データ 1/データ 0¯真。 29 A D3−/D2− 出力 チャンネル A LVDS 出力データ 3/データ 2¯相補。 30 A D3+/D2+ 出力 チャンネル A LVDS 出力データ 3/データ 2¯真。 32 A D5+/D4+ 出力 チャンネル A LVDS 出力データ 5/データ 4¯相補。 31 A D5−/D4− 出力 チャンネル A LVDS 出力データ 5/データ 4¯真。 34 A D7+/D6+ 出力 チャンネル A LVDS 出力データ 7/データ 6¯相補。 33 A D7−/D6− 出力 チャンネル A LVDS 出力データ 7/データ 6¯真。 36 A D9+/D8+ 出力 チャンネル A LVDS 出力データ 9/データ 8¯相補。 35 A D9−/D8− 出力 チャンネル A LVDS 出力データ 9/データ 8¯真。 39 A D11+/D10+ 出力 チャンネル A LVDS 出力データ 11/データ 10¯相補。 38 A D11−/D10− 出力 チャンネル A LVDS 出力データ 11/データ 10¯真。 41 A D13+/D12+ (MSB) 出力 チャンネル A LVDS 出力データ 13/データ 12¯相補。 40 A D13−/D12− (MSB) 出力 チャンネル A LVDS 出力データ 13/データ 12¯真。 43 OR+ 出力 チャンネル A/チャンネル B LVDS 範囲外出力¯真。 42 OR− 出力 チャンネル A/チャンネル B LVDS 範囲外出力¯相補。 25 DCO+ 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—真。 24 DCO− 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—相補。 45 SCLK/DFS 入力 外部ピン・モードでの SPI シリアル・クロック/データ・フォーマット・セレク ト・ピン。 44 SDIO/DCS 入力/出力 外部ピン・モードでの SPI シリアル・データ I/O/デューティ・サイクル・スタビ ライザ・ピン。 46 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 47 OEB 入力 出力イネーブル入力(アクティブ・ロー)。ピンは SPI 経由でイネーブルする必要が あります。 48 PDWN 入力 外部ピン・モードでのパワーダウン入力。SPI モードでは、この入力をパワーダ ウンまたはスタンバイに設定することができます。 SPI 制御 ADC 構成 Rev. 0 － 18/42 － AD9648 代表的な性能特性 AD9648-125 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、 DCS をイネーブル。 0 –40 –60 –80 –40 –60 –80 10 20 30 40 50 60 FREQUENCY (MHz) –120 09975-014 0 0 –40 –60 –80 –100 40 50 60 –40 –60 –80 10 20 30 40 50 60 –120 09975-022 0 125MSPS 70.1MHz AT –1dBFS SNR = 73.8dB (74.8dBFS) –20 SFDR = 95.8dBc –40 –60 –80 30 40 50 FREQUENCY (MHz) 60 09975-023 –100 20 20 30 40 50 図 13.シングル・トーン FFT、fIN = 200.5 MHz 0 10 10 FREQUENCY (MHz) 図 10.シングル・トーン FFT、fIN = 30.5 MHz 0 0 図 11.シングル・トーン FFT、fIN = 70.1 MHz － 19/42 － 60 09975-025 –100 FREQUENCY (MHz) AMPLITUDE (dBFS) 30 125MSPS 200.5MHz AT –1dBFS SNR = 70.9dB (71.9dBFS) SFDR = 83.6dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 125MSPS 30.5MHz AT –1dBFS SNR = 74.0dB (75.0dBFS) –20 SFDR = 86.0dBc Rev. 0 20 図 12.シングル・トーン FFT、fIN = 100.5 MHz 0 –120 10 FREQUENCY (MHz) 図 9.シングル・トーン FFT、fIN = 9.7 MHz –120 0 09975-024 –100 –100 –120 125MSPS 100.5MHz AT –1dBFS SNR = 73.3dB (74.3dBFS) SFDR = 92.3dBc –20 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) 0 125MSPS 9.7MHz AT –1dBFS SNR = 74.4dB (75.4dBFS) SFDR = 95.4dBc AD9648 AD9648-125 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、 DCS をイネーブル。 0 –10 –15 SFDR/IMD3 (dBc/dBFS) –30 AMPLITUDE (Hz) –45 –60 –75 2F1 – F2 –90 2F2 – F1 2F1 + F2 –105 –120 SFDR (dBc) –30 IMD3(dBc) –50 –70 –90 SFDR (dBFS) –135 IMD3 (dBFS) –110 –90 図 14.2 トーン FFT、fIN1 = 29 MHz、fIN2 = 32 MHz –80 –70 –30 –40 –60 –50 INPUT AMPLITUDE (dBFS) –10 図 17.入力振幅(AIN)対 2 トーン SFDR/IMD3 fIN1 = 29 MHz、fIN2 = 32 MHz 100 120 95 90 85 80 SNR (dBFS) 75 SFDR (dBc) 100 SFDR (dBc) SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) –20 09975-065 12M 18M 24M 30M 36M 42M 48M 54M 60M FREQUENCY (MHz) 09975-067 6M 70 65 SNR (dBFS) 80 60 40 60 20 0 50 100 150 200 250 ANALOG INPUT FREQUENCY (MHz) 0 09975-069 50 図 15.入力周波数(AIN)対 SNR/SFDR、2 V p-p フル・スケール 25 35 45 55 65 75 85 SAMPLE RATE (MSPS) 95 105 115 125 120 SFDRFS 80 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS) 15 図 18.サンプル・レート対 SNR/SFDR、AIN = 9.7 MHz 120 100 5 SNRFS 60 SFDR 40 100 SFDR (dBc) 80 SNR (dBFS) 60 40 SNR –80 –70 –60 –50 –40 –30 –20 –10 INPUT AMPLITUDE (dBFS) 0 0 09975-068 0 –90 15 25 35 45 55 65 75 85 SAMPLE RATE (MSPS) 95 105 115 125 図 19.サンプル・レート対 SNR/SFDR、AIN = 70.1 MHz 図 16.入力振幅(AIN)対 SNR/SFDR、fIN = 9.7 MHz Rev. 0 5 － 20/42 － 09975-021 20 20 09975-020 55 2.0 1.5 1.5 1 1.0 0.5 0 –0.5 0 -0.5 –1.0 –1.0 –1.5 –1.5 –2.0 0 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 450,000 400,000 350,000 300,000 250,000 200,000 150,000 100,000 N+6 N+5 09975-074 OUTPUT CODE N+4 N+3 N+2 N N+1 N–1 N–2 N–3 N–4 N–5 N–6 50,000 0 図 21.短絡入力ヒストグラム Rev. 0 –2.0 0 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 図 22.INL 誤差、fIN = 9.7 MHz 図 20.DNL 誤差、fIN = 9.7 MHz NUMBER OF HITS 0.5 － 21/42 － 09975-018 INL ERROR (LSB) 2 09975-019 DNL ERROR (LSB) AD9648 AD9648 AD9648-105 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、 DCS をイネーブル。 0 –40 –60 –80 –40 –60 –80 10 20 30 40 50 FREQUENCY (MHz) –120 09975-014 0 30 0 40 50 105MSPS 200.5MHz AT –1dBFS SNR = 69.5dB (70.5dBFS) SFDR = 82.6dBc –20 –40 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 20 図 26.シングル・トーン FFT、fIN = 100.5 MHz 105MSPS 30.5MHz AT –1dBFS SNR = 74.5dB (75.5dBFS) SFDR = 89.9dBc –20 10 FREQUENCY (MHz) 図 23.シングル・トーン FFT、fIN = 9.7 MHz 0 0 09975-016 –100 –100 –120 105MSPS 100.5MHz AT –1dBFS SNR = 73.4dB (74.4dBFS) SFDR = 94.9dBc –20 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) 0 105MSPS 9.7MHz AT –1dBFS SNR = 74.7dB (75.7dBFS) SFDR = 98.7dBc –60 –80 –40 –60 –80 –100 10 20 30 40 50 FREQUENCY (MHz) –120 105MSPS 70.1MHz AT –1dBFS SNR = 73.9dB (74.9dBFS) –20 SFDR = 94.9dBc AMPLITUDE (dBFS) 20 30 40 図 27.シングル・トーン FFT、fIN = 200.5 MHz 0 –40 –60 –80 0 10 20 30 40 FREQUENCY (MHz) 50 09975-013 –100 図 25.シングル・トーン FFT、fIN = 70.1 MHz Rev. 0 10 FREQUENCY (MHz) 図 24.シングル・トーン FFT、fIN = 30.5 MHz –120 0 － 22/42 － 50 09975-017 0 09975-015 –100 –120 AD9648 120 100 95 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) 90 85 80 SNR (dBFS) 75 SFDRFS 100 SFDR (dBc) 70 65 SNRFS 80 60 SFDR 40 SNR 60 20 0 50 100 150 200 250 ANALOG INPUT FREQUENCY (MHz) 0 –90 09975-075 –40 –30 –20 –10 0 SNR (dBFS) 80 60 40 100 SFDR (dBc) 80 SNR (dBFS) 60 40 20 15 25 35 45 55 65 75 85 95 105 SAMPLE RATE (MSPS) 0 09975-012 5 1.5 1.5 1.0 1.0 INL ERROR (LSB) 2.0 0.5 0 –0.5 OUTPUT CODE 09975-010 –1.5 10000 12000 14000 16000 55 65 75 85 95 105 –0.5 –1.5 8000 45 0 –1.0 6000 35 0.5 –1.0 4000 25 図 32.サンプル・レート対 SNR/SFDR、AIN = 70.1 MHz 2.0 2000 15 SAMPLE RATE (MSPS) 図 29.サンプル・レート対 SNR/SFDR、AIN = 9.7 MHz 0 5 09975-011 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) SFDR (dBc) 20 DNL ERROR (LSB) –50 120 100 –2.0 0 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 図 33.INL 誤差、fIN = 9.7 MHz 図 30.DNL 誤差、fIN = 9.7 MHz Rev. 0 –60 図 31.入力振幅(AIN)対 SNR/SFDR、fIN = 9.7 MHz 120 –2.0 –70 INPUT AMPLITUDE (dBFS) 図 28.入力周波数(AIN)対 SNR/SFDR、2 V p-p フル・スケール 0 –80 － 23/42 － 09975-009 50 09975-077 55 AD9648 等価回路 DRVDD AVDD VIN±x 350Ω SCLK/DFS, SYNC, OEB, AND PDWN 09975-045 09975-039 30kΩ 図 34.アナログ入力の等価回路 図 38.SCLK/DFS、SYNC、OEB、PDWN の等価入力回路 AVDD 5Ω CLK+ 15kΩ 375Ω SENSE 0.9V 09975-043 15kΩ 5Ω 09975-040 CLK– 図 39.等価 SENSE 回路 図 35.等価クロック入力回路 DRVDD DRVDD AVDD CSB 30kΩ 09975-047 09975-044 PAD 350Ω 図 40.CSB の等価入力回路 図 36.等価デジタル出力回路 AVDD DRVDD AVDD 30kΩ 09975-042 7.5kΩ 図 41.等価 VREF 回路 図 37.SDIO/DCS の等価入力回路 Rev. 0 375Ω VREF 30kΩ － 24/42 － 09975-048 SDIO/DCS 350Ω AD9648 動作原理 アナログ入力に対する考慮 AD9648 のアナログ入力は、差動入力信号処理用にデザインさ れた差動のスイッチド・キャパシタ回路になっています。この 回路は広い同相モード範囲をサポートすると同時に、優れた性 能を維持することができます。電源電圧の 1/2 での入力同相モ ード電圧は信号依存誤差を最小化するため、最適性能を提供し ます。 非ダイバーシティー・アプリケーションでは、AD9648 をベー スバンドまたはダイレクト・ダウンコンバータ・レシーバとし て使うことができます。この場合は、片方の ADC を I 入力デー タに、他方を Q 入力データにそれぞれ使います。 H CPAR H VIN+x 同期機能を内蔵しているため、複数チャンネル間または複数デ バイス間でタイミングを同期させることができます。 CSAMPLE S AD9648 の設定と制御は、3 ビット SPI 互換シリアル・インター フェースを使って行います。 S VIN–x ADC のアーキテクチャ AD9648 のアーキテクチャは、マルチステージのパイプライン化 ADC で構成されています。各ステージは、前ステージのフラッ シュ誤差を訂正するように十分重なるようになっています。各 ステージからの量子化された出力は、デジタル補正ロジックで 結合されて最終的に 14 ビットになります。パイプライン化され たアーキテクチャにより、新しい入力サンプルに対して最初の ステージが動作すると同時に、残りのステージは先行している サンプルに対して動作することができます。サンプリングはク ロックの立上がりエッジで行われます。 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残留アンプ(例えば乗算 D/A コンバータ(MDAC))に より構成されています。この残留アンプは、再生された DAC 出 力とパイプライン内の次のステージに対するフラッシュ入力の 差を増幅します。各ステージ内で冗長な 1 ビットを使って、フ ラッシュ誤差のデジタル補正を可能にしています。最終ステー ジはフラッシュ ADC のみで構成されています。 出力ステージのブロックで、データの整列、誤差補正、 CMOS/LVDS 出力バッファへの出力が行われます。出力バッフ ァの電源は分離されているため(DRVDD)、デジタル出力ノイズ をアナログ・コアから分離することができます。パワーダウン 時には、出力バッファはハイ・インピーダンス状態になります。 Rev. 0 S CSAMPLE S H CPAR H 09975-049 AD9648 のデュアル ADC デザインは、2 つの別のアンテナから 受信された同じキャリアに対して ADC が同じ動作を行うダイバ ーシティー受信した信号に対して使うことができます。ADC は 独立なアナログ入力に対しても使うことができます。ADC 入力 に適切なローパス・フィルタまたはバンドパス・フィルタを使 い ADC 性能をほとんど損なうことなく、DC～200 MHz の任意 の fS/2 周波数セグメントをサンプルすることができます。300 MHz までのアナログ入力を処理することができますが、ADC の ノイズと歪みが大きくなります。 図 42.スイッチド・キャパシタ入力回路 クロック信号により、入力回路がサンプル・モードとホール ド・モードの間で交互に切り替えられます(図 42 参照)。入力回 路がサンプル・モードになったとき、信号ソースはサンプル・ コンデンサを充電して、クロック・サイクルの 1/2 以内に安定 する必要があります。各入力に小さい抵抗を直列に接続すると、 駆動源側の出力ステージから発生するピーク過渡電流を減少さ せることに役立ちます。さらに、Q の小さいインダクタまたはフ ェライト・ビーズを各入力に接続して、アナログ入力の大きな 差動容量を小さくすることにより、ADC の最大帯域幅を実現す ることができます。このような低 Q インダクタまたはフェライ ト・ビーズの使用は、コンバータのフロント・エンドを高い IF 周波数で駆動する際に必要となります。シャント・コンデンサま たは 2 個のシングルエンド・コンデンサを入力に接続して、受動 整合回路を設けることができます。これにより入力に最終的に ローパス・フィルタが形成されて、不要な広帯域幅ノイズが制 限されます。詳細については、AN-742 アプリケーション・ノー ト、AN-827 アプリケーション・ノート、技術情報誌 Analog Dialogue 「 Transformer-Coupled Front-End for Wideband A/D Converters」(Vol.39、2005 年 4 月)を参照してください。一般に、 正確な値はアプリケーションに依存します。 － 25/42 － AD9648 VIN 33Ω VIN–x 90Ω ADA4938 0.1µF 120Ω ADC 10pF 33Ω VIN+x SNR が重要なパラメータとなるこれら 10 MHz 以下のアプリケ ーションに対しては、入力構成に差動トランス結合を使用する ことが推奨されます。図 45 に例を示します。アナログ入力にバ イアスを加えるため、VCM 電圧をトランス 2 次巻線のセンター タップに接続することができます。 2V p-p 49.9Ω ADC C R VIN–x 60 0.1µF 50 40 トランスを選択するときは、信号特性を考慮する必要がありま す。大部分の RF トランスは、数 MHz より低い周波数で飽和し ます。大きな信号電力もコア・サチレーションの原因になり、 歪みを発生させます。 20 10 0.7 0.8 0.9 1.0 1.1 1.2 1.3 第 2 ナイキスト領域およびそれ以上の入力周波数では、AD9648 の真の SNR 性能を得るためには、大部分のアンプのノイズ性能 は不十分です。SNR が重要なパラメータとなるこれら 10 MHz 以上のアプリケーションに対しては、入力構成に差動ダブル・ バラン結合を使用することが推奨されます(図 46 参照)。 09975-072 0.6 INPUT COMMON-MODE VOLTAGE (V) 図 43.入力同相モード電圧対 SNR/SFDR fIN = 70 MHz、fS = 125 MSPS 差動入力構成 最適性能は、AD9648 を差動入力構成で駆動したときに得られま す。ベースバンド・アプリケーションに対しては、AD8138、 ADA4937-2、ADA4938-2 の各差動ドライバが優れた性能と A/D コンバータに対する柔軟なインターフェースを提供します。 ADA4938-2 の出力同相モード電圧は AD9648 の VCM ピンで容 易に設定できるため(図 44 参照)、ドライバを Sallen Key フィル タ回路に組込んで入力信号の帯域制限を行うことができます。 第 2 ナイキスト領域の周波数でトランス結合入力を使う代わり に、AD8352 差動ドライバを使う方法があります。図 47 に例を 示します。詳細については、AD8352 のデータシートを参照し てください。 0.1µF 0.1µF 2V p-p R VIN+x 25Ω PA S S P 0.1µF 25Ω ADC C 0.1µF R VIN–x VCM 図 46.差動ダブル・バラン入力構成 VCC 0Ω 16 1 8, 13 11 2 CD RD RG 3 ANALOG INPUT 0.1µF 0Ω R VIN+x 200Ω C AD8352 10 4 5 0.1µF 0.1µF 0.1µF 200Ω R 14 0.1µF 0.1µF 図 47.AD8352 を使用した差動入力構成 － 26/42 － ADC VIN–x VCM 09975-054 0.1µF ANALOG INPUT Rev. 0 VCM 図 45.差動トランス結合構成 30 09975-053 SNR/SFDR (dBFS/dBc) VIN+x R SNR (dBFS) 09975-051 SFDR (dBc) 70 0 0.5 VCM 図 44.ADA4938-2 を使用した差動入力構成 90 80 AVDD 200Ω 同相モード・リファレンス電圧が内蔵されており、VCM ピンに 出力されています。VCM ピンは、0.1μF のコンデンサによりグ ラウンドにデカップリングする必要があります(アプリケーショ ン情報参照)。 100 76.8Ω 09975-050 200Ω 入力同相モード AD9648 のアナログ入力は内部で DC バイアスされていません。 このため、AC 結合のアプリケーションでは、ユーザーが外部か ら DC バイアスを与える必要があります。最適性能を得るため には VCM = AVDD/2 となるようにデバイスを設定することが推 奨されますが、デバイスは広い範囲で適切な性能で機能します (図 43 参照)。 AD9648 どの構成でも、シャント・コンデンサ C の値は入力周波数とソ ース・インピーダンスに依存するため、小さくするか削除する 必要があります。表 11 に RC 回路に設定する推奨値を示します。 ただし、これらの値は入力信号に依存するため、初期ガイドと してのみ使用してください。 VIN+A/VIN+B VIN–A/VIN–B ADC CORE 表 11. RC 回路の例 VREF C Differential (pF) 22 Open 1.0µF 1kΩ ADC C R VIN–x 図 49.内部リファレンス電圧の構成 図 48.シングルエンド入力構成 リファレンス電圧 AD9648 には、安定かつ正確な 1.0 V のリファレンス電圧が内蔵 されています。内蔵 1.0 V リファレンスまたは外部から供給す る 1.0 V リファレンス電圧を使って VREF を設定することができ ます。種々のリファレンス・モードの一覧を以下のセクション に示します。リファレンス電圧のデカップリングのセクション では、リファレンス電圧の PCB レイアウトについて説明します。 0 内部リファレンス電圧の接続 AD9648 内部のコンパレータが SENSE ピンの電位を検出して、 リファレンスを表 12 に示す 2 つの状態のいずれかに設定します。 SENSE をグラウンドに接続すると、リファレンス電圧アンプ・ スイッチは内部抵抗デバイダに接続され(図 49)、VREF が 1.0 V に設定されます。 –0.5 –1.0 INTERNAL VREF = 1.00V –1.5 –2.0 –2.5 –3.0 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 LOAD CURRENT (mA) 図 50.負荷電流対 VREF 精度 表 12.リファレンス構成の一覧 Selected Mode Fixed Internal Reference Fixed External Reference Rev. 0 SENSE Voltage (V) AGND to 0.2 AVDD Resulting VREF (V) 1.0 internal 1.0 applied to external VREF pin － 27/42 － Resulting Differential Span (V p-p) 2.0 2.0 1.8 2.0 09975-078 1kΩ 0.1µF VIN+x 1kΩ AVDD 10µF R ADC REFERENCE VOLTAGE ERROR (%) 49.9Ω 0.1µF 09975-052 1V p-p 0.5V ゲイン・マッチングを改善するために、AD9648 の内蔵リファ レンス電圧を使って複数のコンバータを駆動する場合、他のコ ンバータによるリファレンス電圧への負荷を考慮する必要があ ります。図 50 に内部リファレンスが負荷から受ける影響を示し ます。 AVDD 1kΩ SELECT LOGIC SENSE シングルエンド入力構成 価格に厳しいアプリケーションでは、シングルエンド入力で妥 当な性能を得ることが可能です。この構成では、入力同相モー ド振幅が大きいため SFDR 性能と歪み性能が低下します。各入 力のソース・インピーダンスを一致させると、SNR 性能に対す る影響を小さくすることができます。図 48 に代表的なシングル エンド入力構成を示します。 10µF 0.1µF 09975-055 R Series (Ω Each) 33 125 Frequency Range (MHz) 0 to 70 70 to 200 AD9648 外部リファレンス電圧による動作 ADC のゲイン精度を向上させる場合または温度ドリフト特性を 改善する場合、外部リファレンス電圧の使用が必要となること があります。図 51 に、1.0 V モードについて、代表的な内部リ ファレンスのドリフト特性を示します。 4 図 53 と図 54 に、AD9648 をクロック駆動する(CLK ドライバの前 で最大 1 GHz のクロック・レート) 2 つの望ましい方法を示します。 ジッタの少ないクロック・ソースは、RF バランまたは RF トラ ンスを使ってシングルエンド信号から差動信号に変換されます。 3 VREF ERROR (mV) 1 RF バラン構成は 125 MHz～1 GHz のクロック周波数に、RF トラ ンスは 10 MHz～200 MHz のクロック周波数に、それぞれ推奨さ れます。トランス/バランの 2 次側に互いに逆向きに接続された ショットキ・ダイオードが、AD9648 に入力されるクロックを 約 0.8 Vp-p 差動に制限します。 0 –1 –2 –3 この機能は、クロックの大きな電圧振幅が AD9648 の別の部分 に混入することを防止すると同時に、低ジッタ性能にとって重 要な、信号の高速な立上がり時間と立下がり時間を維持します。 –6 –40 –20 0 20 40 TEMPERATURE (°C) 60 09975-079 –5 80 図 51.代表的な VREF ドリフト Mini-Circuits® ADT1-1WT, 1:1 Z CLOCK INPUT SENSE ピンを AVDD に接続すると、内部リファレンス電圧がデ ィスエーブルされて、外部リファレンス電圧の使用が可能にな ります。内部リファレンス・バッファに対して、等価 7.5 kΩ を 持つ外部リファレンスが負荷になります(図 41 参照)。内部リフ ァレンス・バッファは、ADC コアに対して正側と負側のフルス ケール・リファレンスを発生します。したがって、外付けリフ ァレンス電圧は最大 1.0 V に制限する必要があります。 0.9V CLK– 09975-058 2pF 図 52.等価クロック入力回路 Rev. 0 CLK+ 100Ω ADC 0.1µF CLK– SCHOTTKY DIODES: HSMS2822 1nF 0.1µF CLK+ 50Ω 1nF ADC 0.1µF CLK– SCHOTTKY DIODES: HSMS2822 図 54.バラン結合の差動クロック(最大 1 GHz) AVDD 2pF 0.1µF 図 53.トランス結合の差動クロック(最大 200 MHz) 最適性能を得るためには、AD9648 のサンプル・クロック入力 CLK+と CLK- を差動信号で駆動する必要があります。信号は、 一般にトランスまたはコンデンサを介して CLK+ピンと CLK-ピ ンに AC 結合されます。これらのピンは内部でバイアスされる ため(図 52 参照)、外付けバイアスは不要です。 CLK+ 50Ω XFMR 0.1µF CLOCK INPUT クロック入力の考慮事項 0.1µF 09975-059 –4 － 28/42 － 09975-060 VREF ERROR (mV) 2 クロック入力オプション AD9648 は非常に柔軟なクロック入力構造を持っています。ク ロック入力としては、CMOS、LVDS、LVPECL、または正弦波 信号が可能です。使用する信号タイプによらず、クロック・ソ ース・ジッタは、ジッタについての考慮事項のセクションで説 明するように、最も大きな問題です。 AD9648 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合 す る こ と で す ( 図 55 参 照 ) 。 AD9510/AD9511/AD9512/ AD9513/AD9514/AD9515/AD9516/AD9517 クロック・ドライバは、 優れたジッタ性能を提供します。 CLOCK INPUT 0.1µF 50kΩ 0.1µF AD951x PECL DRIVER 240Ω 50kΩ 100Ω 0.1µF CLK+ ADC CLK– 240Ω 09975-061 0.1µF CLOCK INPUT 図 55.差動 PECL サンプル・クロック(最大 1 GHz) 3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック 入 力 ピ ン へ AC 結 合 す る 方 法 で す ( 図 56 参 照 ) 。 AD9510/ AD9511/ AD9512/ AD9513/ AD9514/ AD9515/ AD9516/ AD9517 ク ロック・ドライバは、優れたジッタ性能を提供します。 CLOCK INPUT 0.1µF 50kΩ 0.1µF AD951x LVDS DRIVER 100Ω 0.1µF CLK+ ADC CLK– 50kΩ 09975-062 0.1µF CLOCK INPUT 図 56.差動 LVDS サンプル・クロック(最大 1 GHz) アプリケーションによっては、サンプル・クロック入力をシン グルエンド 1.8 V CMOS 信号で駆動できる場合があります。こ のようなアプリケーションでは、CLK+ピンを CMOS ゲートで 直接駆動し、CLK-ピンは 0.1 μF コンデンサによりグラウンドへ バイパスします(図 57 参照)。 入力クロック・ドライバ AD9648 は、入力クロックを 1～8 分周できる入力クロック分周 器を内蔵しています。 AD9648 のクロック分周器は外部 SYNC 入力を使って同期させ ることができます。レジスタ 0x3A のビット 1 とビット 2 を使う と、各 SYNC 信号で、またはレジスタが書込まれた後の最初の SYNC 信号で、クロック分周器を再同期することができます。 有効な SYNC により、クロック分周器は初期状態にリセットさ れます。この同期機能を使うと、複数のデバイスに位相の一致 したクロック分周器を持たせることができるので、同時入力サン プリングが保証されます。 クロック・デューティ・サイクル 代表的な高速 ADC では両クロック・エッジを使って、様々な内 部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、ダイナミック 性能特性を維持するためにはクロック・デューティ・サイクル の許容偏差は±5%以内である必要があります。 AD9648 は、非サンプリング・エッジ(立下がり)の再タイミング を行って、公称 50%のデューティ・サイクルを持つ内部クロッ ク信号を発生するデューティ・サイクル・スタビライザ(DCS) を内蔵しています。この回路により、AD9648 の性能に影響を 与えずに広範囲なクロック入力のデューティ・サイクルを許容 することができます。図 58 に示すように、DCS をオンにすると、 ノイズ性能と歪み性能はデューティ・サイクルの広い範囲でほ ぼ平坦です。 それでも、入力での立上がりエッジのジッタは問題であり、内 部安定化回路で容易に減少させることはできません。デューテ ィ・サイクル制御ループは、公称 20 MHz 以下のクロック・レ ートでは機能しません。このループは時定数を持っているため、 クロック・レートがダイナミックに変わるときは、これをアプ リケーションで考慮する必要があります。ダイナミックにクロ ック周波数が増減した後に、DCS ループが入力信号に再ロック するまで、1.5 µs～5 µs の待ち時間が必要です。 VCC CLOCK INPUT 0.1µF 50Ω1 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ 80 SNR (DCS ON) 75 CLK+ ADC 70 SNR (DCS OFF) 150Ω RESISTOR IS OPTIONAL. 図 57.シングルエンド 1.8 V CMOS 入力クロック(最大 200 MHz) SNR (dBFS) 0.1µF 09975-063 CLK– 65 60 55 50 40 35 40 45 50 55 POSITIVE DUTY CYCLE (%) 図 58.DCS のオン/オフ対 SNR Rev. 0 － 29/42 － 60 65 09975-076 45 AD9648 ジッタについての考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた入力周波数(fINPUT)でジッタ(tJRMS)により発生する SNR 性 能の低周波 SNR (SNRLF)からの低下は次式で計算されます。 SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 ( − SNRLF /10) ] 前式で、rms アパーチャ・ジッタがクロック入力ジッタ仕様を表 しています。アンダーサンプリング・アプリケーションは、特 にジッタに敏感です(図 59)。 80 0.5ps 100 220 90 200 55 1.0ps 1.5ps 3.0ps 1 10 2.0ps 2.5ps 100 FREQUENCY (MHz) 1k 09975-080 50 SUPPLY CURRENT (µA) 80 140 50 TOTAL POWER 40 チャンネル/チップ同期 AD9648 は、複数の ADC 間でサンプリング・クロックを同期化 するための柔軟な同期オプションを可能にする SYNC 入力を持 っています。入力クロック分周器をイネーブルして、同期信号の 単発または発生毎に同期化することができます。SYNC 入力は内 部でサンプル・クロックに同期化されます。ただし、複数のデ バイス間でタイミングの不確定性が生じないようにするため、 SYNC 入力信号は外部で入力クロック信号に同期化して、表 5 に 示すセットアップ・タイムとホールド・タイムを満たす必要が あります。SYNC 入力は、シングルエンドの CMOS タイプ信号 を使って駆動する必要があります。 0 100 80 IDRVDD 5 25 45 65 60 85 40 125 105 ENCODE RATE (MSPS) 図 60.AD9648-125 のクロック・レート対消費電力と電流 (1.8 V CMOS 出力モード) 90 200 80 180 70 SUPPLY CURRENT (µA) 詳細については、www.analog.com/jp から提供する AN-501 アプリ ケーション・ノートと AN-756 アプリケーション・ノートを参照 してください。 120 30 10 ジッタが AD9648 のダイナミック・レンジに影響を与えるケー スでは、クロック入力はアナログ信号として扱う必要がありま す。クロック信号がデジタル・ノイズで変調されるのを防止す るため、クロック・ドライバの電源を ADC 出力ドライバ電源か ら離してください。低ジッタの水晶制御オシレータは最適なク ロック源です。クロックが別のタイプのソース(ゲーティング、 分周、または別の方法)から発生される場合、最終ステップで元 のクロックを使って再タイミングする必要があります。 160 IAVDD 60 20 図 59.SNR 対入力周波数およびジッタ 消費電力とスタンバイ・モード 図 60 に示すように、AD9648 で消費されるアナログ・コア電力 はサンプル・レートに比例します。CMOS 出力のデジタル消費 電力は、主にデジタル・ドライバの強度と各出力ビットの負荷 により決定されます。 Rev. 0 180 70 POWER (mW) 65 09975-070 0.2ps SNR (dBFS) この最大電流は、各クロック・サイクルで各出力ビットがスイ ッチングする条件に対するもので、この条件はナイキスト周波 数 fCLK/2 のフルスケール方形波に対してのみ発生します。実用 的には、DRVDD 電流はスイッチングしている出力ビット数の 平均値を使って計算します。この値はサンプル・レートとアナ ログ入力信号の特性によって決定されます。 － 30/42 － 160 60 140 IAVDD 50 120 40 TOTAL POWER 100 30 80 20 IDRVDD 10 0 POWER (mW) 70 45 ここで、N は出力ビット数であり、AD9648 の場合は 30 になり ます。 デジタル消費電力は出力ドライバの容量負荷を小さくすること により、小さくすることができます。図 60 のデータは、表 1 に 示す電源仕様と消費電力仕様で使用したものと同じ動作条件で、 各出力ドライバに 5 pF 負荷を接続して CMOS モードで取得した ものです。 0.05ps 60 IDRVDD = VDRVDD × CLOAD × fCLK × N 5 25 45 60 65 85 105 40 ENCODE RATE (Msps) 図 61.AD9648-105 のクロック・レート対消費電力と電流 (1.8 V CMOS 出力モード) 09975-066 75 最大 DRVDD 電流(IDRVDD)は次のように計算されます。 AD9648 SPI ポートによるか、または PDWN ピンをハイ・レベルにする と、AD9648 はパワーダウン・モードになります。この状態で は、ADC の消費電力は 2 mW (typ)以下になります。パワーダウ ン時は、出力ドライバはハイ・インピーダンス状態になります。 PDWN ピンをロー・レベルにすると、AD9648 は通常動作モー ドに戻ります。PDWN はデジタル出力ドライバ電源(DRVDD)を 基準にしているため、この電源電圧を超えることはできません。 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。パワーダウン・モ ードに入ると、内部コンデンサは放電するため、通常動作に戻 るときには再充電する必要があります。このため、ウェイクア ップ時間はパワーダウン・モードに留まる時間に関係し、パワ ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな ります。 SPI ポート・インターフェースを使うときは、ADC をパワーダ ウン・モードまたはスタンバイ・モードにする必要があります。 スタンバイ・モードにすると、高速なウェイクアップ時間が必 要な場合、内蔵リファレンス回路を動作させたままにしておく ことができます。詳細については、メモリ・マップの セクショ ンを参照してください。 デジタル出力 AD9648 出力ドライバは、1.8 V CMOS または 1.8 V LVDS ロジ ック・ファミリーとインターフェースするように設定すること ができます。デフォルト出力モードは CMOS で、別々のバスの 各チャンネル出力は図 2 のようになります。 CMOS 出力モードでは、CMOS 出力ドライバは様々なロジッ ク・ファミリーを駆動するために十分な出力電流を提供するよ うにデザインされていますが、大きな駆動電流は電源にグリッ チを生じさせる傾向を持つため、コンバータ性能に影響を与え ることがあります。 ADC により大きな容量負荷または大きなファンアウトを駆動す ることが必要なアプリケーションでは、外付けバッファまたは ラッチが必要となることがあります。 また、CMOS 出力は SPI ポートを介してインターリーブ CMOS 出力モードに設定することができます。インターリーブ CMOS モードでは、両チャンネルのデータが 1 本の出力バスへ出力さ れるため、必要とされる合計パターン数が削減されます。イン ターリーブ CMOS 出力モードのタイミング図を図 3 に示します。 インターリーブ CMOS 出力モードは、両出力チャンネルに対して レジスタ 0x14 のビット 5 を使ってグローバルにイネーブルされ ます。未使用チャンネル出力のディスエーブルは、レジスタ 0x05 の該当するデバイス・インデックス(ビット 1 またはビット 0)を 選択し、レジスタ 0x14 内のローカル(チャンネル固有の)出力ポ ート・ディスエーブル・ビットに 1 を書込むことにより行いま す。 外部ピン・モードで動作する場合、SCLK/DFS ピンを設定して、 出力データ・フォーマットとしてオフセット・バイナリまたは 2 の補数を選択することができます(表 13 参照)。 AN-877 アプリケーション・ノート「SPI を使った高速 ADC への インターフェース」で説明するように、SPI 制御を使用する場 合、データ・フォーマットとして、オフセット・バイナリ、2 の補数、またはグレイ・コードを選択することができます。 表 13.SCLK/DFS モード選択(外部ピン・モード) Voltage at Pin AGND DRVDD SCLK/DFS Offset binary (default) Twos complement SDIO/DCS DCS disabled DCS enabled (default) デジタル出力イネーブル機能(OEB) AD9648 は、デジタル出力ピンに対して柔軟なスリー・ステー ト機能を持っています。スリー・ステート・モードは SPI イン ターフェースを使ってイネーブルされ、その後 OEB ピンまたは SPI から制御されます。レジスタ 0x101 の SPI (ビット 7)を使って イネーブルした後、OEB ピンをロー・レベルにすると、出力デ ータ・ドライバと DCO がイネーブルされます。OEB ピンをハ イ・レベルにすると、出力データ・ドライバと DCO はハイ・イ ンピーダンス状態になります。この OEB 機能は、データ・バス に対する高速アクセスを意図したものではありません。OEB は デジタル出力ドライバ電源(DRVDD)を基準にしているため、こ の電源電圧を超えることはできないことに注意してください。 SPI インターフェースを使用する場合、レジスタ 0x14 の出力デ ィスエーブル・ビット(ビット 4)を使うと、各チャンネルのデー タ出力と DCO を独立にスリー・ステートにすることができます。 タイミング AD9648 は、ラッチされたデータを 16 クロック・サイクルのパ イプライン遅延後に出力します。データ出力は、クロック信号 の立上がりエッジから 1 伝搬遅延(tPD)後に出力されます。 出力データラインの長さと、それらに接続された負荷を最小に して AD9648 内部での過渡電圧を抑える必要があります。これ らの過渡電圧はコンバータのダイナミック性能を低下させること があります。 AD9648 の最小変換レートは 10 MSPS (typ)です。10 MSPS より 低いクロック・レートでは、ダイナミック性能が低下することが あります。 データ・クロック出力(DCO) AD9648 は、外部レジスタ内のデータをキャプチャするために、 2 つのデータ・クロック出力(DCO)信号を提供します。CMOS 出 力モードでは、データ出力は SPI から DCO クロック極性が変更 されていない限り、DCO の立上がりエッジで有効です。LVDS 出力モードでは、DCO とデータ出力のスイッチング・エッジが 一致します。SPI レジスタ 0x17 を使って DCO 出力に遅延を追 加して、データ・セットアップ時間を大きくすることができま す。この場合、チャンネル A の出力データは DCO の立上がり エッジで有効になり、チャンネル B の出力データは DCO の立下 がりエッジで有効になります。出力モードでのタイミング説明の グラフについては、図 2、図 3、図 4 を参照してください。 表 14.出力データ・フォーマット Input (V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− Rev. 0 Condition (V) < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB Offset Binary Output Mode 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 － 31/42 － Twos Complement Mode 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 OR 1 0 0 0 1 AD9648 ビルトイン・セルフテスト(BIST)と出力テスト AD9648 は、各チャンネルのテストとボード・レベルのデバッ グを可能にするビルトイン・テスト機能を内蔵しています。 AD9648 のデジタル・データ・パスの正常性を確認するビルト イン・セルフテスト(BIST)機能も内蔵されています。AD9648 の 出力に予測可能な値を出力させるための様々な出力テスト・オ プションも用意されています。 ビルトイン・セルフテスト(BIST) BIST は AD9648 の選択した信号パスのデジタル部分をテストし ます。デバイスが既知の状態にあることを確認するため、リセッ ト後に BIST テストを実行してください。BIST 時、内部疑似ラン ダム・ノイズ(PN)ソースからのデータが、ADC ブロック出力か らスタートして両チャンネルのデジタル・データ・パスを通っ て駆動されます。データパス出力では、CRC ロジックがデータ からのシグネチャを計算します。BIST シーケンスは 512 サイク ル間動作して停止します。テストが完了すると、BIST はシグネ チャ結果を規定値と比較します。シグネチャが一致すると、 BIST はレジスタ 0x24 のビット 0 をセットして、テストがパスし たことを通知します。BIST テストに失敗すると、レジスタ 0x24 のビット 0 がクリアされます。このテストの間出力が接続され ているため、PN シーケンスを動作中に観測することができます。 値 0x05 をレジスタ 0x0E に書込むと BIST が開始されます。これ により、レジスタ 0x0E のビット 0 (BIST イネーブル)がイネーブ ルされ、レジスタ 0x0E 内の PN シーケンス・ジェネレータのビ ット 2 (BIST シーケンスの開始)がリセットされます。BIST が完 了すると、レジスタ 0x24 のビット 0 は自動的にクリアされます。 レジスタ 0x0E のビット 2 に 0 を書込むと、最後の値から PN シ ーケンスを続けることができますが、PN シーケンスをリセット しない場合、テストの終わりにシグネチャ計算が規定値と一致 しません。この時は、出力データの検証を信ずるほかにありま せん。 Rev. 0 出力テスト・モード 出力テスト・オプションを表 18 のアドレス 0x0D に示します。 出力テスト・モードをイネーブルすると、ADC のアナログ・セ クションがデジタル・バックエンド・ブロックから切り離され、 テスト・パターンが出力フォーマッティング・ブロックを通して 実行されます。テスト・パターンのいくつかは出力フォーマッ ティングが行われ、行われないものもあります。レジスタ 0x0D のビット 4 またはビット 5 をセットすることにより、PN シーケ ンス・テストの PN ジェネレータをリセットすることができま す。これらのテストはアナログ信号の有無によらず(有りの場合、 アナログ信号は無視されます)実行することができますが、エン コード・クロックは必要です。詳細については、アプリケーシ ョン・ノート AN-877、「SPI を使った高速 ADC へのインターフ ェース」を参照してください。 － 32/42 － AD9648 シリアル・ポート・インターフェース(SPI) AD9648 シリアル・ポート・インターフェース(SPI)を使うと、 ADC 内部に用意されている構造化されたレジスタ・スペースを 介してコンバータの特定の機能または動作を設定することがで きます。SPI は、アプリケーションに応じて、柔軟性とカスタマ イゼーションを強化します。シリアル・ポートを介してアドレ スがアクセスされ、ポートを介して読み書きすることができま す。メモリは、バイトで構成されており、さらにフィールドに 分割できます。これについてはメモリ・マップのセクションに 記載してあります。詳細については、AN-877 アプリケーショ ン・ノート「SPI を使った高速 ADC へのインターフェース」を参 照してください。 CSB の立下がりエッジと SCLK の立上がりエッジの組み合わせ により、フレームの開始が指定されます。シリアル・タイミン グの例とその定義を図 62 と表 5 に示します。 CSB を使用するその他のモードもあります。CSB はロー・レベ ルに固定することができ、これによりデバイスが常時イネーブ ルされます。これはストリーミングと呼ばれます。CSB をバイ ト間でハイ・レベルに維持して外部タイミングを延ばすことが できます。CSB をハイ・レベルに固定すると、SPI 機能はハ イ・インピーダンス・モードになります。このモードではすべ ての SPI ピンは 2 つ目の機能になります。 命令フェーズでは、16 ビット命令が送信されます。命令フェー ズの後ろにはデータが続き、長さは W0 ビットと W1 ビットに より指定されます。 SPI を使う設定 この ADC の SPI は、SCLK/DFS ピン、SDIO/DCS ピン、CSB ピ ンの 3 本のピンにより定義されます(表 15 参照)。SCLK/DFS (シ リアル・クロック)ピンは、ADC に対する読出し/書込みデータ の同期に使用されます。SDIO/DCS (シリアル・データ入力/出 力)ピンは 2 つの機能で共用されるピンであり、内部 ADC メモ リ・マップ・レジスタに対するデータの送受信に使われます。 CSB (チップ・セレクト・バー)はアクティブ・ローのコントロ ール信号であり、読出しサイクルと書込みサイクルをイネーブ ル/ディスエーブルします。 命令フェーズでは、ワード長の他に、シリアル・フレームが読 出し動作または書込み動作のいずれであるかを指定します。こ れにより、シリアル・ポートをチップへの書込みまたは内蔵メ モリ値の読出しに使うことができます。マルチバイト・シリア ル・データの先頭バイトの先頭ビットは、発行されているのが読 出しコマンドまたは書込みコマンドのいずれであるかを表示しま す。命令がリードバック動作の場合、リードバックを実行する と、シリアル・データ入力/出力(SDIO)ピンの方向がシリアル・ フレーム内の該当するポイントで入力から出力へ変わります。 表 15.シリアル・ポート・インターフェース・ピン Pin SCLK SDIO CSB すべてのデータは 8 ビット・ワードで構成されます。データは、 MSB ファースト・モードまたは LSB ファースト・モードで送信 することができます。MSB ファーストはパワーアップ時のデフ ォルトであり、SPI ポート設定レジスタを使って変えることが できます。この機能およびその他の詳細については、AN-877 ア プリケーション・ノート「SPI を使った高速 ADC へのインター フェース」を参照してください。 Function Serial clock. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial data input/output. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active low control that gates the read and write cycles. tHIGH tDS tS tDH tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 62.シリアル・ポート・インターフェースのタイミング図 Rev. 0 － 33/42 － D2 D1 D0 DON’T CARE 09975-046 SCLK DON’T CARE AD9648 ハードウェア・インターフェース 表 15 に示すピンにより、ユーザー書込みデバイスと AD9648 の シリアル・ポートとの間の物理インターフェースが構成されて います。SCLK ピンと CSB ピンは、SPI インターフェースを使 用するときは入力として機能します。SDIO ピンは双方向で、書 込みフェーズでは入力として、リードバック時は出力として、 それぞれ機能します。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、アプリケーション・ノート AN-812「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9648 との間に バッファを設けて、クリティカルなサンプリング区間にコンバ ータ入力でこれらの信号が変化することを防止することが必要 になります。 SPI インターフェースを使用しない場合には、幾つかのピンは 他の機能に使用されます。デバイス・パワーオン時にピンを DRVDD またはグラウンドに接続すると、それらのピンは特定 の機能として使われます。表 16 に、AD9648 でサポートしてい るストラップ接続可能な機能を示します。 表 16.モードの選択 Pin SDIO/DCS SCLK/DFS OEB PDWN SPI コントロール・レジスタにインターフェースしないアプリ ケーションでは、SDIO/DCS ピン、SCLK/DFS ピン、PDWN ピン は、独立した CMOS 互換のコントロール・ピンとして機能しま す。デバイスがパワーアップすると、ピンはデューティ・サイ クル・スタビライザ、出力データ・フォーマット、パワーダウ ン機能制御用のスタティック・コントロール・ラインとして使 用されるものと見なされます。このモードでは、CSB チップ・ セレクト・バーを AVDD に接続する必要があります。この接続 により、シリアル・ポート・インターフェースがディスエーブ ルされます。 External Voltage DRVDD (default) AGND DRVDD AGND (default) DRVDD AGND (default) DRVDD AGND (default) Configuration Duty cycle stabilizer enabled Duty cycle stabilizer disabled Twos complement enabled Offset binary enabled Outputs in high impedance Outputs enabled Chip in power-down or standby Normal operation SPI からアクセス可能な機能 表 17 に、SPI からアクセスできる一般的な機能の簡単な説明を 示します。これらの機能は、AN-877 アプリケーション・ノート 「SPI を使った高速 ADC へのインターフェース」で詳しく説明し ています。AD9648 デバイスに固有な機能は次の表 18 外部メモ リ・マップ・レジスタ・テーブルに説明します。 表 17.SPI を使ってアクセスできる機能 Feature Name Mode Clock SPI を使わない設定 Rev. 0 デバイスが SPI モードの場合、PDWN ピンと OEB ピン(イネー ブルされた場合)はアクティブのままになります。出力イネーブ ルとパワーダウンの SPI 制御の場合、OEB ピンと PDWN ピンは それぞれのデフォルト状態に設定する必要があります。 Offset Test I/O Output Mode Output Phase Output Delay － 34/42 － Description Allows the user to set either power-down mode or standby mode Allows the user to access the DCS, set the clock divider, set the clock divider phase, and enable the sync Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set the output mode including LVDS Allows the user to set the output clock polarity Allows the user to vary the DCO delay AD9648 メモリ・マップ ドレス 0x13)、このアドレス・ロケーションに対しては書込みを 行わないでください。 メモリ・マップ・レジスタ・テーブルの読出し メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは大まかに、チップ 設定レジスタ(アドレス 0x00～アドレス 0x02)、チャンネル・イン デックス・レジスタと転送レジスタ(アドレス 0x05 とアドレス 0xFF)、セットアップ、コントロール、テストなどの ADC ファン クション・レジスタ(アドレス 0x08～アドレス 0x102)の 3 つのセ クションに分かれています。 メモリ・マップ・レジスタ・テーブル(表 18 参照)には、各 16 進 アドレスに対するデフォルトの 16 進値が記載してあります。先 頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になります。 例えば、アドレス 0x05 のデバイス・インデックス・レジスタは、 16 進デフォルト値 0x03 を持ちます。これは、アドレス 0x05 ビ ット[7: 2] = 0、かつビット[1: 0] = 1 を意味します。この設定は デフォルトのチャンネル・インデックス設定値です。デフォル ト値により、両 ADC チャンネルは次の書込みコマンド受信にな ります。この機能およびその他の詳細については、AN-877 アプ リケーション・ノート「SPI を使った高速 ADC へのインターフ ェース」を参照してください。このアプリケーション・ノートで は、レジスタ 0x00～レジスタ 0xFF により制御される機能を詳 しく説明しています。残りのレジスタは、メモリ・マップ・レ ジスタ説明のセクションに記載します。 未使用ロケーション 表 18 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスでは現在サポートされていません。有効 アドレス・ロケーションの未使用ビットには 0 を書込む必要があ ります。アドレス・ロケーションの一部が未使用の場合にのみ、 これらのロケーションへの書込みが必要です(例えばアドレス 0x05)。アドレス・ロケーション全体が未使用の場合(たとえばア Rev. 0 デフォルト値 AD9648 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブル(表 18)に記載してあります。 ロジック・レベル ロジック・レベルは次のように定義します。 • • 「ビットをセットする」は、「ビットをロジック 1 に設定す る」または「ビットにロジック 1 を書込む」と同じ意味で す。 「ビットをクリアする」は、「ビットをロジック 0 に設定す る」または「ビットにロジック 0 を書込む」と同じ意味で す。 チャンネル固有のレジスタ 信号モニタ・スレッショールドのような幾つかのチャンネル・ セットアップ機能は、各チャンネルごとに異なる設定が可能で す。これらの場合、チャンネル・アドレス・ロケーションは、 内部で各チャンネルにコピーされます。これらのレジスタとビ ットは、表 18 でローカルと表示されています。これらのローカ ル・レジスタとビットをアクセスするときは、レジスタ 0x05 内 の該当するチャンネル A またはチャンネル B ビットをセットし ます。両ビットがセットされている場合は、後続の書込みは両 チャンネルのレジスタに対して行われます。読出しサイクルで は、チャンネル A またはチャンネル B の一方のみをセットして、 2 つのレジスタの内の 1 つを読出す必要があります。SPI 読出し サイクルで両ビットがセットされていると、デバイスはチャン ネル A の値を返します。表 18 でグローバルと表示されているレ ジスタとビットは、デバイス全体またはチャンネル間で独立な設 定が許容されていないチャンネル機能に対して有効です。 － 35/42 － AD9648 メモリ・マップ・レジスタ・テーブル 表 18 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスでは現在サポートされていません。 表 18.メモリ・マップ・レジスタ Addr (Hex) Register Name Bit 7 (MSB) Chip Configuration Registers 0x00 SPI port Open config (global) 0x01 Chip ID (global) 0x02 Chip grade (global) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) LSB first Soft reset 1 1 Soft reset LSB first Open 8-bit chip ID[7: 0] AD9648 = 0x88 Open Speed grade ID 100 = 105 MSPS 101 = 125 MSPS Open Default Value (Hex) 0x18 The nibbles are mirrored so LSB-first mode or MSB-first mode registers correctly, regardless of shift mode Read only Unique chip ID used to differentiate devices; read only Read only Unique speed grade ID used to differentiate devices; read only Comments Channel Index and Transfer Registers 0x05 Device Open Open index (global) Open Open Open Open Data Channel B Data Channel A 0x03 Bits are set to determine which device on the chip receives the next write command; applies to local registers only 0xFF Transfer 0x00 Synchronously transfers data from the master shift register to the slave Determines various generic modes of chip operation Open Open Open Open Open Open Open ADC Functions 0x08 Power modes (local) Open Open External powerdown pin function 0 = PDWN 1 = standby Open Open Open Internal power-down mode 00 = normal operation 01 = full power-down 10 = standby 11 = digital reset 0x00 0x09 Open Open Open Open Open Open Open 0x01 Rev. 0 Transfer (global) Global clock (global) － 36/42 － Duty cycle stabilizer 0= Disabled 1= enabled AD9648 Addr (Hex) 0x0B Register Name Clock divide (global) Bit 7 (MSB) Open Bit 6 Open Bit 5 Open Bit 4 Open Bit 3 Open Bit 2 0x0C Enhancement control (global) Open Open Open Open Open Chop 0= disabled 1= enabled 0x0D Test mode (local) User test mode control 00 = single pattern mode 01 = alternate continuous/repeat pattern mode 10 = single once pattern mode 11 = alternate once pattern mode Reset PN long gen Reset PN short gen 0x0E BIST enable (global) Open Open Open 0x10 Customer offset adjust (local) 0x14 Output mode Output port logic type (global) 00 = CMOS, 1.8 V 10 = LVDS, ANSI 11 = LVDS, reduced range 0x15 Output adjust Open Open 0x16 Clock phase control (global) Invert DCO clock 0 = not inverted 1= inverted Open Open 0x17 Output delay (global) DCO clock delay 0= disabled 1= enabled Open Data delay 0= disabled 1= enabled Rev. 0 Open Bit 1 Clock divide ratio 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 Open Bit 0 (LSB) Default Value (Hex) 0x00 Open 0x00 Chop mode enabled if Bit 2 is enabled 0x00 When this register is set, the test data is placed on the output pins in place of normal data Output test mode 0000 = off (default) 0001 = midscale short 0010 = positive FS 0011 = negative FS 0100 = alternating checkerboard 0101 = PN long sequence 0110 = PN short sequence 0111 = one/zero word toggle 1000 = user test mode 1111 = ramp output Open Initialize BIST sequence Open BIST enable Offset adjust in LSBs from +127 to −128 (twos complement format) Output Interleave enable (global) Output port disable (local) Output invert (local) Open Open Open Open Input clock divider phase adjust relative to the encode clock 000 = no delay 001 = one input clock cycle 010 = two input clock cycles 011 = three input clock cycles 100 = four input clock cycles 101 = five input clock cycles 110 = six input clock cycles 111 = seven input clock cycles Open Open － 37/42 － 0x00 0x00 Open (global) CMOS 1.8 V DCO drive strength 00 = 1× 01 = 2× 10 = 3× 11 = 4× Comments The divide ratio is value plus 1 Output format 00 = offset binary 01 = twos complement 10 = Gray code 0x00 Configures the outputs and the format of the data CMOS 1.8 V data drive strength 00 = 1× 01 = 2× 10 = 3× 11 = 4× 0x00 Determines CMOS output drive strength properties 0x00 Allows selection of clock delays into the input clock divider 0x00 This sets the fine output delay of the output clock but does not change internal timing Delay selection 000 = 0.56 ns 001 = 1.12 ns 010 = 1.68 ns 011 = 2.24 ns 100 = 2.80 ns 101 = 3.36 ns 110 = 3.92 ns 111 = 4.48 ns AD9648 Register Name VREF select (global) Bit 7 (MSB) Open Bit 6 Open Bit 5 Open Bit 4 Open Bit 3 Open 0x19 User Pattern 1 LSB (global) B7 B6 B5 B4 B3 B2 B1 B0 0x00 Userdefined Pattern 1 LSB 0x1A User Pattern 1 MSB (global) User Pattern 2 LSB (global) B15 B14 B13 B12 B11 B10 B9 B8 0x00 B7 B6 B5 B4 B3 B2 B1 B0 0x00 Userdefined Pattern, 1 MSB Userdefined Pattern 2 LSB 0x1C User Pattern 2 MSB B15 B14 B13 B12 B11 B10 B9 B8 0x00 0x24 MISR LSB 0x25 MISR MSB 0x2A Overrange control (global) Open Open Open Open Open Open Open 0x2E Output assign (local) Open Open Open Open Open Open Open 0x3A Sync control (global) Open Open Open Open Open Sync next only Sync enable 0x100 Sample rate override Open Sample rate override enable 0x101 User I/O Control Register 2 Open Open Open Open 0x102 User I/O Control Register 3 Output enable bar (OEB) pin enable Open Open Open Open VCM powerdown 0x1B Rev. 0 Bit 0 Bit 2 Bit 1 (LSB) Internal VREF digital adjustment 000 = 1.0 V p-p 001 = 1.14 V p-p 010 = 1.33 V p-p 011 = 1.6 V p-p 100 = 2.0 V p-p Default Value (Hex) 0x04 Addr (Hex) 0x18 Comments Select and/ or adjust VREF MISR LSB[7: 0] 0xFF Userdefined Pattern, 2 MSB Read only MISR MSB[15: 8] 0xFF Read only 0x01 Overrange control settings ADC A = 0x00 ADC B = 0x01 0x00 Assign an ADC to an output channel Resolution 010 = 14 bits 100 = 12 bits 110 = 10 bits Overrange output 0= disabled 1= enabled 0 = ADC A 1 = ADC B (local) Open Sample rate 011 = 80 MSPS 100 = 105 MSPS 101 = 125 MSPS － 38/42 － Open Open Open Disable SDIO pulldown Sets the global sync options 0x00 0x00 0x00 OEB and SDIO pin controls AD9648 メモリ・マップ・レジスタの説明 レジスタ 0x00～レジスタ 0xFF で制御される機能の詳細につい ては、アプリケーション・ノート AN-877「SPI を使った高速 ADC へのインターフェース」を参照してください。 パワー・モード(レジスタ 0x08) ビット[7: 6]—オープン ビット 5—外部パワーダウン・ピン機能 セットすると、PDWN ピンはパワーダウン・モードを開始しま す。クリアすると、外部 PDWN ピンはスタンバイ・モードを開 始します。 ビット[4: 2]—オープン ビット[1: 0]—内部パワーダウン・モード 通常の動作(ビット[1: 0] = 00)では、両 ADC チャンネルがアクテ ィブになります。 パワーダウン・モード(ビット[1: 0] = 01)では、デジタル・デー タ・パス・クロックがディスエーブルされ、デジタル・デー タ・パスがリセットされます。出力はディスエーブルされます。 スタンバイ・モード(ビット[1: 0] = 10)では、デジタル・デー タ・パス・クロックと出力がディスエーブルされます。 デジタル・リセット(ビット[1: 0] = 11)時、デジタル・データ・パ ス・クロックがディスエーブルされ、デジタル・データ・パスは リセットを維持します。この状態で出力はイネーブルされます。 最適性能を得るためには、両 ADC チャンネルを同時にリセット することが推奨されます。これは、必ずレジスタ 0x05 を使って 両チャンネルを選択した後にデジタル・リセット命令を発行す ることにより実現されます。 チャンネル A は下位ビット(LSB)を、チャンネル B は上位ビッ ト(MSB)を、それぞれ出力します。偶数ビットが DCO クロック のハイに、奇数ビットが DCO クロックのローに、それぞれ一致 して出力されます。 CMOS 出力の場合、ビット 5 をセットすると、CMOS DDR モー ドでインターリーブがイネーブルされます。ADC 出力ポート A では、チャンネル A が DCO クロックのローに、チャンネル B が DCO クロックのハイに、それぞれ一致して出力されます。ADC 出力ポート B では、チャンネル B が DCO クロックのローに、チ ャンネル A が DCO クロックのハイに、それぞれ一致して出力 されます。ビット 5 をクリアすると、インターリーブ機能がデ ィスエーブルされ、データは CMOS SDR モードで出力されます。 チャンネル A はポート A へ、チャンネル B はポート B へ、そ れぞれ出力されます。 ビット 4—出力ポート・ディスエーブル ビット 4 をハイ・レベルに設定すると、デバイス・インデック ス・レジスタ(レジスタ 0x05)のビット[1: 0]で選択されたチャン ネルの出力ポートがディスエーブルされます。 ビット 3—オープン ビット 2—出力の反転 ビット 2 をハイ・レベルに設定すると、デバイス・インデック ス・レジスタ(レジスタ 0x05)のビット[1: 0]で選択されたチャン ネルの出力ポートが反転されます。 ビット[1: 0]—出力フォーマット 00 =オフセット・バイナリ 01 = 2 の補数 10 =グレイ・コード 同期制御(レジスタ 0x3A) エンハンスメント・コントロール(レジスタ 0x0C) ビット[7: 3]—オープン ビット[7: 3]—オープン ビット 2—クロック分周器が次同期のみに同期 クロック分周器同期イネーブル・ビット(アドレス 0x3A、ビット 1)がハイ・レベルの場合、ビット 2 によりクロック分周器が受信 した最初の同期パルスに同期するようになり、残りは無視します。 クロック分周器同期イネーブル・ビットは同期後リセットされま す。 ビット 2—チョップ・モード ホモダインやダイレクト・コンバージョン・レシーバのような オフセット電圧と他の低周波ノイズに敏感なアプリケーション の場合、AD9628 の初段ステージでのチョッピングはビット 2 をセットしてイネーブルできる機能です。 周波数領域で、チョ ッピングはオフセットと他の低周波ノイズを fCLK/2 に変換し、 これはフィルタで除去することができます。 ビット[1: 0]—オープン 出力モード(レジスタ 0x14) ビット 0—オープン ビット[7: 6]—出力ポート・ロジック・タイプ 00 = CMOS、1.8 V 10 = LVDS、ANSI 11 = LVDS、縮小レンジ ビット 5—出力インターリーブ・イネーブル LVDS 出力の場合、ビット 5 をセットするとインターリーブが イネーブルされます。チャンネル A は DCO クロックのハイと、 チャンネル B は DCO クロックのローと、それぞれ一致して出 力されます。ビット 5 をクリアすると、インターリーブ機能が ディスエーブルされます。 Rev. 0 ビット 1—クロック分周器同期イネーブル ビット 1 は、クロック分周器への同期パルスをゲーティングし ます。ビット 1 がハイ・レベルのとき同期信号がイネーブルさ れます。これは連続同期モードです。 転送(レジスタ 0xFF) レジスタ 0x100 以外の全レジスタは、書き込まれたときに更新さ れます。この転送レジスタのビット 0 をハイ・レベルにセット すると、ADC サンプル・レート・オーバーライド・レジスタ (アドレス 0x100)内の設定値が初期化されます。 サンプル・レート・オーバーライド(レジスタ 0x100) このレジスタは、ユーザーがデバイスをダウングレードさせるこ とができるようにデザインされています。デフォルトの速度グレ ードをアップグレードしようとすると、チップはパワーダウン します。転送レジスタ(レジスタ 0xFF)のビット 0 にハイ・レベ ルが書込まれるまで、このレジスタ内の設定値は初期化されま せん。 － 39/42 － AD9648 ユーザーI/O コントロール 2 (レジスタ 0x101) ユーザーI/O コントロール 3 (レジスタ 0x102) ビット 7—OEB ピン・イネーブル OEB ピン・イネーブル・ビット(ビット 7)がセットされると、 OEB ピンがイネーブルされます。ビット 7 がクリアされると、 OEB ピンがディスエーブルされます(デフォルト)。 ビット[7: 4]—オープン ビット[6: 1]—オープン ビット 0—SDIO プルダウン ビット 0 をセットして、SDIO ピンの内部 30 kΩ プルダウンをデ ィスエーブルすることができます。この機能を使うと、多くの デバイスが SPI バスに接続されているとき、負荷を制限するこ とができます。 Rev. 0 ビット 3—VCM パワーダウン ビット 3 をハイ・レベルにすると、内蔵 VCM ジェネレータを パワーダウンさせることができます。この機能は、外部リファ レンスを供給する際に使います。 ビット[2: 0]—オープン － 40/42 － AD9648 アプリケーション情報 デザイン・ガイドライン 1 つのシステムとして、AD9648 のデザインとレイアウトを開始 する前に、特定のピンに必要とされる特別な回路接続とレイア ウト条件についての次のガイドラインをお読みください。 銅プレーンには最小の熱抵抗になるように複数のビアを使用し て、PCB の裏面へ放熱するようにします。ビアにハンダ浸透する (接続が劣化します)のを防止するためこれらのビアを塞いでおく 必要があります。 電源とグラウンドの推奨事項 電源を AD9648 に接続する際、2 個の 1.8 V 電源を使うことが推 奨されます。1 つはアナログ用 1.8 V 電源(AVDD)、もう 1 つは デジタル出力用 1.8 V 電源(DRVDD)です。AVDD と DRVDD に は、複数の異なるデカップリング・コンデンサを使って高周波 と低周波をカバーする必要があります。これらコンデンサは PCB レベルの入り口の近くで、かつ最短パターンでデバイス・ ピンの近くに配置してください。 ADC と PCB との接触面積と接着を最大にするため、シルクス クリーンで覆い、PCB の連続プレーンを複数の均一なセクショ ンに分割してください。これにより、リフロー・プロセス時に ADC と PCB の間で複数の接続点を形成することができます。 パーティションのない 1 枚の連続プレーンを使うと、ADC と PCB との間の接続点が確実に 1 個だけになります。チップ・ス ケール・パッケージのパッケージと PCB レイアウトの詳細につ いては、www.analog.com/jp のアプリケーション・ノート AN-772 「リード・フレーム・チップ・スケール・パッケージ（LFCSP） の設計および製造ガイド」を参照してください。 AD9648 を使うときは、1 枚の PC ボード・グラウンド・プレー ンで十分です。適切なデカップリングと PCB のアナログ、デジ タル、クロックの各セクションの適切な分割により、最適性能 を容易に実現することができます。 VCM VCM ピンは、0.1 μF のコンデンサでグラウンドへデカップリン グする必要があります。 LVDS 動作 パワーアップ時、AD9648 はデフォルトとして CMOS 出力モー ドになります。LVDS で動作させる場合は、パワーアップ後に SPI 設定レジスタを使ってこのモードを設定する必要がありま す。AD9648 が CMOS モードでパワーアップすると、出力に LVDS 終端抵抗(100 Ω)が付いているため、デバイスが LVDS モ ードになるまで DRVDD 電流は typ 値より大きくなることがあ ります。DRVDD 電流のこの増加により AD9648 が損傷を受ける ことはありませんが、デバイスの最大 DRVDD 電流を検討する ときはこれを考慮する必要があります。 この DRVDD 電流の増加を回避するため、パワーアップ時に PDWN ピンをハイ・レベルにすることにより、AD9648 出力を ディスエーブルすることができます。SPI ポートを経由してデ バイスを LVDS モードにした後に、PDWN ピンをロー・レベル にして、出力をイネーブルすることができます。 リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ い 0.1μF のセラミック・コンデンサとの並列接続により外部で グラウンドにデカップリングする必要があります。 SPI ポート コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9648 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ入力でこれらの信号が変化することを防止することが必要に なります。 エクスポーズド・パッド・サーマル・ヒート・スラグの推 奨事項 最適な電気性能と熱性能を得るためには、ADC の下側のエクス ポーズド・パッドをアナログ・グラウンド(AGND)に接続するこ とが必要です。PCB 上に露出した(ハンダ・マスクなし)連続銅 プレーンを設けて、これに AD9648 のエクスポーズド・パッド (ピン 0)を接続します。 Rev. 0 － 41/42 － AD9648 外形寸法 9.00 BSC SQ 0.60 MAX 0.60 MAX 48 64 49 1 PIN 1 INDICATOR PIN 1 INDICATOR 0.50 BSC 0.50 0.40 0.30 1.00 0.85 0.80 0.80 MAX 0.65 TYP 12° MAX 0.30 0.23 0.18 SEATING PLANE 6.35 6.20 SQ 6.05 EXPOSED PAD (BOTTOM VIEW) 33 32 16 17 0.25 MIN 7.50 REF 0.05 MAX 0.02 NOM 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 091707-C 8.75 BSC SQ TOP VIEW COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 図 63.64 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 9 mm × 9 mm ボディ、極薄クワッド (CP-64-4) 寸法: mm オーダー・ガイド Model 1 Temperature Range Package Description Package Option AD9648BCPZ-105 AD9648BCPZ-125 AD9648BCPZRL7-105 AD9648BCPZRL7-125 AD9648-125EBZ −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] Evaluation Board CP-64-4 CP-64-4 CP-64-4 CP-64-4 1 Z = RoHS 準拠製品。 Rev. 0 － 42/42 －