170 MSPS/210 MSPS/250 MSPSの 1.8 V デュアル14ビットADC AD9643 データシート 特長 185 MHz AIN、250 MSPS で SNR = 70.6 dBFS 185 MHz AIN、250 MSPS で SFDR = 85 dBc 185 MHz、−1 dBFS AIN、250 MSPS で入力ノイズ＝−151.6 dBFS/Hz 総合消費電力: 250 MSPS で 785 mW 電源電圧: 1.8 V LVDS (ANSI-644 レベル)出力 1～8 分周の入力クロック分周器を内蔵(最大入力 625 MHz ) サンプル・レート: 最大 250 MSPS IF サンプリング周波数: 最大 400 MHz ADC リファレンス電圧を内蔵 柔軟なアナログ入力範囲 1.4 V p-p～2.0 V p-p (公称 1.75 V p-p ) ADC クロックのデューティ・サイクル・スタビライザを内蔵 チャンネル・アイソレーション/クロストーク: 95 dB シリアル・ポート制御 省電力のパワーダウン・モード ユーザ設定可能なビルトイン・セルフテスト(BIST)機能 機能ブロック図 AVDD VIN+A PIPELINE 14-BIT ADC VIN–A VCM PIPELINE 14-BIT ADC VIN–B D0± . . . . . 14 AD9643 VIN+B DRVDD AGND 14 PARALLEL DDR LVDS AND DRIVERS D13± DCO± REFERENCE OR± 1 TO 8 CLOCK DIVIDER SERIAL PORT OEB CSB CLK+ CLK– SYNC SCLK SDIO NOTES 1. THE D0± TO D13± PINS REPRESENT BOTH THE CHANNEL A AND CHANNEL B LVDS OUTPUT DATA. アプリケーション 通信 09636-001 PDWN 図 1. ダイバーシティー無線システム マルチモード・デジタル・レシーバ(3G) TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、 LTE I/Q 復調システム スマート・アンテナ・システム 汎用ソフトウェア無線 超音波装置 ブロードバンド・データ・アプリケーション 設定と制御は、3 線式 SPI 互換シリアル・インターフェースを 介して行います。 概要 AD9643 は、サンプリング速度が最大 250 MSPS のデュアル 14 ビット A/D コンバータ(ADC)です。AD9643 は、低価格、小型、広帯域、多 機能が必要とされる通信アプリケーションをサポートするようにデザ インされています。 2 個の ADC コアはマルチステージの差動パイプライン・アーキテク チャを採用し、出力誤差補正ロジックを内蔵しています。各 ADC は、ユーザ選択可能な多様な入力範囲をサポートする広帯域入力を 持っています。リファレンス電圧を内蔵しているためデザインが容 易です。デューティ・サイクル・スタビライザは、クロック・デュ ーティ・サイクルの変動を補償して、優れた性能を維持します。 ADC 出力データは 2 つの外部 14 ビット LVDS 出力ポートへ直接接続 され、インターリーブまたはチャンネル・マルチプレクスとしてフォ ーマットされます。 柔軟なパワーダウン・オプションは、必要に応じて大幅な省電力を 可能にします。 AD9643 は 64 ピン LFCSP パッケージを採用し、−40°C～+85°C の工業用温度範囲で仕様が規定されています。このデバイスは、 米国特許により保護されています。 製品のハイライト 1. 2. 3. 4. 5. 6. 1. Rev. B 170 MSPS/210 MSPS/250 MSPS の 14 ビット ADC を 2 個内 蔵しています。 1.8 V 単電源で動作し、LVDS 出力に対応するためのデジ タル出力ドライバ電源が分離されています。 当社独自の差動入力により、最大 400 MHz までの入力周 波数で優れた SNR 性能を維持します。 SYNC 入力により複数デバイスの同期が可能です。 レジスタの読み書きに使用する 3 ピン 1.8 V の SPI ポート を内蔵しています。 AD9613 とピン互換であるため、14 ビットから 12 ビット への移行が容易です。このデバイスは、AD6649 および AD9643 ともピン・コンパチブルです。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2011 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9643 データシート 目次 特長 ....................................................................................................1 アナログ入力に対する考慮 ....................................................... 23 アプリケーション .............................................................................1 リファレンス電圧....................................................................... 25 機能ブロック図 .................................................................................1 クロック入力の考慮事項 ........................................................... 25 概要 ....................................................................................................1 消費電力とスタンバイ・モード ............................................... 26 製品のハイライト .............................................................................1 改訂履歴 ............................................................................................2 仕様 ....................................................................................................2 ADC の DC 仕様 ............................................................................3 ADC の AC 仕様 ............................................................................4 デジタル仕様 .................................................................................6 スイッチング仕様 .........................................................................8 タイミング仕様 .............................................................................9 絶対最大定格................................................................................... 11 熱特性 ..........................................................................................11 ESD の注意 ..................................................................................11 ピン配置およびピン機能説明........................................................12 代表的な性能特性 ...........................................................................16 等価回路 ..........................................................................................22 動作原理 ..........................................................................................23 ADC のアーキテクチャ ..............................................................23 デジタル出力 .............................................................................. 27 ADC オーバーレンジ(OR).......................................................... 27 チャンネル/チップ同期.................................................................. 28 シリアル・ポート・インターフェース(SPI)................................ 29 SPI を使う設定 ............................................................................ 29 ハードウェア・インターフェース............................................ 29 SPI からアクセス可能な機能..................................................... 30 メモリ・マップ .............................................................................. 31 メモリ・マップ・レジスタ・テーブルの読出し .................... 31 メモリ・マップ・レジスタ・テーブル .................................... 32 メモリ・マップ・レジスタの説明............................................ 34 アプリケーション情報 ................................................................... 35 デザイン・ガイドライン ........................................................... 35 外形寸法 .......................................................................................... 36 オーダー・ガイド....................................................................... 36 改訂履歴 9/11—Rev. A to Rev. B Changes to Table 1 ..............................................................................3 Changes to Table 2, ............................................................................4 Changes to Table 3 ..............................................................................6 Changes to Table 4 ..............................................................................8 Changes to Table 8 ............................................................................12 Changes to Table 9 ............................................................................14 Changes to Typical Performance Characterisitics Section ..................16 Added ADC Overrange (OR) Section ................................................27 Changes to Channel/Chip Synchronization Section ...........................28 Changes to Reading the Memory Map Register Table Section ..............................................................................................31 Changes to Table 14 ..........................................................................32 Changes to Memory Map Resgister Description Section ...................34 5/11—Rev. 0 to Rev. A Changes to Table 2, Worst Other (Harmonic or Spur) Max Values..........................................................................................4 4/11—Revision 0: Initial Version Rev. B － 2/36 － AD9643 データシート 仕様 ADC の DC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS (差動入力)、1.75 V p-p のフルスケール 入力範囲、デューティ・サイクル・スタビライザ(DCS)をイネーブル。 表 1. Parameter RESOLUTION ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL) Integral Nonlinearity (INL) 1 MATCHING CHARACTERISTIC Offset Error Gain Error TEMPERATURE DRIFT Offset Error Gain Error INPUT REFERRED NOISE VREF = 1.0 V ANALOG INPUT Input Span Input Capacitance 2 Input Resistance 3 Input Common-Mode Voltage POWER SUPPLIES Supply Voltage AVDD DRVDD Supply Current IAVDD1 IDRVDD1 POWER CONSUMPTION Sine Wave Input (DRVDD = 1.8 V) Standby Power 4 Power-Down Power Temperature Full Min 14 Full Full Full Full 25°C Full 25°C AD9643-170 Typ Max Min 14 Guaranteed AD9643-210 Typ Max Guaranteed ±10 +2/−6 ±0.75 ±10 ±4 ±0.75 ±0.25 ±2 ±1.5 ±3.5 ±1.5 ±13 ±2.5/ +3.5 Unit Bits Guaranteed ±0.25 ±1.8 ±1.5 ±13 −2/ +3.5 ±13 −2.5/ +3.5 mV %FSR LSB LSB LSB LSB mV %FSR Full Full ±5 ±70 ±5 ±80 ±5 ±100 ppm/°C ppm/°C 25°C 1.33 1.33 1.33 LSB rms Full Full Full Full 1.75 2.5 20 0.9 1.75 2.5 20 0.9 1.75 2.5 20 0.9 V p-p pF kΩ V Full Full 1.7 1.7 1.8 1.8 1.9 1.9 Full Full 196 145 250 160 Full 614 680 785 mW Full Full 90 10 90 10 90 10 mW mW 1 1.7 1.7 1.8 1.8 1.9 1.9 217 160 265 185 低入力周波数のフルスケール正弦波で測定。 入力容量は、1 つの差動入力ピンとその相補入力との間の実効容量です。 3 入力抵抗は、1 つの差動入力ピンとその相補入力との間の実効抵抗です。 4 スタンバイ消費電力は、DC 入力と CLK ピンを非アクティブ(すなわち AVDD または AGND に接続)にして測定。 2 Rev. B AD9643-250 Typ Max ±10 +3/−5 ±0.75 ±0.25 Full Full Min 14 － 3/36 － 1.7 1.7 1.8 1.8 1.9 1.9 V V 256 180 275 210 mA mA AD9643 データシート ADC の AC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS (差動入力)、1.75 V p-p のフルスケール 入力範囲。 表 2. Parameter 1 SIGNAL-TO-NOISE-RATIO (SNR) fIN = 30 MHz fIN = 90 MHz Temperature 25°C 25°C Full Min AD9643-170 Typ Max Min 72.2 72.0 70.4 AD9643-210 Typ Max Min AD9643-250 Typ Max Unit 72.2 72.0 72.0 71.7 dBFS dBFS dBFS 69.9 fIN = 140 MHz 25°C 71.8 71.6 71.4 dBFS fIN = 185 MHz 25°C 71.4 71.2 70.9 dBFS Full fIN = 220 MHz SIGNAL-TO-NOISE AND DISTORTION (SINAD) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 68.8 71.1 70.9 70.5 dBFS 25°C 25°C Full 25°C 25°C 71.2 71.0 71.2 71.0 71.0 70.7 70.8 70.4 70.6 70.2 70.4 69.9 dBFS dBFS dBFS dBFS dBFS 25°C 70.1 69.9 69.5 dBFS 25°C 25°C 25°C 25°C 11.5 11.5 11.5 11.4 11.5 11.5 11.5 11.4 11.5 11.5 11.4 11.3 Bits Bits Bits Bits 25°C 11.4 11.3 11.3 Bits 25°C 25°C Full 25°C 25°C Full 25°C −95 −92 −90 −90 −90 −88 dBc dBc dBc dBc dBc dBc dBc 25°C 25°C Full 25°C 25°C Full 25°C 70.4 69.9 Full fIN = 220 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz WORST SECOND OR THIRD HARMONIC fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz WORST OTHER (HARMONIC OR SPUR) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz Rev. B dBFS 25°C 25°C 25°C Full 25°C 25°C Full 25°C 67.5 −78 dBFS −80 −88 −83 −88 −87 −86 −85 −83 −85 −85 95 92 90 90 90 88 88 83 88 87 86 85 83 85 85 −98 −97 −95 −95 −94 −93 −80 78 dBc dBc dBc dBc dBc dBc dBc 80 80 −78 −80 −97 −96 −93 −92 −92 −92 −94 −90 −88 −80 － 4/36 － dBc dBc dBc dBc dBc dBc dBc AD9643 データシート Parameter 1 TWO-TONE SFDR fIN = 184.12 MHz (−7 dBFS ), 187.12 MHz (−7 dBFS ) Temperature 25°C Min AD9643-170 Typ Max 88 Min AD9643-210 Typ Max Min AD9643-250 Typ Max 88 88 Unit dBc CROSSTALK 2 Full 95 95 95 dB FULL POWER BANDWIDTH 3 NOISE BANDWIDTH 4 25°C 25°C 400 1000 400 1000 400 1000 MHz MHz 1 完全な定義については AN-835 アプリケーション・ノート「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0 / 最新版は英文をご覧ください）を 参照してください。 2 クロストークは、片方のチャンネルに-1.0 dBFS を入力し、他方のチャンネルは入力なしで、100 MHz で測定。 3 フルパワー帯域幅とは、適切な ADC 性能が得られる動作帯域幅です。 4 ノイズ帯域幅は、ADC にノイズが混入して内部で減衰されない ADC 入力の−3 dB 帯域幅です。 Rev. B － 5/36 － AD9643 データシート デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS (差動入力)、1.75 V p-p のフルスケール 入力範囲、DCS をイネーブル。 表 3. Parameter Temp Min Typ Max Unit DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−) Logic Compliance CMOS/LVDS/LVPECL Internal Common-Mode Bias Full Differential Input Voltage Full 0.3 3.6 V p-p Input Voltage Range Full AGND AVDD V Input Common-Mode Range Full 0.9 1.4 V High Level Input Current Full −10 +22 µA Low Level Input Current Full −22 −10 µA Input Capacitance Full Input Resistance Full 0.9 V 4 8 10 pF 12 kΩ SYNC INPUT Logic Compliance CMOS/LVDS Internal Bias Full 0.9 V Input Voltage Range Full AGND AVDD V High Level Input Voltage Full 1.2 AVDD V Low Level Input Voltage Full AGND 0.6 V High Level Input Current Full −5 +5 µA Low Level Input Current Full −5 +5 µA Input Capacitance Full Input Resistance Full 12 High Level Input Voltage Full Low Level Input Voltage High Level Input Current 1 16 pF 20 kΩ 1.22 2.1 V Full 0 0.6 V Full −5 +5 µA Low Level Input Current Full −80 −45 µA Input Resistance Full 26 kΩ Input Capacitance Full 2 pF LOGIC INPUT (CSB) 1 LOGIC INPUT (SCLK) 2 High Level Input Voltage Full 1.22 2.1 V Low Level Input Voltage Full 0 0.6 V High Level Input Current Full 45 70 µA Low Level Input Current Full −5 +5 µA Input Resistance Full 26 kΩ Input Capacitance Full 2 pF LOGIC INPUTS (SDIO)1 High Level Input Voltage Full 1.22 2.1 V Low Level Input Voltage Full 0 0.6 V High Level Input Current Full 45 70 µA Low Level Input Current Full −5 +5 µA Input Resistance Full 26 kΩ Input Capacitance Full 5 pF Rev. B － 6/36 － AD9643 データシート Parameter Temp Min High Level Input Voltage Full Low Level Input Voltage High Level Input Current Typ Max Unit 1.22 2.1 V Full 0 0.6 V Full 45 70 µA Low Level Input Current Full −5 +5 µA Input Resistance Full 26 kΩ Input Capacitance Full 5 pF LOGIC INPUTS (OEB, PDWN)2 DIGITAL OUTPUTS LVDS Data and OR Outputs Differential Output Voltage (VOD), ANSI Mode Full 250 350 450 mV Output Offset Voltage (VOS), Full 1.15 1.22 1.35 V Differential Output Voltage (VOD), Reduced Swing Mode Full 150 200 280 mV Output Offset Voltage (VOS), Full 1.15 1.22 1.35 V ANSI Mode Reduced Swing Mode 1 2 プルアップ。 プルダウン。 Rev. B － 7/36 － AD9643 データシート スイッチング仕様 表 4. Parameter CLOCK INPUT PARAMETERS Input Clock Rate Conversion Rate 1 CLK Period—Divide-by-1 Mode (tCLK) CLK Pulse Width High (tCH) Divide-by-1 Mode, DCS Enabled Divide-by-1 Mode, DCS Disabled Divide-by-2 Mode Through Divideby-8 Mode Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) DATA OUTPUT PARAMETERS LVDS Mode Data Propagation Delay (tPD) DCO Propagation Delay (tDCO) DCO-to-Data Skew (tSKEW) Pipeline Delay (Latency) Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) Wake-Up Time (from Standby) Wake-Up Time (from Power-Down) Out-of-Range Recovery Time 1 Temp Min Full Full Full 40 5.8 Full Full Full 2.61 2.76 0.8 AD9643-170 Typ Max 625 170 2.9 2.9 3.19 3.05 AD9643-210 Typ Max 625 210 40 4.8 2.16 2.28 0.8 2.4 2.4 2.64 2.52 Min AD9643-250 Typ Max 40 4 1.8 1.9 0.8 2.0 2.0 Unit 625 250 MHz MSPS ns 2.2 2.1 ns ns ns Full Full 1.0 0.1 1.0 0.1 1.0 0.1 ns ps rms Full 4.8 4.8 4.8 ns Full 5.5 5.5 5.5 Full Full Full Full Full Full Full 0.3 0.7 10 1.0 0.1 10 250 3 1.1 変換レートは分周後のクロック・レートです。 Rev. B Min － 8/36 － 0.3 0.7 10 1.0 0.1 10 250 3 1.1 0.3 0.7 10 1.0 0.1 10 250 3 ns 1.1 ns Cycles ns ps rms µs µs Cycles AD9643 データシート タイミング仕様 表 5. Parameter Conditions SYNC TIMING REQUIREMENTS tSSYNC tHSYNC SYNC to the rising edge of CLK setup time SYNC to the rising edge of CLK hold time SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO Rev. B Min Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB and SCLK Hold time between CSB and SCLK Minimum period that SCLK should be in a logic high state Minimum period that SCLK should be in a logic low state Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge － 9/36 － Typ 0.3 0.4 Max Unit ns ns 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns AD9643 データシート タイミング図 tA N–1 N+4 N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCO– DCO+ tSKEW PARALLEL INTERLEAVED D0± (LSB) CH A N – 10 CH B N – 10 CH A N–9 CH B N–9 CH A N–8 CH B N–8 CH A N–7 CH B N–7 CH A N–6 D13± (MSB) CH A N – 10 CH B N – 10 CH A N–9 CH B N–9 CH A N–8 CH B N–8 CH A N–7 CH B N–7 CH A N–6 CHANNEL MULTIPLEXED D0±/D1± (EVEN/ODD) MODE (LSB) CH A0 N – 10 CH A1 N – 10 CH A0 N–9 CH A1 N–9 CH A0 N–8 CH A1 N–8 CH A0 N–7 CH A1 N–7 CH A0 N–6 D12±/D13± (MSB) CH A12 N – 10 CH A13 N – 10 CH A12 N–9 CH A13 N–9 CH A12 N–8 CH A13 N–8 CH A12 N–7 CH A13 N–7 CH A12 N–6 D0±/D1± (LSB) CH B0 N – 10 CH B1 N – 10 CH B0 N–9 CH B1 N–9 CH B0 N–8 CH B1 N–8 CH B0 N–7 CH B1 N–7 CH B0 N–6 CH B12 N – 10 CH B13 N – 10 CH B12 N–9 CH B13 N–9 CH B12 N–8 CH B13 N–8 CH B12 N–7 CH B13 N–7 CH B12 N–6 CHANNEL A AND CHANNEL B CHANNEL A CHANNEL MULTIPLEXED (EVEN/ODD) MODE CHANNEL B . . . . . . . . . D12±/D13± (MSB) 図 2.LVDS モードでのデータ出力タイミング CLK+ tHSYNC 09636-003 tSSYNC SYNC 図 3.SYNC タイミング入力 Rev. B － 10/36 － 09636-002 tPD AD9643 データシート 絶対最大定格 表 6. Parameter Electrical AVDD to AGND DRVDD to AGND VIN+A/VIN+B, VIN−A/VIN−B to AGND CLK+, CLK− to AGND SYNC to AGND VCM to AGND CSB to AGND SCLK to AGND SDIO to AGND OEB to AGND PDWN to AGND OR+/OR− to AGND D0−/D0+ Through D13−/D13+ to AGND DCO+/DCO− to AGND Environmental Operating Temperature Range (Ambient) Maximum Junction Temperature Under Bias Storage Temperature Range (Ambient) 熱特性 Rating LFCSP パッケージのエクスポーズド・パッドは、グラウンド・ プレーンにハンダ付けする必要があります。エクスポーズド・ パッドをグラウンド・プレーンにハンダ付けすると、ハンダ接 続の信頼性が高くなり、パッケージの最大熱能力が得られます。 −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −40°C to +85°C 150°C −65°C to +125°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. B 表 7.熱抵抗 Package Type 64-Lead LFCSP 9 mm × 9 mm (CP-64-4) Airflow Velocity (m/sec) 0 θJA1, 2 26.8 1.0 21.6 °C/W 2.0 20.2 °C/W θJC1, 3 1.14 θJB1, 4 10.4 Unit °C/W 1 JEDEC 51-7 と JEDEC 25-5 2S2P テスト・ボードに準拠。 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 MIL-Std 883、Method 1012.1 に準拠。 4 JEDEC JESD51-8 (自然空冷)に準拠。 2 3 θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層 PCB に対し て規定します。表 7 に示すように、空気流を与えると熱放散が 大きくなるので、θJA が小さくなります。また、メタル・パター ン、スルー・ホール、グラウンド・プレーン、電源プレーンと パッケージ・ピンが直接接触する場合、これらのメタルによっ ても θJA が小さくなります。 ESD の注意 － 11/36 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD9643 データシート 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD DNC VCM DNC DNC AVDD AVDD VIN–A VIN+A AVDD AVDD ピン配置およびピン機能説明 PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 AD9643 PARALLEL LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK SDIO OR+ OR– D13+ (MSB) D13– (MSB) D12+ D12– DRVDD D11+ D11– D10+ D10– NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PADDLE ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PADDLE MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09636-004 D4– D4+ DRVDD D5– D5+ D6– D6+ DCO– DCO+ D7– D7+ DRVDD D8– D8+ D9– D9+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC DNC DNC DNC DNC (LSB) D0– (LSB) D0+ DRVDD D1– D1+ D2– D2+ D3– D3+ 図 4.LFCSP インターリーブ・パラレル LVDS のピン配置(上面図) 表 8.ピン機能の説明(インターリーブ・パラレル LVDS モード) ピン番号 記号 タイプ 説明 10、19、28、37 DRVDD 電源 デジタル出力ドライバ電源(公称 1.8 V)。 49、50、53、54、59、60、63、64 AVDD 電源 アナログ電源(公称 1.8 V)。 4、5、6、7、55、56、58 0 DNC ADC 電源 接続なし。このピンは接続しないでください。 AGND、エクス ポーズド・パッ ド グラウンド アナログ・グラウンド。パッケージ底面のエクスポーズド・サーマル・ パッドは、デバイスのアナログ・グラウンドになります。このエクスポ ーズド・パッドはグラウンドへ接続する必要があります。 ADC アナログ 51 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A。 52 VIN−A 入力 差動アナログ入力ピン(-)、チャンネル A。 62 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B。 61 VIN−B 入力 差動アナログ入力ピン(-)、チャンネル B。 57 VCM 出力 アナログ入力の同相モード・レベル・バイアス出力。このピンは、0.1 μF コンデンサでグラウンドへデカップリングする必要があります。 1 CLK+ 入力 ADC クロック入力—真。 2 CLK− 入力 ADC クロック入力—相補。 デジタル入力 3 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 デジタル出力 9 D0+ (LSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 0—真。 8 D0− (LSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 0—相補。 12 D1+ 出力 チャンネル A/チャンネル B LVDS 出力データ 1—真。 11 D1− 出力 チャンネル A/チャンネル B LVDS 出力データ 1—相補。 14 D2+ 出力 チャンネル A/チャンネル B LVDS 出力データ 2—真。 13 D2− 出力 チャンネル A/チャンネル B LVDS 出力データ 2—相補。 16 D3+ 出力 チャンネル A/チャンネル B LVDS 出力データ 3—真。 15 D3− 出力 チャンネル A/チャンネル B LVDS 出力データ 3—相補。 18 D4+ 出力 チャンネル A/チャンネル B LVDS 出力データ 4—真。 Rev. B － 12/36 － AD9643 データシート ピン番号 記号 タイプ 説明 17 D4− 出力 チャンネル A/チャンネル B LVDS 出力データ 4—相補。 21 D5+ 出力 チャンネル A/チャンネル B LVDS 出力データ 5—真。 20 D5− 出力 チャンネル A/チャンネル B LVDS 出力データ 5—相補。 23 D6+ 出力 チャンネル A/チャンネル B LVDS 出力データ 6—真。 22 D6− 出力 チャンネル A/チャンネル B LVDS 出力データ 6—相補。 27 D7+ 出力 チャンネル A/チャンネル B LVDS 出力データ 7—真。 26 D7− 出力 チャンネル A/チャンネル B LVDS 出力データ 7—相補。 30 D8+ 出力 チャンネル A/チャンネル B LVDS 出力データ 8—真。 29 D8− 出力 チャンネル A/チャンネル B LVDS 出力データ 8—相補。 32 D9+ 出力 チャンネル A/チャンネル B LVDS 出力データ 9—真。 31 D9− 出力 チャンネル A/チャンネル B LVDS 出力データ 9—相補。 34 D10+ 出力 チャンネル A/チャンネル B LVDS 出力データ 10—真。 33 D10− 出力 チャンネル A/チャンネル B LVDS 出力データ 10—相補。 36 D11+ 出力 チャンネル A/チャンネル B LVDS 出力データ 11—真。 35 D11− 出力 チャンネル A/チャンネル B LVDS 出力データ 11—相補。 39 D12+ 出力 チャンネル A/チャンネル B LVDS 出力データ 12—真。 38 D12− 出力 チャンネル A/チャンネル B LVDS 出力データ 12—相補。 41 D13+ (MSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 13—真。 40 D13− (MSB) 出力 チャンネル A/チャンネル B LVDS 出力データ 13—相補。 43 OR+ 出力 チャンネル A/チャンネル B LVDS 範囲外—真。 42 OR− 出力 チャンネル A/チャンネル B LVDS 範囲外—相補。 25 DCO+ 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—真。 24 DCO− 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—相補。 45 SCLK 入力 SPI シリアル・クロック。 44 SDIO 入力/出力 SPI シリアル・データ I/O。 46 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 47 OEB 入力/出力 出力イネーブル・バー入力(アクティブ・ロー)。 48 PDWN 入力/出力 パワーダウン入力(アクティブ・ハイ)。このピンの動作は SPI モードに 依存し、パワーダウンまたはスタンバイに設定することができます(表 14 参照)。 SPI 制御 出力イネーブル・バーおよびパワ ーダウン Rev. B － 13/36 － AD9643 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD DNC VCM DNC DNC AVDD AVDD VIN–A VIN+A AVDD AVDD データシート PIN 1 INDICATOR 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 AD9643 CHANNEL MULTIPLEXED (EVEN/ODD) LVDS TOP VIEW (Not to Scale) PDWN OEB CSB SCLK SDIO OR+ OR– A D12+/D13+ (MSB) A D12–/D13– (MSB) A D10+/D11+ A D10–/D11– DRVDD A D8+/D9+ A D8–/D9– A D6+/D7+ A D6–/D7– NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PADDLE ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PADDLE MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 09636-005 B D8–/D9– B D8+/D9+ DRVDD B D10–/D11– B D10+/D11+ (MSB) B D12–/D13– (MSB) B D12+/D13+ DCO– DCO+ (LSB) A D0–/D1– (LSB) A D0+/D1+ DRVDD A D2–/D3– A D2+/D3+ A D4–/D5– A D4+/D5+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC DNC DNC DNC DNC (LSB) B D0–/D1– (LSB) B D0+/D1+ DRVDD B D2–/D3– B D2+/D3+ B D4–/D5– B D4+/D5+ B D6–/D7– B D6+/D7+ 図 5.LFCSP チャンネル・マルチプレクス(奇数/偶数)LVDS のピン配置(上面図) 表 9.ピン機能の説明(チャンネル・マルチプレクス(奇数/偶数)LVDS モード) ピン番号 記号 タイプ 説明 10、19、28、37 DRVDD 電源 デジタル出力ドライバ電源(1.8 V 公称)。 49、50、53、54、59、60、63、64 AVDD 電源 アナログ電源(1.8 V 公称)。 4、5 DNC 0 AGND、エクスポー ADC 電源 接続なし。このピンは接続しないでください。。 グラウンド ズド・パッド パッケージ底面のエクスポーズド・サーマル・パッドは、デバイス のアナログ・グラウンドになります。このエクスポーズド・パッド はグラウンドへ接続する必要があります。 ADC アナログ 51 VIN+A 入力 差動アナログ入力ピン(+)、チャンネル A。 52 VIN−A 入力 差動アナログ入力ピン(−)、チャンネル A。 62 VIN+B 入力 差動アナログ入力ピン(+)、チャンネル B。 61 VIN−B 入力 差動アナログ入力ピン(−)、チャンネル B。 55 DNC 接続なし。このピンは接続しないでください。。 56 DNC 接続なし。このピンは接続しないでください。。 58 DNC 接続なし。このピンは接続しないでください。。 57 VCM 出力 アナログ入力の同相モード・レベル・バイアス出力。このピンは、 0.1 μF コンデンサでグラウンドへデカップリングする必要があり ます。 1 CLK+ 入力 ADC クロック入力—真。 2 CLK− 入力 ADC クロック入力—相補。 SYNC 入力 デジタル同期ピン。スレーブ・モードの場合。 デジタル入力 3 Rev. B － 14/36 － AD9643 データシート デジタル出力 7 ORB+ 出力 チャンネル B LVDS 範囲外出力—真。範囲外表示は DCO の立上が りエッジで有効になります。 6 ORB− 出力 チャンネル B LVDS 範囲外出力—相補。範囲外表示は DCO の立上 がりエッジで有効になります。 8 B D0−/D1− (LSB) 出力 チャンネル B LVDS 出力データ 0/データ 1—相補。 9 B D0+/D1+ (LSB) 出力 チャンネル B LVDS 出力データ 0/データ 1—真。 11 B D2−/D3− 出力 チャンネル B LVDS 出力データ 2/データ 3—相補。 12 B D2+/D3+ 出力 チャンネル B LVDS 出力データ 2/データ 3—真。 13 B D4−/D5− 出力 チャンネル B LVDS 出力データ 4/データ 5—相補。 14 B D4+/D5+ 出力 チャンネル B LVDS 出力データ 4/データ 5—真。 15 B D6−/D7− 出力 チャンネル B LVDS 出力データ 6/データ 7—相補。 16 B D6+/D7+ 出力 チャンネル B LVDS 出力データ 6/データ 7—真。 17 B D8−/D9− 出力 チャンネル B LVDS 出力データ 8/データ 9—相補。 18 B D8+/D9+ 出力 チャンネル B LVDS 出力データ 8/データ 9—真。 20 B D10−/D11− 出力 チャンネル B LVDS 出力データ 10/データ 11—相補。 21 B D10+/D11+ 出力 チャンネル B LVDS 出力データ 10/データ 11—真。 22 B D12−/D13− (MSB) 出力 チャンネル B LVDS 出力データ 12/データ 13—相補。 23 B D12+/D13+ (MSB) 出力 チャンネル B LVDS 出力データ 12/データ 13—真。 26 A D0−/D1− (LSB) 出力 チャンネル A LVDS 出力データ 0/データ 1—相補。 27 A D0+/D1+ (LSB) 出力 チャンネル A LVDS 出力データ 0/データ 1—真。 29 A D2−/D3− 出力 チャンネル A LVDS 出力データ 2/データ 3—相補。 30 A D2+/D3+ 出力 チャンネル A LVDS 出力データ 2/データ 3—真。 31 A D4−/D5− 出力 チャンネル A LVDS 出力データ 4/データ 5—相補。 32 A D4+/D5+ 出力 チャンネル A LVDS 出力データ 4/データ 5—真。 33 A D6−/D7− 出力 チャンネル A LVDS 出力データ 6/データ 7—相補。 34 A D6+/D7+ 出力 チャンネル A LVDS 出力データ 6/データ 7—真。 35 A D8−/D9− 出力 チャンネル A LVDS 出力データ 8/データ 9—相補。 36 A D8+/D9+ 出力 チャンネル A LVDS 出力データ 8/データ 9—真。 38 A D10−/D11− 出力 チャンネル A LVDS 出力データ 10/データ 11—相補。 39 A D10+/D11+ 出力 チャンネル A LVDS 出力データ 10/データ 11—真。 40 A D12−/D13− (MSB) 出力 チャンネル A LVDS 出力データ 12/データ 13—相補。 41 A D12+/D13+ (MSB) 出力 チャンネル A LVDS 出力データ 12/データ 13—真。 43 ORA+ 出力 チャンネル A LVDS 範囲外出力—真。範囲外表示は DCO の立上が りエッジで有効になります。 42 ORA− 出力 チャンネル A LVDS 範囲外出力—相補。範囲外表示は DCO の立上 がりエッジで有効になります。 25 DCO+ 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—真。 24 DCO− 出力 チャンネル A/チャンネル B LVDS データ・クロック出力—相補。 45 SCLK 入力 SPI シリアル・クロック。 44 SDIO 入力/出力 SPI シリアル・データ入力/出力。 46 CSB 入力 SPI チップ・セレクト(アクティブ・ロー)。 47 OEB 入力 出力イネーブル・バー入力(アクティブ・ロー)。 48 PDWN 入力 パワーダウン入力(アクティブ・ハイ)。このピンの動作は SPI モー ドに依存し、パワーダウンまたはスタンバイに設定することができ ます(表 14 参照)。 SPI 制御 出力イネーブル・バーおよびパワー ダウン Rev. B － 15/36 － AD9643 データシート 代表的な性能特性 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、サンプル・レート=速度グレードでの最大サンプル・レート、DCS をイネーブル、 1.75 V p-p 差動入力、VIN = −1.0 dBFS、32k サンプル、TA = 25°C。 0 SFDR (dBFS) 100 SNR/SFDR (dBc AND dBFS) –20 –40 –60 –80 SECOND HARMONIC THIRD HARMONIC –100 10 20 30 40 50 60 FREQUENCY (MHz) 70 80 60 SFDR (dBc) 40 0 –100 09636-013 0 SNR (dBc) 0 SNR/SFDR (dBc AND dBFS) THIRD HARMONIC SECOND HARMONIC –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 SFDR (dBc) 95 –40 –60 –80 100 170MSPS 185.1MHz @ –1dBFS SNR = 69.8dB (70.8dBFS) SFDR = 85dBc –20 –90 図 9.AD9643-170 入力振幅(AIN)対 シングル・トーン SNR/SFDR、fIN = 90.1 MHz 図 6.AD9643-170 シングル・トーン FFT、fIN = 90.1 MHz AMPLITUDE (dBFS) SNR (dBFS) 20 –120 –140 80 09636-016 AMPLITUDE (dBFS) 120 170MSPS 90.1MHz @ –1dBFS SNR = 70.8dB (71.8dBFS) SFDR = 88dBc –100 –120 90 85 80 75 SNR (dBFS) 70 10 20 30 40 50 FREQUENCY (MHz) 60 70 80 60 60 SFDR/IMD3 (dBc AND dBFS) –100 –120 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 10 20 30 40 50 FREQUENCY (MHz) 60 70 80 IMD3 (dBFS) 09636-015 0 –120 –90.0 –78.5 –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) –21.0 –7.0 図 11.AD9643-170 入力振幅(AIN)対 2 トーン SFDR/IMD3 fIN1 = 89.12、fIN2 = 92.12 MHz、fS = 170 MSPS 図 8.AD9643-170 シングル・トーン FFT、fIN = 305.1 MHz Rev. B SFDR (dBc) –40 09636-018 AMPLITUDE (dBFS) SECOND HARMONIC THIRD HARMONIC –80 –140 330 360 390 –20 –40 –60 180 210 240 270 300 FREQUENCY (MHz) 0 170MSPS 305.1MHz @ –1dBFS SNR = 68.3dB (69.3dBFS) SFDR = 79dBc –20 120 150 図 10.AD9643-170 入力周波数(fIN)対 シングル・トーン SNR/SFDR 図 7.AD9643-170 シングル・トーン FFT、fIN = 185.1 MHz 0 90 09636-017 0 09636-014 65 –140 － 16/36 － AD9643 0 100 –20 95 SNR/SFDR (dBc AND dBFS) SFDR/IMD3 (dBc AND dBFS) データシート SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) 90 85 SFDR, CHANNEL B SNR, CHANNEL B SFDR, CHANNEL A SNR, CHANNEL A 80 75 –100 –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) –21.0 –7.0 70 40 09636-019 –78.5 図 12.AD9643-170 入力振幅(AIN)対 2 トーン SFDR/IMD3 fIN1 = 184.12、fIN2 = 187.12 MHz、fS = 170 MSPS 0 1.34LSB rms 16,379 TOTAL HITS 5000 NUMBER OF HITS –60 –80 –100 4000 3000 2000 10 20 30 40 50 60 FREQUENCY (MHz) 70 80 0 09636-020 0 図 13.AD9643-170 の 2 トーン FFT fIN1 = 89.12、fIN2 = 92.12 MHz、fS = 170 MSPS 図 16.AD9643-170 グラウンド時入力ヒストグラム 0 0 170MSPS 184.12MHz @ –7dBFS 187.12MHz @ –7dBFS SFDR = 84dBc (91dBFS) –20 AMPLITUDE (dBFS) –60 –80 –40 –60 –100 –120 –120 20 30 40 50 FREQUENCY (MHz) 60 70 80 図 14.AD9643-170 の 2 トーン FFT fIN1 = 184.12、fIN2 = 187.12 MHz、fS = 170 MSPS –140 09636-021 10 SECOND HARMONIC –80 –100 0 210MSPS 90.1MHz @ –1dBFS SNR = 70.6dB (71.6dBFS) SFDR = 88dBc –20 –40 –140 N–5 N–4N–3N–2N–1 N N+1N+2N+3N+4N+5 OUTPUT CODE 09636-023 1000 THIRD HARMONIC 0 10 20 30 40 50 60 70 FREQUENCY (Hz) 80 90 100 09636-024 AMPLITUDE (dBFS) 80 90 100 110 120 130 140 150 160 170 SAMPLE RATE (MSPS) –40 –140 AMPLITUDE (dBFS) 70 6000 –120 Rev. B 60 図 15.AD9643-170 サンプル・レート(fS)対 シングル・トーン SNR/SFDR、fIN = 90.1 MHz 170MSPS 89.12MHz @ –7dBFS 92.12MHz @ –7dBFS SFDR = 89dBc (96dBFS) –20 50 09636-022 IMD3 (dBFS) –120 –90.0 図 17.AD9643-210 シングル・トーン FFT、fIN = 90.1 MHz － 17/36 － AD9643 データシート 0 95 SNR/SFDR (dBc AND dBFS) –20 –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 –120 85 80 75 0 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 60 60 90 120 150 180 210 240 270 300 FREQUENCY (MHz) 330 360 390 図 21.AD9643-210 入力周波数(fIN)対 シングル・トーン SNR/SFDR 図 18.AD9643-210 シングル・トーン FFT、fIN = 185.1 MHz 0 0 210MSPS 305.1MHz @ –1dBFS SNR = 67.3dB (68.3dBFS) SFDR = 75dBc –20 SFDR/IMD3 (dBc AND dBFS) –20 AMPLITUDE (dBFS) SNR (dBFS) 70 65 09636-025 –140 SFDR (dBc) 90 09636-028 AMPLITUDE (dBFS) 100 210MSPS 185.1MHz @ –1dBFS SNR = 70.3dB (71.3dBFS) SFDR = 86dBc –40 THIRD HARMONIC –60 SECOND HARMONIC –80 –100 SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –120 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 09636-026 SFDR (dBFS) 80 –20 SFDR/IMD3 (dBc AND dBFS) 100 SNR/SFDR (dBc AND dBFS) –21.0 –7.0 0 120 SNR (dBFS) 60 SFDR (dBc) 40 SNR (dBc) –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –20 –10 0 –120 –90.0 09636-027 –90 SFDR (dBc) –100 20 IMD3 (dBFS) –78.5 –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) –21.0 –7.0 図 23.AD9643-210 入力振幅(AIN)対 2 トーン SFDR/IMD3 fIN1 = 184.12、fIN2 = 187.12 MHz、fS = 210 MSPS 図 20.AD9643-210 入力振幅(AIN)対 シングル・トーン SNR/SFDR、fIN = 90.1 MHz Rev. B –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) 図 22.AD9643-210 入力振幅(AIN)対 2 トーン SFDR/IMD3 fIN1 = 89.12、fIN2 = 92.12 MHz、fS = 210 MSPS 図 19.AD9643-210 シングル・トーン FFT、fIN = 305.1 MHz 0 –100 –78.5 09636-030 0 –120 –90.0 09636-029 IMD3 (dBFS) –140 － 18/36 － AD9643 データシート 0 –20 4000 –40 –60 –80 –100 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 1500 N–5 N–4N–3N–2N–1 N N+1N+2N+3N+4N+5 OUTPUT CODE 図 27.AD9643-210 グラウンド時入力ヒストグラム 0 250MSPS 90.1MHz @ –1dBFS SNR = 70.6dB (71.6dBFS) SFDR = 88dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –120 –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 10 20 30 40 50 60 70 FREQUENCY (MHz) 80 90 100 –140 09636-032 0 図 25.AD9643-210 の 2 トーン FFT fIN1 = 184.12、fIN2 = 187.12 MHz、fS = 210 MSPS 0 95 –20 AMPLITUDE (dBFS) 90 85 SNR, CHANNEL B SFDR, CHANNEL B SNR, CHANNEL A SFDR, CHANNEL A 75 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 250MSPS 185.1MHz @ –1dBFS SNR = 70.6dB (71.6dBFS) SFDR = 85dBc –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 –120 60 80 100 120 140 160 SAMPLE RATE (MSPS) 180 200 図 26.AD9643-210 サンプル・レート(fS)対 シングル・トーン SNR/SFDR、fIN = 90.1 MHz –140 09636-033 70 40 10 図 28.AD9643-250 シングル・トーン FFT、fIN = 90.1 MHz 100 80 0 09636-035 –120 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 09636-036 AMPLITUDE (dBFS) 2000 0 210MSPS 184.12MHz @ –7dBFS 187.12MHz @ –7dBFS SFDR = 88dBc (95dBFS) –20 SNR/SFDR (dBc AND dBFS) 2500 09636-034 10 09636-031 0 0 Rev. B 3000 500 図 24.AD9643-210 の 2 トーン FFT fIN1 = 89.12、fIN2 = 92.12 MHz、fS = 210 MSPS –140 3500 1000 –120 –140 1.44LSB rms 16,378 TOTAL HITS 4500 NUMBER OF HITS AMPLITUDE (dBFS) 5000 210MSPS 89.12MHz @ –7dBFS 92.12MHz @ –7dBFS SFDR = 88dBc (95dBFS) 図 29.AD9643-250 シングル・トーン FFT、fIN = 185.1 MHz － 19/36 － AD9643 データシート –20 SFDR/IMD3 (dBc AND dBFS) –20 –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –120 –100 –140 –120 –90.0 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 09636-037 AMPLITUDE (dBFS) 0 250MSPS 305.1MHz @ –1dBFS SNR = 68.6dB (71.6dBFS) SFDR = 83dBc IMD3 (dBFS) –78.5 –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) –21.0 –7.0 09636-040 0 図 33.AD9643-250 入力振幅(AIN)対 2 トーン SFDR/IMD3 fIN1 = 89.12、fIN2 = 92.12 MHz、fS = 250 MSPS 図 30.AD9643-250 シングル・トーン FFT、fIN = 305.1 MHz 0 120 SFDR (dBFS) SNR (dBFS) 60 SFDR (dBc) 40 SNR (dBc) 20 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) SFDR (dBFS) –20 –10 0 –120 –90.0 100 0 95 –20 85 80 75 SNR (dBFS) 70 –67.0 –55.5 –44.0 –32.5 INPUT AMPLITUDE (dBFS) –21.0 –7.0 –40 –60 –80 –100 –120 65 80 100 120 140 160 180 200 FREQUENCY (MHz) 220 240 260 –140 09636-039 60 60 –78.5 250MSPS 89.12MHz @ –7dBFS 92.12MHz @ –7dBFS SFDR = 87dBc (94dBFS) SFDR (dBc) 90 IMD3 (dBFS) 図 34.AD9643-250 入力振幅(AIN)対 2 トーン SFDR/IMD3 fIN1 = 184.12、fIN2 = 187.12 MHz、fS = 250 MSPS AMPLITUDE (dBFS) SNR/SFDR (dBc AND dBFS) –80 –100 図 31.AD9643-250 入力振幅(AIN)対 シングル・トーン SNR/SFDR、fIN = 185.1 MHz 図 32.AD9643-250 入力周波数(fIN)対 シングル・トーン SNR/SFDR Rev. B IMD3 (dBc) –60 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 図 35.AD9643-250 の 2 トーン FFT fIN1 = 89.12、fIN2 = 92.12 MHz、fS = 250 MSPS － 20/36 － 09636-042 0 –100 SFDR (dBc) –40 09636-041 80 SFDR/IMD3 (dBc AND dBFS) –20 09636-038 SNR/SFDR (dBc AND dBFS) 100 AD9643 データシート 0 –20 4500 –60 –80 –100 2500 2000 1500 20 30 40 50 60 70 80 FREQUENCY (MHz) 90 100 110 120 0 図 38.AD9643-250 グラウンド時入力ヒストグラム 95 90 85 SNR, CHANNEL B SFDR, CHANNEL B SNR, CHANNEL A SFDR, CHANNEL A 80 60 80 100 120 140 160 180 SAMPLE RATE (MSPS) 200 220 240 09636-044 75 70 40 N–5 N–4N–3N–2N–1 N N+1N+2N+3N+4N+5 OUTPUT CODE 図 37.AD9643-250 サンプル・レート(fS)対 シングル・トーン SNR/SFDR、fIN = 90.1 MHz － 21/36 － 09636-045 10 09636-043 0 100 SNR/SFDR (dBc AND dBFS) 3000 500 図 36.AD9643-250 の 2 トーン FFT fIN1 = 184.12、fIN2 = 187.12 MHz、fS = 250 MSPS Rev. B 3500 1000 –120 –140 1.33LSB rms 16,378 TOTAL HITS 4000 –40 NUMBER OF HITS AMPLITUDE (dBFS) 5000 250MSPS 184.12MHz @ –7dBFS 187.12MHz @ –7dBFS SFDR = 87dBc (94dBFS) AD9643 データシート 等価回路 AVDD 350Ω SCLK, PDWN, OR OEB 26kΩ 09636-006 09636-010 VIN 図 39.アナログ入力の等価回路 図 43. SCLK、PDWN、または OEB の等価入力回路 AVDD 15kΩ 15kΩ 350Ω CLK– 09636-007 CLK+ 26kΩ CSB OR OEB AVDD 0.9V 09636-011 AVDD AVDD 図 44.CSB の等価入力回路 図 40.クロック入力の等価回路 DRVDD AVDD V– SYNC DATAOUT+ V– 0.9V 16kΩ V+ 09636-063 0.9V 図 45.SYNC の等価入力回路 図 41.LVDS の等価出力回路 DRVDD 350Ω 26kΩ 09636-009 SDIO 図 42.SDIO の等価回路 Rev. B － 22/36 － 09636-012 V+ DATAOUT– AVDD AD9643 データシート 動作原理 このデュアル ADC デザインは、ダイバーシティー受信した 2 つの信号に対して使うことができます。この場合、別々の 2 つ のアンテナから受信された同じキャリアに対して ADC が同じ動 作を行います。ADC は独立なアナログ入力に対しても使うこと ができます。ADC 入力に適切なローパス・フィルタまたはバン ドパス・フィルタを使い ADC 性能をほとんど損なうことなく、 DC～300 MHz の周波数をサンプルすることができます。400 MHz までのアナログ入力を処理することができますが、ADC のノイズと歪みが大きくなります。 同期機能を内蔵しているため、複数デバイス間でタイミングを 同期させることができます。 AD9643 の設定と制御は、3 ピン SPI 互換シリアル・インターフ ェースを使って行います。 中間周波数(IF)アンダーサンプリング・アプリケーションの場 合は、シャント・コンデンサを小さくする必要があります。駆 動源インピーダンスとの組み合わせでは、シャント・コンデン サが入力帯域幅を制限します。詳細については、AN-742 アプ リケーション・ノート「スイッチド・キャパシタ ADC の周波 数領域応答」、AN-827 アプリケーション・ノート「共振方式 によるアンプとスイッチド・キャパシタ ADC のインターフェ ース」、技術情報誌Analog Dialogue「Transformer-Coupled FrontEnd for Wideband A/D Converters」を参照してください。 BIAS S ADC のアーキテクチャ AD9643 アーキテクチャは、2 個のフロントエンド・サンプル・ アンド・ホールド回路とそれに続くパイプライン化されたスイ ッチド・キャパシタ型 ADC から構成されています。各ステー ジからの量子化された出力は、デジタル補正ロジックで結合さ れて最終的に 14 ビットになります。パイプライン化されたア ーキテクチャにより、新しい入力サンプルに対して最初のステ ージが動作し、残りのステージは先行しているサンプルに対し て動作することができます。サンプリングはクロックの立上が りエッジで行われます。 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残留アンプ(MDAC)により構成されています。こ の残留アンプは、再生された DAC 出力とパイプライン内の次 のステージのフラッシュ入力との差を増幅します。各ステージ 内で冗長な 1 ビットを使って、フラッシュ誤差のデジタル補正 を可能にしています。最終ステージはフラッシュ ADC のみで 構成されています。 各チャンネルの入力ステージには差動サンプリング回路が内蔵 されているため、差動モードまたはシングルエンド・モードで AC 結合または DC 結合することができます。出力ステージのブ ロックで、データの整列、誤差補正、出力バッファへの出力が行 われます。出力バッファの電源は分離されているため、デジタル 出力ノイズをアナログ・コアから分離することができます。パワ ーダウン時には、出力バッファはハイ・インピーダンス状態に なります。 アナログ入力に対する考慮 AD9643 のアナログ入力は、差動のスイッチド・キャパシタ回 路になっています。この回路は、差動入力信号を処理する際に 最適性能が得られるようにデザインされています。 クロック信号により、入力はサンプル・モードとホールド・モ ードの間で交互に切り替えられます(図 46 参照)。入力がサンプ ル・モードになったとき、信号ソースはサンプル・コンデンサ を充電する能力を持ち、クロック・サイクルの 1/2 以内で安定 する必要があります。 Rev. B 各入力に小さい抵抗を直列に接続すると、駆動源側の出力ステ ージに必要とされるピーク過渡電流を減少させることに役立ち ます。また、入力間に小さいコンデンサをシャント接続すると、 動的な充電電流を供給することができます。これらの受動回路 は ADC 入力でローパス・フィルタを構成するため、正確な値 はアプリケーションに依存します。 S CFB CS VIN+ CPAR1 CPAR2 S S H CS VIN– CPAR1 CPAR2 S S CFB BIAS 09636-050 AD9643 は 2 チャンネルのアナログ入力と 2 チャンネルのデジ タル出力を持っています。中間周波数(IF)入力信号は、複数の ステージを通過した後に出力ポートから出力されます。 図 46.スイッチド・キャパシタ入力 最適なダイナミック性能を得るためには、VIN+と VIN-を駆動 するソース・インピーダンスが一致している必要があります。 さらに各差動入力はバランスしている必要があります。 入力同相モード AD9643 のアナログ入力は内部で DC バイアスされていません。 AC 結合のアプリケーションでは、ユーザが外部からこのバイ アスを与える必要があります。最適性能のためには、デバイス を VCM = 0.5 × AVDD (すなわち 0.9 V)となるように設定するこ とが推奨されます。同相モード・リファレンス電圧が内蔵され ており、VCM ピンに出力されています。VCM 出力を使って入 力同相モードを設定することが推奨されます。アナログ入力の 同相モード電圧を VCM ピン電圧( 0.5 × AVDD (typ))で設定した ときに最適性能が得られます。VCM ピンは、0.1μF のコンデン サにより GND にデカップリングする必要があります(アプリケ ーション情報参照)。このデカップリング・コンデンサはピンの 近くに配置して、デバイスとこのコンデンサの間の直列抵抗と インダクタンスを小さくする必要があります。 差動入力構成 最適性能は、AD9643 を差動入力構成で駆動したときに得られ ます。ベースバンド・アプリケーションに対しては、AD8138、 ADA4937-2、ADA4938-2、ADA4930-2の各差動ドライバが優れ た性能と A/D コンバータに対する柔軟なインターフェースを提 供します。 － 23/36 － AD9643 データシート 使用することが推奨されます(図 50 参照)。この構成では、入力 は AC 結合され、VCM 電圧が 33 Ω 抵抗を介して各入力に供給さ れます。これらの抵抗は入力バランの損失を補償して、ドライ バに対して 50 Ω インピーダンスを提供します。 ADA4930-2 の出力同相モード電圧は AD9643 の VCM ピンで容 易に設定できるため(図 47 参照)、ドライバを Sallen Key フィル タ回路に組込んで入力信号の帯域制限を行うことができます。 15pF ダブル・バラン構成とトランス構成では、入力コンデンサと抵抗 の値は入力周波数とソース・インピーダンスに依存します。こ れらのパラメータに基づき、入力抵抗とコンデンサの値を調整 するか、部品の削除が必要となることがあります。表 10 に、 様々な入力周波数範囲に対して RC 回路を設定する推奨値を示 しますが、これらの値は入力信号と帯域幅に依存するため、初 期ガイドとしてのみ使用してください。表 10 に示す値は、図 48 と図 50 に示す R1、R2、C2、R3 の各部品に対するものである ことに注意してください。 200Ω ADA4930-2 0.1µF AVDD ADC 33Ω 120Ω VIN– 5pF 15Ω VCM VIN+ 15pF 200Ω 33Ω 0.1µF 表 10. RC 回路の例 図 47.ADA4930-2 を使用した差動入力構成 Frequency Range (MHz) 0 to 100 100 to 300 SNR が重要なパラメータとなるこれらのアプリケーションに対 しては、入力構成に差動トランス結合を使用することが推奨さ れます。図 48 に例を示します。アナログ入力にバイアスを加 えるため、VCM 電圧をトランス 2 次巻線のセンタータップに 接続することができます。 R2 R1 49.9Ω VIN+ C1 ADC R2 R1 0.1µF R3 VCM VIN– 33Ω 1000pF 0.1µF C2 1µH 09636-052 2V p-p C1 Differential (pF) 8.2 3.9 R2 Series (Ω) 0 0 AD8376 図 48.差動トランス結合構成 トランスを選択するときは、信号特性を考慮する必要がありま す。大部分の RF トランスは、数 MHz より低い周波数で飽和し ます。大きな信号電力もコア・サチレーションの原因になり、 歪みを発生させます。 165Ω 5.1pF 1nF 15pF 3.9pF 301Ω VCM 165Ω 1nF R3 R1 0.1µF R2 P 33Ω 0.1µF C1 R1 ADC R2 R3 C2 図 50.差動ダブル・バラン入力構成 － 24/36 － VIN– 33Ω VCM 0.1µF 09636-053 S 0.1µF Rev. B VIN+ 33Ω S 2.5kΩ║2pF 68nH 図 49.AD8376 を使用した差動入力構成 C2 PA AD9643 1000pF 180nH 220nH NOTES 1. ALL INDUCTORS ARE COILCRAFT® 0603CS COMPONENTS WITH THE EXCEPTION OF THE 1µH CHOKE INDUCTORS (COIL CRAFT 0603LS). 2. FILTER VALUES SHOWN ARE FOR A 20MHz BANDWIDTH FILTER CENTERED AT 140MHz. 第 2 ナイキスト領域およびそれ以上の入力周波数では、AD9643 の真の SNR 性能を得るためには、大部分のアンプのノイズ性能 は不十分です。SNR が重要なパラメータとなるこれらのアプリ ケーションに対しては、入力構成に差動ダブル・バラン結合を 2V p-p R3 Shunt (Ω) 49.9 49.9 180nH 220nH VPOS 1µH 0.1µF C2 Shunt (pF) 15 8.2 第 2 ナイキスト領域の周波数でトランス結合入力を使う代わり に、可変ゲイン・アンプを使う方法があります。AD8375 また は AD8376 デジタル可変ゲイン・アンプ(DVGA)は、AD9643 の 駆動で優れた性能を提供します。図 49 に、折り返し防止バン ドパス・フィルタを介して AD9643 を駆動する AD8376 の例を 示します。 C2 R3 R1 Series (Ω) 33 15 09636-054 90Ω 15Ω 09636-051 76.8Ω VIN 33Ω AD9643 データシート リファレンス電圧 AD9643 には、安定かつ正確なリファレンス電圧が内蔵されて います。フルスケール入力範囲は、基準電圧を変化させること により調整することができます。ADC の入力スパンは、リファ レンス電圧の変化に比例して追従します。 CLOCK INPUT 390pF 25Ω 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合 することです(図 54 参照)。AD9510、AD9511、AD9512、 AD9513、AD9514、AD9515、AD9516、AD9517、AD9518、 AD9520、AD9522、AD9523、AD9524、ADCLK905/ ADCLK907/ ADCLK925 の各クロック・ドライバは、優れたジッタ性能を提 供します。 CLOCK INPUT 図 52 と図 53 に、AD9643 をクロック駆動する(625 MHz のクロッ ク・レートまで) 2 つの望ましい方法を示します。ジッタの少な いクロック・ソースは、RF バランまたは RF トランスを使って シングルエンド信号から差動信号に変換されます。 RF バラン構成は 125 MHz～625 MHz のクロック周波数に、RF トランスは 10 MHz～200 MHz のクロック周波数に、それぞれ推 奨されます。トランス 2 次側に互いに逆向きに接続されたショ ットキ・ダイオードにより、AD9643 に入力されるクロックが 約 0.8 V のピーク to ピーク差動に制限されます。この機能は、 クロックの大きな電圧振幅が AD9643 の別の部分に混入するこ とを防止すると同時に、低ジッタ性能にとって重要な、信号の 高速な立上がり時間と立下がり時間を維持します。 50Ω ADC CLK+ 100Ω 390pF CLK– SCHOTTKY DIODES: HSMS2822 09636-056 390pF CLK– 240Ω 3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック 入力ピンへ AC 結合する方法です(図 55 参照)。AD9510、 AD9511、AD9512、AD9513、AD9514、AD9515、AD9516、 AD9517、AD9518、AD9520、AD9522、AD9523、AD9524 の各ク ロック・ドライバは、優れたジッタ性能を提供します。 0.1µF CLOCK INPUT CLOCK INPUT 0.1µF ADC CLK+ AD95xx 0.1µF 50kΩ LVDS DRIVER 100Ω 0.1µF CLK– 50kΩ 図 55.差動 LVDS サンプル・クロック(最大 625 MHz) 入力クロック・ドライバ AD9643 は、入力クロックを 1～8 分周できる入力クロック分周 器を内蔵しています。デューティ・サイクル・スタビライザ (DCS)が、デフォルトでパワーアップ時にイネーブルされます。 AD9643 のクロック分周器は外部 SYNC 入力を使って同期させ ることができます。レジスタ 0x3A のビット 1 とビット 2 を使 うと、各 SYNC 信号で、またはレジスタが書込まれた後の最初 の SYNC 信号で、クロック分周器を再同期することができます。 有効な SYNC により、クロック分周器は初期状態にリセットさ れます。この同期機能を使うと、複数のデバイスに位相の一致 したクロック分周器を持たせることができるので、同時入力サン プリングが保証されます。 図 52.トランス結合の差動クロック(最大 200 MHz) Rev. B 240Ω 50kΩ 100Ω 0.1µF 09636-059 クロック入力オプション AD9643 は非常に柔軟なクロック入力構造を持っています。ク ロック入力としては、CMOS、LVDS、LVPECL、または正弦波 信号が可能です。使用する信号タイプによらず、クロック・ソ ース・ジッタは、ジッタについての考慮事項のセクションで説 明するように、最も大きな問題です。 CLOCK INPUT 50kΩ PECL DRIVER CLK+ 図 54.差動 PECL サンプル・クロック(最大 625 MHz) 図 51.簡略化した等価クロック入力回路 Mini-Circuits® ADT1-1WT, 1:1Z 390pF XFMR AD95xx 0.1µF ADC 0.1µF 09636-058 4pF 09636-055 4pF 0.1µF CLOCK INPUT CLK– 09637-057 図 53.バラン結合の差動クロック(最大 625 MHz) 0.9V CLK+ CLK– SCHOTTKY DIODES: HSMS2822 クロック入力の考慮事項 AVDD CLK+ 390pF 25Ω 最適性能を得るためには、AD9643 のクロック(CLK+と CLK-) を差動で入力する必要があります。信号は、一般にトランスま たはコンデンサを介して CLK+ピンと CLK-ピンに AC 結合され ます。これらのピンは内部でバイアスされるため(図 51 参照)、 外付けバイアスは不要です。入力をフローティングにすると、 CLK−ピンをロー・レベルにプルダウンして余分なクロック動作 を防止します。 ADC 390pF － 25/36 － AD9643 データシート 一方、入力クロックの立上がりエッジのジッタは依然大きな問 題であり、これをデューティ・サイクル・スタビライザで減少 させることはできません。デューティ・サイクル制御ループは、 公称 40 MHz 以下のクロック・レートでは機能しません。この ループは時定数を持っているため、クロック・レートがダイナ ミックに変わるときは、これを考慮する必要があります。ダイ ナミックにクロック周波数が増減した後に、DCS ループが入力 信号にロックするまで、1.5 µs～5 µs の待ち時間が必要です。ル ープがロックされていない間、DCS ループはバイパスされるた め、内部デバイスのタイミングは入力クロック信号のデューテ ィ・サイクルに依存します。このようなアプリケーションでは、 デューティ・サイクル・スタビライザをディスエーブルするこ とが適切です。その他のすべてのアプリケーションでは、AC 性 能を最大にするため DCS 回路をイネーブルすることが推奨され ます。 ADC に関係するジッタ性能の詳細については、AN-501 アプリ ケーション・ノート「アパーチャ不確定性と ADC システム性 能」と AN-756 アプリケーション・ノート「サンプル化システ ムに及ぼすクロック位相ノイズとジッタの影響」を参照してくだ さい。 消費電力とスタンバイ・モード 図 57 に示すように、AD9643 で消費される電力はサンプル・レ ートに比例します。図 57 のデータは、代表的な性能特性のセク ションと同じ動作条件で取得しました。 0.8 0.7 80 75 0.5 65 50 0.05ps 0.2ps 0.5ps 1ps 1.5ps MEASURED 1 10 100 INPUT FREQUENCY (MHz) 1000 図 56.AD9643-250 の入力周波数およびジッタ対 SNR ジッタが AD9643 のダイナミック・レンジに影響を与えるケー スでは、クロック入力をアナログ信号として扱う必要がありま す。 Rev. B 0.3 0.4 IAVDD 0.3 0.2 0.2 IDRVDD 0.1 0.1 60 80 100 120 140 160 180 200 ENCODE FREQUENCY (MSPS) 220 240 0 09636-061 0 40 PDWN をアサートすると(SPI ポートを使うか、または PDWN ピンをハイ・レベルします)、AD9643 はパワーダウン・モード になります。この状態では、ADC の消費電力は 10 mW (typ)に なります。パワーダウン時は、出力ドライバはハイ・インピー ダンス状態になります。PDWN ピンをロー・レベルにすると、 AD9643 は通常動作モードに戻ります。PDWN はデジタル出力 ドライバ電源(DRVDD)を基準にしているため、この電源電圧を 超えることはできません。 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。スタンバイ・モー ドに入ると、デカップリング・コンデンサは放電するため、通 常動作に戻るときには再充電する必要があります。このため、 ウェイクアップ時間はパワーダウン・モードに留まる時間に関 係し、パワーダウン・サイクルが短いほど、ウェイクアップ時 間も短くなります。 09636-060 SNR (dBc) 70 55 0.4 図 57.AD9643-250 のサンプル・レート対消費電力および電流 この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ ースの 2 乗和平方根を表します。アンダーサンプリング・アプ リケーションは、特にジッタに敏感です(図 56)。 60 TOTAL POWER 0.6 ジッタについての考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与 えられた入力周波数(fIN)でジッタ(tJ)により発生する SNR 性能の 低下は次式で計算されます。 SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10 ( − SNRLF /10) ] 0.5 SUPPLY CURRENT (A) AD9643 は、非サンプリング・エッジ(立下がり)の再タイミング を行って、公称 50%のデューティ・サイクルを持つ内部クロッ ク信号を発生するクロック・デューティ・サイクル・スタビラ イザ(DCS)を内蔵しています。この回路により、AD9643 の性能 に影響を与えずに広範囲なクロック入力のデューティ・サイク ルを許容することができます。 クロック・ドライバの電源は ADC 出力ドライバの電源と分離 して、クロック信号がデジタル・ノイズから変調を受けないよ うにする必要があります。低ジッタの水晶制御オシレータは最 適なクロック源です。クロックが別のタイプのソース(ゲーティ ング、分周、または別の方法)から発生される場合、最終ステッ プで元のクロックを使って再タイミングする必要があります。 TOTAL POWER (W) クロック・デューティ・サイクル 代表的な高速 ADC では両クロック・エッジを使って、様々な 内部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、ダイナミック 性能特性を維持するためにはクロック・デューティ・サイクル の許容誤差は±5%以内である必要があります。 SPI ポート・インターフェースを使うときは、ADC をパワーダ ウン・モードまたはスタンバイ・モードにする必要があります。 スタンバイ・モードにすると、高速なウェイクアップが必要な 場合、内部リファレンス回路を動作させたままにしておくこと ができます。詳細については、AN-877 アプリケーション・ノー ト「SPI を使った高速 ADC へのインターフェース」を参照してく ださい。 － 26/36 － AD9643 データシート の出力データが、立上がりと立下がりの出力クロック・サイク ルで繰り返されます。 デジタル出力 AD9643 出力ドライバを 1.8 V DRVDD 電源を使って ANSI LVDS または駆動能力を小さくした LVDS に設定することがで きます。 AN-877 アプリケーション・ノート「SPI を使った高速 ADC への インターフェース」で説明するように、SPI 制御を使用する場 合、データ・フォーマットとして、オフセット・バイナリ、2 の補数、またはグレイ・コードを選択することができます。 デジタル出力イネーブル機能(OEB) AD9643 は、デジタル出力ピンに対して柔軟なスリー・ステー ト機能を持っています。スリー・ステート・モードをイネーブ ルするときは、OEB ピンまたは SPI インターフェースを使って 行います。OEB ピンをロー・レベルにすると、出力データ・ド ライバがイネーブルされます。OEB ピンをハイ・レベルにする と、出力データ・ドライバはハイ・インピーダンス状態になり ます。この OEB 機能は、バスに対する高速アクセスを意図し たものではありません。OEB はデジタル出力ドライバ電源 (DRVDD)を基準にしているため、この電源電圧を超えることは できないことに注意してください。 SPI インターフェースを使用する場合、レジスタ 0x14 の出力イ ネーブル・バー・ビット(ビット 4)を使うと、各チャンネルの データ出力を独立にスリー・ステートにすることができます。 出力データがインターリーブされているため、2 つのチャンネ ルの内の一方だけがディスエーブルされると、他方のチャンネル タイミング AD9643 は、入力クロックで 10 サイクルのパイプライン遅延を 持つラッチされたデータを出力します。データ出力は、クロッ ク信号の立上がりエッジから 1 伝搬遅延(tPD)後に出力されます。 出力データラインの長さと、それらに接続された負荷を最小に して AD9643 内部での過渡電圧を抑える必要があります。これ らの過渡電圧はコンバータのダイナミック性能を低下させること があります。 AD9643 の最小変換レートは 40 MSPS (typ)です。40 MSPS より低 いクロック・レートでは、ダイナミック性能が低下することがあ ります。 データ・クロック出力(DCO) AD9643 は、外部レジスタにデータをキャプチャするためのデ ータ・クロック出力(DCO)も提供します。図 2 に、AD9643 出力 モードのタイミング図を示します。 ADC オーバーレンジ(OR) ADC の入力でオーバーレンジが検出されると、ADC オーバー レンジ・インジケータがアサートされます。オーバーレンジ状 態は ADC パイプラインの出力で決定されるため、ADC クロッ クで 10 サイクルのレイテンシが発生します。入力でのオーバー レンジは、発生してから 10 クロック・サイクル後にこのビット で表示されます。 表 11.出力データ・フォーマット Input (V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− Rev. B VIN+ − VIN−, Input Span = 1.75 V p-p (V) <–0.875 –0.875 0 +0.875 >+0.875 Offset Binary Output Mode 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 － 27/36 － Twos Complement Mode (Default) 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 OR 1 0 0 0 1 AD9643 データシート チャンネル/チップ同期 AD9643 は、内部ブロックを同期化するための柔軟な同期オプショ ンを可能にする SYNC 入力を持っています。SYNC 機能は、複数の ADC 間の同期動作を確実に行うときに便利です。クロック分周器は SYNC 入力を使って同期させることができます。分周器をイネーブ ルして、SYNC 信号の単発発生、または SYNC 信号の発生毎にレジ スタ 0x3A の該当するビットを設定することにより同期化することが できます。 Rev. B － 28/36 － 同期入力は内部でサンプル・クロックに同期化されます。ただ し、複数のデバイス間でタイミングの不確定性が発生しないよ うにするために、同期入力信号を入力クロック信号に同期化す る必要があります。同期入力は、シングルエンドの CMOS タイ プ信号を使って駆動する必要があります。 AD9643 データシート シリアル・ポート・インターフェース(SPI) AD9643 シリアル・ポート・インターフェース(SPI)を使うと、ADC 内部に用意されている構造化されたレジスタ・スペースを介して コンバータの特定の機能または動作を設定することができます。 SPI を使うと、アプリケーションに応じて、柔軟性とカスタマイズ 性が向上します。シリアル・ポートを介してアドレスがアクセス され、ポートを介して読み書きすることができます。メモリは、 バイトで構成されており、さらにフィールドに分割できます。こ れらのフィールドはメモリ・マップのセクションに記載します。詳 細については、AN-877 アプリケーション・ノート「SPI を使った 高速 ADC へのインターフェース」を参照してください。 SPI を使う設定 すべてのデータは 8 ビット・ワードで構成されます。シリアル・デ ータの各バイトの先頭ビットは、読出しコマンドまたは書込みコ マンドのいずれが発行されたかを表示します。これにより、シリ アル・データ入力/出力(SDIO)ピンが入力と出力との間で方向を変 えることができます。 命令フェーズでは、ワード長の他に、シリアル・フレームが読出 し動作または書込み動作のいずれであるかを指定します。これに より、シリアル・ポートをチップへの書込みまたは内蔵メモリ値 の読出しに使うことができます。命令がリードバック動作の場合、 リードバックを実行すると、シリアル・データ入力/出力(SDIO)ピ ンの方向がシリアル・フレーム内の該当するポイントで入力から 出力へ変わります。 この ADC の SPI は、SCLK ピン、SDIO ピン、CSB ピンの 3 本の ピンにより定義されます( 表 12 参照)。SCLK (シリアル・クロッ ク)ピンは、ADC に対する読出し/書込みデータの同期に使用され ます。SDIO (シリアル・データ入力/出力)ピンは 2 つの機能間で 共用されるピンであり、内部 ADC メモリ・マップ・レジスタに 対するデータの送受信に使われます。CSB (チップ・セレクト・ バー)はアクティブ・ローのコントロール信号であり、書込みサイ クルと書込みサイクルをイネーブル/ディスエーブルします。 データは、MSB ファースト・モードまたは LSB ファースト・モ ードで送信することができます。MSB ファーストはパワーアップ 時のデフォルトであり、SPI ポート設定レジスタを使って変える ことができます。この機能およびその他の詳細については、AN877 アプリケーション・ノート「SPI を使った高速 ADC へのインタ ーフェース」を参照してください。 表 12.シリアル・ポート・インターフェース・ピン 表 12 に示すピンにより、ユーザ書込みデバイスと AD9643 のシリ アル・ポートとの間の物理インターフェースが構成されています。 SCLK ピンと CSB ピンは、SPI インターフェースを使用するとき は入力として機能します。SDIO ピンは双方向で、書込み時は入 力として、リードバック時は出力として、それぞれ機能します。 Pin SCLK SDIO CSB Function Serial Clock. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial Data Input/Output. A dual-purpose pin that typically serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip Select Bar. An active low control that gates the read and write cycles. CSB の立下がりエッジと SCLK の立上がりエッジの組み合わせに より、フレームの開始が指定されます。シリアル・タイミングの 例とその定義を図 58 と表 5 に示します。 CSB を使用するその他のモードもあります。CSB はロー・レベル に固定することができ、これによりデバイスが常時イネーブルさ れます。これはストリーミングと呼ばれます。CSB をバイト間で ハイ・レベルに維持して外部タイミングを延ばすことができます。 CSB をハイ・レベルに固定すると、SPI 機能はハイ・インピーダ ンス・モードになります。このモードではすべての SPI ピンは 2 つ目の機能になります。 ハードウェア・インターフェース SPI インターフェースは、FPGA またはマイクロコントローラから 制御できるように十分な柔軟性を持っています。SPI 設定の一方 法は、AN-812 アプリケーション・ノート「Microcontroller-Based Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な区間では、SPI ポ ートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同期 しているため、これらの信号からのノイズがコンバータ性能を低 下させることがあります。内蔵 SPI バスを他のデバイスに対して使 うことが便利な場合には、このバスと AD9643 との間にバッファ を設けて、クリティカルなサンプリング区間にコンバータ入力で これらの信号が変化することを防止することが必要になります。 命令フェーズでは、16 ビット命令が送信されます。命令フェーズ の後ろにはデータが続き、長さは W0 ビットと W1 ビットにより 指定されます。 Rev. B － 29/36 － AD9643 データシート SPI からアクセス可能な機能 表 13 に、SPI からアクセスできる一般的な機能の簡単な説明を示し ます。これらの機能は、AN-877 アプリケーション・ノート「SPI を 使った高速 ADC へのインターフェース」で詳しく説明しています。 AD9643 デバイスに固有な機能はメモリ・マップ・レジスタの説明 のセクションで説明します。 表 13.SPI を使ってアクセスできる機能 Feature Name Mode Clock Offset Test I/O Output Mode Output Phase Output Delay VREF Description Allows the user to set either power-down mode or standby mode Allows the user to access the DCS via the SPI Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set up outputs Allows the user to set the output clock polarity Allows the user to vary the DCO delay Allows the user to set the reference voltage tHIGH tDS tS tDH tH tCLK tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 58.シリアル・ポート・インターフェースのタイミング図 Rev. B － 30/36 － D2 D1 D0 DON’T CARE 09636-062 SCLK DON’T CARE AD9643 データシート メモリ・マップ メモリ・マップ・レジスタ・テーブルの読出し メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは大まかに、チップ 設定レジスタ(アドレス 0x00～アドレス 0x02)、チャンネル・イン デックス・レジスタと転送レジスタ(アドレス 0x05 とアドレス 0xFF)、セットアップ、コントロール、テストなどの ADC ファン クション・レジスタ(アドレス 0x08～アドレス 0x3A)の 3 つのセ クションに分かれています。 メモリ・マップ・レジスタ・テーブル( 表 14 参照)には、各 16 進アドレスに対するデフォルトの 16 進値が記載してあります。 先頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になりま す。例えば、アドレス 0x14 の出力モード・レジスタは、16 進 デフォルト値 0x05 を持ちます。これは、ビット 0 = 1、ビット 2 = 1、残りのビットはすべて 0 であることを意味します。この設 定値は、デフォルトの出力フォーマット値で 2 の補数です。こ の機能およびその他の詳細については、AN-877 アプリケーショ ン・ノート「SPI を使った高速 ADC へのインターフェース」を参 照してください。このドキュメントでは、レジスタ 0x00～レジ スタ 0x25 により制御される機能を詳しく説明しています。残り のレジスタレジスタ 0x3A については、メモリ・マップ・レジス タの説明のセクションを参照してください。 未使用ロケーション 表 14 に記載されていないすべてのアドレスとビット・ロケー ションは、このデバイスでは現在サポートされていません。有 効アドレス・ロケーションの未使用ビットには 0 を書込む必要 があります。アドレス・ロケーションの一部が未使用の場合に のみ、これらのロケーションへの書込みが必要です(たとえばア ドレス 0x18)。アドレス・ロケーション全体が未使用の場合(た とえばアドレス 0x13)、このアドレス・ロケーションに対しては 書込みを行わないでください。 デフォルト値 AD9643 のリセット後、クリティカルなレジスタにはデフォル ト値がロードされます。レジスタのデフォルト値は、メモリ・ マップ・レジスタ・テーブル(表 14)に記載してあります。 Rev. B ロジック・レベル ロジック・レベルは次のように定義します。 • • 「ビットをセットする」は、「ビットをロジック 1 に設定 する」または「ビットにロジック 1 を書込む」と同じ意味 です。 「ビットをクリアする」は、「ビットをロジック 0 に設定 する」または「ビットにロジック 0 を書込む」と同じ意味 です。 転送レジスタ・マップ アドレス 0x08～アドレス 0x20 とアドレス 0x3A はシャドウされ ます。これらのアドレスに書込みを行っても、アドレス 0xFF に 0x01 を書込んで転送コマンドが発行されて、転送ビットがセッ トされるまで、デバイスの動作に反映されません。この動作に より、転送ビットがセットされたときに、これらのレジスタが 内部で同時に更新されるようになります。内部更新は転送ビッ トがセットされたときに実行され、ビットは自動的にクリアさ れます。 チャンネル固有のレジスタ 信号モニタ・スレッショールドのような幾つかのチャンネル・ セットアップ機能は、各チャンネルごとに異なる設定が可能で す。これらの場合、チャンネル・アドレス・ロケーションは、 内部で各チャンネルにコピーされます。これらのレジスタとビ ットは、表 14 でローカルと表示されています。これらのロー カル・レジスタとビットをアクセスするときは、レジスタ 0x05 内の該当するチャンネル A またはチャンネル B ビットをセット します。両ビットがセットされている場合は、後続の書込みは 両チャンネルのレジスタに対して行われます。読出しサイクル では、チャンネル A またはチャンネル B の一方のみをセットし て、2 つのレジスタの内の 1 つを読出す必要があります。SPI 読 出しサイクルで両ビットがセットされていると、デバイスはチ ャンネル A の値を返します。表 14 でグローバルと表示されてい るレジスタとビットは、デバイス全体またはチャンネル間で独 立な設定が許容されていないチャンネル機能に対して有効です。 レジスタ 0x05 内の設定は、グローバルなレジスタとビットに 影響を与えません。 － 31/36 － AD9643 データシート メモリ・マップ・レジスタ・テーブル 表 14 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスでは現在サポートされていません。 表 14.メモリ・マップ・レジスタ Addr Register Bit 7 (Hex) Name (MSB) Chip Configuration Registers Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 0x00 SPI port configuration (global) 1 LSB first Soft reset 1 1 Soft reset 0x01 Chip ID (global) 0x02 Chip grade (global) 0 Open Open 8-bit chip ID[7: 0] (AD9643 = 0x82) (default) Speed grade ID Open 00 = 250 MSPS 01 = 210 MSPS 11 = 170 MSPS Bit 1 Bit 0 (LSB) Default Value (Hex) Default Notes/ Comments LSB first 0 0x18 The nibbles are mirrored so that LSB first mode or MSB first mode registers correctly, regardless of shift mode. 0x82 Read only. Open Open Open Speed grade ID used to differentiate devices; read only. Channel Index and Transfer Registers 0x05 Channel index (global) Open Open Open Open Open Open ADC B (default) ADC A (default) 0x03 Bits are set to determine which device on the chip receives the next write command; applies to local registers only. 0xFF Transfer (global) Open Open Open Open Open Open Open Transfer 0x00 Synchronously transfers data from the master shift register to the slave. Determines various generic modes of chip operation. ADC Functions 0x08 Power modes (local) Open Open External powerdown pin function (local) 0 = powerdown 1 = standby Open Open Open Internal power-down mode (local) 00 = normal operation 01 = full power-down 10 = standby 11 = reserved 0x00 0x09 Global clock (global) Open Open Open Open Open Open Open 0x01 0x0B Clock divide (global) Open Open Rev. B Input clock divider phase adjust 000 = no delay 001 = 1 input clock cycle 010 = 2 input clock cycles 011 = 3 input clock cycles 100 = 4 input clock cycles 101 = 5 input clock cycles 110 = 6 input clock cycles 111 = 7 input clock cycles － 32/36 － Clock divide ratio 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 Duty cycle stabilizer (default) 0x00 Clock divide values other than 000 automatically cause the duty cycle stabilizer to become active. AD9643 データシート Addr (Hex) 0x0D Register Name Test mode (local) Bit 7 (MSB) User test mode control 0 = continuous/ repeat pattern 1 = single pattern, then 0s 0x0E BIST enable (local) Offset adjust (local) 0x10 Bit 6 Open Bit 5 Reset PN long gen Bit 4 Reset PN short gen Bit 3 Open Open Open Open Open Open Open Bit 0 (LSB) Default Value (Hex) 0x00 BIST enable 0x00 Bit 2 Bit 1 Output test mode 0000 = off (default) 0001 = midscale short 0010 = positive FS 0011 = negative FS 0100 = alternating checkerboard 0101 = PN long sequence 0110 = PN short sequence 0111 = one/zero word toggle 1000 = user test mode 1001 to 1110 = unused 1111 = ramp output Reset BIST Open sequence Offset adjust in LSBs from +31 to −32 (twos complement format) Output invert (local) 1 = normal (default) 0 = inverted 0x00 0x14 Output mode Open Open Open Output enable bar (local) 0x15 Output Adjust (Global) Open Open Open Open LVDS output drive current adjust 0000 = 3.72 mA output drive current 0001 = 3.5 mA output drive current (default) 0010 = 3.30 mA output drive current 0011 = 2.96 mA output drive current 0100 = 2.82 mA output drive current 0101 = 2.57 mA output drive current 0110 = 2.27 mA output drive current 0111 = 2.0 mA output drive current (reduced range) 1000 to 1111 = reserved 0x01 0x16 Clock phase control (global) Invert DCO clock Open Even/odd mode output enable 0= disabled 1= enabled Open Open 0x00 0x17 DCO output delay (global) Enable DCO clock delay Open Open DCO clock delay [delay = (3100 ps × register value/31 +100)] 00000 = 100 ps 00001 = 200 ps 00010 = 300 ps … 11110 = 3100 ps 11111 = 3200 ps 0x00 0x18 Input Span select (global) Open Open Open Full-scale input voltage selection 01111 = 2.087 V p-p … 00001 = 1.772 V p-p 00000 = 1.75 V p-p (default) 11111 = 1.727 V p-p … 10000 = 1.383 V p-p 0x00 0x19 User Test Pattern 1 LSB (global) User Test Pattern 1 MSB (global) 0x1A Open Open Output format 00 = offset binary 01 = twos complement (default) 10 = gray code 11 = reserved (local) Open Open 0x05 User Test Pattern 1[7: 0] 0x00 User Test Pattern 1[15: 8] 0x00 0x1B User Test Pattern 2 LSB (global) User Test Pattern 2[7: 0] 0x00 0x1C User Test Pattern 2 MSB (global) User Test Pattern 2[15: 8] 0x00 Rev. B － 33/36 － Default Notes/ Comments When this register is set, the test data is placed on the output pins in place of normal data. Configures the outputs and the format of the data. Full-scale input adjustment in 0.022 V steps. AD9643 データシート Addr (Hex) 0x1D 0x1E Register Name User Test Pattern 3 LSB (global) User Test Pattern 3 MSB (global) Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 User Test Pattern 3[7: 0] Bit 1 Bit 0 (LSB) Default Value (Hex) 0x00 User Test Pattern 3[15: 8] 0x00 Default Notes/ Comments 0x1F User Test Pattern 4 LSB (global) User Test Pattern 4[7: 0] 0x00 0x20 User Test Pattern 4 MSB (global) User Test Pattern 4[15: 8] 0x00 0x24 BIST signature LSB (local) BIST signature[7: 0] 0x00 Read only. 0x25 BIST signature MSB (local) Sync control (global) BIST signature[15: 8] 0x00 Read only. 0x3A 1 Open Open Open Open Open Clock divider next sync only Clock divider sync enable Master sync buffer enable 0x00 アドレス 0x05 のチャンネル・インデックス・レジスタには、アドレス 0x00 に書込む際、0x03 (デフォルト)を設定する必要があります。 メモリ・マップ・レジスタの説明 レジスタ 0x00～レジスタ 0x25 で制御される機能の詳細につい ては、AN-877 アプリケーション・ノート「SPI を使った高速 ADC へのインターフェース」を参照してください。 同期制御(レジスタ 0x3A) ビット[7: 3]—予約済み ビット 2—クロック分周器次同期のみ マスター同期バッファ・イネーブル・ビット(アドレス 0x3A、 ビット 0)とクロック分周器同期イネーブル・ビット(アドレス 0x3A、ビット 1)が共にハイ・レベルの場合、ビット 2 がセット されると、クロック分周器は次の最初に受信された同期パルス に同期し、後続は無視します。クロック分周器同期イネーブ ル・ビット(アドレス 0x3A、ビット 1)は、同期した後リセット されます。 Rev. B ビット 1—クロック分周器同期イネーブル ビット 1 は、クロック分周器への同期パルスをゲーティングし ます。同期信号は、ビット 1 とビット 0 が共にハイ・レベルの ときイネーブルされます。これは連続同期モードです。 ビット 0—マスター同期バッファ・イネーブル すべての同期機能をイネーブルするときは、ビット 0 をハイ・ レベルにする必要があります。同期機能を使用しない場合は、 このビットをロー・レベルに維持して消費電力を節約すること ができます。 － 34/36 － AD9643 データシート アプリケーション情報 デザイン・ガイドライン AD9643 のシステムのレベル・デザインとレイアウトを開始す る前に、特定のピンに必要とされる特別な回路接続とレイアウ ト条件を説明する次のガイドラインをお読みください。 電源とグラウンドの推奨事項 電源を AD9643 に接続する際は、2 個の 1.8 V 電源を使うことが 推奨されます。1 個はアナログ(AVDD)に、別の 1 個はデジタル (DRVDD)に接続します。高周波と低周波のデカップリングをカ バーするために、種類の異なる複数のデカップリング・コンデ ンサを使うことができます。これらは PC ボード・レベルの入 り口の近くで、かつ最短パターンでデバイス・ピンの近くに配 置する必要があります。 AD9643 を使うときは、1 枚の PC ボード・グラウンド・プレー ンで十分です。適切なデカップリングと PCB のアナログ、デジ タル、クロックの各セクションの適切な分割により、最適性能 を容易に実現することができます。 VCM VCM ピンは、0.1μF のコンデンサにより GND にデカップリン グする必要があります(図 48 参照)。最適なチャンネル間アイソ レーションを得るためには、AD9643 VCM ピンとチャンネル A アナログ入力回路接続との間、および AD9643 VCM ピンとチ ャンネル B アナログ入力回路接続との間に 33 Ω 抵抗を接続する 必要があります。 SPI ポート コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同 期しているため、これらの信号からのノイズがコンバータ性能 を低下させることがあります。内蔵 SPI バスを他のデバイスに対 して使うことが便利な場合には、このバスと AD9643 との間に バッファを設けて、クリティカルなサンプリング区間にコンバ ータ入力ピンでこれらの信号が変化するのを防止することが必 要になります。 エクスポーズド・パッド・サーマル・ヒート・スラグの推 奨事項 最適な電気性能と熱性能を得るためには、ADC の下側のエクス ポーズド・パッドをアナログ・グラウンド(AGND)に接続する ことが必要です。PCB 上に露出した(ハンダ・マスクなし)連続 銅プレーンを設けて、これに AD9643 のエクスポーズド・パッ ド(ピン 0)を接続します。 銅プレーンには最小の熱抵抗になるように複数のビアを使用し て、PCB の裏面へ放熱するようにします。これらのビアには非 伝導性のエポキシを詰める必要があります。 ADC と PCB との接触面積と接着を最大にするため、シルクス クリーンで覆い、PCB の連続プレーンを複数の均一なセクショ ンに分割してください。これにより、リフロー・プロセス時に ADC と PCB の間で複数の接続点を形成することができます。 パーティションのない 1 枚の連続プレーンを使うと、ADC と PCB との間の接続点が確実に 1 個だけになります。PCB レイア ウト例については評価用ボードを参照してください。チップ・ スケール・パッケージのパッケージと PCB レイアウトの詳細に ついては、AN-772 アプリケーション・ノート「リード・フレ ーム・チップ・スケール・パッケージ（LFCSP）の設計および 製造ガイド」を参照してください。 Rev. B － 35/36 － AD9643 データシート 外形寸法 9.00 BSC SQ 0.60 MAX 0.60 MAX 48 64 49 1 PIN 1 INDICATOR PIN 1 INDICATOR 0.50 BSC 0.50 0.40 0.30 1.00 0.85 0.80 0.80 MAX 0.65 TYP 12° MAX 0.30 0.23 0.18 SEATING PLANE 6.35 6.20 SQ 6.05 EXPOSED PAD (BOTTOM VIEW) 33 32 16 17 0.25 MIN 7.50 REF 0.05 MAX 0.02 NOM 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 091707-C 8.75 BSC SQ TOP VIEW 図 59.64 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 9 mm × 9 mm ボディ、極薄クワッド (CP-64-4) 寸法: mm オーダー・ガイド Model 1 Temperature Range Package Description Package Option AD9643BCPZ-170 AD9643BCPZ-210 AD9643BCPZ-250 AD9643BCPZRL7-170 AD9643BCPZRL7-210 AD9643BCPZRL7-250 AD9643-170EBZ AD9643-210EBZ AD9643-250EBZ −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ] Evaluation Board with AD9643-170 Evaluation Board with AD9643-210 Evaluation Board with AD9643-250 CP-64-4 CP-64-4 CP-64-4 CP-64-4 CP-64-4 CP-64-4 1 Z = RoHS 準拠製品。 Rev. B － 36/36 －