日本語参考資料 最新版英語データシートはこちら 65 MSPS、シリアル LVDS、1.8 V の 16 チャンネル 14 ビット A/D コンバータ AD9249 データシート 簡略化した機能ブロック図 特長 アプリケーション AVDD PDWN DRVDD AD9249 14 VIN+A1 VIN–A1 ADC SERIAL LVDS 14 VIN+A2 VIN–A2 ADC 14 VIN+H1 VIN–H1 ADC SERIAL LVDS D+A2 D–A2 D+H1 D–H1 SERIAL LVDS 14 VIN+H2 VIN–H2 D+A1 D–A1 ADC SERIAL LVDS D+H2 D–H2 VREF SENSE 1.0V REF SELECT VCM1, VCM2 SERIAL PORT INTERFACE SYNC RBIAS1, RBIAS2 GND CSB1, SDIO/ SCLK/ CSB2 DFS DTP DATA RATE MULTIPLIER FCO+1, FCO+2 FCO–1, FCO–2 DCO+1, DCO+2 DCO–1, DCO–2 CLK+ CLK– 11536-200 低消費電力 16 チャンネルの ADC を 1 パッケージに内蔵 65 MSPS でのチャンネルあたりの消費電力 58 mW、消費電力調 整オプション付き 20 MSPS でチャンネルあたり 35 mW SNR = 75 dBFS (ナイキスト・レートまで)、SFDR = 90 dBc (ナ イキスト・レートまで) DNL = ±0.6 LSB (typ)、INL = ±0.9 LSB (typ) クロストーク：－90dB(typ)、ワーストケース隣接チャンネル、10 MHz、−1 dBFS シリアル LVDS (ANSI-644、デフォルト) 低消費電力、縮小信号オプション (IEEE 1596.3 と同じ) データ出力とフレーム・クロック出力を装備 650 MHz のフル・パワー・アナログ帯域幅 入力電圧範囲: 2 V p-p 電源動作: 1.8 V シリアル・ポート制御 柔軟な MSB/LSB オリエンテーション デジタル・テスト・パターン生成 プログラマブルなクロックとデータのアライメント パワーダウン・モードとスタンバイ・モード 図 1. ADC は、柔軟性を高め、システム・コストを下げるためにデザイ ンされた、プログラマブルなクロック、データ・アライメント、 プログラマブルなデジタル・テスト・パターンの生成などの複数 の機能を持っています。 医用画像処理 通信器レシーバ 多チャンネル・データ・アクイジション 概要 AD9249 はサンプル・アンド・ホールド回路内蔵の 16 チャンネル 14 ビット 65 MSPS A/D コンバータ(ADC)であり、低価格、低消費 電力、小型、使い安さを追求してデザインされています。このデ バイスは、最大 65 MSPS の変換レートで動作し、小型パッケージ が重要となるアプリケーションで優れたダイナミック性能と低消 費電力を持つように最適化されています。 この ADC は、フル性能動作のために 1.8 V の単電源と LVPECL/ CMOS/LVDS 互換のサンプル・レート・クロックを必要とします。 多くのアプリケーションに対して、外付けのリファレンス電圧ま たはドライバなしで済みます。 この AD9249 は適切な LVDS シリアル・データレートを得るため に、サンプル・レート・クロックを自動的に逓倍します。出力上 にあるデータをキャプチャするためのデータ・クロック出力 (DCO±1、DCO±2)と、新しい出力バイトの有効を通知するフレー ム・クロック出力 (FCO±1、FCO±2)を備えています。個別チャン ネル・パワーダウンをサポートしており、すべてのチャンネルを ディスエーブルしたときのデバイス消費電力は 2 mW 以下です。 使用可能なデジタル・テスト・パターンとしては、既定値パター ン、疑似ランダム・パターン、ユーザー定義のテスト・パターン があり、シリアル・ポート・インターフェース(SPI)を介して入力 されます。 AD9249 は、RoHS 準拠の 144 ボール CSP-BGA パッケージを採用 しています。仕様は−40°C～+85°C の工業用温度範囲で規定されて います。このデバイスは、米国特許により保護されています。 製品のハイライト 1. 2. 3. 4. 小型フットプリント。16 個の ADC が小型 10 mm × 10 mm の パッケージに内蔵されています。 低消費電力。20 MSPS でのチャンネルあたりの消費電力 35 mW、消費電力調整オプション付き 使い安い。データ・クロック出力 (DCO±1、DCO±2)は最大周 波数 455 MHz で動作し、ダブル・データレート (DDR) 動作 をサポートします。 柔軟性。SPI 制御は、特定のシステム条件を満たすように広 範囲で柔軟な機能を提供します。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. 0 ©2013 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9249 データシート 目次 特長 ......................................................................................................... 1 組み込み出力テスト・モード............................................................ 25 アプリケーション ................................................................................. 1 出力テスト・モード ....................................................................... 25 概要 ......................................................................................................... 1 シリアル・ポート・インターフェース(SPI).................................... 26 簡略化した機能ブロック図 ................................................................. 1 SPI を使う設定 ................................................................................ 26 製品のハイライト ................................................................................. 1 ハードウェア・インターフェース................................................ 27 改訂履歴 ................................................................................................. 2 SPI を使わない設定......................................................................... 27 機能ブロック図 ..................................................................................... 3 SPI からアクセス可能な機能 ......................................................... 27 仕様 ......................................................................................................... 4 メモリ・マップ ................................................................................... 28 DC 仕様 .............................................................................................. 4 メモリ・マップ・レジスタ・テーブルの読出し ........................ 28 AC 仕様 .............................................................................................. 5 メモリ・マップ ............................................................................... 29 デジタル仕様 ..................................................................................... 6 メモリ・マップ・レジスタの説明................................................ 32 スイッチング仕様 ............................................................................. 7 アプリケーション情報 ....................................................................... 34 タイミング仕様 ................................................................................. 9 デザイン・ガイドライン ............................................................... 34 絶対最大定格 ....................................................................................... 10 電源とグラウンドの推奨事項 ....................................................... 34 熱特性............................................................................................... 10 ボード・レイアウト時の考慮事項................................................ 34 ESD の注意 ...................................................................................... 10 クロック安定性の考慮事項 ........................................................... 35 ピン配置およびピン機能説明 ........................................................... 11 VCM.................................................................................................. 35 代表的な性能特性 ............................................................................... 13 リファレンス電圧のデカップリング............................................ 35 等価回路 ............................................................................................... 16 SPI ポート ........................................................................................ 35 動作原理 ............................................................................................... 17 外形寸法 ............................................................................................... 36 アナログ入力に対する考慮 ........................................................... 17 オーダー・ガイド ........................................................................... 36 リファレンス電圧 ........................................................................... 18 クロック入力の考慮事項 ............................................................... 19 消費電力とパワーダウン・モード ............................................... 21 デジタル出力とタイミング ........................................................... 21 改訂履歴 10/13—Revision 0: Initial Version Rev. 0 － 2/36 － AD9249 データシート 機能ブロック図 PDWN AVDD DRVDD AD9249 VIN+A1 VIN–A1 14 ADC SERIAL LVDS 14 VIN+A2 VIN–A2 VIN+B1 VIN–B1 ADC 14 ADC 14 ADC 14 ADC VIN+D1 VIN–D1 14 14 VIN+E1 VIN–E1 14 14 VIN+F1 VIN–F1 14 14 VIN+G1 VIN–G1 14 14 VIN+H1 VIN–H1 14 14 SERIAL LVDS D+G2 D–G2 D+H1 D–H1 SERIAL LVDS 14 VIN+H2 VIN–H2 D+F2 D–F2 D+G1 D–G1 ADC ADC SERIAL LVDS SERIAL LVDS VIN+G2 VIN–G2 D+E2 D–E2 D+F1 D–F1 ADC ADC SERIAL LVDS SERIAL LVDS VIN+F2 VIN–F2 D+D2 D–D2 D+E1 D–E1 ADC ADC SERIAL LVDS SERIAL LVDS VIN+E2 VIN–E2 D+C2 D–C2 D+D1 D–D1 ADC ADC SERIAL LVDS SERIAL LVDS VIN+D2 VIN–D2 D+B2 D–B2 D+C1 D–C1 ADC ADC SERIAL LVDS SERIAL LVDS VIN+C2 VIN–C2 D+A2 D–A2 D+B1 D–B1 SERIAL LVDS VIN+B2 VIN–B2 VIN+C1 VIN–C1 SERIAL LVDS D+A1 D–A1 ADC SERIAL LVDS D+H2 D–H2 VREF VCM1, VCM2 1.0V REF SELECT SYNC RBIAS1, RBIAS2 SERIAL PORT INTERFACE GND CSB1, SDIO/ SCLK/ CSB2 DFS DTP 図 2. Rev. 0 － 3/36 － DATA RATE MULTIPLIER CLK+ CLK– FCO+1, FCO+2 FCO–1, FCO–2 DCO+1, DCO+2 DCO–1, DCO–2 11536-001 SENSE AD9249 データシート 仕様 DC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内部リファレンス電圧、AIN = −1.0 dBFS。 表 1. Parameter 1 Temp RESOLUTION Min Typ Max 14 Unit Bits ACCURACY No Missing Codes Offset Error Offset Matching Gain Error Gain Matching Differential Nonlinearity (DNL) Integral Nonlinearity (INL) Full Full Full Full Full Full Full TEMPERATURE DRIFT Offset Error Gain Error Full Full INTERNAL VOLTAGE REFERENCE Output Voltage (1 V Mode) Load Regulation at 1.0 mA (VREF = 1 V) Input Resistance Full 25°C Full INPUT REFERRED NOISE VREF = 1.0 V 25°C 0.98 LSB rms ANALOG INPUTS Differential Input Voltage (VREF = 1 V) Common-Mode Voltage Common-Mode Range Differential Input Resistance Differential Input Capacitance Full Full Full Full Full 2 0.9 V p-p V V kΩ pF POWER SUPPLY AVDD DRVDD IAVDD IDRVDD (ANSI-644 Mode) IDRVDD (Reduced Range Mode) Full Full Full Full 25°C TOTAL POWER CONSUMPTION Total Power Dissipation (16 Channels, ANSI-644 Mode) Total Power Dissipation (16 Channels, Reduced Range Mode) Power-Down Dissipation Standby Dissipation 2 Full 25°C 25°C 25°C 0 0 −7.2 0 −0.9 −3.0 Guaranteed 0.24 0.24 −3.5 1.8 ±0.6 ±0.9 0.8 0.7 +0.2 6.0 +1.6 +3.0 −1.8 3.6 0.98 1.0 3 7.5 0.5 ppm/°C ppm/°C 1.01 1.3 5.2 3.5 1.7 1.7 % FSR % FSR % FSR % FSR LSB LSB V mV kΩ 1.8 1.8 395 118 88 1.9 1.9 429 124 V V mA mA mA 924 869 2 199 995 mW mW mW mW 1 完全な定義とこれらのテストの実施方法については AN-835 アプリケーション・ノート「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 SPI 経由で制御。 Rev. 0 － 4/36 － AD9249 データシート AC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内部リファレンス電圧、AIN = −1.0 dBFS。 表 2. Parameter 1 Temp SIGNAL-TO-NOISE RATIO (SNR) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 48 MHz fIN = 69.5 MHz fIN = 118 MHz fIN = 139.5 MHz 25°C Full 25°C 25°C 25°C 25°C SIGNAL-TO-NOISE AND DISTORTION RATIO (SINAD) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 48 MHz fIN = 69.5 MHz fIN = 118 MHz fIN = 139.5 MHz 25°C Full 25°C 25°C 25°C 25°C EFFECTIVE NUMBER OF BITS (ENOB) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 48 MHz fIN = 69.5 MHz fIN = 118 MHz fIN = 139.5 MHz 25°C Full 25°C 25°C 25°C 25°C SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 48 MHz fIN = 69.5 MHz fIN = 118 MHz fIN = 139.5 MHz 25°C Full 25°C 25°C 25°C 25°C WORST HARMONIC (SECOND OR THIRD) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 48 MHz fIN = 69.5 MHz fIN = 118 MHz fIN = 139.5 MHz 25°C Full 25°C 25°C 25°C 25°C −98 −93 −94 −92 −83 −82 WORST OTHER (EXCLUDING SECOND OR THIRD) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 48 MHz fIN = 69.5 MHz fIN = 118 MHz fIN = 139.5 MHz 25°C Full 25°C 25°C 25°C 25°C −95 −96 −94 −92 −90 −90 TWO-TONE INTERMODULATION DISTORTION (IMD)—AIN1 AND AIN2 = −7.0 dBFS fIN1 = 30.1 MHz, fIN2 = 32.1 MHz Min 74.4 74.0 12.0 85 Typ Max Unit 75.4 75.3 74.7 74.4 72.8 72.2 dBFS dBFS dBFS dBFS dBFS dBFS 75.4 75.3 74.7 74.4 72.6 71.8 dBFS dBFS dBFS dBFS dBFS dBFS 12.2 12.2 12.1 12.1 11.8 11.6 Bits Bits Bits Bits Bits Bits 95 93 94 92 83 82 dBc dBc dBc dBc dBc dBc −85 −86 dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc dBc 25°C 92 dBc 2 CROSSTALK, WORST ADJACENT CHANNEL Crosstalk, Worst Adjacent Channel Overrange Condition 3 25°C 25°C −90 −85 dB dB ANALOG INPUT BANDWIDTH, FULL POWER 25°C 650 MHz 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 クロストークは、片方のアナログ・チャンネルに-1.0 dBFS を入力し、隣接チャンネルは入力なしで、10 MHz で測定。 3 オーバーレンジ状態は、入力がフルスケールより 3 dB 上にある状態と定義します。 Rev. 0 － 5/36 － AD9249 データシート デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内部リファレンス電圧、AIN = −1.0 dBFS。 表 3. Parameter 1 Temp Min CLOCK INPUTS (CLK+, CLK−) Logic Compliance Differential Input Voltage 2 Input Voltage Range Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance Full Full Full 25°C 25°C 0.2 GND − 0.2 LOGIC INPUTS (PDWN, SYNC, SCLK) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC INPUTS (CSB1, CSB2) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC INPUT (SDIO) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC OUTPUT (SDIO) 3 Logic 1 Voltage (IOH = 800 μA) Logic 0 Voltage (IOL = 50 μA) Full Full DIGITAL OUTPUTS (D±x1, D±x2), ANSI-644 Logic Compliance Differential Output Voltage (VOD) Output Offset Voltage (VOS) Output Coding (Default) DIGITAL OUTPUTS (D±x1, D±x2), LOW POWER, REDUCED SIGNAL OPTION Logic Compliance Differential Output Voltage (VOD) Output Offset Voltage (VOS) Output Coding (Default) Typ Max Unit 3.6 AVDD + 0.2 V p-p V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF CMOS/LVDS/LVPECL 0.9 15 4 30 2 26 2 26 5 1.79 0.05 V V Full Full 281 1.12 LVDS 350 1.22 Twos complement 422 1.38 mV V Full Full 150 1.12 LVDS 201 1.22 Twos complement 250 1.38 mV V 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 LVDS と LVPECL に対してのみ規定。 3 これは、同じ接続を共用する 13 本の SDIO/DFS ピンに対して規定。 Rev. 0 － 6/36 － AD9249 データシート スイッチング仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内部リファレンス電圧、AIN = −1.0 dBFS。 表 4. Parameter 1, 2 Symbol Temp Min 10 10 tEH tEL Full Full Full Full tPD tR tF tFCO tCPD tDATA tFRAME tDATA-MAX − tDATA-MIN Full Full Full Full Full Full Full Full 25°C 25°C Full 1.5 tA tJ 25°C 25°C 25°C Typ Max Unit 520 65 MHz MSPS ns ns 3.1 ns ps ps ns ns ps ps ps μs μs Clock cycles 3 CLOCK Input Clock Rate Conversion Rate Clock Pulse Width High Clock Pulse Width Low OUTPUT PARAMETERS3 Propagation Delay Rise Time (20% to 80%) Fall Time (20% to 80%) FCO±1, FCO±2 Propagation Delay DCO±1, DCO±2 Propagation Delay 4 DCO±1, DCO±2 to Data Delay4 DCO±1, DCO±2 to FCO±1, FCO±2 Delay4 Data to Data Skew Wake-Up Time (Standby) Wake-Up Time (Power-Down) 5 Pipeline Latency APERTURE Aperture Delay Aperture Uncertainty (Jitter) Out-of-Range Recovery Time 7.69 7.69 1.5 (tSAMPLE/28) − 300 (tSAMPLE/28) − 300 2.3 300 300 2.3 tFCO + (tSAMPLE/28) (tSAMPLE/28) (tSAMPLE/28) ±50 35 375 16 1 135 1 3.1 (tSAMPLE/28) + 300 (tSAMPLE/28) + 300 ±200 ns fs rms Clock cycles 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 標準 FR-4 材上で測定。 3 SPI を使って調整。 4 tSAMPLE/28 はビット数の 1/2 に基づきます。これは遅延が 1/2 デューティ・サイクルに基づくためです。tSAMPLE = 1/fSAMPLE。 5 ウェイクアップ時間は、パワーダウン・モードから通常動作へ戻るために要する時間として定義されます。 Rev. 0 － 7/36 － AD9249 データシート タイミング図 出力モードの SPI レジスタ設定値についてはメモリ・マップ・レジスタの説明のセクションを参照してください。 N–1 VIN±x1, VIN±x2 tA N tEL tEH CLK– CLK+ tCPD DCO–1, DCO–2 DCO+1, DCO+2 tFRAME tFCO FCO–1, FCO–2 FCO+1, FCO+2 tDATA D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 MSB D12 MSB D12 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 N – 16 D+x1, D+x2 11536-002 tPD D–x1, D–x2 図 3.ワード幅 DDR、1× フレーム、14 ビット出力モード (デフォルト) N–1 VIN±x1, VIN±x2 tA N tEH tEL CLK– CLK+ DCO–1, DCO–2 tCPD DCO+1, DCO+2 tFRAME tFCO FCO–1, FCO–2 FCO+1, FCO+2 tPD tDATA MSB N – 17 D10 N – 17 D9 N – 17 D8 N – 17 D7 N – 17 D6 N – 17 D5 N – 17 D4 N – 17 D3 N – 17 D+x1, D+x2 図 4.ワード幅 DDR、1× フレーム、12 ビット出力モード Rev. 0 － 8/36 － D2 N – 17 D1 N – 17 D0 N – 17 MSB N – 16 D10 N – 16 11536-003 D–x1, D–x2 AD9249 データシート タイミング仕様 表 5. Parameter Description Limit Unit SYNC TIMING REQUIREMENTS tSSYNC tHSYNC SYNC to rising edge of CLK+ setup time SYNC to rising edge of CLK+ hold time 0.24 0.40 ns typ ns typ 2 2 40 2 2 10 10 10 ns min ns min ns min ns min ns min ns min ns min ns min 10 ns min SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO See Figure 50 Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB1/CSB2 and SCLK Hold time between CSB1/CSB2 and SCLK SCLK pulse width high SCLK pulse width low Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge (not shown in Figure 50) Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 50) SYNC タイミング図 CLK+ tHSYNC 11536-004 tSSYNC SYNC 図 5.SYNC の入力タイミング条件 Rev. 0 － 9/36 － AD9249 データシート 絶対最大定格 熱特性 表 6. Parameter Electrical AVDD to GND DRVDD to GND Digital Outputs (D±x1, D±x2, DCO±1, DCO±2, FCO±1, FCO±2) to GND CLK+, CLK− to GND VIN±x1, VIN±x2 to GND SCLK/DTP, SDIO/DFS, CSB1, CSB2 to GND SYNC, PDWN to GND RBIAS1, RBIAS2 to GND VREF, VCM1, VCM2, SENSE to GND Environmental Operating Temperature Range (Ambient) Maximum Junction Temperature Lead Temperature (Soldering, 10 sec) Storage Temperature Range (Ambient) θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層 PCB に対して 規定します。空気流があると放熱効果が良くなるため、θJA が小 さくなります。また、メタル・パターン、スルー・ホール、グ ラウンド・プレーン、電源プレーンとパッケージ・ピンが直接 接触する場合も、これらのメタルによって θJA が小さくなりま す。 Rating −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V 表 7.熱抵抗 (シミュレーション結果) −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V Package Type 144-Ball, 10 mm × 10 mm CSP-BGA −40°C to +85°C 150°C 300°C −65°C to +150°C θJA1, 2 0 30.2 ΨJT1, 2 0.13 Unit °C/W 1 JEDEC 51-7 と JEDEC 51-5 2S2P テスト・ボードに準拠。 2 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 ESD の注意 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. 0 Airflow Velocity (m/sec) － 10/36 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD9249 データシート ピン配置およびピン機能説明 AD9249 TOP VIEW (Not to Scale) 1 2 3 4 5 6 7 8 9 10 11 12 A VIN–G2 VIN+G2 VIN–G1 VIN–F2 VIN–F1 VIN–E2 VIN–E1 VIN–D2 VIN–D1 VIN–C2 VIN+C1 VIN–C1 B VIN–H1 VIN+H1 VIN+G1 VIN+F2 VIN+F1 VIN+E2 VIN+E1 VIN+D2 VIN+D1 VIN+C2 VIN+B2 VIN–B2 C VIN–H2 VIN+H2 SYNC VCM1 VCM2 VREF SENSE RBIAS1 RBIAS2 GND VIN+B1 VIN–B1 D GND GND GND AVDD AVDD AVDD AVDD AVDD AVDD GND VIN+A2 VIN–A2 E CLK– CLK+ GND AVDD GND GND GND GND AVDD CSB1 VIN+A1 VIN–A1 F GND GND GND AVDD GND GND GND GND AVDD CSB2 G D–H2 D+H2 GND AVDD GND GND GND GND AVDD PDWN D+A1 D–A1 H D–H1 D+H1 GND AVDD GND GND GND GND AVDD GND D+A2 D–A2 J D–G2 D+G2 GND AVDD AVDD AVDD AVDD AVDD AVDD GND D+B1 D–B1 K D–G1 D+G1 DRVDD DRVDD GND GND GND GND DRVDD DRVDD D+B2 D–B2 L D–F2 D+F2 D+E2 D+E1 FCO+1 DCO+1 DCO+2 FCO+2 D+D2 D+D1 D+C1 D–C1 M D–F1 D+F1 D–E2 D–E1 FCO–1 DCO–1 DCO–2 FCO–2 D–D2 D–D1 D+C2 D–C2 図 6.ピン配置 表 8.ピン機能の説明 ピン番号 C10、D1～D3、D10、 E3、E5～E8、F1～ F3、F5～F8、G3、G5 ～G8、H3、H5～H8、 H10、J3、J10、K5～ K8 D4～D9、E4、E9、 F4、F9、G4、G9、 H4、H9、J4～J9 K3、K4、K9、K10 E1、E2 G12、G11 H12、H11 J12、J11 K12、K11 L12、L11 M12、M11 M10、L10 M9、L9 M4、L4 Rev. 0 記号 GND 説明 グラウンド。 AVDD 1.8 V のアナログ電源。 DRVDD CLK−、CLK+ D−A1、D+A1 D−A2、D+A2 D−B1、D+B1 D−B2、D+B2 D−C1、D+C1 D−C2、D+C2 D−D1、D+D1 D−D2、D+D2 D−E1、D+E1 1.8 V デジタル出力ドライバ電源。 入力クロック－側、入力クロック＋側 チャネル A バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側。 チャネル A バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 チャネル B バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側 チャネル B バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 チャネル C バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側 チャネル C バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 チャネル D バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側 チャネル D バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 チャネル E バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側 － 11/36 － 11536-005 SDIO/DFS SCLK/DTP AD9249 データシート ピン番号 M3、L3 M1、M2 L1、L2 K1、K2 J1、J2 H1、H2 G1、G2 M6、L6、 M7、L7 記号 D−E2、D+E2 D−F1、D+F1 D−F2、D+F2 D−G1、D+G1 D−G2、D+G2 D−H1、D+H1 D−H2、D+H2 DCO−1、DCO+1、 DCO−2、DCO+2 M5、L5、 M8、L8 FCO−1、FCO+1、 FCO−2、FCO+2 F12 F11 E10、F10 SCLK/DTP SDIO/DFS CSB1、CSB2 G10 E12、E11 D12、D11 C12、C11 B12、B11 A12、A11 A10、B10 A9、B9 A8、B8 A7、B7 A6、B6 A5、B5 A4、B4 A3、B3 A1、A2 B1、B2 C1、C2 C8、C9 PDWN VIN−A1、VIN+A1 VIN−A2、VIN+A2 VIN−B1、VIN+B1 VIN−B2、VIN+B2 VIN−C1、VIN+C1 VIN−C2、VIN+C2 VIN−D1、VIN+D1 VIN−D2、VIN+D2 VIN−E1、VIN+E1 VIN−E2、VIN+E2 VIN−F1、VIN+F1 VIN−F2、VIN+F2 VIN−G1、VIN+G1 VIN−G2、VIN+G2 VIN−H1、VIN+H1 VIN−H2、VIN+H2 RBIAS1、RBIAS2 C7 C6 C4、C5 SENSE VREF VCM1、VCM2 C3 SYNC Rev. 0 説明 チャネル E バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 チャネル F バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側 チャネル F バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 チャネル G バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側 チャネル G バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 チャネル H バンク 1 デジタル出力－側、バンク 1 デジタル出力＋側 チャネル H バンク 2 デジタル出力－側、バンク 2 デジタル出力＋側 データ・クロック・デジタル出力－側、データ・クロック・デジタル出力＋側。DCO±1 は D±x1 デジタル出力データのキャプチャに使用されます。DCO±2 は D±x2 デジタル出力データのキャプ チャに使用されます。 フレーム・クロック・デジタル出力－側、フレーム・クロック・デジタル出力＋側。FCO±1 は D±x1 デジタル出力データをフレーム化し、FCO±2 は D±x2 デジタル出力データをフレーム化しま す。 シリアル・クロック (SCLK)／デジタル・テスト・パターン(DTP)。 シリアル・データ入力／出力 (SDIO)/データ・フォーマット・セレクト (DFS)。 チップ・セレクト・バー。CSB1 はバンク 1 の 8 チャンネルに対して SPI をイネーブル／ディスエ ーブルし、 CSB2 はバンク 2 の 8 チャンネルに対して SPI をイネーブル／ ディスエーブルしま す。 パワーダウン。 アナログ入力－側、アナログ入力＋側 アナログ入力－側、アナログ入力＋側 アナログ入力－側、アナログ入力＋側。 アナログ入力、アナログ入力＋側。 アナログ入力、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ入力－側、アナログ入力＋側。 アナログ電流バイアスの設定。各 RBIAS ピンとグラウンドの間に 10 kΩ の抵抗 (1% 許容誤差)を 接続してください。 リファレンス電圧モード選択。 リファレンス電圧入力／出力。 電源電圧を中心としたアナログ出力電圧。ADC 外部でアナログ入力の同相モードを設定します (図 35 と図 36 参照)。 デジタル入力。クロック分周器への同期入力。このピンは、内部で 30 kΩ の抵抗でグランドにプ ルダウンされています。 － 12/36 － AD9249 データシート 代表的な性能特性 0 –20 AIN = –1dBFS fIN = 69.5MHz SNR = 74.41dBFS SINAD = 73.37dBc SFDR = 92.3dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –120 –40 –60 –80 –100 5 10 15 20 25 30 FREQUENCY (MHz) –140 0 AMPLITUDE (dBFS) –60 –80 –100 –120 –120 –140 15 20 25 30 FREQUENCY (MHz) –140 0 AMPLITUDE (dBFS) –120 25 FREQUENCY (MHz) 30 –140 11536-108 AMPLITUDE (dBFS) –80 –120 –140 0 5 10 15 20 25 FREQUENCY (MHz) 図 12.シングル・トーン 32k FFT fIN = 139.5 MHz、fSAMPLE = 65 MSPS 図 9.シングル・トーン 32k FFT fIN = 48 MHz、fSAMPLE = 65 MSPS Rev. 0 SNR = 72.22dBFS SINAD = 70.84dBc SFDR = 82.7dBc –60 –100 20 30 –40 –100 15 25 AIN = –1dBFS –20 –80 10 20 fIN = 139.5MHz –60 5 15 0 –40 0 10 図 11.シングル・トーン 32k FFT fIN = 118 MHz、fSAMPLE = 65 MSPS AIN = –1dBFS fIN = 48MHz SNR = 74.78dBFS SINAD = 73.75dBc SFDR = 96.6dBc –20 5 FREQUENCY (MHz) 図 8.シングル・トーン 32k FFT fIN = 19.7 MHz、fSAMPLE = 65 MSPS 0 30 –40 –100 11536-107 AMPLITUDE (dBFS) –80 10 25 AIN = –1dBFS fIN = 118MHz SNR = 72.86dBFS SINAD = 71.55dBc SFDR = 83.3dBc –20 –60 5 20 0 –40 0 15 図 10.シングル・トーン 32k FFT fIN = 69.5 MHz、fSAMPLE = 65 MSPS AIN = –1dBFS fIN = 19.7MHz SNR = 75.39dBFS SINAD = 74.35dBc SFDR = 95.8dBc –20 10 FREQUENCY (MHz) 図 7.シングル・トーン 32k FFT fIN = 9.7 MHz、fSAMPLE = 65 MSPS 0 5 11536-110 0 11536-106 –140 11536-109 –120 － 13/36 － 30 11536-111 AMPLITUDE (dBFS) 0 AIN = –1dBFS fIN = 9.7MHz SNR = 75.47dBFS SINAD = 74.45dBc SFDR = 96.6dBc AD9249 データシート 0 –20 –20 –SFDR (dBc) –40 SFDR/IMD3 (dBc/dBFS) AMPLITUDE (dBFS) 0 AIN = –1dBFS fIN = 139.5MHz SNR = 72.74dBFS SINAD = 71.45dBc SFDR = 84dBc –60 –80 –100 –40 IMD3 (dBc) –60 –80 –SFDR (dBFS) –100 –120 5 10 15 20 25 11536-112 0 –120 –90 30 FREQUENCY (MHz) –80 –70 –60 –50 –40 図 13.シングル・トーン 32k FFT fIN = 139.5 MHz、fSAMPLE = 65 MSPS、クロック デバイダ = 4 –20 –10 図 16.入力振幅対 2 トーン SFDR/IMD3 fIN1 = 30.1 MHz、fIN2 = 32.1 MHz、fSAMPLE = 65 MSPS 120 110 SFDR (dBFS) 100 100 SFDR (dBc) 90 SNR/SFDR (dBFS/dBc) SNRFS (dBFS) 80 SNR/SFDR (dBFS/dBc) –30 INPUT AMPLITUDE (dBFS) 11536-115 IMD3 (dBFS) –140 60 SFDR (dBc) 40 SNR (dB) 20 80 70 SNRFS (dBFS) 60 50 40 30 20 0 –70 –60 –50 –40 –30 –20 –10 0 INPUT AMPLITUDE (dBFS) 0 11536-113 –80 0 300 350 400 450 500 SFDR (dBc) 95 SNR/SFDR (dBFS/dBc) 2F2 – F1 F1 + 2F2 –80 2F1 – F2 F1 + F2 2F1 + F2 –100 90 85 80 SNRFS (dBFS) 75 –120 70 0 5 10 15 20 25 30 FREQUENCY (MHz) 65 –40 11536-114 –140 –15 10 35 60 TEMPERATURE (°C) 図 18.SNR/SFDR の温度特性 fIN = 9.7 MHz、fSAMPLE = 65 MSPS 図 15.2 トーン FFT fIN = 30.1 MHz および 32.1 MHz、fSAMPLE = 65 MSPS － 14/36 － 85 11536-117 AMPLITUDE (dBFS) 250 100 –60 Rev. 0 200 105 –40 F2 – F1 150 図 17.fIN 対 SNR/SFDR fSAMPLE = 65 MSPS AIN = –7dBFS fIN = 30.1MHz, 32.1MHz IMD2 = –95.4dBc IMD3 = –95.4dBc SFDR = 93.0dBc –20 100 INPUT FREQUENCY (MHz) 図 14.入力振幅対 SNR/SFDR fIN = 9.7 MHz、fSAMPLE = 65 MSPS 0 50 11536-116 10 –20 –90 AD9249 データシート 0.8 110 105 0.6 SFDR (dBc) 100 SNR/SFDR (dBFS/dBc) 0.4 INL (LSB) 0.2 0 –0.2 95 90 85 80 SNRFS (dBFS) 75 –0.4 70 –0.6 4000 2000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 60 20 11536-118 0 30 40 50 60 70 80 SAMPLE RATE (MSPS) 図 19. INL、fIN = 9.7 MHz、fSAMPLE = 65 MSPS 11536-122 65 –0.8 図 22.サンプル・レート対 SNR/SFDR fIN = 9.7 MHz、fSAMPLE = 65 MSPS 0.8 110 105 0.6 SFDR (dBc) 100 SNR/SFDR (dBFS/dBc) 0.4 DNL (LSB) 0.2 0 –0.2 95 90 85 80 SNRFS (dBFS) 75 –0.4 70 –0.6 2000 4000 8000 6000 10000 12000 14000 16000 OUTPUT CODE 60 20 11536-119 0 0.98 LSB RMS 800000 NUMBER OF HITS 700000 600000 500000 400000 300000 200000 11536-120 N+9 N + 10 N+8 N+7 N+6 N+5 N+4 N+3 N+2 N N+1 N–1 N–2 N–3 N–4 N–5 N–6 N–7 N–8 N–9 N – 10 100000 図 21.入力換算ノイズ・ヒストグラム fSAMPLE = 65 MSPS Rev. 0 50 60 70 図 23.サンプル・レート対 SNR/SFDR fIN = 19.7 MHz、fSAMPLE = 65 MSPS 900000 OUTPUT CODE 40 SAMPLE RATE (MSPS) 図 20.DNL、fIN = 9.7 MHz、fSAMPLE = 65 MSPS 0 30 － 15/36 － 80 11536-123 65 –0.8 AD9249 データシート 等価回路 AVDD AVDD VIN±x1, VIN±x2 350Ω SCLK/DTP, SYNC, AND PDWN 11536-038 11536-034 30kΩ 図 24.アナログ入力の等価回路 図 28. SCLK/DTP、SYNC、PDWN 入力の等価回路 AVDD 10Ω CLK+ AVDD 15kΩ 0.9V AVDD 15kΩ 11536-039 11536-035 CLK– 375Ω RBIAS1, RBIAS2 AND VCM1, VCM2 10Ω 図 29.RBIASx と VCMx の等価回路 図 25.クロック入力の等価回路 AVDD AVDD 30kΩ 30kΩ 350Ω SDIO/DFS 350Ω CSB1, CSB2 11536-036 11536-040 30kΩ 図 30. CSBx 入力の等価回路 図 26.SDIO/DFS 入力の等価回路 DRVDD AVDD V V D–x1, D–x2 D+x1, D+x2 7.5kΩ V DRGND 11536-037 11536-041 V 375Ω VREF 図 31.VREF の等価回路 図 27.デジタル出力の等価回路 Rev. 0 － 16/36 － AD9249 データシート 動作原理 AD9249 は、マルチステージのパイプライン ADC です。各ステ ージは、前ステージのフラッシュ誤差を十分訂正出来るように 重なるよう構成されています。各ステージからの量子化された 出力は、デジタル補正ロジックで結合されて最終的に 14 ビット になります。シリアライザは、この変換したデータを 14 ビット 出力で送信します。パイプライン・アーキテクチャにより、新 しい入力サンプル値に対して最初のステージが動作すると同時 に、残りのステージは先行しているサンプル値に対して動作す ることができます。サンプリングはクロックの立上がりエッジ で行われます。 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残留アンプ(例えば乗算 D/A コンバータ(MDAC))に より構成されています。この残留アンプは、再生された DAC 出力とパイプライン内の次のステージに対するフラッシュ入力 の差を増幅します。各ステージ内で冗長な 1 ビットを使って、 フラッシュ誤差のデジタル補正を可能にしています。最終ステ ージはフラッシュ ADC のみで構成されています。 出力ステージのブロックで、データの整列、誤差補正、出力バ ッファへの出力が行われます。その後、データはシリアル化さ れ、フレーム・クロックとデータ・クロックに整列されます。 アナログ入力に対する考慮 AD9249 のアナログ入力は、差動入力信号処理用にデザインさ れた差動のスイッチド・キャパシタ回路になっています。この 回路は広い同相モード範囲をサポートすると同時に、優れた性 能を維持することができます。電源電圧の 1/2 での入力同相モ ード電圧が信号依存誤差を最小化するため、最適性能を提供し ます。 さらに、 Q の小さいインダクタまたはフェライト・ビーズを各 入力に接続して、アナログ入力の大きな差動容量を小さくする ことにより、ADC の最大帯域幅を実現することができます。こ のような低 Q インダクタまたはフェライト・ビーズの使用は、 コンバータのフロントエンドを高い IF 周波数で駆動する際に必 要となります。差動コンデンサまたは 2 個のシングルエンド・コ ンデンサを入力に接続して、受動整合回路を設けることができ ます。この構成により入力に最終的にローパス・フィルタが形 成されて、不要な広帯域幅ノイズが制限されます。詳細につい ては、AN-742 アプリケーション・ノート「Frequency Domain Response of Switched-Capacitor ADCs」、AN-827 アプリケーショ ン ・ ノ ー ト 「 A Resonant Approach to Interfacing Amplifiers to Switched-Capacitor ADCs 」 、 ア ナ ロ グ ・ ダ イ ア ロ グ 資 料 「 Transformer-Coupled Front-End for Wideband A/D Converters 」 (Volume 39, April 2005)を参照してください。一般に、正確な値は アプリケーションによって変わります。 入力同相モード AD9249 のアナログ入力は内部で DC バイアスされていません。 そのため、AC 結合のアプリケーションでは、ユーザーが外部 からこのバイアスを与える必要があります。最適性能を得るた めには VCM = AVDD/2 となるようにデバイスを設定することが推 奨されますが、デバイスは広い範囲で適切な性能で機能します (図 33 参照)。 同相モード・リファレンス電圧が内蔵されており、VCM ピンに 出力されています。VCM ピンは、0.1 µF のコンデンサでグラン ドにデカップリングする必要があります(アプリケーション情報 のセクション参照)。 最大 SNR 性能は、ADC を差動構成で最大スパンに設定したと きに得られます。AD9249 の場合、最大有効入力振幅は 2 V p-p です。 110 H 100 CPAR SFDR (dBc) H 90 S S S SNR/SFDR (dBFS/dBc) CSAMPLE S CSAMPLE VIN– x H 11536-042 H CPAR SNRFS (dBFS) 70 60 50 40 30 図 32.スイッチド・キャパシタ入力回路 クロック信号により、入力回路がサンプル・モードとホール ド・モードの間で交互に切り替えられます(図 32 参照)。入力回 路がサンプル・モードになったとき、信号ソースはサンプル・ コンデンサを充電して、クロック・サイクルの 1/2 以内に安定 する必要があります。各入力に小さい抵抗を直列に接続すると、 駆動源側の出力ステージから発生するピーク過渡電流を減少さ せることに役立ちます。 Rev. 0 80 － 17/36 － 20 0.5 0.6 0.7 0.8 0.9 1.0 1.1 VCM (V) 図 33.同相モード電圧対 SNR/SFDR fIN = 9.7 MHz、fSAMPLE = 65 MSPS 1.2 1.3 11536-133 VIN+ x AD9249 データシート 差動入力構成 内蔵リファレンス電圧の接続 AD9249 を能動的または受動的に駆動する方法は複数あります が、最適性能は、アナログ入力を差動で駆動したときに得られ ます。差動ダブル・バラン構成で AD9249 を駆動すると、優れた 性能とベースバンド・アプリケーションで ADC に対する柔軟な インターフェースが実現できます(図 35 参照)。同様に、差動ト ランス結合も優れた性能を提供します (図 36 参照)。 AD9249 内部のコンパレータが SENSE ピンの電位を検出して、 リファレンスを表 9 に示す 2 つの状態のいずれかに設定します。 SENSE をグラウンドに接続すると、リファレンス電圧アンプ・ スイッチは内部抵抗分圧器に接続され(図 34)、VREF が 1.0 V に 設定されます。 表 9.リファレンス構成の一覧 AD9249 の真の性能を引き出すためには、大部分のアンプのノ イズ性能は不十分であるため、可能な場合にはこれらの能動構 成の使用が推奨されます。 Selected Mode どの構成でも、シャント・コンデンサ C の値は入力周波数に依 存するため、小さくするか、削除する必要があります。 Fixed Internal Reference Fixed External Reference AD9249 入力をシングルエンドで駆動しないことを推奨します。 SENSE Voltage (V) Resulting VREF (V) Resulting Differential Span (V p-p) GND to 0.2 1.0 internal 2.0 AVDD 1.0 applied to external VREF pin 2.0 リファレンス電圧 AD9249 には、安定かつ正確な 1.0 V リファレンス電圧が内蔵さ れています。内蔵 1.0 V リファレンスまたは外部から供給する 1.0 V リファレンス電圧を使って VREF を設定してください。 種々のリファレンス・モードを内蔵リファレンス電圧の接続の セクションと外部リファレンス電圧による動作のセクションに まとめます。VREF ピンは、ESR の小さい 1.0 μF のコンデンサ と ESR の小さい 0.1 μF のセラミック・コンデンサとの並列接続 により外部でグラウンドへバイパスしてください。 VIN+x1, VIN+x2 VIN–x1, VIN–x2 ADC CORE VREF 1.0µF 0.1µF SELECT LOGIC SENSE ADC 図 34.内部リファレンス電圧の構成 0.1µF 0.1µF R 2V p-p C ADC 5pF 33Ω 0.1µF ET1-1-I3 VIN+x1, VIN+x2 33Ω 33Ω C *C1 VIN–x1, VIN–x2 R 33Ω C VCM1, VCM2 *C1 200Ω 0.1µF C 0.1µF *C1 IS OPTIONAL 図 35.ベースバンド・アプリケーション向けの差動ダブル・バラン入力構成 ADT1-1WT 1:1 Z RATIO R *C1 VIN+x1, VIN+x2 33Ω 2V p-p 49.9Ω C ADC 5pF VIN–x1, VIN–x2 R 33Ω VCM1, VCM2 *C1 0.1µF 0.1μF *C1 IS OPTIONAL 11536-046 200Ω 図 36.ベースバンド・アプリケーション向けの差動トランス結合構成 Rev. 0 － 18/36 － 11536-045 R 11536-044 0.5V AD9249 データシート ゲイン・マッチングを改善するために、AD9249 の内蔵リファ レンス電圧を使って複数のコンバータを駆動する場合、他のコ ンバータによるリファレンス電圧への負荷を考慮する必要があ ります。図 37 に内部リファレンス電圧が負荷から受ける影響を 示します。 0 –0.5 最適性能を得るためには、AD9249 のサンプル・クロック入力 CLK+と CLK-を差動信号で駆動する必要があります。信号は、 一般にトランスまたはコンデンサを介して CLK+ピンと CLK-ピ ンに AC 結合されます。これらのピンは内部でバイアスされる ため(図 25 参照)、外付けバイアスは不要です。 クロック入力オプション AD9249 は柔軟なクロック入力構造を持っています。クロック 入力としては、CMOS、LVDS、LVPECL、または正弦波信号が 可能です。使用する信号タイプによらず、クロック・ソース・ ジッタは、ジッタについての考慮事項のセクションで説明する ように、最も大きな問題です。 –1.0 INTERNAL VREF = 1V –1.5 VREF ERROR (%) クロック入力の考慮事項 –2.0 –2.5 –3.0 図 39 と図 40 に、AD9249 をクロック駆動する 2 つの望ましい方 法を示します(内蔵クロック分周器の前で最大 520 MHz のクロッ ク・レート)。ジッタの少ないクロック・ソースは、RF バラン または RF トランスを使ってシングルエンド信号から差動信号 に変換されます。 –3.5 –4.0 –4.5 0 0.5 1.0 1.5 2.0 2.5 3.0 LOAD CURRENT (mA) RF バラン構成は 65 MHz～520 MHz のクロック周波数に、RF ト ランス構成は 10 MHz～200 MHz のクロック周波数に、それぞれ 推奨されます。トランス／バランの 2 次側に互いに逆向きに接 続されたショットキ・ダイオードが、AD9249 に入力されるク ロックを約 0.8 Vp-p 差動に制限します。 11536-047 –5.0 図 37.負荷電流対 VREF 誤差 外部リファレンス電圧による動作 ADC のゲイン精度を向上させる場合または温度ドリフト特性を 改善する場合、外付けリファレンス電圧の使用が必要となるこ とがあります。図 38 に、1.0 V モードについて、代表的な内蔵 リファレンスのドリフト特性を示します。 この機能は、クロックの大きな電圧振幅が AD9249 の別の部分 に混入することを防止すると同時に、低ジッタ性能にとって重 要な、信号の高速な立上がり時間と立下がり時間を維持します。 ただし、ダイオード容量は 500 MHz より上の周波数で効いてき ます。適切な信号制限ダイオードの選択には注意が必要です。 4 Mini-Circuits® ADT1-1WT, 1:1 Z 2 0.1µF 50Ω 0 XFMR 0.1µF CLK+ 100Ω ADC 0.1µF CLK– –2 SCHOTTKY DIODES: HSMS2822 0.1µF –4 11536-049 VREF ERROR (mV) CLOCK INPUT 図 39.トランス結合の差動クロック(最大 200 MHz) –6 10 35 60 85 TEMPERATURE (°C) 0.1µF CLOCK INPUT 図 38.代表的な VREF ドリフト CLK+ 50Ω ADC 0.1µF 0.1µF SENSE ピンを AVDD に接続すると、内蔵リファレンス電圧がデ ィスエーブルされて、外部リファレンス電圧の使用が可能にな ります。内蔵リファレンス・バッファに対して、等価 7.5 kΩ を 持つ外部リファレンスが負荷になります(図 31 参照)。この内蔵 バッファは、ADC コアに対して正側と負側のフルスケール・リ ファレンスを発生します。したがって、外付けリファレンス電 圧は最大 1.0 V に制限する必要があります。 SENSE ピンはフローティングのままにしないでください。 Rev. 0 0.1µF － 19/36 － CLK– SCHOTTKY DIODES: HSMS2822 図 40.バラン結合の差動クロック(65 MHz～520 MHz) 11536-050 –15 11536-048 –8 –40 AD9249 データシート 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合 す るこ とです (図 41 参照 ) 。AD9510/AD9511/AD9512/AD9513/ AD9514/AD9515-x/AD9516-x/ AD9517-x クロック・ドライバは、 優れたジッタ性能を提供します。 0.1µF CLK+ 0.1µF 100Ω ADC 0.1µF CLK– 50kΩ 240Ω 50kΩ 11536-051 CLOCK INPUT AD951x PECL DRIVER 240Ω 図 41.差動 PECL サンプル・クロック(最大 520 MHz) 3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック 入 力 ピ ン へ AC 結 合 す る 方 法 で す ( 図 42 参 照 ) 。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515-x/AD9516-x/ AD9517-x クロック・ドライバは、優れたジッタ性能を提供しま す。 0.1µF CLK+ 0.1µF 100Ω 高速な高分解能 ADC は、クロック入力の品質に敏感です。与 えられた入力周波数(fA)でジッタ(tJ)のみにより発生する SNR 性 能の低下は次式で表されます。 ADC 0.1µF CLK– 50kΩ 11536-052 CLOCK INPUT AD951x LVDS DRIVER それでも、入力での立上がりエッジのジッタは問題であり、内 部安定化回路で容易に減少させることはできません。デューテ ィ・サイクル制御ループは、公称 20 MHz 以下のクロック・レ ートでは機能しません。このループは時定数を持っているため、 クロック・レートがダイナミックに変わるときは、これをアプ リケーションで考慮する必要があります。ダイナミックにクロ ック周波数が増減した後に、DCS ループが入力信号に再ロック するまで、1.5 µs～5 µs の待ち時間が必要です。 ジッタについての考慮事項 0.1µF CLOCK INPUT 代表的な高速 ADC では両クロック・エッジを使って、様々な 内部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、ダイナミック 性能特性を維持するためにはクロック・デューティ・サイクル の許容誤差は±5%以内である必要があります。 AD9249 は、非サンプリング・エッジ(立下がり)の再タイミング を行って、公称 50%のデューティ・サイクルを持つ内部クロッ ク信号を発生するデューティ・サイクル・スタビライザ(DCS) を内蔵しています。この回路により、AD9249 の性能に影響を 与えずに広範囲なクロック入力のデューティ・サイクルを許容 することができます。DCS をオンにすると、ノイズ性能と歪み 性能はデューティ・サイクルの広い範囲でほぼ平坦になります。 0.1µF CLOCK INPUT クロック・デューティ・サイクル 50kΩ 1 2π × f × t J A SNR の低下= 20 log10 図 42.差動 LVDS サンプル・クロック(最大 520 MHz) アプリケーションによっては、サンプル・クロック入力をシン グルエンド 1.8 V CMOS 信号で駆動できる場合があります。こ のようなアプリケーションでは、CLK+ピンを CMOS ゲートで 直接駆動し、CLK-ピンは 0.1 μF のコンデンサによりグラウンド へバイパスします( 図 43 参照)。 この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタの規定値を含む全ジッ タ・ソースの 2 乗和平方根を表します。IF アンダーサンプリン グ・アプリケーションは、特にジッタに敏感です(図 44)。 130 RMS CLOCK JITTER REQUIREMENT 120 VCC 50Ω1 110 AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ CLK+ ADC 150Ω RESISTOR IS OPTIONAL. 11536-053 CLK– 0.1µF 100 16 BITS 90 14 BITS 80 12 BITS 70 10 BITS 60 8 BITS 50 図 43.シングルエンド 1.8 V CMOS 入力クロック(最大 200 MHz) 40 30 入力クロック・ドライバ 1 AD9249 は、入力クロックを 1～8 分周できる入力クロック分周 器を内蔵しています。 AD9249 のクロック分周器は外部 SYNC 入力を使って同期させ ることができます。レジスタ 0x109 のビット 0 とビット 1 を使 うと、各 SYNC 信号で、またはレジスタが書込まれた後の最初 の SYNC 信号で、クロック分周器を再同期することができます。 有効な SYNC により、クロック分周器は初期状態にリセットさ れます。この同期機能を使うと、複数のデバイスのクロック分 周器の位相を一致させることができるので、入力の同時サンプ リングが保証されます。 Rev. 0 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps － 20/36 － 10 100 ANALOG INPUT FREQUENCY (MHz) 図 44.入力周波数およびジッタ対理論 SNR 1000 11536-054 CLOCK INPUT 1kΩ SNR (dB) 0.1µF AD9249 データシート デジタル出力とタイミング アパーチャ・ジッタが AD9249 のダイナミックレンジに影響を 与えるケースでは、クロック入力はアナログ信号として扱う必 要があります。クロック・ドライバの電源は ADC 出力ドライ バの電源から分離して、クロック信号がデジタル・ノイズから 変調を受けないようにする必要があります。低ジッタの水晶制 御オシレータは優れたクロック源です。クロックが別のタイプ のソース(ゲーティング、分周、または別の方法)から発生され る場合、最終ステップで元のクロックを使って再タイミングす る必要があります。 ADC に関係するジッタ性能の詳細については、AN-501 アプリケ ー シ ョ ン ・ ノ ー ト 「 Aperture Uncertainty and ADC System Performance」と AN-756 アプリケーション・ノート「Sampled Systems and the Effects of Clock Phase Noise and Jitter」を参照してく ださい。 消費電力とパワーダウン・モード 図 45 に示すように、AD9249 で消費される電力はサンプル・レ ートに比例するため、レジスタ 0x100 のビット[2:0]を使って複 数の省電力モードを設定することができます。 1.0 0.8 縮小レンジ・モードで動作する場合、出力電流は 2 mA に減少し ます。これにより、レシーバの 100 Ω 終端での振幅は 200 mV (差動 400 mV p-p )になります。 AD9249 の LVDS 出力によりカスタム ASIC や FPGA 内にある LVDS レシーバとのインターフェースが可能になり、ノイズの 多い環境で優れたスイッチング性能を得ることができます。100 Ω の終端抵抗をできるだけレシーバの近くに接続した 1 対１回 路の使用が推奨されます。遠端でレシーバ終端がない場合、ま たは差動パターン配線が良くない場合には、タイミング誤差が 発生します。このようなタイミング誤差を防止するため、パタ ーン長を 24 インチ以下に抑え、すべてのパターンを同じ長さに することが推奨されます。差動出力パターンは、できるだけ互 いに近づけて配置してください。適切なパターン長と配置の FCO とデータ・ストリームの例を図 46 に示します。図 47 に縮 小レンジ・モードでの LVDS 出力タイミング例を示します。 65MSPS SETTING 50MSPS SETTING 0.7 40MSPS SETTING 0.6 20MSPS SETTING 20 30 40 50 60 SAMPLE RATE (MSPS) 図 45.fSAMPLE 対総合消費電力、fIN = 9.7 MHz FCO 500mV/DIV DCO 500mV/DIV DATA 500mV/DIV SPI ポートによるか、または PDWN ピンをハイ・レベルにする と、AD9249 はパワーダウン・モードになります。この状態で、 ADC の消費電力は 2 mW (typ)になります。パワーダウン時は、 出力ドライバはハイ・インピーダンス状態になります。PDWN ピンをロー・レベルにすると、AD9249 は通常動作モードに戻 ります。PDWN はデジタル出力ドライバ電源(DRVDD)を基準に しているため、この電源電圧を超えることはできません。 図 46.ANSI-644 モード(デフォルト)での LVDS 出力タイミング例 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。パワーダウン・モ ードに入ると、内蔵コンデンサは放電するため、通常動作に戻 るときには再充電する必要があります。このため、ウェイクア ップ時間はパワーダウン・モードに留まる時間に関係し、パワ ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな ります。SPI ポート・インターフェースを使うときは、ADC を パワーダウン・モードまたはスタンバイ・モードにすることが できます。スタンバイ・モードにすると、高速なウェイクアッ プ時間が必要な場合に内蔵リファレンス回路を動作させたまま にしておくことができます。これらの機能の詳細については、 メモリ・マップのセクションを参照してください。 Rev. 0 5ns/DIV 11536-056 0.4 10 － 21/36 － FCO 500mV/DIV DCO 500mV/DIV DATA 500mV/DIV 5ns/DIV 11536-057 0.5 11536-145 TOTAL POWER (W) 0.9 AD9249 の差動出力は、デフォルトのパワーアップ時に ANSI644 LVDS 規格に準拠します。この機能は、SPI を介して低消費 電力(IEEE 1596.3 規格と同様の縮小信号オプション)に変更する ことができます。LVDS ドライバの電流は内部で発生され、各出 力での出力電流公称値は 3.5 mA に設定されます。LVDS レシー バ入力に接続される 100 Ω の差動終端抵抗は、レシーバ側で公 称 350 mV (差動 700 mV p-p)の振幅を発生させます。 図 47.縮小レンジ・モードでの LVDS 出力タイミング例 AD9249 データシート 図 48 に ANSI-644 規格(デフォルト)データ・アイを使用した LVDS 出力例と、標準 FR-4 材上でパターン長を 24 インチ以下と した場合のタイム・インターバル誤差(TIE)ジッタのヒストグラ ム例を示します。 これにより、データ・エッジの立上がり時間と立下がり時間が シャープになり、ビット・エラーが少なくなりますが、このオ プションを使うと DRVDD 電源の消費電力が大きくなります。 図 49.標準 FR-4 材料上でパターン長を 24 インチ以上にした ANSI-644 モードの LVDS 出力のデータ・アイ、外付け 100 Ω 遠 端終端のみ 図 48.標準 FR-4 材料上でパターン長を 24 インチ以下にした ANSI-644 モードの LVDS 出力のデータ・アイ、外付け 100 Ω 遠端終端のみ 図 49 には、標準 FR-4 材上でパターン長を 24 インチ以上にした 場合の例を示します。TIE ジッタ・ヒストグラムに、エッジが 理想位置からずれることによるデータ・アイ開口の減少が反映 されていることに注意してください。 パターン長が 24 インチを超える場合に、波形がデザイン上のタ イミング条件を満たすか否かはユーザーの判断によります。追 加の SPI オプションを使うと、16 個の出力すべての内部終端を 大きくして(電流を増やして)、長いパターンを駆動することがで きます。これはレジスタ 0x15 の設定で実現することができます。 出力データのデフォルト・フォーマットは 2 の補数です。表 10 に、出力コーディング・フォーマットの例を示します。出力デ ータ・フォーマットをオフセット・バイナリへ変更するときは、 メモリ・マップのセクションを参照してください。 各 ADC からのデータはシリアル化され、DDR モードで別々の チャンネルから出力されます。各シリアル・ストリームのデー タレートは、14 ビット×サンプル・クロック・レート×1/2 に等 しく、最大 455 Mbps です( = 14 ビット× 65 MSPS)/2 = 455 Mbps)。 最小変換レートは 10 MSPS(typ)です。この機能のイネーブルに ついては、メモリ・マップのセクションを参照してください。 表 10.デジタル出力コーディング Input (V) Condition (V) Offset Binary Output Mode Twos Complement Mode VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 Rev. 0 － 22/36 － AD9249 データシート AD9249 からのデータのキャプチャに役立てるため、2 個の出力ク ロック・タイプが用意されています。DCO±1 と DCO±2 は出力デ ータのクロックとして使われ、周波数はデフォルトの動作モード に対してサンプリング・クロック(CLK±)レートの 7 倍です。デー タは AD9249 からクロック駆動により出力され、ダブル・データ レート(DDR)でのキャプチャをサポートする DCO の立上がりエッ ジと立下がりエッジでキャプチャすることができます。DCO±1 は D±x1 (バンク 1)データのキャプチャに使用され、DCO±2 は D±x2 (バンク 2)データのキャプチャに使用されます。FCO±1 と FCO±2 は新しい出力バイトの開始を知らせるために使い、周波数はサン プル・クロック・レートに一致します。FCO±1 は D±x1(バンク 1) データをフレーム化し、FCO±2 は D±x2(バンク 2)データをフレー ム化します(図 3 と図 4 を参照)。 SPI を使用する場合、DCO の位相は 1 データ・サイクルに対して 60°単位で増加させることができます(1 DCO サイクルに対しては 30°)。この機能を使うと、必要に応じてシステムのタイミング・マ ージンを調整することができます。図 3 に示す DCO±1 と DCO±2 のデフォルト出力データ・エッジ・タイミングは、1 データ・サ イクルに対して 180°です(1 DCO サイクルに対しては 90° )。 もできます。この機能を使うと、低分解能のシステムに対する互 換性を実現してテストすることができます。分解能を 12 ビット・ シリアル・ストリームに変更すると、データ・ストリームは短く なります。12 ビットの例については、図 4 を参照してください。 図 3 に示すデフォルト・モードでは、データ出力シリアル・スト リーム内で MSB が先頭です。データ出力シリアル・ストリーム 内で LSB が先頭になるように SPI を使って変更することができま す。 12 種類のデジタル出力テスト・パターン・オプションがあり、こ れらは SPI を使って開始させることができます。この機能は、レ シーバ・キャプチャとタイミングを確認する際に便利です(使用可 能な出力ビット・シーケンス・オプションについては表 11 を参照 してください)。幾つかのテスト・パターンは、2 種類のシリア ル・シーケンシャル・ワードを持っているため、選択したテス ト・パターンに応じて種々の方法で切り替えることができます。 幾つかのパターンはデータ・フォーマット選択オプションに準拠 していないことに注意してください。さらに、カスタムのユーザ ー定義テスト・パターンを 0x19、0x1A、0x1B、0x1C の各レジスタ へ割り当てることができます。 また、SPI から 12 ビットのシリアル・ストリームを開始すること 表 11.柔軟な出力テスト・モード Output Test Mode Bit Sequence (Reg. 0x0D) Pattern Name Digital Output Word 1 1 0000 0001 Off (default) Midscale short 0010 +Full-scale short 0011 −Full-scale short 0100 Checkerboard 0101 PN sequence long 2 N/A 1000 0000 0000 (12-bit) 10 0000 0000 0000 (14-bit) 1111 1111 1111 (12-bit) 11 1111 1111 1111 (14-bit) 0000 0000 0000 (12-bit) 00 0000 0000 0000 (14-bit) 1010 1010 1010 (12-bit) 10 1010 1010 1010 (14-bit) N/A 0110 PN sequence short2 0111 One-/zero-word toggle 1000 1001 User input 1-/0-bit toggle 1010 1× sync 1011 One bit high 1100 Mixed frequency Digital Output Word 21 Subject to Data Format Select1 Notes N/A N/A N/A Yes Offset binary code shown N/A Yes Offset binary code shown N/A Yes Offset binary code shown 0101 0101 0101 (12-bit) 01 0101 0101 0101 (14-bit) N/A No Yes N/A N/A Yes 1111 1111 1111 (12-bit) 11 1111 1111 1111 (14-bit) Register 0x19 to Register 0x1A 1010 1010 1010 (12-bit) 10 1010 1010 1010 (14-bit) 0000 0011 1111 (12-bit) 00 0000 0111 1111 (14-bit) 1000 0000 0000 (12-bit) 0000 0000 0000 (12-bit) 00 0000 0000 0000 (14-bit) Register 0x1B to Register 0x1C N/A No N/A No N/A No N/A No 10 0000 0000 0000 (14-bit) 1010 0011 0011 (12-bit) 10 1000 0110 0111 (14-bit) PN23 ITU 0.150 X23 + X18 + 1 PN9 ITU 0.150 X9 + X5 + 1 No No Pattern associated with the external pin 1 N/A は該当なし。 2 PN シーケンス・ショートと PN シーケンス・ロングを除くすべてのテスト・モード・オプションでは、レシーバのデータ・キャプチャを確認するために 12 ビット～ 14 ビットのワード長をサポートすることができます。 Rev. 0 － 23/36 － AD9249 データシート PN シーケンス・ショート・パターンは、各 29 − 1 すなわち 511 ビ ットごとに繰り返す擬似ランダム・ビット・シーケンスを発生し ます。PN シーケンスの説明と発生方法については、ITU-T 0.150 (05/96) 規格のセクション 5.1 を参照してください。 シード値は全 ビット 1 です(初期値については表 12 を参照)。出力は、MSB ファ ースト・フォーマットのシリアル PN9 シーケンスをパラレル表現 したものです。先頭の出力ワードは、MSB に位置合わせした PN9 シーケンスの先頭 14 ビットです。 表 12.PN シーケンス Sequence Initial Value Next Three Output Samples (MSB First) Twos Complement PN Sequence Short PN Sequence Long 0x1FE0 0x1FFF 0x1DF1, 0x3CC8, 0x294E 0x1FE0, 0x2001, 0x1C00 これらの追加デジタル出力タイミング機能の、SPI を介する変更 方法については、メモリ・マップのセクションを参照してくださ い。 SDIO/DFS ピン SPI 動作モードが不要なアプリケーションでは、CSB1 ピンと CSB2 ピンを AVDD に接続し、SDIO/DFS ピンにより表 13 に従っ て出力データ・フォーマットの選択を制御します。 表 13.出力データ・フォーマット・セレクト・ピンの設定値 Output Mode AVDD GND (Default) Twos complement Offset binary デバイスのパワーアップ時に、SCLK/DTP ピンと CSB1 ピンおよ び CSB2 ピンをハイ・レベルにすると、シングル・デジタル・テ スト・パターンをイネーブルすることができます。SCLK/DTP を AVDD に接続すると、ADC チャンネルはパターン 10 0000 0000 0000 をシフト出力します。FCO±1、FCO±2、DCO±1、DCO±2 の 各ピンは通常通りに動作しますが、すべてのチャンネルは繰り返 しテスト・パターンをシフト出力します。このパターンを使うと、 FCO±1、FCO±2、DCO±1、DCO±2、出力データの間のタイミン グ・アライメント調整を行うことができます。SCLK/ DTP ピンは、 GND へ接続した 30 kΩ 抵抗を内蔵しています。通常動作ではこの ピンを未接続のままにすることができます。 表 14.デジタル・テスト・パターンのピン設定 PN シ ー ケ ン ス ・ ロ ン グ ・ パ タ ー ン は 、 各 223 − 1 す な わ ち 8,388,607 ビットごとに繰り返す擬似ランダム・ビット・シーケン スを発生します。PN シーケンスの説明と発生方法については、 ITU-T 0.150 (05/96) 規格のセクション 5.6 を参照してください。 シード値は全ビット 1 であり(初期値については表 12 を参照)、 AD9249 では ITU 規格に対してビット・ストリームを逆にしていま す。出力は、MSB ファースト・フォーマットのシリアル PN23 シー ケンスをパラレル表現したものです。先頭の出力ワードは、MSB に位置合わせした PN23 シーケンスの先頭 14 ビットです。 DFS Pin Voltage SCLK/DTP ピン Selected DTP DTP Voltage Resulting D±xx Normal Operation DTP No connect AVDD Normal operation 10 0000 0000 0000 SPI ポートからコマンドを与えると、その他およびカスタムのテ スト・パターンも観測することができます。使用可能なオプショ ンについては、メモリ・マップのセクションを参照してください。 CSB1 ピンと CSB2 ピン SPI 動作モードが不要なアプリケーションでは、CSB1 ピンと CSB2 ピンを AVDD へ接続する必要があります。CSB1 と CSB2 を ハイ・レベルに接続すると、SCLK と SDIO のすべての SPI 通信情 報が無視されます。 CSB1 は、出力 D±A1～D±H1(バンク 1)に影響する SPI 回路を選択 ／非選択します。CSB2 は、出力 D±A2～D±H2(バンク 2)に影響す る SPI 回路を選択／非選択します。 CSB1 と CSB2 は同じ信号(両信号を接続)で制御することが推奨さ れます。この方法では、両信号を AVDD に接続するか、または SPI 機能を選択するかによらず、ADC の両バンクは同じ制御を受 け、常に同じ状態になります。 RBIAS1 ピンと RBIAS2 ピン ADC の内部コア・バイアス電流を設定するときは、グラウンドと RBIAS1 ピンおよび RBIAS2 ピンとの間に 1%許容誤差の 10.0 kΩ 抵抗を接続してください。 Rev. 0 － 24/36 － AD9249 データシート 組み込み出力テスト・モード AD9249 は、各データ出力チャンネルのテストとボード・レベル のデバッグを可能にするテスト機能を内蔵しています。AD9249 の出力に予測可能な値を出力させるための様々な出力テスト・オ プションも用意されています。 出力テスト・モード 出力テスト・モードを表 11 に示します。これらは、アドレス 0x0D の出力テスト・モード・ビットから制御されます。出力テス ト・モードをイネーブルすると、ADC のアナログ・セクションが デジタル・バックエンド・ブロックから切り離され、テスト・パタ ーンが出力フォーマッティング・ブロックを通して実行されます。 Rev. 0 幾つかのテスト・パターンは出力フォーマッティングが行われ、 また幾つかは行われないものもあります。レジスタ 0x0D のビッ ト 4 またはビット 5 をセットすることにより、PN シーケンス・テ ストの PN ジェネレータをリセットすることができます。これら のテストはアナログ信号の有無によらず(有りの場合、アナログ信 号は無視されます)実行することができますが、エンコード・クロ ックは必要です。詳細については、アプリケーション・ノート AN-877 、 「 SPI を 使 っ た 高 速 ADC へ の イ ン タ ー フ ェ ー ス （Interfacing to High Speed ADCs via SPI）」を参照してください。 － 25/36 － AD9249 データシート シリアル・ポート・インターフェース(SPI) AD9249 シリアル・ポート・インターフェース(SPI)を使うと、ADC 内部に用意されている構造化されたレジスタ・スペースを介して コンバータの特定の機能または動作を設定することができます。 SPI を使うと、アプリケーションに応じて、柔軟性とカスタマイ ズ性が向上します。シリアル・ポートを介してアドレスがアクセ スされ、読み書きすることもできます。メモリは、バイトで構成 されており、さらにフィールドに分割できます。これについては メモリ・マップのセクションに記載してあります。詳細について は、AN-877 アプリケーション・ノート「SPI を使った高速 ADC へ のインターフェース（Interfacing to High Speed ADCs via SPI）」を参 照してください。AD9249 に固有な SPI 情報は AD9249 データシー トに記載されており、この情報の方が AN-877 アプリケーショ ン・ノートに記載されている一般情報より優先されます。 SPI を使う設定 この ADC の SPI は、SCLK/DTP ピン(SCLK 機能)、SDIO/DFS ピン (SDIO 機能)、CSB1 ピン、CSB2 ピンの 4 本のピンにより定義され ます( 表 15 参照)。SCLK (シリアル・クロック)ピンは、ADC に対 する読出し／書込みデータの同期に使用されます。SDIO (シリア ル・データ入力／出力)ピンは 2 つの機能で共用されるピンであり、 内部 ADC メモリ・マップ・レジスタに対するデータの送受信に 使われます。CSB1 と CSB2 (チップ・セレクト・バー)はアクティ ブ・ローのコントロール信号であり、読出しサイクルと書込みサ イクルをイネーブル／ディスエーブルします。 Function SCLK (SCLK/DTP) SDIO (SDIO/DFS) Serial clock. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial data input/output. A dual-purpose pin that serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active low control that gates the read and write cycles. CSB1 enables/disables SPI for eight channels in Bank 1; CSB2 enables/ disables SPI for eight channels in Bank 2. CSB1 および／または CSB2 の立下がりエッジと SCLK の立上がり エッジの組み合わせにより、フレームの開始が指定されます。シ リアル・タイミングの例とその定義を図 50 と表 5 に示します。 tHIGH tDS tS tDH CSB1, CSB2 命令フェーズでは、16 ビット命令が送信されます。命令フェーズ の後ろにはデータが続き、長さは W0 ビットと W1 ビットにより 指定されます。 命令フェーズでは、ワード長の他に、シリアル・フレームが読出 し動作または書込み動作のいずれであるかを指定します。これに より、シリアル・ポートをチップの設定と内蔵メモリ値の読出し に使うことができます。マルチバイト・シリアル・データの先頭 バイトの先頭ビットは、読出しコマンドまたは書込みコマンドの いずれが発行されているかを表示します。命令がリードバック動 作の場合、リードバックを実行すると、シリアル・データ入力／ 出力(SDIO)ピンの方向がシリアル・フレーム内の該当するポイン トで入力から出力へ変わります。 すべてのデータは 8 ビット・ワードで構成されます。データは、 MSB ファースト・モードまたは LSB ファースト・モードで送信 することができます。MSB ファースト・モードはパワーアップ時 のデフォルトであり、SPI ポート設定レジスタを使って変えるこ とができます。この機能およびその他の詳細については、AN-877 アプリケーション・ノート「SPI を使った高速 ADC へのインター フェース（Interfacing to High Speed ADCs via SPI）」を参照してく ださい。 tCLK tH tLOW SCLK DON’T CARE SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 50.シリアル・ポート・インターフェースのタイミング図 Rev. 0 － 26/36 － D2 D1 D0 DON’T CARE 11536-060 CSB1, CSB2 CSB1 と CSB2 は同じ信号で制御することが推奨されます(両信号 を接続します)。この方法では、両信号を AVDD に接続するか、 または SPI 機能を選択するかによらず、ADC の両バンクは同じ制 御を受け、常に同じ状態になります。 入力データは、SCLK の立上がりエッジでレジスタにロードされ、 出力データは立下がりエッジで送信されます。読出しを要求して いるコンバータへアドレス情報が渡されると、SDIO ラインがク ロック・サイクルの 1/2 以内に入力から出力へ変化します。この タイミングにより、次のクロック・サイクルの立下がりエッジま でに、データが安全にこのシリアル・ラインに出力されてコント ローラから読出せるようになります。 表 15.シリアル・ポート・インターフェース・ピン Pin CSB1 ピンと CSB2 ピンを使用するその他のモードもあります。 デバイスをイネーブル固定にするときは、CSB1 と CSB2 をロー・ レベルに固定します。これはストリーミングと呼ばれます。CSB1 と CSB2 をバイト間でハイ・レベルに維持して外部タイミングを 延ばすことができます。CSB1 と CSB2 をハイ・レベルに固定する と、SPI 機能はハイ・インピーダンス・モードになります。この モードではすべての SPI ピンは 2 つ目の機能になります。 AD9249 データシート ハードウェア・インターフェース 表 15 に示すピンにより、ユーザー書込みデバイスと AD9249 の シリアル・ポートとの間の物理インターフェースが構成されて います。SPI インターフェースを使用するときは、SCLK/DTP ピ ン (SCLK 機能)、CSB1 ピン、CSB2 ピンは入力として機能します。 SDIO/DFS ピン(SDIO 機能)は双方向で、書込みフェーズでは入 力として、リードバック時は出力として、それぞれ機能します。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、AN-812 アプリケーション・ノート「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB1 信号、CSB2 信号、SDIO 信号は一般に ADC クロックに非同期であるため、これらの信号からのノイズがコ ンバータ性能を低下させることがあります。内蔵 SPI バスを他の デバイスに対 して使うこと が便利な場合 には、こ の バ ス と AD9249 との間にバッファを設けて、クリティカルなサンプリン グ区間にコンバータ入力でこれらの信号が変化することを防止 することが必要になります。 SPI インターフェースを使用しない場合には、幾つかのピンは 共用ピンとして機能します。デバイス・パワーオン時にピンを DRVDD またはグラウンドに接続すると、それらのピンは特定 の機能として使われます。表 13 と表 14 に、AD9249 でサポート しているストラップ接続可能な機能を示します。 SPI を使わない設定 SPI コントロール・レジスタにインターフェースしないアプリ ケーションでは、SDIO/DFS ピン、SCLK/DTP ピン、PDWN ピン は、独立した CMOS 互換のコントロール・ピンとして機能しま す。デバイスがパワーアップすると、これらのピンは出力デー タ・フォーマット、出力デジタル・テスト・パターン、パワー ダウン機能制御用のスタティック・コントロール・ラインとし て使用されるものと見なされます。 Rev. 0 このモードでは、CSB1 ピンおよび CSB2 ピンを AVDD に接続 する必要があります。この接続により、シリアル・ポート・イ ンターフェースがディスエーブルされます。 デバイスが SPI モードの場合、PDWN ピン(イネーブル時)はア クティブのままになります。パワーダウンの SPI 制御の場合、 PDWN ピンは非アクティブ状態(ロー・レベル)に設定してくだ さい。 SPI からアクセス可能な機能 表 16 に、SPI からアクセスできる一般的な機能の簡単な説明を 示します。これらの機能は、AN-877 アプリケーション・ノート 「SPI を使った高速 ADC へのインターフェース（Interfacing to High Speed ADCs via SPI）」で詳しく説明しています。AD9249 デ バイスに固有な機能は表 17 外部メモリ・マップ・レジスタ・テ ーブルの後のメモリ・マップ・レジスタの説明のセクションに 説明します。 表 16.SPI を使ってアクセスできる機能 Feature Name Description Power Mode Allows the user to set either power-down mode or standby mode Allows the user to access the DCS, set the clock divider, set the clock divider phase, and enable the sync function Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set the output mode Allows the user to set the output clock polarity Allows scalable power consumption options based on resolution and speed grade selection Clock Offset Test I/O Output Mode Output Phase ADC Resolution and Speed Grade － 27/36 － AD9249 データシート メモリ・マップ デフォルト値 メモリ・マップ・レジスタ・テーブルの読出し メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは大まかに、チップ 設定レジスタ(アドレス 0x00～アドレス 0x02)、デバイス・イン デックス・レジスタと転送レジスタ(アドレス 0x04、アドレス 0x05、アドレス 0xFF)、セットアップ、コントロール、テスト などのグローバル ADC ファンクション・レジスタ(アドレス 0x08～アドレス 0x109)の 3 つのセクションに分かれています。 メモリ・マップ・レジスタ・テーブル( 表 17 参照)には、各 16 進アドレスに対するデフォルトの 16 進値が記載してあります。 見出しビット 7 (MSB)が付いた列は、2 進 8 ビット表示の MSB です。 例えば、アドレス 0x05 のデバイス・インデックス 1 レ ジスタは、16 進デフォルト値 0x3F を持ちます。 これは、アド レス 0x05 で、ビット[7:6] = 0 かつ残りのビット[5:0] = 1 を意味 します。この設定値は、デフォルトのチャンネル・インデック ス設定値です。 デフォルト値により、全 ADC チャンネルは次 の書込みコマンド受信になります。この機能およびその他の詳 細については、AN-877 アプリケーション・ノート「SPI を使っ た高速 ADC へのインターフェース（ Interfacing to High Speed ADCs via SPI）」を参照してください。このアプリケーション・ ノートでは、レジスタ 0x00～レジスタ 0xFF により制御される 機能を詳しく説明しています。残りのレジスタは、メモリ・マ ップ・レジスタの説明のセクションに記載してあります。 未使用ロケーション 表 17 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスでは現在サポートされていません。有効 アドレス・ロケーションの未使用ビットには 0 を書込んでくだ さい。アドレス・ロケーションの一部が有効な場合にのみ、こ れらのロケーションへの書込みが必要です(例えばアドレス 0x05)。アドレス・ロケーション全体が未使用、またはアドレス が表 17 に記載されていない場合(例えばアドレス 0x13)、このア ドレス・ロケーションに対しては書込みを行わないでください。 Rev. 0 AD9249 をリセットした後 (アドレス 0x00 のビット 5 とビット 2 を使用)、レジスタにはデフォルト値がロードされます。レジス タのデフォルト値は、表 17 メモリ・マップ・レジスタ表のデフ ォルト値 (16 進)の列に記載してあります。 ロジック・レベル ロジック・レベルは次のように定義します。 • • 「ビットをセットする」は、「ビットをロジック 1 に設定す る」または「ビットにロジック 1 を書込む」と同じ意味で す。 「ビットをクリアする」は、「ビットをロジック 0 に設定す る」または「ビットにロジック 0 を書込む」と同じ意味で す。 チャンネル固有のレジスタ 幾つかのチャンネル・セットアップ機能は、各チャンネルごと に独立に設定することができます。これらの場合、チャンネ ル・アドレス・ロケーションは、内部で各チャンネルにコピー されます。すなわち、各チャンネルには固有のレジスタ・セッ トがあります。これらのレジスタとビットは、表 17 でローカル と表示されています。これらのローカル・レジスタとビットを アクセスするときは、該当するデータ・チャンネル・ビット(A1、 A2 から H1、H2 まで)と、レジスタ 0x04 とレジスタ 0x05 のクロ ック・チャンネル(DCO±1、DCO±2、FCO±1、FCO±2)をセット します。レジスタ 0x04 とレジスタ 0x05 のすべての有効ビット がセットされると、あるローカル・レジスタに対する後続の書 込みが、すべてのデータ・チャンネルのレジスタと DCO±x/FCO±x クロック・チャンネルに対して有効になります。 読出しサイクルでは、1 つのチャンネル(A1、A2 から H1、H2 ま で)のみをセットして、1 つローカル・レジスタを読出してくだ さい。SPI 読出しサイクルで全ビットがセットされると、デバ イスはチャンネル A1 の値を返します。 表 17 でグローバルと指定されたレジスタとビットは、独立した 設定が許されていないチャンネル機能に対して適用されるため、 デバイス全体に有効です。レジスタ 0x04 とレジスタ 0x05 内の 設定は、グローバルなレジスタとビットに影響を与えません。 － 28/36 － AD9249 データシート メモリ・マップ AD9249 では、3 線式 (双方向 SDIO) インターフェースと 16 ビット・アドレシングを採用しています。このためレジスタ 0x00 のビット 0 とビット 7 は 0 に、ビット 3 とビット 4 は 1 に、それぞれ設定されます。レジスタ 0x00 のビット 5 がハイ・レベルに設定されると、SPI はソフト・リセットを開始し、すべてのユーザー・レジスタがデフォルト値に戻され、ビット 2 は自動的にクリアされます。 表 17.メモリ・マップ・レジスタ・テーブル Reg. Addr. (Hex) Register Name Chip Configuration Registers 0x00 SPI port configuration 0x01 Chip ID (global) 0x02 Chip grade (global) Bit 7 (MSB) 0= SDIO active Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) LSB first Soft reset 1= 16-bit address 1= 16-bit address Soft reset LSB first 0 = SDIO active 8-bit chip ID, Bits[7:0]; 0x92 = the AD9249, a 16-channel, 14-bit, 65 MSPS serial LVDS Open Speed grade ID, Bits[6:4]; 011 = 65 MSPS Open Open Open Default Value (Hex) 0x18 Read only; 0x92 Open Read only Device Index and Transfer Registers 0x04 Device Index 2 Open Open Open Open H1, H2 data channels G1, G2 data channels F1, F2 data channels E1, E2 data channels 0x0F 0x05 Device Index 1 Open Open DCO±1, DCO±2 clock channels FCO±1, FCO±2 clock channels D1, D2 data channels C1, C2 data channels B1, B2 data channels A1, A2 data channels 0x3F 0xFF Transfer Open Open Open Open Open Open Open Initiate override 0x00 Global ADC Function Registers 0x08 Power modes Open (global) Open Open Open 0x09 Open External powerdown pin function; 0 = full powerdown, 1= standby Open Open Open Rev. 0 Clock (global) Open － 29/36 － Open Open Internal power-down mode, Bits[1:0]; 00 = chip run 01 = full power-down 10 = standby 11 = digital reset Open Duty cycle stabilizer; 0 = off 1 = on Comments Nibbles are mirrored such that a given register value yields the same function for either LSB first mode or MSB first mode. Unique chip ID used to differ-entiate devices. Read only. Unique speed grade ID used to differentiate graded devices. Read only. Bits are set to determine which device on chip receives the next write command. The default is all devices on chip. Bits are set to determine which device on chip receives the next write command. The default is all devices on chip. Sets resolution/ sample rate override. 0x00 Determines various generic modes of chip operation. 0x01 Turns duty cycle stabilizer on or off. AD9249 データシート Reg. Addr. (Hex) 0x0B Register Name Clock divide (global) 0x0C Enhancement control 0x0D Test mode (local except for PN sequence resets) 0x10 0x14 Offset adjust (local) Output mode 0x15 Output adjust 0x16 Output phase 0x18 VREF Rev. 0 Bit 7 (MSB) Open Bit 0 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 (LSB) Open Open Open Open Clock divide ratio, Bits[2:0]; 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 Open Open Open Open Open Chop Open Open mode; 0 = off 1 = on User input test mode, Reset PN Reset Output test mode, Bits[3:0] (local); Bits[7:6]; long gen PN 0000 = off (default) 00 = single short 0001 = midscale short 01 = alternate gen 0010 = positive FS 10 = single once 0011 = negative FS 11 = alternate once 0100 = alternating checkerboard (affects user input test 0101 = PN23 sequence mode only; 0110 = PN9 sequence Register 0x0D, 0111 = one-/zero-word toggle Bits[3:0] = 1000) 1000 = user input 1001 = 1-/0-bit toggle 1010 = 1× sync 1011 = one bit high 1100 = mixed bit frequency 8-bit device offset adjustment, Bits[7:0] (local); offset adjust in LSBs from +127 to −128 (twos complement format) Open LVDS-ANSI/ Open Open Open Output Open Output LVDS-IEEE invert; format; 0 = not option; 0 = offset inverted 0 = LVDSbinary 1 = twos 1= ANSI 1 = LVDScompleinverted IEEE ment (local) reduced (default) range link (global) (global); see Table 18 Open Open Output driver Open Open Open FCO±x, termination, DCO±x Bits[5:4]; output drive 00 = none (local); 01 = 200 Ω 0 = 1× drive 10 = 100 Ω 1 = 2× drive 11 = 100 Ω Open Input clock phase adjust, Bits[6:4]; Output clock phase adjust, Bits[3:0]; (value is number of input clock (setting = 0000 to 1011; see Table 20) cycles of phase delay; see Table 19) Open Open Open Open Open － 30/36 － Input full-scale adjustment; digital scheme, Bits[2:0]; 000 = 1.0 V p-p 001 = 1.14 V p-p 010 = 1.33 V p-p 011 = 1.6 V p-p 100 = 2.0 V p-p Default Value (Hex) 0x00 Comments Divide ratio is the value plus 1. 0x00 Enables/ disables chop mode. 0x00 When set, test data is placed on the output pins in place of normal data. 0x00 Device offset trim. Configures outputs and format of the data. 0x01 0x00 Determines LVDS or other output properties. 0x03 On devices that use global clock divide, determines which phase of the divider output supplies the output clock. Internal latching is unaffected. Digital adjustment of input full-scale voltage. Does not affect analog voltage reference 0x04 AD9249 データシート Reg. Addr. (Hex) 0x19 Register Name USER_PATT1_L SB (global) Bit 7 (MSB) B7 Bit 6 B6 Bit 5 B5 Bit 4 B4 Bit 3 B3 Bit 2 B2 Bit 1 B1 Bit 0 (LSB) B0 Default Value (Hex) 0x00 0x1A USER_PATT1_ MSB (global) B15 B14 B13 B12 B11 B10 B9 B8 0x00 0x1B USER_PATT2_L SB (global) B7 B6 B5 B4 B3 B2 B1 B0 0x00 0x1C USER_PATT2_ MSB (global) B15 B14 B13 B12 B11 B10 B9 B8 0x00 0x21 Serial output data control (global) LVDS output LSB first Wordwise DDR, one lane, Bits[6:4]; 100 = DDR, one lane PLL low encode rate mode Open 0x22 Serial channel status (local) Open Open Open Open 0x100 Resolution/ sample rate override Open Resolution/ sample rate override enable 0x101 User I/O Control 2 Open Open Open Open Open Open Open SDIO pulldown 0x00 0x102 User I/O Control 3 Open Open Open Open Open Open Open 0x00 0x109 Sync Open Open Open Open VCM powerdown Open Open Sync next only Enable sync 0x00 Rev. 0 Open Open Resolution, Bits[5:4]; 01 = 14 bits 10 = 12 bits Open － 31/36 － Serial output number of bits, Bits[1:0]; 01 = 14 bits 10 = 12 bits Channel output reset Channel powerdown Sample rate, Bits[2:0]; 000 = 20 MSPS 001 = 40 MSPS 010 = 50 MSPS 011 = 65 MSPS 0x41 0x00 0x00 Comments User Defined Pattern 1 LSB. User Defined Pattern 1 MSB. User Defined Pattern 2 LSB. User Defined Pattern 2 MSB. Serial stream control. Default causes MSB first and the native bit stream. Powers down individual sections of a converter. Resolution/ sample rate override (requires transfer register, Register 0xFF). Disables SDIO pulldown. VCM control. AD9249 データシート メモリ・マップ・レジスタの説明 出力モード(レジスタ 0x14) レジスタ 0x00～レジスタ 0xFF で制御される機能の詳細につい ては、アプリケーション・ノート AN-877「SPI を使った高速 ADC へ の イ ン タ ー フ ェ ー ス （ Interfacing to High ADCs via SPI）」を参照してください。 ビット 7—オープン デバイス・インデックス (レジスタ 0x04 とレジスタ 0x05) マップ内には、各チャンネルに対して独立に設定可能な機能が ある一方で、すべてのチャンネルに対して、選択に無関係にグ ローバルに適用される機能もあります(コンテキストに依存)。 レジスタ 0x04 とレジスタ 0x05 のビット[3:0]を使って、対象とな るデータ・チャンネルを選択することができます。出力クロッ ク・チャンネルも、レジスタ 0x05 で選択することができます。 独立な機能リストの一部をこれらのデバイスに使用することが できます。 ビット 6—LVDS-ANSI/LVDS-IEEE オプション このビットをセットすると(ビット 6 = 1)、LVDS-IEEE (縮小レン ジ)オプションが選択されます。デフォルト設定値は LVDSANSI です。表 18 に示すように、LVDS-ANSI モードまたは LVDS-IEEE 縮小レンジ・リンクを選択すると、レジスタ 0x15 の ビット[5:4]を使ってドライバ終端抵抗を選択することができま す。ドライバ電流が自動的に選択されて、適切な出力振幅が得 られます。 表 18.LVDS-ANSI/LVDS-IEEE オプション LVDS-ANSI/ LVDS-IEEE Option, Bit 6 Output Mode Output Driver Termination Output Driver Current 転送(レジスタ 0xFF) 0 LVDS-ANSI User selectable レジスタ 0x100 以外の全レジスタは、書込まれたときに更新さ れます。この転送レジスタでビット 0 = 1 を設定すると、 ADC 分解能／サンプル・レート・オーバーライド・レジスタ (アドレ ス 0x100)内の設定値が初期化されます。 1 LVDS-IEEE reduced range link User selectable Automatically selected to give proper swing Automatically selected to give proper swing パワー・モード(レジスタ 0x08) ビット[5:3]—オープン ビット[7:6]—オープン ビット 2—出力の反転 ビット 5—外部パワーダウン・ピン機能 このビットをセットすると(ビット 2 = 1)、出力ビット・ストリ ームが逆になります。 セットすると(ビット 5 = 1)、外部 PDWN ピンがスタンバイ・モー ドを開始します。クリアすると(ビット 5 = 0)、外部 PDWN ピン がフル・パワーダウン・モードを開始します。 ビット[4:2]—オープン ビット[1:0]—内部パワーダウン・モード 通常の動作(ビット[1:0] = 00)では、全 ADC チャンネルがアクテ ィブになります。 ビット 1—オープン ビット 0—出力フォーマット デフォルトで、このビットをセットすると(ビット 0 = 1)、デー タ出力が 2 の補数フォーマットになります。このビットをクリ アすると (ビット 0 = 0)、出力モードがオフセット・バイナリに 変更されます。 フル・パワーダウン・モード(ビット[1:0] = 01)では、デジタル・ データ・パス・クロックがディスエーブルされ、デジタル・デ ータ・パスがリセットされます。出力はディスエーブルされま す。 ビット[7:6]—オープン スタンバイ・モード(ビット[1:0] = 10)では、デジタル・デー タ・パス・クロックと出力がディスエーブルされます。 これらのビットを使うと、出力ドライバの内部終端抵抗を選択 することができます。 デジタル・リセット(ビット[1:0] = 11)時、SPI ポート以外の全デ ジタル・データ・パス・クロックとチップ上の出力(該当する場 合)がリセットされます。SPI は常にユーザー制御下にあること に注意してください。すなわち、パワーオン・リセット以外に リセットで自動的にディスエーブルされることはありません。 ビット[3:1]—オープン エンハンスメント・コントロール(レジスタ 0x0C) ビット[7:3]—オープン ビット 2—チョップ・モード ホモダインやダイレクト・コンバージョン・レシーバのような オフセット電圧と他の低周波ノイズに敏感なアプリケーション に対して、ビット 2 をセットして、AD9249 の初段ステージでの チョッピング機能をイネーブルすることができます。 周波数領 域 では 、チョッ ピン グはオフ セッ トと他の 低周 波ノイズ を fCLK/2 に変換するので、これをフィルタで除去することができ ます。 出力調整(レジスタ 0x15) ビット[5:4]—出力ドライバ終端 ビット 0—FCO±x、DCO±x 出力駆動 出力調整レジスタのビット 0 は、各出力 FCO±1、FCO±2、 DCO±1、DCO±2 の LVDS ドライバの駆動強度を制御します。デ フォルト値 (ビット 0 = 0)は、1×の駆動強度です。レジスタ 0x05 の該当するチャンネル・ビットをセットし、次にビット 0 をセ ットすると、駆動強度を 2×に設定することができます。これら の機能は、出力ドライバ終端の選択と一緒に使用することはで きません。終端の選択は、出力ドライバ終端と出力駆動を選択 した場合の FCO±1、FCO±2、DCO±1、DCO±2 の 2×ドライバ強 度より優先します。 ビット[1:0]—オープン Rev. 0 － 32/36 － AD9249 データシート 出力位相(レジスタ 0x16) 分解能／サンプル・レート・オーバーライド (レジスタ 0x100) ビット 7—オープン ビット[6:4]—入力クロック位相調整 クロック分周器 (レジスタ 0x0B)を使う場合、供給するクロック 周波数は内部サンプリング・クロックより高くなります。ビッ ト[6:4] は、サンプリングを行う外部クロックの位相を指定しま す。これは、クロック分周器を使用する場合にのみ適用されま す。レジスタ 0x0B のビット[2:0]の値より大きい値をビット[6:4] の値として選択することは禁止されています。詳細については、 表 19 を参照してください。 表 19.入力クロック位相調整オプション Input Clock Phase Adjust, Bits[6:4] Number of Input Clock Cycles of Phase Delay 000 (Default) 001 010 011 100 101 110 111 0 1 2 3 4 5 6 7 このレジスタは、フル・サンプル・レートを必要としないアプリ ケーションで、デバイス性能を低下できるように (すなわち低消 費電力化)デザインされています。転送レジスタ(レジスタ 0xFF) のビット 0 に 1 が書込まれるまで、このレジスタ内の設定値は 初期化されません。 この機能はサンプル・レートに影響を与えません。ADC の最大 サンプル・レート能力と分解能に影響を与えます。 ユーザーI/O コントロール 2 (レジスタ 0x101) ビット[7:1]—オープン ビット 0—SDIO プルダウン ビット 0 = 1 を設定すると、SDIO/DFS ピンの内部 30 kΩ プルダ ウンがディスエーブルされます。この機能は、多くのデバイス が SPI バスに接続されたとき負荷を制限します。 ユーザーI/O コントロール 3 (レジスタ 0x102) ビット[7:4]—オープン ビット 3—VCM パワーダウン ビット[3:0]—出力クロック位相調整 ビット 3 = 1 を設定すると、内蔵 VCM ジェネレータがパワーダ ウンします。この機能は、外部リファレンスを供給する際に使 います。 詳細については、表 20 を参照してください。 ビット[2:0]—オープン 表 20.出力クロック位相調整オプション Output Clock, Phase Adjust, Bits[3:0] DCO Phase Adjustment (Degrees Relative to D±x Edge) 0000 0001 0010 0011 (Default) 0100 0101 0110 0111 1000 1001 1010 1011 0 60 120 180 240 300 360 420 480 540 600 660 Rev. 0 － 33/36 － AD9249 データシート 入力間のクロストーク アプリケーション情報 入力間のクロストークを防止するため、次のガイドラインに従っ てください。 デザイン・ガイドライン • 1 つのシステムとして、AD9249 のデザインとレイアウトを開始す る前に、特定のピンに必要とされる特別な回路接続とレイアウト 条件についての次のガイドラインをお読みください。 • • 電源とグラウンドの推奨事項 電源を AD9249 に接続する際、2 個の 1.8 V 電源を使うことが推奨 されます。1 つはアナログ用電源 (AVDD)、もう 1 つはデジタル出 力用電源(DRVDD)です。AVDD と DRVDD には、複数の異なるデ カップリング・コンデンサを使って高周波と低周波をカバーする 必要があります。これらコンデンサは PCB レベルの入り口の近く で、かつ最短パターンでデバイス・ピンの近くに配置してくださ い。 AD9249 を使うときは、一般に 1 枚の PC ボード・グラウンド・プ レーンで十分です。適切なデカップリングと PCB のアナログ、デ ジタル、クロックの各セクションの適切な分割により、最適性能 を容易に実現することができます。 • • • アナログ入力とクロックへのデジタル出力スイッチング・ノ イズの混入 アナログ入力とクロックへのデジタル出力スイッチング・ノイズ の混入は、次のガイドラインに従って防止してください。 • ボード・レイアウト時の考慮事項 最適性能を得るためには、AD9249 ボードのレイアウトに特別な 考慮が必要です。AD9249 ではチャンネル数が多く、かつ小型フ ットプリントの採用により、クロストークとスイッチング・ノイ ズに関係する問題に対して考慮が必要な高密度構成が発生します。 パターン対は、誘導結合と容量結合により相互に干渉します。次 のガイドラインに従ってください。 • • • • • 容量結合は、変化する電流に起因して隣接パターンからの変 化する磁界によりパターンに誘導される電流です。可能な場 合はパターンを互いに直交させ、距離を互いに離してこの影 響を軽減させます。 容量結合は、隣接パターンの変化する電界によりパターンに 誘導される電荷です。 向かい合う面積を小さくし、パターン 間の距離を大きくし、または誘電体特性を変えることにより、 この影響を軽減することができます。 貫通ビアは両タイプの結合に対して特に優れた導体であるた め、注意深く使用する必要があります。 同じ層を通過する隣接パターンは、チャンネル間で不平衡結 合を発生します。 ある層のパターンは、プレーン (AC グラウンド)により別の 層のパターンから分離する必要があります。大きな結合は、 貫通ビアの周りの後退部分のような、プレーン間の間隙を通 して発生します。 Rev. 0 • • 信号源の混入 入力を配線する際、ボードの上面と底面(または他の層)の間 で入力チャンネルを交互に変えてください。 上面チャンネルには、他の入力チャンネル・ビアから 5 mm 以内にビアがないことを確認して下さい。 底面チャンネルに対しては、パッド内ビアを使ってチャンネ ル間の上面メタル結合を小さくしてください。 入力パターンを間隔 2 mm 以下で互いに並行させないでくだ さい。 可能な場合、パターンを互いに直行させてください。また DC でないパターンに直行させてください。 間接結合は、2 つのパターンまたはビア間の距離をブリッジ する無関係な DC パターンを通して発生します。 • • － 34/36 － 出力のビアは、入力のビアに対する主なノイズ導体です。出 力ビアと入力ビアとの間の距離を 5 mm 以上に維持してくだ さい。 エンコード・クロック・パターンは表面に配置します。クロ ック・パターンにビアは推奨されませんが、必要な場合は、 入力ビアまたは出力ビアから 5 mm 以内にクロック・パター ン・ビアが存在しないことを確認して下さい。 出力表面パターン (プレーン間に非埋め込み)を可能な限り互 いに直交するように配置します。2 mm 以内の平行な出力か ら入力までのパターンを回避してください。 ボードのアナログ入力側からデジタル出力パターンを離して 配置してください。 出力間の混入はクリティカルな問題ではありませんが、これ らの高速出力対間の距離を大きくすると、信号のノイズ・マ ージンが大きくなるので望ましいことです。 AD9249 データシート クロック安定性の考慮事項 VCM パワーオン時、AD9249 は初期フェーズを開始し、ここで内部ス テート・マシンがバイアスとレジスタを設定します。初期プロセス で、AD9249 は安定したクロックを必要とします。ADC パワーア ップ時に、ADC クロック・ソースが存在しないか不安定な場合、 ステート・マシンは混乱して、ADC は未知状態で起動します。こ れから回復するために、ADC クロックが安定した後に、レジスタ 0x08 を使ってデジタル・リセットを発行して初期シーケンスを再 起動させます。ADC 自体が VREF と VCM を供給するデフォルト設定 (内部 VREF、AC 結合入力)では、パワーアップ時にクロックが安定 すれば十分です。VREF または VCM が外部ソースから供給される場 合も、パワーアップ時に安定する必要があります。そうでない場 合、レジスタ 0x08 を使った後続のデジタル・リセットが必要です。 デジタル・リセットの擬似コード・シーケンスは次の通リです。 VCM ピンは 0.1 μF のコンデンサでグラウンドへデカップリング してください。 SPI_Write (0x08, 0x03); # digital reset SPI_Write (0x08, 0x00); # normal operation Rev. 0 リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さい 0.1 μF のセラミック・コンデンサとの並列接続により外部でグラ ウンドにデカップリングする必要があります。 SPI ポート コンバータのフル・ダイナミック性能が必要な期間では、SPI ポ ートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB1 信号、CSB2 信号、SDIO 信号は一般に ADC ク ロックに非同期であるため、これらの信号からのノイズがコンバ ータ性能を低下させることがあります。内蔵 SPI バスを他のデバイ スに対して使うことが便利な場合には、このバスと AD9249 との 間にバッファを設けて、クリティカルなサンプリング区間にコン バータ入力でこれらの信号が変化することを防止することが必要 になります。 － 35/36 － AD9249 データシート 外形寸法 A1 BALL CORNER 10.10 10.00 SQ 9.90 A1 BALL CORNER 12 11 10 9 8 7 6 5 4 3 2 1 A B C D 8.80 SQ E F G H 0.80 J K L M TOP VIEW 0.60 REF BOTTOM VIEW DETAIL A 1.70 MAX DETAIL A 1.00 MIN 0.32 MIN 0.50 COPLANARITY 0.45 0.12 0.40 BALL DIAMETER COMPLIANT TO JEDEC STANDARDS MO-275-EEAB-1. 11-18-2011-A SEATING PLANE 図 51.144 ボール・チップ・スケール・パッケージ・ボール・グリッド・アレイ [CSP_BGA] (BC-144-7) 寸法: mm オーダー・ガイド Model 1 Temperature Range Package Description Package Option AD9249BBCZ-65 AD9249BBCZRL7-65 AD9249-65EBZ −40°C to +85°C −40°C to +85°C 144-Ball Chip Scale Package Ball Grid Array [CSP_BGA] 144-Ball Chip Scale Package Ball Grid Array [CSP_BGA] Evaluation Board BC-144-7 BC-144-7 1 Z = RoHS 準拠製品。 Rev. 0 － 36/36 －