日本語参考資料 最新版英語データシートはこちら 125 MSPS、シリアル LVDS、1.8 V の オクタル 14 ビット A/D コンバータ AD9681 データシート 簡略化した機能ブロック図 AVDD VIN+A1 VIN–A1 概要 AD9681 はサンプル・アンド・ホールド回路内蔵の 8ch、14 ビッ ト 125 MSPS A/D コンバータ(ADC)であり、低価格、低消費電力、 小型、使い易さを追求してデザインされています。このデバイス は、最大 125 MSPS の変換レートで動作し、小型パッケージが重 要となるアプリケーションで優れたダイナミック性能と低消費電 力を持つように最適化されています。 この ADC は、フル性能動作のために 1.8 V の単電源と LVPECL/ CMOS/LVDS 互換のサンプル・レート・クロックを必要とします。 多くのアプリケーションに対して、外付けのリファレンス電圧ま たはドライバなしで済みます。 この AD9681 は適切な LVDS シリアル・データレートを得るため に、サンプル・レート・クロックを自動的に逓倍します。出力上 にあるデータをキャプチャするためのデータ・クロック出力 (DCO±1、DCO±2)と、新しい出力バイトの有効を通知するフレー ム・クロック出力 (FCO±1、FCO±2)を備えています。個別チャン ネル・パワーダウンをサポートしており、すべてのチャンネルを ディスエーブルしたときのデバイス消費電力は 2 mW 以下です。 DRVDD SERIAL LVDS SERIAL LVDS 14 DIGITAL SERIALIZER PIPELINE ADC SERIAL LVDS 14 VIN+A2 VIN–A2 PIPELINE ADC VIN+D1 VIN–D1 PIPELINE ADC VIN+D2 VIN–D2 PIPELINE ADC DIGITAL SERIALIZER SERIAL LVDS 14 SERIAL LVDS DIGITAL SERIALIZER SERIAL LVDS 14 DIGITAL SERIALIZER SERIAL LVDS VREF SERIAL LVDS SENSE VCM1, VCM2 1V REF SELECT D0+D1 D0–D1 D1+D1 D1–D1 D0+D2 D0–D2 D1+D2 D1–D2 DCO+1, DCO+2 DCO–1, DCO–2 CLK– CLK+ CLOCK MANAGEMENT SYNC SDIO/OLM SCLK/DTP SERIAL PORT INTERFACE CSB1, CSB2 D0+A1 D0–A1 D1+A1 D1–A1 D0+A2 D0–A2 D1+A2 D1–A2 FCO+1, FCO+2 FCO–1, FCO–2 GND アプリケーション 医用画像処理 通信器レシーバ 多チャンネル・データ・アクイジション PDWN AD9681 RBIAS1, RBIAS2 低消費電力 8 チャンネルの ADC を 1 パッケージに内蔵 125 MSPS でのチャンネルあたりの消費電力 110 mW、消費電 力調整オプション付き SNR = 74 dBFS (ナイキスト・レートまで)、SFDR = 90 dBc (ナ イキスト・レートまで) DNL = ±0.8 LSB (typ)、INL = ±1.2 LSB (typ) 最悪隣接チャンネル、70 MHz、−1 dBFS でのクロストーク: −83 dB (typ) シリアル LVDS (ANSI-644、デフォルト) 低消費電力、縮小信号オプション (IEEE 1596.3 と同じ) データ・クロック出力とフレーム・クロック出力を装備 フル・パワー・アナログ帯域幅: 650 MHz 入力電圧範囲: 2 V p-p 電源動作: 1.8 V シリアル・ポート制御 柔軟なビット指向 組込みおよびカスタムのデジタル・テスト・パターン生成 プログラマブルなクロックとデータのアライメント パワーダウン・モードとスタンバイ・モード 11537-200 特長 図 1. この ADC は、柔軟性を高め、システム・コストを下げるために デザインされた、プログラマブルなクロック、データ・アライメ ント、プログラマブルなデジタル・テスト・パターンの生成など の複数の機能を内蔵しています。使用可能なデジタル・テスト・ パターンとしては、決定論的パターン、疑似ランダム・パターン、 ユーザー定義のテスト・パターン(シリアル・ポート・インターフ ェース(SPI)を介して入力)などがあります。 AD9681 は、RoHS 準拠の 144 ボール CSP-BGA パッケージを採用 しています。仕様は−40°C～+85°C の工業用温度範囲で規定されて います。このデバイスは、米国特許により保護されています。 製品のハイライト 1. 2. 3. 4. 小型フットプリント。8 個の ADC が小型 10 mm × 10 mm の パッケージに内蔵されています。 低消費電力。125 MSPS でのチャンネルあたりの消費電力は 110 mW で、消費電力調整オプション付き 使い易い。データ・クロック出力 (DCO±1、DCO±2)は最大 周波数 500 MHz で動作し、ダブル・データ・レート (DDR) 動作をサポートします。 柔軟性。SPI 制御は、特定のシステム条件を満たすように広 範囲で柔軟な機能を提供します。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有 者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 Rev. A ©2013 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9681 データシート 目次 特長 ...................................................................................................... 1 消費電力とパワーダウン・モード ............................................ 23 アプリケーション .............................................................................. 1 デジタル出力とタイミング ........................................................ 24 概要 ...................................................................................................... 1 出力テスト・モード .................................................................... 27 簡略化した機能ブロック図 .............................................................. 1 シリアル・ポート・インターフェース(SPI) ................................ 28 製品のハイライト .............................................................................. 1 SPI を使う設定 ............................................................................. 28 改訂履歴 .............................................................................................. 2 ハードウェア・インターフェース ............................................ 29 機能ブロック図 .................................................................................. 3 SPI を使わない設定 ..................................................................... 29 仕様 ...................................................................................................... 4 SPI からアクセス可能な機能 ..................................................... 29 DC 仕様 ........................................................................................... 4 メモリ・マップ ................................................................................ 30 AC 仕様 ........................................................................................... 5 メモリ・マップ・レジスタ・テーブルの読出し..................... 30 デジタル仕様 .................................................................................. 6 メモリ・マップ............................................................................ 31 スイッチング仕様 .......................................................................... 7 メモリ・マップ・レジスタの説明 ............................................ 34 タイミング仕様 .............................................................................. 8 アプリケーション情報 .................................................................... 37 絶対最大定格 .................................................................................... 12 デザイン・ガイドライン ............................................................ 37 熱特性............................................................................................ 12 電源とグラウンドの推奨事項 .................................................... 37 ESD の注意 ................................................................................... 12 ボード・レイアウト時の考慮事項 ............................................ 37 ピン配置およびピン機能説明 ........................................................ 13 クロック安定性の考慮事項 ........................................................ 38 代表的な性能特性 ............................................................................ 15 VCM .............................................................................................. 38 等価回路 ............................................................................................ 18 リファレンス電圧のデカップリング ........................................ 38 動作原理 ............................................................................................ 19 SPI ポート ..................................................................................... 38 アナログ入力に対する考慮 ........................................................ 19 外形寸法............................................................................................ 39 リファレンス電圧 ........................................................................ 20 オーダー・ガイド ........................................................................ 39 クロック入力の考慮事項 ............................................................ 21 改訂履歴 12/13—Rev. 0 to Rev. A Changes to Ordering Guide ................................................................ 39 11/13—Revision 0: Initial Version Rev. A － 2/39 － AD9681 データシート 機能ブロック図 AVDD DRVDD PDWN SERIAL LVDS AD9681 SERIAL LVDS 14 DIGITAL SERIALIZER PIPELINE ADC SERIAL LVDS 14 VIN+A2 VIN–A2 PIPELINE ADC VIN+B1 VIN–B1 PIPELINE ADC VIN+B2 VIN–B2 PIPELINE ADC DIGITAL SERIALIZER SERIAL LVDS 14 SERIAL LVDS DIGITAL SERIALIZER SERIAL LVDS 14 DIGITAL SERIALIZER SERIAL LVDS RBIAS1, RBIAS2 SERIAL LVDS VREF SENSE FCO+1, FCO+2 FCO–1, FCO–2 1V REF SELECT SERIAL LVDS GND VIN+C1 VIN–C1 VIN+C2 VIN–C2 SERIAL LVDS 14 DIGITAL SERIALIZER PIPELINE ADC SERIAL LVDS 14 DIGITAL SERIALIZER PIPELINE ADC SERIAL LVDS 14 VIN+D1 VIN–D1 PIPELINE ADC VIN+D2 VIN–D2 PIPELINE ADC SERIAL LVDS DIGITAL SERIALIZER SERIAL LVDS 14 DIGITAL SERIALIZER SERIAL LVDS SERIAL LVDS VCM1, VCM2 図 2. Rev. A － 3/39 － CLK– CLK+ CLOCK MANAGEMENT SYNC SCLK/DTP SDIO/OLM CSB1, CSB2 SERIAL PORT INTERFACE D0+C1 D0–C1 D1+C1 D1–C1 D0+C2 D0–C2 D1+C2 D1–C2 D0+D1 D0–D1 D1+D1 D1–D1 D0+D2 D0–D2 D1+D2 D1–D2 DCO+1, DCO+2 DCO–1, DCO–2 11537-001 VIN+A1 VIN–A1 D0+A1 D0–A1 D1+A1 D1–A1 D0+A2 D0–A2 D1+A2 D1–A2 D0+B1 D0–B1 D1+B1 D1–B1 D0+B2 D0–B2 D1+B2 D1–B2 AD9681 データシート 仕様 DC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS。 表 1. Parameter 1 Temp RESOLUTION Min Typ Max 14 ACCURACY No Missing Codes Offset Error Offset Matching Gain Error Gain Matching Differential Nonlinearity (DNL) Integral Nonlinearity (INL) Full Full Full Full Full Full Full TEMPERATURE DRIFT Offset Error Gain Error Full Full INTERNAL VOLTAGE REFERENCE Output Voltage (1 V Mode) Load Regulation at 1.0 mA (VREF = 1 V) Input Resistance Full 25°C Full INPUT-REFERRED NOISE VREF = 1.0 V 25°C ANALOG INPUTS Differential Input Voltage (VREF = 1 V) Common-Mode Voltage Differential Input Resistance Differential Input Capacitance Full Full Full Full POWER SUPPLY AVDD DRVDD IAVDD IDRVDD (ANSI-644 Mode) IDRVDD (Reduced Range Mode) Full Full Full Full 25°C TOTAL POWER CONSUMPTION Total Power Dissipation (Eight Channels, Including Output Drivers ANSI-644 Mode) Total Power Dissipation (Eight Channels, Including Output Drivers Reduced Range Mode) Power-Down Dissipation Standby Dissipation 2 −0.23 0 −8.0 0 −0.92 −4.0 Bits Guaranteed +0.21 0.24 −3.1 1.8 ±0.8 ±1.2 +0.62 0.7 +1.7 6.0 +1.75 +4.0 −4 38 0.98 1.0 3 7.5 1.7 1.7 2 0.9 5.2 3.5 % FSR % FSR % FSR % FSR LSB LSB ppm/°C ppm/°C 1.02 0.99 0.5 Unit V mV kΩ LSB rms 1.3 V p-p V kΩ pF 1.8 1.8 368 120 90 1.9 1.9 423 126 V V mA mA mA Full 879 988 mW 25°C 825 mW 25°C 25°C 2 485 mW mW 1 完全な定義とこれらのテストの実施方法については AN-835 アプリケーション・ノート「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 SPI 経由で制御。 Rev. A － 4/39 － AD9681 データシート AC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS。 表 2. Parameter 1 SIGNAL-TO-NOISE RATIO (SNR) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 69.5 MHz fIN = 139.5 MHz fIN = 201 MHz fIN = 301 MHz SIGNAL-TO-NOISE AND DISTORTION RATIO (SINAD) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 69.5 MHz fIN = 139.5 MHz fIN = 201 MHz fIN = 301 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 69.5 MHz fIN = 139.5 MHz fIN = 201 MHz fIN = 301 MHz SPURIOUS-FREE DYNAMIC RANGE (SFDR) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 69.5 MHz fIN = 139.5 MHz fIN = 201 MHz fIN = 301 MHz WORST HARMONIC (SECOND OR THIRD) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 69.5 MHz fIN = 139.5 MHz fIN = 201 MHz fIN = 301 MHz WORST OTHER (EXCLUDING SECOND OR THIRD) fIN = 9.7 MHz fIN = 19.7 MHz fIN = 69.5 MHz fIN = 139.5 MHz fIN = 201 MHz fIN = 301 MHz TWO-TONE INTERMODULATION DISTORTION (IMD)—AIN1 AND AIN2 = −7.0 dBFS fIN1 = 70 MHz, fIN2 = 72.5 MHz CROSSTALK, WORST ADJACENT CHANNEL 2 Crosstalk, Worst Adjacent Channel Overrange Condition 3 ANALOG INPUT BANDWIDTH, FULL POWER Temp 25°C 25°C Full 25°C 25°C 25°C Min Typ Max Unit 74.8 74.7 73.9 71.5 69.6 66.6 dBFS dBFS dBFS dBFS dBFS dBFS 74.7 74.7 73.8 71.4 69.3 65.8 dBFS dBFS dBFS dBFS dBFS dBFS 12.1 12.1 12.0 11.6 11.2 10.6 Bits Bits Bits Bits Bits Bits 94 94 90 87 83 73 dBc dBc dBc dBc dBc dBc 25°C 25°C Full 25°C 25°C 25°C −94 −94 −90 −87 −83 −73 dBc dBc dBc dBc dBc dBc 25°C 25°C Full 25°C 25°C 25°C −98 −94 −96 −90 −85 −75 25°C 25°C 25°C 25°C 94 −83 −79 650 25°C 25°C Full 25°C 25°C 25°C 25°C 25°C Full 25°C 25°C 25°C 25°C 25°C Full 25°C 25°C 25°C 72.6 72.3 11.7 81 −81 −84 dBc dBc dBc dBc dBc dBc dBc dB dB MHz 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 クロストークは、片方のアナログ・チャンネルに-1.0 dBFS を入力し、隣接チャンネルは入力なしで、70 MHz で測定。 3 オーバーレンジ状態は、入力がフルスケールより 3 dB 上にある状態と定義します。 Rev. A － 5/39 － AD9681 データシート デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS。 表 3. Parameter 1 Temp Min CLOCK INPUTS (CLK+, CLK−) Logic Compliance Differential Input Voltage 2 Input Voltage Range Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance Full Full Full 25°C 25°C 0.2 GND − 0.2 LOGIC INPUTS (PDWN, SYNC, SCLK) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC INPUTS (CSB1, CSB2) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC INPUT (SDIO) Logic 1 Voltage Logic 0 Voltage Input Resistance Input Capacitance Full Full 25°C 25°C 1.2 0 LOGIC OUTPUT (SDIO) 3 Logic 1 Voltage (IOH = 800 μA) Logic 0 Voltage (IOL = 50 μA) Full Full DIGITAL OUTPUTS (D0±xx, D1±xx), ANSI-644 Logic Compliance Differential Output Voltage (VOD) Output Offset Voltage (VOS) Output Coding (Default) DIGITAL OUTPUTS (D0±xx, D1±xx), LOW POWER, REDUCED SIGNAL OPTION Logic Compliance Differential Output Voltage (VOD) Output Offset Voltage (VOS) Output Coding (Default) Typ Max Unit 3.6 AVDD + 0.2 V p-p V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF AVDD + 0.2 0.8 V V kΩ pF CMOS/LVDS/LVPECL 0.9 15 4 30 2 26 2 26 5 1.79 0.05 V V Full Full 290 1.15 LVDS 345 1.25 Twos complement 400 1.35 mV V Full Full 160 1.15 LVDS 200 1.25 Twos complement 230 1.35 mV V 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 LVDS と LVPECL に対してのみ規定。 3 これは、同じ接続を共用する 13 本の SDIO/OLM ピンに対して規定。 Rev. A － 6/39 － AD9681 データシート スイッチング仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、2 V p-p 差動入力、1.0 V 内蔵リファレンス電圧、AIN = −1.0 dBFS。 表 4. Parameter 1, 2 CLOCK 3 Input Clock Rate Conversion Rate Clock Pulse Width High Clock Pulse Width Low OUTPUT PARAMETERS3 Propagation Delay Rise Time (20% to 80%) Fall Time (20% to 80%) FCO±1, FCO±2 Propagation Delay DCO±1, DCO±2 Propagation Delay 4 DCO±1, DCO±2 to Data Delay4 DCO±1, DCO±2 to FCO±1, FCO±2 Delay4 Lane Delay Data to Data Skew Wake-Up Time (Standby) Wake-Up Time (Power-Down) 5 Pipeline Latency APERTURE Aperture Delay Aperture Uncertainty (Jitter) Out-of-Range Recovery Time Symbol Temp Min 10 10 tEH tEL Full Full Full Full Full Full Full Full Full Full Full 1.5 tPD tR tF tFCO tCPD tDATA tFRAME tLD tDATA-MAX − tDATA-MIN tA tJ Typ Max Unit 1000 125 MHz MSPS ns ns 3.1 ns ps ps ns ns ps ps ps ps ns μs Clock cycles 4.00 4.00 Full 25°C 25°C Full 2.3 300 300 2.3 tFCO + (tSAMPLE/16) (tSAMPLE/16) (tSAMPLE/16) 90 ±50 250 375 16 25°C 25°C 25°C 1 135 1 1.5 (tSAMPLE/16) − 300 (tSAMPLE/16) − 300 3.1 (tSAMPLE/16) + 300 (tSAMPLE/16) + 300 ±200 ns fs rms Clock cycles 1 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「Understanding High Speed ADC Testing and Evaluation」を参照してください。 2 標準 FR-4 材上で測定。 3 SPI を使って調整。 変換レートは分周後のクロック・レートです。 4 tSAMPLE/16 は 2 つの LVDS データ・レーン内のビット数に基づきます。tSAMPLE = 1/fSAMPLE。 5 ウェイクアップ時間は、パワーダウン・モードから通常動作へ戻るために要する時間として定義されます。 Rev. A － 7/39 － AD9681 データシート タイミング仕様 表 5. Limit Unit SYNC TIMING REQUIREMENTS tSSYNC SYNC to rising edge of CLK+ setup time tHSYNC SYNC to rising edge of CLK+ hold time 0.24 0.40 ns typ ns typ SPI TIMING REQUIREMENTS tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO 2 2 40 2 2 10 10 10 ns min ns min ns min ns min ns min ns min ns min ns min 10 ns min Parameter Description tDIS_SDIO See Figure 53 Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the SCLK Setup time between CSB1/CSB2 and SCLK Hold time between CSB1/CSB2 and SCLK SCLK pulse width high SCLK pulse width low Time required for the SDIO pin to switch from an input to an output relative to the SCLK falling edge (not shown in Figure 53) Time required for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 53) タイミング図 出力モードの SPI レジスタ設定値については、メモリ・マップ・レジスタの説明のセクションと表 21 を参照してください。 N–1 VIN±x1, VIN±x2 N tA CLK– tEH N+1 tEL CLK+ DCO–1, DCO–2 tCPD DDR DCO+1, DCO+2 DCO–1, DCO–2 SDR DCO+1, DCO+2 FCO–1, FCO–2 tFCO tFRAME FCO+1, FCO+2 D0–A1 BITWISE MODE D0+A1 tPD tDATA D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 0 N – 17 D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 0 N – 16 MSB N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 0 N – 16 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 0 N – 17 0 N – 17 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 0 N – 16 0 N – 16 MSB N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D06 N – 17 MSB N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1–A1 D1+A1 D12 N – 16 FCO–1, FCO–2 FCO+1, FCO+2 D0–A1 D0+A1 D1–A1 D1+A1 図 3.16 ビット DDR/SDR、2 レーン、1×フレーム・モード(デフォルト) Rev. A － 8/39 － 11537-003 BYTEWISE MODE AD9681 データシート N–1 VIN±x1, VIN±x2 N+1 tA N tEH CLK– CLK+ tEL tCPD DCO–1, DCO–2 DDR DCO+1, DCO+2 DCO–1, DCO–2 SDR DCO+1, DCO+2 FCO+1, FCO+2 BITWISE MODE tFRAME tFCO FCO–1, FCO–2 tDATA tPD D0–A1 D0+A1 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 D10 N – 16 D08 N – 16 D06 N – 16 MSB N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 MSB N – 16 D09 N – 16 D07 N – 16 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 D05 N – 16 D04 N – 16 MSB N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D06 N – 17 MSB N – 16 D10 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 D05 N – 16 D03 N – 16 D01 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1–A1 D1+A1 FCO–1, FCO–2 FCO+1, FCO+2 D0–A1 BYTEWISE MODE D0+A1 11537-004 D1–A1 D1+A1 図 4.12 ビット DDR/SDR、2 レーン、1×フレーム・モード N–1 VIN±x1, VIN±x2 N tA CLK– tEH N+1 tEL CLK+ DCO–1, DCO–2 tCPD DDR DCO+1, DCO+2 DCO–1, DCO–2 SDR DCO+1, DCO+2 FCO–1, FCO–2 tFCO tFRAME FCO+1, FCO+2 D0–A1 BITWISE MODE D0+A1 tPD tDATA D12 N – 17 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D11 N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 0 N – 17 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 0 N – 17 MSB N – 17 D12 N – 17 D11 N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D10 N – 16 D08 N – 16 D06 N – 16 D04 N – 16 D02 N – 16 LSB N – 16 0 N – 16 MSB N – 16 D11 N – 16 D09 N – 16 D07 N – 16 D05 N – 16 D03 N – 16 D01 N – 16 0 N – 16 0 N – 17 D05 N – 16 D04 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 0 N – 16 0 N – 16 D06 N – 17 MSB N – 16 D12 N – 16 D11 N – 16 D10 N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 tLD D1–A1 D1+A1 D12 N – 16 FCO–1, FCO–2 FCO+1, FCO+2 D0–A1 D0+A1 D1–A1 D1+A1 図 5.16 ビット DDR/SDR、2 レーン、2×フレーム・モード Rev. A － 9/39 － 11537-005 BYTEWISE MODE AD9681 データシート N–1 VIN±x1, VIN±x2 N+1 tA N tEL tEH CLK– CLK+ tCPD DCO–1, DCO–2 DDR DCO+1, DCO+2 DCO–1, DCO–2 SDR DCO+1, DCO+2 tFCO FCO–1, FCO–2 FCO+1, FCO+2 tDATA tPD D0–A1 BITWISE MODE tFRAME D0+A1 D10 N – 17 D08 N – 17 D06 N – 17 D04 N – 17 D02 N – 17 LSB N – 17 D10 N – 16 D08 N – 16 D06 N – 16 MSB N – 17 D09 N – 17 D07 N – 17 D05 N – 17 D03 N – 17 D01 N – 17 MSB N – 16 D09 N – 16 D07 N – 16 D05 N – 17 D04 N – 17 D03 N – 17 D02 N – 17 D01 N – 17 LSB N – 17 D05 N – 16 D04 N – 16 MSB N – 17 D10 N – 17 D09 N – 17 D08 N – 17 D07 N – 17 D06 N – 17 MSB N – 16 D10 N – 16 D02 N – 16 LSB N – 16 D05 N – 16 D03 N – 16 D01 N – 16 D03 N – 16 D02 N – 16 D01 N – 16 LSB N – 16 D09 N – 16 D08 N – 16 D07 N – 16 D06 N – 16 D04 N – 16 tLD D1–A1 D1+A1 FCO–1, FCO–2 FCO+1, FCO+2 D0–A1 BYTEWISE MODE D1–A1 D1+A1 11537-006 D0+A1 図 6.12 ビット DDR/SDR、2 レーン、2×フレーム・モード N–1 VIN±x1, VIN±x2 tA N tEH CLK– tEL CLK+ DCO–1, DCO–2 tCPD DCO+1, DCO+2 FCO–1, FCO–2 tFCO tFRAME FCO+1, FCO+2 D0+x tPD tDATA MSB D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 LSB 0 0 MSB D14 D13 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 N – 16 N – 16 図 7.ワード幅 DDR、1 レーン、1×フレーム、16 ビット出力モード Rev. A － 10/39 － 11537-002 D0–x AD9681 データシート N–1 VIN±x1, VIN±x2 tA N tEL tEH CLK– CLK+ tCPD DCO–1, DCO–2 DCO+1, DCO+2 tFCO FCO–1, FCO–2 tFRAME FCO+1, FCO+2 MSB D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 MSB N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 17 N – 16 D0+x 図 8.ワード幅 DDR、1 レーン、1×フレーム、12 ビット出力モード CLK+ tHSYNC 11537-079 tSSYNC SYNC 図 9.SYNC の入力タイミング条件 Rev. A － 11/39 － D10 N – 16 11537-082 tDATA tPD D0–x AD9681 データシート 絶対最大定格 表 6. Parameter Electrical AVDD to GND DRVDD to GND Digital Outputs (D0±xx, D1±xx, DCO±1, DCO±2, FCO±1, FCO±2) to GND CLK+, CLK− to GND VIN±x1, VIN±x2 to GND SCLK/DTP, SDIO/OLM, CSB1, CSB2 to GND SYNC, PDWN to GND RBIAS1, RBIAS2 to GND VREF, VCM1, VCM2, SENSE to GND Environmental Operating Temperature Range (Ambient) Maximum Junction Temperature Lead Temperature (Soldering, 10 sec) Storage Temperature Range (Ambient) 熱特性 Rating θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層 PCB に対して 規定します。空気流があると放熱効果が良くなるため、θJA が小 さくなります。また、メタル・パターン、スルー・ホール、グ ラウンド・プレーン、電源プレーンとパッケージ・ピンが直接 接触する場合も、これらのメタルによっても θJA が小さくなり ます。 −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V −0.3 V to +2.0 V 表 7.熱抵抗 (シミュレーション結果) Package Type 144-Ball, 10 mm × 10 mm CSP-BGA −40°C to +85°C 150°C 300°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作のセクシ ョンに記載する規定値以上でのデバイス動作を定めたものでは ありません。デバイスを長時間絶対最大定格状態に置くとデバ イスの信頼性に影響を与えます。 Rev. A Airflow Velocity (m/sec) θJA1, 2 0 30.2 ΨJT1, 2 0.13 Unit °C/W 1 JEDEC 51-7 と JEDEC 51-5 2S2P テスト・ボードに準拠。 2 JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。 ESD の注意 － 12/39 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 AD9681 データシート ピン配置およびピン機能説明 AD9681 TOP VIEW (Not to Scale) 1 2 3 4 5 6 7 8 9 10 11 12 A VIN–D1 VIN+D1 NC VIN–C2 NC VIN–C1 NC NC VIN–B2 NC VIN+B1 VIN–B1 B NC NC NC VIN+C2 NC VIN+C1 NC NC VIN+B2 NC NC NC C VIN–D2 VIN+D2 SYNC VCM1 VCM2 VREF SENSE RBIAS1 RBIAS2 GND VIN+A2 VIN–A2 D GND GND GND AVDD AVDD AVDD AVDD AVDD AVDD GND NC NC E CLK– CLK+ GND AVDD GND GND GND GND AVDD CSB1 VIN+A1 VIN–A1 F GND GND GND AVDD GND GND GND GND AVDD CSB2 G D1–D2 D1+D2 GND AVDD GND GND GND GND AVDD PDWN D0+A1 D0–A1 H D0–D2 D0+D2 GND AVDD GND GND GND GND AVDD GND D1+A1 D1–A1 J D1–D1 D1+D1 GND AVDD AVDD AVDD AVDD AVDD AVDD GND D0+A2 D0–A2 K D0–D1 D0+D1 DRVDD DRVDD GND GND GND GND DRVDD DRVDD D1+A2 D1–A2 L D1–C2 D1+C2 D1+C1 D0+C1 FCO+1 DCO+1 DCO+2 FCO+2 D1+B2 D0+B2 D0+B1 D0–B1 M D0–C2 D0+C2 D1–C1 D0–C1 FCO–1 DCO–1 DCO–2 FCO–2 D1–B2 D0–B2 D1+B1 D1–B1 NOTES 1. NC = NO CONNECT. THESE PINS ARE NOT ELECTRICALLY CONNECTED TO THE DEVICE. HOWEVER, CONNECT THESE PINS TO BOARD GROUND WHERE POSSIBLE. 11537-009 SDIO/OLM SCLK/DTP 図 10.ピン配置 表 8.ピン機能の説明 ピン番号 記号 説明 A3、A5、A7、A8、 A10、B1～B3、B5、 B7、B8、B10～B12、 D11、D12 NC 未接続。これらのピンは電気的にデバイスに接続されていませんが、可能な場合、ボードのグラ ウンドへ接続してください。 C10、D1～D3、D10、 E3、E5～E8、F1～ F3、F5～F8、G3、G5 ～G8、H3、H5～H8、 H10、J3、J10、K5～ K8 GND グラウンド。 D4～D9、E4、E9、 F4、F9、G4、G9、 H4、H9、J4～J9 AVDD 1.8 V のアナログ電源。 K3、K4、K9、K10 DRVDD 1.8 V デジタル出力ドライバ電源。 E1、E2 CLK−、CLK+ 入力クロック―相補、入力クロック―真。 Rev. A － 13/39 － AD9681 データシート ピン番号 記号 説明 G12、G11 D0−A1、D0+A1 レーン 0 バンク 1 デジタル出力―相補、レーン 0 バンク 1 デジタル出力―真。 H12、H11 D1−A1、D1+A1 レーン 1 バンク 1 デジタル出力―相補、レーン 1 バンク 1 デジタル出力―真。 J12、J11 D0−A2、D0+A2 レーン 0 バンク 2 デジタル出力―相補、レーン 0 バンク 2 デジタル出力―真。 K12、K11 D1−A2、D1+A2 レーン 1 バンク 2 デジタル出力―相補、レーン 1 バンク 2 デジタル出力―真。 L12、L11 D0−B1、D0+B1 レーン 0 バンク 1 デジタル出力―相補、レーン 0 バンク 1 デジタル出力―真。 M12、M11 D1−B1、D1+B1 レーン 1 バンク 1 デジタル出力―相補、レーン 1 バンク 1 デジタル出力―真。 M10、L10 D0−B2、D0+B2 レーン 0 バンク 2 デジタル出力―相補、レーン 0 バンク 2 デジタル出力―真。 M9、L9 D1−B2、D1+B2 レーン 1 バンク 2 デジタル出力―相補、レーン 1 バンク 2 デジタル出力―真。 M4、L4 D0−C1、D0+C1 レーン 0 バンク 1 デジタル出力―相補、レーン 0 バンク 1 デジタル出力―真。 M3、L3 D1−C1、D1+C1 レーン 1 バンク 1 デジタル出力―相補、レーン 1 バンク 1 デジタル出力―真。 M1、M2 D0−C2、D0+C2 レーン 0 バンク 2 デジタル出力―相補、レーン 0 バンク 2 デジタル出力―真。 L1、L2 D1−C2、D1+C2 レーン 1 バンク 2 デジタル出力―相補、レーン 1 バンク 2 デジタル出力―真。 K1、K2 D0−D1、D0+D1 レーン 0 バンク 1 デジタル出力―相補、レーン 0 バンク 1 デジタル出力―真。 J1、J2 D1−D1、D1+D1 レーン 1 バンク 1 デジタル出力―相補、レーン 1 バンク 1 デジタル出力―真。 H1、H2 D0−D2、D0+D2 レーン 0 バンク 2 デジタル出力―相補、レーン 0 バンク 2 デジタル出力―真。 G1、G2 D1−D2、D1+D2 レーン 1 バンク 2 デジタル出力―相補、レーン 1 バンク 2 デジタル出力―真。 M6、L6; M7、L7 DCO−1、DCO+1; DCO−2、DCO+2 データ・クロック・デジタル出力―相補、データ・クロック・デジタル出力―真。DCO±1 は D0±x1/D1±x1 デジタル出力データのキャプチャに使用されます。DCO±2 は D0±x2/D1±x2 デジタル 出力データのキャプチャに使用されます。 M5、L5; M8、L8 FCO−1、FCO+1; FCO−2、FCO+2 フレーム・クロック・デジタル出力―相補、フレーム・クロック・デジタル出力―真。FCO±1 は D0±x1/D1±x1 デジタル出力データをフレーム化し、FCO±2 は D0±x2/D1±x2 デジタル出力データを フレーム化します。 F12 SCLK/DTP シリアル・クロック／デジタル・テスト・パターン。 F11 SDIO/OLM シリアル・データ入力／出力／出力レーン・モード。 E10、F10 CSB1、CSB2 チップ・セレクト・バー。CSB1 はバンク 1 の 4 チャンネルに対して SPI をイネーブル／ディスエ ーブルし、 CSB2 はバンク 2 の 4 チャンネルに対して SPI をイネーブル／ ディスエーブルしま す。 G10 PDWN パワーダウン。 E12、E11 VIN−A1、VIN+A1 アナログ入力―相補、アナログ入力―真。 C12、C11 VIN−A2、VIN+A2 アナログ入力―相補、アナログ入力―真。 A12、A11 VIN−B1、VIN+B1 アナログ入力―相補、アナログ入力―真。 A9、B9 VIN−B2、VIN+B2 アナログ入力―相補、アナログ入力―真。 A6、B6 VIN−C1、VIN+C1 アナログ入力―相補、アナログ入力―真。 A4、B4 VIN−C2、VIN+C2 アナログ入力―相補、アナログ入力―真。 A1、A2 VIN−D1、VIN+D1 アナログ入力―相補、アナログ入力―真。 C1、C2 VIN−D2、VIN+D2 アナログ入力―相補、アナログ入力―真。 C8、C9 RBIAS1、RBIAS2 アナログ電流バイアスの設定。各 RBIASx ピンとグラウンドの間に 10 kΩ の抵抗 (1% 許容誤差)を 接続してください。 C7 SENSE リファレンス電圧モード選択。 C6 VREF リファレンス電圧入力／出力。 C4、C5 VCM1、VCM2 電源中央値のアナログ出力電圧。ADC 外部でアナログ入力の同相モードを設定します (図 38 と図 39 参照)。 C3 SYNC デジタル入力。クロック分周器への同期入力。このピンは、内部で 30 kΩ の抵抗でグランドにプ ルダウンされています。 Rev. A － 14/39 － AD9681 データシート 代表的な性能特性 0 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –40 –60 –80 –40 –60 –80 –100 –100 –120 –120 0 10 20 30 40 50 60 FREQUENCY (MHz) –140 11537-110 –140 AIN = –1dBFS fIN = 139.5MHz SNR = 71.73dBFS SINAD = 70.63dBc SFDR = 87.9dBc –20 0 0 AIN = –1dBFS SNR = 74.77dBFS SINAD = 73.7dBc SFDR = 94.2dBc AMPLITUDE (dBFS) AMPLITUDE (dBFS) –60 –80 –80 –120 –120 40 50 60 FREQUENCY (MHz) –140 11537-111 –140 30 0 0 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –60 –80 –120 50 FREQUENCY (MHz) 60 –140 11537-112 –140 40 0 10 20 30 40 50 FREQUENCY (MHz) 図 13.シングル・トーン 32k FFT fIN = 69.5 MHz; fSAMPLE = 125 MSPS Rev. A 60 –80 –120 30 50 –60 –100 20 40 –40 –100 10 30 AIN = –1dBFS fIN = 301MHz SNR = 66.97dBFS SINAD = 65.22dBc SFDR = 75.8dBc –20 –40 0 20 図 15.シングル・トーン 32k FFT fIN = 201 MHz; fSAMPLE = 125 MSPS AIN = –1dBFS fIN = 69.5MHz SNR = 73.85dBFS SINAD = 72.76dBc SFDR = 90dBc –20 10 FREQUENCY (MHz) 図 12.シングル・トーン 32k FFT fIN = 19.7 MHz; fSAMPLE = 125 MSPS 0 60 –60 –100 20 50 –40 –100 10 40 AIN = –1dBFS fIN = 201MHz SNR = 69.71dBFS SINAD = 68.56dBc SFDR = 84.1dBc –20 –40 0 30 図 14.シングル・トーン 32k FFT fIN = 139.5 MHz; fSAMPLE = 125 MSPS fIN = 19.7MHz –20 20 FREQUENCY (MHz) 図 11.シングル・トーン 32k FFT fIN = 9.7 MHz; fSAMPLE = 125 MSPS 0 10 11537-115 –20 11537-113 AIN = –1dBFS fIN = 9.7MHz SNR = 74.99dBFS SINAD = 73.96dBc SFDR = 96.4dBc 図 16.シングル・トーン 32k FFT fIN = 301 MHz; fSAMPLE = 125 MSPS － 15/39 － 60 11537-116 0 AD9681 データシート 100 120 SFDR (dBFS) 90 100 SFDR (dBc) 80 SNR/SFDR (dBFS/dBc) SNR/SFDR (dBFS/dBc) SNRFS (dBFS) 80 60 SFDR (dBc) 40 SNR (dB) 20 70 SNRFS (dBFS) 60 50 40 30 20 0 –90 –80 –70 –60 –50 –40 –30 –20 0 –10 INPUT AMPLITUDE (dBFS) 0 11537-117 –20 –100 0 SNR/SFDR (dBFS/dBc) AMPLITUDE (dBFS) 250 300 350 400 450 500 95 –60 2F1–F2 2F2–F1 –80 F1+F2 200 100 –40 F2–F1 150 図 20.fIN 対 SNR/SFDR fSAMPLE = 125 MSPS AIN = –7dBFS fIN = 70MHz, 72.5MHz IMD2 = –100dBc IMD3 = –99.5dBc SFDR = 97.5dBc –20 100 INPUT FREQUENCY (MHz) 図 17.入力振幅 (AIN)対 SNR/SFDR fIN = 9.7 MHz; fSAMPLE = 125 MSPS 0 50 11537-120 10 F1+2F2 2F1+F2 –100 SFDR (dBc) 90 85 80 SNRFS (dBFS) –120 0 10 20 30 40 50 60 FREQUENCY (MHz) 70 –40 –20 SFDR/IMD3 (dBc/dBFS) SFDR (dBc) –40 IMD3 (dBc) –60 –80 IMD3 (dBFS) SFDR (dBFS) –60 –50 –40 –30 –20 –10 INPUT AMPLITUDE (dBFS) 11537-119 –100 –70 図 19.入力振幅 (AIN)対 2 トーン SFDR/IMD3 fIN1 = 70.0 MHz、fIN2 = 72.5 MHz; fSAMPLE = 125 MSPS Rev. A 35 60 図 21.SNR/SFDR の温度特性 fIN = 9.7 MHz、fSAMPLE = 125 MSPS 0 –80 10 TEMPERATURE (°C) 図 18.2 トーン 32k FFT fIN1 = 70.5 MHz、fIN2 = 72.5 MHz; fSAMPLE = 125 MSPS –120 –90 –15 － 16/39 － 85 11537-121 –140 11537-118 75 AD9681 データシート 1.0 110 0.8 105 0.6 100 INL (LSB) 0.4 0.2 0 –0.2 –0.4 95 90 85 80 SNRFS (dBFS) 75 –0.6 70 –0.8 65 1 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 60 20 11537-122 –1.0 30 40 50 60 70 80 90 100 110 120 130 SAMPLE RATE (MSPS) 図 22.INL、fIN = 9.7 MHz、fSAMPLE = 125 MSPS 11537-126 SNR/SFDR (dBFS/dBc) SFDR (dBc) 図 25.サンプル・レート対 SNR/SFDR fIN = 9.7 MHz、fSAMPLE = 125 MSPS 0.8 110 105 0.6 100 SNR/SFDR (dBFS/dBc) DNL (LSB) 0.4 0.2 0 –0.2 95 90 SFDR (dBc) 85 80 75 SNRFS (dBFS) 70 –0.4 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 60 20 11537-123 1 0.99 LSB RMS 800000 NUMBER OF HITS 700000 600000 500000 400000 300000 200000 11537-124 N+9 N + 10 N+8 N+7 N+6 N+5 N+4 N+3 N+2 N N+1 N–1 N–2 N–3 N–4 N–5 N–6 N–7 N–8 N–9 N – 10 100000 図 24.入力換算ノイズ・ヒストグラム fSAMPLE = 125 MSPS Rev. A 50 60 70 80 90 100 110 120 図 26.サンプル・レート対 SNR/SFDR fIN = 70 MHz、fSAMPLE = 125 MSPS 900000 OUTPUT CODE 40 SAMPLE RATE (MSPS) 図 23.DNL、fIN = 9.7 MHz、fSAMPLE = 125 MSPS 0 30 － 17/39 － 130 11537-127 65 –0.6 AD9681 データシート 等価回路 AVDD AVDD VIN±y1, VIN±y2 350Ω SCLK/DTP, SYNC, AND PDWN 11537-012 11537-008 30kΩ 図 27.アナログ入力の等価回路 図 31. SCLK/DTP、SYNC、PDWN 入力の等価回路 AVDD 10Ω CLK+ AVDD 15kΩ 0.9V AVDD 375Ω RBIAS1, RBIAS2 AND VCM1, VCM2 15kΩ 11537-037 11537-013 10Ω CLK– 図 32.RBIASx と VCMx の等価回路 図 28.クロック入力の等価回路 AVDD AVDD 30kΩ CSB1, CSB2 11537-036 31kΩ 11537-014 400Ω SDIO/OLM 350Ω 図 33. CSBx 入力の等価回路 図 29. SDIO/OLM 入力の等価回路 DRVDD 7.5kΩ V 図 34.VREF の等価回路 図 30.デジタル出力の等価回路 Rev. A 375Ω VREF 11537-046 V V D0+x1, D1+x1, D0+x2, D1+x2 11537-015 V D0–x1, D1–x1, D0–x2, D1–x2 AVDD － 18/39 － AD9681 データシート 動作原理 AD9681 は、マルチステージのパイプライン化 ADC です。各ス テージは、前ステージのフラッシュ誤差を訂正するように十分 オーバーラップするようになっています。各ステージからの量 子化された出力は、デジタル補正ロジックで結合されて最終的 に 14 ビットになります。シリアライザは、この変換したデータ を 16 ビット出力で送信します。パイプライン化されたアーキテ クチャにより、新しい入力サンプルに対して最初のステージが 動作すると同時に、残りのステージは先行しているサンプルに 対して動作することができます。サンプリングはクロックの立 上がりエッジで行われます。 最終ステージ以外のパイプラインの各ステージは、スイッチ ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC とステージ間残差アンプ(例えば乗算 D/A コンバータ(MDAC))に より構成されています。この残差アンプは、再生された DAC 出力とパイプライン内の次のステージに対するフラッシュ入力 の差を増幅します。各ステージ内で冗長な 1 ビットを使って、 フラッシュ誤差のデジタル補正を可能にしています。最終ステ ージはフラッシュ ADC のみで構成されています。 出力ステージのブロックで、データの整列、誤差補正、出力バ ッファへの出力が行われます。その後、データはシリアル化さ れ、フレーム・クロックとデータ・クロックに整列されます。 アナログ入力に対する考慮 AD9681 のアナログ入力は、差動入力信号処理用にデザインさ れた差動のスイッチド・キャパシタ回路になっています。この 回路は広い同相モード範囲をサポートすると同時に、優れた性 能を維持することができます。電源電圧の 1/2 での入力同相モ ード電圧は信号依存誤差を最小化するため、最適性能を提供し ます。 さらに、 Q の小さいインダクタまたはフェライト・ビーズを各 入力に接続して、アナログ入力の大きな差動容量を小さくする ことにより、ADC の最大帯域幅を実現することができます。こ のような低 Q インダクタまたはフェライト・ビーズの使用は、 コンバータのフロントエンドを高い IF 周波数で駆動する際に必 要となります。差動コンデンサまたは 2 個のシングルエンド・コ ンデンサを入力に接続して、受動整合回路を設けることができ ます。この構成により入力に最終的にローパス・フィルタが形 成されて、不要な広帯域幅ノイズが制限されます。詳細につい ては、AN-742 アプリケーション・ノート「Frequency Domain Response of Switched-Capacitor ADCs」、AN-827 アプリケーショ ン ・ ノ ー ト 「 A Resonant Approach to Interfacing Amplifiers to Switched-Capacitor ADCs 」 、 ア ナ ロ グ ・ ダ イ ア ロ グ 資 料 「 Transformer-Coupled Front-End for Wideband A/D Converters 」 (Volume 39, April 2005)を参照してください。一般に、正確な値は アプリケーションによって変わります。 入力同相モード AD9681 のアナログ入力は内部で DC バイアスされていません。 そのため、AC 結合のアプリケーションでは、ユーザーが外部 からこのバイアスを与える必要があります。最適性能を得るた めには VCM = AVDD/2 となるようにデバイスを設定することが推 奨されますが、デバイスは広い範囲で適切な性能で機能します (図 36 参照)。 AD9681 は同相モード・リファレンス電圧が内蔵されており、 VCMx ピンに出力されています。VCMx ピンは、0.1 µF のコンデ ンサでグランドにデカップリングする必要があります(アプリケ ーション情報のセクション参照)。 最大 SNR 性能は、ADC を差動構成で最大スパンに設定したと きに得られます。AD9681 の場合、最大有効入力振幅は 2 V p-p です。 100 H SFDR (dBc) 90 CPAR H VIN+x1, VIN+x2 S S S SNR/SFDR (dBFS/dBc) S CSAMPLE H CPAR H 11537-051 VIN–x1, VIN–x2 80 CSAMPLE SNR (dBFS) 70 60 50 40 30 クロック信号により、入力回路がサンプル・モードとホール ド・モードの間で交互に切り替えられます(図 35 参照)。入力回 路がサンプル・モードになったとき、信号源はサンプル・コン デンサを充電して、クロック・サイクルの 1/2 以内に安定する 必要があります。各入力に小さい抵抗を直列に接続すると、駆 動源側の出力ステージから発生するピーク過渡電流を減少させ ることに役立ちます。 Rev. A － 19/39 － 20 0.5 0.7 0.9 1.1 VCM (V) 図 36.同相モード電圧対 SNR/SFDR fIN = 9.7 MHz、fSAMPLE = 125 MSPS 1.3 11537-052 図 35.スイッチド・キャパシタ入力回路 AD9681 データシート 差動入力構成 内蔵リファレンス電圧の接続 AD9681 を能動的または受動的に駆動する方法は複数あります が、最適性能は、アナログ入力を差動で駆動したときに得られ ます。差動ダブル・バラン構成で AD9681 を駆動すると、優れた 性能とベースバンド・アプリケーションで ADC に対する柔軟な インターフェースが実現できます(図 38 参照)。同様に、差動ト ランス結合も優れた性能を提供します (図 39 参照)。AD9681 の 真の性能を引き出すためには、大部分のアンプのノイズ性能は 不十分であるため、可能な場合にはこれらの能動構成の使用が 推奨されます。 AD9681 内部のコンパレータが SENSE ピンの電位を検出して、 リファレンスを表 9 に示す 2 つの状態のいずれかに設定します。 SENSE をグラウンドに接続すると、リファレンス電圧アンプ・ スイッチは内部抵抗分圧器に接続され(図 37)、VREF が 1.0 V に 設定されます。 どの構成でも、シャント・コンデンサ C の値は入力周波数に依 存するため、小さくするか、削除する必要があります。 Selected Mode 表 9.リファレンス構成の一覧 Fixed Internal Reference Fixed External Reference AD9681 入力をシングルエンドで駆動しないことを推奨します。 SENSE Voltage (V) Resulting VREF (V) Resulting Differential Span (V p-p) GND to 0.2 1.0 internal 2.0 AVDD 1.0 applied to external VREF pin 2.0 リファレンス電圧 AD9681 には、安定かつ正確な 1.0 V のリファレンス電圧が内蔵 されています。VREF は 1.0 V の内蔵リファレンス出力として、 または 1.0 V の外付けリファレンス電圧の入力として使うことが 可能です。種々のリファレンス・モードを内蔵リファレンス電圧 の接続のセクションと外付けリファレンス電圧による動作のセ クションにまとめます。VREF ピンは、ESR の小さい 1.0 μF の コンデンサと ESR の小さい 0.1 μF のセラミック・コンデンサと の並列接続により外部でグラウンドへバイパスしてください。 VIN+A/VIN+B VIN–A/VIN–B ADC CORE VREF 1.0µF 0.1µF SELECT LOGIC SENSE ADC 図 37.内蔵リファレンス電圧の構成 0.1µF *C1 0.1µF R C 33Ω 33Ω 2V p-p C ADC 5pF 33Ω 0.1µF ET1-1-I3 VIN+x1, VIN+x2 R 33Ω C VIN–x1, VIN–x2 VCM *C1 200Ω 0.1µF C 0.1µF *C1 IS OPTIONAL 図 38.ベースバンド・アプリケーション向けの差動ダブル・バラン入力構成 ADT1-1WT 1:1 Z RATIO R *C1 VIN+x1, VIN+x2 33Ω 2V p-p 49.9Ω C ADC 5pF VIN–x1, VIN–x2 R 33Ω VCM *C1 0.1µF 0.1μF *C1 IS OPTIONAL 11537-056 200Ω 図 39.ベースバンド・アプリケーション向けの差動トランス結合構成 Rev. A － 20/39 － 11537-059 R 11537-060 0.5V AD9681 データシート ゲイン・マッチングを改善するために、AD9681 の内蔵リファ レンス電圧を使って複数のコンバータを駆動する場合、他のコ ンバータによるリファレンス電圧への負荷を考慮する必要があ ります。図 40 に内蔵リファレンス電圧が負荷から受ける影響を 示します。 0 –0.5 最適性能を得るためには、AD9681 のサンプル・クロック入力 CLK+と CLK-を差動信号で駆動する必要があります。信号は、 一般にトランスまたはコンデンサを介して CLK+ピンと CLK-ピ ンに AC 結合されます。これらのピンは内部でバイアスされる ため(図 28 参照)、外付けバイアスは不要です。 クロック入力オプション –1.0 AD9681 は柔軟なクロック入力構造を持っています。クロック 入力としては、CMOS、LVDS、LVPECL、または正弦波信号が 可能です。使用する信号タイプによらず、クロック・ソース・ ジッタは、ジッタについての考慮事項のセクションで説明する ように、最も大きな問題です。 INTERNAL VREF = 1V –1.5 –2.0 –2.5 –3.0 図 42 と図 43 に、AD9681 をクロック駆動する 2 つの望ましい方 法を示します(内蔵クロック分周器の前で最大 1 GHz のクロッ ク・レート)。ジッタの少ないクロック・ソースは、RF バラン または RF トランスを使ってシングルエンド信号から差動信号 に変換されます。 –3.5 –4.0 –5.0 0 0.5 1.0 1.5 2.0 2.5 3.0 LOAD CURRENT (mA) 11537-061 –4.5 RF バラン構成は 125 MHz～1 GHz のクロック周波数に、RF トラ ンス構成は 10 MHz～200 MHz のクロック周波数に、それぞれ推 奨されます。トランス／バランの 2 次側に互いに逆向きに接続 されたショットキ・ダイオードが、AD9681 に入力されるクロッ クを約 0.8 Vp-p 差動に制限します。 図 40.負荷電流対 VREF 誤差 外付けリファレンス電圧による動作 ADC のゲイン精度を向上させる場合または温度ドリフト特性を 改善する場合、外付けリファレンス電圧の使用が必要となるこ とがあります。図 41 に、1.0 V モードについて、代表的な内蔵 リファレンスのドリフト特性を示します。 4 この機能は、クロックの大きな電圧振幅が AD9681 の別の部分 に混入することを防止すると同時に、低ジッタ性能にとって重 要な、信号の高速な立上がり時間と立下がり時間を維持します。 ただし、ダイオード容量は 500 MHz より上の周波数で効いてき ます。適切な信号制限ダイオードの選択には注意が必要です。 Mini-Circuits® ADT1-1WT, 1:1 Z 2 VREF ERROR (mV) 0.1µF CLOCK INPUT 0 XFMR 0.1µF CLK+ 100Ω 50Ω ADC 0.1µF CLK– –2 SCHOTTKY DIODES: HSMS2822 0.1µF –4 11537-064 VREF ERROR (%) クロック入力の考慮事項 図 42.トランス結合の差動クロック(最大 200 MHz) –15 10 35 60 85 TEMPERATURE (°C) 0.1µF CLOCK INPUT 図 41.代表的な VREF ドリフト SENSE ピンを AVDD に接続すると、内蔵リファレンス電圧がデ ィスエーブルされて、外付けリファレンス電圧の使用が可能に なります。内蔵リファレンス・バッファに対して、等価 7.5 kΩ を持つ外付けリファレンスが負荷になります(図 34 参照)。この 内蔵バッファは、ADC コアに対して正側と負側のフルスケー ル・リファレンスを発生します。したがって、外付けリファレ ンス電圧は最大 1.0 V に制限する必要があります。 SENSE ピンはフローティングのままにしないでください。 Rev. A － 21/39 － 0.1µF CLK+ 50Ω ADC 0.1µF 0.1µF CLK– SCHOTTKY DIODES: HSMS2822 図 43.バラン結合の差動クロック(最大 1 GHz) 11537-065 –8 –40 11537-062 –6 AD9681 データシート 低ジッタ・クロックが使用できない場合、もう１つのオプショ ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合 することです(図 44 参照)。AD9510/AD9511/AD9512/AD9513/ AD9514/AD9515-x/AD9516-x/AD9517-x クロック・ドライバは、 優れたジッタ性能を提供します。 0.1µF AD9681 は、入力クロックを 1～8 分周できる入力クロック分周 器を内蔵しています。 0.1µF CLOCK INPUT CLK+ 0.1µF AD951x PECL DRIVER 100Ω ADC 0.1µF CLK– 50kΩ 50kΩ 240Ω 11537-066 CLOCK INPUT 入力クロック・ドライバ 240Ω 3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック 入 力 ピ ン へ AC 結 合 す る 方 法 で す ( 図 45 参 照 ) 。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515-x/AD9516-x/ AD9517-x クロック・ドライバは、優れたジッタ性能を提供しま す。 0.1µF CLK+ 0.1µF 100Ω ADC 0.1µF CLK– 50kΩ 11537-067 CLOCK INPUT AD9681 は、非サンプリング・エッジ(立下がり)の再タイミング を行って、公称 50%のデューティ・サイクルを持つ内部クロッ ク信号を発生するデューティ・サイクル・スタビライザ(DCS) を内蔵しています。この回路により、AD9681 の性能に影響を 与えずに広範囲なクロック入力のデューティ・サイクルを許容 することができます。DCS をオンにすると、ノイズ性能と歪み 性能はデューティ・サイクルの広い範囲でほぼ平坦になります。 0.1µF AD951x LVDS DRIVER 50kΩ クロック・デューティ・サイクル 代表的な高速 ADC では両クロック・エッジを使って、様々な 内部タイミング信号を発生しているため、クロックのデューテ ィ・サイクルの影響を大きく受けます。一般に、動的性能特性 を維持するためにはクロック・デューティ・サイクルの許容誤 差は±5%以内である必要があります。 図 44.差動 PECL サンプル・クロック (最大 1 GHz) CLOCK INPUT AD9681 のクロック分周器は外部 SYNC 入力を使って同期させ ることができます。レジスタ 0x109 のビット 0 とビット 1 を使 うと、各 SYNC 信号で、またはレジスタが書込まれた後の最初 の SYNC 信号で、クロック分周器を再同期することができます。 有効な SYNC により、クロック分周器は初期状態にリセットさ れます。この同期機能を使うと、複数のデバイスのクロック分 周器の位相を一致させることができるので、入力の同時サンプ リングが保証されます。 図 45.差動 LVDS サンプル・クロック (最大 1 GHz) アプリケーションによっては、サンプル・クロック入力をシン グルエンド 1.8 V CMOS 信号で駆動できる場合があります。こ のようなアプリケーションでは、CLK+ピンを CMOS ゲートで 直接駆動し、CLK-ピンは 0.1 μF のコンデンサによりグラウンド へバイパスします( 図 46 参照)。 それでも、入力での立上がりエッジのジッタは問題であり、内 部安定化回路で容易に減少させることはできません。デューテ ィ・サイクル制御ループは、公称 20 MHz 以下のクロック・レ ートでは機能しません。このループは時定数を持っているため、 クロック・レートがダイナミックに変わるときは、これをアプ リケーションで考慮する必要があります。ダイナミックにクロ ック周波数が増減した後に、DCS ループが入力信号に再ロック するまで、1.5 µs～5 µs の待ち時間が必要です。 VCC 0.1µF CLOCK INPUT 50Ω1 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ CLK+ ADC 150Ω RESISTOR IS OPTIONAL. 11537-068 CLK– 0.1µF 図 46.シングルエンド 1.8 V CMOS 入力クロック (最大 200 MHz) Rev. A － 22/39 － AD9681 データシート ジッタについての考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与 えられた入力周波数(fA)でジッタ(tJ)のみにより発生する SNR 性 能の低下は次式で表されます。 1 2π × f × t J A 消費電力とパワーダウン・モード 図 48 に示すように、AD9681 で消費される電力はサンプル・レ ートに比例するため、レジスタ 0x100 のビット[2:0]を使って複 数の省電力モードを設定することができます。 SNR の低下= 20 log10 0.9 0.8 RMS CLOCK JITTER REQUIREMENT 120 125MSPS SETTING 0.7 105MSPS SETTING 80MSPS SETTING 65MSPS SETTING 50MSPS SETTING 40MSPS SETTING 0.6 0.5 SNR (dB) 110 100 16 BITS 90 14 BITS 80 0.4 20MSPS SETTING 0.3 10 12 BITS 10 BITS 40 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 30 1 100 10 ANALOG INPUT FREQUENCY (MHz) 1000 図 47.入力周波数およびジッタ対理論 SNR アパーチャ・ジッタが AD9681 のダイナミックレンジに影響を 与えるケースでは、クロック入力はアナログ信号として扱う必 要があります。クロック・ドライバの電源は ADC 出力ドライ バの電源から分離して、クロック信号がデジタル・ノイズから 変調を受けないようにする必要があります。低ジッタの水晶制 御オシレータは優れたクロック源です。クロックが別のタイプ のソース(ゲーティング、分周、または別の方法)から発生され る場合、最終ステップで元のクロックを使って再タイミングす る必要があります。 ADC に関係するジッタ性能の詳細については、AN-501 アプリケ ー シ ョ ン ・ ノ ー ト 「 Aperture Uncertainty and ADC System Performance」と AN-756 アプリケーション・ノート「Sampled Systems and the Effects of Clock Phase Noise and Jitter」を参照してく ださい。 Rev. A 70 90 110 130 SPI ポートを用いるか、または PDWN ピンをハイ・レベルにす ると、AD9681 はパワーダウン・モードになります。この状態 で、ADC の消費電力は 2 mW (typ)になります。パワーダウン時 は、出力ドライバはハイ・インピーダンス状態になります。 PDWN ピンをロー・レベルにすると、AD9681 は通常動作モー ドに戻ります。PDWN はデジタル出力ドライバ電源(DRVDD)を 基準にしているため、この電源電圧を超えることはできません。 11537-070 8 BITS 50 図 48.fSAMPLE 対総合消費電力、fIN = 9.7 MHz 60 50 30 SAMPLE RATE (MSPS) 70 11537-071 130 TOTAL POWER (W) この式で、rms アパーチャ・ジッタは、クロック入力、アナロ グ入力信号、ADC アパーチャ・ジッタの規定値を含む全ジッ タ・ソースの 2 乗和平方根を表します。IF アンダーサンプリン グ・アプリケーションは、特にジッタに敏感です(図 47)。 パワーダウン・モードでの低消費電力は、リファレンス電圧、 リファレンス・バッファ、バイアス回路、クロックをシャット ダウンすることにより、実現されています。パワーダウン・モ ードに入ると、内蔵コンデンサは放電するため、通常動作に戻 るときには再充電する必要があります。このため、ウェイクア ップ時間はパワーダウン・モードに留まる時間に関係し、パワ ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな ります。SPI ポートを使うとき、ADC をパワーダウン・モード またはスタンバイ・モードにすることができます。スタンバ イ・モードにすると、高速なウェイクアップ時間が必要な場合 に内蔵リファレンス回路を動作させたままにしておくことがで きます。これらの機能の詳細については、メモリ・マップのセ クションを参照してください。 － 23/39 － AD9681 データシート デジタル出力とタイミング AD9681 の差動出力は、デフォルトのパワーアップ時に ANSI644 LVDS 規格に準拠します。この機能は、SPI を介して低消費 電力(IEEE 1596.3 規格と同様の縮小信号オプション)に変更するこ とができます。LVDS ドライバの電流は内部で生成され、各出 力での出力電流公称値は 3.5 mA に設定されます。LVDS レシー バ入力に接続される 100 Ω の差動終端抵抗は、レシーバ側で公 称 350 mV (差動 700 mV p-p)の振幅を発生させます。 D0 500mV/DIV D1 500mV/DIV DCO 500mV/DIV FCO 500mV/DIV 4ns/DIV 図 49.ANSI-644 モード(デフォルト)での LVDS 出力タイミング例 D0 400mV/DIV D1 400mV/DIV DCO 400mV/DIV FCO 400mV/DIV 4ns/DIV 11537-083 AD9681 の LVDS 出力によりカスタム ASIC や FPGA 内にある LVDS レシーバとのインターフェースが可能になり、ノイズの 多い環境で優れたスイッチング性能を得ることができます。100 Ω の終端抵抗をできるだけレシーバの近くに接続した 1 対 1 回 路の使用が推奨されます。遠端でレシーバ終端がない場合、ま たは差動パターン配線が良くない場合には、タイミング誤差が 発生します。このようなタイミング誤差を防止するため、パタ ーン長を 24 インチ以下に抑え、すべてのパターンを同じ長さに することが推奨されます。差動出力パターンは、できるだけ互 いに近づけて配置してください。適切なパターン長と配置の FCO とデータ・ストリームの例を図 49 に示します。図 50 に縮 小レンジ・モードでの LVDS 出力タイミング例を示します。 11537-074 縮小レンジ・モードで動作する場合、出力電流は 2 mA に減少し ます。これにより、レシーバの 100 Ω 終端での振幅は 200 mV (差動 400 mV p-p )になります。 図 50.縮小レンジ・モードでの LVDS 出力タイミング例 Rev. A － 24/39 － AD9681 データシート 図 51 に ANSI-644 規格(デフォルト)データ・アイを使用した LVDS 出力例と、標準 FR-4 材上でパターン長を 24 インチ以下と した場合のタイム・インターバル誤差(TIE)ジッタのヒストグラ ム例を示します。 図 52 には、標準 FR-4 材上でパターン長を 24 インチ以上にした 場合の例を示します。TIE ジッタ・ヒストグラムに、エッジが 理想位置からずれることによるデータ・アイ開口の減少が反映 されていることに注意してください。 500 EYE: ALL BITS パターン長が 24 インチを超える場合に、波形がデザイン上のタ イミング条件を満たすか否かはユーザーの判断によります。追 加の SPI オプションを使うと、8 個の出力すべての内部終端を大 きくして(電流を増やして)、長いパターンを駆動することができ ます。これはレジスタ 0x15 の設定で実現することができます。 これにより、データ・エッジの立上がり時間と立下がり時間が シャープになり、ビット・エラーが少なくなりますが、このオ プションを使うと DRVDD 電源の消費電力が大きくなります。 500 ULS: 7000/400354 300 200 100 0 –100 –200 –300 ULS: 8000/414024 300 200 100 0 –100 –200 –300 –400 –400 –500 –500 –0.8ns –0.4ns 0ns 0.4ns –0.8ns 0.8ns 7k 12k 6k 10k TIE JITTER HISTOGRAM (Hits) 5k 4k 3k 2k 0ns 0.4ns –0.8ns 8k 6k 4k 2k 250ps 300ps 350ps 400ps 450ps 500ps 11537-075 1k 0 200ps –0.4ns 0k –800ps –600ps –400ps –200ps 0ps 200ps 400ps 600ps 11537-076 TIE JITTER HISTOGRAM (Hits) EYE: ALL BITS 400 EYE DIAGRAM VOLTAGE (mV) EYE DIAGRAM VOLTAGE (mV) 400 図 52.標準 FR-4 材料上でパターン長を 24 インチ以上にした ANSI-644 モードの LVDS 出力のデータ・アイ、外付け 100 Ω 遠 端終端のみ 図 51.標準 FR-4 材料上でパターン長を 24 インチ以下にした ANSI-644 モードの LVDS 出力のデータ・アイ、外付け 100 Ω 遠端終端のみ 出力データのデフォルト・フォーマットは 2 の補数です。表 10 に、出力コーディング・フォーマットの例を示します。出力デ ータ・フォーマットをオフセット・バイナリへ変更するときは、 メモリ・マップのセクションのレジスタ 0x14 のビット[0]を参 照してください。 表 10.デジタル出力コーディング Input (V) Condition (V) Offset Binary Output Mode Twos Complement Mode VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− <−VREF − 0.5 LSB −VREF 0V +VREF − 1.0 LSB >+VREF − 0.5 LSB 0000 0000 0000 0000 0000 0000 0000 0000 1000 0000 0000 0000 1111 1111 1111 1100 1111 1111 1111 1100 1000 0000 0000 0000 1000 0000 0000 0000 0000 0000 0000 0000 0111 1111 1111 1100 0111 1111 1111 1100 Rev. A － 25/39 － AD9681 データシート 各 ADC からのデータはシリアル化されて、DDR モードで 2 レ ーンの別々のチャンネルから出力されます。各シリアル・スト リームのデータレートは等しく 16 ビット×サンプル・クロッ ク・レートで、最大 500 Mbps/レーン[(16 ビット×125 MSPS)/(2 × 2) = 500 Mbps/レーン]です。最小変換レートは 10 MSPS(typ) です。この機能のイネーブルについては、メモリ・マップのセク ションを参照してください。 AD9681 からのデータのキャプチャに役立てるため、2 個の出力 クロック・タイプが用意されています。DCO±1 と DCO±2 は出 力データのクロックとして使われ、周波数はデフォルトの動作 モードに対してサンプリング・クロック(CLK±)レートの 4 倍で す。データはクロックで駆動されて AD9681 から出力され、ダ ブル・データレート(DDR)でのキャプチャをサポートする DCO の立上がりエッジと立下がりエッジでキャプチャすることがで きます。DCO±1 は D0±x1/D1±x1(バンク 1)データのキャプチャ に使用され、DCO±2 は D0±x2/D1±x2(バンク 2)データのキャプ チャに使用されます。FCO±1 と FCO±2 は新しい出力バイトの開 始を知らせるために使い、1×フレーム・モードではサンプル・ クロック・レートに一致します。FCO±1 は D0±x1/D1±x1(バン ク 1)データをフレーム化し、FCO±2 は D0±x2/D1±x2 (バンク 2) データをフレーム化します。詳細については、タイミング図の セクションを参照してください。 SPI を使用する場合、DCO の位相は 1 データ・サイクルに対し て 60°単位で増加させることができます(1 DCO サイクルに対し ては 30°)。この機能を使うと、必要に応じてシステムのタイミ ング・マージンを調整することができます。 図 3 に示す DCO±1 と DCO±2 のデフォルト出力データ・エッ ジ・タイミングは、1 データ・サイクルに対して 180°です(1 DCO サイクルに対しては 90° )。 また、SPI から 12 ビットのシリアル・ストリームを開始するこ ともできます。この機能を使うと、低分解能のシステムに対す る互換性を実現してテストすることができます。分解能を 12 ビ ット・シリアル・ストリームに変更すると、データ・ストリー ムは短くなります。12 ビットの例については、図 4 を参照して ください。ただし、シリアル出力ビット数が 16 のデフォルト・ オプションでは、データ・ストリームの 14 ビット・シリアル・ データの後ろに 2 個の 0 が詰め込まれます。 図 3 に示すデフォルト・モードでは、データ出力シリアル・ス トリーム内で MSB が先頭です。データ出力シリアル・ストリ ーム内で LSB が先頭になるように SPI を使って変更することが できます。 12 種類のデジタル出力テスト・パターン・オプションがあり、 これらは SPI を使って開始させることができます。この機能は、 レシーバ・キャプチャとタイミングを確認する際に便利です(使 用可能な出力ビット・シーケンス・オプションについては表 11 を参照してください)。幾つかのテスト・パターンは、2 種類の シリアル・シーケンシャル・ワードを持っているため、選択し たテスト・パターンに応じて種々の方法で切り替えることがで きます。幾つかのパターンはデータ・フォーマット選択オプシ ョンに準拠していないことに注意してください。さらに、カス タムのユーザー定義テスト・パターンを 0x19、0x1A、0x1B、 0x1C の各レジスタへ割り当てることができます。 表 11.柔軟な出力テスト・モード Output Test Mode Bit Sequence (Reg. 0x0D) Pattern Name Digital Output Word 1 1 Digital Output Word 21 Subject to Data Format Select1 0000 0001 Off (default) Midscale short N/A N/A N/A Yes 0010 +Full-scale short N/A Yes 0011 −Full-scale short N/A Yes 0100 Checkerboard PN sequence long 2 0101 0101 0101 (12-bit) 0101 0101 0101 0100 (16-bit) N/A No 0101 N/A 1000 0000 0000 (12-bit) 1000 0000 0000 0000 (16-bit) 1111 1111 1111 (12-bit) 0000 0000 0000 0000 (16-bit) 0000 0000 0000 (12-bit) 0000 0000 0000 0000 (16-bit) 1010 1010 1010 (12-bit) 1010 1010 1010 1010 (16-bit) N/A Yes 0110 PN sequence short2 N/A N/A Yes 0111 0000 0000 0000 (12-bit) 0000 0000 0000 0000 (16-bit) Register 0x1B to Register 0x1C N/A 1010 1× sync N/A No 1011 One bit high 1111 1111 1111 (12-bit) 111 1111 1111 1100 (16-bit) Register 0x19 to Register 0x1A 1010 1010 1010 (12-bit) 1010 1010 1010 1000 (16-bit) 0000 0011 1111 (12-bit) 0000 0001 1111 1100 (16-bit) 1000 0000 0000 (12-bit) 1000 0000 0000 0000 (16-bit) No 1000 1001 One-/zero-word toggle User input 1-/0-bit toggle N/A No 1100 Mixed bit frequency 1010 0011 0011 (12-bit) 1010 0001 1001 1100 (16-bit) N/A No Notes Offset binary code shown Offset binary code shown Offset binary code shown PN23 ITU 0.150 X23 + X18 + 1 PN9 ITU 0.150 X9 + X5 + 1 No No Pattern associated with the external pin 1 N/A は該当なし。 2 PN シーケンス・ショートと PN シーケンス・ロングを除くすべてのテスト・モード・オプションでは、レシーバのデータ・キャプチャを確認するために 12 ビット～ 16 ビットのワード長をサポートすることができます。 Rev. A － 26/39 － AD9681 データシート PN シーケンス・ショート・パターンは、各 29 − 1 すなわち 511 ビットごとに繰り返す擬似ランダム・ビット・シーケンスを発 生します。PN シーケンスの説明と発生方法については、ITU-T 0.150 (05/96) 規格のセクション 5.1 を参照してください。 シー ド値は全ビット 1 です(初期値については表 12 を参照)。出力は、 MSB ファースト・フォーマットのシリアル PN9 シーケンスをパ ラレル表現したものです。先頭の出力ワードは、MSB に位置合 わせした PN9 シーケンスの先頭 14 ビットです。 Selected Digital Test Pattern DTP Voltage Resulting D0±xx and D1±xx 表 12.PN シーケンス Normal Operation DTP No connect AVDD Normal operation 1000 0000 0000 0000 Sequence Initial Value Next Three Output Samples (MSB First) Twos Complement PN Sequence Short PN Sequence Long 0x7F80 0x7FFC 0x77C4, 0xF320, 0xA538 0x7F80, 0x8004, 0x7000 PN シーケンス・ロング・パターンは、各 223 − 1 すなわち 8,388,607 ビットごとに繰り返す擬似ランダム・ビット・シーケ ンスを発生します。PN シーケンスの説明と発生方法については、 ITU-T 0.150 (05/96) 規格のセクション 5.6 を参照してください。 シード値は全ビット 1 であり(初期値については表 12 を参照)、 AD9681 では ITU 規格に対してビット・ストリームを逆にしてい ます。出力は、MSB ファースト・フォーマットのシリアル PN23 シーケンスをパラレル表現したものです。先頭の出力ワー ドは、MSB に位置合わせした PN23 シーケンスの先頭 14 ビット です。 力データの間のタイミング・アライメント調整を行うことがで きます。SCLK/DTP ピンには GND へ接続した 30 kΩ の抵抗が内 蔵されているため、通常動作では未接続のままにすることがで きます。 表 14.デジタル・テスト・パターンのピン設定 SPI ポートからコマンドを与えると、その他およびカスタムの テスト・パターンも観測することができます。オプションの詳 細については、メモリ・マップのセクションを参照してくださ い。 CSB1 ピンと CSB2 ピン SPI 動作モードが不要なアプリケーションでは、CSB1 ピンと CSB2 ピンを AVDD へ接続する必要があります。CSB1 と CSB2 をハイ・レベルに接続すると、SCLK と SDIO のすべての SPI 通 信情報が無視されます。 CSB1 は、D0±x1/D1±x1 出力 (バンク 1)に影響する SPI 回路を選 択／非選択します。CSB2 は、D0±x2/D1±x2 (バンク 2) 出力に影 響する SPI 回路を選択／非選択します。 これらの追加デジタル出力タイミング機能の、SPI を介する変 更方法については、メモリ・マップのセクションを参照してく ださい。 CSB1 と CSB2 は同じ信号(両信号を接続)で制御することが推奨 されます。この方法では、両信号を AVDD に接続するか、また は SPI 機能を選択するかによらず、ADC の両バンクは同じ制御 を受け、常に同じ状態になります。 SDIO/OLM ピン RBIAS1 ピンと RBIAS2 ピン SPI 動作モードが不要なアプリケーションでは、CSB1 ピンと CSB2 ピンを AVDD に接続し、SDIO/OLM ピンにより表 13 に従 って出力レーン・モードを制御します。 ADC の内部コア・バイアス電流を設定するときは、グラウンド と RBIAS1 ピンおよび RBIAS2 ピンとの間に 1%許容誤差の 10.0 kΩ 抵抗を接続してください。 SDIO/OLM ピンを使用しないアプリケーションでは、CSB1 と CSB2 を AVDD へ接続してください。1 レーン・モードを使用す る場合、変換レートを 62.5 MSPS 以下にして、1 Gbps の最大出 力レートを満たすようにしてください。 表 13.出力レーン・モードのピン設定 Output Lane Mode Voltage (SDIO/OLM Pin) Output Mode AVDD (Default) GND Two-lane. 1× frame, 16-bit serial output. One-lane. 1× frame, 16-bit serial output. SCLK/DTP ピン デバイスのパワーアップ時に、SCLK/DTP ピンと CSB1 ピンお よび CSB2 ピンをハイ・レベルにすると、シングル・デジタ ル ・テ スト・パ ター ンをイネ ーブ ルするこ とが できます 。 SCLK/DTP を AVDD に接続すると、ADC チャンネルはパターン 1000 0000 0000 0000 をシフト出力します。FCO±1、FCO±2、 DCO±1、DCO±2 の各ピンは通常通りに動作しますが、すべての チャンネルは繰り返しテスト・パターンをシフト出力します。 このパターンを使うと、FCO±1、FCO±2、DCO±1、DCO±2、出 Rev. A 出力テスト・モード AD9681 は、各データ出力チャンネルのテストとボード・レベ ル のデ バッグを 可能 にするテ スト 機能を内 蔵し ています 。 AD9681 の出力に予測可能な値を出力させるための様々な出力テ スト・オプションも用意されています。 出力テスト・モードを表 11 に示します。これらは、アドレス 0x0D の出力テスト・モード・ビットから制御されます。出力テ スト・モードをイネーブルすると、ADC のアナログ・セクショ ンが後段のデジタル・ブロックから切り離され、テスト・パター ンが出力フォーマッティング・ブロックで実行されます。テス ト・パターンには出力フォーマッティングが行われるものと、 行われないものもあります。レジスタ 0x0D のビット 4 または ビット 5 をセットすることにより、PN シーケンス・テストの PN ジェネレータをリセットすることができます。これらのテス トはアナログ信号の有無によらず(有りの場合、アナログ信号は 無視されます)実行することができますが、エンコード・クロッ クは必要です。詳細については、アプリケーション・ノート AN877「Interfacing to High Speed ADCs via SPI」を参照してくださ い。 － 27/39 － AD9681 データシート シリアル・ポート・インターフェース(SPI) AD9681 シリアル・ポート・インターフェース(SPI)を使うと、 ADC 内部に用意されている構造化されたレジスタ・スペースを 介してコンバータの特定の機能または動作を設定することがで きます。SPI を使うと、アプリケーションに応じて、柔軟性と カスタマイズ性が向上します。シリアル・ポートを介してアド レスがアクセスされ、ポートを介して読み書きすることができ ます。メモリは、バイトで構成されており、さらにフィールド に分割できます。これについてはメモリ・マップのセクション に記載してあります。詳細については、AN-877 アプリケーショ ン・ノート「Interfacing to High Speed ADCs via SPI」を参照してく ださい。AD9681 に固有な SPI 情報は AD9681 データシートに記 載されており、この情報の方が AN-877 アプリケーション・ノ ートに記載されている一般情報より優先されます。 CSB1 ピンと CSB2 ピンを使用するその他のモードもあります。 デバイスをイネーブル固定にするときは、CSB1 と CSB2 をロ ー・レベルに固定します。これはストリーミングと呼ばれます。 CSB1 と CSB2 をバイト間でハイ・レベルに維持して外部タイミ ングを延ばすことができます。CSB1 と CSB2 をハイ・レベルに 固定すると、SPI 機能はハイ・インピーダンス・モードになり ます。このモードではすべての SPI ピンは 2 つ目の機能になり ます。 CSB1 と CSB2 は同じ信号で制御することが推奨されます(両信 号を接続します)。この方法では、両信号を AVDD に接続するか、 または SPI 機能を選択するかによらず、ADC の両バンクは同じ 制御を受け、常に同じ状態になります。 命令フェーズでは、16 ビット命令が送信されます。命令フェー ズの後ろにはデータが続き、長さは W0 ビットと W1 ビットに より指定されます。 SPI を使う設定 この ADC の SPI は、SCLK/DTP ピン(SCLK 機能)、SDIO/OLM ピン(SDIO 機能)、CSB1 ピン、CSB2 ピンの 4 本のピンにより定 義されます( 表 15 参照)。SCLK (シリアル・クロック)ピンは、 ADC に対する読出し／書込みデータの同期に使用されます。 SDIO (シリアル・データ入力／出力)ピンは 2 つの機能で共用さ れるピンであり、内部 ADC メモリ・マップ・レジスタに対する データの送受信に使われます。CSB1 と CSB2 (チップ・セレク ト・バー)はアクティブ・ローのコントロール信号であり、読出 しサイクルと書込みサイクルをイネーブル／ディスエーブルし ます。 命令フェーズでは、ワード長の他に、シリアル・フレームが読 出し動作または書込み動作のいずれであるかを指定します。こ れにより、シリアル・ポートをチップの設定と内蔵メモリ値の 読出しに使うことができます。マルチバイト・シリアル・デー タの先頭バイトの先頭ビットは、読出しコマンドまたは書込み コマンドのいずれが発行されているかを表示します。命令がリ ードバック動作の場合、リードバックを実行すると、シリア ル・データ入力／出力(SDIO)ピンの方向がシリアル・フレーム 内の該当するポイントで入力から出力へ変わります。 入力データは、SCLK の立上がりエッジでレジスタにロードさ れ、出力データは立下がりエッジで送信されます。読出しを要 求しているコンバータへアドレス情報が渡されると、SDIO ライ ンがクロック・サイクルの 1/2 以内に入力から出力へ変化しま す。このタイミングにより、次のクロック・サイクルの立下が りエッジまでに、データが安全にこのシリアル・ラインに出力 されてコントローラから読出せるようになります。 表 15.シリアル・ポート・インターフェース・ピン Pin Function SCLK (SCLK/DTP) SDIO (SDIO/OLM) Serial clock. The serial shift clock input, which is used to synchronize serial interface reads and writes. Serial data input/output. A dual-purpose pin that serves as an input or an output, depending on the instruction being sent and the relative position in the timing frame. Chip select bar. An active low control that gates the read and write cycles. CSB1 enables/disables the SPI for four channels in Bank 1; CSB2 enables/ disables the SPI for four channels in Bank 2. CSB1, CSB2 CSB1 および／または CSB2 の立下がりエッジと SCLK の立上が りエッジの組み合わせにより、フレームの開始が指定されます。 シリアル・タイミングの例とその定義を図 53 と表 5 に示します。 tHIGH tDS tS tDH すべてのデータは 8 ビット・ワードで構成されます。データは、 MSB ファースト・モードまたは LSB ファースト・モードで送信 することができます。MSB ファースト・モードはパワーアップ 時のデフォルトであり、SPI ポート設定レジスタを使って変え ることができます。この機能およびその他の詳細については、 AN-877 アプリケーション・ノート「Interfacing to High Speed ADCs via SPI」を参照してください。 tH tCLK tLOW CSBx SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 53.シリアル・ポート・インターフェースのタイミング図 Rev. A － 28/39 － D2 D1 D0 DON’T CARE 11537-078 SCLK DON’T CARE AD9681 データシート ハードウェア・インターフェース SPI を使わない設定 表 15 に示すピンにより、ユーザー書込みデバイスと AD9681 の シリアル・ポートとの間の物理インターフェースが構成されて います。SPI インターフェースを使用するときは、SCLK/DTP ピ ン (SCLK 機能)、CSB1 ピン、CSB2 ピンは入力として機能します。 SDIO/OLM ピン(SDIO 機能)は双方向で、書込みフェーズでは入 力として、リードバック時は出力として、それぞれ機能します。 SPI コントロール・レジスタにインターフェースしないアプリ ケーションでは、SDIO/OLM ピン、SCLK/DTP ピン、PDWN ピ ンは、独立した CMOS 互換のコントロール・ピンとして機能し ます。デバイスがパワーアップすると、これらのピンは出力レ ーン・モード制御、デジタル・テスト・パターン制御、パワー ダウン機能制御のスタティック・コントロール・ラインとして 使用されるものと見なされます。このモードでは、CSB1 ピンお よび CSB2 ピンを AVDD に接続する必要があります。この接続 により、シリアル・ポート・インターフェースがディスエーブ ルされます。 SPI インターフェースは、FPGA またはマイクロコントローラか ら制御できるように十分な柔軟性を持っています。SPI 設定の 一方法は、AN-812 アプリケーション・ノート「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。 コンバータのフル・ダイナミック性能が必要な区間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB1 信号、CSB2 信号、SDIO 信号は一般に ADC クロックに非同期であるため、これらの信号からのノイズがコ ンバータ性能を低下させることがあります。内蔵 SPI バスを他の デバイスに対して使う場合には、このバスと AD9681 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ入力でこれらの信号が変化することを防止することが必要に なります。 SPI インターフェースを使用しない場合には、幾つかのピンは 共用ピンとして機能します。デバイス・パワーオン時にピンを DRVDD またはグラウンドに接続すると、それらのピンは特定 の機能として使われます。表 13 と表 14 に、AD9681 でサポート しているストラップ接続可能な機能を示します。 デバイスが SPI モードの場合、PDWN ピン(イネーブル時)はア クティブのままになります。パワーダウンの SPI 制御の場合、 PDWN ピンは非アクティブ状態(ロー・レベル)に設定してくだ さい。 SPI からアクセス可能な機能 表 16 に、SPI からアクセスできる一般的な機能の簡単な説明を 示します。これらの機能は、AN-877 アプリケーション・ノート 「Interfacing to High Speed ADCs via SPI」で詳しく説明しています。 AD9681 デバイスに固有な機能は表 17 外部メモリ・マップ・レ ジスタ・テーブルの後のメモリ・マップ・レジスタの説明のセク ションに説明します。 表 16.SPI を使ってアクセスできる機能 Feature Name Description Power Mode Allows the user to set either power-down mode or standby mode Allows the user to access the DCS, set the clock divider, set the clock divider phase, and enable the sync function Allows the user to digitally adjust the converter offset Allows the user to set test modes to have known data on output bits Allows the user to set the output mode Allows the user to set the output clock polarity Allows scalable power consumption options with respect to the sample rate Clock Offset Test I/O Output Mode Output Phase ADC Resolution Rev. A － 29/39 － AD9681 データシート メモリ・マップ タのデフォルト値は、表 17 メモリ・マップ・レジスタ表のデフ ォルト値 (16 進)の列に記載してあります。 メモリ・マップ・レジスタ・テーブルの読出し メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの ロケーションがあります。メモリ・マップは大まかに、チップ 設定レジスタ(アドレス 0x00～アドレス 0x02)、デバイス・インデ ックス・レジスタと転送レジスタ(アドレス 0x05 とアドレス 0xFF)、セットアップ、コントロール、テストなどのグローバル ADC ファンクション・レジスタ(アドレス 0x08～アドレス 0x109) の 3 つのセクションに分かれています。 メモリ・マップ・レジスタ・テーブル( 表 17 参照)には、各 16 進 アドレスに対するデフォルトの 16 進値が記載してあります。先 頭ビット 7 (MSB)の列は、デフォルト 16 進値の開始になります。 例えば、アドレス 0x05 のデバイス・インデックス・レジスタは、 16 進デフォルト値 0x3F を持ちます。これは、アドレス 0x05 で、 ビット[7:6] = 0 かつ残りのビット[5:0] = 1 を意味します。この設 定値は、デフォルトのチャンネル・インデックス設定値です。 デフォルト値により、全 ADC チャンネルは次の書込みコマンド 受信になります。この機能およびその他の詳細については、 AN-877 アプリケーション・ノート「Interfacing to High Speed ADCs via SPI」を参照してください。このアプリケーション・ノ ートでは、レジスタ 0x00～0xFF により制御される機能を詳しく 説明しています。残りのレジスタは、メモリ・マップ・レジス タの説明のセクションに記載してあります。 未使用ロケーション 表 17 に記載されていないすべてのアドレスとビット・ロケーシ ョンは、このデバイスでは現在サポートされていません。有効 アドレス・ロケーションの未使用ビットには 0 を書込んでくださ い。アドレス・ロケーションの一部が有効な場合にのみ、これ らのロケーションへの書込みが必要です(例えばアドレス 0x05)。 アドレス・ロケーション全体が未使用、またはアドレスが表 17 に記載されていない場合(例えばアドレス 0x13)、このアドレス・ ロケーションに対しては書込みを行わないでください。 デフォルト値 ロジック・レベル ロジック・レベルは次のように定義します。 • • チャンネル固有のレジスタ 幾つかのチャンネル・セットアップ機能は、各チャンネルごと に独立に設定することができます。これらの場合、チャンネ ル・アドレス・ロケーションは、内部で各チャンネルにコピー されます。すなわち、各チャンネルには固有のレジスタ・セッ トがあります。これらのレジスタとビットは、表 17 でローカル と表示されています。これらのローカル・レジスタとビットを アクセスするときは、レジスタ 0x05 の該当するデータ・チャン ネル・ビット (A1、A2 から D1、D2 まで)とクロック・チャンネ ル(DCO±1、DCO±2、FCO±1、FCO±2) をセットします。レ ジスタ 0x05 のすべての有効ビットがセットされると、あるロー カル・レジスタに対する後続の書込みが、すべてのデータ・チ ャンネルのレジスタと DCO±x/FCO±x クロック・チャンネルに 対して有効になります。読出しサイクルでは、1 つのチャンネ ル(A1、A2 から D1、D2 まで)のみをセットして、1 つローカ ル・レジスタを読出してください。SPI 読出しサイクルで全ビ ットがセットされると、デバイスはチャンネル A1 の値を返し ます。 表 17 でグローバルと指定されたレジスタとビットは、独立した 設定が許されていないチャンネル機能に対して適用されるため、 デバイス全体に有効です。レジスタ 0x05 内の設定は、グローバ ルなレジスタとビットに影響を与えません。 AD9681 をリセットした後 (アドレス 0x00 のビット 5 とビット 2 を使用)、レジスタにはデフォルト値がロードされます。レジス Rev. A 「ビットをセットする」は、「ビットをロジック 1 に設定 する」または「ビットにロジック 1 を書込む」と同じ意味 です。 「ビットをクリアする」は、「ビットをロジック 0 に設定 する」または「ビットにロジック 0 を書込む」と同じ意味 です。 － 30/39 － AD9681 データシート メモリ・マップ AD9681 では、3 線式 (双方向 SDIO) インターフェースと 16 ビット・アドレシングを採用しています。このためレジスタ 0x00 のビット 0 とビット 7 は 0 に、ビット 3 とビット 4 は 1 に、それぞれ設定されます。レジスタ 0x00 のビット 5 がハイ・レベルに設定されると、SPI はソフト・リセットを開始し、すべてのユーザー・レジスタがデフォルト値に戻され、ビット 2 は自動的にクリアされます。 表 17.メモリ・マップ・レジスタ・テーブル Reg. Addr. (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB first Soft reset 1= 16-bit address 1= 16-bit address Soft reset LSB first Bit 0 (LSB) Default Value (Hex) Comments Chip Configuration Registers 0x00 SPI port configuration 0x01 Chip ID (global) 0x02 Chip grade (global) 0= SDIO active 0= SDIO active 8-bit chip ID, Bits[7:0]; 0x8F = the AD9681, an octal, 14-bit, 125 MSPS serial LVDS Open Speed grade ID, Bits[6:4]; 110 = 125 MSPS 0x18 Nibbles are mirrored such that a given register value yields the same function for either LSBfirst mode or MSB-first mode. The default for ADCs is 16-bit mode. 0x8F Unique chip ID used to differ-entiate devices. Read only. Open Open Open Open Read only Unique speed grade ID used to differentiate graded devices. Read only. Device Index and Transfer Registers 0x05 Device index Open Open DCO±1, DCO±2 clock channels FCO±1, FCO±2 clock channels D1, D2 data channels C1, C2 data channels B1, B2 data channels A1, A2 data channels 0x3F Bits are set to determine which device on chip receives the next write command. The default is all devices on chip. 0xFF Transfer Open Open Open Open Open Open Open Initiate override 0x00 Sets resolution/ sample rate override. Internal power-down mode, Bits[1:0]; 00 = chip run 01 = full powerdown 10 = standby 11 = digital reset 0x00 Determines various generic modes of chip operation. Open 0x01 Turns duty cycle stabilizer on or off. Global ADC Function Registers 0x08 Power modes (global) Open Open External powerdown pin function ; 0 = full powerdown, 1= standby Open Open 0x09 Clock (global) Open Open Open Open Open Rev. A － 31/39 － Open Open Duty cycle stabilizer ; 0 = off 1 = on AD9681 データシート Reg. Addr. (Hex) Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Open Open Open Open Open Open Open Open Open Reset PN long gen Reset PN short gen 0x0B Clock divide (global) 0x0C Enhancement control Open 0x0D Test mode (local except for PN sequence resets) User input test mode, Bits[7:6]; 00 = single 01 = alternate 10 = single once 11 = alternate once (affects user input test mode only; Register 0x0D, Bits[3:0] = 1000) 0x10 Offset adjust (local) 0x14 Output mode Open LVDSANSI/ LVDS-IEEE option; 0 = LVDSANSI 1 = LVDSIEEE reduced range link (global); see Table 18 0x15 Output adjust Open Open 0x16 Output phase Open Rev. A Bit 2 Bit 1 Bit 0 (LSB) Clock divide ratio, Bits[2:0]; 000 = divide by 1 001 = divide by 2 010 = divide by 3 011 = divide by 4 100 = divide by 5 101 = divide by 6 110 = divide by 7 111 = divide by 8 Divide ratio is the value plus 1. Open 0x00 Enables/ disables chop mode. Output test mode, Bits[3:0] (local); 0000 = off (default) 0001 = midscale short 0010 = positive FS 0011 = negative FS 0100 = alternating checkerboard 0101 = PN23 sequence 0110 = PN9 sequence 0111 = one-/zero-word toggle 1000 = user input 1001 = 1-/0-bit toggle 1010 = 1× sync 1011 = one bit high 1100 = mixed bit frequency 0x00 When set, test data is placed on the output pins in place of normal data. 0x00 Device offset trim. Output format; 0= offset binary 1 = twos complement (default) (global) 0x01 Configures outputs and format of the data. FCO±x, DCO±x output drive (local); 0 = 1× drive 1 = 2× drive 0x00 Determines LVDS or other output properties. 0x03 On devices that use global clock divide, determines which phase of the divider output supplies the output clock. Internal latching is unaffected. Chop mode; 0 = off 1 = on Open Open Output invert; 0 = not inverted 1= inverted (local) Output driver termination, Bits[5:4]; 00 = none 01 = 200 Ω 10 = 100 Ω 11 = 100 Ω Open Open Input clock phase adjust, Bits[6:4]; (value is number of input clock cycles of phase delay; see Table 19) － 32/39 － Comments 0x00 Open 8-bit device offset adjustment, Bits[7:0] (local); offset adjust in LSBs from +127 to −128 (twos complement format) Open Default Value (Hex) Open Open Output clock phase adjust, Bits[3:0]; (0000 to 1011; see Table 20) AD9681 データシート Reg. Addr. (Hex) 0x18 Register Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 VREF Open Open Open Open Open 0x19 USER_PATT1_LS B (global) B7 B6 B5 B4 B3 B2 B1 0x1A USER_PATT1_M SB (global) B15 B14 B13 B12 B11 B10 0x1B USER_PATT2_LS B (global) B7 B6 B5 B4 B3 0x1C USER_PATT2_M SB (global) B15 B14 B13 B12 0x21 Serial output data control (global) LVDS output LSB first 0x22 Serial channel status (local) Open Open Open 0x100 Resolution/sample rate override Open Resolution/ sample rate override enable Resolution, Bits[5:4]; 01 = 14 bits 10 = 12 bits Open 0x101 User I/O Control 2 Open Open Open Open Open Open Open 0x102 User I/O Control 3 Open Open Open Open VCM powerdown Open 0x109 Sync Open Open Open Open Open Open Rev. A SDR/DDR one-lane/two-lane, wordwise/bitwise/bytewise, Bits[6:4]; 000 = SDR two-lane, bitwise 001 = SDR two-lane, bytewise 010 = DDR two-lane, bitwise 011 = DDR two-lane, bytewise 100 = DDR one-lane, wordwise Open Bit 2 Bit 1 Bit 0 (LSB) Comments 0x04 Digital adjustment of input full-scale voltage. Does not affect analog voltage reference. B0 0x00 User Defined Pattern 1 LSB. B9 B8 0x00 User Defined Pattern 1 MSB. B2 B1 B0 0x00 User Defined Pattern 2 LSB. B11 B10 B9 B8 0x00 User Defined Pattern 2 MSB. PLL low encode rate mode Select 2× frame Serial output number of bits, Bits[1:0]; 00 = 16 bits 10 = 12 bits 0x30 Serial stream control. Default causes MSB first and the native bit stream. Open Open Channel output reset Channel powerdown 0x00 Powers down individual sections of a converter. 0x00 Resolution/ sample rate override (requires transfer register, Register 0xFF). SDIO pulldown 0x00 Disables SDIO pull-down. Open Open 0x00 VCM control. Sync next only Enable sync 0x00 － 33/39 － Input full-scale adjustment; digital scheme, Bits[2:0]; 000 = 1.0 V p-p 001 = 1.14 V p-p 010 = 1.33 V p-p 011 = 1.6 V p-p 100 = 2.0 V p-p Default Value (Hex) Sample rate, Bits[2:0]; 000 = 20 MSPS 001 = 40 MSPS 010 = 50 MSPS 011 = 65 MSPS 100 = 80 MSPS 101 = 105 MSPS 110 = 125 MSPS AD9681 データシート メモリ・マップ・レジスタの説明 出力モード(レジスタ 0x14) レジスタ 0x00～0xFF で制御される機能の詳細については、アプ リケーション・ノート AN-877「Interfacing to High Speed ADCs via SPI」を参照してください。 ビット 7—オープン デバイス・インデックス(レジスタ 0x05) マップ内には、各チャンネルに対して独立に設定可能な機能が ある一方で、すべてのチャンネルに対して、選択に無関係にグ ローバルに適用される機能もあります(コンテキストに依存)。 レジスタ 0x05 のビット[3:0]を使って、対象となるデータ・チャ ンネルを選択することができます。出力クロック・チャンネル も、レジスタ 0x05 で選択することができます。独立な機能リス トの一部をこれらのデバイスに使用することができます。 転送(レジスタ 0xFF) レジスタ 0x100 以外の全レジスタは、書込まれたときに更新さ れます。この転送レジスタでビット 0 = 1 を設定すると、 ADC 分解能／サンプル・レート・オーバーライド・レジスタ (アドレ ス 0x100)内の設定値が初期化されます。 パワー・モード(レジスタ 0x08) ビット 6—LVDS-ANSI/LVDS-IEEE オプション このビットをセットすると(ビット 6 = 1)、LVDS-IEEE (縮小レン ジ)オプションが選択されます。デフォルト設定値は LVDS-ANSI です。表 18 に示すように、LVDS-ANSI モードまたは LVDS-IEEE 縮小レンジ・リンクを選択すると、レジスタ 0x15 のビット[5:4] を使ってドライバ終端抵抗を選択することができます。ドライ バ電流が自動的に選択されて、適切な出力振幅が得られます。 表 18.LVDS-ANSI/LVDS-IEEE オプション LVDS-ANSI/ LVDS-IEEE Option, Bit 6 Output Mode Output Driver Termination Output Driver Current 0 LVDS-ANSI User selectable 1 LVDS-IEEE reduced range link User selectable Automatically selected to give proper swing Automatically selected to give proper swing ビット[5:3]—オープン ビット[7:6]—オープン ビット 2—出力の反転 ビット 5—外部パワーダウン・ピン機能 セットすると(ビット 5 = 1)、外部 PDWN ピンがスタンバイ・モー ドを開始します。クリアすると(ビット 5 = 0)、外部 PDWN ピン がフル・パワーダウン・モードを開始します。 このビットをセットすると(ビット 2 = 1)、出力ビット・ストリ ームが逆になります。 ビット 1—オープン ビット 0—出力フォーマット ビット[4:2]—オープン ビット[1:0]—内部パワーダウン・モード 通常の動作(ビット[1:0] = 00)では、全 ADC チャンネルがアクティ ブになります。 フル・パワーダウン・モード(ビット[1:0] = 01)では、デジタル・ データ・パス・クロックがディスエーブルされ、デジタル・デ ータ・パスがリセットされます。出力はディスエーブルされま す。 デフォルトで、このビットをセットすると(ビット 0 = 1)、デー タ出力が 2 の補数フォーマットになります。このビットをクリ アすると (ビット 0 = 0)、出力モードがオフセット・バイナリに 変更されます。 出力調整(レジスタ 0x15) ビット[7:6]—オープン ビット[5:4]—出力ドライバ終端 スタンバイ・モード(ビット[1:0] = 10)では、デジタル・デー タ・パス・クロックと出力がディスエーブルされます。 これらのビットを使うと、出力ドライバの内部終端抵抗を選択 することができます。 デジタル・リセット(ビット[1:0] = 11)時、SPI ポート以外の全デ ジタル・データ・パス・クロックとチップ上の出力(該当する場 合)がリセットされます。SPI は常にユーザー制御下にあること に注意してください。すなわち、パワーオン・リセット以外に リセットで自動的にディスエーブルされることはありません。 ビット[3:1]—オープン エンハンスメント・コントロール(レジスタ 0x0C) ビット[7:3]—オープン ビット 2—チョップ・モード ホモダインやダイレクト・コンバージョン・レシーバのような オフセット電圧と他の低周波ノイズに敏感なアプリケーション に対して、ビット 2 をセットして、AD9681 の初段ステージでの チョッピング機能をイネーブルすることができます。 周波数領 域 では 、チョッ ピン グはオフ セッ トと他の 低周 波ノイズ を fCLK/2 に変換するので、これをフィルタで除去することができ ます。 ビット 0—FCO±x、DCO±x 出力駆動 出力調整レジスタのビット 0 は、各出力 FCO±1、FCO±2、 DCO±1、DCO±2 の LVDS ドライバの駆動強度を制御します。デ フォルト値 (ビット 0 = 0)は、1×の駆動強度です。レジスタ 0x05 の該当するチャンネル・ビットをセットし、次にビット 0 をセ ットすると、駆動強度を 2×に設定することができます。これら の機能は、出力ドライバ終端の選択と一緒に使用することはで きません。この終端の選択は、出力ドライバ終端と出力駆動を 選択した場合の FCO±1、FCO±2、DCO±1、DCO±2 の 2×ドライ バ強度より優先します。 ビット[1:0]—オープン Rev. A － 34/39 － AD9681 データシート 出力位相(レジスタ 0x16) シリアル出力データ・コントロール(レジスタ 0x21) ビット 7—オープン シリアル出力データ・コントロール・レジスタを使って、デー タ・キャプチャ・ソリューションに応じて AD9681 の種々の出 力データ・モードを設定します。表 21 に、AD9681 で使用可能 な種々のシリアル化オプションを示します。 ビット[6:4]—入力クロック位相調整 クロック分周器 (レジスタ 0x0B)を使う場合、供給するクロック 周波数は内部サンプリング・クロックより高くなります。ビッ ト[6:4] は、サンプリングを行う外部クロックの位相を指定しま す。これは、クロック分周器を使用する場合にのみ適用されま す。レジスタ 0x0B のビット[2:0]の値より大きい値をビット[6:4] の値として選択することは禁止されています。詳細については、 表 19 を参照してください。 表 19.入力クロック位相調整オプション Input Clock Phase Adjust, Bits[6:4] Number of Input Clock Cycles of Phase Delay 000 (Default) 001 010 011 100 101 110 111 0 1 2 3 4 5 6 7 分解能／サンプル・レート・オーバーライド (レジスタ 0x100) このレジスタは、フル・サンプル・レートを必要としないアプリ ケーションで、デバイス性能を低下できるように (すなわち低消 費電力化)デザインされています。転送レジスタ(レジスタ 0xFF) のビット 0 に 1 が書込まれるまで、このレジスタ内の設定値は 初期化されません。 この機能はサンプル・レートに影響を与えません。ADC の最大 サンプル・レート能力と分解能に影響を与えます。 ユーザーI/O コントロール 2 (レジスタ 0x101) ビット[7:1]—オープン ビット 0—SDIO プルダウン ビット 0 = 1 を設定すると、SDIO/OLM ピンの内部 30 kΩ プルダ ウンがディスエーブルされます。この機能は、多くのデバイス が SPI バスに接続されたとき負荷を制限します。 ビット[3:0]—出力クロック位相調整 ユーザーI/O コントロール 3 (レジスタ 0x102) 詳細については、表 20 を参照してください。 ビット[7:4]—オープン 表 20.出力クロック位相調整オプション Output Clock Phase Adjust, Bits[3:0] DCO Phase Adjustment (Degrees Relative to D0±x/D1±x Edge) 0000 0001 0010 0011 (Default) 0100 0101 0110 0111 1000 1001 1010 1011 0 60 120 180 240 300 360 420 480 540 600 660 Rev. A ビット 3—VCM パワーダウン ビット 3 = 1 を設定すると、内蔵 VCM ジェネレータがパワーダ ウンします。この機能は、外付けリファレンスを供給する際に 使います。 ビット[2:0]—オープン － 35/39 － AD9681 データシート 表 21.SPI レジスタ・オプション Serialization Options Selected Register 0x21 Contents Serial Output Number of Bits (SONB) Frame Mode Serial Data Mode DCO Multiplier Timing Diagram 0x30 0x20 0x10 0x00 0x34 0x24 0x14 0x04 0x40 0x32 0x22 0x12 0x02 0x36 0x26 0x16 0x06 0x42 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 16-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 12-bit 1× 1× 1× 1× 2× 2× 2× 2× 1× 1× 1× 1× 1× 2× 2× 2× 2× 1× DDR two-lane, bytewise DDR two-lane, bitwise SDR two-lane, bytewise SDR two-lane, bitwise DDR two-lane, bytewise DDR two-lane, bitwise SDR two-lane, bytewise SDR two-lane, bitwise DDR one-lane, wordwise DDR two-lane, bytewise DDR two-lane, bitwise SDR two-lane, bytewise SDR two-lane, bitwise DDR two-lane, bytewise DDR two-lane, bitwise SDR two-lane, bytewise SDR two-lane, bitwise DDR one-lane, wordwise 4 × fS 4 × fS 8 × fS 8 × fS 4 × fS 4 × fS 8 × fS 8 × fS 8 × fS 3 × fS 3 × fS 6 × fS 6 × fS 3 × fS 3 × fS 6 × fS 6 × fS 6 × fS Figure 3 (default setting) Figure 3 Figure 3 Figure 3 Figure 5 Figure 5 Figure 5 Figure 5 Figure 7 Figure 4 Figure 4 Figure 4 Figure 4 Figure 6 Figure 6 Figure 6 Figure 6 Figure 8 Rev. A － 36/39 － AD9681 データシート アプリケーション情報 入力間のクロストーク デザイン・ガイドライン 1 つのシステムとして、AD9681 のデザインとレイアウトをはじ める前に、特定のピンに必要とされる特別な回路接続とレイア ウト条件についての次のガイドラインをお読みください。 入力間のクロストークを防止するため、次のガイドラインに従 ってください。 • • 電源とグラウンドの推奨事項 電源を AD9681 に接続する際、2 個の 1.8 V 電源を使うことが推 奨されます。1 つはアナログ用電源 (AVDD)、もう 1 つはデジタ ル出力用電源(DRVDD)です。AVDD と DRVDD には、複数の異 なるデカップリング・コンデンサを使って高周波と低周波をカ バーする必要があります。これらコンデンサは PCB レベルの入 り口の近くで、かつ最短パターンでデバイス・ピンの近くに配 置してください。 • • • • 入力を配線する際、ボードの上面と底面(または他の層)の 間で入力チャンネルを交互に変えてください。 上面チャンネルには、他の入力チャンネル・ビアから 5 mm 以内にビアがないことを確認して下さい。 底面チャンネルに対しては、パッド内ビアを使ってチャン ネル間の上面メタル結合を小さくしてください。 入力パターンを間隔 2 mm 以下で互いに並行させないでく ださい。 可能な場合、パターンを互いに直交させてください。また DC でないパターンに直交させてください。 間接結合は、2 つのパターンまたはビア間の距離をブリッ ジする無関係な DC パターンを通して発生します。 AD9681 を使うときは、一般に 1 枚の PCB グラウンド・プレー ンで十分です。適切なデカップリングと PCB のアナログ、デジ タル、クロックの各セクションの適切な分割により、最適性能 を容易に実現することができます。 アナログ入力とクロックへのデジタル出力スイッチング・ ノイズの混入 ボード・レイアウト時の考慮事項 • 最適性能を得るためには、 AD9681 ボードのレイアウトに特別 な考慮が必要です。AD9681 ではチャンネル数が多く、かつ小 型フットプリントの採用により、クロストークとスイッチン グ・ノイズに関係する問題に対して考慮が必要な高密度構成が 発生します。 • 誘導結合と容量結合の混入 • アナログ入力とクロックへのデジタル出力スイッチング・ノイ ズの混入は、次のガイドラインに従って防止してください。 パターン対は、誘導結合と容量結合により相互に干渉します。 次のガイドラインに従ってください。 • • • • • 容量結合は、変化する電流に起因して隣接パターンからの 変化する磁界によりパターンに誘導される電流です。可能 な場合はパターンを互いに直交させ、距離を互いに離して この影響を軽減させます。 容量結合は、隣接パターンの変化する電界によりパターン に誘導される電荷です。 向かい合う面積を小さくし、パ ターン間の距離を大きくし、または誘電体特性を変えるこ とにより、この影響を軽減することができます。 貫通ビアは両タイプの結合に対して特に優れた導体である ため、注意深く使用する必要があります。 同じ層を通過する隣接パターンは、チャンネル間で不平衡 結合を発生します。 ある層のパターンは、プレーン (AC グラウンド)により別 の層のパターンから分離する必要があります。大きな結合 は、貫通ビアの周りの後退部分のような、プレーン間の間 隙を通して発生します。 Rev. A • • － 37/39 － 出力のビアは、入力のビアに対する主なノイズ導体です。 出力ビアと入力ビアとの間の距離を 5 mm 以上に維持して ください。 エンコード・クロック・パターンは表面に配置します。ク ロック・パターンにビアは推奨されませんが、必要な場合 は、入力ビアまたは出力ビアから 5 mm 以内にクロック・ パターン・ビアが存在しないことを確認して下さい。 出力表面パターン (プレーン間に非埋め込み)を可能な限り 互いに直交するように配置します。2 mm 以内の平行な出 力から入力までのパターンを回避してください。 ボードのアナログ入力側からデジタル出力パターンを離し て配置してください。 出力間の混入はクリティカルな問題ではありませんが、こ れらの高速出力対間の距離を大きくすると、信号のノイ ズ・マージンが大きくなるので望ましいことです。 AD9681 データシート クロック安定性の考慮事項 VCM パワーオン時、AD9681 は初期フェーズを開始し、ここで内部ス テート・マシンがバイアスとレジスタを設定します。初期プロセ スで、AD9681 は安定したクロックを必要とします。ADC パワ ーアップ時に、ADC クロック・ソースが存在しないか不安定な 場合、ステート・マシンは混乱して、ADC は未知状態で起動し ます。これから回復するために、ADC クロックが安定した後に、 レジスタ 0x08 を使ってデジタル・リセットを発行して初期シー ケンスを再起動させます。ADC 自体が VREF と VCM を供給するデ フォルト設定 (内部 VREF、AC 結合入力)では、パワーアップ時に クロックが安定すれば十分です。VREF または VCM が外部ソース から供給される場合も、パワーアップ時に安定する必要があり ます。そうでない場合、レジスタ 0x08 を使った後続のデジタ ル・リセットが必要です。デジタル・リセットの擬似コード・ シーケンスは次の通リです。 VCMx ピンは 0.1 μF のコンデンサでグラウンドへデカップリン グしてください。 SPI_Write (0x08, 0x03); # digital reset SPI_Write (0x08, 0x00); # normal operation Rev. A リファレンス電圧のデカップリング VREF ピンは、ESR の小さい 1.0 μF のコンデンサと ESR の小さ い 0.1 μF のセラミック・コンデンサとの並列接続により外部で グラウンドにデカップリングする必要があります。 SPI ポート コンバータのフル・ダイナミック性能が必要な期間では、SPI ポートをアクティブにしないようにしておく必要があります。 SCLK 信号、CSB1 信号、CSB2 信号、SDIO 信号は一般に ADC クロックに非同期であるため、これらの信号からのノイズがコ ンバータ性能を低下させることがあります。内蔵 SPI バスを他の デバイスに対して使う場合には、このバスと AD9681 との間にバ ッファを設けて、クリティカルなサンプリング区間にコンバー タ入力でこれらの信号が変化することを防止することが必要に なります。 － 38/39 － AD9681 データシート 外形寸法 A1 BALL CORNER 10.10 10.00 SQ 9.90 A1 BALL CORNER 12 11 10 9 8 7 6 5 4 3 2 1 A B C D 8.80 SQ E F G H 0.80 J K L M TOP VIEW 0.60 REF BOTTOM VIEW DETAIL A 1.70 MAX DETAIL A 1.00 MIN 0.32 MIN 0.50 COPLANARITY 0.45 0.12 0.40 BALL DIAMETER COMPLIANT TO JEDEC STANDARDS MO-275-EEAB-1. 11-18-2011-A SEATING PLANE 図 54.144 ボール・チップ・スケール・パッケージ・ボール・グリッド・アレイ [CSP_BGA] (BC-144-7) 寸法: mm オーダー・ガイド Model 1 Temperature Range Package Description Package Option AD9681BBCZ-125 AD9681BBCZRL7-125 AD9681-125EBZ −40°C to +85°C −40°C to +85°C 144-Ball Chip Scale Package Ball Grid Array [CSP_BGA] 144-Ball Chip Scale Package Ball Grid Array [CSP_BGA] Evaluation Board BC-144-7 BC-144-7 1 Z = RoHS 準拠製品。 Rev. A － 39/39 －