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日本語参考資料
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170 MSPS/210 MSPS/250 MSPS
1.8 Vの12ビット A/Dコンバータ
AD9634
機能ブロック図
特長
AGND
AVDD
VIN+
PIPELINE
12-BIT
ADC
VIN–
VCM
AD9634
DRVDD
12
D0±/D1±
PARALLEL
DDR LVDS
AND
DRIVERS
REFERENCE
.
.
.
D10±/D11±
DCO±
OR±
SERIAL PORT
SCLK
SDIO
CSB
1-TO-8
CLOCK DIVIDER
CLK+
CLK–
09996-001
185 MHz AIN、250 MSPS で SNR = 69.7 dBFS
185 MHz AIN、250 MSPS で SFDR = 87 dBc
185 MHz、−1 dBFS AIN、250 MSPS で、入力ノイズ＝-150.6
dBFS/Hz
総合消費電力: 250 MSPS で 360 mW
電源電圧: 1.8 V
LVDS (ANSI-644 レベル) 出力
1～8 分周の入力クロック分周器を内蔵 (最大入力 625 MHz )
サンプル・レート:最大 250 MSPS
IF サンプリング周波数: 最大 350 MHz
ADC リファレンス電圧を内蔵
柔軟なアナログ入力範囲
1.4 V p-p～2.0 V p-p (公称 1.75 V p-p )
ADC クロックのデューティ・サイクル・スタビライザを内蔵
シリアル・ポート制御
省電力のパワーダウン・モード
ユーザ設定可能なビルトイン・セルフテスト(BIST)機能
図 1.
アプリケーション
通信
ダイバーシティー無線システム
マルチモード・デジタル・レシーバ(3G)
TD-SCDMA、WiMAX、W-CDMA、CDMA2000、GSM、
EDGE、LTE
I/Q 復調システム
スマート・アンテナ・システム
汎用ソフトウェア無線
超音波装置
ブロードバンド・データ・アプリケーション
概要
AD9634 は、サンプリング速度が最大 250 MSPS の 12 ビット
A/D コンバータ(ADC) です。AD9634 は、低価格、小型、広帯域、
多機能が必要とされる通信アプリケーションをサポートするよう
にデザインされています。
ADC コアはマルチステージの差動パイプライン・アーキテクチ
ャを採用し、出力誤差補正ロジックを内蔵しています。ADC は、
ユーザ選択可能な多様な入力範囲をサポートする広帯域入力を
持っています。リファレンス電圧を内蔵しているためデザイン
が容易です。デューティ・サイクル・スタビライザ(DCS)は、
クロック・デューティ・サイクルの変動を補償して、優れた性
能を維持します。
ADC 出力データは、12 ビット外部 LVDS 出力ポートへ直接接続
されています。
柔軟なパワーダウン・オプションは、必要に応じて大幅な省電
力を可能にします。
Rev. 0
設定と制御は、3 線式 SPI 互換シリアル・インターフェースを
介して行います。
AD9634 は 32 ピン LFCSP パッケージを採用し、−40°C～+85°C
の工業用温度範囲で仕様が規定されています。このデバイスは、
米国特許により保護されています。
製品のハイライト
1. 12 ビットの 170 MSPS/210 MSPS/250 MSPS ADC を内蔵。
2. 高速範囲外/スレッショールド検出をサポート。
3. 当社独自の差動入力により、最大 350 MHz までの入力周波
数で優れた SNR 性能を維持。
4. レジスタの読み書きに使用する 3 ピン 1.8 V の SPI ポートを内
蔵。
5. AD9642 とピン互換であるため 14 ビットまでへの移行が容易、
さらに AD6672 とピン互換。
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に
関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、
アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様
は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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電話 06（6350）6868
本
AD9634
目次
特長 ................................................................................................... 1
ADC のアーキテクチャ.............................................................. 19
アプリケーション ............................................................................ 1
アナログ入力に対する考慮 ....................................................... 19
機能ブロック図 ................................................................................ 1
リファレンス電圧....................................................................... 21
概要 ................................................................................................... 1
クロック入力の考慮事項 ........................................................... 21
製品のハイライト ............................................................................ 1
消費電力とスタンバイ・モード ............................................... 23
改訂履歴 ........................................................................................... 2
デジタル出力 .............................................................................. 23
仕様 ................................................................................................... 3
ADC の DC 仕様 ........................................................................... 3
ADC の AC 仕様 ........................................................................... 4
ADC オーバーレンジ(OR).......................................................... 23
シリアル・ポート・インターフェース(SPI)................................ 24
SPI を使う設定 ............................................................................ 24
デジタル仕様 ................................................................................ 6
ハードウェア・インターフェース ........................................... 24
スイッチング仕様 ........................................................................ 7
タイミング仕様 ............................................................................ 8
絶対最大定格.................................................................................... 9
SPI からアクセス可能な機能..................................................... 25
メモリ・マップ .............................................................................. 26
メモリ・マップ・レジスタ・テーブルの読出し .................... 26
熱特性 ........................................................................................... 9
ESD の注意 ................................................................................... 9
ピン配置およびピン機能説明....................................................... 10
代表的な性能特性 .......................................................................... 12
等価回路 ......................................................................................... 18
メモリ・マップ・レジスタ・テーブル.................................... 27
アプリケーション情報................................................................... 29
デザイン・ガイドライン ........................................................... 29
外形寸法 .......................................................................................... 30
オーダー・ガイド....................................................................... 30
動作原理 ......................................................................................... 19
改訂履歴
7/11—Revision 0: Initial Version
Rev. 0
－ 2/30 －
AD9634
仕様
ADC の DC 仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS (差動入力)、1.75 V p-p のフルスケール
入力範囲、DCS をイネーブル。
表 1.
AD9634-170
Parameter
RESOLUTION
ACCURACY
No Missing Codes
Offset Error
Gain Error
Differential Nonlinearity (DNL)
Integral Nonlinearity (INL) 1
Temperature
Full
Min
12
Full
Full
Full
Full
25°C
Full
25°C
Typ
Max
AD9634-210
Min
12
Guaranteed
Typ
AD9634-250
Max
Min
12
Guaranteed
±11
+2/−11
±0.4
Typ
Max
Unit
Bits
±11
+3/−7
±0.4
Guaranteed
±11
+1/−8
±0.4
±0.2
±0.2
±0.27
mV
%FSR
LSB
LSB
LSB
LSB
±0.22
±0.22
±0.4
±0.22
±0.4
±0.6
TEMPERATURE DRIFT
Offset Error
Gain Error
Full
Full
±7
±55
±7
±58
±7
±75
ppm/°C
ppm/°C
INPUT REFERRED NOISE
VREF = 1.0 V
25°C
0.531
0.391
0.407
LSB rms
ANALOG INPUT
Input Span
Input Capacitance 2
Input Resistance 3
Input Common-Mode Voltage
Full
Full
Full
Full
1.75
2.5
20
0.9
1.75
2.5
20
0.9
1.75
2.5
20
0.9
V p-p
pF
kΩ
V
POWER SUPPLIES
Supply Voltage
AVDD
DRVDD
Supply Current
IAVDD1
IDRVDD1
POWER CONSUMPTION
Sine Wave Input (DRVDD = 1.8 V)
Standby Power 4
Power-Down Power
Full
Full
1.7
1.7
1.8
1.8
1.9
1.9
Full
Full
123
50
Full
Full
Full
311
50
5
1.8
1.8
1.9
1.9
134
54
129
56
340
333
50
5
1
1.7
1.7
低入力周波数のフルスケール正弦波で測定。
入力容量は、1 つの差動入力ピンとその相補入力との間の実効容量です。
3
入力抵抗は、1 つの差動入力ピンとその相補入力との間の実効抵抗です。
4
スタンバイ消費電力は、DC 入力と CLK ピンを非アクティブ(すなわち AVDD または AGND に接続)にして測定。
2
Rev. 0
－ 3/30 －
1.7
1.7
1.8
1.8
1.9
1.9
V
V
139
60
136
64
145
68
mA
mA
360
360
50
5
385
mW
mW
mW
AD9634
ADC の AC 仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS (差動入力)、1.75 V p-p のフルスケール
入力範囲。
表 2.
AD9634-170
Parameter
1
Temperature
Min
Typ
AD9634-210
Max
Min
Typ
AD9634-250
Max
Min
Typ
Max
Unit
SIGNAL-TO-NOISE RATIO (SNR)
fIN = 30 MHz
25°C
70.3
70.2
70.1
dBFS
fIN = 90 MHz
25°C
70.1
70.1
70.0
dBFS
69.9
dBFS
69.7
dBFS
Full
69.1
68.8
dBFS
fIN = 140 MHz
25°C
69.9
70.0
fIN = 185 MHz
25°C
69.5
69.6
Full
fIN = 220 MHz
67.8
dBFS
25°C
69.2
69.2
69.3
dBFS
fIN = 30 MHz
25°C
69.4
69.2
69.2
dBFS
fIN = 90 MHz
25°C
69.2
69.1
69.0
dBFS
SIGNAL-TO-NOISE AND DISTORTION
(SINAD)
Full
68.1
67.8
dBFS
fIN = 140 MHz
25°C
68.9
69.1
69.0
dBFS
fIN = 185 MHz
25°C
68.5
68.7
68.7
dBFS
Full
fIN = 220 MHz
66.7
25°C
68.3
fIN = 30 MHz
25°C
11.2
fIN = 90 MHz
25°C
11.2
fIN = 140 MHz
25°C
11.1
fIN = 185 MHz
25°C
fIN = 220 MHz
68.3
dBFS
68.4
dBFS
11.2
11.2
Bits
11.2
11.2
Bits
11.2
11.2
Bits
11.1
11.1
11.1
Bits
25°C
11.0
11.0
11.1
Bits
fIN = 30 MHz
25°C
−96
−96
−90
dBc
fIN = 90 MHz
25°C
−95
−92
−89
dBc
EFFECTIVE NUMBER OF BITS (ENOB)
WORST SECOND OR THIRD HARMONIC
Full
−83
−80
dBc
fIN = 140 MHz
25°C
−97
−94
−91
fIN = 185 MHz
25°C
−86
−95
−87
Full
fIN = 220 MHz
dBc
dBc
−80
25°C
−84
fIN = 30 MHz
25°C
96
fIN = 90 MHz
25°C
95
−84
dBc
−93
dBc
96
90
dBc
92
89
dBc
SPURIOUS-FREE DYNAMIC RANGE (SFDR)
Full
83
80
dBc
fIN = 140 MHz
25°C
97
94
91
dBc
fIN = 185 MHz
25°C
86
95
87
dBc
Full
fIN = 220 MHz
80
dBc
25°C
84
84
93
dBc
fIN = 30 MHz
25°C
−98
−96
−95
dBc
fIN = 90 MHz
25°C
−97
−95
−95
dBc
WORST OTHER (HARMONIC OR SPUR)
Full
−87
−83
dBc
fIN = 140 MHz
25°C
−98
−97
−96
dBc
fIN = 185 MHz
25°C
−95
−95
−94
dBc
−96
−95
−94
Full
fIN = 220 MHz
Rev. 0
25°C
−81
－ 4/30 －
dBc
dBc
AD9634
AD9634-170
Parameter
1
Temperature
Min
Typ
AD9634-210
Max
Min
Typ
AD9634-250
Max
Min
Typ
Max
Unit
TWO-TONE SFDR
fIN = 184.1 MHz, 187.1 MHz (−7 dBFS)
FULL POWER BANDWIDTH 2
NOISE BANDWIDTH
3
25°C
87
89
88
dBc
25°C
350
350
350
MHz
25°C
1000
1000
1000
MHz
1
完全な定義についてはアプリケーション・ノート AN-835 「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0 / 最新版は英文をご覧ください）を
参照してください。
2
フルパワー帯域幅とは、ADC 性能(typ)が得られる動作帯域幅です。
3
ノイズ帯域幅は、ADC にノイズが混入して内部で減衰されない ADC 入力の−3 dB 帯域幅です。
Rev. 0
－ 5/30 －
AD9634
デジタル仕様
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、最大サンプル・レート、VIN = −1.0 dBFS 差動入力、1.0 V 内蔵リファレンス電圧、
DCS をイネーブル。
表 3.
Parameter
DIFFERENTIAL CLOCK INPUTS (CLK+, CLK−)
Logic Compliance
Internal Common-Mode Bias
Differential Input Voltage
Input Voltage Range
Input Common-Mode Range
Temperature
Min
High Level Input Current
Low Level Input Current
Input Capacitance
Input Resistance
Full
Full
Full
Full
Full
Full
Full
Full
CMOS/LVDS/LVPECL
0.9
0.3
3.6
AGND
AVDD
0.9
1.4
10
22
−22
−10
4
12
15
18
LOGIC INPUT (CSB) 1
High Level Input Voltage
Low Level Input Voltage
High Level Input Current
Low Level Input Current
Input Resistance
Input Capacitance
Full
Full
Full
Full
Full
Full
1.22
0
50
−5
LOGIC INPUT (SCLK) 2
High Level Input Voltage
Low Level Input Voltage
High Level Input Current
Low Level Input Current
Input Resistance
Input Capacitance
Full
Full
Full
Full
Full
Full
1.22
0
45
−5
LOGIC INPUTS (SDIO)1
High Level Input Voltage
Low Level Input Voltage
High Level Input Current
Low Level Input Current
Input Resistance
Input Capacitance
Full
Full
Full
Full
Full
Full
1.22
0
45
−5
DIGITAL OUTPUTS
LVDS Data and OR Outputs (OR+, OR−)
Differential Output Voltage (VOD), ANSI Mode
Output Offset Voltage (VOS), ANSI Mode
Differential Output Voltage (VOD), Reduced Swing Mode
Output Offset Voltage (VOS), Reduced Swing Mode
Full
Full
Full
Full
250
1.15
150
1.15
1
2
プルアップ。
プルダウン。
Rev. 0
－ 6/30 －
Typ
Max
V
V p-p
V
V
µA
µA
pF
kΩ
2.1
0.6
71
+5
V
V
µA
µA
kΩ
pF
2.1
0.6
70
+5
V
V
µA
µA
kΩ
pF
2.1
0.6
70
+5
V
V
µA
µA
kΩ
pF
450
1.35
280
1.35
mV
V
mV
V
26
2
26
2
26
5
350
1.25
200
1.25
Unit
AD9634
スイッチング仕様
表 4.
Parameter
CLOCK INPUT PARAMETERS 1
Input Clock Rate
Conversion Rate 2
DCS Enabled
DCS Disabled
CLK Period, Divide-by-1 Mode (tCLK)
CLK Pulse Width High (tCH)
Divide-by-1 Mode, DCS Enabled
Divide-by-1 Mode, DCS Disabled
Divide-by-2 Mode Through
Divide-by-8 Mode
Aperture Delay (tA)
Aperture Uncertainty (Jitter, tJ)
Temperature
2
AD9634-170
Typ
Max
Full
Min
AD9634-210
Typ
Max
625
Full
Full
Full
40
10
5.8
Full
Full
Full
2.61
2.76
0.8
Full
Full
DATA OUTPUT PARAMETERS1
Data Propagation Delay (tPD)
DCO Propagation Delay (tDCO)
DCO to Data Skew (tSKEW)
Pipeline Delay (Latency)
Wake-Up Time (from Standby)
Wake-Up Time (from Power-Down)
Out-of-Range Recovery Time
1
Min
2.9
2.9
4.1
4.7
0.3
170
170
40
10
4.8
3.19
3.05
2.16
2.28
0.8
2.4
2.4
210
210
40
10
4
2.64
2.52
1.8
1.9
0.8
1.0
0.1
4.7
5.3
0.5
10
10
100
3
5.2
5.8
0.7
AD9634-250
Typ
Max
625
1.0
0.1
Full
Full
Full
Full
Full
Full
Full
Min
4.1
4.7
0.3
2.0
2.0
625
MHz
250
250
MSPS
MSPS
ns
2.2
2.1
ns
ns
ns
1.0
0.1
4.7
5.3
0.5
10
10
100
3
5.2
5.8
0.7
4.1
4.7
0.3
4.7
5.3
0.5
10
10
100
3
Unit
ns
ps rms
5.2
5.8
0.7
ns
ns
ns
Cycles
µs
µs
Cycles
図 2 を参照してください。
変換レートは分周後のクロック・レートです。
タイミング図
N–1
N+4
tA
N+5
N
N+3
VIN
N+1
tCH
N+2
tCLK
CLK+
CLK–
tDCO
DCO–
DCO+
tSKEW
D0±/D1±
(LSB)
D0
N – 10
D1
N – 10
D0
N–9
D1
N–9
D0
N–8
D1
N–8
D0
N–7
D1
N–7
D0
N–6
D10±/D11±
(MSB)
D10
N – 10
D11
N – 10
D10
N–9
D11
N–9
D10
N–8
D11
N–8
D10
N–7
D11
N–7
D10
N–6
EVEN/ODD
図 2.Even/Odd LVDS モード・データ出力のタイミング
Rev. 0
－ 7/30 －
09996-002
tPD
AD9634
タイミング仕様
表 5.
Parameter
SPI TIMING REQUIREMENTS
tDS
tDH
tCLK
tS
tH
tHIGH
tLOW
tEN_SDIO
tDIS_SDIO
Rev. 0
Test Conditions/Comments
See Figure 58 for the SPI timing diagram
Setup time between the data and the rising edge of SCLK
Hold time between the data and the rising edge of SCLK
Period of the SCLK
Setup time between CSB and SCLK
Hold time between CSB and SCLK
Minimum period that SCLK should be in a logic high state
Minimum period that SCLK should be in a logic low state
Time required for the SDIO pin to switch from an input to an output
relative to the SCLK falling edge (not shown in Figure 58)
Time required for the SDIO pin to switch from an output to an input
relative to the SCLK rising edge (not shown in Figure 58)
－ 8/30 －
Min
Typ
Max
Unit
2
2
40
2
2
10
10
10
ns
ns
ns
ns
ns
ns
ns
ns
10
ns
AD9634
絶対最大定格
表 6.
Parameter
Electrical
AVDD to AGND
DRVDD to AGND
VIN+, VIN− to AGND
CLK+, CLK− to AGND
VCM to AGND
CSB to AGND
SCLK to AGND
SDIO to AGND
D0±/D1± through D10±/D11±
to AGND
DCO+/DCO− to AGND
OR+/OR− to AGND
Environmental
Operating Temperature Range
(Ambient)
Maximum Junction Temperature
Under Bias
Storage Temperature Range
(Ambient)
熱特性
Rating
LFCSP パッケージのエクスポーズド・パッドは、グラウンド・
プレーンにハンダ付けする必要があります。エクスポーズド・
パッドをグラウンド・プレーンにハンダ付けすると、ハンダ接
続の信頼性が高くなり、パッケージの最大熱能力が得られます。
−0.3 V to +2.0 V
−0.3 V to +2.0 V
−0.3 V to AVDD + 0.2 V
−0.3 V to AVDD + 0.2V
−0.3 V to AVDD + 0.2 V
−0.3 V to DRVDD + 0.3 V
−0.3 V to DRVDD + 0.3 V
−0.3 V to DRVDD + 0.3 V
−0.3 V to DRVDD + 0.3 V
表 7.熱抵抗
Package
Type
32-Lead LFCSP
5 mm × 5 mm
(CP-32-12)
−0.3 V to DRVDD + 0.3 V
−0.3 V to DRVDD + 0.3 V
θJA1, 2
37.1
1.0
32.4
°C/W
2.0
29.1
°C/W
θJC1, 3
3.1
θJB1, 4
20.7
Unit
°C/W
1
JEDEC 51-7 と JEDEC 25-5 2S2P テスト・ボードに準拠。
2
JEDEC JESD51-2 (自然空冷)または JEDEC JESD51-6 (強制空冷)に準拠。
3
MIL-Std 883、Method 1012.1 に準拠。
4
JEDEC JESD51-8 (自然空冷)に準拠。
−40°C to +85°C
150°C
−65°C to +125°C
上記の絶対最大定格を超えるストレスを加えるとデバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格
の規定のみを目的とするものであり、この仕様の動作のセクシ
ョンに記載する規定値以上でのデバイス動作を定めたものでは
ありません。デバイスを長時間絶対最大定格状態に置くとデバ
イスの信頼性に影響を与えます。
Rev. 0
Airflow
Velocity
(m/sec)
0
θJA (typ)は、厚いグラウンド・プレーンを持つ 4 層 PCB に対し
て規定します。表 7 に示すように、空気流を与えると熱放散が大
きくなるので、θJA が小さくなります。また、メタル・パターン、
スルー・ホール、グラウンド・プレーン、電源プレーンとパッ
ケージ・ピンが直接接触する場合、これらのメタルによっても
θJA が小さくなります。
ESD の注意
－ 9/30 －
ESD（静電放電）の影響を受けやすいデバイスで
す。電荷を帯びたデバイスや回路ボードは、検知さ
れないまま放電することがあります。本製品は当社
独自の特許技術である ESD 保護回路を内蔵してはい
ますが、デバイスが高エネルギーの静電放電を被っ
た場合、損傷を生じる可能性があります。したがっ
て、性能劣化や機能低下を防止するため、ESD に対
する適切な予防措置を講じることをお勧めします。
AD9634
32 AVDD
31 AVDD
30 VIN+
29 VIN–
28 AVDD
27 AVDD
26 VCM
25 DNC
ピン配置およびピン機能説明
1
2
3
4
5
6
7
8
AD9634
TOP VIEW
(Not to Scale)
24 CSB
23 SCLK
22 SDIO
21 DCO+
20 DCO–
19 D10+/D11+ (MSB)
18 D10–/D11– (MSB)
17 DRVDD
NOTES
1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN.
2. THE EXPOSED THERMAL PADDLE ON THE BOTTOM OF THE PACKAGE
PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED
PADDLE MUST BE CONNECTED TO GROUND FOR PROPER OPERATION.
09996-003
D2–/D3–
D2+/D3+
D4–/D5–
D4+/D5+
D6–/D7–
D6+/D7+
D8–/D9–
D8+/D9+
9
10
11
12
13
14
15
16
CLK+
CLK–
AVDD
OR–
OR+
D0–/D1– (LSB)
D0+/D1+ (LSB)
DRVDD
図 3.ピン配置
表 8.ピン機能の説明
ピン番号
記号
タイプ
説明
8、17
DRVDD
電源
デジタル出力ドライバ電源 (公称 1.8 V)
3、27、28、31、32
0
AVDD
電源
アナログ電源(公称 1.8 V)。
AGND、エクスポー
ズド・パッド
グラウンド
アナログ・グラウンド。パッケージ底面のエクスポーズド・サーマル・パッ
ドルは、デバイスのアナログ・グラウンドになります。このエクスポーズ
ド・パッドはグラウンドへ接続する必要があります。
25
DNC
ADC 電源
ADC アナログ
30
未接続。このピンは接続しないでください。
VIN+
入力
差動アナログ入力ピン (+)。
29
VIN−
入力
差動アナログ入力ピン (−)。
26
VCM
出力
アナログ入力の同相モード・レベル・バイアス出力。このピンは、0.1 μF の
コンデンサでグラウンドへデカップリングする必要があります。
1
CLK+
入力
ADC クロック入力—真。
2
CLK−
入力
ADC クロック入力—偽。
OR+
出力
範囲外―真。
4
OR−
出力
範囲外―偽。
7
D0+/D1+ (LSB)
出力
DDR LVDS 出力データ 0/データ 1—真 (LSB)。
6
D0−/D1− (LSB)
出力
DDR LVDS 出力データ 0/データ 1—偽 (LSB)。
10
D2+/D3+
出力
DDR LVDS 出力データ 2/データ 3―真。
9
D2−/D3−
出力
DDR LVDS 出力データ 2/データ 3―偽。
12
D4+/D5+
出力
DDR LVDS 出力データ 4/データ 5―真。
11
D4−/D5−
出力
DDR LVDS 出力データ 4/データ 5―偽。
14
D6+/D7+
出力
DDR LVDS 出力データ 6/データ 7―真。
13
D6−/D7−
出力
DDR LVDS 出力データ 6/データ 7―偽。
16
D8+/D9+
出力
DDR LVDS 出力データ 8/データ 9―真。
15
D8−/D9−
出力
DDR LVDS 出力データ 8/データ 9―偽。
19
D10+/D11+ (MSB)
出力
DDR LVDS 出力データ 10/データ 11—真 (MSB)。
18
D10−/ D11− (MSB)
出力
DDR LVDS 出力データ 10/データ 11—偽(MSB)。
21
DCO+
出力
LVDS データ・クロック出力―真。
20
DCO−
出力
LVDS データ・クロック出力―偽。
デジタル出力
5
Rev. 0
－ 10/30 －
AD9634
ピン番号
記号
タイプ
説明
SPI コントロール
23
SCLK
入力
SPI シリアル・クロック。
22
SDIO
入力/出力
SPI シリアル・データ I/O。
24
CSB
入力
SPI チップ・セレクト(アクティブ・ロー)。
Rev. 0
－ 11/30 －
AD9634
代表的な性能特性
特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、サンプル・レート = 速度グレードでの最大サンプル・レート、DCS をイネーブル、
1.75 V p-p 差動入力、VIN = −1.0 dBFS、32k サンプル、TA = 25°C。
0
0
–40
–60
SECOND
HARMONIC
–80
THIRD
HARMONIC
–100
–60
THIRD
HARMONIC
–80
SECOND
HARMONIC
–100
–120
10
20
30
40
50
60
70
80
–140
09996-004
0
FREQUENCY (MHz)
0
30
40
50
60
70
80
SFDR (dBFS)
100
SNR/SFDR (dBc and dBFS)
SECOND
HARMONIC
–80
20
120
–40
–60
10
図 7.AD9634-170 シングル・トーン FFT、fIN = 305.1 MHz
170MSPS
185.1MHz @ –1.0dBFS
SNR = 68.5dB (69.5dBFS)
SFDR = 86dBc
–20
0
FREQUENCY (MHz)
図 4.AD9634-170 シングル・トーン FFT、fIN = 90.1 MHz
AMPLITUDE (dBFS)
–40
09996-107
–120
–140
170MSPS
305.1MHz @ –1.0dBFS
SNR = 67.2dB (68.2dBFS)
SFDR = 86dBc
–20
AMPLITUDE (dBFS)
AMPLITUDE (dBFS)
170MSPS
90.1MHz @ –1.0dBFS
–20 SNR = 69.1dB (70.1dBFS)
SFDR = 93dBc
THIRD
HARMONIC
–100
80
SNR (dBFS)
60
SFDR (dBc)
40
SNR (dBc)
20
10
20
30
40
50
60
70
80
FREQUENCY (MHz)
0
–100
SNR/SFDR (dBc and dBFS)
AMPLITUDE (dBFS)
95
THIRD
HARMONIC
–80
SECOND
HARMONIC
–100
–120
0
10
20
30
40
50
FREQUENCY (MHz)
60
70
80
–40
–30
–20
–10
0
SFDR (dBc)
85
80
75
70
60
SNR (dBFS)
60
90
120
150
180
210
240
270
300
INPUT FREQUENCY (MHz)
図 9.AD9634-170 入力周波数 (fIN)対
シングル・トーン SNR/SFDR、
fS = 170 MSPS
図 6.AD9634-170 シングル・トーン FFT、fIN = 220.1 MHz
Rev. 0
–50
90
65
09996-006
–140
–60
100
–40
–60
–70
図 8.AD9634-170 入力振幅 (AIN)対
シングル・トーン SNR/SFDR
fIN = 90.1 MHz、fS = 170 MSPS
170MSPS
220.1MHz @ –1.0dBFS
SNR = 68.2dB (69.2dBFS)
SFDR = 84dBc
–20
–80
INPUT AMPLITUDE (dBFS)
図 5.AD9634-170 シングル・トーン FFT、fIN = 185.1 MHz
0
–90
－ 12/30 －
330
09996-008
0
09996-005
–140
09996-007
–120
AD9634
0
0
–20
–20
SFDR (dBc)
–40
AMPLITUDE (dBFS)
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
–40
–60
–80
–100
–120
IMD3 (dBFS)
–140
09996-009
–120
–90.0 –81.7 –73.4 –65.1 –56.8 –48.5 –40.2 –31.9 –23.6 –15.3 –7.0
INPUT AMPLITUDE (dBFS)
0
10
20
30
40
50
60
70
80
FREQUENCY (MHz)
図 10.AD9634-170 入力振幅 (AIN)対
2 トーン SFDR/IMD3、
fIN1 = 89.12 MHz、fIN2 = 92.12 MHz、fS = 170 MSPS
09996-012
SFDR/IMD3 (dBc and dBFS)
170MSPS
184.12MHz @ –7.0dBFS
187.12MHz @ –7.0dBFS
SFDR = 85dBc (92dBFS)
図 13.AD9634-170 の 2 トーン FFT
fIN1 = 184.12 MHz、fIN2 = 187.12 MHz
100
0
SFDR
95
SNR/SFDR (dBFS and dBc)
–40
IMD3 (dBc)
–60
–80
90
85
80
75
SFDR (dBFS)
SNR
70
–100
IMD3 (dBFS)
65
09996-010
–120
–90.0 –81.7 –73.4 –65.1 –56.8 –48.5 –40.2 –31.9 –23.6 –15.3 –7.0
INPUT AMPLITUDE (dBFS)
40
14000
170MSPS
89.12MHz @ –7.0dBFS
–20 92.12MHz @ –7.0dBFS
SFDR = 89dBc (96dBFS)
12000
80
90 100 110 120 130 140 150 160 170
0.531 LSB rms
16,384 TOTAL HITS
10000
–40
NUMBER OF HITS
AMPLITUDE (dBFS)
70
図 14.AD9634-170 サンプル・レート (fS)対
シングル・トーン SNR/SFDR
fIN = 90 MHz
0
–60
–80
8000
6000
4000
–100
2000
–120
0
10
20
30
40
50
60
70
80
09996-011
0
FREQUENCY (MHz)
N–1
N
N+1
OUTPUT CODE
図 15.AD9634-170 グラウンド接続入力ヒストグラム
fS = 170 MSPS
図 12.AD9634-170 の 2 トーン FFT
fIN1 = 89.12 MHz、fIN2 = 92.12 MHz
Rev. 0
60
SAMPLE RATE (MSPS)
図 11.AD9634-170 入力振幅 (AIN)対
2 トーン SFDR/IMD3
fIN1 = 184.12 MHz、fIN2 = 187.12 MHz、fS = 170 MSPS
–140
50
09996-013
SFDR (dBc)
－ 13/30 －
09996-014
SFDR/IMD3 (dBc and dBFS)
–20
AD9634
0
0
–40
–60
SECOND
HARMONIC
–80
THIRD
HARMONIC
–100
15
30
45
60
75
90
105
SECOND
HARMONIC
–80
0
45
60
75
90
SFDR (dBFS)
THIRD
HARMONIC
–100
80
SNR (dBFS)
60
SFDR (dBc)
40
SNR (dBc)
15
30
45
60
75
90
105
0
–100
09996-016
0
–40
100
SNR/SFDR (dBc and dBFS)
THIRD
HARMONIC
–80
–60
–50
–40
–30
–20
–10
0
SFDR (dBc)
95
SECOND
HARMONIC
–60
–70
図 20.AD9634-210 入力振幅 (AIN)対
シングル・トーン SNR/SFDR、
fIN = 90.1 MHz、fS = 210 MSPS
210MSPS
220.1MHz @ –1.0dBFS
SNR = 68.3dB (69.3dBFS)
SFDR = 84dBc
–20
–80
INPUT AMPLITUDE (dBFS)
図 17.AD9634-210 シングル・トーン FFT、fIN = 185.1 MHz
0
–90
09996-018
20
FREQUENCY (MHz)
–100
–120
90
85
80
75
SNR (dBFS)
70
15
30
45
60
75
90
105
60
60
90
120
150
180
210
240
270
300
INPUT FREQUENCY (MHz)
図 18.AD9634-210 シングル・トーン FFT、fIN = 220.1 MHz
図 21.AD9634-210 入力周波数 (fIN)対
シングル・トーン SNR/SFDR、
fS = 210 MSPS
－ 14/30 －
330
09996-019
0
09996-017
65
FREQUENCY (MHz)
Rev. 0
105
100
–120
AMPLITUDE (dBFS)
30
120
SNR/SFDR (dBc and dBFS)
SECOND
HARMONIC
–80
15
図 19.AD9634-210 シングル・トーン FFT、fIN = 305.1 MHz
–40
–60
0
FREQUENCY (MHz)
210MSPS
185.1MHz @ –1.0dBFS
SNR = 68.6dB (69.6dBFS)
SFDR = 93dBc
–20
–140
THIRD
HARMONIC
–100
–140
09996-015
0
図 16.AD9634-210 シングル・トーン FFT、fIN = 90.1 MHz
AMPLITUDE (dBFS)
–60
–120
FREQUENCY (MHz)
–140
–40
09996-100
–120
–140
210MSPS
305.1MHz @ –1.0dBFS
SNR = 67.6dB (68.6dBFS)
SFDR = 83dBc
–20
AMPLITUDE (dBFS)
AMPLITUDE (dBFS)
210MSPS
90.1MHz @ –1.0dBFS
–20 SNR = 69.1dB (70.1dBFS)
SFDR = 92dBc
AD9634
0
0
–20
SFDR (dBc)
–40
AMPLITUDE (dBFS)
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
–40
–60
–80
–100
INPUT AMPLITUDE (dBFS)
–140
09996-020
–120
–90.0 –81.7 –73.4 –65.1 –56.8 –48.5 –40.2 –31.9 –23.6 –15.3 –7.0
0
15
30
45
図 22.AD9634-210 入力振幅 (AIN)対 2 トーン SFDR/IMD3、
fIN1 = 89.12 MHz、fIN2 = 92.12 MHz、fS = 210 MSPS
100
–20
95
SNR/SFDR (dBFS and dBc)
SFDR (dBc)
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
90
105
SFDR
90
85
80
75
SNR
70
IMD3 (dBFS)
65
09996-021
INPUT AMPLITUDE (dBFS)
75
図 25.AD9634-210 の 2 トーン FFT
fIN1 = 184.12 MHz、fIN2 = 187.12 MHz
0
–120
–90.0 –81.7 –73.4 –65.1 –56.8 –48.5 –40.2 –31.9 –23.6 –15.3 –7.0
60
FREQUENCY (MHz)
09996-023
–120
IMD3 (dBFS)
40 50 60 70 80 90 100 110 120 130 140 150 160 170 180 190 200 210
SAMPLE RATE (MSPS)
図 23.AD9634-210 入力振幅 (AIN)対 2 トーン SFDR/IMD3
fIN1 = 184.12 MHz、fIN2 = 187.12 MHz、fS = 210 MSPS
09996-024
SFDR/IMD3 (dBc and dBFS)
–20
SFDR/IMD3 (dBc and dBFS)
210MSPS
184.12MHz @ –7.0dBFS
187.12MHz @ –7.0dBFS
SFDR = 89dBc (96dBFS)
図 26.AD9634-210 サンプル・レート (fS)対
シングル・トーン SNR/SFDR
fIN = 90 MHz
0
16000
14000
0.391 LSB rms
16,384 TOTAL HITS
–40
12000
–60
NUMBER OF HITS
10000
–80
–100
6000
4000
–120
2000
0
15
30
45
60
75
90
FREQUENCY (MHz)
105
09996-022
–140
8000
0
N–1
N
N+1
OUTPUT CODE
図 27.AD9634-210 グラウンド接続入力ヒストグラム
fS = 210 MSPS
図 24.AD9634-210 の 2 トーン FFT
fIN1 = 89.12 MHz、fIN2 = 92.12 MHz
Rev. 0
－ 15/30 －
09996-025
AMPLITUDE (dBFS)
210MSPS
89.12MHz @ –7.0dBFS
–20 92.12MHz @ –7.0dBFS
SFDR = 88dBc (95dBFS)
AD9634
0
0
–40
–60
SECOND
HARMONIC
THIRD
HARMONIC
–80
–100
–120
25
50
75
100
125
THIRD
HARMONIC
–80
0
100
125
SFDR (dBFS)
SNR/SFDR (dBc and dBFS)
SECOND
HARMONIC
80
SNR (dBFS)
60
SFDR (dBc)
40
SNR (dBc)
50
75
100
125
FREQUENCY (MHz)
0
–100
95
SNR/SFDR (dBc and dBFS)
SECOND
HARMONIC
THIRD
HARMONIC
–80
–100
–120
50
75
FREQUENCY (MHz)
100
125
–40
–30
–20
–10
0
SFDR (dBc)
85
80
75
70
60
09996-028
25
–50
90
SNR (dBFS)
65
0
–60
100
–40
–60
–70
図 32.AD9634-250 入力振幅 (AIN)対
シングル・トーン SNR/SFDR、
fIN = 90.1 MHz、fS = 250 MSPS
250MSPS
220.1MHz @ –1.0dBFS
SNR = 68.3dB (69.3dBFS)
SFDR = 91dBc
–20
–80
INPUT AMPLITUDE (dBFS)
図 29.AD9634-250 シングル・トーン FFT、fIN = 185.1 MHz
0
–90
60
90
120
150
180
210
240
270
300
INPUT FREQUENCY (MHz)
図 30.AD9634-250 シングル・トーン FFT、fIN = 220.1 MHz
図 33.AD9634-250 入力周波数 (fIN)対
シングル・トーン SNR/SFDR、
fS = 250 MSPS
－ 16/30 －
330
09996-030
25
09996-027
0
09996-029
20
–120
AMPLITUDE (dBFS)
75
100
–100
Rev. 0
50
120
THIRD
HARMONIC
–80
25
図 31.AD9634-250 シングル・トーン FFT、fIN = 305.1 MHz
–40
–60
0
FREQUENCY (MHz)
250MSPS
185.1MHz @ –1.0dBFS
SNR = 68.7dB (69.7dBFS)
SFDR = 87dBc
–20
–140
SECOND
HARMONIC
–100
–140
図 28.AD9634-250 シングル・トーン FFT、fIN = 90.1 MHz
AMPLITUDE (dBFS)
–60
09996-101
0
FREQUENCY (MHz)
–140
–40
–120
09996-026
–140
250MSPS
305.1MHz @ –1.0dBFS
SNR = 67.4dB (68.4dBFS)
SFDR = 82dBc
–20
AMPLITUDE (dBFS)
AMPLITUDE (dBFS)
250MSPS
90.1MHz @ –1.0dBFS
–20 SNR = 69.0dB (70.0dBFS)
SFDR = 89dBc
AD9634
0
0
–20
–20
SFDR (dBc)
–40
AMPLITUDE (dBFS)
IMD3 (dBc)
–60
–80
SFDR (dBFS)
–100
–40
–60
–80
–100
–120
IMD3 (dBFS)
INPUT AMPLITUDE (dBFS)
–140
09996-031
–120
–90.0 –81.7 –73.4 –65.1 –56.8 –48.5 –40.2 –31.9 –23.6 –15.3 –7.0
0
25
50
75
100
125
FREQUENCY (MHz)
図 34.AD9634-250 入力振幅 (AIN)対 2 トーン SFDR/IMD3
fIN1 = 89.12 MHz、fIN2 = 92.12 MHz、fS = 250 MSPS
09996-034
SFDR/IMD3 (dBc and dBFS)
250MSPS
184.12MHz @ –7.0dBFS
187.12MHz @ –7.0dBFS
SFDR = 88dBc (95dBFS)
図 37.AD9634-250 の 2 トーン FFT
fIN1 = 184.12 MHz、fIN2 = 187.12 MHz
0
100
–20
95
–40
IMD3 (dBc)
–60
–80
SFDR (dBFS)
90
85
80
75
–100
SNR
70
IMD3 (dBFS)
INPUT AMPLITUDE (dBFS)
65
09996-032
–120
–90.0 –81.7 –73.4 –65.1 –56.8 –48.5 –40.2 –31.9 –23.6 –15.3 –7.0
40
16000
140
160
180
200
220
240
260
0.407 LSB rms
16,384 TOTAL HITS
10000
–60
–80
8000
6000
4000
–100
25
50
75
100
FREQUENCY (MHz)
125
09996-033
0
0
N–1
N
N+1
OUTPUT CODE
図 39.AD9634-250 グラウンド接続入力ヒストグラム
fS = 250 MSPS
図 36.AD9634-250 の 2 トーン FFT
fIN1 = 89.12 MHz、fIN2 = 92.12 MHz
－ 17/30 －
09996-036
2000
–120
Rev. 0
120
12000
NUMBER OF HITS
AMPLITUDE (dBFS)
14000
–40
–140
100
図 38.AD9634-250 サンプル・レート (fS)対
シングル・トーン SNR/SFDR、fIN = 90 MHz
250MSPS
89.12MHz @ –7.0dBFS
92.12MHz @ –7.0dBFS
SFDR = 88dBc (95dBFS)
–20
80
SAMPLE RATE (MSPS)
図 35.AD9634-250 入力振幅 (AIN)対
2 トーン SFDR/IMD3
fIN1 = 184.12 MHz、fIN2 = 187.12 MHz、fS = 250 MSPS
0
60
09996-035
SFDR (dBc)
SNR/SFDR (dBFS and dBc)
SFDR/IMD3 (dBc and dBFS)
SFDR
AD9634
等価回路
DRVDD
AVDD
VIN
350Ω
09996-037
SDIO
図 40.アナログ入力の等価回路
09996-040
26kΩ
図 43.SDIO の等価回路
AVDD
AVDD
AVDD
0.9V
15kΩ
15kΩ
350Ω
SCLK
CLK–
26kΩ
09996-041
09996-038
CLK+
図 41.クロック入力の等価回路
図 44. SCLK の等価入力回路
DRVDD
AVDD
26kΩ
V+
DATAOUT–
350Ω
DATAOUT+
V+
09996-042
09996-039
V–
CSB
V–
図 45.CSB の等価入力回路
図 42.LVDS の等価出力回路
Rev. 0
－ 18/30 －
AD9634
動作原理
AD9634 の設定と制御は、3 ピン SPI 互換シリアル・インターフ
ェースを使って行います。
ADC のアーキテクチャ
AD9634 アーキテクチャは、フロントエンド・サンプル・アン
ド・ホールド回路とそれに続くパイプライン化されたスイッチ
ド・キャパシタ型 ADC から構成されています。各ステージか
らの量子化された出力は、デジタル補正ロジックで結合されて
最終的に 12 ビットになります。パイプライン化されたアーキテ
クチャにより、新しい入力サンプルに対して最初のステージが
動作し、残りのステージは先行しているサンプルに対して動作
することができます。サンプリングはクロックの立上がりエッ
ジで行われます。
最終ステージ以外のパイプラインの各ステージは、スイッチ
ド・キャパシタ DAC に接続された低分解能のフラッシュ ADC
とステージ間残留アンプ(MDAC)により構成されています。こ
の MDAC は、再生された DAC 出力とパイプライン内の次のス
テージに対するフラッシュ入力の差を増幅します。各ステージ
内で冗長な 1 ビットを使って、フラッシュ誤差のデジタル補正
を可能にしています。最終ステージはフラッシュ ADC のみで
構成されています。
入力ステージには差動サンプリング回路が含まれており、差動
モードまたはシングルエンド・モードで AC 結合または DC 結
合することができます。出力ステージのブロックで、データの
整列、誤差補正、出力バッファへの出力が行われます。出力バッ
ファの電源は分離されているため、デジタル出力ノイズをアナロ
グ・コアから分離することができます。パワーダウン時には、
出力バッファはハイ・インピーダンス状態になります。
アナログ入力に対する考慮
AD9634 のアナログ入力は、差動のスイッチド・キャパシタ回路
になっています。この回路は、差動入力信号を処理する際に最
適性能が得られるようにデザインされています。
クロック信号により、入力はサンプル・モードとホールド・モ
ードの間で交互に切り替えられます(図 46 参照)。入力がサンプ
ル・モードになったとき、信号ソースはサンプル・コンデンサ
を充電する能力を持ち、クロック・サイクルの 1/2 以内で安定
する必要があります。
中間周波数(IF)アンダーサンプリング・アプリケーションの場合
は、シャント・コンデンサを小さくしてください。駆動源イン
ピーダンスとの組み合わせでは、シャント・コンデンサが入力
帯域幅を制限します。詳細については、AN-742 アプリケーショ
ン・ノート「スイッチド・キャパシタ ADC の周波数領域応答」、
AN-827 アプリケーション・ノート「共振方式によるアンプとス
イッチド・キャパシタ ADC のインターフェース」、技術情報誌
Analog Dialogue「Transformer-Coupled Front-End for Wideband A/D
Converters」を参照してください。
BIAS
S
VIN+
CFB
CPAR2
CPAR1
H
S
S
CS
VIN–
CPAR1
CPAR2
S
S
CFB
BIAS
図 46.スイッチド・キャパシタ入力
最適なダイナミック性能を得るためには、VIN+と VIN-を駆動
するソース・インピーダンスを一致させ、さらに入力も平衡さ
せてください。
入力同相モード
AD9634 のアナログ入力は内部で DC バイアスされていません。
AC 結合のアプリケーションでは、ユーザが外部からこのバイ
アスを与える必要があります。最適性能のためには、デバイス
を VCM = 0.5 × A VDD (すなわち 0.9 V) となるように設定するこ
とが推奨されます。同相モード・リファレンス電圧が内蔵され
ており、VCM ピンに出力されています。VCM 出力を使って入
力同相モードを設定することが推奨されます。アナログ入力の
同相モード電圧を VCM ピン電圧( 0.5 × AVDD (typ))で設定した
ときに最適性能が得られます。VCM ピンは、0.1μF のコンデン
サによりグラウンドにデカップリングする必要があります(アプ
リケーション情報参照)。このデカップリング・コンデンサはピ
ンの近くに配置して、デバイスとこのコンデンサの間の直列抵
抗とインダクタンスを小さくしてください。
各入力に小さい抵抗を直列に接続すると、駆動側の出力ステー
ジに必要とされるピーク過渡電流を減少させることに役立ちま
す。また、入力間に小さいコンデンサをシャント接続すると、
動的な充電電流を供給することができます。これらの受動回路
は ADC 入力でローパス・フィルタを構成するため、正確な値
はアプリケーションに依存します。
Rev. 0
S
CS
09996-043
AD9634 の ADC 入力に適切なローパス・フィルタまたはバンド
パス・フィルタを使うと、ADC 性能をほとんど損なうことなく、
DC～250 MHz の任意の fS/2 周波数セグメントをサンプルするこ
とができます。
－ 19/30 －
AD9634
C2
R3
2V p-p
49.9Ω
0.1µF
200Ω
33Ω
ADA4930-1
0.1µF
15Ω
5pF
15Ω
VIN–
R3
VCM
VIN+
0.1µF
VCM
0.1µF
トランスを選択するときは、信号特性を考慮する必要がありま
す。大部分の RF トランスは、数 MHz より低い周波数で飽和し
ます。大きな信号電力もコア・サチレーションの原因になり、
歪みを発生させます。
15pF
200Ω
R2
図 48.差動トランス結合構成
AVDD
ADC
33Ω
120Ω
VIN–
第 2 ナイキスト領域およびそれ以上の入力周波数では、AD9634
の真の SNR 性能を得るためには、大部分のアンプのノイズ性能
は不十分です。SNR が重要なパラメータとなるこれらのアプリ
ケーションに対しては、入力構成に差動ダブル・バラン結合を
使用することが推奨されます(図 49 参照)。この構成では、入力
は AC 結合され、VCM 電圧が 33 Ω 抵抗を介して各入力に供給さ
れます。これらの抵抗は入力バランの損失を補償して、ドライ
バに対して 50 Ω インピーダンスを提供します。
09996-044
90Ω
ADC
C2
15pF
76.8Ω
VIN+
C1
R1
ADA4930-1 の出力同相モード電圧は AD9634 の VCM ピンで容
易に設定できるため(図 47 参照)、ドライバを Sallen Key フィル
タ回路に組込んで入力信号の帯域制限を行うことができます。
VIN
R2
R1
図 47.ADA4930-1 を使用した差動入力構成
SNR が重要なパラメータとなるこれらのアプリケーションに対
しては、入力構成に差動トランス結合を使用することが推奨さ
れます。図 48 に例を示します。アナログ入力にバイアスを加え
るときは、VCM 電圧をトランス 2 次巻線のセンタータップに接
続してください。
ダブル・バラン構成とトランス構成では、入力コンデンサと抵抗
の値は入力周波数とソース・インピーダンスに依存します。こ
れらのパラメータに基づき、入力抵抗とコンデンサの値を調整
するか、部品の削除が必要となることがあります。 表 9 に、
様々な入力周波数範囲に対して RC 回路を設定する推奨値を示
しますが、これらの値は入力信号と帯域幅に依存するため、初
期ガイドとしてのみ使用してください。表 9 に示す値は、図 49
に示す R1、R2、R3、C1、C2 の各部品に対するものであること
に注意してください。
表 9. RC 回路の例
Frequency Range (MHz)
0 to 100
100 to 300
R1 Series (Ω)
33
15
C1 Differential (pF)
8.2
3.9
R2 Series (Ω)
0
0
C2 Shunt (pF)
15
8.2
R3 Shunt (Ω)
49.9
49.9
C2
R3
R1
0.1µF
0.1µF
2V p-p
R2
S
P
33Ω
0.1µF
C1
ADC
R1
R2
R3
C2
図 49.差動ダブル・バラン入力構成
－ 20/30 －
VIN–
VCM
0.1µF
09996-046
S
0.1µF
Rev. 0
VIN+
33Ω
PA
09996-045
差動入力構成
最適性能は、AD9634 を差動入力構成で駆動したときに得られま
す。ベースバンド・アプリケーションに対しては、 AD8138、
ADA4937-1、ADA4930-1 の各差動ドライバが優れた性能と A/D
コンバータに対する柔軟なインターフェースを提供します。
AD9634
1000pF
1µH
AD8375
180nH 220nH
165Ω
VPOS
301Ω
5.1pF
1nF
1µH
15pF
3.9pF
165Ω
VCM
2.5kΩ║2pF
1nF
68nH
AD9634
09996-047
1000pF 180nH 220nH
NOTES
1. ALL INDUCTORS ARE COILCRAFT 0603CS COMPONENTS
WITH THE EXCEPTION OF THE 1µH CHOKE INDUCTORS (0603LS).
2. FILTER VALUES SHOWN ARE FOR A 20MHz BANDWIDTH FILTER CENTERED AT 140MHz.
図 50.AD8375 を使用した差動入力構成
AD9634 には、安定かつ正確なリファレンス電圧が内蔵されてい
ます。フルスケール入力範囲は、SPI を介して基準電圧を変化
させることにより調整することができます。ADC の入力スパン
は、リファレンス電圧の変化に比例して追従します。
クロック入力の考慮事項
390pF
CLOCK
INPUT
最適性能を得るためには、AD9634 のクロック(CLK+と CLK-)を
差動で入力する必要があります。信号は、一般にトランスまた
は受動部品構成を介して CLK+ピンと CLK-ピンに AC 結合され
ます。これらのピンは内部でバイアスされるため(図 51 参照)、
外付けバイアスは不要です。入力をフローティングにすると、
CLK− ピンをロー・レベルにプルダウンして余分なクロック動作
を防止します。
100Ω
50Ω
390pF
CLK–
図 52.トランス結合の差動クロック(最大 200 MHz)
CLOCK
INPUT
0.9V
CLK–
390pF
25Ω
ADC
390pF
CLK+
390pF
1nF
4pF
CLK–
SCHOTTKY
DIODES:
HSMS2822
25Ω
09996-048
図 53.バラン結合の差動クロック(最大 625 MHz)
図 51.等価クロック入力回路
クロック入力オプション
AD9634 は非常に柔軟なクロック入力構造を持っています。クロ
ック入力としては、CMOS、LVDS、LVPECL、または正弦波信
号が可能です。使用する信号タイプによらず、クロック・ソー
ス・ジッタは、ジッタについての考慮事項のセクションで説明す
るように、最も大きな問題です。
図 52 と図 53 に、AD9634 をクロック駆動する(625 MHz のクロッ
ク・レートまで) 2 つの望ましい方法を示します。ジッタの少ない
クロック・ソースは、RF バランまたは RF トランスを使ってシン
グルエンド信号から差動信号に変換されます。
低ジッタ・クロック・ソースがない場合、もう１つのオプショ
ンは差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合
す る こ と で す ( 図 54 参 照 ) 。 AD9510 、 AD9511 、 AD9512 、
AD9513 、 AD9514 、 AD9515 、 AD9516 、 AD9517 、 AD9518 、
AD9520、AD9522、AD9523、AD9524、ADCLK905、ADCLK907、
ADCLK925 の各クロック・ドライバは優れたジッタ性能を提供
します。
0.1µF
CLOCK
INPUT
CLOCK
INPUT
0.1µF
50kΩ
50kΩ
0.1µF
AD95xx,
ADCLKxxx
PECL DRIVER
240Ω
CLK+
100Ω
0.1µF
ADC
CLK–
240Ω
図 54.差動 PECL サンプル・クロック(最大 625 MHz)
Rev. 0
－ 21/30 －
09996-051
4pF
ADC
CLK+
SCHOTTKY
DIODES:
HSMS2822
AVDD
CLK+
Mini-Circuits®
ADT1-1WT, 1:1Z
390pF
XFMR
09996-056
リファレンス電圧
RF バラン構成は 125 MHz～625 MHz のクロック周波数に、RF ト
ランスは 10 MHz～200 MHz のクロック周波数に、それぞれ推奨
されます。トランス 2 次側に互いに逆向きに接続されたショッ
トキ・ダイオードが、AD9634 に入力されるクロックを約 0.8 V
のピーク to ピーク差動に制限します。この機能は、クロックの
大きな電圧振幅が AD9634 の別の部分に混入することを防止す
ると同時に、低ジッタ性能にとって重要な、信号の高速な立上
がり時間と立下がり時間を維持します。
09996-057
第 2 ナイキスト領域の周波数でトランス結合入力を使う代わり
に、可変ゲイン・アンプを使う方法があります。AD8375 デジ
タル可変ゲイン・アンプ(DVGA)は、AD9634 の駆動で優れた性
能を提供します。図 50 に、折り返し防止バンドパス・フィルタ
を介して AD9634 を駆動する AD8375 の例を示します。
AD9634
3 つ目のオプションは、差動 LVDS 信号をサンプル・クロック
入力ピンへ AC 結合する方法です (図 55 参照 )。AD9510、
AD9511、AD9512、AD9513、AD9514、AD9515、AD9516、AD9517、
AD9518、AD9520、AD9522、AD9523、AD9524 の各クロック・
ドライバは、優れたジッタ性能を提供します。
0.1µF
CLOCK
INPUT
0.1µF
50kΩ
LVDS DRIVER
0.1µF
ADC
CLK–
50kΩ
( − SNRLF /10)
]
80
09996-052
CLOCK
INPUT
CLK+
100Ω
SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10
この式で、rms アパーチャ・ジッタは、クロック入力、アナロ
グ入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソ
ースの 2 乗和平方根を表します。アンダーサンプリング・アプ
リケーションは、特にジッタに敏感です(図 56)。
0.1µF
AD95xx
ジッタについての考慮事項
高速な高分解能 ADC は、クロック入力の品質に敏感です。与え
られた入力周波数(fIN)でジッタ(tJ)により発生する SNR 性能の低
下は次式で計算されます。
75
図 55.差動 LVDS サンプル・クロック(最大 625 MHz)
70
60
クロック・デューティ・サイクル
代表的な高速 ADC では両クロック・エッジを使って、様々な内
部タイミング信号を発生しているため、クロックのデューテ
ィ・サイクルの影響を大きく受けます。一般に、ダイナミック
性能特性を維持するためにはクロック・デューティ・サイクル
の許容偏差は±5%以内である必要があります。
AD9634 は、非サンプリング・エッジ(立下がり)の再タイミング
を行って、公称 50%のデューティ・サイクルを持つ内部クロッ
ク信号を発生する DCS を内蔵しています。この回路により、
AD9634 の性能に影響を与えずに広範囲なクロック入力のデュー
ティ・サイクルを許容することができます。
それでも、入力クロックの立上がりエッジのジッタは大きな問
題であり、デューティ・サイクル・スタビライザで減少させる
ことはできません。デューティ・サイクル制御ループは、公称
40 MHz 以下のクロック・レートでは機能しません。このループ
は時定数を持っているため、クロック・レートがダイナミック
に変わるときは、これを考慮する必要があります。ダイナミッ
クにクロック周波数が増減した後に、DCS ループが入力信号に
ロックするまで、1.5 µs～5 µs の待ち時間が必要です。ループが
ロックされていない間、DCS ループはバイパスされるため、内
部デバイスのタイミングは入力クロック信号のデューティ・サイ
クルに依存します。このようなアプリケーションでは、デューテ
ィ・サイクル・スタビライザをディスエーブルすることが適切で
す。その他のすべてのアプリケーションでは、AC 性能を最大に
するため DCS 回路をイネーブルすることが推奨されます。
Rev. 0
65
0.05ps
0.2ps
0.5ps
1ps
1.5ps
MEASURED
55
50
1
10
100
1000
INPUT FREQUENCY (MHz)
09996-054
SNR (dBFS)
入力クロック・ドライバ
AD9634 は、入力クロックを 1～8 分周できる入力クロック分周器
を内蔵しています。分周比を 1 以外に選択すると、パワーアッ
プ時に DCS がデフォルトでイネーブルされます。
図 56.AD9634-250 の入力周波数およびジッタ対 SNR
アパーチャ・ジッタが AD9634 のダイナミック・レンジに影響
を与えるケースでは、クロック入力をアナログ信号として扱っ
てください。さらに、クロック・ドライバの電源は ADC 出力ド
ライバの電源と分離して、クロック信号がデジタル・ノイズか
ら変調を受けないようにしてください。低ジッタの水晶制御オ
シレータは、最適なクロック源を提供します。クロックが別のタ
イプのソース(ゲーティング、分周、または別の方法)から発生
される場合、最終ステップで元のクロックを使って再タイミン
グする必要があります。
ADC に関係するジッタ性能の詳細については、AN-501 アプリケ
ーション・ノート「アパーチャ不確定性と ADC システム性能」
と AN-756 アプリケーション・ノート「サンプル化システムに及
ぼすクロック位相ノイズとジッタの影響」を参照してください。
－ 22/30 －
AD9634
消費電力とスタンバイ・モード
図 57 に示すように、AD9634 で消費される電力はサンプル・レ
ートに比例します。図 57 のデータは、代表的な性能特性 のセク
ションと同じ動作条件で取得しました。
0.4
0.25
TOTAL POWER (W)
TOTAL POWER
0.15
0.2
IAVDD
0.1
0.10
SUPPLY CURRENT (A)
0.20
0.3
デジタル出力
AD9634 出力ドライバを 1.8 V DRVDD 電源を使って ANSI LVDS
または小振幅 LVDS 用に設定することができます。
AN-877 アプリケーション・ノート「SPI を使った高速 ADC への
インターフェース」で説明するように、SPI 制御を使用する場合、
データ・フォーマットとして、オフセット・バイナリ、2 の補
数、またはグレイ・コードを選択することができます。
0.05
40
55
70
0
85 100 115 130 145 160 175 190 205 220 235 250
ENCODE FREQUENCY (MSPS)
09996-053
IDRVDD
0
SPI ポート・インターフェースを使うときは、ADC をパワーダ
ウン・モードまたはスタンバイ・モードにする必要があります。
スタンバイ・モードにすると、高速なウェイクアップが必要な
場合、内蔵リファレンス回路を動作させたままにしておくこと
ができます。デバイスをスタンバイ・モードにするときは、パ
ワー・モード・レジスタ (アドレス 0x08)の内部パワーダウン・
モード・ビット (ビット[1:0]) に 10 を設定します。詳細について
は、AN-877 アプリケーション・ノート「SPI を使った高速 ADC
へのインターフェース」を参照してください。
図 57.AD9634-250 のサンプル・レート対消費電力および電流
パワー・モード・レジスタ (アドレス 0x08)の内部パワーダウ
ン・モード・ビット (ビット[1:0]) に 01 を設定すると、AD9634
はパワーダウン・モードになります。この状態では、ADC の消
費電力は 5 mW(typ)になります。パワーダウン時は、出力ドラ
イバはハイ・インピーダンス状態になります。
パワーダウン・モードでの低消費電力は、リファレンス電圧、
リファレンス・バッファ、バイアス回路、クロックをシャット
ダウンすることにより、実現されています。パワーダウン・モ
ードに入ると、内部コンデンサは放電するため、通常動作に戻
るときには再充電する必要があります。このため、ウェイクア
ップ時間はパワーダウン・モードに留まる時間に関係し、パワ
ーダウン・サイクルが短いほど、ウェイクアップ時間も短くな
ります。
デジタル出力イネーブル機能(OEB)
AD9634 は、デジタル出力ピンに対して柔軟なスリー・ステート
機能を持っています。スリー・ステート・モードは、SPIイン
ターフェースを使ってイネーブルします。レジスタ 0x14 の出
力イネーブル・バー・ビット (ビット 4)を使うと、データ出力を
スリー・ステートにすることができます。このOEB機能は、デ
ータ・バスに対する高速アクセスを意図したものではありませ
ん。
タイミング
AD9634 は、入力サンプル・クロックで 10 サイクルのパイプラ
イン遅延を持つラッチされたデータを出力します。データ出力
は、クロック信号の立上がりエッジから 1 伝搬遅延(tPD)後に出
力されます。
出力データラインの長さと、それらに接続された負荷を最小に
して AD9634 内部の過渡電圧を抑えてください。これらの過渡電
圧はコンバータのダイナミック性能を低下させることがあります。
AD9634 の最小変換レートは 40 MSPS (typ)です。40 MSPS より低
いクロック・レートでは、ダイナミック性能が低下することがあ
ります。
データ・クロック出力(DCO)
AD9634 は、外部レジスタにデータをキャプチャするためのデー
タ・クロック出力 (DCO)も提供します。図 2 に、AD9634 出力モ
ードのタイミング図を示します。
ADC オーバーレンジ(OR)
ADC の入力でオーバーレンジが検出されると、ADC オーバー
レンジ・インジケータがアサートされます。オーバーレンジ状
態は ADC パイプラインの出力で決定されるため、ADC クロッ
クで 10 サイクルのレイテンシが発生します。入力でのオーバー
レンジは、発生してから 10 クロック・サイクル後にこのビット
で表示されます。
表 10.出力データ・フォーマット
Input (V)
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
VIN+ − VIN−
Rev. 0
VIN+ − VIN−, Input Span = 1.75 V p-p (V)
< −0.875
= −0.875
=0
= +0.875
> +0.875
Offset Binary Output Mode
0000 0000 0000
0000 0000 0000
1000 0000 0000
1111 1111 1111
1111 1111 1111
－ 23/30 －
Twos Complement Mode (Default)
1000 0000 0000
1000 0000 0000
0000 0000 0000
0111 1111 1111
0111 1111 1111
OR
1
0
0
0
1
AD9634
シリアル・ポート・インターフェース(SPI)
AD9634 シリアル・ポート・インターフェース(SPI)を使うと、
ADC 内部に用意されている構造化されたレジスタ・スペースを
介してコンバータの特定の機能または動作を設定することがで
きます。SPI を使うと、アプリケーションに応じて、柔軟性と
カスタマイズ性が向上します。シリアル・ポートを介してアド
レスがアクセスされ、ポートを介して読み書きすることができ
ます。メモリは、バイトで構成されており、さらにフィールド
に分割できます。これらのフィールドは、メモリ・マップのセ
クションに記載します。詳細については、AN-877 アプリケーシ
ョン・ノート「SPI を使った高速 ADC へのインターフェース」を
参照してください。
SPI を使う設定
この ADC の SPI は、SCLK ピン、SDIO ピン、CSB ピンの 3 本
のピンにより定義されます( 表 11 参照)。SCLK (シリアル・クロ
ック)ピンは、ADC に対する読出し/書込みデータの同期に使用
されます。SDIO (シリアル・データ入力/出力)ピンは 2 つの機能
で共用されるピンであり、内部 ADC メモリ・マップ・レジスタ
に対するデータの送受信に使われます。CSB (チップ・セレク
ト・バー)はアクティブ・ローのコントロール信号であり、読込
サイクルと書込みサイクルをイネーブル/ディスエーブルします。
表 11.シリアル・ポート・インターフェース・ピン
Pin
SCLK
SDIO
CSB
Function
Serial clock. The serial shift clock input, which is used to
synchronize serial interface reads and writes.
Serial data input/output. A dual-purpose pin that typically serves
as an input or an output, depending on the instruction being sent
and the relative position in the timing frame.
Chip select bar. An active-low control that gates the read and
write cycles.
すべてのデータは 8 ビット・ワードで構成されます。シリアル・
データの各バイトの先頭ビットは、読出しコマンドまたは書込
みコマンドのいずれが発行されたかを表示します。これにより、
シリアル・データ入力/出力(SDIO)ピンが入力と出力との間で方
向を変えることができます。
命令フェーズでは、ワード長の他に、シリアル・フレームが読
出し動作または書込み動作のいずれであるかを指定します。こ
れにより、シリアル・ポートをチップへの書込みまたは内蔵メ
モリ値の読出しに使うことができます。命令がリードバック動
作の場合、リードバックを実行すると、シリアル・データ入力/
出力(SDIO)ピンの方向がシリアル・フレーム内の該当するポイ
ントで入力から出力へ変わります。
データは、MSB ファースト・モードまたは LSB ファースト・モ
ードで送信することができます。MSB ファースト・モードはパ
ワーアップ時のデフォルトであり、SPI ポート設定レジスタを
使って変えることができます。この機能およびその他の詳細に
ついては、AN-877 アプリケーション・ノート「SPI を使った高速
ADC へのインターフェース」を参照してください。
ハードウェア・インターフェース
表 11 に示すピンにより、ユーザ書込みデバイスと AD9634 のシ
リアル・ポートとの間の物理インターフェースが構成されてい
ます。SCLK ピンと CSB ピンは、SPI インターフェースを使用
するときは入力として機能します。SDIO ピンは双方向で、書込
みフェーズでは入力として、リードバック時は出力として、そ
れぞれ機能します。
SPI インターフェースは、FPGA またはマイクロコントローラか
ら制御できるように十分な柔軟性を持っています。SPI 設定の一
方法は、 AN-812 アプリケーション・ノート「MicrocontrollerBased Serial Port Interface (SPI) Boot Circuit」に記載してあります。
CSB の立下がりエッジと SCLK の立上がりエッジの組み合わせ
により、フレームの開始が指定されます。シリアル・タイミン
グの例とその定義を図 58 と表 5 に示します。
CSB を使用するその他のモードもあります。CSB はロー・レベ
ルに固定することができ、これによりデバイスが常時イネーブ
ルされます。これはストリーミングと呼ばれます。CSB をバイ
ト間でハイ・レベルに維持して外部タイミングを伸ばすことが
できます。CSB をハイ・レベルに固定すると、SPI 機能はハ
イ・インピーダンス・モードになります。このモードではすべ
ての SPI ピンは 2 つ目の機能になります。
コンバータのフル・ダイナミック性能が必要な区間では、SPI
ポートをアクティブにしないようにしておく必要があります。
SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同
期しているため、これらの信号からのノイズがコンバータ性能
を低下させることがあります。内蔵 SPI バスを他のデバイスに対
して使うことが便利な場合には、このバスと AD9634 との間にバ
ッファを設けて、クリティカルなサンプリング区間にコンバー
タ入力でこれらの信号が変化することを防止することが必要に
なります。
命令フェーズでは、16 ビット命令が送信されます。命令フェー
ズの後ろにはデータが続き、長さは W0 ビットと W1 ビットに
より指定されます。
Rev. 0
－ 24/30 －
AD9634
SPI からアクセス可能な機能
表 12.SPI を使ってアクセスできる機能
Feature Name
Mode
表 12 に、SPI からアクセスできる一般的な機能の簡単な説明を
示します。これらの機能は、AN-877 アプリケーション・ノート
「SPI を使った高速 ADC へのインターフェース」で詳しく説明し
ています。
Clock
Offset
Test I/O
Output Mode
Output Phase
Output Delay
VREF
Digital Processing
tHIGH
tDS
tS
tDH
Description
Allows the user to set either power-down mode or
standby mode
Allows the user to access the DCS via the SPI
Allows the user to digitally adjust the converter offset
Allows the user to set test modes to have known data
on output bits
Allows the user to set up outputs
Allows the user to set the output clock polarity
Allows the user to vary the DCO delay
Allows the user to set the reference voltage
Allows the user to enable the synchronization
features
tH
tCLK
tLOW
CSB
SCLK DON’T CARE
R/W
W1
W0
A12
A11
A10
A9
A8
A7
D5
D4
D3
D2
D1
D0
DON’T CARE
09996-055
SDIO DON’T CARE
DON’T CARE
図 58.シリアル・ポート・インターフェースのタイミング図
Rev. 0
－ 25/30 －
AD9634
メモリ・マップ
メモリ・マップ・レジスタ・テーブルの読出し
メモリ・マップ・レジスタ・テーブル内の各行には 8 ビットの
ロケーションがあります。メモリ・マップは大まかに、セット
アップ、コントロール、テストを含む、チップ設定レジスタ (ア
ドレス 0x00～アドレス 0x02)、転送レジスタ (アドレス 0xFF)、
ADC 機能レジスタ (アドレス 0x08～0x25)の 3 つのセクションに
分かれています。
メモリ・マップ・レジスタ・テーブル( 表 13 参照)には、各 16 進
アドレスに対するデフォルトの 16 進値が記載してあります。ビ
ット 7 (MSB)の列は、デフォルト 16 進値の開始になります。例
えば、アドレス 0x14 の出力モード・レジスタは、16 進デフォル
ト値 0x01 を持ちます。これは、ビット 0 = 1 で、残りのビットは
すべて 0 であることを意味します。この設定値は、デフォルトの
出力フォーマット値で 2 の補数です。この機能およびその他の
詳細については、AN-877 アプリケーション・ノート「SPI を使
った高速 ADC へのインターフェース」を参照してください。こ
のドキュメントでは、レジスタ 0x00～レジスタ 0x25 により制御
される機能を詳しく説明しています。
未使用ロケーション
表 13 に記載されていないすべてのアドレスとビット・ロケーシ
ョンは、このデバイスでは現在サポートされていません。有効
アドレス・ロケーションの未使用ビットには 0 を書込んでくださ
い。アドレス・ロケーションの一部が未使用の場合にのみ、こ
れらのロケーションへの書込みが必要です(たとえばアドレス
0x18)。アドレス・ロケーション全体が未使用の場合(たとえばア
ドレス 0x13)、このアドレス・ロケーションに対しては書込みを
行わないでください。
Rev. 0
デフォルト値
AD9634 のリセット後、クリティカルなレジスタにはデフォルト
値がロードされます。レジスタのデフォルト値は、メモリ・マ
ップ・レジスタ・テーブル(表 13)に記載してあります。
ロジック・レベル
ロジック・レベルは次のように定義します。
•
•
「ビットをセットする」は、「ビットをロジック 1 に設定す
る」または「ビットにロジック 1 を書込む」と同じ意味で
す。
「ビットをクリアする」は、「ビットをロジック 0 に設定す
る」または「ビットにロジック 0 を書込む」と同じ意味で
す。
転送レジスタ・マップ
アドレス 0x08～アドレス 0x20 はシャドウされます。これらの
アドレスに書込みを行っても、アドレス 0xFF に 0x01 を書込んで
転送コマンドが発行されて、転送ビットがセットされるまで、
デバイスの動作に反映されません。この動作により、転送ビッ
トがセットされたときに、これらのレジスタが内部で同時に更
新されるようになります。内部更新は転送ビットがセットされ
たときに実行され、ビットは自動的にクリアされます。
－ 26/30 －
AD9634
メモリ・マップ・レジスタ・テーブル
表 13 に記載されていないすべてのアドレスとビット・ロケーションは、このデバイスでは現在サポートされていません。
表 13.メモリ・マップ・レジスタ
Addr
Register
Bit 7
(Hex)
Name
(MSB)
Chip Configuration Registers
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
0x00
SPI port
configuration
0
LSB first
Soft reset
1
1
Soft reset
0x01
Chip ID
0x02
Chip grade
Open
Open
Open
Open
Open
Bit 1
Bit 0
(LSB)
Default
Value
(Hex)
Default
Notes/
Comments
LSB first
0
0x18
Nibbles are
mirrored so
that LSBfirst mode
or MSB-first
mode is set
correctly,
regardless of
shift mode.
0x87
Read only.
8-bit chip ID[7:0], AD9634 = 0x87 (default)
Speed grade ID;
00 = 250 MSPS
01 = 210 MSPS
11 = 170 MSPS
Open
Open
Open
Open
Open
Open
Open
Open
Transfer
Speed grade
ID used to
differentiate
devices;
read only.
Transfer Register
0xFF
Transfer
0x00
Synchronously
transfers
data from
the master
shift
register to
the slave.
0x00
Determines
various
generic
modes of
chip
operation.
ADC Function Registers
0x08
Power modes
Open
Open
Open
Open
Open
Open
0x09
Global clock
Open
Open
Open
Open
Open
Open
0x0B
Clock divide
Open
Open
0x0D
Test mode
Test mode
0 = continuous/
repeat
pattern
1 = single
pattern
then zeros
Open
Reset PN
long gen
Reset PN
short gen
0x0E
BIST enable
Open
Open
Open
Open
0x10
Offset adjust
Open
Open
0x14
Output mode
Open
Open
Rev. 0
Input clock divider phase adjust
000 = no delay
001 = 1 input clock cycle
010 = 2 input clock cycles
011 = 3 input clock cycles
100 = 4 input clock cycles
101 = 5 input clock cycles
110 = 6 input clock cycles
111 = 7 input clock cycles
Open
Internal power-down mode
00 = normal operation
01 = full power-down
10 = standby
11 = reserved
Open
Duty cycle
stabilizer
(default)
Clock divide ratio
000 = divide by 1
001 = divide by 2
010 = divide by 3
011 = divide by 4
100 = divide by 5
101 = divide by 6
110 = divide by 7
111 = divide by 8
Output test mode
0000 = off (default)
0001 = midscale short
0010 = positive FS
0011 = negative FS
0100 = alternating checkerboard
0101 = PN long sequence
0110 = PN short sequence
0111 = one/zero word toggle
1000 = user test mode
1001 to 1110 = unused
1111 = ramp output
Open
Reset BIST
Open
BIST enable
sequence
Offset adjust in LSBs from +31 to −32
(twos complement format)
Output
Open
Output
Output format
enable bar
invert
00 = offset binary
－ 27/30 －
0x01
0x00
Clock divide
values other
than 000
automatically
cause the
duty cycle
stabilizer to
become
active.
0x00
When this
register is
set, the test
data is
placed on
the output
pins in place
of normal
data.
0x00
0x00
0x01
Configures
the outputs
AD9634
Register
Name
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
0 = on
(default)
1 = off
0x15
Output adjust
Open
Open
Open
Open
0x16
Clock phase
control
Open
Open
Open
0x17
DCO output
delay
Invert
DCO
clock
Enable
DCO
clock
delay
Open
Open
DCO clock delay
[delay = (3100 ps × register value/31 + 100)]
00000 = 100 ps
00001 = 200 ps
00010 = 300 ps
…
11110 = 3100 ps
11111 = 3200 ps
0x00
0x18
Input span
select
Open
Full-scale input voltage selection
01111 = 2.087 V p-p
…
00001 = 1.772 V p-p
00000 = 1.75 V p-p (default)
11111 = 1.727 V p-p
…
10000 = 1.383 V p-p
0x00
0x19
User Test
Pattern 1 LSB
User Test
Pattern 1 MSB
0x1A
Open
Open
Bit 3
Bit 2
0 = normal
(default)
1 = inverted
Bit 0
Bit 1
(LSB)
01 = twos complement
(default)
10 = gray code
11 = reserved
Default
Value
(Hex)
Addr
(Hex)
LVDS output drive current adjust
0000 = 3.72 mA output drive current
0001 = 3.5 mA output drive current (default)
0010 = 3.30 mA output drive current
0011 = 2.96 mA output drive current
0100 = 2.82 mA output drive current
0101 = 2.57 mA output drive current
0110 = 2.27 mA output drive current
0111 = 2.0 mA output drive current (reduced range)
1000 to 1111 = reserved
Open
Open
Open
Open
Default
Notes/
Comments
and the
format of
the data.
0x01
0x00
User Test Pattern 1[7:0]
0x00
User Test Pattern 1[15:8]
0x00
Full-scale
input
adjustment
in 0.022 V
steps.
0x1B
User Test
Pattern 2 LSB
User Test Pattern 2[7:0]
0x00
0x1C
User Test
Pattern 2 MSB
User Test
Pattern 3 LSB
User Test
Pattern 3 MSB
User Test Pattern 2[15:8]
0x00
User Test Pattern 3[7:0]
0x00
User Test Pattern 3[15:8]
0x00
0x1F
User Test
Pattern 4 LSB
User Test Pattern 4[7:0]
0x00
0x20
User Test
Pattern 4 MSB
BIST
signature LSB
BIST
signature MSB
User Test Pattern 4[15:8]
0x00
BIST signature[7:0]
0x00
Read only.
BIST signature[15:8]
0x00
Read only.
0x1D
0x1E
0x24
0x25
Rev. 0
－ 28/30 －
AD9634
アプリケーション情報
デザイン・ガイドライン
AD9634 のシステムのレベル・デザインとレイアウトを開始する
前に、特定のピンに必要とされる特別な回路接続とレイアウト
条件を説明する次のガイドラインをお読みください。
銅プレーンには最小の熱抵抗になるように複数のビアを使用し
て、PCB の裏面へ放熱するようにします。これらのビアには非
伝導性のエポキシを詰める必要があります。
電源とグラウンドの推奨事項
電源を AD9634 に接続する際は、2 個の 1.8 V 電源を使うことが
推奨されます。1 個はアナログ(AVDD)に、別の 1 個はデジタル
(DRVDD)に接続します。高周波と低周波のデカップリングをカ
バーするために、種類の異なる複数のデカップリング・コンデ
ンサを使うことができます。これらコンデンサは PC ボード・
レベルの入り口の近くで、かつ最短パターンでデバイス・ピン
の近くに配置してください。
ADC と PCB との接触面積と接着を最大にするため、シルクス
クリーンで覆い、PCB の連続プレーンを複数の均一なセクショ
ンに分割してください。これにより、リフロー・プロセス時に
ADC と PCB の間で複数の接続点を形成することができます。
パーティションのない 1 枚の連続プレーンを使うと、ADC と
PCB との間の接続点が確実に 1 個だけになります。PCB レイア
ウト例については評価用ボードを参照してください。チップ・
スケール・パッケージのパッケージと PCB レイアウトの詳細に
ついては、AN-772 アプリケーション・ノート「リード・フレー
ム・チップ・スケール・パッケージ（LFCSP）の設計および製
造ガイド」を参照してください。
AD9634 を使うときは、1 枚の PC ボード・グラウンド・プレー
ンで十分です。適切なデカップリングと PCB のアナログ、デジ
タル、クロックの各セクションの適切な分割により、最適性能
を容易に実現することができます。
VCM
VCM ピンは、0.1μF のコンデンサによりグラウンドにデカップ
リングしてください(図 48 参照)。
エクスポーズド・パッド・サーマル・ヒート・スラグの推
奨事項
最適な電気性能と熱性能を得るためには、ADC の下側のエクス
ポーズド・パッドをアナログ・グラウンド(AGND)に接続する
ことが必要です。PCB 上に露出した(ハンダ・マスクなし)連続
銅プレーンを設けて、これに AD9634 のエクスポーズド・パッ
ド(ピン 0)を接続します。
Rev. 0
SPI ポート
コンバータのフル・ダイナミック性能が必要な区間では、SPI
ポートをアクティブにしないようにしておく必要があります。
SCLK 信号、CSB 信号、SDIO 信号は一般に ADC クロックに同
期しているため、これらの信号からのノイズがコンバータ性能
を低下させることがあります。内蔵 SPI バスを他のデバイスに対
して使うことが便利な場合には、このバスと AD9634 との間に
バッファを設けて、クリティカルなサンプリング区間にコンバ
ータ入力ピンでこれらの信号が変化するのを防止することが必
要になります。
－ 29/30 －
AD9634
外形寸法
0.30
0.25
0.18
32
25
1
24
0.50
BSC
*3.75
3.60 SQ
3.55
EXPOSED
PAD
17
TOP VIEW
0.80
0.75
0.70
SEATING
PLANE
0.50
0.40
0.30
PIN 1
INDICATOR
8
16
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
9
BOTTOM VIEW
0.25 MIN
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
*COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5
WITH EXCEPTION TO EXPOSED PAD DIMENSION.
08-16-2010-B
PIN 1
INDICATOR
5.10
5.00 SQ
4.90
図 59.32 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ]
5 mm x 5 mm ボディ、極薄クワッド
(CP-32-12)
寸法: mm
オーダー・ガイド
Model 1
Temperature Range
Package Description
Package Option
AD9634BCPZ-250
AD9634BCPZRL7-250
AD9634BCPZ-210
AD9634BCPZRL7-210
AD9634BCPZ-170
AD9634BCPZRL7-170
AD9634-170EBZ
AD9634-210EBZ
AD9634-250EBZ
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
−40°C to +85°C
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
32-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
Evaluation Board with AD9634 and Software
Evaluation Board with AD9634 and Software
Evaluation Board with AD9634 and Software
CP-32-12
CP-32-12
CP-32-12
CP-32-12
CP-32-12
CP-32-12
1
Z = RoHS 準拠製品。
Rev. 0
－ 30/30 －